?????????? ????????? - ??????????????? - /usr/lib64/python3.9/site-packages/perf.cpython-39-x86_64-linux-gnu.so
???????
ELF > �� @ 0�� @ 8 @ `I `I P P P 9D 9D � � � �n �n HU� HU� HU� hF � �%� �%� �%� � � 8 8 8 $ $ P�td �� �� �� �� �� Q�td R�td HU� HU� HU� �* �* GNU &�Jw��Ag2Z�l�P�� � � "� -J�q��=(�T� � $@H< t� � 1�F((� "� �vh*��85��8�*��` �E�!� ' t�@J*��X���!U����F-� �Lr�V 06 "e�@Ԏ �A -�L*Є�c� g� 8H��і��PQ�AB�� Cp4� ��&�"��8#���@�EA4 !�@ D�� � ��Q� Pb�1ert9 �F �D C 0 �hA��F�ZnX`��^ �BP�=jҌB )(� rK�"f@�(� @ IK(( I�.ܑPҠ 8�A S� �@@ "( ��MiD�$�J ��=h � XA � ;U�!��c E!�b�@ �@)@%�@ LJ�e 0*�p#QO��(D@C$� 薑eT)��(�; @ T 3Da'E�`x�@ !&T�P "�"W,I$� L� ٣�! ��LH�\�`��Q �0�"b UD�T B(hR�(! �$�a �4�D �h Ec ��¤ %M$�2��bc*�G��@�&�)M!2��� �İ �>��A�Pu�#Q�P$(�7IhhD � "@ �� HV0��j��A D�e�� �%� �PJd 0( �� �"� ��bK,hDaH� O�s"�0�h �( 9 � Q J1&AXI),� �$�=��A���� KECDK�$�` @���U@@�!�S��E؆#� P� YJ ���!��$ !@`B��� q� �P � @BP�0�E@Bh��$�p0*� � "$�҂h�` -p�!ц� G" �A*� #�D� BD�)Ct4) ē@fđ$G���� ��� K�s� !PT��� 1 *��`�E �� ���.�#��F@ ^ $(BP�C E�A� ) @��d�(I!^�R܁M"�D� I�P Of D�x���a(0 �ԁ�H���hP$&�� B0 @4&��!h.�� I0����!D TP � :������2"� �-� d� M ,��� @Fb �@��1BR��-���H�DbI DI�� �|T � �h� �R@,� !@cNHYQ�A=� 3A]iJ,�C�s �@L@%a�� R �p�@�H�%� (RB�[ p#f`H�+�� �p*0�C �"R� J�!- UP K@0��J$�D��<��V� �CA�AH AL �M �( BH "�Ԁjt! %" d�l� �.aU d 0j� �aEؒ`������!��~ �C� �Q# @ 0 R � X$�"@� %@hD(@�aR ��X�p��E � ���`�P����wB@A$ &#� � �ɐ BB�� @`�"h�0 EP�^s! ��Q �`�H@ �� �"� F�@* ���p#��,� fHa(b�� ��( ��B2@��B�W]�@�# @� ��J�a� ��-@� " ! �Ѻ$����A �E����"@* @bA@�(�Dj � �X �D�"E�F�ӂ�[A��� M % N@@A'��b %9��a:�$�D�@�@�, �P�Q FDbT��1�l�\DEl@���" F�T $� ����%@@1S��@#��� HD!�&��w��)`B���Ј �����4!ت�� x��� T I��� �� ��ǐ# �6�� ��`��+�(*q ��Dp���!2 ^� ��E� ~ �h A X��� b�@�E� � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � # $ % & ' ( + . / 1 3 4 6 7 9 < > @ A B E G H J N R U W X [ ] _ a c f h i l m q t v z � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � ! # $ % ' ( ) * + , 0 2 6 : < = > @ B C E F G H I L N Q R S U W Z \ ^ _ a c e f i j k n q r t v w x z | } ~ � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � " $ ' ( * , . / 0 1 5 6 7 : < > ? A D E H I L M P R S W [ ^ ` b d e f h i l m n p q s t w y { | } � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � # % & ' ( ) , - . / 1 3 4 6 9 : ; = > ? @ A B C D E H I K L M P U V W X \ ^ ` c d g i j l m p s t u v y z | � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � ! " $ & * + / 1 4 5 7 9 < > @ C D F G I K L P Q S T V W X [ ^ _ ` c e f g i l m p t u w z { | ~ � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � " # $ ' ) * . / 4 7 8 9 : < > @ C D E F G J L M O P U V W Y [ \ _ a d f h i k m p s t u v w z } ~ � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � ! $ & ' ) * - . / 0 2 3 5 8 : ; ? @ D E I J K M N R S V Z \ ] ^ ` b e h k l n o p q r t u x { | ~ � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � ! # $ ' * - / 1 3 4 6 8 ; > A C E G J K L O P R S V X Z \ ] a b c f g h j m o p t v z { ~ � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � # $ ' ( ) - . 0 2 3 4 6 7 8 9 ; = ? A C D E G I L O P R S U V W Y [ ] ^ ` a d g i k m n r s u x z } � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � ! $ % & ' ) * . / 0 2 4 7 8 9 : < = > ? B D E I K N O P R S T U W X Z [ _ a d h j m n p q r s t x z | } � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � " % & ) * + - / 1 2 4 6 9 < > ? A B C D F G I J L M O P Q R S T W X Y Z [ \ ] _ ` a d f g i m q r u w y z { � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � ! " # $ & ) + , . / 1 2 4 5 6 9 < ��V�`i�K^�V�1�H�� ;��x ~��̒��X�y ~z ~��_.\�8E���iwW��Ec�{��~�֛�G�� Ԋ�o�ً`�|��Xv��C�[6���7��� ��-���@p>6T�O�&��F/}my�ӕ4n��TmD`�>j��=j���fu0�B�+�\�b�VD��'�$0ݩ S2�Ϗ�{�+p�k��J��C�OޘZ��OMS��5Ȣ� ��~�kO�=��� Kd@Ë DO����s'��o� o'Ӿ��c�Y�Ԅq�O���-R}����yD�Ʀ�H!7�40#K\v �sK��qɮ y�+�'Z����;xe%�!6N)։ ��D�y�� ���%ek��=Z��rÖc(!�;���g4���l� ��v�os�ݵ8�Wd�2Y�o��VgFN0L����u}��ܒ ���X�T�T��wV��^�=JCrb����=�P�h�i��O��5��m&~���7�H���ZA��_���� *�/�~�����(آ�jO��w�R"�=#�C�/����9ؗ� � �� �\q��I�� ���@�Θ� ��3� �G��L �s�>���|7{����橭$ ��l�7r�яW(��Rf��M�c&N�<�.���B˱�:�� ND���t|�qd i���`���n��n�% 7 cZ�}�sl�d&�L��'�� ,�����ߛ�����M�ͨ����� J��ngR���P h�VU���p#�� N ��5��d'�����^��nuB�Xt4!���MC��f g�6�'�D�%E�-5\l�HUQ�sv�դ�@ T�.1 A@~&�r20 ?� ��H9E�W&ax��8 �2�q���R| �[�d,�+��[�P?u;\:Ja\�����1���6���=�L��ѩ���<�̊�u�*�Wt;jl+\k�y�����䤬�+Ȋ���z�ݫ�����Kr���V1�c��)}�x���#ϋ��~� ;��LJ����p�BO� �JB� � 1�=1 ��9�z�Y�f�#�� M� h�|M;8�9�2�M<�d�_7��Cv�c�Lt]=XSr� E߹�T��;h��Ⱦd8(L)�2������V�x��L��{|�L6� ������N�z) #��;��9Fa�E�����O!� ���� +b:�䤀�;�� �+�}� �շ�_��S�s��#�d`���� ��xd��MX]M ����q�A A���^h'� �P��2����kܛu�d�_�V��>/�j�����M�W$)��n�`X0Z���9�L ��?�z@x©\��*��a�B��l]���� �Jh&hF��_�����P�,2_����}<Q2�>�Jh��*Ğ��l �� ٛ���� 4�+�bkjM���x��}r6��%Y� f���5� �Ge i�E\q AZ-O�#3�tw=!����W��{h����%OKr����)~8D�g�7�v���K-NrtX��'J�Dq7���/V� �P �J��*����MX�=���� ~n��� _e襘X��j U��l����V� żvTdI�G�#��"� 3X6r.'�ef| ����MA��f?��<�G'�[��5C � �dq��<]�_"�� ��C�p��xY s��f;���j�bb(;L��^��,���2=��!�X x��p ( �b�-]�� ��l �? k��Է��"��� ��Y�����Uu+��v�Bq{��}��{�t`��m��.�n���8� �|�?^���� � .`g<��!��w��c�0��AD�Y�m�(��؞2��6�L�p'd��?��Y�� �H����q�n�/(��)��7�� ( hf�W� ��ZGZ�H�r�V������'�Q D s������H��Z9?<S�-���Uv���[欴�O�i�}+%_���F$n����bظW'>:2% /z%`�(��$z{w ��W`w+1�L�&��&� ��E�E��DRK��TAޏ(��2�I��9�B������&vf9���1i���j�s�8� ,��Bǃ���L֒�H���l���NBB*V�Rp4C�ROr�3�f�B�.KV � �~e0� ��؟���ܷ��:6� �%�B��E��;�H�Nn=�>$��ևټe��j��fY��ֶ)��� ���tg�ͯ�@�<5<Bc`����JD�^�����b�Ֆ��6�"5��AX�a�]X �-:k�= 4�+ Pޚ����-��i�����PNU� !>'��"���U��|s�4K�a� �~9���һG+y���8#�.e� B�z�� ��Qs|�!]��$��!����N�=/�(��n���Ǟ��4o����u�n���H��s����� �AF���!��צb{@��ɨT5����j�U��"�E�`�p�mm+u������;��D`� � |���t��QM�m�vf�u��b�k�� ����O����Q���B<�D��P|�*��U'��R�G���d�m0���s(��Į� \ �>;&��߇��W���ʱu� ��1r��nZM�����Kx���Ys���_�_��z���O�[�2L���ߧ�O�/0��G:k��.?�gI]�;���ɭ �s��V���q{�x��[I^�d�Ԁ�[f�ꁏ�{��^hu��� ���D� ��(����h�l�@sn\�T�1������B�걱�KA� ���f�/�� ��<DW�\�C6>� �>e�!�A!�UČ�D-�g�i��8��x�p�R\q_qr-���L?�X����b�K8ڔ�DǓ����i|8p;U�&�A+�k�ﻉ3:(�b��85�� O�5�8�:b��CV�Z�F�� }�T!���KW����9���r0��@����_��N�7� ����z� O���g��� ��8*s�ZQz��W0S��oz��qz��pz����/.y��]%0�f�& _e�=Cq1(`�Y(3Ր��6�V��=&����8�_�>�H���p��� ��� ��C�G ���� �k : ��0�/ )��&��a�f �C� ��{�����z�]y]��ęm���y�����]4FV+>�@���d�����,�}�8^ŧq�ss$`��n9�s�l�"��`�V���4��. f�ڒ1O~�x��)o��jC�JS�'��?K:R�JS�'������0LS�' ��U�W>xoF�X����̯<�Z\ L�Vy�ē O}&�����k4d5���v"[�� :�۬�Srɸ��m#��}C���.�Q©��U����$QoD���� r��w�DJ�?� �F� �]�W���eنG�gz�����aϱ]n��!^ ����clEN#��Fk ��<n���:����{�R ��@���YD< ��� ͞�S(-�y�? �NG���� ��F�х���#NJD��fɝMS�������g��+�(��5 �;�H�~���� �,U�Mb�4�ab����k����/�>���#�A�cd9�D9~�ܚN����01WrD�@<�i&n��=��#���%��r�g�㎏���,��(~��n��ѩ�ks?j��Q��9d�.L�5LH��Jv�M�/|��y©�`i H��Y�wiT�Q�� �x�� W^9� � �'��4��6���@ 弘�'����^6��"�]�C��5u \�*/ƾF�s�j�$ ��s o��F�� Y�s7`/�i]�5��eIV5�2J��<ቃY0`h�랙�v���^�o9�oZHy8�7g���V!��ж�I*������*�3i+�_���sڮ��d��e�? WQ9$a۪�S �i� ���c��Py�Ł�Q�QQ(�SѲ��;LI�' |v� �.`{�x��6�f�[�'�[�'��9�@���-KPK W� �[qu���z�H�ߟ��Z��F؍nOC(�_�1nP�*é������Tg��r��:�A��R^� � ɩ����v�T��Q���y��Y��y����H3�|F���̛7����g��o���D�����C��c��7��S��f���?�_1�ڭ��/�KsʒE�E�9 ��S�M�f,�U�= �� �Lv�[�Գ����<�~�T�A�L��:e,B�9��`�a�?�����b�a�W�S@�D�E� �k?�zT=^�̰���� `g������?e�Y��pQd���8!�0��=^Z��sÀ�J�K�7��Ղ�4��7Yȓ� ]8Zȓ�/u�< ���[ȓ�����]ȓ�0�1} ol����œ-���e�l��\�qE!�5;���Y-�3]x��>}���^Νd/96�d#5����5t�&�����L(�=�Q���+�M}_�M����?��Y\�,�$C����K�NuL6ÉQ��ؘEl�^$�/����>���4f����0�ͦ2*��w|X��Ax���ZGsIvP��"G� �Y ����E��[��L�]�Z�ʺJY�t�X��O������Z�����X��P�a�� T��v�b�R�=Ó��[[��O����ќ�L�f z1>�!��it�#�Lx�����H������m���*��G����'<������b �p�Yv�� C�l�_L��$��AV��#m��I��U��E)r*�SS�:V��2}�i��Sf@_ר��Ժ<ltd`�b�r�dG|\�t��9}�L#�g;?�A��} ��fp���p�%���xd=ㅼ)���� z���K�T=�><� ��.�I�/���0�\�t���'�7���|�,�3N+J&[n�R���"��� ���d��*���(����y�� J�t��2�a�u��3��$���-z���:{���r���������G���0�E|�CR���,� ��ޡA����S��eߧ8�7-���SL�h��oVVK�}�w}2A���m>�y�4@&r���a�N~� �Ԫ�� D��NC�E��<��F�4�g�i��K ����I� ���gU��w7��np@"%?��j#;y�w��Ԍ�V-�I����4��0>��<J �jC���� �=����eJ��[�JwF� 41QUz�0�F�%���B �X�,g; ��P���r��}��r��s�Fol��M�ւN�ظ�Њ:gbB.��-8ed�rX`��A~�= p��v�H �C @s2a�H�Z]Zˌ�M�>i�E# .b ~Ҍ����2�ww��(Q�TC.�oi�k�\@訍1cl]���C �n<iP�騍1먍1ƏT���# 3L�\}�t��t���A?i�bA�<$%5�͢6��]� �}��-�����'� � ?$-p��v�S�t�;���π�u gu��b�L�%��~�ș@�|�7>�N�N@�h�5�� r�� Lr�ނ:{ �gn����L"fj��hdYu��̓/�tFʑNըU�W�P�Fl�+�;�[U H�������uWr���`��gi����" �"�ʬ ;�ƅ���O�kL1��ܵ��6�p �G<�3@� `"<;?�n&u����u�t��[Ai��D��h}���W��s� ob۪�j�PC�^�fm{[�c�'����fW���� � ���>�#@�c�.C�g�O S�H8(�(�D@�� � ���������Z((�N�L��p�o���G���"/��xDv�ς��@� ]D�}b�%��;��4A���N�!#�E ��6E΄��N!�WVū�bk ��N���ڈSΈ��N�<�����N ��^����N�oe��N��A�܊���N8+"�,Dā�H�ቑqM"��aƊ�K ��y��8�k')�?�B<�'�Y�{���0DMMf��͆t$�z ��]�(ܻ _�n��D��$w�MF�␅�3��hQn�!~U��d��� �{l��u�'<����N��ӥ�)�I�� ���N�S �2E*H�n���N���N+m�����NnI3�|��@0� "�+����:�����M�k��1~@��k��1l��1v謣���+?�#�2���S�ć�sKF�fN"�O��] 4�P�z���:��j�6Eo9+�e�4�ń��0Rz#{��)1���{��M�r�!���NC�5���%��'~�m<48s��,�*')�(�ؼшso9[��=�K ��2=�� Z�t-�1C�f��^��9�<���$w�U�//ҧ�1��A�g�>� '���Յ�hdHj/(;�� Ž��������f��}��Ŧ�g�gg�\|��u~�I9��-��3''����!�� dN����w�j`���=1�����ɛpQV-/7�� �>G�� �/ �U t�T�nPA �Y�� i�7���d�A`�{$�� lX=!� 7��zaIJ�'{���jf �!�KI��P�K���"��-��wr�h�N�w�j���uoi��{Q�̴+���y��&�R�j��� ��1 �_�N� ��h�� z��*��G�d��Ci� }E. ��] �E�`��4� H��7-��H�}]h�j���c�w(� &�$�f��%0 ���-}�pA��:HX�7�|�&�n��p~ )}��H�}U��X����x/��t�F7��O�F�d��LA.Qk�2~$����R-�?��� �i`O�����e�&{6n���}A�3�{c�2�(6e��{�A��Ǩ�/G~�d�aS����=x IX��� 5�M�ǂ:��O�sV�9�P�g��xИ)&��2��x��x��xC�ڼ�x,t�g����E��� �c5�v' �<~D�%(���w�@�����[�@>s:_#jJ�t�cӜ���&/ ���n�Lmp���Z��:s[u/�`�q��c��\)8H M�!�T��7t����)��J�$K&�C���2�8mG ϟ���dD(��$��-K7�/ �Pd{���ܩ����E�x��� G�QXX��?��` �R� [�'o��'���y�=��(1z�!̵"��t@�(��u�U�1�C��}��:��K]�'���aTQX��cr�d�o��ގ���[�#� -��m�(��ـ�j�� i�mQ\����oRb���9{�f���%+CՆ��+�J�L��o*i �l�c�C���~�p��H_�1+��O�� k�� ໕ g� �ũ�]Z=���wf| � �}A���'A�Y�����`�u�� ��o$Ȳ`Ӱ͊'j���^ ���Ճ=t8�M� F�R����F�Q���� =�:�Z�:�&��r��**��?g_j�8�v�����N̍��^���N�k�aޓ+�q-�!n s��� �d&zZ�Q2�,�¿ ���Ѿ��&�n~ې��9 olEP�b>"?�7N��f��� o�j��B� ��z�X"� Q��Z"� ���#q� R �� j�,��#�$\�4�j�Ca&Ft�6@�d�d6~�{��( � NlC����'ƽj�� �I&o4Ё��;i�W#;�<�/�0�؎���~DڗN���FƲ�U,G��YsF�tw�W�dr=�(�ٻu�L�x% �-��8W��r�5�>� bԜ�JU�����YJ��J�$�\ 1��(����0��Sl`z,8�� ��܍�=��h�\[�ń:$j�d ��]�ܻ8sm*O]��f ��p ?�D�7��A���`d���a�����j�6�_4���V�� ̙He[�w�Uîd:�� d�3����4���0���p�}�>ո�萁��IV�5�6�iʀ �;k� �i5�C4���y����Z{e ;���^�?�y9�����e�T0����U�S�R�1�s�J�sO�aR%)�1�@�����Z}( d��2@��@�z7��R 5��K�=�p�r�)��� ���rB�/�J�j� ��'[9 �d&�VT��%]*����N8����� �tF�D�eİ��긟j�s�/� Q}Ԓp ۧ���<�e�2�φ|��� �jV8�΅/����;պJ�iu\���ƀ�0őF�n��T��+��l�����<��8�^"��V��K#/�ֹ i�$��<�*� c`�I�B(3IA��b����v �� r�a�Z��e &����(\'O��^�Oo�+�;^s�pp� �-��ރU���Q-��& ,29���me@� ��� ���u EF�6sʊص���X� ۦX�r�)ژ����O��p�������A�������ރU�c;xk.�j ;��m�������I�|���jf�S< �=�5� hЂ8gu鹑��\�<���>���:��D�RPE�e^�o�(��� ��2�0� έ�5��)<�V�T�j���>Gp� ���f|��R����m�*Ϲ �VVxD��YKe��ۇ5���(��� \yI�x\[/G���}�<�ps����cg���u�PF��q��$uWS��ro�;��/[<���3�8�����������Elp��H#�2h�Yٻ��0���s1� 0�6 � ��N��T1O�' ��e�yOF�QdP� O�' O�'<��n�?~!{ .*kD��m"x%�͙��''�0�=VM1_�n�e�!G �ɑ!u7�H�V�}�x�h F< O_� ��=������@]`s�.<�"�CR��b �w��L� ��� �=2 ��zu�ȺB��$�*��(��rCB���y���RG(�s�a��a'�?���o<���� �s(4�u�=G#sa{ؽ�|�t'5v�ެ ڋ��n��e^��� +p��0��4����[8"�/�5�rF�~+��^[gg��3}�Ζ:D���HI��� �l)�'W ; (����A�����g��DP��9\qȗ�A���/�4&�bc-���� �+!���N6j�=�lz� b���1Etѳ6[|¹�M7� #�3�r쓥��k�c���$ygRSQg"HE��d���> �=��1G��BvF\3�H�L�l��B��- .�{z �o�'k,�@�K�_��>��C���p~���Ns� ��Z\���[�}-c��(�ݲSQ�9["�L���!�s&Ra`n�RO��Tl��a� ӈQ���ٓ�X��N�N%�Fo BZ���t_�3�H)y�ijsG�Y).�p��e�7��M����[s;���(r� �ɈC�4l��X���� �ȝ�C�Q�6� ᴻ�&��Rd4R��5���`>o߿�X�e��JF̂ �.��VL��� �"+��ԱѾGN�~"[�J�[��I���n��W�'��p�W�'��'e���r���S�P���W�'�Li�����o�R �>(+��:F� ��aL�-d�H!�E���Į 7g�J�;�Eh.aj���N?�9+�s�{#+��k+p���$B���ڧ]gC!?���EeÃ^�8�Y?�K��oN`= ��=�<��� }��oL�P�MX��;�� t�Hw)!I)y SbTL���b��q�Gq�G�tX�Vo�0�$G�&�?���k��""��/8uҰsc�I��+��:�����.�'ⴑZ��៑�]����Ɏ�T[[�����=oߥ:UW [�%t�.ϼG�zM[G���dD���]�ۓ�~����B*;�`t� ��xΜV�� ��63E� w� פ���ej�~�r�h���8��� p�FzCށ.�Z���K��a_� W�:�kr�s5� �dsl����k8��qn\�R�� �[�"�#�x���"��*iJ�m5�U�X˪�qy�;5��9�+�K���Y m��4� �eNz5�D( 0���W�p�o�~ ��9�=�k ���r�7a[g� [�`i��I�؍�.̷"д�����xV�3�:��Ι*�<c-�Gެا͋Ӎ�Q��D��Ao��@s�F�]��y��?��]�Eoʸ\��Ovi�]����0C۠����7��|����� ��Y����J��/3�Bl�����ye��ÀS�v����%@�tO~X���I)y�<v\�S��{�>�M5�tqv���������f�)��5�W`-��R]�Q^�ق�y����� {K���HX�t���[n0sw��AS�LB ^�24�V�U���lC�#�tF��_��T�~�%�+�s��-L����w/��n�s�^+"��.��'=u֧&�nz����B�`F��� `�6x������H�閘���,�"���?,�D�0 ���t�Vaڼ#F5WEmp�����x��x �y;6 �G-��fE� 4 �\'Յ�;9 ԴL���*f��,R� 1��{���6�b�T�ȱ�3եA�m�]d��i�A{���ȯ5 ��m�����^��P0 ��j �d��_*���\��ǘU � c�ӧ�^9!��`#�T������ɕ�Y�0�-N���pK�� u�C6�������\���9M���?��溜)L�gr��W� ��F�M;�+�ѥ�x�fB��~��["�G��\4��_j�/�+�kC�ξ���3=��u�����},��� �\�G�VF����� � �4�v� �o��ThI�����D�� ���J��, �%|O�*|�n���сR *�!���5l_i Np�,��g��:>�& �'f�7��" Ta֚-pv }���W|1W��v3��S��s��a�̶�Ţ�79 ���(y���H������.v�ۦp� ������Oڟ����I<y�*��r�}c̄~!ai��V!����� =����d�*s8�U�r� I'ߣ�- ֪3j x��ݶGWVh�Εw�u� )����"r8��p��+?��'���üA��0�^�R��0Մ����6�P���?�l�G����"�n�����d�C�����J�ᘿݴĿ��E��"x0#<�E�c�!pƛ��ֺ۴� ���_�I����9�� 8�gl�@ K�t�����Პ�����W'L���F�+�OFѡ�ua�~U����tX2�2*_+-S��������r@��1h=ܳ�̽ �N����"m���4 �o��Ðq�c���fM��l+rq@Nw(@'���kCF�ǻ��pqf����u�5�=�;�x��Iy�n�`*����5�?��%P�7����.�i^��ߢ�u��aլ�.�U �2y ��t>�m~ą�2wP�?�����e�6G�L� �3�V�s �-�d}*�x��v1W >l����W�����d�.�)vn,6�M�����!�ử��D�� ����~��QɄ04h� �{&�~���4�mA��u��*J �D��CKDPƎ���Ӻ~�(�K�\{+�]�ZA[w�(�1G�J���<z����mp�}V>��{� bv��ְ2;C��� � It���?h�}�ρA��?� �̕|!�v(��1��l�g��� ��+��1+��1$!��x��ǝ�=[�w\�~���U�{�M� d8���XO�P�.��6��pz3#o�OrڍRL��ec -n � � 8 ^ V� 3� L� h� �� �X p� ! � z L �� y �� M � N j� �V d� � =9 ^ �� � �Q �� �. �� � *� �� �� � 5F �� � �� �t � � OO ɒ � � l� �k �� Ҋ $ aJ K> � d � U� �� ! � � �� < � �E l� �� �� �k � u � �d J� F " |/ � �� �{ � �U �� �� S� �� 3 OJ �� w `h � �R � SX �? �� � qp ſ �� � 3� X _ �� 6 g 3R x� r� M e� {� � �� � zp �� �p !� � � � �� {> f� � �y IY �� � �� % � %� 0� � l �� G N� p �� �� �� � �{ $ ` � �� v� �> D �, �7 �9 � �� [� {� � ?� � � Qa � � � \� �� m� �i �o � � �" �� �} � � �� m� �� pi �u �� @ � q� ؞ z m X� �� �� � � �D hW =S ;� � �L �� `o "E L �� � Q� � ! � ƹ �P � �� � 1 bM U � @5 �] . ې �E � �� �� o� a �m �� �@ $� � X �S zk �F �M -| �H o �� �� � 6� � � H� �� �� ,_ 6 � ~ � =� U� �� J3 � � � �� �G � +� �n �� �� T w� �� l G �� %x R �l � �s , �� f� U� /� �N { � * �� � �� i �Q � � �U a� �R �� إ �� y �c �- � �� s� % �� �N � -� �O ~� D �� �� �G ~ n l� �� � { �� w �� z Ծ ֛ �� �� � ʑ �� �� �� HC �� v_ �� +� J� w , ɰ �k 5? � �0 �? ,� �� ܪ '� �d �� aj � � ko MU t� �� �� *� g � \ (� \ �� " �� �� � [ j� n !� Z� �| � (� � S� � U� Ȩ S� �� � i D � �l �� r� �D �� �� . o � �x � � � T �� x� �� �� y� � � X� �� �� � � � / �� \t �� v� B� K� �� �d G� �j �� # i� #� � M �� � E� �a �` R� 3 l� o � � � \ �� u �j @� h � '� �� �. �� � R� = x� � � ;� �i � � 4 � * � � �� ! gU $` `L �� � MM oA �h � � ֗ v �� m �% @� r~ {� �M � _� # q o� �k � rj �L �� �? Ol �� �i m � �� � � ݸ / �� �n �o � , �� �� �n [� �? � �` HQ �� � �� O� � �{ � �� �@ � 9� ˽ H G� �� � � � �� Hb P� q �� � � _� �Q � \ �� U� �c B� w� SA t 4 8� �� �� �� E- [ �a �B d� G �L �� �� m� 1� �m 1� � u U� � sb � �� " ! ) �� �� � = � � � � N] 8 [V ޱ � q> Ļ 0U �� Yp �� aA � z� �� XW �A j� '� P� d_ � "k Ʋ � P@ � � � C �� |� �� � � yn � E� U� � = 9� �o V K� <� � / }1 o� VD g� � � � 0 � �� �T � � V� � � c) � @ � �O p � �� � % 0u d �� (# ԋ B �� . T ?� # �� # 2J pm = +V � } 'D �m A d� �� � 65 p� � Ý �� [ � @� � [ �� m �� ! �� @ � �7 3 � [ T �- � �r � 8 5 �� � �] � � �� p � �� � � )� �� � �7 = �� �� \ -L �1 8 !N � N� � B � h K o �F " Y �O V � n � w ��� q �� 7 �q X + p? M �" �y 2 �4 `e � � p� 8� & � *E l � Y r � �7 0� : W� pZ � �� p : � �[� @ ?' 04 � "� 0m � � p] � �� 5 F &� �B � �� @�" 4y 0� c F� �c z �V PR 1 �e �X� @ � @Y � �� 0~ " </ `� � <� `> h Y� �� �O = ߍ `? ~ %� �� � �� �H 2 ^G �� Y $? �� � G6 < � 1 7 b g � � �� �O� ` � �? O � P^ 1 �; �� @ � �P� @ #2 �!� O* �1 � �2 �� @ g� �, Q �� �- 5 �� �| � �� 0p 5 v� �� i l � g oΑ � Q n */ � �B �m [ ?� �R � ԟ �F � (� R � � f x* �9� y| �� 7� @q L �� ^� 0 �v � � �w g �< �� = �� 0 p �� �q � � �T : �� P% l �X �� ` d P� $ �� ϑ � @> b � � J� 8� ` U� L � �0 p p |� �H � �� �� 5 0�� c � B �� �} � M9 � 0 ��� 6 �F � @s �� � s3 � � S^ T � � � = �� O s �� 0 �C N �� � V G `�� �C P� � �� `�" �i �< � d� 05 � �� E j ~� @�" ie �F n *� � \ q� �" m� f � �� �M : � Р � � U F � �� > K� � : �_ �� � P; � �G 0) 3 @� p � � d � i� � L � 1 }� �. e p � �N p � �9 / �Y p � k� `�� �� `� � �� �D � �� �r 6 sa - � �H �( �� p� � �u � �( �� N� @� � ҭ � � �� � � `P h � � � $F 0,� �� ��" +v �� � O� `�" p� ( X �� �" 9� �� � �� .` G 6 o� � � kh � � � ��" '� �� o � �� � e| @- � � � p �� ��" m� 0w � �� @� T �: ��� \y � k �� ��" � �� 7 � �� < � ` � � # \ x9 " 0J 5 S� �� � FT P � `� � � �� 3 E� � '5 0w � lc $ o |w `� j I$ a � q� P9 x ّ � � � �b � s � Y � p� D % � @ �� `� U ^ p� �2 �< � 1� `� e �� �� 2 �< p' U |Y � � Z� Ы { N% � � � 0+ � �\ l �� `� j U� `C Q � �= � D# � � � �` p� �� p� � �Z �_ n 4� @� < �� �p � �� P� � 48 �* 9 D� �� 4 qJ �J � T@ p� � ƶ �; � a� �-� g� � � U � � � �> � iD �& P \ P � s �� � �3 `L � %. ��� �i � a ]� p� �! �{ � � P� � *2 � X ޣ � 3 �� �/ 2 �� + k �� �{ 6 �� �� 6 p� � � !� �u = t @� � =6 @� � , @/ ~ �� p� m �� �ߑ ? w � x" �� � 3 � �� @ݏ y� � B � + 8 i 0 0 ;z @\ � < � W ` � O� @q S � � � � � �I P� ~ 0 �� 0 �� 0 w � �� s L ( � � �� � � �( V � [� @D � F� �3 � a `�� � QE 0G � �� 0f � U + �� �m � �� p� � �� Y @ �u p� � �� 0� � ^ `� e �� � U 蛑 @ [ �9 � L �� }� `p = � �� � �e � b� �� Z \ @4 � Ō " 3 Q� �[ u �� �] G Bv `6 h � p.� i � O 4� �M � � � � � �� d �_ �� � 3m � � `� O � M 9 � $� � � m �� � � �" � ��� sS p G �D �/ � b �\� `�� 7� �� 0> � wf � 8 � �� ( �� Z g� p� � D ��� @[ � �_ �, � �? `� � ̡ 3 v { � 0 �9 � 9 � �" F �F P$ f �i �> a tN �I j � �� � �� 8 �t �ё �F 3 � �X� @ � `� k W� } h' �` � A� � Z �s - � �7 �� �� @h w �n (ّ ` p v � * M� �� [ N� ^ < �� pG � � �r y �z `� 6 � PT 7 2 p�� �q �B [ � P�� h� P$ X o[ �ߑ s! � @ �� Y � c� �> c *� � k �� U� @ 8 p{ N al �Y y �Z @+ B i� �R� @ �� �9 ? � � ' � �S 8 � � � W� �ؑ @ ǁ �& 9 5� � � -� " 0Y 1 ؘ ۏ @ Ȟ P� ^E @Z � �� � � �, @� @ �� @� r E � �� p� 5 �� �- � � �]� ` � �� � � �o� � � �� I 4 �� �� � s ^� � X S� p# R A[ �� � ~c �o ^< �C \ � � � � �� � �0 P� X u � � @ �/ �� ; v � R � � r �k �g 3 � �� � ( �8 ' � ` � �C P� � p M� �) � �r � � 3 � 0 �� � � �� Z � N P b 7 `c �* �n > �F � � �$ ��� 0� _ � Fn � V � p� @] � { H� � � �� m� ` �, � � @ �� �= � A � h <7 �� @ K� �l �G � � �g �' j x� ` �� �M� �� 0 L x� �� c �� � {s �F 8 �/ �� @ ۉ � � � Pz � l4 `"� @ e� � � �� � �� @V 5 oI �x } 7� � � �S �Q _b � L ~� А 1 �, @a P � ��� �� � 5 � 0s � ' � $ 8� pW � � `� � ා ( �� �� 8 ( � " �� b ž 0� \ e� �! ]Y �� c A� 0� S Ζ � � > Pq g K# `� f 0 �� � rr �` 5 �� �| G �� �-� F `y K <g O < C � z B �c ! �� P � �� pM � �F �| @ � �r 6 0@ �) ` XH � s �j � F� ��" � " � d �| ϑ � � < '$ �H >� �� � =� ߑ �5 �' 6 �� P �k � Y �� �� R 1� �U \ �z � U �8 @� � {� �F q 29 �� j H pr B G P�� r� � & �� J � �& � > �� s I: �C 7 � p" `� � Y ;< ' T � �/ "4 �#� �� `� � � � � :� � � OG � 5 b: �� @ # � O �% �& � � � V � B � � �� 0 Z �� � � \� �ߑ � � | �p S iQ �# V { @� L 5� H ~C � e �� � � n� �� c � `� � � � c � @C � � � M Qj � 9 �� `{ � �& � �� � � hF `� � �6 P" � � `( x �� �4 r ") 8 � �� % � `�� ( �> �� ( �� * 8 /� P% � �Z � ( `� : �* �� j EV �; & �� � � � 訑 s� � 9 l� �� � pd A i Ҏ K � �^ @N � n; � � ,6 � �{ � N ^� �D 0 @� �" X� 0� S x� @R� @ �� � �� P \ �� `k � SS �I 8 `� � � p �5 ' �� к } � � � �R x � �T 6 ]� �# � :n 2 � � i � �� � � k � ' �� 0i Q +T �� � w- 0C Y �0 �J z w+ ��� ` = � 8 �g � ; I @z � _ � �� �� � �0 � H y� �T q B� �& l 7x �� � � �� � �� � �� � � 5: �� @ �b �Y � !� �8 c �� P� 5 �q @ N _ �� ; $� ��� 7U ` $ !, �g � I �. � eS a� 0 �h �� � � PS | S} 0U � T� � � ę � f �� � H �� �� 8 �# ੑ |� 0� XC pm � �� 0u � 3� �b 5 � `� M � ��� @ GP �( z �- �� � S � � hB �g M ԧ � ` �h �I 5 � @h �t 0� � � `� s �� � ] ͳ �� 6 � �+ k "" �C F Z � � �� � � ��� 0 � �Α � `� 9 � @' T Y� `" X �! 0�� 9� `3 | �' �* 6 k �E u w\ `S � �z � 8 > �� s d9 p' � �� Pm ( � �� �� S� @ �� �� 9 � � � � � �r L M �� < � ` L mZ �� � K �l � �d p Y �P p� � �� K < X� p� � 3 ��� �A � � � �� 6 �� @� ? .� `� 8 mn pb 5 �I �r = y� � o t� @Z� @ d �� � Q� �U� @ � `3 8 �� � � �� � >� �� X T � � @ Y � � }� Z � � 9 �� �w � �� 6 � @ P� � c� �-� 7N 0� � $ 0J � �F P� � tK p� p �� �� � @� 6 @� @ �W �� < [ p� j b � | �� �� � � �V � �� , B = �W � � �W v �D �j X A0 P[ < � C J @X �� � P� 3 E� B l V" � � �V �S 7 �q �� 5 R � � (6 �� Z .[ w � � �� �~ � � � � e � М � w ��� �N P/ D P" @ K8 � 6 �) �� 6 F @� r $� 0g Q @\ p> � N� �� � �� p0 � G � � � pq � [� �P � 1 �d ) 0� �( I \m P� � �5 � 8 � � i �f p� 2 �X ` h !� �� � l �� '� �1 P �4 @! � �M Ph � �� � � k� P� � �� ��" x� г � �, P�� /r pt � L� p F �� �Q � � p� � $ PO � �" � � p : � 0 �� Pn � s6 P1 s ;� � r� � 6 e� �m T 1u � � }) P" � ! p� } c 0 � �� �y � Ŕ � �[ �ّ P � p � �� P� p �l 0( � PN c � " �I 4 3 �L � ]� � � � `@ Qe P4 D �e Ф n 6 0r R �A �f I � 0� � Ch �" -z ؑ � 0� D � �" � � � �j �� 5 �� �" � 0 k � `} " �e k �� � � U` x�" .� �-� f8 � � �} `� �. �ؑ ݦ 0` J `� �� d �& �� � :^ - P �Z � 8 [ � F l` P � Q �ߑ Id �� 6 5� �@ H � �# | �� �� � � � � f� � � @U � �� p V �� �E Q F~ Ш q � 3 ? S; @X � �� � � � � � � d P� 0 �� �� � �. 0� � �� �f �� " @ f �( �� � �1 �s � ̓ �� S �$ Z 8 1 0� @ PV � � P) c �� �� s ?Z �S T � � � �� 0T � Ok 8 �p @K � P{ �� 5 4 p� d � �X � �� �? � � �� � � p� 7 {@ �t o � �� � � `� � ~ � � 2 �O � �� p_ 2 :" ��� @ � P � � @ & �W 0� O �F 0� � � p] Q �� �� g / �ّ ( � `w � O �T 8 % � � � �7 � �� 0n � �= `� � �! �� � [� � FS p O �� �� � �� Б 3 W �1 �� 0� 3 b �~ � �j �� � 9 2 P �H � � �� �K v �a U P �� �� � b� �� � � � W �% ��� Jz 0� d �! � { 0 ~ � � X �� @\� @ �� �i R � Ш� �� �p S d �� t � pc 6 �W � d � @ � � � � P y �� � 0 G �! � <� p* Q 2~ 0W � 2k �� ? � �6 : �� 0+ �� @� n �1 �8 � %� P� � [� `� _ f* �W b �� �o � �� p= � E� �^ { Q� �� i � �Q � �. ) W� �ۏ ( K� � @ ܝ - � � �& C c Α �� 0� u |� @a � �� �S� @ �� �� � `�� 0 � � 8 0� 00 1 $� `X Y �, �i o ʘ �� � E �� ] M p� � �[ 0� : Y% �� � h @ 5 M� �g � �= �� V �� �3 a `\ �i y � L e p^ � eX b T � � �} �� * �x � � �B �� @ � 0� 9 {� 0� | C� p� � z# �$ � �w W 5 �X �� � � `� F N �3 i �Z � � %� T 9 � �9� "; �Q \ �/ �� : �� � Y � (�� g� `� 8 �# �� a � �0 � � � � �o Ќ � s J �" ˺ �" �� @S 8 �u �T � /� p� 4 '� p� l T� x � �� ; ^s `� � �M Pp k �� 0^ d �� PF 3 �� � � e1 �r B �c �E H s �[ � n� P S P PT D < � ( �^ �� � L � j � � ek �P � qH �$� 0 � �y 3 E� �O y �� �` Q � P- ^ @� �� ) �j �� ut �� m �* �/ e =� 0: � � P�� �� | � � �f 2 u� ` � �� �2 5 M� �~ � * P�� �� `� �� �� � � �� � �� �I й � �+ `� � �� �5 d U� �� ? .� 0 G �� �[� @ 1� �s r � d � �� 8 `� �6 o ۊ p� � K� �e � � �E �6 �! T �� Pg 5 �� Pl � �� 0 c �A P� X �d @P� @ �� � M �A �� H : � I �� � �� `� � � �g E �< �b D 2� �� s �� �V 5 �+ � � �� P � �� �V� @ �g �X 3 ;� l � �| � 4� ` > @� `B H �� `h L �l pT 7 �� �i 5 , �� @ �� 0q 7 �� �� m �S �K � o� �� r � Т 6 Pu � D @� � �f � � �" �� @e � ,� �" � � &� �� � � �" �P �G � �6 � @ W� �" �� �� � �� l 6 f� � � �� ' g� �; � �� � ] ��� �� �� � � � @ 4 @� � �� `� � � � � 0� S 9 �� �� � <� �� u � � � 5� �� �� `G n !� F S �s o h � P � �G � /� � U �� �� 6 �] � l 7� � 0� � � <� �� � � � 3 � ��� 0k �� � pV # �? �t ? � P* 8 J� � � i� P� 3 n � � V� �+ �6 � � �� Ъ � �` �� � y, � �J Ю Q �� PH u I p� \ xQ ��� ( �5 p�� � �N � �� �^ 5 BL �w C �X �x k � �� &� � ` �p �� a m. P^ f g �� ; �� �Q� @ 3t P� � " `i � �U � � � o � 0 � �q 0 Y .� � I �� �C ` _ �� � �8 P�� �� �� � �� �� � �� � � 4� �Y J �� �/ � \, F q y �� � � p� I �o pC !� �� i �� `, � � �� Ą �W P #< 0s b �� �, c �X @ [ *� �U 7 �C �� S �� P�" �) �@ ` � `) d )� �� Q . ` j hq 0 � S �S� @ Ec 0� � �m 7 �T �= ] k� `� � � �� � H.� � �# &p � G : �"� @ N @ O %� 0� 0 &R �Y� @ �� 0i T �� �� � �� �� � \� Pu d � �� p �� е 6 cr pa 4 7 P� # ? �� � m# p� < Y� � p Ӛ @9� @ � �� {� � N �= �q � 3� 0 � �� @X� @ � P� � � i � Y� @ �F P� ? �� �� < k� �� 6 �� �O � _n � j � �� ] �� �K � � O� R | � �� J � �� r � �� )> �� X @` `� E ^I �$� x� p5 [ � �. w �: �q t �� 6 t � `$ � @� �� � K� � � �> �� 5 � \ h �� � �W (ؑ � r� �� � �� @H � � �� � P� �� 8 � p W �� �[ � �� �U� @ �� `^� 0 �t �U � �B Pu � �n �R� @ J �� � �� V � ʮ �D � �. ��� z� �H ^ �& 0�� �| p� R � 0� S d� @� � \� � \ �J `� � 5� p� � �E �O � k� �d � � `G ( J pF D � � 7 �U P� � 2� � T �# PW P �/ �p � i< �s � �^ �G T h� P� �� �: � sC �W � 9} P, � �� g � �@ �� ` � �� b � � ^ �D ` �� Џ 1 � � @ v� p $ �^ � � m � L \ � � `@ 8 �: �_ � �S �M ` �+ �~ ^ � @S� @ nm ` _ c� ` X � ` K �� 0� @ � `h � �T �1 9 �7 �� q Z �#� �� �[ 6 /P � i c� b� �u @�� � � �! � �i ,ّ Z? �� � a � J !M �� T f� �& � s� @V� @ c� �j 6 �' �� @ �; 0�� �� `� W , p� c P @� F �� S Q � ��� 3a ` � h= �- � �� �� � � c � A� �� � р �� ; 6 p� # M� @ u x� � � � @� ; 6� � ? � �� � �� `o � Py �M r � �2 4� @�� � �w � Y �S �� z d� �� � 2� �h 4 cu �� P �a [� @ �� $# ?& p�� K� �� � �� Д M� �� �� # �� # �* e � �` @0 Z K �R � �& ` � @ � P w b �� V � � 8 � G+ � 3 17 � S� P� � 5 �� e� � � {� W� @ v� �ܑ 44 ` � @ � 0d � � � _ �d � \& � � -� �d h � �W� @ �W �� 5 O� � Z c} �r V � U : �� " pJ 7 � �� | e � � �m �� � ]~ �G ? � �? 6 � �w G � � )� p � �� �L � � � 1 �N �U 5 �3 ��� �7 � 4 jO Q� � 6 p� `� ? t] P- � Q� �� o 2A � �/ �: �K � M $� `ߑ �� � ` 6M P� T ȱ 0z E �� �" n � @� �a Щ ٨ �g = � �� 8 s 05 m �A � z 1� � x @� � �� `� � 3{ N �� p/ 5 �6 � } ` � �� �- M � �� * D; � U �� � � @T 9 �� �- b Z �� F L' �!� @ r$ P� L �_ �� " V � - V� �� V �� `0� ` x ϑ s� V� @ �� �� 1 d� O� ` �( < +� �� _ �� p � �+ �� @ �2 �� 80 � R �� �� Y �% p � �� �` 2 �N 0, M SL `� � ��� C @� k � � I � c � �� � b p� V a� �� S D & X �O �t � �~ �U g �- � � T� �I e� �2 � ^x `�" GI PQ k �� �~ � �l � � Hm �" �t X �� �� � R� p� � �u �" � �� p ) �T � 6� @�" �` � � � �" �� �" � �� 5 2� @�" Tg � � �U �" =� `� � �� ��" z� �" + �- �� �� @� � �o �` < �D * 5 �� 0U � � �m � �� Ȃ @ < X> Po B ~� �v ! �J @�� �� p] � �1 �� @ q� � < � � S #Y U j 0 -c 0� � � �� � /� `� a �� �� 6 �� P% � ~ � d �� 7 : v � @ � �� � +� @ K �y � U� �� C %� & � � �� � � � � @F / yh ��" �] `� � ]� �x k� `. � � �" �a �g I � �� 3 � �1 uX ��" �O ��" �� P� X d �" �I ��� 7 �& � T� � a b5 �G � cl p] 8 �� � � ?D �,� �s # �f @� 8 S� # � �" � 0j �� Py � �& �#� )� 0' � �> �b > w� p� 4 c� �� � I �b 6 ) @ � �� �= o �W p V +B ,� � � P 7 � ] �� � � L- �� & ~� �I ` W � � @ 0m = � �� �w ޑ B� P� m ? � T �� н � C� 0� ! �b �� Y !� �l � � � j Gc �� o �O �� � W) �L� 0 �d �B M � B e T 0" � �B l � �� � b | `4 � �� 0� � �% � �% p� 3 � �3 � �1 �4 V rx | . � � � � `�" � �� i � 0u i �\ `S x ' �� a @V ` Q� �S 9 )g ? c �" �� o ۲ �o 5 �� U g WB �v ] �^ � � r0 P � wV @R C I � e P� � yG p} � � � F � �Z @Q� @ � @� K� �~ f �� �Q � �G k o O� Ѓ � h@ �n m �� �� 7 6C � 9 ?O �� N �} � � d� @T� @ ~ P+ � k @ V �� �" �� � J )� b� 4� @1 � M. l : �^ p_ X �4 $� � �! R �D , a �� �v 0( � �0 �c � �4 �� � �Q �J ^ � � ' NQ p : �W `� � W� �� x � @� # �8 �� #� �b 2 Wv P� 6 5. � � �V � S ; �@ � <� �a M � ��� �{ `? � [6 �� � P* � E ��� �$ 0$� �� � � �X �� J � ڑ � �7 5 �2 pB � � �k � (i �� - �b �{ = �� �x 5 �� �� � f �p ] �� P� � �� �` 3 �j �U a � p j d� @^ � m� ϑ PU : =� `O �6 @� �> �� E Lw �� q u �= �� @ � �# V �� �9� p �' D ޔ �H � � / � �� � � 5T �{ = �� �� 3 � � ? �� � � � � � z �� � �J �� � �r � � r� �� g �5 ��� �� `U r � �ב �� p� 3� p 9 �� @� � ܻ � � �I � � b� �� @� �, J |� P � �� � � �� 0 �9 �� �< `V n � �8� @ &� �� > �( �1 � �� � ^ ؼ �� � x� �� � �� � �_ �� ^ � �� @ H� `� � j � � P_ � /� B U� �0� s� @W� @ C w J� P� 3 i P< T '� M = � ` g � ' �� t � �� 0 ̿ ! � G @� � z ��� 0 z ��� 0 �� @ d �� � ��� @ k{ p � � � � � P� 4 .� P� E� r � " p� � �� � � X� @A � #� @ � } � m 1 �� @ �� z � %] �� : �Z @� " � �o S �? 0� F ! �# w � `) � f� �$ � �I G �� - � ! � @ �� �� � �) � d� @ � �� p r �-� ig � � � p� � i2 � - MR �# � �j C X �� { � �L pN u & �� �u �� Y �7 �� 8 �� `K � �� 9� @ �� � �[ �� i � `6 : �� �m � J �Z o �� � � o^ � � �� �? � � @� Y ܚ �� z 9 0V � � �9� � �� 2s p� � �% P� � �� @ G� �6 : �� po A � � 0 �< P� F L� �\ . [4 �% � 2 � �E � & b � ( ` � @ B@ �t � 9� �j m uM pn h �z 0� 8 �� j 2 �� �" � t� o h �p �i 5 #� P� I [z � � h� X� @ �d `8 � �( ! x �/ p�� � p � |W �� j b �1 �� ` � �� 0# X � 08 ~ E� � z 2� � b w xߑ �� � i [T ,# + � �� ( X � �� � �r C b v� p* � J4 �D u �- �ʑ � ԫ �Z� @ �� � � �p # b F? �i ; W� �\� {P pz � � `` � 2� � 6 �� 0r � � � 5 & � t � �� � �� �5 { _ Q � P$ E �' �� @ jK �* + � �� o ] } q 5 �r ` �c �T m 9 `� � `; �� �� �� � r �u e �h p� � � �d d 8! �7 J ;� �/ � pL - � �E �q � �� �� � � \ �� �y � � Y� � � H� ��� � �+ `#� @ Ĉ l � �� � � � ��� � �A � � � �� � � p� `z < 2Y � � b� �Q� @ 2� E � �v �N p �- �� � � [ � � �� �n � �� � Y �p h 2 � � 9 � � \ �� p2 _ �� �J ' �Q � E n� � 8 F� @� � �� �� � �\ ��" �� ` Q �Y ��" �� �� 3 p � Z (Z @� } �L �O � �M �t g �y @� � P� ? � � �W M <K �� n �= �� I c �� �� � f `( � d� �� � 5� �� � �V � Մ �_ Q > 0� ��� �. �� P � ` � �P �� � �� � �O � � >. � < � �� 6 �3 @ � |� � � �t � � �ё y @� � �) � �] l [� 0� � b� `I T V� P� 8 L� �� S �P � �� �C > � `� � O pp � ҅ P0 . ٷ �r p S �I � � �$ � �n 6 g P� @� s S �b � �$ ��� z� `� < �� �� � �� > 1 � {B �' � ϑ @G �Y / �� �9 I �X � � �� � v 1� �� X �� �F R �� �* g Ł �$ � � u � j� pE � "u 0c 4 M� P � i� 4 D , ` � ( �� ' �� � � u� � c �K � T1 @� q �� � y �9 � �� �� 7 a� �P 8 Դ @� Y �H �,� @ l� �" U2 P� � ]d П = �� PI 6 K� �H � �K p� = _f p� � �� �`� P :� @� ] P � � ~= @� R � 0� � �u � � Z� �' � P @ Ѥ � v �( � �b `o S ж 0A � =� `� � ^� 0 � �� �� � p / � i 0� � 2- �� � �@ Ѐ D ̩ `k � � @� @ �� 0� �! �� � � �5 �� q E �- � �, �! z p �� s � �� 5 �G �z R � �3 W � �% � 0q v � `� J P! � 9 � � � ��� ` 51 � s c� PU + �� �� < �� P� 7 � T � '\ N m �h PM 7 ^� �% > � 0�� �m �Z� @ � ` � (Q p� 5 � y � &h � � � �F ~ � �� � Bp ��" i T @ � �7 �� @ ^� � - 0o � � v b x� hߑ � � �@ pg F Jt �a � 0Q w |' -� @ S `h v � `9 / �� �@ _ �; `� = �f 0a 6 6 `� k (F `$� �� w7 �� + �� N( ` � @ .� �� � /� � [ � �1 � �R `� 8 7> �� � �K � �� `�" � p ? *� �" R P7 P� � � 0� x} P� Z �� �-� L � N �s `e � bR pY � � A1 �#� �� P� [ �K �f q � �� ^] V b �� 0� = V �$ �� �� ^0 `� ^ ^[ u � �� �9 � � v � �� � � �1 _P �Z K �Y � : �� p� 3 ;� B �� � �� �g 3 �v �T 8 �� �[ �* �� pY � �. `� @ � �� < `� � � �, 0�� i� �] \ յ � , �� 0f �� � �M г W � `!� @ �# @� r #� 0R � r � � ��� z � � �� $ d 9� 0 y �{ �� ? rF �� � �� �K �� � I f. �^ z 3 �X , � @� 0 M� @[� @ �5 �� ( �� M �L P� 6 �( � � @ 0 @5 � #^ Pj 4 ȼ �� � �< �w c� 0N J L| � y �� �A � �3 j xE p� � �� �� D @j L ~� �� d � 0% R �� pU L py � � l p> � k� �c 5 ȃ �f Q V �\ # �l �/ � �� 0 | � ��� �� �" } @- @ &� � � � p5 : �� �& > 2% �# H (' p � � p Z � � L f� �E K �> �X � Y� � � �� @� a � �� �� Q > 3� 0 � f� � h jY Z� @ p� �� �� O � �Q Z �� �r � 8q �� � 8e � 6 5 t ] �� `x � �� � � �� �� � / �; R �n �� 6 Z� �� � ~ �� T �" Ң 0Y 5 �: �d � �4 �� @ �J �� � �Q �" �u �" �3 p� 5 9) 0�� �: �@ b $� �� N � �u � 6� @ � �� � � �w �� � �� Z �/ 0�� � 0 | �#� ;2 ��� b� �x Ո `h � �� � � �W �( { � `ݏ � �� p � @�� ` ,� � � �� � 5 � �- �+ �� @ � P� � �� Q� @ & � G t � � B ϑ � @� > �� �� � � pP L �� P� < ߙ K X y� �� � , �� � O� `� U �� � b +� �3 \ �Y �E Q �� � 6 r8 !� @ e �< � ! � � @ xU �W � ê �� n >W �� . �� P� � �g �{ �9 <( ` � @ 8� T : � �u h d �P j f �l 5 �� �^ d 3w p^ : �� U �S �$ � � p` 3 � PE 2 P� 9 �) pa � �) � � @ �@ �� � 4 �8 8 2� `� 4 �� �$ � �) �l c � �� � 7� �� G �� �� � `� p� k �� 0� { �Y pO ` 53 `� � sM n l � P� �� Џ ` z �H 5 N� �� � �e � �� �U � E ^ } �� � � j� @ؑ @ � �� � J� � g � �0 S M= �) � �� o S $# �| � �| " � 6 ϑ �� �� J �5 �, 7 �z �t & }� �R J �0 �� � �t �r � 3� �w � �R @� � b� 6 : � �T� @ S �q � � D M R6 P m �� Й 6 �' 5 �4 O v �� P� � �" p�� � �� a � @Y� @ �� $ �� �r D z �} � � � � � 0@ l � �� � �6 P�� �� �ߑ Z �B ` �a � �Q D 8 �� �n 7 �� P; � � �� - � 0� 5 6� �@ � �� �* � : �� � � 7 �# @-� @ �f `� _ �� P� 5 �v ! � �� ` 8 �? p� I � �� < �� �� ` �8 �. 1 j � � � �� c �� в � � `` 9 �� @� T �� �W� @ �~ � 6 �� P� 2% _ @ # �� pG o �| �, \ �� � � �1 � W �p � 3 �� ` � � H � X � �e �� 3 �6 �Α �{ �Y� @ �H 0q l � 0� � �f �� n �h �a T e� � � �m �m� ` �H �h � �I 0w H �; � @ ː p� � H5 � � � � i� p� 6 �n p � *� �� � � �-� �� @s I 8� P� � �r `� � }e " �� 9 V� �" D u � � �" �� �� � � �� s 1� �& �) pb C � �" �5 0� � xO � 6 � P� � �� F � 6� " �J � !q 0 g b �� � O 0@ � x (� x X �� �� F ~% �A t �� 8ё �U � � � � � �� � 8 �� 0� 5 >� � X [- `�� K� H : $� 0 9 0 PH 5 �: @s b �� � q ι `� � '� R� @ � `� � �i �" �2 P� � 0� Й � & `� [ �� T� @ �| � �� p% z ` �V b �} � 8 \� �q � e! $� �� P� j �� @� @ �r 0� d � � � @ H�� H @�� ) `�� ( �B �F _ oW � ~ I� � _ K P� 0 � � k � � � *� " @� 1 �� � � Y � � �? $ؑ � � } �� �+ B � �� r( ' j _� � X �b @� � �F �ؑ � 0/ 5 D� � > � �� X y5 �� �Z T �E 0 5 :� �� � �` `o H � p S � �. � H �) 8 0 � � @ �} � �� � p �� P� � b" �� -� pk � 9B �� S �� @V � � P� e �� �: � � `I � � �c 8 Ǖ �� : �� @K 2 �$ > o h ` 3 � P� t� _ � � P 0 f� �� � �] b� �� p� 6 � � 8 �� 0� ` �� h � S� `# l : P�� �� Ph 6 � �$ < pi : $o b� Ii @� �� �l � � { @ : ' �� # PM ,* � � 5 [ ]K # � Y# p�� <� �� � �� `� Z � p" X x ^ o � �� 7 � @0 S �8 � � � PH � <r � Q �; �J a . h v X � 1� a � � � � � �� n CE @� 8 b� �: � $� �� L N �� 5 T �- ) k& �9 � �T `� 8 � �5 '� Ў 3 �� �' O N� � ;� �R 9 �p 0: � �M � Q �� � � R� �F 2 �g `� � ƍ 0p ~ i � �� � 8 n @U � �� � g �E p� q � @� ! K� � � ]� �� � � F ( �9 � � @ )� �T� @ I �` ) �= H$� �6 � o 9| `� ` � `� o � �� -b �! � �� [ �& P @ �\ B � � �/ 2 � `O � ^{ � r �� p $W �m� ` �� �0 k �� �y � �' �� � �� �( � � P� n �g � ` ě pq � 6 �A K �z �� n �� ``� ` �x �2 � 2� pf g �� Q L a� z� ? � `( � Gx f � #X �� � �� �n � �8 ��� �] PG 4 �� p� \ �� �w } µ ϑ �� � � �� p� s �9 � G � 0+ I yo �� c �� 0 F �T : � �h T �� s �� �� 8 fV ` V �� o 6 � �� � t2 � @ v� @� [ �G �� < �� � � Df � | l� �� � �e `� � M� @� + +� ��� 4 `3 �ؑ '� �� ` S pf m P� 5 7� �� � �� z %G �j ` �b � � � �� �� X t # � �R � N � �� J � @J J S� �v T � �� � �� � � A� �� �� � v� h�" � # } �8 i � 0W � � L C >� �� � � �� 0 �] F z �2 �� � ү �-� jw p� S, � R �� �� _ �T �, � z `� � \c P{ � � �� � V� ϑ �� P� � B, �r W } �C � y ��� @ :� �0 t �� G � � 0 ߕ ? x �� " �! 3 � � . �P �A � =_ �^ � G� @� և � � �\ й � � Pl 8 �� � � +� @G � �' @O 7 �; @� @ ݿ p� � � �c W �� �* 9 Y� �D I e� Α :� �� A � �� �h �V } � �� < � 6 �+ p5 ) �� \� @ �� � � �* ��� � �/ � r� P� M �� �� � �r �1 � � �G T jv � b 0� @� 6 � `� n PQ � �� � Q �� 0M 5 '� �V Y� �� < 9= �p a �� " p� 1 3� @� �� �o � � � O � � �� @9 Q <� p� � �� �� # � �Α s� ` @ b+ � � �� @N L �� $ d �� �` { �� P� w �� �ۏ s �� � � �h L B� �u N No � � �S �V� @ �] �_ r 5� 0� k \� �$ � E� �H � � � � G �� �< F K P < �V l � H� �? � �q �� j � p� s �� �� � �O i � � ��� �� @U� @ �" 0�� ;� p� � �K �L� c� �@ : y? ��� UZ �� D 9 �, � � ��� rz p� n �_ � > � �� 8 �o �� � �* � H �� �A H �� �" D A Py � R� �F ѐ 0 H �� `� � � p$ H �= �� � j � Nr `W � � �� � � �Y � � ` �" � @ � @� $ v� �� � ʣ P� @ 1� P< � l� � { � �� � � �V F �# p�� � p! � �8 � @ y@ �r � !� � � �� 0� ^ h� P � �� I 1d `� / yi �W N 6� @� 8 �= � �� = _� �� e � `� X � 0 ; /l 0� X � � �� `� F �k � q �> `� [ * �� � � �� �7 � @ R� �� l T �P� @ �� 1 m �T �? / ) �� '� P.� p � � `ۏ X .I { G $� " � 7 0� � �B � �� �Z � � �-� � ��� � 5 �� pߑ � �@ j m% � � � `� J � @ �C � � e7 @� @ �- �2 L L� @� ; - � @ B �� Q � 0; � �� � ܹ �a b � � E � p� Y � �� � �J �ؑ �S ]� h }� �F j �� p� � W� 0v � d� # � � � �~ b ^ �( � ;H �( �U �Y � ,� `C v � `� 0 3� �� C � �� � �x 0 Y S� p� {R �Y � p� 0� ` Y/ N , � V � <� �W u � �^� 0 �g � 0 =Q ` � @ �J � q �� `� �� �6 � o� �� V B� �n � � @�� @ v� �: � #H �� b �� 0k � �~ @k � ? �a � �� Ѝ ! o� @� O v. �� � r� �� 8 �� 0D � a� `z � |� @ �� �o J � �" � y Z �� � > 7� p � 9� P� r �� 1 < �1 � � � y c @ z{ P � b � ˬ � f � �� �c � � w� �8� @ ^ M � K� � � �� j � ?� � ^ �m �+ g �0 #� @ C 3 � �� 00 O Vh �� � �� �ؑ �� �R 8 �[ �- j 2j @ � �L �i � ]a �k 8 �[ �� � GF � S D� p� R G Ph � � r )O _ � �� � � L � � @ v U �& �� @ Y � � �� 0l \ �y Q � �H e e |4 �#� �� p� � +m `� Z �P �U X � � �l @A � ^� � V : � �s �R � �w � � �� � S Rq � y j �I � b� � G �� � G "D �L� � �$ � � # �q Q �� � � nT � t � # �� # � �� �[ � � �x U 5 Ȝ �� P� � � @� � � `X 6 + � 0 �� �� � yA 0t J �y � � s P� f �# @� @ 0# �"� @ �� �� � �� @q 5 $� �h C �� � � __gmon_start__ _ITM_deregisterTMCloneTable _ITM_registerTMCloneTable __cxa_finalize __pr_debug sysfs__read_bool fdarray__poll strcpy scandir64 tracefs__configured __strcpy_chk sysfs__read_int fdarray__fprintf statfs64 alphasort64 getenv sysfs__write_int filename__read_str hugetlbfs__mountpoint debugfs__mountpoint __xpg_strerror_r __fprintf_chk fdarray__delete procfs__mountpoint get_tracing_file bpf_fs__mount procfs__read_str sysfs__read_ull fdarray__new get_events_file sysfs__mount tracing_path_mount filename__write_int __stack_chk_fail filename__read_int strtol bpf_fs__configured calloc tracing_path__strerror_open_tp hugetlbfs__configured pthread_once tracefs__mountpoint sysfs__read_str strstr fdarray__init fdarray__grow __pr_warn strncmp sysfs__mountpoint strncpy tracing_events__scandir_alphasort debugfs__mount hugetlbfs__mount tracing_path_set debugfs__configured cgroupfs_find_mountpoint tracing_events__opendir strdup __asprintf_chk strtoull __pr_info __snprintf_chk put_tracing_file __vfprintf_chk fclose filename__read_xll procfs__mount __assert_fail strcmp pthread_mutex_unlock tracefs__mount cpu__get_max_freq stderr fdarray__dup_entry_from filename__read_ull procfs__configured bpf_fs__mountpoint pthread_mutex_lock __sprintf_chk __errno_location put_events_file __isoc99_fscanf fdarray__exit __ctype_toupper_loc getline strlen sysctl__read_int strchr libapi_set_print sysfs__read_xll str_error_r sysfs__configured fopen64 perf_cpu_map__new ioctl perf_cpu_map__is_any_cpu_or_is_empty perf_evlist__disable perf_evlist__remove perf_evsel__munmap syscall libperf_init perf_evlist__close perf_thread_map__put perf_thread_map__new_array qsort perf_evlist__open perf_mmap__read_done perf_evsel__enable_thread perf_evlist__add perf_thread_map__set_pid malloc perf_thread_map__pid strtoul perf_cpu_map__has_any_cpu_or_is_empty perf_cpu_map__max perf_evsel__close perf_evsel__delete perf_cpu_map__new_any_cpu perf_evsel__enable perf_evsel__cpus perf_evsel__open perf_evlist__set_maps perf_thread_map__get perf_mmap__read_event perf_cpu_map__equal perf_cpu_map__is_empty perf_mmap__read_init perf_evsel__read perf_evlist__set_leader perf_evsel__attr perf_evlist__new perf_evsel__disable perf_evlist__enable perf_evlist__next perf_cpu_map__min perf_evsel__mmap_base perf_evlist__filter_pollfd perf_thread_map__comm perf_evsel__mmap perf_cpu_map__merge perf_thread_map__new_dummy perf_evsel__threads perf_evlist__mmap perf_cpu_map__get perf_counts_values__scale perf_evlist__nr_groups perf_evsel__disable_cpu __ctype_b_loc pread perf_evlist__next_mmap perf_mmap__consume perf_cpu_map__new_online_cpus fwrite perf_evlist__delete perf_evlist__munmap perf_evlist__poll perf_cpu_map__nr perf_cpu_map__put perf_thread_map__nr perf_evsel__enable_cpu perf_evsel__close_cpu perf_cpu_map__has fcntl perf_evsel__new perf_cpu_map__intersect perf_cpu_map__cpu perf_cpu_map__has_any_cpu check_if_command_finished list_commands unsetenv waitpid stdout run_command strndup set_argv_exec_path sigchain_pop exec_cmd_init memmove finish_command setup_pager dup2 setup_path isatty start_command error_buf set_option_flag subcmd_config load_command_list uniq select fflush putenv parse_opt_verbosity_cb __ctype_tolower_loc sigchain_push_common set_option_nobuild pager_init chdir __printf_chk usage_with_options strcasestr clean_cmdnames strlcpy parse_options readdir64 run_command_v_opt execl_cmd execv_cmd force_pager is_in_cmdlist __memcpy_chk system_path usage_with_options_msg getcwd extract_argv0_path get_argv_exec_path add_cmdname pager_in_use fputc parse_options_subcommand access cmdname_compare __vsnprintf_chk pager_get_columns execvp closedir exclude_cmds __vasprintf_chk raise parse_options_usage kallsyms__is_function kallsyms2elf_type _ctype kallsyms__parse putchar clock_gettime strbuf_release setrlimit64 pthread_barrier_destroy p0 warnx bench_format perf_session__delete random bpf_object__destroy_skeleton perf_pmus__scan_core bench_kallsyms_parse pthread_attr_destroy numa_node_to_cpus pthread_create quiet numa_bitmask_setbit set_mempolicy geteuid pthread_attr_init cgroup__put pthread_exit bench_numa parse_events_error__init bench_futex_wake_parallel bench_uprobe_empty bench_synthesize _find_first_bit bench_futex_lock_pi numa_nodes_ptr bench_futex_wake usleep strbuf_init getpid memcpy_orig bench__end update_stats fcntl64 getrlimit64 prctl verbose perf_pmus__destroy setvbuf perf_event__synthesize_sample perror bench_epoll_wait errx cmd_bench openat64 bench__start bench_mem_memcpy parse_events_error__print cpu__max_cpu perf_event__sample_event_size bench_evlist_open_close skel parse_events_error__exit nftw64 bench_sched_pipe strbuf_detach bench_syscall_getpgid numa_num_configured_cpus cgroup__new nanosleep wait4 numa_bitmask_free strtod bench_syscall_execve numa_allocate_nodemask kill madvise bpf_object__open_skeleton perf_atoll perf_set_singlethreaded bench_uprobe_trace_printk_ret numa_num_possible_cpus mutex_init_pshared numa_node_of_cpu numa_max_node bench__runtime memcpy_functions bench_syscall_fork pthread_attr_setstacksize getrusage bench_futex_requeue __sched_cpualloc strbuf_addch epoll_create _find_next_bit perf_pmus__find sigfillset cond_init_pshared avg_stats target__strerror perf_event_open_cloexec_flag numa_bitmask_clearall sigaction bench_repeat bench_uprobe_baseline bench_breakpoint_enable perf_header__write_pipe bench_syscall_basic gettimeofday __memset srand bpf_program__attach_uprobe_opts bench_mem_find_bit perf_pmu__num_events pthread_barrier_init MEMSET getppid evlist__create_maps bench_futex_hash is_cpu_online pthread_barrier_wait bench_uprobe_empty_ret sched_getcpu thread_params bench_breakpoint_thread setlocale mmap64 target__validate sched_getaffinity thread_map__new_by_pid strsep bench_epoll_ctl perf_set_multithreaded sched_setaffinity bench_pmu_scan socketpair MEMCPY bench_sched_messaging rel_stddev_stats strbuf_add cmd_inject bench_mem_memset __sysconf symbol__init __sched_cpufree bench_inject_build_id __perf_session__new numa_allocate_cpumask enable_params numa_bitmask_isbitset evlist__config pthread_attr_setaffinity_np filename__read_build_id bench_uprobe_trace_printk perf_pmus__scan __machine__synthesize_threads target__parse_uid pthread_attr_setdetachstate pthread_join memset_orig mlockall bpf_object__load_skeleton __memset_chk metricgroup__lookup __thread__set_comm btf__free rdtsc machine__findnew_thread maps__for_each_map mkstemp64 sqrt tests__switch_tracking tests__kmod_path__parse test_dwarf_unwind__compare print_hists_out aggr_cpu_id__cpu maps__machine perf_mem__snp_scnprintf dwarf_callchain_users rm_rf popen tests__event_times suite__event_groups perf_event__synthesize_mmap_events parse_events_terms__init suite__pe_file_parsing suite__perf_hooks test_attr__open suite__code_reading perf_config tests__dwarf_unwind tests__bp_accounting mem_info__new tests__bp_modify perf_event__synthesize_event_update_scale evlist__alloc_aggr_stats strreplace_chars aggr_cpu_id__die find_sys_events_table machine__delete __strcat_chk sigemptyset tests__event_update suite__kmod_path__parse suite__sdt_event perf_event__synthesize_stat hist_iter_cumulative symbol__fprintf machine__process_mmap2_event machine__for_each_dso suite__backward_ring_buffer dump_trace pclose tests__jit_write_elf maps__find_symbol perf_hooks__recover faccessat aggr_cpu_id__socket expr__find_ids suite__attr suite__dwarf_unwind leaf machine__process_mmap_event tests__mmap_thread_lookup metricgroup__parse_groups_test set_buildid_dir test_dwarf_unwind__krava_3 suite__fdarray__filter thread_map__new_by_tid btf__find_by_name_kind maps__refcnt rb_next suite__pmu_events suite__wp tests__pe_file_parsing maps__find_symbol_by_name workload__leafloop data1 tests__perf_evsel__roundtrip_name_test data2 metricgroup__rblist_exit strbuf_slopbuf tests__bitmap_print test__hybrid bsearch create_script_test_suites perf_read_tsc_conversion evsel__newtp_idx suite__openat_syscall_event sysctl_perf_event_max_stack mem2node__exit fgets perf_mem__lvl_scnprintf dirname rblist__init suite__thread_map __getdelim perf_hooks__invoke machine__process_event suite__bp_accounting evlist__new_default suite__perf_evsel__roundtrip_name_test suite__fdarray__add test_attr__init perf_event__process perf_tool__init test__bp_modify tests__api_io workload__datasym suite__PERF_RECORD offsets parse_events_terms__exit readlink unwind__get_entries tests__thread_maps_share thread__find_map maps__equal suite__parse_events feof aggr_cpu_id__node tests__is_printable_array perf_pmus__find_by_type evsel__output_resort suite__hybrid tests__synthesize_stat hists__filter_by_socket __evsel__hw_cache_type_op_res_name perf_hooks__set_hook hists__collapse_resort suite__bitmap_print pmu_events_table__find_event perf_pmus__add_test_pmu tests__amd_ibs_via_core_pmu is_pmu_core suite__sample_parsing callchain_register_param setup_fake_machine suite__synthesize_stat expr__ctx_new maps__nr_maps suite__hists_output creat64 tests__maps__merge_in evsel__name_is symbol__new evsel__name tests__event_groups suite__jit_write_elf suite__event_update evsel__field probe_cache__find_by_name intlist__find dso_to_test suite__parse_metric callchain_param maps__insert test__dwarf_unwind tests__hists_cumulate perf_event__synthesize_cpu_map perf_event__synthesize_thread_map perf_event__synthesize_event_update_name test_dwarf_unwind__thread perf_time__parse_for_ranges evlist__set_tracking_event suite__event_times suite__intel_pt suite__thread_map_synthesize alarm evsel__set_sample_id tests__hists_output machine__create_kernel_maps suite__pfm evsel__open_per_cpu machine__resolve evlist__expand_cgroup strrchr find_core_events_table hashmap__size suite__dso_data parse_events__decode_legacy_cache suite__maps__merge_in hists__match perf_event__synthesize_event_update_cpus suite__unit_number__scnprint perf_regs_load evlist__strerror_open tests__python_use suite__symbols tests__synthesize_stat_config workload__brstack perf_event__fprintf suite__pmu dso__needs_decompress suite__perf_evsel__tp_sched_test cpu__setup_cpunode_map pmu_name_cmp tests__expand_cgroup_events thread_map__new_str callchain_param_default tests__syscall_openat_tp_fields __sw_hweight64 tests__mem default_breakpoint_len machine__findnew_dso machines__exit evsel__open_per_thread tests__backward_ring_buffer tests__perf_hooks tests__time_utils java_demangle_sym intel_pt_upd_pkt_ctx expr__ctx_clear machine__load_kallsyms suite__keep_tracking tests__attr dso__data_close machine__fprintf dso__data_put_fd suite__dlfilter is_kernel_module evlist__start_workload suite__parse_no_sample_id_all symbol_conf tests__bp_signal_overflow aggr_cpu_id__core tests__mem2node thread_map__read_comms thread_map__fprintf evlist__add_sched_switch test_dwarf_unwind__krava_2 perf_pmus__num_core_pmus suite__sw_clock_freq perf_record_cpu_map_data__test_bit pmu_name_len_no_suffix evlist__new_dummy __perf_hook_desc_test bitmap_scnprintf suite__hists_cumulate evlist__can_select_event perf_session__write_header dso__new_map thread_map__remove perf_header__set_feat suite__openat_syscall_event_on_all_cpus test__intel_pt_pkt_decoder perf_pmu__have_event evsel__sw_names tests__thread_map_remove tests__util tests__fdarray__filter intel_pt_pkt_desc rb_erase __evsel__read_on_cpu addr_location__init dso__put tests__bp_signal pmu_events_table__for_each_event test_attr__ready ids__new parse_events_error__contains suite__sigtrap map__load suite__demangle_java evsel__free_counts tests__task_exit btf__type_by_id suite__util probe_cache__delete tests__unit_number__scnprint tests__x86_sample_parsing ocaml_demangle_sym memcmp file_available suite__amd_ibs_via_core_pmu evsel__find_pmu dso__fprintf lstat64 suite__bp_signal hashmap_find perf_env dso__data_read_offset suite__cpu_map hists__filter_by_symbol cpu__get_node mkdirat machines__find suite__mem2node cmd_test reset_fd_limit map__find_symbol_by_name thread_map__new hists__filter_by_thread tests__perf_evsel__tp_sched_test field_order cpu_map__snprint expr__ctx_free getsid evsel__hw_names scandirat64 suite__expr dsos__init walltime_nsecs_stats test_objdump_path test__intel_pt_hybrid_compat perf_event__synthesize_thread_map2 ptrace hists__add_entry suite__task_exit __test_function find_core_metrics_table evsel__has_leader suite__vmlinux_matches_kallsyms test__arch_unwind_sample tests__vmlinux_matches_kallsyms rb_first machine__for_each_kernel_map pmu_add_sys_aliases perf_event__synthesize_stat_config pmu_add_cpu_aliases_table hists__filter_by_dso parse_nsec_time tests__symbols thread_map__new_event perf_event__name print_hists_in perf_event__synthesize_attr ids__insert workload__sqrtloop tsc_to_perf_time pmu_for_each_sys_metric fstatat64 map__rip_2objdump evlist__parse_sample evlist__prepare_workload perf_pmu__find_event tests__sw_clock_freq perf_event__process_attr suite__thread_map_remove suite__perf_time_to_tsc suite__x86_sample_parsing test_generic_metric maps__find tests__demangle_java test__amd_ibs_via_core_pmu suite__synthesize_stat_round perf_pmu__has_format tests__hists_link mem_info__put evlist__to_front machine__init suite__syscall_openat_tp_fields perf_hooks__get_hook btf__load_vmlinux_btf test_attr__enabled rlimit__bump_memlock suite__expand_cgroup_events test__x86_sample_parsing dso__decompress_kmodule_path perf_time__parse_str addr_location__exit hists__link perf_pmu__getcpuid workload__noploop tests__demangle_ocaml thread__comm_str perf_pmu__delete tests__dlfilter workload__thloop tests__fdarray__add workload__landlock thread__put evlist__event2evsel perf_event__read_stat_config evlist__alloc_stats __evsel__set_sample_bit dso__load evsel__new_idx ids__free mkdtemp suite__bp_signal_overflow unit_number__scnprintf maps__find_by_name hist_iter_normal suite__switch_tracking get_filter_desc evsel__parse_sample dso__new arch_tests suite__mmap_thread_lookup perf_pmus__supports_extended_type hex dso__data_get_fd maps__new dsos__exit perf_exe suite__session_topology evlist__id2evsel evsel__intval machine__exit setup_sorting suite__synthesize_stat_config machine__load_vmlinux_path probe_cache__new tests__thread_map_synthesize maps__put machine__new_host suite__mem tests__code_reading hist_entry_iter__add tests__thread_map the_var __evsel__sample_size test_loop suite__time_utils expr__add_id_val tests__keep_tracking atoi mem2node__init evsel__config mem2node__node btf__name_by_offset evsel__is_cache_op_valid machine__remove_thread test_dwarf_unwind__krava_1 expr__parse tests__parse_metric parse_events_terms tests__sample_parsing suite__is_printable_array build_id__sprintf suite__hists_filter suite__python_use perf_time__ranges_skip_sample hist_entry__delete ids__union __isoc99_sscanf perf_pmu__config_terms intel_pt_get_packet arch__compare_symbol_names machine__delete_threads fputs suite__bp_modify cpu_map__new_data suite__basic_mmap cpu__get_socket_id tests__sdt_event suite__demangle_ocaml machine__find_thread tests__hists_filter perf_pmus__find_core_pmu tests__synthesize_stat_round tests__sigtrap evlist__free_stats suite__thread_maps_share pmu_for_each_core_metric thread__get __evsel__reset_sample_bit perf_event__synthesize_event_update_unit perf_event__synthesize_stat_round machines__init intlist__new suite__api_io __build_id_cache__add_s perf_pmu__match tests__session_topology suite__hists_link tests__parse_no_sample_id_all perf_event__synthesize_threads tests__expr ui_browser__write_nstring ui_browser__help_window perf_hpp_list__register_sort_field vscnprintf ui_browser__dialog_yesno attr_to_script ins__is_lock callchain_node__scnprintf_value res_sample_browse ui_browser__list_head_refresh perf_hpp_list__prepend_sort_field SLutf8_enable SLtt_set_cursor_visibility ui_browser__refresh perf_hpp__append_sort_keys perf_hpp__reset_width rb_last strim use_browser perf_gtk_handle ui_progress__finish hists__total_period ui_helpline__push perf_header__fprintf_info ui_helpline__printf callchain_list__sym_name ins__is_fused ui_progress__update SLang_getkey ui_browser__input_window SLkp_init SLsmg_write_string hist_entry__has_hierarchy_children SLkp_define_keysym script_browse map_symbol__tui_annotate ui__lock res_sample_init skip_spaces perf_hpp__set_elide annotation__lock SLsmg_write_char ui_browser__vprintf hist_entry__snprintf_alignment ui_helpline__last_msg SLsmg_draw_box ui_helpline__puts __ui_progress__init sort__mode SLsmg_gotorc open_memstream pstack__peek ui_browser__run perf_hpp__is_sort_entry rb_insert_color hist_browser__new perf_hpp_fmt__dup __rb_hierarchy_next ui_browser__show __ui__info_window SLtt_set_color SLang_init_tty perf_top__reset_sample_counters evsel__group_name ui_helpline__vpush ui_browser__gotorc_title ui_browser__argv_refresh rb_hierarchy_last disasm_line__is_valid_local_jump SLsmg_vprintf SLsmg_refresh sigaddset ui_browser__update_nr_entries annotate_opts symbol__hists ui_browser__set_color rb_prev SLang_TT_Read_FD exit_browser __hpp__slsmg_color_printf events_stats__fprintf pstack__new perf_tui_eops callchain_node__fprintf_value __map__is_kernel ui_browser__gotorc perf_hpp__cancel_cumulate hist_entry__sym_snprintf ui__popup_menu ui__exit hpp_dimension__add_output ui_helpline__vshow SLtt_Screen_Cols ui_browser__init backtrace annotation_line__write hist_browser__run SLang_reset_tty perf_hpp__reset_sort_width run_script pthread__unblock_sigwinch perf_env__lookup_objdump setup_browser annotation__toggle_full_addr evlist__toggle_enable map_symbol__annotation_dump ui__question_window dots ui_browser__reset_index perf_use_color_default SLsmg_set_char_set perf_hpp_list__column_register hists__sort_list_width backtrace_symbols_fd ui__init SLsmg_reinit_smg perf_hpp__set_user_width tui__header_window hist_browser__delete dso__insert_symbol psignal ui_browser__rb_tree_seek pstack__empty convert_unit timestamp__scnprintf_usec annotation_br_cntr_abbr_list callchain_list_counts__printf_value ui_browser__warning __hist_entry__snprintf pthread_sigmask perf_hpp__setup_hists_formats ui_helpline__init tui_helpline_fns SLtt_get_terminfo callchain_node__make_parent_list ui__error hpp_color_scnprintf tui_progress__init fread ui_helpline__pop perf_guest symbol__calc_percent perf_hpp__init perf_config_colorbool annotation__unlock SLkp_getkey SLsmg_draw_vline ui_browser__list_head_seek hists__fprintf pstack__delete annotated_source__get_line ui_browser__mark_fused SLsmg_write_nstring tcgetattr ui_browser__write_graph ui__warning map__find_symbol is_strict_order perf_config_u64 perf_hpp__defined_dynamic_entry pthread__block_sigwinch perf_hpp__setup_output_field hist_entry__tui_annotate perf_hpp__format SLsmg_draw_hline hist_browser__init ui_browser__handle_resize hpp__fmt ui_browser__refresh_dimensions ui__getch perf_hpp_list hists__reset_column_width __ui_browser__vline __ui_browser__line_arrow hists__fprintf_headers ui_progress__ops ui_browser__argv_seek annotated_source__purge symbol__strerror_disassemble ui__help_window tui_helpline__set block_info__total_cycles_percent perf_hpp__is_dynamic_entry timestamp__scnprintf_nsec ui_browser__is_current_entry SLsmg_fill_region SLsmg_set_color evlist__tui_browse_hists symbol__annotate_decay_histogram pstack__remove rb_hierarchy_prev ui_helpline__current input_name ins__is_jump percent_color_len_snprintf map__browse ui_browser__rb_tree_refresh annotation__update_column_widths hpp__fmt_acc perf_hpp__reset_output_field symbol__annotate2 graph_dotted_line ins__is_ret ui_browser__set_percent_color __hists__scnprintf_title stdio__config_color hist_browser__init_hpp perf_hpp_list__init evlist__set_selected ui__dialog_yesno pstack__push SLsmg_reset_smg hists__overhead_width block_hists_tui_browse SLsmg_write_wrapped_string SLsmg_init_smg SLtty_set_suspend_state ui_browser__printf find_scripts symbol__delete ui_helpline__fpush perf_error__register perf_error__unregister SLtt_get_screen_size SLtt_Screen_Rows __ui_browser__show_title tcsetattr ui_browser__hide hist_entry__annotate_data_tui is_perf_magic maps__fprintf SLang_ungetkey ui__refresh_dimensions die_find_variable_by_addr perf_debuginfod_setup perf_kwork__top_read_bpf machine__process_lost_samples_event intel_pt_pmu_default_config perf_pmu_free bt_ctf_stream_class_get_packet_context_type dwfl_module_build_id probe_cache__commit perf_event__synthesize_comm perf_tool_event__from_str parse_line_range_desc symsrc__destroy bt_ctf_stream_append_event s390_triplets auxtrace_cache__free addr_filters__exit parse_events__scan_bytes inat_group_table_26 bt_ctf_event_class_add_field build_caches_for_cpu evsel__append_addr_filter auxtrace_buffer__free callchain_branch_counts machine__findnew_kernel __intel_pt_log_insn_no_data perf_data__update_dir perf_config_scan thread__set_namespaces elf_section_by_name intel_pt_log_set_name bpf_link__destroy __perf_hook_func_record_start perf_bpf_filter_leng arm_spe_decoder_free perf_data__write machine__process_text_poke auxtrace__free hist_iter_mem bt_ctf_clock_set_precision lock_contention_start insn_get_length inat_avx_table_4_2 perf_pmus__fake_pmu PyList_New ZSTD_initCStream is_valid_tracepoint fnmatch sort_srcfile pthread_mutexattr_destroy cu_walk_functions_at parse_events_add_numeric machine__resolve_kernel_addr perf_event__process_text_poke tep_find_field Perl_gv_add_by_type annotation_options__exit pmu_uncore_identifier_match sort_mem_tlb perf_event__synthesize_extra_attr elf_kind is_bts_event perf_pmu_set_lval kvm_events_tp cpu__get_cluster_id threads__find block_info__free_report sort_addr_to dwarf_formblock db_export__init branch_name intel_pt_get_insn affinity__setup strcasecmp sort_type cpu_topology__core_wide output_field_add fetch_kernel_version inat_primary_table evsel__sys_has_perf_metrics bt_ctf_clock_set_time evlist__get_tracking_event perf_event__process_lost die_get_typename_from_type debuginfo__new machine__for_each_thread perf_pmu__for_each_event rename probe_file__add_event bt_ctf_event_class_create gelf_update_ehdr XS_Perf__Trace__Context_common_pc tep_read_number machine__exit_vdso thread_stack__flush inat_group_table_17 bt_ctf_validate_identifier evlist__add_wakeup_eventfd perf_mmap__push perf_event_paranoid_check evlist__strerror_mmap dwfl_begin die_compare_name intel_pt_insn_type pmu_metrics_table__for_each_metric rblist__find perf_session__set_id_hdr_size Perl_call_list parse_events_formats_error_string evsel__precise_ip_fallback perf_mem_events_intel_aux sample__fprintf_callchain dwarf_siblingof memchr iostat_parse svg_close ordered_events__init __sw_hweight8 parse_ftrace_file have_ignore_callees dso__data_size evlist__id2sid svg_io_legenda expr_id_data__value metricgroup__print hist_entry__inc_addr_samples parse_events_parse tep_set_long_size expr_set_column inat_group_table_25 intel_pt_find_overlap hisi_ptt_pkt_desc perf_pmu__open_file_at svg_box uname machines__set_id_hdr_size trace_report open_trace_file arch_is_uncond_branch rblist__delete auxtrace_cache__remove PyObject_CallObject expr__del_id sort_sym_ipc_null sample__resolve_callchain parse_events_term__delete inat_group_table_24_2 perf_pmu_get_lineno addr_location__copy evlist__enable_non_dummy perf_arch_reg_sp perf_config_set hists__add_entry_block perf_pmu__scan_string evsel__config_callchain symbol__tty_annotate dso__find_symbol_nocache iostat_print_metric evlist__set_tp_filter_pid print_spark perf_event__process_aux_output_hw_id sort_sym_size hists__delete_entries Py_DecodeLocale gzip_is_compressed perf_env__find_bpf_prog_info print_sdt_events perf_bpf_filter_char auxtrace_queues__init perf_pmu__pathname_scnprintf annotation_options__init ru_stats is_mem_loads_aux_event perf_kwork__trace_prepare_bpf machine__set_current_tid parse_events_term__clone perf_pmus__print_raw_pmu_events expr__switch_to_buffer event_enable_timer__process perf_event__synthesize_stat_events inat_group_table_24_1 add_perf_probe_events dsos__for_each_dso db_export__symbol get_leaf_frame_caller_aarch64 expr_id_data__source_count setup_intlist dwarf_dieoffset intel_pt_log_dump_buf cpu_topology__smt_on PyRun_SimpleFileExFlags maps__get thread__fprintf dso__demangle_sym kvm_exit_trace perf_pmu_set_extra perf_counts__delete perf_bpf_filter__unpin fchmodat parse_events_set_debug perf_mem_events_find_pmu threads__remove_all_threads _find_first_and_bit thread_map__new_by_tid_str symbol__annotate_zero_histograms machine__addr_cpumode __bitmap_clear perf_pmu_set_column mem_bswap_32 evsel__prepare_open hists__set_col_len gelf_update_phdr expr__flush_buffer perf_pmu__scan_file bt_ctf_writer_put bt_ctf_stream_flush free_callchain machine__process_exit_event perf_env__read_cpuid setup_perl_scripting perf_event__attr_swap perf_top__header_snprintf db_export__call_path lzma_code perf_pmu_get_text hists__output_resort default_top_sort_order evlist__add_aux_dummy ctime svg_wakeline annotation__trylock evlist__id_hdr_size perf_session__peek_events bpf_prog_get_fd_by_id perf_bpf_filter__scan_string syscalltbl__new intel_bts_recording_init machines__destroy_kernel_maps elf_nextscn parse_events_set_lval parse_events__set_leader PyLong_AsLong db_export__branch_type filename__decompress __map__is_ool PyUnicode_AsUTF8 sort_srcline perf_kwork__top_start perf_kwork__trace_start strlist__new dso__data_write_cache_offs PyObject_GetAttrString perf_event_paranoid getpagesize sort__iaddr_cmp machine__fprintf_vmlinux_path raw_field_value XS_Perf__Trace__Context_common_flags perf_hpp__is_srcline_entry zstd_init iostat_list evsel__bpf_counter_events parse_filter_percentage __perf_env__insert_btf perf_data__open evlist__mmap_size perf_header__process_sections evlist__has_amd_ibs bt_ctf_clock_set_description perf_config__exit rblist__exit bt_ctf_field_type_integer_get_signed localtime_r inat_group_table_27 apply_perf_probe_events arch__user_reg_mask thread_stack__free thread__namespaces tep_parse_event dsos__read_build_ids sort_type_offset dwarf_bytesize bt_ctf_clock_set_is_absolute machine__process_aux_event expr__add_id_val_source_count evlist__fprintf_nr_events build_id_cache__cachedir die_collect_global_vars convert_unit_double perf_pmu__cpu_slots_per_cycle thread__find_symbol_fb show_available_funcs probe_file__get_events path__join3 sort_socket lock_stat_find print_tracepoint_events parse_events_alloc perf_env__numa_node regs_query_register_offset lock_contention_prepare auxtrace_cache__free_entry metricgroup__has_metric debuginfo_cache__delete arch__sample_reg_masks expr_get_text perf_env__read_pmu_mappings ungetc __block_info__cmp gelf_getehdr perf_config_global machine__findnew_dso_id machine__idle_thread evsel__bitfield_swap_branch_flags parse_user_regs parse_events_lex callchain_param_setup evlist__scnprintf_evsels perf_data__switch powerpc_triplets machine__new_kallsyms dso__first_symbol sysctl__nmi_watchdog_enabled inat_avx_table_5_1 strtobool perl_parse dso__free_a2l inat_group_table_21 auxtrace_heap__add tep_parse_format perf_pmu_alloc debug_file copyfile_mode global_var_type__tree_delete expr_set_lineno machine__create_extra_kernel_maps annotated_data_type__tree_delete perf_session__deliver_synth_attr_event btf__new intlist__delete syscalltbl_native_max_id __perf_reg_name_csky dwfl_offline_section_address nr_cgroups mbind __dsos__add timerfd_settime build_id_cache__list_all perf_env__purge_cgroups machine__get_kallsyms_filename binary__fprintf tep_event_fields dwarf_bitsize arm_spe_decode EVP_md5 rblist__entry dsos__fprintf_buildid parse_saved_cmdline Perl_sv_setiv_mg strlist__entry perf_event__process_auxtrace dso__data_status_seen Perl_savetmps __symbol__fprintf_symname_offs perf_data_file__write db_export__exec_comm EVP_MD_CTX_free parse_events_get_in __realpath_chk perf_event__fprintf_text_poke PySys_SetArgv tep_find_any_field machine__process_itrace_start_event evlist__findnew_tracking_event auxtrace_record__snapshot_start PyArg_UnpackTuple __perf_event__synthesize_id_index hashmap_insert has_reg_type __bitmap_intersects memrchr perf_config_set__new die_get_var_range inflate evlist__apply_filters cpu__max_present_cpu show_perf_probe_event up_read perf_pmu__caps_parse inat_group_table_11 free_config_terms die_find_tailfunc symbol__validate_sym_arguments dwarf_hasattr probe_file__get_namelist sort_srcline_from perf_mem_events_intel gelf_getclass evlist__append_tp_filter_pids intel_pt_insn_desc __openat64_2 nsinfo__new perf_kwork__trace_finish hashmap__free expr_set_in trace_seq_init Perl_newSVuv evswitch__discard __perf_reg_sp_arm64 sort_mem_data_page_size nsinfo__realpath cgrp_event_expanded elf_getident perf_event__synthesize_cgroups vcpu_id_str machine__process_cgroup_event expr__get_literal perl_alloc elf64_getshdr feat_ops regerror evlist__reset_weak_group gelf_newphdr evsel__reset_counts PyErr_Occurred perf_session__dump_kmaps symbol__config_symfs sample__resolve_bstack maps__remove machine__process_lost_event default_mem_sort_order bt_ctf_clock_set_offset sigqueue bpf_link__fd PyErr_Print parse_events_get_leng perf_read_values_init insn_decode parse_events_set_in shash perf_mem__lck_scnprintf probe_cache__find tep_register_comm auxtrace_cache__lookup trace_event__tp_format_id __perf_reg_name_arm64 machine__create_extra_kernel_map hisi_ptt_process_auxtrace_info evlist__exclude_kernel arch_perf_parse_sample_weight perf_header__has_feat perf_stat__skip_metric_event perf_event__process_stat_event map__srcline evsel__group_desc perf_pmu_lex_destroy expr_set_extra dso__next_symbol dso__kernel_module_get_build_id perf_env__find_pmu_cap evlist__force_leader perf_event__process_mmap percent_color_fprintf list_sort XS_Perf__Trace__Context_common_lock_depth has_kcore_dir auxtrace_mmap_params__set_idx perf_event__process_build_id thread__insert_map qsort_r perf_default_config perf_probe_event_need_dwarf perf_pmu_parse event_enable_timer__start inat_escape_table_3_1 PyImport_AppendInittab show_perf_probe_events evlist__print_counters dso__sort_by_name pthread_condattr_destroy auxtrace_index__free svg_lbox build_id_cache__complement svg_highlight_name findnew_stack_state bpf_counter__enable tep_get_events_count symbol__annotate_printf dwarf_diecu expr_set_debug dso__read_binary_type_filename addr_filters__init perf_event__fprintf_namespaces strfilter__compare _sort__sym_cmp PyList_Append inat_group_table_13 evsel__hw_cache_op perf_event__fprintf_bpf perf_reg_name inat_avx_table_4_3 __dso__build_id_filename trace_event__tp_format hybrid_topology__new __perf_reg_ip_csky hists__add_entry_ops get_global_var_type dso__set_module_info db_export__machine evlist__init_trace_event_sample_raw perf_bpf_filter_get_debug probe_cache__purge Perl_markstack_grow perf_bpf_filter_in thread_map__new_all_cpus auxtrace_queues__sample_queue strfilter__string evsel__set_filter arch__intr_reg_mask intlist__remove perf_event__process_auxtrace_error perf_mem_record sample__for_each_callchain_node probe_event_dry_run debug_kmaps ZSTD_getErrorName get_branch_type parse_events_add_cache inat_group_table_10 print_symbol_events dwarf_getscopes_die nsinfo__copy machine__process_aux_output_hw_id_event perf_bpf_filter_alloc thread_stack__set_trace_nr PyModule_Create2 svg_cstate perf_pmu__convert_scale perf_event__fprintf_ksymbol thread__new call_path_root__new __evlist__add_default_attrs arch__find symbol__disassemble_bpf_image perf_pmu__scan_buffer arch_evsel__must_be_in_group __cxa_demangle thread__find_map_fb dwarf_cu_die _find_first_zero_bit chk_double_cl __intel_pt_log maps__load_first ordered_events__delete perf_pmu__format_bits gzip_decompress_to_file lsdir_no_dot_filter intel_pt_set_first_timestamp __perf_reg_ip_arm cu_get_comp_dir clockid_name sort__dcacheline_cmp arch_evsel__set_sample_weight perf_time__percent_parse_str strlist__find die_get_type syscalltbl__id auxtrace_parse_filters dwarf_linebeginstatement sort_parent comm__free perf_event__fprintf_aux_output_hw_id dwfl_frame_pc __longjmp_chk perf_hpp__is_comm_entry dso__strerror_load funlockfile perl_scripting_ops perf_session__has_traces sample__resolve_mem inat_group_tables perf_pmu__auto_merge_stats arch_get_runtimeparam evlist__find_tracepoint_by_name dwarf_offdie debug_ordered_events __evlist__combined_sample_type dso__synthesize_plt_symbols evlist__valid_sample_type set_stack_state map__contains_symbol maps__empty hist_entry__get_data_type svg_build_topology_map pthread_mutex_init perf_session__write_buildid_table disable_buildid_cache hists__inc_stats elf_getscn parse_events_add_tool get_global_var_info parse_callchain_record perf_bpf_filter__pin clock_getres maps__find_ams evlist__start_sb_thread perf_bpf_filter__switch_to_buffer evlist__exit arch_evlist__add_default_attrs evsel__store_ids fetch_current_timestamp perl_run evlist__create_streams read_size perf_can_sample_identifier srcline__unknown evlist__find_tracepoint_by_id pthread_cond_wait block_range__create dso__build_id_equal evsel__set_config_if_unset fchmod perf_mem_events__record_args dlfilter__do_filter_event itrace_parse_synth_opts parse_events__filter_pmu writev perf_bpf_filter_nerrs perf_sample__sprintf_flags rb_replace_node zstd_compress_stream_to_records perf_version_string tracing_data_get inat_escape_table_2_2 Perl_pop_scope xs_init perf_event__process_bpf hist__account_cycles filename__read_debuglink pthread_getspecific sort_mem_phys_daddr show_available_vars parse_probe_trace_command evlist__valid_read_format __evlist__parse_mmap_pages perf_event__process_feature dwarf_getlocation_addr dso_id__empty die_get_scopes perf_bpf_filter_get_out rust_demangle_sym pread64 down_write parse_events_push_buffer_state thread__delete parse_events_free perf_pmu_format__set_value machine__fprintf_dsos_buildid elf_update bpf_obj_get_info_by_fd evlist__warn_user_requested_cpus kvm_entry_trace auxtrace_buffer__put_data build_id_cache__cached elf_begin perf_session__data_offset __xpg_basename auxtrace_buffer__next __dso__load_kallsyms parse_events_get_lineno auxtrace_buffer__drop_data die_find_child levenshtein evlist__add_pollfd perf_pmu__event_source_devices_fd evlist__set_id_pos bpf_counter__read perf_event_header__bswap inat_avx_table_5_3 inat_group_table_18 bt_ctf_event_create intlist__findnew expr_get_lineno block_range__find arch_evsel__hw_name perf_event__process_namespaces ferror PyTuple_New ins__scnprintf arch_get_tsc_freq bpf_counter__install_pe parse_branch_str kallsyms__get_symbol_start parse_events__modifier_group srccode_state_free perf_pmu__mem_events_list modules__parse gelf_newehdr parse_events__delete_buffer parse_events_get_column __intel_pt_log_packet perf_pmu_get_leng __bitmap_or perf_stat__print_shadow_stats_metricgroup off_cpu_write thread_stack__br_sample perf_bpf_filter_pop_buffer_state dwarf_onesrcline x86_triplets intlist__add perf_event_mlock_kb_in_pages auxtrace_mmap__munmap tep_set_loglevel perf_event__process_ksymbol svg_cpu_box bpf_obj_get perf_session__dsos_hit_all __sigsetjmp auxtrace_cache__new machines__fprintf_dsos ins__find perf_pmu__arch_init cgroup__get perf_bpf_filter__create_buffer path__join dso__data_write_cache_addr dso__delete_symbol del_perf_probe_events evsel__is_leader value_color_snprintf parse_intr_regs bt_ctf_field_type_string_create expr__scan_bytes intel_pt_process_auxtrace_info die_walk_instances intel_bts_process_auxtrace_info evsel__source_count bpf_counter__load rb_first_postorder nsinfo__stat elf64_newphdr scripting_context__update perf_kwork__top_finish dwarf_getlocation die_get_data_member_location perf_event__fprintf_aux reallocarray trace_event__register_resolver inat_avx_table_5_2 scnprintf_pad fopencookie hists__col_len pthread_mutexattr_init perf_event__process_itrace_start insn_get_prefixes evsel__hw_cache evlist__combined_branch_type dwfl_pid disasm_line__free evlist__add_bpf_sb_event evlist__findnew_cgroup ordered_events__queue sort__setup_elide iostat_release evlist__init cxx_demangle_sym perf_kwork__report_read_bpf expr__add_ref Perl_sv_2mortal svg_process parse_events_add_tracepoint probe_file__get_rawlist branch_type_count cpu__get_core_id parse_events_get_extra annotate_get_basic_blocks thread__comm sort_sym_offset die_match_name Py_Finalize machine__normalized_is parse_event_file die_get_typename __perf_reg_ip_riscv perf_usage_string perf_bpf_filter_lineno parse_events__flush_buffer percent_color_snprintf kvm_skip_events perf_counts__new perf_session__register_idle_thread nsinfo__mountns_exit perf_session__deliver_synth_event inline_node__delete perf_hpp__is_dso_entry perf_stat_merge_counters evlist__set_default_cgroup sort_local_ins_lat record_opts__config tep_get_first_event intel_pt_fast_forward setup_list auxtrace_queue_data ignore_callees_regex arch_evlist__cmp dlfilter__new iostat_mode sort_global_ins_lat expr_lex_init_extra perf_pmu_lex_init callchain_merge perf_hpp__is_srcfile_entry intel_pt_decoder_new trace_event__cleanup bpf_object__detach_skeleton perf_pmu_lex_init_extra tep_print_field threads__findnew sdt_notes__get_count hists__inc_nr_lost_samples machine__map_x86_64_entry_trampolines scripting_max_stack pthread_cond_signal dirfd perl_construct perf_config__refresh insn_get_opcode inat_group_table_25_1 perf_bpf_filter__delete_buffer __isoc99_vsscanf strftime hists__output_resort_cb perf_bpf_filter__flush_buffer lsdir hex_width Perl_call_pv perf_event__fprintf_stat inlines__tree_delete intel_pt__strerror perf_tool__process_synth_event event_symbols_sw evsel__intval_common cpu_map__online callchain_cursor_reset auxtrace_mmap_params__init nsinfo__init session_done bpf_map_create mmap_cpu_mask__scnprintf exit_event_decode_key debuginfo__delete parse_filter numa_topology__new is_regular_file copy_to_probe_trace_arg auxtrace_synth_error dwarf_formsdata bt_ctf_stream_class_add_event_class gelf_getsym print_tool_events dwfl_thread_state_registers perf_pmu__create_placeholder_core_pmu bt_ctf_field_type_structure_add_field tracing_data_put evsel__is_function_event evsel__clone elf64_newehdr kcore_extract__create disasm__fprintf comm__override pmu_for_each_sys_event eval_flag perf_event__fprintf_itrace_start perf_session__fprintf_info branch_type_stat_display perf_bpf_filter__scan_buffer callchain_total_hits __dso__inject_id perf_can_aux_sample dwarf_getlocations libdw__arch_set_initial_registers __perf_reg_ip_loongarch evlist__splice_list_tail copyfile_offset perf_session__create_kernel_maps parse_events_multi_pmu_add_or_add_pmu filename__has_section perf_data__kallsyms_name thread_stack__sample_late synthesize_probe_trace_command perf_pmu__warn_invalid_formats strdup_esc parse_callchain_top_opt evlist__find_evsel_by_str inat_group_table_26_1 user_access_is_supported bt_ctf_clock_put perf_stat_process_counter parse_events__scan_string perf_event__synthesize_attrs parse_events_terms__to_strbuf arch_sdt_arg_parse_op namespaces__new hists__output_recalc_col_len perf_pmu_lex perf_bpf_filter_lex compat_auxtrace_mmap__write_tail arch__post_process_probe_trace_events name_to_handle_at perf_event__synthesize_extra_kmaps fdopen parse_callchain_report_opt aggr_cpu_id__is_empty block_range__coverage Perl_newSVpvn perf_stat_process_percore parse_events_option_new_evlist perf_kwork__top_cleanup_bpf thread_list__delete asprintf__tp_filter_pids auxtrace_synth_guest_error evlist_cpu_iterator__end perf_env__pmu_mappings machines__process_guests svg_time_grid mips_triplets machine__findnew_guest_code perf_mem_events perf_event__synthesize_id_sample evlist__s390_sample_raw bpf_map__value_size flockfile ui__has_annotation elf_version bpf_map__key_size sort_addr_from trace_seq_do_fprintf log10 sample_addr_correlates_sym machine__nr_cpus_avail perf_event__process_fork __map__is_bpf_image mem_bswap_64 nsinfo__pid callchain_cursor__copy dwarf_formref_die perf_missing_features perf_kwork__top_prepare_bpf Py_Initialize intel_pt_decode parse_events_pop_buffer_state sort_sym branch_spec_desc dso__last_symbol perf_pmu_get_in strglobmatch rblist__remove_node probe_cache__add_entry strbuf_grow perf_bpf_filter_expr__new auxtrace_queues__init_nr sample__fprintf_insn_asm perf_event__synthesize_mmap2_build_id map__objdump_2mem tep_register_print_string symbols__fixup_duplicate dwarf_decl_line inlines__tree_insert get_arch_regstr probe_file__open_both copy_config_terms perf_pmu__for_each_format perf_data__make_kcore_dir thread_map__new_by_uid auxtrace__flush_events config_exclusive_filename hist_iter_branch perf_event_attr__fprintf unshare dso__set_sorted_by_name strfilter__new tep_find_common_field perf_bpf_filter_get_text bpf_map_get_fd_by_id addr_map_symbol__copy perf_pmu_realloc hists__get_rotate_entries_in perf_event__fprintf_task dso__delete branch_new_type_name machine__process_namespaces_event perf_ftrace__latency_cleanup_bpf dwfl_module_info annotation__get_branch sort_trace sort_mispredict annotated_data_type__update_samples __bpf_event__print_bpf_prog_info maps__fixup_end Perl_newSVpv parse_ftrace_printk bpf_prog_test_run_opts die_walk_lines __perf_hook_desc_record_end perf_event__fprintf_cpu_map sort_dimension__add thread_stack__event perf_event__exit_del_thread __read_chk sort_mem_locked cs_etm__process_auxtrace_info parse_events_option bpf_program__attach_perf_event bpf_object__unpin evsel__calc_id_pos mem_info__clone perf_can_record_build_id Perl_mg_get sysctl_perf_event_max_contexts_per_stack evsel__fprintf read_cgroup_id PyObject_SetAttrString perf_session__fprintf_dsos_buildid probe_file__del_strlist sort_transaction get_dwarf_regstr svg_text parse_task_states __perf_hook_func_record_end tpebs_set_evsel bpf_counter__disable svg_partial_wakeline db_export__call_return die_get_member_type dwarf_cfi_addrframe die_find_variable_by_reg distro_dwarf_types bt_ctf_stream_class_put perf_data__guest_kallsyms_name maps__fixup_overlap_and_insert disasm_line__scnprintf probe_file__open intel_pt_enable_logging die_get_cfa sample__fprintf_insn_raw init_rwsem perf_pmu_get_column intlist__entry pthread_key_create clearerr evsel__remove_from_group expr_get_lval pmu_metrics_table__find parse_events__modifier_event evlist_cpu_iterator__next sort_cycles perf_session__read_header perf_session__peek_event gelf_getrel canary_type sort_type_cacheline kvm_entry_event arm_spe_pkt_name debuginfo__find_available_vars_at evsel__init map__find_symbol_by_name_idx getpwuid_r expr__get_id thread__memcpy perf_event__fprintf_time_conv bpf_map__set_max_entries __perf_reg_ip_s390 expr_pop_buffer_state disasm_line__new insn_get_displacement perf_event__process_comm pthread_rwlock_unlock exit_event_end arch__choose_best_symbol bt_ctf_field_create perf_can_record_switch_events dso__is_object_file perf_mem__blk_scnprintf map__fixup_end machine__process_fork_event PyDict_New is_perf_pid_map_name parse_clockid perf_env__has_pmu_mapping sharded_mutex__delete elf__needs_adjust_symbols pthread_condattr_setpshared inat_group_table_15_2 dump_printf perf_session__cpu_bitmap inat_group_table_18_1 evlist__parse_event_enable_time perf_counts__reset lzma_stream_decoder machines__create_guest_kernel_maps gelf_getrela hist_entry__srcline tep_set_file_bigendian color_vsnprintf dso__type_fd dump_insn perf_pmu__delete_buffer die_is_func_def nsinfo__tgid perf_bpf_filter__prepare ins__is_call evsel__is_hybrid bpf_map__type evsel__is_aux_event evsel__metric_id cpu_isa_init annotation_br_cntr_entry evlist__ctlfd_ack is_event_supported perf_pmu__config format_field__intval sort_mem_lvl perf_pmu_set_debug sort_time dlclose ZSTD_flushStream map__has_symbols build_id_cache__kallsyms_path sort_mem_iaddr_sym dso__cmp_id perf_time__parse_for_ranges_reltime bpf_object__attach_skeleton perf_script__meminfo_scnprintf __bitmap_weight compat_auxtrace_mmap__read_head inat_group_table_11_2 pmu_events_table__num_events elf_getshdrstrndx auxtrace_parse_snapshot_options __perf_reg_sp_riscv srcline__tree_find map__fprintf_dsoname_dsoff dso_id__cmp __perf_reg_sp_loongarch thread__find_cpumode_addr_location sort_help bpf_map_get_next_key perf_event__fprintf_comm dwarf_formstring block_info__process_sym do_write dwfl_standard_find_debuginfo machine__get_current_tid block_info__delete sh_triplets kvm_exit_reason __bitmap_and evlist__reset_prev_raw_counts __perf_reg_sp_powerpc Perl_newSViv inat_group_table_6 sort_srcline_to sample__fprintf_sym default_parent_pattern arch_syscalls__strerrno_function __perf_reg_sp_mips sharded_mutex__new perf_config_bool dwfl_report_offline evlist__close_control perf_pmu__create_buffer inflateInit2_ dso__sorted_by_name perf_cpu_map__empty_new perf_pmu_pop_buffer_state PyDict_SetItemString perf_bpf_filter_set_lineno thread_map__has tep_set_local_bigendian strpbrk perf_cap__capable pthread_rwlock_rdlock perf_hpp__is_trace_entry parse_events_wrap bt_ctf_event_put symbol__elf_init build_id__mark_dso_hit perf_session__fprintf_nr_events maps__remove_maps __perf_reg_ip_powerpc tep_find_event perf_ns__name annotate_calc_pcrel sort_in_tx bpf_object__next_program __perf_reg_sp_csky intel_pt_decoder_free thread__set_comm_from_proc perf_bpf_filter__destroy sort_addr auxtrace_parse_sample_options bpf_counter__destroy PyInit_perf_trace_context online_topology memdup script_spec_register perf_bpf_filter__lost_count hist_entry__cmp help_unknown_cmd perf_more_info_string threads__for_each_thread perf_mem_events__loads_ldlat db_export__evsel inat_group_table_7 perf_event__process_event_update perf_session__fprintf_dsos evsel__append_tp_filter reset_dimensions callchain_append bt_ctf_writer_add_environment_field argv_free dwarf_getpubnames bt_ctf_event_class_put dwfl_module_getdwarf auxtrace__dump_auxtrace_sample perf_pmu_set_lineno __symbols__insert __perf_reg_name_mips inat_group_table_5 perf_event__synthesize_bpf_events __perf_reg_name_riscv perf_debug_option arch__is auxtrace_heap__pop perf_bpf_filter_parse elf_end dwarf_aggregate_size __perf_reg_sp_x86 inat_avx_table_4 PyObject_IsTrue mkpath __perf_reg_name_powerpc hists__calc_col_len strfilter__or symsrc__possibly_runtime cleanup_perf_probe_events thread_stack__sample sparc_triplets bt_ctf_writer_create expr_free __symbol__fprintf_symname perf_bpf_filter_out tep_read_number_field sort_local_p_stage_cyc annotate_get_insn_location report__browse_block_hists kallsyms__get_function_start perf_pmu_restart dwfl_report_elf get_tls_callchain_cursor __perf_reg_ip_arm64 machine__thread_exec_comm affinity__set Perl_croak PyUnicode_FromStringAndSize perf_pmu__scan_file_at multiprobe_event_is_supported expr__scan_string sort_mem_dcacheline dwarf_lineendsequence perf_time__range_alloc bt_ctf_writer_create_stream perf_session__find_first_evtype perf_header__clear_feat arm_spe_get_packet bperf_cgrp_ops bt_convert__perf2ctf dso__load_sym bt_ctf_stream_get_packet_context evlist__amd_sample_raw evsel__read_counter thread__init_maps inat_group_table_4 debug_display_time auxtrace_index__auxtrace_event regfree intel_pt_insn_name evsel__leader sort_cpu perf_env__kernel_is_64_bit convert_perf_probe_events perf_env__cpuid nsinfo__put dwfl_end perf_data__close_dir expr__has_event get_cpuid_0 hists__decay_entries insn_init debuginfo__get_text_offset auxtrace_index__process aggr_cpu_id__cluster regcomp sort_dso_to inat_avx_table_5 tpebs_recording perf_env__read_cpu_topology_map debug_data_convert arm64_triplets parse_tag_value bt_ctf_field_sequence_get_field perf_event__fprintf_mmap2 expr_lex srcline_full_filename srcline__tree_insert perf_stat__reset_shadow_stats machines__findnew perf_event__fprintf_switch cpu_cache_level__free read_tracing_data evlist__add_attrs clear_probe_trace_event machine__findnew_vdso events_stats__auxtrace_error_warn fdopendir __perf_reg_ip_mips sort_mem_daddr_sym list_available_dlfilters ann_data_stat strbuf_read perf_pmu__switch_to_buffer hist_entry__append_callchain thread__fork __perf_reg_name_x86 bt_ctf_field_unsigned_integer_set_value pthread_mutex_trylock evlist__set_cb db_export__comm die_is_optimized_target ZSTD_freeDStream evlist__find_evsel parse_events_restart perf_tool_event__to_str db_export__switch perf_env__raw_arch debug_set_display_time python_scripting_ops __perf_hook_func_test inat_avx_table_7_3 memmem expr__resolve_id evlist__reset_stats __evsel__get_config_term expr_get_debug __map__is_bpf_prog EVP_DigestFinal_ex c2c_add_stats ftruncate64 gmtime find_stack_state flock metricgroup__copy_metric_events perf_kwork_add_work PyLong_FromUnsignedLong evsel__rawptr threads__nr arch__sym_update perf_pmu__mem_events_num_mem_pmus arch__post_evsel_config is_directory perf_env__set_cmdline gelf_xlatetom dwarf_getcfi inat_avx_table_6 evlist__set_tp_filter_pids ZSTD_isError arch_fetch_insn rust_is_mangled auxtrace_queues__add_event pthread_cond_destroy db_export__comm_thread __sw_hweight16 topdown_sys_has_perf_metrics dso__decompress_kmodule_fd __perf_reg_name_s390 dwarf_lineno PyCallable_Check inat_get_opcode_attribute __strncpy_chk dwarf_tag _Py_BuildValue_SizeT iostat_print_counters perf_event__synthesize_kernel_mmap die_find_top_inlinefunc evlist__mmap_ex up_write unknown_type perf_event__fprintf_mmap pthread_mutexattr_setpshared strspn bpf_map__fprintf dwarf_attr cpu_topology__delete perf_env__init dwarf_getcfi_elf perf_pmus__have_event inat_escape_table_3 dwarf_filesrc aggr_cpu_id__empty lock_contention_finish bpf_map__max_entries sighandler_dump_stack get_page_size_name evsel_streams__report probe_type_is_available PL_thr_key hists__unlink cu_find_lineinfo bpil_addr_to_offs dwfl_module_relocation_info svg_interrupt perf_hpp__is_thread_entry strfilter__delete map__objdump_2rip inat_avx_table_7 machine__destroy_kernel_maps machine__process_bpf hists__inc_nr_events sort_dso_size build_id_cache__add __rb_erase_color build_id_cache__remove_s fill_callchain_info strglobmatch_nocase rblist__add_node event_symbols_hw thread__main_thread perf_session__queue_event sort_sym_from inat_escape_tables perf_kwork__report_cleanup_bpf __intel_pt_log_insn setup_python_scripting mem_info__get __rb_insert_augmented perf_arch_reg_ip intel_pt_log_enable probe_conf itrace_do_parse_synth_opts perf_ftrace__latency_read_bpf bpil_offs_to_addr parse_synth_opt file__read_maps event_enable_timer__exit bpf_map__fd map__clone bt_ctf_field_type_set_byte_order libbpf_num_possible_cpus db_export__dso perf_bpf_filter_set_out perf_event__process_lost_samples perf_hpp__is_sym_entry build_id__init machines__find_guest open_svg ordered_events__reinit aggr_cpu_id__global evswitch__init perf_event__fprintf_stat_config perf_pmu__supports_legacy_cache remove_spaces event_format__fprintf cgroup_is_v2 perf_env__find_br_cntr_info perf_pmu__name_from_config perf_parse_sublevel_options __perf_reg_name_loongarch dso__set_build_id perf_event__synthesize_for_pipe symbol__tty_annotate2 parse_events__scan_buffer db_export__thread call_return_processor__free perf_bpf_filter_get_in gelf_getnote auxtrace_record__info_priv_size have_tracepoints get_arch_regnum sysfs__sprintf_build_id veprintf auxtrace_parse_aux_action evlist__set_tp_filter PyCapsule_New inat_group_table_17_1 __map__kmap mkdir copyfile_ns perf_event__synthesize_auxtrace_info rmdir evlist__parse_control sort_sym_ipc bt_ctf_event_class_get_field_by_name evlist__finalize_ctlfd threads__exit EVP_DigestUpdate dwarf_frame_cfa expr_realloc arm_spe_process_auxtrace_info die_is_signed_type dso__symtab_origin init_probe_symbol_maps exclude_perf bt_ctf_field_sequence_set_length perf_pmu_get_debug perf_bpf_filter_lval zstd_fini sort_dso_from auxtrace_record__reference parse_events_get_out inat_escape_table_1 exit_event_begin evsel__common_field perf_env__nr_pmu_mappings dwarf_ranges perf_session__process_events hists__new_col_len nsinfo__clear_need_setns debuginfo__find_line_range thread__resolve perf_pmu__flush_buffer debug_type_profile pthread_rwlock_init map__set_kallsyms_ref_reloc_sym block_ranges synthesize_perf_probe_arg map__new2 perf_session__findnew symbol__restricted_filename perf_can_record_text_poke_events bt_ctf_stream_class_set_clock ZSTD_initDStream build_id_cache__origname Perl_stack_grow read_all_cgroups expr__create_buffer tep_print_fields perf_event__process_exit down_read auxtrace__process_event backtrace_symbols zfree_srcline lzma_decompress_to_file dwarf_formudata perf_color_default_config parse_branch_stack perf_stat__set_big_num parse_events_get_lloc strlazymatch evlist__enable_evsel perf_pmu__format_type evlist__ctlfd_initialized cu_find_realpath perf_config_int pthread_cond_init arch__fix_module_text_start tep_set_function_resolver Perl_sv_2iv_flags hist_entry__transaction_len __thread__resolve_callchain EVP_DigestInit_ex pthread_mutex_destroy perf_callchain_config dwarf_addrdie build_id_cache__linkname dso__get machines__create_kernel_maps s390_cpumsf_process_auxtrace_info rm_rf_perf_data __perf_hook_desc_record_start annotation_line__next Perl_newXS insn_get_sib dso__data_file_size perf_event__process_finished_round __open64_2 perf_config_system default_diff_sort_order parse_events__is_hardcoded_term perf_event__synthesize_tracing_data bt_ctf_clock_set_frequency mmap_cpu_mask__duplicate dwarf_diename perf_data__create_dir call_path_root__free inat_escape_table_2 hashmap__clear clear_perf_probe_event perf_ftrace__latency_start_bpf exit_rwsem sort_mem_blocked hybrid_topology__delete parse_events_term__term callchain_avg_cycles strtok_r die_find_inlinefunc tep_print_event thread__exec_comm bt_ctf_field_structure_get_field x86__is_amd_cpu die_collect_vars __cgroup__find parse_events_term__num dso__next_symbol_by_name bt_ctf_field_type_array_create evsel__id_hdr_size get_dwarf_regnum sort__daddr_cmp event_format__print build_id_cache__list_build_ids write_padded PyLong_FromLong bpf_map_delete_elem parse_events_lex_destroy strlist__remove svg_ubox _Py_FatalErrorFunc dwarf_bitoffset get_bpf_prog_info_linear expr_get_extra strtoll lock_stat_findnew hashmap__capacity Perl_sv_newmortal boot_DynaLoader evlist__disable_evsel sort_local_weight dsos__findnew_module_dso riscv64_triplets machines__add symsrc__has_symtab perf_pmu__mem_events_parse perf_pmu__scan_bytes inat_group_table_9 memchr_inv die_is_func_instance inat_escape_table_3_3 Perl_newXS_flags rblist__findnew evlist__toggle_bkw_mmap get_percent_color arch_topdown_sample_read is_perf_data dsos__hit_all hist_entry__filter sort_global_weight Perl_av_push inat_escape_table_1_2 Perl_get_cv perf_probe_event__copy perf_event__process_tracing_data show_bootconfig_events EVP_MD_CTX_new perf_config_set__delete evlist__parse_sample_timestamp perf_data__open_dir numa_topology__delete pr_debug_type_name dso__type mmap__mmap_len pthread_rwlock_destroy perl_destruct cgroup__findnew symbol__annotation_init lzma_end parse_perf_probe_command bt_ctf_stream_put perf_pmu__mem_events_ptr bpf_program_profiler_ops nsinfo__in_pidns gelf_getshdr dwfl_module_getelf process_event_sample_stub hist_entry__annotate_data_tty PyLong_FromUnsignedLongLong evlist__cpu_begin dwfl_module_addrsym svg_waiting dsos__find Perl_newRV_noinc annotate_parse_percent_type c2c_decode_stats lzma_is_compressed parse_events_term__str evlist__update_br_cntr line_range__init inat_group_table_8 evlist__add_dummy Perl_hv_undef_flags perf_bpf_filter_text bpf_prog_get_next_id perf_pmu__warn_invalid_config bt_ctf_field_type_integer_set_base get_sdt_note_list perf_bpf_filter_free print_hwcache_events print_events call_return_processor__new perf_ftrace__latency_prepare_bpf perf_event__process_cgroup evsel__exit perf_pmu__mem_events_init dsos__fprintf db_export__branch_types ftell inat_get_last_prefix_id die_find_member perf_bpf_filter_realloc itrace_synth_opts__set_default parse_events_realloc parse_events_get_debug bpf_program__attach arch_evsel__open_strerror perf_can_record_cpu_wide inat_escape_table_3_2 evlist__has_bpf_output expr_push_buffer_state tep_get_long_size dwarf_entrypc fstat64 kvm_reg_events_ops eprintf_time dsos__findnew_id inat_escape_table_1_3 syscalltbl__name parse_events__add_event get_cpuid_str inat_get_escape_attribute __die_get_real_type expr_alloc pthread_condattr_init evlist__sample_id_all insn_rip_relative svg_pstate auxtrace_mmap__mmap fgetc symlink perf_data__close line_range__clear inat_escape_table_2_1 off_cpu_prepare arch__fix_tev_from_maps perf_data__size pr_stat hists__get_entry symbol__disassemble_bpf perf_read_values_destroy evlist_streams__delete metricgroups__topdown_max_level die_get_call_lineno dso__load_vmlinux_path perf_pmus__pmu_for_pmu_filter perf_file_header__read bpf_map_lookup_elem get_current_dir_name synthesize_perf_probe_command perf_session__fprintf threads__remove bperf_ops bpf_link_get_fd_by_id __sw_hweight32 parse_events_set_out perf_event__process_aux perf_bpf_filter__scan_bytes perf_event__synthesize_modules symbol__disassemble parse_events__create_buffer perf_event__process_mmap2 sort_thread jit_add_debug_info pwrite64 namespaces__free sort_dso perf_stat__set_no_csv_summary intel_pt_pkt_name evsel__env dwarf_linesrc default_tracepoint_sort_order thread__find_symbol perf_read_values_display parent_regex __perf_env__insert_bpf_prog_info is_executable_file evsel__parse_sample_timestamp perf_env__arch_strerrno evlist__copy_res_stats perf_data__read sysfs__read_build_id sort_cgroup elf_errmsg tracepoint_id_to_name iostat_prefix perf_config_set__load_file annotate_check_args dso__find_symbol record__parse_freq dwfl_build_id_find_elf call_path__findnew find_data_type __isoc99_vfscanf tep_get_header_page_size dwfl_report_begin dwfl_attach_state evlist__append_tp_filter evsel_streams__match evlist__reset_aggr_stats bt_ctf_writer_add_clock inat_group_table_21_2 probe_cache_entry__get_event bpf_map__set_value_size create_perf_stat_counter ref_reloc_sym_names PyImport_AddModule parse_events_lex_init die_get_varname PyErr_Clear bpf_object__pin perf_pmu__pathname_fd evsel__match_bpf_counter_events cpu__get_die_id PyDict_GetItemString syscalltbl__id_at_idx bt_ctf_field_array_get_field __perf_reg_sp_s390 auxtrace_index__write Perl_free_tmps expr__subset_of_ids affinity__cleanup auxtrace_queues__add_sample sysctl__max_stack machines__for_each_thread __perf_reg_ip_x86 inat_escape_table_2_3 strpbrk_esc inat_escape_table_1_1 expr__scan_buffer __map__is_extra_kernel_map dwarf_nextcu svg_highlight evsel__hw_cache_result bt_ctf_field_put __get_srcline jit_process bt_ctf_field_type_integer_set_signed perf_bpf_filter__flex_debug PyBytes_FromStringAndSize die_get_linkage_name Perl_hv_common_key_len bt_ctf_clock_create perf_mem_events_amd my_perl dwarf_lineprologueend dwarf_attr_integrate perf_config_set__collect machine__hit_all_dsos ZSTD_compressStream sort_code_page_size config_error_nonbool decay_callchain perf_bpf_filter_push_buffer_state evsel__alloc_counts pmu__name_match __hists__init ZSTD_decompressStream auxtrace__free_events evlist__add_sb_event evlist__stop_sb_thread debuginfo__find_probe_point dwarf_getfuncs _Py_NoneStruct dso__reset_find_symbol_cache rewinddir syscalltbl__strglobmatch_next elf_newscn probe_file__del_events perf_quiet_option machine__thread_list perf_bpf_filter_set_in Perl_push_scope evlist__uniquify_name kretprobe_offset_is_supported strfilter__and symbols__fixup_end inat_group_table_21_1 block_info__create_report perf_pmu__find_events_table intel_pt_log_disable arch_perf_header_entry get_cpuid map__fixup_start perf_session__auxtrace_error_inc evsel__set_leader auxtrace__evsel_is_auxtrace asprintf_expr_inout_ints tep_free aggr_cpu_id__equal perf_pmu_push_buffer_state expr_lex_init dlfilter__start hists__reset_stats sort_mem_snoop debug_set_file PyBool_FromLong expr_set_out perf_event__fprintf_auxtrace_error db_export__exit perf_tool__compressed_is_stub get_srcline_split svg_running parse_events_error sh_regstr_tbl perf_event__synthesize_build_id die_get_call_file svg_fbox scripting_context inat_avx_table_6_3 ordered_events__first_time evlist__disable_non_dummy tep_unload_plugins bt_ctf_field_signed_integer_set_value getpwnam_r strcat nsinfo__get parse_cgroups expr_restart expr_get_column find_source_path do_realloc_array_as_needed dso__data_read_addr sort_abort parse_events_set_extra die_find_realfunc threads__init dwfl_getthread_frames addr_map_symbol__exit auxtrace_record__options python_scripting_unsupported_ops PyMem_RawFree syscalltbl__delete map__fprintf_dsoname expr_set_lval svg_page_width perf_event__synthesize_features trace_seq_destroy argv_split dwarf_getsrcfiles inat_group_table_21_3 sort_simd stackop_type __evlist__set_tracepoints_handlers compare_proc_modules perf_can_comm_exec bt_convert__perf2json elf_rawdata perf_event__process_auxtrace_info btf__get_raw_data thread_stack__br_sample_late __perf_session__cache_build_ids dso__find_symbol_by_name parse_callchain_record_opt maps__copy_from strtok perf_home_perfconfig inat_group_table_10_3 die_find_func_rettype perf_debug_setup tpebs_delete machines__fprintf_dsos_buildid find_sourceline gelf_getphdr rlimit__increase_nofile stdin perf_pmus__default_pmu_name dwarf_lineaddr addr_map_symbol__account_cycles evsel__compute_deltas cacheline_size perf_event__fprintf_cgroup machine__is arm_spe_decoder_new evlist__initialize_ctlfd perf_event__synth_time_conv machine__process_switch_event bt_ctf_field_type_integer_create perf_env__exit perf_env__nr_cpus_avail symbol__match_symbol_name parse_events_lex_init_extra lseek64 ordered_events__free debuginfo__find_trace_events perl_free inat_group_table_16_1 debug_peo_args perf_pmu__lookup bpf_map__reuse_fd expr_get_leng machines__set_comm_exec pthread_rwlock_wrlock ins__is_nop expr_wrap dwarf_getelf maps__find_next_entry perf_pid_map_tid ordered_events__flush ZSTD_createCStream strtailcmp elf_getdata auxtrace_queues__free perl_scripting_unsupported_ops bt_ctf_field_type_sequence_create annotation_config__init dwfl_addrmodule insn_get_immediate perf_pmu__find_metrics_table auxtrace_record__snapshot_finish nsinfo__need_setns perf_time__skip_sample perf_env__arch parse_events_add_breakpoint bpf_obj_pin comm__str perf_bpf_filter_get_leng tep_list_events dlopen auxtrace_record__info_fill annotation__exit perf_bpf_filter_get_lineno machine__process_comm_event cpu_aggr_map__empty_new machine__get_kernel_start dwarf_child hist_entry__collapse stpcpy die_deref_ptr_type inat_get_group_attribute filename__sprintf_build_id evlist__id2evsel_strict bt_ctf_event_set_payload insn_get_modrm hashmap__init Perl_newSV_type kcore_extract__delete auxtrace_record__find_snapshot rb_next_postorder perf_pmus__print_pmu_events intel_pt_recording_init perf_bpf_filter__parse perf_etc_perfconfig expr__delete_buffer dso__new_id perf_stat__print_shadow_stats perf_singlethreaded inat_group_table_15 _PyTuple_Resize get_term_dimensions perf_event__fprintf_event_update tep_set_page_size script_fetch_insn Perl_sv_2bool_flags perf_pmu_get_lval perf_pmu__open_file tep_set_flag lock_contention_read __perf_reg_sp_arm tp_event_has_id dso__name_len nsinfo__mountns_enter inat_group_table_16 perf_mem__tlb_scnprintf symbol__annotate event_attr_init arch_perf_synthesize_sample_weight hashmap__new perf_pmu__check_alias perf_bpf_filter_needs_path bpf_map_update_elem inflateEnd svg_legenda vmlinux_path__nr_entries strlist__delete auxtrace_mmap__read_snapshot machine__is_lock_function perf_disassembler__strs evlist__append_tp_filter_pid PyCapsule_GetPointer copyfile auxtrace_mmap__read addr_filters__parse_bare_filter tep_parse_header_page bt_ctf_stream_class_create annotation_line__add perf_session__read_build_ids PyModule_GetDict dlfilter__cleanup auxtrace_record__read_finish show_line_range probe_cache__filter_purge dwarf_getsrclines bpf_program__attach_kprobe evlist__copy_prev_raw_counts evsel__output_resort_cb evsel_streams__entry auxtrace_queues__process_index ann_insn_stat parse_events_get_lval perf_pmu__file_exists parse_events_get_text perf_read_values_add_value thread__free_stitch_list evsel__zero_per_pkg regexec pthread_setspecific PyByteArray_FromStringAndSize tpebs_start auxtrace_cache__alloc_entry __perf_env__find_btf sort_mem_daddr_dso thread_stack__process perf_tip parse_events_set_column auxtrace_heap__free addr_map_symbol__inc_samples strlist__load evlist__ctlfd_process map__kmaps symbols__delete probe_cache__scan_sdt dso__read_running_kernel_build_id auxtrace_record__free dwfl_report_end expr_parse lock_contention_stop kcore_copy dwarf_haspc expr_get_out arm_triplets dwfl_module_relocations map__delete inat_avx_tables ZSTD_freeCStream thread__set_priv_destructor perf_host perf_bpf_filter_restart fileno default_sort_order thread__comm_len sort_sym_to evlist__check_mem_load_aux evlist__valid_sample_id_all die_skip_prologue expr_get_in parse_events_set_lineno iostat_prepare intel_pt_log_fp inat_avx_table_6_2 __perf_reg_name_arm perf_pmu__event_source_devices_scnprintf addr2line_timeout_ms set_term_quiet_input libbpf_get_error tep_alloc perf_bpf_filter_lex_destroy svg_blocked btf__load_from_kernel_by_id branch_type_name symsrc__init mkdir_p syscalltbl__strglobmatch_first strreplace perf_hist_config cpu_map__fprintf cleanup_sdt_note_list strcspn expr__strcmp_cpuid_str show_probe_trace_events arch__compare_symbol_names_n sort_global_p_stage_cyc machines__findnew_guest_code dso__set_long_name perf_env__single_address_space perf_ftrace__latency_stop_bpf zstd_decompress_stream auxtrace_record__init default_branch_sort_order perf_probe_with_var metricgroup__parse_groups hists__reset_col_len __bitmap_equal strncasecmp thread_stack__depth elf_newdata dso__load_vmlinux die_get_decl_file inat_group_table_14 match_callstack_filter get_target_map ordered_events__flush_time immediate_value_is_supported perf_session__inject_header evlist__add_newtp color_vfprintf evsel__fallback bt_ctf_field_string_set_value parse_events__switch_to_buffer dso__set_nsinfo dso__set_short_name inat_avx_table_6_1 kvm_exit_event riscv32_triplets elf_strptr bpf_program__set_autoload expr__add_id perf_can_record_cgroup dlsym inat_group_table_24 perf_event__process_switch perf_event__fprintf_stat_round callchain_cursor_append evsel__object_config e_snprintf _Py_Dealloc srcline__tree_delete inat_get_avx_attribute auxtrace_cache__add db_export__sample exit_probe_symbol_maps sort_comm parse_events_multi_pmu_add perf_pmu__is_software inat_avx_table_7_2 elf_getphdrnum perf_pmu_set_in inlines__tree_find expr_lex_destroy parse_events_terms__delete dso__parse_addr_inlines probe_cache__show_all_caches cpu_aggr_map__new perf_config_u8 uprobe_ref_ctr_is_supported boot_Perf__Trace__Context perf_event__process_id_index parse_events_error__handle pstack__pop cpu_map__snprint_mask dso__is_vdso proc_map_timeout hists__inc_nr_dropped_samples parse_events_set_lloc tep_load_plugins cpu_topology__new arch_support_sort_key machine__process_ksymbol perf_pmu_get_out bt_ctf_field_type_put dso__fprintf_symbols_by_name events_stats__inc iostat_print_header_prefix perf_pmu_set_out die_find_variable_at nsinfo__nstgid hashmap_delete perf_event__fprintf_thread_map perf_reg_value strbuf_addf build_id__is_defined bpf_program__fd strlist__add dwfl_errmsg trace_event__init dso__loaded parse_events__set_default_name auxtrace_buffer__get_data_rw perf_pmu_wrap hists__inc_nr_samples bpf_program__set_attach_target evsel__taskstate callchain_cnode_matched perf_event__synthesize_namespaces color_fwrite_lines nsinfo__is_in_root_namespace dso__filename_with_chroot pthread_cond_broadcast inat_avx_table_4_1 symbol__annotate_zero_histogram perf_pmu_get_extra arch__normalize_symbol_name branch_type_str PyUnicode_FromString timerfd_create die_entrypc PyTuple_SetItem dwarf_highpc arm_spe_pkt_desc perf_bpf_filter_set_debug comm__new cpu__max_node parse_events__shrink_config_terms sort_cgroup_id dsos__find_kernel_dso ZSTD_createDStream event_type gelf_fsize map__fprintf_srcline pmu_metrics__broadwellx pmu_for_each_core_event pmu_events__tigerlake pmu_events__westmereex pmu_metrics__icelakex pmu_events__broadwell pmu_metrics__broadwellde pmu_metrics__amdzen4 pmu_metrics__haswellx pmu_metrics__skylake pmu_metrics__icelake pmu_metrics__amdzen2 pmu_metrics__snowridgex pmu_events__icelakex pmu_events__broadwellx pmu_events__nehalemex pmu_metrics__graniterapids pmu_events__grandridge pmu_events__alderlaken pmu_events__knightslanding describe_metricgroup pmu_events__skylakex pmu_events__amdzen5 pmu_events__test_soc_cpu pmu_events__clearwaterforest pmu_metrics__amdzen5 pmu_events__haswellx pmu_events__graniterapids pmu_events__arrowlake pmu_events__snowridgex pmu_metrics__meteorlake pmu_events_map pmu_metrics__ivytown pmu_events__elkhartlake pmu_events__amdzen4 pmu_metrics__alderlaken pmu_events__ivytown pmu_events__emeraldrapids pmu_events__sandybridge pmu_metrics__lunarlake pmu_metrics__haswell pmu_events__broadwellde pmu_events__bonnell pmu_metrics__emeraldrapids pmu_metrics__sandybridge pmu_events__test_soc_sys pmu_metrics__amdzen3 pmu_events__westmereep_sp pmu_metrics__amdzen1 pmu_metrics__grandridge pmu_metrics__elkhartlake pmu_metrics__ivybridge pmu_metrics__alderlake pmu_metrics__cascadelakex pmu_events__alderlake pmu_metrics__rocketlake pmu_events__icelake pmu_events__haswell pmu_metrics__arrowlake pmu_events__meteorlake pmu_events__cascadelakex pmu_events__amdzen2 pmu_metrics__jaketown pmu_metrics__test_soc_cpu pmu_metrics__skylakex pmu_metrics__sierraforest pmu_events__lunarlake pmu_events__amdzen1 pmu_events__skylake pmu_events__sierraforest pmu_events__goldmontplus pmu_metrics__sapphirerapids pmu_events__amdzen3 pmu_events__nehalemep pmu_events__westmereep_dp pmu_events__ivybridge pmu_events__goldmont pmu_metrics__tigerlake pmu_events__sapphirerapids pmu_events__jaketown pmu_events__rocketlake pmu_metrics__broadwell pmu_events__silvermont __cxa_atexit PyArg_ParseTupleAndKeywords Py_BuildValue PyErr_NoMemory PyObject_GenericGetAttr PyObject_Str PyUnicode_FromFormat PyArg_ParseTuple _PyObject_New PyExc_OSError PyErr_Format PyFile_FromFd PyErr_SetFromErrno PyInit_perf PyType_GenericNew PyType_Ready PyModule_AddObject PyExc_ImportError PyErr_SetString libm.so.6 libz.so.1 libelf.so.1 libdw.so.1 libbpf.so.1 libcrypto.so.3 libslang.so.2 libperl.so.5.32 libc.so.6 libpython3.9.so.1.0 libstdc++.so.6 liblzma.so.5 libzstd.so.1 libnuma.so.1 libbabeltrace-ctf.so.1 libtraceevent.so.1 GLIBC_2.2.5 CXXABI_1.3 XZ_5.0 OPENSSL_3.0.0 SLANG2 libnuma_1.1 libnuma_1.3 libnuma_1.2 ELFUTILS_1.6 ELFUTILS_1.3 ELFUTILS_1.5 ELFUTILS_1.0 ELFUTILS_0.126 ELFUTILS_0.161 ELFUTILS_0.142 ELFUTILS_0.160 ELFUTILS_0.138 ELFUTILS_0.130 ELFUTILS_0.156 ELFUTILS_0.127 ELFUTILS_0.157 ELFUTILS_0.143 ELFUTILS_0.158 ELFUTILS_0.122 LIBBPF_0.0.6 LIBBPF_0.6.0 LIBBPF_0.0.2 LIBBPF_0.0.4 LIBBPF_0.0.8 LIBBPF_1.3.0 LIBBPF_0.2.0 LIBBPF_0.1.0 LIBBPF_0.5.0 LIBBPF_0.0.9 LIBBPF_0.0.7 LIBBPF_0.0.1 GLIBC_2.33 GLIBC_2.3.3 GLIBC_2.26 GLIBC_2.8 GLIBC_2.17 GLIBC_2.11 GLIBC_2.6 GLIBC_2.32 GLIBC_2.3.4 GLIBC_2.28 GLIBC_2.3 GLIBC_2.15 GLIBC_2.4 GLIBC_2.14 GLIBC_2.3.2 GLIBC_2.34 GLIBC_2.7 ! " # $ % & ' ( ' & ) % * * + , - . , / 0 1 2 3 0 4 5 0 % 6 ' % " * % , 2 7 0 & & , � ui ' � 2 ӯk � A (� � � +p � � �b� � [ @ A�E * � C�E ( � B�E � � P ��� 7 � ��� 6 � ��� 3 ��� � � 枙 4 !�� 1 , � 0 ; �� / J ؞� - Y О� $ h 6�� # w 瞙 � 7�� � Þ� � 8�� � ➙ � � � Vv0 5 � P�0 2 � Rv0 . � Tv0 & � Xv0 Ps/ Pt0 Pu0 , Pq0 9 Yv0 F Wv0 S Qv0 ` ��� , m si + x ��� ) � ii % � ��� " � ��� ! � ii � ��� � ti � ��� � ii � ��� � ii � ��� � ri ��� ui � ii HU� P� PU� P� XU� � `U� `U� �U� �� �U� �� �U� �� �U� ʠ �U� Ӡ �U� ڠ �U� �(' �U� �i' V� � V� � @V� � hV� �' pV� ͞� �V� @� �V� �! �V� ̞� �V� h� (W� Bw! 0W� ��� @W� (� �W� A� �W� Ē� �W� �� @X� �� hX� q' pX� Ȓ� �X� �� �X� � �X� � �X� �� (Y� mx! 8Y� � @Y� �� XY� �� �Y� �� Z� q' Z� ̒� Z� �� �Z� 0� �Z� P� �Z� [' �Z� �� �Z� �� [� � H[� �' P[� �� X[� rd' `[� h� �[� A� �[� В� �[� �� \� N5! \� ��� \� �� �\� X� �\� >@! �\� 쒐 ]� � H]� �� P]� 蒐 `]� 8� �]� �� �]� � �]� x� ^� U� ^� � ^� �� h^� �� p^� ᒐ �^� �� �^� �� �^� ⒐ �^� � �_� �� �_� >@! �_� �� �_� � `� \� `� �� `� � h`� U� p`� �� �`� �� �`� �� �`� �� �`� �� (a� �� 0a� �� @a� � �a� `� b� >@! b� L�� b� � hb� � pb� T�� �b� �� �b� U� �b� @�� �b� �� (c� �� 0c� A�� @c� �� �c� �� �c� B�� �c� � @d� �� hd� >@! pd� ,�� �d� � �d� �� �d� 8�� �d� � (e� U� 0e� �� @e� �� �e� �� �e� !�� �e� �� �e� �� �e� "�� f� � Hf� �� Pf� %�� `f� �� �f� -� �f� $�� �f� 0� `g� 8� �g� >@! �g� L�� �g� � �g� �� �g� H�� h� 8� Hh� �� Ph� C�� `h� �� �h� U� �h� @�� �h� �� i� �� i� A�� i� �� hi� �� pi� B�� �i� � j� � Hj� >@! Pj� L�� `j� � �j� �� �j� `�� �j� 8� k� �� k� \�� k� 8� hk� �� pk� 0�� �k� �� �k� �� �k� E�� �k� x� (l� �� 0l� F�� @l� � �l� � �l� (�� �l� �� �l� � �l� D�� m� � Hm� %� Pm� ,�� `m� � �m� ,� �m� )�� �m� 4� n� O� n� *�� n� H� �n� � �n� >@! �n� ��� o� � Ho� �� Po� h�� `o� 8� �o� �� �o� d�� �o� 8� p� �� p� ��� p� �� hp� %� pp� ��� �p� � �p� �� �p� ��� �p� � (q� �� 0q� ��� @q� � �q� `� r� �� r� ��� r� �� hr� �� pr� ��� �r� �� �r� �� �r� x�� �r� �� (s� �� 0s� t�� @s� � �s� �� �s� p�� �s� � �s� � �s� l�� t� @� �t� �� �t� �� �t� |�� �t� � �u� �� �u� � �u� ��� �u� � v� $� v� ��� v� � �v� H ! �v� H! w� �$' w� �� w� �$' w� �! hw� �� pw� ��� �w� �! �w� �� �w� ��� �w� 0! (x� �� 0x� ̓� @x� p! �x� �g! �x� ��� �x� �g! �x� �! �x� c! �x� ��� �x� c! y� �! Hy� �� Py� ��� Xy� �� `y� �! �y� �C' �y� ��� �y� �-! �y� �� z� �� z� ϓ� z� �� �z� (! �z� �! �z� p! {� �� {� ��� {� � �{� �� �{� q' �{� ��� |� �� �|� H ! �|� �� �|� ��! �|� 0� �|� � �|� ��! �|� 0� �|� �� �|� �! �|� 0� }� p� }� @�! }� �� }� P� }� 2! 0}� � 8}� 2! H}� � P}� '2! X}� 0� `}� @� h}� @2! p}� 0� x}� � �}� ��! �}� 0� �}� �� �}� [2! �}� 0� �}� � �}� ȇ! �}� 0� �}� � �}� m2! �}� 0� �}� �� �}� �2! �}� 0� �}� � �}� �2! ~� 0� ~� 0� ~� �! ~� 0� ~� (~� �! 0~� 0� 8~� P! @~� @�! H~� 0� P~� � X~� h�! `~� 0� h~� � p~� ��! x~� 0� �~� �~� ��! �~� 0� �~� 0 �~� �! �~� 0� �~� `6 �~� �! �~� 0� �~� �2 �~� �2! �~� 0� �~� �� �~� H�! �~� 0� �~� �0 � �2! � 0� � `� � �2! � 0� (� 0� 0� �2! 8� 0� @� H H� �2! P� 0� X� I `� �2! h� 0� p� @� x� ��! �� 0� �� �. �� 3! �� 0� �� J �� (3! �� 0� �� K �� =3! �� �� �� W3! �� �� �� b3! �� @� �� f3! �� @� �� $' 0�� � 8�� j3! H�� � P�� �' `�� �� h�� �3! x�� @� ��� �3! ��� �� ��� �3! ��� �� ��� �3! ��� �� Ȁ� �3! � �� � �3! � ��� �3! �� �� �� �3! �� �� (�� �3! 8�� �� @�� �3! P�� �� X�� 4! h�� � p�� 4! ��� � ��� N1! ��� �< ��� l1! ��� `F ��� V1! ȁ� �> Ё� a1! � @ 聏 ��! ��� �� �� 4! �� � �� /4! (�� 0� 0�� >4! @�� � H�� z1! X�� @M `�� G4! p�� x�� �! ��� �� ��� �! ��� 0 ��� c4! ��� P! ��� X�! Ђ� �% � �4! 肏 �� � �4! �� � �� �4! �� � �� �4! 0�� 8�� �4! H�� 0 P�� ��! `�� `6 h�� ��! x�� �2 ��� �4! ��� �� ��� �! ��� �0 ��� 5! ��� � ȃ� 5! � @� � 5! � L ��� !5! �� `� �� 05! �� 0� (�� A5! 8�� �� @�� U5! P�� P� X�� m5! h�� �� p�� �5! ��� P� ��� �! ��� �� ��� �/! ��� �� ��� �� ��� (�! Ȅ� P� Є� �5! � H 脏 �5! ��� I �� �5! �� @� �� p�! (�� �. 0�� �5! @�� J H�� �5! X�� K `�� �5! p�� �� x�� �5! ��� �� ��� 6! ��� �� ��� )6! ��� �� ��� B6! Ѕ� �A � Z6! 腏 �D � t6! �� 0C �� �6! �� `; �� �6! 0�� � 8�� �6! H�� �N P�� �6! `�� � h�� �6! x�� @� ��� 7! ��� L ��� ��! ��� � ��� 17! ��� �� � �<! 膏 �=! �� �<! �� �=! �� �=! �� ��' (�� �=! 0�� �=! 8�� �=! @�� �=! H�� �=! P�� �=! X�� �=! `�� >! h�� >! p�� 1>! x�� >>! ��� �<! ��� P>! ��� a>! ��� x>! ��� �>! ȇ� �>! Ї� �>! ؇� �>! � �>! 臏 �>! ��� �*' �� �I! �� �I! �� J! �� &J! �� @J! (�� ZJ! 0�� tJ! 8�� �J! @�� �J! H�� �J! P�� �J! X�� �J! `�� K! h�� *K! p�� DK! x�� ^K! ��� xK! ��� �K! ��� �K! ��� �K! ��� �K! ��� �K! ��� �K! ��� �K! ��� �K! Ȉ� �K! Ј� �K! ؈� L! � L! 舏 $L! � 2L! ��� @L! �� NL! �� \L! �� jL! �� xL! �� �L! (�� �L! 0�� �L! 8�� �L! @�� �L! H�� �L! P�� �L! X�� �L! `�� �L! h�� M! p�� M! x�� M! ��� ��! ��� �! ��� �! ��� H�! ��� x�! ��� �O! ȉ� P! Љ� P! ؉� ��! � &P! � -P! �� @P! �� ��! �� �O! �� UP! (�� �O! 0�� mP! 8�� yP! @�� &P! P�� �P! h�� mP! p�� yP! x�� �O! ��� �P! ��� �O! ��� �P! ��� �P! ��� &P! ��� �P! Ȋ� �P! Њ� �P! ؊� �O! � �P! � Q! ��� Q! �� &P! �� Q! �� "Q! (�� Q! 0�� Q! 8�� }O! @�� ��! P�� -Q! X�� 8Q! `�� &P! h�� 8Q! p�� KQ! ��� -Q! ��� 8Q! ��� cO! ��� cQ! ��� �Q! ��� �Q! ��� &P! ȋ� �Q! Ћ� �Q! 苏 �Q! � �Q! ��� SO! �� �Q! �� �Q! �� �Q! �� &P! (�� �Q! 0�� �Q! H�� �Q! P�� �Q! X�� EO! `�� �Q! p�� �Q! x�� �Q! ��� &P! ��� �Q! ��� �Q! ��� �Q! ��� �Q! ��� EO! ��� �! Ќ� R! ،� H�! � &P! 茏 H�! � �Q! �� R! �� H�! �� EO! �� $R! 0�� ?R! 8�� GR! @�� &P! H�� GR! P�� [R! h�� jR! p�� GR! x�� 4O! ��� tR! ��� �R! ��� �R! ��� f@' ��� ��! ��� �N! ȍ� �R! Ѝ� ��! � �R! � �R! ��� ȣ! �� �R! �� �N! (�� �R! 0�� ȣ! @�� �R! P�� �! X�� 8�! `�� �R! p�� �N! ��� ��! ��� 8�! ��� �R! ��� ��! ��� Ф! ��� �R! Ў� �N! 莏 ��! � Ф! �� S! �� "S! �� -S! �� e' 0�� �N! H�� "S! P�� -S! `�� rN! p�� ?S! x�� JS! ��� e' ��� �N! ��� ?S! ��� JS! ��� Q<! ȏ� � ؏� oS! � �� � �A! ��� � �� tS! �� �� 0�� Q<! H�� �A! `�� tS! x�� Q<! ��� �A! ��� tS! ��� oS! ؐ� �A! � tS! �� Q<! �� Q<! (�� oS! H�� bm! X�� ;g! h�� �p! ��� u{! ��� |{! ��� }O! ��� $Q! ��� �{! � w}! 葏 �}! � �}! ��� �}! �� �}! �� �}! �� ~! �� ~! �� �! 0�� � 8�� �! H�� �� P�� �! `�� P� h�� �! x�� � ��� (�! ��� � ��� b3! ��� � ��� �! ��� �� Ȓ� P�! ؒ� �� � �! � 0� ��� ��! �� �� �� �! (�� ��! 0�� ��! 8�� ��! @�� �! H�� ��! P�� ��! X�� ��! `�� ��' h�� w' p�� |' x�� �*! ��� �' ��� �' ��� �' ��� ' ��� ' Г� "]' � ' �� b' �� �' (�� \�' 8�� �' H�� �' X�� �' h�� �' x�� �' ��� �' ��� �' ��� �' ��� ' Ȕ� ' ؔ� �' 蔏 %' ��� .' �� �' (�� .� 0�� :� 8�� F� @�� ��' H�� p� P�� n� X�� �� `�� �a' h�� �� p�� �� x�� �m' ��� �� ��� �� ��� �� ��� �� ��� �' ��� �' ��� �' ��� D�' ��� �' ȕ� �' �� z<! (�� �' 0�� �' 8�� �' @�� �' H�� �' P�� �' X�� ' `�� ' h�� ' p�� *' x�� 2' ��� >' ��� C' ��� N' ��� [' ��� e' ��� m' ��� x' ��� �b' ȗ� ' З� � ؗ� 7\' �� DQ! �� g! @�� R' H�� ��' P�� �R! ��� �� ��� ҂' ��� /� ��� !' Ș� *' И� 5' ؘ� F' �� W' �� a' �� v1! �� f' @�� n' H�� x' P�� }' X�� �' ��� �' ��� �' ��� �' ș� �' Й� �' �� �' �� �' �� �' @�� e' H�� �c' P�� �' X�� �' `�� �' ��� ��' ��� �S! Ț� �S! К� �' ؚ� �' � �' 蚏 �' � ' ��� ' �� )' �� � �� N5! (�� $' 0�� :' 8�� 1! @�� �c' H�� @1! P�� K' X�� V' `�� n' h�� �' ��� �M! ��� �' ��� �' ��� A#' ��� -! ��� =-! ��� K-! ��� Y-! ț� �.! Л� -! ؛� =n! � N#' 蛏 "-! � Z#' ��� e#' �� p#' �� s#' �� {#' �� }g! �� �#' (�� �#' 0�� �#' 8�� �#' @�� �#' H�� �#' P�� �#' X�� �#' `�� ��' h�� �#' p�� �' ��� �S! ��� d�' ��� �S! ��� d�' ��� �' ��� �' ��� �' ��� !� ��� �' Ȝ� �' М� �' � d�' � ' 蜏 d�' � ' ��� d�' �� )' �� d�' �� � �� d�' �� �#' (�� d�' 0�� �#' 8�� d�' @�� $' H�� N5! P�� $' X�� d�' `�� :' h�� d�' p�� 1! x�� d�' ��� $' ��� �c' ��� @1! ��� d�' ��� K' ��� d�' ��� V' ��� $' ��� n' ȝ� 4$' Н� �' ؝� d�' � �M! ��� d�' �� �' �� d�' �� �' �� d�' �� 1%' (�� @%' 0�� b$' 8�� �$' @�� �$' H�� %' `�� h�' h�� G)' p�� X)' x�� n)' ��� �)' ��� �)' ��� ��' ��� �)' ��� �)' ��� �+' Ȟ� ��' О� �+' ؞� ��' � ��' (�� 0� 8�� �� @�� �' P�� � `�� � h�� �' x�� 0[ ��� 0� ��� � ��� �2' ��� �[ ��� �� ��� ��� �2' ȟ� �Z П� �� ؟� � � �2' � �\ ��� �� �� 0 �� �2' �� �I �� p� (�� � 0�� �2' @�� �^ H�� � P�� � X�� 3' h�� 0g p�� `� x�� P ��� P' ��� `H ��� � ��� �� ��� 3' ��� @] ��� �� Ƞ� � Р� 3' ࠏ �V 蠏 7 � �5 ��� 3' �� �` �� � �� 09 �� &3' 0�� T 8�� �� @�� ` H�� 33' X�� �� `�� �� p�� ' ��� S ��� p� ��� � ��� A3' ��� �Y ��� 0� ��� � ��� N3' С� �� ء� � ࡏ P� 衏 ' ��� � �� P� �� >' �� k (�� �� 0�� �& 8�� f ' H�� �G P�� p� X�� p� `�� 9�' p�� �E x�� @� ��� � ��� Y3' ��� pE ��� @� ��� � ��� f3' ��� �D Ȣ� `� Т� P� آ� n3' 袏 �C � �� ��� �* �� y3' �� C �� �� �� �# (�� �3' 8�� @B @�� �� H�� P P�� m' `�� X h�� � p�� � x�� �3' ��� �A ��� 0� ��� � ��� �3' ��� pU ��� �� ��� � ȣ� �3' أ� �c ࣏ � 裏 ` � �3' �� l4' �� �=' �� �=' (�� � 0�� Т 8�� p� @�� P� H�� � P�� � X�� P� `�� Ю h�� Т p�� � x�� `� ��� � ��� Т ��� Э ��� Э ��� � ��� `� ��� �� Ȥ� Т �� �� (�� �� 0�� �� H�� Т P�� 0� X�� 0� `�� @� h�� � p�� `� x�� � ��� �� ��� �� ��� �� ��� � ��� d�' Ȧ� @' Ц� #@' ئ� ?@' এ O@' 規 l@' � �@' ��� �@' �� d�' �� P ( �� � ( �� ?@' �� �@' (�� � ( 0�� �@' 8�� � ( @�� �@' H�� �@' P�� A' X�� %A' `�� ( ��� �R! ��� /� ��� �8! ��� �� ��� �i! ��� <A' ��� BA' ��� �� ��� HA' ȧ� A! Ч� L' ا� NA' UA' 觏 YA' � fA' ��� uA' �� �A' �� �A' �� �A' �� CK' �� TK' (�� 7\' 0�� �' 8�� �A' @�� �A' H�� �A' P�� �A' X�� �A' `�� M' h�� �A' p�� �A' x�� �A' ��� �A' ��� �A' ��� �!' ��� #H' ��� �A' ��� �A' ��� �A' ��� �A' ��� �A' Ȩ� ' Ш� B' ب� ��' ਏ B' 訏 B' � B' ��� (B' �� 0B' �� OH' �� 9B' �� @B' �� LB' (�� XB' 0�� cB' 8�� nB' @�� yB' H�� ' P�� B' X�� j� `�� 1' h�� �B' p�� :H' x�� �C! ��� �B' ��� �B' ��� �B' ��� �B' ��� �B' ��� �B' ��� �B' ��� �B' ��� �B' ȩ� �B' Щ� �B' ة� �B' �B' 詏 �B' � �B' ��� �B' �� �B' �� �B' �� �B' �� C' �� C' (�� C' 0�� &�' 8�� {H' @�� C' H�� C' P�� )C' X�� (C' `�� 0C' h�� /C' p�� 6C' x�� sQ' ��� =C' ��� �� ��� JC' ��� TC' ��� �j! ��� \C' ��� cC' ��� jC' ��� qC' Ȫ� xC' Ъ� C' ت� �C' એ �C' 誏 �C' � �@! ��� �C' �� �C' �� �C' �� �C' �� �C' �� �C' (�� �C' 0�� �C' 8�� �C' @�� �C' H�� F� P�� �C' X�� D' `�� �@! h�� D' p�� D' x�� D' ��� )D' ��� 9D' ��� ID' ��� WD' ��� cD' ��� iD' ��� oD' ��� vD' ��� �D' ȫ� �D' Ы� �D' ث� �1! �D' 諏 �D' � �D' ��� �D' �� �D' �� �D' �� �D' �� E' �� E' (�� 0E' 0�� 6E' 8�� �� @�� >E' H�� IE' P�� QE' X�� \E' `�� gE' h�� tE' p�� oE' x�� zE' ��� �� ��� �E' ��� �B' ��� �E' ��� �E' ��� �L' ��� �E' ��� �E' ��� �E' Ȭ� �E' Ь� �E' ج� �E' ଏ �E' 謏 �E' � �E' ��� aK' �� �E' �� �E' �� F' �� F' �� "F' (�� -F' 0�� 5F' 8�� =F' @�� IF' H�� QF' P�� ZF' X�� aF' `�� vF' h�� kF' p�� uF' x�� �F' ��� F' ��� �F' ��� �F' ��� �F' ��� �F' ��� �F' ��� �F' ��� �F' ��� �F' ȭ� "-! Э� �� ح� �F' gA! 譏 �F' � �F' ��� �F' �� �F' �� G' �� G' �� G' �� 0G' (�� � 0�� ?G' 8�� MG' @�� \G' H�� mG' P�� xG' X�� �G' `�� �G' h�� �G' p�� �G' x�� �G' ��� �G' ��� �G' ��� �G' ��� �G' ��� H' ��� H' ��� H' ��� -H' ��� � Ȯ� � Ю� 8H' خ� ?H' ஏ FH' 讏 NH' � TH' ��� bH' �� pH' �� xH' �� �H' �� �H' �� �H' (�� �H' 0�� �H' 8�� �H' @�� �H' H�� �H' P�� �H' X�� �H' `�� �H' h�� �H' p�� I' x�� I' ��� *I' ��� P3! ��� 8I' ��� @I' ��� HI' ��� QI' ��� [I' ��� fI' ��� oI' ȯ� �I' Я� xI' د� �I' �I' 诏 �I' � �I' ��� �I' �� �I' �� �I' �� �I' �� �I' �� �I' (�� �I' 0�� �I' 8�� �I' @�� �I' H�� J' P�� J' X�� J' `�� �� h�� -J' p�� 7J' x�� GJ' ��� WJ' ��� _J' ��� iJ' ��� rJ' ��� �J' ��� �J' ��� �J' ��� �J' ��� �J' Ȱ� �J' а� �S! ذ� �J' ఏ �J' 谏 �J' � �J' ��� �J' �� �J' �� K' �� K' �� "K' �� +K' (�� 1K' 0�� 8K' 8�� IK' @�� [K' H�� `K' P�� mK' X�� {K' `�� �K' h�� �K' p�� �K' x�� �K' ��� �K' ��� �� ��� �K' ��� �K' ��� �K' ��� �K' ��� �K' ��� �K' ��� L' ȱ� L' б� L' ر� #L' -L' 豏 3L' � AL' ��� FL' ȴ� XL' д� gL' ش� vL' ഏ �L' 贏 �L' � �L' ��� �L' �� �L' �� �L' �� �L' �� �L' �� �L' (�� �L' 0�� �L' 8�� �L' @�� �L' H�� M' P�� M' X�� $M' `�� 0M' h�� HM' p�� ZM' x�� qM' ��� ~M' ��� �M' ��� �M' ��� �M' ��� �M' ��� �M' ��� �M' ��� �� ��� �M' ൏ FN' 赏 KN' � �' ��� QN' �� WN' �� ]N' �� �N' (�� �N' 0�� �N' 8�� c! @�� �-! H�� �N' P�� �� `�� �Q' h�� �Q' p�� �Q' x�� �Q' ��� R' ��� R' ��� R' ��� 'R' ��� "-! ��� DR' ��� ^R' ��� pR' ��� �R' ȶ� s#' ж� p#' ض� �#' ඏ �#' 趏 �#' � �#' ��� 8#( �� �R' �� �U' 0�� V' @�� �U' P�� �U' `�� �U' p�� �U' ��� �U' ��� V' ��� V' ��� *V' ��� 6V' з� HV' ා 0� 跏 �� � �� ��� � �� � �� @� (�� p� 0�� @� 8�� �� @�� � `�� �� h�� �� p�� Д x�� � ��� �� ��� p� ��� з ��� @� ��� �� ��� �� ฏ �`' 踏 �`' � a' ��� �?( �� a' �� �?( �� =a' �� Wa' �� ua' (�� �a' 0�� �a' 8�� �?( `�� �A! ��� �b! ��� �a' ��� �b! ȹ� b' 蹏 { � � ��� �� �� � �� � �� `� (�� @� X�� �� `�� � h�� `� p�� � x�� �� ��� �g! ��� d�' ��� ' ��� �g' ��� �g' ��� f@' ��� �� ��� �g' Ⱥ� ��' ຏ �g' 躏 d�' � �g' ��� h' �� h' �� h' �� +h' �� 6h' (�� @h' @�� �k' H�� �k' P�� �k' X�� l' `�� l' h�� l' p�� l' x�� l' ��� n' ��� Ao' ��� Mo' ��� Qo' ��� Uo' ��� r' Ȼ� �x! л� As' ػ� ]o' go' 軏 po' � to' ��� )r' �� xo' �� t' �� |o' �� s' �� �o' (�� �o' 0�� �o' 8�� �o' @�� �o' H�� �o' P�� �o' X�� �o' `�� �o' h�� I�' p�� �o' x�� �o' ��� �o' ��� �o' ��� Fr' ��� Fr' ��� cr' ��� cr' ��� �o' ȼ� �� м� ;t' ؼ� Jt' ༏ Ut' 輏 bt' � �_( ��� |t' �� �t' �� �r' �� �_( �� �t' �� ew' (�� �w' 0�� �w' 8�� �w' @�� �w' H�� �w' P�� x' X�� $x' `�� ?x' h�� Zx' p�� ux' x�� �x' ��� �x' ��� �x' ��� �x' ��� hv' ��� �v' ��� y' Ƚ� 7y' н� Qy' ؽ� ky' ཏ �y' 轏 �y' �� z' �� ,z' �� Gz' �� bz' �� z' (�� �z' @�� �z' H�� �z' P�� �z' X�� {' `�� !{' h�� <{' ��� 'u! ��� }' ��� j! ��� }' ��� }' Ⱦ� Mo' о� s' ؾ� � ' ྏ Q�' 辏 }' � }' ��� }' �� }' �� '}' �� �}' (�� ~' 0�� ~' 8�� 3~' @�� M~' H�� h~' P�� �~' X�� �~' `�� �~' h�� �~' p�� �q( x�� �q( ��� �}' ��� ~' ��� ~' ��� 3~' ��� M~' ��� h~' ��� �~' ��� �~' ��� �~' ȿ� �~' п� �~' ࿏ �}' 迏 ~' � ~' ��� �~' �� ' �� /' �� G' �� ^' (�� r( 0�� |' @�� u/' P�� �2! `�� �-! p�� �R! ��� �' ��� �' ��� �' ��� �' ��� �Z' �� �' � �' � �' �� �' �� �' �� �' 0�� �' @�� q:' P�� �' `�� �' p�� �' ��� � ��� 0 ��� � ��� ��� � �� � �� � �� � � P �ŏ V�' �ŏ ��' �ŏ ��' �ŏ ��' �ŏ ��' �ŏ V�' �ŏ ��' �ŏ Á' �ŏ Ձ' Ə �' `Ə �' hƏ �' pƏ ��' xƏ ��' �Ə �' �Ə �' �Ə �' �Ə V�' �Ə V�' �Ə �' �Ə P� �Ə �' �Ə �' �Ə �' �Ə �' �Ə �' �Ə $�' �Ə 7�' �Ə K�' �Ə `�' Ǐ ��' Ǐ �' Ǐ V�' (Ǐ �' 0Ǐ P� 8Ǐ �' @Ǐ �' HǏ v�' PǏ }�' `Ǐ h�' pǏ ��' �Ǐ ��' �Ǐ ��' �Ǐ ��' �Ǐ ��' �Ǐ ��' �Ǐ ��' �Ǐ �E' ȏ ' ȏ щ' 8ȏ �' Pȏ �' Xȏ �' hȏ �' pȏ '�' �ȏ 4�' �ȏ �� �ȏ E�' �ȏ c' �ȏ V�' �ȏ c' �ȏ k�' �ȏ ��' �ȏ ��' �ȏ Å' �ȏ ��' ɏ Å' ɏ ��' ɏ Ҋ' (ɏ �' 0ɏ ��' @ɏ �' Hɏ '�' Xɏ 8�' `ɏ K�' �ɏ ��' �ɏ Dt' �ɏ ��' �ɏ ��' �ɏ ��' �ɏ Ë' �ɏ ʋ' �ɏ ԋ' �ɏ ܋' �ɏ �' �ɏ �' �ɏ ��' �ɏ �C! �ɏ �' �ɏ �' ʏ _� ʏ _� ʏ �^� ʏ `_� (ʏ P_� 8ʏ @_� @ʏ 5�' Hʏ d�' Pʏ d�' Xʏ d�' `ʏ :�' hʏ d�' pʏ ?�' xʏ D�' �ʏ d�' �ʏ H�' �ʏ L�' �ʏ d�' �ʏ Q�' �ʏ d�' �ʏ d�' �ʏ d�' �ʏ V�' �ʏ ܚ' �ʏ �%' �ʏ �%' �ʏ �%' ˏ �%' ˏ �%' ˏ �%' ˏ �%' ˏ �%' (ˏ �%' 0ˏ �%' 8ˏ �%' @ˏ �%' Hˏ �%' Pˏ �%' Xˏ �%' `ˏ �%' hˏ �%' pˏ �%' xˏ �%' �ˏ �%' �ˏ �%' �ˏ �%' �ˏ &' �ˏ &' �ˏ &' �ˏ &' �ˏ &' �ˏ &' �ˏ &' �ˏ %&' �ˏ *&' �ˏ �' �ˏ /&' �ˏ 2&' �ˏ 5&' ̏ 8&' ̏ ;&' ̏ >&' ̏ A&' ̏ D&' (̏ G&' 0̏ J&' 8̏ N&' @̏ R&' H̏ V&' P̏ Z&' X̏ ^&' `̏ b&' h̏ f&' p̏ j&' x̏ n&' �̏ r&' �̏ v&' �̏ z&' �̏ ~&' �̏ �&' �̏ �&' �̏ �' �̏ �' �̏ �&' �̏ �' �̏ �&' �̏ �&' �͏ �' �͏ �' Ώ �' Ώ ��' Ώ ��' Ώ �' Ώ �' (Ώ �' 0Ώ �' 8Ώ �' @Ώ �' HΏ �' PΏ �' XΏ !�' `Ώ &�' hΏ +�' pΏ 0�' xΏ 5�' �Ώ ��' �Ώ ��' �Ώ ��' �Ώ �' �Ώ �' �Ώ �' �Ώ �' �Ώ �' �Ώ �' �Ώ �' �Ώ �' �Ώ #�' �Ώ '�' �Ώ +�' �Ώ /�' �Ώ 3�' Ϗ 7�' Ϗ ;�' Ϗ ?�' Ϗ C�' Ϗ G�' (Ϗ K�' 0Ϗ O�' 8Ϗ S�' @Ϗ W�' HϏ [�' PϏ _�' XϏ c�' `Ϗ g�' hϏ k�' pϏ o�' xϏ s�' �Ϗ w�' �Ϗ {�' �Ϗ �' �Ϗ ��' �Ϗ ��' �Ϗ ��' �Ϗ ��' �Ϗ ��' �Ϗ ��' �Ϗ ��' �Ϗ ��' �Ϗ ��' �Ϗ ��' �Ϗ ��' �Ϗ ��' �Ϗ ��' Џ ��' Џ ' Џ Ǜ' Џ ̛' Џ ћ' (Џ ֛' 0Џ ۛ' 8Џ �' @Џ �' HЏ �' PЏ �' XЏ �' `Џ ��' hЏ ��' pЏ �' xЏ �' �Џ �' �Џ �' �Џ �' �Џ �' �Џ !�' �Џ &�' �Џ +�' �Џ 0�' �Џ 5�' �Џ :�' �Џ ?�' �Џ D�' �Џ I�' �Џ N�' �Џ S�' �Џ X�' я ]�' я b�' я g�' я l�' я q�' (я v�' 0я {�' 8я ��' @я ��' Hя ��' Pя ��' Xя ��' `я ��' hя ��' pя ��' xя ��' �я ܚ' �я �%' �я �%' �я �%' �я �%' �я �%' �я �%' �я �%' �я �%' �я �%' �я �%' �я �%' �я �%' �я �%' �я �%' �я �%' ҏ w�' ҏ �' ҏ ��' ҏ ��' ҏ {�' (ҏ ��' 0ҏ ��' 8ҏ ��' @ҏ ��' Hҏ ��' Pҏ ��' Xҏ ��' `ҏ ��' hҏ ��' pҏ ��' xҏ ��' �ҏ ��' �ҏ ��' �ҏ ��' �ҏ ��' �ҏ ��' �ҏ ��' �ҏ Ŝ' �ҏ ɜ' �ҏ ͜' �ҏ ќ' �ҏ ՜' �ҏ ڜ' �ҏ ߜ' �ҏ �' �ҏ �' �ҏ �' ӏ �' ӏ ��' ӏ ��' ӏ ��' ӏ �' (ӏ �' 0ӏ �' 8ӏ �' @ӏ �' Hӏ �' Pӏ �' Xӏ �' `ӏ %�' hӏ *�' pӏ /�' xӏ 4�' �ӏ 9�' �ӏ ?�' �ӏ E�' �ӏ K�' �ӏ Q�' �ӏ W�' �ӏ ]�' �ӏ c�' �ӏ i�' �ӏ o�' �ӏ u�' �ӏ {�' �ӏ ��' �ӏ ��' ԏ ��' ԏ ��' ԏ ��' ԏ ��' ԏ ��' (ԏ ��' 0ԏ ��' 8ԏ ��' @ԏ ǝ' Hԏ Ν' Pԏ ՝' Xԏ ܝ' `ԏ �' hԏ �' pԏ �' xԏ ��' �ԏ ��' �ԏ �' �ԏ �' �ԏ �' �Տ �' �֏ �' %�' +�' P 0�' X 7�' ` ݚ' h �%' p �%' x �%' � �%' � �%' � �%' � �%' � �%' � �%' � �%' � �%' � �%' � �%' � �%' � �%' � ў' � �' ؏ <�' ؏ @�' ؏ D�' ؏ H�' ؏ L�' (؏ P�' 0؏ T�' 8؏ X�' @؏ \�' H؏ `�' P؏ d�' X؏ i�' `؏ n�' h؏ s�' p؏ x�' x؏ }�' �؏ ��' �؏ ��' �؏ ��' �؏ ��' �؏ ��' �؏ ��' �؏ ��' �؏ ��' �؏ ��' �؏ ��' �؏ ��' �؏ ��' �؏ ��' �؏ Þ' �؏ Ȟ' �؏ /�' ُ ܚ' ُ �%' ُ �%' ُ �%' ُ �%' (ُ �%' 0ُ �%' 8ُ �%' @ُ �%' Hُ �%' Pُ �%' Xُ o�' `ُ ̞' hُ /�' pُ Ȟ' xُ О' �ُ Ԟ' �ُ ؞' �ُ ܞ' �ُ �' �ُ �' �ُ �' �ُ �' �ُ /�' �ُ �%' �ُ �%' �ُ �%' �ُ �%' �ُ �%' �ُ �%' �ُ �%' �ُ �%' ڏ Ԟ' ڏ ܞ' ڏ ؞' ڏ �' ڏ �' (ڏ �' 0ڏ �' 8ڏ �' Hڏ i�' Pڏ `�' Xڏ n�' hڏ u�' �ڏ 8"' �ڏ �|! �ڏ {�' ۏ ��' ۏ �' (ۏ �' 0ۏ 1�' 8ۏ A�' @ۏ S�' Hۏ l�' Pۏ ��' `ۏ ��' hۏ ��' pۏ ij' xۏ ׳' �ۏ �' �ۏ ��' �ۏ �' �ۏ $�' �ۏ 8�' �ۏ J�' �ۏ Z�' �ۏ s�' �ۏ ��' �ۏ ��' �ۏ ��' �ۏ ϴ' �ۏ ݴ' �' ��' @ �' H )�' P @�' ` S�' h n�' p ��' � ��' � ��' � Ƶ' � �' � ��' � �' � &�' � 9�' � C�' � Z�' � m�' ݏ ��' ݏ ��' ݏ ��' ݏ ö' @ݏ Ҷ' Hݏ ݶ' Pݏ �' `ݏ ��' �ݏ f�' �ݏ Ԟ' �ݏ ��' �ݏ Ԟ' �ݏ ��' �ݏ Ԟ' �ݏ ��' �ݏ Ԟ' �ݏ ��' �ݏ �' �ݏ ��' �ݏ �' �ݏ ��' �ݏ �' �ݏ ��' �ݏ �' ޏ ��' ޏ ܞ' ޏ ��' ޏ ܞ' ޏ ƾ' (ޏ ܞ' 0ޏ ʾ' 8ޏ ܞ' @ޏ ξ' Hޏ ؞' Pޏ Ӿ' Xޏ ؞' `ޏ ؾ' hޏ ؞' pޏ ܾ' xޏ ؞' �ޏ �' �ޏ �' �ޏ �' �ޏ �' �ޏ �' �ޏ �' �ޏ �' �ޏ �' �ޏ �' �ޏ �' �ޏ ��' �ޏ �' �ޏ ��' �ޏ �' �ޏ �' �ޏ �' ߏ �' ߏ �' ߏ �' ߏ /�' ߏ �' (ߏ /�' 0ߏ �' 8ߏ /�' @ߏ �' Hߏ �%' Pߏ !�' Xߏ �%' `ߏ &�' hߏ �%' pߏ +�' xߏ �%' �ߏ 0�' �ߏ �%' �ߏ 5�' �ߏ �%' �ߏ :�' �ߏ �%' �ߏ @�' �ߏ �%' �ߏ F�' �ߏ �%' �ߏ L�' �ߏ �%' �ߏ R�' �ߏ �%' �ߏ X�' �ߏ �%' � ^�' � �%' � d�' � �%' � j�' (� �%' 0� p�' 8� �%' @� v�' H� �%' P� |�' X� �%' `� ��' h� �%' p� ��' x� �%' �� ��' �� �%' �� ��' �� �%' �� ��' �� �%' �� ��' �� �%' �� �' �� X' � �'' � �' � �'' 0� �'' @� �o' P� �'' `� �q' p� � ' �� t' �� �{' �� 0'' �� 3'' �� 6'' �� :'' �� >'' �� B'' � F'' � J'' � �'' 0� �'' @� �'' P� �'' `� �'' p� �'' �� �'' �� �'' �� �'' �� �'' �� �'' �� �'' �� �'' �� �'' � �'' � �'' @� ��' H� �' P� �' X� �' `� ��' p� g�' �� ՞' �� ��' �� Ծ' �� Ͼ' �� ٞ' �� پ' �� ¾' �� ��' � ݞ' � Ǿ' � ��' 0� Ͼ' @� �' P� ��' `� �' p� �' �� �' �� �' �� ��' �� �' �� �' �� ��' �� �' �� ��' � �' � �' � �' 0� �' @� 0�' P� �' `� �%' p� '�' �� "�' �� �' �� �%' �� 6�' �� 1�' �� ,�' �� �%' �� G�' � A�' � ;�' � �%' 0� Y�' @� S�' P� M�' `� �%' p� k�' �� e�' �� _�' �� �%' �� }�' �� w�' �� q�' �� �%' �� ��' � ��' � ��' � �%' 0� ��' @� ��' P� ��' `� ��' �� Ԟ' �� ؞' �� ܞ' �� �' �� �' �� �' �� �' �� /�' � �%' � �%' � �%' 0� �%' @� �%' P� �%' `� �%' p� �%' �� � �� �� �� � �� �� �� �� �� �� � �� � x� � h� @� � P� � `� @?� p� �2� �� @,� �� ,� �� +� �� �*� �� �)� �� � �� � �� �� � � � D� 0� D� @� D� `� �|� p� @j� �� d� �� �]� �� @\� �� `U� �� �K� �� K� �� �J� �� �H� � @�� � �� 0� �� @� ��� P� ��� `� �� p� �� �� �� �� � �� П� �� ̟� �� ȟ� �� ��� �� ��� �� |�� � x�� � � � � 0� ��� @� ��� P� `�� `� @�� p� �� �� `͉ �� � �� ��� �� ��� �� @�� �� ཉ �� ��� �� ��� � � ഉ � ��� 0� `�� @� @�� P� �� `� ��� p� �� �� �� �� �Ӊ �� �Չ �� @Չ �� �ԉ �� �ۉ �� �߉ �� �߉ � �߉ � @� � � @� � P� �� `� ��� �� �� �� ��� �� ��� �� ��� �� ��� �� ��� �� `�� �� P�� � @�� � �� 0� �� @� �� `� � p� � �� � � �� � �� �� �� X� �� @� �� 0� �� � � �� � !� � +� 0� `)� @� �'� P� �&� `� &� p� �%� �� $� �� �#� �� �"� �� "� �� �0� �� �C� �� @A� � @>� � ;� � �:� 0� @9� @� 6� P� 5� `� 3� p� �2� �� `I� �� L� �� �K� �� `K� �� Q� �� ��� �� @�� � �|� � �|� � �y� 0� �y� @� `x� P� m� `� `d� p� �X� �� @X� �� �W� �� �U� �� `�� �� @�� �� �� �� �� �� ��� � ຊ � �� � ��� 0� `�� @� ��� P� ��� `� �� p� �� �� ��� �� ��� �� @�� �� �� �� �Ê �� pÊ �� Ê �� � � �Ɋ � `ۊ 0� ڊ @� ڊ P� ڊ `� ڊ p� `Ԋ �� @Ԋ �� <Ԋ �� 8Ԋ �� �ъ �� �Њ �� `Њ �� �ϊ �� �ϊ �� `Ί �� `� �� �� 0�� �� @�� `� P�� @� `�� `� p�� �� ��� @� ��� 4� ��� `� ��� @� ��� � � `� � @� �� `� �� @� �� � � 0�� � � @�� @ � P�� `� `�� �� p�� �� ��� @ � ��� �� ��� �� ��� ��� ��� @�� �� ��� � ��� � �!� �� �!� �� �&� �� `'� 0�� P'� @�� @'� `�� b� p�� O� ��� �H� ��� �@� ��� �?� ��� �8� ��� �.� �� `.� � .� � �+� �� ��� �� `�� 0�� ��� @�� �� P�� � `�� �� p�� �� ��� ��� ��� ��� ��� @�� ��� � ��� ��� �� @�� � �� � `�� �� �� ��� �� 0�� ো @�� ঋ P�� ��� `�� `�� ��� �� ��� �� ��� ��� ��� ��� ��� �ȋ � �Ћ � @͋ �� ͋ �� @ڋ 0�� @Ջ @�� 0Ջ P�� �ҋ `�� �ҋ p�� �ҋ ��� �ҋ ��� `ҋ ��� Pҋ ��� �܋ ��� @� �� �� � �� � ދ �� �� �� �� 0�� @� @�� � P�� �� `�� �� ��� �� ��� �� ��� � ��� �� ��� `�� �� @�� � �� � ��� �� ��� �� ��� �� � 0�� � @�� �� P�� � `�� �� p�� ��� ��� `�� ��� X�� ��� � ��� @� ��� � � � � � � �� �� �� �� �� `� 0�� X� @�� P� `�� �� p�� �� ��� �� ��� �� ��� @� ��� 8� ��� 4� �� (� � � � � �� # ' �� 6 ' �� I ' 0�� ^ ' @�� ' P�� ' `�� � ' p�� � ' ��� �� ��� � ' ��� �� ��� � ' ��� q ' �� q ' � � ' � � ' �� � ' �� � ' �� � ' 0�� ' @�� 7 ' P�� � `�� � p�� :� ��� �� ��� �� ��� � ' ��� � ' ��� � ' �� U� � | ' � ^ ' � @ ' � o� � �� 0 � , ' @ � lj' P � ։' ` � 9�' p � J�' � � �� � � �� � � ��' � � �' � � �' � � �� � � �� � � �� � �� � � � � 0� '� @� 3� P� ?� `� K� p� W� �� g� �� y� �� �� �� �� �� �� �� �� �� �� �� �� � �� � �� � � H� @�� P� � X� @�� `� �� h� `�� p� `�� x� �� �� `�� �� �� �� @}� �� @}� �� �P' �� ��� �� 0� �� P� (� ?� @� x� �� �� �� �� �� �� � �� � �� � �� H� �� P� ��� `� x ! �� �� �� ��� �� � ! � � � ��� � � ! h� �� �� (! (� z� @� P! �� #(' �� x! H� �� `� �� �� �� �� �� � >@! � � �� �� �� �� ( � � @ � � � � 0� � � �� � � :� � � O� � � �� � W� H � l� X � �� ` � h ! � � {� � � �� � � �� � A� � � ! h � �� � � � ! � � � � � ! ( � �� @ � 8! � � �� � � p! � � �� � �! H � �� ` � �! � � y� � � �! � �� � �� h� � �� (! �� � �� `! (� � @� �! �� $� �� 1� �� rd' � >� H� p� `� �! �� Y� �� �! � j� � ~� h� �� �� h! �� �� �� �� (� %j! 8� �� @� �! X� 0V �� �� �� �� �� �! �� �U X� ib! p� 7' 8 � H� @ � �� P � Ѝ � � � � � P� � � *N! � KN! � CN! 0 � v' 8 � X� ` � v' h � X� � � v' � � j� � � v' � � x� � � v' � � � � v' ( � �� P � v' X � �� � � v' � � �� � � v' � � �� � � v' � � �� � v' � �� @ � v' H � �� p � v' x � � � � v' � � � � � v' � � ,� � v' � A� 0 � v' 8 � [� ` � v' h � m� � � v' � � �� � � v' � � �� � � v' � � �� !� v' (!� �� P!� v' X!� �� �!� v' �!� �� �!� v' �!� �� �!� v' �!� � "� v' "� &� @"� v' H"� 8� p"� v' x"� J� �"� v' �"� \� �"� v' �"� n� #� v' #� �� 0#� v' 8#� �� `#� v' h#� �� �#� v' �#� �� �#� v' �#� �� �#� v' �#� �� $� v' ($� �� P$� v' X$� �� �$� v' �$� � �$� v' �$� �� �$� v' �$� (� %� v' %� � @%� v' H%� 3� �� �� �� �U� `�� x� h�� � ��� �� Ȑ� �U� �� �� (�� �U� ��� �� ��� �U� � �1! 葐 V� (�� p 0�� p 8�� � @�� �,! H�� �� `�� (� h�� (� p�� (� x�� (� ��� (� ��� F� Ȕ� L� Д� `� ؔ� AF' � i� 蔐 �ߐ � N�' ��� �� �� @ߐ �� �� �� �� �� �� �� �� (�� �� 0�� �ސ 8�� �� @�� �� H�� ސ P�� �� X�� �� `�� �ݐ h�� &%' p�� � x�� ݐ ��� � ��� !� ��� �ܐ ��� rd' ��� 3� � � 蕐 � � � ��� � �� rd' �� �� �� � �� D� (�� N�' 0�� R� 8�� �m! @�� U� H�� �m! P�� X� X�� [� `�� `� h�� bm! p�� c� x�� bm! ��� f� ��� s&' ��� i� ��� n� ��� m! ��� t� ��� �� ��� N�' ��� R� ȗ� �m! З� U� ؗ� �m! � X� 藐 [� � `� ��� bm! �� c� �� bm! �� f� �� s&' �� i� (�� n� 0�� m! 8�� t� @�� n� H�� y�' @�� �� H�� N�' P�� R� X�� �m! `�� U� h�� �m! p�� X� x�� [� ��� `� ��� bm! ��� c� ��� �m! ��� f� ��� s&' ��� i� ��� n� ��� m! ș� t� К� �� ؚ� N�' � R� 蚐 �F! � U� ��� �m! �� X� �� [� �� `� �� �� �� c� (�� pR! 0�� f� 8�� s&' @�� i� H�� n� P�� m! X�� t� `�� �� h�� N�' p�� R� x�� �F! ��� U� ��� �m! ��� X� ��� [� ��� `� ��� �� ��� c� ��� �� ��� f� Ȝ� s&' М� i� � n� � m! 蜐 t� � �� ��� N�' �� R� �� �F! �� U� �� �m! �� X� (�� [� 0�� `� 8�� �� @�� c� H�� �� P�� f� X�� s&' `�� i� h�� n� p�� m! x�� t� ��� �� ��� N�' ��� R� ��� �m! ��� U� ��� �\! ��� X� ��� t� ��� f� ȟ� jl! П� �� ؟� n� � m! �� � �� N�' �� R� (�� �m! 0�� U� 8�� �\! @�� X� H�� t� P�� f� X�� jl! `�� �� h�� n� p�� m! ��� � ��� N�' ��� R� ��� �m! ��� U� Ȣ� ?&' Т� X� آ� *� f� 袐 jl! � �� ��� n� �� m! 0�� /� 8�� N�' @�� R� H�� �F! P�� U� X�� �\! `�� X� h�� *� p�� f� x�� jl! ��� �� ��� n� ��� m! ��� A� ȥ� N�' Х� R� إ� �\! ॐ U� 襐 �\! � X� ��� *� �� f� �� jl! �� �� �� n� �� m! P�� S� X�� N�' `�� R� h�� �\! p�� U� x�� �\! ��� X� ��� t� ��� f� ��� jl! ��� �� ��� n� ��� m! ਐ e� 訐 N�' � R� ��� �\! �� U� �� �\! �� X� �� t� �� f� (�� jl! 0�� �� 8�� n� @�� m! H�� n� P�� y�' p�� }� x�� N�' ��� R� ��� �\! ��� U� ��� ?&' ��� X� ��� *� ��� f� ��� jl! ��� �� Ȫ� n� Ъ� m! �� �� �� N�' �� R� �� �\! �� U� (�� E&' 0�� X� 8�� t� @�� f� H�� jl! P�� �� X�� n� `�� m! ��� �� ��� N�' ��� R� ��� E&' ��� U� ��� �\! ��� X� ȭ� t� Э� f� ح� jl! �� 譐 n� � m! �� �� (�� N�' 0�� R� 8�� E&' @�� U� H�� �\! P�� X� X�� t� `�� f� h�� jl! p�� �� x�� n� ��� m! ��� n� ��� y�' ��� �� ��� N�' ��� R� Ȱ� �\! а� U� ذ� �m! ఐ X� 谐 t� � f� ��� jl! �� �� �� n� �� m! @�� �� H�� N�' P�� R� X�� �\! `�� U� h�� �m! p�� X� x�� t� ��� f� ��� jl! ��� �� ��� n� ��� m! г� �� س� N�' R� 賐 E&' � U� ��� �m! �� X� �� t� �� f� �� jl! �� �� (�� n� 0�� m! `�� � h�� N�' p�� R� x�� c&' ��� U� ��� �m! ��� X� ��� �g! ��� f� ��� jl! ��� �� ��� n� ��� m! � � ��� N�' �� R� �� �' �� U� �� �m! �� X� (�� %� 0�� f� 8�� jl! @�� �� H�� n� P�� m! ��� )� ��� N�' ��� R� ��� �F! ��� U� ��� �m! ��� X� ��� [� ��� f� ȸ� s&' и� :� ظ� n� ฐ m! �� @� �� N�' �� R� (�� �\! 0�� U� 8�� �m! @�� X� H�� [� P�� f� X�� s&' `�� :� h�� n� p�� m! ��� Q� ��� N�' ��� R� ��� �\! ��� U� Ȼ� �m! л� X� ػ� [� ໐ f� 軐 s&' � :� ��� n� �� m! 0�� b� 8�� N�' @�� R� H�� E&' P�� U� X�� �m! `�� X� h�� s� p�� f� x�� s&' ��� :� ��� n� ��� m! ��� x� Ⱦ� N�' о� R� ؾ� E&' ྐ U� 辐 �m! � X� ��� s� �� f� �� s&' �� :� �� n� �� m! (�� n� 0�� y�' P�� �� X�� N�' `�� R� h�� c&' p�� U� x�� �m! ��� X� ��� �g! ��� f� ��� s&' ��� :� ��� n� ��� m! � �� � N�' � R� ��� �m! U� �\! �� �g! f� ( s&' 0 :� 8 n� @ m! pÐ �� xÐ N�' �Ð R� �Ð �m! �Ð U� �Ð E&' �Ð �� �Ð �g! �Ð f� �Ð s&' �Ð :� �Ð n� �Ð m! Ő �� Ő N�' Ő R� Ő �m! Ő U� (Ő c&' 0Ő �� 8Ő %� @Ő f� HŐ s&' PŐ :� XŐ n� `Ő m! �Ɛ �� �Ɛ N�' �Ɛ R� �Ɛ �m! �Ɛ U� �Ɛ �' �Ɛ �� �Ɛ �' �Ɛ f� �Ɛ s&' �Ɛ :� �Ɛ n� �Ɛ m! Ȑ �� (Ȑ N�' 0Ȑ R� 8Ȑ �F! @Ȑ U� HȐ �\! PȐ X� XȐ t� `Ȑ f� hȐ s&' pȐ :� xȐ n� �Ȑ m! �ɐ �� �ɐ N�' �ɐ R� �ɐ �\! �ɐ U� �ɐ �\! �ɐ X� �ɐ t� �ɐ f� �ɐ s&' ʐ :� ʐ n� ʐ m! @ː � Hː N�' Pː R� Xː �\! `ː U� hː ?&' pː X� xː t� �ː f� �ː s&' �ː :� �ː n� �ː m! �̐ � �̐ N�' �̐ R� �̐ �\! �̐ U� �̐ E&' ͐ X� ͐ t� ͐ f� ͐ s&' ͐ :� (͐ n� 0͐ m! `ΐ '� hΐ N�' pΐ R� xΐ �\! �ΐ U� �ΐ E&' �ΐ X� �ΐ t� �ΐ f� �ΐ s&' �ΐ :� �ΐ n� �ΐ m! �ΐ n� �ΐ y�' �ϐ >� �ϐ N�' А R� А �\! А U� А �\! А X� (А t� 0А f� 8А s&' @А :� HА n� PА m! �ѐ O� �ѐ N�' �ѐ R� �ѐ <&' �ѐ U� �ѐ <&' �ѐ X� �ѐ t� �ѐ f� �ѐ s&' �ѐ :� �ѐ n� �ѐ m! Ӑ `� Ӑ N�' Ӑ R� (Ӑ �F! 0Ӑ U� 8Ӑ c&' @Ӑ X� HӐ t� PӐ f� XӐ s&' `Ӑ :� hӐ n� pӐ m! �Ԑ q� �Ԑ N�' �Ԑ R� �Ԑ �m! �Ԑ U� �Ԑ �' �Ԑ X� �Ԑ �� �Ԑ f� �Ԑ s&' �Ԑ :� �Ԑ n� Ր m! 0 �� 8 N�' @ R� H �m! P U� X �' ` �� h �' p f� x s&' � :� � n� � m! �א �� �א N�' �א R� �א �m! �א U� �א �' �א �� �א �' ؐ f� ؐ s&' ؐ :� ؐ n� ؐ m! (ؐ n� 0ؐ y�' Pِ �� Xِ N�' `ِ R� hِ �F! pِ U� xِ c&' �ِ �� �ِ �� �ِ f� �ِ s&' �ِ :� �ِ n� �ِ m! �ڐ �� �ڐ N�' �ڐ R� �ڐ �F! ې U� ې c&' ې �� ې �� ې f� (ې s&' 0ې :� 8ې n� @ې m! Hې n� Pې y�' �ܐ C� �ܐ �� �ܐ �w! �ܐ �� �ܐ B� �ܐ (� �ܐ O� �ܐ h� �ܐ Y� �ܐ �� ݐ �! (ݐ �� 8ݐ j� @ݐ � Pݐ rd' Xݐ q� �ݐ "d! �ݐ @� �ݐ �� �ݐ �� �ݐ �� �ݐ �� �ݐ �� �ݐ `� �ݐ �� �ݐ �� ސ � (ސ �� 8ސ � @ސ �� Pސ rd' Xސ � �ސ ��' �ސ �� �ސ �M' �ސ � �ސ � �ސ 8� �ސ �M' �ސ `� �ސ (� �ސ �� �ސ rd' ߐ � @ߐ 0� Hߐ �� Xߐ �� `ߐ �� pߐ 7� xߐ � �ߐ rd' �ߐ (� �ߐ @� �ߐ P� �ߐ F� �ߐ x� �ߐ ' �ߐ N� � j� � q� � rd' (� �� `� �� h� �� x� �' �� �� �� rd' �� �� �� N�' �� �� �� rd' �� �� � �� (� p� 8� �� @� �� P� �� X� �� p� Q<! x� Q<! �� a�' �� Q<! �� Q<! �� �S! �� oS! �� oS! �� a�' �� Q<! �� Q<! �� �S! � oS! � �A! � �S! 8� oS! @� tS! H� �S! `� oS! h� oS! p� �S! �� Q<! �� tS! �� �S! �� Q<! �� tS! �� �S! �� Q<! �� tS! �� }S! � Q<! � �A! � (L' (� Q<! 0� �A! 8� �S! P� Q<! X� Q<! `� a�' x� Q<! �� Q<! �� �S! �� oS! �� oS! �� a�' �� Q<! �� Q<! �� �S! �� oS! �� �A! � �S! � oS! � tS! (� �S! @� oS! H� oS! P� �S! h� Q<! p� tS! x� �S! �� Q<! �� tS! �� }S! �� Q<! �� �A! �� (L' �� Q<! �� �A! �� �S! � Q<! � tS! � �S! 0� Q<! 8� Q<! @� a�' X� oS! `� tS! h� �S! �� oS! �� oS! �� a�' �� oS! �� oS! �� �S! �� Q<! �� tS! �� �S! �� Q<! � tS! � }S! � Q<! (� �A! 0� (L' H� Q<! P� �A! X� �S! p� Q<! x� Q<! �� �S! � � P�� �<! p�� ��! ��� `�! ��� VB! �� ��! � ��! �� ؕ! 0�� T! P�� rU! p�� V! ��� �V! ��� �V! �� H�! � ^W! �� X! 0�� ��! P�� ��! p�� �Z! ��� [! ��� �]! �� H�! � `! �� �~! 0�� 0�! P�� �a! p�� �c! ��� d! ��� -d! �� �f! � #g! �� Xi! 0�� �i! P�� �i! p�� 5j! ��� �j! ��� �n! �� o! � Vo! �� �o! 0�� �o! P�� �o! p�� &p! ��� �p! ��� �q! �� �r! � �r! �� �s! 0�� !t! P�� �t! p�� Hw! ��� ow! ��� Yx! �� |z! � c{! �� �{! 0�� 9|! P�� �|! ��� 1~! ��� $~! ��� 1~! �� x~! (�� ~! 0�� �~! `�� �~! ��� �~! ��� �~! ��� �~! � �~! � �~! �� �~! @�� ! H�� �~! ��� ! ��� )! ��� A! ��� ��! � �*! �� ��! �� �� �� �1! (�� �1! 0�� �1! 8�� �� @�� �1! H�� �! P�� �1! X�� �� `�� �1! h�� �! p�� �1! x�� � ��� �1! ��� 0�! ��� �1! ��� � ��� �1! ��� �1! ��� �� ��� 2! �� X�! �� P� � 29! � � � A9! ( � �R! 8 � `T @ � J9! H � f@' X � pW ` � Y9! h � b9! x � p\ � � �<! � � �<! � � 0o � � �>! � � ��! � � �t � >?! (� @� @� Z?! H� >?! P� �1! X� �{ �� �! �� �� �� �! �� �! �� �1! �� 0~ �� @! �� `�! �� �� � A! (� @� @� A! H� ��! P� �1! X� P� `� A! h� ��! p� �1! x� � �� 5A! �� �! �� �1! �� Љ �� ��! �� �� �� 3B! �� ��! �� �1! �� � � �! (� VB! 8� p� `� �B! h� ��! x� � �� pC! �� ��! �� P� �� }C! �� ؕ! �� 0� � 1I! (� @� @� AI! H� ��! X� � `� �1! h� LI! x� P� �� cI! �� sI! �� `� �� �I! �� �I! �� � �� �I! �� �I! �� @� �� �I! �� �I! �� p� � �N! (� @� @� �N! H� �N! X� �� `� �N! h� �N! x� �� �� �~! �� �! �� O! �� � �� O! �� 8�! �� � �� "O! �� p�! �� �� � 4O! �� �� � EO! �� ��� �� `�� �� �� 0� SO! �� ��� H � cO! � @�� ` � }O! ( � � x � �O! � � �O! @ � ��� � � �O! � � �O! X � �� � � �O! � � �O! p� ��� �� �O! �� �O! �� ��� �� �O! �� �O! �� ��� �� �O! � �O! �� ��� � ��� (� �� 0� ��� @� �� H� ��� P� `�� X� �� `� ��� h� @�� p� � �� `�� �� �� �� ��� �� @�� �� � �� ��� �� }S! �� �S! � �S! 0� �S! H� (L' `� �S! x� �S! �� (L' �� �S! �� a�' �� �S! � �S! 0� a�' H� �S! `� �S! �� #T! �� T! �� 0� �� �U! �� rU! �� �� � 5V! � V! � � @� �V! H� �V! X� $ �� W! �� �V! �� : �� ;W! �� H�! �� > � {W! � ^W! � pB @� .X! H� X! X� `L �� Y! �� �� �� �X! �� �X! �� �X! �� R �� �X! �� �X! �� �X! �� 0S �� �X! �� �X! �� �X! �� �T � Y! � Y! � �X! � V @� zY! H� ��! X� Z �� �Y! �� ��! �� �` �� �Z! �� �Z! �� pb � #[! � [! � �i @� �]! H� �]! X� �n �� �]! �� H�! �� �� (`! �� `! �� �� � �~! � �~! � � @� �a! H� 0�! X� �� �� �a! �� �a! �� �� �� �c! �� �c! �� �� � d! � d! � � @� rc! H� -d! X� p� �� �f! �� �f! �� 0� �� N�' �� #g! �� @� � Ph! � � � Xh! (� kh! 8� �� @� ~h! H� �h! X� �� `� �h! h� �h! x� `� �� �h! �� �h! �� �� �� �h! �� �h! �� � �� ni! �� Xi! �� �� � �i! ( � �i! 8 � �� ` � �i! h � �i! x � �� � � Lj! � � 5j! � � � � � �j! � � �j! � � �� � �' ( � �n! 8 � ` � ,o! h � o! x � ' � � go! � � Vo! � � * � � �o! � � �o! � � �, � �o! ( � �o! 8 � / ` � �o! h � �o! x � 01 � � =p! � � &p! � � �1 � � �p! � � �p! � � @3 � �q! ( � �q! 8 � �8 ` � �r! h � �r! x � B � � �r! � � �r! � � J � � �s! � � �s! � � Pl � /t! ( � !t! 8 � p ` � �t! h � �t! x � �q � � �t! � � � � � � �t! � � ��! � � �t! � � s � � �t! � � �t! � � �t! � � @s !� bw! (!� Hw! 8!� �v `!� w! h!� ow! x!� p~ �!� ux! �!� Yx! �!� �� �!� �x! �!� "� "� �x! "� �x! "� ��! "� � "� �x! ("� �x! 0"� ��! 8"� P� `"� �z! h"� |z! x"� И �"� �z! �"� c{! �"� �� �"� �{! �"� �{! �"� � #� A|! (#� 9|! 8#� �� `#� �|! h#� �|! x#� �� �#� C~! �#� � �#� K~! �#� `� �#� #! �#� � �#� ,! �#� 6� �#� 5! �#� �� �#� =! �#� � $� R~! $� �� $� t~! $� �� 0$� ! 8$� ��� `$� p$� p$� �� x$� �� �$� � �$� �$� �$� �� �$� �$� �$� P� �$� �� �$� (�! �$� p� �$� `� %� �" %� p" %� 0� %� 0� %� � (%� p� p%� 7�! x%� p� �%� `� �%� " �%� �! �%� 0� �%� 0� �%� � �%� p� &� A�! &� p� &� `� &� �! (&� 0! 0&� 0� 8&� 0� @&� H&� p� �&� 1�! �&� p� �&� `� �&� � �&� � �&� 0� �&� 0� �&� � �&� p� '� ;�! ('� p� 0'� `� @'� @ H'� � P'� 0� X'� 0� `'� � h'� p� �'� E�! �'� p� �'� `� �'� $ �'� �# �'� 0� �'� 0� �'� p� �'� p� @(� N�! H(� p� P(� `� h(� � p(� 0� x(� 0� �(� 0 �(� p� �(� V�! �(� p� �(� `� �(� P )� 0� )� 0� )� � )� p� `)� ]�! h)� p� p)� `� �)� �)� 0� �)� 0� �)� � �)� p� �)� e�! �)� p� *� `� *� � *� 0� (*� 0� 0*� P 8*� p� �*� m�! �*� p� �*� `� �*� ` �*� 0� �*� 0� �*� p� �*� p� +� %n' (+� �� 0+� �� @+� L�! H+� S�! P+� �� `+� Y�! h+� �� p+� �� �+� `�! �+� i�! �+� o�! �+� �' �+� v�! �+� �� �+� � �+� {�! �+� �� �+� �� �+� ��! �+� v�! ,� �u (,� `v 0,� �w 8,� �x @,� x P,� �y X,� �z `,� z 80� �' �0� �' �0� �� �0� �5' 1� �5' 1� 0ϑ 1� �5' 1� �5' 01� �5' @1� �5' `1� 5Y' x1� �Y' �1� �Y' �1� Z' �1� Z' �1� >Y' �1� bz! 2� -! 2� -Z' 82� 5Z' P2� =Z' h2� SX' �2� "[' �2� aX' �2� EZ' �2� RZ' �2� \' 3� �' 3� N�' 83� \Z' P3� UY' h3� bZ' �3� oZ' �3� zZ' �3� hS' �3� �X' �3� Y' 4� �Z' (4� �Z' @4� �Z' X4� �[' p4� �Z' �4� N5! �4� �Z' �4� �Z' �4� �Z' �4� Y' 5� Y' 5� c! 85� #c! P5� �8! h5� m]' �5� �Y' �5� �g! �5� ' �5� ?�' �5� �Z' �5� �Z' 6� ��' (6� �[' @6� n' X6� �Z' p6� �Z' �6� �� �6� �Z' �6� [' �6� "-! �6� [' 7� MX' 7� SX' 07� [X' H7� aX' `7� � x7� [' �7� "[' �7� -[' �7� �0! �7� 2[' �7� (�' 8� :[' X8� q[' �8� \' �8� 0N �8� Q\' �8� �K 9� ]\' 9� 0I @9� b\' H9� �U X9� P h9� �9� �+! �9� w�' �9� j�' :� �' @:� � ' �:� �a �:� �<! �:� Px ;� � ' X;� pw x;� � ' �;� 0b �;� � ' (<� �b H<� v' P<� D� x<� � ' �<� P� �<� �� �<� 5 ' �<� �t =� `s =� � ' `=� c �=� �d! �=� 0y �=� � ' 0>� pc P>� � ' �>� �b �>� Po �>� �e �>� �m �>� �y ?� � ' ?� � ' ?� � ' 0?� � ' @?� ' P?� ' `?� ' p?� ' �?� 1 ' �?� C ' �?� S ' �?� _ ' �?� o ' �?� ~ ' �?� � ' �?� � ' @� � ' @� � ' @� � ' 0@� � ' @@� � ' P@� ' `@� ' p@� # ' �@� 2 ' �@� A ' �@� O ' �@� a ' �@� q ' �@� ' �@� � ' �@� � ' A� � ' A� � ' A� � ' 0A� � ' @A� � ' PA� � ' `A� ' pA� ' �A� ,' �A� <' �A� L' �A� [' �A� j' �A� z' �A� �' �A� �' B� �' B� �' B� �' 0B� �' @B� �' PB� �' `B� ' pB� ' �B� (' �B� 7' �B� G' �B� W' �B� g' �B� v' �B� �' �B� �' C� �' C� �' C� �' 0C� �' @C� �' PC� �' `C� ' pC� ' �C� +' �C� <' �C� M' �C� ]' �C� n' �C� ' �C� �' �C� �' D� �' D� �' D� �' (D� �K� 0D� ^C! 8D� �K� @D� #' HD� �K� PD� �]' XD� �K� `D� *' hD� �K� pD� �' xD� �K� �D� �' �D� �K� �D� �' �D� �K� �D� �' �D� �K� �D� 6�' �D� �K� �D� �' �D� PL� �D� �' �D� �K� �D� �' �D� �K� �D� �' �D� �K� E� �I! E� �K� E� �' E� �K� E� ' (E� �K� 0E� !� 8E� �K� @E� z' HE� 0L� PE� ' XE� �K� `E� ' hE� �K� pE� �U' xE� �K� �E� ' �E� �K� �E� �' �E� 0L� �E� ' �E� L� �E� ' �E� L� �E� "' �E� L� �E� %' �E� L� �E� )' �E� L� �E� ,' �E� L� F� 1' F� L� F� 4' F� L� F� :' (F� L� 0F� =' 8F� L� @F� A' HF� L� PF� D' XF� L� `F� �' hF� L� pF� H' xF� L� �F� L' �F� L� �F� Q' �F� L� �F� U' �F� L� �F� Z' �F� L� �F� ^' �F� L� �F� b' �F� L� �F� f' �F� L� �F� k' �F� L� G� o' G� L� G� t' G� L� G� x' (G� L� 0G� |' 8G� L� @G� �' HG� L� PG� �' XG� L� `G� �' hG� L� pG� �' xG� L� �G� �' �G� L� �G� �' �G� L� �G� �' �G� L� �G� �' �G� L� �G� �' �G� �K� �G� ' �G� �K� �G� � ' �G� �K� �G� �' �G� �K� H� �' H� �K� H� 1' H� �K� H� �' (H� �K� 0H� ?' 8H� �K� @H� �' HH� �K� PH� �' XH� �K� `H� �' hH� �K� pH� �' xH� �K� �H� �' �H� �K� �H� �' �H� �K� �H� �' �H� �K� �H� �' �H� �K� �H� �' �H� �K� �H� F' �H� �K� �H� �' �H� �K� �H� I' �H� �K� I� ' I� �K� I� y' I� �K� I� )�! (I� �K� 0I� �' 8I� �K� @I� �' HI� �K� PI� ' XI� �K� `I� ' hI� �K� pI� f� xI� �K� �I� ' �I� �K� �I� ' �I� �K� �I� v' �I� �K� �I� S' �I� �K� �I� �+! �I� �K� �I� ' �I� �K� �I� Z' �I� �K� �I� ' �I� �K� J� "' J� �K� J� )' J� �K� J� 0' (J� �K� 0J� 8' 8J� �K� @J� >' HJ� �K� PJ� E' XJ� �K� `J� L' hJ� �K� pJ� R' xJ� �K� �J� Y' �J� �K� �J� b' �J� �K� �J� g' �J� L� �J� ' �J� �K� �J� n' �J� �K� �J� r' �J� �K� �J� x' �J� �K� �J� �h K� �f K� pl K� �y 8K� `p @K� �e XK� d `K� @� xK� Pd �K� �� �K� e �K� 0u �K� г �K� � �K� f �K� � L� �e L� �c L� Pj L� �f 8L� � @L� Pf XL� �q `L� �y xL� d �L� @d �L� ��' �L� ��' �L� �L� �L� �L� �M� d�' �M� �7' �M� R+' N� O! XN� XN� `N� XN� �N� �N� �N� �N� O� O� O� O� O� nU' (O� sU' 0O� 0� 8O� �� @O� �� HO� 0� xO� �� �O� gU' �O� �V! �O� p� �O� �� �O� �� �O� 0� �O� �� �O� V�' �O� V�' �O� V�' P� B[' P� �+ P� p0 P� p0 P� � 0P� 0, @P� V[' HP� �+ PP� 06 XP� 06 `P� �C pP� 0, �P� g[' �P� �+ �P� 5 �P� 4 �P� � �P� 0, �P� �\' �P� � �P� Q� {[' Q� �� Q� � @Q� �[' HQ� � `Q� �Q� �[' �Q� �� �Q� 0 �Q� �[' �Q� P� �Q� p R� �[' R� � R� � @R� �[' HR� �� `R� � �R� �[' �R� @� �R� 0 �R� �[' �R� � �R� S� \' S� p� S� � @S� \' HS� @� `S� 0 �S� %\' �S� �� �S� � �S� 3\' �S� @� �S� 0 T� >\' T� �� T� � @T� E\' HT� 08 `T� @- �T� o\' �T� 0� �T� � �T� i\' �T� 0� �T� P U� �\' U� �� U� � @U� �\' HU� �� `U� � �U� �\' �U� �� �U� @ �U� �\' �U� �� �U� � V� �\' V� � V� P� @V� �\' HV� �� `V� p �V� �\' �V� @ �V� < �V� � �V� �\' �V� 0A �V� & �V� p W� �\' W� �W W� �" (W� � @W� �\' HW� �V `W� �Q hW� p �W� ]' �W� �= �W� �( �W� �! �W� ]' �W� ? �W� �- �W� �! X� 0]' X� 0 X� �' @X� =]' HX� �� `X� � �X� B]' �X� @� �X� � �X� �� �X� I]' �X� � �X� � Y� P]' Y� �� Y� �� @Y� �`' HY� p� `Y� 0� �Y� f]' �Y� � �Y� � �Y� t]' �Y� @: �Y� �Y� P* �Y� �� �Y� @9 Z� �]' Z� �U Z� � @Z� �]' HZ� �U `Z� � �Z� �]' �Z� � �Z� �Z� �2 �Z� � �Z� � �Z� �]' �Z� �� �Z� � �Z� �1 �Z� �� �Z� P [� �]' [� ; [� PZ [� [ [� p� 0[� �Y @[� �]' H[� 0X X[� + `[� � h[� �[� "]' �[� P7 �[� �, �[� `" �[� �]' �[� � �[� �) �[� p) �[� ` �[� � \� �]' \� `� \� @\� �]' H\� � `\� � h\� � �\� �]' �\� �� �\� �� �\� �\� �\� �\� �\� ^h' �\� �\� �\� �\� �\� Hn' �\� �!' ]� �!' ]� �@' (]� �o' 0]� �o' 8]� �o' @]� �o' H]� �o' P]� �o' X]� �o' `]� �o' h]� �o' p]� �o' x]� �o' �]� p' �]� ��' �]� ��' �]� ��' �]� ��' �]� ��' �]� ' ^� ^� ^� ^� ^� � (^� �� 0^� 0� 8^� �� @^� �� H^� 0� `^� h^� p^� �� x^� �� �^� �� �^� �� �^� � �^� 0 �^� � �^� � �^� � �^� � �^� �^� �^� �^� �^� �� �^� �� _� P� _� �� (_� � 0_� �� H_� �� X_� � h_� p� �_� ˓' �_� �' �_� ��' �_� �' �_� �' �_� '�' �_� �_� �_� �_� `� nU' `� sU' `� � `� �� `� @� (`� � X`� � ``� gU' h`� �V! p`� @O x`� @ �`� 04 �`� �r �`� �B �`� �@ �`� p �`� 1 �`� `7 �`� � �`� ��' �`� :� �`� t�' �`� �a� �`� ��' �`� �a� �`� �' �`� `a� a� ��' (a� ��' 0a� l�' 8a� `�' @a� T�' `a� `� ha� p� xa� � �a� ��' �a� � �a� � �a� `� �a� ÷' �a� �� �a� �� �a� �� b� ҷ' b� ��' b� ��' b� ' b� �' Hb� ��' Xb� �' hb� �' xb� �' �b� �' �b� '�' �b� 1�' �b� ;�' �b� E�' �b� O�' �b� Y�' �b� b�' c� k�' c� t�' (c� }�' 8c� ��' Hc� ��' Xc� ��' hc� ��' xc� ��' �c� ��' �c� ��' �c� ɸ' �c� Ӹ' �c� ݸ' �c� �' �c� �' �c� ��' d� �' d� �' (d� �' 8d� �' Hd� !�' Xd� )�' hd� 1�' xd� 9�' �d� A�' �d� I�' �d� Q�' �d� Y�' �d� a�' �d� i�' �d� q�' �d� �' e� y�' e� }�' (e� ��' 8e� ��' He� ��' Xe� ��' he� ��' xe� ��' �e� ��' �e� ��' �e� ƹ' �e� ѹ' �e� ܹ' �e� �' �e� �' �e� �' f� ��' f� 2k! (f� ��' 8f� �' Hf� �' Xf� t�' hf� �!' xf� �' �f� �' �f� �' �f� �s! �f� �' �f� �' �f� *�' �f� 0B' �f� 6�' g� <�' g� F�' (g� M�' 8g� T�' Hg� Y�' Xg� ^�' hg� e�' xg� l�' �g� r�' �g� y�' �g� Dw' �g� ��' �g� ��' �g� ��' �g� ��' �g� ��' h� ź' h� ͺ' (h� Ѻ' 8h� �' Hh� ��' Xh� �' hh� �' xh� ,�' �h� A�' �h� U�' �h� k�' �h� ��' �h� ��' �h� ��' �h� ɻ' �h� �' (i� ��' 8i� �' Hi� �' Xi� &�' hi� 2�' xi� >�' �i� O�' �i� Z�' �i� P' �i� ��' �i� ��' �i� f�' �i� m�' �i� s�' j� y�' j� ��' (j� ��' 8j� ��' Hj� ��' Xj� ��' hj� ��' xj� ��' �j� ��' �j� ��' �j� ļ' �j� μ' �j� ؼ' �j� �' �j� �' �j� ��' k� �' k� �' (k� (�' 8k� :�' Hk� N�' Xk� `�' hk� s�' xk� ��' �k� ��' �k� ��' �k� ��' �k� ��' �k� ��' �k� ͽ' �k� Խ' �k� ۽' l� �' l� �' (l� ��' 8l� �' Hl� �' Xl� �' hl� �' xl� #�' �l� )�' �l� 0�' �l� 9�' �l� @�' �l� H�' �l� O�' �l� V�' �l� _�' hm� ֿ' pm� �"' �m� ��' �m� `�( �m� ��' �m� ��' �m� ��' �m� ' �m� ��' �m� ��' �m� ��' n� ��' n� ��' n� ' hn� ٬' pn� d�' �n� �n� �n� ��' �n� �` �n� (�( �n� �U' �n� @a �n� X�( o� xU' o� �a o� ��( o� ��' (o� �b 8o� ��( @o� �' Ho� �_ Xo� �' `o� 3�' ho� �^ xo� ��( �o� G�' �o� �c �o� �( �q� 7�! �q� �.! �q� gG' �q� �#' r� 0' r� �g! r� �a! @r� %j! Hr� >@! Pr� Bw! Xr� s#' �r� �0! �r� -! �r� �' �r� �-! �r� �-! �r� = ' �r� �' �r� s#' �r� ".! �r� /.! �r� �-! �r� �-! �r� �-! �r� I ' �r� A! �r� � ' s� #c! s� =n! s� V ' s� c ' s� {i' (s� U!' 0s� �-! 8s� r ' @s� �a! Hs� �� Ps� g-! Xs� �� `s� u-! �s� c! �s� �� �s� �C' �s� �� �s� Q<! �s� d�' t� @t� @t� 1"' Ht� �� Xt� �� �t� � �t� @� �t� v� 0u� �o� hu� �v� �u� p� v� t 8v� �u �v� A! �v� Ј �v� �� �v� �8! �v� p� �v� '� �v� �� �v� �� �v� � �v� B� �v� �� �v� � w� ^C! w� �� w� H� w� M� (w� � 8w� Y� xw� i� �w� � x� p� Hx� y� �x� @~ y� �8! y� �� y� p� Xy� t� py� x �y� �z� �y� Pp� hz� �v �z� @w �z� �w X{� �� p{� @v �{� �|� �{� pp� h|� `t �|� �t �|� u X}� �� �}� px �}� �p� 0~� �~� �~� �� � �� � �� (� �� 0� �� P� �� X� �� x� �� �� � �� � �� � �� '� �� 0� �� A� �� �-! �� Q� �� ^� @�� i� H�� �0! h�� �� p�� s� ��� �� ��� �� ��� �� �� �� X�� y ��� �z ��� �p� � ��� ��� �� ��� �� Ȃ� �� 肑 �� � �� �� �� �� �� 8�� �� @�� � `�� � h�� � ��� '� ��� 0� ��� A� ��� �-! � Q� � ^� �� i� �� �0! (�� �� x�� �� ��� �| �� �p� P�� �� �� �� �� �� (�� �� H�� �� P�� �� p�� �� x�� �� ��� �� ��� � ��� � Ȇ� � 膑 '� � 0� �� A� �� �-! 8�� Q� @�� ^� `�� i� h�� c! ��� �� ��� �� ��� �� ��� �� 8�� �y ��� �p� Ј� ��� ��� �� ��� �� ��� �� ȉ� �� Љ� �� � �� ��� �� �� �� �� � @�� � H�� � h�� '� p�� 0� ��� A� ��� �-! ��� Q� ��� ^� � i� 芑 k)' �� '� �� �� 0�� �� x�� �� ��� �| �� q� P�� �� �� �� �� �� (�� �� H�� �� P�� �� p�� �� x�� �� ��� �� ��� � ��� � ȍ� � 荑 '� � 0� �� A� �� �-! 8�� Q� @�� ^� `�� i� h�� �0! ��� �� ��� "-! ��� Wq' ��� k)' ؎� '� � 7� �� A� X�� � ��� �} � 0q� 0�� � � �� �� �� �� �� (�� �� 0�� �� P�� �� X�� �� x�� �� ��� � ��� � ��� � ȑ� '� Б� 0� � A� ��� �-! �� Q� �� ^� @�� i� H�� �0! h�� �� p�� c! ��� �� ��� �� ��� �� ��� #c! � �b! 8�� � x�� `} Г� `q� �� ��� ��� �� � �� 蔑 �� �� �� �� �� 0�� �� 8�� �� X�� �� `�� � ��� � ��� � ��� '� ��� 0� Е� A� ؕ� �-! ��� Q� �� ^� �� i� (�� �0! H�� �� P�� c! p�� �� x�� 2� ��� ,� ��� �� ��� �� Ȗ� =� 薑 7� � "-! �� Wq' X�� B� ��� z � �q� 0�� � � �� �� �� �� �� (�� �� 0�� �� P�� �� X�� �� x�� �� ��� � ��� � ��� � ș� '� Й� 0� � A� ��� �-! �� Q� �� ^� @�� i� H�� �0! h�� �� p�� X� ��� R� ��� c! ��� �� ��� �� � �� 蚑 q�' �� ]� �� �I! 0�� n� 8�� y� X�� � `�� ��' ��� �� 0� �{� �� � � � ; p� � �x� � �0� � 0� S �� S �}� S P� # �� # � # x{� # �� c 0 � c � � c � � c P � c � � c ( � c X p � c \ � � c ` 0 � c P � � c Q � � c R P � c S � � c T � c d p� c e �� c f 0� c � �� c h �� c l P� c p �� c � � c � �� c �y� c p� a �}� a `� � h� � x� � �� � �� � �� � �� �� �� �� �� �� �� � �� � �� & �� & �� * �� * �� + �� + � � � � � � � � � � � � � � � � � � (� I 0� N 8� O @� � H� � P� � X� � `� h� p� x� �� �� � �� � � r @� t `� v �� | �� � �� � �� w �� � � { � @� `� � �� � �� { �� � �� �� � �� ) �� � �� � @� � H� I P� M X� P �� � �� ( �� * �� � �� � �� � �� � � � � � ( � 0 � � � � � X � u � � v � � � � @ � � P � W p � c � � 9 � � � � � q � � h � � G 0 � H @ � � ` � v p � � � � � � � � � � � � � � � � 0 � ( P � � � � 2 � � ) � � � � � * � � � � � � @ � � P � � p � D � � � � � � � � 5 � � g � � 6 !� � !� x 0!� @!� � `!� b �!� � �!� �!� � �!� �!� � "� � P"� � `"� T �"� � �"� � �"� � �"� � �"� s �"� � #� � @#� � P#� � p#� � �#� �#� � �#� � �#� � �#� � $� e 0$� `$� � �$� � �$� �$� � �$� �$� � %� %� � 0%� P%� � `%� �w� M �w� q �w� � x� x� c x� � x� � x� � (x� $ 0x� � 8x� [ �9� [ @x� � Hx� j Px� � Xx� ! `x� ' hx� * px� � xx� p �x� w �x� � �x� A �x� g �x� z �,� z �,� z �,� z �,� z �x� � @5� � �x� � �x� S �x� � �x� � �x� � �x� � �7� � �x� $ �x� D �x� < y� 3 y� � y� � y� m �5� m y� 6 (y� � 0y� h 8y� w @y� � Hy� $ Py� � �2� � Xy� n `y� Y hy� py� � xy� ' �y� � �y� � �y� � �y� �y� 5 �y� � �y� � �y� �y� H �y� �5� �y� � �y� � �y� : �y� � �y� � z� � z� � z� � z� 9 z� � h1� � �1� � � �1� � �1� � � �1� � @ �1� � � �1� � ` 2� � � (2� � � @2� � X2� � � p2� � �2� � � �2� � � (z� J 0z� � 8z� � @z� � Hz� � Pz� e Xz� m `z� � hz� pz� � xz� # �z� (1� �z� Z �0� Z ( �0� Z ( �z� y �z� � X3� � �z� x 4� x �z� I �z� � �z� �z� m (0� m ( 00� m ( �z� �z� � �5� � �z� M �z� ~ �z� � �z� " �z� ' {� Q (5� Q {� z {� {� - {� � �0� � ({� � 0{� ? 8{� @{� 7 H{� � P{� X{� `{� � h{� = p{� � �{� �{� � �{� Y �{� �{� > �{� � �{� ; �{� . �{� � �{� 4 �{� u �{� � �{� V �{� �{� z |� � |� X |� / |� � |� & (|� X 0|� � 8|� D 1� D @|� � H|� � P|� � X|� � `|� � h|� � X5� � p|� � x|� _ �|� �|� � �|� � �|� � �|� � �|� � �|� � �|� � �|� � �5� � �|� � �|� � �|� = �|� � �|� � �|� � �|� 3 H8� 3 ( P8� 3 ( }� � }� } }� }� � }� � (}� � 0}� | 8}� [ @}� q H}� � P}� p X}� � `}� y p5� y h}� $ p}� � x}� 04� �}� o �}� V �}� � �}� � �}� � �}� Q �}� * �}� � �}� 1 �}� [ 81� [ �}� r �}� 0 �}� � �}� � ~� � ~� 5 ~� ~� � ~� (~� � 0~� � 8~� � @~� v H~� D P~� # X~� `~� f h~� � p~� � H6� � x~� � �~� �~� � �~� � �~� ] �~� � �~� 8 �~� �~� R �~� 4 �~� �~� � �~� � �~� �~� � �~� � �~� � � � w �0� w �0� w � � � � � � (� � 0� � 8� � @� � H� K P� � X� � `� C h� 0 H1� 0 p� � x� � �� � �� � �� @ �� � �� �� � �� � �� � �� c �� � �� � �� l �� � �� � �� � �� � �ܐ 6 �ܐ � �ܐ , �ܐ $ �ܐ E 0ݐ Hݐ � �ݐ B �ݐ � �ݐ � �ݐ � �ݐ 0ސ t Hސ k �ސ � �ސ � �ސ � �ސ � �ސ Pߐ r hߐ � �ߐ � �ߐ & �ߐ � � W � ' p� �� � �� 0� H� `� � � � � � (� ? 0� � 8� � @� H� , P� � X� � `� � h� i p� � x� . �� y �� s �� � �� � �� � �� � �� � �� � �� � �� Y �� � �� � �� Z �� k �� Q �� H � 4 � � � � � - � [ (� 0� U 8� 9 @� H� 0 P� x X� 7 `� � h� � p� a x� c �� ~ �� [ �� � �� ( �� ' �� \ �� � �� �� � �� , �� � �� � �� � �� L �� � �� p �� � �� = �� 2 �� �� � (�� / 0�� � 8�� � @�� � X�� x�� V ��� � ��� � �� � ��� L �� g 8�� X�� / x�� � ��� 8 ��� �� � ��� � �� � 8�� Q X�� � x�� r ��� � ��� � �� � ��� � �� � 8�� X�� � x�� b ��� ��� � �� ��� � �� � 8�� < X�� x�� e ��� 6 ��� � �� � ��� � �� { 8�� � X�� � x�� ��� � ��� { �� � ��� � �� 8�� � X�� x�� y ��� � ��� U �� � ��� j �� 9 8�� � X�� ��� G ��� � _ � 3 � h ��� \ �� �� 2 8�� ' h�� . ��� ) �� � ��� P (�� � X�� � ��� ��� �2� �2� , 3� a (3� t @3� � p3� j �3� D �3� � �3� f �3� � 4� H4� \ `4� & x4� �4� � �4� � �4� � �4� { �4� � 5� P �5� � 6� } 6� � 06� > `6� x6� i �6� & �6� � �6� : �6� ~ �6� 7� ` 7� @ 87� � �7� � P7� � �7� � h7� �7� + �7� � �7� 8� ~ �8� O �8� o 9� F `9� : �9� � �9� �9� @ :� � :� � :� 0 �(� � �(� N �(� �(� V �(� q �(� ! �(� @ �(� � �(� E �(� � �(� u �(� + �(� � �(� i �(� Z )� � )� )� _ )� � )� j ()� � 0)� � 8)� � @)� 7 H)� � P)� � X)� � `)� % h)� � p)� � x)� � �)� �)� �)� ' �)� �)� �)� � �)� � �)� �)� 7 �)� S �)� �)� �)� d �)� �)� ` �)� � *� *� *� x *� 3 *� � (*� 0*� 8*� @*� H*� t P*� � X*� � `*� j h*� p*� � x*� �*� � �*� � �*� � �*� � �*� �*� �*� �*� 8 �*� �*� * �*� � �*� �*� $ �*� � �*� C �*� +� 5 +� +� v +� � +� | (+� 0+� 8+� � @+� H+� � P+� i X+� `+� � h+� � p+� � x+� �+� �+� � �+� � �+� �+� S �+� �+� � �+� � �+� H �+� �+� 6 �+� � �+� �+� > �+� �+� � ,� � ,� � ,� � ,� k ,� > (,� 0,� � 8,� W @,� V H,� � P,� � X,� `,� h,� p,� � x,� �,� � �,� �,� 6 �,� � �,� �,� � �,� � �,� � �,� � �,� N �,� m �,� ! �,� � �,� � �,� " �,� � -� # -� � -� � -� -� � (-� � 0-� $ 8-� � @-� % H-� & P-� � X-� � `-� ( h-� ) p-� � x-� z �-� h �-� � �-� � �-� � �-� E �-� n �-� P �-� + �-� & �-� , �-� 0 �-� - �-� � �-� d �-� " �-� � .� . .� D .� F .� � .� � (.� � 0.� � 8.� [ @.� � H.� � P.� � X.� } `.� / h.� p.� 0 x.� � �.� � �.� E �.� 1 �.� 2 �.� 3 �.� � �.� � �.� d �.� 4 �.� L �.� 5 �.� � �.� � �.� � �.� � �.� 1 /� � /� � /� 6 /� 7 /� (/� 8 0/� � 8/� [ @/� � H/� � P/� � X/� � `/� � h/� 9 p/� % x/� : �/� � �/� � �/� � �/� � �/� ; �/� < �/� X �/� � �/� � �/� = �/� > �/� 6 �/� ? �/� @ �/� � �/� 0� � 0� A 0� 1 0� B 0� � (0� C 00� 9 80� h @0� D H0� P0� E X0� = `0� F h0� f p0� � x0� . �0� G �0� �0� �0� M �0� H �0� � �0� w �0� � �0� � �0� I �0� J �0� Y �0� � �0� � �0� � �0� K 1� i 1� L 1� � 1� 1� (1� � 01� � 81� M @1� N H1� O P1� X1� L `1� � h1� P p1� m x1� �1� \ �1� Q �1� \ �1� � �1� � �1� R �1� � �1� 9 �1� � �1� S �1� � �1� � �1� < �1� � �1� � �1� D 2� � 2� T 2� � 2� e 2� 1 (2� l 02� � 82� G @2� = H2� U P2� X2� � `2� � h2� � p2� V x2� p �2� W �2� � �2� X �2� P �2� Y �2� � �2� Z �2� � �2� + �2� � �2� & �2� W �2� [ �2� � �2� r �2� \ 3� L 3� > 3� � 3� d 3� ] (3� V 03� � 83� � @3� f H3� � P3� ^ X3� � `3� _ h3� 4 p3� � x3� � �3� < �3� � �3� �3� ` �3� � �3� ^ �3� � �3� a �3� u �3� � �3� 6 �3� R �3� � �3� b �3� c �3� � 4� d 4� � 4� � 4� � 4� p (4� � 04� � 84� � @4� H4� � P4� X4� e `4� f h4� p4� 8 x4� � �4� U �4� � �4� � �4� � �4� q �4� g �4� � �4� �4� h �4� i �4� | �4� _ �4� T �4� �4� j �4� k 5� � 5� " 5� l 5� m 5� G (5� # 05� 5 85� � @5� � H5� P5� � X5� n `5� h5� � p5� � x5� � �5� o �5� ( �5� � �5� p �5� � �5� � �5� � �5� � �5� q �5� p �5� F �5� $ �5� � �5� r �5� � �5� s 6� � 6� t 6� 6� � 6� � (6� J 06� " 86� @6� / H6� � P6� u X6� [ `6� E h6� m p6� : x6� t �6� v �6� 4 �6� w �6� x �6� Z �6� y �6� � �6� � �6� 2 �6� 2 �6� # �6� ` �6� � �6� z �6� { �6� n 7� 7� � 7� | 7� � 7� } (7� � 07� 87� ~ @7� H7� � P7� ] X7� `7� � h7� � p7� � x7� ] �7� � �7� . �7� l �7� � �7� � �7� � �7� � �7� R �7� W �7� � �7� � �7� � �7� 9 �7� J �7� � �7� 8� � 8� � 8� 8� � 8� � (8� � 08� 88� � @8� � H8� � P8� � X8� I `8� � h8� � p8� S x8� � �8� �8� � �8� � �8� � �8� � �8� � �8� � �8� � �8� � �8� � �8� � �8� � �8� 0 �8� � �8� � �8� ? 9� / 9� O 9� V 9� � 9� � (9� � 09� 89� � @9� � H9� � P9� X9� � `9� � h9� � p9� x9� � �9� 2 �9� � �9� � �9� � �9� 9 �9� X �9� � �9� � �9� � �9� � �9� K �9� � �9� � �9� � �9� � �9� Q :� � :� :� � :� � :� 2 (:� � 0:� � 8:� � @:� � H:� 1 P:� � X:� � `:� � h:� � p:� � x:� � �:� � �:� s �:� �:� ^ �:� � �:� � �:� f �:� � �:� A �:� � �:� � �:� � �:� � �:� � �:� � �:� � ;� ;� E ;� � ;� � ;� / (;� L 0;� � 8;� � @;� � H;� P;� z X;� � `;� R h;� � p;� N x;� �;� � �;� � �;� � �;� � �;� y �;� � �;� � �;� � �;� �;� � �;� � �;� �;� � �;� � �;� � �;� � <� � <� � <� � <� � <� � (<� � 0<� � 8<� � @<� 3 H<� P P<� v X<� � `<� # h<� m p<� � x<� ! �<� � �<� � �<� � �<� � �<� [ �<� � �<� \ �<� � �<� � �<� � �<� � �<� � �<� ( �<� � �<� � �<� � =� d =� � =� � =� � =� q (=� 9 0=� S 8=� � @=� B H=� � P=� 5 X=� `=� � h=� � p=� � x=� � �=� � �=� � �=� � �=� � �=� � �=� 2 �=� �=� �=� � �=� � �=� � �=� � �=� � �=� � �=� � �=� � >� � >� � >� M >� � >� � (>� a 0>� � 8>� � @>� � H>� � P>� : X>� � `>� � h>� � p>� Y x>� �>� � �>� T �>� �>� � �>� � �>� � �>� � �>� � �>� � �>� � �>� � �>� � �>� � �>� - �>� � �>� g ?� u ?� t ?� - ?� � ?� - (?� 5 0?� ` 8?� � @?� � H?� � P?� � X?� < `?� � h?� � p?� x?� � �?� � �?� % �?� �?� � �?� � �?� � �?� �?� � �?� � �?� y �?� j �?� u �?� � �?� � �?� e �?� � @� � @� � @� � @� � @� (@� � 0@� � 8@� � @@� L H@� � P@� � X@� � `@� � h@� i p@� o x@� ] �@� � �@� � �@� � �@� � �@� � �@� � �@� � �@� �@� �@� � �@� � �@� � �@� � �@� � �@� � �@� O A� 4 A� � A� � A� � A� ) (A� | 0A� � 8A� � @A� � HA� PA� � XA� % `A� , hA� � pA� d xA� � �A� � �A� @ �A� l �A� : �A� � �A� � �A� s �A� � �A� � �A� � �A� � �A� �A� � �A� _ �A� � �A� k B� B� q B� ^ B� " B� � (B� � 0B� 8B� � @B� z HB� V PB� XB� � `B� � hB� ! pB� xB� . �B� N �B� l �B� �B� c �B� 4 �B� � �B� 3 �B� { �B� � �B� O �B� � �B� � �B� � �B� �B� �B� � C� � C� K C� � C� c C� � (C� � 0C� � 8C� � @C� � HC� � PC� > XC� `C� � hC� � pC� � xC� � �C� �C� > �C� 7 �C� � �C� � �C� �C� � �C� J �C� . �C� c �C� � �C� � �C� 4 �C� � �C� � �C� F D� x D� � D� % D� D� (D� � 0D� � 8D� � @D� � HD� � PD� o XD� � `D� � hD� � pD� � xD� � �D� B �D� � �D� � �D� � �D� �D� � �D� N �D� } �D� � �D� = �D� � �D� �D� � �D� � �D� �D� k E� � E� P E� 3 E� � E� � (E� � 0E� � 8E� � @E� � HE� � PE� s XE� `E� � hE� pE� � xE� �E� � �E� �E� �E� �E� � �E� U �E� �E� � �E� �E� ] �E� ; �E� � �E� X �E� J �E� � �E� � F� � F� F� F� � F� (F� � 0F� � 8F� � @F� HF� � PF� XF� B `F� � hF� pF� � xF� 9 �F� �F� �F� � �F� � �F� � �F� ) �F� � �F� Q �F� �F� �F� o �F� � �F� �F� f �F� � �F� G� G� � G� � G� � G� (G� � 0G� 8G� ' @G� HG� � PG� XG� `G� � hG� F pG� xG� �G� � �G� u �G� �G� �G� �G� �G� � �G� D �G� �G� � �G� � �G� � �G� � �G� �G� ? �G� � H� � H� H� � H� H� � (H� 0H� 8H� @H� HH� � PH� - XH� � `H� hH� pH� � xH� O �H� �H� v �H� W �H� � �H� W �H� �H� ! �H� � �H� � �H� " �H� S �H� � �H� � �H� � �H� � �H� I� e I� I� � I� � I� � (I� } 0I� # 8I� $ @I� � HI� G PI� XI� { `I� � hI� � pI� � xI� % �I� @ �I� � �I� � �I� � �I� | �I� & �I� } �I� N �I� � �I� �I� l �I� < �I� � �I� F �I� ( �I� � J� � J� � J� � J� ) J� o (J� � 0J� � 8J� 2 @J� * HJ� � PJ� 4 XJ� `J� � hJ� + pJ� � xJ� �J� � �J� G �J� , �J� � �J� 6 �J� � �J� . �J� �J� j �J� / �J� � �J� � �J� , �J� 0 �J� 1 �J� E K� � K� � K� 2 K� � K� � (K� 4 0K� � 8K� � @K� HK� 3 PK� 4 XK� 5 `K� 6 hK� � pK� 7 xK� � �K� ' �K� � �K� �K� < �K� R �K� �K� �K� 8 �K� � �K� � �K� � �K� e �K� 9 �K� �K� � �K� < L� : L� q L� L� � L� (L� � 0L� ; 8L� � @L� HL� PL� _ XL� `L� / hL� � pL� xL� �L� 1 �L� �L� < �L� � �L� � �L� = �L� W �L� } �L� > �L� ? �L� � �L� @ �L� A �L� ; �L� � �L� � M� � M� | M� � M� 7 M� � (M� B 0M� C 8M� x @M� HM� e PM� � XM� D `M� � hM� � pM� � xM� E �M� u �M� � �M� F �M� G �M� � �M� * �M� ( �M� 8 �M� � �M� � �M� � �M� H �M� � �M� �M� � �M� � N� N� � N� T N� / N� I (N� � 0N� � 8N� � @N� J HN� ( PN� � XN� � `N� K hN� p pN� L xN� � �N� M �N� W �N� � �N� h �N� � �N� N �N� O �N� � �N� � �N� � �N� � �N� K �N� F �N� �N� ^ �N� P O� Q O� � O� Y O� R O� � (O� � 0O� � 8O� � @O� � HO� PO� Z XO� � `O� 5 hO� 1 pO� � xO� " �O� z �O� Z �O� t �O� �O� F �O� 8 �O� � �O� = �O� t �O� �O� z �O� S �O� v �O� T �O� + �O� P� U P� � P� ` P� V P� (P� � 0P� W 8P� � @P� � HP� � PP� � XP� � `P� X hP� pP� Y xP� � �P� Z �P� � �P� C �P� �P� �P� � �P� � �P� ` �P� � �P� [ �P� \ �P� # �P� B �P� ] �P� � �P� A Q� Q� M Q� � Q� ^ Q� w (Q� _ 0Q� ` 8Q� a @Q� � HQ� � PQ� XQ� b `Q� c hQ� � pQ� d xQ� � �Q� @ �Q� e �Q� f �Q� �Q� x �Q� � �Q� � �Q� � �Q� P �Q� � �Q� g �Q� � �Q� � �Q� � �Q� F �Q� S R� � R� A R� � R� � R� . (R� � 0R� � 8R� h @R� � HR� � PR� � XR� i `R� � hR� � pR� j xR� � �R� ' �R� k �R� l �R� m �R� n �R� � �R� � �R� S �R� �R� � �R� � �R� �R� o �R� p �R� } �R� � S� � S� q S� S� r S� � (S� 0S� 8S� C @S� � HS� � PS� s XS� � `S� t hS� X pS� � xS� � �S� � �S� + �S� v �S� � �S� U �S� �S� � �S� � �S� w �S� �S� � �S� � �S� � �S� � �S� x �S� T� � T� y T� � T� � T� z (T� { 0T� * 8T� C @T� � HT� w PT� � XT� | `T� } hT� ~ pT� xT� �T� ! �T� � �T� ^ �T� � �T� � �T� �T� % �T� � �T� � �T� � �T� � �T� �T� �T� k �T� � �T� � U� 2 U� � U� U� 0 U� (U� / 0U� � 8U� � @U� � HU� � PU� XU� � `U� � hU� � pU� xU� � �U� �U� � �U� � �U� � �U� � �U� � �U� � �U� � �U� � �U� � �U� y �U� � �U� � �U� � �U� � �U� V� � V� � V� � V� k V� I (V� � 0V� � 8V� N @V� � HV� PV� � XV� � `V� f hV� � pV� v xV� � �V� � �V� � �V� � �V� � �V� � �V� S �V� � �V� � �V� �V� � �V� � �V� � �V� � �V� � �V� �V� W� � W� � W� � W� � W� I (W� � 0W� 8W� � @W� � HW� � PW� % XW� + `W� � hW� pW� � xW� � �W� � �W� � �W� �W� � �W� � �W� D �W� � �W� � �W� � �W� O �W� � �W� F �W� � �W� 7 �W� � �W� � X� � X� � X� � X� U X� � (X� � 0X� % 8X� � @X� � HX� ) PX� � XX� � `X� � hX� � pX� � xX� � �X� Y �X� � �X� � �X� � �X� � �X� � �X� � �X� � �X� G �X� � �X� ? �X� �X� U �X� � �X� �X� � Y� � Y� f Y� � Y� � Y� (Y� � 0Y� � 8Y� � @Y� � HY� � PY� XY� � `Y� � hY� � pY� � xY� J �Y� � �Y� � �Y� � �Y� � �Y� _ �Y� � �Y� � �Y� � �Y� � �Y� � �Y� � �Y� � �Y� �Y� . �Y� � �Y� Z� � Z� \ Z� � Z� g Z� � (Z� o 0Z� � 8Z� � @Z� HZ� � PZ� � XZ� y `Z� m hZ� � pZ� | xZ� �Z� � �Z� _ �Z� � �Z� � �Z� �Z� : �Z� �Z� � �Z� � �Z� � �Z� K �Z� � �Z� � �Z� � �Z� � �Z� | [� [� ! [� [� � [� � ([� X 0[� � 8[� � @[� � H[� � P[� � X[� � `[� � h[� p[� < x[� � �[� � �[� � �[� � �[� � �[� � �[� ' �[� � �[� � �[� � �[� � �[� � �[� x �[� w �[� � �[� � �[� � \� � \� � \� � \� � \� < (\� ? 0\� � 8\� i @\� � H\� � P\� X\� � `\� � h\� o p\� I x\� � �\� [ �\� x �\� � �\� � �\� s �\� � �\� �\� * �\� � �\� � �\� � �\� � �\� � �\� H �\� ' �\� Z ]� � ]� ] ]� � ]� � ]� b (]� � 0]� � 8]� n @]� � H]� � P]� � X]� � `]� � h]� � p]� � x]� � �]� � �]� � �]� � �]� � �]� � �]� � �]� � �]� > �]� � �]� � �]� ~ �]� � �]� � �]� �]� � �]� ^� H ^� ^� b ^� ^� _ (^� � 0^� p 8^� � @^� � H^� # P^� � X^� ~ `^� : h^� G p^� k x^� > �^� � �^� � �^� � �^� , �^� �^� � �^� � �^� U �^� � �^� � �^� s �^� � �^� � �^� � �^� � �^� � _� � _� � _� A _� _� � (_� � 0_� 8_� � @_� b H_� $ P_� < X_� `_� i h_� o p_� � x_� � �_� � �_� � �_� M �_� � �_� ) �_� i �_� � �_� �_� � �_� � �_� � �_� � �_� �_� � �_� �_� � `� � `� - `� h `� � `� 7 (`� n 0`� � 8`� � @`� � H`� � P`� � X`� � ``� � h`� 0 p`� � x`� � �`� � �`� � �`� � �`� � �`� � �`� � �`� � �`� �`� � �`� � �`� = �`� � �`� � �`� � �`� � �`� � a� � a� � a� h a� a� { (a� ^ 0a� � 8a� � @a� � Ha� Pa� K Xa� � `a� ha� 3 pa� xa� � �a� � �a� + �a� p �a� � �a� + �a� 5 �a� � �a� g �a� ! �a� � �a� �a� �a� # �a� �a� � �a� b� b� b� b� b� � (b� 0b� � 8b� @b� � Hb� � Pb� � Xb� `b� hb� � pb� � xb� s �b� � �b� � �b� > �b� � �b� � �b� �b� � �b� �b� �b� � �b� �b� � �b� � �b� �b� < �b� c� c� � c� c� c� (c� 5 0c� / 8c� = @c� } Hc� � Pc� � Xc� `c� Y hc� pc� ^ xc� �c� �c� � �c� k �c� H �c� � �c� �c� ! �c� � �c� � �c� �c� � �c� �c� P �c� �c� B �c� w d� � d� � d� � d� d� [ (d� � 0d� f 8d� � @d� 9 Hd� � Pd� � Xd� , `d� � hd� K pd� � xd� � �d� } �d� �d� � �d� + �d� � �d� � �d� � �d� : �d� � �d� � �d� � �d� � �d� �d� �d� �d� � e� e� 6 e� � e� ; e� � (e� � 0e� � 8e� � @e� r He� J Pe� A Xe� `e� � he� 0 pe� � xe� b �e� �e� F �e� � �e� � �e� �e� � �e� �e� - �e� �e� � �e� v �e� � �e� � �e� � �e� �e� � f� � f� } f� " f� i f� � (f� � 0f� 8f� @f� Hf� Pf� � Xf� � `f� * hf� � pf� & xf� / �f� � �f� �f� � �f� Q �f� � �f� � �f� � �f� � �f� . �f� ` �f� � �f� / �f� ! �f� � �f� Z �f� � g� = g� g� � g� � g� " (g� Y 0g� � 8g� # @g� ? Hg� " Pg� ] Xg� $ `g� % hg� � pg� � xg� � �g� & �g� � �g� � �g� � �g� � �g� �g� ^ �g� ' �g� � �g� �g� ( �g� �g� � �g� ( �g� ) �g� d h� * h� + h� � h� , h� � (h� - 0h� � 8h� � @h� � Hh� Ph� . Xh� / `h� hh� 0 ph� � xh� � �h� k �h� � �h� y �h� 2 �h� � �h� 3 �h� 4 �h� ^ �h� � �h� �h� � �h� �h� k �h� � �h� � �h� l i� � i� 5 i� % i� 6 i� (i� � 0i� Q 8i� 1 @i� M Hi� 7 Pi� 8 Xi� � `i� 9 hi� : pi� xi� g �i� A �i� ; �i� � �i� < �i� �i� � �i� = �i� � �i� > �i� � �i� � �i� �i� �i� . �i� � �i� j� ? j� � j� @ j� � j� � (j� 0j� A 8j� B @j� C Hj� � Pj� � Xj� � `j� t hj� � pj� D xj� 7 �j� Z �j� E �j� F �j� G �j� � �j� n �j� �j� � �j� � �j� J �j� � �j� H �j� � �j� I �j� ) �j� J k� K k� � k� � k� : k� L (k� � 0k� ) 8k� � @k� r Hk� � Pk� M Xk� � `k� N hk� � pk� \ xk� �k� ] �k� � �k� � �k� �k� & �k� � �k� � �k� �k� �k� � �k� � �k� � �k� � �k� � �k� � �k� C l� l� O l� � l� ? l� (l� � 0l� 8l� P @l� � Hl� ; Pl� � Xl� � `l� Q hl� � pl� � xl� : �l� � �l� R �l� S �l� �l� s �l� � �l� � �l� � �l� � �l� A �l� � �l� �l� T �l� � �l� � �l� � m� e m� � m� � m� U m� V (m� � 0m� � 8m� � @m� � Hm� W Pm� X Xm� � `m� Y hm� Z pm� � xm� � �m� � �m� �m� W �m� U �m� [ �m� \ �m� b �m� o �m� � �m� ] �m� � �m� " �m� a �m� � �m� ^ �m� K n� V n� � n� � n� _ n� ` (n� a 0n� � 8n� � @n� � Hn� 7 Pn� b Xn� � `n� c hn� � pn� xn� d �n� M �n� e �n� g �n� h �n� � �n� �n� � �n� i �n� �n� y �n� �n� j �n� B �n� � �n� k �n� l o� 8 o� D o� � o� o� � (o� � 0o� � 8o� " @o� m Ho� # Po� n Xo� d `o� o ho� � po� : xo� & �o� � �o� �o� �o� � �o� p �o� �o� P �o� � �o� ; �o� �o� q �o� h �o� r �o� r �o� � �o� s p� # p� t p� u p� � p� v (p� w 0p� x 8p� , @p� y Hp� z Pp� f Xp� � `p� { hp� � pp� V xp� S �p� � �p� K �p� ? �p� | �p� } �p� , �p� � �p� � �p� H �p� � �p� � �p� � �p� ~ �p� � �p� c �p� q� ) q� q� � q� � q� � (q� � 0q� 8q� � @q� Hq� � Pq� � Xq� `q� D hq� � pq� Q xq� 5 �q� � �q� H �q� � �q� � �q� � �q� � �q� �q� � �q� � �q� y �q� ~ �q� � �q� M �q� b �q� � �q� q r� � r� � r� � r� r� � (r� 0r� � 8r� � @r� X Hr� � Pr� � Xr� � `r� � hr� O pr� xr� 1 �r� � �r� & �r� � �r� � �r� � �r� j �r� � �r� 6 �r� u �r� � �r� � �r� � �r� � �r� L �r� � �r� q s� � s� � s� � s� � s� � (s� � 0s� � 8s� C @s� � Hs� � Ps� � Xs� _ `s� � hs� ] ps� � xs� � �s� � �s� � �s� � �s� � �s� � �s� � �s� ; �s� � �s� c �s� � �s� � �s� � �s� � �s� � �s� � �s� � t� t� � t� K t� � t� 8 (t� � 0t� � 8t� � @t� � Ht� p Pt� � Xt� O `t� � ht� E pt� xt� �t� �t� � �t� � �t� � �t� T �t� d �t� �t� � �t� � �t� � �t� � �t� � �t� ! �t� � �t� P �t� � u� � u� � u� � u� ( u� � (u� N 0u� � 8u� @u� @ Hu� Pu� r Xu� `u� � hu� � pu� ` xu� �u� � �u� _ �u� � �u� @ �u� � �u� � �u� � �u� � �u� � �u� & �u� � �u� ~ �u� � �u� � �u� � �u� T v� � v� � v� @ v� � v� t (v� � 0v� � 8v� � @v� r Hv� B Pv� T Xv� - `v� � hv� pv� � xv� � �v� b �v� � �v� � �v� z �v� � �v� T �v� � �v� � �v� � �v� � �v� �v� � �v� �v� O �v� � �v� � w� � w� � w� � w� � w� R (w� 0w� � 8w� ~ @w� � Hw� � Pw� Y Xw� O `w� # hw� pw� � xw� � �w� � �w� � �w� � �w� � �w� � �w� � �w� � �w� � �w� �w� � �w� � �w� � �w� ; � �H��H��)� H��t��H��� �5R؉ �%T؉ @ �%R؉ h ����%J؉ h �����%B؉ h ����%:؉ h ����%2؉ h ����%*؉ h ����%"؉ h ����%؉ h �p����%؉ h �`����% ؉ h �P����%؉ h �@����%� h �0����%� h � ����%� h �����%� h � ����%� h ���%� h ����%� h �����%� h ����%� h ����%� h ����%� h ����%� h ����%� h �p����%� h �`����%� h �P����%� h �@����%z h �0����%r h � ����%j h �����%b h � ����%Z h ���%R h ����%J h! �����%B h" ����%: h# ����%2 h$ ����%* h% ����%" h& ����% h' �p����% h( �`����% h) �P����% h* �@����%�։ h+ �0����%�։ h, � ����%�։ h- �����%�։ h. � ����%�։ h/ ���%�։ h0 ����%�։ h1 �����%�։ h2 ����%�։ h3 ����%�։ h4 ����%�։ h5 ����%�։ h6 ����%�։ h7 �p����%�։ h8 �`����%�։ h9 �P����%�։ h: �@����%z։ h; �0����%r։ h< � ����%j։ h= �����%b։ h> � ����%Z։ h? ���%R։ h@ ����%J։ hA �����%B։ hB ����%:։ hC ����%2։ hD ����%*։ hE ����%"։ hF ����%։ hG �p����%։ hH �`����% ։ hI �P����%։ hJ �@����%�Չ hK �0����%�Չ hL � ����%�Չ hM �����%�Չ hN � ����%�Չ hO ���%�Չ hP ����%�Չ hQ �����%�Չ hR ����%�Չ hS ����%�Չ hT ����%�Չ hU ����%�Չ hV ����%�Չ hW �p����%�Չ hX �`����%�Չ hY �P����%�Չ hZ �@����%zՉ h[ �0����%rՉ h\ � ����%jՉ h] �����%bՉ h^ � ����%ZՉ h_ ���%RՉ h` ����%JՉ ha �����%BՉ hb ����%:Չ hc ����%2Չ hd ����%*Չ he ����%"Չ hf ����%Չ hg �p����%Չ hh �`����% Չ hi �P����%Չ hj �@����%�ԉ hk �0����%�ԉ hl � ����%�ԉ hm �����%�ԉ hn � ����%�ԉ ho ���%�ԉ hp ����%�ԉ hq �����%�ԉ hr ����%�ԉ hs ����%�ԉ ht ����%�ԉ hu ����%�ԉ hv ����%�ԉ hw �p����%�ԉ hx �`����%�ԉ hy �P����%�ԉ hz �@����%zԉ h{ �0����%rԉ h| � ����%jԉ h} �����%bԉ h~ � ����%Zԉ h ���%Rԉ h� ����%Jԉ h� �����%Bԉ h� ����%:ԉ h� ����%2ԉ h� ����%*ԉ h� ����%"ԉ h� ����%ԉ h� �p����%ԉ h� �`����% ԉ h� �P����%ԉ h� �@����%�Ӊ h� �0����%�Ӊ h� � ����%�Ӊ h� �����%�Ӊ h� � ����%�Ӊ h� ���%�Ӊ h� ����%�Ӊ h� �����%�Ӊ h� ����%�Ӊ h� ����%�Ӊ h� ����%�Ӊ h� ����%�Ӊ h� ����%�Ӊ h� �p����%�Ӊ h� �`����%�Ӊ h� �P����%�Ӊ h� �@����%zӉ h� �0����%rӉ h� � ����%jӉ h� �����%bӉ h� � ����%ZӉ h� ���%RӉ h� ����%JӉ h� �����%BӉ h� ����%:Ӊ h� ����%2Ӊ h� ����%*Ӊ h� ����%"Ӊ h� ����%Ӊ h� �p����%Ӊ h� �`����% Ӊ h� �P����%Ӊ h� �@����%�҉ h� �0����%�҉ h� � ����%�҉ h� �����%�҉ h� � ����%�҉ h� ���%�҉ h� ���%�҉ h� ���%�҉ h� ��%�҉ h� ��%�҉ h� ��%�҉ h� ��%�҉ h� ��%�҉ h� �p�%�҉ h� �`�%�҉ h� �P�%�҉ h� �@�%z҉ h� �0�%r҉ h� � �%j҉ h� ��%b҉ h� � �%Z҉ h� ���%R҉ h� ���%J҉ h� ���%B҉ h� ��%:҉ h� ��%2҉ h� ��%*҉ h� ��%"҉ h� ��%҉ h� �p�%҉ h� �`�% ҉ h� �P�%҉ h� �@�%�щ h� �0�%�щ h� � �%�щ h� ��%�щ h� � �%�щ h� ���%�щ h� ���%�щ h� ���%�щ h� ��%�щ h� ��%�щ h� ��%�щ h� ��%�щ h� ��%�щ h� �p�%�щ h� �`�%�щ h� �P�%�щ h� �@�%zщ h� �0�%rщ h� � �%jщ h� ��%bщ h� � �%Zщ h� ���%Rщ h� ���%Jщ h� ���%Bщ h� ��%:щ h� ��%2щ h� ��%*щ h� ��%"щ h� ��%щ h� �p�%щ h� �`�% щ h� �P�%щ h� �@�%�Љ h� �0�%�Љ h� � �%�Љ h� ��%�Љ h� � �%�Љ h� ���%�Љ h� ���%�Љ h� ���%�Љ h� ��%�Љ h� ��%�Љ h� ��%�Љ h� ��%�Љ h� ��%�Љ h� �p�%�Љ h� �`�%�Љ h� �P�%�Љ h� �@�%zЉ h� �0�%rЉ h� � �%jЉ h� ��%bЉ h� � �%ZЉ h� ����%RЉ h ����%JЉ h ����%BЉ h ���%:Љ h ���%2Љ h ���%*Љ h ���%"Љ h ���%Љ h �p��%Љ h �`��% Љ h �P��%Љ h �@��%�ω h �0��%�ω h � ��%�ω h ���%�ω h � ��%�ω h ����%�ω h ����%�ω h ����%�ω h ���%�ω h ���%�ω h ���%�ω h ���%�ω h ���%�ω h �p��%�ω h �`��%�ω h �P��%�ω h �@��%zω h �0��%rω h � ��%jω h ���%bω h � ��%Zω h ����%Rω h ����%Jω h! ����%Bω h" ���%:ω h# ���%2ω h$ ���%*ω h% ���%"ω h& ���%ω h' �p��%ω h( �`��% ω h) �P��%ω h* �@��%�Ή h+ �0��%�Ή h, � ��%�Ή h- ���%�Ή h. � ��%�Ή h/ ����%�Ή h0 ����%�Ή h1 ����%�Ή h2 ���%�Ή h3 ���%�Ή h4 ���%�Ή h5 ���%�Ή h6 ���%�Ή h7 �p��%�Ή h8 �`��%�Ή h9 �P��%�Ή h: �@��%zΉ h; �0��%rΉ h< � ��%jΉ h= ���%bΉ h> � ��%ZΉ h? ����%RΉ h@ ����%JΉ hA ����%BΉ hB ���%:Ή hC ���%2Ή hD ���%*Ή hE ���%"Ή hF ���%Ή hG �p��%Ή hH �`��% Ή hI �P��%Ή hJ �@��%�͉ hK �0��%�͉ hL � ��%�͉ hM ���%�͉ hN � ��%�͉ hO ����%�͉ hP ����%�͉ hQ ����%�͉ hR ���%�͉ hS ���%�͉ hT ���%�͉ hU ���%�͉ hV ���%�͉ hW �p��%�͉ hX �`��%�͉ hY �P��%�͉ hZ �@��%z͉ h[ �0��%r͉ h\ � ��%j͉ h] ���%b͉ h^ � ��%Z͉ h_ ����%R͉ h` ����%J͉ ha ����%B͉ hb ���%:͉ hc ���%2͉ hd ���%*͉ he ���%"͉ hf ���%͉ hg �p��%͉ hh �`��% ͉ hi �P��%͉ hj �@��%�̉ hk �0��%�̉ hl � ��%�̉ hm ���%�̉ hn � ��%�̉ ho ����%�̉ hp ����%�̉ hq ����%�̉ hr ���%�̉ hs ���%�̉ ht ���%�̉ hu ���%�̉ hv ���%�̉ hw �p��%�̉ hx �`��%�̉ hy �P��%�̉ hz �@��%z̉ h{ �0��%r̉ h| � ��%j̉ h} ���%b̉ h~ � ��%Z̉ h ����%R̉ h� ����%J̉ h� ����%B̉ h� ���%:̉ h� ���%2̉ h� ���%*̉ h� ���%"̉ h� ���%̉ h� �p��%̉ h� �`��% ̉ h� �P��%̉ h� �@��%�ˉ h� �0��%�ˉ h� � ��%�ˉ h� ���%�ˉ h� � ��%�ˉ h� ����%�ˉ h� ����%�ˉ h� ����%�ˉ h� ���%�ˉ h� ���%�ˉ h� ���%�ˉ h� ���%�ˉ h� ���%�ˉ h� �p��%�ˉ h� �`��%�ˉ h� �P��%�ˉ h� �@��%zˉ h� �0��%rˉ h� � ��%jˉ h� ���%bˉ h� � ��%Zˉ h� ����%Rˉ h� ����%Jˉ h� ����%Bˉ h� ���%:ˉ h� ���%2ˉ h� ���%*ˉ h� ���%"ˉ h� ���%ˉ h� �p��%ˉ h� �`��% ˉ h� �P��%ˉ h� �@��%�ʉ h� �0��%�ʉ h� � ��%�ʉ h� ���%�ʉ h� � ��%�ʉ h� ����%�ʉ h� ����%�ʉ h� ����%�ʉ h� ���%�ʉ h� ���%�ʉ h� ���%�ʉ h� ���%�ʉ h� ���%�ʉ h� �p��%�ʉ h� �`��%�ʉ h� �P��%�ʉ h� �@��%zʉ h� �0��%rʉ h� � ��%jʉ h� ���%bʉ h� � ��%Zʉ h� ����%Rʉ h� ����%Jʉ h� ����%Bʉ h� ���%:ʉ h� ���%2ʉ h� ���%*ʉ h� ���%"ʉ h� ���%ʉ h� �p��%ʉ h� �`��% ʉ h� �P��%ʉ h� �@��%�ɉ h� �0��%�ɉ h� � ��%�ɉ h� ���%�ɉ h� � ��%�ɉ h� ����%�ɉ h� ����%�ɉ h� ����%�ɉ h� ���%�ɉ h� ���%�ɉ h� ���%�ɉ h� ���%�ɉ h� ���%�ɉ h� �p��%�ɉ h� �`��%�ɉ h� �P��%�ɉ h� �@��%zɉ h� �0��%rɉ h� � ��%jɉ h� ���%bɉ h� � ��%Zɉ h� ����%Rɉ h� ����%Jɉ h� ����%Bɉ h� ���%:ɉ h� ���%2ɉ h� ���%*ɉ h� ���%"ɉ h� ���%ɉ h� �p��%ɉ h� �`��% ɉ h� �P��%ɉ h� �@��%�ȉ h� �0��%�ȉ h� � ��%�ȉ h� ���%�ȉ h� � ��%�ȉ h� ����%�ȉ h� ����%�ȉ h� ����%�ȉ h� ���%�ȉ h� ���%�ȉ h� ���%�ȉ h� ���%�ȉ h� ���%�ȉ h� �p��%�ȉ h� �`��%�ȉ h� �P��%�ȉ h� �@��%zȉ h� �0��%rȉ h� � ��%jȉ h� ���%bȉ h� � ��%Zȉ h� �����%Rȉ h �����%Jȉ h �����%Bȉ h ����%:ȉ h ����%2ȉ h ����%*ȉ h ����%"ȉ h ����%ȉ h �p���%ȉ h �`���% ȉ h �P���%ȉ h �@���%�lj h �0���%�lj h � ���%�lj h ����%�lj h � ���%�lj h �����%�lj h �����%�lj h �����%�lj h ����%�lj h ����%�lj h ����%�lj h ����%�lj h ����%�lj h �p���%�lj h �`���%�lj h �P���%�lj h �@���%zlj h �0���%rlj h � ���%jlj h ����%blj h � ���%Zlj h �����%Rlj h �����%Jlj h! �����%Blj h" ����%:lj h# ����%2lj h$ ����%*lj h% ����%"lj h& ����%lj h' �p���%lj h( �`���% lj h) �P���%lj h* �@���%�Ɖ h+ �0���%�Ɖ h, � ���%�Ɖ h- ����%�Ɖ h. � ���%�Ɖ h/ �����%�Ɖ h0 �����%�Ɖ h1 �����%�Ɖ h2 ����%�Ɖ h3 ����%�Ɖ h4 ����%�Ɖ h5 ����%�Ɖ h6 ����%�Ɖ h7 �p���%�Ɖ h8 �`���%�Ɖ h9 �P���%�Ɖ h: �@���%zƉ h; �0���%rƉ h< � ���%jƉ h= ����%bƉ h> � ���%ZƉ h? �����%RƉ h@ �����%JƉ hA �����%BƉ hB ����%:Ɖ hC ����%2Ɖ hD ����%*Ɖ hE ����%"Ɖ hF ����%Ɖ hG �p���%Ɖ hH �`���% Ɖ hI �P���%Ɖ hJ �@���%�ʼn hK �0���%�ʼn hL � ���%�ʼn hM ����%�ʼn hN � ���%�ʼn hO �����%�ʼn hP �����%�ʼn hQ �����%�ʼn hR ����%�ʼn hS ����%�ʼn hT ����%�ʼn hU ����%�ʼn hV ����%�ʼn hW �p���%�ʼn hX �`���%�ʼn hY �P���%�ʼn hZ �@���%zʼn h[ �0���%rʼn h\ � ���%jʼn h] ����%bʼn h^ � ���%Zʼn h_ �����%Rʼn h` �����%Jʼn ha �����%Bʼn hb ����%:ʼn hc ����%2ʼn hd ����%*ʼn he ����%"ʼn hf ����%ʼn hg �p���%ʼn hh �`���% ʼn hi �P���%ʼn hj �@���%�ĉ hk �0���%�ĉ hl � ���%�ĉ hm ����%�ĉ hn � ���%�ĉ ho �����%�ĉ hp �����%�ĉ hq �����%�ĉ hr ����%�ĉ hs ����%�ĉ ht ����%�ĉ hu ����%�ĉ hv ����%�ĉ hw �p���%�ĉ hx �`���%�ĉ hy �P���%�ĉ hz �@���%zĉ h{ �0���%rĉ h| � ���%jĉ h} ����%bĉ h~ � ���%Zĉ h �����%Rĉ h� �����%Jĉ h� �����%Bĉ h� ����%:ĉ h� ����%2ĉ h� ����%*ĉ h� ����%"ĉ h� ����%ĉ h� �p���%ĉ h� �`���% ĉ h� �P���%ĉ h� �@���%�É h� �0���%�É h� � ���%�É h� ����%�É h� � ���%�É h� �����%�É h� �����%�É h� �����%�É h� ����%�É h� ����%�É h� ����%�É h� ����%�É h� ����%�É h� �p���%�É h� �`���%�É h� �P���%�É h� �@���%zÉ h� �0���%rÉ h� � ���%jÉ h� ����%bÉ h� � ���%ZÉ h� �����%RÉ h� �����%JÉ h� �����%BÉ h� ����%:É h� ����%2É h� ����%*É h� ����%"É h� ����%É h� �p���%É h� �`���% É h� �P���%É h� �@���%� h� �0���%� h� � ���%� h� ����%� h� � ���%� h� �����%� h� �����%� h� �����%� h� ����%� h� ����%� h� ����%� h� ����%� h� ����%� h� �p���%� h� �`���%� h� �P���%� h� �@���%z h� �0���%r h� � ���%j h� ����%b h� � ���%Z h� �����%R h� �����%J h� �����%B h� ����%: h� ����%2 h� ����%* h� ����%" h� ����% h� �p���% h� �`���% h� �P���% h� �@���%��� h� �0���%� h� � ���%� h� ����%� h� � ���%�� h� �����%�� h� �����%�� h� �����%�� h� ����%��� h� ����%��� h� ����%��� h� ����%��� h� ����%��� h� �p���%��� h� �`���%��� h� �P���%��� h� �@���%z�� h� �0���%r�� h� � ���%j�� h� ����%b�� h� � ���%Z�� h� �����%R�� h� �����%J�� h� �����%B�� h� ����%:�� h� ����%2�� h� ����%*�� h� ����%"�� h� ����%�� h� �p���%�� h� �`���% �� h� �P���%�� h� �@���%��� h� �0���%� h� � ���%� h� ����%� h� � ���%�� h� �����%�� h� �����%�� h� �����%�� h� ����%��� h� ����%��� h� ����%��� h� ����%��� h� ����%��� h� �p���%��� h� �`���%��� h� �P���%��� h� �@���%z�� h� �0���%r�� h� � ���%j�� h� ����%b�� h� � ���%Z�� h� �����%R�� h �����%J�� h �����%B�� h ����%:�� h ����%2�� h ����%*�� h ����%"�� h ����%�� h �p���%�� h �`���% �� h �P���%�� h �@���%��� h �0���%� h � ���%꿉 h ����%⿉ h � ���%ڿ� h �����%ҿ� h �����%ʿ� h �����%¿� h ����%��� h ����%��� h ����%��� h ����%��� h ����%��� h �p���%��� h �`���%��� h �P���%��� h �@���%z�� h �0���%r�� h � ���%j�� h ����%b�� h � ���%Z�� h �����%R�� h �����%J�� h! �����%B�� h" ����%:�� h# ����%2�� h$ ����%*�� h% ����%"�� h& ����%�� h' �p���%�� h( �`���% �� h) �P���%�� h* �@���%��� h+ �0���%� h, � ���%꾉 h- ����%⾉ h. � ���%ھ� h/ �����%Ҿ� h0 �����%ʾ� h1 �����%¾� h2 ����%��� h3 ����%��� h4 ����%��� h5 ����%��� h6 ����%��� h7 �p���%��� h8 �`���%��� h9 �P���%��� h: �@���%z�� h; �0���%r�� h< � ���%j�� h= ����%b�� h> � ���%Z�� h? �����%R�� h@ �����%J�� hA �����%B�� hB ����%:�� hC ����%2�� hD ����%*�� hE ����%"�� hF ����%�� hG �p���%�� hH �`���% �� hI �P���%�� hJ �@���%��� hK �0���%� hL � ���%꽉 hM ����%⽉ hN � ���%ڽ� hO �����%ҽ� hP �����%ʽ� hQ �����%½� hR ����%��� hS ����%��� hT ����%��� hU ����%��� hV ����%��� hW �p���%��� hX �`���%��� hY �P���%��� hZ �@���%z�� h[ �0���%r�� h\ � ���%j�� h] ����%b�� h^ � ���%Z�� h_ �����%R�� h` �����%J�� ha �����%B�� hb ����%:�� hc ����%2�� hd ����%*�� he ����%"�� hf ����%�� hg �p���%�� hh �`���% �� hi �P���%�� hj �@���%��� hk �0���%� hl � ���%꼉 hm ����%⼉ hn � ���%ڼ� ho �����%Ҽ� hp �����%ʼ� hq �����%¼� hr ����%��� hs ����%��� ht ����%��� hu ����%��� hv ����%��� hw �p���%��� hx �`���%��� hy �P���%��� hz �@���%z�� h{ �0���%r�� h| � ���%j�� h} ����%b�� h~ � ���%Z�� h �����%R�� h� �����%J�� h� �����%B�� h� ����%:�� h� ����%2�� h� ����%*�� h� ����%"�� h� ����%�� h� �p���%�� h� �`���% �� h� �P���%�� h� �@���%��� h� �0���%� h� � ���%껉 h� ����%⻉ h� � ���%ڻ� h� �����%һ� h� �����%ʻ� h� �����%»� h� ����%��� h� ����%��� h� ����%��� h� ����%��� h� ����%��� h� �p���%��� h� �`���%��� h� �P���%��� h� �@���%z�� h� �0���%r�� h� � ���%j�� h� ����%b�� h� � ���%Z�� h� �����%R�� h� �����%J�� h� �����%B�� h� ����%:�� h� ����%2�� h� ����%*�� h� ����%"�� h� ����%�� h� �p���%�� h� �`���% �� h� �P���%�� h� �@���%��� h� �0���%� h� � ���%꺉 h� ����%⺉ h� � ���%ں� h� �����%Һ� h� �����%ʺ� h� �����%º� h� ����%��� h� ����%��� h� ����%��� h� ����%��� h� ����%��� h� �p���%��� h� �`���%��� h� �P���%��� h� �@���%z�� h� �0���%r�� h� � ���%j�� h� ����%b�� h� � ���%Z�� h� �����%R�� h� �����%J�� h� �����%B�� h� ����%:�� h� ����%2�� h� ����%*�� h� ����%"�� h� ����%�� h� �p���%�� h� �`���% �� h� �P���%�� h� �@���%��� h� �0���%� h� � ���%깉 h� ����%⹉ h� � ���%ڹ� h� �����%ҹ� h� �����%ʹ� h� �����%¹� h� ����%��� h� ����%��� h� ����%��� h� ����%��� h� ����%��� h� �p���%��� h� �`���%��� h� �P���%��� h� �@���%z�� h� �0���%r�� h� � ���%j�� h� ����%b�� h� � ���%Z�� h� ���%R�� h� ����%J�� h� �����%B�� h� ����%:�� h� ����%2�� h� ����%*�� h� ����%"�� h� ����%�� h� �p����%�� h� �`����% �� h� �P����%�� h� �@����%��� h� �0����%� h� � ����%급 h� �����%⸉ h� � ����%ڸ� h� ���%Ҹ� h� ����%ʸ� h� �����%¸� h� ����%��� h� ����%��� h� ����%��� h� ����%��� h� ����%��� h� �p����%��� h� �`����%��� h� �P����%��� h� �@����%z�� h� �0����%r�� h� � ����%j�� h� �����%b�� h� � ����%Z�� h� ���%R�� h ����%J�� h �п���%B�� h ����%:�� h 鰿���%2�� h 頿���%*�� h 鐿���%"�� h 逿���%�� h �p����%�� h �`����% �� h �P����%�� h �@����%��� h �0����%� h � ����%귉 h �����%ⷉ h � ����%ڷ� h ���%ҷ� h ����%ʷ� h �о���%·� h ����%��� h 鰾���%��� h 頾���%��� h 鐾���%��� h 逾���%��� h �p����%��� h �`����%��� h �P����%��� h �@����%z�� h �0����%r�� h � ����%j�� h �����%b�� h � ����%Z�� h ���%R�� h ����%J�� h! �н���%B�� h" ����%:�� h# 鰽���%2�� h$ 頽���%*�� h% 鐽���%"�� h& 逽���%�� h' �p����%�� h( �`����% �� h) �P����%�� h* �@����%��� h+ �0����%� h, � ����%궉 h- �����%ⶉ h. � ����%ڶ� h/ ���%Ҷ� h0 ����%ʶ� h1 �м���%¶� h2 ����%��� h3 鰼���%��� h4 頼���%��� h5 鐼���%��� h6 逼���%��� h7 �p����%��� h8 �`����%��� h9 �P����%��� h: �@����%z�� h; �0����%r�� h< � ����%j�� h= �����%b�� h> � ����%Z�� h? ���%R�� h@ ����%J�� hA �л���%B�� hB ����%:�� hC 鰻���%2�� hD 頻���%*�� hE 鐻���%"�� hF 逻���%�� hG �p����%�� hH �`����% �� hI �P����%�� hJ �@����%��� hK �0����%� hL � ����%굉 hM �����%ⵉ hN � ����%ڵ� hO ���%ҵ� hP ����%ʵ� hQ �к���%µ� hR ����%��� hS 鰺���%��� hT 頺���%��� hU 鐺���%��� hV 逺���%��� hW �p����%��� hX �`����%��� hY �P����%��� hZ �@����%z�� h[ �0����%r�� h\ � ����%j�� h] �����%b�� h^ � ����%Z�� h_ ���%R�� h` ����%J�� ha �й���%B�� hb ����%:�� hc 鰹���%2�� hd 頹���%*�� he 鐹���%"�� hf 逹���%�� hg �p����%�� hh �`����% �� hi �P����%�� hj �@����%��� hk �0����%� hl � ����%괉 hm �����%ⴉ hn � ����%ڴ� ho ���%Ҵ� hp ����%ʴ� hq �и���%´� hr ����%��� hs 鰸���%��� ht 頸���%��� hu 鐸���%��� hv 逸���%��� hw �p����%��� hx �`����%��� hy �P����%��� hz �@����%z�� h{ �0����%r�� h| � ����%j�� h} �����%b�� h~ � ����%Z�� h ���%R�� h� ����%J�� h� �з���%B�� h� ����%:�� h� 鰷���%2�� h� 頷���%*�� h� 鐷���%"�� h� 逷���%�� h� �p����%�� h� �`����% �� h� �P����%�� h� �@����%��� h� �0����%� h� � ����%곉 h� �����%ⳉ h� � ����%ڳ� h� ���%ҳ� h� ����%ʳ� h� �ж���%³� h� ����%��� h� 鰶���%��� h� 頶���%��� h� 鐶���%��� h� 逶���%��� h� �p����%��� h� �`����%��� h� �P����%��� h� �@����%z�� h� �0����%r�� h� � ����%j�� h� �����%b�� h� � ����%Z�� h� ���%R�� h� ����%J�� h� �е���%B�� h� ����%:�� h� 鰵���%2�� h� 頵���%*�� h� 鐵���%"�� h� 逵���%�� h� �p����%�� h� �`����% �� h� �P����%�� h� �@����%��� h� �0����%� h� � ����%겉 h� �����%ⲉ h� � ����%ڲ� h� ���%Ҳ� h� ����%ʲ� h� �д���%²� h� ����%��� h� 鰴���%��� h� 頴���%��� h� 鐴���%��� h� 逴���%��� h� �p����%��� h� �`����%��� h� �P����%��� h� �@����%z�� h� �0����%r�� h� � ����%j�� h� �����%b�� h� � ����%Z�� h� ���%R�� h� ����%J�� h� �г���%B�� h� ����%:�� h� 鰳���%2�� h� 頳���%*�� h� 鐳���%"�� h� 逳���%�� h� �p����%�� h� �`����% �� h� �P����%�� h� �@����%��� h� �0����%� h� � ����%걉 h� �����%ⱉ h� � ����%ڱ� h� ���%ұ� h� ����%ʱ� h� �в���%±� h� ����%��� h� 鰲���%��� h� 頲���%��� h� 鐲���%��� h� 進���%��� h� �p����%��� h� �`����%��� h� �P����%��� h� �@����%z�� h� �0����%r�� h� � ����%j�� h� �����%b�� h� � ����%Z�� h� ���%R�� h� ����%J�� h� �б���%B�� h� ����%:�� h� 鰱���%2�� h� 頱���%*�� h� 鐱���%"�� h� 週���%�� h� �p����%�� h� �`����% �� h� �P����%�� h� �@����%��� h� �0����%� h� � ����%갉 h� �����%Ⰹ h� � ����%ڰ� h� ���%Ұ� h� ����%ʰ� h� �а���%°� h� ����%��� h� 鰰���%��� h� 頰���%��� h� 鐰���%��� h� 逰���%��� h� �p����%��� h� �`����%��� h� �P����%��� h� �@����%z�� h� �0����%r�� h� � ����%j�� h� �����%b�� h� � ����%Z�� h� ���%R�� h ����%J�� h �Я���%B�� h ����%:�� h 鰯���%2�� h 頯���%*�� h 鐯���%"�� h 逯���%�� h �p����%�� h �`����% �� h �P����%�� h �@����%��� h �0����%� h � ����%ꯉ h �����%⯉ h � ����%گ� h ���%ү� h ����%ʯ� h �Ю���%¯� h ����%��� h 鰮���%��� h 頮���%��� h 鐮���%��� h 逮���%��� h �p����%��� h �`����%��� h �P����%��� h �@����%z�� h �0����%r�� h � ����%j�� h �����%b�� h � ����%Z�� h ���%R�� h ����%J�� h! �Э���%B�� h" ����%:�� h# 鰭���%2�� h$ 頭���%*�� h% 鐭���%"�� h& 逭���%�� h' �p����%�� h( �`����% �� h) �P����%�� h* �@����%��� h+ �0����%� h, � ����%ꮉ h- �����%⮉ h. � ����%ڮ� h/ ���%Ү� h0 ����%ʮ� h1 �Ь���%®� h2 ����%��� h3 鰬���%��� h4 頬���%��� h5 鐬���%��� h6 逬���%��� h7 �p����%��� h8 �`����%��� h9 �P����%��� h: �@����%z�� h; �0����%r�� h< � ����%j�� h= �����%b�� h> � ����%Z�� h? ���%R�� h@ ����%J�� hA �Ы���%B�� hB ����%:�� hC 鰫���%2�� hD 頫���%*�� hE 鐫���%"�� hF 逫���%�� hG �p����%�� hH �`����% �� hI �P����%�� hJ �@����%��� hK �0����%� hL � ����%ꭉ hM �����%⭉ hN � ����%ڭ� hO ���%ҭ� hP ����%ʭ� hQ �Ъ���%� hR ����%��� hS 鰪���%��� hT 頪���%��� hU 鐪���%��� hV 逪���%��� hW �p����%��� hX �`����%��� hY �P����%��� hZ �@����%z�� h[ �0����%r�� h\ � ����%j�� h] �����%b�� h^ � ����%Z�� h_ ���%R�� h` ����%J�� ha �Щ���%B�� hb ����%:�� hc 鰩���%2�� hd 頩���%*�� he 鐩���%"�� hf 逩���%�� hg �p����%�� hh �`����% �� hi �P����%�� hj �@����%��� hk �0����%� hl � ����%ꬉ hm �����%⬉ hn � ����%ڬ� ho ���%Ҭ� hp ����%ʬ� hq �Ш���%¬� hr ����%��� hs 鰨���%��� ht 頨���%��� hu 鐨���%��� hv 逨���%��� hw �p����%��� hx �`����%��� hy �P����%��� hz �@����%z�� h{ �0����%r�� h| � ����%j�� h} �����%b�� h~ � ����%Z�� h ���%R�� h� ����%J�� h� �Ч���%B�� h� ����%:�� h� 鰧���%2�� h� 頧���%*�� h� 鐧���%"�� h� 逧���%�� h� �p����%�� h� �`����% �� h� �P����%�� h� �@����%��� h� �0����%� h� � ����% h� �����%⫉ h� � ����%ګ� h� ���%ҫ� h� ����%ʫ� h� �Ц���%«� h� ����%��� h� 鰦���%��� h� 頦���%��� h� 鐦���%��� h� 逦���%��� h� �p����%��� h� �`����%��� h� �P����%��� h� �@����%z�� h� �0����%r�� h� � ����%j�� h� �����%b�� h� � ����%Z�� h� ���%R�� h� ����%J�� h� �Х���%B�� h� ����%:�� h� 鰥���%2�� h� 頥���%*�� h� 鐥���%"�� h� 逥���%�� h� �p����%�� h� �`����% �� h� �P����%�� h� �@����%��� h� �0����%� h� � ����%ꪉ h� �����%⪉ h� � ����%ڪ� h� ���%Ҫ� h� ����%ʪ� h� �Ф���%ª� h� ����%��� h� 鰤���%��� h� 頤���%��� h� 鐤���%��� h� 逤���%��� h� �p����%��� h� �`����%��� h� �P����%��� h� �@����%z�� h� �0����%r�� h� � ����%j�� h� �����%b�� h� � ����%Z�� h� ���%R�� h� ����%J�� h� �У���%B�� h� ����%:�� h� 鰣���%2�� h� 頣���%*�� h� 鐣���%"�� h� 連���%�� h� �p����%�� h� �`����% �� h� �P����%�� h� �@����%��� h� �0����%� h� � ����%ꩉ h� �����%⩉ h� � ����%ک� h� ���%ҩ� h� ����%ʩ� h� �Т���%©� h� ����%��� h� 鰢���%��� h� 頢���%��� h� 鐢���%��� h� 逢���%��� h� �p����%��� h� �`����%��� h� �P����%��� h� �@����%z�� h� �0����%r�� h� � ����%j�� h� �����%b�� h� � ����%Z�� h� ���%R�� h� ����%J�� h� �С���%B�� h� ����%:�� h� 鰡���%2�� h� 頡���%*�� h� 鐡���%"�� h� 逡���%�� h� �p����%�� h� �`����% �� h� �P����%�� h� �@����%��� h� �0����%� h� � ����%ꨉ h� �����%⨉ h� � ����%ڨ� h� ���%Ҩ� h� ����%ʨ� h� �Р���%¨� h� ����%��� h� 鰠���%��� h� 頠���%��� h� 鐠���%��� h� 造���%��� h� �p����%��� h� �`����%��� h� �P����%��� h� �@����%z�� h� �0����%r�� h� � ����%j�� h� �����%b�� h� � ����%Z�� h� ���%R�� h ����%J�� h �П���%B�� h ����%:�� h 鰟���%2�� h 頟���%*�� h 鐟���%"�� h 速���%�� h �p����%�� h �`����% �� h �P����%�� h �@����%��� h �0����%� h � ����%꧉ h �����%⧉ h � ����%ڧ� h ���%ҧ� h ����%ʧ� h �О���%§� h ����%��� h 鰞���%��� h 頞���%��� h 鐞���%��� h 逞���%��� h �p����%��� h �`����%��� h �P����%��� h �@����%z�� h �0����%r�� h � ����%j�� h �����%b�� h � ����%Z�� h ���%R�� h ����%J�� h! �Н���%B�� h" ����%:�� h# 鰝���%2�� h$ 頝���%*�� h% 鐝���%"�� h& 逝���%�� h' �p����%�� h( �`����% �� h) �P����%�� h* �@����%��� h+ �0����%� h, � ����%ꦉ h- �����%⦉ h. � ����%ڦ� h/ ���%Ҧ� h0 ����%ʦ� h1 �М���%¦� h2 ����%��� h3 鰜���%��� h4 頜���%��� h5 鐜���%��� h6 逜���%��� h7 �p����%��� h8 �`����%��� h9 �P����%��� h: �@����%z�� h; �0����%r�� h< � ����%j�� h= �����%b�� h> � ����%Z�� h? ���%R�� h@ ����%J�� hA �Л���%B�� hB ����%:�� hC 鰛���%2�� hD 頛���%*�� hE 鐛���%"�� hF 逛���%�� hG �p����%�� hH �`����% �� hI �P����%�� hJ �@����%��� hK �0����%� hL � ����%ꥉ hM �����%⥉ hN � ����%ڥ� hO ���%ҥ� hP ����%ʥ� hQ �К���%¥� hR ����%��� hS 鰚���%��� hT 頚���%��� hU 鐚���%��� hV 通���%��� hW �p����%��� hX �`����%��� hY �P����%��� hZ �@����%z�� h[ �0����%r�� h\ � ����%j�� h] �����%b�� h^ � ����%Z�� h_ ���%R�� h` ����%J�� ha �Й���%B�� hb ����%:�� hc 鰙���%2�� hd 頙���%*�� he 鐙���%"�� hf 這���%�� hg �p����%�� hh �`����% �� hi �P����%�� hj �@����%��� hk �0����%� hl � ����%꤉ hm �����%⤉ hn � ����%ڤ� ho ���%Ҥ� hp ����%ʤ� hq �И���%¤� hr ����%��� hs 鰘���%��� ht 領���%��� hu 鐘���%��� hv 逘���%��� hw �p����%��� hx �`����%��� hy �P����%��� hz �@����%z�� h{ �0����%r�� h| � ����%j�� h} �����%b�� h~ � ����%Z�� h ���%R�� h� ����%J�� h� �З���%B�� h� ����%:�� h� 鰗���%2�� h� 頗���%*�� h� 鐗���%"�� h� 逗���%�� h� �p����%�� h� �`����% �� h� �P����%�� h� �@����%��� h� �0����%� h� � ����% h� �����%⣉ h� � ����%ڣ� h� ���%ң� h� ����%ʣ� h� �Ж���%£� h� ����%��� h� 鰖���%��� h� 頖���%��� h� 鐖���%��� h� 逖���%��� h� �p����%��� h� �`����%��� h� �P����%��� h� �@����%z�� h� �0����%r�� h� � ����%j�� h� �����%b�� h� � ����%Z�� h� ���%R�� h� ����%J�� h� �Е���%B�� h� ����%:�� h� 鰕���%2�� h� 頕���%*�� h� 鐕���%"�� h� 逕���%�� h� �p����%�� h� �`����% �� h� �P����%�� h� �@����%��� h� �0����%� h� � ����%ꢉ h� �����%⢉ h� � ����%ڢ� h� ���%Ң� h� ����%ʢ� h� �Д���%¢� h� ����%��� h� 鰔���%��� h� 頔���%��� h� 鐔���%��� h� 途���%��� h� �p����%��� h� �`����%��� h� �P����%��� h� �@����%z�� h� �0����%r�� h� � ����%j�� h� �����%b�� h� � ����%Z�� h� ���%R�� h� ����%J�� h� �Г���%B�� h� ����%:�� h� 鰓���%2�� h� 頓���%*�� h� 鐓���%"�� h� 逓���%�� h� �p����%�� h� �`����% �� h� �P����%�� h� �@����%��� h� �0����%� h� � ����%ꡉ h� �����%⡉ h� � ����%ڡ� h� ���%ҡ� h� ����%ʡ� h� �В���%¡� h� ����%��� h� 鰒���%��� h� 頒���%��� h� 鐒���%��� h� 递���%��� h� �p����%��� h� �`����%��� h� �P����%��� h� �@����%z�� h� �0����%r�� h� � ����%j�� h� �����%b�� h� � ����%Z�� h� ���%R�� h� ����%J�� h� �Б���%B�� h� ����%:�� h� 鰑���%2�� h� 頑���%*�� h� 鐑���%"�� h� 逑���%�� h� �p����%�� h� �`����% �� h� �P����%�� h� �@����%��� h� �0����%� h� � ����%ꠉ h� �����%⠉ h� � ����%ڠ� h� ���%Ҡ� h� ����%ʠ� h� �А���% � h� ����%��� h� 鰐���%��� h� 預���%��� h� 鐐���%��� h� 逐���%��� h� �p����%��� h� �`����%��� h� �P����%��� h� �@����%z�� h� �0����%r�� h� � ����%j�� h� �����%b�� h� � ����%Z�� h� ���%R�� h ����%J�� h �Џ���%B�� h ����%:�� h 鰏���%2�� h 頏���%*�� h 鐏���%"�� h 透���%�� h �p����%�� h �`����% �� h �P����%�� h �@����%��� h �0����%� h � ����%Ꟊ h �����%⟉ h � ����%ڟ� h ���%ҟ� h ����%ʟ� h �Ў���%� h ����%��� h 鰎���%��� h 頎���%��� h 鐎���%��� h 逎���%��� h �p����%��� h �`����%��� h �P����%��� h �@����%z�� h �0����%r�� h � ����%j�� h �����%b�� h � ����%Z�� h ���%R�� h ����%J�� h! �Ѝ���%B�� h" ����%:�� h# 鰍���%2�� h$ 頍���%*�� h% 鐍���%"�� h& 逍���%�� h' �p����%�� h( �`����% �� h) �P����%�� h* �@����%��� h+ �0����%� h, � ����%꞉ h- �����%➉ h. � ����%ڞ� h/ ���%Ҟ� h0 ����%ʞ� h1 �Ќ���%� h2 ����%��� h3 鰌���%��� h4 頌���%��� h5 鐌���%��� h6 逌���%��� h7 �p����%��� h8 �`����%��� h9 �P����%��� h: �@����%z�� h; �0����%r�� h< � ����%j�� h= �����%b�� h> � ����%Z�� h? ���%R�� h@ ����%J�� hA �Ћ���%B�� hB ����%:�� hC 鰋���%2�� hD 頋���%*�� hE 鐋���%"�� hF 逋���%�� hG �p����%�� hH �`����% �� hI �P����%�� hJ �@����%��� hK �0����%� hL � ����%ꝉ hM �����%❉ hN � ����%ڝ� hO ���%ҝ� hP ����%ʝ� hQ �Њ���%� hR ����%��� hS 鰊���%��� hT 頊���%��� hU 鐊���%��� hV 逊���%��� hW �p����%��� hX �`����%��� hY �P����%��� hZ �@����%z�� h[ �0����%r�� h\ � ����%j�� h] �����%b�� h^ � ����%Z�� h_ ���%R�� h` ����%J�� ha �Љ���%B�� hb ����%:�� hc 鰉���%2�� hd 頉���%*�� he 鐉���%"�� hf 选���%�� hg �p����%�� hh �`����% �� hi �P����%�� hj �@����%��� hk �0����%� hl � ����%꜉ hm �����%✉ hn � ����%ڜ� ho ���%Ҝ� hp ����%ʜ� hq �Ј���%� hr ����%��� hs 鰈���%��� ht 須���%��� hu 鐈���%��� hv 逈���%��� hw �p����%��� hx �`����%��� hy �P����%��� hz �@����%z�� h{ �0����%r�� h| � ����%j�� h} �����%b�� h~ � ����%Z�� h ���%R�� h� ����%J�� h� �Ї���%B�� h� ����%:�� h� 鰇���%2�� h� 頇���%*�� h� 鐇���%"�� h� 逇���%�� h� �p����%�� h� �`����% �� h� �P����%�� h� �@����%��� h� �0����%� h� � ����%ꛉ h� �����%⛉ h� � ����%ڛ� h� ���%қ� h� ����%ʛ� h� �І���%� h� ����%��� h� 鰆���%��� h� 順���%��� h� 鐆���%��� h� 逆���%��� h� �p����%��� h� �`����%��� h� �P����%��� h� �@����%z�� h� �0����%r�� h� � ����%j�� h� �����%b�� h� � ����%Z�� h� ���%R�� h� ����%J�� h� �Ѕ���%B�� h� ����%:�� h� 鰅���%2�� h� 項���%*�� h� 鐅���%"�� h� 逅���%�� h� �p����%�� h� �`����% �� h� �P����%�� h� �@����%��� h� �0����%� h� � ����%ꚉ h� �����%⚉ h� � ����%ښ� h� ���%Қ� h� ����%ʚ� h� �Є���%� h� ����%��� h� 鰄���%��� h� 頄���%��� h� 鐄���%��� h� 逄���%��� h� �p����%��� h� �`����%��� h� �P����%��� h� �@����%z�� h� �0����%r�� h� � ����%j�� h� �����%b�� h� � ����%Z�� h� ���%R�� h� ����%J�� h� �Ѓ���%B�� h� ����%:�� h� 鰃���%2�� h� 頃���%*�� h� 鐃���%"�� h� 逃���%�� h� �p����%�� h� �`����% �� h� �P����%�� h� �@����%��� h� �0����%� h� � ����%ꙉ h� �����%♉ h� � ����%ڙ� h� ���%ҙ� h� ����%ʙ� h� �Ђ���%� h� ����%��� h� 鰂���%��� h� 頂���%��� h� 鐂���%��� h� 适���%��� h� �p����%��� h� �`����%��� h� �P����%��� h� �@����%z�� h� �0����%r�� h� � ����%j�� h� �����%b�� h� � ����%Z�� h� ���%R�� h� ����%J�� h� �Ё���%B�� h� ����%:�� h� 鰁���%2�� h� 頁���%*�� h� 鐁���%"�� h� 送���%�� h� �p����%�� h� �`����% �� h� �P����%�� h� �@����%��� h� �0����%� h� � ����%ꘉ h� �����%☉ h� � ����%ژ� h� ���%Ҙ� h� ����%ʘ� h� �Ѐ���%� h� ����%��� h� 鰀���%��� h� 頀���%��� h� 鐀���%��� h� 退���%��� h� �p����%��� h� �`����%��� h� �P����%��� h� �@����%z�� h� �0����%r�� h� � ����%j�� h� �����%b�� h� � ����%Z�� h� �����%R�� h �����%J�� h �����%B�� h ����%:�� h ����%2�� h ����%*�� h ����%"�� h ����%�� h �p���%�� h �`���% �� h �P���%�� h �@���%��� h �0���%� h � ���%ꗉ h ����%◉ h � ���%ڗ� h ��~���%җ� h ��~���%ʗ� h ��~���%� h �~���%��� h �~���%��� h �~���%��� h �~���%��� h �~���%��� h �p~���%��� h �`~���%��� h �P~���%��� h �@~���%z�� h �0~���%r�� h � ~���%j�� h �~���%b�� h � ~���%Z�� h ��}���%R�� h ��}���%J�� h! ��}���%B�� h" �}���%:�� h# �}���%2�� h$ �}���%*�� h% �}���%"�� h& �}���%�� h' �p}���%�� h( �`}���% �� h) �P}���%�� h* �@}���%��� h+ �0}���%� h, � }���%ꖉ h- �}���%▉ h. � }���%ږ� h/ ��|���%Җ� h0 ��|���%ʖ� h1 ��|���%� h2 �|���%��� h3 �|���%��� h4 �|���%��� h5 �|���%��� h6 �|���%��� h7 �p|���%��� h8 �`|���%��� h9 �P|���%��� h: �@|���%z�� h; �0|���%r�� h< � |���%j�� h= �|���%b�� h> � |���%Z�� h? ��{���%R�� h@ ��{���%J�� hA ��{���%B�� hB �{���%:�� hC �{���%2�� hD �{���%*�� hE �{���%"�� hF �{���%�� hG �p{���%�� hH �`{���% �� hI �P{���%�� hJ �@{���%��� hK �0{���%� hL � {���%ꕉ hM �{���%╉ hN � {���%ڕ� hO ��z���%ҕ� hP ��z���%ʕ� hQ ��z���%� hR �z���%��� hS �z���%��� hT �z���%��� hU �z���%��� hV �z���%��� hW �pz���%��� hX �`z���%��� hY �Pz���%��� hZ �@z���%z�� h[ �0z���%r�� h\ � z���%j�� h] �z���%b�� h^ � z���%Z�� h_ ��y���%R�� h` ��y���%J�� ha ��y���%B�� hb �y���%:�� hc �y���%2�� hd �y���%*�� he �y���%"�� hf �y���%�� hg �py���%�� hh �`y���% �� hi �Py���%�� hj �@y���%��� hk �0y���%� hl � y���%ꔉ hm �y���%┉ hn � y���%ڔ� ho ��x���%Ҕ� hp ��x���%ʔ� hq ��x���%� hr �x���%��� hs �x���%��� ht �x���%��� hu �x���%��� hv �x���%��� hw �px���%��� hx �`x���%��� hy �Px���%��� hz �@x���%z�� h{ �0x���%r�� h| � x���%j�� h} �x���%b�� h~ � x���%Z�� h ��w���%R�� h� ��w���%J�� h� ��w���%B�� h� �w���%:�� h� �w���%2�� h� �w���%*�� h� �w���%"�� h� �w���%�� h� �pw���%�� h� �`w���% �� h� �Pw���%�� h� �@w���%��� h� �0w���%� h� � w���% h� �w���%Ⓣ h� � w���%ړ� h� ��v���%ғ� h� ��v���%ʓ� h� ��v���%� h� �v���%��� h� �v���%��� h� �v���%��� h� �v���%��� h� �v���%��� h� �pv���%��� h� �`v���%��� h� �Pv���%��� h� �@v���%z�� h� �0v���%r�� h� � v���%j�� h� �v���%b�� h� � v���%Z�� h� ��u���%R�� h� ��u���%J�� h� ��u���%B�� h� �u���%:�� h� �u���%2�� h� �u���%*�� h� �u���%"�� h� �u���%�� h� �pu���%�� h� �`u���% �� h� �Pu���%�� h� �@u���%��� h� �0u���%� h� � u���%ꒉ h� �u���%⒉ h� � u���%ڒ� h� ��t���%Ғ� h� ��t���%ʒ� h� ��t���%� h� �t���%��� h� �t���%��� h� �t���%��� h� �t���%��� h� �t���%��� h� �pt���%��� h� �`t���%��� h� �Pt���%��� h� �@t���%z�� h� �0t���%r�� h� � t���%j�� h� �t���%b�� h� � t���%Z�� h� ��s���%R�� h� ��s���%J�� h� ��s���%B�� h� �s���%:�� h� �s���%2�� h� �s���%*�� h� �s���%"�� h� �s���%�� h� �ps���%�� h� �`s���% �� h� �Ps���%�� h� �@s���%��� h� �0s���%� h� � s���%ꑉ h� �s���%⑉ h� � s���%ڑ� h� ��r���%ґ� h� ��r���%ʑ� h� ��r���%� h� �r���%��� h� �r���%��� h� �r���%��� h� �r���%��� h� �r���%��� h� �pr���%��� h� �`r���%��� h� �Pr���%��� h� �@r���%z�� h� �0r���%r�� h� � r���%j�� h� �r���%b�� h� � r���%Z�� h� ��q���%R�� h� ��q���%J�� h� ��q���%B�� h� �q���%:�� h� �q���%2�� h� �q���%*�� h� �q���%"�� h� �q���%�� h� �pq���%�� h� �`q���% �� h� �Pq���%�� h� �@q���%��� h� �0q���%� h� � q���%ꐉ h� �q���%␉ h� � q���%ڐ� h� ��p���%Ґ� h� ��p���%ʐ� h� ��p���%� h� �p���%��� h� �p���%��� h� �p���%��� h� �p���%��� h� �p���%��� h� �pp���%��� h� �`p���%��� h� �Pp���%��� h� �@p���%z�� h� �0p���%r�� h� � p���%j�� h� �p���%b�� h� � p���%Z�� h� ��o���%R�� h ��o���%J�� h ��o���%B�� h �o���%:�� h �o���%2�� h �o���%*�� h �o���%"�� h �o���%�� h �po���%�� h �`o���% �� h �Po���%�� h �@o���%��� h �0o���%� h � o���%ꏉ h �o���%⏉ h � o���%ڏ� h ��n���%ҏ� h ��n���%ʏ� h ��n���%� h �n���%��� h �n���%��� h �n���%��� h �n���%��� h �n���%��� h �pn���%��� h �`n���%��� h �Pn���%��� h �@n���%z�� h �0n���%r�� h � n���%j�� h �n���%b�� h � n���%Z�� h ��m���%R�� h ��m���%J�� h! ��m���%B�� h" �m���%:�� h# �m���%2�� h$ �m���%*�� h% �m���%"�� h& �m���%�� h' �pm���%�� h( �`m���% �� h) �Pm���%�� h* �@m���%��� h+ �0m���%� h, � m���%ꎉ h- �m���%⎉ h. � m���%ڎ� h/ ��l���%Ҏ� h0 ��l���%ʎ� h1 ��l���%� h2 �l���%��� h3 �l���%��� h4 �l���%��� h5 �l���%��� h6 �l���%��� h7 �pl���%��� h8 �`l���%��� h9 �Pl���%��� h: �@l���%z�� h; �0l���%r�� h< � l���%j�� h= �l���%b�� h> � l���%Z�� h? ��k���%R�� h@ ��k���%J�� hA ��k���%B�� hB �k���%:�� hC �k���%2�� hD �k���%*�� hE �k���%"�� hF �k���%�� hG �pk���%�� hH �`k���% �� hI �Pk���%�� hJ �@k���%��� hK �0k���%� hL � k���%ꍉ hM �k���%⍉ hN � k���%ڍ� hO ��j���%ҍ� hP ��j���%ʍ� hQ ��j���%� hR �j���%��� hS �j���%��� hT �j���%��� hU �j���%��� hV �j���%��� hW �pj���%��� hX �`j���%��� hY �Pj���%��� hZ �@j���%z�� h[ �0j���%r�� h\ � j���%j�� h] �j���%b�� h^ � j���%Z�� h_ ��i���%R�� h` ��i���%J�� ha ��i���%B�� hb �i���%:�� hc �i���%2�� hd �i���%*�� he �i���%"�� hf �i���%�� hg �pi���%�� hh �`i���% �� hi �Pi���%�� hj �@i���%��� hk �0i���%� hl � i���%ꌉ hm �i���%⌉ hn � i���%ڌ� ho ��h���%Ҍ� hp ��h���%ʌ� hq ��h���%� hr �h���%��� hs �h���%��� ht �h���%��� hu �h���%��� hv �h���%��� hw �ph���%��� hx �`h���%��� hy �Ph���%��� hz �@h���%z�� h{ �0h���%r�� h| � h���%j�� h} �h���%b�� h~ � h���%Z�� h ��g���%R�� h� ��g���%J�� h� ��g���%B�� h� �g���%:�� h� �g���%2�� h� �g���%*�� h� �g���%"�� h� �g���%�� h� �pg���%�� h� �`g���% �� h� �Pg���%�� h� �@g���%��� h� �0g���%� h� � g���%ꋉ h� �g���%⋉ h� � g���%ڋ� h� ��f���%ҋ� h� ��f���%ʋ� h� ��f���%� h� �f���%��� h� �f���%��� h� �f���%��� h� �f���%��� h� �f���%��� h� �pf���%��� h� �`f���%��� h� �Pf���%��� h� �@f���%z�� h� �0f���%r�� h� � f���%j�� h� �f���%b�� h� � f���%Z�� h� ��e���%R�� h� ��e���%J�� h� ��e���%B�� h� �e���%:�� h� �e���%2�� h� �e���%*�� h� �e���%"�� h� �e���%�� h� �pe���%�� h� �`e���% �� h� �Pe���%�� h� �@e���%��� h� �0e���%� h� � e���%ꊉ h� �e���%⊉ h� � e���%ڊ� h� ��d���%Ҋ� h� ��d���%ʊ� h� ��d���%� h� �d���%��� h� �d���%��� h� �d���%��� h� �d���%��� h� �d���%��� h� �pd���%��� h� �`d���%��� h� �Pd���%��� h� �@d���%z�� h� �0d���%r�� h� � d���%j�� h� �d���%b�� h� � d���%Z�� h� ��c���%R�� h� ��c���%J�� h� ��c���%B�� h� �c���%:�� h� �c���%2�� h� �c���%*�� h� �c���%"�� h� �c���%�� h� �pc���%�� h� �`c���% �� h� �Pc���%�� h� �@c���%��� h� �0c���%� h� � c���%ꉉ h� �c���%≉ h� � c���%ډ� h� ��b���%҉� h� ��b���%ʉ� h� ��b���%� h� �b���%��� h� �b���%��� h� �b���%��� h� �b���%��� h� �b���%��� h� �pb���%��� h� �`b���%��� h� �Pb���%��� h� �@b���%z�� h� �0b���%r�� h� � b���%j�� h� �b���%b�� h� � b���%Z�� h� ��a���%R�� h� ��a���%J�� h� ��a���%B�� h� �a���%:�� h� �a���%2�� h� �a���%*�� h� �a���%"�� h� �a���%�� h� �pa���%�� h� �`a���% �� h� �Pa���%�� h� �@a���%��� h� �0a���% �% H�%� H�%( �%@ �%@ �%@ �%@ A��� H��A��� wK��u�A� �E ���`J H9��WJ �����H�����*�H�H�5m�� �N �� t��-J �M H�% H�% �% �% �% 1�L�� H��� �% �% �% �% �% �% �% �% Ic�H�{H�s H��L�SI��O�|� M)�I���� N� I��L�SL�M� A�z tI�M� L�QI��H9��� L���I�4 H��I�NI�7�z tH�I�7��I��9�vI�NL��H)�H���L�e��KB �A A�9H��H�{�U�@��u'�ǃ�H���T9;E�s1H�{L��H)�H����WI ��ʃ��U�H���T99E�w��qL �lL 1���� H�% L��1��Z���L�,% L��1���L�,% H�% H�% H�% 1�� H��� L��1��V���L�,% H�% H�% H�% H�% H�% �% �% H�% �% �% �% 1���L�$% H�% @ � �UH��H��dH�%( H�E�1�H�E�dH+%( uɺ H�5/ H�=� �����~�� � H�= �� H��� H9�tH���� H��t �� � � � H�=٨� H�5Ҩ� H)�H��H��?H��H�H�tH�Ŋ� H��t��f D � � � ��=��� u+UH�=��� H��t H�=.b� �yo���d����}�� ]� � � � ��w��� � � �H�G H�G H� �wÐ� �AVAUATUHc�SD�oH��H�A�Ic�I��H��I���0d��H��t^H�{L��I��� d��I��H��tNHcCH�� 1�I�<��-���Hc{H��1�H��H��L�����D�k1�L�cL�s[]A\A]A^ø���L���m������ � � �ATU��� S�� ���I��H��t��H���#w����uA�\$L��[]A\�f�L��E1��l��L��[]A\�ff. � f�� �UH��H��l��H�}�l��H��1�]�+���ff. � � �UH���#l��H��]�Zl��f. � � �AVA��AUA��ATD�'U��SD��H��D9gt5H�KHc�H� �H��HCD�1fD�i�h�[D��]A\A]A^�f D �w�@v����x��A����� �92~XATHc�I��UH��SH�BH��H�RH��H��L�0�P�r����xH�MHc�H��IT$�o[]A\� � ����f. � � �AWAVAUATUSH������� I��H��H�WA��1�E1��!H��H��HE�@����A�� H��9] ~NL�$� J�"f�x t�D��f#pt�M��t H��H�L$��H��A��H�UH�L$J�"�@ H��9] �H��D��[]A\A]A^A_� � E1��� � ���Hc7H��{��ff. � � �AWI��H�h� 1�AV� AUATUH��SH���L���u��A�ċE ��~OH�E1�H� }� L�-�x L�5�m D� �f D H�EL��D��L�� L��1��Su��H��A�9] �L��H�fu � 1��1u��H��[D�]A\A]A^A_�f. � D AVAUATUSH�� H� $ H�ĀH�5� dH�%( H��$x 1�I��H�=�� ���H���� H��H��L�l$pL�5o� �f�I�4$H��脾����tH1�H��L��L��H����h����t�H���@���1�H��$x dH+%( u7H�Ā []A\A]A^� L���0Z��H��I�D$����I�|$ ���1���/y��ff. � @ UH��AWAVAUL�oATSH��L��H�� dH�%( H�E�1���v��L�cM��t5L���r��H�E�dH+%( �U H�e�L��[A\A]A^A_]� � L� I��L��L��H���軃��H��L��H���I��H�@!H��H% �H)�H���H9�tH�� H��$� H9�u�� H)�H���� 1�L� � L��H��H������ I���{�M��t)�qz��J� <H�0H�� � H�H�����P�H9�u�L��蕰��I��H��t]H�E1�1�1�L��L���m�������H��P���L��L�s@�}��������L;�P�������L���X��H�CI����� @ H�CL� � � H�L� �'����pw��AVAUATA��USH��1�H��PdH�%( H�D$H1�����xkI��@ �lj�L��A�����艰��H��~ 1�D��L��E1��ķ��H���H�A��A�݉��n��H�D$HdH+%( u H��PD��[]A\A]A^� � A���������v��ff. � UH��AWAVAUATSH��H�� L�?dH�%( H�E�1�I��L��謁��H��I��H�@H��H% �H)�H���H9�tH�� H��$� H9�u�� H)�H���F L��L��H��I���5[��M��t#�{x��J� ,H�0H��H�H�����P�H9�u�M��H L��A�E _PATfA�E萮��H��H��t@��V��H�CH���� L��H�{ ugH� U� �� H�5�� H�=�� �mc�� D L��L�cI�<$H��t_L��P����L��L�k@�D����x9L;�P���u0I�<$�NV��H�CH��t,H�E�dH+%( uaH�e�[A\A]A^A_]�I�|$I��H��u�H���!������V���H�{ t�H� �� �� H�5�� H�=�� ��b�� H�L� �����t��L���C��� � � �H�=E�� ����� �H�=Ք� � ���� �H�=e�� ��� �H�=��� ���� �H�=��� ����� �H�=�� ���� �H��H�5����H�=֞� �%s��H�ޔ� H���f � AUATUSH�� H� $ H��dH�%( H��$ 1�H��H��A������H��t]I��H��I��� S� L��L�<� � 1��9�L��D��H��L���h���H��$ dH+%( uH�� []A\A]ø�������s��ff. � � �H���c��H��tH���f � H�=铉 H���P���� �H���3��H����H��� � � �H��H�5q���H�=��� �q��H�N�� H���f � � �H���`��H��tH���f � H�= �� H������� �H���`��H����H��� � � �H��H�5���H�= �� �uq��H�n�� H���f � � �H���h��H��tH���f � H�=)�� H���P���� �H���Sh��H����H��� � � �H��H�5����H�=��� �p��H���� H���f � � �H��資��H��tH���f � H�=I�� H������� �H��胇��H����H��� � � �H��H�5!���H�=�� �up��H���� H���f � � �H������H��tH���f � H�=i�� H���P���� �H������H����H��� � � �H��H�5����H�=��� �o��H�Ώ� H���f � � �H���s���H��tH���f � H�=��� H������� �H���C���H����H��� � � �AUATUSH��1�H��XdH�%( H�D$H1��H���x\I��@ �lj�L��A��������H��~� 1�L��E1��3�������g��H�D$HdH+%( uH��XD��[]A\A]� @ A��������;p��ff. � � �� ���f�� �1���� D � �AWAVAUATUSH��8 H�t$1�H�T$dH�%( H��$( 1��w����� ��H�D$H�\$ E1�I��E1�E1�H� H��� Ic�A��D��� L��I9��� D�L�@E���� A��� u�M��� L��D�L$L��L�$��U��H���\ fo�$� I��fo�$� fo�$� D�L$fo�$� B8fo�$� fo�$� BL8L�$fo�$ BT8 fo�$ B\80Bd8@Bl8PBt8`B|8pM��1�A� ���� �� H�މ�� ���H��~ L�,H��D�L�@E������ @ Mc�L��O�,>I�u��T��H��t}J�<8L��H�$E��H��$� �US��L�$H�D$L� H�D$C�( L�(E��xWE1���e��H��$( dH+%( uPH��8 D��[]A\A]A^A_� D �{��D� A����L��A���]��E1�f�L���]��H�D$H� ���m�� D � �ATUS�� H��PdH�%( H�D$H1��8���xdI���A�غ@ L��H� w� � 1����L���@ ����E1��H��@A��A����d��H�D$HdH+%( uH��PD��[]A\ÐA��������#m�� � �AUATUSH�� H� $ H��dH�%( H��$ 1�H��H��I���Z��H��t]I��H��I��� S� L��L�� � 1���L��L��H��L���Db��H��$ dH+%( uH�� []A\A]ø�������wl�� � � �� ����f�� �1����� D � �ATUSH�� H� $ H��dH�%( H��$ 1�H��H������H��tXI��H��I��� SL��L�B� � � 1��:�L��H��L����t��H��$ dH+%( uH�� []A\ø�������k���� �AUATUSH�� H� $ H��dH�%( H��$ 1�H��H��I���E��H��t]I��H��I��� S� L��L��� � 1���L��L��H��L����`��H��$ dH+%( uH�� []A\A]ø�������k�� � � �ATUSH�� H� $ H�� dH�%( H��$ 1�I��H�����H���� H�l$H��I��� ATH��L�� 1�� � ���XH��Z1�1��%��Ņ�xoH�� ���У��H��~�$<YtKA<1tE<NtY<0tUA���������a��H��$ dH+%( uEH�� D��[]A\�f D <nt <yu��E1�����D� A��� � E1��A��������i��ff. � � �ATUSH�� H� $ H��dH�%( H��$ 1�H��H���JW��H��tXI��H��I��� SL��L��� � � 1����L��H��L���lr��H��$ dH+%( uH�� []A\ø�������Ai���� �ATUSH�� H� $ H��dH�%( H��$ 1�H��A������H��teH��H��I��� SL�5� � H�� 1��*�H��=� 0D��H�����H��$ dH+%( uH�� []A\�f D ��������h�� @ � �S����H��tAI��H��H�g� PH� �v� � � 1�L�� � H����XH��Z[� @ � ���H��t�H��H��� I��R� D � �H��I��H��� � PL�H 1�� � H�=~v� �9�H��� @ � �SH��H��dH�%( H�D$1��_���H��I�ؾ H��H�9� 1��s������ HI$H�T$dH+%( uH��[��|g��ff. � �� ��'W�� � � �SH��H��dH�%( H�D$1��߱��H��I�ؾ H��H��v 1������ HI$H�T$dH+%( uH��[��f��ff. � �� ��V�� � � �ATH�=�d E1�UH����H��tH��H���Ɔ��H��I��� ���H��L��]A\�� �ATI��H�=�d UH�����H��t1H� �n� H��L��1�H���V��H��A��违��H��D��]A\� @ I�$ E1�H��D��]A\�f. � � �AWAVAUATUSH�� H� $ H�� dH�%( H��$� 1�M��H�x� I��IE���I��I��L��$� H��� PI��L�ù L�} � L��1�� ��Y^��ta�� �� H�満 ���g��H�C� L��L��H��1���{��H��$� dH+%( �� H�Ę 1�[]A\A]A^A_� � �W������ ��$� sdt_t^H��L� �s� L�d� AW� � 諯��L� �s� L��� PAW� L��L��1�H������1��XZ�`���f. � H��L� Us� L��1�SL�p� � L��ATH�����AW����H�� � ��� � �M�����H���H� <� H�.� L��L����z������`d��� �AWAVAUATUSH�� H� $ H��HH�-��� H�|$I��H�t$dH�%( H��$8 1�H�D$ H�D$( H��tH��H��H���֨��A�Ņ��� H�5� H�=�� ���I��H��� H�D$0�D$0 L�t$(H�D$H�\$ L�=;� L��L��H�����H����� H�|$ � �|��H��t�H�h� H����{��H��t�� H�x� L��H�$�\����u�H� $�y2�` H�yL���u��H��t��p�H�=�� H�$�{��H���f���L���*n��H�$H�=�� �4�v{��H���A���H�|$0� H�����H�|$ �R��L���p��H�=2�� H���� L�� �O��H�t$0H��H�� �{n���|$0 �� H�l$0H���m��H;D$�� H�|$H�PH��E1��dG��H��$8 dH+%( �� H��H D��[]A\A]A^A_� � H�� H���Dm��H9�s_H�|$H�PH���G��� @ � � �i���H�b�� H��H���K����(����H�|$� H���ޢ��� ���f � A������Q����a��� �ATUH�� H� $ H��(dH�%( H��$ 1�H��H�t$ H�=� ������xVL�d$D�L$ 1�� L�� � L�9� ���H��L���w��H��$ dH+%( uH��( ]A\� �������� a��f. � f�� �H��� I��H�t$(H�T$0H�L$8L�D$@L�L$H��t7)D$P)L$`)T$p)�$� )�$� )�$� )�$� )�$� dH�%( H�D$1�H��$� L��H��H�D$H�D$ � H�D$H� j� �$ H�8�D$0 螳��H�T$dH+%( uH��� ��1`���� �H�}k� H�8H�{n� H�0H��l� H��f. � � �ATI��UH��S���;N����uL��[]A\� � PA�ٺ H��UL��L�� 1�H��������XL��Z[]A\�f � � �H�=i� H��H�� H�8�Ҳ��f�� �H��� H�T$0H�L$8L�D$@L�L$H��t7)D$P)L$`)T$p)�$� )�$� )�$� )�$� )�$� dH�%( H�D$H��� H��t+H��$� �$ H��H�L$H�L$ �D$0 H�L$��H�D$dH+%( uH��� ���^�� @ � �SH��� �N{��H�K�� H� h� �[�f. � f�� ��+� � AVAUATUS���� Hc�I��L�4� L������I��H���| �XH�xI�V�L��� �3C��H� ����� H��H���L�����~X1�1� @ A�L�H��tA;L�t Hc��A�L�H��H9�u�A�T$9�|&[L��]A\A]A^�f D E1�[]L��A\A]A^Ð1���H� 5� �� H�5~S H�={� �]K��ff. � f�� ��w� � � �1���t&SHclj�H�<� �#���H��t �X� [� �ff. � @ � �H��� ���H��tH� �@����H�H���� �H��t7H���� � ����9�t&�J��tA��u�H��H���f � H��� @ ���u�H� |� �` H�5@� H�=�� �dJ��H� u� �m H�5!� H�=�� �EJ�� D � �H��t/UH���� � �J�9�rk����M 9�t���u�]� D � � ��u�E ��u H��]��K������ ��u�H��e� � � H�=*� H�����|�� �H� �� �� H�5s� H�=� �I�� � � �AWAVAUATUSH��8dH�%( H�D$(1�H�D$ H���b I���F��I�I��H� H���Hf% ���� f���Y E1�E1�L�l$ 1�1�L��L��L�$H�D$ �g���H��H=���wiH�T$ �<-w]H��������H��rM<-L�$I��� I��� �� Hc�I�IH������ �u�L��I�t�� @ H��H9�to9u�E1�L���J��H�T$(dH+%( �� H��8L��[]A\A]A^A_�f�f���)���E1����� L��H�5 � 1�������I��� @ D9��� A� H����H��I9��N���L�|$ A���tI�GH�D$ A�WI��I� H��DA��������{���L�������I���-��� D H�D$ H�zL��1�����I��H=��������H�D$ � <,���H�������H������L9�L�$��������� @ I�̸ L��H�T$I)�L�L$I9�L�T$LB�H� $A�Ic�H����?��I��H�������H�T$L�L$I��L�T$H� $����襂��I���e������� ��tI9���������E1��E���H��b� � � H��� L�L$H�81�L�$��S��L�L$L�$�O�� ��X��I�����X��ff. � � �ATH�=<� USH�� dH�%( H�D$1�H�T$H�t$H�D$ �5_����xAH�|$�7M��H�|$I���H��M��t%H�D$dH+%( �� H�� L��[]A\� D �T ��t��H�ÉŅ�xq�S �t����9�uE��t]Hc�H�<� 蹦��I��H��tE�X1�� f D A�T�H��9���y���f D 1�A�؉ڿ H�5E� �0�����u�E1��O����W��ff. � @ � ������H��t9w� @ Hc��D��� �� H��t�G�ff. � � �� H��t�����f. � � �H��t1��t�f D ����ø �f. � � �H����� D � �H��t1�WE1��$ � A� ��� ��Hc�A��;t�t}��A9�|�A�����D��� @ D�@��f�� �H��t �W1��� �Lc�B;t�t} ��9��1��f D � �f. � �H��ff. � � �H9�tGH����H�����uGHcO;Nu#��~*1��f D H��H9�tD�D�D9D�t��f. � � �f. � 1��ff. � f�� �1�H��t�����ff. � f�� �AT1�I��U1�S��e����� � ���u ��L�����e����L���ĭ��9�|������[]A\� @ � ��GA�������~ ��H�D�D�D��Ð� �H9���H�����uOH��tJD�N�OA9�>��~:��H�WL�D� 1�� � H��L9�t Hc��|�9:u�A9�u� � @ � � � �AWAVAUATI��USH��(�v������^ I��L��L���`������( A�NE�l$A�D �L$Hc��D$H���F���I��H���� E��L$�~ ��� � 1�1��-f. � @�ƃ�A�T��@���D9�}2H��9��� Hc�Hc�A��A�T�A�t�9�}Ɖ��A�T��D9�|�9�~9Ic�L�D$I�<��A��L$)�H�� Hc�I�t���8���L$L�D$A�A)�D9|$�� L��D��L�D$�/���H�|$I���bC��L���L��H��(L��[]A\A]A^A_� � L���xL��H��(L��[]A\A]A^A_����f�M���E1�1�1� @ E�U�IcljL$ A)�I�<�A9�L�D$D��D�T$H�� � HN�Hc�I�t��8��D�T$1�A9�L�D$�L$ DN�G�|���E1�1�����H� >� �� H�5�H H�=� �@��E1��$���ff. � � �AVAUATI��UH��H��SH���C���L���� H���0������� Mcl$�]A9�Hc�IM�H��� ���I��H���� E��~P1�1�1����D��9�}9D9�}4Hc�Hc�A�L��t�9���9�|�Hc�����A� �9�|�f � ��u,E1�L���A��[L��]A\A]A^� D H��[]A\A]A^逼��L���H�I����E1���f. � @ � �Hc�ATUH��H��SH��1�H��t�_�7��I��H��t'Hc�)�1�H��Hc�H��H��H��T��A�D$����L��[]A\� @ � �Hc�H���T>�� �Hc�H��H�D>�ff. � @ � �AVAULc�ATUH��SI�]H��H��辟��I��H��tTH�S�H�x1�M���S��A�D$����E��~'1� @ �����H��t�T� L��H������L9�u�E�t$A�$ [L��]A\A]A^�f D � �1�� ����� �H��t7H���� � ����9�t&�J��tA��u�H��H���f � H��� @ ���u�H� <� �` H�5�� H�=�� ��=��H� 5� �m H�5�� H�=� �=�� D � �H��t?UH��SH����"f. � �J�9��� ����M 9�t���u�H��[]� @ � � ��u�E ��u5�E��~ 1� @ ��H����e��H���3?��;]|�H��H��[]� ?����y� ��u�H��X� � � H�=�� H��Ƹ����y� �H� � �� H�5�� H�=#� ��<��ff. � � �� H��t�G�ff. � � �Hc�H���D>�H��� H�P ��~qAULc�ATI��US1�H�� � L9hv7H9�s2H�H�PI��H��H�l(Hŋ} ��x� F���E ����I��$� H�P H��9��H��[]A\A]� @ �ff. � @ AVAUI��ATUSH��� H�P ��~~Lc�L9pvaH��1�Lc�H��u �Rf D H9�vGH�H�PI��H��Hȋ|(��x-1�L��L���8����u!H��� �KH�P 9�} H��L;pr������[]A\A]A^�f D [1�]A\A]A^�ff. � f�� ��oH�?H�G�oNO �oV W0�o^0_@�of@gP�onPo`�ov`wp�o~p�� H��� ��� H��� H��� �ff. � @ � �SH���� �N* H��tp�oH� H�@@�oKH �oS P0�o[0X@�oc@`P�okPh`�os`pp�o{p�� H��� ǀ� H��� H��� [� � � ��7<�� � � �ATI��U�պ S������) A��I��$� H��tZ��~SLc�1�Lc� @ ��~:L�@1�f D I9�v H9P vH�H�xH��H��H��D(����H��L9�u�H��L9�u�E1�[D��]A\�ff. � � �H��� �@��~.UH��S1�H�� ��H�������H��� ;X|�H��[]��ff. � @ � �SH��H��� �) Hǃ� [�ff. � @ � �UH��SH��H��� H��t8�G��~!1�f D ��H����K���H��� ;_|��*) HDž� H��[]� � � �AWAVAUI��ATI��UH��SH��H���l M���� H��� �� 1�L��E1���Z��A��L���ݢ��D9��� A�D$1ۅ��� H��� L;x�� H9X �� H�H�PI��H��H�T(H�H�D$H��� H9��� H��� H���v L;x�� H9X �� H�H�PI��H��H�D�D(A���t}H��E1�H�uD��H���* A�T1��K>����� H�|$H���A9\$�8���A�wL��I����Y��A��� ��� D A���H���2���H��D��[]A\A]A^A_�A������� � A������h��� D L�-�s� M��������۶��H��s� I��H���l���A���E�t$L���c���H���D��������Y����� @ L�%�s� M���5����H��H�|s� I��H��� ����f D E1��>����K���D� E��t�A���!��� A���������ff. � f�� �H��� t ��� D � � � �H��� H���� ATI��USH��� H���� H�H1���� � H�P 1ۅ�~wf D H9�v\H9�sWH�H�HH��H��HT(��x=H��t#H9oviH9_ vcH�H�GH��H��H�D(H�� I��$� I��$� H�P H��H�H9��H��9��s�����% IDŽ$� []A\� D 1��� � �AWAVAUATUSH��(dH�%( H�D$1�H� r� �D$ �0�F��D$H��� H���z H��� H���i �p �x�` �$ H��� H���P H��� H�\$E1�H�\$H�H���� H�P E��E1����� �� D L9��� H�H�PD��I��I��H�T(H� ��V��A�Ƌ��xUH��� H��t#L9gv|L9 vvH�H�WI��I��H�T(H�1�1�1�H�<$�� �H�t$D��H�<$� ��uYH��� I��H�P H�HD9�~)H��� I9��Q���D���aV���� � 1�� @ I��D9�����1�� � H��$�F���$H�T$dH+%( u H��([]A\A]A^A_ø���ڸ����E�� � � �H��� Hc�Hc�H;psQH;P sKL� H�HL��H��L��D(��x1H��� H��t'H;ps H;P sH�0H�PH�H�D(� � 1�� D � �H�O0�ȃ������PE�H�ʃ�H��҃�����rEփ�t ��� ����f. � � �AVA��A��AUATUSH��H��0dH�%( H�D$(1����Ic�A��H��� H;p�# Ic�H;H � H�PI��H�8f�H��H��H�T(H�,I�D$0H�C CD�E E��� ��� I��$� H��tH;wsH;O sL�H�W��� Ic�H��D���# H��~cH�$I�T$0H�� ��tH�D$H�C� ��tHcȃ�H� �H�K��tHcȃ�H� �H�K��t H�H��H�C 1��f D �3���� ��H�T$(dH+%( �� H��0[]A\A]A^�f D f�H�C ���C�f D I��$� H;r� H;J � H�BH�2I�l$0H��H�D�t(E���� L������ Lc�L��肊��I��H��� L��H��D����! H���� @���� I�D$� � H�C� @��tI���H�SHcЃ�H��I�H�@��t H�I��H�C�A��t H�I��H�C L���B2��1����� H��I��H��H�D(H��H��] �������D�E � ��� @ ������f D � � � �W��� @ L����1��蓠��� ���[����B�����L���ff. � � ���1Ҿ $ ��ff. � � �ATLc�1�UH��SH��� 1���Q���DL;` s[H�HH�I��H��Hȋ|(��xA1Ҿ $ 1�H���^,����u0H��� ���Q��H��� 蠙��9�~ H��� H;Xr������[]A\� D [1�]A\�f � � �H��� �@��~>UH��S1�H������u ��1Ҿ $ H����H��� ��;Z|�H��[]� D 1��ff. � f�� ���1Ҿ$ �~�ff. � � �H��� �@��~>UH��S1�H������u ��1Ҿ$ H���;�H��� ��;Z|�H��[]� D 1��ff. � f�� �AUE1�ATE1�UH��SH��H���# @ A9�}+D��H��$@H�����A��A��H��� �E���E��t�H��D��[]A\A]�f�� �H��� � @ � �H��� � @ � �H�G� � � ���tPATU��S��t<��I���@ ����+ I��$� H��tI��Hc�H���� I��$� H��t 1�[]A\� 1��I��$� �x ��IDŽ$� �ո���ff. � � �SH��H��� �< H��� Hǃ� �u ǃ� [�f � � �H��H��1�@��tH�wH��uH� �����H��t��f�H�H9�s�H�H���� f��H*�H��xuf���H*��Y�H��xCf���H*��^�� �v f/�s�H,�H�� 뗐�\��H,�H�H�9?�� D H���f��H��H ��H*��X�� D H����f��H��H ��H*��X��v���f. � I�Ѓ�f�I��I ��I*��X��@���f�� �Hc�H��HwH�>H��t � @ �ff. � @ � ��g � � �AWAVAUATU��SH��@��H��h HD�` �T$ H��t)Hc\$ L�$[I��I�H��L��[]A\A]A^A_� � HcG0I��H�4$D��H�<@H���| I��H��t�A�G0��~.H�4$M��1�� �H�4$I��`1�D��L��L�4$�g ��A;_0|�@��tM��h L���i���f. � M��` L���P����� �S�@ H���G H�?H�H�@� i��H�{hH�C` 1�HǃX H��)���` ���H�[�ff. � @ � �H�H�FH�BH�H�6H�v�o�f�� �AT�� � I��H��tOI�$H�x@�@ I�D$�@ �zh��I�|$hD��I�D$` IDŽ$X H��)���` 1����H�L��A\� � �H��HD�1�H�H9�HD�� � ATUH��S��� H���� � tk��� H��� � �z4��H�}�!���H��� ��� H��� �� �!,���l:��H��� H��� H�} ����[H�E ]A\� @ H��� H���� ��� twH��� H9��� �3��H��� 螥����� H��� H��� u� � �+��H�}(�+���q��� D H��� �3���d��H��� �1��� H�}�?v������ H��� ��� �s3��H�}H��� �#���H��� H���j�������H��H���A���H��H��I���Ә��M�������L9�������A��$� M�$$L9�u����f � H��� �$��� @ H��� H;�� �����m��� � � ��GH�W��� ��� H�wH�>H�VH�2�Gu� @ ���ff. � � �SH��H��2��H�{ �v2��H�{(�=*��H�C H�{@H�C H�C( [��(��ff. � � �AUATI��UH��SH��H�H9�tI���2��L���ã��H�EH�}(L9�t��)��L���I)��H�E(H�u �EH� H9�t D H���(���H��H�H9�u�H��[]A\A]�f�� �USH��H�_H9�t H��f. � H���8���H�[H9�u�H��[]� � � �USH��H� H9�tNH���f � H�H9�t8H��� H��� H���1����y�H��D$ �Z���D$ H��[]� � H��1�[]� � � �USH��H� H9�tH�� H��耔��H�H9�u�H��[]Ð� �USH��H� H9�tH�� H���z��H�H9�u�H��[]Ð� �H�H�@0� @ � �H�G` H��H�hHLJ� H��)���` 1����H��ff. � f�� �H��� Hc�Hc�H;PspH;H sjH�H�HH�T (H�H�냵�F��aI��L�@H�pI��I��8J�L�`L��H�H��tH�AH�D�`J�T�`H�P��� H��� �H��� L��� � � �AWf�Hc�AVAUATUH��@dH�%( H�D$81�H��� )D$)D$ H;P�� Hc�H;H �� I��H��D��I�Ծ$�H�T$1�E��I���=!��L�D$��tS�ϔ���8uzI��@0uq�E0tkH�t$� D���o��H���tSH�E0H����H��H��H��L�D�L�D$D��D��H��L�����1�H�T$8dH+%( uH��@]A\A]A^A_ø��������5�� @ AWAVAUI��ATA��USH��HH� H�4$D��H�L$D�L$<��E��M�} �D$ M9��� HcD$<M��E��H�D$ I�E@H�D$(�D$;�A�^;����A��� t �|$; �� I��� �t$ �@���D$����{ H�$��D��L��PH��H���� ��� L��$� � H�t$Hc|$�I��� H�|$H;x�P���H�L$ H;H �A���H�HE�H�8H�D�d(A����� H�$E�"�E H� H��tL�T$0H��D��L��L���L�T$0A� 1�D��H�5vj � L�T$0����H�$�L$ H��L�T$0H�t$A��P��xTH��$� � E��u���� I��x f � ��A��� H�|$(D����� ��� +����y H��� H��H�����[]A\A]A^A_�H�� � D��H��IEXH�(1�� ��A�F0u M�6M9��<���H��H1�[]A\A]A^A_� �l$E��D�d$<L��L��D��������x�I��� H�D$H;C�۰��H�|$ H;{ �̰��H�{��H�H�D(I��� H�D�{ �`C��I��� D��C$����M�6�C(M9�������^���f. � L��$� � ���f D 1�D��H�5i D�� L�T$0�:��L�T$01�D��$ A�� ���������H���� �~���f D I��p �l��� @ H��H��[]A\A]A^A_� @ � �USH��H��H� 芊��H�{(����S��H�H9�tO��1�� H��H9�t��� u�H��H9�u�CD+C@9�| 1�H��[]�H�{@�,����y���� @ �CD1�+C@9�}���f. � � �AU��I��H��@ATU��SH����D��H���(��A�ą�x H�� � ��H��IEXH�1��q ��H��D��[]A\A]� � ���H��@H�~�1��g��� � � �H��@�c��� � �USH��H��H��` H��t0�S0��~a1�� @ H��` H�Dm H��H��H��, 9k0�H��h H��t,�C0��~%1��H��h H�Dm H��H��H��� 9k0�H��` �# H��H��h []� �� �H���� ATUH��S�S��H����R��H�} H� H9�t( H�GI��H�CH�H�?H��*��H��H�L9�u��E H�}�;)��H�} �2)��H�}(� ��H�E H�}@H�E H�E( � ��[H��]A\� �� @ � � � �AWAVAUATUSH��HL�o dH�%( H�D$81�H���� H�~ H���� H�~ �� H��H�BZ� H�G8I��L��+���E�LJ��I� A���K(������ E�g0M�'M9�u�M D M�$$M9�t?A�D$0t�I��$� u�I��$� L��P �p�n���y�A��� � I�P �- L����'�����] I�(�P��I� A�ʼn$�%���E�� H�b A�ƉD$ ��H�5�e 1��D$, �7��E���� H�D$,E1�H�D$H�D$0�D$0����E1�L�t$4H�D$�$�D$4�������� D��E��A���f � A��D9$$tfH��E��E��H��t$D��H��L��AV�t$ �q���H�� ��t�L��A������;Q��H�D$8dH+%( � H��HD��[]A\A]A^A_� D E��A��D9d$ �=����T$,A�O0E1�9�t�H�5pd 1�1��?��� D I�(�_O��E�d��2��� D I�(�GO��I� A���˅��E�� H��` �D$��H�5�c 1��D$, ����E���\ E1�H�D$0D�d$L�t$,H�$L�l$4E��� � A��D9d$t]H��E��E1�H���D$8����D��H��L���D$<����AVAU�t$�2���H�� ��t���� D L���x������������ D�d$�|$�� �D$L�t$,L�l$4A�D��D$H�D$0H�$� D)�D$H��D��I��� ���;\$tD�D$0����E1�H����D$4����H��L��L��AVAU�t$�D$(D����H�� ��t�� ���A�O0�T$,9�uE1�����H�5�b 1�1������1��,���A������E1��0�����+��ff. � � �H��8��dH�%( H�D$(1�H� �H�T$H�D$ H�D$H���H�D$ H�<V� �0��H�t$H�G8���H�T$(dH+%( uH��8��k+��ff. � � �H��tH�FX�f���t H��x � @ H��p � � � �H�1�H9�tf�H��� H� ��H9�u� � � � ��G��t-H�H9�t-H��1� � H��� H� ��H9�u� � � 1���ff. � �� �AT1�SH��H��蛞��H��tVH��E1��f D H��耞��H��H��t(H9�� u�1���� H����A��X���H��H��u�H��D��[A\� D E1�H��D��[A\�f�� ���� u � Ɔ� u� D �[�f. � �UH��H��H�c H�} H�EP H��t+H�T� ��E�t�K��H�E �E �����E H�E@H��tH��]�� � ]�ff. � � ��G �����W0H�O@�G H��tH�~X�ff. � f�� �H��S� ��G�D�ff. � � �ATE1�A�̹ U��H��S� S�FH��A��H�G �G1�D�T�L���m���H�H���t�k 1�D�c[]A\�H� ��ff. � f�� �H��t����f��ff. � @ � �H���W� ����O9�t�J��t0��u�H��� ���u�H� $\ �` H�5�\ H�=G\ � ��H� \ �m H�5�\ H�=8\ ���ff. � f�� �H��H�? t�G��tW�W�f D �J�9�r&����O9�t���u�H���f���u�H�����H� \[ �� H�5`\ H�=�[ ���H� U[ �M H�5\ H�=�^ �e�� D � �H�H�� Ð� ��0 uH�WH�H�� �G��t� � H�H�� H;Wu�H��8 u�����f � � ��G���a AWAVAUI��ATUSH��H�H�� H��Q� H�GH��L�'� �W0���� I�E(H)�I�] I;E8� Ic}E1�H�wH�|$I��H9��� ���� I�H�Z 1�I��L��H�5^ � A�����I�E H��L�=�Z H)�L9�r*�z � H�L��1�� H������H��I+E L9�s_H�l$H!�L��Ef��u�H�5 ^ � ���I�](E1�H��D��[]A\A]A^A_�f � H��H������H#D$I�, @ 1�H�5] � �e��H��I+E L9�v��EH)�랸�����A�����뗋\P� ��tI�mL���|l��A������v���H�B/� �3 � H�=�\ H������P� � D � ��G��tH�H�� H�G�f D � ��G���1 AWAVI��AUATUSH���0 �� H�W(H��O� I�.�I�F )�A�ǃ��� H�IcNH��H!�H��L�D= A�XH�\$I��f���� 9��� H�H�H!�H9�tkI�~HI;^Pv$H��� ��H��H���� I�FHI�^P @ A�vD����!��D9�AG�D!�H�A��A�L���o ��H��L�A)�u�M�FHH�D$IF I�F A�~0 uI�F I�FH��L��[]A\A]A^A_�f�H�H�� H�W(��� D E1�� 1��ff. � f�� �I��H��I�0H���) �F(� AWE1�E1�E1�AVE1�AUE1�ATUSH�D$��� @ ��ty��3D�f0A�҉ŋFA9�tuD�NH�FD�V(H�GH�V H�WA��t6H9�t11H�� ��D�v4D�^2H �L�n8I��A�� tL�~PH�FXH�D$� A���N H�^u�[�����]A\A]A^A_� H�wL�OL9�t2M)�L#D$�D��K�8I��H��H��A��@HE�I�L�M�H�wL�O�@ I�� 1�D)�I �I��I�I�[]L�A\A]A^A_ø�����f. � �� �H��� �j��ff. � @ � �SH��H�?�@��H� [� � � �AWAVLc�AULc�L��M��ATI��L��USI��H��H��(���H��t L��L�`A��L�8L�pL�h Hc�H�XH��[]A\A]A^A_�ff. � f�� �H�WH�W1�H��(�$�� � � ���� � AWAVAUI��ATUSH��H�T$H��tr����I��I���f � t+M�M)�tFL��L�����t*��Z��I��M��y�����8t�H��L��[]A\A]A^A_Ð�ˁ��I����f D L��H+L$L9�uM����H� U � H�5�U H�=4Y ����ff. � @ � �H��H�� �*���f. � � �AWAVI��AUATUSH��H��t^A��H��I��H��� � t.H�I�H)�t;L��H��H��D��肖��I��H��y�����8t�H��L��[]A\A]A^A_�f D M���� � �H��H��1����f. � SI��I�ѹ � � H�� dH�%( H��$ 1�H��H���u��H��)� I��H� tX H��A � H�81�����H��$ dH+%( u H�� [��� ��ff. � f�PXH��� I��H�t$(H�T$0H�L$8L�D$@L�L$H��t7)D$P)L$`)T$p)�$� )�$� )�$� )�$� )�$� dH�%( H�D$1�H��$� H��L��H�D$H�=�W H�D$ �$ �D$0 H�D$������ ��J��ff. � AVAUATUSH�� H� $ H��0 dH�%( H��$( 1�H���a �H�����S I��</�p L��$ � L��� '��H���� H�=W �&W��I��H��tL��H���Sc�����{ L���)��H��H���x)��I��H�DH=� �� � I�< � H)�H�5� �5���� I�UH��H)�I�| L�-�� �w5��I�,$M��L��H� �W � L��H��HE�1��e������I H��� ��I�,$L�� L��H� �W L�C H��HE�1��te������ H��$( dH+%( �� H��0 H��[]A\A]A^�- �� D H��$( dH+%( �� H��0 []A\A]A^ÐL�7H� *W L�-�� I��L�� M��IE�1���d������ L���� ���1���H�=�X �4��� @ H��L���~��H��$� L����~�����b���H�$H9�$� �P���H�D$H9�$� �=���� L��L���7���(���� ��H�=�W 1����H��< H�=�T 1����f. � � �H��$� H�8H�=�T H�P� H�pH�H�e6�� D � �H��I��dH�%( H�D$1��?/H�$ tHH��$� H��H� �U H��T � L�@1��c�����t9H�$H�T$dH+%( u H���f�H�D$dH+%( u H��������H�=�V 1����� @ � �ATSH��H��t@�? I��t8�&��L�H��s� f � H��I9�w �;/u�I9�v H��L��[A\�f�E1�H��L��[A\�f�H��L��L)�����H��E� H��t�L�cH��L��[A\� � � �H��#� H�=�E� H��� H�x� 5��ff. � f�� �H�=}E� H��t��� SH� X#� H�{�GS��H��t�8 u H�{[�s��� H��[��f. � � �AUL�-�4 ATL��USH��dH�%( H�D$1�I����R��H�$ H���R��L��H��H���2���H�5�D� L���#���H���� ��H�,$H� T L��R H��HE�H��tI��1�H��� � L���a�����t=H��� ��H�4$L�� �3��H�<$�} ��H�D$dH+%( uH��[]A\A]�H�=�T 1��������ff. � @ � �AUATUSH��H�"� H� L�(H��txH��1� ��H��H�|� u�zHc�H���g��� L�(I��I� �H��H�\�H��u�H��I� L��L����v��L�����H�������[]A\A]� � � �g��� L�(I��뷐� �H��h I��H��$8 H��$p H��$H � L��$P L�D$ L��$X L��$0 H��$@ dH�%( H��$( 1�H��$p �D$ H�D$� L�L$H�|$ �& � �ʃ�L�H�I�T��H��t&H��H��!tQHc���/v�H��H��H�I�T��H��uڃ� t0H�D� L���o���H��$( dH+%( u3H��h � @ H�q!� L�Ѿ H��S H�81������������� @ � �H�?H�6H��H���i\��f � AWI��H�=1P AVAUATUSH��HdH�%( H�D$81��F�D$(��O��H��tOH�Ǻ 1��_��H�=�O f�D$0��O��H��H��t'1�� ��_��f�|$0 f�D$2tf���� D 1�H�T$0�T � �������X �D$0 P �O �|$(9��0 ���Hc�H��I�G1�H�D�H��D$,���� �D$ ��L�-� H�D$ H�D$ f�1�H�5� � �-w�����~ HcD$,D�d$ E1�H�l$H�D$L��A��A�H���GA�O�� D9�t D��H9�GT$(H�CL�� A��H� �1�H����v��Hl$Dd$ E9�t H�CH9�w�H��D��I��H�( � � H�0���H�t$H�FH;t$ tH�D$�9���f � H�D$8dH+%( uKH��H[]A\A]A^A_ù � ����f�|$0 ������D$2f��������������������P��SI��I�ѹ � � H�� dH�%( H��$ 1�H��H���u ��H�� � I��H� tM H��6 � H�81�����H��$ dH+%( u H�� [�����ff. � f�PXH��� I��H�t$(H�T$0H�L$8L�D$@L�L$H��t7)D$P)L$`)T$p)�$� )�$� )�$� )�$� )�$� dH�%( H�D$1�H��$� H��L��H�D$H�=�L H�D$ �$ �D$0 H�D$������ ��?��ff. � � �AUI��ATI��USH��H�z H���b��H��tcL� L��H�xL��H������H�KH�B�D% H�QH9�vHH�t@0H�{H��H9�HB�H�3H������H��t;H�KH�CH�QH�SH�,�H��[]A\A]� D H�CH�SH�,�H��[]A\A]�H�=L ��� D AWAVAUATUH��SH��H��� H�|$H��dH�%( H��$� 1��3��H�D$( H���Q I��H���k H��� ��H�D$�D$L�l$(1�I�ؾ H� �L H��K L���Z������I H�D$0L�5/� H�$ @ L���2��H���� H��H�X� ��H��H��H��� ����u�L�|$(I��L�� H� FL L��M��IE��Z������� L������H�4$H�|$(�4t����u��D$H�� � �� � �p����@�h���H��� ����+T$H��v �|�.exeu��HcD$H�|$Hc�H�4�i+��L����1��H���1���L���.��H�|$(�f��H��$� dH+%( u>H��� []A\A]A^A_Ð�D$ H�-ZJ H�D$ ���H�=�L 1�����P��� �ATI��I�|$ USH�t,1�1� D H�<��� ��I�|$H�� �]H��I;\$r��� ��[]I�$ I�D$ I�D$ A\�f � � �AWAVAUATUSH��L�wM���� I��I���� H�_� � � @ �EH��L9�sBD�m�H�<�N�<�H��I�w�\U����u�L���0 ��I�\$M�t$�EH��J�� L9�r�M��tv1�1�1��f D H�É�QH��L9�s ��H��H��t�p9�uݍQ��H��L9�r��I�T$9�v-)�H��H�<�1�L�� []L��A\A]A^A_��� � H��[]A\A]A^A_�f � H�_�i��� � � �AWAVAUATUH��SH��(L�oM��M���� I��E1�E1�1�� f D I����H�� L��L9��� M9w�� H�UH�� H�$H��H�T$H�xI�GJ�4�H��� T����y�H�CI�t$L9��� H�T$H�D$J� � H�t$J�<����H�UH�$L�mL�d$H�H� H�L��H�H�\$L9��_���L9�v*H�EL�� @ H�<��g���H�EH�� H��H9]w�L�eH��([]A\A]A^A_�f D I��H��� ��� D L��L9�t�I9�v�H�U � J�<�N�,� I�����H�UJ�*H� H� �H��H�H�EH9�w��S��� � �AWAVI��AUI��H�=G( ATI��USH���F��I���AF��H��H��t/H��L��L�����I�~I�v� H� �� ��B��L���~��M���� L���y�H�D$I��� � L�{�: L���%��H��H��t� H��tH��L���<R����tL��L��L��� ���H��u�H�|$���I�|$I�t$� H� E� �PB��L���}��H������H��L��L��[]A\A]A^A_�7^�� � � �AWAVI��AUI��ATI��USH��H�vH���� I�}1�1�1�f D H�lj�H� H9�B�BH��H9�r�I�|$H��t/M�D$1�1� I����H� H9�B�BH��H9�r�H���� �D��L�� H�5FE H��I��H�D$1��l��H�5; � 1���l��L���D��L��H���9���H� X� D�x�t f. � H�3�- ���A��s�H�3� �����L���V�H�3� �y��H�|$����I�|$ u H��[]A\A]A^A_� � H� �� L��H�5�G � 1��Cl��H�5l� � 1��0l��L�����A�Ņ�t�H�3�- ���A��u�H�3� �� ����L����H�3H��� []A\A]A^A_�� �� H�z1�H���u����M��� @ � �AUATUSH��H�oH��tIL�gH��E1�1�� A�EI��H9�s,I�4�H��H���O����u�H��� []A\A]� � H��1�[]A\A]� � �H��H��� H�8�i ��H�� H�8�Z ��� ����� ����H�= 5� H���6}��f D � �H�� � E1�dH�%( H��$ 1�H�T$H��L��$� H��H��$� H�$ HDŽ$� �H�H� 1��H�� L����1�H�5�B H�=�B ��#��H��$ dH+%( uH�� �� ��f � � �H��� U��H�8�j ��H�� H�8�[ ��� �� ��� �� ��H�= 4� �;|�����Q����]��S��ff. � �� �H��� H�x �� �H�=%4� � @ � �USH��dH�%( H�D$H��� H�x �A��H� �3� H��tL� �Y��1�H��T � ���tV�; �9 H�D$dH+%( �W H��[]�f D � H����X����t�H��T � 1��K�H��u �D$�q3� H��u�H�=A ��@��H��H��u�H� NA � H������t H� EA � H�������[���H��(� H�=�2� �3� H��2� H�����H� �(� ��2� ����H��2� �k���������=�2� � �$��� ��W����uK�=y2� �(���H�=���� ��H�=����� ���� H�5�@ H���IL����������P��� @ �=.2� � �8$����A���� ��R2� � D � �H��H�=�? �?��H��u �)2� �ҍB��N D�H��� � � 1�H���O��H��� @ ���tRATI��U��SH��f D ��t9kt/H�{M��tH��t L���K����t�C`H��`��u�[1�]A\� H��[]A\�1�� D AUATUSH��H���?� �G0��u�u� t H��[]A\A]�L�%�� L�-�= � 1�L��I�<$�/���KHc���! I�<$L�� 1����H�H�H�KH��t+�CI�<$���� I�<$H�)? � 1��� ��H�HŋI�<$�� �� �P ���� �C0H�K��H���� H�? ��tH�{ H��> �� � 1��{ ��H�H�f D H���� � )�L�K I�<$1�� L�=? H��> �= ���C1����L�K(I�<$H��1�[L�? ]� A\H��> � A]� ��f�I�<$H�4> � 1����H�H����� � �� ���\���H�> �C0tH�{ H��= �� � 1����H�H�H���,���I�4$� ��K��� ����f. � �� �����f�H�-� � H�u �K��H�K �9 ���H�} H��H��� 1�[� ]A\A]� ��� D �C0�������T��� � H�)� � 1����H�KH�H�H���������f D H�+= �=��� @ H�= ���� @ H�%= ����H�{ H�= ���H��< ���� � �AUI��ATI��USH��Hc_��� = w ���H� � �Icm��� = v_��t��{ D��)�tH��[]A\A]û{ ��u�I�|$I�uH��< H��HD�H��HD�H��[]A\A]��G��f. � �+��H� �,�� SI��I�ѹ � � H�� dH�%( H��$ 1�H��H�����H�6 � I��H� �: H�|$ � H�81��n���H��$ dH+%( u H�� [��M��ff. � f�PXH��� I��H�t$(H�T$0H�L$8L�D$@L�L$H��t7)D$P)L$`)T$p)�$� )�$� )�$� )�$� )�$� dH�%( H�D$1�H��$� H��L��H�D$H�=&: H�D$ �$ �D$0 H�D$������ �n-��ff. � AWAVAUI��ATUSH��(H�L$H�t$�T$��g��L�5M � H�� � I�H�$H��t%H�8H��: � 1��,���I�>���I� H�$I�M H��: � I�]H�81����I�ML�-�: H��u-�~f � H�$H��L�� H�81�����H� H��tS�9 u�L�M��tFL�=�" L�588 L�-�: @ H�$A�8 L��L��IEξ H��H�81��s���L�M��u�H�D$� ��tH�$� H�0�G��H�D$� H�\$1�E1� D I��A��tf D A�U`I��`A����u�I�}XD��L���� �4@��Hc��l�I��H���� Hc�H��H�<@D��)�H��H�L�H�@H�����I�]XH��t �D��M���Mc��AoE K�H��L� �AoMH�AoU P �Ao]0X0�Aoe@`@�AomPhPA�$���| M��L��L�5���1�� f�A�E ����t&I��`��u�Hc�L��` �\4��A�E L��1҅�u�Hc�L��` M���<4��A�$��td @ H�L$H���� �A���� H� ��H�YL�l�L�;A�A�O<-�� ��uOA;D$tuH��I9�u�I��` A�$��u�H�$� H�0��E��H��(L��[]A\A]A^A_�9�f � I�|$H��t L���>C����tI�|$ H��t�L�����H��t��t$L��I��`���뉐��A;D$t�-�e���I�|$H���W���I�w��B�����F���� @ L�d$M��ME�����L��1�L�5[������f D H��H�m� I��L���uJ��H�Ou!H��7 � L��1���������H��ÐH�l7 � L��1��z��������H��ËOH�27 � 1�L���W��������H���ff. � f�H��H��H�pH��tH�@ H��tH�11��f D �p�G0t��t*L� M�@A�8-t ��~(H����pH�rH�0H�r�f�H�w@�f. � H�5�6 �� @ AWAVAUI��ATA��UH��S��H�� dH�%( H��$� 1�H�D$ ��t;H� �� �F0�t,H��$� dH+%( �� H�5�6 �� f D �F0� �U E��A���@tI�U H9�t H���� I�m E���� I�} �� �U ��vx�� u|��s ��uH�UHH��t�� ���6 ��, �t I�} � H�L$D��H��L���k������ 1�H�t$H��U8��E��� @ ���� A��A�� �/ ��L�T$ L�M(�� H��5 L�u5 L� LD��� 1�L�T$�t��D�u0L�T$Ƅ$� ��D���� �� ���� D���A���I ���1 �} �7 ���/ 1�D��H��L��L�T$���L�T$��A��� f. � H��$� dH+%( � H�ĸ D��[]A\A]A^A_� @ H��$� dH+%( �� D��H�5�4 H�ĸ H��[]A\A]A^A_�v���f D �M �Q��� �� H� j2 Hc�H�>��� H�q4 L�� H�5s4 �L$HE����L$I������ H��$� dH+%( �D D��H�5f4 �c���f�I�} ���� D H�Q� H�8E���� H�MM�Ѕ�t"H�h4 � 1�E1��|����� � H�b4 � 1�E1��Z���� D H�U1���u�������f. � 1���u�E@H�U��l��� @ H�UH�E@� ���� ��!ȉ�K��� H�E��� H�EHH���2���� �*���f. � ��� �t I�} �� H�L$D��H��L���f������ H�|$�?-�< H�]H�t$� �-9��H�H�D$�8 ����� @ D��H�5p3 H�����A�����f D ���� �t I�} �@ H�L$D��H��L���������~ H�|$H�t$� �?-�� �@��H�U�H�D$�8 �5����x���H�M���L H� 1�H�UHH��t���tH�UH�H��t �8 �� A�����f D 1���uH�E@H�UH�����f����� �t I�} �x H�L$D��H��L���������� H�|$H�t$� �<���f. � ���` �t I�} �n H�L$D��H��L���������f H�|$H�]H�t$� �?��H�H�D$�8 �%����h������ �t I�} �� H�L$D��H��L���f������ H�|$H�]H�t$� �;��H�H�D$�8 ��������E���9 D�JE���, L�T$ L��2 �� 1�L� �� L�T$�o��L�T$D��L��H��A������G����b���f�D��L��H���2���A���J���f. � �MM��H��0 1�� E1����� ��� � H�EH� ���� � H�E� ��1�1�H��U8��E����� D �t I�} �� D��H��L���+����ËE0���� �E1�� ���H��$� dH+%( �� D��H�5�1 ����L�JM��tqL�T$ L��/ �� 1�L� �� L�T$�Kn��L�T$����H�EH�U@E1���/���H�EH�U@E1�H�� ���H� ����H�U@H����D�J�Q���H�U@H�EE1�H����A�����������H�=Q1 1��:�f. � D�E��t@H�W�� � �N`H��`��t%9Fu�1��z tH�BH�G� �n���f D H�vXH��u�������f � � �PXH��H��t 1�1��x�� �� ��ff. � � �AUATI��UH��H��� H�L$8L�D$@L�L$H��t7)D$P)L$`)T$p)�$� )�$� )�$� )�$� )�$� dH�%( H�D$1�H�=a�� H��H��$� H�D$� H�D$ �$ L�/�D$0 H�D$������t&L�����H��t1�1�L��H����� �� ��H�=-. 1���f. � � �AWAVAUATI��UH��SH���L$H���� H� l�� H�I��1�L�oH�d, � H�;��I�NL�5Y, H��u �pf�I��L�� 1��}�I�M H��tR�9 H�;u�M�E M��tAL�=\ L�5�) D A�8 H�;L��� H� ., IE�1�I���+�M�E M��u�H�3� �u9���U L�5H- ��t �|$ t0A�$9E�� �E`H��`��u�H�������[]A\A]A^A_� L�}M��t�L������L��L��H��H���^���tj� L��L��H9�HF�H���@���u�M�|$L�����H�}L��H��� ����v���1�H������g���f � 1�H������Z����1�H����L���N���H���|���f D � �AWAVAUATUD��SH��H��� �|$H�T$H�L$ L�D$dH�%( H��$� 1�H��t I�8 �X D�l$A���f�A��L�{�� HDŽ$� A��A��L��$� D��$� H��$� D��$� ��$� �$� �� �l ��E��t/M�7A�>-tzH��$� Lc�$� ��$� �� D��$� Ic�Ic�L��H��H�<��n��C�D% Hc�H�� H��$� dH+%( �E H��� []A\A]A^A_� D A�F���y���<-�c I��L��$� <hu���� L��$� H�t$L���.�������� ����� ����� L��$� M���� L�����I��H��vRA�>nuA�~ou A�~-�X H�D$H�Ë ��t1 H�{H��tL��L��������+ D�[`H��`E��u�H�\$��u A�<$h�� H��L���������� ����� ����� L��$� M��u�H�\$�� f D A�D$N�4㉄$� ��$� I��L��$� D�h�D��$� E��� ���H��$� D��$� �7��� A�~ �r M�n���I H�5�) L���"3������ H�5�) L��� 3������ �= L�����H�D$0H���� H�D$0L�t$8�D$T H�\$H��H���D$P L)�H�D$`I�FH�D$( H�D$ H�t$HH�D$XL�|$@M��A��D�3E��u7H�|$( �� H�|$ �� H�[XH��u�L�t$8L�|$@D��� @ H�kH���� H���{���H��L��H��I����� ��� K� 'A���� ����� <=�� H��D��M��H��$� H��$� H���=����� ����� ����Z L��$� �-���L�����L��L��H���o����o H�D$H���� �t$PH�D$(H�\$�t$T�D$P � H��`���� � H��� L�L�l$xH� V& H��' � L��H�D$x L� 1��4������' H�D$ L�=�i L� M���� H�D$ L�=�i L�`�K D L�t$xL��� L��H� �% L��� M��IE�1��3������� L��I�����M�D$�L�t$xL��� L��H� �% M��IE�1��m3������� L���L��I�<$ �y���L�d$xL��� L��H� ^% L�Z� M��IE�1��%3�����t@L�����H�D$xH�t$H��f���f D 1�M�F� H��& ��2������� H�=6& 1����f�L��$� M�7��$� tzHc�$� HDŽ$� �P��$� H��$� L�4����� @ H�t$H�|$� L��� �����M ���H ����� ���� H��$� L�0H�=b� H� W$ H�/H��HE�A�~-� ���H��$� H��% � D� 1��1���������H������H�t$H�|$��� � H�5X% L����.�����C H�5�i L����.���������H�|$H��tH�t$H��$� 1��<��� ����� D A�������} n�L �}o�B �}-�8 L�uL����L��L��H��H�D$h���������H�T$hI� � ����f D �<=�� �������Hc�$� L�t$8D��L�|$@�P��$� H��$� L�4��U���H�\$M��H�t$H�|$L�� � ��H��$� �P��u H�PH��tH�t$1�1��� ����� �@H�t$H�T$x1�� �D$x� ������f D H�t$H�|$1�L��� ��H��$� �f. � L���x�L�H�D$0�C��� H�T$HL��H��������< L���H� L��H�=V# H9�HF������N���A�?n�s���A�o�h���A�-�]���L�t$XL��H��L�������R K� &� ����t$P�|$TL��M��H��! L��" ��H�t$(H��IEЅ�L�NH�t$LD�H�$� �v� H�8R1�H��$ �b�AXAYf D H�t$H�|$1�L���d�����H�|$H� L��H�\$�E������H��$� L��$� H�\$H�x�����I�� -M�7���H�D$�t$PH��HDD$(Dt$TH�D$(H�D$0�t$T�8 t@H�D$`�D$P H�\$H��$� �#����T$PH�t$H��$� D��M���������D$P H�\$��L�t$XL����L��H��H��� �����������D��M���8���H�D$H�l$H� �! D�E��t#H�UH��tH� 1���F���M`H��`��u�H�J� � H�0���� ����H��$� D��$� ��$� �����A��I�����H�\$�D$P �&���H�|$H�����H�t$H��$� � � �����H�%� H��M��L�� H�f � H�81��Z����H�\$�q���H�|$ �6���H�D$ H�H���%���H��H�- c H��H�� 1�H����E��H�S�H��u����H�= " 1���H��� L�� H�" H�81������� ���D��$� L��$� �2���f�� �E��I��1����ff. � @ � �A��1�H�WE��u�v� t�A��ɹ����O��1�� @ �ɍA� H��1��ff. � � �S���T��H��t X0[�f. � � �UH��SD��H���+��H��t��H�h(�� X0���X0H��[]�f. � f�AVAUATUSH��H�� D�g(dH�%( H��$� 1��G, u4��L�l$ ��D���{D��L���57����u@��u��x@A����9Ct}�K, D�c(H��$� dH+%( �� H�Ġ D��[]A\A]A^� ��A���8��t�H�t$�� A�����7�H�� � H��H��� H�81����� D �T$ A�����Ѓ���<�i���A�������Z�����A�Ā��K�����A��A����DE��6�����ff. � SI��L�W � � � H�� dH�%( H��$ 1�H��H�����H�� I��H� � H�H � H�81��:��H��$ dH+%( u H�� [���f � PXH��� H�t$(H�T$0H�L$8L�D$@L�L$H��t7)D$P)L$`)T$p)�$� )�$� )�$� )�$� )�$� dH�%( H�D$1�H��$� H�= H��H�D$H�5G H�D$ �$ �D$0 H�D$������ �= ��ff. � f�� �AVAUATE1�UH��SH�� dH�%( H��$� 1��G,�u �O ���� 1ۨ� E1�u �E���� 1������ =���E��� �E,��Z E���� �} ��� ��q E���} ��� ��� ���� �}��~� �s����}� �� H�}H��t �X������ H�E H���� L� M��u+� � �+H��H�E L�`H�PH�U M���� L��= ���L��H��u�����f D �U�����H�|$�&������ �D$� �E�E,����f D � E���q �} ���� ���6 �}���� E���4 H��$� dH+%( �� H�İ D��[]A\A]A^� � H�|$�%����� �D$A� �E�G��� @ H�|$��%����� �D$ A� 1ۉE �E,���������f D ����H���f D �{���K���f D �|$� �����|$�Y���|$�P���C��� 1�����} �9���E,���H�E0H��t��H�E8H���� H��Љ��\ �� @ � H�=�� 1��[��1�A�ĉ��I���D�������E,������� H�=|� 1���Z��� A�ĉ�����D������E,��j���� H�=F� 1��Z��� A�ĉ�����D���u���h���H�} �E,� �MH��� � �� �;<��D�0E��� �} ���[ ���< �}���R E��� E1�A��A��A��' ������|$���E�������|$ E1�������� D �|$�������f. � �|$ � �����|$����|$ ����E,�Z��� � �|$1�����|$�|���|$ �s���E,� ���f. � � � ����D��� @ H��H�?�:������ � �|$�'���|$ � �����f � �|$����|$ ������f � �|$�����|$���������������������E��uE�} ��u7��uN�}��uA��������}��~������E��uF�} ��t��������}���|$�r���|$ �i��뮋|$A�����X���|$�O���(����|$A�����;���|$ �2��� ����:��H�t$ �� �8���H�UH�=> H��H�E H�01��[���ff. � � �S1�H���q����C,[����� D � �� �R���f�� �UH����>����t]� D H��]�M��ff. � @ � �H��X��f�I��dH�%( H�D$H1��������H��D$(����L�$��D$ �D$H�D$8 �D$,� ���H�T$HdH+%( uH��X���� SI��I�ѹ � � H�� dH�%( H��$ 1�H��H�����H��� I��H� � H�,� � H�81�� ��H��$ dH+%( u H�� [����ff. � f�PXH��� I��H�t$(H�T$0H�L$8L�D$@L�L$H��t7)D$P)L$`)T$p)�$� )�$� )�$� )�$� )�$� dH�%( H�D$1�H��$� H��L��H�D$H�=� H�D$ �$ �D$0 H�D$������ � ��ff. � AUH�W� ATI��USHc�H��H��H�H��HcC�S H�;9�|3�LR0�p��� ��9�L�s Hc�H���M���H��H��t;H�HcCL�,�L�����HcKH�I�E H�<�H��t���CH��[]A\A]�H�=^ 1����ff. � �� �ATH��� SHc�H��HÍG�H���� w5HcCE1�~H�H�t����H���t�kH��D��[A\�A�������1�H�=� �'��� � � �UH��H��� ����H�� ���H�� ���H�� ���H�� ]���f D � �H� E� @�G �E�@��t��@��w�� Ѓ�� � �H� � @�G�E�@��T��@��W�� ��f D � �AWAVAUATUSH�� H� $ H�� H� $ H��X H�t$ 1�H�T$(1�dH�%( H��$H" 1��S�����U L��$@ ��1�L��M�� 1�A� �f D H��Hc�H �L��E1�I9�tSL�p� ���� �PЃ� vԍP���w��WH��H�H ���f D �P����� ��7H��H�H ��f D H�L$���j � L������H���` M�,L��H�L$L�p� ��y� @ A��� L�p� ��x=�� t8L��M9�u�E��u7� L����d��H��~#M�,L��L�p� ��y� D L��E�����E1����b��H��$H" dH+%( � H��X" D��[]A\A]A^A_�f D �� �_���E���V���M9��$ A�6I�F�t$ I9��A �8 L�pA��u �Rf�L�p� ���i����� �`���L��M9�u�E���[���� L������H���C���M�,L���f D E1�L�|$0�'f D L�p� ��xe�� t`C� I��I�� tOL��M9�uׄ�uC� L���H�L$L�\$���L�\$H�L$H���� M�,L��L�p� ��y� D L��B�D 0 �T$ H�|$ H�D$(��A�Dž������A��L���|���H�L$���� � L���� ��H��~mH�L$M�,M�����H�L$��uc� L����w ��H��~<M�,H�L$L�����M��A� ����M��A� � ���� �F���M��A� � �{���M��A� �m������A��������� D UH�=�- H��ATSH��dH�%( H�E�1��Z3��H�E H�5�� 1�� � 4��� �6B��H�='E �*3��H���� H��t-H� ��� L�%�- H�KL�� 1�H����3��H�H��u�H�E�dH+%( uH��� [A\]��A������ff. � UH��AWAVAUATSH��H��HL�odH�%( H�E�1�H�E�H�E� H�E�M���� � I�} �� H�H�5�, 1�I��� �33��H� M�}�M�u�H��H�M�L�}��x��L��I���m��A�tHc�H��H�u�良��H�M�H�u�M��H��x I��H��1�� ���L�� 1�� ��H�u�� L�e�A��L������ ��@��I�M H���D���H�E�dH+%( uH��H[A\A]A^A_]����f � � �U1ɺ H��AWAVAUATA��SH��1�H��HdH�%( H�E�1�H��ڈ H�8�^�H�5[ � � ��A���# D��A� H��H� � H��b� ���L�%e�� �E�M���� H�5�+ L������A�Ņ�tiH�5�+ L��������tPH�� L�� E1�H�5�B � ����1��1��H�E�dH+%( �� H��HD��[A\A]A^A_]� D A� H�s D�(H��ڈ ����� �E����L L�;H�5t� L���J��L�5�� A�ą��� H��� H�E�M��� L��L�����A�ą��� �}��� H�SH�5� H��H�U�����H�U����I H�E�L�HM��t@M�M��t8L��H��L�M�L�E�H�U����L�E�L�M����� M�AI��H�U�M��uȀ:-�s �zh�i �z �_ L��H�5�A � 1��A0��H�E�H�XH��t3H�H��t+L�-�) D H�KL�� 1�H��� 0��H�H��u� �>���`���f����E1��Q��� E���/ H�E�M�yL�E�L�0L��� ��L�E�I��L��L�E�� ��E�dMc�L���-���L�E�L��L��I��H�Wu H��1����L�� 1��0 ���}�L�kH�s��A��L��A���T������ � H� �� M������� � H��H�����H�; u����f � E1���� � H�E�H�E�L�0M�����L��� 1�A� H�5�( ��.���8���f. � H�=1@ E1���-������ @ L��L��H�5\( 1�� L�M��.��L�M�M���� � H�}���������f. � L��H�5@ � 1��J.��H�E�H�XH���8���H�L�-�' H���%���f D H�KL�� 1�H��� .��H�H��u���� @ H��H�5�' H�U����H�U��������L��� 1�A� H�5�? �-���&������� � �UH��ATSH���3�� dH�%( H�E�1���t0H��� ��H�XL�$�� @ H���8� ����H��L9�u�H�E�dH+%( u H��[A\]��{��ff. � � �UH��AWI��AVAUATSH�� dH�%( H�E�1��=��� �� A�G A� � H�5 � Dž\��� ��X����,��H���� H��X��������� ������� A�G��tKE1�L��`���A�d � 1�f D D��Hc�A�)�L�Hc�� ����xAÃ�c~�A��E9ww�H�E�dH+%( uGH�Ĉ 1�[A\A]A^A_]Ë����+���H�5) � 1�� ��H�5�( � 1�� ���9��H�5�& � 1�� ��f D � �U� H�5�� H��AWAVI��AUATSH�� �dH�%( H�E�1�A�FDž\��� ��X����>+��H���/ H��X��������� �������� fomj ��� �E�SSSS)�`���)�p���)E�)E�)E�)E����� DžH��� A�FL��`�����tnDžL��� �d f�D��L���E1�f D Ic�H��C�|� H)�L��*����xVA�A��c~݃�L���A�F��L���9�w���H�����H���9 9� w�H�E�dH+%( u'H�Ę 1�[A\A]A^A_]�H�5p' � 1�� �����H�5�$ � 1�� ��H�5$' � 1��� ��f�� �UE1�H� A�� H�Z�� H��AWAVAUATSH�� dH�%( H�E�1�������� �<���H������H�w�� H���z �=t�� H���� 1Ҿ � H��8����C������ �=D�� � H��@����u������ �="�� � � � � �� ���6 Dž��� L�5 � fn�<���H�ÿp f:"�@���H�����f֍��,��I��H���J H��� H�����L��P���H�L�:H��� L�xI�I�G H�����H������H��H���I�WH����H�����( ����I��H���� I��=I�� M�&L�`I�$M�t$�� H�����j����uz�� fn�H���f:"�L����������=�� A�D$AD$um�#�������� ���� L�����1��F�f D H��8����� �����^����=�� H� % � H�5�$ HD�1���� � L��舵�����3 �K ���L��H��������) L��H�y���L��H���4����� L�������L���H�������=� ��� H������H��H9��������H�����H����L�%d���H@ H������H����=�� A�G I�G�7 �r"�������W ���q L������1���H����1Ҿ � �@�����J������ ��H���H��艽��H������H9��������F��� � 1Ҿ � H��@����`@�����l����= � ���L�%����� L������L�� ������� ��� ������1�L�������t1f � ��8���� L�����H���@ ��9 �� w�1�H������ ����D���� L���%��H���� �_� 1�L�� �����u*�Q � L��訥���� ����g ��9 *� v)�=%� H�� tЉ�L���H�<�� ��9 � w�L��1��}��L�� ���H��(���L+����H+����y I��H��@B H�Eˈ ���� L�5�3 � �=�� � L�-� L��H�5�; IE�1���$���y� M��={� ME�H�5p" � 1�� �����$��H��H��?L��H��S㥛� H�5i" � H��1�H��H)�I��H�C" �$��H�=� L�-9� �t���H�=-� H� L9�t# D H�GI��H�CH��M���H��H�M9�u�H�=�� L�-�� H� L9�t" @ H�GI��H�CH�����H��H�M9�u�H�E�dH+%( �� H�� 1�[A\A]A^A_]� L�m�L��脱�����/ �K � ��L��H��������% L��L��L��H���0����� L����H��H;������F����=� u$H�����I��lf � �;H���%���I9�u��� ������������(9 �� ��� ��H� �� ��� @ ���� H��H��?� H��S㥛� H��H�5� 1�H��H��L��H)���"���O���H�5� � 1��c��H�5- � 1��P��H�5� � 1��=��H�5� � 1��*��H�5� � 1����H�5� � 1����H�5v � 1�����H�2ˈ H�( � H�81��t���� �J�H�5� � 1�����R���f�UH��AWAVAUATSH�� H� $ H��HL�=�� dH�%( H�E�1�Hc�I�<�H���� L�%f� M�,�M���I �=r� �� �g1��A��L����� � 1�L��& � L��� :��L�������=.� A�}(� I���� H�5o 1���Dž��� L��L�������� ������H�����A9��� 1�H�U�dH+%( �� H��H [A\A]A^A_]� D �� 1�蔴��A���8��� @ H�5� 1�� �Dž��|����{ ��D� A���~ I��H�5C8 � 1�D����� ��D����A�� u �~�����u2������V���� �F���I��I��H�������� ��D� �N @ H�=� �\ ���f. � A�}(H����1�� H�51� �R��Dž�����H����D�I��H�5�7 � 1�D������ ��D����A���F���L����H� � L���4������2���I� �L�� H�5a7 � ������I�U H�5� � 1��x ��������T���詾��f � � �UH��AUATSH��H���?dH�%( H�E�1��E� � ������� ��߈ E1�L�mԅ�~9f D ���uJ�{� L��A������{� L��� ��D;%w߈ |�H�E�dH+%( uDH��1�[A\A]]Ð�{� L��A���\ ���{� L���<���D9%-߈ �봐�C ��Ž�� D � �UH��H��AUATSH��dH�%( H�E�1��x���H���� �, H��I�����H��H��t_� L���L���H�{H��� I���9���H��� M��t]H��tXE1�L�����H�E�dH+%( �� H��D��[A\A]]� @ H��ƈ L�� H��5 A�����H�81����H��ƈ � � H�= A��H��\&���H�kƈ � � H�=� A��H��6&���d���蜼��ff. � �� �Uf�E1�H� M�� H�f�� H��AUATSH�� dH�%( H�E�1�)E�)E�)E���H�}�����H�}�����1�H��p�������E��=�� �E� �E� �E��E��E��E��E��E��E��4 L�%M���H�M�1�H�}�L���)��H�M�H�}�L��1��)��H�}�1��.���H�}�1��#���H�}�1����L�e�H�]�L+�p���H+�x����� H�=�� ���H�=�� �4���H�=�� ���H�=�� � ����}� uT�}� uNH�! ����� ���� H��H��?� H��S㥛� H��H�5� 1�H��H)�H��L������H�E�dH+%( �� H�Ę 1�[A\A]]� � I��H��@B �<��� � ����A�ą�� H�}�����1����=� H� * H� Y� ��ۈ HD�H�5b3 � 1�Mi�@B �'��H��L�� H��S㥛� H�5� H��H��H��?H��H)�1�I��H�� ����I��� f���I*�f��f(�� � �*Uۈ H�5a ��X����^����f� 1��**ۈ ��X����^ Z H�57 �^��,��n�����f � H�}����H��l���1�D���& �������L��A��f��H��L ��H*��X��J���H�È H�� � H�81��D���� ���5��� D � �UE1�H� ��� H���� H��AUATSH��HdH�%( H�E�1����H�}�1������Eڈ ��~1� �����; .ڈ |�H�}�1����L�e�H�]�L+e�H+]�y I��H��@B H�y�� ���tc���Y H��H��?� H��S㥛� H��H�5 1�H��H��L��H)�� ��H�E�dH+%( �9 H��H1�[A\A]]�f D ��و H� � H�5� 1�� Mi�@B ����H��L�� H��S㥛� H�5G H��H��H��?H��H)�1�I��H�O ���I�xvf���I*�f��f(�� � �*و H�5 �M��^��V��f��M�1��*�؈ �^ �W � H�5H �^��,��"����� D L��A��f��H��L ��H*��X��t���H��� H�� � H�81�� ���� ���� ���ff. � f�� �UE1�H� a�� H�z�� H��AUATSH��HdH�%( H�E�1���H�}�1�����؈ ��~1� 1����6�; � |�H�}�1��s��L�e�H�]�L+e�H+]�y I��H��@B H�G�� ���ta���W H��H��?� H��S㥛� H��H�5� 1�H��H��L��H)�����H�E�dH+%( �7 H��H1�[A\A]]� @ �^ H� � H�5� 1�� Mi�@B ���H��L�� H��S㥛� H�5 H��H��H��?H��H)�1�I��H� �c��I�xvf���I*�f��f(�� � �*�ֈ H�5� �M��^��&��f��M�1��*�ֈ �^ �U � H�5 �^��,��������� D L��A��f��H��L ��H*��X��t���H���� H�� � H�81����� ����ݴ��ff. � f�� �UE1�H� 1�� H�J�� H��AUATSH��HdH�%( H�E�1��j�H�}�1��o����Ո ��~O1�����Dž��� u 1��K� 1�1�������� ��' t��; �Ո |�� f���Ո ' H�}�1�� ��L�e�H�]�L+e�H+]�� H�溈 ���� �ZՈ H� � H�5� 1�� Mi�@B ���H��L�� H��S㥛� H�5 H��H��H��?H��H)�1�I��H� �_��I��� f���I*�f��f(�� � �*�Ԉ H�5� �M��^�� ��f��M�1��*�Ԉ �^ �S � H�5 �^��,�����H�E�dH+%( � H��H1�[A\A]]�f. � I��H��@B �������� H��H��?� H��S㥛� H��H�5a 1�H��H��L��H)��s��뇐L��A��f��H��L ��H*��X�����H�2�� � � H�=l H�� ��� �G��H��� � � H�=O H������ � ��H�� H�� � H�81�� ���� ��������� �UE1�H� q�� H���� H��AUATSH��XdH�%( H�E�1���H�}�1�����%ӈ ��~d1�L�%� �f. � ��; ӈ }DL�e�H�E� � ���Dž��# �� 1�1�������� ��' u���҈ ' H�}�1��6��L�e�H�]�L+e�H+]�y I��H��@B H� �� ���td���� H��H��?� H��S㥛� H��H�5� 1�H��H��L��H)����H�E�dH+%( �� H��X1�[A\A]]� � � ҈ H� � H�5t 1�� Mi�@B �a��H��L�� H��S㥛� H�5� H��H��H��?H��H)�1�I��H�� �#��I�xvf���I*�f��f(�� � �*�ш H�5� �M��^�����f��M�1��*oш �^ KP � H�5� �^��,������� D L��A��f��H��L ��H*��X��t���H�j�� � � H�=� H��9��� ���H�u�1�L������ � H�(�� H�=� H����� �G��H��� � � H�=B H������ � ��H�� H�� � H�81�� ���� ��������� �UH��H��AVAUI��ATI����SH��0L�wH��dH�%( H�E�1�A��H�}�1�����%Ј ��~ 1� � ��L��L���A��9 Ј �H�}�1��w��H�U�H�E�H+U�H+E�y H��H@B f��*�ψ M��xRf���I*��Y�f��f���H*��H*��^ �N �X��^�H�E�dH+%( u0H��0[A\A]A^]� � L��A��f��H��L ��H*��X����� � � �UH��AWAVI��AUI��H��ATI��1�SH��8L�L��dH�%( H�E�1��R���L��L��L��A��H�}�1��{����Έ ��~ 1� � L��L��L����A��9 �Έ �H�}�1��F��H�U�H�E�H+U�H+E�y H��H@B f��*�Έ M��xQf���I*��Y�f��f���H*��H*��^ RM �X��^�H�E�dH+%( u/H��8[A\A]A^A_]� @ L��A��f��H��L ��H*��X���Ǭ�� � � �UH��AWAVAUI��ATI��H��SH��1�H��(L�wL��dH�%( H�E�1��"���H��L��L��A��H�E��=�ډ � H��H�E���H�E�H�E���͈ ��~"E1�f D H��L��L��A��A��D9=�͈ �H�u��=5ډ � �s�H�E�H+E�H�U�dH+%( uH��([A\A]A^A_]���� � � �UH��H��AWAVL�u�AUATI��SH����H��(L�oH��dH�%( H�E�1�A�Ջ=�ى � L�����H�E�H�E���̈ ��~$E1� � D��H��L��A��A��D9=�̈ �=iى � L����H�E�H+E�H�U�dH+%( uH��([A\A]A^A_]�����f � UHc�H��AWAVAUI��H�vATSH��H��(�E�dH�%( H�E�1�H�L��L�<�� ���I�OI�H�5 I�Ŀ 1��r ��M���m E1��{ �L H�m�� � ���{ �=�؉ L��L��L��L���� �SH� @�� 1������ ��u?�=l؉ �Z H���� f��H*�� � �^E�H�5� �� �� D L���Й��H�E�dH+%( � H��(L��[A\A]A^A_]駙�� � �SH� ��� f����l����=� �� � �I f/�� � �I ��I f(��Y�f/��� � �I �Y�f/��! f(�� � H�5 � ���:���f�L��蘆��I��H�������H��͈ H�5�" � 1�E1��� ������f. � H��͈ H�5q � 1�� ���f����H�5� � � � ����� D H���� f��H*�� � �^E�H�50 �c �����f D H�5- � � �B ���e��� D H��f�H��H ��H*��X��"���f. � �Yʿ � H�5 f(��������� D H��f�H��H ��H*��X��L���f. � f(�� � H�5� ��������ܧ��ff. � �UE1�H��AWAVAUI��ATSH��(H�JH� �� dH�%( H�E�1��j���=�Չ tA��H�����I��A������������H�5�ԉ �* 1��ћ���sՉ A�ą��� H�=�ˈ ���f���* �Ȉ I��H���� f��H*��Y��M�M���� L�5�ˈ A�>a� I�] �E� H�;H��H���� D H�5�& L������t-A�>huA�~ t L��H�5� � 1��j��f. � H�=� � L�%� �h��I�E H�H��t* @ H�HL�� 1��%��I�E H�H��H�H��u�A� �@f. � H�;H���E�H���L���L����A�ą�u��E��u�L��L�����H�E�dH+%( � H��(D��[A\A]A^A_]� D A�~l����E�fA��l����I�E H�8 t�E1�� @ �E�D��L��L��A�����I�E H�H��H��u��y��� ����8&�� H��� � � H�=j H������C��� D L��H��f��H ��H*��X��Y��M�M��� ���H���� � H� �Ɉ H�� A� H�81���������H� �� H�� � A���01�����R��� @ � �UH� �fHn�H��H��0dH�%( H�E�H�,�� H�U��E�H�E�H�����fH:"�H�Ӎ� H�E�E����H�U�dH+%( u���P���� �UH� d���fHn�H��H��0dH�%( H�E�1�H��6� H�U�H�E� H�E�H���fH:"�H�M�� H�E�E�� ���H�U�dH+%( u���ڣ��f. � � �U1�H��SH��H� b�� dH�%( H�E�1�� Ӊ H���|���H�ݯ� �oH�B�� �of��fo ZC fH:�f��H��y H�E�dH+%( uH�]����J���f. � � �UH��AWAVI��AUL�-X҉ ATSH��L�gL��dH�%( H�E�1�����-҉ �� L��H�=_щ L�=� 裑��L���˻���UĈ D ���� 1�L�-/Ĉ � H��I�V��E1�j E1��� �� H�4���щ 1����A�} ZYu��t � ���8 t L��1��* ����È ��I��9�w��=�щ t�M�fH�E�dH+%( u.H�e�1�[A\A]A^A_]À=�щ u��H�=�Љ �������� ���f. � � �UE1�H��AWAVAUL�-X�� ATL�%/�� L��SL��H�� dH�%( H�E�1�������� � ��H����H���� L��0���1�� L���H�H��8�������1�L�� H�����H��0����S��=� � D�%� E���� D�� ��H����H���7 �=� D�5� H� k �F D�-� L����{��H��I��D��AV��H�5� E�� 1����f�_AX)�ω fo�@ H�=�ω H��ω �ω ����H�=Lω ����H�= ω ����� L����ω ���H�=��� 1��I����$���Hc�H��H��?���D� �� H��L�,� I��1�E���� @ A�܋=��� � I��L���A� $�~�I�D$H��� L��1�L��蓢��H�����'���1�H����A����A���������H�H��H��L9�sH��� H��I �L��L��L���a������ I�|$L��H�J���L���R �����R ��9 � �;���L��賓��L�����H�=�Ή �/����5aΉ ��t" D H�5iΉ H�=�͉ ���� ?Ή ��u�H�=�͉ 臫��H�=@Ή ����=}�� �P ��H� ��� 1��LΉ H���ȳ��H�)�� �oH� ��� �of��fo �> fH:�f��H��y �&�� L����E1��t, @ D��1�H��I�|������� A��D9% w�H�=͉ E1�L�-O͉ �ʜ��H�=�̉ 辜��H�=w͉ �R������� ��u>� ��M��H�5� 1�L��� D������I�~A���s{��D9%x�� vzH� E��E1�I��L���H��~ I�F1�H��I��L��L���J ��H�3�� �8 u��8�� I�NE����x���M��D��H�5� 1�� �O����z���f. � L���(���� �� f/��� �L,�L���I���H�M���� f���I*����A��L�� �=��� H�b� H�� HD�H�5� � ����H����辌��H����貌��H�E�dH+%( � H�e�1�[A\A]A^A_]�f D �̉ � H� � ���f��\�L���L,�菺��H�I��?M���A���L��L��f��H���H ��H*��X��)���H������� A��� ���� ���������H�5�� � 1����f D L���p���H�5�� � 1��m��L���U���H�5m� � 1��R��H�5�� � 1��?��H�5r� � 1��,��L��L��聣��輛��f. � f�� �UH��H��dH�%( H�E�1��F̉ H�E�dH+%( u���x��� � � �UH��ATL�%�ˉ SL��H��dH�%( H�E�1��#����-�ʉ tXL��H�=@ˉ H� �ˉ ���L��� ���D�%�ʉ D H��1�D��E1�j E1�H�� 1��`���ZY��t�1��R���H�=+ˉ ���� @ � �UE1�H��AWAVAUL�-與 ATL�%��� L��SL��H�� dH�%( H�E�1��]������ ����I��H���� L��0���1�� L���H�H��8���贾��1�L�� H�����H��0����'���=»� �� D�%��� E���� D�� �}�H��ʉ H��� �=��� D�-��� H� ?� �Q �] ��H��I��D��AU��H�5� � L� �ʉ 1��u���fo�9 f��AYH�=0ʉ AZ) 'ɉ 8ɉ ) Yɉ jɉ H�ɉ H�Lɉ � ��H�=�ɉ 蛿��H�=dɉ 菿��H�p�� Dž��� D�E���� f��=�ɉ �� H��ɉ L���H������ɫ������ Hc�H�߉kȉ H��?�.��D���� H��L�,� I��1�E���� D L���0���L��1�L���S���L�����1�L��A����A����ר����H�H��H��I9�vH��� H��I �L��L��L���) �����T H�������H���L��H�<�1������� L�������; ƹ� �\���L���l���H�=�ȉ ���=~lj ��t#f D H�5�ȉ H�=Bȉ 譆���5[lj ��u�H�=�lj E1��D���H�=]ȉ 踰����� ���H�����1�萬��D�5E�� E��tL� lj E1��� � H��� *�� E1�E1�j ��1�H�5;ȉ �� �ً��ZYA�D95��� u�E��1�H����L�-�Ɖ �#���H����L��L��H+����L�%�Ɖ H��@B HH����L��H������=��� �0 ���� 1ۅ�t+ @ H��lj ��1�H�<��L������� ��9 g�� w�H� ꠈ ����������9�}���H�=�Ɖ ����H�=�Ɖ ����H�= lj 虆��L���1|��L��fH~��d���L��������|�������fHn�fI~�f(�� ��fIn܋ ڷ� H�5O �H,�f(ȿ � fHn��^6 ����H�=�Ɖ �ƅ��L�����H�E�dH+%( �* H�e�1�[A\A]A^A_]�f. � �����f�D�� D�S�� H�5� �H*ÍP� �^6 �V��������ĉ � H� � ���L�%Dʼn L�-�ĉ ���L�������� A���8���� �ؿ��������H�5�� � 1���� D L���p���H�5�� � 1��m��L���U���H�5m� � 1��R��H�5�� � 1��?��H�5� � 1��,��L��L��聜��輔��f. � f�� �UH��H��dH�%( H�E�1���Ɖ H�E�dH+%( u���x��� � � �UH��ATL�%�Ɖ SL��H��dH�%( H�E�1��#����-,ʼn tXL��H�=�ʼn H� �Ɖ ���L��� ���D�%ʼn D H��1�D��E1�j E1�H�� 1��`���ZY��t�1��R���H�=�ʼn ���� @ � �UH��ATSH��H�=Kʼn H��0dH�%( H�E�1����H�}�1��x���H��E1�E1�j D�%1�� �� 1��dĉ H�5�ʼn D����և��ZY�CA9�t��D��H�= 1�蹜��H�}�1�� ���foE�f�E�fo 3 fH:�Cf��H��yK1��}���ff. � f�� �UE1�H��AWAVAUL�-x�� ATL�%O�� L��SL��H��h dH�%( H�E�1�������� L��0���1�� L���H�H��8������1�L�� H����H��0����h���=CÉ �� �ֻ��I��H���� D�%/É E���� � (É ��t D9��� D�%É D��A� D�� D�-ij� ���H�lĉ H���S �=� L�5L� �< �j��AUM��D��S��L� @ĉ � H�5� 1���fo5�1 f�AZH�=�É A[)� 5� )� 5� H�� H�� ���H�=`É 諷��H�=É 蟷��H���� Dž|��� ���� @ �=�É � �= � ���H������H���c H�lÉ L���H������蹣����� Hc�H�߉�� H��?� ��D� ��� H��L�,� I��1�E���� D L��� ��L��1�L���C���L�����1�L��A����A����Ǡ����H�H��H��I9�vH��� H��I �L��L��L�������� H��������H����L��H�<�1�������� L������; ��� �\���L���\���H�=5 ���D�� E��t! @ H�5 H�=�� �~���5�� ��u�H�=|�� 1��5���H�=� 詨���@ ���L���~��1�L���}���{�� H�= �� 1��P�����=d�� L��������t3 D ��H�����L��H��L�H���%������O ��; (�� r�H�=�� 1��$��� �� L��������t( ��1�H��I�| �~������� ��; Έ r�H�=��� 1��M��L��西������ ��t* H�1�� ��1�H�<��4������u ��9 ��� wً��� L������E1�L�%��� ���z f�D��H�=ֿ� A��H��L�H�s���sL������E�� A9�r̃�|����= �� � H�������}��H�]�� ��|���9���H�=�� L�%i�� 脌��H�=��� �x���H�=1�� � ~��L���s��L��fH~����H�=� �������s��������fHn�fI~�f(��(��fIn� ��� H�5� �H,�f(ȿ � fHn��^�- �A�H�=ڿ� �5}��L���m���H�E�dH+%( �� H�e�1�[A\A]A^A_]�f � fo%(- f�HDž��� HDž���� )���������)�������������- E1�L������L������L������E��L������ � D��L��A��H��L�H�s�6����sL���+���D;=��� r�L������L���Cr��L��fH~��v���L���������&r��������fHn�fI~�f(�����fIn�D�+�� ��|����H,�f(ȿ � H�5� fHn��^�, ���������|����=ڼ� �����fo=�+ f�HDž��� L������)�����L������HDž���� ����)������������������ � L�5 � ���� �#������ ���H�5�� � 1����� � D��1���uzA���6���H�����+�� A�����H�5�� � 1����L���|��H�5�� � 1��y��L���a��H�5�� � 1��^��H�5�� � 1��K��H�5�� � 1��X���L��L��荒��L������L������� ���赊�� D H�5P� � 1����f. � � �UH��H��dH�%( H�E�1��&�� H�E�dH+%( u���X��� � � �UH��AVAUATL�%˽� SL��H��dH�%( H�E�1��|���-��� �� L��H�=�� L�5��� �x��L��H� ��� L�-��� �֢��f D �=��� D�%B�� uhH��E1��� E1�j 1�D��H��1�� ~��_AX��t�$��8 t�A�> �� D H�E�dH+%( �� H�e�1�[A\A]A^]�f D H��D��1�H��j �� M��E1��� 1��}��Y^��t?���8 �Q���A�> u�H�=F� 1�荒��� H�=a�� ������� � H��D��E1�E1�j ��1�H�5��� �� �K}��XZ�D���H�=�� 1��6����1���輈��ff. � �� �UE1�H��AWAVAUL�-�{� ATL�%_{� L��SL��H�� dH�%( H�E�1��=������8 �б��I��H��� L��0���1�� L���H�H��8���蔬��1�L�� H�����H��0�������=©� � D�%��� E���� D�� �]��H���� H���� ���� ��u �8�� � D�5��� E9�v D�%}�� E��=`�� �| �=R�� H��� L�-�� LD�H� �� ��H��� HD���H��D�� ��H�&�� AVI��PL� �� H�5� 1�AU��f��H�� fo!' H�=��� ) ��� Ĺ� ) 幉 ��� H���� H�ع� �3���H�=<�� �'���H�=� ����H���� Dž���� � ���� �=q�� �� H�l�� L���H������Y����O�� Hc�H�߉��� H��?达��H��I�Ƌ-�� L�,� 1ۅ��� � L���t��L��1�L�����L���{��1�L��A����A����g�����H�H��H��I9�vH��� H��I �L��L��L��������1 H�������H�����L��H�<�1�����& L���耶��; v�� �\���L���y��H�=5�� �x��D�% �� E��t! @ H�5�� H�=Ҹ� �=t��� 뷉 ��u�H�=|�� E1�E1��ё��H�=급 �E������ �+�H�����1�� ���D�5� E���� � ��� E1�E1�A��A�� �G � H����L� ˸� 1�j ��H�5��� 1��� �Yy��AZA[���S A�D95��� vI�=~�� D���� t�H��L� ~�� D��1�j � �� A��H�5f�� �y��AXAY� � E��1�H�����W���H����L��H+����H��@B H��H�嶉 HH�H��L�-�� H�������L��H����=٥� uG������f�=ʥ� �H*�D�ƥ� �^j$ �P�� D�� � H�5� ���=��� �3 �5��� E1�t0f D H�y�� D��1�H�<��������: A��D9%T�� w�H� ��� ������������9�����H�=ö� �ށ��H�=w�� �ҁ��H�=붉 �fs��L���h��L��fH~��1���H�������������h��������fHn�fI~�f(����fIn܋ ä� H�5� �H,�f(ȿ � fHn��^H# ��H�=��� �r��L����{��H�E�dH+%( �o H�e�1�[A\A]A^A_]� H����� D��E1�j H�5O�� �� 1���E1���v���+�� Y��_9������H�=$ 1��ŋ���}���E)�E��D�� E��H�5` � ����I���D�% E���u���H���� L�-ܴ� H��������L���8������ A����� �p���������H�57� � 1��%�� D L���v��H�5 � � 1����L����u��H�5!� � 1����H� K�� H�H�� � 1�H�5F ����H�5�� � 1����H�5�� � ����@���H�5u� � 1����L��L�����f�� �U1�H��SH��H� ��� dH�%( H�E�1����� H���̕��H�-�� �oH���� �of��fo � fH:�f��H��y H�E�dH+%( uH�]���蚀��f. � � �UH��AVAUL�- �� ATSH��H��L�gL��dH�%( H�E�1��8s���-ɴ� � L��H�=�� L�5Z �n��L��L�- ����� @ �=顈 �� �=ȴ� uH������ H�s1�j E1��� E1Ƀ�1��St��_AX����u�� ��H��H�s1�j �v�� E1�E1��� 1����t��Z^����t �=j�� tPI���=I�� t�L�cH�E�dH+%( uYH�e�1�[A\A]A^]�f � H�S�3L��1�����8��� H�S�3L��1�����f D H�=9�� ����������f. � � �UE1�H��AWAVAUL�-u� ATL�%�t� L��SL��H�� dH�%( H�E�1�蝲�����& �0���H����H���t L��0���1�� L���H�H��8�����1�L�� H�_���H��0����c����=>�� �S D�%;�� E���) D�� ���H��� H���� �=�� �� � ��� L�����D�� H�5[ ��A��1����f�H�=��� H�I�� )2�� fo� ;�� ��H�=ױ� ����H�=��� ���H�=��� ���� 1���� �|���H�U�� H�����I����_�� Hc�H�߉ﱉ H��?讵���=D�� H��L�4� I��1ۅ��� �* f. � H��� H�BL��1�L������H�����\��1�H����A����A����D�����H�H��H��I9�vH��� H��I �L��L��L������� H� ��� H����H�)���L��L�J�| �y����� L����V���; l�� snL��A����j��H�<�� I��L�=A�� ��&���� � H��������H�����H�BH������H�5�� � 1�艼��f � L���hp��H�=��� ��n���5~�� ��t f�H�5��� H�=�� �j��� _�� ��u�H�=��� �G���H�=`�� 軔���=��� ��H� a�� 1��l�� H��舐��H�釈 �oH� N�� �of��fo f fH:�f��H��y �F�� E1��t1 D��1�H��H�� H�x�}������ A��D9%�� w�H�=;�� E1�L�%q�� �y��H�=安 L�-ޜ� �yy��H�=��� � k���Ӝ� ��tX H� E1�H��~D��1�H��H��� H�@H��I��L��L���@�A�} � �=��� �� A��D95y�� w�L���C`��� ò f/�� �L,�L���d���H�M��� f���I*����A��L�� �=�� H�}� H�.� HD�H�5� � ����H�=ޮ� ��i��H����� s��H�E�dH+%( �f H�� 1�[A\A]A^A_]�f D D��A��H��H=��� H���5W��D;5��� �������� D��M��� H��HZ�� H�53� H�H�1��F��������.�� � �E�����\�L���L,��O���H�I��?M�����L��L��f��H���H ��H*��X�����H�����a������ A������ 虣���������H�5`� � 1��N���f D L���0m��H�5d� � 1��-���L���m��H�5-� � 1�����H�5E� � 1����L��L���T����x��f. � D � �UH��H��dH�%( H�E��9��H�U�dH+%( u�����Gx�� � � �U1�H��SH��H� ҂� dH�%( H�E�1��뭉 H�����H�M�� �oH��� �of��fo � fH:�f��H��y H�E�dH+%( uH�]����w��f. � UH��AWAVAUATSH��(D�-h�� dH�%( H�E�1��=:�� tD�o� 2�� ���� �߾ �Ѿ��H�"�� I��H���� E1���t1E1� @ D�� I� �� �������� � ۬� A��D9�w֍C�L�u�L�}��E� H��M�4��) �C�A�L��� A�<�H��I���zZ������ ��u�A�$L��� D���ZZ����xfH�E�dH+%( u}H��([A\A]A^A_]� � � � �8�� ���H�8�� I��H��� ���H�5� � 1�豶���H�5�� � 1�蝶��H�5�� � 1�芶���%v�� D � �UH��AWAVAUATSH��HH�}�H�OD�=ϫ� D�-ī� dH�%( H�E�1�H�M��=��� A�O��M�tD�oL�%V�� L���h���-/�� �@ L��H�=w�� L�u��^d��L��H�]�肎��f��M�� L��D���]���D�e���y� ��y'�����8 u � H��D��貮��D�=!�� E��tՀ=��� �� �=ꪉ uwH�E�E��t��=֪� �� H�E�H�M�H�HH�E�dH+%( �� H��H1�[A\A]A^A_]� � �[���8�B���H�5u� � 1�� ��� � L��D�� D��M� @�>X���j���f � L��D�� D���E� ��X���9���H�=z�� �%������H�E��x��k���7����Jt��f. � � �UH��AWAVAUATSH��XH�}�fo dH�%( H�E�1��=ߩ� H�E� )E��� �=ũ� H��� H�x� � HD�H�5� 1����H� }� H�8謈���=��� �_ H�E� �=u�� �v�� �� �Ã��� � � ���I��H���( A� �S��H��1�Hc�L)���H��1�H�pH��H�M�H��L��H��H��oL�I��H��H��o�o@�oZAM XAE BI9�u�L���b���Ǩ� ��� H�M��Ŕ� E1�L�af��=��� �� �Ã�v{� � M�4$����H�E�H���V A� f D �{��H��1�Hc�L)���H��1�H�xH��C� �H��L�I����C��I��I9�u�H�}��b���-�� ��t[E1�L�m�f D J� � �f D H��y'����8 u I�$� L��<�m���=Χ� uԋړ� I��H��L9�w����� I��I�� L9������1�H�}����H�E��=��� �����=}�� t&H�U�� H�5�� 1��N��H��z� H�8�o���H�E�dH+%( u=H��X1�[A\A]A^A_]À=0�� �������H�E� �H�5�� � 1�蓱���.q��ff. � � �UE1�H��AWAVAUL�-�i� ATL�%�i� L��SL��H��X dH�%( H�E�1�譤�����G L��0���1�� L���H�H��8�������1�L�� H�d���H��0���舯������H������H���N �=4�� �� �=E�� �� �?�� ���P �Ǿ 迷��H������H��� H����� �y������ � �� ���� �=襉 �L 2fHn���)������ H������ 跖������ �=��� D�=��� H� �� L�%�� LD�D�5��� D�-��� �,�H��� AW��D��M��H�5� E��1��H��f�AYAZ)ɤ� foa H�=��� H���� ��� ���H�=\�� 臕��H�=�� �{������ H�=v{� 1����� �����=Ӥ� �% �-���?�=��� Ɂ� ��� @�=��� D��=��� ������� �=��� �N 芁��Hc�H�����D���� H������H�C?H��H��H������E��� H���L������HDž���� Dž���� H������ D������I��L������=�� t$� �3���A�E���� �=� ���E �������= �� � A�E I���|���I�EH��H���� E���� E1�� f D I�]�=��� D�5��� tE�uD�� 1�H��H�H��������H������IU�����g �����������L��D��� ��������Q�����( A��D;%Q�� �w����=�� �� H������L������1�H��L����o��L������L���h��1�L��A��������A����P}����H�H��H��H9�vH��� H��I �H������H������H������������N H������H������H������I�}L��H������v������ ������������;g�� � ���H��������`���=2�� �~ H�=��� �@_���5ҡ� ��t H�5ߡ� H�=X�� �[��� ��� ��u�H�=�� �x��H�=��� ����H������1�H������H����������� �=獈 �B��H� �v� 1����� H��躀��H�x� �oL�%�s� �of��fo � fH:�A$f��H��yA $�=m�� �� � ����H������1��O�� ��m������ H�=s�� ��i��H�='�� ��i��H�=۠� �V[���=�� �\ ��� 1�L�-z�� ��toI� $A��E1�I��L�����H��~ I�F1�H��I��L��L���u���ی� I�N���� ��A�M��H�5B� L��� 1������9 ��� w�L���_P��� ߢ f/��{ �L,�L��耈��E�$$M���t f���I*����D��L�� H�5c� � 1�����=!�� ��a��H�������@c����� L��������t��H��I�|��Y��9 � w�H��������Y��H�E�dH+%( � H�e�1�[A\A]A^A_]�L���,�����=��� H� �� H��� � HDˀ=r�� H�5�� HE�H��1��]��H��r� H�8�~~���=G�� �����H�����W�����H��� H�5\� � 1����H� �r� H�;�7~���=�� ������ H�5=� � 1�����H�;� ~��� �������H�������?������Ҟ� ���A�1�M��H�5"� � �����9 ��� ������ ���� �z������ ���d D� a�� E��� �=k�� �&����=@�� ����H�7� � ���H����H�5�� � 1�� ��H��q� H�8�=}���P���H�5�� � 1�蕨��H�5h� � 1�肨���\��L,�I��?�w���L��L��f��H���H ��H*��X��t���H���袘���q����5��� H������� H� D�������H�=�� ���H��p� H�8�|��� ���1������L��L���Co�� H��������[��H�5�� � 1����H�5�� � 1�讧��f D H�5�� � 1�蕧��H�5�� � 1�肧��H�5K� � 1��o��� � H�������L[��H�5�� � 1��I�����f��H�5h� � 1��1���H�5d� � 1�� ���f. � @ � �U1�H��SH��H� Bq� dH�%( H�E�1����� H���\{��H��r� �oH�"n� �of��fo : fH:�f��H��y H�E�dH+%( uH�]����*f��f. � � �UH��AWI��AVAUATL�%��� SL��H��Hfo dH�%( H�E�1�)E��X���-��� � L��H�=��� �T��L���~��H�E�H�E�� D ����H������� ��� 1ҋ=��� H��H��H��I�G(D� ��E� H���������H��Ic�H�E�H��H��H��H�H)�Hc�H���4 ��� 1�D�ʾ ��H����uI�D�H�}�1������=>�� � �=/�� �U����놈 ��t�D�%�� 1�L�m�f D I�G(A��L�� D��Jc��E� H��H�E��WH����uI�GI�G(L�� D��Jc��E� H��H�E��(H����uI�GI�G(1ɾ D��B���H����u I�G ��; J�� �p����)��� ��9 3�� �Y������� @ L�m�D�ʾ L���G����� � L�m�D�ʾ �E� L���G������H�E�dH+%( u"H��H1�[A\A]A^A_]�H�=��� 脥������c��f. � � �UE1�H��AWAVAUL�-a� ATL�%�`� L��SL��H��h dH�%( H�E�1��=������x L��0���1�� L���H�H��8���襇��1�L�� H�����H��0�������蓌��H��x���H��� � �t���+�� ���� � �� ���� ��� ���� �Ǿ0 �C���H������H���� H������� �k������ ���� �͙� �=Ù� �L 2fHn���)������ H������� �;������� D�-T�� � J�� D�%�� ����E��A�ؿ ��D��H�5;� 1�����f��fo H�= �� ) ��� ��� ��� )��� ) ��� ǘ� H�d�� H���� H���� � ��H�=� ���H�=��� ���ۘ� H�=�m� 1����� �wv���=��� �J �Et��Hc�H��躙��D� ��� HDž���� H������H�C?1�H��H��H������E���Q �؋=,�� � L�$@I��L�����I��A� $舨��I�D$(H���1 E��tIE1�f�E�� 1�N�<�����A�I�D$(F��E���� �Ƃ� A��A9�rɀ= �L �=ї� �� L������L������1�L��L���4c��L��x���L���Ÿ��1�L��A����A����p����H�H��H��I9�vH��� H��I T� L���H������H������L���������� L������H������I�|$L��H����������� ��; (�� �����H�������6T���=��� �V H�=� �R��D� ��� E��t �H�5��� H�=╉ �mN��D���� E��u�H�=��� �l��H�=~�� �yx���={�� ����H� j� 1����� H���Ft��H��k� �oH� g� �of��fo $� fH:�f��H���� �=S�� �� �=J�� L������1ۅ�t. D ��1�H�@H��I�|�ba������ ��9 �� w�H�=�� 1�L����:]��H�=��� L�-,�� �']��H�=��� �N���5Օ� ���� D ��E1�L�<@I��L�����K�t7K�<�L�K�44I������I��u�S�� H�� ���L������L���I�O(A����J ��VH�5�� AQM��L��1�� �����9 A�� ZY�q���L�=r�� E1�H�����I� �L���C��f/� �� �H,�J�3L��I��(�{���C4I��I��u�L�����M���� f���I*�������L�� H�5~� � �4���L�����M���Y f���I*����������L�� H�5o� � ���L����M���� f���I*��� ���1��}��L�� H�5^� � 贽���=�� �yT��H��x�����U����� L��������t# @ ��H�@H��I�|(�qL��9 ۓ� w�H�������]L��H�E�dH+%( �� H�e�1�[A\A]A^A_]�f � �������D�5��� E1�L������� D A��D;=9~� �����I�D$(D��L�� D��H���Dž���� ��������?����y�H�5� � 1��X��� � H��VH�5D� ����\� �H,�J�3N1,3���L��L��f��H���H ��H*��X�� ����=ʒ� �t���H�=Ͼ �h����c���L���L���4������H�����H�5�� � 1���������H��x���脳���n�� �Z������Y �=V�� �h � 臢��H�0�� I��H��� � &�� ���� E1� D�� A��I�\� ��l���� ꑉ D9�wݍC�L�����L������Dž���� H��M�d� �, � �C�A�$L�� A�|� H��I��� >����x#��u�A�U �=��� L�� �>�����l���H�5� � 1�覚��f D L���L���H�����L��L��f��H���H ��H*��X����L��L��f��H���H ��H*��X����H�5 � � 1��7����=��� � �ِ� �����H�5ļ � 1��h����=��� � H������H���� I��H���� E1���s������� �Xk��A�E H�5� � 1�豙��H�������M��H�5�� � 1�蒙��H�5ź � 1�����H�������cM��H�5�� � 1��`���H�5�� � 1��M���L��L���`��H�5� � 1��/�����X��H�5� � 1����� � � �UH��H��dH�%( H�E�1��� H�E�dH+%( u�1���vX��f D Uf��H��AWAVAUATSH�� ��,���fo:� D�Cz� dH�%( H�E�1�H�E� H�E� )�p���E�)M�E�E��� ��,���I��I��1ۉ�H���H�� H��@���H��P���H��8���H��`���H��0���f � H��8���1��ᎉ �l����H���jL��H��@���L��A� 1�PL�����N��ZY��� H��0���1��Fl��H��`���H+�P���Hi�@B H��h���H+�X���� L��p���H�L�}���L�����Hc5Q�� L�����9 y� �I���L���<��L��fH~���t����,��� H�ڐ H�̺ HD�f(ȿ � H�5�� fHn��|���L���d<��L����H����t��� � H�5�� f(���H����B���fHnӿ �^�H���H�5�� f(¸ ����1�H�U�dH+%( u[H�e�[A\A]A^A_]� L��p���H�L�}���L�����Hc5L�� L�����; x� �D������L��p���L�}������U��f. � � �UE1�H��AWAVAUL�-XV� ATL�%/V� L��SL��H��� dH�%( H�E�1��m������g �=nj� u�=��� �� ���� f�H�i1 H�E� H�E�E�E�E��И��1�1�1�腳��I��H= ��� �������a��I��H���� H�=w� L�u����1�L��L��L��������7 L������E��L��� �����������u �=�� u%H�U�dH+%( �� H�e�[A\A]A^A_]� f�H��P �=�v� �)E�)E�H�E�)E�)E��� H�=M� �P���D�-qv� H�� ���D9-_v� H�������� f D A���V �y���H�5j� D��1�1ۿ ����5v� f�fo�� HDž0��� HDž`��� )� ����8���)�P����h������. D 1�1�1�����I��H= ��� H������1��� �~h��AUH�U�1�j A� L����1�I��$ �H��ZY���� 1�H������@h��H�����H+� ���Hi�@B H�����H+������ L�� ���H�L��P�����L�����Hc5H�� L�����L���D���; �t� �(���L���8��L��fH~���p��� � H�52� f(�fHn�脳��L���l8��L������p��� � H�53� f(�����J���fHn� �^��H�59� f(ĸ �#���A��D;-\t� � ����͕��1��y���f D L�� ���H�L��P�����L�����Hc5Q�� L�����L���M���9 t� �1������� @ ��t��"��� � �c������f D L�牅����� ������������ L��L��L���<������L�� ���L��P�������T �*n����s� ����H��X� H�~� 1��01��F���L��螲�������H�uX� H�9� 1��01�����D���Y����.Q��L��L����X�� � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1����P��ff. � f�� �UE1�H��AWAVAUL�-T� ATL�%�S� L��SL��H��hdH�%( H�E�1��p������$ f��r� H�E� L�}�)E�fof� E����� H�E�1�L�u�H��x���L�-2���L�%� �#f � H�L�}���L��访��; 4r� sN1�L���d��1�L��L���Ob����uyH��x���1���d��H�u�H+u�Hi�@B H�E�H+E�y�H�� � L���5��L��fH~��m��� � �� f(�fHn�H�5�� �^��^��T���1�H�U�dH+%( uH��h[A\A]A^A_]�L��L���)W���dO�� @ UH��H��dH�%( H�E�1�=�� �|�� H�E�dH+%( u���&O��f D � �UE1�H��AWAVAUL�-8S� ATL�%S� L��SL��H��� dH�%( H�E�1�譂������ H��p���A� Dž ��� H��(���H�E�E��H��0���A�]?� �����Hc�� ���fo%x� f��H�E� I�Ɖ�)]���H�E� %��� )�p�������e�Dž$��� H����������e�H�����L��1�I�D� �����1����H�D�� ��$��� � ��H����H���Hc�I 4�A9�w�H��P����5�o� E��DžH��� H��@���H��`���H��8������Z H��@���1�1��b��� �o� ��tPf D L��L������A��A9�v, D D������A�OE1�E1�L��1�L���[��A��A9�wك�; Xo� r�H��8���1��b��H��`���H��h���H+�P���H+�X���y H��H��@B Hi�@B H��(���H�4�x���H��@���1���a����n� 1�A�Dž�t% 1�I� �� H��L9�u�A��D;=�n� r�H��8���1��a��H��`���H��h���H+�P���H+�X����R Hi�@B H��0���H�4�����H�����H���;pn� �������$���E�� 1��Pn� H�5�� ��H��(���H����1��H����H����j��� � ��H���f(�H�5�� f(�诬��H��0���H���1��H����H����i��� � ��H���f(�H�5�� f(��j����䂉 9ڂ� �� ѥ$�����$���A9��K���L��E��8;���� �������H�E�dH+%( uwH��� 1�[A\A]A^A_]� � �������h���Hi�@B H��0���H�4蝺����H�����H���9 m� �T������� �չ���X���L��L���R����J��� �UH��AUATSH��8L�-�� Hc �� dH�%( H�E�1����� ���� H�u�I���Dq����xp1�L��H���k��I�H��I�E�����H��tP���� L�� �PA�EH�zQ� ���� H� � �01�� ����Rl� ��;}�� ����� D 1�H�U�dH+%( u H��8[A\A]]��I��ff. � @ � �UH��ATSH�� H� $ H�� H� $ H��� dH�%( H�E�1�H��� L������7���{ � ����1��o7�� � �{ � L��������t ���� ��t�� u�d �5����� �{ ��@��H�E�dH+%( uH�� 1�[A\]��&I��f D UH��AUATSH�� H� $ H��X� T�� 1��H I��H�� H��A�� dH�%( H�E�1�L����I��L��� ���A�|$��Dž�� I��� fD����f����A�$L��Dž�� Dž�� ���������(��H�U�dH+%( uH��X [A\A]]��SH�� UH��AWAVAUATSH�� H� $ H��hL�NH��p�I��L��H��L����dH�%( H�E�1�L��x�� S��D�=I� �H L��H���H H��M�dHI9�IF�1�� ���Hc[fAnM � H��x�� H����Dž�� H����H�� fp��H�� f����fD����Dž�� fօ���t���H����HDž�� Dž�� I��H voL��A�}L��L)��&��H���� D�=p~� 1�L���H L��L���G���f��A�}L����H��p�L����Hc�H��݀��l&��H��xWL���*f�L��H��p�L��L��H��A�}��H��ŀ��8&��H�U�dH+%( u"H��h [A\A]A^A_]� � H��������rF��f�UH��H�� H� $ H��P� �� dH�%( H�E�1�H����I��H���H��� A�xDž��@ f����H�j}� Dž�� HDž�� Dž�� H�����w%��H�U�dH+%( u����E���UH��AUATSH�� H� $ H��� �� dH�%( H�E�1�Hc�H��H�� �H�� fn L�� �L����Dž�� H�� fp���H�H�� �H�5�|� L��H��0�� 1�fօ(�f�����a7��1�L��L��H�5z|� f�����v�������{L���$��H�U�dH+%( uH��� [A\A]]���D��f�UH�?H f��H��AWAVAUATSH��� H��X ������fo�� dH�%( H�E�1�@��H��~ HDž�� HE�H�4� HDž��� )����H��H������H��K� ����01�)� ������������ Uf� H�E�Dž���� H���������� H�9K� ������� H�ը �������01��Ϟ��H������胊�����S H�{�r������B H�{ �a������1 �ԟ������" �� �{�,;���{ �$;���}�� ;���{1��r`���{� ;���{� �]`���{�:��H�=�( � 1����Dž��� � �.`�������� � � � 蒊��I��H���� H�=F� A� ��#��H�=;� I�$��#��I�D$�}��w:��D��L���̏��1��n�� D 1�H����H�{H��苰���}��C:���{�;:���{�3:��H��0����}�� H��H��������{��H���� �}��:��H������1��FW���{�ި����� H������H���� H��� ���H���� �Jd� ���G Dž���� ������=`y� Lc�I��L-Jy� ���������M�E� Hc�I��Hi҃�CD�� H��2)�����i�@B ��H��H� A)ԋ0H��� 1�Mc�艜��L��L��H���K���H��xE��c� ���� E1�E1��A��A��� D;5�c� �` D��A�uH��L����H��y�H�=e� �%���L�����L�� ���L����&��L��fH~��_��� � �x� f(�fHn�H������H�5� �^��^�謡��L���&����b� L��f(�f����b� �H*��^��������^����b� f��������f(�H�5�� � ����b� f(��H*ظ �^��0���L���&��L���������H^��� � ������f(�H�5�� f(���H�E�dH+%( �� H��X [A\A]A^A_]� D i�����������=����1 ������;b� �����{L�����L�� ����Y7��L�������;1�H������L���e��H��F� � H��� D������� L��P����01��c���1�L���YT��H��0���H+�����L��H��8���H+����Hi�@B H�4�ʮ��L��L��迮��H�{1��A��������;Ha� � ������ D � � �y���I��H���� H�=-� A� �� ��H�="� I�$� ��H�=� I�D$� ��I�D$�����{H������� H�D H��0����+ ��H��������<��� D H�=a� L������U���L�� ����2���� �?j���Z>��f. � � �UE1�H��AVL�5 ч AUL�-�C� L��ATL��SH��0dH�%( H�E�1���q�����B 1�A���pt�����)���1��bf���`� � � H�/u� �<� f� u� �4���H�u� H���� � � H�5��H�=� �g����x"H��D� � �t� � H�� �01��Q�����t� ��tuL�m�1�L���y���� L���l�����t� ��~%1�H��H��H��H=vt� H�����9 ot� �H�=^t� ��,��H�E�dH+%( uEH��0D��[A\A]A^]�H�=�� A����������H�=&� 貜��� �h��L��L���}D���<�� � UH��AVAUI��ATH��(dH�%( H�E�1�� ��I��H���� L�u�L������H��L��1�j A� E1�L��L��财��ZY��uNL��L�-t^� �_-��L��L��������xp1�L��L���ӡ��H�E�dH+%( �~ H�e�L��A\A]A^]ÐL��L����$��L��� -��H��� H�C� 1��01�贖��L��E1��Y<��� � H�� �� � H��B� H��� 1��01��w����o����;��ff. � f�� �UH��AWAVAUATSH�� H� $ H�� H� $ H��xL�%�@� L�-�@� E1�L��L��dH�%( H�E�1��n������ L�%I]� L����I����� L��������! �=J]� �� �W L�=�_� D�5^� �c]� L�����L����E��D��L����I��D�Hc��-?����� A�F�Mc�1ۉ�h��E��7� @ 9�h���, L��DE�D���b�����f ��A9��� L��L��L���K��A����t��� H��������B<��H�ٟ H��H�IA� 1��01����L������A���Hf D � ��L�牅h��L�����L����L��H�E5 H��@� 1��01�襔��D��h��H�E�dH+%( �8 H��x D��[A\A]A^A_]�f D H�=�[� �����1�L���/��I��H���� H�����I��H���F f�H�xHDž��� )����fo$� �����h���H�5� � ��1��ә��I�F(� H�5� �P1�蹙��I� 1�I9�t9 � H��� H��� ��h��D�`� �����h��H�D��D�I9�u�A�VH�5#� � 1��_�����[� H�5�� 1�� �F���L���9����[� ��� L�5�?� 1� � A�6��H�o� 1�� �(���L�����I��H���$ H��p��1��M��L���~������v �5�Z� L���(Y������ L��踭��L���0���L����4��L���P2��H�����1��L��L�����L+�p��Mi�@B H�����H+�x���� I�L��L��L��h������L��� 8��L��h����1�A�6H��� � ���J���; �Z� �����L��� ��L����h���6U��� � ��h��f(�H�5�� f(����E1� D L��D��h����&��D��h���?��� D I�L��L��L��h���c���L���k7��L��h����1�A�6H� � � ��虑��9 �Y� �M����J��� � ��h�������� H������8�8��H�� H��A�61�1��L���D��h��L��D��h����6��D��h���2���f. � ��h��赔���� H������8�28��H�L� H���f D A����� D �� H��������7��H��� H�����f D � ��L�牅h��L�����L���ɢ��L��H�hc ����f. � �� H��������7��H�#� H���V���L��L���3=���n5��A����� � �UH��H��dH�%( H�E�1� D ���t�H�E�dH+%( u�1���"5��f�� �UH��SH��H��dH�%( H�E�1��( � H��1�E1�E1�j 1�H�� 1��I)��XZ���t�H�E�dH+%( uH�]�1����4�� D � �U� H��AWAVAUATSH��(L�%�>� H�}�A�|$dH�%( H�E�1���{��H��� I��L�5?��� � H�U������������ A�t$�E� L�}ą�t51�L�}�f � ��1�L��L��I�|� �ܡ������ ��A9\$w��E� H��� E1�E1�L���� 1�A�L$j �>(��A�L$XZ���g���1� D ��1���I�|� �6��A9\$w��C���L���S#��H�E�dH+%( u'H�e�1�[A\A]A^A_]�H�=�� �G4��� �=_���X3��H�=�� �,4��� �"_��f�� �UE1�H��AWAVAUL�-�ȇ ATL�%<� L��SL��H��� dH�%( H�E�H�%=� � ��,����f�����, H� �<� � �;I���Bz���{� I���2z��I��M���� H���� E���� H��H���E1�L�����H�����H��@���E��I��� D A�A��D9+�� D��H�����E1�1�M�4Ĺ 1�A������H�L��������* H��� ƅh���bDžt��� H��@���I�FH��x���1�H�E� �o&����y��v���� ���A����p������0 H�=u� 谑���G L�����H��0���1�E1��F���CL��,�����tSf�D��1�H���L��I�|� �W������m �CA��D9�wӅ�t E1� @ D��1�A��I�|� ��3��D9sw�H��@���1��!F��L��@���L+�0���L�����L��H���L+�8����� � ��t!E1� � D��A��A�<��(��� D9�w�L����� ��L��� ��H��7� �����D� E��tnA���� L��I��?� H��S㥛� H��H�56� 1�H��L)�H��H������D���H�E�dH+%( �� H��� 1�[A\A]A^A_]� D H�y:� D�C� H�5!� �1����L�� H��S㥛� H��H�����L��H�5d� H��?Di�@B H��H��H)�1�I��H�h� 謐��L�% :� C�7f���H*�f��H� �9� H�51� A�$� �H*ЋCf(�������^�f���H*и �^��N���A�$f������H�5 � � �H*��C�^�f��H*��C�^�f��H*�� �Y�������f. � � H�����I��@B �������!���H�=�� ��/��� ��Z��H�=�� ��/��� ��Z��H��8� D��� H��� H�81���)��� �Z��L��L���q6���.��H�=� �/��� �vZ��f D � �UE1�H��AWAVAUL�-(Ç ATL�%�7� L��SL��H��� dH�%( H�E�1�Dž,��� �b�����H 1�H��H���� 1��H�E1ɹ�����* H��� A�����ƅh���bDžt��� H��@���H��+���H��x���H��@���H�����H��1�H�E� �8"��A�ą��� H� &:� � �A��D{�����D��D�����H��H�������t��H�����I��H���m D��E��tfD�� ��������M��E1�L��,���A��� � �A9�H� ���L��L��H����HB�1������� A��I��E9�u�D�� ����' E1��۔��1�H��0�����A��L�57� A�6��tB � 1�1��$ D��������c 1�1�� $ D��������4 A��E9.w�H�����1��oA��H��@���H+�0���H�����H��H���H+�8���H�����yH�����H�����@B Dž,��� H��� E1�j H��,���E1�1�� �� � ��H������XH�����ZL�,ȋ����I�Dž�t � I�?1�I���Z.��M9�u�H��������D���a#��H��2� ���� D�C� H�5� 1�A�� �d���H�����H��S㥛� H�����L�����H�5Њ � H��H��H��?L��H��H)�1�I��H�Љ ����Ai�@B f�f��H�5�� � ؉��H*�H�Q5� � �H*ȸ �^��ԋ���)f�苉��D� E���2 A��� H�=� �Ɋ��H�E�dH+%( �� H�e�1�[A\A]A^A_]� D ���� H�����H�5C� � H��S㥛� H��H�����H��?H��H��H�����H)�1��4����H�=X� �F+��� �<V��H�=$� �0+��� �&V��H�=ʋ �+��� �V��H��3� H�ݐ � H�81��%��� ��U��H�=�� ��*��� ��U��L��L���1����)��H�= �*��� �U��A������ D � �UE1�H��AWAVAUL�-83� ATL�%3� L��SL��H��xdH�%( H�E�1��P]����d������P H��0� f�1�E1� �L� )E�fo@� H��� �01�H�E� L�-ν E�� ���L����k��I��H���� f � �z`� H�=k`� ��H�H� @H��H���^��H���� I�<$H�\�H�=`� � ��L��H�A�D$ �CA�D$p�C��k��I�T$8I�t$8�C �CH9��� � f�H����H9�u�K D�KQL�� L�� �_� PH��/� �01��9���YL��^��_� �k��I��H���,����w,��L�m��iK� 1�L�}�L�u����x L��1���<��1�E���b �j��1�L����<��H�E�H�U�H+E�H+U�y H��H��@B Hi�@B L��H�4�D����._� 1҅��� L��M��A��H���f D H��9 _� �� H��^� H�[L��A��tA�z t�I�:H��p���L��x������L��x���H��p���H���� D�HpE�BE9��� H��L��h���H��p���H��x����Yj��L��h���H��x���H��p���I��E�BD9��� H�A8H�Q8E1�H9�t @ H� A��H9�u�E�B E9��'���H� I��H�:� H��-� 1��01�舁����*��L��A���G ��L����x����wD����x���A��f(�f(��# H��-� 1�H� Q` H�� �0� �*���A��� �����]� L�-�]� ��~ ��L��H�@M�d�H�;H������L9�u�L������H�d]� �b]� H�E�dH+%( �� ��d���H�e�[A\A]A^A_]�1��C���D��M��I���)����; �H� ���������y�����H��,� I� I��1�H�ό �01��X����)������H�I��H�a� ���H� I��H��� ���H�k,� H� �� H��� 1��0� �������L��L����,���%��f�H�1,� H�ڹ 1��01�����Džd���������� � UE1�H� %/� H��AWAVAUATL�e�S��H�,/� H��hdH�%( H�E�1��tX������ f�h � H�E� H�E�0 E�E���k��I��H���( �H � ��k��I��H���� H� H � � H��� I�FI�EI�F H��� I�F(�k��I�F0H���� I�U� � H�PH� i� I�U`H�H� h� H�PI�UH�HH�P H�K� I�F8�2k��I�F@H���f I�U H� | L��1�H�PI�U@L�=�) H�PI�U(H�P I�UHH�P(I�U0H�P8I�UPH�HH� J H�P@I�U8H�H0H� A H�PPI�UXL�8H�HHH�PXH�a I�Fp I�FM�u ��=��A�ƅ��� L�5?+� I�} M�.������� H��� M�H�E���� ���� ���b I�z 1�M��H�f� �����L��x������L��x���I�B@I�H�x@ � H�u�1�E1��R(����E� ��~ � �� A���R���D9-�E� �L��1�� (��HiU� ʚ;HU�H��S㥛� HiE� ʚ;HE�H)�H��H��H��H�)� �H��I�ԅ�tt���� H�5h( � 1������t,L�5 *� M�&M��t I�<$H��t� ���L�����I� H�E�dH+%( �T H��h1�[A\A]A^A_]� @ H��*� � �D� I��I��L+Y� H�G� � L+-Y� L�0L��x���1�L�� L���` ��1�M�� L� � H� � L��H��� �9 ��H�=�X� tvL�= [ M��M��L��L� ��� L��� IO�H�͈ 1����H�X� H9pX� t5L��x���L��H�%*� L� y�� H��� � M��H�8IO�1����f�f�ɾ L���* �C� L�=M� � �I*�L��H�v� �^��}��H�=�W� �� L�%�W� L��� �g��L�%�W� �O���L��A��聜���I�} H��t�r���L�������~��D��ډH�?(� �3 � H�=.� H� H��)� H�耉������ f�f��L��� �* C� H�ɇ L��� �I*��^����H�4W� H9%W� �7���f�f��L��� �* �B� H��� L��� �H*�x����^��f��������x���H��(� �' � H�=�� H��ʈ��D��x���M�.M��t2I�} H��tD��x����V���D��x���L��D��x������D��x���I� E�������D��� @ I�z01�M��H�l� �����L��x���� ��L��x���I�BPI�H�xP �����!}���8A��A��D��x����Y��H� ez I���� f D I�z(1�M��H�� �����L��x����W ��L��x���I�BHI�H�xH ������|���8A��A��D��x����5Y��H� �y I���ff � I�z81�M��H��� �����L��x����� ��L��x���I�BXI�H�xX �6����Q|���8A��A��D��x�����X��H� �y I��H�T'� H�-� � H�81����D��x����W����|���8A��A��D��x����X��L��I����d ��H�'� H��{ � H�81��G��� � I���{��� ����ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1������� ��f � � �UH��H��dH�%( H�E�1�H�E�dH+%( u ɺ ����� ��f D � �UH��H��dH�%( H�E�1�H�E�dH+%( u ɺ ����f ��f D � �UH��H��dH�%( H�E�1�H�E�dH+%( u ɺ �K����& ��f D � �UH��H��dH�%( H�E�1�H�E�dH+%( u ɺ � �������f D � �UH��ATH��dH�%( H�E�1�H��tcH��E1����H��H��#� H��� H��S� H��t ��p �� H�E�dH+%( u*D��L�e��� @ H�5�� � 1�� |����A��������N��ff. � � �UH��ATH��dH�%( H�E�1�H��tcH��E1���H��H�Q#� H��� H�KS� H��t ��p �� H�E�dH+%( u*D��L�e��� @ H�5.� � 1��}{����A����������ff. � UI��H��AWAVAUATM��SH��H��H��8dH�%( H�E�1�H���R L�5�R� I����Lc�A��[ E��\ @���R E���� A��` H��H�H��Ic�H��H��H��H�I��Hc�H��H�H9��E D A�H��E�H�� H�E��� H�K�E1��@H)�I�|� 1�H�M�L�� D�E�L���^ ��D�E�H�M�I��L9}��� A��[ D��A�����%b �A1�D��H�H��H�� I��H9�HO�H��@��u�H9�}�A��X A��Y �Q ��t�I�D� I�t� I�T$f D H�H��H9�u�I��L9}��v���f D H�E�dH+%( �� H��8L��[A\A]A^A_]� A��` H��H�H��Ic�H��H��H��H�I��Hc�H��H�H9�H)�H9�~�E�������H��I��A��Z I�T tPA�A��uGI�D�K�L��& A��X tL A��Y tI�t$H�0H��L9�HB�H9�u��4��� @ I�DM��)f D A��X tL A��Y tI�L$H�H��L9�IC�H9�u���� @ ��utH��H)�H��tZH��I�t� f�H��H��H�f. � �oH��f��H9�u�fo�fs�f�fH~�I�H��H��L�2H9����Od� ���� @ I�D� I�t� f D L H��I�T$H�P�H9�u����L��1�L�������4����G�� � UH��AWAVAUATSH��H�U�D�E�D�M�dH�%( H�E�1�H���� H��A��A�ͅ��� E1�H�� D��E1�1��� A������ H���cL��I��A��tZ�U����� �E����� I��� I�� �E��� H�E�dH+%( �< H��HL��[A\A]A^A_]� � �}����� t�� H��H���5����t�H��N� �� ���p���ǀ H�=i� �v���U��� � H��1�L������R���f D 1��)���E��+��Lc�L��L�E��"N��L�E�1�I��H��M�p?I��I��L���b��1�L��L���������� H�}���M��H���� 1�L��H���.���}��I���Q H��M� Hc�� ��~51ɿ � H��H��I9�vH��H��H��H��I 4�H��H9�u�L��1�L��L�E��E��L�E����%���L���e ��L���] ���}������E1�����H��I���@ ���u�L���� ��I�I�v� H�P�<��H�M� H��t,D��p E��~ I�VA��� 1�H�5S� H� �U��Xu��L�������� �*��1�L��Hc�H��?H��H����D����� L�����H��L� 1�1���� ��Hc��~;�����f � �p��H��H�sHI�H�H��H���\���H���� H��fHn�L��fo � H��fo� ��H��L� D fo�H��f��f��B�H9�u�H��H��������H�I����� � H��H���@2���������H��K� �� �������ǀ H�=:� �=s����� � L�������� E1���� � H�E��g��L�E�H��������}�H��L�E�H�E����L�M�L�E���u{E�E��~sD�m�1�L�}�M��H�]�L��D�e�I�� � D��H��� ����t"L��H��I9�vL�� D��H��H��I <�I��D9#�M��I��L�}�H�]�D�e�D�m�L��L�E��t ��H�U�1�L����B��L�E����Z����8���1�����I��f � � �UH��AWAVAUATSH�� L�gHc_(H������dH�%( H�EȋG �������G$������H�CJ� ��p ������H�G0H�������g'��1�L��Hc�H��?H��H��� B������ H������D�hA���tW���I��H���� ��D��L���z��I�$I�t$� H�P�8��I��H��I� H��t��p ���� L���N���������H��L�e�D������L��y � � L��PE��� 1��e���L�� 1��^��H�OI� � H�H��� D��m D��x H��h���H������H�RH������Z1�Y��n �x���L�5I� Dž���� H��x���A�� ��D9�u A�� ��;����������������������������� ȃ�������T���~6H����x���1�L������L��h���H�5ŧ � ��p��L�5tH� A]A_A�� �� H�� ���1���$��H�� ���fo� ���E��` H��@���I��)����E���� H�[M��1�HDžX��� HDž���� H��H��`���H�����H��p���A�� L������������� L������A�� A��I��� ������H��h���M����A�� A��I��� Iċ�����H������M����A�ع 1�I�I��� H��x���M���f�E��h L�H������E���7 I��� H���� M��� M�� I�M�� ���H��`���I��� 1��2L��1��"\��D������L�����E��y&E��� E��uA��� uE��d E���� H������H��p���1��X,�1#��A��d H�������t+H�����H��H+� ���H9����@��@��H)�9��� I9��� ��T������� A��� ���� ��+�@���9��� A��� H��@���I��� H��`���E1��� ��;1�� �8#��Lc�L��L�����E��L���1�H��I��M�H?L����I��I��L��L������H���1�L���d������ H�����E��H���� H���1�H������A���L���I���| E��xQH�VE� D;�� }AIc�H��H��I9�vH��� D��H��I �L��1�L��L����'=��L�����tL�����L��E1�� ����������~D��H�5m� � 1��Im���"��1�L��Hc�H��?H��H����<����� L��� ���������� H�����H�����L)�L)�y H��H@B Hi�� f��f�Hi� ʚ;�H*�H�������H*��X�H���� f���H*��^�� � L������������������H�5ѣ �l��H�� H�8� ���������CL�-�C� ���������� H�����H�����H+� ���H+����y H��H@B Hi�� f��f�Hi� ʚ;�H*ȍC�H*�����f(��X���H���M��t`A��p ��xUf�f��H�5�s � �*�A��` �^-�� �H*ȸ �^�f(��^ u� �Yu� �k��L�-!C� A��� uA��� �� Mc�� L��I��L���cY��H���������� L��1�H���' ��fAn�� f~�f~������ f�I��� L������E1�f~���f~����fv�f~����f~�����K� dH��HӋ;��x�J��L�-cB� fnC,fo����H�fo���I��A��f8;�f8?�f~����f~����f~���fAn�� f~����f~�f~��D9�~1I��� �s��� fAn�� I��f~�f~��D9��N���������������� ���!�A��� ��������� f�L������1�)��� D H�q� ��H�8�����t.fo��fo���fAn�f89�f8=�)��)���L�->A� H��A��� 9������ E1�E1��H� � D��H�8���H� A� ���� �� E1�1ۅ�~h�� ��~[E1���H� �@� A���� D9��� ��D�H�H�@H��H�� �8���D9�u�H� �@� A���� ��9��E�D��p E���� I��D9�� �G���D��P���I��A��p ���� E�� 1�Dž�� Dž�����E���� � Mc�� L���V��I��E���l L��1�H���H ��E�� E���J D��E1��"L�-�?� H�A��A�A�� D9��� ��D�H�H�@H��I�� �8� ����y�L������L�-�?� ��X���f�f.�z�� HDžX��� M���& H����������A��p ��xH�;� H�8����L�-4?� ������A9�` �q L������)��� D �� �s��� D E��� E���g A�D$����������� D��L��f�����H��I�L �o H��f8 �fs�f8#�fs�f8 �f��f8#�f8#�f��fs�f��f8#�f��H9�u�fo�D��fs����f��fo�fs�f��f~�A���( Hc�A�46�qD9�� Hc�A�46�qD9��� Hc�A�46�qD9��� Hc�A�46�qD9��� Hc�A�46�qD9��� Hc�A�46�qD9��� Hc�A�46�qD9��� Hc�A�46�qD9�}|Hc�A�46�q D9�}jHc�A�46�q D9�}XHc�A�46�q D9�}FHc�A�46�q D9�}4Hc�A�46�q A9�~"Hc���A�46�A9�~Hc�A� �f D L����������������� ���9�GЉ������9�C�����A�� �����9��O E�������D��L������Mc�E��������D�������D��A�܉�L���R��1�L��H������������H���� �����f��H��H�f D �o H��f8 �fs�f8#�fs�f8 �f��f8#�f8#�f��fs�f��f8#�f��H9�u�fo������fs�f�ȉ�fo�fs�f��fA~�9�� Hc��47A��r9�� Hc��47A��r9��� Hc��47A��r9��� Hc��47A��r9��� Hc��47A��r9��� Hc��47A��r9��� Hc��47A��r9��� Hc��47A��r9�}sHc��47A��r 9�}bHc��47A��r 9�}QHc��47A��r 9�}@Hc��47A��r 9�}/Hc��47A��r 9�} Hc����47A�9�} Hc��A� �3�E���z ���D9�AGʼn������D9�DC�A��D����D9�������L����������: �����- �����9�P����O ��X���f��f.�ztPA��p HDžX��� �������H�5�j � � ��H����^8� �kb��L�-�9� M�������A��p ���{���� �bp��L�-�9� �e���H������D�� H�5 j B��1��b��H� �9� �!���E�� E�������L������X @ E1�1����L������I�}X���H�W9� A��L������������H�������� H��� M���;�I�}XI�L���������L�-9� I��� ���L������I�|$X��H��8� ��h �rh��I�|$X�x��L�-�8� ��C������������A9�` �����M��H��p���1��/��H�����H�����H+� ���H+����y H��H��@B Hi�� f�Hi� ʚ;H�H������H�B8H=�ɚ;v>H�SZ��/�D H�� H��H������H�� H��1�H��H���� f��H*��^H� H������� H�� ����CP�l��H��x���Hi�8���� Hi�0��� ʚ;H�Hi�(���� H�C@Hi� ��� ʚ;H�H�CHH��t I��� �!��I��� �%�H��7� H������H�� H��� ���H�E�dH+%( �- H�e�1�[A\A]A^A_]�fo���f���� 1���P���H�5�g f~��_��L�- 7� M������A��p ������������D�����1�H�5Tg � A�؉�D��E)��I_������� L�-�6� �w���M���n���D��f��f�E��p �H*ȉ��H*��^��� �\�E���7����YŞ � � H�5�f ��^��L�-`6� � ���1�1�� ���H��H��f�Ƀ�H ��H*��X����E��p E��� ��X���f�f.���������f � ��X���f�f.�����������E��p E��x-H�5]f � � ��H����^� �"^��L�-�5� ��H���A��� ��X����,���� fA�� ����D�j��u�H��f�H��H ��H*��X��<���fAn�� f~�f~�����}�Dž��� f�Dž�������DžP��� )�����������H�5ye 1�� �Z]��L�-�4� �Q���Dž��� Dž��������$�DžP��� f�)����N�L�������I�~�%�H��4� �P`���P`;�� �� H�x���H�i4� H�xh���H�Y4� ��� ƀ� H�phH��� ��H�44� ��� t�H�xh����L�54� ��L������I�D$D�� H�5U� H�1��[\���@�H��3� 1ɺ Hc�� �����H��H��I9�vH��H��H��H��I <�H��H9�u��s�E��� ��H�x0�<��H��3� ����Aƅ M�����H�����HDž���� H��p������DžP��� ���L��������������ff. � @ UE1�A������! � �� H��AWAVAUATSH�� H������1�dH�%( H�E�1��0��1��� H������H���� H��� H�� ��o�o`H� �2� �oh �op0�ox@� �oXP� �o``�( �ohp�8 �o�� �H �o�� �X �o�� �h �o�� �x �� �� �� �� �|����� �!!��H� �1� ����� H��� �8 tD��p E���� H�� H���M 1��.u��H�� ��8 H���> H��( H��t1��u����H H��0 H���� 1���t����P � \� �� 1Ҿ ��8 �� �Y���n D��m �Y�D��x ��� �Y��Y��H,���@ �Y��Y��H,�fHn�fH:"��� ��H �Y��Y��H,�H��� �H,�H��� �2�H�H��0� H�xh�_��H��0� H��� ����H��0� H�x�<��H��0� H�x0���H�u0� H��� ���� � H� X0� Hc�� ��n D��m D��x H�<@H����L�='0� H��� A��� ���� Ic�� E1�A� �O�dm H�_?I��M�� H��A�D$����H����/��1�H��I�D$H������Ic�� 1�Hc���~/ @ H��H��H9�vI�D$H��M��H��I��L �H��H9�u�I��E9�� �t���A��p ���� I��� H��� ���� ����E��p H�����H��`���E���> H��`���M��Dž0��� H�� ���H�O& H���H��H�� ����S��I��H���o �- H��� ��H��M��tE��p E���� � 1�L��H���� �?��H�{1�� I�ʼn�(���� ?��D��D9艅��Mؾ# L�����Dž�� H��tH�x� 1���>�������_ L���r��Dž��� H��tH�x� 1��>��������x L���@��Dž�� H��tH�x� 1��a>������M��tE��p E���j A��� 9�� ��(������S�����$ D����D���S����� �������L�5�-� �Hc�����8���H�����Hc�H�����D9��� Ic�� ����H��?H��H������ Hc�0���H��H�@H���H�� �������� � ��0���A;�� �e ��0���L�� ���M�� ���� A��p ��� ������� Ic�� �,��1�H��I�GH��� �����8���9�(����� D��(���E��ynE1�L�����DN�D��L�����A�� D I��g�L��H��H9�vI�GL�� D��H��H��H �A��I��E9�|�L�����D;�8���}MMc�E9�� I���L��H��H9�vI�GL�� D��H��H��H 4�A��I��D9�8������0�����0���H�� ���`;�������������H������(�����(����8���H����9����#���H����z���H�� H���� 1���n����@ ��� @ �����~GA��p ���k����������(���H�5B\ 1�� �S��L�5+� �@���M���7��� @ A��p ���$�����(���H�5�� � 1��HS��L�5�*� ��� @ �, �Na�������L�5�*� ~�M�������Y�����(���H�5� � 1��R��L�=�*� M��tA��p ���� A��� ;�0����� H�������A��p I��� H���� ��� ���H�����H��`���A��p ���� H��`���E1�H�� ���H�;! H���H���H�� ����M��I��H���3 �- H���� ��H��M��tE��p E���s � 1�L��H���� �:��H�{1�� H��8���A����9��H��8�����(���9ȉ�Mؾ# L��� ��Dž ��� H��tH�x� 1��9���� ����x L���T ��Dž0��� H��tH�x� 1��u9����0���M��tE��p E���� A��� 9��1 D;�(��������0������� Ic�H� @��0���H��D艅8���f D E;�� �� � D��D��H��I������A�Dž��� E�$E���o � A��E;<$�Z D��L��������t�L������L�=4(� M��� I�E���� E��p E��x D��H�5[Y � 1��oP��L�=�'� E�t$A��H��`D;�8����>���D� ���D9�(������������ D L���h��D��H�5�� � 1��P��L�=�'� M��tA��p ��� A��� D9��$ H���������A��p ���_ Ic� H���L��H� E'� H��(����� � H��P���1�H��H��0�������� ��� L��(���E1�L�%XX �% � H� �&� G�t� I��D9� �� �J��D��A��A��H��&� H��t-��p ��~#D��D��L�� 1�D��8����O��D��8���E��u�H��p���L�e�E��H��H��0����Z^��� L��A��L��W � � 1��Gg��L�� 1��h;��H�1&� �� ��H�L�$@I��L�� E�t$A���tT����I��H�����D��L�����I�I�w� H�P����H��%� H��tD��p E���� L���h��M�d$����1�Hc�L��H��?H��H��� �����G H��%� Hc� H���v��1Ҿ H��(���H�a%� ��n H��� D��m D��x ���H�8%� I�ƃ�p �� �� ���� L��(���L�=|�� @ ��fn�fA:"�D�A��Hc�H� IH��H�� L�q�A(f�A H��8����iH��L��L��1�H��8���H�I��H�A0H��0��������H�AX�Z��H��$� �� D9����~*L��(���1� I�<�1�H����H�b$� 9� �M��tH��� L���&��H��(������1����� E��p E���(���D��H�5�� � 1��zL��L�=$� ����f D L������3����� � H��0���1��` ��H��`����-�� H�� �����8���L�-�#� L��(���E1�H��L���E�� E��~(f D C�<�1�H��I����>��L�-o#� E9� �A��� ���~ ��I��� E1�H�RH��H�A8H��� H����� � H�I�H9�HG�H��`H9�u�H�SZ��/�D H�� H��H��H��H�� H�� ���1��y���L��`���H��h���L+�P���H+�X���I��y I��I��@B A��p ���� A��p ��x� �)Y��L�-�"� Ii�� f��f�Mi� ʚ;f��H*��H*�I��� �I*��� ����X��^�8�����0���H���@ f��H*�fH~�M��� f���I*�f�A��� �A*�� �^��^�8���fI~��Y H������H� � H��R H��HEƀ9 H�������9 ��0���H��L��S H� ^T H�5?S � � �J��H���� �8 �� �� ���H������L�`S H� T H�5�R � � ��I��H�T�� �8 �f H������fIn�L�3S H� �S H�5�R � � �I����0���H� �� f(��\� ����8 �YE� �^��Y)� �� H������L��R H� S � H�5TR � � I��H�� � f��fHn��*�� H��� �8 �^��^�8����[ H������L��R H� �R � H�5�Q � �H��H�R� fHn��^�8����8 �� H������L��R H� vR � H�5�Q � �yH��H� � f�fHn��*�� H��� �8 �^���0����Y�8����^��d H������L�XR H� eR � H�5BQ � �H��H�� � f��fHn��*�� H��� �8 �^��^�8����^�0����� H������L�&R H� ,R � H�5�P � �G��H�8� fHn��^�0����^�8����8 �i H������L��Q H� �Q � H�5�P � �WG��H� � � ��p � �� ��� �� E1�L�=�P H��f����� E1�L�u�� @ L�cQ L��H� �Q � H�5P � ��F��H�S@f�H�SZ��/�D H�� H��H�Y� H�� �8 �H*��O L�lQ L��H� �V � H�5�O � �F��H�SHf�H�SZ��/�D H�� H��H� � H�� �8 �H*��� L�=Q L��H� 4V � H�5cO � �/F��H�� � I���� D9��� A��H��f�E��A)�% �% L��A)FL��P H�A�F L�A�F$ H� @1�H��H�� AT� �J^��H�K� Z�CPY�8 �����H�P L��� � �E�������p ���� H��� H�8���H� � � ���H�=�M �pD��L�=� � M�����E��p E�����H�5�M � 1�� E��L�=� � �w�A��� � H�5LM 1��D��L�=� � I��� �'�H�=�M �C��L�=a � M���L�A��p ���=�H�5F_ � 1��D��L�=/ � � �A��� � H�5�L 1��D��L�= � I��� ���H�=�t �C��L�=�� A��p ����L�%)M E1�L���YC��H��� ��� D��� ��~7H� �� E1� � H�;D�����H��� A��A��D;�� |ڋ�� H� (� E��E��H�� H�5�| � ��HE�1��C��H�?� � H�5�| H��� ��` H��H���� HI�1�H���}C��H�� � H�5�| H��� ��` H��H���� HI�1�H���DC��H��� � H�5�| H��� ��` H��H���� HI�1�H��� C��H�=�K � B��L���B��H�x� H�8����L�=q� �����H��D����H�5[K D���������� P��(���1��B��^L�5,� _�P�H��L�� 1�H�5 K �}B��� 1�L��L�5�� H���E��^*����(����É����Z�H�{�b��H��� �X`9�� t H�pH�x0�#��H��� ��� 9X`u�H�x�8��� � H��� H�xh���H�=y� D��� ��� H��h����A9��U H��`���1�H��H�� �������H��`���H+�P���H��H��h���H+�X���� �5M� H� � ��8���H��tuD��p E��xiHi� ʚ;f��f� Hi�� H�5[{ �H*��H*�� �X��^��'A��H� �� H��t D��p E��xH�=�I �#@��H� �� fo�`���H�yh)�P������H�m� ƀ� H�xh���H�V� H��� �j���ǃp �����a�H��L�� 1�H�5I �@��� 1�L��L�= � H���m��n(����(���A�Ɖ�����(���D�� 1�D�� ���H�5I �;@��L�=�� ���� �EN��L�=�� A��� ;�0����B���0���H�5 x � 1�)���?��L�=y� ��� �M��L�=c� A��� D9����D)� 1�D��H�5ox �?��L�=3� H��������M���4�����f � H�xJ L��� � �g?���3���f�H�0J L��� � �G?�����f�A��D;� ����H��H��(���� ��H�;H��t H��� �| ��Lc�� H� E1�E��~,f D K�Dm I��H��H�� H�x�c��D9�� �H��� H��t K�4dH���! ���� H��� ��1�H�'� H�U�dH+%( �� H�e�[A\A]A^A_]ÿ �E���f�����P �}�H�=7G �m=��L�-�� M���;���H�=�n �L=��L�=�� A��p �D�H��H � � H�5bG �=�����H�gH � � H�5@G ��=���.���H�H � � H�5 G �=�����H��G � � H�5�F �=������H�uG � � H�5�F �t=����H��w � � H�5�F �R=���-�fInĿ � H��F H�5�F �+=������ ���� � H�uw H�5gF �=���9���0���� � H�#w H�5=F ��<�����H�=�E ��;��H�O� H���?�����p ���1���H�5iv � 1��<������L��A��f�H��L ��H*�f(��X����H��f�H��H ��H*��X�fH~���I�WA��� 1�H�5%r H� D���*<����H��0 �����x��� � H������H�BD H��HE�H��� �8 ut��0���L��D H� F � H�5�D � �;���U�L���>����H� I���ڿ H�5}u 1��;��H�� ���H��H@B �����0���� � H��D H�5�D �N;�����H� ��K E1����H�5�r � 1��$;����������H�5cs � 1��;��������f���H�=�r �:��������P���M��������f. � � �UH� C H��AWAVAUI��H�5iu ATA��� SH��(dH�%( H�E�1��:��E��~4A�D$�M��H� H� M�t� D I�H� 1�I���Z:��M9�u�H�=� �i9��1�� L��H� �� H��p� H���H�H�t� D���H�CH�z � f�KPH� �� H�CH��y �CRH�CX1�A����E1��CT�Ce�Cl�� ������ �Sl��u31��.������ H�E�dH+%( �� H��(1�[A\A]A^A_]�H�=ct L�-|�� �S��L�5F� � I�E�I�} H�E�� L��E1� � H��Mc�A��H�8 u�H�U�H�5�s � 1��(9��L�m�K�D�I�� @ I�U L��� 1�I���9��M9�u�E1�L�m�A��A��H�=G �8��1�� H���H�� E1�L��f�CPH�� H� 7� D��H�CH��x H�2o� �H�CH��x �CRH�CX�CT�CeD�cl� ����u H�}�����I�Ő H��B� L9����� �mF����� � H��H�5�r 1�E1� E1��$8���2���H�5�n� H�=�� � ���G�� � � �UH��SH��H�5U� H��dH�%( H�E�1������u H�b� H�H�E�dH+%( uH�]�1�������ff. � � �UH� � H��ATSH��� H��L�%�݇ dH�%( H�E�1�A�4$�1��� G��A�4$� H�֏ ��1��e1���sLH�{@��~RHc�H��HGH�@��A�4$H��� � ����1��.1��1��7����H�U�dH+%( uH��[A\]� H�GH�@����f � UH��AVAUI��ATA��SHc�H��H�OdH�%( H�E�1�H���� H�9 �� H�A 1� @ H�� ��H�x� u��� A�@�A��DO����M I�E H��L�5�܇ �N1�PE��H�� D�CA�61��P0��XZA���toE���� H�E�dH+%( �M A�6H�e�H�Ύ 1�[1�A\A]A^]� 0�� D ��� M�M L�5=܇ �N1�1�H��� A�6��/��A���u�I�EH���� ��xH��H�H�HH���� H�E�dH+%( �� H�bއ H�H� H�5M� H�8H�e�1�[A\A]A^]�f%��f D H�E�dH+%( �~ H�$� H�5'� H�އ H�8H�e�1�[A\A]A^]�"%��f�Hc�H��H�D��� � H�E�dH+%( u*H�ɍ H�5�� �f � Hc�H��L�L������f. � Uf�H��AWAVAUI��ATSH��h L�@D�g������dH�%( H�E�1��GH)������������GL������H��܇ H������I�GH��t1H�8 t+H�� 1� @ H�� ��H�x� u�~���������7 H�xڇ H������E���P H�������0��~zI�OH���� H�9 �� H�A 1� D H�� ��H�x� u��� Hc�������� M�������1�H��� �H������D�@1��-��E���� L���E��A��H�������8�� H�������6��D������D��L���������������c���H�E�dH+%( � H��h 1�[A\A]A^A_]� @ ������M�1�H�� �H1�� -��E���k����0��H������L������H������H������H��x��� �d � H��D������Dž����9 ���f������ t�H�������� L��D��� � ��H��~1Ƅ���� H�������8�� H��ڇ L��H�0�O��� D H�������8 �p���L���PD��A��H�������8u A����� H��x����;5��D������D��L��������������� ���D��������L���(��H��x���L��H���f������ � D��1�輾��H�������0�������I�OH��������p��� � A���� ���H������H��x���I�OH���� H�9 �� H�A 1� H�� ��H�x� u��� Hc��������� M�������H� � � 1��H������D�@1��+���t D ������M�H�Ή 1�D�������HH�%ׇ �0H������1���*����� � H��L�L���������M�� 1�H��� �H1��*��H�Rه H������H�0�k��H��x����3��D������������L��������������_���E�����D���H��L�L�����N��ff. � Ufn�f:"�H��AWAVI��AUE��ATSH��(dH�%( H�E�1��=�� H� �� �P H��f�E��:���H�H��H���5 �~E�L�p@�@����H� �Շ f�@H�@,� ���W,��~e���G,H��/ H�GH�����H�G8�\2������ �=�>� �� H�E�dH+%( �� H�;H��(D��[A\A]A^A_]�[��� ���W,�H�aՇ A��A�Կ H�`� �01��(��E��~iIc�H��IFH�@D��L����H�݇ � ��H�Շ �01���(��E���D��D��L�����1�H�U�dH+%( u!H��([A\A]A^A_]ÐI�FH�@뜸������f. � � �U�l H��AWAVL��`���AUL�-v ATA��L��SH��H��( H������dH�%( H�E�H�_� HDžH��� HDž(��� HDž0��� fHn�H��� H��@���1��H�H�=�� H� s H� �� H��`���fHn�H��(���H�=Ն fH:"�H��� �h���fHn�H� � fH:"�H� v H������H�#0 �x���fHn�H��� fH:" �Ӈ H����H� F H�� ���H��� ����fHn�H�=�� fH:"�H�A� H��@���H� p H������H��� �(���fHn�H� M� fH:"�H�� H������H� S H����H��;� �����fHn�H�=B� fH:"�H��� H�� ���H� w H��@���H��0������fHn�H� K� fH:"�H�ȅ �H���fHn�fH:"�H�ʅ Dž���� �X���fo�fH:"�H�l� �����fHn�fH:"|؇ fH:" 9҇ H��� Dž ��� ����fHn�fH:"�L��P���HDžX��� ���������� �A�ƅ��� 1�H�=|��G��H��Ӈ 1�1�� H�8���� ��E1�L��H��H��P���L��@���D��H�L� ����������~H�;L���?��A�ƅ��� L��0���M���� �=�� �s �=�� t�7:� H��և � f�x1��@�|���4 H��(���H������H��tH���i���H�������B��H�fK� E1�HDž��� H������H�� ���H�� ���� E��H� H�����H� H���� D H�8L�x���A9�DL�M��t/I�? t)I�w 1�H��f � H�� ��H�x� u��� H�����H������SH��H���: ���f D I�4$L������H���� Hc���H�����L��D�����������H� ��� ���������| A��H�E�dH+%( �� H��( D��[A\A]A^A_]�H� Jχ L��H�;�o �����w H� �ч L��H�;�U �����] H� .ԇ L��H�;�; �����C H� �ԇ L��H�;�! �����) H� :Շ L��H�;� ����� H� ч L��H�;�� ������ H� �ч L��H�;�� ������ H� χ L��H�h� 1�A������01��"�������7� ��������D����E1�L�������������H�!I� H�� ���H��8���H���H�� ���HDž��� H� H�Ic�H��H�����H���� D D�����L�3A��E���� H������L��E1�L���K�|�� L���+ ��H��8����: uH;������ I��D9����� D H�� ���H�����H�����H� H� 8H��H�����H���g���H�� ���H�� ���H� AH� H9�����D������� @ K�t�H���#��H���x���f. � H������L�3H�w͇ D��M��1�H��� �01��!��H�KH���J���H�9 �@���H�q 1�H�� � H�� ��H�x� u�����1� � H�� ��H�~� u�Lc�E1��Gf. � L��E�FH�C� 1�H��I��L�LH��̇ D��01�� ��M9������H�KH��u�H��̇ L� E�F1�D��H�� I���01��G ��M9�u��}��� D 1�f D H�� Lc�H�~� u�L��M�gH��M�|( � I�<$�?��A9�DL�I�� M9�u�H�����J�D0H�������� � E��H�� ���H�� ���H�=F� H9�����H������ �- ��H�����H���� �����H������Dž ��� H��8���Dž�� I�݃�D����H�D�I��H������HDž��� H� L�0Hc���H��H�����M���: D ���������I� �������������R L������~7I�<$� L��� ��H��8����: �x H9����� I��M9�u�I�FH���� H�8 �� H�H 1� D H�� ��H�y� u�Hc�ƅ��1�H��L�����H���H��to � L�d�������~5L������I�>� L���r��H��8����: uFH9����tMI��M9�u�H�� H9��tK � H�����H�@H��u�H�����L� � @ I�6L�����H��t�ƅ�� H�� H9��u����� L������� � H�����H�������=���H���T I�NH��t*H�9 t$H�q 1�H�� @ H�� ��H�x� u��n Hc� ���H����������L��D��������H� ��X����B �� ���H������H�����H�����H� L�4H��H�����M������H������H������H� �C� H9��t����� ���D������tH�� ���H�������H��L�d� �=�1� H�;uD����������H�;H���P���I9�u�H�����E1��<������ � I�4$H�����H����������f D H�qȇ M�1�H��z D���������01�� ��H��ʇ H��{ H�5�z H�81���������1��H�� ��H�~� u�H�1�L�����H������� ����������H���� D H��H��L�d������������~TL������L��M��I��I�<$� L�����H��8����: �S���H9�����^���I��L;����u�f � H��H;����t'�� ���I�N�������H���d���M�&�h���L���������H������������SA���/���H�����A��詯������A������f � A�����������UH��AVAUATH�� H� $ H�� H� $ H�� � H�=Gz dH�%( H�E�1��<������ 1�� H�=6z �;������ 1�� H�=)z ��;������ L����� H�= z L�����H��� H��@��L�������� L������/ L�����H��t� L�-�y L��1�L�� L����1�� L���W;����y3� L��1�L��H��y ��1�� L���+;������ H�U�dH+%( �� H�Ĩ A\A]A^]�f D ��X��L�����% � = � �D���L�� L��1���� L��L�����H������������f � �[���L�� L��H��I��1����L��蛭��� L��1��l:���G����½��f�� �UL��x � H�7; H��ATH��H�OH�}�dH�%( H�E�1�H��ć H�E� � ��H�b� LD�1��3����x+H�}��F8��H�}�A��� ���E��tD��A������ă�tA�����H�E�dH+%( u D��L�e��������UH��AWAVAUATSH�� H� $ H�� H��8�A��I��I��L��L����dH�%( H�E�1��B-��H���� L��w ATA��H��@�1�� �� H�� ���5��H�� �� L���Z���L��I�|Ƅ��/�E��� � ����fIn�ZYfH:"�)� �H���) L��I��� ���H���� I�$L�����H���� I�D$H�C���� I�D$�D���I��H��t|fo� �L��蹜��H���� I�EH�H�4� H��8�H�8�"���H���� H�H��8�H�L�,�H��H�H�E�dH+%( unH�e�[A\A]A^A_]� H�� 1�H�� �01��7��H�E�dH+%( u4H�e�L��[A\A]A^A_]��H�S H�� 1��01����������H�0 H��� 1��01������`���H� H��� 1��01����L��萪��L��航���2��� U1�H��AWAVAUA��ATSH�� H������L�� H�5b H������H������dH�%( H�E�1��С������ H������H�ׅ��� �p���L�5�u 1�H��H������H������H��A���H��x���L�<M���� A�.tM�g�. L�����H��H��tL���������� A�G<t*��uBH������1�L��D���4�������% � = @ u � H�5�t L���S������C H������H��H9������\���L������1�H��I����H��H��Ԗ��H������L9�u�����H�E�dH+%( �F H�Ĉ [A\A]A^A_]�f D 1ɺ L��D���ƿ�����$���1�L��D����A�Dž��[���H��@����� ��H��p����<�H���� ��@���#�� H��p���H��x���H�H��H9��� �9!H�QuwL��p���E��I����H�Q� ��xY�� tkH��H9�u躀 L��D�����H��~7L�L���� L��D�� 1��F�H������H���������q������E��D��豯��H���������L��E��L��p��� � H��H9��� H�Q� ��x���#t�L� m Hc�A�; uӅ��� �� �� ������L������� L��h���E��M��H��`���H��D��\���I���5 D H�Q� A�ʅ��� �� �� E� H��H��� �8 Lc�H��H9�uź� L��D��D��p�����Lc�p���H��~aL�L���f��� D��H��p����l�H������H��p���H�H������� D���D�H�������H��p���H�H��� ���M��H��`���E��D��\���L��h���1�H������ D Ic�L9�tqB�H�= �� I��� u�D��Ƅ���� L��p������H��p����?���H��H�������L������H������L��D���*���H���������L������� �M��H��`���E��D��\���L��h���A�� �L������ D � �UH��ATH��(dH�%( H�E�1�H�E� H�E� �����yBH�E�H�}�H�4� ����H��twH�U�H�� H�U�dH+%( uWL�e��� � ��H�u�H�U�A�����H�E�H�}�H�4� ���H��t#H�U�H�E�D��H�� �Ĭ��H�E���)���H�J�� H��� 1��01�������f. � �� �UH��H��dH�%( H�E�H���� �x�� H�x�� H�x �/ H�P(�� u �� t@L� Xp A�� H���� H� �o � H��o �01��U��������bf D ���� H� �x�� H�x�� H�x �� H�P(�� tL� �o A�� � @ �� u���� 1�H�U�dH+%( �� ��L� 9o A�� �M���L� eo A�� �;���L� ^o A�� �)���L� Ao A�� ����L� :o A�� ����L� Bo A�� ��L� #o A�� ���L� o A�� ����L� o A�� ����P���� �UH��H��dH�%( H�E�H��u[�x�� H�x �� H�xH�� H�xP�� H��� �� H�x �� 1�H�U�dH+%( �� ��L� n A�i f D H�ṇ H� n � H� n �01��} ��������L� n A�j ��L� n A�k �L� 8n A�l �L� 7n A�m �L� �m A�s �L� 'n A�n �y����4��� @ � �UH��H��dH�%( H�E�H��u1�xubH�x �� �xDu`H�xPuh1�H�U�dH+%( uu��L� m A�y H�� H� #m � H�,m �01�� ��������L� &m A�z ��L� �m A�| �L� �m A�~ �L� m A�{ ��e��� D � �UH��H��dH�%( H�E�H��u1�xubH�x �� �xDu`H�xPuh1�H�U�dH+%( uu��L� Ol A�j H�!�� H� Sl � H�\l �01�� ��������L� Vl A�k ��L� �l A�m �L� �l A�o �L� 4l A�l �蕰�� D � �UH��H��dH�%( H�E�H��u1�xubH�x �� �xDu`H�xPuh1�H�U�dH+%( uu��L� k A�/ H�Q�� H� �k � H��k �01��� ��������L� �k A�0 ��L� �k A�3 �L� �k A�5 �L� dk A�2 ��ů�� D � �UH��H��dH�%( H�E�H��� �P��uk� D H��upH�xH �O H�xP �\ H��� �f �P8���q �� �� ��@�� �@8 � �� H� �P��tWH�H��t��u���H��t�L� �j A�� D H�!�� H� Sj � H�\j �01�� �������� H�x(� �` H�x �y �P8���� �� �� ��@�� �@8 � �q H� �x�R H�x�# �P8���� �� �g ��@�L �@8 � �� 1� D H�U�dH+%( �� �� L� �i A�� ����f D L� �i A�� ���f D L� �i A�� ���f D L� �i A�� ����f D L� �i A�� ���f D L� �i A�� ���f D L� �i A�� ���L� �h A�} �t���L� �h A�� �b���L� �i A�� �P���L� �h A�� �>���L� �i A�� �,���L� �h A�� ����L� Xi A�� ����L� 5i A�� ���L� i A�� ���L� i A�� ����L� �h A�� ���L� �h A�� ���L� �h A�� ���藬��L� �h A�� ��� D � �UH��H��dH�%( H�E�H��u1�xubH�x �� �xDu`H�xPuh1�H�U�dH+%( uu��L� og A� H�A�� H� sg � H�|g �01�����������L� vg A�! ��L� �g A�$ �L� �g A�& �L� Tg A�# �赫�� D � �UH��H��dH�%( H�E�H��u1�xubH�x �� �xDu`H�xPuh1�H�U�dH+%( uu��L� �f A� H�q�� H� �f � H��f �01�� ��������L� �f A� ��L� g A� �L� g A� �L� �f A� ���� D � �UH��H��dH�%( H�E�H��u1�xubH�x �� �xDu`H�xPuh1�H�U�dH+%( uu��L� �e A�� H���� H� �e � H��e �01��=��������L� �e A�� ��L� 1f A�� �L� 0f A�� �L� �e A�� ����� D � �UH��ATSH��H� dH�%( H�E�1��{$�� D�C E���� H�{ �� H�{H�5Ze ������ H��{$�� �{ ���� H�{�� H�{H�5Te �b����� H��{$�� �s ���� H�{�� H�{H�5'e �'����| H��{$�� �K ���v H�{�� H�{H�5�d ������� H��S$���i �C ���L H�{�i H�{H�5؈ �����_ H��{$�V �{ �^ H�{H�5҉ �����B L�%�� H�{L���f����9 H��{$�0 �{ �8 H�{H�5e �7���� H�{L���#���� H�U�dH+%( � H��[A\]�L� �d A� f�H�1�� H� cc � H�lc �01�����������L� zd A� ��L� Ld A� �L� \d A�" �L� .d A�' �L� >d A�+ �L� d A�0 �y���L� d A�4 �g���L� d A�= �U���L� �c A�H �C���L� �c A�J �1���L� �c A�V � ���L� �c A�X � ���L� �c A� ���L� �b A� ���L� ~c A� ����L� rb A�# ����L� Zc A�) ���L� Nb A�, ���L� 6c A�2 ���L� $c A�; �}���L� c A�9 �k���L� b A�5 �Y���L� �a A�> �G���L� �b A�L �5���L� �a A�M �#���L� �b A�Z ����L� �a A�[ ���� ���f. � � �UH��SH��H� dH�%( H�E�1��um�{tH�� H�5�� ������ �C8��� � �� �@tz�C8 � ub��� ��� 1�H�U�dH+%( �� H�]���L� �` A�� H���� H� �` � H��` �01�� ��������L� ua A�� ��L� Ua A�� �L� 1a A�� �L� a A�� �L� �a A�� �L� �a A�� �y���L� Z` A�� �g����ä�� � �UH��AWAVE1�AUL�m�ATSH� qE L�{<H��8dH�%( H�E�1�襆��I��H���� L������H��1�L��jA� H��L��A� � ��A��XZE��uEL���]���L���Ť��H�� L9�u�H�E�dH+%( �� H�e�D��[A\A]A^A_]� � L� !�� H��1�D�E�H�� � A�1L�M����H��L��蝌��L�����L���M���L�M�D�E�A�11�H��H�o` � D�E��x���D�E�A���EE��R���L� ��� A�����s��� UH��AWAVAUATSH�� H� $ H�� H��0�H��8�dH�%( H�E�1����H���� I��� � H��L����L��_ � 1�L���H ��L��� ��I��H���\ L�����H���C �x.L�puA�~ tހx.uA�~.u A�~ t�f D H��I��L�ڴ 1�AV� � L�� ����XL��Z���A�DŽ�t�H�5S9 L�����H���r���L��@�H�¾� H�� �L��L��(��1��L��(�L�� �H���� L��L�� �L��(��$���H�� �Ƅ?� 谯��L���Ȃ��H��0�H��(�H�貂��L��8�L��I�蠾��H�;H��tI�> u-�m���H��8�E1�H�8�[����f � L���h���E1�H�E�dH+%( u#H�e�D��[A\A]A^A_]� @ L�������o����N���ff. � UH��AVAUATSH��H�� dH�%( H�E�H�GH��t �Є��� �)���I��H���� L�u�L�����H��H�3L��j1�A� E1�L���2��ZY��u<L��SA��L���ۑ��L���C���H�E�dH+%( �� H�e�D��[A\A]A^]�A��H���� H� H��� � �01��N���H�3L���3���H�5z] L������D��A��� H�i�� H�<] � E1�01�� ����q���H�E�� H�"] 1�A������01�����M������ff. � UI��� L�] � H��SH�����H��H��P dH�%( H�E�1�V� HDž���� ����H�� H������H������H������XZ�>���H�U�dH+%( uH�]����d��� @ � �UH��AVAUH�u�H�}�ATH��(dH�%( H�E�1�������tNL�m�L�u�L��L���+���L��A���Ў��L���Ȏ��H�E�dH+%( u!H��(D��A\A]A^]�f. � A��������Ӟ�� � �UH��SH��dH�%( H�E�1���� H��� ������ H�H9�u�TH�z(� ufH�z uoH�H9�t;�zt�L� �Y A�j H���� H� �Y � H��Y �01��!��������H�U�dH+%( uMH�]��� � L� oZ A�l 뭐L� qZ A�n �L� CY A�f �L� ;[ A�g �|������ff. � � �UH��H��dH�%( H�E�1���� H�H9�u2�~ f D �� �� ��@�� �@8 � �� H� H9�tQ�P8��t�L� mY A�O H�|�� H� �X � H��X �01�����H�E�dH+%( uuɸ�����f�H�E�dH+%( u]��;��� L� Y A�P �f � L� Y A�Q ���f D L� Y A�R �k���L� X A�L �Y���诜��ff. � @ � �UH��SH��H� dH�%( H�E�1��u;�������� �{unH�{(� uUH�{ ulH�U�dH+%( u{H�]���f�L� �W A�Y H�T�� H� �W � H��W �01���������L� XX A�\ ��L� zW A�[ �L� LX A�^ �L� %Y A�Z ��ț�� � � �UH��ATSH��L�'dH�%( H�E�1���� A�|$�� I�|$uqH��H�5�X L��� ~������ �{I�<$�� ��� H�uxH�5�X ��}������ 1�H�U�dH+%( �� H��[A\]�f D L� �V A�� H�$�� H� VV � H�_V �01����������f � L� [V A�� �L� V A�� �L� 2V A�� �L� �U A�� �L� V A�� �L� �W A�� �p���L� �W A�� �^����\���ff. � �� �UH��SH��H� dH�%( H�E�1���� �{uQH�5�W H����|������ H�;�uqH�5�W �|������ 1�H�U�dH+%( �� H�]���f�L� PU A�Y H�䠇 H� U � H� U �01��������f � L� U A�^ �L� �T A�W �L� �V A�Z �L� �V A�_ ��O���ff. � @ � �UH�=g� H��H��dH�%( H�E�1��y���H����H�U�dH+%( u�����ff. � f�� �UH�=�V H��H��dH�%( H�E�1��)���H����H�U�dH+%( u��識��ff. � f�� �UH�=ǎ H��H��dH�%( H�E�1��و��H��t$H��H�E�dH+%( u%�H�5�K �ս�� D H�E�dH+%( u�1���8��� � � �UH��AWAVAUATSH��dH�%( H�E�1��G���3 1�I��� ��I��H��� E1�A� A�|$�� A�|$�� 1�1�f D �{��H��H��t'�GA;D$u��uE��� ED��T��H��H��uل��� L��L���y ��I��H��u�E���� 1��9 @ L� U A�� H�t�� H� �R � H��R �01�������H�U�dH+%( u`H��[A\A]A^A_]�L� �R A�� �L� �T A�� �L� �T A�� �L� �T A�� �{���L� R A�z �i���跖�� � � �UH��H��dH�%( H�E�H�H9�u.�} D �� �� ��@�� �@8 � �� H� H9�tQ�P8��u�L� ]R A�^ H�l�� H� �Q � H��Q �01���H�E�dH+%( ucɸ�����f�H�E�dH+%( uK����� L� R A�_ �f � L� R A�` ���f D L� R A�a �k���豕���� �UH��SH���wdH�%( H�E�1����r ��1��9��� �� ��@�� �@8 � � ��� ���' ��9�tp��HD�H� �P8��t�L� ;Q A�� f � H�A�� H� sP � H�|P �01���������H�U�dH+%( �M H�]��� � H�H������x � �C8��� � �� �@�� �C8 � �� ��� 1��f D L� �P A�� �V���f D L� �P A�� �>���f D L� �P A�� �&���f D L� �P A�� ����f D L� �P A�� ���L� XO A�� ���L� �P A� ����L� 0P A� ���L� P A� ���L� �O A� ���L� �O A� ���L� *O A� �x���蓓�� � �UH��AWAVAUATSH�� H� $ H�� H� $ H�� dH�%( H�E�1�Dž��� HDž��� @ H���������H�����H���� H�L�����HDž��� HDž��� ���H��� L��SI��L�H� � � 1�� ��H�� ��L�����AYAZ���� L��輲��I��H���� L��踲��H��� L�`f�. HDž�� L��)� �����H��u�H��M��� � ATH����� L�� H��� ��_AX=� �� H�5 ) H������I��H���� H�����H�����H��� �!��H���` H������? H������P���H�����H��t\����L��HDž��� �l���H�͘� H�ٿ H�Ƥ �01��m�L��襱��H����� @ L���P����3��� �#���L��L�����HDž��� � ���H��� H�����AT� L��� L�L�IO 1�H�� ���b ��H� �YH��^L�� ��H��������� H�����H�8�,������4����- L���G���H��� ���H�����ATM��L��� � � �0L��N 1��� ��H����H��L�� ��H����XZ�1��Å�����H���� L�� H��� �01��(���������D؉��������H�Q�� � H�բ 1��01�����m��� D H�����M��� H��� H�H��� �01������f. � �����H�떇 L��H�!� � �01��������D��������DD�D�������� H���� L�� H��� �01��I�L���!���Dž����������f�H�E�dH+%( u~�����H�e�[A\A]A^A_]�H�M�� L�� H��� �01����Dž��������^���H� �� L��� H��L �01��������������Dž����������辎��ff. � � �UH��SH��H� dH�%( H�E�1��ur�{u{H�{ �� �{Du$�o���H9CPun1�H�U�dH+%( u{H�]���f�L� :J A� H�d�� H� �I � H��I �01�� �������L� [I A� ��L� �I A� �L� �I A� �L� wI A� ��؍�� � � �UH��H��H�dH�%( H�E�1�H�G�p9ru H�@H9BuJ1�H�U�dH+%( uH��L� I A�� H���� H� �H � H��H �01��9�������L� �H A�� ���>���ff. � � �UH��H��dH�%( H�E�1��G���� H�H9�u�`�x u_H� H9�tO�xt�L� iH A�� H���� H� /H � H�8H �01��������H�U�dH+%( u+�� 1��� @ L� #H A�� �L� �G A�� ��u��� D � �UH��H��dH�%( H�E�H�H9�u.�} D �� �� ��@�� �@8 � �� H� H9�tQ�P8��u�L� H A�� H�,�� H� ^G � H�gG �01����H�E�dH+%( u[ɸ�����f�H�E�dH+%( uC���� L� �G A�� �f � L� �G A�� 놐L� �G A�� �s����y���f � � �UH��H��dH�%( H�E�H��u �xuQH�xuY1�H�U�dH+%( uW��L� pF A�� H�B�� H� tF � H�}F �01����������L� wF A�� ��L� sF A�� ��Ԋ�� @ � �UH��H��dH�%( H�E�H��u �xuQH�xuY1�H�U�dH+%( uW��L� �E A�� H���� H� �E � H��E �01��>�������L� �E A�� ��L� �E A�� ��4��� @ � �UH��H��dH�%( H�E�H��u �xuQH�xuY1�H�U�dH+%( uW��L� 0E A�� H��� H� 4E � H�=E �01���������L� 7E A�� ��L� 3E A�� �蔉�� @ � �UH��H��dH�%( H�E�H�H9�u.�} D �� �� ��@�� �@8 � �� H� H9�tQ�P8��u�L� =E A�k H�L�� H� ~D � H��D �01����H�E�dH+%( ucɸ�����f�H�E�dH+%( uK���� L� �D A�l �f � L� �D A�m ���f D L� �D A�n �k���葈���� �UH��ATSH��H� D�gdH�%( H�E�1�趺��A��� E��u1A9�u6�{ugH�{uo1�H�U�dH+%( umH��[A\]� D �3�������L� `C A�� H�2�� H� dC � H�mC �01����������L� gC A�� ��L� cC A�� ��ć�� @ � �UH�5�E H��ATI��H��H�?dH�%( H�E�1��Aj����t H�E�dH+%( uXL��L�e���A����H���� L� �E A�� H� �B H��B � �01�� �H�E�dH+%( u L�e���������!����� �UH�5�� H��H��H�?dH�%( H�E�1��i����t1�H�U�dH+%( u9��H� �� L� $E A�� H� %B H�3B � �01���������裆�� � �UH�5E H��H��H�?dH�%( H�E�1��&i����t1�H�U�dH+%( u9��H���� L� �D A�� H� �A H��A � �01����������#��� � �UH�5�D H��H��H�?dH�%( H�E�1��h����t1�H�U�dH+%( u9��H� �� L� D A�� H� %A H�3A � �01���������装�� � �UH�5D H��H��H�?dH�%( H�E�1��&h����t1�H�U�dH+%( u9��H���� L� �C A�� H� �@ H��@ � �01����������#��� � �UH�5�v H��H��H�?dH�%( H�E�1��g����t1�H�U�dH+%( u9��H� �� L� C A�� H� %@ H�3@ � �01����������裄�� � �UH��AWAVAUATSH��8H�}�dH�%( H�E�1�����H��� �E� I��H� S� L�5�B f�L���h���H��� �x.L�huA�} tހx.uA�}.uA�} t�f. � H��L��������t�L��L��������t�H�5�B L��������t�L��跹��H�E�H���� H���ң��I��H���r f D L���ȣ��H��t]�x.L�xuA� t�x.uA�.u A� t�f D H��L���M����t�L��H�5uU �:��L���]���k���H��u�L��� ���H�}�蕺��L���M���H����� @ L�����H�E��U�9PucH�E�dH+%( �� H�}�H��8[A\A]A^A_]��L� �A A�4 H���� H� (> � H�1> �01�����E������H�ʉ� L� xA A�M H� �= H��= � �01��Y��H�E�dH+%( u8H��8�����[A\A]A^A_]�L� �@ A�% �o���L� A A�7 �]����-���ff. � f�� �U1�H�A � L�ƕ H��AVL�5�� AUL�m�ATSH�� H� �� dH�%( H�E�1��3���L���{��1�L��L����e����u7L�����L��A���d���H�E�dH+%( u5H�� D��[A\A]A^]� D �3A��A��L��H�n� � 1��B����[���ff. � � �UH��AWL�=��� AVL�5&@ AUE1�ATS1�H��(L�%I�� dH�%( H�E�1�� ��I���� t[M�A�4$� 1���L������L�������t�M�A�4$�E���1�H�� � ���D�U�A���EE��I���� u�H�E�dH+%( uH��(D��[A\A]A^A_]�胀�� � �UH��AWL�=��� AVL�5V? AUE1�ATS1�H��(L�%y�� dH�%( H�E�1�� ��I����Kt[M�A�4$� 1���L�����L��������t�M�A�4$�E���1�H�#� � ����D�U�A���EE��I����Ku�H�E�dH+%( uH��(D��[A\A]A^A_]���� UH��H��D�GdH�%( H�E�1�E��u �G��uI1�H�U�dH+%( u~��f D D���8��H��H��tWH�57C 贼����u�L� c> A�� ��L� �: A�� H�T�� H� �: � H��: �01�����������L� > A�� ���~�� D � �UH��AUATI��SH���_dH�%( H�E�1�����A��� E���< 9��� L������� I� $I9��. E1�� f D ��u �{�r H��������: �C8��� � � �@� �C:�� ��! �C8 � �& H;�� �+ ��p ���/ H�I9��� �C���r���H�{� �C8��$ � �. �@�8 �C:��> ��H �C8 � �M H��� H9��O ��� �T ��� 9�� �T ��p ���� I���[���L� j9 A�� � H�q�� H� �8 � H��8 �01�� �������H�U�dH+%( �� H��[A\A]]�f. � �C8�� � �� �@� �C:�� ��9 �C8 � � L��H���(�����tH��� ��� +�� ��uC��p �������L� < A�� �,��� @ 胃���D ���f. � 1��1���L� �; A�� ���L� _8 A�� ���L� b8 A�� ����L� H; A�� ���L� J; A�� ���L� =8 A�� ���L� 9; A�� ���L� Z; A�� �y���L� T7 A�� �g���L� �7 A�� �U���L� �7 A�� �C���L� �7 A�� �1���L� �: A�� � ���L� �: A�� � ���L� �7 A�� ���L� �: A�� ���L� �: A�� ����L� �: A�� ����L� W6 A�� ���L� 7 A�� ���L� �6 A�� ���L� 7 A�� �}���L� L: A�� �k���L� �9 A�� �Y���L� �6 A�� �G���L� �9 A�� �5���L� �7 A�� �#����nz��ff. � � �UH��H��dH�%( H�E�H��P8���� �� �� ��@�� �@8 � u,�u`�xuiH�xuq1�H�U�dH+%( �� ��f�L� .6 A�� H��� H� 35 � H�<5 �01����������L� �4 A�� ��L� '5 A�� �L� #5 A�� �L� �5 A�� �L� 5 A�� �L� �5 A�� �y����Ty�� @ � �UH��AUATSH��dH�%( H�E�1��G���� 1�H����I��H��tcL�-�+ �%f. � A�|$uhL��H�����I��H��t5A�|$��t�觼��H��H��tvL���'�����u�L� �7 A�� �1 @ 1�H�U�dH+%( udH��[A\A]]� @ L� 4 A�� H��� H� �3 � H��3 �01��@��������L� X7 A�� ��L� �3 A�� ��6x��f D � �UH��H��H�dH�%( H�E�1��B8��� � tx�@�� �B8 � �� �tH�E�dH+%( �� ����L� �4 A�9 H��~� H� 3 � H� 3 �01����H�E�dH+%( uCɸ�����L� �3 A�6 �L� �3 A�5 �L� �3 A�8 �L� �3 A�7 ��Iw��f � � �UH��H��H�dH�%( H�E�1��B8���� �J:���� ���� ��� � �� �@�� �B8 � u H�E�dH+%( �� ��v���f D L� �2 A�� H��}� H� 2 � H�2 �01��p��H�E�dH+%( ugɸ�����L� 6 A�� �L� �5 A�� �L� �5 A�� �L� e2 A�� �L� C2 A�� �y���L� Y2 A�� �g����v�� D � �UH��H��H�dH�%( H�E�1��B8���� �J:���� ���� ��� � �� �@�� �B8 � u H�E�dH+%( �� ��F���f D L� �1 A�� H��|� H� �0 � H��0 �01��@��H�E�dH+%( ugɸ�����L� �4 A�� �L� `4 A�� �L� e4 A�� �L� 51 A�� �L� 1 A�� �y���L� )1 A�� �g�����t�� D � �UH��AUI��ATSH���_dH�%( H�E�1�����A��� E���� 9��> E1�1��I D A9�}[E��ID�H��C8��} � �� �@�� �C8 � �� ��� A��藦��A��� E��t��E{��A9�|�H�E�dH+%( �� H��L��[A\A]]��� �{���Z���f D L� �/ A�� H� {� H� >/ � H�G/ �01����H�E�dH+%( umH�������[A\A]]�f � L� �/ A� 릐L� �/ A� 떐L� �/ A� 놐L� 0 A� �s���L� �. A�� �a����Gs�� � � �UH��H��dH�%( H�E�H�H9�u�e D ��usH� H9�tS�P:��u�L� '2 A�� H�z� H� H. � H�Q. �01����H�E�dH+%( u2ɸ����� @ H�E�dH+%( u��S��� L� �1 A�� ��r��ff. � �� �UH��H��dH�%( H�E�H�H9�u�e D ��tsH� H9�tS�P:��t�L� g1 A�� H�Vy� H� �- � H��- �01�����H�E�dH+%( u2ɸ����� @ H�E�dH+%( u���� L� 1 A�� ���q��ff. � �� �UH��ATI��SH���_dH�%( H�E�1����A��� E���� 9�� I�$I9�u,� �� �� ��@�� �@8 � �� H� I9�ta�P8��u�L� E- A�{ H�Tx� H� �, � H��, �01�����H�E�dH+%( �� H�������[A\]� � H�E�dH+%( u}H��L��[A\]�y���f � ��w���0���f D L� �, A�| �k���f D L� �, A�} �S���f D L� �, A�~ �;���L� �+ A�w �)����Wp�� � � �UH��SH��H� dH�%( H�E�1��C8��� � �� �@�� �C8 � �� �uJ�]������ �{u~H�{(� � H�{ �� H�U�dH+%( �� H�]��� D L� �* A�Y H��v� H� �* � H�+ �01��h�������뫐L� �+ A�B ��L� �* A�[ �L� �+ A�\ �L� �+ A�^ �L� \+ A�@ �L� :+ A�? �x���L� P+ A�A �f���L� Z, A�Z �T����n��f. � � �UH��AUATSH���WdH�%( H�E�1����C 1�H����I��H���� L�-�2 �Jf D A�D$���� I�|$ �� I�|$H �� I�|$P�� L��H���d�I��H��t<A�|$��t�� ���H��H���� L��蚫����u�L� I- A�� �4 � 1�H�U�dH+%( �� H��[A\A]]�L� �) A�� H�u� H� F) � H�O) �01����������f � L� �) A�� 뾐L� ~) A�� 뮐L� +) A�� �L� �, A�� �L� �( A�� ��nm��ff. � UH��H��D�GdH�%( H�E�1�E��u �uJ1�H�U�dH+%( u�� � D�����H��H��tWH�5�, �d�����u�L� , A�� ��L� {( A�� H�t� H� 6( � H�?( �01����������L� �+ A�� ���l�� D � �UH��AVI��AUATSH���_dH�%( H�E�1��Þ��A��� E���� 9��� L�������蛞��A��� E���� 9��� E1�1��x���A��� E���� A9��� E��ID�L�#L���L����L A�D$8�� � �� �@�� A�D$:��� ��� A�D$8 � �� I��$ �� I��$� I9��� A��$� �� ��� A9�$� �� I� $H���������� �C8��� � �� �@�� �C:�� �� �C8 � �% L��H��肥�����* H��� ��� +�� ���& A����� D L� �& A�� H��q� H� #& � H�,& �01���������H�U�dH+%( � H��[A\A]A^]� � �q���_���f D �{q������� @ �kq��� ���f D 1�� @ L� `& A�� �f���f D L� ]& A�� �N���f D L� =) A�� �6���f D L� 9) A�� � ���f D L� && A�� ����f D L� �) A�� ���f D L� ) A�� ����f D L� �( A�� ���f D L� �( A�� ���f D L� u% A�� ���f D L� p% A�� �v���f D L� m% A�� �^���f D L� M( A�� �F���f D L� I( A�� �.���f D L� 6% A�� ����f D L� ,( A�� ���f D L� 7( A�� ���L� �# A�� ����L� �% A�� �����h��ff. � f�� �UH��AVI��AUATSH���_dH�%( H�E�1�裚��A��� E���� 9��� L��������{���A��� E���� 9��� E1�1��X���A��� E���� A9��� E��ID�L�#L���,����L A�D$8�� � �� �@�� A�D$:��� ��� A�D$8 � �� I��$ �� I��$� I9��� A��$� �� ��� A9�$� �� I� $H��������� �C8��� � �� �@�� �C:�� �� �C8 � �% L��H���b������* H��� ��� +�� ���& A����� D L� �" A� H��m� H� " � H� " �01��m��������H�U�dH+%( � H��[A\A]A^]� � �km���_���f D �[m������� @ �Km��� ���f D 1�� @ L� @" A� �f���f D L� =" A� �N���f D L� % A� �6���f D L� % A� � ���f D L� " A� ����f D L� a% A� ���f D L� �$ A� ����f D L� �$ A� ���f D L� �$ A� ���f D L� U! A�# ���f D L� P! A�$ �v���f D L� M! A�% �^���f D L� -$ A�& �F���f D L� )$ A�' �.���f D L� ! A�( ����f D L� $ A�) ���f D L� $ A�* ���L� � A� ����L� �! A� �����md��ff. � f�� �UH��AVI��AUATSH���_dH�%( H�E�1�胖��A��� E���� 9��� L���r�����[���A��� E���� 9��� E1�1��8���A��� E���� A9��� E��ID�L�#L��� ����L A�D$8�� � �� �@�� A�D$:��� ��� A�D$8 � �� I��$ �� I��$� I9��� A��$� �� ��� A9�$� �� I� $H���������� �C8��� � �� �@�� �C:�� �� �C8 � �% L��H���B������* H��� ��� +�� ���& A����� D L� � A�A H��i� H� � � H�� �01��M��������H�U�dH+%( � H��[A\A]A^]� � �Ki���_���f D �;i������� @ �+i��� ���f D 1�� @ L� A�B �f���f D L� A�C �N���f D L� � A�D �6���f D L� � A�E � ���f D L� � A�F ����f D L� A! A�G ���f D L� � A�H ����f D L� � A�I ���f D L� � A�J ���f D L� 5 A�R ���f D L� 0 A�S �v���f D L� - A�T �^���f D L� A�U �F���f D L� A�V �.���f D L� � A�W ����f D L� � A�X ���f D L� � A�Y ���L� � A�3 ����L� � A�5 �����M`��ff. � f�� �UH��AVI��AUATSH���_dH�%( H�E�1��c���A��� E���� 9��� L���R�����;���A��� E���� 9��� E1�1�����A��� E���� A9��� E��ID�L�#L���������L A�D$8�� � �� �@�� A�D$:��� ��� A�D$8 � �� I��$ �� I��$� I9��� A��$� �� ��� A9�$� �� I� $H������� �C8��� � �� �@�� �C:�� �� �C8 � �% L��H���"������* H��� ��� +�� ���& A����� D L� � A�p H��e� H� � � H�� �01��-��������H�U�dH+%( � H��[A\A]A^]� � �+e���_���f D �e������� @ � e��� ���f D 1�� @ L� A�q �f���f D L� � A�r �N���f D L� � A�s �6���f D L� � A�t � ���f D L� � A�u ����f D L� ! A�v ���f D L� � A�w ����f D L� � A�x ���f D L� � A�y ���f D L� A�� ���f D L� A�� �v���f D L� A�� �^���f D L� � A�� �F���f D L� � A�� �.���f D L� � A�� ����f D L� � A�� ���f D L� � A�� ���L� � A�b ����L� � A�d �����-\��ff. � f�UH��H��D�GdH�%( H�E�1�E��u �uJ1�H�U�dH+%( u�� � D��訟��H��H��tWH�5k �$�����u�L� � A�� ��L� ; A�� H��b� H� � � H�� �01��`���������L� x A�� ���e[�� D � �UH��AVI��AUATSH��D�gdH�%( H�E�1�肍��A��� E���� A9��� L���p��A���X���A��� E���� D9��� E1��6���A��� E���� A9��� E��ID�L�#L��������J A�D$8�� � �� �@�� A�D$:��� ��� A�D$8 � �� M;�$� �� A��$� �� A��$p ���� I� $H��������� �C8��� � �� �@�� �C:�� �� �C8% � = � L��H���P������ H��� ��� +�� ��� ��p ���& A����� D L� � A�q H��`� H� � � H�� �01��M��������H�U�dH+%( � H��[A\A]A^]� � �K`���a���f D �;`������� @ �+`��� ���f D 1�� @ L� A�r �f���f D L� A�s �N���f D L� � A�t �6���f D L� � A�u � ���f D L� � A�v ����f D L� � A�w ���f D L� � A�x ����f D L� � A�z ���f D L� M A�� ���f D L� H A�� ���f D L� E A�� �v���f D L� % A�� �^���f D L� ! A�� �F���f D L� A�� �.���f D L� A�� ����f D L� A�� ���f D L� A�� ���L� � A�c ����L� � A�e �����MW��ff. � f�� �UH��AWAVAUATI��SH���_dH�%( H�E�1��!^���D@9��� L���]������� I� $I9��k E1�E1�L�=� f. � �C���� ���t �{��� �C8�� ��� ���� �@�� �C:��� �� �C8 � �� H��� H9��� ��� �� ��p ���� I��� @ H�{(� �� H�{ �� �C8��� � � �@� �C:�� ��! �C8 � �& L��� L9��( H�� L��裚�����# ��� �( A��� 9�� �' D��p E���7 I��H�I9������1�f. � H�U�dH+%( �) H��[A\A]A^A_]�f D ���� H�{�� �C8��� � �� �@�� �C:�� ��2 �C8 � �I L��H���\�����t H��� ��� +�� ���� ��p ���6���L� = A�( � � H��������(����C8��r � �� �@�� �C:��� ��� �C8 � �� H;�� �� ��p �������L� � A�7 H�Q[� H� � � H�� �01������������ ���� �@�� �C:��� ��N �C8% � = � �M L��H���.�����t&H�� �T H��� ��� +�� ��uH��p �������L� A� �D��� @ ��� 9�� � ���L� � A� � ���L� � A� � ���L� � A�� ���L� � A�� ���L� A�� ����L� A�� ����L� A�� ���L� A�� ���L� A�� ���L� � A�� �z���L� � A�� �h���L� I A�� �V���L� � A�� �D���L� � A�� �2���L� � A� � ���L� U A� ����L� V A�! ���L� Y A�" ���L� A�0 ����L� - A�# ����L� A�1 ���L� A�2 ���L� A�$ ���L� � A�3 �~���L� � A�% �l���L� � A�4 �Z���L� � A�5 �H���L� � A�6 �6���L� � A�� �$���L� � A�� ����L� � A�' � ���L� y A�� ���L� C A�� ����L� $ A�� ����L� ' A�� ���L� A� ���L� � A� ���L� � A� ���L� � A� �p���L� � A� �^���L� � A�� �L���L� � A� �:���L� � A� �(���L� A� ����L� � A� �����/P��ff. � @ � �UH��AVI��AUATSH��D�gdH�%( H�E�1��B���A��� E��� A9��� �#���A� ��� L��� ���D9��� E1����A��� E���� A9��� E��ID�L�#L���������x A�D$8��2 � �� �@�� A�D$:��� ��� A�D$8% � = � �� I��$ �� I��$� I9��� A��$� � ��� A9�$� � A��$p ��� I� $H������� �C8�� � � �@�$ �C:��0 ��@ �C8% � = �E L��H��������J H��� ��� +�� ���F ��p ���P A����� � L� = A�O H�IU� H� { � H�� �01���������H�U�dH+%( �+ H��[A\A]A^]���T���;���f D ��T������ @ ��T��A����� 1�� @ L� � A�P �n���f D L� � A�Q �V���f D L� � A�S �>���f D L� � A�T �&���f D L� � A�U ����f D L� � A�V ���f D L� d A�W ����f D L� Y A�X ����f D L� W A�Y ���f D L� O A�Z ���f D L� � A�b �~���f D L� � A�c �f���f D L� � A�d �N���f D L� � A�f �6���f D L� � A�g � ���f D L� ~ A�h ����f D L� t A�i ���f D L� A�j ����f D L� w A�k ���L� ( A�A ���L� A�C ����K��ff. � f�� �UH��AVI��AUATSH���_dH�%( H�E�1���}��A��� E��� 9��L L���µ�����}��A��� E���� 9��6 E1�1��}��A��� E���� A9��� E��ID�L�#L���\�����l A�D$8��& � �� �@� A�D$:�� ��( A�D$8 � �1 I��$ �: I��$� I9��A A��$� �J ��� A9�$� �N A��$p ���V I� $H���B����� �C8��N � �^ �@�n �C:��z ��� �C8 � �� L��H��肄������ H��� ��� +�� ���� ��p ���� A����� � L� � A�� H��P� H� � H� �01��}��������H�U�dH+%( �l H��[A\A]A^]� � �{P���?���f D �kP������� �[P������ @ E1��{��A��� E���� A9��6 L�+L���c�����s���A�E8�� � �� �@�� A�E:��� ��� A�E8 � �n I�� �� I��� I9��� A��� �� ��� A9�� �� A��p ���� I�] H���Q��������C8��� � �� �@�� �C:��� ��� �C8 � �� L��H��葂������ H��� ��� +�� ���� A����� @ L� A�� � ���f D L� A�� ����f D L� � A�� ���f D L� � A�� ����f D L� � A�� ���f D L� ) A�� ���f D L� � A�� ���f D L� � A�� �v���f D L� � A�� �^���f D L� � A�� �F���f D L� A�� �.���f D L� A�� ����f D L� � A�� ���f D L� � A�� ���f D L� � A�� ����f D L� � A�� ���f D L� � A�� ���f D L� � A�� ���f D L� � A�� �n���f D �3M�����L� ` A�u �L���L� U A�w �:���L� � A�� �(���E1��jA9��D H�H��� �����/����C8�� � �� �@�� �C:��� ��� �C8 � �� H;�� �i A����w��A��� E��t��rL���z���L� � A�� ���L� � A�� �y���L� ^ A�� �g���L� T A�� �U���L� - A�� �C���L� � A�� �1���L� J A�� � ���L� + A�� � ���L� L A�� ���L� * A�� ���L� � A�� ����L� � A�� ����L� � A�� ���L� � A�� ���L� � A�� ���L� | A�� �}���L� � A�� �k���L� w A�� �Y����D��L� ` A�� �B���L� @ A�� �0���L� ) A�� � ���L� A�� � ���L� �� A�� ���L� � A�� ���L� �� A�� ����1����ff. � @ UH��ATH��D�GdH�%( H�E�1�E��u 9wuI1�H�U�dH+%( u~L�e���f�D��I������H��H��tTL��腀����u�L� 4 A�� �f�L� �� A�� H�$J� H� V� � H�_� �01����������L� � A�� ����B�� D � �UH��AVAUATI��SH���_dH�%( H�E�1���t��A��� E��� 9��� 1�E1�L�-> � f � 9��� ��MD�M�6L��������� I�� �� L��L���|������ �)I����u A�F8� M�6L�������uZA�F8�� M�6L�� L���\�����u8A�F8�� ���t��A��� E���T����H��9��O���1� D H�U�dH+%( �� H��[A\A]A^]��H���@�� L� ! A�N H��H� H� �� � H��� �01�� ���������f � L� | A�O 뾐L� � A�Z 뮐L� � A�b �L� �� A�R �L� 4� A�B ���@��ff. � � �UH��AVAUATI��SH���_dH�%( H�E�1���r��A��� E��� 9��� 1�E1�L�-N � f � 9��� ��MD�M�6L��������� I�� �� L��L���z������ �9G����u A�F8� M�6L�������uZA�F8�� M�6L�� L���l�����u8A�F8�� ���%r��A��� E���T�����F��9��O���1� D H�U�dH+%( �� H��[A\A]A^]��F���@�� L� 1� A� H��F� H� � � H�� �01��0���������f � L� �� A� 뾐L� � A�$ 뮐L� � A�, �L� �� A� �L� D� A� ���>��ff. � � �UH��AWAVI��AUATSH���_dH�%( H�E�1��q��A��� E���� 9��j E1�1�L�=\� ��p��A��� E���� A9��� E��ID�L�#L���;����C A�D$8��� � �} �@�� A�D$:��� ��� A�D$8 � �� I��$ �� L��L���fx������ A��$p ���� I� $L��� H���J������� �C8��� � �� �@�� �C:��� ��� �C8 � �� H�� � L��H����w����� ��p ��� A����� D L� M� A�� H�YD� H� �� � H��� �01���������H�U�dH+%( �� H��[A\A]A^A_]�f D ��C���h���f D ��C����,��� @ 1�� @ L� � A�� �v���f D L� � A�� �^���f D L� �� A�� �F���f D L� �� A�� �.���f D L� �� A�� ����f D L� �� A�� ���f D L� |� A�� ���f D L� �� A�� ����f D L� � A�� ���f D L� � A�� ���f D L� �� A�� ���f D L� � A�� �n���f D L� � A�� �V���f D L� � A�� �>���f D L� !� A�� �&���f D L� �� A�� ����f D L� �� A�� ���L� p� A�� ����;�� � � �UH��AWAVAUATI��SH���_dH�%( H�E�1��1m��A��� E���8 9��� 1�E1�L�-�� �m��A��� E���� 9�� ��MD�M�7L���ݺ������ A�F8��p � �� �@� A�F:�� �� A�F8 � �% I�� �/ L��L���t�����4 A��p ���= M�>L��������2 A�G8��5 � �E �@�U A�G:��` ��p A�G8 � �z L��L���'t����� A��p ���� M�?L�� L��� ������� A�G8��x � �� �@�� A�G:��� ��� A�G8 � �� I�� �� L��L���s������ A��p ���� ���Q��� D L� � A�� H�@� H� K� � H�T� �01�赓�������H�U�dH+%( �� H��[A\A]A^A_]�f D �?�����f D �?���@��� 1�� @ L� �� A�� �v���f D L� �� A�� �^���f D L� u� A�� �F���f D L� q� A�� �.���f D L� ^� A�� ����f D L� �� A�� ���f D L� <� A�� ���f D L� W� A�� ����f D L� �� A�� ���f D L� �� A�� ���f D L� �� A�� ���f D L� �� A�� �n���f D L� �� A�� �V���f D L� �� A�� �>���f D L� |� A�� �&���f D L� �� A�� ����f D L� � A�� ���f D L� � A�� ����f D L� �� A�� ����f D L� � A�� ���f D L� � A�� ���f D L� �� A�� �~���f D L� !� A�� �f���f D L� �� A�� �N���f D L� �� A�� �6���L� p� A�� �$����6�� � � �UH��SH��H��H�?dH�%( H�E�1��G8�� � � �@�! �G8 � tiH�5x� �m������ �{H��� �x�� H�x �� �xD�� H�xP�� 1�H�U�dH+%( �� H�]��� L� �� A�@ H�q<� H� �� � H��� �01�� ���������f D L� �� A�A �L� S� A� �L� �� A�! �L� �� A�$ �L� �� A�& �L� �� A�> �s���L� �� A�= �a���L� �� A�? �O���L� *� A�# �=����4�� � � �UH��SH��H��H�?dH�%( H�E�1��G8�� � � �@�! �G8 � uiH�5� �������� �{H��� �x�� H�x �� �xD�� H�xP�� 1�H�U�dH+%( �� H�]��� L� � A�� H��:� H� � � H� � �01��}���������f D L� �� A�� �L� �� A�� �L� �� A�� �L� M� A�� �L� L� A�� �L� ]� A�� �s���L� 8� A�� �a���L� N� A�� �O���L� �� A�� �=����2�� � � �UH��SH��H��H�?dH�%( H�E�1��G8�� � � �@�! �G8 � tiH�5�� �M������ �{H��� �x�� H�x �� �xD�� H�xP�� 1�H�U�dH+%( �� H�]��� L� ~� A�� H�Q9� H� �� � H��� �01����������f D L� f� A�� �L� 3� A� �L� b� A� �L� �� A� �L� �� A� �L� �� A�� �s���L� �� A�� �a���L� �� A�� �O���L� � A� �=����h1�� � � �UH��SH��H��H�?dH�%( H�E�1��G8�� � � �@�! �G8 � tiH�5� ������� �{H��� �x�� H�x �� �xD�� H�xP�� 1�H�U�dH+%( �� H�]��� L� �� A�� H��7� H� �� � H��� �01��]���������f D L� �� A� �L� �� A� �L� �� A�! �L� -� A�$ �L� ,� A�& �L� =� A�� �s���L� � A�� �a���L� .� A�� �O���L� z� A�# �=�����/�� � � �UH��SH��H��H�?dH�%( H�E�1��G8�� � � �@�! �G8 � uiH�58� �-������ �{H��� �x�� H�x �� �xD�� H�xP�� 1�H�U�dH+%( �� H�]��� L� ^� A� H�16� H� c� � H�l� �01��͉��������f D L� F� A� �L� � A�� �L� B� A�� �L� �� A�� �L� �� A�� �L� �� A� �s���L� �� A� �a���L� �� A� �O���L� �� A�� �=����H.�� � � �UH��SH��H��H�?dH�%( H�E�1��G8�� � � �@�! �G8 � tiH�5�� ������� �{H��� �x�� H�x �� �xD�� H�xP�� 1�H�U�dH+%( �� H�]��� L� �� A�3 H��4� H� �� � H��� �01��=���������f D L� �� A�4 �L� �� A� �L� �� A� �L� � A� �L� � A� �L� � A�1 �s���L� �� A�0 �a���L� � A�2 �O���L� Z� A� �=����,�� � � �UH��ATSH��H��H�?dH�%( H�E�1��G8��. � � �@�0 �G8 � �� H�5� ������� �{L�#�� A�|$�� I�|$ �� A�|$Du2� !��I;D$P�� 1�H�U�dH+%( �� H��[A\]� @ L� �� A� H�3� H� 6� � H�?� �01�蠆��������f � L� �� A�& 뾐L� � A�' �L� �� A� �L� � A� �L� k� A� �L� |� A�$ �o���L� W� A�# �]���L� m� A�% �K���L� �� A� �9����+�� � � �UH��ATSH��H��H�?dH�%( H�E�1��G8��. � � �@�0 �G8 � �� H�5�� �g ������ �{L�#�� A�|$�� I�|$ �� A�|$Du2�} ��I;D$P�� 1�H�U�dH+%( �� H��[A\]� @ L� :� A� H�d1� H� �� � H��� �01�� ���������f � L� N� A�� 뾐L� f� A�� �L� 3� A� �L� b� A� �L� �� A� �L� �� A�� �o���L� �� A�� �]���L� �� A�� �K���L� � A� �9����w)�� � � �UH��SH��H� dH�%( H�E�1��{��u:�C���� �C8 �� 1�H�U�dH+%( �� H�]���f. � ��l��H��H��tqH�5�� �Wf����u�L� � A�� f D H�0� H� 3� � H�<� �01�蝃��������f D L� ;� A�� �L� �� A�� �L� �� A�� ��~(��ff. � � �UH��SH��H� dH�%( H�E�1��{��u:�C���� �C8�� 1�H�U�dH+%( �� H�]���f. � ��k��H��H��tqH�5�� �We����u�L� � A�� f D H�/� H� 3� � H�<� �01�蝂��������f D L� ;� A�� �L� �� A� �L� �� A�� ��~'��ff. � � �UH��SH��H� dH�%( H�E�1��{��uB�C���� H�� H�5�� � l������ H�U�dH+%( �� H�]��� ��j��H��H��tqH�5�� �Od����u�L� �� A�� f D H��-� H� +� � H�4� �01�蕁��������f D L� 3� A�� �L� �� A� �L� �� A�� ��v&��f D � �UH��SH��H� dH�%( H�E�1��{��uB�C���� H�� H�57� � k������ H�U�dH+%( �� H�]��� ��i��H��H��tqH�5�� �Oc����u�L� �� A�� f D H��,� H� +� � H�4� �01�蕀��������f D L� 3� A�� �L� �� A� �L� �� A�� ��v%��f D � �UH��H��dH�%( H�E�H��P8���� �� �� ��@�� �@8 � u<�up�xuyH�x �� �xDuwH�xPu1�H�U�dH+%( �� �ÐL� .� A�� H�,� H� 3� � H�<� �01����������L� �� A�/ ��L� '� A�0 �L� �� A�3 �L� �� A�5 �L� �� A�� �L� p� A�� �y���L� �� A�� �g���L� �� A�2 �U����0$��� �UH��SH��H��H�?dH�%( H�E�1��G8�� � � �@�! �G8 � tiH�5�� ������� �{H��� �x�� H�x �� �xD�� H�xP�� 1�H�U�dH+%( �� H�]��� L� �� A� H��*� H� �� � H��� �01��-~��������f D L� �� A� �L� s� A�/ �L� �� A�0 �L� �� A�3 �L� �� A�5 �L� � A� �s���L� �� A� �a���L� �� A� �O���L� J� A�2 �=����"�� � � �UH��SH��H��H�?dH�%( H�E�1��G8�� � � �@�! �G8 � tiH�5� ������� �{H��� �x�� H�x �� �xD�� H�xP�� 1�H�U�dH+%( �� H�]��� L� .� A�M H�)� H� 3� � H�<� �01��|��������f D L� � A�N �L� �� A�/ �L� � A�0 �L� m� A�3 �L� l� A�5 �L� }� A�K �s���L� X� A�J �a���L� n� A�L �O���L� �� A�2 �=����!�� � UH��ATSH�� H� $ H��dH�%( H�E�1�L�����~��H��� � L��H��1��G��� 1�L��H� �'� H��� �3�{��L���@��H��tqI��1�L���@��H��t8�x.H�Pu�z t�x.u�z.u �z t� D L��H���t@��H��u�L���'=��H�C�H�U�dH+%( u;H�� [A\]Ë3L� � � 1�A�� H� � H�z� ��z��H����� �� @ UH�=hX� H��AVAUATH��fo�� dH�%( H�E�1��X �EX� XXXXf�BX� )'X� ������Z � @ A���Mn��I��H���W fDo�� H��fDo-�� H�� @ fo �� fo=Ł fo5́ fo-Ձ fDo%l� fDo s� fDoz� fDo �� �fAo�H��fE��fDo�fDo�fo�fAs� fD8(�fA��fD8(�fo�fo�fA��fA��fD8 �fD8 �fE�fAr�fEo�fAr�fE��fDo�fAr�fAs� fA��fD8(�fDo�fD8(�f��fD8 �fD8 �fE�fAr�fEo�fAr�fE��fAr�fA��fDo�f��fAs� f8+�fD8(�fo�f8(�fA�fD8 �f8 �fA��fr�fDo�fAr�fA��fDo�fr�fAs� f��fD8(�fo�f8(�f��fD8 �f8 �fA��fr�fDo�fAr�fA��fr�f��f��f8+�fA��fg�B�H9��v���� @ L��D���}��L�5�U� L��H= @ � LE��( ��D������H�E�dH+%( u"H��L��A\A]A^]�f�H�=P� E1�� �����* ��D��E1�����ff. � f�� �UH��AWAVAUATSH��( dH�%( H�E�1���H�����H���� L�����1��� L��L�����H�L���Q@��H������4��L��H��I���c�����C L��L���$���L� �� A�� ��y[ H��#� H� h� � H��� �01��-w��A�����H�E�dH+%( � H��( D��[A\A]A^A_]� � L�����H� a*� H��� L�sH������H�]�1�H� I�V�H��f�CA� L��L������IcV H9��Q I�H9tL� � A�� �7��� � A�Ff9Cu�E1�I��L;�����u�� @ D�������4j��D������H��I���> � L��1�� @ D�������� ��� L��L��A� @ H��H�������f���L������D������I���������H=�? �� 1��f D H��H���? t;H��A�4 I��H��H��H��H�H)�H9�t�L� � A�� �H��� � ���� L��D�������X ��L���0���L���H���H������\��D�������)���L� �� A�� ���L� �� A�� ����L� x� A�� ����L� Y� A�| ����#��L� w� A�� ���� ��� � � �UH��AWAVAUL������ATL�����SH��H dH�%( H�E�1����H��H�������G���1��� L���H���L�� ��A���u"����H�� � H�������q �0H������E��1�H��� � �@t��Ic�L�� H�������@�����������- D��L����1��L���������<��A��D�� @ ��0��I��H���� H��L���`������ L���聀��9������� ���H��H��u�L� m� A�� H������L�-�� � L�%� L��L��01��rs��L� r� L��L��A� � H������� �01��Cs��Dž��������H�E�dH+%( �n ������H��H [A\A]A^A_]�f D ������E1ҍC�1�H������H�E�H������A���� f D H�����L��L�<�L���|��A�Ņ�y#L� �� A� H� �� H�6� �C��� L�����E��t�A���uA��H�CH;�����tRH��� D H������1�L��L��A� ���������D������H�� t�L� c� A� �{���f � H�����H��� ��? Mc�L��J�<�H�������{��H����������yL� �� A�& �&��� @ �����t�H�����H��� ��� �� ���E1�u�0�H�����D��H� �H��A���fD��H��� �z��D;� ���r�L���I����t���L������� H��� H��I��H������L��01��8q��I9������L� �� A�1 �o��� D L� �� A�� �k���f D L� �� A�� �S���L� �� A� �.���L� +� A�) � ���L� � A�" � ������� U1�H��AWAVAUL�- � ATS��L��H��dH�%( H�E�1��=���A�ą�u6Lc�D��� ��H�E�dH+%( upH��L��[A\A]A^A_]�f. � 1�L��1���A�ƃ�uLc�D���� ��� � L��1�1��̑��A��Lc�t �{��I���I��D��� ������� � � �UH��AWL�=2� AVAUATSH��( dH�%( H�E�1���1�L��H������1��Z���1�L��A��1��K���1�L��A��1��<���1�L��A��1��-���Hc؉�� ��D��� ��D��� ��D��L������� �����1��� L��H����H�������H�� � ����H�Y� H������� �0H�����1�A�ؿ H��� ��n��L�� H������:�����\ L���� L���u7�� D ���H��H���� �+��I��H���� H��L���Z��A�ą��� L���0{����u�H��(���H������H�8H�������x��H��������ycL� Z� A�` H� U� H��� H������ A������01�� n��H�E�dH+%( �� H��( D��[A\A]A^A_]� D ����������������t�H��(���H������H�xH�������mw��H��������yL� �� A�d �Z����������u��������t�L��1�1��/���A�Dž�� H��(���H������H�xH�������w��H��������yL� R� A�o ��f � ���������������t�H��(���H�8�� ��u H������H�������v��H��������A��yL� �� A�y ������E��t�H��(���H�@�� �� D���F ����0�����t0 @ H��(����ڃ�L�4�L���P?��I��� �d ��;�0���r�L���4~���_�L������� H��� H��I��H�����L���01��#l��I9�� ���L� �� A�� ���� � L� �� A�� H�����L�- � � L�%o� L��L��01���k��L� �� L��L��A�[ ���f�L� �� A�� 뮐L� �� A�� �L� V� A� �I���L� .� A�u �7���L� � A�X �%���L� �� A�k �����d�� @ UH��AWAVAUATSH�� H� $ H��( ��������L����dH�%( H�E�1��=�H� u%H�U�dH+%( �� H�e�[A\A]A^A_]� H��� H��A��Q�L����� �wL� hH� L��E��PL��� � 1����H�� H�5�� L���Ks��I��H���2 L�C� H��E��1�H��� � �p ������ � � 1�E��L����� L�p� L��莈��L�� L��Hc��x��H���� � � L��1�� E��L�'� �N���L�� L��Hc��{x��H���a � � L��1�D����� L��� � ���L�� L��Hc��7x��H��� � � L��1�D����� L��� �Ƈ��L�� L��Hc���w��H���� � � L��1�L����� L�x� 肇��L�� L��Hc��w��H���� D� � � L�� 1�L�G� �B���L�� L��Hc��ow��H���U D�K� � 1�� L��L�� ����L�� L��Hc��.w��H��� L�K� � 1�� L��L��� ���L�� L��Hc���v��H���� L�K� � 1�� L��L��� ����L�� L��Hc��v��H���� L�K� � 1�� L��L�o� �>���L�� L��Hc��kv��H���Q L�K � � 1�� L��L�(� ���L�� L��Hc��*v��H��� D�K(� L��1�� � L��� A��跅��L�� L�� ��u��H���� D�K(� L��1�� � L��� A��A���l���L�� L�� �u��H���} D�K(� L��1�� � L�~� A��A��� ���L�� L�� �Ku��H���1 D�K(� L��1�� � L�=� A��A���Ԅ��L�� L�� �t��H���� D�K(� L��1�� � L��� A��A��舄��L�� L�� �t��H���� D�K(� L��1�� � L��� A��A���<���L�� L�� �gt��H���M D�K(� L��1�� � L��� A��A����L�� L�� �t��H��� D�K(� L��1�� � L�N� A��A��褃��L�� L�� ��s��H���� D�K)� L��1�� � L�� A���\���L�� L�� �s��H���m D�K)� L��1�� � L��� A��A������L�� L�� �<s��H���" D�K)� L��1�� � L��� A��A���ł��L�� L�� ��r��H���� D�K)� L��1�� � L�O� A��A���y���L�� L�� �r��H���� D�K)� L��1�� � L�� A��A���-���L�� L�� �Xr��H���> D�K)� L��1�� � L��� A��A�����L�� L�� � r��H���� D�K)� L��1�� � L��� A��A��蕁��L�� L�� �q��H���� D�K(� � 1�� L��L�[� A��A���J���L�� L�� �uq��H���[ D�K*� L��1�� � L� � A��A�����L�� L�� �*q��H��� D�K*� L��1�� � L��� A��A��賀��L�� L�� ��p��H���� D�K*� L��1�� � L��� A��A���g���L�� L�� �p��H���x D�K*� L��1�� � L�l� A��A������L�� L�� �Fp��H���, D�K*� L��1�� � L�2� A��A������L�� L�� �o��H���� D�K*� L��1�� � L�� A��A�����L�� L�� �o��H���� D�K*� L��1�� � L��� A��A���7��L�� L�� �bo��H���H D�K+� L��1�� � L��� A����~��L�� L�� �o��H��� D�K+� L��1�� � L�V� A��A���~��L�� L�� ��n��H���� D�K+� L��1�� � L� � A��A���W~��L�� L�� �n��H���h D�K+� L��1�� � L��� A��A��� ~��L�� L�� �6n��H��� D�K+� L��1�� � L��� A��A���}��L�� L�� ��m��H���� D�K0� � 1�� L��L�m� �}}��L�� L��Hc��m��H���� D�K4� � 1�� L��L�>� �<}��L�� L��Hc��im��H���O L�K8� � 1�� L��L� � �|��L�� L��Hc��(m��H��� L�K@� � 1�� L��L��� �|��L�� L��Hc���l��H���� L�KH� � 1�� L��L��� �y|��L�� L��Hc��l��H���� L�KP� � 1�� L��L�{� �8|��L�� L��Hc��el��H��uOD�KX� � 1�� L��L�U� �{��L�� L��Hc��(l��H��uL���J��1��n� H�= �T��L���,��������M��]��H�=� �1�����4�f � � �UH��AVAUATSL��$ ���H�� H� $ L9�u�H�� dH�%( H�E�1�� ������ L��0���L�%�� L��L����,�����3 �.:��I��H���� L��п��I��� 1�L��� � � L����z��H��Я��1�� L� r� L�t� � H�ߺ �z��L���"�L��L���W,�����7 L��H���D,�����$ �vv I��M��L��f��ͯ��� 0 H�C� L�����L��ƅϯ�� Džɯ��-vvv�� 9�N ������H��ɯ��RH�� P1���'��ZL��Y�{�����H�U�dH+%( �� H�e�[A\A]A^]� D H��� �vv M��L��L�����f��Կ��� 0 L� S� �� L��Džп��-vvvƅֿ�� 9�N ������H��п��RH�� P1��#'��_L��AX�{������Z��� � ������I���f D H�)� H��� � �01���Z�������� ���������������� � �UH�=�� H��H��dH�%( H�E�1��I8��H��H�?8� H�( � � H�E�dH+%( u������ff. � @ � �UH��AWA��AVA��AUI��ATA��SH��(D�E�L�M�dH�%( H�E�1��]��D�H��A���u'D�H�E�dH+%( u]H��([A\A]A^A_]�f D L�M�D�E�D��D��D��L��D�U���D�U���t�H��� 1�H��� �01��Y���� �*����� � �UH��H��dH�%( H�E�H� � �8 uH�E�dH+%( u ��f. � �=7� u���6� ���Y���f � � �UH��AWI��AVAUATSH��H��(L�/L�wdH�%( H�E�1�H��� �x4 uH�H�@I�L�H)�I)�I��I��` L�����I��H��t�x6 t/L���!��H�E�dH+%( �� H�e�1�[A\A]A^A_]� L9(u�A��� L�k L��� �� H��I�ŋ A�21�AUL�CH�� 1�L�KH� L�U��CX��M�D$XL�U�ZM9�t A�2M�L$1�1�I� $H�y� �X��L�U�A�2L��H�\x 1�1��W��A�D$6�3���f�A�2H�� 1�1�L�U���W��AƇ� L�U��V������ � �U�����H��AWAVAUATL�%�6 SH�����L��H��H��( dH�%( H�E�1�H�������.��H��������L��H��H������.��H��P���H��H��������=�����. H�����H�5� �0������ H��8���H�����H�����=������ H��X���H�����H�E��������� Dž��� H�E�H�@ L�`8H�� H����M���� � M�l$M�t$ M9��� H�E��x4 u H�H+PI�I�H��0���1�L���=J��H��H��t!H����H�@�y4 uHH+AL9��� H��8���L9ht4I�\$-L�5{� H�5�� �f�I�vI��H���� H���@����u�L���kQ��I��H���G���H����� ��~TH�����L������H�5� �E� H��L���~6��H��L���E� H�5}����h6��H��0���H���E� H�5� �N6��H������ ��H������ ��H�E�dH+%( �� �����H�e�[A\A]A^A_]�f D � L�5 � L�=�9 � M�~I��M��t#L���[��H��L��H������u����� @ H��L�={� L�5�� �*��L������M����� A��� @ L�����D��)�xHc�L��H��>���������M�nI��M��u�L������L�5 � H�5� � � I�vI��H���G H���� ��H��t��Z��� D M�D$-H������I��L��I�w-H���Ze������ H����I�G I�y4 uHH+AL��H)�H��H��HH�H� �#� � H9���H��M��L�� PH����H�� �01���S��ZL��Y�4O��I��H���������� H��0���1�H������I��H���# H����H�@�y4 uOHH+AL9��,���I��M�O-H����L�� H�} �01��LS��L���N��I��H��������D���L9��������I��A�D$*I����<�AtEH����I��L��H�J � �01���R��L��Dž��������JN��I��H���&�������H�5}� H���<����t�H�5�� H���<����t�H�5�� H���<����t�H�5�� H���<�����k����q��� @ I��H������L�K-��H���� H�� 1��01��DR��Dž����������H��� H�o�� � �01��R��Dž��������|���H�s ��H�B�� H�� 1��01���Q��Dž��������K����� @ � �UH��ATSH��dH�%( H�E�1��6 u!��� I��H��t-H�^ � L��H�0���H�E�dH+%( u.H��1�[A\]ÐH���� H�h� 1��01��WQ��ƃ� ��i���f � � �UH��ATI��SH��H��dH�%( H�E�H�G H��� ��� tH��� H��` �' ��H��H��t'�@6���H�E�dH+%( uQH��1�[A\]� @ ��� tH���� L��H�0������ H�� H��� 1��01��P��ƃ� ������� �UH��AVAUATSH�� H� $ H�� H� $ H�� dH�%( H�E�1���e���������������$��H���� H� � L�%�� � 1�H��L��I���G��I��H= ��R L��H�ǻo �H��L�%�� ���� 1�1�1�L����$�����k���u�1�1�1�L���xB������ I��� H�@H�x tRH�x tKL�@(I��ouKE1�L���¨��L����L���R�H�E�dH+%( �! H�Đ D��[A\A]A^]�H�% �o � H�i�� H�� A������01�� O����R���� H��P��A������8����H�t � H��H� �� �01���N���U���H��� H��� � A������01��N���&����;R��L��I�غ �8L�����A�����L���b��H���� L��H��� � �01��ZN�����H���� H��� � A������01��3N�������I�f � � �UH��AWAVAUATSH�� H� $ H�� H� $ H��8 dH�%( H�E�1��|c���������������"��H�����H���� �F ��I��H���V L�����1�� 1�L��H� �� L�%N� �H�H� L���D��H�����H= ��6 H�����H��L�������� 1�L��o ���L�%� A��L���J��A���C�A9��� A��� �� Ic�H�����H=� wH��� D��H��I �1�L���� �X"������ E1� D 1�L��1�1���!��A�����_�A9�u�H�����H��� wH�ʸ H��H��H��I!s�L�������A���>���f D H���� D�� H��� �01��IL���� � L��1�E1��\��H�����1�L��H��� �{��A���df D H�x �� H�A�L$oH��L�L(H�CoI9�t%H�,�� E�� H�% A������01���K��A�t$L��H�����A��L��A���I��9�~hA��� �H�����1�1�D���W>����x&H�����H��� H�@H9X�W���H�% H���� H�)� � A������01��;K��H������ ��H������s���H������G�L���/�H��������H�E�dH+%( �5 H��8! D��[A\A]A^A_]��vN���� H��@��A������8���D�� H�� I��H�� �01��J���g����1N���� H��@��A������8��H� � H��H���� �01��YJ���1���H���� H�e� � A������01��2J��� �����M��L�����I��L��8� L��A������^��H�G�� L��H��� � �01���I������H�#�� H��� � A������01��I��������f D � �U� H��AWAVL�����AUL��ATSH�� dH�%( H�E�1��H�H����� H������H� H�����H��O H��8������H���; � 1�I��H�5 � H�=� �,@��I��H= ��� H��L�����L��L���Y��H� � H�O� A�ą�� 1�L��L������l^��I�}(1���� g��L���7g��A�ą��� �����L������A�ą��� L���lc��� H�5N� 1������� ��Dž���� Dž��� A�E0���D �����1�Dž��� �����M��� I�L���������� �����H��� �����A9E0̋����9������ �����������u�H� � H��� f � H�� � �01��G��L���c�H�E�dH+%( �� H�� D��[A\A]A^A_]� L���0��H��H��t$�> t3L��������T3��L��� ��H��H��u�L�������%��� � L�����L��L���n?��A�ą��� H�]� L��L���6��= �K���A��H�D� A� H� � H�� � �01���F������ D �kJ���� H��@����8���H�0� H������f � �;J���� H��@����8��H��Q H�����f � ��H��� H��� � �01��RF����� D H��� � H� e� H��� A������01�� F���_���f. � � L���s������H�?� � H� � H�'� A������01���E��� ������f. � �ULc�f� H��AWAVAUL�����ATL��SH��� dH�%( H�E�1�H�E� )E�)E��H�L�������H���� H��1�1�I���c��L���hZ��I��H���k 1�L��H�������� 1�L���=�A�Dž��" 1�1�L���6�H�7 H���� �@(�l �P H� �& ���a �@0f�� �� H�]�1�1�L��H���+��H�}� �� D��� � ��H�� �� ���H��� �� ����01��|D��H��1�1�L���m+��L�]�f � D�� ���A�E��� ���E��u�H��1�1�L��L������A���0+��H�q� H�M�H�� L������� �01�L)��D��A���N���� � ��A��������$��H�� 1�H��H�� �01���C��L���}\��L����L�����H�E�dH+%( � H��� D��[A\A]A^A_]� D H� �� H��� H�� 1�A������01��ZC��L������A��������q#��H�Z� 1�H��H�v� �01��%C���c���H�� H�Z� 1�A������01��C��� � ��H�6� 1�H�e A������01���B���w���L� Ӷ A�� H�� � H� �� H�@� A������01��B�����L� l� A�� ����f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1�����i�f � � �UH��H��dH�%( H�E�1�H�E�dH+%( u ɿ �K����&�f D � �UH� c� fHn�H��AWAVAUATSH��H dH�%( H�E�H�>� fH:"�H��C H����H��� )�����~5� fH:"�� H�� ���)��� W���������������>��H������H���� ����I��H���� L�����1�� 1�L���H�L�������H�H=� �� 1�L�⾀ ���1�L�⾀ ������� �4��I��H���( H������H��L��1�L�� ����#��H�����H������H������L�/� �@ L�� �@ L� X1��_��� 1�L��H�=H� �7��I��H= ��� �@@ 1�H����+��L��L�����H������L��L��������� DŽ ���� �9A��H�������H�Hi� ���� H�� ��)���)�)���� ���H��H�� �'����� L��H�����1Ʌ��� L������I��L������I��C� ���t N����E1� D A��A��D9�u�I��I��u�L������L������H������M��$� L��� ����yV�l � �>�� � H��L��������5 H������L���{��H���@ Hc�� L�������*��L��� ��H��H��u�L�����I� $I9�u� D H�I9��� Hc�� D�������D;�����t�H��A������}��E�� H�� I��Hc�� ������H��� �01��}>�� D L��� ��jf D H��� H��I ��4��� ��A���� H��@���A������8�b�1�L��H����I�ؿ H�6 ��H�U� �01��>��L��� ��H����������H�E�dH+%( �� H��H D��[A\A]A^A_]� � H�� H��� � A������01��=��� @ H��� H��� � A������01��v=���u����H��� L�� H�� �01��Q=��I���A��E��A������E1������H�ñ H��H�f� � A������01�� =�����A�lj�H�A� 1�H��� �01���<���j���H������H�� ��m@���� H��@���A������8H������ � H�k I��H��� �01��<�������&@���� H��@����8��H��� H���?���H��� H� � � A������01��B<���M����X� � � �U� H��AWAVAUATL�����S1�L��H��H �~��� dH�%( H�E�H�� fH:"�H���H�)�����H����� H������ƅ���Dž<��� ��6��fo������ H���HDž�� I��H���H�)����M���� L��L���mL��H��p �Å�� H�����E1�1�L��L�����Å��� M�/�� � L�����L�� � ��L�� E1����L��1�L����E��E��� L��P���� L��L��L���H��� D��� ����� �b>���8u ���� ����H�=�� H��������H�������8�� H��@�����H�4� H��H��� � A������01��^:��L�����6 @ H�D� H��� � �01��4:��L��E1��������A��A��H�E�dH+%( � H��H D��[A\A]A^A_]�f D ����I��H���g���H� � H��n � A������01��9��� Dž��������1�� � H��H����?I��H�2H��s'��������" H��H��H��H��H!�H� � H��H= u���������L A��� L�⾀ ������� L���W���Å��� ��<���L���K����Å��� L��E1���S��L���F��ƅ���� Dž���� ƅ���� ƅ���� ƅ���� ƅ���� HDž���� L������H�������@0���� HDž���� H������L������H��H��H)�H��I�� H��I��������D L������D��M��H����������I��H��� E�'D����I��A��w D����H�����L��L���f���� H�?� �0��~2D��(���H����1�1�H�/� ��7��H��� 1�L��H����H����H������H;������, D��(���������A9�t%A��H��� L���H��� � �01��m7��D�����E��� E9�t)H��� L�� ��H��� �01��87��E��� D�����E9�t"H�f� L�� ��H�|� �01��7��D����� A�� w6�� L���/ A�� tiA�� wH� } D��Hc�H�>�� � H��� D�� ��H�?� �01��6��H�������z"��H������H�������(��� � A�GA9G �� I��H�/ L���0��I��H���U ������ uH�xH�5ה �, ���������������� uI�|$H�5�� � ���������������� u I�|$� H�5�� ����������������� �5���A�D$��l�� ������������f D I�H�5C� � ���������H��� L�� ��H�� �01��n5������f � I��(��� � A��M����������������9��� ���� ������ u ������ �d ������ �/ ������ �� ������ �M D���E����A�GA;�� t&H�� L�� ��H��� �01��4��A�GA9G ����H��� L�� ��H�� �01��4����� @ I��H��� L���L������H�:� � �01��L4��H����H���������f � L������A��L�����f D H������H������H������9F0�g���� �_F���������3���H�#� H�� � L�������01��3���p���f. � A��� A9G�����H��߆ L�� ��H�M� �01��}3����� � � 7��H��@����� E1�8���H�w� � H��H��߆ �01��63���������6���� H��@����8�H��H��� H��H�O߆ � �01��2����� @ ������ �M���H�5�� L���� �����������0���f D A�D$��d���f�H��ކ H� H� � H��� �01��2��D��A���k��� � H��ކ H� � � H�V� �01��U2��D��A��� ��� � ��5���� H��@����8�X��H�r= H��� ���f � H�Qކ H� R� � H�� �01���1��D��A����� � H�ކ H� i� � H�� �01��1��D��A����� � H� =� H��� ���� D H��݆ H�B� � �01��l1��D��A���4���f D ��������� D ��L��M��I��H�~݆ �0��~ H��߆ 1�L��H��\��H�]݆ �0H�L� � 1�� 1�������4���[���� ��f. � f�� �UH��AWAVE1�AUL�-�� ATSH�� H� � dH�%( H�E�1�H�CPH��8��� D �ӷ��I��H���� H�3H��������� M�<$M9�t H�3L���-������u M�?M9�u�L�����H��H;�8���u�D��0���H� �ކ E1�L�5�� H�CPH��8��� D �K���I��H���G H�3H���$������� M�<$M9�t H�3L��襷������ M�?M9�u�L���m��H��H;�8���u�E�����D�0�����0���Dž4��� E1�E1�D��D����;������ A��A��u�A��A��u�4�����D�0�����0���H�E�dH+%( �� ��0���H�Ĩ [A\A]A^A_]� @ L��L�+���L�� H��H�Kۆ M��A������01���.��M�?M9���������L��L�3���L�� H��H� ۆ M��A������01��.��M�?M9��=����S���Dž8��� H��@����ʵ��I��H��t}��8���D��D��H��A�� ��%��H��L��������= M�4$M9�t @ H��L��� �����tiM�6M9�u�L��������8��������Dž8��� �M���I��H��u�H�Fچ H�� � �01���-��Dž0����������f. � L�����I�ؿ H��� H��H��ن �01��-��M�6Dž4�������M9��H����Z��� A��H��ن H� H��� � A������01��`-��L��������� A��H��ن H� H�t� � A������01��(-��L�������^��� H�Yن H�ٿ H�z� �01��,��L��������� @ H�)ن H�ɢ � �01���,��Dž0���������� D H��؆ H��� � �01��,��Dž0������������ � UH��AWI��AVA��AUI��ATA��SH��dH�%( H�E�1�����H���� H��@8uE��u01�D�K,E9�u]H�U�dH+%( �� H�e�[A\A]A^A_]� H��E1�M��� H�:؆ jH��� I�� �01���+��Y�����^�H��M��� H�؆ ATI�� H��� �01��+��X�����Z�k���H��׆ M��I�� H��� � �01��r+��������;������ � �U� 1�H�5�� H��AVL�57+ AUL��ATSH��dH�%( H�E�1��1"��I��H= ��� 1ɺ H��A�����H�5P� �v���� � L��H�5 v� ���[������s L�� � �����H�5� �5���L�� � ��H�5� DE�����L�� ��H�5�� DE�1����L�� � ��H�5� DE������ � L��H�5̠ DE����L��DE��^���� 1�L��H�5�� �(!��I��H= ��� 1ɺ H�5� H���s���� � L��H�5�� DE��T���� � L��H�5J� DE��5���L�� � ��H�5=� DE�����L��DE����H�E�dH+%( uPH��D��[A\A]A^]�f � ��E����f D H��Ն L�� H�q� A������01��+)����D�� @ � �U� � H��AWAVAUATSH��dH�%( H�E�1���H���� �PI�ĉ���� H�x�B����w ��fn�fo �/ fo-0 ��fo%�/ fp� H�G��H��H�LDf D fo�fo�� H��@fo�f��fo��@� f��f~H�f:H�f:H�f��f:H��@� f��f~@�f:@�f:@�f:@��@� �@� �@� �@� �@� H9��h����Ѓ���� Lc���I��)�J� �1�A �H9��� A��J�tA)ɍH�F D�9��� A��J�tA)ɍH�F D�9�~dA��J�tA)ɍH�F D�9�~HA��J�t A)ɍH�F D�9�~,A��J�t(��A)��F D�9�~J�L0)�A 1�1Ҿ L���>G��E�D$��A9�� A�$���� �@�I�T$���� ��fn�fo . fo-+. ��fo%. fp� H�B��H��H�t2D fo�fo�� H��@fo�f��fo��@� f��f~H�f:H�f:H�f��f:H��@� f��f~@�f:@�f:@�f:@��@� �@� �@� �@� �@� H9��h����ȃ���� Hc�A��H��A)�H�<2D��G �x9��� A��L�D2A)��xA�@ E�9��� A��L�D2A)��xA�@ E�9�~gA��L�D2A)��xA�@ E�9�~JA��L�D2 A)��xA�@ E�9�~-A��L�D2(��A)�A�@ E�9�~H�T20)�� �B 1�1Ҿ L���VE��A�Ņ��� A�T$I�L$A�$���� �B����� ��fn�fo , fo-C, ��fo%(, fp� H�A��H��H�t1D fo�fo�� H��@fo�f��fo��@� f��f~H�f:H�f:H�f��f:H��@� f��f~@�f:@�f:@�f:@��@� �@� �@� �@� �@� H9��h����Ѓ���� Hc�A��H��A)�H�<1D��G �x9��� A��L�D1A)��xA�@ E�9��� A��L�D1A)��xA�@ E�9�~gA��L�D1A)��xA�@ E�9�~JA��L�D1 A)��xA�@ E�9�~-A��L�D1(��A)�A�@ E�9�~H�t10)�F H� �φ � � 1�f�qH� � �3�*#���;��~2H��ц � H� � H�� L�01�L��� ��L��L����1�1Ҿ L���C��D�A��E��~5H��ц H� �� � H��� L�81�L������L��L���D�D�A��� A�T$I�L$A�$���� �B����= ��fn�fo �) fo-�) ��fo%�) fp� H�A��H��H�t1D � fo�fo�� H��@fo�f��fo��@� f��f~H�f:H�f:H�f��f:H��@� f��f~@�f:@�f:@�f:@��@� �@� �@� �@� �@� H9��h����Ѓ���� Hc�A��H��A)�H�<1D��G �x9��� A��L�L1A)��xA�A E�9��� A��L�L1A)��xA�A E�9�~gA��L�L1A)��xA�A E�9�~JA��L�L1 A)��xA�A E�9�~-A��L�L1(��A)�A�A E�9�~H�t10)�F � � D�ƿ f�A1�f�Q H��� � ��� ��~2H�Zφ � H� a� H�a� L�01�L�����L��L����� 1�1�L���@���3A�ƅ�~4H�φ H� '� � H�� L�81�L���F���L��L�����3A��tsD�� 1�A�����H�t� � ���' D H�A� H�*̆ � A������01��� ��L���v��H�E�dH+%( �� H��D��[A\A]A^A_]ÐH��� � 1�� ��� D��H�~� D��1�� A������i ��� � E�D$��H��� �d���1��d���1��=���1�� ���1����H�rˆ H�� � A������01�� ���D����%�� D � �U� � H��AVAUATH��dH�%( H�E�1��p�H���g 1ɺ � H��I��������� A�$���# I�D$�8�� f�x�r 1ɺ � L��螺�����V L�-�ʆ A�$A�u ���� I�D$D�HA��� f�x �� ��~2H��̆ � H� � H�� L�01�L���%���L��L�����1ɺ �# L���������/ A�$A�u ���� I�D$�x#�� f�x�7 ��~2H�p̆ � H� �� H�w� L�01�L��訽��L��L��� ��1ɺ �X L��虹�����i A�$A�u ��� I�D$�xX�( f�x �T ��~;H��ˆ H� 6� � H��� L�01�L���+���L��L�����I�D$A�u �8�( f�x�; D�HA���D f�x �Y �x#�i f�x� �xX�� f�x �� QA�X A� �� j @ H��� �+ � jA� A� � PH��Ȇ H�6� �0� 1�A������B ��XZL������H�E�dH+%( �� H�e�D��A\A]A^]�f D H�QȆ H��A� E1�j� H� � �0�f. � D�HH��E1�� H�Ȇ jH��� �0�e���f � A� A� � H��dž H�I� � A������01��}���8��� � jA� A� �� PH�5� ���H��A� A� �� j��� @ H��A� �� jH� � ��� A� A� �� �[���f. � jA� A�# �� PH��� �|���H��D�HA� �� j#H��� �[���A� A�# �� A�u H�K� � 1�A���������<���H��A�# A� �� j����H��Ɔ H�� � A������01��>������jA� A�X �� PH��� ����H��D�HA� �� jXH�� ���A� A�X �� �D���H��A�X A� �� j�>���H��D�HE1��� jH��� �T���A� AUE1��� j� ���A� AS�� H��� j�"���葾��A� ARA� �� j����A� AQ�� A� j#H�C� ���A�# AP�� A� j���H�q� � 1�E1�������A� WA� �� jXH��� ����� �U� H��AWAVH�����AUL�-�� ATL�� ���L��SH��� dH�%( H�E�1�L�� ����H�L���j������� L�5� L��L���P������ L�5�� L��L���6������ H� � L�5� L��H��L�� ���������� L�=� L��L������� L��L��������/ L��L���������? L�5Ϗ L��L��������H L�=ʏ L��L��������Q H��� H��L��H�� ����y������S H�5�� L���b���H�5�� ���X H�5�� L���D������a L��L���1������u L��L��� ������� L��L��� ������� H��� H�5�� L��H�� ���������� H�5�� L������H�5�� ���� H�5g� L��������� L��L��������� L��L��������� L��L���x������� H�u� H�5� L��H�� ����S������� H�5l� L���<���H�5]� ���� H�52� L��� ������� L��L��� ������� L��L�������� L��L�������� H�R� H��L��H�� ����������B H� O� L��H�������� H�5� L��������4 L��L��������H L��L���m������X L��L���Z������h L�-R� H�A� L��L��H�� ����2������c L�-6� L��L���������l L�-,� L��L��������u L�-(� L��L��������~ L�-$� L��L���������� L�-� L��L��������� 1�H�U�dH+%( �� H�e�[A\A]A^A_]� @ L��L���u���jL� ы A�� ��Pf�H���� H�ϋ � H� �� �01��]��X�����Z� @ L��L���%���j L� �� A�� ��P�L��L������j L� �� A�� ��P�H��L�����j L� �� A�� ��P�m���L��L������jL� �� A�� ��P�J���L��L�����jL� �� A�� ��P�'���L��L���|���jL� x� A�� ��P����L��L���Y���jL� i� A�� ��P���L��L���6���j L� X� A�� ��P���H��L������j L� M� A�� ��P���L����jL� I� A�� ��P�{���H�5 � L������jL� 2� A�� ��P�T���L��L�����jL� � A�� ��P�1���L��L�����jL� � A�� ��P����L��L���c���j L� �� A�� ��P���H�5�� L���<���j L� � A�� ��P����L��� ���jL� � A�� ��P���H�5�� L�����jL� ͊ A�� ��P�}���L��L������jL� �� A�� ��P�Z���L��L�����j L� �� A�� ��P�7���L��L�����j L� �� A�� ��P����H�5%� L���e���j L� t� A�� ��P���L���E���jL� n� A�� ��P����H�52� L��� ���jL� V� A�� ��P���L��L����jL� C� A�� ��P���L��L�����j L� .� A�� ��P�`���L��L����j L� � A�� ��P�=���H��L����jL� -� A� ��P����H��L���o�j L� � A�� ��P���H�5̉ L���H�jL� �� A� ��P����L��L���%�j L� � A� ��P���L��L����j L� Ӊ A� ��P���L��L�����j L� A� ��P�g���L��L����jL� �� A� ��P�D���L��L����j L� �� A� ��P�!���L��L���v�jL� �� A� ��P���L��L���S�j L� �� A� ��P����L��L���0�jL� �� A� ��P���L��L��� �j L� l� A� ��P����0���� �UH��AWAVAUATL�%L� SL��L��H��dH�%( H�E�1�������" H� � H��H���Ь������ L�-� L��L��趬��A�Dž��� H��L��蠬�����j L��H��荬������ H�5Lj L���v������� H�5�� L���_������� H� pʅ L��� �' � L��L���5������� H��L9��� L�cL�+L��L��������x�L� �� A�� H�.�� � H� +� H�in A������01��� ��H�E�dH+%( �D H�e�D��[A\A]A^A_]� � L� i� A�� �f � H� )Ʌ L�sx� L��L���u�����~1H��I9�t�L�cL�+L��L���V�����x�L� 3� A�� �C���L� I� A�� �1���I��A�� �#���L��L������j M��A�� PH�:�� � H�C� H� 0� A������01��� ��XZ����H��H���Ϊ��j I��A�� P�L��L��赪��j M��A�� P�I��A�� ���M��A�� ���M��A�� ���舱�� � � �UH��ATSH� �� H��H��dH�%( H�E�1���H���� H� n� H���ڡ��H���� H� Z� H�����H���� H� ȅ L�� � � H��L9�tgH�;菡��H�� t�L� +� A�� H���� H� �� � H�8l �01�� �������H�U�dH+%( �} H��[A\]� � H� Dž L��� f�H�;����H�� uH��L9�u�1�� D L� �� A�� �r���I��A�� �d���I��A�� �V���I��A�� �H���� ���ff. � @ � �UH��AWAVAUATSH�� H� $ H��XdH�%( H�E�1�� ��H����H���� L����I��� 1�L��l � � L����(��L�����I��H���� Dž�� L�����H���' �x.L�huA�} tހx.uA�}.uA�} t�f. � H��H����L��1�AU� � L�E� I�پ �`(��YL��^�f����������x���H��I��L�:� 1�AU� � L��� � (��XL��Z����I��H���� L����L���� L�����H���" �x.L�puA�~ tހx.uA�~.u A�~ t�f�L��L��腹��ƅ�� L�ƅ�� H����H;���t��/���D�;H� I���p��t+���� uZ��������H��H;���u��[��� ��t���� u*���������� ��u�A�G�<v�A��_t� D 1�H����L��������� H�д� 1�M��L��H�9� �01��p��L��Dž���������H������L����L��L�����?��L���w��H������f D L��� ��H�E�dH+%( u_����H�e�[A\A]A^A_]� @ H�9�� L��H��� 1��01������O���H��� H�f� 1��01����Dž��������ͬ��H� L��� H�/� �01�����)���H�ʳ� L��H�(� 1��01��m��Dž�������>���ff. � UH��AWAVAUATSH�� H� $ H�� H� $ H��� H� � H� � � fHn�H� �� H��� dH�%( H�E�H��� I��fH:"�H��� )� ��fHn�H� ́ fH:"�H��� )�0��fHn�H� ́ fH:"�H��� )�@��fHn�H� �� fH:"�H��� )�P��fHn�H� �� fH:"�H��� )�`��fHn�H� �� fH:"�H�|� )�p��fHn�H� �� fH:"�H�u� )����fHn�fH:"�H�w� )����fHn�fH:"�1�)��������L���@���H���� � L��1��x'��A�Ņ��� �� H�5e� ������� �� �A D��1�H�5N� ���A�ƅ��L �Ǻ H�5C� �� ��D��H���L ����� H�5&� D���3�H�� ��L��������� D L�;1�H� � L��� L��� ������ �� �A L��D��1����A�Dž��� H�sH��H�������H����D��H���= ��H���� D��H���H���I9��w����� H�5�� D���{����; �� �A D��1�H�5 � �x��A�ƅ��- �Ǻa H�5� �� ��D��H��`�� �ؠ��H�5� D�����I��H���� D��赠���P H� A�� 1�L��1�H�k� L�����3����1�L�� H�� L���������% L����#����uH�%� f D �3L��H�� 1�1������f � H� ��� H�� 1�1��3�g��L����1�L�� H� L���W����y��3L��H��� 1�1�E1��+������f D H� a�� H��� 1�1��3���� D 諟��H� <�� 1�1�H��� �3�����v��� D I��H��� H�q~ 1��01����A�$ � H�E�dH+%( �A H��� L��[A\A]A^A_]� � H� ��� H��� 1�1��3�g�����f�� ���H� ��� 1�1�H��� �3�B������ D H� y�� H��� 1�1��3� �����f. � H� Q�� L��1�1�H�3� �3������� � H� )�� L��1�1�H�3� �3�����`��� � H� �� 1�L��1�H��} �3���D���L����0����3L��H��� 1�1�E1��������H� ��� H��} 1�1��3�a������w��� � � �UH��AWAVAUATH�� H� $ H�� H� $ H�� dH�%( H�E�1�L�����L�����H���� L�� ��I��L���؟��1�H�5g� L���������/ H��0��1�E1�L��H��� �H�L���}���A�ƅ��R H��8��H�=} H�#� �H9�u:H��h��H�g� H�E @ �H9�u H��p��H� H9�tH�[� H���� 1��01��9 ��L��L����� ��1�L��� H��{ L���!������ L��� ������ I��$� I��$� L��fo� H�BH�A�$� �9���H�E�dH+%( �� H�� D��A\A]A^A_]�f�H�᫆ H�| 1�A������01�����C��� @ H���� L��H��{ 1��01��\����^��� � H���� H��{ 1��01��7������A������^���H�h�� L��H�v� 1��01�� ����=����!����� �UH��AWAVAUATSH�� H� $ H�� H� $ H��8dH�%( H�E�1�H�����H���e���H��� I�����I��H���x L�����L���I���H��1�E1�j L�>{ L��L��L��A� �� ��L�#{ A��XZE���^ H�#� �I�E H�HH9�u7H�E @ �H�HHH9��� H�HPH� H9�t&H�� � @ H��z H�:�� 1��01����L��� ���L��L����耣��1�H�پ H�yy L���������. L��� ����u[I��$� I��$� L��foh H�BH�A�$� ���H�E�dH+%( � H�e�D��[A\A]A^A_]�f D H���� L��H��y 1��01��,����f. � H�a�� H�>_ 1�A�����L������01�������� D H�1�� E��L��H�� � �01�����L��y L��L��謊��H�5�^ L���}����������DE���� D H��� ���A���������H�¨� H��H��� 1��01��e�������{���f. � �� �UH��AUATL�m�L�%� L��L��H��dH�%( H�E�1��E� ����L��L���I���E���H�U�dH+%( u H��A\A]]����� @ UI��H��H��| H��AWAVAUATSH��hH��p���� H��x���dH�%( H�E�1�H�ᧆ �01����� ��H���2 �@H��x���1�H��I�������> I�$A� 1�H�P H���� f � H�HL�,�M��t8 I�} E��A��� ���f�L���A*�H���|�M�mM��u�I�$H�P H��H9�w�H���0 H�M�H�E� L�}�H�M�L�e�H�HH�]�H� �H���G �W���I��� f�L;e�t:L�����H�[H��� L��L�#�J���A� H�u�L���W��A���t�諁��I��H���� L���W���I��H���� �@ H�����H��t f � � /H�x�@ 迷��H��u�H��A� L��L��j A� 1�L���x��L��E��͎��XL��Z蓟��L�������E����.���L�e�H� �� H��z 1�A������01����L�����H�E�dH+%( �i H�e�D��[A\A]A^A_]�H�E�H� H�P H�E�H�M�H9������L�e�H��x���L��L������� I�$A� 1�H�P H��tYL�}�I��H�HJ� �H��t8 @ H�;E��A��� ��f�L���A*�H���e�H�[H��u�I�$H�P I��I9�r�L�}�H��x���L��L���5��u"E1�� ���L�}��Q���L��L�e��������H�आ H��p���1�H��y �0H��1��|���H�5�y H���m���t�H�5�y H���Z���E����H���� H�4y � A������01��.�������D���H�e�� H� y 1�A������01������[���� �UH��H��H�w dH�%( H�E�1�H��t H�E�dH+%( u H����� H�E�dH+%( u�1���Ȝ�� � � �UH��H��dH�%( H�E�1�H�E�dH+%( uH�wH�����胜�� � �Uf�E1�H��AWAVAUATSH��hH�u�dH�%( H�E�1�H� )E�)E�)E�� H�[�� H�OI��H��H��x � �01���A�E �*~��I��H���� H�=� ���I��H���� H��1�L�}�L�����H�SH�u�L��L������A������ H�K���Mu3�y1�� ��Mu$�y2�z ��Mu�y3u�y �� D H���� H�x � D�E��01��8���D�E�L��D�E��x��L����L���8���L�����D�E�H�E�dH+%( �. H��hD��[A\A]A^A_]� � 1�L��1��� ��A����tEH�K�l��� @ �y �5���H���� A�m � H��� �01����E1��Y��� D � L�����I�$I9�tw� D H��� H��H�5�v H�M�H�U�H�@0H��}��H�U�H�M���uoH�H��I9�u�I�$H�E�I9�t#H�u�1�L���@���H��u{H�E�H� H�E�I9�u�H�<�� H�K� H��v �01����H�KA� �t��� @ H�=�� H��H�U�H�M��Q ��H�U�H�M�H�H��I9��1����i��� @ L�H(H��(H��p���L9��m���H�SI�yH��L�M�H��x����]��L�M���t M� L;�p���H��x���u��2��� D L��1��E�����H�l�� � H��u �0� � �A�m D�E�����f D �y �8����w���A������L��膙��A��������f D � �UH�=�u H��AUATH��dH�%( H�E�1��e���H�5�u H�=�u I���ό���E� H���� M���� L�m�1�H�� H��L���y����tH�U�dH+%( ubH��A\A]]Ð1�L��H�T L���ly����uM�t�H�Q�� A� H�|� 1��01���������f. � �������� @ � �U1�H��ATL�%����L��H��dH�%( H�E�1�袑����t H�U�dH+%( u-L�e���f � H�E�dH+%( uL��L�e�1������}���ff. � f�� �UH��AUATL�%Q� SH� e�� L�k(H��dH�%( H�E�1�H�3L���3�����u H��L9�u�L�%_���1�L�������t!H�U�dH+%( u5H��[A\A]]� � H�E�dH+%( uH��L��1�[A\A]]����Ȗ�� � � �UH��AWL�=� AVH�� ���AUfHn�H��`���ATSH��( dH�%( H�E�1�H����HDž���� fH:"�H����)����fHn�fH:"�)����� D H�������$�H������H���� Dž�� H��L�(H�@8H9A8�� H�5�r H�=�r �#���I��H���� �� �-s��I��H���� H�@8L��fHn�I�D$HfHn�fl�I�D$xAL$8fl�fHn�I��$� AD$HfHn�fl�fl�AL$xA�$� �Tv��M�t$XL��L��I�$A�D$ 蚿��A� E1�1�fE�L$lH�Dr L��L�������������A H�26� L�5+6� H���H���� �oH��L��L��fo����I��)� ����oXH�� ���)�����o` )� ����oh0)�0����op@L��0���)�@����oxP)��)�P��������I���uaH���x���L���Ȥ��D�����E���a H����������H�H�y�� �0���� H�X� � 1������ � H���7 ������ ��� @ H�1�� L�� H��p �01������� @ H� �� H�j� � 1��3��H�������3� H�o� H�1��� D �����H�U�dH+%( �� H��( [A\A]A^A_]�f D L���������L�%,(� @ I�D$M�$$H�5#p M�t$�I�D$H�=p M�l$�I�D$I�D$@fHn�M�d$Dž�� fl�AD$@�=���H��H���Y���I�D$ L��I��$� �,���� L��fA�T$4����L�����H����������I��$� H���� H��E1� D H��A��H�: u�D9����t?�Z @ H��`���H���H� � L�������� H�CH��H���� �o fo�����L��)�`����oP)�p����oX )]��o`0)e��oh@)m��opP)��)u�L�}�L���������i���H��� M��M��L��H�j� � �01���� ������������ f � D����D9������ I�� H�^2� I9��%���1�����f D H���� L��L��`���H�8� � �01��2����H�&� � 1������E1�D�����L��H�a� H�B�� � �01�����_���H� (�� �/���D�����L��H�� ��L���0���H� �� �����ϐ��ff. � @ � �UH��AWAVAUI��ATSH��H��(L�'L�~dH�%( H�E�H�M�4$H� H�E�L��L �tCM��u&M���] H�M�M��M��H�Ļ � � M���7 L��L��� ����u�M�L$L�s L��L �tGM��u"M���1 H�M�M��H��� �^ f D M��� L��L��L�M�����L�M���u�M�L$PL�s(L��L �tGM��u"M���� H�M�M��H��� � f D M���� L��L��L�M��p��L�M���u�M�L$ L�s8L��L �tGM��u"M���� H�M�M��H�k� � f D M���� L��L��L�M����L�M���u�M�L$HL�sHL��L �t?M��uM���a H�M�M��H�K� �Y�M���G L��L��L�M�����L�M���u�M�t$0L�c@L��L �tnM��uBM��uQM��t=H�M�M��M��H�/� � H�ɕ� � �01��s�������V @ M��t�L��L���X����tH�5�k L���E����u�I�EM��L�� H�� � H�i�� �01���1�H�U�dH+%( �� H��([A\A]A^A_]� @ M�������L��L���������������� � M���������f. � M�������#���f�M���N����k���f�M����������蝍��ff. � f�UH��AWAVAUATI��SH��H��L�.L�7dH�%( H�E�1�L��L �tdM��uGM���� M��M��H�)� L��f D H�Y�� � �01���������{ f � M���� L��L��������u�L�kM�|$L��L �t?M��u"M���� M��M��H�� L��� � M���g L��L�������u�L�kM�|$L��L �t?M��u"M���a M��M��H�ܹ L���<��� @ M���? L��L���<����u�L�kM�|$L��L �t?M��u"M���9 M��M��H�Ĺ L����� @ M��� L��L��������u�L�k M�|$ L��L �t?M��u"M��� M��M��H��� L����� @ M���� L��L�������u�L�k(M�|$(L��L �t?M��u"M���� M��M��H��� L���L��� @ M���� L��L���L����u�L�k0M�|$0L��L �t?M��u"M���� M��M��H�t� L����� @ M���� L��L�������u�L�k8M�|$8L��L �t?M��u"M���� M��M��H�\� L����� @ M���w L��L�������u�E�D$@D�K@E8��| E�D$AD�KAE8��� 1�H�U�dH+%( �� H��[A\A]A^A_]� @ M���!���L��L���D�����d���� ��� � M���n���L��L��� ����������V��� � M�������L��L��������������~��� � M�������L��L��������������� � M�����L��L��������������� � M������L��L���|�����,������ � M���6���L��L���T�����T���� ��� � M���^���L��L���,�����|����F��� � L��H�η H�O�� � �01���������q���L��H�ݷ �����ff. � � �UH��AWAVAUATI��SH��(L�5�)� dH�%( H�E�1�M���� �E� I��H� [)� L�=�� @ I�6I�<$�t����u4A�E L��L������u\H���� I� $L��� �01��@��E�L�sH��M��u��}� t01�H�U�dH+%( uFH��([A\A]A^A_]�f � �������H�:�� I� $� H�:� �01�������������ff. � f�� �UH�5�d H��AWAVAUI��ATI��SH��(H�0dH�%( H�E�1�������� L�5g(� H� `(� M���� �E� L�=�d @ I�6I�<$�L����u4A�E L��L��������utH�u�� I� $L��� �01����E�L�sH��M��u��}� tH1�H�U�dH+%( u[H��([A\A]A^A_]ÐL�5 (� M��tH� �'� �a��� � ������H���� I� $H�7� 1��01���������谆��� �UH��AWAVAUATSH�� H� $ H��� �����H� �� L�s0dH�%( H�E�1��X��I��H���� �3L����`��I��H���g H�s1�1�H��H���@���L���ػ��L9�u�H� ̤� L���L����L���� � 1�L���� fn �H�L�� H�s�H�H�Cfp�� L��L����L���fօ��ƅ��H��H����HDž�� ���L��L��L��虢��H� �� H9��y���H�£� H���H�0L��H������H�� �H��ttL�kƀ� M���� H���1�L�xH�� �L�p0� L��H��I�����L9�t{I�wM�G� � I�?�A���H��H��u�H�� ��}�H���� H�� � �01����L��E1�趸��H�E�dH+%( uaH��� L��[A\A]A^A_]�f�H�� ��$�H���H���H� �� H9�t����H���� H�� � �01��(����A����� �UH��AWAVAUATSH�_8H��dH�%( H�E�H��H �H$��uH�_ H�)�� H� j% H��e 1��01�����L�cM���� 1�� � L������I��H��tvA��$ u�I��$� I��$� M�t$@L�x-I��$� H�@ L��� ���AV��H�N� I��H���� AWM��1����01��9��XL��Z���I��H��u�H�E�dH+%( uH�e�[A\A]A^A_]��$��� @ � �UH� t$ H��d H��AWAVAUATSH��1�H��(dH�%( H�E�1�H� �� �01����L�c0M���� 1�f. � A��$ uI��$� 1�H�H I�D$pH��tH�I�t$(I��$� H�U�I��$� L��� D�o H�u�L�x-詀��H�U�H�u�E��I��H�|�� ��1�RH�P� V�01�AWAV���H�� L����{��I��H���_���H�E�dH+%( uH�e�[A\A]A^A_]����f. � f�UH��ATH��dH�%( H�E�H��H �@$���� H��8H�E1�H���� H�G0H9G0�� H��� H;4� H��� H��� ttH;E� �� H;`� �� H;{� �� H;�� � H�q�� H��c � �01���������H�U�dH+%( �$ L�e���f D H;�� u�H; �� �v���I���A��H��H���5���I���� 1�� � H;�� �L���H; �� t�H;�� �C��� D H;�� �1���H; �� t�H;�� �(��� D H;�� ����H; �� �l���H;�� � ���f � H;�� ��H; �� ����7����H� �d���H�H�� A� L��H�P� � �01������������������ UH��AWAVA��AUATSH��dH�%( H�E�H��H �@$���� H��8H�H��� Ic�E1�E1�E1�H��H��H��� H� ��! E���� ����I��H��H��� H�G0H9G0t�H��� H;�� H��� H��� �~ H;�� �� H;� �� H;5� �� H;P� �� H;C� H;C8� H;C`�0 H;�� �D H;�� �^ I��I���F��� D H;a� �u���H; \� t�H;k� �l��� D H;a� �Z���H; \� t�H;k� �Q��� D H;a� �?���H; \� t�H;k� �6��� D H;a� �$���H; \� �`���H;g� �����H;a� � ���H; \� �8���H;C����� @ H;S���H;K ����H;C8���H;S@����H;KH�����H;C`����H;Sh����H;Kp����H;�� �����H;�� �����H;�� �����H;�� �����H;�� �����H;�� �������� D E��uDI���� M�EM9��� 1�H�U�dH+%( �� H��[A\A]A^A_]�H� �N���M9��� M��t�H��� L��� H�#� �01���������� H�� H�2� � �01����������x���E���m���E1�A� L��H�.� H���� � �01��Y��������=����j|��M��L��H�e� ��L��H�!� �ff. � @ � �UH��AWAVAUATSH��� dH�%( H�E�1��4^��H���� H�5�^ H��I��� ���H� �� L�-C� A��H��p���H��(���E���� L��L�%W� �R|��轗��H��(����!���I�|$I��(�S���M9�u�L�%�� M��I�}I��(�7���L9�u�I��$� I��(�!���L9�u�H�E�dH+%( �U H�e�D��[A\A]A^A_]� � H�5�] L���A���A�ƅ��U���1��g�����G H��(���H���8���H��蠯��H��I��H���! H��� �8~H���� H�0��l��1�fo�� H��`����� L��0���H�� ���H� c� �H�L��)�����L�-�� ����I�$H�����H�����I9��# L�����L�� ���H����H�� ���H�����L�-�� L��� fAnM I�EH��L��L��ƅ����fp��H��`���fօh����������T jL��L��E1�SE1�1�1��c��^_H���1 I�}華��H��0�������I�}I�E�v���H��@���H��t"�Q(� D ����q(9�t �B��r���v�fHn�I��(fH:"�H���AE�L9� ����,���H�����L��8���fAnU I�EH��L��L��fp��H��`���fօh����8������y j1�1�E1�SE1�L��L�����ZYH���V I�}贮��H��0������I�}I�E蛜��H��@���H��t'�Q(�f. � ����q(9�t �B��r���v�fHn�I��(fH:"�H���AE�L;�����.���H�����H������ H� H�����H9��������L�����L�� ���H����L���j��M�4$M9�t0 M��� 1�L���|��H�P� �8�� M�6M9�u�M�4$I�D$I�Ɛ L��L��� L����L��������� A� � ���f. � A�����H� {� L�-� ���L��L�����L�� ���A�����H������i��H��~� � H�� �01��X����� L����M�6M9�� ����@���L���_������b���L��L���<o��1�L���B������E���� L��E1��*�����A���>���A������v��f. � D � �UH��AWAVAUATSH��( dH�%( H�E�1���X��H��� H�54Y H��I��蹠��A��H��p���H����E��tkL��H� � �w��L��� �x���H�����ܓ�� @ H�;H��0� ���L9�u�H�E�dH+%( �\ H��( D��[A\A]A^A_]� � H�5�X L���)���A�Dž��{���1���b������ H����H��� ���H��航��H����H��H���� H��|� �8~H�j� H�0�g��H��`���1��� L����I���H�L��HDž����d � ���I� $I9��^ D����H�����L����I��L�=�� 1�� L��L���H�f�H�U� L���� fAnH����Hǃ H��P���I�Gfp��H�����L�� ���ƅ����H��`���fօh���������c A�G(1�L��L�牅���H���� ��s������; I��b���H������I�I�G�I���H����H��t%�Q(� � ����q(9�t �B��r���v�fHn�I��0H��� fH:"���AG�I9�����H�H9�������L����D����L���if��M�4$M9��y���H� �� M��� 1�L���x��1�L�����H� {� �0���� A��P � I��� �� I��@ � �� A��T �� I��� �� I��H � �h H��� L��I��� 蘬��H��z� �0���) A��P �# I��� � I��@ � �� A��T �� I��� �� I��H � �� Idž� L������H�j� L��H�@ I�� �_a��H��y� �0���� A��P �� I��� �u I��@ � �� A��T �v I��� �V I��H , �3 Idž L����`��I�� L���q���H�by� �0���< A��P �� I��� �� I��@ � �� A��T �� I��� �� I��H , �� Idž L����L��Adž� ��U��H��x� �0���� A��P �- I��� � I��@ � �� A��T �� I��� �� I��H � �_ Adž� ����L���pU��H��� L���~�� fH:"@ A�� �9���L���_��H�"x� �0���6 A��P �� I��� �I I��@ � �& A��T � I��� �� I��H � �� M�6M9�������� @ H��w� � H�ݥ L����01��=��L���b��A��������1�H� S 1����L�������U���1�H��S 1����L��������1�H��S 1�����L���ؙ���6���1�H��S 1�����L��軙�����1�H��S 1����L��螙��� ���1�H��S 1����L��聙�����L� SR A�| H��v� � H� DR H��* A������01��F��� ���L� "� A�� ��L� � A�� �L� VR A�� �L� /R A�� �L� R A�� �L� mR A�� �u���L� AR A�� �c���L� R A�� �Q���L� �Q A�� �?���L� �Q A�� �-���L� �Q A�� ����L� �� A�E � ���L� �� A�" ���L� �Q A� ���L� oQ A� ����L� JQ A� ���L� � A� ���L� ߤ A� ���L� 'Q A�� ���L� Q A�� �y���L� � A� �g���L� �P A�9 �U���L� e� A�& �C���L� #� A�$ �1���L� �� A�C � ���L� _� A�A � ���L� �P A�= ���L� �P A�; ���L� i� A�� ����L� NP A�� ����L� gP A� ���L� =P A�� ���L� �� A�� ���L� g� A�� �}���L� -� A�� �k���L� P A�� �Y�����l�� � �UH��AWAVAUATSH��H dH�%( H�E�1���N��H�� H� � I��fHn�H�� fH:"�H�Y )�����fHn�fH:"�H�? H������)�����M��� H�5�N L��L������R���A�ą�tkL��H� �� �l��L��L��� 草�� D H�;H��(輏��H�C� L9�u�H�E�dH+%( �� H��H D��[A\A]A^A_]� � L�����L���`���H��H��thH��r� �8~H�Mu� H��H�0�]��I�E L������H������H�����H������H������H��A�A�ą��'���I��L;�����u�����A������ ���H�fr� L� �M A�_ H� MO H��& � A������01������ ����k�� D U�� H��AWI��AVL�59� AUL������ATL�� ���SH��`���H��( dH�%( H�E�1�H��p���H��H������1��H�L��HDž����d ����1�� L���A~�H�H������H��L��fp��L��H�����H�����H�dt� ƅ����H��@���A�fօh���������I�FH��`����%������� H��v� 1�L��L��跦������ H������I�~I�F蛍��H�����H��t'�Q(�f. � ����q(9�t �B��r���v�fHn�I��(H��� fH:"����AF�I9������L����[��1�H�U�dH+%( uAH��( [A\A]A^A_]� @ H��p� H� � �01��$��L���[���������0i��� �UH��AWAVAUL��� ATI��SH��1�H��(L�=Es� L�5�u� dH�%( H�E�1�H� M I�H�+M I��U��L��L�������E����� 1�L���Fm��1�H���L��H��o� �0���� L��� A��� ���� I��� � d�� �f��L�-H3 H��L���<������� I��� L�=JJ L��H�@ H��� �������� I��� H�5*J H�x-�����l I�~(d�a L���I������ I��� H��� � � �� �f��L��H��襬������ I��� L��H�@ H��� 胬������ I��� H�5�I H�x-�d������� I�~(d�� L��蹽����� �� H��� H�E�� , �� �e��L�57I H��L��� ������� L�E�L��I��� H�@ H��� ������n L�E�H�5 I I��� H�x-�ī�����K L�E�I�x(d�< L��������� I�Dž��P H��� � , �< ��d��L��H���p������$ I��� L��H�@ H��� �N������ I��� H�5�H H�x-�/������� I�(d�� L��脼����� I���� H��� � , �� �Kd��L��H��������� I��� L��H�@ H��� 辪������ I��� L�5�� L��H�x-蜪�����b I�(d�W L������� I���Q H��� � d�@ �c��L��H���P������( I��� L�%�5 L��H�@ H��� �'������� I��� H�5oG H�x-�������� I�(d�� L���]������ I���� H��� � d�� �'c��L��H��輩������ I��� L��H�@ H��� 蚩������ I��� H�5\? H�x-�{������e I�(d�Z L���к����� I���T H��� � d�C �b��L��H���/������+ I��� L��H�@ H��� � ������ I��� H�5nF H�x-������� I�(d�� L���C������ I���a H��� � d�P � b��L��H��袨�����8 I��� L��H�@ H��� 耨����� I��� L��H�x-�e������� I�(d�� L��躹����� I���� H��� � � �� �a��L��H���������� I��� L��H�@ H��� ������ I��� L��H�x-�٧�����~ I�(d�s H��� L��� �@$���� H��� L��� H��u)�h � L��L�����L���}���H��� H��tAL��� L��M�l$����L��L��H��� �{��M;nu�L��譸��I�F� � �K~��H�E�dH+%( �. �E�H��([A\A]A^A_]�f D L��� �G��� @ M�I�1�H�VF 1��ڼ��L���ҋ���S��� D L� PF A� H��h� H� �E � H�4 �01�蕼���E������^���f � L� F A� �L� �E A� �L� �E A�= �L� �E A�D �L� �E A� �z���L� �E A�! �h���L� �E A�( �V���L� �E A�/ �D���L� �E A�6 �2����a�� D � �UH��AWAVAUL��� ATI��SH��1�H��(L�5k� L�=~m� dH�%( H�E�1�H�:E I�H�WR I��M��L��L������E����� 1�L���e��1�H��� ���H��g� �0���: H��� ��� �I H��� �x d�8 H�(, �* 肶����� ���S H��� �z d�B H�x(d�7 H��� L��� �@$���� H��� L��� H��u+�jf. � L��L������L��蝰��H��� H��tAL��� L��M�l$����L��L��H��� ���M;nu�L���͵��I�F� � �k{��H�E�dH+%( �� �E�H��([A\A]A^A_]�f D L��� �E��� @ M�I�1�H�vC 1����L�������L� uC A� H�!f� H� C � H�\ �01�轹���E������f���L� 9C A� ���^��ff. � f�� �UH��AWAVAUL��� ATI��SH��1�H��(L�5�h� L�=.k� dH�%( H�E�1�H��B I�I� �9K��L��L���N�E����� 1�L����b��1�H���Ϲ��H�Pe� �0���� L��� L�5@ I��� �C\��L��H���آ������ I��� L��H�@ H��� 趢������ I�}(� �� L������H��� I����[��L��H���~������� I��� L�5�? L��H�@ H��� �U������r I�}(d�g L��L�-9( 裳��H��� I���[��L��H���������� I��� L��H�@ H��� ������� I�(, �� L���I���H��� I���*[��L��H��迡������ I��� L��H�@ H��� 蝡������ I�(� �� L�����H��� I����Z��L��H���e������d I��� H�5�, H�@ H��� �?������> I�~(� �0 H��� L��� �@$���� H��� L��� H��u$�c L��L��� ��L�����H��� H��tAL��� L��M�l$��5���L��L��H��� ����M;nu�L������I�F� � �w��H�E�dH+%( �� �E�H��([A\A]A^A_]�f D L��� �L��� @ M�I�1�H��? 1��B���L���:����8���L� �? A�[ H�ib� H� ]? � H�� �01������E������f���L� �? A�g ��L� r? A�O �L� c? A�U �L� T? A�a ���Z�� � � �UH��AWAVAUL��� ATI��SH��1�H��(L�=�d� L�5Ng� dH�%( H�E�1�I� I� �\G��L��L���q��E����t 1�L����^��1�H����H�sa� �0��� L��� L�-% I��� �fX��L��H��������a I��� L��H�@ H��� �ٞ�����? I��� H�5ԍ H�x-躞����� I�~(� � L��L�5�; ����H��� I����W��L��H���{������� I��� L�%�; L��H�@ H��� �R������� I��� H�5r; H�x-�3������� I�(d�� L��舯��H��� I���iW��L��H��������U I��� L��H�@ H��� �ܝ�����3 I��� H�5 H�x-轝����� I�(d� L������H��� H�E���V��L��H��臝����� L�E�L��I��� H�@ H��� �a������� L�E�H�5�: I��� H�x-�>������� L�E�I�x(d�� L��菮��H��� I���pV��L��H���������� I��� L��H�@ H��� ������v I��� H�5: H�x-�Ĝ�����W I�~(d�L L������H��� I���U��L��H��菜�����1 I��� L��H�@ H��� �m������ I��� H�5�9 H�x-�N������� I�~(d�� L��裭��H��� I���U��L��H���������� I��� L�5�' L��H�@ H��� ������ I��� H�5�1 H�x-�ћ������ I�(d�z L���&���H��� I���U��L��H��蜛�����b I��� L��H�@ H��� �z������@ I��� H�5�8 H�x-�[������! I�(d� L��谬��H��� I���T��L��H���&������A I��� L��H�@ H��� ������� I��� H�5e8 H�x-������ I�~(d�� H��� L��� �@$���� H��� L��� H��u%�d @ L��L������L��荦��H��� H��tAL��� L��M�l$��ݫ��L��L��H��� ���M;nu�L��轫��I�F� � �[q��H�E�dH+%( � �E�H��([A\A]A^A_]�f D L��� �K��� @ M�I�1�H�f9 1����L����~�����L� e9 A�� H�\� H� 9 � H�L �01�譯���E������f���L� )9 A�� ��L� 9 A�� �L� 9 A�� �L� �8 A�� �L� �8 A�� �L� �8 A�� �t���L� �8 A�� �b���L� �8 A�� �P����;T��ff. � � �UH��AWAVAUL��� ATI��SH��1�H��(L�=E^� L�5�`� dH�%( H�E�1�H�w8 I�H�'8 I��@��L��L������E����� 1�L���FX��1�H���L���H��Z� �0���: L��� L�-m L��I��� H�@ H��� �R������x I��� H�5�5 H�x-�3������Y I��� �Q��L��H���������: I�~(d�/ L��L�%�# �b���L��I��H��� H�@ H��� ������� I��� H�5�- H�x-趗������ I��� �Q��L��H��藗�����r I�~(d�g L��L�5�4 ���L��I��H��� H�@ H��� �X������� I��� H�5S� H�x-�9������n I��� �P��L��H���������O I�(d�D L���o���L��I��H��� H�@ H��� ������& I��� H�5݅ H�x-�Ö����� I��� �P��L��H��褖������ I�(� �� L�����L��I��H��� H�@ H��� �i������� I��� H�5�3 H�x-�J������� I��� �O��L��H���+������~ I�(d�s L��L�%23 �y���L��I��H��� H�@ H��� ������N I��� H�5 3 H�x-�͕�����/ I��� �O��L��H��讕����� I�(d� L������L��I��H��� L�E�H�@ H��� �r���L�E����� I��� H�5�2 L�E�H�x-�K������� L�E�I��� �N��L��H���(������� L�E�I�x(d�� L���y���L��I��H��� L�E�H�@ H��� ���L�E����j I��� H�5�1 L�E�H�x-������G L�E�I��� � N��L��H��螔�����$ L�E�I�x(d� L�����L��I��H��� H�@ H��� �b������y I��� H�5�1 H�x-�C������Z I��� �M��L��H���$������; I�}(d�0 H��� L��� �@$���� H��� L��� H��u$�c L��L������L���͟��H��� H��tAL��� L��M�l$�� ���L��L��H��� �˹��M;nu�L�����I�F� � �j��H�E�dH+%( � �E�H��([A\A]A^A_]�f D L��� �L��� @ M�I�1�H��2 1��*���L���"x�����L� �2 A�� H�QU� H� E2 � H�� �01�����E������f���L� i2 A�� ��L� Z2 A�� �L� K2 A�� �L� <2 A�� �L� -2 A�� �L� 2 A�� �t���L� 2 A�� �b���L� �1 A�� �P����{M��f. � �� �UH��AWAVAUATSH��8 dH�%( H�E�1��d/��H�� H� V I��fHn�H�7 fH:"�H� )�����fHn�fH:"�)�����M��� H�5o/ L��L�������v��A�Ņ�tyL��H� /̆ �ZM��L��L��� �+j�� H�{H��(�[p��H�C� H�{��J���H�C� L9�u�H�E�dH+%( �� H��8 D��[A\A]A^A_]� D L���}��L����I��H��tUH�iS� �8~H��U� L��H�0�*>��I�$H������H������H������L���A�Ņ��(���H��L9�u�����A���������H� S� L� �. A�� H� �0 H�< � A������01�蒦��� ����K�� � U�� H��AWL�=�ʆ AVL������AUL��`���ATL�� ���SH� �dž H��( H������dH�%( H�E�1�H��p���L��H������1��H�L��HDž����� 襀�� D 1�� L���H�H������L�����H�����H��W� �x � H��T� fAnH��@���L��L��I�GH������ƅ����fp��H�����H��`���fօh����b������ H�{W� 1�L��L���4������� I��#���H�������W��I�I�G� n��H�����H��t&�Q(�f � ����q(9�t �B��r���v�fHn�I��(H��ʆ H��PfH:"����AG�I9�����L���C<��1�H�U�dH+%( uMH��( [A\A]A^A_]�H�)W� ���� @ H��P� H�" � �01�脤��L����;���������I��UH��AWAVAUI��ATI��SH��1�H��xH��h���dH�%( H�E�1���M��1�I��p������H�lP� �0���y I�}(�=��I��H���# L�}�1�H�. 1�L��� �o��H�]�1�L�}�I��H�E�H�@I9E(�� H�]�I��� L�s�G��H��L��認�����b I��� H�sH�@ H��� 臍�����? I��� H�s H�x-�k�����|������ H�.U� �x tI�EpH�H9�P H�U� �x ucL��I��藞��I��H���� H�}�L��H�*- 1�� I�Ĩ � o��H�E�(I�� ����L� l� A�� �� f � I��� I��� H���� �;��L�p�H��8H�E�I9��l���L��p���1�L�}��SI�F I��I��H�@ K�t<H��� �p������� I�F(K�t<H�x-�V������� M�6H��L;u��� H�M�H�}�I�ؾ H�� 1��/n��M�,$I9�w�L� � A�� H�JN� H� �+ � H�� �01����Dž|�������H�E�dH+%( � ��|���H��x[A\A]A^A_]� @ L�M�A�� � @ H�qS� 1�H��~ �HD�@1�耡��L���xp���Z��� L��L�}�L��p���H9��&���L� " A�� �>��� � L�M�A�� �(���I�� uJH��h��� �A���H��R� �x �0���L� �~ A� ��f. � L�M�A�� ����L� b~ A�� ����L� �* A�� �����E�� � UH��AWAVAUI��ATI��SH��1�H��xH��h���dH�%( H�E�1��)J��1�I��p����+���H��L� �0���y I�}(�P9��I��H���# L�}�1�H�T* 1�L��� �8l��H�]�1�L�}�I��H�E�H�@I9E(�� H�]�I��� L�s�UC��H��L��������b I��� H�sH�@ H��� �lj�����? I��� H�s H�x-諉����|������ H�nQ� �x tI�EpH�H9�P H�QQ� �x ucL��I���ך��I��H���� H�}�L��H�j) 1�� I�Ĩ �Jk��H�E�(I�� ����L� �| A�� �� f � I��� I��� H���� ��7��L�p�H��8H�E�I9��l���L��p���1�L�}��SI�F I��I��H�@ K�t<H��� 谈������ I�F(K�t<H�x-薈������ M�6H��L;u��� H�M�H�}�I�ؾ H�| 1��oj��M�,$I9�w�L� | A�� H��J� H� -( � H�� �01��&���Dž|�������H�E�dH+%( � ��|���H��x[A\A]A^A_]� @ L�M�A�� � @ H��O� 1�H�({ �HD�@1����L���l���Z��� L��L�}�L��p���H9��&���L� b{ A�� �>��� � L�M�A�� �(���I�� uJH��h��� �A���H�.O� �x �0���L� { A� ��f. � L�M�A�� ����L� �z A�� ����L� ' A�� ����B�� � � �UH� $ H�$ fHn�fLn�fLn�H� �# fL:"�H��# H��AWfHn�fHn�AVL�� ���fL:"�H��# AUI��H�5��� fH:"�ATL��� H����SH��L��H��� dH�%( H�E�H�� H���fHn�H��# fo�fH:"�H�* fHn�H��# fo�fo�fH:"�H�r# fH:"�H� u fH:"�fH:"��< H���H�H� � H�ȹ� �H�H��" H��)�����fH:"�H�� �8���)���fH:"�)����������������������D)�0���)�@������)�����)� ���HDž�� HDž���� HDž0��� HDž��� HDž���� HDž(��� )�P���H��L� ����f�P�����������������(���D)�����)�����D�(���D�8����H���)�������������)� ���)�0���)�@���)������X���)����)���x��������)�P���HDž��� HDžx��� HDž ��� HDž��� HDžp��� HDž��� �f��1�� ,��H��I� H�=�E� �o(�o`�o@0/�oh go G0諔��L��L���@��������x H���� L��L���/���������H��� L��� �@$��uL��� H��� L��� H��u)�h � L��L��腩��L���M���H��� H��tAL��� L��M�g�螔��L��L��H��� �L���M;eu�L���~���I�E� � �Z��H�E�dH+%( u������H��� [A\A]A^A_]���=��ff. � @ � �U� �< H��AWAVL����AUL��� ATI��H�5~�� SH��L��H�� dH�%( H�E�1�H�BJ� �H�� H��f�P�&���1��O*��H�=HD� �#���L��L����������x1�1�L��L��������H��� L��� �@$��uL��� H��� L��� H��u)�h � L��L������L���͍��H��� H��tAL��� L��M�g�� ���L��L��H��� �̧��M;eu�L�����I�E� � �X��H�E�dH+%( u�����H�� [A\A]A^A_]��o<��ff. � @ � �U1ҹ- H��AWAVL��`���AUL��� ATI��H�5ᶆ SH��L��H�� dH�%( H�E�1�H��H� �H�� H��f�P詩��1���(��H�=�B� 覑��L��L���;��\�����x1�1�L��L������\���H��� L��� �@$��uL��� H��� L��� H��u$�[ L��L��荦��L���U���H��� H��t9L��� L��M�g�覑��L��L��H��� �T���M;eu�L��膑��I�E��+W��H�E�dH+%( u��\���H�Ĉ [A\A]A^A_]��:��ff. � @ � �UH� c H� fHn�fHn�H� � fHn�fLn�H� � H��AWfHn�fHn�AVL��p���fH:"�H�� AUI��H�59�� fL:"�ATL��� H�� SH��L��fH:"�H����H��x dH�%( H�E�H�# H��`���fHn�H�� fo�fo�fH:"�H�d fH:"�H��m fH:"�fH:"��- H���H�H� � H�ȹ� �H�)�����H��H�� �8���)�0���fo�fH:"�H�� ���fH:"�H�L D)�����fH:"�)�����)���)��)� ���)����)� ���D���������������HDž�� HDž���� HDž0��� HDž��� HDž���� �����H��E� )�0���f�P)�@���)�P�������������������)�����)�����)�����)������(����8����H���HDž(��� HDž��� HDžx��� HDž ��� �9`��1��B%��H�=;?� ����L��L������l�����x H��`���� L��L���Z��l���H��� L��� �@$��uL��� H��� L��� H��u$�c L��L�����L��轈��H��� H��tAL��� L��M�g�����L��L��H��� 輢��M;eu�L�����I�E� � �S��H�E�dH+%( u��l���H��x [A\A]A^A_]��_7��f. � D � �UL� 8q L�� � H� � H�p H��ATSH�}�H��H� =>� dH�%( H�E�1����H�; LN�1��~����xLH�M�3H�? 1�� 賑��H�}�躱��H�}��E��|&��H�E�dH+%( uH��D��[A\]ÐA��������6�� H��ff. � �� �UH��H��dH�%( H�E��o� ���o� �� H�E�dH+%( uP��f��=�n� 1Ҿ$ 1�� !���=�n� 1�1��$ � ��H�E�dH+%( u�=�n� 1Ҿ$ 1���� ����5��ff. � @ UA��� H��AUA��ATH��h���H��H�� dH�%( H�E�1��H�H�� H��`���E���� �E� H�u��*��foK� �M�aH�E�)�p����E� 耀��H��`���A�����1�I��������* 1��)��A�ą��� �Ǻ( � 1��"��D�� D��1���"��舥��� D���1���"��1Ҿ$ D��1��� ��H�E�dH+%( uWH�Đ D��A\A]]� � �E� � H�u��(���H��;� � H��h���H�- A������01��b�����{4��ff. � UH��SH��H� pB� dH�%( H�E�1�H���>��H�H��H�H�E�dH+%( u H�]�1���j��� 4��ff. � @ � �UH��H��dH�%( H�E���l� ����l� �� H�E�dH+%( uP��f��=�l� 1Ҿ$ 1�� ���=rl� 1�1��$ � ��H�E�dH+%( u�=Kl� 1Ҿ$ 1���d ���3��ff. � @ � �U� H��AVAUH��H���L�-A���ATH��L��@���1�SL��H�� dH�%( H�E�1�L��@����H�� �E� �q�����M H����1�L�� H��@�����q�����N H�5R;� � � L��8������� L�� �qk� ����H�5�@� � 1��Tk� ����=Mk� 1Ҿ $ A�ĉ5k� 1��V ���=,k� 1�1�� $ �B ��D��1Ҿ $ 1��1 ������D�%k� 1�1��$ D��� ���=�j� 1�1��$ � ���=�j� 1�1��$ �� ��� L��D���\k�������� H��8���L�% 9� �=�j� � L���0k�������� L��8����=pj� � L��� k�������� L��8����=Sj� � )���=Dj� �)���=5j� �)��M��M��H�ًj� H��j � P� j� PA�4$1��*���XZH��t$A�4$H�� �� H��H�k � 1����� �i� ��tA�4$H� k � 1��܋��� �i� ��tA�4$H�.k � 1�躋��I��tA�4$L��H�>k 1�� 蚋��I��tA�4$L��H�Nk 1�� �z���H��ud�=Ai� u[I��uU�=.i� ��1�I����!Ѓ�H�U�dH+%( �� H�e�[A\A]A^]� D H��i � 1���������������L�%J7� H�� � 1�H�����A�4$���� ���A�4$H�� � 1�I���������C���A�4$H�� � 1�I�����螊�����H��h H��6� � �01��}���������&���H��h ���/�� D � �UH��H��dH�%( H�E�1��"h� H�E�dH+%( u���H/�� � � �U1�H��H��dH�%( H�E�1��e��H�U�dH+%( u���/�� � � �U� H��AUATH��H���H��@���SH��1�H��H dH�%( H�E�1��H�H�;���� �E� H��@����m�����~ H������1۹ H��H��L�������H�H��� Dž�� H������H� ���H�����R#��fo*� �����aH���)�����Dž�� �Fy��L��A�����1�I��������* 1��w"��A�ą��� �Ǻ( � 1������ D��1�� �' ����K���� D���1����1Ҿ$ D��1����1Ҿ $ D��1��x�� � �K�����u�1Ҿ$ D��1��U��H������� D���f������utD��L��������$��H� l4� 1�D��e� L��H� � �3����I��' �� � �e� 1���d�� H�U�dH+%( �� H��H [A\A]]�H� 4� H�� � 1�I������3裇��D���K$��D�xe� �31�H�����H�w � �x����3L��A�' � H��g 1��Z���� 8e� ��dt�3A�d � 1�H��g �4���������C���H�k3� H������� H�� �01��������������H�>3� H�/e � �01�������������+��f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���+��ff. � f�UH��AWAVAUATSH��H dH�%( H�E�1�@���t foL� L�-�� E1�L������H������)����� D 1�� H��E���H�H�Q���L������Dž��� H������$ ��fo����������`H����)������"v��1�A�����L��I�������1��* �S ����xgB���0���I��I��d�q���H��1� H� f � E1�01�芅��f. � H�E�dH+%( �D H��H D��[A\A]A^A_]�H��1� H������� H�� �01��5���Ic�DŽ�0�������E��t�A�D$�H��0���L���4���f D �;H���!��L9�u��s��� fo ، L�-q� E1�L������H������)�����f � 1�� H��E���H�fo�����H��b� L������Dž��� �����`H�����HDž�� )������t��1�A�����L��I�������1��* �� �������B���0���I��I��d�n�������D)�� @ UH��AWAVAUATSH��� ������� ���H��dH�%( H�E�1�Hc�H�����H�� H��H% �H)�H���H9�tH�� H��$� H9�u�� H)�H���� H�D$�����H��H��H��H�����H���������- H��(���H� �/� E1�L�� ���H�����L�=� f D H�����1�� fo "� �H�H��� DžT��� HDž`��� H�� ���H��`� H��X���ƅH���`)�0����+s��1�A�����L��I�������1��* �\ �����y H�����D��L��� B���31�I��衂��L;�����L���fo� ���H������fo�0���fo�@���fo�P���fo�`���)�����fo�p���fo�����H��0���H�p���fo�����)���)�����)����)��)� ���)����)� ���Dž�� H����� ��H������� $@H���H�������<� 1�����A�ą��� �3H�? � 1�詁���� ������� �������~!H�����L�,�f D �;H���% ��I9�u�H�E�dH+%( �b H�e�D��[A\A]A^A_]�H��(����3� 1�H�� �/���L� f A�Y �3H� l � 1�H��� A������ ����f D H�L� �M��� D H��H���1�� fo H��L��@����H�H�N� Džt��� H�E� H��@���H��^� H��x���ƅh���`)�P�����p��1�A�����L��I�������1��* �����x8�3H� � 1��L������H� �,� ���L� � A�c ����H��H����3� 1�H�� � ���L� � A�i �����%��f D � �U� H��AWAVH��H���L�5�]� AUATSH��@���H��� fo�� dH�%( H�E�1�H��8����H�H�&� Džt��� L��x���H��@���H�E� ƅh���`)�P����o��1�A�����H��I�������1��* �������u � H�w+� H��(���1����� A�������0���D�4����r ƅ'���Dž ��� Hc�4���H���r��H�����H���n E���� E1�E��I��� f. � A��H��8���1�� fo�� �H�H� � Džt��� L��x���H��@���H�E� ƅh���`)�P����n��1�A�����H��I�������1��* ������� A�E A�GI��D9��n���D;�4����� E��H�����Ic�D�����E��L��8���L�<�M��D��4���� A��1�� L���H�H�Y� Džt��� H��@���H���H��x�������fo �� ��h���`H�E�)�P�����m��1�A�����H��I�������1��* ������U A�A�D$I��D9��j���E��D�����A��1�D;�4�������4����P f D � $@H��A�ĉ�1�� ��D��A�����1�E����1��� ����\���� A���O�����0�����D�4����5 E�������� �E���� Ј�'���H��(� H��(�����4���H��D��D�� ���D��0���H� ] � PH��(����01��g|����'��� Y^�� H�E�dH+%( �� ��4���H�e�D��[A\A]A^A_]� ���H��(���L��E��H��H���I�ǿ E�u�1��3H�� �{��A������31�H�% 1���{��Dž4�������E��t3H�����Ic�E��H��I��H�\�L�,L)�A�} I���S��L9�u�H������r�����H��E1�D�� H��(���j H�\ D��0����01��^{��XZH�E�dH+%( �� H�eظ����[A\A]A^A_]Ë�4���E1�������Dž4��� �w���E��E������H��(���M��E��H��H���H�� � D�����E���01�A����z��A��������H�'� H��H���� H�i �0H��(���1��z���p���� ��E������0��� �� �E���� Ј�'���H��&� H��(����r���Dž4������������ �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ������: ��f. � UA��� H��ATH��h���L��`���H��H�� foҁ dH�%( H�E�1��H�H�Y� D�E�)�p���H��`���H��(� H�E� H�E��E�`��i��L��A�����1�I��������* 1�� ��A�ą�x H�E�dH+%( u:D��L�e��� D ��|���M�� H�0 D� H��%� �01�A���.y����G �� � � �UH��AWAVAUATSH��dH�%( H�E�1��z��� Hc�����A�ą��� L�-�'� L�}�� ��L��M�u �AW�������� H�}� �� L� L��D��I�] �W�������� H�}�uBD���*��1�H�U�dH+%( �� H��[A\A]A^A_]�f D 1�A���������f�L� > A�u H�t$� H� 8 � H��� �01��x��������L� A�r ��H�;$� H�� � �01���w���#���H�$� H�� � �01��w���/����� �� � �UH��AWAVAUATSH��dH�%( H�E�1��x��� Hc��j���A�ą��� L�-X&� L�}�� ��L��M�u ��U�������� H�}�uoL� L��D��I�] �U�������� H�}��� D�����1�H�U�dH+%( �� H��[A\A]A^A_]�f D 1�A���������f�L� � A�� H�#� H� � � H�?� �01��v��������f � L� � A�� �H��"� H�J � �01��ev������H��"� H�) � �01��Dv���"����Z��f. � � �UH��AWAVI��AULc�ATSH�� dH�%( H�E�1��w��� Hc����A�ą��� H��$� L��@���� D��L��H��ET�������R H��@����� H��H���1�� fo�} H� $@L���H�H�� D��Džt��� H�E� H��@���H��'� ƅh���aH��x���1�)�P����B������,����� H��'� L��8���� D��L��X�S�������� H��8����e 1Ҿ $ D��1������ L��D��H�/'� �X�OS�������� H��8����0 H�'� � L��D��X� S�������� H��8���� D���+��E1�H�E�dH+%( �� H�ĸ D��[A\A]A^A_]���w��D��,����8tOH�� � H�U � D��,����01�� t��D������D��,���� E1����A��A��� � I��MnH� A�����I�E� D L� �� A�� H� � H� � � H�?� �01��s��A������ ���L� �� A�� ��L� �� A�� �L� �� A�� �H�� � H�1� � �01��Ls�����H�� � H�� � �01��+s��� ���H�g � H�� � �01�� s���A���H�F � H�� � �01���r���S������f. � D � �UH��H��dH�%( H�E�1���P� H�E�dH+%( u����� D � �UH��H��dH�%( H�E�1��oP� �aP� ����H�E�dH+%( u���k��ff. � � �Uf� H�5[���H��AWAVAUATSH�� dH�%( H�E�1�)����H����� H�����H� w )��)� ���)� ���H��0���HDž8��� �. ����l��H���� I���X��������I����{��H����M��� H��� H��L��L���DT��H��0���H���1�L����L��� ��A�Ņ��i I�$L���B8H�B �B@ f%ݟf f�B8蟏��A�Ņ��T �� L���G7�����x L��� �~���.��N� ��t� �N� ���� �����L���;������ M��$� L���R<����x�L���V;��H��t"��8u��N� L���|\��L���4;��H��u�L������ D H�� � H�ʥ � A���01��Np��L���f��H�����*��L������H�E�dH+%( �- H�� D��[A\A]A^A_]Ã�t�H�F � H�� � A������01���o���H�" � H��� � �01���o���r�����H��@����� ������H��� � H��H��� �01��o���9����"s���� H��@���A������8H������ � H� 3 I��H��� �01��Eo����H��� H�JP � A������01�� o������H�Z� H�� � A������01��n������ ��f. � UA��� H��AWAVAUATL��@���SL��H��� dH�%( H�E�1�Dž<��� �H�D��Dž@��� H��H����! HDžX��� f��h���HDžP���� ���H���� L��1�I���>��I��H���� H��L����?�����I���Ƀ�����Rx��H��M���� H���� H��L��L����P��L���w�����,������3 �� L��� 4��A�ƅ��� L��詈������ @ ��<�������<�����u�L������M��� L���59�����o H�����HDž ��� H������ f�L���XY��L���8��H��� �8 u�H�����H��L���'��A�ƅ��� H�� �����,���H� ����f D H�Y� H�r� � A���01��l��L��� ��H������L�����H�E�dH+%( �d H��� D��[A\A]A^A_]��Qp��H��@����� L��P����8A������M��� A��H��H��� L��M H�N �01��hl���m���H��� H��� � 1�A������01��?l���D���L������Hc�,���H;� ����(���H�_� ��,���� H� N A������01��k������o��H��@����� �8I�����A�� H��M I��H�� �01��k�����H��� H�� � �01��k�����H��� H��� � A������01��lk��������f�� �U1�H��H��dH�%( H�E�1��^�����tH�U�dH+%( u%��f � H�E�dH+%( u ɿ �&����!���� �UE1�A������! � H��AVAUATSH��1�H��L�-�:� dH�%( H�E�1��E� A�u �_E��H����� H�CI�Ŀ� 1��"��L�5�� � M��C��H�� 1�A�6�mj���{ H�uԺ ��o��H��uN��H� ��u�d �Bw����H� ��t�A�u H�{�{1��H�E�dH+%( u7H��1�[A\A]A^]� D A�6H��� 1�1��i����H�=U� ������ ��� �UE1�1�A������! � H��AWAVAUATSH��xdH�%( H�E�1�H�d9� �&H� �0�?D��H����� H��H��G� 1��� ���L�5�� I��L�=�G� �pG� ��� 1�A�6H��� L��A� �7i��L��x���H��L�c���T����u'1�L��H����L���{����tH�;����{���L� �� A�� L�-�� A�6� 1�L�%j� L��L����h��� @ �;L�}�� A��L��H�� �%G���{�I���J���{��B��I��u�A���R���L��M��L��x���H���r���薊��A�>H��� A� H�5N� � H��x���H� KF� �H��E1�1��kz��H�=DF� A� ��p���H��� � H��7� �0�P/��H��H��h���D���yF� I��I�} 1���I�� �d������ ��~�H��h������� ��p������� L��p���L�-�E� H��h���H��x���L���&B��E�}� }��H��D�����U��I�MA�6H�L� I�ǿ 1��Sg��I�EL��L��� H�P� ��L���B��H�M�H���& L�A�6H�2� 1�� I�� � g��L���q���H��E� L9��c���H��x���L��p���H��h�������E1�A�����1�H��6� �! � �AE� �0�ZA��I��H����P H��D� �� 1�� ��A�6M�� ��D� ��H��� 1��if��� H��x�����L��M�o��R����u)1�L��H�?���L���'y����tKA�?����A�����L� �� A�� L�-�� A�6� 1�L�%�� L��L����e��� D A�?� L���I�� �QD��A��I���u��A���l��I��u����R���H��x���I���z����LJ��A�>I��H�� � �!{�����Z��E1�A� 1�H�h� I��L��H���Zl��L��A� ��x����6���H��� H�=XC� � H��4� �0�w,��H�0C� ��C� H��p���D��I��I� 1���I�� � ������ ��~�H��p������� ��x������� L���e?��D�{�\z��L��D������R��H�KA�6H��� I�ǿ 1��d��H�CL��L��� H�P�� ��L���B?��H�M�H���� L�A�6H�q� 1�� H�� �Hd��L�����H��B� H9��c���L���(��H�E�dH+%( �G ��x���H��x[A\A]A^A_]�A�6H��� � 1�L�-�� ��c��L��L�%o� �D���H��x�������L� �� A�� A�6L��L�� 1��c��Džx��������o��� � A�6H��� � 1��zc��L��L�%� ����L��L�-�� �\��L� �E A�� �H�=�� �A ������L� � A�� ����L� �� A�� �,��� � L� �� A�� ���f D L� �� A�� ���H�=H� ����L�5� ��������f � � �UH��AWAVAUATL�����SL��H��( dH�%( H�E�1���8��1�1�L���P��� 1�L��H�����I���P��� 1�L��H���P��� 1�L��I���qP��� � L��I���\P��H������M���� H���� M��H����M������� H���� H�����L�(L���9��� ���� H�3L���+����� I�7L�������� I�6L�������� � � L���+��H������H���� H�����L������H��L�����L��L�����L��L�����H������L�����H������L�����H������H� H��H�������D8��� ���i H������H������H�0�S����$ L���;��L��� 8��� ���P L���;��L����7��� ���U H���};��L����7��� ���Z H������^;��H�������R;��H�������7��� ���K H�������/;��L����"��1�H�U�dH+%( �� H�e�[A\A]A^A_]� L� � A�* H�d � H� �� � H��� �01�� `��������f � L���7��L� h� A�. � jPf D H� � H� � � H� #� �01��_��X�����Z�L����H��������6��L� � A�J � jP�L���6��L� �� A�P � jP� @ L���6��L� �� A�S � jP�q����L���h6��L� �� A�V � jP�Q����H�������D6��L� �� A�\ � jP�-���L� �� A�1 ����L� x� A�2 ���L� f� A�3 ���L� T� A�L ���L� S� A�; ������f. � @ � �UH��H��dH�%( H�E�H�G+FH�U�dH+%( u���z��f. � U1�H��SH�}�H��HdH�%( H�E�1��-����udH�]��� ��u�1�H�������uHH�U�H�E�H+U�H+E�y H��H@B H��u<H=P� ~�fo�e 1�H�}�)E��h��1҃�D�H�U�dH+%( u H�]���~������� � � �U� f�H��AWAVAUATSH�� ���H��H��( dH�%( H�E�1�H�����)� ���fHn�H�����1��H�H��c ��)�0���)���)�@���HDžP��� ƅM���H������Dž��������HDž���������r���������������1��H������H��� �^+��H���H���� ��I��H���� H���H������H���g?��H�5�� L���+�����` I�FL�-�� L��L��H�� ����+��A�ą��+ L�=�� L��M�nL�����H��� ���� � L����P��fHn�fI:"�)����H= ��� ƀ� M;.�w L��L�����M;.�� �� L����(��� L���(��H�5|� L����*��A�ą��� M�~L��L���@�A�g9�� L��I�G �v(��1�H��L���If��I�I9��K A�W9�����M M9�t � I9�t �@9� H� I9�u�L���y�����y �����L���\!������ L����u��H�� ��������� ������� E1�1�1�1�H�5�� � �qM������ L��������� E1�1�1�1�H�5�� � �?M�����y �B������B E1�1�1�1�H�5�� � �M�����J L�������# E1�1�1�1�H�5�� � ��L����� ������������ L���{s��fo����A�F0fo���)� ���)�������� H��`���E1�Dž�� HDž��� H�� ���L�����M�� L���U%������ ��������H������ A;F0|�E��� L���F��H��H���� H�����H�����1�H;����t.f. � ���o"��H��H� �ojH�hH9�u�H� ����� L��H���e3��E���1 A�G�L�cH�����H��D����L�l0H�.� L��H�� ����f. � H�� I9��� L�;A��� �� ��u�E�g�Fn��A9��C Dž��� Dž���� A�?�� �����t�D����H�����H�V� H�� ���� �01��LX��H�� ���D��� H�n� �01��-X��H����H�����H;������ Dž�������H�����H�H�GH�BH����H�����H9�u�H��0����e��D�����E��� D��<���E���� ��@������� ��D������� ��H������� ��L�����t D��P���E���Z ��T������� H�}� H�� ���� � A���"K��I��H���+ H�XH�����H��L��H�� ���L�����L�hI�E H�����I�E�_�����d H��p���H���� I�EL����B��L���!��H��H���w���L���_�� ���f. � H��� H��� � �01��V��L����o��L���4���H�����H�������\�H�E�dH+%( �� H��( D��[A\A]A^A_]� @ H��� H�9 �0� 1�A������ V��� @ L��H��� H�O� � A������01���U���Z���L��`���L��L��L���9������ H������L���)��I��H;� ����� L;�(�������H�� ���H�Q� � �01��U��D��<���E��u DžL��� D��@���E��tD��D���E��u DžP��� D��H���E���q���DžT��� �b���D����H�����H�� ���D��� H�F� �01��U��H�����H�����H;����uNH��0����q������H� � � H�S� �0H�� ���1��T��H�����Dž�������H;����tQH��������H�� � H��� H�� ����0� 1��pT��L���X@��H�����Dž�������H;����u�H��0���A������������H�x � H��� H�� ����H�a � H��6 ����H�N � H��6 ����E�g�i��A9��� A�?�_���E�g�ui��A9��X A�?�C���E�g�Yi��A9��1���E�g �Gi��A9�� ���M�gH�5�� L���=��������H�� �����H��� �0�� A� L�� 1�H�4� DžH��� �GS���������� E1�E1����L��H�f� ����H�_�� H�4� ����H�� ���L��H�s� H���B��L��H� �� L��H�������tB��Lc������ D������H������A��H�� ���H��5 D��01��R��A�D$�����E���� L��0���M��� D;�8����� K������t ;������� ����������H���� H�>� ����H�v�� H�/5 ��H�c�� H��4 ����H�P�� H��� ����H�� H�6�� � A������01���Q���Q���H��� ��H� �� H��� � A������01��Q��HDž� ����H�[� � 1�D����H������yQ���(���E�g � g��A9������M�gH�5�� L���O;�����{���H�� �����D��� �0u�A� L�� 1�H��� DžD��� �Q��������7��� E�g �f��A9�����M�gH�5 � L����:�������H�� �����@��� �0�#���A� L�� 1�H��� Dž@��� �P����������������f D H���� H�� �;���H���� H�M� �(���E�g ��e��A9������M�gH�5U� L���5:���������H�� �����<��� �0�}���E1�L��H��� 1�Dž<��� � ��O��Dž���� Dž��� �R���H� �� H�� ������Hc����L��H���E��I��H���� H��0���Hc�8���9����~)D��I�<��� L������)�H�� �1���L�������������8������Hc�� ��;��H��0���I��H��tk�������~ɋ����L�Ǿ� H������I���H�p2 ���H�L�� H�Z� H�� ����s���D����H�����H�H� �v������D����H������s���D����H�����H�G� �D���A������f. � f�UH��AWAVAUATSH��(H�u�dH�%( H�E�1��G0���� �E� I��E1�1����I��� A9^0~HM��� M�L��������x�L������I��H��uzf. � L���I��� ��A9^0�H�E�dH+%( �� �E�H��([A\A]A^A_]� A�G�E��dc��9E�t/ � L���9��L���X��I��H��t�A�?u��� � A�G �E��$c��9E�u�H�u�I��r7�����U� ��E� �e����x� � � �U� H��AWAVL����AUL��ATH�� dH�%( H�E�1��H�ƅ ���DžL�������DžT�������HDžx��������b���������������!��I��H���E �[��I��H���+ ���I��H���� L��H��L���p/��H�5S� L��������� H�5�� L��������u 1�L��L���5W��I�$L���B8f%��f f�B8��j�����M �����L���t�����_ L��L�=:� �f��E1�1�1�1�L��� �>������ L���We��L��L���\������� L���f��I�|$����� L�=�� E1�1�1�1�L��� �L>������ L���d��L��L��������u}E1�L����d��L���)�L����L���Y�H�E�dH+%( �� H�� D��A\A]A^A_]�f�H��/ H�z�� � A������01�� K��� @ H�I/ ��H��/ ��H��. ��H��. �H�5�� H��. � A������01���J���D���H��. �H�e/ �H�G� H���� � A������01��J������H�� ��H��� H��� � E1�A������01��fJ������|�f. � f�� �UH��H��dH�%( H�E��+H�U�dH+%( u���=�ff. � f�UH��SL��$ ���H�� H� $ L9�u�H��foQ fo%.Q fo �Q dH�%( H�E�1�H�����H�U�H��f � fo�fo�f��H��f��)H�H9�u�H� <���� � � H����#��1��f D H��H= � t!9�t�H���� H�� � �01��CI��H�E�dH+%( uH�]����I�f � UH��AWAVAUATSL��$ ���H�� H� $ L9�u�H��8 � � 1���L���H���H��dH�%( H�E�1��H�H�NO ƅ ���Džd�������H��X���H������H��H��8���HDž���������E�H� |� H��� HDž��� fHn�H� � fH:"�H��� )��fHn�fH:"�)� �����]��A���[j��H��H��`���H� �� H��H�� �.��H�,- ���� H��`�����L��� L��h �9 L��������� I�D$ ��� �P�����K�������K�������!Ȉ�#���D��D����Q��H��P���H���� H��`���E1�1�H��H�n�� A� �cN�����8 H��`���D��D���y5��H�����H���� ����H��@���H���� N����M���� N����L�%� �?��I��H��� H��P���H��@���H���)��� L��L��H�� �01���F��L��L���������� 1�H��L���rQ��I�I9�t"f. � �B8f%��f f�B8H�I9�u�L����d������ L�������L��X���L������� �����, H��X����� L�-_� L�% , �a��f D L��L����N��H��H��t ���L��� ���uۻ f D ������u�L�� ����� L��ȫ��� ���$����u��� ����j���t(L���m1����y�H��� H��� � �01��E��H��X���H����^���C0HDž��� HDž���� Dž$��� ��~PH��X���H�����H�� H��H��p����������� H��X�����$���H������ ��$���;A0|���#��� t��L��� A� � ��L���t��K��� A� �� H������H�5Q� �<���H��E�A���� D H�y�� H� ]� L��H�H8�^����x:I�D$ A� ��� ������ ��L���ƅ#��� E1䈅K������H�� H��� � A������01��.D��HDžX��� HDž@��� HDžP��� H��X�����H��@�����H��P�������H��`�������H�E�dH+%( �� H�e�D��[A\A]A^A_]�H��� ��"����0�g H��) � 1��C��H���������H��(����G �� � H��p����T/��H��p������I��H���� A�$�� tl�P���v˃�w�H��`���1�L���e ����y�H�b� A� $� H��* A������01��B��H��p�����.�� � H������ ������H��ȫ��H��X���L���!������Y ��,�����(���H��`�����0��H��(���H���� 1��~ H�����H�� ����H��~ f�H������H�H��� D������H��H�U( L������� )�����01�)����D��"����#B��L��L������ ��A��L��H��H��(����^���H���=���H������H�@ H��ث��H���"���H��� I�ǿ H� � H� � �01��A��A��� uA��� �����B H��� H��ج��� H��� �01��sA��H������H��� L��ج��H�@H��H)�H9��� HG�H��0���H��ث����� t-L��H��' L9�� sH�_� � �01�� A���u���H��(���H�8�� ��H��0���H��ث��L��H��H�����I��H��H�������(��H9��G H������������� H��ث����� ������ H������H������ H��� H������H��8���1�� H��H9��h H9�u�H��� H��� � �01��8@��H�y� H��� �0���H�d� H��% � A������01��@��HDžX��� HDž@��� ����H�'� H�(% � A������01���?��HDžX��� HDž@��� ���H��p����=���m���M�uI��M���G H��@����KO��H��P�������L��1�1��3"��L��� ��R���H��� H��$ � A������01��4?��HDžX��� HDž@��� �1���H�:� H�S� � A������01��>��� ���H������ �� H������H��Ő���H��H������L��ث��M��� L��L��Ы�������!������� H������ L��L��H���b�����n H��ج��H������L�������^��H��� L��H��SL�& � H������H��0���H�PH��� Q� L�1��\��H��Ы��H�� ��=� �� H�C� L�� H��� �01���=��� H�5�� L���? ��H�5�y L���@'��H�� ���H���� H��0��� HDž���� �� H������HDž���� H������H������H����H������H���H�����H���� @ L�� ���H���� H����L���~+��L��H���S������ H���S H�������: ���H���o H�H�@���n H�5�� � � A�F���Q I��H�I� u�H����A� HDžh��� M��H��x���I��f � 1�M��L��H�������} @ A�L�- � H��A�D D�n A�FI��I��A�D DtP@��H������I���+��A�����{+����H������H������ �A�A�_�H��A�D �/ H��u�H������M��I��H�h���I��H���� H��x���L�F�J�<H9��` L�^�H��M��I��M�JM)�M9�� I�� �� M��H�t1�I���I�f. � �o�o H��H��f8 �C f8 �C H�FL9�u�H��x���L��H��H���H�H)�L9��� �2�8@�:H�x�@�0H�rH9��� �r�x�@�zH�z@�p�H�p�H9��� �r�x�@�zH�z@�p�H�p�H9��r �r�x�@�zH�z@�p�H�p�H9��Q �r�x�@�zH�z@�p�H�p�H9��0 �r�x�@�zH�z@�p�H�p�H9�� �r�x�@�zH�z@�p�H�p�H9��� �r�x�@�zH�z@�p�H�p�H9��� �r�x�@�zH�z @�p�H�p�H9��� �r �x�@�z H�z @�p�H�p�H9��� �r �x�@�z H�z @�p�H�p�H9�sn�r �x�@�z H�z @�p�H�p�H9�sQ�r �x�@�z H�z @�p�H�p�H9�s4�r �x�@�z H�z@�p�H�p�H9�s�r�x�@�z@�p� � L��x�������H��� H�� �0��� � H��u�H��h��� �� H������1�H������H�59[ �)����u{L������L9������o H������L��H��0���H)�H9�vbH��H��h���H�� ���H������L)�H�H����H9�HG�H������H������L������H�H������H������H9�0����%���H������H��0���H+������;��H���E H�� ��������!��� t H��Ы���1��H��0���H������L�����L���G��H� U� �1���� H�L �\� � H������M��I��I�����f. � H������M��I��I��H�h���H�������I���f � H�� D ��H��H���H��WH9�w�����I�����H��� H�5� � A������01��P7��HDžX��� �X�H��� L��X������~=��:��L������ L���0L�����H�O� L��H�� � �01���6��H��@���A������F��H��P����A��H��X���1�1�H�����H���f��HDžX��� ��H��ج��H������L������V��H����Ы��L��H��� � H������H��0���L�- H�PH��� Q� L�1��T��H�� ��=� �.���H�~� H�j� � �01��6��H�����A������r��H��(�������H��p�����!����H��X���H��� ���L��X���H��� ���H� � � H��� �01��5��H������L��0���L+������i��M��t H��� L�� H� �01��e5��H�� ���������!��� � ���H��Ы���@��� ���H�~� � 1��(5������HDžX��� A������%�H�N� H�ٿ H�� �01���4��H�� ���袾����!��� �H ���5 ��"���<t<�����H��0���Hc�H)��� H��ث����� �����y���H��� �4�H��� H�c � �01��e4�����H��� H��� � A������01��>4��H��p����" ���E�H�n� H�� �0�}�H�8� ���H��� ����H�� ����H�� ���覽����!��� �����H�� �0����H� � H��� � �01��3����!��� �r����Q��� D �a����]���H��Ы�������� @ H��� �C���H�� � 1��Y3��H��߅ � H��� �01��=3��H��0��� �� H�p߅ � �����H� �� H��A� L�%a �01��2��H�=߅ H��0����0u#� @ H�!߅ I���0L9�0����� H������H�ڿ B� 01��2��L���H��u�H��ޅ L�� �01��2���H��ޅ L�%� � L��01��f2��H��ޅ � H��� �01��J2��L������L�� 1�E1��02��H�qޅ � H��� �01��2��� I��L9�0���t�H�Fޅ C�L5 H�ڿ �01���1��L���H��u�H� ޅ L�� �01���1��믐� �U1�H��H��dH�%( H�E�1��~���tZ���� H� *x ��Hc�H�>��f D H�� H��݅ � �01��\1��1�H�U�dH+%( uD��f � � ��� @ H��� � � H��� � � H��� ��"�����f. � UH��AUI��ATI��SH��H��(dH�%( H�E�1���t �FH��� 9G�� �F 9G �� ��tI�EH��� I9D$�� ��tI�EH��� I9D$�� ��@�� ��tI�E(H�` I9D$(�� �ÀtA�EXH��� A9D$Xuv��tI�E0H��� I9D$0u_���� �� �� I��$� I��� H�H;�� 1�H��u�~ f D H��H9��k H�|�H9|�t�H�0 H�܅ � �01��/��E1�H�E�dH+%( �� H��(D��[A\A]]� � I�E H��� I9D$ ����� � H��I��$8 I��8 ���� H9��� ��t7I��( I9�$( t&H�� �Z���f. � H�� �D��� @ ��t#I��0 I9�$0 tH�� � ���f D H���� H��������������M��@ I��$@ 1� @ H�IH��L�L�M�I�RL3H3PL �uH�@I9B�� H�9 ��� @ ��t:A�T$\A;U\�� I��� I��$� D�E���=��D�E�H��� ���i������� ���� �� t8I��$ I;� �l I�� I��$ �y=��H�� ��������@tI�E8H��� I9D$8������ǀtI�E`H��� I9D$`����� tI�E@H�i I9D$@������ �� �� tI�EhH�� I9D$h������� t I��� H�T� I9�$� �x����� @ tI�EpH�� I9D$p�Z����� � tI�ExH�� I9D$x�<���A� �� �B���I��$P I;�P �� I��X I��$X D�E��M<��D�E�H�� ��������� @ H9��[���H�� ���� I��$� I��� H�:H;8�� H�HH9J�� H���6���E���� H��H��E1�f�H�2H�JH30H3HH �uH�pH9r�� H�` H� � D�E̋01��+��D�E��N���f D I��@ H�� I9�$@ �����������I��H H�� I9�$H ��������f. � H�� ���� @ H�!� ���� @ H��H9������X���f D I��H��H��L9������.���f D H�� �|���I��$� � ��I��� I9�$� � I��$� I;�� �� H�����I��$� H��t!I��� H��tH�� �f:���������H�7 ����f�H�Q ��H�m ���H� � H9P A�����H� ����I��$� �� ��I��� I9�$� ulI��$� I;�� ugH������I��$ H��t!I�� H��tH�� �9���������H�h �S���H�, �G���H�H �;���H�� �/���H� �#���H�� ��������f�UH��AWAVAUATSH�� H� $ H�� �R H�!C���̻�dH�%( H�E�1�I��L����I��fIn�L��Dž@� fH:"�H��`�H��P��H���fo�1 H�����@ �H�)���fo~1 H�����@ �H�)� �fop1 H������ H��(��H�)���fo[1 H�|/ HDž�� )� �foJ1 H����)�0�foD1 HDž��e )�P�fo:1 )�p�fo;1 )���fo<1 )���fo=1 H�/ H����H��p�)���fo)1 H����H��0�)���fo 1 HDž��p )���fo1 HDž �r )���fHn�H����fH:"�H����HDžP� )�0�fo�0 H��@�H�������fo�0 H��X�)���fo�0 H��`�)���fo�0 HDžp� H��x�H����HDž�� HDž�� H����)���fo�0 )���fo�0 )���fo�0 )���A�� tH��P�A�� tH��`�A�� t HDžH� fo- l fDo=T0 fo%|. fo5�. fDo5 l fDo-B0 fDo%I0 fDo P0 fDoW0 fo=0 fDo V0 fDo]0 D fo�H��fA��fo�fo�fo�fA��fA���fo�f��fA���ӈf��fo�f8+�fo�fA��fA��f���ӈfo�fA��f��fA���وf��f8+�f��fg�f��)@�I9��m���A���= H����HDž�� H����H��(�L��L��� ���L�� H��L��L�� ��w��L�� �H��I���� L�ھ� H��L�� ��-��1�L��L��H��(�L��A�$ fA�D$fA�\$�b���L�� ���t�P f�C�| ��I�C�uI��M��u�I9��� L�5Tх I��L��1�H�U � A�6��$��L������ù��M��tA�6L��H�E� 1�� ��$��H�E�dH+%( �@ H�ĸ ��[A\A]A^A_]�fo�. HDž�� ������L���A��L����L��L��L��L�� ������ ��L�� ������� D����A�� tH�����H9����� A��ufH��(�L��L��L������Z I�� �� L���Ǹ��� ���L�5#Ѕ A��M��H� �� A�6H�� � 1��#������H����H9���t�L�5�υ H�� � 1�A�6�#��A�6L��H� 1�� �m#���x���L�5�υ A��M��H� �� �L�5�υ H��� � 1�A�6�5#��뭿 L��`���ƅ���?��L��L��L�������G��A����uLD����L�� L��H��(��������L�5υ � � H�Q A�6�"������L�5�΅ A� �G���L�5�΅ ����H��΅ H�� � ���01��w"��������ff. � f�� �UH��ATA� SH�]�H�ĀfoO, dH�%( H�E�1�H�E� )�p���fo9, )E�fo=, )E�foA, )E�foE, )E�foI, )E�foM, )E�I���� I�� �� 1Ҿ�? � �����uMA� 1�1�L��������u7M�I�� u�H��p���L�e�H���? ���������u H��I9�u�H�U�dH+%( uuH��[A\]� � L��p���f � I�$1�� �P�����u�I��L9�u�A� I�� �Y���1Ҿ�� � A� �������:����|������ � � �UH��AUATSH�� H� $ H�� � �� dH�%( H�E�1�H����HDžp� H�� �L��8�L��@�HDž� HDž�� �H�H����� Dž��@ �H��� H����f����f����� �H�H� (Dž��@ H����H����fHn�H����fH:"�H����H��0��@ )� ��2 H������?w`H��t[L��������� H��L9�tNH�� H�3��@u�1�H����������t�H�0 H��˅ � �01��c ��H����A������ @ H����E1�����H�E�dH+%( uH�� D��[A\A]]�H��� ��3�� Uf�H��AWI��AVH�}�A��AUM��D��L��ATS��D��H��8dH�%( H�E�1�D�E�)E��-��D�E����� A�ċE��u�H�� D�M�L��� PH��ʅ �01�� ��XZ8]��� D9u��� L�u�M��tNM���� L��L���Z������ L���*���H�E�dH+%( �� H�e�D��[A\A]A^A_]� D M��t�L� �� A� f D H�Iʅ � H� �� H��~ A������01��� ��� D L� n� A� �L� �� A� �L� ~� A� �L� 1� A� ���� � � �U1�L�X� � � H��AVAUL�-F� ATL��SH��dH�%( H�E�1��<������t E1�1�1�� L��� ������� 1ɺ � L��L�� ������� E1�1�1�� L��������y 1�L����H� Ʌ ���o �3L�% E1�1�� L� �! L��L��� ��� L���>����� �3� 1�L� �! A� L��L���u ��� L�������� �3L��A� L�� 1�L� C� �? ��� � L�-7� L�,� � L��� ������z E1�1�� � L��������{ L�� � � L�� �������u E1�1�� � L��������v 1�L���D����� �3E1�� 1�L� � L��L���~��� L�������� �3� 1�L� � A� L��L���H��� L��������� �3L��A� L�� 1�L� � ���L�-'� 1�L�)� � � L��������� E1�1�1�� L���������� 1ҹ � L��L�ݰ ������� E1�1�1�� L��������� 1�L���#����� �3E1�� 1�L� g� L��L���]��� L��������� �3� 1�L� 7� A� L��L���'��� L�������� �3L��A� L�� 1�L� �� ����L�� 1ҹ � L��M���������� E1�1�1�� L��������� 1�M�� � L��������� E1�1�1�� L���l������� 1�L��� ����� �3E1�� 1�L� N� L��L���D��� L��������� �3� 1�L� � A� L��L������ L�������� �3L��A� L�� 1�L� ܮ ����� � L�-ۮ L�Ů � L��������� E1�1�� � L��������� L��� � � L�� �^������� E1�1�� � L���?������� 1�L��������! �3E1�� 1�L� W L��L������ L�������� �3� 1�L� ' A� L��L������� L���t����� �3L��A� L�� 1�L� �� ���L�Э 1ɺ � L��M���}������� E1�1�1�� L���a������ 1�M�� � L���B������� E1�1�1�� L���&������� 1�L�������� �3E1�� 1�L� > L��L������ L�������U �3� 1�L� A� L��L������� L���[����� �3L��A� L�� 1�L� �� ���L�Ŭ 1ɺ � L��M���d������ E1�1�1�� L���H������ 1�M�� � L���)������ E1�1�1�� L��� ������ 1�L�������m �3E1�� 1�L� % L��L������� L���x����� �3� 1�L� � A� L��L������ L���B����C �3L��A� L�� 1�L� }� �y��L�� 1�1Ҿ L��M���N������@ E1�1�1�1�L���5������G 1�1�L�֊ � L���������G E1�1�1�1�L��������� 1�L�������< �3E1�� 1�L� ު L��L������� L���g����� �3� 1�L� �� A� L��L������ L���1����4 �3L��A� L�� 1�L� l� �h��L��� 1�1Ҿ L��M���=������r E1�1�1�1�L���$������y 1�1�M�� L���������} E1�1�1�1�L�������� 1�L�������� �3E1�� 1�L� ѩ L��L������� L���Z����� �3� 1�L� �� A� L��L������ L���$����� �3L��A� L�� 1�L� _� �[��L��� 1�1Ҿ L��M���0���g E1�1�1�1�L������� 1�1�M�� L������� E1�1�1�1�L�������� 1�L�������� �3E1�� 1�L� Ĩ L��L������ L���M����� �3� 1�L� �� A� L��L������ L�������� �3L��A� L�� 1�L� R� �N��L��� 1�1Ҿ L��M���#���� E1�1�1�1�L��� ���� 1�1�M�� L�������� E1�1�1�1�L�������� 1�L���s������ �3E1�� 1�L� �� L��L������ L���@������ �3� 1�L� �� A� L��L���w��� L��� ������ �3L��A� L�� 1�L� E� �A��L��� 1�1Ҿ L��M������� E1�1�1�1�L������� 1�1�M�� L�������� E1�1�1�1�L�����A�ƅ�� 1�L���c����� �3E1�� 1�L� �� L��L������ L���0����� �3� 1�L� w� A� L��L���g��� L��������* �3L� H� L��L��A� � 1��1��H�E�dH+%( �7 H��D��[A\A]A^]�L� ƾ A�� H� �� H��p �3� 1�A����������f. � L� �� A�5 H��� � H� ^� H�?p A������01�����d��� D L� H� A�6 뾐L� 8� A�7 뮐L� (� A�8 랋3L�-� L�%�o A�% L� 2� L��L�� �4��L� � A�9 � L��L���%����3L�-�� L�%�o A�% L� � L��L�� ����L� �� A�: 빋3L�-~� � 1�L�%Xo L� �� A�% L��L�����L� b� A�; �x���L� P� A�? H� 2� H�o ���L� 0� A�@ H� � H��n �h���L� � A�A H� � H��n �H���L� � A�B H� ң H��n �(����3L�-�� L�%�n A�% L� � L��L�� �� ��L� �� A�C ����3L�-~� L�%_n A�% L� �� L��L�� � ��L� d� A�D �z����3L�-?� � 1�L�%n L� j� A�% L��L���k ��L� #� A�E �9���L� � A�H H� � H��m �I���L� � A�I H� Ӣ H��m �)���L� ѻ A�J H� �� H��m � ���L� �� A�K H� �� H�tm ����3L�-~� � 1�L�%Xm L� �� A�% L��L��� ��L� b� A�L �x����3L�-=� � 1�L�%m L� h� A�% L��L���i ��L� !� A�M �7����3L�-�� � 1�L�%�l L� '� A�% L��L���( ��L� � A�N ���L� κ A�Q H� �� H��l ����L� �� A�R H� �� H�ql ���L� �� A�S H� p� H�Ql ����L� n� A�T H� P� H�1l ����3L�-;� � 1�L�%l L� f� A�% L��L���g ��L� � A�U �5����3L�-�� � 1�L�%�k L� %� A�% L��L���& ��L� A�V ���3L�-�� � 1�L�%�k L� � A�% L��L���� ��L� �� A�W ���L� �� A�Z H� m� H�Nk ����L� k� A�[ H� M� H�.k ���L� K� A�\ H� -� H�k ���L� +� A�] H� � H��j �c����3L�-�� L�%�j A�% L� $� L��L�� �& ��L� A�_ ���3L�-�� L�%�j A�% L� � L��L�� �� ��L� �� A�^ ����3L�-z� � 1�L�%Tj L� �� A�% L��L��� ��L� ^� A�` �t���L� L� A�d H� .� H�j ���L� ,� A�f H� � H��i �d���L� � A�e H� � H��i �D���L� � A�g H� Ξ H��i �$����3L�-�� L�%�i A�% L� � L��L�� ����L� �� A�h ����3L�-z� � 1�L�%Ti L� �� A�% L��L�����L� ^� A�j �t����3L�-9� L�%i A�% L� e� L��L�� �g��L� � A�i �5���L� � A�m H� � H��h �E���L� � A�n H� ϝ H��h �%���L� Ͷ A�o H� �� H��h ����L� �� A�p H� �� H�ph ����3L�-z� L�%[h A�% L� �� L��L�� ���L� `� A�r �v����3L�-;� L�% h A�% L� g� L��L�� �i��L� !� A�q �7����3L�-�� � 1�L�%�g L� '� A�% L��L���(��L� � A�s ���L� ε A�v H� �� H��g ����L� �� A�w H� �� H�qg ���L� �� A�x H� p� H�Qg �����3L�-[� � 1�L�%5g L� �� A�% L��L�����L� ?� A�z �U���L� -� A�y H� � H��f �e����3L�-�� � 1�L�%�f L� %� A�% L��L���&��L� A�| ���3L�-�� � 1�L�%�f L� � A�% L��L������L� �� A�{ ���L� �� A�~ H� m� H�Nf ����L� k� A� H� M� H�.f ���L� K� A�� H� -� H�f ���L� +� A�� H� � H��e �c����3L�-�� � 1�L�%�e L� #� A�% L��L���$��L� ܳ A�� ���3L�-�� � 1�L�%�e L� � A�% L��L������L� �� A�� ���L� �� A�� H� k� H�Le ��3L�-V� � 1�L�%0e L� �� A�% L��L�����L� :� A�� �P���L� (� A�� H� � H��d �`�L� � A�� H� � H��d �@�3L�-ՙ � 1�L�%�d L� � A�% L��L�����L� �� A�� ���3L�-�� � 1�L�%nd L� �� A�% L��L�����L� x� A�� ��3L�-S� � 1�L�%-d L� ~� A�% L��L�����L� 7� A�� �M�L� %� A�� H� � H��c �]�L� � A�� H� � H��c �=�L� � A�� H� ǘ H��c � �L� ű A�� H� �� H��c ��3L�-�� � 1�L�%lc L� �� A�% L��L�����L� v� A�� ��3L�-Q� � 1�L�%+c L� |� A�% L��L���}��L� 5� A�� �K�3L�-� � 1�L�%�b L� ;� A�% L��L���<��L� � A�� � �L� � A�� H� ė H��b ��L� ° A�� H� �� H��b ��L� �� A�� H� �� H�eb ���L� �� A�� H� d� H�Eb ��3L�-O� � 1�L�%)b L� z� A�% L��L���{��L� 3� A�� �I�3L�-� � 1�L�%�a L� 9� A�% L��L���:��L� � A�� ��3L�-͖ � 1�L�%�a L� �� A�% L��L��� ��L� �� A�� �������f�� �UE1�1�1ҿ H��AUL�-�p ATL��SH��dH�%( H�E�1��E��� �8�����q���I��H���� H������A�|$� 1�L���G������ ��9��0 1�L�����H���} 1�L���ۻ��L��H���0����` A�$��� L�������N���I��H���� H���j��A�|$�� 1�L���ċ������� 1�L���q���H��� 1�L���^���H�5w H����A�Ņ��� A�$���� L������H�E�dH+%( � H��D��[A\A]]�f D L� � A�$ H���� � H� ؕ H��_ A������01��/���� D L� � A�% �f � L� �� A�* 멐L� �� A�4 뙐L� �� A�5 뉐L� `� A�9 �v���f D L� �� A�' �^���f D L� v� A�6 �F���f D L� � A� �.���L� %� A� � ���L� � A�0 � ����}���ff. � f�� �UE1�1�1�H�5>n � H��AUATH��dH�%( H�E�1����ue��������I��H���� H���e��1�H�� 1�L������A�Ņ�ukL���Ó��H�E�dH+%( urH��D��A\A]]� � L� !� A�^ H�䩅 � H� #� H� ^ A������01��z���� � L� A� A�g �L� � A�c ��m���ff. � f�� �UH��AVAUATH��dH�%( H�E�1�H�~�� L�nI�����H�I9��_ L�5�l I�|$L��������1 L�����I��H���A �x�� 1�H��虈��A���Q��D9��� 1�L���>���H���� 1�L���+���L��H����A�Ņ��� A�$���� L���P���H�E�dH+%( �� H��D��A\A]A^]�f D L� � A�G H�i�� � H� �� H��\ A������01����� D L� �� A�N �f � L� �� A�O 멐L� P� A�T 뙐L� �� A�Q 뉐L� v� A�I �v���L� Z� A�H �d���L� +� A�L �R���蕠�� D � �UH��AUATSH��dH�%( H�E�1�����A������H�}�E��H�ô ��� 1������P H�}�1�1�1��p��H�}�I�����M���� H� <�� ���~H���� L��H�0���1�L��������6 A�|$�3�� ��~H�y�� L��H�0�V���1�L��謵�����4 E�l$�3E���3 ��~H�A�� L��H�0� ���1�L���t�����t0L���H���H�E�dH+%( � H��D��[A\A]]� � �3L� �� A�� H� �� H��Z � A����������L� ?� A�� H� �� H�|Z � 1�����A������w���L� �� A�s H��� � H� B� H�>Z A������01�����<���L� �� A� �3H� � � 1�H�Z A������e�������L� �� A�� ��L� �� A�� �K���L� G� A�y �k����H��� � � �UH��AWAVAUATSH�� H� $ H��� fo� �X dH�%( H�E�1�L����f����L��)���Dž��XXXX�َ�����4 ��L��p��S���H�䤅 L��H��� � �01����f��1�1�L��L��p��x�������������L� h� A�* I��H= ��� � ���I��$ H���J � L���b�� L���U�� L���H�I�D$ ����L��I��$ � 跻�����7 I��$ �r���L�������E��I��H���Y f��L��1�1����L��p�Dž�� �x�����������L� �� A�J I��H= ��� ����I��� � I�}X� H�5{� ������H A�EdE1���~V D D��L��襘������ L��D��� I��H��I�� H�^� D�D�@ H��� �01�����E9}d�1�L��1�����A��H��@�H��8�� D H��8�1�D�������@�D��D���H���L���\�D;�`��� Ic�H��I�� 9A �$ 9�4 9q�C A����Q ����` ��L����s���A��L���h�9��h���1�L��1��T���A��H��@�H��8��|�H��8�1�D��诼��IcNj�@�D��D�H��I�� ��H���L���\�9x �c 9�m 9H�v A����~ ����� ��L����Ȫ��A��L����9��u���1�L��1�詪��A��H��@�H��8�� H��8�1�D���/��IcNj�@�D��D�H��I�� ��L���\���`�D��H�D9�� 9P�~ A����b ����@ ���� ����� ��L�������A��L����9��d���1�L��E1������H��@�H��8�� H��8���1���HcË�@�D��D�H��I�� ��L���\���`���H�9�' A����H ����& ����� ����� ����6 A��L��D���J�����L���@�A9��e���1�L��1��+���A��H��@�H�� ��� H�� �1�D��褉����L���@�D��D��H���8���\���4���D���(���`�D�� ���,���0��z��;�,�D�� �� A����� ��8���� ��(���� ��0���} ��4���W ��L����T���A��L���I�9��,���L���9���E1��= @ L� Y� A�� H��� H� �� � H�<S �01���A�����L��D��8�訐��D��8�L��D��8��r���D��8�H�E�dH+%( �S H��� D��[A\A]A^A_]� I��E9}d�"����n��� D M�}X� H�5�� L�������t � H�5z� L���ȏ�����- � H�52� L��謏����u(1�L���.�������������� I��� �����L� � A�r ����f D L� ҉ A�5 H�ɝ� H� w� � H�R �01��e�A���������f. � H���� H��� � �01��4�A��������f � L� �� A�� �N���f D L� �� A�� �6���f D L� �� A�� � ���f D L� o� A�� ����f D D��8�L� i� A�� H�휅 H� �� � H�(Q �01���D��8����H�=�[ �q���A�� H���� L� E� H� S� H��P � �01��A�A���������L� G� A�� �d���L� ]� A�� �R���L� s� A�� �@���L� ̈ A�� �.���D��8�L� ͈ A�� �)���L� �� A�- �;���A������!���D��8�L� �� A�� ��D��8�L� ʈ A�� ����D��8�L� �� A�� ���L� p� A�� ���L� � A�� ���L� �� A�� �w���D��8�L� � A�� �r���D��8�L� �� A�� �Y���� ���L� �� A�� �.���D��8�L� f� A�� �)���L� 8� A�� ����D��8�L� �� A�� ���D��8�L� ͈ A�� ���D��8�L� �� A�� ����D��8�L� n� A�� ���D��8�L� <� A�� ���L� � A�� �t���L� E� A�� �b���f�UH��AVI��AUI��ATH��� dH�%( H�E�1��%��H���� L��� L�� ���H��I�ľd L�������d L��H�H)�I�<�e�L��L��p����V����d L��1�L��H��� 蝹��L��L�������u H�U�dH+%( uQH��� A\A]A^]�M��A� H���� H� �� � H��M �01��4�������L� �� A� ���9���f � � �UH�5�� H�@ H��SH��dH�%( H�E�1�H�}�����M� H�}�H�5Y� �����H�5\� H� ������H#}� �H�� H �H�}��w����M� H�}�H�54� ��a���H�5:� ��E��!��Z�E�H�}��B��� �H�U�dH+%( uH�]����f���f D � �UH��AWAVAUATE1�SH��hdH�%( H�E�1�����H�==� H�����H�=Hf I�����fIn�L��fH:"�H��H�E�)�p�����H�=�� fHn�fH:"�H�]�)E�褅��foE�fo�p���H�E�H�E�)E�)M�N�4�L��L���(������� E1�M9�tJ�4�L��� ������� I��I��u�I��I��u�L������H�u�H���,�H�}�H��I���͊������ L���=���H�}�L�����L��H��I��裊������ L��L�e�����H�;H������L9�u�1�H�U�dH+%( uyH��h[A\A]A^A_]�f D L� �� A�� H�얅 H� �� � H�'K �01���������L� |� A�� ��L� y` A�� �L� �� A�� ��o���ff. � @ UH��AWI��AVAUATI��S��H��xdH�%( H�E�1�����L��I�����L��H��I�����H��I���O�9�ukH��`����d L��H����L��H������A�Dž��� L���և��L���·��L���Ƈ��H�E�dH+%( �� H�e�D��[A\A]A^A_]ÐL��A��������S� H��` PH���� L� �� A�� H� 8� �01��@�XZ� @ H�y�� L� �� A�� H� � H��I � A������01����W������� � � �UH�=� H��AUATH�ĀdH�%( H�E�1�赂��H�=̃ I��覂��L��H��I����H��I�������� H�u��d L���C�H�1-2,4-5,H9E�tSL� �� A�� H���� H� G� � H��H �01��C������H�U�dH+%( uQH��A\A]]� D f�}�7u�1�L�|����)���L���!�����|����f � L� �� A�� �x������f � � �UH�=�� H��AUATH��dH�%( H�E�1�蕁��1�1�H� H��I��� ������� L��蟅��H�=�� �c���1�1�H�� H��I��������� L���m���H�=�� �1���1�H�( 1�H��I��軽��A�ą�utL���<���H�E�dH+%( ulH��D��A\A]]�L� �} A�n H�4�� � H� ρ H�oG A������01����� � L� �} A�v 뾐L� �} A�~ �輋��ff. � �� �UH��ATH��dH�%( H�E�1�f�~ �: f�~ �� f�~ � f�~ uzH�~�1o��H��I�������� 1�L��胛������ � L���m���= �� A�$���� L��� ���1�H�U�dH+%( �� L�e���f�L� � A�A H��� H� �� � H�<F �01���������f D L� C| A�D �L� ƀ A�E 뱐L� �s A�G �L� | A�? �L� �� A�@ ���L� �� A�F �n���L� �E A�= �\����7��� � � �UH��ATH��dH�%( H�E�1�f�~� �~ �- f�~ � f�~ u{H�~�m��H��I����= �� 1�L���������� L�����= �� A�$���� L��葂��1�H�U�dH+%( �� L�e���f D L� � A�[ H���� H� ! � H��D �01�� �������f D L� �z A�^ �L� F A�_ 뱐L� pr A�a �L� �D A�W �L� 0 A�Z �L� A�` �q���L� A�Y �_���躈��f. � � �UH��AUATSH��dH�%( H�E�1�f�~�T �F ��f����y f�~ �& L�f1�L���K�����4 L�� �6�����U � � � ����thL��������u�L� @~ A�% H�.�� � H� �} H�iC A������01����H�E�dH+%( � H��D��[A\A]]� L���k��H��I���������� 1�L���ڗ��A�Ņ��� � � � ����t(�s�L��譗��9�t�L� �} A�, �J��� � L���H����_���L� �x A� �$���L� �B A� ����L� E} A�" � ���L� �x A�( ���L� W} A� ����L� } A�# ����L� �| A�* ������� �UH� �q � H�5�| H��AUATL�%�| L��H��dH�%( H�E�1�� �����t#H�U�dH+%( �� H��A\A]]�f D H� �| � H�5�| H�=�| ������u�H� �| � H�5�| H�=�| �����u�L�-� � L��L��L��������u���L�� L��L���}������Z���H�E�dH+%( u H��L��L��L��A\� A]]�J���襅�� D � �UH�=�� H��AVAUATH��xdH�%( H�E�1��Cz��H���� I��H��p����d H�����L���K~��f��p���1L� �{ A�� tT @ H�Q�� H� �z � H��@ �01����������H�U�dH+%( �� H��xA\A]A^]�f � H�=�{ �y��I��H��t9H��p����d H���X�L���}��L� @{ ��p���1,5 A�� �c���L�-� L���Ty��I��H��t2L��p����d H��L����L���]}��L��L���2������ H�=�z �y��I��H��t9H��p����d H�����L���}��L� �z ��p���2-5 A�� ����L�-�z L���x��I��H��t_�d H��p���H���r�L����|��H�10,24,35H3�x���H�1,3-6,8-H3�p���H �tL� 3z A�� �a�����}�-37 u�L���Ox��I��H��t`�d H��p���H����L���[|��H�10,24,35H3�x���H�1,3-6,8-H3�p���H �tL� �y A�� ��f��}�-37 u�H�=�y ��w��I��H��ts�d H��p���H����L����{��H�20,22-30H3�x���H�1-10,12-H3�p���H �tL� Py A�� �~���f D �}�,32-u�f�}�40u׀}� uѐ1����f � L� y A�� �>����i���f � � �UH��H��dH�%( H�E�1��~uS�~�� H�~�� H�~d�� H�~ � �� H�~(, �� 1�H�U�dH+%( �� ��L� x A�H � H���� H� Py � H�4= �01����������L� :y A�I ��L� 8y A�J �L� $> A�K �L� #y A�L �L� y A�M ��^���ff. � � �U�. H��H�� dH�%( H�E�1�L������H�~L���H��� H�FH��tlH�~ �� H�~0 �� H�~@ � L� �x A�$ H���� H� Vx � H�:< �01���������H�U�dH+%( �� �ÐH�~u�H�~ � H�~0�� H�~@�� L� >x A�% �f � H�~(�T���H��u�H�~u� � H�~ � H�~0�� H�~@�� L� �w A�& �/��� D H�~8����H��t�H�~ �^����zf. � H�~H�����H�~H�P���H��u�H�~�w���L���?����������� ������ �� ������u~1�����H�~8������ � H�~(����H���&����f � H�~H�&���� H�~8� ����y���H�~(���i���L� �p A�# �0���L� �v A�. � ���L� �v A�, � ���L� �v A�- �����~�� � �U�. H�o���H��H�� dH�%( H�E�1�H������H�������H�1�ƅ����Dž���� Dž���� �s�����uH�U�dH+%( u9��H��� L� �� A�; H� �u H��9 � �01�����������"~��f�� �UH��H��dH�%( H�E��ﾭ�H9FuH�~ uJ1�H�U�dH+%( uH��L� �9 A�g H���� H� Mu � H�19 �01����������L� +9 A�h ���}�� � � �U� � � L� ���1�H��H��8fo�� dH�%( H�E�1�j L�E�H�E�, )E����ZY��uH�U�dH+%( u9��H�H�� L� �� A�Y H� �t H�{8 � �01�������������|��ff. � � �UE1�1�1�H� �����ﾭ�H��H��dH�%( H�E�1��=y����uH�U�dH+%( u9��H���� L� 2� A�n H� t H��7 � �01��H���������\|��f. � f�� �UH��AVAUATH��X dH�%( H�E�1����H���� L� � � I��L���F<����� 1�1�L��A�{ L���D��I��$P �k��H�=xt �\��1�H�7 L��I��$P �gm������ H�0� 1�H�� L��I��$H ������� L������1�L���f���L��� i��H�' L��L��H�E��H����� H�=�s �p��L��H�� L��I��$� �Z���A�ą��� L���{��H�E�dH+%( �� H��X D��A\A]A^]�f�L� us A�Z H��� � H� Ds H�<6 A������01����� D L� y� A�b �L� �� A�g 뱐L� �� A�m �L� �� A�r �L� �r A�V ��^z��ff. � � �UH�~H��ATSH��H��dH�%( H�E�1��]��H�{{� H�{u|H��I���I������ 1�L���6������� � L��� ������� � L��� ������� L���r��1�H�U�dH+%( �� H��[A\]� L� 5 A�G H���� H� �q � H��4 �01��E��������f D L� r A�H �f � L� �q A�I 멐L� �q A�J 뙐L� �q A�K �L� �p A�F �w����x��f. � � �UH��H��dH�%( H�E�1�H�~{u+H�~u[�G� f.Fz[uY1�H�U�dH+%( uW��L� <p A�# H��� H� �p � H��3 �01��S��������L� p A�$ ��L� #p A�% ��Ix��f � � �UH��H��dH�%( H�U�1�H�~{u/H�~u_H��H�~H��@ �����uWH�U�dH+%( uW��L� �o A�6 H�� H� Kp � H�>3 �01����������L� Qo A�7 ��L� 5 A�8 ��w�� D � �UH��H��dH�%( H�E�1�H�~{u,H�~ ukH�~H�5�o �7�����uHH�U�dH+%( uW��L� �n A� H�V~� H� �o � H��2 �01�����������L� �o A� ��L� �n A� ���v�� � � �UH��AWAVAUATSH�� dH�%( H�E�1���X��H���s H�5�` H��I��詠��A�ą��� M�uH� �}� f�H��� H� � � I�N0�3H�����1�)��)����)���)� ���Dž��������HDž��� ���H�����L��H��������H��������a L�����E1�1�L��L���z������ A�N9L���5����� L���e�����J A��� 1�1��L��L��1�1�L���}���L�����L�� ���M9��6 �3� H� �@ 1�H��n �J��L����u��f�A������uW��I��H���1 H�5P_ H���J������� M�}�3H�� 1�� I�O0������������������认��I��H���, H��L�����L��������e���������� I�}��]�����Y H�����1�1�L��臶��L�����L�� ���M9��� �3� H� �? 1�H��m �T��L���t�� @ A������}V��I��H���� H�5X^ H���R������z M�u�3H�=� 1�� I�N0�����������������趣��I��H���\ A�N8H��L��������2 L���d��L����\�����D I�}��\������ H�����1�1�L��膵��L�����L�� ���M9�� �3� H� �> 1�H��l �S��L���s�� �����A��A��A�����DD��lU��I��H���h H�5G] H���A������A M�u�3H��� 1�� I�N0����H�=�n ��g��I��H���� A�N8�����H��L���~������F �3���t(�����H�� � 1�������������� �3H��k � 1��r�������A��A��A�����DD��T��I��H���� H�5q\ H���k������C M�}�3H��� 1�� I�O0���H�= n �f��I��H���) �����H��L��譻��������� L���j���������� I�}��Z����� H�����1�1�L��褳��L�����L�� ���M9�tq�3� H� �< 1�H��j �u��L��� r�� D �����A��A��A�����DD�H�E�dH+%( � H�� D��[A\A]A^A_]�f � �3M��H� �j 1�H��j � ���L���q��� � �3M��H� ]j 1�H�[j � ����L���yq���S��I��H��������3H��i � 1����1��Lq��� � �3������ 1�H�ڼ �u����������� L� �i A�� �3H� �i � 1�H��+ �=��������� �3M��H� �i 1�H��i � ���L���p���DR��I��H�������3H��h � 1�����1��p����� � �3M��H� =i 1�H�;i � ���L���Yp����Q��I��H���g����3H��h � 1����1��,p���/��� � L���h��L���X������������i I�}�vX������ H�����1�1�L���+���L�����L�� ���M9�t8�3� H� C: 1�H��h ���L���o�� @ ������y���f D �3M��H� Mh 1�H�Kh � ���L���io����P��I��H���^����3H��g � 1����1��<o��� ��� � �����H�� �3� 1��e��D������3A����� �3L� �g � 1�A�� H� �g H��) A������#�����f D H� Yu� H�g � 1��3���1��n������3H�w� � 1�����L���n���f���f D �3H�O� � 1����L���[n�����f D �3H�'� � 1����L���3n���6���f D H� �t� H��� � 1��3�\��L���n������ � �3H�ϸ � 1��3��L����m������f D �����H�= ���f D ��������H��@����� �8�o���3� H�[; H��1�����D������h����3H��e � 1����������D���L� f A�� �3H� �e � 1�H�( �~�����������L� �e A�� �3H� �e � 1�H��' �K�����������L� �e A�� �3H� e � 1�H��' A������������L� ne A�� ����3H��� � 1�����L� "e A�� �m����3H�s� � 1���� � L� �d A�� � ����3H��� � 1�����L� �d A�� �J����3H�)9 � 1��i�����H��d � 1�A������K��� ����3H�cd � 1�������+������������;k��f. � �UH��AWAVAUATH��dH�%( H�E�1�� g��H���N I��� g��H��H���� L���'���H��I���,������� ��f��I��H��� L�5bd L���K��L��H���O������ L�-Pd L���rK��L��H���N������ L��L��贈��H��I��蹒������ �kf��I��H���� L���'K��L��H���N������ L��L���i���H��I���n������� � f��I��H���| L����J��L��H���aN������ L�=�c L���J��L��H���?N��A�Ņ��� L��L�����H��I�����L���� �=~��H�E�dH+%( � H�e�D��A\A]A^A_]�f � L��踑��jL� 1c A�$ P � H�qp� � H�z; H� �b A������01����XZ� L���h���jL� �b A�, P�f D �K���jL� �b A�5 P�f � L���(���j L� �b A� P�s��� L���I��L��H��� M��j L� Nb A� P�H��� � L���hI��L��H����L��j L� b A�! P����L���@I��L��H����L��j L� �a A�) P��L���I��L��H���L��j L� �a A�1 P����L����H��L��H���uL��j L� �a A�2 P���L� ya A� H�o� � H� ia H�?# A������01��������L� >a A� ��L� /a A� �L� a A�( �L� a A�0 ��tg�� @ � �UH��AWAVAUATSH��x dH�%( H�E�1��t���H����y��H���� H�5�` H��I���y��H��p���������� �h��I��H���u L�5�` L������L����G���~ L��H���#���H�=�` �G���O� L��H������H��` L��L�����Å��� � � f.������& � H��` L��L��躺������ ��� f.������� �� H�X` L��L��脺�����u � � f.������T �N H�,` L��L���N������% ��� f.������� �� H��_ L��L���������� �X� f.������V �P H��_ L��L��������' �%" f.������� �� H��_ L��L��謹�����} f�f.������y �s H��_ L��L���z������J �-�� f.������� �� H�a_ L��L���D������� �|� f.������{ �u H�8_ L��L���������L �5>� f.������� �� H�C� L��L���ظ������ � f.������� �� H�-� L��L��袸������ ��� f.������h �b H�� L��L���l������9 �� f.������� �� H�� L��L���6������� ��� f.������j �d H�<^ L��L��� ������; �X� f.������� �� H�^ L��L���ʷ������ �*� f.������l �f H��] L��L��蔷�����= �� f.������� �� H��] L��L���^������� f�f.������r �l H��] L��L���,������C �=l f.������� �� H�l] L��L��������� � 6 f.������t �n H�@] L��L��������E f�f.������� �� H�] L��L��莶������ f�f.������~ �x H��\ L��L���\������O f�f.������ �� H��\ L��L���*������� f�f.������� �� H��\ L��L��������V �8 f.������ �� H�{\ L��L���µ�����u � f.������* �$ ���� H������H�E\ L��H��H��x����v������� ������L� "\ A�� f.��� H��x���H�\ L���9�������� L���X���L��L��H�=\ ������E I�<$����H���c L������I�<$H�5�Z L��聜�����" I�<$L��H�5�[ �f������ I�<$L��H�5�[ �K������ L���˵��1�L��A�D$ H�=f� �Q������� I�<$�p���H���� I�<$L��H�5e[ ������ I�<$L��H�5Z[ �؛������ L���X���1�L��H�=I[ ������� I�<$����H���L I�<$L��H�57[ 艛������ I�<$L��H�5([ �n������( �a���1�1���o����}��L�爅n����Դ��1�L��H�=�Z �c������� I�<$肇��H���� ��o��� H� �Z I�<$L��H�5�Z HD������� L���s���1�L��H�=?� �������{ I�<$�!���H���� ��n��� H�5�Z I�<$L��HD�虚�����x L������1�L��H�= � 訦�����3 I�<$�dž��H���i L�����1�L��H�=0Z �u������Z I�<$蔆��H���Z L��賳��1�L��H�= Z �B������K I�<$�a���H���o L��耳��1�L��H�=�Y �������* I�<$�.���H��� H� �Y I�<$L��H��讙�����A L���.���1�L��H�=�Y 轥�����2 I�<$�܅��H���� I�<$L��H���c������ L�����1�L��H�=iY �r������ I�<$葅��H��� L��谲��1�L��H�=EY �?������� I�<$�^���H���� L���}���1�L��H�=!Y � ������� I�<$�+���H���" I�<$L��H��貘������ L���2���1�L��H�=�X ������� I�<$���H���� I�<$L��H���g������� L�����L� �X H������L��L��螰��L� �X ���� H������H�X L���y������� ������f/������g L� �X H������L��L���B���L� nX ���� ������f/������M L� bX H������L��L������L� IX ���m ������f/������� L� ;X H������L��L���Ư��L� "X ���b ������f��f.�ztf/������, L� �W H��x���L��L���|���L� �W ��� H��p��� �������_ f��f/��� L���q���1�L��H�=�W � ������j I�<$� ���H���: I�<$L��H��視�����d H��W L��L�����A�ƅ�� f��f.������E �? L��H��W �- �m��L��H��x����J��H��x����, H�{W �m��H��x���H����I��H�= H�[W �km��H��H������I����I��� L��H��H�5W 1����L���I��H��L��L���*������� �5j� f.������� �� H�=� �:���2� L��H�����H��V L��L���խ������ �=� f.������m �g L���yb��H�E�dH+%( �Q H�e�D��[A\A]A^A_]� @ L� RT A�� H�A`� � H� �R H�| A������01��׳���L� �R A�A H� `� H� sR � H�D �01�襳�� D L��A�������a���T��� D f(�fT � f. \� w f.�zf/ T� sf��f.�z�y���L� RU A�� �@���L� �S A�� �.���f D L� �S A�� ����f D L� yS A�� ���f D ���j � H�B* PH�%_� L� �Q A�V H� �Q A������01�躲��XZ�z���L� S A�� ���L� S A�� ���L� �R A�� �}���L� �R A�� �k���L� �T A� �Y���L� �R A�� �G���L� �R A�� �5���L� �R A�� �#���L� �R A�� ����L� zR A�� ���L� hR A�� ���L� VR A�� ����L� DR A�� ����L� 2R A�� ���L� �P A�A H��]� � �����H� KP H�! �01�肱���a�L� �P A�B H��]� � �����H� P H�� �01��H�����L� JP A�A ��L� MP A�B H�h]� � �����H� �O H�� �01�����v�L� P A�A ��L� P A�B H� ]� � �����H� O H�U �01�趰����L� �O A�A ��L� �O A�B H��\� � �����H� 6O H� �01��m����x�L� �O A�B H��\� � �����H� �N H�� �01��3������L� �P A�� � ���L� �P A�� � ���L� #O A�B �0���L� �N A�A H�,\� � �����H� �N H�b �01��ï���b�L� �N A�A H��[� � �����H� RN H�( �01�良���@�L� �N A�B H��[� � �����H� N H�� �01��O������L� QN A�A ��L� TN A�B H�o[� � �����H� �M H�� �01������Q�L� N A�A ��L� N A�B H�&[� � �����H� �M H�\ �01�轮�����L� �M A�A ��L� �M A�B ���L� �M A�A ��L� �M A�B H��Z� � �����H� M H�� �01��P����%�L� RM A�A ��L� UM A�B �?���L� 1M A�A ���L� 1M A�B H�LZ� � �����H� �L H�� �01�����D�L� �L A�A ��L� �L A�B H�Z� � �����H� cL H�9 �01�蚭�����L� �L A�A ��L� �L A�B H��Y� � �����H� L H�� �01��Q����N�L� SL A�A ��L� VL A�B H�qY� � �����H� �K H�� �01��������L� L A�A ��L� L A�B H�(Y� � �����H� �K H�^ �01�迬���X�L� �K A�A ��L� �K A�B H��X� � �����H� ?K H� �01��v������L� xK A�A ��L� {K A�B H��X� � �����H� �J H�� �01��-����Z�L� /K A�A ��L� 2K A�B H�MX� � �����H� �J H�� �01�������L� �J A�A ��L� �J A�B H�X� � �����H� dJ H�: �01�蛫���`�L� �J A�A ��L� �J A�B H��W� � �����H� J H�� �01��R������L� TJ A�A ��L� WJ A�B H�rW� � �����H� �I H�� �01�� ����b�L� J A�A ��L� J A�B H�)W� � �����H� �I H�_ �01�������L� �I A�A ��L� �I A�B H��V� � �����H� @I H� �01��w����d�L� yI A�A ��L� |I A�B ���L� �J A�� �?���L� �J A�� �-���L� �J A�� ����L� �J A�� � ���L� rJ A�� ���L� `J A�� ���L� NJ A�� ����L� <J A�� ���L� *J A�� ���L� J A�� ���L� J A�� ���L� bH A�S �y���L� �I A�� �g���L� XH A�Y �U���L� �I A�� �C���L� �I A�� �1���L� �I A�� � ���L� �I A�� � ���L� vI A�� ��L� dI A�� ���L� RI A�� ���L� @I A�� ���L� .I A�� ��L� I A�� ��L� I A�� ��A�� ��L� �I A�� �r�L� J A�� �`�L� �I A�� �N�L� yJ A� �<�L� hH A� �*�L� UJ A� ��A�� � �L� tI A�� ��A�� ���A�� ���A�� ���L� �F A�B H�T� � H� sF H�I A������01�褧���^�L� �F A�B H��S� � H� 8F H� A������01��i������L� kF A�A �L� \F A�A H��S� � H� �E H�� A������01�� �����L� 3F A�B ��L� F A�A �g���L� �H A�� ���L� �H A�� �����K��UH��AWI��AVAUI��ATSH�� H��8���dH�%( H�E�1���l����� L��1�L��@����b���L�5I A��M�� � � L��1�������L�� 1������ou�L��蚿��A�E0��~`1�E1�M��� I�L���q��L����p��H��t#���t?�� uBH��8���L��� �p��H��u�L��A��H��� �x=��E;e0|�E1��, D A��f�H�R� H�VH 1�A������01�补��L���G��H�E�dH+%( uTH�Ĩ D��[A\A]A^A_]������� H��@���A������8�L��H��� � H��H��Q� �01��8�����QJ���� �U� H��AWAVAUL��0���ATL��0���L��SfIn���H��� dH�%( H�E�1�)� ���Dž��� Dž ��� �H�H����� Dž���� H��X���HDž���� �A���L��� � L��A��� 1�� ����fo� ���ƅ?��� )�0����+��H���� L��H��I���L���H��� ���� L�� ���L�����H��1�E1�j L��A� L��H�5Ж 苯��L����XZ�?:������ 1�L��L��躮��L���b������ ������L�� ���L�����L��L��L��A����������u`�����D�� �����ou A��o�� H��O� H��� 1�A������01��s����#�H�Q� H��O� � A������01��N���L���H��H�E�dH+%( �� H�e�D��[A\A]A^A_]Ð軦���� H��@���A������8�2J��H�z � H��H�4O� �01����듐L���hB��L���P�����x$L��L�� L�������E��a��� � �C���H��@����� �8�I��H� � H��H��N� �01��q���� ���H��N� H�n� � A������01��J�������`G��� �U�X � H��AWAVAUATSH�� fo�� dH�%( H�E�1�f�u�� �E�XXXX)�p����{���I��H���� �� H��H�=� ��F��H���� L��p���L���#\��H���� 1�L��A������g��I��H���� H��H��P���迏��H��L���Dm��L��H�� ���� L�U�H��L��L��H����<���H��1�1�j H��H���E1�E1�L���=2��ZY���� 1�L����}��H��H���0 L��C H� �C H��L��H���!���H� �C L��C H��t~H���6C���E1�L���*Z��L���5��L���5��H�E�dH+%( �� H�e�D��[A\A]A^A_]� D L��H�N� H��L� � A������01��k����f � H��L� H�j� � �01��D���H���B���e��� � H� qL� H�r� � 1��3����L��E1���4���3H�x� � 1�E1�A��������� ���H� 'L� ��H� L� L�� H��� �01�辟�������D�� @ � �H� U� H��ATE1�SH��`���H�� dH�%( H�E�1��a f�U�H� f�E�H�� H��`���H��p���H�W~ H�E�H�E�H�E�H�E�H�E��E�krv�E�kravH��h���HDžx��� H�U�H�E� H�E� H�E� H�E� H�E�H�E� � �sH�;�mB��9C u0A��H��A��u�1�H�U�dH+%( u4H�Đ [A\]� D H��J� D��H��A 1��01��|����������C��UH��AWAVAUI��ATSH��xdH�%( H�E�1��88��� � I���Ɗ��I��M��t H���� L��`���L���6<���d L��L��d ����H�BJ� L��H�5A � �01����L��L���ׇ��L����2��1�����H�U�dH+%( upH��x[A\A]A^A_]� � 1�L��1���R��A���7 � E��A�V?D�� AIփ�L��H����Hc�I ��R��A��L��谚��9�|��"����bB��f�� �UH�=d> H��ATH��dH�%( H�E�1�������� H�=�8 ������� H�=�� �������� H�=�8 �k������� L�%�8 L���T������� L���D������� H�=�8 �0������� 1�H�U�dH+%( �� L�e��� D L� (8 A�. H��H� H� �? � H�� �01��E���������f D L� �7 A�/ �f � L� �7 A�0 멐L� �7 A�1 �L� �7 A�2 �L� �7 A�3 �x���L� �7 A�4 �f�����@��f � � �UH��H��dH�%( H�E�1��� H�E�dH+%( u ɿ �U����@��� �UH��� � H��H��dH�%( H�E�1�H��G� �01��I�������1�� �G��� ���������$l�� @ � �UH�5����� H��ATL�%�� SH�]�H��dH�%( H�E�1��E� �OG��H��H�5���L���Ma��H�=�H� ��^���M�� u&L�����H���H�U�dH+%( u0H��[A\]ÐH��F� I�ؿ H��= �01��q����������?�� D � �UH��AWAVL�� ���L�5�= AUATL�%�= SH��`���H��� dH�%( H�E�1�H��= HDž ��� H�����H��= H��(���H� � H��0���H��= H��8���H��= HDž��� ( HDž ��� @HDž@��� H��H���HDžP��� HDžX��� � M�wI��M��tHM�/�d H��L���D��� I��M��H��E� L��L��01��O���H��L���D�����t������H�U�dH+%( uH��� [A\A]A^A_]��5>�� D � �U�; H��AWAVH���AUATSH������H��x dH�%( H�E�1�H��h���Dž|��� �H�H��]� DžX��� H�����HDž�� H��p���H��p���H�C HcH�~H��j2��� � I�����I��M��� H���� 1�L��E1��M��A���2�E��A�F?D�� AI�H��A��L��D��H�I ��rM��A��L���g���A9�|�L��H���6����|�����|���L�c�H��p������<���L������H��h���L���^������� �P L���ID��A�Ņ��� � L���1D�����: �P L���D�����B � L���D����� �P L����C�����4 �P L����C������ �P L����C������> H���������H��������H�������L��� ���H�E�dH+%( � H��x D��[A\A]A^A_]�f D M��tcL����4�� D��|���L� �: A�> K�Dm HDŽŰ��� H��B� � H� �: H�� A������01��b����o��� D L���0+���L� �: A�D �L� x: A�F �L� i: A�E �L� Z: A�H �L� K: A�G �u���L� ": A�B �c���L� ': A�C �Q���L� : A�I �?�����:�� D � �UH��H��L�GH�dH�%( H�E�1�H�G �W(L��� � H��A� R�0H�� 1��s���H�E�dH+%( u�1���{:��ff. � � �UH��AUATSH��H�dH�%( H�E�1��FH�@I��H�H�и H9Ju H�OI��H9Jt$H�U�dH+%( uLH��[A\A]]�f. � H�G H��H�2H��� ��~����uA�U(��u A��D�c� � ���9�� @ UH��AWAVI��AUATSH��H��H��(dH�%( H�E�1�貎������ L��衎��� � L�%�@� A��H��8 1�A�4$�;���A�4$H��8 � 1�L��� L�-È ����f D H�KL� L�� L�CA�4$1�H�����L9�u�A�4$H�h8 � 1��ғ��1�H�5 ���L���t�������H�U�dH+%( uCH��([A\A]A^A_]�f D H�U�H�5=���L��H�]��E� �:t����t�L�%�?� �/����8�� D � �UH� �7 H��7 1�H��AWL�=�7 AVAUL�-�7 ATSH�� foҝ fo ڝ fo� fo5�� fo-� fo%� dH�%( H�E�1�H��7 �8���H�� ���H�����H��0���L��P���H��h���L������H������L������H���������)� ����X���)�p��������)����������)����fo ^� )E�fob� L����L�� ���H�����L��0���H��H���L��`���H��x���L�m�L�}��������)� ����8���)�P����h���]�)E��[��H���� I��H��H���H�� ���H����H�;��P��I��H���� �o{H��L��8�ʔ������ L��H���VZ��H9���u�L���P��I��H���� H�=n6 �P��I��H���� L���yP��I��H���� foU� L��L��AE foR� AfoV� �Ά�����- H��P���L��H���T������@ L��L��衆����� L��H���.������� L��L���{������ L�������� L��H�� ����ӊ��� � L�-�<� A��H��4 1�A�u �m���A�u � 1�L�}�H��4 L�5�� �K��� H�KL� L�� L�CA�u 1�H���&���L9�u�A�u H��4 � 1�� ���1�H�5A���L���p��A�u 1�L� 5 A�� H� �4 � H�i� �Ώ�������H�U�dH+%( �s H�� [A\A]A^A_]� @ H�� ���H���L��Dž���� H�5.���H����2p����tL�-�;� ���f�L�牅������L���X��L���X��L��� X�������f��� � L� 4 A�o H�\;� H� �3 � H��� �01����������%���f D L� �3 A�s �L� �3 A�� �L� �3 A�� �L� �3 A�� �L� �3 A�� �L� �3 A�� �p���L� f3 A�{ �^���L� T3 A�x �L���L� B3 A�~ �:���L� 3 A�i �(����^3��f. � @ UH��H�n3 H��AUATI��� SH��H��L�-O:� dH�%( H�E�1�A�u ���H�u�L���3�����u_H�M�A�u H9�u2H�G9 � 1�迍��� H�U�dH+%( uHH��[A\A]]�I��H�n� � 1�芍��1���f D A�u ��� 1�H�v� �g���1���~2��ff. � UH��AWAVAUATSH�� H� $ H��X L�-q9� �V H�� A�u dH�%( H�E�1�H��L����H�����HDž�� �oC�H�� L��E��H�H�����H� � H����1�躌��L�3�% L���JJ��H��t"H�KL�C� 1�A�u H��� 膌��L�3H����H����L��L��L�����#g�������� D�� D����D����E9�oE9�ujH����1�E��#�� � H9Du ��H��A9��� L�DH�D L9t�A�u I��� 1�H�l� E1��܋��H�����' A�u � D��1�H� � E1�賋��H����� ��H�E�dH+%( �V H��X D��[A\A]A^A_]� � A�u � 1�E1�H�m� �^���H����� D 1�D����r������ H����E1��f�J��� H��u@I��I��@tQJ��� Mc�H��tً� �r��A�DŽ�t:J��� H����H��t��� �xr����uBH����� A� ����J��� A�u � 1�H�0 螊��H�������A�u � 1�E1�J��� H��/ �p���H�������A�u � 1�E1�H��/ �J���H��������Y/��f � � �U1�H�=4+ H��AWL�=� AVL�5�/ AUL������ATSH�S��b H��X dH�%( H�E�1����� ʚ;H�= + ���������� H�=T/ �������~����ʚ;H�=I/ �������g���H�=C/ H� Jb^Hp �������K���H��H�=�/ �������6���H�����H�=/ ������� ���� L��L��L�%�5� ������1�A�4$�*���L��L��� o����� H9�����u H9������� A�4$H��. 1�E1�I�S��b � L���ڈ��A�4$H� �~ 1�L�� H��轈��H��L���n�����J H�S��b H9������ H��H9������ L��. A�4$1�L��L��� �e���L�y. L��L���Sn������ H�S��b H9������� H������ �~ L�N. A�4$1�L��L��� � ���L�1. L��L���m�����? H������ � H�S��b H9������� L��- A�4$1�L��L��� 譇��L��- L��L���m������ H������ �} H�S��b H9������f E1�H������� fo�� L��L������fo �� �H�L��H�����������)�����)�����Dž���� ����� L��fo d� D!�foI� foa� ��L��fo d� �H�)�����L��fo _� H��| �����)����fo R� ����)�������)�����)����)���H������Dž���� �"���� L��fo "� !�L��fo%� fo�� �H�H��, L�������)����������)�����H������Dž���� ���� L��fo�� !�L��fo � �H������H�., L��fo�� )�����H�����������)�����Dž���� �Z���fo L��� !�L��fo �� fo�� �H�����H��+ L��fo�� H������H��Oh��' �����)�����fo�� �����)�����fo|� Dž���� )����fos� H���)������� L��fo �� !�L��fo � fo� �H�)�����H� + L��fo _� fo'� �����fo (� �����)����fo B� ��������)���)�����)����)���H������Dž���� ����A�4$� H��b !�1��9����ۍC�H�U�dH+%( �� H��X [A\A]A^A_]�f D A�4$1�H��) 1�I�S��b � E1�����o��� D A�4$1�H��) 1�I�S��b � E1�貃����� D A�4$E1�H��) 1�H�S��b � E1�聃���V��� @ A�4$H�k) 1�E1�I�S��b � H�S��b �J������� D D������D"�����D"�����D"�����D"�����D"�����D"������/���f � A�4$��H��( 1�� E1�������� � A�4$��H��( 1�� E1�輂���I��� � A�4$��H��( 1�� E1�蔂������ � A�4$��H�o( 1�� E1��l����A��� � A�4$��H�G( 1�� E1��D�������Z'��f. � � �UH��AUATSH�� H� $ H��foۉ dH�%( H�E�1�L�����X Dž��XXXXL��f����)���������x|A��H� .� 1�L��H�3( �01�譁��j E1�1�j A� D��H� ��� j H��Z j �d ��H�� D����& ��L���n �����H�U�dH+%( u H�e�[A\A]]�H�=�� �D'����������X&�� � UH��AWI��AVAUATI��H��SH��H��(dH�%( H�E�1�H�u��;1��foÈ L��A�D$XXXXI�ƸX fA�D$A$����H�u����� L���A���F���I9�yD���Y ��1�L��1��]�������� L���kt��fHn�H�C��H���� D�{1��C �C$ CH�U�dH+%( �� H��([A\A]A^A_]�f D H�y,� H��& � �01�� ���D���� ��L��� ��������H�F,� H�.� � �01�����������H�#,� L�� H��& �01�����L��� ��������Q�����$��H��+� H�h& � �01�����;�9 ��L��� ��������f � UH��AWAVAUATSH�� H� $ H��XdH�%( H�E�1�H����I��H��H����H��H��H����������^ A��H����1�H����L�=�% L�5�% � H��L���$/��H����I��H����I9��� H9��� H�BH����A� D� D9�t0H��A�e L��L��PH��*� � A������01��|~��AYAZ���� �{���H��A�f L��L��H��*� j � A� A������01��8~��_AX�@������� �= ������������ ����H�����}\��H��� H����H�fHn�fH:"�)�������f�H9��g H�BH����D� A���t7H��H��)� H� �$ A�i j�H��$ � A������01��}}��Y^���� �� H�������������H�����K��H�E�dH+%( �� H�e�D��[A\A]A^A_]�f D ����� H����Dž�� �?#��H�H��ux蓀��� n ƅ��A� ����m���A������%��� D H��H�)� H��# E1�jA�j � H� �# �01�A������|��XZ����f � ~������� �����W���f D ���� �������������u9����H�����Z��H��~hH����H�fHn�fH:"�)����C�������� H����Dž�� �)"��H�H��t~ ����t:������j��� n ƅ���J���A������b����H��� ����8��� ��� ��ff. � UH��AWAVAUATSH�� H� $ H��x�E��l��EL����H����H��L������� H��x�H����D����L��p���h�dH�%( H�E�1��������� H����A��H����E1�H��`�H����A� �/H�HH����H����� �CЃ� wyK�D� E1�L�lC�H��H9�ù��� �� �����������s H����������X��H��H��� H����H�fHn�fH:"�)����k��� E�������E�H����L9�t:H��M��A�� � PH�O&� H� � H�� A������01���y��A^X����9�t;H��A��A�� � PH� &� H� � H�� �01��y��A\A�����A]H����H����E1� H����H�����4 @ H�HH����L�0E���� A�FЃ� wwK�D� 1�M�lF�H��H9�uˀ��� �C �����������j H���������W��H��H���� H����H�fHn�fH:"�)����j���f��۸����DE�H��x�L9�t:H��M��A�� � PH��$� H� � H�� A������01��x��A[[����D9�t;H��E��A�� � PH��$� H� G H�O A������01��Mx��AYAZH����H����E1�� H�����9f. � H�PH����L�(E���� A�MЃ� wK� �H��1�M�tM�H9���uȀ��� �� �����������o ����H�����5V��H��H���� H����H�<fHn�fH:"�)����f���f D �۸����DE�H��p�L9�t:H��A�� � M��PH��#� H� , H�E A������01��2w��_AX��l�D9�t9H��H� � E��A�� PH�P#� H�� � A������01���v��Y^D������h�A8�t9H����H�� A�� PH�#� H� � � A������01��v��XZH�����#��������8��L�����H�E�dH+%( �� H�e�D��[A\A]A^A_]� ����� H����Dž�� �w ��H�H���� � �����1 �����G���f D ����� H��`�Dž�� �' ��H�H���� �� ������ �����C���f D ����� H����Dž�� ����H�H��t ~)������ �����T���f D � y��� n ƅ��A������~��� ��x��� n ƅ����������� @ ��x��� n ƅ��A��������A�����������������A������~���A����������x��� ��vx��� �f����fx��� �v�������f D UH��AWAVAUATSH�� H� $ H��x�E�����EI��H����x�L����� H��p�L��H����D����L������l�dH�%( H�E�1�����6 � L����E1�A��L��`�H����A��L��H����� � H��H�H �H��E1�H9�tdH�PH����D�E���� A�BЃ� v�A�B���wA��WH��Mc�L ��f. � A�B����c A��7H��Mc�L �� ���� �W ����������uCH����������Q��H��H���X H����H�fHn�fH:"�)����?��� ����� H��`�Dž�� �?��H�H���T � ������ �����s���f D I��M9�tFH��H� � A�� H� � AUH�� � A������01�D��`��r��D��`�A_X��x�D9�t;H��E��A�� � PH�� � H� : H�B �01��Fr��A\A�����A]H����H����E1�� H��x�H�����f D I��H�I �H��1�H9�t]H�PH����D�(E���� A�EЃ� v�A�E���wA��WI��Mc�M �� A�E���wA��7I��Mc�M �� � ���� �� ������������ H����������O��H��H��� H����H�fHn�fH:"�)����B��� � �۸����DE� D H��p�L9�t:H��M��A�� � PH�J � H� � H�� A������01���p��A[[����D9�t;H��E��A�� � PH� � H� � H�� A������01��p��AYAZH����H����E1�� H��x�� D I��H�I �H��1�H9���taH�PH����D�(E���� A�EЃ� v�A�E���wA��WI��Mc�M �� � A�E���wA��7I��Mc�M �� � ���� �� �����������O ����H�����MN��H��H���\ H����H� fHn�fH:"�)����=���f D ���J L9����S D9����� D������l�A8�t9H����H�H A�� PH��� H� $ � A������01��,o��XZH����������� ��L��� ��H�E�dH+%( �M H�e�D��[A\A]A^A_]�f D ����� H��x�Dž�� ���H�H���d �i ������ ��������f D ����� H��x�Dž�� ���H�H���� �� ������ �����g���A�����L9���tS � H�q� H��� M������A�� H� � H� �01�A�������m��_AXD9����n�������H��E��A�� H� � H�� � A�����PH��� �01��m��Y^�*���H��`��4q��I��� n ƅ��A��������f � � q��� n ƅ��A��������� ��p��� n ƅ��A������ ��� E�������I��DE��O���I��A������A���A������s���A���������A��������I���Z���H��`��yp��I��� �@����fp��� �V����Vp��� �f�������f D UH��AWAVAUATSH�� H� $ H��� �@ �� dH�%( H�E�1�H����ƅ�� H�aaaaaaaaH���H�H�����> H�bbbbbbbbH����H�����H�H����H���ƅ�� H��H����������% H��8�E1�E1�E1�H�� �H��(�� f D Ic�A��D��@�A�� �� H��H;� ��w H�ZH��(�D�*E��E���� A��� u�M��� L��D���L�����H���� fo�@�fo�P�I��fo�`�fo�p�B 8fo���fo���fo���fo���BT8D���B\8 Bd80Bl8@Bt8PB|8`BL8p1�M��A� D��@�A�� ����Mc�L��K� >H�s�G���H���H��� I��J�<8H��@�L����E1�A� �� �� H������= t>H��A��H��� A�: h � H� ) H�1 �01�A������/j��A[[H���L�- L�% I��H�� D E�A��at1H��A�< L��L��H�/� ja� A������01���i��AYAZI��I9�u�H���D�� A�� t8H��A�= H��� � j H� t H�| A������01��zi��_AXH���E1�E1�E1��B���H��8�H��(�H����� Ic�A��D��@��� �� H��H9� ��P H�ZH��(��A�х��� A��� u�M��� L�牕 �L������p�H��� fo�@�fo�P�I��fo�`�fo�p�B(fo���fo���fo���fo���B\(D����� �Bd( Bl(0Bt(@B|(PBL(`BT(p1�M��A� D��@��� � ��� Mc�L��K� .H�s��H���H���T I��J�<(H��@�L��� �A� ��� �L H���L�-� L�%� I��H��� � E�A��bt/H��L��A�@ L��H��� jb� A������01��g��XZI��L9�u�H����Z���H�����������H�����W��H�E�dH+%( �~ H�e�D��[A\A]A^A_]�f���4� �Y�����0�������� ���H����}E��H���' H���H�fHn�fH:"�)� ��+���f���4� �������0������u���H����!E��H���� H���H�fHn�fH:"�)� ��V�����8�� H�� �Dž<� � ��H�H��tv~��>��� ����%�����8�� H����Dž<� �S ��H�H��t~#��>��� ����?����i��� n ƅ4���� �si��� n ƅ4�����H��(�H���E1�E1�E1����H��8�H�� �� @ Ic�A��D��@�A�� �� H��H;� ��g H�ZH��(�D�*E��E���� A��� u�M��� L��D���L����H���� fo�@�fo�P�I��fo�`�fo�p�B 8fo���fo���Bd8fo���D���Bl8 fo���Bt80B|8@B\8PBd8`Bl8p1�M��A� D��@�A�� ����Mc�L��K� >H�s��H���H���! I��J�<8H��@�L���q�A� I��H��H��� A�9 H� h H� � A������01��d��A\A]��� � ��4� �i�����0�������Y ���H����MB��H���� H���H�fHn�fH:"�)� ��;���H��(�H���E1�E1�E1��f���H��8�H�� �� f D Ic�A��D��@�A�� �� H��H9� ��g H�ZH��(�D�*E��E���� A��� u�M��� L��D���L����H���� fo�@�fo�P�I��fo�`�fo�p�B48fo���fo���B|8fo���fo���D���B\8 Bd80Bl8@Bt8PB|8`BL8p1�M��A� D��@�A�� ����Mc�L��K� >H�s���H���H��� I��J�<8H��@�L���Q�A� I��H��H�f� H� � A�> h� H�� � A������01���a��Y^���f. � ��4� �i�����0������u���H����1@��H���� H���H�fHn�fH:"�)� ��?�����8�� H�� �Dž<� ���H�H��tv~��>��� ����e�����8�� H�� �Dž<� �c��H�H��t~#��>��� ����?����d��� n ƅ4���� �d��� n ƅ4��G���A������o�������H��(�L�����HDž� ����H��(�L���s���HDž� ����� d��� �|����d��� ��d��� �o�����c��� �y���L��� ���I��HDž� ����L����I��HDž� ���� � � �U1�H��AWL�= AVAUL�-� ATE1�S�����H��(dH�%( H�E�1� @ � L��M���Lc�L���8�L��L����DE��'�L��H�=� ��DE����M���DE��� u�jE1�A�����1�j������L�����H���ͫxV4��AXAYj j A� � A��A� � � H�=S �d�AZA[��uA���jA� A�; � j��; H���ͫxV4H�= A������!�A[A^j jx��L�5 � AE�A� 1�L��A�x �x ���ZYj��j�A�x � AE�L�=� 1�E1�L���������^_���� j A�� A�����1�ji�g ��ͫ H�=�T ��AYAZ���� �۸����DE�j L��E1�A�����j�1ɺa �Na� A������|�Y^j j A� A� �ù � � H�= �M�_AX��u��E�jA� A�; � j��; �Na� H�=� �������AYAZj jx��L��A� DE�A�x 1�� �x ���A[A^jj��������L��DE�A�x E1�1�� ��A_Z���� j A�����A�c 1�jc�a ��[H�=�S ��_AX���� E��DE��N�������DE�H�E�dH+%( �� H�e�D��[A\A]A^A_]�f D j �g A�� 1�jiA�������ͫ H�=�R A��������XZ�`��� j 1ɾ�[A�c jcA������a H�=�R A��������Y^�X���A��� ����]��A���A��� @ � �UH� S H� eS fHn�H��S H��AWAVAUL�m�ATSH��p���H��xdH�%( H�E�H��R Džl��� fH:"�H�:S )�p���fHn�H� /T fH:"�H��S )E�fHn�H� fH:"�H�KT )E�fHn�fH:"�H� )E�fHn�fH:"�)E�L�;1�L���cN��L�sH��I��L���AE����u=L��H����I9�u�H�E�dH+%( uc��l���H��x[A\A]A^A_]� � H�A� M��M��L��H�� � H���01���Z��L����Džl�������L9��\�������� D � �UH��AWAVL�5X AUE1�ATSH�]�H��hdH�%( H�E�H��3 H�E� H�E�H�Z H�E�H�j H�E�H�`S H�E�H��S H�E�H��S H�E�H�S H�E�H�E�H��x���L�#L�����L�KI��H���� M���� L��H��L��p�����C����t+L��p���M��H� � L��L�� A������01��Y��L��H����H;�x���u�H�E�dH+%( u3H��hD��[A\A]A^A_]� D L�f M��u��f�I��L� S �����f. � D � �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ������:���f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ��������f. � Uf�H��AWAVAUATI��SH�� H�u�H��X���H��h���L��p���L��`���dH�%( H�E�1�)E�)E�)E����H���� H�=w� I���M�I��H���} 1�H��L���;��H�50� H�=1� �Q�L��L��H��H�E�H��H��x����5Z���E���tNH��x����R3��L���jM��L������L�����H�E�dH+%( � �E�H�Ĉ [A\A]A^A_]�f�1�L��1��b���E���u�� L��� ���M�e M9��� L�}�I��$ I�7H��u� � I�wI��H��t{H���[A����u�I�_I��$� H�5�� L��AƄ$� H�@0H������uHM�$$M9�u�M�e M9�t!M��H��x���1�L���2_��H��u;M�?M9�u�f��d � 1�� @ H�=)� H���qk��M�$$M9��4����L�`(H�X(I9�t�I�|$H��X����@����t M�$$I9�u��1�L���K?��H��h���H��p��� � �d���H��`��� �V���I�] I9�t-L�u�L��p���H��x���1�H���o^��H��uH�I9�u�L�u�f��8L�p(L�x(M9�t�I�~L���@����t M�6M9�u���M��1�L�u�L���>��H��`���� �����E�����L���|����E����������ff. � � �Uf��E1�E1�H��AWL�=k� AVL��L�56� L��AUL�-;� ATL��P���SH��H���L��H��H�� dH�%( H�E�1�L��P���HDžX���, L��`���HDžh���� )�p����P������6 �\ f.�H����� �� H��� E1�E1�H��H��P���H�= � H��N L��H��p���f��H�� H��HDžX���, L��`���HDžh���� HDžx���� H�E�H�E�X )U�������� �r[ f.�H����� �� H��� E1�E1�H��H��P���H��� H�=� L��H��`���f��H��� H��H��p���H��� H�E�H��� H�E�H�� HDžX���d HDžh���� HDžx���, H�E�� H�E�� H�E�H�E�X )]�������+ ��Z f.�H���� � H�=�� E1�E1�H��H��L��������4 �xZ f.�H���� �� H�=�� E1�E1�H��f��H��L��L��P���HDžX���, L��`���HDžh���� )�p����:������� H�=f� E1�E1�H��H��L����������� H�� E1�E1�H��H�=� H��P���f��L��H�C� H��HDžX��� = H��`���HDžh��� �� )�p���������Z ��Y f.�H����� �� H�=� E1�E1�H��L� �� L��� H��L��f�L��P���L��`���HDžX���, HDžh���� L��p���HDžx���� )u��*���L�n� L� V� ��� �=�X f.�H����� �� f�I��L��L��H��@���L�9� L��P���H�=�� L�u�HDžX���� L��`���HDžh���, L��p���HDžx���� H�E�� )E������� ��W f.�@����� �� �=OX f.�H���� � H�U�dH+%( � H�Ę [A\A]A^A_]�f D H� 1�� L� �� A�� �3L�-� � 1�L�%[� L��L���P��L� � A�/ �3L��L�� 1��P��������t��� � H� �� L� �J A�� �3L�-^� � 1�L�%� L��L���RP��L� S� A�. �H� ��� L� N� A�� �N���H� k�� L� � A�� �3L�- � � 1�L�%�� L��L����O��L� >� A�, �5���H� #�� L� �� A�� �H� �� L� �� A�� �3L�-�� � 1�L�%7� L��L���O��L� v� A�- ����H� �� L� P� A�� ���H� ��� L� EI A�� �H� ��� L� I A�� ����H� }�� L� � A�� ���H� d�� L� � A� �3L�-�� � 1�L�%�� L��L����N��L� �� A�0 �.���H� �� L� -I A� �H� �� L� �� A�� �3L�-�� � 1�L�%0� L��L���N��L� 7� A�1 ����H� ��� L� 7� A�" �3L�-S� � 1�L�%� L��L���GN��L� &� A�2 ���H� v�� L� @� A� �H� `�� L� �H A�� �U���H� G�� L� �H A�% �� �f. � �� �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ��������f. � U�C H��AWAVAUATSH��XL�'dH�%( H�E�1�f�U�H�u H� � fHn��E�A,B,fH:"�H�]^ H�E�)E�I9��4 H��HcI��� �}��9��H�E�I��H���H M��L9�t) @ I�� ���I�H���� M�m I��L9�u�H���� A��$� �@�U��E���t�E� M9�$� �t H�u�1�L��H��� ��A�ą��e �E��@9C�� L�+E1�L9�u8�g f � 8E��� A��� ;M�� M�m A��L9��4 D��H�M�L��}��E�Hc�A��L�<�L��������� HcE�L�|ŠI��X H�x L���5�����4 E��u�H��� �P1����m���M9�� �`���A��� ���P���H� � H���� � A������01��K���E���~(H�E�D�m�H��N�,� � H�;H���T�L9�u�H�}��F�H�E�dH+%( �� H��XD��[A\A]A^A_]Ð�}��E�����H�t�� H��E � �01��K���t���E1��l���H� K�� H�|� � �3��J��M�� M���3D��H��E 1�� A�������J���%���H� �� H�P� � 1��3�J��I��X M��L�@ �H� �� H��O �}� I��LE���tM9�� u A��� HM�H���� H�wE � A������01��CJ�����H��� D�E�� H�wE A������01��J���u���H�cN �N���H�H�� L� 8� A� H� ;� H�{� � A������01���I���f���H� �� H�N � A���01��I���A������f�� �UH��AWAVAUATSH��xdH�%( H�E�1��g ��H���E L�e�I��L���?S��L��L�����L��A����E���� fo�U H� �� �} �E�ionsf�}��C)E��T��I��H���� L��p���L�u�L���E��H��E1�L��j L��A� 1�L���VT��Y^A����� L���R��L��L������L����l�������L���P�D��l���E���& �C����I��H���� H; �� L���JR��L��L�����L��A����E���� �E�CPI ���I��H���H L��� R��H�5� H�=� �8��L��L��L��H���'J��A�Ņ��� L��L���Q���L��A���6#��L����E���~ H�E�dH+%( �S H�e�D��[A\A]A^A_]�H� �� L�� H�� ��l���1�L�%�� �3�G��L��L���i��L�����L����D��l���j L� � APA�� �3H��� L��1�� A������3G��XZ�W��� @ H� i� L�� 1�H��� �3� G��L��L�%N� �J"��L����j L� �B A�� AU� � H� � H��� � 1��3�F��L���d��d���H� �� L�%�� j L� O� A�� AW�:���H� �� L�%�� j L� �A A�� AV����H� �� L�%�� 1�A�} L� �� L�� �3H�Ϧ �4F��A���������H� j� L�%j� 1�L� �� A�j L�� A������3H��� ��E���n���H� ,� L�%,� 1�L� V� A�� L�� A������3H�M� �E�����H� �� L�%�� 1�L� � A�� L�� A������3H�� �tE��������H� �� L�%�� ���H� �� L�%�� �R��� @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���-�ff. � f�� �U� H��AWAVAUATL��`���SL��H��� dH�%( H�E�1��H�ƅ����ƅ����Dž�������Dž�������HDž���������5Z���������������T��H�����H���� ���H�����H���� ���I��H���� H�����H�����H���'��H�5k� L���Y�����E 1�L��L����N��I�U I9�t �B8f%��f f�B8H�I9�u�L���hb��A�ą��z �����L��� ������ H��0���H������H��I��� H�8��a��A�ƅ�tWA���������� L���:�H�������H������b��H�E�dH+%( � H��� D��[A\A]A^A_]�L���"^��E1�1�1�1�H�5J� � ��5������ �8��E1�1�1�H���H�5?� 1�� �5������ L���J\��A�E0���� H��`���HDž(��� HDž ��� HDž��� H�� ���� D H��(���� A��E9u0�� L��(���M�� L�������x�L��� ��I��H���� �L������f D A�_��W��9�usA�_ ��W��9�ufI�_H�5C� H���#,����tH�5Q� H���,����u<L��L���!d��H��H���� H�� ���L���&:������ H��p���H�� ���L���-��L���p ��I��H���T���A�?u��Y���f � L��L���c��H��H��tZH�� ���L���9�����g H��p���H������D���H��� ��������H��� � A������01��8A�����H��= H�m� � �01��A��A������z���H�����H��t�L�� ���M��t�L������H���L������L��H��H�����I���Y��L��L��L�� ���H���Y��L�5�� I��H�����I��H��= � 1�A�6�@��A�6L��� L���H��= 1��j@��A�61�M��H�� ���H��= � �J@��L9�����&���L9� �������H���H9���L9��� �D��A���}���H��< ����H�D� H��; � A������01���?���J���H��# �}���H��# �q���H�� H�*� � E1�A������01��?��HDž��� ���H�� �0���H��� H��� � E1�A������01��^?������H�R; ���H��; ����\�f. � f�� �UH��SH��H���V��H dH�%( H�E�1�����SH9�������H�U�dH+%( uH�]�����f � UH��AUATSH�� H� $ H�� H��8���H��@���H��H���L��P���L��X�����t&)�`���)�p���)U�)]�)e�)m�)u�)}�dH�%( H��(���1�L���H�EI��H�� �L����� L��H��0���� � Dž�� Dž��0 H��������=� �� H� 3� D�+E��~sL��H��� D��1�� ��=��L����]��A�ą�u+H��(���dH+%( uaH�� D��[A\A]]� � �3��H�L� � 1��y=��� � � H�5 � L���� ���t��� � A�������c� UH��AWAVAUATSL��$ ���H�� H� $ L9�u�H��� �pR 1�dH�%( H�E�1�H��P���A��L������H��H�����L��@�����Dž���������gR��D�� H�x: ��H��� �01��<��H������� H��H��(����+M��E�Ṁ L��L�]� � �� 1���Z��E�Ṁ L��L�S� � �� 1��Z��H������A��L�: H�ǹ � H��0���� 1�L�����}Z��H������A��L�� H�ǹ � H�� ���� 1��LZ��H�����A��L� � � � H��H��8���� 1��Z��� L��HDž@���c �3L��L��L�������tC��H��� L��AUI��L��� 1�� � ��Y��L�� � ��_AX��tY����I��H��� H��I��� L��AUL�n� � 1�� �}Y��L������� L������Y^���� L��H�������B��� H��H������H��P���L��H��H��H���H��HDžH��� HDžP��� H������6�����9 H��H���L��P���H���) H�5p8 �k$����� M��� L��L���O$������ L��� ��H��H������H�t� � H��� �01��:��1�H�=�� �9������ H�B� H�ٿ H��� �01���9��H�� ����� ���Dž��� H� v� H�G� H��� � A������01��9��H����������������x�3��H��� �8'������ �� ����� �� ������ �� H�E�dH+%( �� H�e�D��[A\A]A^A_]� �9 H�5|7 �� �������� ���I�����I��9�2���H�:� �8~H�� ���H�=�� 1�����H�� ���H��8���1�H�=�� ������T H��� �8�� H��8�������I��H���� H�5K� H��� ��H��t H�@H������H�5<� L������H��t H�@H������L�����fo�����fo E fH~�f��)�����H��� fH:�H��� H�N� H��6 � �01���7��� Z��H��� �� H��0���H������H�� ���������Dž��! �QC����� H�����1�� foA H��P���L�U���� �H�H�����H��@���DžT���� HDžh���� �X����$�����g L�5g> fo'D � L����������L��H� H����L����)��讻��H�� �- D������H��8���D�������fo�C H��8���� H�Hf������ H����H��)����H��(Dž���� f�����H�����L�����HDž�� ���H����������L��� ���H�����H9��� 1��� L���� �H�L��H������H��@���L����H����H������H�� ���1�H������� HDž���IHDž���e HDž���9�` Dž8��� Dž���� f��������L��1Ҿ� L��f������� ��A�ƅ��� �����������L���5���I�������I9��~ H��� D�A��~&H��0���H��(���H�=f� 1��v���H��� D�L��L�=�4 I��H��H��H��0���I��1�AVH��(���L��L���������������,���H�� A�ą��� A��A���A���H� � D�� H��8���H�=�� 1��������f D H��0�������O��� � H�� ����������� �"���H��8����s�������� ����� @ A��������L��P���L���&��H��H������H� c2 �n���H� �� H�h� H��� � A������01��4���b���H� �2 �4���H� �� �(���H� u� �H� 3 ����H� ,3 ����H� �z H��� ���H� ez H��� ���H� �2 ����H� v2 ������� @ � �U1�H��H��dH�%( H�E�1�� �����tH�U�dH+%( u%��f � H�E�dH+%( u ɿ ����A���� �UH��ATI���� SH��dH�%( H�E�1����L��H������ �� ��� ��~ ��1� @ � �� ��� ����9��H�E�dH+%( u H��1�[A\]����f. � � �UH��H��dH�%( H�E�� ��>� ��u_�o);� �oN) ?� �oV )C� �o^0) G� �of@)%K� �onP)-O� �ov`)5S� �o~p)=W� �� 1�����)�� H�E�dH+%( u�����ff. � � �U� 1�H��AWAVH��(���AUL������ATL�� ���SH��h H�%w dH�%( H�E�1�H�� ����H�H� M� HDž0��� H�� ���H��X���H�ʹ fo� ���fo�0���ƅH���cH��fo�p���fo�����ƅL���8fo�@���)�����DžT��� fo�P���HDž`��� fo�`���)�����)�����)�����)����)���H������)��H������fo������H�L��H������ )� ����1��H�����H�����Dž���� @H�� ����]��H������L�� H��H�������_������ � ��H������A�����1�I��������* 1������������� H�����L������I��L�%���1�L��L��L����B������ I��M9�u���� � ��� ���� ������1�1�� $ 謿������ L�����H�;1��"��A�ą��W H��L9�u⋽����1Ҿ$ 1��j���A�ƅ��� �1� D�&� ��������D9��� D9������o �� � ���y H�� � H9� �� ���������H������1ҿ ���L���k!��H�=� � �oC��H�� � H�E�dH+%( �P H�e�D��[A\A]A^A_]� � H�=Q � H��� H�5f� � �G���ƅ�� H�=& � L�=�� ���f�x H��x���H�X u$�� H��x���A��H�� �@A9��� �3H�=� � �6���L��H�������uNjsH�=� � �X��H���� �P�� f���� H�=� � �0��H��H��txH�5�� ����D�� � ���}���H� �ل ������H�!. 1�� A������3�-���3H�T. 1�� �-���j��� ��H� � H��H������D�- � ���� @ ��0���� H��@���A������8�b��H��� � H��H�dل �01��-�����f D H�=� � H��� H�5>� � ����ƅ�� H�=� � �!��f�x I���� 1�L�%� � � A�FH��9��� H�[H�=D � A�t� 蚲��L��H�������u��0���� H��@���A������8���H��, � H��H�� �01��>,���3���f � H�;1�A��������j � H� �� PH�R L� �� A�� H�S� �01���+��Y^�h�����H�� � H��H������H� H��+ � A������01��+������B/���� H��@���A������8���H��� � H��H��ׄ �01��j+���r���H��ׄ L� W� A�� H� �� H�ً � A������01��/+������j L� �� A�� PH�[ׄ � H�d� H� �� A������01���*��XZ����������1Ҿ $ 1��ֺ��j L� o� A�� P몋�����L� �� PAPA�� �j L� �* A�� P뀋�����1Ҿ$ 1�膺��j L� C� A�� P�W������f. � f�� �UH��AWAVL�5z� AUL�-p� ATE1�SH� \� H��� dH�%( H�E�1�L�����I��H��tnL�8H��L��������� L��L���������� L��L���������� L��H�=�� �������� L��H�=�� �����u�A� �>Dž �������f � H�E�dH+%( �� �� ���H�e�[A\A]A^A_]�A��H��Մ L��H�t* � D��8���H��@���L�5bO� �01��1)��Lc�8���� E1�H�K� H��P���A�t$H������I��H��8���J�T 1��5 O� A������H���@����* H��H��N� H��H��������DžD���� ƅh����@���Dž������Q���=�N� ���H��N� L�����H�����Dž ��� Dž ��� �� ���� E1�����������D�����E1�L������D�艅 ���� E1ɺ����L���� ���H��8���A�����D�����0���H�����L�H������1�L��(����H��* L��H�����@���DžD���� ƅh����L����� ��� ������$���L��(���I��D ����4����m H��8���1�C�4�E1ɹ H� �M� E��L��(����H�J�뉵@���L��DžD���� �* H��H������������L��(���������{ ��4������& A�H��8���� 1��H���@���DžD���� HDžH��� �* E1�E�к����L���_����ǃ��� �o�����h����$����]����0���� ��4������j H�����L�H������H��� PC��H�5|L� M��B�4��PB�4�G� �H��҄ H��' � I���01��:&��H�� I�������I��I�������� ����� ���H�����H�������������c��� H��K� C�4�� H��8���J��1��H���@���DžD���� H��H������� @ ���Y����$����N����0�������4�����u/Dž �������H��� H� K� A�L�PA��jQAP���� H�����L�H������Dž �������H�O� ��� � H�A� 멋�4�����t���A� ���A� ���A� ���� ��f. � � �UH��H��H�O dH�%( H�E�1�H9u H�~� H�U�dH+%( u�����ff. � f�UH��AWAVAUATI��SH��H� �Є dH�%( H�E�1��;~H�"ӄ H�0��M�|$8E1�M���� E1�L�5�� �" D M��I9G tsL��� ��I��H���� A�G*��<u�I�GM��t�I9D$ vNj3L�� 1���#��L�-�҄ L��M��I�u ��I�u L��A�������I�GI9G u��3H�� � 1�A������#��H�Z҄ L��H�0���L���� ��I��H���`��� H�E�dH+%( uH��D��[A\A]A^A_]��j��f. � � �UH��AVAUE1�ATH��dH�%( H�E�1�H9�t)L��� I��L���E��I��$� L��H��������t H�E�dH+%( u H��D��A\A]A^]�L���8�����E�������ff. � �� �UH��AWAVAUATSH�� H� $ H��(dH�%( H�E�1��D��H���! �d �d H��I�����I��H���' H��΄ L����H�0H���7 � L���:�H�k΄ L��� H��� �01�� "��L��L�����H��H��t ��� � H���.��AUA� E1�AW1ɺ����� j L��j ��H�� I��H���� I�^ L��H��������� t5H�����A�Dž�uH��� t?H��H�53���L����B���� A���% H��̈́ H�&� � A������01��>!��L����L�����L���&��H�E�dH+%( �? H�e�D��[A\A]A^A_]Ð� L���1������f D L��H����H�5����HDž�� H�����4��L����H���q-��M���� A�V(�f����A�N(9�����B��J���v�����f D H��̄ H�)� � A������01��V ������H��� H��̄ � A������01��/ ������H��! ��H�b̄ H��� � A���01�� ������H�=̄ L��� H�v! A���01��� ���������f. � D � �U� H�5� H��AVAUATL�%�� SL��H��dH�%( H�E�1������H���X������ L�5į L��5 L������L��H��I���K ��L����!������ L��L��3 ���H�5B� H��I��� ��L���������� L�-/� H�%� �a L���Z��H�5� H��I������L���讳������ L��H�� �a �"��H�5�� H��I�����L��A���u���E���� H�E�dH+%( �� H��D��[A\A]A^]�f � L� V� A� H��ʄ � H� J� H��~ A������01��* ��� � L� 0� A� 뾐L� -� A� 뮐L� :� A� �L� S� A� ����f. � � �UH��H��AUATH��L�gH�=�Ʉ dH�%( H�E�1��W(I�D$-M��LE�H���u}� )�H�=�Ʉ D�H��wjM���� H��Hcҿ H�H��� L�AD��L�,�L��H��� 1�M���8 ��L��L���-��H�U�dH+%( uUH��A\A]]� @ ��놹 D�ֿ 1�H�� �� ��������H�IH�� D��1�� �� ����������� @ � �UH��H��H��dH�%( H�E�1����H�U�dH+%( u����� � UH��SH�� H� $ H��XdH�%( H�E�1�H����1��H����� I�ى�H��1�H���H�j��1�L�j����e��H�U�dH+%( uH�]����+���ff. � � �U�� H��AUATL������I��L��L��H�� dH�%( H�E�1�HDžx��� �H�L���������� L��H��x���E1�L��A� H�=��������A�ą�uJH��x���H��ueH�}����H��`�����H�E�dH+%( �� H�Ā D��A\A]]� D H�yDŽ H��� � �01�� ���f. � H�QDŽ A� � H� A������01������n��� H�!DŽ H�j� � A������01�����D����Կ�� @ � �UH��AVAUATI��SH��H��L�/dH�%( H�E�1��=�@� �t)��D)�H�U�dH+%( uNH��[A\A]A^]� � L�5IƄ L��A�F( � )���g@� ��u�L��A�F( ��(���M@� ��2���f�� �UfHnǹ � fl�H��H��@L�2ʄ H�}�H�u�H�}�dH�%( H�E�1�H� ̈́ )E�H�E�H�E�Ћ�?� H�U�dH+%( u��达��ff. � � �UH��H��dH�%( H�E�1�� ��H�U�dH+%( u���z���f. � � �UH��H��dH�%( H�E�1����H�U�dH+%( u���:���f. � � �UH��AVAUATH��dH�%( H�E�1��;��H���5 H��I���v������� H��Ą L���@ H��ʄ � �.������� L�5�Ą A�>i�4.��A���,.��D��L���� ��I��H���� H�����L��A���0�L���X��H�E�dH+%( �� H��D��A\A]A^]�f D H��Ƅ L��H�0�>���� @ H�YĄ H�� 1�A������01����� � A�6H��� 1�1�A����������r���f�H��� H� Ą 1�A������01�����T���H�i� ��込��f. � @ � �UH��H��dH�%( H�E�1���� H�E�dH+%( u���u��� D � �UH��AUATA� H��dH�%( H�E�1���~H�� 1�H�9���A��L�-{���� L���n��� L���a��D��虻���C�� ��t�H�E�dH+%( u H��1�A\A]]����f. � D � �UH��H��dH�%( H�E�1��� H�E�dH+%( u��蕻�� D � �UH��H��dH�%( H�E�1� D ���� ��t�H�E�dH+%( u���P���� �UH��H��dH�%( H�E�1���H�E�dH+%( u�1������ff. � � �UH��AUATA� H��dH�%( H�E�1���~H�� 1�H�9���A��L�-����� L�����L�� ���D���9���H� ZȄ 1�H�}�H�E����`(���.��H�}�1���H�E�dH+%( u H��1�A\A]]��`���� �UH��H�� �}�dH�%( H�E�1���� �H�E�dH+%( t�#������ �UH��H�� �}�dH�%( H�E�1���U�@� Љ8� �6� ��t�H�E�dH+%( t�ѹ����� �UH��H�� �}�dH�%( H�E�1��E������H�E�dH+%( t蒹����� �UH��H�� �}�H�u�dH�%( H�E�1��E� �}� ~H�E�H� H��貽���E�H���H�ƿ ���H����H�ƿ �w����E��譸���E���s ��� H�U�dH+%( t������ �UH��H�� �}�dH�%( H�E�1�� � �H�E�dH+%( t軸����� �UH��H�� �}�dH�%( H�E�1�H�����H�ƿ ����E��� ���� �f��f���*�fH~�fHn�������� ��tڸ H�U�dH+%( t�<������ �UH��H�� �}�H�u�dH�%( H�E�1��E� �}� ~H�E�H� H���\����E�������t��u�E���(����������� 莘��� H�U�dH+%( t起����� �UH��H��dH�%( H�E�1��H�E�dH+%( t胷����� �UH��H��dH�%( H�E�1�����H�E�dH+%( t�L������ �UH��H��dH�%( H�E�1�H�����H�E�r� �P�i� Hc�Hi�VUUUH�� ���� )ʉ���)ȉ �t�l����5���H�E�АH�E�dH+%( t�Ͷ����� �UH��H�� �}�H�u�dH�%( H�E�1��E�?B �}� ~H�E�H� H������E��� �P��� 9E�|�'����吸 H�U�dH+%( t�U������ �UH��}�H�u�dH�%( H�E�1��~7� ���u7� �n7� <{u�c7� ���Z7� ��7� ���J7� Јz7� �� �U� � �� A�- H��H��0fo� dH�%( H�E�1�H�M��E� H�E� )E�� ���1�H�M� A�- � �� ���H�E�dH+%( u�1���d��� @ H�H�_H�OH�WH�w H�(H�o0H�D$H�G8H�$H�G@H�GH H�GP H�GX H�G` H�Gh H�Gp H�Gx L��� L��� L��� L��� L��� L��� L��� L��� � � �UH��AWAVI��AUATI��� SH��dH�%( H�E�1��L��H���� H��H��� ��fo` � I��$� A�$� ���I��H���� L�{8I�>L���:���H��H��t[H�X����� L��L��L)�� H9�HG�H���w��M��$ 1�I��$ H�U�dH+%( u[H��[A\A]A^A_]�H���� H��� � �01����L���s���������H�ͺ� H�� � �01��p�����膳��f D U�R 1Ҿ H��AWAVL��`�L����AUL��ATSH��x dH�%( H�E�1��H�H����� HDž�� �H�L��H� f g HDž(���e H�������/���L�� H��L�����H���� L�� H��I���q���1�fA�]L��fA�E1Ҿ L��A�E ��A� H� �� A����t�� f�C�|%��I�D$�uI��M��u�L9�t^H���� L��I��H��� � A������01��. ��L������H�E�dH+%( �� H��x D��[A\A]A^A_]�f D � �)��H��`���L��L����h����A�ą�u?������f9�����uf������f9�����t�H� � H�1 � 1��3� ���T�A��A� H� ȡ H���� H��� � A������01��^ ���+���H� ��� H�S� � 1��3�= ���3� H��� 1�� A������ ������3���H�T�� H�b� � A���01��� ������ff. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u��P����˰��f. � �� �UH��H��dH�%( H�E�H��u[�x�� H�x �� H�xH�� H�xP�� H��� �� H�x �� 1�H�U�dH+%( �� ��L� �k A�� f D H�Q�� H� '� � H��k �01��� ��������L� �k A�� ��L� �k A�� �L� �k A�� �L� �k A�� �L� bk A�� �L� �k A�� �y���褯�� @ � �UH��H��dH�%( H�E�H��u/�P��unH�@H��H�� H��uN��uh1�H�U�dH+%( uf��L� �j A� H�c�� H� 9� � H��j �01�� ��������L� .� A� ��L� �j A� �L� �j A� ����f D � �UH��ATH��L�'dH�%( H�E�1���� A�D$���� I�D$H��H�� H���� ���� L��L��������� I�<$��� H�<u3L��������� 1�H�U�dH+%( �� L�e��� � L� �i A�� H�D�� H� � � H�i �01�����������f � L� {i A�� �L� #i A�� �L� � A�� �L� Ci A�� �L� 4i A�� �L� �l A�� �p���L� �l A�� �^����|���ff. � �� �UH��ATSH��L�'dH�%( H�E�1��� A�T$���4 I�D$H��H�� H��� ���� L��L�������6 A�D$8�� � �� I� $�C���# H�CH��H�� H���� ��uHL��H���-���� �C8�� � � 1�H�U�dH+%( � H��[A\]� L� h A�i H���� H� g� � H��g �01��-��������f D L� �g A�a �L� sg A�^ �L� 8� A�` �L� )� A�h �L� �g A�_ �L� h A�d �s���L� �g A�c �a���L� k A�b �O���L� ?g A�g �=���L� �j A�j �+���L� �g A�k ����L� �g A�l �����r���f�� �UH��ATH��L�'dH�%( H�E�1���� A�D$���� I�D$H��H�� H���� ���� L��L�������� I�<$�u.L���f����� 1�H�U�dH+%( �� L�e��� L� Pf A�T H�䱄 H� �� � H� f �01����������f � L� f A�P �L� �e A�M �L� �� A�O �L� �e A�N �L� �i A�Q �L� �i A�U �p����.���ff. � � �UH��ATH��L�'dH�%( H�E�1���� A�|$unL��L���S����� I�<$�G���� H�GH��H�� H���� ��uyL�������� 1�H�U�dH+%( �� L�e��� � L� e A�= H���� H� j� � H��d �01��0��������L� �d A�< ��L� �d A�C �L� A� A�B �L� �d A�A �L� Yh A�> �L� Jh A�D �y������ � � �UH��ATH��L�'dH�%( H�E�1���� A�T$��� I�D$H��H�� H���� ���� L��L��������� I�<$�G���� H�GH��H�� H���� ��u/L�������� 1�H�U�dH+%( �� L�e��� @ L� �c A�2 H�4�� H� � � H�oc �01�����������f � L� kc A�, �L� c A�) �L� ص A�+ �L� ɵ A�1 �L� $c A�* �L� c A�0 �p���L� �f A�- �^���L� �f A�3 �L����Z���f. � � �U1�H��AUATSH��H��dH�%( H�E�1��&��H���� I��L�-N� �8�H�8� L��谟������ A�|$�� L��H������I��H��taA�|$��H��u�L� � A�w H�ޭ� H� �� � H�b �01��z�������H�U�dH+%( u5H��[A\A]]� 1��� @ L� �� A�x 뤐L� �a A�y ��L���ff. � �� �UH��H��dH�%( H�E�H��u �xuP�xuY1�H�U�dH+%( uW��L� Aa A�� H��� H� � � H�Na �01�� ��������L� Ha A�� ��L� Da A�� �襥�� D � �UH��H��dH�%( H�E�H��u �xuP�xuY1�H�U�dH+%( uW��L� �` A�� H�s�� H� I� � H��` �01�� ��������L� �` A�� ��L� �` A�� ����� D � �UH��AWAVAUATSH��8dH�%( H�E�1�������� E1��E� H� mŃ L�=�c E���7�L��SL��E�迕��L���'����E����� A��H��A�� � H���� L�D��L��� �01��<���H�CH��t �Є�� �d���I��H���9 L�m�L������H��H�3L��j 1�A� E1�L���m ��ZY���S���A��H�!�� H� H�� � �01����H�3L��覌��L��H�5�` �w���L���� �ה��L���?����E�����H�ɪ� L�D��H��� � �01��f����E��M����D�A��H���M�A�� ���H�E�dH+%( �� �E�H�e�[A\A]A^A_]�H�a�� H�4` � �01�������� � �3���L��蛣���E������W���H� �� H��_ 1��01������E������2����E������i����ɢ��f � UH��AWAVAUATSH��( H������dH�%( H�E�1����� �B�L�%��� ��I��L�tL�-/� A�A�4$L�� 1�I���5���M9�u�L�-�� ��'L�-�� D A�4$L�� 1���������u�A�4$L�� 1�L���������H������� L���_�����xQA�4$L��H�K� 1�� ���1�H�U�dH+%( uDH��( [A\A]A^A_]�f D L�%ɨ� 1��V���A�4$H�Q� � 1��c����������w��� � U� H��AWA��AVH��@���AUH��ATSH��� H��0���dH�%( H�E�1��H�A��� IcǾ D��H��H��H 4¾� 1��f����������k H��0���f�E1�L�% �� L� D� @D��M��A��E��1����v � D�����<���A��A�։� ����� ���A�4$D��L��fn�<���� 1�D��8���fn�fA:"�fA:"�fl�)� ����<���A�4$� 1���<���H�!� � ���A�4$D��1�H�� � ����A�4$�ٿ H� � 1����A�4$1�D��H�� � ����H��0���L��fo� ���H��I��D��8���L� 2� u,H�E�dH+%( uS�����H��� [A\A]A^A_]� D A� ���H���� D��� H��� �01��N���Dž���������]���ff. � f�� �UH��AWL�=/A AVL�U�AUATSH��XH� Q�� dH�%( H�E�1�H�E�H�E�f�fv�A�GH�M�M�gA)Ic7L��L��L�U��E����L�U���A���Z A�W,���C D�m��3M�_E;7u$I�GH9E�uI�G H9E�uE9o(�� f D H��� � 1�L�]��a����3H��� 1�� �L���A�H�}�L�����A�A9�t�3E��H�� 1�� � ���D�E�A�OA9�t�3H�� � 1����D�E�A�O A9�t�3H�� � 1�����L�E�I�O I9�t�3H�� � 1����A�O(D9�t�3E��H�2� 1�� ��������H�U�dH+%( �| H��X[A\A]A^A_]� � L�m�L���E� L��L�U�����E���uAH�}�L���E� ����}�L�U�u$L��L��L�U��E� �d���}�L�U��[����3H�2� � 1����3H�/� 1�� ����A�I�L���-����3H�� 1�� ��������� ���f D H� � � 1�L�U�L�]����A�H�}�L�����������A�G0I��0L�U����r��������3H��� � 1��H����3H��� 1�� �3���A�I�L������3D�� H�� 1�� ���������q���� ���ff. � f�� �UH��AWI��AVLc�AUATSH�� dH�%( H�E�1�螮��1�A�ʼn������ � ���L�%䢄 A�Љ�A�4$�ƀ�� H� �� H�L� � 1��p���H�u�1�������\������ foU�fo]�)�`���)�p���A���� A� H�]�L�5d� �Df�H�sH�SH3�p���H3�x���H �uTA�4$D��H�� 1�� ���A��E9��� H��D��������� H�3H�SH3�`���H3�h���H �t��U��u��� ��!ց� 9�t*RA� E1�D��WA�4$L�� 1��v���AY�����AZ�U��u�����!փ�9�t)RE1�A� D��WA�4$� L��1��8���_�����AXD�]�D�U�D��D��D��f1�f1�!�9�tDRD��E1�A� WA�4$L��1�� D��T���D��X������D��T���Y�����D��X���^�u��U�A��A����!�9��� RA� L��A� VA�4$D��� 1�D��X���D��\�����D��\���D��X���XZE9��� Dž\�������foE�foM�A��)�`���)�p���E9��]���H�E�dH+%( �� ��\���H�e�[A\A]A^A_]� E9��� ��u�A�4$D��� H�� ����f � A�4$D��H�O� 1�� �������L�%�� 1�A�4$A��H� "� 1�H�q� � I����MwH�Х Dž\�������I�F�:���A�4$E��E��D��H�� � 1��U�Dž\����������Dž\�����������R���f�� �UH� �P � H��� H��H��dH�%( H�E�1�H�C�� �01����H�E�dH+%( u�1�����f. � � �UH� �P � H�!� H��H��dH�%( H�E�1�H�㞄 �01���H�E�dH+%( u�1��蚗��f. � U� H��� H��H��dH�%( H�E�1�H���� �01��=� �3�� � �UH��AWAVAUATSH��(dH�%( H�E�1��G��� L�u�1҉�A��L�����E��E 1��P D�� H� ����览��H���n 1��P D�� H� x���H��耈��H���� 1�� �� D�� �^���H���� 1�1�1�D�� �B���H���� 1�L��D��� ��E��� 1�1��� D�� � ���H����" H��H�E�L�-\�� 1�L�=+� I�ؿ A�u L����1�1�1�D�� �ć��L�M�H���� I9��� � �A�ą��> 1�L�����r��E��. 1�H�ٺP D�� �q���H��� 1�� �� D�� �O���H���� 1��P D�� H������+���H���� 1�1�1�D�� ����H���� 1�L��D������E��� 1ɺ� D�� 1��ن��I��H����$ A�u H��L��� 1�L��������1�1�1�D�� 蜆��H���� L9��� 1�H�U�dH+%( �v H��([A\A]A^A_]�f D 1�1�1�1�1��Q������O � �/���*���1��S��� ���8H���q��L�-��� � H��� H��1�A�u � �1�1�1�D�� ���H��t(�;�1��A�u � H�#� H��1���� � L� '� A�� A�u H� ,� H�WO 1�� ����������� �C�8H������L�-ښ� � H�W� H��1�A�u �x��S��� � �8���A�u � H�ӣ H��1��J�1�1�1�D�� ����H��t&���8�V��A�u � H�H� H��1�� �L� �� A�� �'���f. � ��8H�����L�-"�� � H��� H��1�A�u ����� �S�8����A�u � H�m� H��1����C��� D A�u H��� � �s��$���f D ��8H�����L�-��� � H�.� H��1�A�u �8����� ���8�T��A�u � H��� H��1�� ���� D ��8H���!��L�-2�� � H��� H��1�A�u ������ �c�8����A�u � H��� H��1����S���L�-ޘ� H�C� � 1�A�u �����A�u H�#� � 1��c��R���L�-��� H�S� � 1�A�u �@��[���A�u H�3� � 1��$������:��������H��� ��� � � �UH�=�� H��AWAVAUATSH�� dH�%( H�E�1��M���H���` H��`���L�%�I Dž8��� H��0���L��@���H��0���1�E�,$E1ɹ M�t$�����fo�� �H�A�����L���* )�P���D��@���DžD���� L��H���Džh���� �Ȅ��M��D�� ��<���A��H��H�b�� H�c� �01�� �A�|$ tr���tqH�>�� H��� � �01������~ ��<���肇��I��H�I L9�� ���H�E�dH+%( uW��8���H�Ĩ [A\A]A^A_]� � ��~�H�͖� H�8� � �01��p�Dž8��������Dž8���������s��� � �U�����H�=� H��H��dH�%( H�E�1�����H���� �H�E�dH+%( u�1���#��� � �UH��ATA��SH��H�=O�� dH�%( H�E�1��3���H� T�� ���~U��u`� H�V H�5 1���� � ���� ����u-H�E�dH+%( unH��[A\]� D � ������u2f�� E��t�H�E�dH+%( u6H��[A\]���f � H���� �8 uċ��x����P����z����+���ff. � � �UH��H��dH�%( H�E�H�h�� �8t#H�E�dH+%( u H�=-�� ���}�� � @���O������ȍ�� � � �UH��ATL��`���L��H�� dH�%( H�E�1��a��� L�����1�1�L���(|��H�E�dH+%( uL�e����^���ff. � � �UH��ATL��`���L��H�� dH�%( H�E�1������ L�����1�L�� �{��H�E�dH+%( uL�e������f. � �� �UH��H��dH�%( H�E�1�H�E�dH+%( u��诌��ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u���o���ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���-���ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( uH���� H� H� ������� �UH��H��dH�%( H�E�1�H�E�dH+%( uH��� H� H�@��蠋��� �UH��H��AUI��� ATI��H�}�L��H��dH�%( H�E�1������x3H�}�誌��H�}��{��H�E�dH+%( u.H��A\A]]� � H�є� L��L�� H�8�f��������ff. � @ � �UH��H��� H��X���H��`���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%( H��H���1�H�EH��0���Dž0��� H��8���H��P���H��@���Dž4���0 �?��H��H���dH+%( u���F���f D � �UH��ATI��H��dH�%( H�E�1����H�E�dH+%( u L��L�e���O������f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( uH���� H� H�@��谉��� �UH��ATI��H��� H��H���H��P���H��X���L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�dH�%( H��8���1��;��H�EH�� ���L��H��(���H��@���H��0���Dž ��� Dž$���0 ����H��8���dH+%( uL�e������f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u��诈��ff. � @ � �UH��H��H�OdH�%( H�E�H��HGH�GH9�rCL�G1�I�D0�I��I��H�H�GH�E�dH+%( u,H�|�� H� H�@��f. � H�E�dH+%( u������f. � � �UA� H��H��dH�%( H�E�1�H��H�G H��H��H�w IF�H��O(fHn�H���� fl�H� GH� H��tH�U�dH+%( u�� D H�E�dH+%( u��肇��f�� �UH��H��dH�%( H�E�H���� H� H�@H��tH�U�dH+%( u��f�H�E�dH+%( u���*���f. � � �U� H��AUI��� ATI��H�=� SH��H� ��� dH�%( H�E�1�H� �j�H�;L��L�� ���H�E�dH+%( u H��1�[A\A]]�覆��f D � �UH��AUATSH��dH�%( H�E�H�Ӓ� �8 u9H� �� I��I��� � H�=� H� ���H�;L��L�� ���H�E�dH+%( u H��1�[A\A]]�� ���ff. � �� �UH��H��� H��X���H��`���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%( H��H���1�H�EH��0���Dž0��� H��8���H��P���H��@���H��8� Dž4���0 �H��H���dH+%( u���R���f�� �UH��H��� H��X���H��`���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%( H��H���1�H�9�� �: u>H�EH��0���Dž0��� H��8���H��P���H��@���H��7� Dž4���0 �PH��H���dH+%( u��腄�� D � �UH��H��dH�%( H�E�H��7� H9�7� u H�=�7� 1�H�U�dH+%( u�� D ��������,���ff. � �� �UH��H��dH�%( H�E�1�H9=N7� u$H�U7� H�>7� 1�H�U�dH+%( u �� ��������̃��f. � f�� �UH��H��dH�%( H�E�H�G@H�U�dH+%( u��荃��ff. � f�� �UH��H��dH�%( H�E�H�GHH�U�dH+%( u���M���ff. � f�� �UH��H��dH�%( H�E�H�GPH�U�dH+%( u��� ���ff. � f�� �UH��H��dH�%( H�E�H�GXH�U�dH+%( u���͂��ff. � f�� �UH��H��dH�%( H�E�H�G`H�U�dH+%( u��荂��ff. � f�� �UH��H��dH�%( H�E�H��� H� H�U�dH+%( u���G��� � � �UH��H��dH�%( H�E�1���� H�U�dH+%( u��� ���f � � �UH��H��dH�%( H�E�H�GhH�U�dH+%( u���́��ff. � f�� �UH��H��dH�%( H�E�H�GpH�U�dH+%( u��荁��ff. � f�� �UH��H��dH�%( H�E�H�GxH�U�dH+%( u���M���ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1��� ���ff. � f�� �UE1�H��H��dH�%( H�E�H�� H9GtH�E�dH+%( u �D��� H9Fu㋆� 9�� A����裀�� � �UI��H��SH��� H��P�����t)�p���dH�%( H��8���1�H�EH�_H�?H��(�����P���L��H��@����@0H��H��0���� Dž$���0 Dž ��� �گ���S�Hc�H9�M�H��8���dH+%( uH�]��������� �UH��SH��� H��P���H��X���L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�dH�%( H��8���1�H�_H�EH�?H��(���I��H��@���H������ H��L�� ���Dž ��� Dž$���0 H��0����u���S�Hc�H9�M�H��8���dH+%( uH�]������� �UH��SH����� dH�%( H�E�1���u�_|H���� �x tKH��p����x) H��`���� H��uVf D H9�tH9�� uH� ��H��u� � �W|9�L�H�?觉��9�M�H�U�dH+%( u-H�]��� D H9�t�H9�� u�P H� ��H��u���A~���� �UH��H��dH�%( H�E�H�G@H�U�dH+%( u��� ~��ff. � f�� �UH��H��H� ��� dH�%( H�E�1��y t8H��� L��� � H�?I98w H�����rH��� 1�H9�� tf�H�U�dH+%( u<�� � f�� tހy t�H��@ H�J�� H+�@ �R(��uH��H���P}��UH��AWE��AVI��AUI��ATSH��H��h�EH�U�L�M�L��� �E�dH�%( H�E�1�H�H�E�H�GH��x���H���� �x �< �E� I��$p���� I9�$H����* � �0��H���� I��$p���L��H�E�H�u�H�u�L� ��H�}�H�u�H�GA��� �GH�6�� �x �E��@��E��� H�E�H��H�E�I9�$H����� �E�H�u�E1�L�m�H�@H��H�E�D��M��M��I�݉��; � ��L�U�L��L��1�A��I�UHc�IM H)�I�UA�I��L9u��� H���� I�>�x) t ��� ��t}�A�FI�N�� �}�u�f��t H���� f��H*�f���*��^�H�M���L��L�� ��I�UHc�IM H)��m���f D H�}�� k��H�E�I�E H��x���I�EH�E�dH+%( �* H��hD��[A\A]A^A_]� � H�M��o��f�H���v���H�M�H���� f��H*��Y� H���� f���H*��^��=����H�ʃ�f�H��H ��H*��X�����f��E� � ���� � H��H��H�E��7��� � A��$P���� ���I��$p���H��t9I��$`���H�U��&f D H9�� u H��� H� H��H�J�H��tH9�u�I�E0L�`ЋE�M9��� ��H�}�L��p����E�H�@D�}�H��M��L�e�H�]�H�� @ I��� L�u�I9tXI��L9�u� � I�W0L�z�M9�u�H�]�L��p���D�}��V��� � A��$P���� ��OȉM�Hc���� L��A��I�FA��� A�F�f � H��f��H��H ��H*��X��h���f�H�ʃ�f�H��H ��H*��X��.������E�����E1������ y��f. � � �UH��H��AUATI��SH����� dH�%( H�E�1���u�_|H�~�� �x tIH��p����x) H��`���� H��ut @ H9�tH;�� uH� ��H��u� � �Q|9�L�L�)L��范��H�U�dH+%( uO9�I�t$I�<$M��M�H��H��; [A\��A]1�]�"���f�H9�t�H;�� u���P H� ��H��u��� x��f � � �UH��AWI��AVAUATSH��H��(H���� H�NxdH�%( H�E�1�H�sxD��( E��t �z �q � H9�r(H�����w 1��z tI��� H��p���H9�H���t'H�U�dH+%( �� H��([A\A]A^A_]� D Lc�P���A��~̾ L��设��� L��I��螾��I��M���� H���� I�G0H��0I9�t6 @ H��� H��H�����X���+�� H�HxH�@0Hc�I� �H��0I9�u�H�C0H��0H9�t;f � H��� H��H�����X���+�� H�HxH�@0Hc�I� �H��0H9�uθ � � wvH��L9�t}I�<�I9<�s� L��H�E��f��L���f��H�E�����f � 1�H9�I��� � ����H9�C�H��p���H9�H���t$Hc���� @ H������ � 1�� @ Lc�P���A��~�E��~�E9�}ž L���U��9���� L��I���)���M��U�I��� H���� I�G0H��0I9�t7 @ H��� H��H�����X���+�� H�HxH�@0Hc�I�L� H��0I9�u�H�C0H��0H9�t2H��� H��H�����X���+�� H�HxH�@0Hc�I� �H��0H9�u�IcԸ I�|� I9<�r+H�����w"� A9�t I�|� I9<�r/w4H��I9�u�1�L��H�E�L�E��d��H�}��d��H�E��?���� ��H��������t��L��L�E�E1�U��Wd��H�}��Nd��HcE�E1��L��E1��:d��L��E1��/d��1����� � � �UH��AWI��AVAUATSH��H��(H���� H�NXdH�%( H�E�1�H�sXD��( E��t �z �q � H9�r(H�����w 1��z tI��� H��p���H9�H���t'H�U�dH+%( �� H��([A\A]A^A_]� D Lc�P���A��~̾ L������� L��I�����I��M���� H���� I�G0H��0I9�t6 @ H��� H��H�����X���+�� H�HXH�@0Hc�I� �H��0I9�u�H�C0H��0H9�t;f � H��� H��H�����X���+�� H�HXH�@0Hc�I� �H��0H9�uθ � � wvH��L9�t}I�<�I9<�s� L��H�E��zb��L���rb��H�E�����f � 1�H9�I��� � ����H9�C�H��p���H9�H���t$Hc���� @ H������ � 1�� @ Lc�P���A��~�E��~�E9�}ž L���U�虹��� L��I��艹��M��U�I��� H���� I�G0H��0I9�t7 @ H��� H��H�����X���+�� H�HXH�@0Hc�I�L� H��0I9�u�H�C0H��0H9�t2H��� H��H�����X���+�� H�HXH�@0Hc�I� �H��0H9�u�IcԸ I�|� I9<�r+H�����w"� A9�t I�|� I9<�r/w4H��I9�u�1�L��H�E�L�E���`��H�}���`��H�E��?���� ��H�������� q��L��L�E�E1�U��`��H�}��`��HcE�E1��L��E1��`��L��E1��`��1����� � � �UH��AWI��AVAUATSH��H��(H�V}� H�N`dH�%( H�E�1�H�s`D��( E��t �z �q � H9�r(H�����w 1��z tI��� H��p���H9�H���t'H�U�dH+%( �� H��([A\A]A^A_]� D Lc�P���A��~̾ L���n���� L��I���^���I��M���� H���� I�G0H��0I9�t6 @ H��� H��H�����X���+�� H�H`H�@0Hc�I� �H��0I9�u�H�C0H��0H9�t;f � H��� H��H�����X���+�� H�H`H�@0Hc�I� �H��0H9�uθ � � wvH��L9�t}I�<�I9<�s� L��H�E���^��L����^��H�E�����f � 1�H9�I��� � ����H9�C�H��p���H9�H���t$Hc���� @ H������ � 1�� @ Lc�P���A��~�E��~�E9�}ž L���U����� L��I�����M��U�I��� H���� I�G0H��0I9�t7 @ H��� H��H�����X���+�� H�H`H�@0Hc�I�L� H��0I9�u�H�C0H��0H9�t2H��� H��H�����X���+�� H�H`H�@0Hc�I� �H��0H9�u�IcԸ I�|� I9<�r+H�����w"� A9�t I�|� I9<�r/w4H��I9�u�1�L��H�E�L�E��P]��H�}��G]��H�E��?���� ��H��������im��L��L�E�E1�U��]��H�}��]��HcE�E1��L��E1��\��L��E1���\��1����� � � �UH��AWI��AVAUATSH��H��(H��y� H�NpdH�%( H�E�1�H�spD��( E��t �z �q � H9�r(H�����w 1��z tI��� H��p���H9�H���t'H�U�dH+%( �� H��([A\A]A^A_]� D Lc�P���A��~̾ L���γ��� L��I��辳��I��M���� H���� I�G0H��0I9�t6 @ H��� H��H�����X���+�� H�HpH�@0Hc�I� �H��0I9�u�H�C0H��0H9�t;f � H��� H��H�����X���+�� H�HpH�@0Hc�I� �H��0H9�uθ � � wvH��L9�t}I�<�I9<�s� L��H�E��:[��L���2[��H�E�����f � 1�H9�I��� � ����H9�C�H��p���H9�H���t$Hc���� @ H������ � 1�� @ Lc�P���A��~�E��~�E9�}ž L���U��Y���� L��I���I���M��U�I��� H���� I�G0H��0I9�t7 @ H��� H��H�����X���+�� H�HpH�@0Hc�I�L� H��0I9�u�H�C0H��0H9�t2H��� H��H�����X���+�� H�HpH�@0Hc�I� �H��0H9�u�IcԸ I�|� I9<�r+H�����w"� A9�t I�|� I9<�r/w4H��I9�u�1�L��H�E�L�E��Y��H�}��Y��H�E��?���� ��H���������i��L��L�E�E1�U��wY��H�}��nY��HcE�E1��L��E1��ZY��L��E1��OY��1����� � � �UH��AWI��AVAUATSH��H��(H�v� H�s@dH�%( H�E�1�I�O@D��( E��t �z �q � H9�r(H�����w 1��z tI��� H��p���H9�H���t'H�U�dH+%( �� H��([A\A]A^A_]� D Lc�P���A��~̾ L���.���� L��I��� ���I��M���� H���� I�G0H��0I9�t6 @ H��� H��H�����X���+�� H�H@H�@0Hc�I� �H��0I9�u�H�C0H��0H9�t;f � H��� H��H�����X���+�� H�H@H�@0Hc�I� �H��0H9�uθ � � wvH��L9�t}I�<�I9<�s� L��H�E��W��L���W��H�E�����f � 1�H9�I��� � ����H9�C�H��p���H9�H���t$Hc���� @ H������ � 1�� @ Lc�P���A��~�E��~�E9�}ž L���U�蹮��� L��I��詮��M��U�I��� H���� I�G0H��0I9�t7 @ H��� H��H�����X���+�� H�H@H�@0Hc�I�L� H��0I9�u�H�C0H��0H9�t2H��� H��H�����X���+�� H�H@H�@0Hc�I� �H��0H9�u�IcԸ I�|� I9<�r+H�����w"� A9�t I�|� I9<�r/w4H��I9�u�1�L��H�E�L�E��V��H�}��V��H�E��?���� ��H��������)f��L��L�E�E1�U���U��H�}���U��HcE�E1��L��E1��U��L��E1��U��1����� � � �UH��AWI��AVAUATSH��H��(H�vr� H�NhdH�%( H�E�1�H�shD��( E��t �z �q � H9�r(H�����w 1��z tI��� H��p���H9�H���t'H�U�dH+%( �� H��([A\A]A^A_]� D Lc�P���A��~̾ L��莬��� L��I���~���I��M���� H���� I�G0H��0I9�t6 @ H��� H��H�����X���+�� H�HhH�@0Hc�I� �H��0I9�u�H�C0H��0H9�t;f � H��� H��H�����X���+�� H�HhH�@0Hc�I� �H��0H9�uθ � � wvH��L9�t}I�<�I9<�s� L��H�E��S��L����S��H�E�����f � 1�H9�I��� � ����H9�C�H��p���H9�H���t$Hc���� @ H������ � 1�� @ Lc�P���A��~�E��~�E9�}ž L���U������ L��I��� ���M��U�I��� H���� I�G0H��0I9�t7 @ H��� H��H�����X���+�� H�HhH�@0Hc�I�L� H��0I9�u�H�C0H��0H9�t2H��� H��H�����X���+�� H�HhH�@0Hc�I� �H��0H9�u�IcԸ I�|� I9<�r+H�����w"� A9�t I�|� I9<�r/w4H��I9�u�1�L��H�E�L�E��pR��H�}��gR��H�E��?���� ��H��������b��L��L�E�E1�U��7R��H�}��.R��HcE�E1��L��E1��R��L��E1��R��1����� � � �UH��AWI��AVAUATSH��H��(��� ��� dH�%( H�E�1�H��n� D��( E��t �z �m � H9�w(H�����r 1��z tI��� H��p���H9�H���t+H�U�dH+%( �� H��([A\A]A^A_]�f � Lc�P���A��~Ⱦ L������ L��I���֨��I��M���� H���� I�G0H��0I9�t8 @ H��� ��� H�@0H��H�����X���H��0+�� Hc�I�<�I9�u�H�C0H��0H9�t; � H��� ��� H�@0H��H�����X���H��0+�� Hc�I�<�H9�u̸ � D wnH��L9�tuI� �I9 �s� L��H�E��RP��L���JP��H�E������H9�I��� �H9ι F�H��p�����H9�H���t'Hc���� � H������ � 1�� @ Lc�P���A��~�E��~�E9�}¾ L���U��y���� L��I���i���M��U�I��� H��� I�G0H��0I9�t9 @ H��� ��� H�@0H��H�����X���H��0+�� Hc�I�t� I9�u�H�C0H��0H9�t:f D H��� ��� H�@0H��H�����X���H��0+�� Hc�I�4�H9�u�IcԸ I�t� I94�r+H�����w"� A9�t I�t� I94�r/w4H��I9�u�1�L��H�E�L�E���N��H�}��N��H�E��9���� ��H���������^��L��L�E�E1�U��N��H�}��N��HcE�E1��L��E1��pN��L��E1��eN��1�� ���ff. � � �UH��AWI��AVAUATSH��H��(H�&k� H�N@dH�%( H�E�1�H�s@D��( E��t �z �q � H9�r(H�����w 1��z tI��� H��p���H9�H���t'H�U�dH+%( �� H��([A\A]A^A_]� D Lc�P���A��~̾ L���>���� L��I���.���I��M���� H���� I�G0H��0I9�t6 @ H��� H��H�����X���+�� H�H@H�@0Hc�I� �H��0I9�u�H�C0H��0H9�t;f � H��� H��H�����X���+�� H�H@H�@0Hc�I� �H��0H9�uθ � � wvH��L9�t}I�<�I9<�s� L��H�E��L��L���L��H�E�����f � 1�H9�I��� � ����H9�C�H��p���H9�H���t$Hc���� @ H������ � 1�� @ Lc�P���A��~�E��~�E9�}ž L���U��ɣ��� L��I��蹣��M��U�I��� H���� I�G0H��0I9�t7 @ H��� H��H�����X���+�� H�H@H�@0Hc�I�L� H��0I9�u�H�C0H��0H9�t2H��� H��H�����X���+�� H�H@H�@0Hc�I� �H��0H9�u�IcԸ I�|� I9<�r+H�����w"� A9�t I�|� I9<�r/w4H��I9�u�1�L��H�E�L�E�� K��H�}��K��H�E��?���� ��H��������9[��L��L�E�E1�U���J��H�}���J��HcE�E1��L��E1���J��L��E1��J��1����� � � �UH��AWI��AVAUATSH��H��(H��g� H�NHdH�%( H�E�1�H�sHD��( E��t �z �q � H9�r(H�����w 1��z tI��� H��p���H9�H���t'H�U�dH+%( �� H��([A\A]A^A_]� D Lc�P���A��~̾ L��螡��� L��I��莡��I��M���� H���� I�G0H��0I9�t6 @ H��� H��H�����X���+�� H�HHH�@0Hc�I� �H��0I9�u�H�C0H��0H9�t;f � H��� H��H�����X���+�� H�HHH�@0Hc�I� �H��0H9�uθ � � wvH��L9�t}I�<�I9<�s� L��H�E�� I��L���I��H�E�����f � 1�H9�I��� � ����H9�C�H��p���H9�H���t$Hc���� @ H������ � 1�� @ Lc�P���A��~�E��~�E9�}ž L���U��)���� L��I������M��U�I��� H���� I�G0H��0I9�t7 @ H��� H��H�����X���+�� H�HHH�@0Hc�I�L� H��0I9�u�H�C0H��0H9�t2H��� H��H�����X���+�� H�HHH�@0Hc�I� �H��0H9�u�IcԸ I�|� I9<�r+H�����w"� A9�t I�|� I9<�r/w4H��I9�u�1�L��H�E�L�E��G��H�}��wG��H�E��?���� ��H��������W��L��L�E�E1�U��GG��H�}��>G��HcE�E1��L��E1��*G��L��E1�� G��1����� � � �UH��AWI��AVAUATSH��H��(H��c� H�NPdH�%( H�E�1�H�sPD��( E��t �z �q � H9�r(H�����w 1��z tI��� H��p���H9�H���t'H�U�dH+%( �� H��([A\A]A^A_]� D Lc�P���A��~̾ L������ L��I�����I��M���� H���� I�G0H��0I9�t6 @ H��� H��H�����X���+�� H�HPH�@0Hc�I� �H��0I9�u�H�C0H��0H9�t;f � H��� H��H�����X���+�� H�HPH�@0Hc�I� �H��0H9�uθ � � wvH��L9�t}I�<�I9<�s� L��H�E��jE��L���bE��H�E�����f � 1�H9�I��� � ����H9�C�H��p���H9�H���t$Hc���� @ H������ � 1�� @ Lc�P���A��~�E��~�E9�}ž L���U�艜��� L��I���y���M��U�I��� H���� I�G0H��0I9�t7 @ H��� H��H�����X���+�� H�HPH�@0Hc�I�L� H��0I9�u�H�C0H��0H9�t2H��� H��H�����X���+�� H�HPH�@0Hc�I� �H��0H9�u�IcԸ I�|� I9<�r+H�����w"� A9�t I�|� I9<�r/w4H��I9�u�1�L��H�E�L�E���C��H�}���C��H�E��?���� ��H��������S��L��L�E�E1�U��C��H�}��C��HcE�E1��L��E1��C��L��E1��C��1����� � � �UH��H��H��H��M��H��H��dH� %( H�M���� D�U��u�H|H�(`� H�xH u1E1�A��A��E�D�H�E�dH+%( u4D�UL������� D H�E�dH+%( uD�UA� L��������S���� �UL� ��L��� H� v��H��H��dH�%( H�E�1�j�Yo��H�U�dH+%( u����R�� � �UL� ���L�P� H� ���H��H��dH�%( H�E�1�j� o��H�U�dH+%( u���sR�� � �UL� t��L� � H� V��H��H��dH�%( H�E�1�j�n��H�U�dH+%( u���#R�� � �UL� $��L�� H� ���H��H��dH�%( H�E�1�j �in��H�U�dH+%( u����Q�� � �UL� ���L�W H� v��H��H��dH�%( H�E�1�j �n��H�U�dH+%( u���Q�� � �UL� ���L�� H� ���H��H��dH�%( H�E�1�j��m��H�U�dH+%( u���3Q�� � �UL��� H� ]��H��H��L� Y� dH�%( H�E�1�j�ym��H�U�dH+%( u����P�� � �UL� ���L�w� H� ���H��H��dH�%( H�E�1�j�)m��H�U�dH+%( u���P�� � �UL�.� H� }��H��H��L� gX� dH�%( H�E�1�j��l��H�U�dH+%( u���CP�� � �UL� D��L��� H� ���H��H��dH�%( H�E�1�j�l��H�U�dH+%( u����O�� � �UL��� H� ���H��H��L� �W� dH�%( H�E�1�j�9l��H�U�dH+%( u���O�� � �UL� ���L�7� H� ��H��H��dH�%( H�E�1�j��k��H�U�dH+%( u���SO�� � �UL��� H� ���H��H��L� 'W� dH�%( H�E�1�j�k��H�U�dH+%( u���O�� � �UL� ��L��� H� &��H��H��dH�%( H�E�1�j�Ik��H�U�dH+%( u���N�� � �UL�N� H� ���H��H��L� �V� dH�%( H�E�1�j�j��H�U�dH+%( u���cN�� � �UH��H��dH�%( H�E�H��Z� D�U�x uV��� L�H�v��DG|H�U�dH+%( uMH� �] D�H�� L��H�ML�� 1�H�������7�� � H�E�dH+%( u D�U��Gj����M��f�� �UL� ���L�W� H� &��H��H��dH�%( H�E�1�j��7��H�U�dH+%( u���sM�� � �UL�� H� ���H��H��L� GU� dH�%( H�E�1�j�7��H�U�dH+%( u���#M�� � �UH��ATSH��H� �U� fDoa� dH�%( H�E�1�fo*� fDo 1� H�� fHn�fDoL� H��� ��fLn�H��� fHn�fD��f�H��f�- � fEl�fl� fo�fo��o`hH fb�fj�fA��fA8(�fA8(�fo�fDo�f��f��@�fo�fA��fl��8����oX�fE��f8)�fDo�fDl�f8�fAo�f8)��H���fA8�X�H9��i���H�� �� tpH�!V� H�8蹸����u=L�%�X� A�|$ �� 1���R��A�|$ �� A�|$ ugA�|$ u7 � H�E�dH+%( �� H��[A\]� @ D� �f D H�E�dH+%( �� H��� [A\]�sR�� � �fR��A�|$ t��� @ � �NR��� �DR��H��S� �8 �U���� �*R��� � R���<��� � �R��H��� 1�H��Q��A�|$ ������J��f. � � �UfHn�H�VXH��H��dH�%( H�E�1�H�GH�WfH:"�FXH�H�E�dH+%( u���`J��� �UH�OH�VhfHn�H��H��dH�%( H�E�1�H�GH�WfH:"�FhH�H�E�dH+%( u��� J��ff. � �� �UH�OH�VhH��H��dH�%( H�E�1�H�GfHn�H�PfH:"�FhH�WH�E�dH+%( u���I��ff. � � �UH��AWAVAUATSH��(dH�%( H�E�H��S� H�8�O������� L�-�P� I�E H�L�`�L�y�L9��� H� �Q� L�5�� �0 � L��H��SH��tM�4$I�GXM��H�P�I�GXL9�t[I��fHn�L��H��� fl�)E��� ��t�I�D$`I�T$XfoM�H�BH�I�D$PAL$XH��t�L����f. � H�E�dH+%( uH��([A\A]A^A_]��H��ff. � f�� �UH��AVAUATL�gSH��dH�%( H�E�H�GI9��| I��H�X��f D H�ChH�X�I9�t`H�{( uH�{ t�I�E L�p�I9�t"H�CHH��t_L��H��Є�u�I�FXL�p�I9�u�H�='O� H����� � H�ChH�X�I9�u�H�E�dH+%( u?H��[A\A]A^]� � I�FXH�P�I9�t�H�BXH�P�I9�u�H�=�N� H��臟����G��� �UH��AVAUATSH��dH�%( H�E�H�H9�t;I��H�X�L�oI�D$L�p�I9�tYH�CHH��t6L��H��Є�tZH�CXH�X�I9�u�H�E�dH+%( u\H��[A\A]A^]ÐI�FhH�P�I9�t H�BhH�P�I9�u�H�=N� H���ǣ��� D I�FhL�p�I9�u�H�=�M� H��褣����F��ff. � f�� �UH��ATI��SH��dH�%( H�E�H�H�H�x�H�Z�L9�u �^ @ H��H��H�O`fHn�H�Ghfl�H�JH�H�WhGXfHn�H�Gpfl�H�BH�H�GPGhH��t��H�SXH�CXH�J�L9�u�I�D$I��H�0H�x�H�^�I9�u �a H��H��H�OXH�W`H�wXfHn�H�Qfl�H� H�OhH�WpGXfHn�fl�H�QH� H�GPGhH��t��H�ChH�P�H�ChL9�u�H�E�dH+%( u H��[A\]��uE�� D � �UH��AWAVAUATSH��8H��H dH�%( H�E�1�H�H9��� I��H�X�A� E1�L�u��5 E��A�D$L��L��DD�H��E1��SI��H A�H�CXH�X�H9�t>�{x u�H����I����t�L��H���g����u�H�CXI��H H�X�H9�u�f � H��K� ���~�B,��u$H�E�dH+%( u"H��8D��[A\A]A^A_]� A����f�E1���fD��f D � �UH��AWAVAUATSH��8H��H dH�%( H�E�1�H�H9��� I��H�X�A� E1�L�u��> H���H����u;E��A�D$H��L��DD�L���SA�H�CXH�X�I9�H tE1�H��蝞����t�D��H�U�dH+%( uH��8[A\A]A^A_]�1����C��ff. � @ � �UH��AUI��ATI��H��dH�%( H�E�1��6�����uZL���JH����u/A��$� w$A��$� H�L� Hc�H�>��f�A�D$| H�E�dH+%( uSH��A\A]]�f D H�E�dH+%( u4H��L��L��A\A]]酨�� D A�D$| � D A�D$| ��B��� �UH��AWAVAUATI��SH��H��H dH�%( H�E�1�H�H9�t'H�X�f D H��L���L��H�CXH�X�I9�$H u�M��$P M��$P M9�t>f D I�FM�nH�X�I9�t � H��L���EL��H�CXH�X�I9�u�M�6M9�u�H�E�dH+%( uH��[A\A]A^A_]���A��ff. � f�� �UH��AUATSH��L�% I� dH�%( H�E�1�I�$L9�t=H�X�L�m��f D H�CXH��H�X�L9�t � L���B���H�}Љ�� �?,t�H�E�dH+%( u H��[A\A]]��TA�� @ � �UH��AWAVAUATSH��8H�}�H�u�dH�%( H�E�H��M� �x �) L�&L9�� H��H��H�E�I��$� H�E�H�E�H�@L�x�H9E��� I��$� @ L���E����tH�u�L���hc������ E�wxE��uL���E��A�Ƅ��3 M��$� L9��� A��� �f � M�m I9��� A9EPu�L���UB��H���" E��uA�ET I�uH�xXM�EI�}I�U H�p`L�@XH�>I�u(H�xhI�}(H�PhH�ppH�>I�GhL�x�H9E��*���M�$$L;e����1�H�U�dH+%( �� H��8[A\A]A^A_]� � �X �v���I��H���� A��� E�uTI�}A�EP�ґ��I��$� fHn�A��$� M��$� fH:"�AE L�(����H�u�L���b����A�����I�$H9E��O��� H� H9E�u��>���������6����?��f. � �UH��AWAVAUATI��SH�� H��X���D�m� H��h���H� ) ��d���D��`���L��P���dH�%( H�E�1�HDžx��� �9����E��~.E1�L�5' � L�� L��1��~9��A���E9�u�Hc�H��& ��d���tH�� � L��1��J9��H�HË�`������� L�53� � L��1�L��� 9��H��P���H��X���L��Lc��.��L�� L��H�I�1���8��L�Lc�I� D H��h���1ɺ H�������&J��I��H�tJ� �x �� L��L���wB��� L�����H��x����N-��H�E�dH+%( �� H�Ĉ L��[A\A]A^A_]�f D H� �' H� k L��1�� �C8��Lc�I��X��� � H��h���H������1��@ H���SU��L��1�I��H��x���H��� � �Ä��L�5� ��LI�x����+�����<�� � UH��AWAVAUI��ATSD��H�� H�EH��P���� H��X���D�}H��& ��l���D��h���H��H���dH�%( H�E�1�HDžx��� �a7��A��E��~<D��E1���d���L�=�$ D��A��L��� L��1��.7����A�A9�u㋝d�����l���Mc�~~��L�=7& L�5�i ��d������� ���h���H��� ��rH�T$ � L��1���6��H�I�9�d����� L��L�� L��1����6��H�I�9�l���u�H��X���1ɺ H��������G��I��H�&H� �x �� L��L���)@��� L��謂��H��x���� +��H�E�dH+%( �G H�Ę L��[A\A]A^A_]� � L�5 � � L��1�L���5��H��H���H��P���L��Hc��+��L�� L��H�H�1���5��L�Lc�I��'���f � H��X���H������1��@ H����R��L��1�I��H��x���H� � � �C���L�5q� ��LI�x������ D E1�L�5$ H� h � ��h���H��" D��sH��� � L��1�A���5��L��H�ھ H�L��I�1��4��H�I�D9�l���u��T�����9���UH��AWE��AVE��AUI��H��ATA��SH��H�� H�����D����dH�%( H�E�1��x-��H�����H�����A�D$��Ɖ����� ���D�����Dž�� ��D��Dž���� ����H����� �։�������HDž8��� HDž(��� �b H�����H�G�H��(���H�����H+G@H+G8H������G,�������G0�� ����/���H���H���O H��" � L��1��3����E��~+E1� � H� ! L��1�A��� �3���E9�u�Hc�E��~OE1�D��0���E��D���� E��H�u� rH��" � L��1�A���A3��H�H�E9�u�D��0���H�eq � L��1��3��H��8���H�Hc�H�H��0���H�����H�X�H��8H�� ���H9�t_E1�D��8���E��D����� ��8���E��D��H��H��(���E��L��A��P���������YH�H�0���^H;� ���u�D��8���H�a>� �x �� ���t=H����������E��A�L$D�������H�����H�� D �����8 � ��������A�L$E��H�����D����D ����H�P@H�p L��� ���H�5�=� H�0���������H��8���������9Ft H���H�����H����� �����H��=� �x t[H�E�dH+%( �� H��8���H�e�[A\A]A^A_]�f D H�Y=� �x uH����� ���������!�������H�����H��t�H�����H9�t�H��@���1�� H�=vs� H���H�H�U��g���H��<� �x8u+H��(��� t!H��(���H� H��t�@p+����E��/���AVD�����E1�D����������H��r� L��A������H�8���XZ���5��ff. � �UH��AWI��AVI��AUATI��H��SH�� H�����dH�%( H�E�1��5)��H�� ���H��tH��H��莋��H���) H�<� E1�Dž��� H�����L���x LD������(��Dž�� H�����H����� L������Dž ��� HDž(��� Dž ��� HDž� �� H�����H�G�H���H������H+G@H+G8H�������G0G,����͊��H����H���- �� ���������H�� � L��1��H/����E��t*E1�f D H�� L��1�A��� � /���E9�u�H�(� L��1�Hc۾ �.��H�3m � L��Lc�1���.��I�L�(���Hc�J�;H��(���H�����H�X�H��8H�����H9�tpE1�L��D��$���M��E��L���I�� D ��$���H��E��H�ڋ� ���L��M��L��PA���W�YH�H�(���^H;����u�L��D��$���M��I��H������x �� H�����E��L��L��D����� H�� �,���H�����H�(����� ���H��(����� ���;Ft H����H�����H����� ����H������x �� �����1��(����= H�U�dH+%( �� H�e�[A\A]A^A_]�f�H�����E�� L��D����H�P@H�p �z���H�����H�(����� ���H��(����� ���9F�J���H������x �f���H������H���V���I9��M���H��0���1�� H�=?o� H���H�H�������$���H������x8u.H��� t$H���H� H��t�@p+������������H��H�fn� M��1�AUE1�L���t�����H�(���X1�Z�(�������H��j � L���S,���Hc����f � H������x uH������ �����Dž�� Dž ��� ���H�C@HC8H;��������H�s�H��H��8H��(���H������H9��� H�5�7� E1�1�Dž��� L���L�=. Dž$��� Dž ��� H�����f D �������uH��:� H�: �� H�� � L���� �Y+����E��� E1� L��� L��1��6+��A���E9�u�H�H� L��1�E1�� � ���� +��H�4 � L��؉� ���1���*���� @ L��� L��1���*��A���E9�u�H�Ʊ L��1�A��� � ����*���H��(���1ɺ H��������;��H�A] � L��H��1��v*���H�%<� �x �� H��h � L��1��M*��H�������$���؉� �����$���;Bt*� H��(��������H�H��(���H;������r����� ���L��������L�� ���H�����I�� ��� � 1���)����E��t'E1� � L��� L��1��)��A���E9�u�� ������H��(���1�1�L���F�������H� ;� H�H������:s����zy�����zm� ��������� L��1�� ���H�M� �$)��H�L � L��؉� ���1��)�����4���H��4� E1�Dž��� H���������-��f. � UH��AWAVAUATE1�SH��H dH�%( H�E�1�H���� L�6I��H��M��� I�H������H���� H� H������H���" H� H������H���� L�8M��� M�M���� I�1L�������_���L������I��M�AI��M9�t~L������M��M��I��H������L��f D H�{ ��� H��H������1ɺ �49��H�� � L��H��1��'��H�H�I�L9�u�M��H������M��L������M�GI��M9�t^H������L��M��I� ��� L��H������1ɺ �8��H�|� � L��H��1��C'��M�?H�I�I9�u�H������H������L�xL�HM9�t\H������L�ːI� ��j L��H������1ɺ �L8��H� � � L��H��1���&��M�?H�I�I9�u�H������H������L�@L�xM9�tdH������L��M��f D I� ��� L��H������1ɺ ��7��H��� � L��H��1��[&��M�?H�I�L9�u�H������H������L�@L�xM9�tdH������L��M��f D I� ��J L��H������1ɺ �\7��H� � � L��H��1���%��M�?H�I�L9�u�H������M�~I��M9�tLf�I� ��� L��H������1ɺ �6��H��� � L��H��1��%��M�?H�I�M9�u�L�sH��I9�tKL�=�� f�I�~ �wfL��H������1ɺ �6��L��� L��H��1��+%��M�6H�I�I9�u�H�E�dH+%( �� H��H L��[A\A]A^A_]�f D M�6I9�u���f D M�?M9������Y��� � M�?I9��������� � M�?L9�� ����Q��� � M�?I9��|������ � M�?I9����9��� � H�L9��d�������R)��f�UH��AWAVAUATSH��X H������dH�%( H�E�H��5� H�PHH�g� H��HE�E1�H������H���N H�I��� H������H���� H� H������H��� H� H������H���{ H� H������H���� L�(M���K I�U H���� H�2H�������0���H������H��I��L�zL�Z��M9��� H������L������M��A��H������L�ېI� �wIH������1ɺ L���4��E��� L��H� b HD�����I��1�H��� E1���"��H�I�M�?I9�u�M��L������M����M�}I��M9�twH������H������f. � I� �wGH������1ɺ L����3���۾ L��H� sa HD�����1�I��H��� 1��d"��H�I�M�?M9�u�M����H������L�xL�hM9�ttH������H������ � I� �wGH������1ɺ L���h3���۾ L��H� �` HD�����1�I��H�r� 1���!��H�I�M�?M9�u�M����H������L�hL�xM9�tuH������H������ � I�} �wGH������1ɺ L����2���۾ L��H� c` HD�����1�I��H�� 1��T!��H�I�M�m M9�u�M����H������L�xL�hM9�tsH������H������f D I� �wGH������1ɺ L���X2���۾ L��H� �_ HD�����1�I��H�b� 1��� ��H�I�M�?M9�u�M����H������L�hL�xM9�tuH������H������ � I�} �wGH������1ɺ L����1���۾ L��H� S_ HD�����1�I��H�ڢ 1��D ��H�I�M�m M9�u�M����H������L�hL�xM9�tnH������H������f D I�} �wGH������1ɺ L���H1���۾ L��H� �^ HD�����1�I��H�R� 1�� ��H�I�M�m M9�u�H�E�dH+%( uH��X L��[A\A]A^A_]��$�� D UH��AWI��AVAUATI��SH��HH�O@dH�%( H�E�1�H�1� �x t H��� H�H�+� �@ ���, ���� H�E� ���� H�� L�-A] �����E� H��� L�}�I��� � L���(z��I��H���� H�� L��M�w�1�� � ��H�U�L��L��Hc��P��L�� L��H�H�H�E�1�� ��L��L��E����L�� L��H��1��b ��HcU�H]�H� 3*� H��E�H�HËE�H]�;A�W��� � H�E�dH+%( �C H�E�H��H[A\A]A^A_]�f. � ���� H�� ����H���� L�-\ H�E� E1�L�m�I��L�}�� L���y��I��H��t�H�U�M�}�L��A��L���I��H� � L��Hc�1�� ��L��L��H�H�H�E�� ���H�U�� L��H��1��V ��H]�H�H�H�&)� H]�D;p�x������� H�E�dH+%( uGH��HH�� L��L��[A\A]A^A_]�q��H�!)� H�-� 1��01���|��H�E� �����!�� D � �UH��AWI��AVAUATI��SH��8H�U�dH�%( H�E�H�U.� �x tH��� �Y H�}�H�L�p�H9��E H�&.� A� H�HHI�H��H�E�H��� HE�H�M�H�E�L��M��I���6 @ A�W(��L��L��L��A����v��H�II)FI�GXL�x�H9E��� A�x u�L��I��$� ��%����ukH�}� D���Ã��t%I�vH�M�1�D��I�>H�{N �G��H�II)FH�e-� L��L��L��H�xH �a���I�G H���T����Љ��Q��� H��L���%C����u�I�GXL�x�H9E��Y��� � I�+E�H�U�dH+%( uH��8[A\A]A^A_]� @ 1����' �� � � �Uf�H�� H��AWI��� AVI��H�=J� AUATSH�� dH�%( H�E�1�H������)�����HDž���� H������HDž���� �;���H�\,� �@ ��W������2 H�C,� A��` H�@H��8���H��H��@��������H����� I��P H�FH�NH��p���H��x���L�h�H9�tmH��@���H������L�%�� H��LE�H��L��I��f D H��E1�1�L��L��SH������M��L��H�r� � 1�����H�CXH�X�H9�x���u�H��p���I��P 1�Dž`��� H��X���H� H��h���H9��� H��h���H�FH�NH��x���L�h�H9��� D��W���H������H��p���D��M��A���]f D H��p���E1�1�L��L��E1�A�T$H�������r7��H��K � L��H��1�� ���I�D$XL�`�H9�x����Q A�|$x u�L����"�����! E��u�H�p� � L��1������o��� � ��`���L��� � H�=� �!�����H��� �� H�5$� H��H���I��P H�GH�OH��h���H��x���L�h�H9�� H��@���H��V H������L�%�U H��HE�H��p���H��L��I��f � L��L��H��SL�� L����H��H���L� 1�����H�CXL�H�H9�x����� H��p���L��L���!��� D L��L���]?�����������H��h���H� H��h���H9�X�������H�ʗ � L��1��l������� D I��H H�= )� H������E1�H��x���H�OH�B H��h���H��`������� @ Dž���� H�L�h�H9�� H��H�y� � HD�H��p����$f. � I��H 1�I�EXL�h�H9��� A�}x u�L��� ������ ��������u��uH��p���L���b ��L��x���D��L��L��H������A�U��������u�H������L���. ���y���f � H��`��� �u H�U�dH+%( �u H�Ĩ [A\A]A^A_]� D L��L���=�����V���I�EXI��H L�h�H9��'��� D L��� A���7b��H��h����@ A9��t���L��� � H�=� �;���H�\'� I��H H�HH�t�����8���H�� � L���L@�H�,!� A��L�H��H���1��`������Lv�L� � L��1�A��H�; � �7������f�H��h���D��`���Džh��� H������H� H��p���H9�X����� L��8���I��H��p���H�CH��H��x���H9�L�`���h���tcD��W����-�A��L��L��L��� E1�A�T$�I�D$XL�`�H9�x���t,A�|$x u�L���t ����t�L��L���%<����u��� � ��`���9�C�H��p�����h���H� ��`���H��p���H9�X����B���L��8���A��H��@���H��H���L��H��� H�`� H��L� HEƾ H��1�����L��� � H�=S� �g���� ���� L��� � H�=� �?���I��H H�L�`�H9�tp @ A�|$x uVL���x ������ ���� H������L��L��1�A�T$A�Ņ�t| D L���. ���_��A9�u�I��H 1�I�D$XL�`�H9�u�L��� �_��L��� � H�=�� 薁��H��h����@ �����L��L���:�����a���I��H �L��� � H�=A� �O����B������ D � �UH��AWAVAUATA��SHc�H��� H�� ����6 ��<���L��`���D��;�����\���dH�%( H�E�H�$� H�@HH������f��H��T� H���� �] �@-[...f�P1H�T� H�� ����D��H��#� H��� H��t�1��DžX��� E���` ��<�����tNHDž(��� 9�X���|;H�=T� �/�H�E�dH+%( �& H��(���H��� [A\A]A^A_]� H�� ����$D��D�`H�1#� H�xH �i L���&e��H��P���H���� L�� ���L�����M�v0�������M���f H��M��HDž(��� ��L9����IE�H��h����F D L���(b����\���/�� H��P���f�H�E� )E�H��p���I��� H��H���L��� H��h���H��x���H�W"� �X ���3 �x �! H��H���H��H H�,"� �x �� L��p���L��L���h-��H��P���1�H��`���H�� � �7��fA�� ��t ��;��� �� Hc�H�(�����<�����t��X�����X���9��� A�� �� I��� �� L��� �P��I��H���� A�� u�H�f!� M�g�x �����I��� I�_(� ��H���� H� 8!� �y tI�WpH�H��x.f��H*��Y�� H��x>f���H*��^��Z��J���f�H�ڃ�f�H��H ��H*��X��Y�� H��y�H��f��H��H ��H*��X�� � ��\���L��訄���������H�� ���A��� �` H����� u,��~(�L@�H��`���1�L� &� A��H��� � ��������f�H��`���L�qM H�Վ � � �Z�\����_����<������k�����X�����X���9��V��� @ H��P��������\��� � H�A� �8�8���I��� H��`���H�8H������H�@!� � H��H�W� H�1��� �����f�H��P���L�m�L��H�E� L��)E�H�E�H��h���H�E��*���}� �����H��P���H��`���H�� 1�� �t ��H�H�(����S���f D H�@HH�����H� � �x tI��� �'���A��� H��h���H��� L�L H��P���� @1��8��H��H���H��p���H��x���H�H��P H�H)�H��p���H�QH��H��x���L�r�H9��� H�����H�4� L�����L��p���I��H��HE���@���H��0���� @ H��0���H�3? 1��c8��H�H�p���H)�x���H� � L��L��L��H�xH t\A�V(��L��L��L����f��H��p���H��x���H�I�VXH�H)�H��p���L�r�H��x���I9�t'�� �@����n���1��f�I�F H��t��Љ�뛐L�����H����� �� H�H)�1�H��P���H��p���H��`���H�`> H��x���� � ��I��� ��H�L�p�H9��� H�����H�� L��p���L��@���L��P���H��HE�H��0���L��M��I���K�A�U(L���t@��H��0���� H��`���I��H��� 1�� ��H��@����I�EXL�h�H9�� t>H��h���L��L��L��L��p���H��x���H�� � H�xH u�I�E H��t���� D I��H��`���� �T���A�� t fA�� tH�> � �x �� Hc�H�(����Z��� D I��� �G���1�L�m�H��H���E1���@���L��L��P���� � A�FI��I;��suI��� f�L�m�H��L��H��h���H�E� )E�H��H H�M�E�w���&���}� u�H��`���L�� 1�H�4 � ���@���A�FI��I9��w�Hc�@������ � f���� � H��`���H�� ����e?����X������f. � H��`���L��L�������*��� � H��H���L�&H H��� ��` �L@�1�� 5��H��p���H��x���H��:���I��4 ���H��H����m��H��`���L��H���[��H�H�(������HDž(��� ���HDž(����������H�L� �, � H�=� H��w���g���� ���� �UH��AWI��AVE1�AUATE1�SH� � H��(H�}�dH�%( H�EȋG8�E��Pf�D��f�f��L���H*��о L���Y�� �H*�H��� � �^����H�I�I��I��StmD�����H��H��I���Q����t�H�E�F�D�8H��� �x) tE��t�E��t �U����m���L��H�J� L��1�� I�����H�I�I��Su�H�E�dH+%( uH��(L��[A\A]A^A_]��_ ��f. � D � �UH��H��dH�%( H�E�H��� �G �H�� � ���у����� ȉG$�G.)�f�W(H�E�dH+%( u���� ��ff. � � �U� H��AWAVI��H�5� AUE1�ATI��SH��dH�%( H�E�1��R����uNH�=Gń ��I��L�=Zń H��t L���]P��A�Ņ�tNI�?I�� ��H��u�E1�L��A���������f D H�E�dH+%( ujH��D��[A\A]A^A_]� � L��� �I��I��H��t��, H���#��H��t�� H�xHc�H���0;��fIn�fH:"�H��Ą ��� ��f�� �UH��ATH��D�g0dH�%( H�E�1��w0���$���H�E�dH+%( u D��L�e���� �� � � �UH��H��dH�%( H�E�1�@��t��� �5 t)��� u f/�k �2 s1�f.ت @�ƃ�3H�E�dH+%( u��N��� ��ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( uD�G"� �A��D���d��� ��f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �G D�G"��G.A�ɍ<D���(d���c �� UH��AWAVAUATSH��H��(dH�%( H�E�1��G$�E��W`�4 H�߉E��M����� t ��� �� ��� D�k&E1�D�s$��vA�E��J�1�H�H�H��I�Ŀ ���E��t3E1�f D D��D��H���:_��E9��� �a A���>��E9�u�1�跃���E��S(A� �{ �s")M���C.��P������ ��uH�sPH��t 1�1��$^��H�E�dH+%( u>H��(1�[A\A]A^A_]� @ �` E�|$�!>��E9��P����u��� �E��p������f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u �H�����K7������f D � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H��H���p����� D � �UH��H��� H��`���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%( H��H���1�H�EH��0���Dž0��� H��8���H��P���H��@���Dž4���0 � ��H��H���dH+%( u������ff. � f�� �UH��AVAUATSH��dH�%( H�E�1���� ��t H�GI��I������ ��tR��t H�E�dH+%( � H��[A\A]A^]�H�� H��L��Є�tOH�I;\$�� I�D$xH��u��5H�X� @ H��L��Є�t H�[I;\$�� I�D$xH��u��H�_M�u�M��~B @ H�� H��L��Є�tH�I;\$tZI�D$xH��u�I��s�I�\$�8���1�I��t�H�[�f�H��L��Є�t�H�[I;\$t�I�D$xH��u�I����f � 1��1��p����`��� �UH��AUATI��SH��H��H�dH�%( H�E�1���t)��t|��thH�E�dH+%( usH��[A\A]]�f D H�{M�l$�M��~"f. � �;[��H��I��s�H�{� @ t��Q&��I��H���� � ���H���f D �; ��H�������� �UH��AUI��ATSH��L�gdH�%( H�E�1�M��tT1��L���Z��I��H��t$��1�L����Z����L��L��A�UhA�E(��9�ủ�H�U�dH+%( u$H��[A\A]]�H����I��I�E1�M��u������f�� �U��H��H��HwdH�%( H�E�1�H;7��H�U�dH+%( u������ � �Uf�H��H��dH�%( H�E�1�H�E�dH+%( u H�Gp1�1������ff. � @ � �UH��AUI��1�ATI��1�H��dH�%( H�E�1��^���8 L���G��H�E�dH+%( u A�T$$H��L��L��A\A]��]������ @ � �UH��AVAUI��ATI��H��L�5)� dH�%( H�E�1�L�����L��L���V��H�E�dH+%( uH��L��A\A]A^]������ � � �UH��AVI��AUATI��SH��H��� H��H���L��P���L��X�����t&)�`���)�p���)U�)]�)e�)m�)u�)}�dH�%( H��(���H�CXH���� H���L�-Q � L�����L��H���U��H�{@��L��L�cH��L��H�C@�E��H�EL��L��H������ H��0���H�����Dž��� Dž���0 H�� ������A�ą�:L���r��A���H��(���dH+%( uBH��� [A\A]A^]�f. � H�{H���L���/��1�� H��� H�CX�����#�� � �UH��ATSH��H��L�%O � dH�%( H�E�1�L�������:��H�{H�R��H�{@�I��H�E�dH+%( uH��L��[A\]���� �� D � �UH��AUATI��H��L�-� � dH�%( H�E�1�L���_�L������L���_��H�E�dH+%( u H��1�A\A]]��O ��ff. � @ � �UH��ATI��1�H��dH�%( H�E�1��O��I�t$@H�: L��H� � H��HD�1���<��H�E�dH+%( u L��L�e���f������ @ � �UH��AWAVAUI��ATI��S��H�� H��8���L��@���L��H�����t))�P���)�`���)�p���)]�)e�)m�)u�)}�dH�%( H�����1�H�EL�� L�� ���H�����H������H�� ���L��L����L�=�z H�����L�5�z Dž ��� Dž���0 �|��L������y�g � L��� 2��H��������L��L�������t�H�����������u�����H�����dH+%( uQH�� [A\A]A^A_]� H�EL��L��Dž ��� H�����H�� ���H�����Dž���0 �0z��1���G��� � � �UH��ATI��SH��H��dH�%( H�E�1��f. � L���H1��H��� *�����t�H�U�dH+%( u H��[A\]�����ff. � � �UH��ATI��SH��H��dH�%( H�E�1��f. � L����0��H���`�����t�A� �� tH�5 � �ȍP�E�<YA��H�E�dH+%( u H��D��[A\]��F���f D � �UH��H��dH�%( H�E�1���� H�G H�E�dH+%( u H�wH�Gp1������f D � �UH��AWAVL�5e AUA��ATSH��H��L�%� dH�%( H�E�1� � L����H���@�A���o��L�����E��x[D����a������� ��� tq��� uh��������v"f�{* t ��������v��������v�� uƃ� �f������H�U�dH+%( �b H��[A\A]A^A_]�f � �� t[��������wō��������� Ic�L�>�� � 1��IK��H��SXH�s@H���wO��H�{H�^b�����f � H�K�s(��� H�1��H9�����L�J�<H9�s H��H��L)�H�1H�;H��H�S� �Sp���f�H�CH��������s(H9��v H)�H��H��H� H��H��H)�fHn�fH:"�� �Sp�U��� D ��� H���H9��;���H�K�S(H��H�H�H9�� ���H��� � H��H�K�Sp���� H���X���� �s(��� H�߃�H��Hc���H9�H��fHn�HN�H)�H��fH:"�� �Sp��� �S*f��� ����K,����9��������f�C,�~���f D f�{* ���C,f���`�����f�C,�T��� @ H�H���D���H�SH��H�H9��0���H��H�����H��H�S� �Sp�����H��1��������� �UH��AVAUATI��SH��L�wH�_dH�%( H�E�1�L9�t~H��tyE1�f D I�D$xH��t H��L��Є�u*D��1�L����O��D��H��L��A�T$hA�D$(A��D9�tH�I9�u�D��H�U�dH+%( ufH��[A\A]A^]�f � I� � H��L��Є�tH�I;\$t"I�D$xH��u�I�\$I9��Q���1��f D I�D$ 1��7������ff. � � �UH��H��dH�%( H�E�1���t ��t;��t'H�E�dH+%( u@��f D H��Hw��f D H�GH�G��f D ��� H�WH�H�D�H�G��#��� � �UH��AWAVAUATSH��H��L�odH�%( H�E�H�GA��M���� E1�;�� sdL�=� � �P H�CxH��t I�u H��Є�u&D��1�H���-N��D��L��H��Sh�C(A��D9�t A��I��D9�� v A���D9�w�H�E�dH+%( u&H��D��[A\A]A^A_]� � L�oL�o�\����>���ff. � � �UH��AVA��AUI��� ATA��SE���H��dH�%( H�E�1��r��L��D��D���gM������D)�{�a��H�E�dH+%( uH��1�[A\A]A^]��q������ �U� H��ATA��H��dH�%( H�E�1��q��D���~,��H�E�dH+%( u L�e�1���q���^���ff. � � �UH��AWAVI��AUI��ATI��� S��H��(dH�%( H�E�1�H9��� �.q��A�T$(I�D$I��H�I9��4 E1�I9�v E��A)�D)�Alj�D��L���SL��D���`����D��L���>L��M;l$�� H�E�dH+%( �� H��(1�[A\A]A^A_]�p�� �p��I�D$� 1�I9��� A�T$(I��H�I9��� A��E����L��M���K���M�A�<�`��L���D���K��A�D$(ID$�m I9��`����+���SD��L���K���q �*��L��SD���hK���+ ��*���&���f � E��A)�E���p���f�E����L��A)�D���-K���m �*��L��SD���K��� �{��E������I�D$��� � E����L��E�A)�D����J���l �P*��D���SL����J��� �(��D�����y����M�I�D$D)���� @ �l ���� �f � � �UH��AWAVAUATSH��(�u�dH�%( H�E�1���~1I��E�ǿ A��A�ԉ���n��E��t8I�FB�#H��H9��� H�E�dH+%( � H��([A\A]A^A_]�f�I�FD��H9�rЋ]�A)�L��D��S���I���t �V)��L����D����I��� �/ ��H�E�dH+%( �� H��(1�[A\A]A^A_]�7n�� � )�A��L����D���}I���t ��(����y"�d @ ��L��D���[I��� �]����rDE��E+~A9�|�D��D��L���2I���l �(���U�L��D���I��� � ���L��� E��E+~E���9�����q�� �U1�H�=��H��SH��dH�%( H�E�1���*��H�5醙 H��t'H� 뫄 H�K�{H�� H�S��<T��H�s�H��u�H�E�dH+%( uH�]�����f � � �UH��H��dH�%( H�E�H�� � ��tH�~(���H�U�dH+%( u����ff. � � �UH��AVAUI��ATA��H�% SfHn�H�� D��fHn�H��H��`H�W8dH�%( H�E�H�1 L�rfH:"�H�� fH:"�H�� )E�)M��@I)��f��H�6�� E���E��: ��� �E�tp1��E�foU�H� � �C$fo]�H�]�H�MЉE�)U�)]���tH�U�L��L������}� tL��� H�E�dH+%( �� H��`[A\A]A^]� ��tL��� ��t���uMH� � foe��C$�E�fom�H�]�H�M�)e�)m� @ ���E��v��� D � �8���f D �C$fou��E� fo}�H�]��E�H� H�E�)u�)}��0�����f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u��H����ff. � � �UH��H��� H��`���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%( H��H���1�H�EH��0���Dž0��� H��8���H��P���H��@���Dž4���0 �6��H��H���dH+%( u����ff. � f�� �UA��H��H��H���� dH�%( H�E�H�G8�RH�@E��t��� A�5 t(��� u H)�A�2 H� ;p0tE1���A��A��3H�E�dH+%( u �D����2���h� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u��2���+�ff. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �@�������� � � �UH��AWI��AVAUATSH��HH�W8H� u�� dH�%( H�E�1�L�j�CI)��.$���{ A��I�E ҃�D�h$H���� �� D��x uN�4 L����1��A�G(1�D��L���H����!��H�E�dH+%( �c H��HD��[A\A]A^A_]� @ M��� H�5* �U�M��I�@�LE�I�G8L�P�CL�E�M��I�z-L�U�I)�I��@$�E�H���� �@ ����1����� L�U�L�E�H���U��D���L��L�ljU�L�E������*���L�E�I�>I�p8� .��L�E��U�H���� H�5��� �> �` A��� �@x�u��E�I�~ �E� tH�k�� �x�����E��6 L��L�E��U��0���U�I�L���U��M��@@��U��u��tu���}�L�E�I�@xH�x(�H�P��� H���� �8 �� � �H�Bx��H�x(�H�P�t�H�M�L�E�H�U����H�U�L�E����M��� H�rH�M�H������I�H������I��� �p:���M�������E�E1�9E�L��A���u�)ȉ�I��@@�tu���)K����� @ H�BxH�x(�H�P�t� �Y��� � A��� �@t�u��E���� H�2�\���I�p8H�=�m ����e������f D UH��AVAUATI��SH��H��dH�%( H�E�H�G8L�pH�W�� HLJ� �@M��I)�L����Q��L��L��L��� � ��I�U H�H9��[ L�`�f�� � I��$� �I��$� � A��$� ���� H�B�� �@@���� �N�f�I��H��H)�I�T�8 D ��� H��8�_�f(�H9�u��-| f/��� H��� H���� H��� D�N�HcH@J�� L)�L�LL�� I���!�\�H�Jf/�wH�JH�H���� H� �~�L���A�� �Lpf.�z�u�H��8L9�u��� D I��$� H��tf��. �Y����S���I��$� I�D$pL�`�I9E �����L��� ��L�����H��� H�E�dH+%( u=H��[A\A]A^]�L��1� D f��I��$� L��A�$� H�9��Z��f�����ff. � f�UH��AVAUATSH�� H� $ H��PH�Vk L�o8I�]dH�%( H�E�1�I��� %������ H�`�� M�u�@@���� H�� � H��PI�F L����L�K-L�Bd �@ � L��� �@ 1��?a��X1�ZL��1������8 L���D,��A�T$$L��L�������1�H�U�dH+%( uVH�e�[A\A]A^]�f�H�A� A�� H� �j H��c � H�81��v�H�U� �E���f. � �������T� @ UH��AWAVAUATSH��H��� L�'dH�%( H�E�1�H��� �RH�H�G8H�@H)�L�(L9�tFH� � I��L��� �8 tG � H�{(�tH�{0I��H��t L���,���H��uWH�L9�u�H�=c �cM��1�� @ H�{0I��H��t L����H��u H�I9�u�H�=�b �*M��1��|f D L���x��A�W&D��fHn�f������AH��t5��t1H�5]� �> te � H�[H�{(�t�H��I�G��tH��u�I�_� AƇ� AƇ� H�U�dH+%( u.H��[A\A]A^A_]� @ H��tH��H�[� D9�u�I�G��� � UH��AWAVAUATSH��H�P� L�'dH�%( H�E�1�H��� �RH�XH�G8H�@H)�L�(L9�tFH�}� I��L��� �8 tFf D H�{(�tH�{0I��H��t L�����H��uWH�[L9�u�H�=`a ��K��1�� H�{0I��H��t L���S���H��u H�[I9�u�H�='a �K��1��{ D L������A�W&D��fHn�f������AH��t5��t1H�5�� �> te � H�[H�{(�t�H��I�G��tH��u�I�_� AƇ� AƇ� H�U�dH+%( u.H��[A\A]A^A_]� @ H��tH��H�[� D9�u�I�G��� � � �UH��AWAVAUATSH�� H� $ H�� H� $ H�� �& H�_H��`��I��L�����H��I��L��dH�%( H�E�1�H�_� �@H)�1��H�H� ����H���ƅ���fHn�H��@��fH:"�H�|�L�����)�����~�� ƅ��fH:"�)� ��H�H�9H��8��H��0��H���T I�D$L�x A��� �= H9��� �C+�� H�=g_ �>�H��@��H��BF�J(H�����������f�����H��� �8 �� I��� H��p��H�����H�XH��H��H�G� H��(���@H)�H��`��H��x��1�H��t�XH������ � H��p��I��H��HDž��� H��X���$I��L��L��������\ L��L���F���L�� ��M���� H� � A�t$dM�|$�8 �| L�h�������������h��f��fHn�����)������t6H��t1H��� �8 �� f�M�I�(�t���H��t��u�H�����L�����L�� ��ƅ�� H�����1�L���k������T��f���L�����A�Dž��� ��t�� ���|ݍ@��uw�H��I Hc�H�>�� @ H��0��L��L���.(���������A��� L������ ��L��L��A������? ��H�s-L��1�H�=] �J���} D A�� tGA�� �J���H��(��H���i H�(��M H�� �� H��p������� L���$��H������ ��H��0��H9�8���� H�E�dH+%( �k H�e�D��[A\A]A^A_]�E1�H�)� �@@���Z w+��� A��b�P H�� �@@ �� f D ��� A��b�� H��� �@@ � f. � A�� �� �� A�� �� L�� ��M��� ���H��� A�t$dM�|$�8 tA�t$hL�h���W�����h�������fHn�f������)����H��tE��tAH�4� �8 uOH�A�)�f � ��M��H��@��H��@��H��@��u�H�����L�����ƅ��L�� ���p���M�I�(�t���H��t˅�u���E1䀽8�� ��9���/ ��u>D��T��H��9��H� .[ H�5>[ H�=@[ �#3���� � �����9�� �����L����������H�= a ��D������E1�H��(��H����[��H�x(��� L�@@M���� L�����H� �Z �@ 1�L��� �OV��L���D�����E1�H��� �p�o���E1�H��� �p�\��� @ E1� D H�5�` L��聼���<���E1�H��H��H��x������!���E1�H��� �pH��x���7�������E1�H�����H���� L���'������E1�D��T��H��9��H� �Y H�5�Y H�=�Y ��1���� �������9�� �����L���9�������������E1�H��H��L���z?���u���E1����H��x��H���5� �����L�����H�=d H� �VL�������� �����@,P1����Y^� ���E1�H��� � H� v� �@ ��h����<GA ���E1�H�R� H��x���p��������E1�H��`��H��tH�x��������A��� H��(���m;��L��X��� � H��p��L���B��L��L���2��m���E1�H�k� �x �� � f�P �8���E1�H�����H�B� L��L�����L+�����@L�zL�ƺ I)�L��h��M��� ��H�o� H������8 HcAx�� I9�~D�ytH��h��L��� L��H�� ��H��H� �@(����H�#� � �� ��H�� ���AtH��L)�� E1�1�1�� �H��X��L���:��u���E1�H��� H��x���p苼���V���f D = ���������= �4���M��������� f D L��L����M��t@M;$$t:A��t�� A��������A�G��u���H�zD Hc�H�>�� � A��t�v���A���|0A�G��uw'H� F Hc�H�>��A�� �����A�� tE1���� � E1��.��� � A�� ���������A�� �P���L����/��I��H��� ���H�����`��I����� � A�t$h�z���f D ���� L�������� ���� L9�H�� ��L��LN�H��h��H�H�>� L��H�ދR,� ����� �� ��H�� ��HcQxH��H��L)�fHn�H�=�[ fH:"�)�����~?���y���f � �x �% �@ �J��� D H�A�)�f���M��H��@��H��@��H��@��u��� @ H�=�_ � ?������ � H�5�` L���A������M������L�����I��H�������H������I����� H��� H�����L���@H�ZH)�觷��H��@,�����0���f D A��b����H��� �@@ ���� H�a� A�� H� �T H��S � H�81��������@ �%���L��(��M��I�G�LE�L���N������ A�A �t H� � I�w8�PH�����H�@H)�H�8H�H�B�H9�t4H� H� 1Ҁ9 tRH��� H9�tOH�������H�H�HpH�A�H9�u�H�=�S 1������ � H�HpH��H�A�H9�t�H;�� u�L��H��h��L�xp�ø��H��h���������f��fHn�����)����H��t3��t/H�5�� �> �d �f�H��tH��M��49�u�H�����L�����ƅ�����H�H�����H9�u �-�H�H9�t$HcBx��x�H������ � HcAx������H�IH9�u�L��� L��H��� ����H��`��L��L���� ���x�H�=�] �l<���g�H��@��H�8���k���A��b�����H��� �@@ ���D��T��H��9��H� )R H�59R H�=;R � *���� ���9�� �����H�=�Q ��;�����H�=�\ ��;�����H�=�] ��;����M�I�(�t���H���������u����E1��\���H��`��L��L���� ��A�������A������n���� D � �UH��H��dH�%( H�E�1�H�E�dH+%( u������{��ff. � � �UH��AUI��ATI��SH��H��dH�%( H�E�1����1�1�1��W�� �M?��H�E�dH+%( u H��H��� L��L��[A\A]]������ff. � f�UH��AWAVAUATSH�� H� $ H�� H��� L�8H��X�dH�%( H�E�1�H���FQ��H�C�H��� H�J� I��I���RH)�H��I����:��I��� H�{��p�'��H���� �AoL��)�`�H�C�H��p��� ��H��X�L��H��`����H�B� I�_M�w�@@���� H��� H��PH�C L����M�N-� �@ L��@ ��� L�O 1�� L��XL��ZL���p��H�E�dH+%( �� H�eظ [A\A]A^A_]�f � H�=1[ �49����f�L���( ��H�s�H�==[ 1�H��-����H�܃ A�� H� \U H�^N � H�81��6��H�� �'����%�� D UH��AVI��AUATI��SH��H��� dH�%( H�E�1�� H�C(H9C(��O��H�[0�{@ t�E1��) I�D$(M�d$(L9�I�FxMD�H��tNL��L���Є�tBI9�t=A�|$@ t�L��M�d$ M��tI�T$(I9T$(t I;D$0t� D L� I�FxH��u� @ H�E�dH+%( uH��L��[A\A]A^]��D�� @ UH��AWAVAUATI��SL��H��HH�}��H H�u�H�M�D�M�dH�%( H�E�1��P���H���� I��H�E�� Hc�� �O��I�EI��H���] H�E�H�M�D�p4I�M �M�I�EA�M8E��� H�\݃ H��� D�x)H�E�D�X0E� D E��� Mc�L��H��I��f�H9�t6H;�� u-Hc�� I�t$XH� L� �M�A�y:I�qHrH��H��u�A��E9�u�I�E(H�M�fHn�H�E�H�E�H����H��� H�A(AE(HD�H�PfHn�L�hH�E�fH:"�AE L�xL�*L�pM9�tA�E�I��L��D�HE��H�}�E��L��H��L��L�E��f�����x~M�6L�E�M9�u�H�E�L�pM9�tV�H �Ϭ��H��� H�P(fInŋ]��@@fH:"�H�P0@ �~E�I�U0�X8fH:"��@< I�E0 H�A�E@1�A�E< H�U�dH+%( �� H��H[A\A]A^A_]�f�Ic�D�]�H��1�H���=f D Lc�� M�D$X�pH��H�L�O� �I�E�KDM�CL@H��t,Hc�H9�t$H9�� u��P ��u�H�H��t ���� D D�]�A��E9�����F���L���*���������<����[��ff. � � �UH��AWAVAUA��ATSH��H��HH�u�L�~��dH�%( H�E�1�H�G8L�}�L�� H��� H�E�H-� H�E��cC��f�H����M���� ��H�}�H�G(H9G(�I �@H�5�M H���1�����+�l�L�e�D�m�1�M���7 D 1�H�5�J H��1��E�D��f�H���F�HcE�M�?M���n H�M�L9�`����] H�M�I9�� �L I�VXIc�� H�4�H��ك �z) t A��P ��t�H�M��xH��H�E� �}�HAL�`H�H�@H��t5M���� f��I*��Yqm H���� f���H*��^��E��u�H���#B���E�H��D��D���o�H�Pك �x u2�x ���E�H�5�I H�߸ �/����f. � L��H�5�I H��1�� ����� � H�ƃ�f��H��H ��H*��X��[���f�L��L��f�H���H ��H*��X�� ��� � H�E�H�U�D�@8H�JH�rH�B(E���� H�!I H9�tH�M��y@ H� � HD�H��H� � HD�H�}�H��A��L� � H�5 I D�W0�O4RP1��w D��H���7�H�� H�E�dH+%( �C �S$H�5I H�e�H��[A\A]A^A_]�O�� � H���� H�yH H9��u���H�M��y@ H� � HD��]��� � ���1�� H��H�5 K L�%� ����� L��H�ߍ��P����H�E�M��L��L��H�5�G H��D�@81�A���a�H�E�dH+%( uu�S$L���1���f D � H�5�J H��1��*���� D L� �G H9�tH�E��x@ H�/ LD�H�E�H�5�G H�ߋH4�P0L�@ 1���������� � U��H�w(H��AWAVAUATSH�� H��P���dH�%( H�U�1�H�W(H��h���H�U�H9��: �@ � ���( H�U�H9�h���� H�u�H�~(H�F(H��`���H�}�H9��� H�U�H�J(H�B(H��X���H��x���H9��y H��x���H�~(H�F(H��p���H�}�H9��) H�U�L�z(H�B(H�E�L9��� M�w(I�G(H�E�L9��� L�}�L�u�H�M�H�Y(H�A(H�E�H9�trL�c(L�s(M9�tMM�l$(M�|$(M9�t*M9�tL�� ���M�m M9�u�A�D$< A�D$@M�$$M9�u��C< �C@H�H9]�u�H�E��@< �@@H�E�H� H�E�H9E��d���L�}�A�G< A�G@M�?L9}��)���H�E��@< �@@H�E�H� H�E�H9�p������H��x����@< �@@H��x���H� H��x���H9�X��������H�E��@< �@@H�E�H� H�E�H9�`����L���H�E��@< �@@H�E�H� H�E�H9�h�������������H��P����@< �@@H�E�dH+%( uH�Ĉ [A\A]A^A_]��h�� � � �UH��AVAUATSH��dH�%( H�E�1���� ��t I��I������ ���� ��t H�E�dH+%( �� H��[A\A]A^]�H�GxL��� H��t L��Є��d I�]�M��~&f�L��L����I��H��s�M�f�f D I��t�I��� �+�H�P(H�H(H9�t,I9�u'I��I�FxH��t�L��L���Є�t�L9�t�I�D$ H��u�M�d$�M�d$0A�|$@ u�I�D$(I9D$(u�� D��f�L��� � � I�D$(I9D$(��C��M�d$0A�|$@ t�I�FxH���+���L��L���Є�����I��� �2H�P(H�H(H9�t8I9�u3I��I�FxH����L��L���Є����L9�����I�D$ H��u�M�d$��M�d$0A�|$@ u�I�D$(I9D$(u��6C��f�L�g���L��L���L�I������_��ff. � @ U��H��AWAVAUATSH�� @��;���H�w(H�� ���dH�%( H�U�1�H�W(H��@���H��h���H9�ts�@ u��tiDž<��� H��h���H9�@���t;��;��� ukH��h����@<��d�����H��h����<���H� H��h���H9�@���u�H�� �����<����@@ �p<H�E�dH+%( �7 H�ĸ [A\A]A^A_]�H��h���Džd��� H�~(H�F(H��0���H��X���H9��� H��X���Dž`��� H�~(H�F(H��(���H��P���H9��� H��P����E� H�~(H�F(H��H���H��x���H9��] H��x����E� L�N(H�F(H��p���L9��# M�y(M�Y(A� M9�� L�M�L��M��L�`(L�P(A� M��M9��� I�\$(I�L$(H9��� A� H9��� L�{(H�S(L9��� A� I9�t`L�e�M��H�]�H��D�m�E��L��� H�M�D�M�L�U�H�E����Ew<M�?H�E�L�U�L9�D�M�H�M�u�M��E��L�e�H�]�D�m�D�s<�C@ H�E�H9��m���E�l$<A�D$@ M�$$E�M9��0���D�H<M���@@ H� E�I9������L�M�E�A<A�A@ DE�M� L9�p��������H��x����}��@@ �x<H� }�H��x���H9�H����i���H��P����u��@@ �p<H� �`���H��P���H9�(�������H��X�����`����@@ ���p<H� �d���H��X���H9�0��������H��h�����d����@@ ���x<����f. � D�s<��� � E�l$<���D�H<���E�A<�����F<�E���H��x���� ����F<�E���H��P����7����F<��`�����H��X����S����F<��d���������@���UH��AWAVAUATSH��hH�}�L��� @�u�dH�%( H�E�1�I�G H�E�H��t @ A�W<)P<H�@ H��u�H�}�A�O<��� �M�)�A�@ �E���� I�G(H�E�I�G(H�E��� H��H�E�H9�tP�E� H9�t8L��p����}� �� H�E��@<�E���H�E�u�H� H�E�H;E�u�L��p����E�A�G@ A�G<H�E�H��t+�u�p<H�@ H��t D A�W<P<H�@ H��u�A�G<�E�H�M��E�E���� H�E�dH+%( �L H��h[A\A]A^A_]� � H9E�t�@��t!L�e�H��L9�tH�߾ ���H�L9�u�A�G< A�G@�E� �N��� H�M��E� H�q(H�A(H��x���H�u�H9��� H�M�L�y(H�A(H�E�L9��� A� L;}�tFI�_(M�w(I9�twA� L9�tH�߾ ���Dk<H�I9�u�E�o<A�G@ M�?E�L9}�u�H�E�D�`<�@@ H� De�H�E�H9�x����q���H�E��u��@@ �p<�[��� � E�o<�f�D�a<H��뽋A<�E����6���赾�� D � �UH��AUATSH��H��L�gH�WxdH�%( H�E�1�M���� L;g�� E1�� D H�SxI��H��t L��H��҄�u91�D��H������D��L��H��ShIc�HCH;uL��� �C(A��D9�tL��H�����I9�u�H�E�dH+%( uQH��D��[A\A]]Ë�� ���j���L��� H��tL��H��҄�u H�SxL�c�E���L��H����I����袽��f�� �UI��� H��AWAVI��H�5���AUL�����fHn�ATL��L������SfIn�H����H��� dH�%( H�E�1�)� ����H�H���H�=�9 ƅ>���fH:"�H�����L��H���H������Dž���� )�p����D���H��Ƀ fo� ����x tL��M9�� �O H��H���E1�1�L�������H�� H��� H�JL��p����[�H������L��(���1�L9�tf D P<H� L9�u�L�����E1����1�L������H��tD�sH��H���H��L������� L��L�0E � H�� ��� L�J8P� 1��]5��^1�_H��> L��L���������� 1�1�L���ө���8 L���F ��H��ȃ �x �� �x �� H�Percent H������������M��L�=�� L��H�5$9 L� y� L�������TPH� 9 PH�� P1��%��XZL����4���L���a��H���( � D��L��腮��A�ǃ�E�� �� ��h�� �\ = �� ǃ�qt= u�L���3���L������I�] L��M9�t;I�MfHn�I�}I��fl�H�KH�AE �+���L��I���p���H�L��M9�u�H�U�dH+%( �D H�e�D��[A\A]A^A_]�A��� ������x) I��� � u8�f D I9�� uM�6��M��t L9�u� � �������^��� D L9�t�I9�� u�A��P M�6��M��u��� D H�Samples H�������@���f. � �od ƅ��� Dž����Perif���������f D ��e�o���1�L���e����`������tk�U�����<�����~��>������<������x������o����%��� D H�5�B L���A���� ��� @ � L��������f D H�{���� D H� AB f � D��L���U���A�ǃ�e�� ��Etr�<���~5��>u���� = ����~3= u�H��L��詗��� � ��������������� @ ��htσ�q�z������ D � L���3����^���f D 1�L��� ����I���A������[����I���f � � �UH��H��dH�%( H�E�1�f9w(��H�U�dH+%( u������ � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���ͷ��ff. � f�� �UH��H��dH�%( H�E�H�G@H�U�dH+%( u��荷��ff. � f�� �UH��H��dH�%( H�E�H�GHH�U�dH+%( u���M���ff. � f�� �UH��H��dH�%( H�E�H�GPH�U�dH+%( u��� ���ff. � f�� �UH��H��dH�%( H�E�H�GXH�U�dH+%( u���Ͷ��ff. � f�� �UH��H��dH�%( H�E�H�G`H�U�dH+%( u��荶��ff. � f�� �UH��H��dH�%( H�E�H��� H� H�U�dH+%( u���G��� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1��� ���ff. � f�� �UH��H��dH�%( H�E�H�� �@��t H9�� ��H�U�dH+%( u��踵�� � � �UH��SL��A� H��dH�%( H�E�1��~y t�~xE�A��A��-H��H�{� 1�RL�ܝ H� 3 �S���CXZH�E�dH+%( uH�]����4��� @ UH��ATL�g`L��H��dH�%( H�E�1����L�����H��t[I��I�D$�I�L$�I�|$�H9�t/H�� H9�tj@�pyH9�tH��H�H9�t>�@y H9�u� D ���L��� ��I��H��u�H�E�dH+%( u2L�e���f D I�T$ H���@y��f. � I�t$ H��@����]���ff. � f�� �UH��AVAUI��ATSH��H��� H��@�����t)�`���dH�%( H��(���1�L�cH�EDž���0 H�������`���H��0���I�<$A�t$ H�� ���D�p�����Dž��� ���H�sH�;L�������D�� ���H�I�<$H�5H� A��1��E��H��(���dH+%( uH��� D��[A\A]A^]��[���ff. � � �UL��- H� }���H��H��L� ?�� dH�%( H�E�1�j���H�U�dH+%( u������ � �UL��- H� ��H��H��L� ｃ dH�%( H�E�1�j�I��H�U�dH+%( u��賲�� � �UL�N- H� ]���H��H��L� ��� dH�%( H�E�1�j���H�U�dH+%( u���c��� � �UL��, H� ���H��H��L� O�� dH�%( H�E�1�j���H�U�dH+%( u������ � �UL��, H� =���H��H��L� ��� dH�%( H�E�1�j�Y��H�U�dH+%( u���ñ�� � �UH��ATI��H��H��� dH�%( H�E�1��4����fA�D$$H�E�dH+%( u L��L�e�������j���f. � � �UI��H��AWI��AVAUATA��S� H��8H�U�L�M�dH�%( H�E�1��~y t �~xۃ��-A��� �E� t$I�B(H��tH���� �RH)�H�8 �����E�E�w$E��L��L�U�A�D$D��A)��/&���4 ��t L�U�H�E��5 I��M��� �@L������1�D��L�����D��H�5�� L�����1�H�5�� ��L��� ���}�L������+�, ��H�E�dH+%( u H�u�H��8D��L��[A\A]A^A_]�0�������ff. � � �U1�H��AWAVAUI��SH��H��L��� H��� dH�%( H�E�1�M�������A��M��tlM�vHc�1�L��H)�H�j- H�I��x M��� ���I��� L��M��� A�H�H- 1�Ic�H)�H��^��A�A��� u1L����H�E�dH+%( u:H��D��[A]A^A_]�f. � Ic�L��H��, H)�H�<1����A��� ���ff. � � �UH��ATI��SH��H��dH�%( H�E�H���� H�x �� H�}�� �PH�C0H)�H�8 tsI��$� H��toI��$� H�{ �v���I��$� �Ã�qt��u*H��� � tH�U�dH+%( upH��[A\]� I��$� L��pH蕶����u!1��� D I��$� H��p���� � L���X�1�� @ H��� H�p �p���,���1�����ff. � @ � �UH��AWAVAUATSH��H��hH�~dH�%( H�E�1�H���< ���H��迸��D�hdMc�L���P���I��H���e H�{� H���$ 诫��H�F+ H��L��L��1��H��A��H�;H��u=H�sL���q���L�����1�H�U�dH+%( � H�e�[A\A]A^A_]� D H���� L��� I�L9�uH��@B I��@B L�}�� L��p���E)�L���q���H�M�� H��p���H��H��x����R���H��Ic�Ic�H��x���L�M��1�� L�{* QH�������%��XZ�,���f � H�~0H��t7H��-�~���D�hdMc����f�H�K0E1�H�����H��-H�* ����A�d A�d ������������f�� �UH��ATI��H��H��� H�vdH�%( H�E�1�H��� �� ��L�����H�E�dH+%( uL�e�1���赫�� D � �UH��H��H�~(dH�%( H�E�1����H�E�dH+%( u�1���t��� @ � �UH��H���N<H�VdH�%( H�E�H��� ��� H��� ���H�E�dH+%( u�1��� ���ff. � @ � �UH��AVAUATI��SH��H��L��� dH�%( H�E�1�L��艘��A��P L��H��I��H��( 1����M��t H�L��H��( L��H)�H�<1����H�E�dH+%( uH��1�[A\A]A^]��v���f D � �UH��AWAVAUATI��SH���H��8 dH�%( H�E�1�� ��H��D��P A���ڗ��A��L���4I����H�ɶ� �x t H9�� �> L������L��L������L��L�������n�D������L��L�I� L� �� H��� A�� H��' ME�H��1�AV���H�5S� L��Lc�X1�ZL���H��H��� L��� L��D�� M��tcE��L������AƄ$� �� L��L�����D������L��L� )� H��H��� � A�� H�?' LE�1�� ��L��H�I�A�T$$L��D)�����E��tI��$� H�E�dH+%( �� H�e�[A\A]A^A_]� � ��� �����H�����I��H�H�������H��� �% H9�� �������P H� I�H���p���H9�u��f��� @ �2 L��L������L��������L������L����������-���ff. � f�UH��AWAVAUATSH��H��dH�%( H�E�1��� uDH��0 H����& ƃ$ H�E�dH+%( �� H��[A\A]A^A_]�f. � H�� L�� H����& L��E1��m���H��H��t ����H��A��L���Q���I��H��t�L�5B�� �L�����I��H���i���I�D$�I�T$�M�|$�D�hyH9�tI�T$ I�D$�H���@yL�����A�F ��t��u�L���������ff. � � �UH��AUATI��SH��dH�%( H�E�H���� �x uj��� H�^��tTI�t$I�<$H�Kj 1�L��� ���I�$H�;H�5A� A��1��>���H�E�dH+%( u>H�e�D��[A\A]]Ð�O|� H��L� ]�� L�� H� ��j���A��XZ��,���ff. � �UH��AWAVI��AUE��ATSH�Ӻ H�� H�EL�M H��P�����l���H��������� H��L��X���D�}L��H���H��`���dH�%( H�E�1�HDžp��� HDžx��� ���L��X���I��H�<�� �x unE���� H��`���D��L��H��D��l���L����H��p���� ���H��x���� ���H�E�dH+%( �� H�Ę � [A\A]A^A_]�f D L������1��@ H��L��L��@���L��X����)���L��1�� L��X���H��x���H�Y" L�%� ��L��@�����LI�x���E���/���H��H���H��P���L�������@ L��L��X�������M��1�L��H��p���H�T% � �+�L�%Y L��X�����LI�p��������9���f � UH��AWAVAUATSH�� H� $ H��H H�=�� dH�%( H�E�1����H��� H��H������I��H��� H����1�� Dž�� H�����H�H����� H�����H� D L�����H���� �xu�H��L�`I�ٹ ATL����� 1�L��� � L��� ��ZH�51: YL������I��H��t�H����H��� � �+���H��vH���������ueL��轰������ �X���H�=- 1�����L��躿��������uxA�����H�E�dH+%( �5 H�e�D��[A\A]A^A_]� D L���x���Lc���J����H���{���L���X���J����H���� �����V��� ����H����1�A�������� ��9�r^����H����D�h�I��N��-�� H��H���|��L9�u�H����N��-�� � H��H���T��I9�u�����H�H����諂��H��H��t.�= ߄ L�%%�� uI� $E1�� ߄ �h���I�<$�W�����H�=, 1�觐���J����}���H����J�<���~��H�=V+ 1�����L�������p���f�� �UH��H��dH�%( H�E�1�� �����t$H�=�+ 1��>���1�H�U�dH+%( u �� ����������ff. � �UA��H��H��AUI�պ ATH����I��A��H�� dH�%( H�E�1�����I��M��taH�Z�� L��H�����H��4 � L�@HH�� M��LD�1��C���xPH�����H�U�dH+%( u_H�� A\A]]� @ H�����M��t$I��L��1�� H�! �����y�1�� H��H��� 1�� �����y�1����� D UH��AWAVAUM��ATI��H��S��H��xH�EL��`����U�H�E�H�Ef�M�H�E�H�E H�E�dH�%( H�E�H�z�� �x MD�L�E��i���H��H��x���1�H���@ H��I������E�H���� ��D�}���l����E��@�E�H��x���H�p�H��H��H��p���H�u��t���L�k�A� H��x���H��1�H��8H�E�L9�u?�6 @ H��D��L��H�H�E��Є��� A��+� M�m E1�L;m��� E��u �}� � E�A�}y A� tA�}xE�A��A��-H�M�H�H��u��E�H���u�D��H�u��u�L��L���L�E�PD#M��>���fE�H�� L��D�}�H�E�D���Є��`���D��+�l���H�U�dH+%( �� H�e�[A\A]A^A_]�f�A��-uDH��p����U���D��L��`���L��L�H@��H���u��u�H�p �u����fE�D�}�H�� H�E�D��L��Є��u���H��x��� �_����b��� � I�G@IG8L9��E��(�������ff. � @ UH��AWI��AVAUA��ATA��SH��H��� H�EH�� ���L��@���H��� L��P���H��X���f��n���dH�%( H�E�1�莑��H��0���H���� �x �� I��� L�8H�ţ� A�Չ� ���H�� ����@ H�� ���A ���� H����X���M��D��L��0�����P���H�ߋ� �����@������H�� H��P����z tH�� ���H��� H�U�dH+%( �c H�e�[A\A]A^A_]�f D H�� ���L�x@�D���H������D�� ���H��H���I��H���~ H���V�ƅ���H��uI�F@IF8L9������D��n���D��h����� @ ����� �3 H��8���H��0���L�e��@ L��H�x��@���1�L�� H��x���H�A� �S���� H�� E1�E1�HDž(��� H��x���1�H��L��P���L��H��H��@���D��h���� D��n�����H��(���A���݊��L���Պ��A��f��n�����h�����h���H��X���H��A��Є�u[H��H��� tQH��H���H��H��8�����HDžx��� H��H���H��P���H� H������H��P���H��H��f D D��+� ������f�H���X���D�� ���H�����H���� H��I����ƅH���H��uI�F@IF8L9���H���D��n���L��P���H�����H�p�H��I��H�����H��(����U�M�n�H�����L��H��(H��8���L9��� Džh��� A� �>�H��I�$H��X���D��H��Є��� A��+�� M�m E1�L;�8����c E���� ��H��� �� Džh��� � A�}y A� tA�}xE�A��A��-I�$D��`���H���m���H��D��L��H��L��0���D#�H���AT��@���VH��(������f�n���H�� D��n���D��`����&���E��H��X���D��H��Є�uH����� �����f. � D��`���D��+� ����(��� ��h����p�,���f. � HDž(��� H��8���L�p�H��(H��`���I9��\ A� E1�H��(���E1�D��M��A���! � M�6L9�`���tDH��x���I��E1���� L��L���%���E��ME�H��u�M��H� ���f. � E1�H��8���L�q�H�Q�H��`���I9��� I��D���f D M�61�L9�`���tZH��x���H��L��I��A��� �����ME�H��u�L��H�� M��� ��� � H��x���H��(������� D L��I����D��`���A� Džh��� f D H�����H�P�L�p�I9��-���L��8���E��I���Ef � H��I�$H��X���D��H��Є��!���A��+���M�?E1�L;�8�������E���� ��H��� �� Džh��� � A�y A� tA�xE�A��A��-I�$D��`���H���n���H��D��L��H��L��0���D#�H���AT��@���VH��(���� �f�n���H�� D��n���D��`����'��� � ��h����p�k���E1�A� 1�� ���I��������ff. � f�UH��AWA��AVD��AUATI��D��SH��H�� ��p���D�o$dH�%( H�E�1�� ��fA��$ ��w����� H�8�� �x �� A��$ ��w��� �P A��$$ uL��H��x����&�H��x���A��$& � A��$% �� H���@ H�B�E1�fD9{(t}f�H��� L��H������A����w���L�����������H��L�p�������H����PHDž���� �B���A�XZ� A��$ ��w��� u6f��tQ�E1�H�E�dH+%( �� H�e�D��[A\A]A^A_]� � I��$� fIn�fH:"��� f��u�DžT��� ƅv��� � D H��u�DžT��� ƅv��� ��v���1�D��H��H��������������w����������d�H��� H��H H�L�p�H9��f H������E1�ƅ`���H��x���H������D��H��h����� � ��w��� t ��� �� �4 H��������`��� �� ��T������: I�F H������L��H���� H��X���L����H��X���L��L����`������Hc�`���H�5�� 1�H�x���H��趫��H��x���ƅ`��� D��D+�����H��� A�I�FXL�p�H9�H �_ H��x���f�A�~x HDž���� )�����M��$� H������H��h���HDž���� H������u�L����X����U�����X�����uk�C,D�z9������H��� D���h��� @ H�������DžT��� ƅv���+����f � I��$� fIn�fH:"��� ���L��L��蕴����X�����u�H��� ��� � H�5>< H��1�A���s����\���f D H��`���L��A�V(H��`���L��L���6�H��x���H�51� 1�H���.����s���f � ��� H�5F� H��A�� D��A� �M�����v���-�����D��p���1�A��� ��� D ��v���H��1�A��H�57 輩����� � �5 H���S���q���f D DžT��� ƅv���-���轐��ff. � f�UH��AWAVAUATSH��x L��� dH�%( H�E�1�I��H �P H��h������" H������H��Dž|��� H��p���f�H��p���f�A��B HDž���� HDž���� H������L��Dž���� )�����tH���� �z �q H��H H�L�p�H9��� E1�� f. � �C,E�gD9�rH������L����|���L��L������A�VH������H������H�H�H)�H������H�������� ��������u 1�H��9 �S���H�H�����H)�����tiH��� E��H��H I�FXL�p�H9�tKA�~x u�L���������L���L��L��������9���H��� H��H I�FXL�p�H9�u�f D D��|���1�H��D��A���|���8 H���3���S$H��p���H�߃�轟��H��h���D��|���D9x ~NL��� �=��� D H��p���H��8 1�� �^���Hc�H�����H)������o���H��� �R���H�E�dH+%( uH��x [A\A]A^A_]��%��� D Uf� H��AWAVAUL�-�8 ATL��SH��x H������L��� H������dH�%( H�E�1�A��$` H��p���HDž���� ��l���1�H������HDž���� )�����腴��Hc�H�����H)������R I��$P ƅx���H������H�CL�{H��`���1�L�p�I9��� L������M��I�� D H�������@,9�[E1�1�L��L��L��A�WH������H������H�H�H)�H������H������t71�L���׳��H�H�����H)�����tƅx��� I�GX��L�x�H9�����u���x��� �� H��`���I��$P H��x���H� H������H9��X @ H������A� H�AH�YL�p�H9��� �� f � H������E1�1�L��L��A�VH������H�� H�������q���H��I���6���H������I��I9�tH�PL���Ky��H������Ic�H�H)�����H������tfE1�I�FXL�p�H9�tVA�~x u�L��诐������ E���^���H������H������1�H�:, 育��H�H�����H)������,��� @ H������H� H������H9�x���t2H������H������1�H�� �2���H�H�����H)����������H������1�1�H��� y���8 H���|���S$H��p���H�߃�����H�E�dH+%( uxH��x [A\A]A^A_]� D L��L���u���������������l���H������H�KN L��� H�������L@�1��{���Hc�H�����H)����������C����j���f. � UH��ATI��SH�� �E�dH�%( H�E�1�H���� D I��$� I�\$(�~��H��� H�Ɩ� �z tI�T$pH�H���� f��H*��Y~* H��xif���H*��^��Z�A��$ u /E��� L����H��t~L�����I��H���j���1�H�U�dH+%( �� H�� [A\]� @ H��f��H��H ��H*��X�� D H�ڃ�f�H��H ��H*��X��L���f. � L��1����I��H������{��� D f��7��� � L���`����� � �UH��AVAUATSH�� D��� dH�%( H�E�1�E���� L�gI��H��M��� ���� ���� ���� �A�� I�}�E��Z|���E�H��� ���I�ĸ I�U1�f�� M���� H���� D I�EH��tvA��$ t9A��$ t.A��$ A��$ )���H9��n 1�H)�fA��$ �A�� L��1��E�����E�H���m���I��H��u� D H�E�dH+%( �A H�� [A\A]A^]�H��� L�`0L�g������ �&���f D u&1�M�efA��$ � D M�e1�H���� A��$ t<A��$ t1H��H�ڄ�� A��$ H��H9�� 1�H�fA��$ �A�� �]� L��耢��I��H���$���H��� L�p(�T{��H���� H�|�� �z tI�T$pL�2M��xaf��I*��Y8' H��x+f���H*��^��Z�A��$ u�/E�r����� @ H��f��H��H ��H*��X��� D L��A��f�H��L ��H*��X�� @ f��f. � A��$ H��H9����fA��$ M�e�7��� � I�}�w���H���o����A�� I���m�H��u]�F @ f��I*��YG& H���� f���H*��^��Z�A��$ u /E��� L������I��H���� I��$� M�t$(��y��H��tmH��� �z tI�T$pL�2M���w���L��A��f�H��L ��H*��X��Y�% H���f���H��f��H��H ��H*��X��Q���f D f��J��� � 1��l���� �x���A��$ �����A��$ ���A��$ fA��$ �����fA��$ M�e���I�E1�f�� ����g��� � UH��AWD��AVI��D��AUI��ATS��H�� ��P���D�g$��D���dH�%( H�E�1����A�� HDž���� ��V�����������I��� H��H�����` L��������@�����tI��� fIn�fH:"�A�� A��$ uL�����A��& ƅW��� ��U�����t A��% <��U�������-��W�����W���H��H��� ��������A"� �� 1�D��L�������V��� tA��� �� �4 L�������P���H�5�� L�� @��A)�� ���I��� H��P H�BH�JH��h���H�X�H9�� H������E1�D��`���H��x���H������E��I��ƅp���H��X����� f � ��W���H�5� L��1��8���D��`���A��H�C H������L��H���f H��`���H���H��`���H��L������p�������Hc�p���H�5ۯ 1�H�x���L���њ��H��x���D+�����ƅp��� D�E����`���H�CXH�X�H9�h����+ M��� H��x���f�{x HDž���� )�����H������H��X���HDž���� H������u�H���y�����uuA�E,E�|$D9�V��V��� tA��� �G �4 L��������p��� �����D��`���H�5�+ L��1�A�������� @ E���(��� � L��H��赣�����x������� � H��p���H��S(H��p���H��L�������H��x���H�5z� 1�L���w������f���p��� E��D��`����� A�E,D9��� A��� H�5p� L��A�� D��A� �w�����D���A�� ����U��� t���� H�E�dH+%( �� H�e�D��[A\A]A^A_]� � �5 L���{�����f D H������f��V��� HDž���� H��x���H������H������)�����HDž���� H������tA��� �� �4 L�����I�� H�H�X�H9��������p��� L������tO��W���H�5�� L��1�L����������H�C A��L��L��H��H��tl��A)�H�CXH�X�I9� ������ H�5 � L��� ���� @ ��@���H�5� L��\@���A)����A�E,D9��Q������� � �S(H��x���A)����H�5p� L��H��1��j���H�53�� ������� �[���H������ �A��H��� u��;���f�H��H���E1�� ����5 L�������6���f D fA9](�����H��H�����L��L��H����P���f�L������H������H����L����P��HDž���� ������x�A�XZ���f D �5 L���;���.���f D ƅp���E1������}��ff. � �� �UH��AWAVAUATSH��H��hdH�%( H�E�1���� � L�cM���/ H��� f�H��x����� �E� M��� � L���X����� /�wSD�}�A�|$ A���� A��� L��H�����A��C(D�}�D9��� E�� E���/ � L��1�螸��I��H���� A�� uxL�%Y�� M�u�A�|$ �a���I��� M�}(�q��H���� A�|$ tI�UpL�:M���� f��I*��Y� H��xjf���H*��^��Z�� ��� @ Aƅ �[��� L��H���5�E��C(;E��=���H�E�dH+%( � �E�H��h[A\A]A^A_]�H��f��H��H ��H*��X����f�L��A��f�H��L ��H*��X��J�����u�H��D�s$E��� �u����H��� A������` �r��u��u��b 1�H�������4 H��軿��G�$dH�54� H��D��E)��B���H��� D�u�L��P I�D$I�L$E1�H�M�L�p�H9��� H��L�m�D��I��I���F1�I��� L��E��A�V��H�5Ǵ L�������ԋ��)]�1�I�FXL�p�H9E�t:M��� A�~x u�L�������uA�G,E�l$D9�~�I�FXE��L�p�H9E�u�L�m�L���E�H�5Z� H��D�<@D���g���D�u��C,E)�A9��� ��� H�5)� H��A�� D���6����E�� ��� D L��L��轜�����n����A���H��x���f�1�H�� �h����� ������5 H���>����~���f � f���� � L�}�L�� � � � L��f� �Z�� ���L��H�5 l A��H��1��&���A��E)�����f. � H��� �x tP� �L�cM�������H��� f�L�`0H��� �� H��x���L�cM��������E� ����>��}�����x�� @ UfHn�fI:"�H��AWI��AVM��AUI��ATI��SH��H�� dH�%( H�E�1�)�0���H���� H����v��L�w� H�l H��1�� L���:������� H�{��L�s0fo�0���A� H�CDž(��� KH�� H�8H��� H�5�3 D��,����q���D��,���H���� M��� I�EH��D����| H�� ���L��@���I��� ƅD��� Dž@��� in �_����- �P�pH�e�� Hc�Hc�fA�L �� H��� H)�I�� L��#���M��D��,����� L���u��M��H�Q H��H�� ���1�� ����D��,�����x"H�Y��fo�0���L�spH�CXD��(���SHI��� H�C@H�E�dH+%( �� H�ĸ D��[A\A]A^A_]� M��tI�H-H�� L�Ű �S��� @ 1�H� �� � L��H�� �{������A��� Dž(��� E1��W���f D D��,���M��t I�N-M��H�� � ���f � H�� ���1�L��H��� � ����D��,������������*v��f. � UH��AUATSH��H��H���� ��� dH�%( H�E�H��� �z tD��� H�x0E1��5 � �� t�� t �� A�1�荱����� H���=�H��H��u�Ic�H��� C�,H�U�dH+%( ufH��[A\A]]� D H�xh tD��� �u��� D H�xp u�H��� uދ�D ��y�.� z�uɀz uÀ�� u�D�hH�2���� u��ff. � f�UH��ATI��S1�H���A�$� dH�%( H�E�1�.h H��� HLJ� H�x0z8u6H�g�� �z u)H�@PI��$� �: 1�H���m����A�$� H����H��H��u�fHn�fl�A�$� L���9���I��$� A��$� ���L��fA�D$$�CV��H�E�dH+%( uH��L��[A\]��S���t��ff. � @ UH��ATI��H��SH��I��$� dH�%( H�E�1�H��H �@0��tSH��tNH�~p tfI��$� H��p護��1�� �\��I��$� H�@p 茭��I��$� �b��L���w���H�E�dH+%( urH��1�[A\]� D H�_ ���H�5�� ��uH��� 1�H�=�� �O���� � I��$� H�Xp��[��I��$� I��$� H�pp�R���j�����r���� �UH��AUATSH��L�nH��� dH�%( H�E�1�H��H H�z8 t^M��tYH�~h I��txH��� H��h蘶��1�� �l[��M��$� I�}h�+���I�Eh �n���I��$� 葫��L���Y���H�E�dH+%( �� H��1�[A\A]]�f � A�}! H�5� ur�B8��uSH�=� 1��-���I��$� L�����1�� H�Ch��Z��I��$� I��$� H�ph�dQ���a��� � A�U H�=E� 1��֘��� @ L����o��H��I��$� H��H �o����q��ff. � �� �UH��ATH��dH�%( H�E�H��� H��H D�B4E��tZ�V8��xS��D I����xbH��� H��D �'���I��$� 1�� ǀD ������Y��I��$� �<U��L����H�E�dH+%( u@L�e�1��� D ��D � � �Y��I��$� I��$� H��D �7P����p��� �UH��ATI��SH��H�~(I��$� dH�%( H�E�1�H��H �@0��tSH��tNH�~p tiI��$� H��p�H���1�� � Y��I��$� H�@p �'���I��$� �^��L������H�E�dH+%( uuH��1�[A\]� � H�_ ���H�5Q� ��uH��� 1�H�= � ���� � I��$� H�Xp�X��I��$� I��$� H�pp�#O���g����o��f � UH��`H��AWAVAUATS��H��x@�u�dH�%( H�E�1��1c���E� H�E�H��tU�É�h���H�u�H�F�H�V�H9�t)�}� ua�u�f D �@x �Hy��H� H9�u�u���uuH�}��E��H�E�H��u�H�E�dH+%( �c �E�H��x[A\A]A^A_]� � �M� D ���xy u�@x H� H9�u�M��f D �@xH� H9�uԉM�H�E�H�x �\b��H�E�H���q����E� H�}�H�G�H�W�H9�t)�}� uA�u�f D �@x �Hy��H� H9�u�u���uUH�}��u��H�E�H��u��u�u�������M� D ���xy u�@x H� H9�u�M��f D �@xH� H9�uԉM�H�E�H�x �a��H�E�H��t�E1�H�}�H�G�H�W�H9�t'�}� uMf � �@x �HyA��H� H9�u��uHH�}�����H�E�H��u�D}��?��� D �@xH� H9�t A���xy u��@x H� H9�u�� @ H�E�H�x �a��H�E�H��t�D��l���E1�H�u�H�F�H�V�H9�t'�}� uUf � �@x �HyA��H� H9�u��uPH�}��/��H�E�H��u�D��l���E��?��� � �@xH� H9�t A���xy u��@x H� H9�u�� @ H�E�H�x �k`��H�E�H��t�D��p���1�H�u�H�F�H�V�H9�t �}� uNf��@x �Hy��H� H9�u��uQH�}����H�E�H��u�D��p���A��@��� � �@xH� H9�t ���xy u��@x H� H9�u�� D H�E�H�x ��_��H�E�H��t�E1���t���D��H�}�H�G�H�W�H9�t%�}� uS � �@x �py��H� H9�u�@��uPH�}����H�E�H��u�A�ދ�t���D��4��� D �@xH� H9�t ���xy u��@x H� H9�u�� D H�E�H�x �#_��I��H��t�E1��]�D��I�D$�I�L$�H9�t#�}� uI D �@x �py��H� H9�u�@��uHL���H���I��H��u�A�ߋ]�D��B���f��@xH� H9�t ���xy u��@x H� H9�u�� D I�|$ �^��H��t�D�u�L��x���E1�I��I�D$�I�T$�H9�t E��uO �@x �HyA��H� H9�u��uPL�����I��H��u�L��x���D��I���f � �@xH� H9�t A���xy u��@x H� H9�u�� @ I�|$ ��]��I��H��t�E1�I�@�I�P�H9�t E��u=��@x �HyA��H� H9�u��u@L��� ���I��H��u�E��X����@xH� H9�t A���xy u��@x H� H9�u��� @ ��h���I�x�L��`�������L��`���A���qi���UH��AWAVAUATSH��8H�}��U�dH�%( H�E�1��� �� ��H�� A��1ۉE��]��I��H���W f � I�G�I�W�H9�t'E1�E��uw �@x �pyA��H� H9�u�@��uwD�L���$���I��H��u�1��}� D�H�E�f��" H�E�dH+%( �� H��8[A\A]A^A_]�f D �@xH� H9�t A���xy u��@x H� H9�u�� @ I� �?\��I��H���t���E1�I�A�I�q�H9�t$E��uJf D �@x �xyA��H� H9�u�@��uGL���g���I��H��u�E��(��� � �@xH� H9�t A���xy u��@x H� H9�u�� @ �u�I�y�L�M��H���L�M�A�� � L��8 M���� I��1��V�f��I*��Y' H���� f���H*��^��Z�A��$ u A/�� ��L��觽��I��H������I��$� M�|$(�[��H��tiH� �s� �y tI�T$pL�:M���v���L��L��f�H���H ��H*��X��Y� H���c���H��f��H��H ��H*��X��N���f��M���1�����f��f D Uf�H��AWAVAUATI��SH��(@�u�dH�%( H�E�1�@���� �E�H��� H�X0 @ H���' I��H��L�k� �+���A�� H��uL�������}� A�� �, ���� AƇ �U�L��L�����I��� M�w(�vZ��H���� H�5�r� �~ tI�WpL�2M��� f��I*��YW H���� f���H*��^��Z�A�� �/����A�$� /�� ���A��� A�� t �}� �� I��$� ���� �}� � AƇ H������ @ L����A��$� H�E�dH+%( � H��(L��[A\A]A^A_]�D�� � AƇ ������1�fA�� ����f � H��f��H��H ��H*��X�����f�L��L��f�H���H ��H*��X����� � AƇ �f D ���#���A�� I�$� �� f���� � (�L����������I��$� � AƇ fA�� ���� d��ff. � f�UH��`H��AWE1�AVAUATSH��XdH�%( H�E�1��W��H���? I��I�F�I�V�H9�� A���xy �A �xx �� �- H� H9�uۀ�-�� I�~ �`W��I��H���� L�u�E1�D�}�I�D$�I�T$�H9��� A���xy �� �xx �~ �- H� H9�uۀ�-�h I�|$ �V��I��H���R D�m�1�L�e�I�F�I�V�H9�� ���xy �� �xx � �- H� H9�u܀�-�� I�~ �V��I��H���� �]�E1�L�u�I�E�I�U�H9��� A���xy �T �xx �� �- H� H9�uۀ�-�l I�} �CV��I��H���W D�}�1�L�m�I�D$�I�T$�H9�� ���xy � �xx �� �- H� H9�u܀�-�� I�|$ ��U��I��H���� �]�E1�I�F�I�V�H9��� A���xy �� �xx �� �- H� H9�uۀ�-unI�~ �U��I��H��t]1�I�G�I�W�H9�t6���xy �� �xx t#�- H� H9�u�-uI���h����f D L��訷��I��H��u�A� D L��萷��I��H���C����]�D�f D L���p���I��H������D�}�L�m�A�f � L���H���I��H���A����]�L�u�D�f�L���(���I��H������D�m�L�e�AݐL������I��H���C���D�}�L�u�E�L�����I��H������H�E�dH+%( uH��XD��[A\A]A^A_]� � ����f D � ����f D � �c���f D � ���f D � � ���f D � �K���f D � ����_��f � UH��AWAVAUATSH��HdH�%( H�E�1��S��H���� �E� I�� � H��f� �@ ���� ��txI�G�I�W�H9�t&1�f � H��H� ��H9�u�yx �� ]�L��譵��I��H��u�H�E�dH+%( � �E�H��H[A\A]A^A_]Àzx �� f D �E��f. � I�W�I�O�1�1�H9�t*@���. �zy u`H���� H9�t H���H9�u�I�W�I�O�H9�t*@���Y �zy u�H���H9�t� H���H9�u�E��1���f D �zx �f���H����- H9�u�� @ I� �GR��I��H����L�}�E1��]�I�D$�I�T$�H9�� A���xy �8 �xx � �- H� H9�uۀ�-�� I�|$ ��Q��I��H���� D�u�E1�L�e�I�E�I�U�H9��� A���xy �� �xx �� �- H� H9�uۀ�-�p I�} �Q��H���^ D�}�E1�I��L�m�I�F�I�V�H9�� A���xy �� �xx �� �- H� H9�uۀ�-�� I�~ �(Q��H���� D�e�E1�I��I�G�I�W�H9��� A���xy �� �xx �� �- H� H9�uۀ�-urI� ��P��H��tdE1�D��I��I�D$�I�T$�H9�t4���xy �W �xx t!�- H� H9�u�-uI�|$����� L�����I��H��u�A� D L���в��I��H���?���D�e�E� D L��谲��I��H������D�}�L�m�E�f � L��舲��I��H���=���D�u�L�e�E��L���h���I��H��������]�L�}�D���� D � ����f D � � ���f D � �l���f D H���H9����f � H���H9�u�����H���H9����- ���� � � �o���f D � ���H���H9������ � H���H9�u�E������E� �����,[��ff. � �UH��AVAUATSH��dH�%( H�E�1��� �5 ��' A� �� L��8 E1�M���� H������ I��$� M�t$(�2O��H���) H�Zg� �z tI�T$pL�2M���� f��I*��Y� H���q f���H*��^��Z�A��$ u /�� A��L��蒰��I��H���r���H�E�dH+%( �� H��D��[A\A]A^]� I�t$� H������A� L���@���I��H��t�I��$� M�t$(�VN��H���= H�~f� �z tI�T$pL�2M���� f��I*��Y6� H��xYf���H*��^��Z�A��$ u�/�� �x���A��A��$ �M���L��襯��I��H���a������� @ H��f��H��H ��H*��X�� D L��A��f�H��L ��H*��X��[����H��f��H��H ��H*��X��z���f�L��A��f�H��L ��H*��X��?����H�E�dH+%( u:H��H�� [A\A]A^]���f � f���� � f������rX��f�UH��AVAUATSH��L��� dH�%( H�E�1�H��� M���� H���� I��$� H��H9��� D�@aE���? �p`A��$$ uL���ٯ��A��$" ��� H��)�A��$ ��� ���. H)�� L�-xd� A�} uiE1�A��$% �� ���G 1�L��H���r���fA��$" A�} t ��A)�D�� A��$ �& ������ �� D � L��H��� ���A��$% A���> A�} ��� tA��$" A)�D)�A��$ A��$' t AƄ$' 1�fA��$" ��� 1���unH�� A� H�E�dH+%( �� H��D��[A\A]A^]�f D E1��� H)�� ���� @ E��$& E��t�A��$% �h��� @ 1�H�� A� � � I��$ �[������f D f��t������ ��� �F��� @ ��� � AƄ$' fA��$" �P� ��f � A��$ �;�����U��ff. � f�UH��AWAVAUATSH��hL�zdH�%( H�E�1�M���� I�G H���� ��� �� L�rI��I��H��M��tgH�(b� �PL��H)�H�8 �� 1�I�N-H��� L�� �������� �oAD$ H�CI�D$0H� ���I�D$� �f @ H��L�u�A� 1�QL��L�q� � H��x����@ �@ �*��H��x���XM��Z1�1Ҿ �Y��I��H��u(H�C 1�H�U�dH+%( u@H�e�[A\A]A^A_]þ H���C`��H��tI� L���2��L�s��L��������ZT��f. � � �UH��AVAUATSH��L��� dH�%( H�E�1�H��� M���� H���� I��$� H��H9��� �xa �� �p`A��$$ uL��蹫��A��$" ��� H��)�A��$ ��� ���. H)�� L�-X`� A�} �� E1�A��$% �� ���; 1�L��H���N���fA��$" A�} t ��A)�D�� A��$ � ����H�� �� � H�E�dH+%( �S H��1�[A\A]A^]�f D � L��H������A��$% A��� A�} ��� tA��$" A)�D)�A��$ A��$' t AƄ$' 1�fA��$" ��� 1���u>H�� �Z���f�H)�� ���� @ A��$& �9���A��$% �g��� 1�H�� ����f�I��$ �C����f D f��t#������ H�� ��� ���� D ��� � AƄ$' fA��$" �P� ��f � A��$ �?����Q��ff. � f�� �UH��AWI��AVAUE1�ATI��S��H��� ������� ���dH�%( H�E�H��� H��tD�hI��� L��L�� ���H��(I�G�&��A��� I��� H��t �� L��L����1�L��H��~ L��L���ߍ����� ��u;L�% � @ D��L���=D���Ã�e>��B�� �@���"w-Ic�L�>�� ��e��B�� �C���"�~ f D L�����H�E�dH+%( �� H�e؉�[A\A]A^A_]� @ I��� H���p�����% �c���L������V���f D A��� I��� ��H��H A�W(A��� ���K �A ��A�G.��)�I�fA�G(��fA+Wf9����������)BH�H)�I���� D � L��������f D I�_跉���5 �� E�O(�� �� I��� D�FD�茄 E�G.H�JHA��� WH�= � P1�A�wA�7�v��H�� �d��� @ 1�L�����Q���f � ���t+��+�����L��������*����+ �p��� � I��� I��� H�����H��� H�x�I��� �A�� H�xh �! f��H�x0.�z �7 f D 1�� @ 1�H��腊���A�� H���4��H��H��u�fHn�fl�A�� L���S��L�����V���� ��� t8H�����H��`����� 9�D t ��D � L��1�H�5� ��b��I��� H��t �� L��L����L��L���R������ � ����W ��+�>���L���n�������������A�G.A�G. �fA�G(����f. � H�xp ����H��� ������D �������.� �� �� H� 'Z� �y �Q uA��� �� � H�x0�������H�@PI��� ��� @ H�Ż Hc�H�>��I��� H��� �����% �����L������ D H�ȋ G�� �������H��V� A�� H� Y� H��� ��� � H�81��G��I��� ��� � I��� M��� H���� H�x�I��� �A�� H�xh �� .�� H�x0z�� 1�� f � 1�H�������A�� H������H��H��u�fHn�fl�A�� L������L�����IT������� t2I��$`����� 9�D t ��D � L��1�H��� �n`��I��� H��t �� L��L����L��L���JP�����A��� I��� ��H��H A�G(A��� ���� �Q I�A�W.��)Љ�fA+WfA�G(f9��A�������)BH�H)�I��)���� L���o�����I�_�����5g�� E�O(�� �� I��� D�FD�B�� E�G.H�JHA��� WH�=v� P1�A�wA�7��q��H�� ���1�L������� � ���H������� H�x0����A�W.A�G. �fA�G(�n���H�xp ����H��� �������D ���.�� zBu@H� �V� �y �Q u A��� t H�x0������H�@PI��� �����u����H�x0���������M����5G�� L���h���H�}S� A�� H� V� H��� ��� � H�81��D��I��� �(����I��H�HV� �R �f���H�8V� �R �+��� � � �UH�T���H� ����H�5����H�=O���H��H��dH�%( H�E�H��Q� H�P H�ٕ��H��� H� +���H��@ H��� H��` H��� H�E�dH+%( u��Jd����H�� D � �UH��I��H��H��dH�%( H�E�1�H��� H�=�H� ��fHn�Ɓ� fH:"�H�����H�ApH�=U� AXH��H 1��P��� ��t�w �x @�q.t\I��P D�I*H�GH��H�p�H9�tA�A H�VXA����H�r�H9�u�A��fD�I*H�E�dH+%( u3�L���u�� @ H�H�p�H9�t��Q*H�FX��H�p�H9�u�f�Q*���G�� D � �UH��AUI���� ATH��dH�%( H�E�1���$��I��H��t L��H���A0��H�E�dH+%( u H��L��A\A]]��pG��� �UH��H��dH�%( H�E�1�H�E�dH+%( u�� 7���;G��ff. � UH��AWAVAUATSH�� H� $ H�� H� $ H��H �]H�����M��M�͉����H����L����L��������������dH�%( H�E�1�H��� H��H�������~��I�Ǹ����M���� H�~���M��M��� ����M��� I��� Dž,������� H�����@���������z��1�1�1��V^��� �L�������f��.�z�� �A�� I��� H�x0E1�� @ 1�I���́���A�� H���|���H��H��u�fIn�fl�A�� � � ,��I��� H���� H������F��1�� H�����H�� ���H�H�� ���� H������H�H� R� H��� H��t�`��H���� t H�� I�GP����H�ź HDž��� �H���� �����H��� HD�H������É��� � 1ɻ����E1�E1�Dž,�� ����H����L���S��I��� ��,��H��tI��� L��� ��� L�b��z-���� �P���w�� H�5�� Hc�H�>�� � = �� ~|= �� ������S���I��� �υ��L���,��H�� ��L�����f � H��H���!��L9�u,��H�U�dH+%( �A H�e�[A\A]A^A_]�= �� = �� �H��� H�������� D H� iP� �{ �� H�������� ���� H� BP� ��0;�( �������( 9��S Dž,����������f D Dž�� ���f � H�����H��� D�h,E���] I��� H���; H��P� �8�! H���� H��� H�����H�� ����H�� ��I��� A��H�H�����H�<�H���� I��H�� H���p H�xX �e H�H8H�� 1�� L������O���L�������I��� x>Ic�H��p���A��H��H����H� <���H����Ic�H�� ��H�����L��H��H H�z8 �� M���� H�xh H� �� H��� HE�A�~! L��{ �� D�J8E���� E�N L��H�Q� 1�� L�����草��L�����I��� H��H ��x7Ic�H� ���A��H��H����H�� ��L����Ic�H�����L��D�B0E���� M���� L��L������x���L�����L��� ��u I�D$ L��� I��� L��H� ¿ H�R� � L�����H�xp H��� HE�1�迈��L�������x7Ic�H� :��A��H��H����H�� ��L��(��Ic�H�����L��I��� I��� H��t#H���� H��� H9��� �xa �� H���� H�HI��� H��H �z0���� H��H�����ttL��1�H�� � L��������L�����H�������x7Ic�A��H��H��(��H� L���H����Ic�H�� ��H�����L��I��� H��H �r4��t��x{��D L��H�X� A��H�h� � L�������H� @� HI�1��\���L�������x6Ic�H� ���A��H��H����H�� ����8��Ic�H�����L��H���� �� 1�H�'� � L�������xIc�H� و��A��H��H����H��,��L�����L�����L�����L�� �������H���+ D9��� H�L��H��I�4������,����uH��L��D���rd�����uŋ�,�����������>���f � H�����L���a ���t���H� K� �p�d��� @ I��� �̢������ ����� �����,���2���H�5w� L���H������������H����H������H�@��� ���H��@��D�����H� �� H��H�5g� H�=� 胒���� ����1���@�� H�����HD�H�����H�� ��a��L��������H�����L��L��������s���H���� �e����(������� H�=�� 1��b,���E���H���� �7���H�����L��HDž�� HDž0�� �*���� ���I��� H�������H�8�`��L��H��h �������H�����H� �����q������L����H��� H����M�������I�^H��@ ����H��@ ��� �� ����A�FH��� H�����f���L��L��L��(���L���O���H�����H��� �p,���. I��� H���&���H�XH������H�S H��� ������ �����H�@fHn�fH:"�H���� H� �H� H���KH)�H�: �� �(��H�����L��譌�����H� �B� H�=�� ������ �4��)օ��1A��� 1��b���y���I��� ��8��H��H �J4���Z������R�����D H��D ���s I��� �)��I��� 1�� ǀD ������#��I��� �@ ��L��������L�� ��A��� H� �� L������" D A��� �HA��� �� �[ �@ L��1�H���a��1�L���G$����t�H�����H�5Y� �0���H�����H���J A��� I��A�� ������..�������H���ޯ��H��H�����H�����I��H���� �H��F� M�l$�x �� H�����f�I��$� L��s A��$� H������ HDžp�� ��` H��P��HDžX�� �LR�H�T� )�`�������� @1��4��� A��$ �������tA��$ <���������-H�����H��P��貀��I��$� H��P H�BH�JL�p�H9��� L�����M��I��H��L��L��L��A�T$(H��P��H��X��H�H�H)�I�D$XH��P��H��X��H�H�H9��� H�P� 1�I���_��H�H�P��H)�X���L��@��D�����H� Z� L��H�5�� H�=�� �L����� ���H��P��L���4���f��f/�wf/�� �� �����H��� L��� ��L���E� D �A�� I��� .�H�x0����H��D� �z ��H�@PI��� �1� @ H�����H�� ��H�� ��H������� � HDž��� H�� �����fo8� H��@��H����)�@��fo+� )�P��fo,� )�`���x�H�����f�fA��$ HDžp�� HDžX�� H��P��)�`���� H��C� �x �x A��$ �R A��$ Ƀ��-A��$ ����-�����H�����H�� � 1���1��I��� H��H H�H�X�H9�� A� L�����E���\ � L��P��L��H��E1�L���S(H��L��L���"���H�H�P��H)�X��I��� H��H H�CXH�X�H9��� �{x u�H�����H��L��� �;����u;E��u�H��X��H��P��H��� 1���\��H�H�P��H)�X���U��� D L��H���X����u�I��� H��H H�CXH�X�H9��w���f. � L�����H�����H�����1�H� 1 � �0�������-�� �A�� L��1�������@q�������H����I��H���$���H������B��H�����H�=$� 1��C\���&�f D L����������H��� L��n 1�H��P����[��H��P��H��X��I��$� H�H�H)�H�H��P��H��X��L�p�H9�th � H�&� 1��[��L��H��L��H�H�P��H)�X��A�V(H��P��H��X��H�H�H)�I�FXH��P��H��X��L�p�I9�$� u�H�����H���M��1�H�پ H�����H��/ �#/��A��$ ���������� �����H�����f�1�L��A��$� H��)�@��L��0��H��@��H��{��L��L�~��P��)�0���D���AXAY�0��� I��� ƅ��� H��H H�H�X�H9�����H�����H�����H��. 1�� �b.����� D H�=�� 1��jZ���M� D I��� t)H�����H��� �P8��t M���� �@,���7 H�����E1�1�L��L�����L��H��H��������A�I��� Mc�H���� H�� ��H��� N���� H��� L��1�� H� �l L�����L������Zz��L�����L�����H�]� ��x@I��H�����H�� ��A��J����H�����BDŽ<�� J����Mc�N��I��� H��� H��� � L��1�H� ߱ � L�����L������y��L�����L�����H�� ��x@I��H�[���A��J����H�����BDŽ<�� J����H�� ��Mc�N��I��� H���� H��� tvL��1�H� W� � L�����L������(y��L�����L�������x@I��H�˅��A��J����H�����BDŽ<�� J����Mc�H�� ��N��I��� ���L��1�H��� � L�����L������x��L����������L�����H�g���H�� ��A��I��J����Ic�L���W� @ H�����f�L��1�H��L��)�@��L��0��H��@��H�]x��L��z��� P)�0���Ԓ��^_���� D I��� �� @ L�����L������������,���(�L��H��� � 1�L������w��L������*�H�����@ H�ü H�������ƅ��� � ����H��X��H��P�����H�����H�x�A��� � L�������;��L�����I��I��� I��� H���� H���� H��� H9��� �@`��H� � H� HE�L��1�� L�����H��� ��v��L�������x/Ic�H� ���A��H��H����Ic�H�� ��H�����L��I��� �K���D � � ���I��� I��� H��D �#����I��� L��(���KB��H��I��� H�PpH9��6 H�PhH9��� H��D H9��O�H��H D�Z4E���;���8�����-�D��D E������D �N���f. � �����H��� L��1��B�����H���� H��� H�����H���� H�����H�� ��H�����H�H H������A��H�����H�HH9HPt/H�� ��H��H�����Ic�H�J`H��@H�4�H��H����A�H�� ��Ic�I��� H�����H�<��{�H����� �m���HDž��� I��� E1�L�� �����L��L�����H������:+��L�����H�����I��I��� H��H ���I��� L�@M�������H�����1�L��L��L�����H��H����輳��H�� ��A�Ic�H�����L���r���H�����L��I��E1�L��L��H��H�����y���H�����H�� ��A�H��� Ic�H�����L������H��(��L��� ����"�H��D�J��� 1�AQ� �� H��@��L�y� H���9���_AXH�������HDž��� H�� ��E1�����& �<�H�����1ɺ L������n��L�����L���������H� 6� �U���I��� �����L�g0�� �������f(��^�� �����H���{ f���H*��Y����f/ \c �! �H,�H�����H� �1� �C�Z��A�� � � 1�L��L���s����A�� L���r���I��H�����A�� M�u�t1�Aƅ fA�� A�� t=fA�� t2H�B7� �x t%�{ �: H�����I��( I�� H��S � L���2f��Aƅ L��I��� ���A�� Aƅ �9���E1�fE�� �6���H����H��7� �8�� L��� L�����M�����I�^HH�����M�f`H��H�����A� H��I��L�6� 1�AT�@ � �@ ��XL��ZM��1�1Ҿ ��-��I��H���? � H���35��H���� H�{ L��� ���H�����L��0��H�@HH��(�����x �� I�E(H���} f��H*��Y����f/Ha sv�H,�H���������\ -a �H,�H��?H���������H�� ��E1�HDž��� I��� �H��f��H��H ��H*��X��p�����% �_����\�` H� ��H,�H1�H��������I�EpH� �4���L��� H��H�����A� H��I��L��� 1�AT�@ � �@ �y���AZL��A[M��1�1Ҿ �a,��I��H���� � H���3��H���� H�{ L��裤��I��� L��0��H�@��������H�H-H�۵ L��1��a<����H��f�H��H ��H*��X��n���H�����L��菴����Dž,������� �L�����I��� HDž0�� H�@H��(���I�HDž0�� I�FHH��(���.�衅��H������@ �8H���)��H�����H�=ޥ H��1��N����I��� I����L���W���H�����HDž0�� H�@HH��(�����&��� �UI��H��AWI��AVAUATSH��H��� H�����D�g�~�0� D������~ �.� dH�%( H�E�H��{��fH:"�H�Kp��fH:"�A���� A���� H��2� �x t4I�?I9��� H��E1�1�H9�� H� ��A�I9�u�A���� D��A��L�� ���� �����L��1��H�L��8���L��X����U�)U�)M�� H�= � L�M��E���&��M�7M9�t5f�L���8��H���0����D���H��H9��� M�6f��D���M9�u�H��X���E1�H�����H��tD�{1�H�r� H�5+� L���a�����H D��L���e��A�ƃ��� o���V �� tu���u�H��tH�{��}� uÀ}� t������ t�H�հ � L��1��n9���E�� � M�6M9������B��� � ��q�� = �d���L�U�M���W���H���f D�� ���M��I��H�����L��肌��I�A������H��D��L�M��E�L��M��PH������ ����H�5� L���XZ�(���� �� �� ��q�� �� �� M�vL;�����t���M�v�k���A��H�� ���A����_ A�������f D L����g��H�E�dH+%( �� H�e�D��[A\A]A^A_]� H�G�x�:���H�x �/��� � I�?H��E��1�D��APH�����I�����_AXA��� � H�5u� L���-�����i������ @ H�� ���M��H�����L��� ���H��L�M�E1��E�� D��L�������H�����P���YL��^��H�5�� �^'���� �� ������qtZ�� �� M�vL;����u�M�v�z��� � A��L��D�� ���A��������A����/������f. � A����� � M�6L;���������M�6���1�E1��"���M�6L;����� ���M�6���L��D�� �������H�� ������A������0�����!��ff. � � �UfHn�fH:"�H��AWAVAUATI��Sf~�H��xdH�%( H�E�1�)�`���HDžx��� �Y��H���� I��H�Ov��fo�`���I��� A��� A�� �T��1�1�1��Q9��� �G���f�1�L��H��x���)E�)E�)E�)E��=����� H� �� L�5�� L�-�� L�%� 1ɺ H��L���/����Bto%�� �� ��?u�L��L�������f. � ��atk��qu�L���N ��H��x����B��1�H�U�dH+%( �� H��x[A\A]A^A_]�f D H��x���1�L��H��tgL���o���\���f. � I��� H���B���H�PH���5����~@H�u�L��fH:"�E��p������f�H� -� �@ ���H�5� 됸�����M����� �� � � �UH��ATI��SH���H��dH�%( H�E�1�����f�L�����V6���S*�g ���t ������wH��H�KL�K L��PH�5� 1�A��$� A��� 8��A�T$$A��$� �D )�XY�� H�E�dH+%( u1H�e�[A\]� D H�E�dH+%( uH�e�H�s-L��[A\]�/���� ��� �UH��� H��AWAVAUATL�����SL��H��� �~�&� dH�%( H�E�1��H�H�B H������H�x0H����fH:"�H��,� H��(���)�p���H�������>��H��� H� v%� H��E1� � H�G � I9�LB���� �������G��������dt��H��H��u̹ � 1�M��H������� L��� �5����H� �W L�爅����H�� ��H�#� HN�H������H�@ H��� 1��vZ������ L�=O� L�5� L�-ڝ 1�L��������/�� d��t��u�L�牅����a�������H�U�dH+%( �Q H��� [A\A]A^A_]Ð�������ts��H��H���������� ��qt�= t�1�L���J����/�{�������^���L������E1�L��L��L��L��L������q���� �3���������0L�����u ������H�5.'� H�ȍQ �E�<xtjH������L��L�������S��L�����H��t2fn@�H�� ���fl�)�������� � H� i#� E1��-���L��H�=�� 1��HC�����L�Ϻ 1���\��H������H����8��L�����댸�����������f. � � �UH��AWI��AVI�ֺ AUI��H�50� ATSH��(dH�%( H�E�1��R����u~A��IcF��?rI�H� � I�H�H�U��W���H�U�H�H��tKI^1�M�F L��H��H�C� � �c����x&A�FH�E�dH+%( uH��(D��[A\A]A^A_]�A���������� � �UH��ATI��SH��H��dH�%( H�E�1�� �F uKI�D$��u_� �� ���� � �� H�E�dH+%( � H��[A\]�f D H� -F +met�Gric H�I�D$��t�H���%��fo*� �ed H��@ --xf�p�@ I�D$� �r���H���X%���gs H� -F +ireH�H�f�H�@ I�D$���H���H���%%���gs H� -F +ureH�H�f�P�@ I�D$� � ���H����$��H�H� -F +phyH��dr �Cs_adf�C �C ������f�� �UH��H� � H��ATI��� SH��H� � � dH�%( H�E�1��3�Bt��� M��L���E�����xYH�5� � 1��y��H�"� H�8� .��1�1�1��D1��� �:���H�E�dH+%( u*H��[A\]�^���f D �3L��H�t� 1�1���s�������ff. � �� �U� H��AWAVI��H������L��`���AUE1�ATL������SH�� H�� dH�%( H�E�1�H������H��0���H��8���fHn�L���H�fI:"�H������)�@����ǃ��fo�@���L���$ H��H��(���L���H�� ` H��x���ƅ���� )�`�����f��H��@���H���� H���� H�sH������H���q��Hc�p���H��`���H��H�H�h���H�x� L��Q � H�H�[$� L� =� L�-l� H��x���L��x! MD�H��1�S�G_��ZY����p���x ����p���H��`���H� $� H�H�5�� L� � L�2� �z! H�4�L�� H� Q LD�H��H��h���SH�<�H��x���1���^��AZA[����p���x ����p���H��`���H��#� H�H�5�� L� p� L�ȗ H�4��z! H� �P L��LD�H��H��h���� SH�<�H��x���1��_^��AXAY��x��p���L��H�=�����O��H�"#� Hc�p���H�5\� H��`���L�BP L� � �z! I��L��H�4�MD�H��h���H��S� H�<�H��x���1���]��^_���� ��p����X��p�����?�p �? A�@ )�A)��_ H��8���fn�Hc�D��fo�w H�� fp� ��fo5�w fo n� H� H��f��L�1���@��� D fo�f��f��fo�fr�f��fr�f8%�fs�f8%�f��f�� f��Df�� DH�� H9�u�D����D9��� ��H��@���Hc�)؍@��H�H�H��̀���H��H��̀����J��?tT��Hc�)؍@��H�H�H��̀���H��H��̀����J��>t&��Hc�)؍@��H�H�H��̀���H��H��̀���L��8���H���@ � )�I�4<L��*}��1�L��H�1ҍ �ω�8���� :����8�����A���Z A9�� 9��| H��@���A9���8���E1�������~"E1� @ K�<�I���k�D9��E��� H�V � H�5�� H� H��� H��M M��PH� p� VLD�8��� H��X���HD�L��0���H�Ҕ 1�M�� �][��ZY��� H��X������H��X����+��1�H�U�dH+%( �9 H�e�[A\A]A^A_]� � H��8���L��H�������j���f. � L������E1�H� M ��8���L��H�5/� H�= � �g��D��8����� � H��@��������~eƅ8��� A���������H��L H�������H�H��0���� D��8���H��ŀ����S��D��8����V���f�Hc������Hc��X�����������M��� � 1�L��(���H��0���H� i� D��8���褊��D��8��������p����$������ � � �UI���H��AVAUATI��SH��M�(dH�%( H�E�1�� f�E��E���L��M�t$8���� ��M���L��I��H�E�M9�LF��4�V��A�T$$L��L���"��H�E�dH+%( u H��[A\A]A^]��u�� D � �UH��AVAUH��H���ATSH��H��@���H�� �~! � dH�%( H�E�H� ���fH:"�)�0����G��H�{�� 1�I��H����1��L��� ��L��@���L���H�x�Ӿ �`)���SH��u�Hc�� �;X��I��H���� L�(L�p�f D L�h� I��M�n�� L���)��H��u�H��P���� fo�0���L��P����H�L��]�H��� H��� H�5�� L��h���H�E�1�)M��M����x<H� E� D 1�L���v��= �� a��?t~J��htx��qu�L���@T��L�����H��@������H�E�dH+%( uvH�İ 1�[A\A]A^]� ��t���t�� @ = uH�E� �w��� � = �e���H��L���z��U��� D H�E�H�P�H�� HG�H�E��7����b��f�� �UH��AUI��H�5�� ATI��H��dH�%( H�E�1��T����tH�E�dH+%( u6H��1�A\A]]�H�E�dH+%( uH��L��L��H�=�� A\A]]�v�������� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1�H�=L����7G�����f�� �UH��AWAVAUATS��H��h H������H������������� H������������dH�%( H�E�1���y��Hc�� H�������U��H������H���� ���������� H������E1�A��L������L������H��x����f D A��I��H��E9��� I�?�@ L�����E�O E�G1�L��H�I� � H���zU����y�A�F�E��t6H������HcЉ�H��H��L�d�H� I)� D H��H�����I9�u�H���������������H�U�dH+%( �� H�e�[A\A]A^A_]� @ L������D������1�L��x���L��D����2��Hc�D��M�$� @ L��I���d�M9�u�H�����������x�9������x���H��L��@���H������� H�;L��H+=��� L�� �����H�=|�� H;L������HcЍpƄ@���,Hc��� H)�L��a�H�;�@ L���Q�H������L��H���.f��D�C H�7F H��� ������L�$� E��HD�H������H��� �z! H��� HD�H��������t��L��� LE�L�=�E M��E��tNL������L������1�� H� �G � L��L�������"����S L������H�%� L��������LE�D�CH�}E I��E��xgH��x���H����1�� H� _G � L������L������H������趃���CL��x���H������L��������H��� L������LI�H��� L��� H� H��t|H��H� �� � AVH������������Q������H������ARATAWAQI��1�RH�b� ASAU�R��H��`���R���H�������}��H�������U���1��8���f D H�uD I���u���H��������1��90��Hc��r����\ ��f. � f�� �UH��H��dH�%( H�E�1���G� H�E�dH+%( u��� �� D � �UH��ATL�%oG� SH��H� �� dH�%( H�E�1���u�W D �Sh���8u�;L�� ��"�����t�H�E�dH+%( � H��� [A\]�ET�� D � h���8u�;L���(�����t�L�%(� �f D ��g���8u�;� L���i��H���t�H�E�dH+%( uH��� [A\]��S���# �� � �UH��ATH��dH�%( H�E�1�@��u ��F� ��tDL�%5� ��F� L������Z������H�E�dH+%( u'L��L�e���!�� D H�E�dH+%( uL�e������f D � �UH��AVAUATSHc�H�� dH�%( H�E�1����� �=F� �� L��X���� 1�HDžP��� L��H��@���L��@����H�HDžH��� L��P���1�1ҿ L��������0 ����� �mf��E1�8A��A��H�E�dH+%( � H�Ġ D��[A\A]A^]�f � �=UE� t'L��X���1�� HDžP��� L��E1��H��e����%E� ��y��H�5 ���� ���뺐�E� �y��H�5����� ������f D ���A�Ń��H���1�� L��1��H�fo� L��� L��@���HDžP��� )�@������������� �\����)��A�����A�����������ff. � � �U�����H��AUATH��dH�%( H�E�1�������]X���`��A�ą��� 1�1������� ��A�ą��� � �jq���Ux��A�ą��� L�-� � H�=�� � ��L�� �e ��L�� L�-f �Q ��L�� �D ��L�� �7 ��L�� L�-����# ��L�� � ��L�� � ��H�=R� �X����B���H���'���Y>��H�E�dH+%( u-H��D��A\A]]� D H�� � H�&� 1��01��?`�����X�� � � �UH��ATH��dH�%( H�E�1�@��t H��� �8 uZ� �t��L�%Y� L����d����u%�8��H�E�dH+%( uGH�=� � L�e���0���;x���VV��L��� ���� @ H�5� � 1�H�z� H�=�� ������� D � �UH��ATA��1�H��dH�%( H�E�1��6��D��H�5P� ����1��C0�� � �UH��ATA��1�H�� dH�%( H�E�1��6��H�5� D��L�������H�=� ��c��� L����z��L�� ���C��1���/���� �UH��ATI��SH���H��dH�%( H�E�1��5y��L�����4�'H��H�E�dH+%( uA�T$$H�3H��L��[A\]������f. � � �UA��� H��AUATH��P���L��P���SH��H�;� H�� �~$� dH�%( H�E�1��H�H�;���L��D�E�fH:"�H�V � H��h���H�5�� )E�H�E�1���?������ H���� 1�L���.�����q�� K�� tT���� ���| �D�m�L����F��H�E�dH+%( uuH�Ę D��[A\A]]�f D = tA= u�D��P���뻐= t)= t�f�1�L�������qt߃� tЃ�t��u�A���������A������|����%�� D � �UH��AWI��AVAUE1�ATA�< SH��HH�}�H�u�H�U�H�M�D�E�dH�%( H�E�1��'f. � H��L)�A9�DL�8 A�Ut(L�xA�վ L���&��H��u�L��� ��A9�DL�L�5� � L���c�E�E A�L$1�H�1 � D�E��M�� ��� �D���� �D����)�H�9� � ��� �� ���)�A����D���M��U��Ɖ߉E�E��R����E���H�}� �E�t�߉��[��H�}�������D��A�����[��H�}�D���A� E��D�����B�+L�-7� �E��X���E�f D ��D�����[[��D��L���0��9]�u�]��u�� �K�߉M�A�L$����D���{�#[��H�}�D����/���s��L���:��D�m�D�e�D��A���e��A�ǃ� �3 ����* ���! H��=� D�e�1�D�e�H�E��T����� �E���D��4�Z��� ��5���8s��L�������1�� D���e��A�ǃ��tg�� tb��t]L����A��t�H�M�Hc�D��D�<�M��C�E��4�@Z��D���x5���]�� L���X��D���d��A�ǃ��u� � �SHc�H�E�Hc�H�}�� H���3�H�E�dH+%( uAH��HD��[A\A]A^A_]�f�H�=� A� �N ���2 �H��<� � 1�H�E������ff. � � �UH��AWI��AVI��AUE1�ATE1�SH��8H�}�H�u�dH�%( H�E�1��#f D H��L)�A9�DL�8 A�Ut,L�xA�վ L������H��u�L���y ��A�UA9�DL�A�EA�L$A���E�M��� H��� 1��M�� ��� �D��� �D��)�H�� � � ��� �� ���)�A���l�D���M�D��Ɖ߉E�E�����H�}� t�u��߃��X��H�}�������D�����iX��M���� D�m�H�}�A� ��E��D��D��D�� ���{�D���4X��D��H�=�� ��,���{�D���X��H�E�dH+%( ubH��8D��L��[A\A]A^A_]�,��f��U�A���� D H�E�dH+%( u(H�}�H��8E��D��D����A� [A\A]A^A_]�) ����� @ � �UH��AVAUI��ATI��H��L�5 � dH�%( H�E�1�L����1�L��L���mR���o��H�E�dH+%( uH��L��A\A]A^]�f���q����� �UH��AWA��AVI��AUI��ATI��SH��H� �� dH�%( H�E�1�H����L��L��L����Q���~o��H�����H�E�dH+%( uH��D��[A\A]A^A_]�Aa�����ff. � �� �UH��H��AUI��� ATI��H�}�SL��H��dH�%( H�E�1��& ����~BH�u�H�=�} 1�H�Pw ���H�}�A���=�H�E�dH+%( uMH��D��[A\A]]�H� � H� X} H��� 1�� H�;�<���H�;L��L�� A� �sN���� ���ff. � �� �UH��H��AUI��� ATI��H�}�SL��H��dH�%( H�E�1��V ����~BH�u�H�=�| 1�H��v ����H�}�A���m�H�E�dH+%( uMH��D��[A\A]]�H� 1� H� �| H�� 1�� H�;�l���H�;L��L�� A� �M����L���ff. � �� �UH��H��dH�%( H�E�1�H�E�dH+%( u�H��H��u 1�H�=| �-����� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�H��1�1�H��{ �������f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u���o���ff. � @ � �UH��AWI��AVI��AUATH��L�-�� dH�%( H�E�1�L����� L��L��Hc=F;� L�%�� H)�L�����.;� A���H�r� � ;� ��Hc�� A�< t,L������H�E�dH+%( u.H��D��A\A]A^A_]� @ L���X_���l����:� ����f�� �U1�H��ATI��H��dH�%( H�E�H�)� �8��� S��1����H�A� L��0��'���k��H�E�dH+%( uH�=,� L��L�e�� �� ������ D � �UH��H��H�}�� dH�%( H�E�H��� H�H�E�dH+%( u �H�=L� �z^������ D � �U� H��H��H��� dH�%( H�E�H�G � ��Hc�H9�r1�H��H��fHn�fl�GH�E�dH+%( u���_���ff. � @ � �UH��AUATH��dH�%( H�E�H��� � ��~~1��F��L�-`� L�����H��� 1�� A��A�� A��v�A�1�A� H��� A��� D�����,j��H�E�dH+%( u.H��L��A\A]]��� @ H�E�dH+%( u H��A\A]]����f. � � �UH��AWAVAUATSH�� dH�%( H�E�H��� � ���� H� H���� �( L�?�� 1��E��H�=i� ��H��� 1�� A��A�� A���A�� 1�L�5�� E�l$�A��D��A�� �� D���P��L�����A�� D��A� � �H����5 � �A�1�D��A� � ��H�H�CH�s � H���R���h��H�=� � �Q��H�E�dH+%( umH�ĸ [A\A]A^A_]�H�WL�� ���� L��@���L��L��`����*���H�S L�� ����H� M��M��H�(w �d L��1������������ �UH���� H��H��dH�%( H�E�H�� H�H�E�dH+%( u����� �UH��H��dH�%( H�E�H�FH�PH�VH�WH��H�E�dH+%( u�1���[�ff. � � �Uf�I��I��D H��AUL��� ATL������L��SL��H��X H� � dH�%( H�E�1�)������H��{HDž���� t(H�U�dH+%( �� H��X [A\A]]� � I��� t�A��I��� H��% @t�H�� r#I��� A��I��� Mc�J�D�I��� �� �uIǂ� I��� H������L��L��A� H�=����A� �W���D L��L���H���u%H������u�C(��u$H������� ��� � H�����f � H������������f. � D � �Uf�H��H��dH�%( H�E�1�1�H�G H�G( f�G0�G2 H�G4 GH�E�dH+%( u���r�f�� �UH��SH��H��H�dH�%( H�E�1����H�C H�;��'��H� H�{���H�C H�E�dH+%( uH�]�����f D � �UH��ATI��SH��H��H�?dH�%( H�E�1��'��H�{�+��H�{�r���Ao$�AoL$I�<$K�AoT$ S �Ao\$0[0�m��I�|$H�����I�L$H�CH��t$�Q(� � ����q(9�t �B��r���v�H�KH�E�dH+%( u H��[A\]��/�f. � D � �UH��H��dH�%( H�E�H����H��H�H�U�dH+%( u����� @ � �UH��H��dH�%( H�E�1�H9���H�U�dH+%( u����f � � �UH��H��dH�%( H�E�1�H�E�dH+%( u���o�ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���-�ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1�����ff. � f�� �UH��H��dH�%( H�E�1����Hc��=��H��2� H�E�dH+%( u����ff. � UH��AVAUI��H��ATI��H�=� H��dH�%( H�E�1��>4����u"L��H�=�~ �+4����u_A� � � A�����L��H�=K� �4����uL��H�=�~ ��3����ulE1�H�E�dH+%( u}H��D��A\A]A^]� L��H�=�^ �3��L��H�=�� ��A��E�A��A���3����u�E�� DD�� � L��H�=Y^ �q3��A�Ÿ E��DD��t����x� � � �UI��H�=�} H��H��dH�%( H�E�1���-t&DH�=�} ��+t��,H��� H��} HE�H��H�E�dH+%( u+�L����� � ��.H�Þ H�m} HE�H��������� �UI��H��H��� H��`���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%( H��H���1�H�EL��H��0���H��8���� H��P���Dž0��� Dž4���0 H��@����@��H��H���dH+%( u���"�f�UH��H�5�| H��AWAVAUATI��� SH��(dH�%( H�E�1��M��H�=�> �L��I�$H���� L����I��H���� L�%��� L�5�g L�-p| � A�Gl1�f�Ʌ�~[f�H�� �M�H)�H���A�ǐ �E��h��E�I�<$L��H�Ƹ � =���M��E��_�f(�A9_l�I�_8f(��*�I�<$L��H��H��1���<��L���^B��I��H���b���H�E�dH+%( uJH��([A\A]A^A_]�H�E�dH+%( u,�u� H��(� H�5h{ [� A\A]A^A_]�iL���� @ UH��AWAVAUI��ATSH��8H�}�H�H�dH�%( H�E�1�H�E�H�E� H�E�H9��^ I�� � �s|���= L�=^�� A�G@���) ��f�H��H��H)�H�T�8 � ��� H��8�_�f(�H9�u���� f/��� I�FI�~H�p�$f��L�K(I�V1�A� I�4I�FLJ1�H�x ���H�CHI��A�G@L�}��E�M��u$� �I�OI�wH��HI�H�H���u I��I�8L���F/����u�H�E��s|H���~L�}��� �~�I��� H�4� H)�I���� D � �\�� H��8�@�H9�u�f D H�H9������H�}�����H��H���� � H��I���%@��H�u�L��H����T��I�U H���W A�t$l�N�H�� H)�H�<�� � @ f/�H�Jv6H�H��t;H�¸� ��~"�A �f.�z�u�H��8H9�u�f D H�BH�JH��u�f�I�$L��L��AD$L�!�o[��H���F���H�E�dH+%( � H��8[A\A]A^A_]� @ L���s|��~:�~�H��� H�4� H)��}�vSH���� H�=�J H��8H�y�H9�u�H�{f��H�SH�u�[H�8��Z��H�E�H�H�H9��=������H���� �u� D �D��H��8�A�H9�u��L��1�� ���Hc�H�4� H)ƋE�H��H�<�1� D �A�� �X�� �A�� H��8H9�u�H�H9����������H�E�1��������UH��AUATSH��(dH�%( H�E�1�H���8 H��fHn�H�I��H�CH��� ��H9�u�Vf D H� H9�tHH�HH�qH;�� |�H�IH;�� �1�H�U�dH+%( �� H��([A\A]]�f. � H�H9�u�4f D H� H9�t&H�HH�qH;�� |�H�IH;�� ~�H� H9�uڿ )E��T��fIn�foE�H��I��fH:"�tXfIn�AE� ��)M�AU �5��foM�H��t%H�SfHn�H�CHfH:"� H�1��#���L���S������������� @ � �UH��AWAVI��AUATI��H�53v SH�Ӻ H��dH�%( H�E�1��������� H�5 v L��� +��A�Ņ��` H�5 v L����*������ H�54v L����*��A�Ņ��� H�51v L���*��A�Ņ��E H�5,v L���*��A�Ņ��k H�5'v L���*��A�Ņ��q H�5$v L���r*��A�Ņ��� H�5#v L���X*��A�Ņ��] H�5$v L���>*��A�Ņ��d H�5 v L���$*�����g H�5]� L��� *������ H�5 v L���)������ H�5v L����)��A�Ņ��� H�5 v L����)��A�Ņ�uCL��H�=�u �?����H�~� �@�KH�{ L��H�5�t ����C <wU��u)�C �&H��� L�� H�U7 �01��\?�� @ E1�H�E�dH+%( �S H��D��[A\A]A^A_]��C ��f. � L��H�=qt �������f. � L�53 M��t�A�<$ t��, L�����I��H���� A��E)�A��txA���� � H�5�s L���z�����R H��� M��D��1�H��s A������01��}>���#��� � L��H�=�s �������C����f D � L��L��������� � H�5}� L���������z���� � �0A���d���� H�5&s L���������H���� � �S9�tQ���� �S9�tA���� �S9�t1���� �S9�t!���� H��� H��4 1��01��=��M���&���M�e��� D L��H�=s ����H�0� �@ ���1�1��f���f D L���x�A���b���L��H�=�r ������C���f D L��H�=�r ������C���f D L��H�=�r �q�����H��� �@ �z���L��H�=�r �P������C�`���L�����H�C(H���H���H��3 H��� 1�A���01��<���)���f D L���p��H�C H��� ���H��3 �f. � � � �a���L���9��H� � H��� H������H��3 �f � L��H�=0r �����H��� �@���� �1�@�t�W���� �� �� ��f � UI��H��AWAVAUATSH��H��X�EL�eH�U�L�-o� D�} �E�dH�%( H�E�1�A�EI)�H�(��^ D�W|��E���� A���- E��f��J��A�z��]�f(�H� � H)�L�H�L�8f. � ��� H��8�_�f(�H9�u�f�ɸ�����*�f/��� E�ɸ ��E9��� шM��� M��tmM9#thL9�tcL�]�I��D�U�H�]�L��L�e��E��E�H��H��A� AWE1�1�L��PL��j ����H�E�H�H�� H9tH9]�u��E�D�U�H�]�E��A� L��� EO��i�A�T$�H�� H)�A��� H�]�L�=�� L���� �/f. � ��@ H��H��n � ��/��I��8M9�tB��@ ��A�} H���� A�} I�?t�I�H��I��81�H� p �/��M9�u�I��H�]�H�5� � 1��o?��L�m�Lk(L���? ��H��I������f/E�H�5�o r/f/F@ H�5/� w � �p H�5Z H��o f/�HF�M�I�?M��H��o 1��/��H�K0L��H�M����f/E�H�M�H�5Ro r � Np H�5 H�:o f/�HF�I�?1�H�� �.��M��t,A�~0A�F4��t M;n � �E�A�N4��t M;n(�� L�kHM��t:H�=� � H��t L���"����t"I�?L��H��n L��1��V.��H�CHH�S � � �QL��1�H�U�dH+%( �: H�e�[A\A]A^A_]� D f���e�f(�����f D E��t � E9�~�A�} �����҃�� M��u�I��P$H�C0�8 � H� l� H�5\n � 1��=��1��f��� D H���� H�]�E��L��H�E�L�=�� � �H� H��H��m 1��l-��H��8H;]�tH�BD���E����A�} �E�I��u:A�} I�?u�H��H�'l � H��8� -��H;]�u�H�]�M���|���f D H�KI�?H��1�H�cm ��,���f D I�NI�?H��1�H�Cm ��,����� f��}�f(����H��D�K8D�E�H� P� PH�5Fm � 1��<��X1�Z�G������� L�� ��1���p4H�Dž�t�I�F@H���\ f��H*�H�G8�Y| H��� f���H*��^�f/)= ����H�5�l � 1��E��;���E�� H�5zl � ��;���K���I�FHH���� f���H*���{ I�F8�Y�H���� f���H*��^�f/�< �����}� �� I�FPH���� f���H*��Y A{ � � H�5�k �^��O;������H��f��H��H ��H*��X��g���H��f��H��H ��H*��X��k���H��f��H��H ��H*��X�����H��f�H��H ��H*��X����H��f��H��H ��H*��X��C���1�� �E�H�5.k �:��I�FH�E�H��xUf���H*����I�F@H��xwf��H*�I�F8�Y:z H��xBf���H*��^�f/X; �/����E����H��f��H��H ��H*��X����H��f��H��H ��H*��X��H��f�H��H ��H*��X��t���� ��ff. � f�UH��AWAVM��AUATI��SH��H��(�M�L�M�dH�%( H�U�1Ҁ4 uLL+GH��߂ L�=�k � H�Cj L���01��3��H�CH�S I9�rI9�rI9��* H9��! Hc}�L��H)�I��I��Ml$�D H��H�U�H �I�|$I���E������ H�E�� H�M�M���AoM fHn�L�C-H�@0fH:"�f�AE H�9HAH�W� fHn�fH:"�H�KP�E�RH�s+ PL��H)�PH�߂ �01��2��H�� 1�H�U�dH+%( �� H�e�[A\A]A^A_]� � ���H�E�H��H��t I�|$E1�E1�1�L��� -�����(������f D H��L�K-L��� RA�� H�B* AVPH�hނ �01��2��H�� �����\����s*L�K-L��� A�� ��@��@��@��VRH�3* AVPH�ނ �01���1��H�� ��� ������� D � �UH��SH��dH�%( H�E�1�H��t?H�GH��H��tH�U�dH+%( u(H�]���f D �0 �γ��H�C�� � 1����g�� � � �UH��AUA��ATSH��H��dH�%( H�E�H��� �@H)�L�#M��t.I�|$ tGH�E�dH+%( �� H��L��[A\A]]� D �H �>���I��H��tffHn��� H�E�l$ Ic�� �5 ��I�D$H��t�1�H�5��H�=���FL��I�D$H��t L�#�v��� @ I�|$����� @ H� �V����o��ff. � @ � �UH��AWAVA��AUATSH��HdH�%( H�U�1�E���� L�I��H��I��L��H���� L9~�e L�FM���� H�wI�OL�I�M9��� H��I�MH�܂ H��( j � �01��/��M�}ZE1�YM�E L�M�L�E�M���� I��$� L��M�o M+o��� L�m��E�H�6� �@H)����I��H���f L�PL�E�L�M�M���� �E���t I�}( �� I�GI9��b I�W I9��U M���� I9��C I9��: E��A)�M9��� L��A� H)�D��H��H��H)�D��I�@lHPH;PvH�PH�x H���< H9��3 M���7 �xp u+�xhHPD�O���0 fHn�D�@pD�HhfH:"� L���B��L��D��$ �B��M�E(H���� M���� �� L��L�E��E�I��$� D��� �(��1�H�U�H����#���}ľ ��H���E��t]E��L�E�Dm�1�I� �E�f. � D��H��M� �H��I�H!�H�I��L �H9�IE�A���I�E9�u� � E1�H�E�dH+%( �� H�e�D��[A\A]A^A_]�H�P M�������xh��udHPA� 1�D��H�L�(���� E��1�E1�A)��Q���E1�E1�M���H���H�GM�OE1�L�5���f D E1�E1�1�� ��� �xp t2H;0r-�V����y���f�L�H M���)���HI����� � �xrH�@ f����R�����f�xr�F���f D L�N M�����L�FM�������H�wI�O� @ E1���� � H�}��x L�E�L�M�����L�M�L�E�H��I�EI�����@�}�H�}�� L�U�L�E�L�M����L�M�L�E�H��I�E(L�U�����f � A��H� D�� H�}b �01��+���1���f D A���������� � �UH��H��dH�%( H�E�H�H9�u�- D H� H9�t H9p(u�H�U�dH+%( u��f � 1����g�� � � �UH��AVAUATSH��H��L�w H�dH�%( H�E�1�H��tVH��� I��I�ԋp����H��H��t9H�E�dH+%( uHH�sH�{M��M��A��$� H��[A\A]A^]���� H�E�dH+%( uH��1�[A\A]A^]���� D � �UH��AVAUATSH��H��H��� dH�%( H�E�1�H��t_H��� I��I��I�͋p�'��H��H��t?H�E�dH+%( uNA��$� H��� M��M��H��� H��[A\A]A^]���� H�E�dH+%( uH��1�[A\A]A^]����ff. � f�� �UH��AVI��AUATSH��L�/dH�%( H�E�1�M��tdI�}H��tJH�G H��t<E1�f D H�WJ� �H��t H�{���H�[H��u�I�}H�G I��I9�r��,��I�}���L��� ���M�fM��t>I�|$輫��I�|$(����H�E�dH+%( u7H��L��[A\A]A^]�߽�� � H�E�dH+%( u H��[A\A]A^]���� � � �UH�5��H��SH��H�=�� H��dH�%( H�E�1��~��H�=�� H��tR�� ��t$H�|J�y7��@ H��)�H��H��H�� H�U�dH+%( u)H�]�H���G��� � H�E�dH+%( uH�]����F��f D � �UH�5T��H��SH��H�=� H��dH�%( H�E�1�����H�=� H��tR�� ��t$H�|J�y7��@ H��)�H��H��H�� H�U�dH+%( u)H�]�H���� � H�E�dH+%( uH�]������f D � �UH��ATI��SH��H��dH�%( H�E�H� ق �@I)�L���3��I�$H��t HcP H�x1�H������I�$H�x����I�D$H��t&H�xH��t H�C H+C1�H��H��H)�H�����H�E�dH+%( uH��L��[A\]�������ff. � � �UH�5���H��SH��H�=�� H��dH�%( H�E�1��^��H�=�� H��tR�� ��t$H�|J�y7��@ H��)�H��H��H�� H�U�dH+%( u+H�]�H���+�� � H�E�dH+%( uH�]�1����$�� @ � �UfHn�H��H��dH�%( H�E�H�FH�~fH:"�H�8H�E�dH+%( u������ � � �UH��H��dH�%( H�E�H�H9�u�- D H� H9�t H�x( x�H�U�dH+%( u�� � 1����w�� � � �UH��H��AWAVAUATSH��XH�u�dH�%( H�E�H��ւ �@H)�H�G H+GL�H�M�H�E�M�:M9��� M��� D M�?M9��� I�(�t�L��L���2�H�}�H�}�H��tH�@(H�E�H�E��E� L�H�E�I��H��t�L�}� � H�E�L9�� �9 I9�� �, H�Kւ �x) tA��P ��� �E�1ۃ��E�H�E�L�h(Ic�� I��H�E�I��McL�e�E1�L;m�}ZL��L�}�A��L��I�� � H��I�{L��H��H u�� ����tH�E�H��tD LhH�E�H��L�H9]�u�D��M��H�E�H� H��t_Hc}���H�M�fHn�H�� fI:"�H)�H���� f�H��H*��Y9i H���� f���H*��^���� A��T ��t=A��f�f��Hcu��I*��Y�h �H*�H�� H�E�H)��^���Ј H�E�H�@H��tOHcu�H�M�H�� H)�H��M���n f��I*��Y�h H��� f���H*��^���� I��@ H���� Hc]�H�M�H�� H)�H��M��� f��I*��Y6h H���� f���H*��^��E��E���� M�6M�������L�}�M�?M9��Z���H�E�dH+%( �� H��X[A\A]A^A_]� @ �E��E��L��L��f�H���H ��H*��X��Y�g H���n���H����f��H��H ��H*��X��Y��� D H�ƃ�f��H��H ��H*��X�����f�H�ƃ�f��H��H ��H*��X�����f�L��L��f�H���H ��H*��X��z����z��f. � � �Uf�H��AWI��AVAUATSH��H�� H��X���dH�%( H�E�H�GH��H�u�)�p���)E�)E�)E�H��h���H��҂ �@f��`���H� ӂ H�E�����H��I����I��H��� H���T ��I��H���H H�@HH��tM��tM�d$0L��L���Ѕ�� H��X���H��tL�0D��`���H��h���L)�L�"M���� E1�M;$$t/H�E�dH+%( � H�Ĉ D��[A\A]A^A_]� � H�C�o L��p���H�E��x���H� �т � �y tL��M9�� �� A�D$$H�CH�{H�pH� ҂ �x tF豧��I�D$8H��h���H��p������A���R�����;#��D�E���@���M������ � ��?���f � ��T���M�1�M��H��˂ H� dW H�� �01��D ��D��T���� A��� �F���H��I��� �x) � t] D L9�t#I9�� uA��P M�?��M��u� � ��� D����f � I9�� u�M�?��M������L9�u��ɐ�oH�C�H H��`���L��p���H�E��x������H��`���H��I��tCfIn���A$L�"�Z���H��ʂ M��H� _V 1�H�U �01��= ������S��H� A������ � �UH��AWAVI��AUATSH�� L�oL�gH��dH�%( H�E�1�I�U L��H��X���訰��L�=�ς I�t$L��H��x���A�GH)�Ic�� H� H������H��HAH��p����>��H� �ς H������H�������C H� H��X�������h�����o���A� H��� ���� �A$��`����A���H��X���H���� �{ D��`���I���� A� t M9�� �� �C@���= H��� H��H��p���A� L��< H� �~ H��D�ѿ RH�5* D��P1���x����"��H�� � H�5�S ��H�Ђ ��L� 1��l"��H��Ȃ ����C H������H�H�BH9�u�Vf D H�@H9�tGH�H(H���t�H�q> H�����H������1�� �<���x���H������H��f. � Džx��� Dž`��� L�*L9�� ��o���A� E1�E1���T���L��M��E��I���lf � H��E��L��L��P��x���H������PAV����H�� A� �� ��M��A� �� A�� � H������M�6L90�� �C@D�K�KM��u ��o��� u�H��E��L��L��P��x���H������D��p���PAW�[��H�� D��p������� ��tk��h�����t�D9�T����p���H������M�?M�6L90�y���f D H��X���褯��H�E�dH+%( �C ��`���H�e�[A\A]A^A_]� @ ��`���� ��� @ A��E�E1�E1�����f D ��h���A��������� @ A� L�J: H� 1Q LD��f��� @ A�GL��Mc�� H)�L��H�H��HPH��`���I�T$ I+T$H��x����� E1�L��p���L������M��I����I��L9�x���tkI�E L��H�xL��H��L �������t�H������H��t�L� M��t�H��p���� � H�5�P H�H1�L�I���W ��L9�x���u�f D L��p���H��`���H� nP � H�5pP � L� 1�� ����� H�����D��`���I�����f � A��� �����H������� L��D��T���H��L��`���H��x�������L��`���D��T������ H��ǂ H��9 A�� H� �O � D��T���H�81�L��`���訸��D��T���L��`���H�y� �|���艽��Dž`�������f. � � �UHc�H��H��H��dH�%( H�E�H�ʂ �@H)�H�HcP H�xH��H�H�E�dH+%( u�1�鹿������ @ � �UH��AWAVAUATLc�SL��H��H��dH�%( H�E�H��ɂ �@H)�H�L�:HZH� L9�tpI��L�u��4 � H�M�I�U H��tH�1H�� H)�H��H�HM�?I9�t3I�w(H���t�H��H�zL��L ��V�����u�I�U M�?I9�u�f D H�E�dH+%( uH��[A\A]A^A_]��-���ff. � f�� �UH��AUI��ATSH��H�?dH�%( H�E�1�H� I9�t1f�H�GfHn�I��H��p��H�CH�Gp�,���H��H�M9�u�H�E�dH+%( u H��[A\A]]�袻��f�� �UH��AWAVAUATSH��H��(H�}�dH�%( H�E�H�H9��� L�p�E1�L�=pM M���8 � H��� � H��1��:���H�L�I�I�EpL�h�H9E��� I��� H���tSM�E 1�L��� H�����M�MLc�A�9 t�� L�a� � H��)�H��L 1��̵��H�I��r���f�I��� H� � H��1�� 裵��H��g��� @ E1� D H�E�dH+%( uH��(L��[A\A]A^A_]��j���f. � � �UH��ATSH��dH�%( H�E�1�H��t=H� H��t3I��� ��t'�{@ t!�{A uH�S8H��xI�D$ I+D$H9����1�H�U�dH+%( u H��[A\]������ �UH��H��H� �Ƃ dH�%( H�E�H��y t/�PC�y �PB�P@t �HA�T �P@H�E�dH+%( u�� �y � u��PD���r���f�� �UH��ATI��SH��H�wƂ H�~dH�%( H�E�1�I� $�B ���B H�VL�BL�Ƅ�t/��H�C8H�E�dH+%( u H��L��[A\]�ߚ�� � �C4�������ff. � �� �UH��AWAVAUATSH�� H� $ H�� H� $ H��81�H�_dH�%( H�E�H�GI��I��HDž��� H�@ H������ ���A�Ņ��� L��H����H�~ł �x uPL�5 ł L��L����3��A�FH)�H�;���H�E�dH+%( �� H��8 D��[A\A]A^A_]�f D �PI�|$L�����L��H���� L�5�Ă L������A�FL��H)��.��H�����H�����H��� ����^��� � H�����D�� L��L�����A�������� L�����H�s-L��1�H�=�3 ���*����[���ff. � � �UH��H��H��Ă dH�%( H�E�1��:uH�Z�� �@,����H�U�dH+%( u������ @ � �UH��AWAVAUATSH��8H�}�dH�%( H�E�H��� ��� ���� L�u�I���1�L���2������� I��$� L�-�H H�H9�t5 �CZt H�� 1�L��L��H��( �o���uSH�I;�$� u�H�5�H 1�L���M���u1H�5� L��1��8�A�ą�uL��1��W���H�}�H��f D L��A��� ��H�E�dH+%( �� H��8D��[A\A]A^A_]� D 1�H�5�G L�������u�I��$� L�= G L�-�G H�H9�tP D �CZt81�L��L�������u���H�� 1�L��L��H��( �r����R���H�I9�$� u�1�L��L���P����0���1�H�5�G L���7�������L������A������������� � � �UH��AWE1�AVAUI��ATS��H��hH��x����u�L�E�dH�%( H�E�1�M��t I��� L�8L�e�1�L���9���HcE����k f��H�E��*��E� 1��U�H��������f�I#D� �H*��^E�f: � �,��E�H���� D� E���� �| L������A������ I�D� H���C H�U�H��� L9�t A�GZt A9� �| M�?I9�u�H���+ �u����� H�]�L��( I��D��L�����L��L��H���9�����\ �C9E�� ���, ���� � H�E�H��� L9�tA�GZt A9� tM�?L9�u�M��( L��艾��L��L��H���������� I�|� � � H�5�E L��������� I�|� � � L��������� �E���9�~�, L��������� H��H9]��G���H���� � ��u�| L���c����uZ1�L�����H��x���H�1��O � �}� A��L��H�]�A���m L�9� @ A��A��t�� L��� ����t�L���]����H�U�dH+%( �d H��h[A\A]A^A_]�f D �U�1�H�5n L��� ���u�I�|� ����+ L����������� D �- L��������v���A� �Z����}��E��������+ L��H�M��P��H�M����?����E�L�9A� � ���f�L����� � �+ L��L�u�H�]�� ��H�M���������E�L�9�h����}� u�L�9E1�����H�c�� ����r����U����V���� �Q����+ L��H�M�D�E�����������D�E�H�M�E�pL�9A���p�������ܰ��ff. � �UH��AWI��AVAUATSH�� H�E H��������L�e�}��x���A�O|L�u8H��`���H�E(D��\���D��|���H������H�E0H��H���H�E@H��P���dH�%( H�E�1����z ���� D�A���f��J�� I��������f(�L)�H�I�T�8 @ ��� H��8�_�f(�H9�u�H���� H������Dž���� �x H����� �B$������H�CH��tH�ּ� �zۃ���������M�G(@��t[f.������ ��E�I���@��@���tVH���� I�WPH���� f��. zuH�z �� f � I����� f.�����z�� ƅ���� H�5s� L�-�� H���������� ��x���M��� 1ۉ����� L������A�މ��Af � �x �� �~ H������L�� H�5 A ��A��I��8E9w|~JH�������I ��L���H�3�� �x t�I�UH������L��1�H�5�@ A��I��8��E9w|�L������H������H�=�� L�-�� H������H�@H��� f D 1�L��L��A��I�G0�8 �� ��|���L��L��1�+�����H������+�����A��H�E�dH+%( �� H�Ę [A\A]A^A_]� � f��������f(���� I���tf.������e����_���H��������x���f�L���H��� H� ?( �x �O H��� ������L��L�-�� H������H��1�A��H������H�@H�������I�GPH��� � .� z� � H�5a? L�� �Z�A��H� � I�GP�{ � H��t@H�HH��t71�� H�5-? L��A�ր{ �7 ������ �t����M � ������ �� H� z� � H�5�> 1�L��H������A�ր{ H�������� � M�O(I����� H� C�� �{ �� H������L������� H��> L��L������H� H�H81�L�������\��� L������������I�G�H�������� L�������7 L��H��`�����H������L�牅x���1�A��x���H��`���L���L������I�G�H���� H�x �� H������L�������.�L���������e A�� �� 1�I�G(L������I9G�@�ƃ�-H��P���L���L��L��1�A��L������H�������KL�ֺ H������L������H� ����D�@E蚻����|���L��1�+�����+�������H������H������+�����A����� @ E�GpE��� �{ �� H�������{ H� � I��L������H�������HBM��H�= L��1�� L������� ����\��� L�������������V���L������L��L��1�A��L�������~��� � ������ �� L�� L��1�H�5vm A����� � H���� L������H�HL�HH�+< L�@L��1�� L�������w��1�� L��H������H�5�; A�ր{ ���������� �� H�5�; H� �; � L��1�A��I�G0�8 ����H�������q���H���� H�f�H��t,H�HH���� f��H*�H���n f���H*��^��Pf�Ʌ��F L������� � L��H��� L����������$ L��1�H������H�59l A���r���f. � ��x���H������f�L���L�-ߐ H��� L��H������H�Ƌ�����1�L��A��H������ƅ���� H�@� ���f � H� ϫ � L��1�H�5�: A���&����x H� �" H��9 HD���� D ������ � L�� L��1�H�5fk A�ր{ �����A�OXI�W`H������A�w\M�Gh�&����v���L��H������� H�5�9 A��H�������)����L��� @ ��L��p���M��A��H��h����. � I�VH��p���L��1�H�5�9 �у�I��8A9_|~iH��h���D��L���AD��H��������������H���� �������x u��x �� I�H��p���L��1�H�5+9 ��I��8��A9_|�L��p����^��� D L�� L��1�H�53j A������ @ I�G�L������H��H�������f���L��������H�������� H� �{ L������H������J@L������L��� H��8 ���� H��p���H�5n8 L�� ������ I�U H������L��1�H�5L8 ���4���H������L�������ǩ��L��������� H����������L�������, ���|��� � L������H�5�O L��1�A��L�������p���f D H������E�G8H� �H@E��tH�j�� �x � L������L��� � 1�L��H��7 L���������L��������L��L��1�A��|���I�O0L��H������1�)�+�����+�������A�����f�f�������f(����H� K7 � �C����{ w?H��c���L�������+ �o����@f��f���H*��H*��Y E �^����H� L����������L�������HA1�H�Y� L� L������L�����������x���A�wpL��H��H�����H������L�牅����1�A��L�狵����H��`�����H������I��L������H������L������H� �n���L��������� 1�L��H��� L���������L�����������f�f(����H�у�f��H��H ��H*��X��}���H��f�H��H ��H*��X��M����>���ff. � � �UH��H���JD�dH�%( H�E�1�H�&�� �r0�r(�r �r�r�@@P�rD�JD�BD����H��@H�E�dH+%( u���Ţ�� D UH� ����fHn�H� L���H��AWAVAUATSH��HdH�%( H�E�H�@�� H�E� H�u��@H)�H�α��fH:"�H�����)E�fHn�fH:"�H�ٳ��H�E�H�)E�H�H9�tNL�%O�� I��I��L�u� D A�<$ tH�{(�t"L��L��H�����L�� �W��E� I�H�H9�u�H�E�dH+%( uH��H[A\A]A^A_]��š�� D � �UH��AVAUI��ATSH��H��H�� dH�%( H�E�1��=���H������ H�C4 I��H�CH�H-1��8����� H�����H�5&� ���I��H���� H�� �x t M9�� t{H�CH�KM��L��H��3 � H�@ H��-L��� 1����H�{L���/���L��E1�褮��H�����蘐��H�E�dH+%( uWH�� D��[A\A]A^]�f D A��� �w���L������ L��L��蛅���[���f D A������A����m���ff. � f�� �UH��AWAVI��AUATSH��hH�u�L�dH�%( H�E�1�H�⬂ �XI�G H�E�I�GH�E�衄���E���t*H�E�dH+%( �� �E�H��h[A\A]A^A_]� D M��L��L�����I)�1�M�,$I�] fA�EFI�E( I9�tzA�U(H�]�I�މ�f D I�~0跪��A�MFH9�vfA�EF��I�~(�A�](A�Ft�� A�E,�HA�M,A�FxM�6M9�u�I�-H�5^� H�]�E1�袱��H���� M�t$M���� I�~ �� H�E�H�M�1�L��H+M�H��� H�M�H�Y���� �E��b�H���M I�4$1�H9�t f D H�P(H���tH9�r ��H� H9�u�I�D$A�Nf�L���@ ���H��� �E�I��L�}�H� � H�E�L��I��� � H��M)�H����� I�T$H��H��H�RH)�L�,�M��t�I�} t�I�<$H�����I��H���� H�xP �Y A�}p �� E�UlE��t)I�ED��1�I�pPH��fHn�fI:"EFI�E H�FI�D$L�h(M���Z���I�x`H���- H�E�fAn�L��H��f:"E�K�t5 M)�I�@hfA�@X菂��H����&��� D L�}�L���$��I� I+���1�I� $�ƈA@f�QBI� �ݐ��M�4$� A�FDA�F0��c �� ����I� A�VAI9��� E1� � H�{(�tH�{�� ���A9�DL�H�I9�u�E�nEL����~��A�O+���� I�u8I�<$�;��H��t=�ppM�,$�V�PpA;U0~A�U0H�L9��j���H��L�k�L��MD�L���}�����u�M�,$�� A�Fx����M�6M9��������� � A�}p ���I�u I�<$H�E�H�u����H�u�L�E�H��u1���f D I�u I�<$L�E�H�u����H�u�L�E�H����I�<$1�H9�tW � H�H(H���tH9�w ��H� H9�u�҉U�t/E�UhE��D�U�t"M�]M��L��x���tfA�}r�� D M��������"���f�H�}�� D�U�L�E����L�E�D�U�H��H��I�@`�����H��L�}�I��I��I)�I��H9]�����L�}�L�}�� � H��I��xL9�tKI�D$L��Hpt�H�~ t�I�<$H���r��I��H��t�H�xPH��I��x�Yx��I�~`�Px��L9�u� L��L�}��|���S��� � � H�E��x��L�E�I�@PH��������:���1�����L��p������L��p���H������I�4$H9�� L��x����}�f�D�U�M���H*�H���� f���I*�f���I*�E1��^��^��Z� � H�H(H���t!H9�w$H�HPH��tf��.z u�A��H� H9�u�L��D�U�L�E���x����'���D�U�L�E�E���&���H��� �����x���A�Uh�A~E�o DPfH:"�f�� ��E1����L��A��f��H��L ��H*��X��*���L��L�E�讦��L�E�����P���� �UH��AWAVAUATSH�� H� $ H�� H� $ H��81�H�_dH�%( H�E�H�GL��� H�����HDž��� L�p ��L�����L�K-��A���� H�� �x �� L�=t�� L������ � L��L��L�����L��������H���� M��� L�����L������@@���� H�3�� L��H��L�-��� L��1�AVH�1+ � I�} �8���I�u XH��Z�j���A�GH)�H�;芴��H�E�dH+%( � H�e�D��[A\A]A^A_]� D �PI�xL�����L��H���� L�=��� L�����L������A�GL��H)�����I��� H������}���L����������H�1�� A�� H� P) H�� � L�����H�81�L������X���L�����L�����L�)� ����L�ǹ ��A�����L�����L�����A��� L�����H�����L��1�H�=X ����������ff. � � �Uf� H��H��dH�%( H�E�H�ף� H�@@ f�P�@ �@ �@@ @@ @0H�E�dH+%( u���w��� � � �UH��SH��H� |�� dH�%( H�E�1�H�{(�s��H�E�dH+%( uH�{ H�]���s���"���f�� �UH�=����H��SH��H� %�� dH�%( H�E�1�H���~���{ tH�E�dH+%( uH�]��� �C���ŕ�� D � �UH��H��AUATH��dH�%( H�E�1��yv��H��t|�- H��I������H��t_� L�hL��L���ݥ�����t8H���� E1�B@L������H�E�dH+%( u4H��D��A\A]]� � L��L��蕥�����u�A������A���� ���ff. � � �UE1�H��H��dH�%( H�E�H���� H�x8 tH�x0 tH�E�dH+%( u&�D���H�ܛ� H��� 1��01���A�������蕔�� D � �UH��AWAVAUI��H��ATI��SH��H��8dH�%( H�E�1��[������� M�d$XM���. f��E� L�=�- CA�D$PM�t$8�E�A�D$Q�E�H�E�H�E�H�^� H�M��tL��L���C������ �E��C �E��C�}�u'1�H�U�dH+%( �� H��8[A\A]A^A_]� A�D$2M�t$H���E� �E�A�D$3�E�H��� H�M��u�L��L��������t�L��L��������r���A�u[L���Ы��H���� �E��C �CA�EZ���R���A:�6 H�u�1�L������H�}��CA�uZ臫��H�E�H��H��������s��I��H��� ���1�H����L���蒂���{ ���H�E�A�uZH�x�6���H�E�H��H�������s��I��H�������1�H���[�L���C�@������ I���*��� � H�5g% L��H�E� �����t � H�5K% L��������� L��� s��I��H��� � A:EZ�� A:E\�� L��辁��� ���f � H�5�$ L���1����t � H�5�$ L���y������� A��PЀ� ������������A�M[� f�A�FI���PЀ� �e������]���8�u��T���f. � 1�L���6����Y��� � �C H�u�I��1�L������CH�E�I9��U���H���L����C�C����C �V���������8��� D I�NH�u�1�H��H�M�����CH�E�H������H�M�H9������C�����ǐ�� � � �UI��Hc�I��H��H��M�YdH�%( H�E�1�H�I�� �PL��H)�H� H�HH��pI9�t.I�PpI��H�r(H�B�H���t� H�PpH�r(H�B�H���uH9�u�Hc�Is � I+�� L�H�H�E�dH+%( u I�y��j ������ D � �UH��H��H�=�҃ dH�%( H�E�1����H�=�҃ H��҃ ��v��H��҃ H�E�dH+%( u��豏���� �UH��AWAVAUATSH��� L��� L��� dH�%( H�E�1�H�Ԗ� � H��� H���q H��� H���` H� �� �y �O H�=(҃ L�%)҃ H;x tE����H��� H�x ����H�=҃ H��у �#v��H��у H��� � ��H��у I��M���m I��p���H��� H��H���H��H��0���H��(����Bs����x~H�_�� L��� �@M��I)�I�$H�L�h�H9�u�T @ I�EpL�h�H9�tCI��� H���t�IGL9�u�L���U�����tqI�E�8 uhI�EpI�$I��L�h�H9�u� H���� E1�@H�E�dH+%( �� H��� L��[A\A]A^A_]�f. � H�I�� E1�@�H�E�L�%m�� H��8���M�<$M�u M9�u� @ M�?M9��� I�L�������u�H��8���H��H���L��要������ H��H���H�5v ������� I�M � H�5b H��H�� ��������B H�� ���D�A��pu �yo� � H�5�# H��D�� ���H�����诅������ D�� ���A��r� f D H��0���H��8���f�H��H���L��� )�p���H��`���H��� M��� �� fHn�)E�H�pH�U�fI:"�H�vσ ��x���Lր}� )�P���H��h���H�U�u�}� toL��8���A�>��� � H��� H�@ ��� �r H��P����/��I��H���� A�GH���� �x( �� �E��� ���� � L�M��}� )�p���H��P���L��X�����x���L�M�u�}� tVM���a����� �h��I��H���j���L���rl��I�GH���� �8 �� I�D$M�|$M�'I�GL�8����M��~BH�5�� �VH)�H� H�H��pI9�t%I�ExH�x(�H�H�t�QH�AxH�x(�H�H�uBH9�u�H�u�� A�G E1�@����yp����A�GL�%�� ǃ ���H�1I�U H�� �������H�� �����t�I�����H��H���H�5� ������s���A�~ �h���A�~ �]���IcFA���� H��p����F����H�ɑ� �@�>������ L�C@L��U�H��(��������B���A�VH��0���L���l��H��p�������H��H���H�5 �]�����t(A�~ u!A�~ tA�~(uA�GL�%8�� 1����A�G ����H������ye����yt�������� � L���hy���s���H���� A�G E1�@ �i���膉��f D � �UH��AWAVL�}�AUfIn�ATSH��H��hH�U�H��x���dH�%( H�E�1�H�E�fHn�H�E�H�镂 ���PH��)E���)E�H)�H�H�L�p�H9�u� I�FpL�p�H9��� I��� H���t�HCH9�u�L���ѣ��L�m�1�L��L���Р������ L�e�L�u�M9��� � I�|$H�L�� L�oD�HI��� M9�u�� f. � M�6M9��� I�FH�HH;�� |�H�@H;�� �I�D$I�$M��H�BH�H�E�L�`I�$M�|$L�e�L�e�L;e��p���A�����f. � I� M9�tCfo5�� )u� @ I�FfoU�I�~I��H�CH�A�8e��L��I���}w��H�M9�u�H�E�dH+%( �� H��hD��[A\A]A^A_]�H��L)�L�H�E�I�AH�x(�L�p��� I�EpI9��� H���tTHSH;U��� M9��o L���n������_ L��������tA�}A t{I�D$L�h���� D H�E�L�I�EpL�h�I9��! H�P(�f�I�1L�V�M9������H�@H�x(�L�p�t �\��� @ I�FxH�x(�L�p��E���M9�u��e��� H�Y�� I�}8�PH��H)�H�0H�L�p�H9�u�8f�I�FpL�p�H9�t)I��� H9�u�H���t�L���Y���H�}�L��L���Z���I�} H�5�� 蚘��H������H�E�H� H�pH��pL9������I�EpH�x(�H�P�u"f. � H9�����H�BpH�x(�H�P�t�H�}�L��������I�|$L�o���I�D$L��L��x���L�h� @ H�CH��H�H�PH�_H�QH� I�$fHn�H�BfI:"� I�$H�GH�H�BH��)u��H��u�L�m�L�u�I�] M9�tGfo- � )m� � I�EfoM�I�}I��H�CH�AM �b��L��I����t��H�M9�u�L�u�E1�� ���A������@������ �UH��H��dH�%( H�E���� H�U�dH+%( u��軄��ff. � � �UH��H��H��H��� dH�%( H�E�1�H��uH�U�dH+%( �� �ÐxfH��� f���H*�H�@ H��xvf��H*��^��� H��� H�R �Y��H,�H��xgf��H*��^��Y��H,�H)�� @ H�Ѓ�f��H��H ��H*�H��� H�@ �X�H��y�H��f�H��H ��H*��X��u����H�у�f�H��H ��H*��X��蠃��� �UH��AUE1�ATI��H�}�SH��H��dH�%( H�E�H��� �HtH��� �pxL��� ������u+H�;H�sH��F A��$� L�E��"���H�}�A����r��H�E�dH+%( uH��D��[A\A]]����� @ � �UH��H��dH�%( H�U�1�H�U�dH+%( u&H�� L��� H�fF H�8H�v1��頩��諂��ff. � � �UH��AVI��AUI��ATSH��H�� L��� H��� dH�%( H�E�1�H��� H��� I�t$�@"I�$Hp�ps��H��� I�t$H��@���I�$H��� Hp�Is��H��@���H��H���I��H�ዂ H� H9�t)L9�t$H��P���H� �� 1�H���Ǩ���, D H��P���I�L$1�M�D$H�� �� H��虨��H��@����-���H��H����!���I�uI�} 1�A��� H� E I���a���H�U�dH+%( uH�Ġ [A\A]A^]��M���ff. � f�� �UH��H��f�H��H��H��� H��� dH�%( H�E�1�H��t�Bt��uAH�b�� ��� � ����ukH�E�dH+%( �� �H�5{� � 醂��f D Lc�H�B 1�I��H��xWf��H*�H��xgf���H*��^��Y$! �f. � H�E�dH+%( uR�H�5� � �O�� � H��f�H��H ��H*��X�H��y�H���f��H��H ��H*��X������f. � � �UH��AUATI��SH��H��(dH�%( H�E�H��� 1�HcHtH�@ H��H=?B �� H=� wdL�m�H��� 1�H� L��藦��A��$� H�;1�M��H�sH�3C �w���H�U�dH+%( �� H��([A\A]]�f � L�m�f� �H*�H�� L�� �^� �"����H��x;f��H*�L�m�� H�a � L���^B ����Q��� � H��f�H��H ��H*��X����~��� �UH��H��L���� dH�%( H�E�H��� H�vH��t H�@ H��u-H�E�dH+%( u6L�� �H� B L��1��]��� D H�U�dH+%( u L��� ���K~��ff. � � �UH��f�H��H��H��dH� %( H�M�H��� H��� H��t,H�I H��xaf��H*�H��xqf���H*��^��Yv ��� H�9�� � ����uhH�E�dH+%( uz�H�5\� � �g�� � H��f�H��H ��H*��X�H��y�H�у�f��H��H ��H*��X��z��� @ H�E�dH+%( u�H�5� � �/����:}��f. � � �UH��AUATI��SH��H��(dH�%( H�E�H��� H�H H��?B �� H��� w[L�m�H�; � 1�L�����A��$� H�;1�M��H�sH�]@ 衣��H�U�dH+%( �� H��([A\A]]� L�m�f� � L���H*�H�� �^� �R����H��x;f��H*�L�m�� H�� � L���^r � ����W��� � H�ȃ�f�H��H ��H*��X��� |��� �UH��ATI��H��dH�%( H�E�1�H��t H��� �k��H�E�dH+%( u L��L�e���sk���{��ff. � � �UH��ATSH��H��� dH�%( H�E�1�H�����H�;H��t<L��� � I�4$H��t'H��-H��-�*�����uFH�SI�D$H9�t(H)� D H�U�dH+%( u%H��[A\]� � I�D$H+C�� D H����z�� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H��H���*���z�� D � �UH��AWAVAUATSH��hH�u�H�U�H�M�D�E�dH�%( H�E�H��� H���n H��� fHn�I��fH:"�H���O H� �� H��f��)Z�� ) C�� �@) X�� ) a�� H)�H�AH�M�H��� H�@H�E�H���� H�z H�rH9��� �E�H�E� E1�E1�H��x���H��H��p���1�� @ A��H��D}�D��H)�H9��� H��H��H)�H�E�H� ЋSl��tͿ� ��V��I�ċE���A��M���� E���� H��x���� D�U����D�U�H��I��$� �� I��� �~CIc��~ H�M�L��p���H�E�fH:"�H�@L�X(I��� I�$H�CAL$fH:"�AD$�~ChI�L$hfA�D$p�oS(f:�AT$(�o[8A\$8�ocHAd$H�okXAl$XM��t:E��t5�E�H��p���L�E�I��$� A�D$xD��I�4��s]��I�D$ A�T$tL�E�Hc�1�M��$� H�}�H��L��H�5W�� HE�����H��tyI��� H�x H�p�e���H�E� D H�E�H��tH�M�H � 1�H�U�dH+%( u>H��h[A\A]A^A_]�M������� � �������f � L�������������w��L���dg�����ff. � @ � �UH��AWAVAUATSH��H�� H�}�HcH�u��` H��h���H�V�M�fHn�L��H���dH�%( H�E�H�C��T���fH:"�)e�荾��H��X���H���� H�H�E�H9��� H��X���H��h���L�5 H��� �E���H��H��`���H�E�L��������� �E�H�E�L��� �E����j ��� L����H�KL��L��H�M����L������U�ǃ��� ���� H��h���H�C`L�}�L��`���H��x���L��p���H��I��f D I�D$�fIn�M�D$�fHn���fl�A�T$8A $AD$��w\��Ic4�L�>��f � H����I�D$� @ Hc�H�旁 fo]�L��H��H�A\$�H�2�RI�t$@L��A�T$<���I�İ L9��� H���X���H���I�D$��f�H�i���I�D$��f�H�)�I�D$��f�H�)���I�D$��o��� � H���I�D$��W��� � H���H�5��� I�D$�H�f�I�t$�I�D$��'��� � L�}�H�u�L��H��x���L��p�������M��t:D�m�f � H�M�I��E��H��L����m��L�����I��H��uڋE���~^�~E��E�fH:"�� ��~C�X ��t7� ��t+�� ��t �h ��t� ��u�� 1�L�����H�E�H��` H� H�E�H9E��O���H��H�����T����H�E�dH+%( u8H��X���H�Ę [A\A]A^A_]� � H�u�L������M��������s�� @ � �UH��AUI��ATSH��dH�%( H�E�1���~-�F�H��Hi�` L��` @ H��H��` �a��L9�u�H�E�dH+%( uH��L��[A\A]]� c���Fs��f D � �UH��ATH��dH�%( H�E�H���� D� E��tVA��u(H��� �@ H�E�dH+%( uaL�e��� �� @ A�����H�E�dH+%( u>D��L�e���f. � H�q� 1�1Ҿ A� �@ H��{� L� �����r��� �Uf�H��H��H��� dH�%( H�E�1�H�BhH��uH�E�dH+%( u{��H�RH��x/f��H*��Y� H��x?f���H*��^��Z��f D H�у�f�H��H ��H*��X��Y� H��y�H��f��H��H ��H*��X����q��f�� �UH��H��dH�%( H�E�H�H~� H� H��tH9x v"H��H� H��u�H�U�dH+%( u�� D H9x(s�H�����oq��ff. � @ � �UfHn�fH:"�H��AWI��AVAUATSH��H��(dH�%( H�E�1�H��}� L�0M��u�| f D I��M�f M�nM9�wM�n(M9��� M�nI�E H��u�L��M9~(�d L9��� �X )E�肿��I��H���P 1�� L��foE��H�H�M M�4$L��AD$ H�5!}� M��I�D$0M�e ��H� }� H�@H�E�dH+%( �� H��(L��L��[A\A]A^A_]� @ M9�r�� A�F0 � � �X �־��I��H���� 1�� L��A�V0�AoF8fIn��H�I�G�A�Q0fH:"�AA8I�FAI M�~ A�F0 I�F@ H���" @ H��H�@H��u�H�Bf�I�H�5*|� L��AAL����M�n(I9��� M���M�l$(I9��� M��L9��� L��M�����I��H���G H�p H9��: M�o(I��L9�t��X H�u����I��H���� H�ǹ 1�H�u��H�M�i H��I�D$I�q(H��� H��H�@H��u�H�BI�H�5^{� L��L���M�l$(I9��K����X �c���I��H���< 1�� L��A�t$4�AoL$HI�T$8�H�H�CA�q4fHn�I�Q8fI:"�I�D$AIHAA f�I�\$(A�D$4 AD$HH���� �H��H�@H��u�H�Bf�I�H�5�z� L��AAL��B���� D �X 讼��I��H���v���I�G(� L��H��fHn�1��H�fH:"�A�D$4 AD$ I�GH��� D I��H�@H��u�I�UM�,$H�5 z� L��L�"������L��)E����foE�H��H�������L�` �v����X H�U�����H�U�H��I���� 1�� L��I���H�fIn�A�F0 fI:"�H�BAF H���� f. � H��H�@H��u�H�BI�H�5ny� L��L�0� ��M�n(�D���f�L��I�D$���A�G4 M���+���I�W� ���I������L��I�F���M������L��I�D$�Q���H�B��fl��E1�E1����E1���� � �UH��H��dH�%( H�E�1�H��tpH�GH��tWH��x� �RH)�H�PH��t@H�G8H���� f��H*�H�B H��xQf���H*��^�H�E�dH+%( us�� ��� ��f D H�Qx� �q� H�x t�f�� @ H��f��H��H ��H*��X�� D H����f�H��H ��H*��X��h����]k��f. � � �UH��H��H�=�u� dH�%( H�E�1��F�DtK1�� H��H��&t6�LA��H��Du�A�� 1�A��vH�U�dH+%( u�� � ������1�����j��UH��H��� H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%( H��H���1�L�H�EDž0��� H��8���H��P���Dž4���0 H��@���M��t5I��L��0���� L��H������`��H��H���dH+%( u�� H��0���� �y�����i�� � � �UH�~H��SH��H��dH�%( H�E�1���t��I��1�I��t H�U�dH+%( u,H�]��� � H�)t� �K� Dt��C�D�����}i��ff. � f�� �UH��AWAVAUATSH��XdH�%( H�E�1���� @�o H��I�� u �i�����S H���i������ L��� D��� ��� � M�t$E�L$I�$f�L�E�H�}�H��� H��� D�M�M�eD�P� L�E�I��H�U�D�U��E� )E�)E�� ���D�M�H�U�L��D�U�H�u�D�ȈU�A�T$$f ���D�U��� к$ �E��~H����xI�UL��L��L���H���H�U�dH+%( �� H��X[A\A]A^A_]�f D ��� ����vIL��� D��� ��� �����1�L���k��������M�t$E�L$��� 1�� @ I�$L�x0L����r��I������g��ff. � � �UL��H��AUI��ATSH��H��X�R �sdH�%( H�E�1��|���H��tdL�m�I��L�����H�L��L����� �z��H��tH�E�H�@ ��� L���wY��L���Ϝ��1�H�U�dH+%( u/H��X[A\A]]�H�$n� A�M H�)� 1��01��������������f��f. � � �UH��AWAVAUATSH��dH�%( H�E�1�� H� tjI��I��I��1�L�=Mu E�D L��L��1�H������ I��H������I9]w�M)�A�D$H�U�dH+%( uH��[A\A]A^A_]� D � ���,f��ff. � �� �UH��AVAUATH�� H� $ H��8H��� dH�%( H�E�1�H��H��H�ӟ HD�L����1�I��L��L����� 諌��L��L����o����x L��L���q��H�U�dH+%( uH��8 A\A]A^]��~e��ff. � � �UH��AUI��ATL�e�L��H��0dH�%( H�E�1�����x L��L�����H�U�dH+%( u H��0A\A]]��e�� D � �UL�� H�����H��AVL�57V AUI��ATI�Ժ SH��L��H��L� `q� dH�%( H�E�1�WH��AV���1�H���\N��^_��u&H��H�U�dH+%( uSH�e�[A\A]A^]� � AUL� q� � 1�AVH�����L��H��L�5� ���1�H���M��ZY��t�1���<d��ff. � �� �UI��M�HH��ATI��SH��H�}�H�� H�� H�u�H� �p� H��dH�%( H�E�1�������x+M��tH�H9�w H�E�H�U�dH+%( uH�� [A\]� 1����c��ff. � @ � �UH��AUATSH�� H� $ H��1�1�dH�%( H�E�1��p��H���� H������ H��I��H���(c��H��~K�/ H��Ƅ�� �η��H��t1H����H9�v%� 1�����[��H�|��C��I��� � E1�L���R��H�E�dH+%( uH�� L��[A\A]]� D E1����b��ff. � � �UH��AWAVAUI��ATE��SH��H��XH�u��M�dH�%( H�E�1���b��L�}��E�A��� @�� L�u�I��� L��� ��L��1�1��so��I��H���� H���O]������ L�s E��tsH�}�L��H�Ty 1�H���3�����x?M��tH�H9�w3L���Q��H�E�H�U�dH+%( uuH��X[A\A]A^A_]�f � H�E� ��f D 1��� @ �}� L��� u��}� L�� H�=� LD��e���H�}�L��H�+� 1�H������`����^a��ff. � � �UE1�H��H��dH�%( H�E�1���� tH��� E1��8/A��H�E�dH+%( u ���� ����`��ff. � � �UH��AWAVAUATI��SH��H��(dH�%( H�E�1�H�� ��0 ��E� fHn�fH:"�)E�t�E� L�u�L�- ���I��$( L��L���ze��A�Dž�ucM��$ M��u�T @ L��訶��I��H��t@fIn��E� fH:"�)E�A�|$�t�E� I��$ L��L���e����t�A��H�E�dH+%( uH��(D��[A\A]A^A_]���_��f. � � �UH��H��dH�%( H�E�1�� �� H�E�dH+%( u���_�� � � �UH��AWAVAUATSH�� @��O���dH�%( H�E�1�HDžX��� @���� H� �k� � 1�E1�H��P���H�=� � ������� 1�1��s��I��H���� H��P���H�5 ����*D��H��(���H���r L�hM���e H��X���HDž@��� H��8���M�EH��P���1�� H��8���H��u �������� H��X���H�5I��C��H��@���H���Q L�`H�E�H��`���H��0���M��un� @ f�H��H�E� �E� )E�)E�� ��I��H��t)H�5wO H��� ������ A�?/�g L����M��L���W���I��H���� H��M�MA�t$H�߹) � L�i� 1��) � ��ZY��( ��O��� �Z���H��L���C����y�H��@���运��H��8����;��L��E1�訐��H��(���蜐��H��P����0M��H�E�dH+%( �Z H�e�L��[A\A]A^A_]� H��@����\���H��8����:��L���x���I��H���H����f. � H��0���H�=� � ��������H��0���H���ơ��L����H����L����H����������H��L����B�������������f�H��0���L����� � 1������.��� @ ����H��P���� H�|� D� H��H��c� �01��:����;����H��X���HDž@��� H��8������论��H��X���� H�'� D� H�9c� �01�����X����[��ff. � � �UH��AWAVAUI��ATSH��dH�%( H�E�1���f��H��(w0H��H��tVH� ?f� L��I�t � D H��H9�t7��Du�E1�H�E�dH+%( �� H��L��[A\A]A^A_]�f D � 膈��I��H��t�M�gE1�M��tRf�I�|$H��L����S����uM��u7M��L���l���I��H��u�M��t I�~��;��I��L�������k���f D E1�����Z��f D � �UI��H��ATSH��H�� dH�%( H�E�1���u E��� H���� E��H� + H�j LE�E1�L�\ SH� g� H��� H�}�P� 1��7���ZY��yH�E� L���J��H�E�H�U�dH+%( �� H�e�[A\]ÐL��H��L�M�衎��H��L�M�I��H�� t6M��L��� ME��t��� E��t+H� � L� i* H���L��� D H� œ H��� @ H� �� E1�L�� H���(����Y��f. � � �UE1�1�H��AUATSH��H��H��1�H��dH�%( H�E�1��;��H��tSH�5_a� H��I��E1��q>��H�H��t)L���I��H�E�dH+%( u'H��D��[A\A]]� @ 蛷��D�(A����A�����Y��f D � �UH��AWAVAUATSH�� H� $ H�� H�EL�eH����I��I��D��H���� D�� �H����dH�%( H�E�1�HDž� ��5��M����L��MD�D�� �H���I��L���4��I��H���` H���pS�����h �� L���+������s L� ���\ H���L�� H����H��1�H�Io �͟������ H���1��A����tC���# H���H��tH���k�����/ H���H�����L������� @ �� � �� ���� L���b��I�D��8.�M � � HDž� �˞��I��H���� H����H� p� H��tH����� H��蘉��H��H��c� � L��H�� �H�� �s���� H��M��H�L�7� � H�����H)�I�<I�FP1�� ��H���XH��Z�6��L��1��w��H���H��H��t� �K@�����# H���K��L���CF��H���H���� L����L����3��1�L�� L��� H��m L���������X H���1���?������ H���H��tH����i������ H���H��蛤����t\�r����8tRH���H���NZ����t?f. � H���A������ f D H���H�=M �Z������ 1ۺ L��L���b��H��t��/ L������� L��� I���?����t�� L���E�����u�A�/H�=�a� �a`��L��M�D�A� ../.L��A�@.L�� ��~9��A�Dž��s H���� �� H���L��薌��I��H��tPL�� �H���L��L�� ��!4��H����L���r���H�� �����p�������yL����Q��L� �[� �O D L� �[� L����H��� 1�� A�1L����E���L��� U��L������ �Q��L���H����A�1� 1�H��� � ���H�����C��H����C��L����C��L����C��H�E�dH+%( � H�e�D��[A\A]A^A_]�L���K���������� �� � L��� H�g� LD����f. � ����A�����L�� ��8�r���H������ L��L����H�� ��CS��H�� �L����H���z L��Ƅ�� � ������� E1����� @ �xk������xo�w������ � 胱���8�Z���H��0�L��������C�����H�H���L���>L�����&���f D H���A�����1���� @ ��O��H����u��� � H���H���L����I���������H�����/������ � L� yY� M��L��1�H��� � A�1�������1�A�����1�����H���H���H���ZI�����g����-��� D H���1�A���������1�A����������Q��H��X� 1�L��H�� �01�薬��H������f. � � �UH��AWI��AVI��AUI��ATM��SD��H��(H�UdH�%( H�E�1����� H�U�E��tp1�L���Nr��H�U�I��M���� RL��L��L��ATD��E1�L��L�U�迢��L�U�YA��^L����@��H�E�dH+%( uUH�e�D��[A\A]A^A_]� D L��L���]���H�U�I��� @ RL��1�AQE��A� �Y���A��XZ�A�������P�� D � �UH��AWAVI��AUE1�ATI��SH�� dH�%( H�E�1���� tH��� �8/A��L��E1��P��I��$� HDžX��� ��O���A��$� �����C A��$� �����[ M���� M�v(A�> �\ E1�E��� HDž8��� E1�L���B��L��`���I��$� L��L��0����/��H��p���H��H��@����Nv��H��0���A���O���E��H��@���L���< �gh��1��* A�~��c���HDž8��� E1�� E���o���L��L�m���@����B��I��$� L��M��$� ���H��L��H��AVL��8���L��D��O�����@�����:��L��A��XZ��g��H��X����>��H�E�dH+%( �� H�e�D��[A\A]A^A_]� � A�~�I�^0tMM�v(A�> t�A��H��X���I��L��1�H��e � �H���A�Dž�x�H��8���H��X�������f D HDž8��� � E1�����KX��L��A��� g��E���>���1������N��ff. � � �U1�1�H��AUE1�ATH��dH�%( H�E�1��[��I��H��t1�H���7����A��L���=��H�E�dH+%( u H��D��A\A]]��M�� @ � �UH��AVI��� AUATH��dH�%( H�E�1���*��� I���*��I��M���� H���� � H��L���pZ��H���� 1�L����6������ �� L��L���L��H���| L����D����up�/ L��蓡��L��H��z H�xL��H)�H�� 1��1c��L��� a����E�L���|<��L���t<��H�E�dH+%( u H��D��A\A]A^]�f D A��������L�� � �UH��AVAUATSH��dH�%( H�E�1��=��� t%H�U�dH+%( �� H��[A\A]A^]� D I��H�=�X� I��I�־� �&I����t 荪���8uQI��$ L��L���U��M��$ ��M��t&f D L��L��L���2��L�� �����I��H��u����b���������X����K�� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1�H�5����}���bK��f�� �UH��AUATI��H��( S@�މ�H��dH�%( H�E�1��kU��M��$ A��M��t% I��$ ���IU��L��A ��N���I��H��u�H�E�dH+%( uH��D��[A\A]]���J�� @ � �UH��AUI��ATI��SH��H��dH�%( H�E�1�H��w1H��L��L���/��I�\$H�E�dH+%( u;H��[A\A]]� @ H�T� A�� H� �� H�n� � H�81��FE����?J��ff. � @ � �UH��H��dH�%( H�E�1�H��t H�WH��uH�U�dH+%( u��f D 1���N��H��������I��f. � f�� �UH��H��dH�%( H�E���� ��tH�U�dH+%( u�� @ �� �.f���쌃 ���I���� �UH��ATI��SH��H��H�2dH�%( H�E�1��4�����t H�E�dH+%( u&H��1�[A\]�f D H�sH�SL���N���C(���I��f D U1�H��AUATSH��H�u�H��dH�%( H�E�1�覑��L�e�I��A�<$ txH�5\ L��������t5H�5z L��������tbH�5�N L����A��1�E��u� @�f�� I��H�� H�U�dH+%( u'H��[A\A]]� D � ��f � � ��DH�� @ � �UH��AVAUATI��SH��dH�%( H�E�1�H��t �: I��H��u;H�,O� L���� L��0M���� H��� 1�1�迢��������w � 1�H�u��E���L�u�H��A�> tHH�5< L�������teH�5Z L�������tbH�5~M L���ӈ�����p���� @� @ � H��I�E 1�H�U�dH+%( u@H��[A\A]A^]� D � ��f � � �H� � 1�1����������� G��ff. � f�� �UH��ATI��SH��dH�%( H�E�1�H�E� H��t�: uMH��M� L�w�� �0M��tXL��H�f� 1�1�腡�������H�U�dH+%( uKH��[A\]� � H��H�u�H���a�����t�H�E�1��� L��H�>� 1�1��-����������AF���� �UH��ATI��SH��dH�%( H�E�1�H�E� H��t�: uMH�.M� L���� �0M��tXL��H��� 1�1��Š�������H�U�dH+%( uKH��[A\]� � H��H�u�H�������t�H�E�1��� L��H�~� 1�1��m����������E���� �UH��AVAUATH��dH�%( H�E�1�H���� E1�> I���� I��H�5R� L��A� ������tkH�5�� L���l�����tXH�5 { L���Y�����tEH�5�5 L���F���A�Ņ�t/H�5�1 L���0���A�Ņ�tH�5=� L������A�Ņ�u3 H�E�dH+%( uBH��D��A\A]A^]�f�A� �� � H�}�L��L���a����xE�E1�A����jD��f. � � �U� H��AVI��H�5�� AUATI��H��dH�%( H�E�1���<������ � H�5�� L���<�����t A�<$ut}� H�5�� L���<����� � H�5�� L���}<�����e � H�5�� L���a<������ E1�H�E�dH+%( �� H��D��A\A]A^]� @ A�|$i�w���A�|$.�k���H�5/� L���9���A�Ņ�u�L��L���"����H��O� �@� � H�5�� L��������tmH�5�� L�����A�Ņ��Z���� 1�L������H� P� ��@���f D H�E�dH+%( �9 H��L��L��A\A]A^]���� � � 1�L�����H�2K� ��v��� H�E�dH+%( �� H��L��L��A\A]A^]�w��� � H�5L� L���1���A�Ņ������M���� H�=�N� �� L���)/��ƀ� �w��� D H�52� L�������tEH�5,� L���ֆ����tJH�5-� L���Æ��A�Ņ��/���L���"��H��M� H������L��L���%!�����k��� @ L��L��� !������Z����A��H��H� H��� 1�A���01��R�������ff. � f�� �UH��H��dH�%( H�E�H�� H��tH�U�dH+%( u!��f. � H�=s� ��H���� ���A��f D � �UH��AWAVAUATSH��(H�u�dH�%( H�E�1�H���, H���!��H�E�I��H��� H�}�H�5 � ����L�m�I��M���� H�}� �� H�L�`�H9�u� I�T$ L�b�H9�� I�<$L���:�����u�I�D$H�E�I�D$L�x�H9E�u �I f � I�GL�x�H9E��. I�?L������u���N��H�=��� H���ۄ��H�}�����A�D$A�G�� ��I��H��tDI��C ��M�gE1��8H��F� � H� � H�� �01�臚��L���_/�� � A�����L���J/��H�E�dH+%( � H��(D��[A\A]A^A_]� D �0 � ��I��H��t�I�D$L��fHn�H�E���AD$� ��I�$H���W���H�CfHn�I�T$ H�SfH:"�AD$ H����f. � �( �6 ��I��H���B���L��� ��I�H��tcI�D$�~E�I�WI�T$fH:"�AGH����A���������H��E� H� �� H��� � A���01��Q�������g>��H��E� H� �� H��� � A���01�� ���L���-����� UH��AWAVAUATSH��H��HH�u�H�5�� dH�%( H�E�1�譡��H�E�H��� I��H� ��� H� \� H���� ���� �t�� �E� �E� M��� D L���p`��A�ă� �� �� �; ����� �(�� H���� �A� ���� D8��� H��� H9��� 1�A�� �� D�]�E���� H�5�G� A���� �i A��#�� A��;�� A��[�O ��M A�T$ �H� q�� ��HcU�AD�D�z��~�� Ic�L�4�E�L�-y�� M���p L���x_��A�ă� �, �� �� ����P �0�� A� D��H� �� � L�-%�� M��tVA�� tA�� uVL��� _��A�ă� � �� � ���u�L�-딃 A� �˔� M��u�A�� u A� A�� t�A�� t�A�� �4 A��=�� E1�M��� E1�1�H�]�E1�L���E� M��A���V�U����e E��tH��tH�4�� � H��L�=U�� A��\�S A��"�� H� �� E1�D�4H��M��tzL���2^��A�ƃ� �� �� �e ����� H��� �� E��u6H�5�E� A�� �]����E����]���A��;t A��#�M���A� L�=��� M��u�I��H�]�I��� �� �M����� �H�5Y�� B�> H�U�H�=I�� ������l L�-e�� M����H���$����=�� �E���t�E1�H�}��:H��H�'�� H�E�dH+%( �l H��HD��[A\A]A^A_]�f. � A� �5䒃 �������H� �D� A��uA��-t A��_����� A��E�&A��� �� I��M���'���H�p�� D��H�H�cD� �R �U���骷�� @ �m�� A� �t���f D L���p\���ǃ� tIL����3��H���O�������:������� � L���8\���ǃ� t�L���3������ @ ���� H��������� L��� \���ǃ� u1�֑� A� ��� � �E� L�-� �X��� D L���@3������ I�߃��� H�]�I��� ��� � �f�� I��H�]�I��� �����] D L���`[���ǃ� t�L����2��H��� �=����/ A�� �� L�% �� M���� L��� [���� �� �� �� ����� H�5�B� �� u���"u{Ic�H���� E�e�.Mc��Uf D L����Z���� �2 �� �n ����w ��"�P ��\�� H�R�� B� I��A��� L�5j�� E��M��u��P�� �E���H��>� L�A�� 1�A�����H��� �01��Q������ @ L�-!�� H����� � L�= �� A� ����f D M���?���L���Y���� �� �� �u ����6 ��b�u �D ��n�\ ��t�� � H�o�� L�=��� E1�H���Z���f � � +E�E1�E��>��� D L�51�� E1�f D L�=Q�� M��tDL���TY��A�ă� � �� � ����� � �� � �� �E������ @ D�� E�������H��@� �P �� ��������y���� A��� �g������H E�A��I��A�F�M���S���H�t�� Ic�Hк� D)�H=|�� �$����ݳ����=j�� ��������]�� ��H�5/@� ��� �#������s���A��-��A��_@��@��[���A��.�Q������f�L���(X���ǃ� ua���� D� � ��� E���������� D E���}���A�EH���� Mc�E�H�B�*.L�-��� � �R��� � L���8/��D���� E���6���� � �#���f � 1������"������\������e D �M�� L�=R�� E1�����L���RW���ǃ� uK �&�� ���E������ ����L���'W���ǃ� t�L���.�� � �E��댃 �����L���x.��H��>� �@ ������p���f�L�-Ɍ� M���^���L����V���� �� �� �n�������w������ ����|�� L�=��� E1��N���L���V���ǃ� �2���L����-��� ����� ���� ���L�%=�� M������L���<V���� tL�� �����������]�-������ � L���V���ǃ� �����L���u-��� �R���L����U���ǃ� �����L���P-������ �E����Y�����2��A���s���f�� �UH��ATL�%P� L��H��dH�%( H�E�1��Tk��H�Ƹ H��tL�����������H�U�dH+%( uL�e����}2��ff. � f�� �UH��ATL�%�� L��H��dH�%( H�E�1���j��H�Ƹ H��tL�����������H�U�dH+%( uL�e���� 2��ff. � f�UH��AUATH�� H� $ H�� H�=�� dH�%( H�E�1��jj��H��ts�8 I��tk�5����tbH����L�� 1�H�L� 觃��H���o��I��H���� H��P�H��脓����xD��l�E��u4H���� u L���!��E1�H�E�dH+%( u8H�Ġ L��A\A]]���.��A9�t�H�G8� L��H��� 1��01������1��H�$8� L��H�"� 1��01��Nj��� D � �UH��H��dH�%( H�E�H�P�� �=Q�� uH��tH�U�dH+%( u �Ð���H�$�� H��u�� �� ���0���� �UH��H��dH�%( H�E�1�H�5�� H�E�dH+%( u�I��H��H��L���=��80�� � � �U� H��ATH��dH�%( H�E�1��Y ��I��H��t#fHn��� H��:� H�8H��t&L����H�E�dH+%( ukL��L�e���f D �;����u'�3����t���N��H��t���N��H���f. � �K>��� H���.����u��5>��L��H���:��y���_/��ff. � @ � �UH��AUI��� ATH��dH�%( H�E�1��t ��I��H��tfHn�H��L���� ���H�E�dH+%( u H��L��A\A]]���.�� @ � �UH��AWAVAUATSH�� H� $ H�� H� $ H��8H�����H�����H�����dH�%( H�E�H�H9��� L�`�E1�I�D$I�\$L�h�H9�ttL�����L����� D M�uM��tDH�����M�E L�����H� � L��H�1��U��L��L��L��H�������A� �xSI�UL�j�H9�u�L�����I�D$ L�`�H9�����c����H�E�dH+%( uLH��8 D��[A\A]A^A_]� @ �����M��L��1�H��4� H�L� �01��s���D������E1���-��� �UH��AUI��ATI��H��H�= �� dH�%( H�E�1�H��t'H�E�dH+%( uJH��L��L��A\A]]��� @ �c���H�ą� H��H��u�H�E�dH+%( uH�������A\A]]���,���� �UH��AWAVAUATSH��(H�}�dH�%( H�E�1�H���� H�H�L�h�L�r�H9��� � I�M(fHn�I�]fl�H�JH�I�EAE H�L�`�L�z�H9�tQ � I�t$ fHn�L��fl�H�rH�AD$� ��I�|$� ��L��M������I�WI�D$L�z�H9�u�L��� ��L��M������I�V I�F H�J�H;E�t I���Q����H�E�dH+%( u5H�}�H��([A\A]A^A_]���H�E�dH+%( uH��([A\A]A^A_]��+�� � � �UH��H��H�=5�� dH�%( H�E�1���1��H��� H�E�dH+%( u���X+�� � � �UH��H��dH�%( H�E�1��p���H�=Ѓ� tH�E�dH+%( u�� D �K���H���� ���*��ff. � f�� �UH��H��� 1�H��H��dH�%( H�E�1�H��1� �01�虅��H�E�dH+%( uɸ������*��ff. � � �UH��ATH��dH�%( H�E�1�H��tVL�%�6� H��1�H�X � L���>Q��A�<$ t=H�E�dH+%( �� L��L�e�� H�=�� ��KD�� L�%�6� A�<$ u�H�=�� �b��I��H��tFH��� L�� H�.� L� A � P1�����XZAƄ$� �s���f. � �� H�5� L��������)�� D � �UH��H��� H��`���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%( H��H���1�f�H�EDž ��� )�0���fHn�H�=���fH:"�H��(���H�����H��P���Dž$���0 H��0���)�����aa����8���H��H���dH+%( u���(��f�� �UH��AWM��AVA�ֺ AUI� ATI��SH��(dH�%( H�E�H�S� D�A��I!�M)�K�4A��1���]��H�E�H���tOM��txJ� �f�t3I�I�I)�tcH�E�J� L��L��H��D�����H��y�萆���8t�H�}�K�4<�.J�������f � H�U�dH+%( u!H��([A\A]A^A_]�f�H�}�L����I��1����'��ff. � UH��AWAVL�����I��AUI��H��ATSH�� H����L������dH�%( H�E�1�HDž���� ���L��H��0����^���L��A������E��t>H����������H�E�dH+%( �� H�� D��[A\A]A^A_]�f. � H����1�H������H�м � �n�����3 H�������/ H������_{��H�����H��I���� H����1��I�|$L��H�P������ .H����������Å��� H��`��� �� �������J����t#��A������� ��H�������" ����� D L��L���}��L��1�1����L��A���֔��E��x�L��`���1�1���D���<c��D��A��� �����z ��E��u�H����H�������rt��A���|���f. � L������L��L�� ���HDž ��� L��L���������L��H�5w� �6���L��I���;���M������H�����H�58s ����I��H���� L�����L�� ���� H�� ���L���*�����t\L�� L��L���In��H���L����2��H�� ������L���2���������+I������������l ���� � L���2��H�� ����|��L���t2���T���A������m���1�A������`���H������A������N����$��L��A���42����������� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�H�Ѻ� �x����#$�� � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1��>�����#��f � � �UH��H��dH�%( H�E�1�H�E�dH+%( u ɺ� � ���#��f D � �UH��H��H��H��dH�%( H�E�1�H�G� HLJ� H��H)���� ���H�H�E�dH+%( u�1���@#��� �UH��SH��H��H�`dH�%( H�E�1��$��H�C` H�E�dH+%( uH�]����"��f D � �UH��H��dH�%( H�E�1�H��� u3H�GpH��H�GpH��� H�H��tH�U�dH+%( u ��f D H�E�dH+%( u�1���"��� �UH��H��dH�%( H�E�1�H��� u3H�GxH��H�GxH��� H�GH��tH�U�dH+%( u�� D H�E�dH+%( u�1���"��� �UH��H��L��� dH�%( H�E�1�M��uIH��� H��H��� H��� H��tL��� H�GH��tH�M�dH+ %( u �H��L��� H�E�dH+%( u�1���!�� � � �UH��H��dH�%( H�E�1�H�~( u6H��� H��H��� H�F(H�GH��tH�M�dH+ %( u�� D H�E�dH+%( u�1���!��� �UI��H��H��dH�%( H�E�H��� H�pH�G H��� H��tH��H�U�dH+%( u�L���H�E�dH+%( u�1��� �� � � �UH��AVAUATH��dH�%( H�E�1�H�~( uXH��� I��I��I��H��H��� H�F(H�GH��t�Ѕ�u,H�E�dH+%( u8H��L��L��L��A\A]A^]�r;��f�1�H�U�dH+%( u H��A\A]A^]�� ��ff. � UH��AWI��AVI��AUI��ATI��SH��(dH�%( H�E�1�H���� H��L��L��L���T����t&H�U�dH+%( �� H��([A\A]A^A_]� @ L��L���� ��H���� L��H��L��H�E�芉����u�L�E�L�M9�thI��� uEL��L��L��L��L�E��{T��L�E����y���L��L��L���a:����t+�b��� � H��tL��L��L��L���:T�����<���L���z���H��1�H���&���H�E�dH+%( u$H��(L��L��[A\A]A^A_]�tN�� @ M9�u��� �� @ � �UH��H��dH�%( H�E�1�H��� u;H��� H��H��� H��� H�G(H��tH�M�dH+ %( u �� � H�E�dH+%( u�1��� �� � � �UH��H��H��dH�%( H�E�H��*� �@H)�H�9 u0H��� H��H��� H�H�G0H��tH�M�dH+ %( u��H�E�dH+%( u�1��� �� � UH��AWAVAUATSH��(L�E�dH�%( H�E�H�FH���� L�h H�I��H��I��I��H�8�A��L��L��H����<����u\I��� H�KI�H��tqH��)� L��H��L��H�M�D�x�#/����u'H�M�L)�H�H�KI�H�S(H�]�H+QH� � H�U�dH+%( uRH��([A\A]A^A_]�f. � H�{(1�L��J 1��� ��H�CH��H��tL���H���H�KH���Z���1���r ��f�� �UH��H��dH�%( H�E�H�G8H��tH�M�dH+ %( u�� @ H�E�dH+%( u�1��� ��� �UH�� H��AWAVAUL�-�>� ATM��SH��H��XdH�%( H�E�1��f D I�T$I��H��tA�4$H��� ����t�L�=�� L�e� � E�u A��t}A�� ut� �@ L��1�M��L��� �@ �ʔ��D��L��H�߁� � ����uJ� �@ L��M��L�X� �@ 葔��D��L��H�߁� �] ����uM�}I��M���h���H�U�dH+%( uH��X[A\A]A^A_]���� D � �UH��AWAVAUH��(dH�%( H�E�1�H�~ � L�6I��M���� I�~ �� M�>M��tbI� u[I�7H��tH�}����H�}ȅ��� H��� H�PH��� I�WH�WHH���� H�}�L���҅��� H�}�f D H��� H�WHH��H��� I�FH��taH�}�L����H�}ȅ�ubH��� H�WHH��H��� I�EH��tAH�E�dH+%( uOH��(L��A]A^A_]��H��I�Ff. � H��H��� I�E�1�H�U�dH+%( u H��(A]A^A_]����ff. � � �Uf�H��AWAVAUATI��SH�� H���M�8L������dH�%( H�E�1�)E�)E�)E�)E�fHn�fH:"�H�E� )�`���fHn�fI:"�HDž ��� )�p���I�?H���� I��M���<��H��H���� L��L��� t��A� �t+H�E�dH+%( �� H�e�D��[A\A]A^A_]�f D H��L���*��A� �u�L��H���KB��H��L��L��L�� ���H��H�����l���A� ��� H�� ���H�����H��tH�@(H�E�H�M�H�U�L��L��I��$� L�E�H��I��$� H�E��w���A� ��e M�\$hM���� H��p H�����H���O H�� � L�����@(�����H�q$� �x �� H���H��� �| H� s � D������C( � >��jE1�E1�jH���H��L��L��H���.��^_��D�����L�����" L����H���� H�CI��HDž��� H�� ���HDž��� HDž��� D�����L������H�C 1�H�C H�� � I9�g M�n M���Z H���BL��I�EI�MH��8���H��t&�Q(�f � ����q(9�t �B��r���v�I�?H��0�����'��L��H��(���I�E H��H����O���H�� ���H��0���H��tH��8��� �� H�����H�����H��L��L��������I�|$hI�M L�����H��8���H�����{ ��H��H����I�F H�@PI�FI�F �+��I�FHDž��� HDž��� HDž��� �����I�D$@H��tH��`���L���A��H����D�������4K��D��������� � D�����L�����������H�5 � �X(H����I9\$ht&H��t!H��L��D�����-M��H�CD����H�E�H������ �`���H������H�M�H�U�L��L�E�D����H���[�����uRI�D$`D����H���"���H��L�M�L��I��PH���L��H�����D�������z��ZD��������Y���A����� D H��D�����iL��H��p M�\$hD����H��������f. � A�������� D H�x H��H�����t��H��8������H��� ������X(��� ��f. � � �UH��AUI��ATI��SH��H��H�vdH�%( H�E�1���K����uzI�}P uI��$� H�QI��$� I�UPH��t#H�H��uI��$� H�QI��$� H�I�UXI�T$PH��t)H�E�dH+%( u4H��L��L��[A\A]]�� � H�U�dH+%( u H��[A\A]]��1���� �UH��AWAVI��AUI��ATI��SH��H��XdH�%( H�E�1��FH��H�E� H�E� f�E���$��A�Dž�t)H�E�dH+%( �4 H�e�D��[A\A]A^A_]� @ A�V A�vL��� &��I��H���l �x! �� �p�E� ��toL��L��L�M��@<��H�u�L��L�E�H��L��H�E��f�L�M�H�}��E�M��� L�M�L�E���G��H�}���G���E�L�E����? A���>��� � �H ���E�� D H���G���;�����E� E1ۋS �sL��L�]��V%��L�]�H��H��� �x! �� �PE1҅�u �@ ��A��H��L��D�U�L�]��f;��L��H��L�E�H��L��H�E���L��� H�}��E�L�E��G��H���G���E�L�E�L�]�D�U����'���M��t�}� tM���Y���E���P���I��� �}�H�U�H�pH�E�I��� f�� �6 H���% L�J(H��� H�H(1��cf��;�J M��������}� ���I��� �}�H�pH�E�I��� f�� �� 1�E1�1�E1�H��tL�H(H���� H�J(I�EXH�������D�}�H��1�fA�� `fA�� `���f��@��@�� �L��RL��QL��AS��A��H�� �U���f D 1���E���$��� @ H��L�]��E��L�]�M���&����}� � ���M���)��� D 1�1��`��� � M��E1�E1�����H��t"L��M��I���'��� � 1��YE��L�]��L��E1�M��I���������M����� D � �UH��H��dH�%( H�E�1��G)�GX;H�E�dH+%( u�1���E�� D � �UH��H��dH�%( H�E�1�H�� �G)�GX/H�G H�E�dH+%( u�1�����f. � � �UH��H��dH�%( H�E�1��) uH�H- �G)H�G �GX#H�E�dH+%( u�1����� @ � �UH��H��dH�%( H�E�1��) uH��/ �G)H�G �GX#H�E�dH+%( u�1���T�� @ � �UH��H��dH�%( H�E�1��) uH��* �G)H�G �GX#H�E�dH+%( u�1����� @ � �UH��H��dH�%( H�E�1��) uH�X2 �G)H�G �GX#H�E�dH+%( u�1��� �� @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u��� ��ff. � @ � �UH��H��dH�%( H�E��Ah�FQ ���� u�FP1�f�F2H�E�dH+%( u�1���& ��f D � �UH��H��dH�%( H�E�1��Ah�FQ���� �FP1�f�F2H�E�dH+%( u�1���� ��f D � �UH��H��dH�%( H�E�1�H�E�dH+%( u H�6H�?��zQ��� �� D � �UH��H��dH�%( H�E�1�H�E�dH+%( u H�6H�?��:Q���U �� D � �UI��H��H��H��H��dH�%( H�U�1�H�U�dH+%( uH��D��M�H�Ӣ L�1����2��� ��ff. � f�� �UH��I��H��H��D��H��H��dH�%( H�U�H�PH��t7L�H@M��t;H��M�1�RH�s� �2��H�U�dH+%( u �� � L�H@H�PM��u�L�H8��p ��� �UH��H��dH�%( H�E�1�H�E�dH+%( u �H��D��H��L�� H�� 1��2���" ��f�� �UH��I��D��H��H��H��L�HdH�%( H�U�1�M��t(H�E�dH+%( u L�H��� L��1���1�� @ L�H��� ��ff. � f�� �UH��AWE��AVI��AUI��ATI��SH��H��XdH�%( H�E�1�H�y �R H�I(H���E �{1 � L��, H�M�L��L�E���"��L�S8L�E�H�M�H��M��A��L9�v E1�E���� H�[@H���E��E�H9�vE1Ʉ�uxD�]�E1�L�U�H��thL�J�, L�E�L��H�M�H�U�L�M��P"��L�U�L�M�H�U�H�M�L9�L�E�v D�]�E��uH9�v�}� u H��tL�HH�z uL�JM)�QH�^� D��L��APM�$L��1��[0��ZYH�U�dH+%( uuH�e�[A\A]A^A_]� L�KM�����H�E�dH+%( uGI��-�f D H�E�dH+%( u,L� M�$H�e�D��L��[L��A\1�A]H��� A^A_]��/������� �Uf�H��AWAVAUATI��SH��H��hH��p���L�>�# L�jL�rL��dH�%( H�E�1�)E�)E�)E�)E�L�m�� ��H��p���L��H��x����qX�� ���< L��H�C8�� ��H��x���H��H�C@�� H9��� 1�� L����H��H��H�s L�����A�}4 M�~H�E��� I�U I�MI�IV I)�H)�H9�I�<$H�u���L9��� ЈC1�X����u H�}�H�u��4 uHwH+7����H9C tw1��{1 uH�E�L)�H�C(� �C0H�E�dH+%( uZH��h1�[A\A]A^A_]� @ H���0���H�z1�� �H��H���*��� � I�V �N��� � H�E�H�C�|����&��f D � �Uf�H��AWAVAUI��ATSH��H��hH��p���L�>�, L�rL��dH�%( H�E�1�H�B)E�)E�)E�)E�H��x���L�u��8 ��H��p���L��I���qX�" ���< L��H�C8H��p���� ��H��p���H�C@H��tL9�r}L9�sH��usM��tnM�|$� 1�L���G��H�C I��H��ud�, L��� ��H�S8H��tH9�wIH�S@H9�sH��u;H��t6H�x� 1��F��H�C I��� � � 1�L���F��H�C I��L��L����H��x���A�~4 H�E�L�g�� I�I�NI�HW I)�H)�H9�I�} H�u���L9��� ЈC1�KV����u H�}�H�u��4 uHwH+7轀��H9C tO1��{1 uH�E�L)�H�C(� �C0H�E�dH+%( u/H��h1�[A\A]A^A_]� @ H�W �v��� � H�E�H�C�� ��f � � �Uf�H��AWAVAUI��ATI��SH��# H��hL�rH�;dH�%( H�E�1�)E�)E�L�u�)E�)E��* ��H���� H�xH��x���� �<E��H��x����< H�C � ��A�t$YL�x@���� �> L���� ��I��H���� � L��� �H�CA�$>H�{ �} H�s L�����I�} H�u�H�E���T��A�ą�u H�}�H�u��4 uHwH+7�>��H9C tHE1�H�E�dH+%( u@H��hD��[A\A]A^A_]� @ L���8 ��H���K���A������� � H�E�H�C������ �Uf�H��AWAVI��AUI��ATSH��, H��hL�zH�;dH�%( H�E�1�)E�)E�L�}�)E�)E����H���� H��x���H�x� ��C��H��x����< H�C ���H���� A�vYL�`@���� �> L���_��I��H���� � L����H�CA�>H�{ tzH�s L���}�I�} H�u�H�E��\S��A�ą�u H�}�H�u��4 uHwH+7��}��H9C tEE1�H�E�dH+%( u=H��hD��[A\A]A^A_]ÐL������H���S���A������� � H�E�H�C��!���� �UH��ATSH��, H��H�;dH�%( H�E�1��r��H���� � H�;I����H�C8A�$,H�{8 �� I��L����H�CH���� L��H�u� �MB��H�}�H�C L9�t`�< ���H��tQL�`�> L������H�E�H��t7� L���<�H�CH�E�� >H�{ t1�H�U�dH+%( u"H��[A\]�H�{���H�{8�������������f�� �UH��ATSH��, H��H�;dH�%( H�E�1��b��H���� � H�;I����H�C8A�$,H�{8 �� I��L����H�CH���� L��H�u� �=A��H�}�H�C L9�tp�< ���I��H��t^H�x�> ����H�E�H��tG� L��A�$ �'�H�CA�$<H�E�� >H�{ t 1�H�U�dH+%( u(H��[A\]�f D H�{�w��H�{8�n�����������f�� �Uf�H��AWAVAUI��ATSH��H��x���H��xH��h���L�z� H�;dH�%( H�E�1�)E�)E�L�}�)E�)E��?@��L��x����< H�C I��L������H���� L�`H��h����pY@���� �> L������I��H���� � L����H�CA�>H�{ �� L�c L��L�����I�} H�u�H�E��O��A�ą�u H�}�H�u��4 uHwH+7�+z��H9C tME1�H�E�dH+%( �� H��xD��[A\A]A^A_]� D L��� ��H���D���A������ � H�E�H�C�f D �* L������H���J���I��H�5A� L��L��x������H���'���� 1�L����>��H�C I��� ���� ���ff. � @ � �UI��H��H��AUATI��H�U�SH��H��8I�8L��� dH�%( H�E�1�����x$�Ch�u���%� =� �� L���v����u!H�E�dH+%( �� H��8[A\A]]� �u�L��Hc]��v������ HcE�I��H��I�Āx$ �� �o H��D�M�D��I���oHJ�@&�B$�B&H�O� H�� �0H� � � ��tQ1�1���W��H��I�<��w&�d���I���f��E�L��u��ƉE���u�����,����H���H��A�D�$ ������ 1��W������ff. � f�� �UH��H��dH�%( H�E�1��) u H� �G)H�G H�� � �GX#�@ H�E�dH+%( u�1���I���f � � �UH��ATSH��H��L�gHdH�%( H�E�H�G@H��tLH� H��tDL���H�{H�n��H�{8�e��H�{�\��H�E�dH+%( uDH��H�{[A\]�<�� @ M��t�I�|$8�)��I�|$@� ��I�|$���I�|$� ������ @ � �UH��AUATE1�SH��dH� %( H�M�1ɃDu'�_@�� v I��H��H�5� � ��H��t0 � H�E�dH+%( �( H��D��[A\A]]� � H�5E� L���i ���� �� H��tH�5�� L���L ��H���� H�5O� L��A� �. ��H��u�H�5�� L��� ��H���q���H�5�� L��� ��H���Y���H�5�� L���� ��H���A���H�5�� L���� ��H���)���H�5l� L��� ��H��A������f D H��tH�5љ L��� ��H��t H�5�� L��� ��H��A������ @ A� ����� ���� �UH��ATSH��dH�%( H�E�1��) t H�U�dH+%( �� H��[A\]�H���� ���I��H��t[� H�5�� H�������u[I�|$@� H�5zP �����u3H� r �/+ �C)L�c8H�K f�SX�|��� � � �j���L���>��f D L����������J����!����� �UH��ATSH��dH�%( H�E�1��) t H�U�dH+%( �� H��[A\]�H���� �#��I��H��t[� H�5�O H��������u[I�|$@� H�5P �����u3H� R �;+ �C)L�c8H�K f�SX�|��� � � �j���L���^��f D L���������J����A����� �UH��SH��H��hdH�%( H�E�1��) uRH�� �C)H��H�C H��t;H��H�E�H�M�PH�U�L�M�1�L�E�H�5�O ����ZY��~$�E��C@ �CD1�H�U�dH+%( u H�]��ø��������f D � �UI��E��H��H��H��L�IL�dH�%( H�E�1�M��upH�A H��tL�IM��t.H�E�dH+%( u{�D��H� � L��1��* ��f. � H�U�dH+%( uM�I��D��L��H�%� 1�� ��f � H�E�dH+%( u I��-� H�E�dH+%( uL� �����ff. � @ UI��H��AWI��AVAUATI��SH��(H�_L�odH�%( H�E�1�H�GH9�tfI��L���[��I��M�I�H���� H��M�~I�\$H�E�dH+%( �� H��(Hc�L�� [H� a�A\A]A^A_]�S+�� H�u�H��uM��u:L��� L��L��H���l��I��H��tTI�\$L�E�M�l$M�t$�V��� @ � �� A�� �3=��L�E�H��tL��1�H��L�E����L�E�I���H�E�dH+%( uH��([A\A]A^A_]��}���ff. � f�� �UH��AWAVE1�AUATSH��dH�%( H�E�1��>b�� �~cI��I���� � H�5C� L��������� � H�5-� L�������� L��� ���Ã�xyHc�E�< A�WՁ� t}A��l�� L�5dς A��a� A��ruA�| �lH�� LD�L��L��L������H�E�dH+%( �� H��L��[A\A]A^A_]�E1��� �~dt��-��� D ��Hc�E�< A��l�x���H�5�� L��L�5� � 9����t�H�5L� L��L�5� ��8�����Q���H�53� L����8�����:���H�5!� L����8�����#���H�5� L���8����� ���H�5�� L���8����H�� LE���� D A�| �l���L�����f. � � �UH��AVI��AUATI��SH��� dH�%( H�E�1���b�� H�5�� L��L�-�͂ �8����� H�5�� L���7����tH�5�� L����7������ H�5z� L��L�-͂ ��7����H��͂ LE�L��L��L������H�E�dH+%( �� H��L��[A\A]A^]À~tt2��b�U���A�|$f�I���A�|$ L�-(͂ �T����1��� D �~ L�- ͂ �9���� D H�5҉ L���17�����E���H�5�� L���7������ M���V����C��� @ H�5f� L����6��������H�5T� L����6��������H�5D� L����6���������H�52� L���6���������H�5 � L���6��������H�5 � L���~6�����h�����buA�|$ru A�|$ �O���H�5� L��L�- ̂ �G6�����1���H�5�� L���06����� LE������;�L�-T˂ �N���ff. � @ � �UH��AVAUI��ATI��j SL��H��dH�%( H�E�1��k ��H���Z A� $L�5v˂ H�5P� L���5����tH�5B� L���5������ L�5�� ��bu A�|$r�� H�5 � L���e5����tH�5� L���R5����u>L�5��� L��L��L�����H�E�dH+%( � H��L��[A\A]A^]�f D H�5ć L���5����t�H�5�� L����4����t�H�5�� L����4����t�H�5�� L����4�����r���M���~����k���f�A�|$ H��ɂ LD��&���f. � H�55� L���4����H��� LD���� � A� $I�ƃ�bu#A�|$cuA�|$tuL�5ʂ ��� � A�<$b�w���A�|$rH��ɂ LD��a����2�f�� �UI��H��H��H��H��dH�%( H�U�1�H�U�dH+%( uH��D��M�H��� L�1���������ff. � f�� �UI��H��H��H��H��dH�%( H�U�1�H�U�dH+%( uH��D��M�H�S� L�1���r���}�ff. � f�� �UH��AWAVI��AUI��ATSH��L�>dH�%( H�E�1�A� ���� �"��M��H��f. � A�\$I����t H��DB t�A�$ L������I�EA� $I�} �� A�vXL���Z��H��H��ty� ��I�}H�5n� H��� ��H��t\H��H�u�� H���P.��H�}�I�E H9�t:�< � ��H��t+L�`�> L������H��H��t� L���@��I�E�>1�H�U�dH+%( u H��[A\A]A^A_]�M���*�����������%� D � �UH��AUE1�ATSH��(dH�%( H�E�1��) ulH��I��H��t]H�M�H�U�L��L�E�H�5�� ������udfnE�f:"E�� L��H�5t� f�C@�W�H���H�� HE�H�CP�C)H�E�dH+%( u H��(D��[A\A]]�f D A�������[�ff. � � �UH��AWAVI��AUATI��, SH��(I�<$dH�%( H�E�1����H��� � M�,$�( H��L���x��H��t0�,I�<$�) �b��H���� �x,�� �@ M�,$H�XL�����I�D$8�,I�|$8H���� E�~ZE1�E��t5A�v[@��� E1�� D A��H�xD������H��u�A��A��E�l$PL�{L�����A�vXL��H�E����L�E�H��I��� H�X�I9�s/L�E����L�E�H��f D H��I9�tH�I��DB u�D�{�C L������I�D$D�{I�|$H���� A�^ZE1���t8A�v[@���g D��1�� � ��H�xD�����H��u�A��E�|$2M���� L��L�5!� ���I�|$8L��H�X���H��t[H��H�u�� �*��H�}�I�D$HH9�t<�< ���H��t-L�h�> L�����I��H��t� L������I�D$@A�>I�|$L���R���H��tZH��H�u�� �*��H�}�I�D$ H9�t;�< �D��H��t,L�h�> L���.��H��H��t� L���{��I�D$�>1�H�U�dH+%( u~H��([A\A]A^A_]� ����H��H���������f. � ����H��H����������f. � L��L�E��D�L�E�H����I�|$8�~��������s�����ff. � @ � �UH��AVAUE1�ATI��H��SH��H�5$� H��dH�%( H�E�1�����H��t)H�E�dH+%( �� H��D��[A\A]A^]�f D E�d$DA��v̺ H�5� H��A� ����t�D�3A��cu �{m�� A���- A��au �{d�� A��su �{u�� A��au�{nu�{dA� �T��� D A��i�� A��du �{eu�{cA� �)���f. � �;ou�{rA� � ���A��xuD�sA��ou D�sA��rE��A����� D �{dA� �����J��� �{p�#���H�5�� H�����H��� ��������{bA� ��������� �{n�8����{cA� �m����#�����E1��[���ff. � �� �UE1�� H��AWAVI��AUL�-��� ATI��SH�]�H��H��8L�8dH�%( H�E�1�I�@��H������ I�\$I�D$M�|$H9�toH��L��H��L�H�U��a��H�U�H�H��t$H��L�jH� ���L��I�\$Hc� ���H�E�dH+%( �� H��8L��[A\A]A^A_]� @ H��u M���� H��� L��H��H�M�H���p��I��H��t�I�\$H�M�M�|$I�L$�I���E1�H�ٺ L��L��L�-��� ��G��������H�5�A L��L�-ʿ� �*����H�\�� LE���� �� �� � H�M���,��H�M�H��H������L��1�H�M��Z��H�M�I���_����I�f � � �UE1�� H��AWAVI��AUL�m�ATL��I��SH��8H�_8dH�%( H�E�1�H���+G������ L��H�{@E1�� L��L�-z�� �G������ I�\$I�D$M�|$H9��� H��L��H��L�H�U����H�U�H�H��t$H��L�jH� ���L��I�\$Hc� ���H�E�dH+%( �� H��8L��[A\A]A^A_]�f. � L�-�� �g��� @ H��uM��uFH��� L��H��H�M�H���|��I��H��t�I�\$H�M�M�|$I�L$�7��� @ E1��q����� �� � H�M��8+��H�M�H��H���I���L��1�H�M����H�M�I�����ff. � �� �UH��AWAVI��AUATI��SH��(� dH�%( H�E�1���ju �~a�� A�>j�� A�~rL�- �� �� I�\$I�D$M�|$H9��� H��L��H��L�H�U�����H�U�H�H��t$H��L�jH� ��L��I�\$Hc� � ��H�E�dH+%( �> H��(L��[A\A]A^A_]� D � H�5y L���L������ ��ru A�~e�� A�L�-�� ��<b�6���E1��f � �~lL�-5�� �������f. � H��uM��uVH��� L��H��H�M�H�����I��H���6���I�\$H�M�M�|$I�L$���� � L�-ɼ� ��� @ �� �� � H�M��8)��H�M�H��H������L��1�H�M����H�M�I��뚐A�~tL�-��� �V��������� @ � �UH��AWAVI��AUATI��SH��(� dH�%( H�E�1���bu �~l�� H�5 y L���&������ L�-F�� I�\$I�D$M�|$H9��� H��L��H��L�H�U�����H�U�H�H��t$H��L�jH� ��L��I�\$Hc� ���H�E�dH+%( �� H��(L��[A\A]A^A_]� A�>b�� ��b� � H�5Vx L���)�����Y � H�5?x L��� �����= E1�눀~ L�-幂 �������f. � H��uM��ufH��� L��H��H�M�H���|��I��H���8���I�\$H�M�M�|$I�L$���� � A�~ L�-T�� ������3���f � �� �� � H�M��'��H�M�H��H������L��1�H�M����H�M�I��느A�~euA�~qL�-� �A�����b����A�~ntO��b�����A�~ltW��b�����A�~g�����A�~eL�-��� �������� @ L�-��� ��� @ A�~eL�-|�� ����� @ A�~tL�-d�� ���������� � � �UH��AWAVI��AUATI��SH��(dH�%( H�E�1��>bu �~a�W � H�5jv L���3������ L�-T�� I�\$I�D$M�|$H9��< H��L��H��L�H�U��&���H�U�H�H��t$H��L�jH� [��L��I�\$Hc� �F��H�E�dH+%( �r H��(L��[A\A]A^A_]Ð� H�5�u L��������Y���� H�5�u L���p�����=���� H�5�u L���T�����!���� H�5�u L���8��������� H�5vu L��� �������� H�5au L��� ��������� H�5Ku L�������������� H�55u L�������������� H�5 u L��������y���� H�5 u L��������]���� H�5�t L���t�����A���� H�5�t L���X�����%���� H�5�t L���<����� ���� H�5�t L��� ������ A�L�-��� ��<b����E1��4���f. � �~lL�-�� ��������f. � H��uM��uFH��� L��H��H�M�H���l��I��H������I�\$H�M�M�|$I�L$�|��� � �� �� � H�M��(#��H�M�H��H�������L��1�H�M����H�M�I������L�-��� � ���� �UH��AWAVI��H�5�q AUATI��L��SH��(dH�%( H�E�1��' ����tH�5�� L��� ������ L�-�� I�\$I�D$M�|$H9��� H��L��H��L�H�U����H�U�H�H��t$H��L�jH� ��L��I�\$Hc� ���H�E�dH+%( �� H��(L��[A\A]A^A_]�f�H�5�r L���q �����]���H�5x6 L���Z ������ H�5�r L���C ������ H�5@� L���, �����t H�5r L��� �����m A�<c�m <b�� E1�<f�G���A�~b�<���A�F���� �P���w�QhH���* <g�> <l�� <n�� E1�<u�����A�F<l�����et��tA�~ t(<gt E1������E1�A�~e�����A�~ �����L�-�� �D���f � H��uM��uFH��� L��H��H�M�H��謿��I��H���i���I�\$H�M�M�|$I�L$� ��� � �� �� � H�M��h ��H�M�H��H���!���L��1�H�M��ڽ��H�M�I��몐L�-鲂 ��� @ L�-9�� ���A�FE1��w<����A�FI���r���A�F<rtz��� ���<a�� <ct,<e�1 <g�� <l�� <n�f <b�� <vu2A�FE1���<c�p���A�~ �e������<zu-A�~ �����E1��I���A�F���lu�A�~z�f <lt E1�<g� ���A�VE1�e�V <g������z�����A�~ ���@���A�~ �����0���A�~ u��$���A�~e�v���A�~ L�-"�� �W����_���A�F�������<t�?���E1�<e�����A�F������<u�{����x���A�F�������E1�<q�^������A�F��<et����� ��A�F<e�o���<z�����b���A�F���n���<e�� E1�<z� ������A�F���I���<t�����<u�L������A�FE1�<pt-<z�^�������A�~ ������ ���A�~z�������A�~o�����A�~s���������A�F������E1�<g�v����s��� � � �UH��AWAVAUATSH��H��dH�%( H�E�1��=�.� �| A� E1� M9�v<K�7H���� H��I��H��I��L�I�D� L�$�I�4$�����x2t M�uM9�w�E1�H�E�dH+%( uFH��L��[A\A]A^A_]� M��� H� ����h � H�=8�� � ���,.� �[����R��f�� �UH��H��H�?dH�%( H�E�1�� ������H�U�dH+%( u�����f�� �UI��I��I��D��H��H��dH�%( H�E�H�GH�@H��t H�U�dH+%( u9�L��L���f D H�E�dH+%( uL�M� H�jk L���L��1��������� �UH��AWE��AVAUI��ATI��SH��H��L�dH�%( H�E�1�H�y@ t^D��H��l L��L��1��/���H�KHL��H�{8A��H�E��H)�I�4����D�H�U�dH+%( uMH��[A\A]A^A_]� � H�E�dH+%( u(L� H��D��L��[L��H��j A\1�A]A^A_]������ff. � �� �UH��H��dH�%( H�E�1�H��t H�GPH��tH�M�dH+ %( u�� D H�E�dH+%( u�1���X�� � � �UH� ��� H��H��H�WdH�%( H�E�1�H��� H9���H9��� �H� ��� H9��� �H�U�dH+%( u������� �UH��AWAVI��AUATI��SH��H�� H��X���I�>H�U�L��� dH�%( H�E�1��F@H��Džp��� ��l���������� L��������� I�t$(H���� L�f-H�5�j L���7������ L�5@� H�iف M��D��H��j A�>�0���� 1�1��,���{% t�C$ �{M t�CL �{u t�Ct ��� tƃ� ��� tƃ� ��� tƃ� �� tƃ ��= tƃ< ��e tƃd ��� tƃ� ��� tƃ� ��� tƃ� �� tƃ ��- tƃ, ��U tƃT ��} tƃ| L�}�H��X���L��L����H��tmLc�� foE�D��H�ui foM�K��M��H�� �@&�@$HH� �0A����� � 1��+��K��L���t�&�7�� � H�E�dH+%( �� H�e�[A\A]A^A_]�f D I�$���a�( �xd� �xd� I�F�u�H��HDžx��� M��$� H�@H�@H��P����;I�����{���L��P���M�Lc}��}� K���D�'��� Lce�K���|�&�G���L��t���H��X���L��L��L��L�M��O����� �����t���������foU�fo]�M��D��K��D�M�H�7h H���@&�@$XH��ց �0H�o݁ � ���� 1�1��D*��K��H�<��w&�c6�����f D ��m������xo������xv�����A�~D �` �}� �E��� ���� �u�H���H�����O���Lce�K��L�4�A�~$ �8�����l���9E��)���D�}���p���H��D����X���)Ɖ�P����>2����P���H��H���+ �x8 �� H��Ձ D��X���D��H��g D�E��0H�e܁ E)�� ���� 1�1��7)��K��L���t�&�V5������� 1��)������ � 1�1��(���Z���f. � �u�H��L��P����G��L��P������ HcU�H��H��H�Ӏz&�� =��� �#���I�~�U�L��L��L��P�����H��L��t���H��x���L��H��L��L��H����*��L��P������` H��x���H�5f �M��L��P������> K��L��H���I������|�&�C���Ik�(H��@&D�` �@$�A���f � �u�H���%F����� HcE�I��H��H�Àx$ �� �o0K��H��2�oxz�H&�J&�@ �B$�B ��u Ik�(D�D'H��Ӂ D�M�D��H��c �0H��ځ � ���� 1�1��l'��K��H�<��w&�3���}� �� ��}� ������u�H��D�}��gE���������HcE�H��P���H���D�'�H�E�H��H����~ A����� � D��H��� E����tIc�H���|�&� D��H���D����tIc�H��H�<À$ t �&�3 �}� �� D9}��� �E�D9��� A��D9�l����y D��H���D�����e���Ic�H��H�<À$ �P����&�F���H��H����u�� E��H���.���H�wҁ Hk�P���(fou�fo}��2H�,ف H�D�E��: �@&�@$0x�E��# ARE��D��H��c P1�1���%��A[A\Hk�P���(H��w&��1���}� �/����E����#������f D I�FI��$� H�PH�xHr��E��H��p���H��l���H��I�F8H�8�����^���Džl��������O��� � �u�H���mC���������Lc}��U�K��M���D�'�I�FH�HH�I ��� t �}��6 �������D�E�K��D��H��b H���@&D�@ �@$H�с �0H��ׁ � ���� 1�1��$���(����E���HDžx��� �E����J H��P���H���D�$ ���H��H����u��N���H�������H��Ё Hk�P���(fou�fo}��2H�[ׁ H�D�E��: �@&�@$0x�E��v WE��D��H��! P1�1�� $��AXAY�+���I���������D�b � ���K���D�$ �U���� 1���#���D���������H�@I��$� Lce�H�@I��(�� H��X���H�L��L��L�M�L��x���L��P���� ��L��P������z ��x���L��L���?���H���` Ik�(foe�D�M�M��fom�D��H�G H� �@&�@$hH�fρ �0H�-ց �8 �� 1�1��#��Ik�(H��w&�#/���f���I�~�U�L��L�}�M��$� H�GLPL��L��H����!C��H��H���M��H��X���L��x���H��L��I���;����� ��x���L��L���b���H���� foU�fo]�M��D��Hk�P���(D�M�H�� H��@&�@$XH�� �0H�LՁ �8 �� 1�1��""��Lk�P���(L��B�t3&�<.���F���D�}�D��p���H��E��E)�D���*��H���� �x8 �� H��P����oP�oX H��H��Z�P9H��P���E��D�M�D��E)�H��H�ÈP&H��_ �@$H��́ �0H��ԁ D�0E���& 1�1��e!��H��P���H��H�<��w&�}-�����H��t���H��x���Hc�L���_#���������H��x���H�5J_ � �����z���Hk�P���(D�E�D��H�8_ H��@&�@$H�,́ �0H��Ӂ �8 �3 1�1��� ���<���I�FI��$� HcM�H�@HP�}� tY�u�D9�u�u�H��H��8���H��@�����H����>��H��@���H��8�����t Hc�H���Hk�(Hx$ t �x&u�@ H�H��X���L�M�L��x���L��L��H�������L��H������������x���L��L�����H���q���Hk�P���(foe�fom�H� 2́ D�E�H}� �1 �@&�@$hH��ҁ ��E��� �M�D�M����� PH� 1�1�QD��� ��Y^����� 1�� ������H��P���H���D�$ ��� 1��^ ������� 1��M ������� 1��< ������L�E�D��H�x+p0L������H��t5foe�fom�� Hk�P���(H� h�B���Mk�(B�D3$ �_�Lk�P���(B�D3$ �L�Ik�(E��D��H�� H��@&�@$H��ʁ �0H��с �8 ����� 1�� ���� 1�� ���[������Ik�(L���T&������ 1��V ���N���Ik�(L��H���T&�������t@AVE��D��H�� P1�1�� ��A_X�>���PH�k � 1�QD��� ��XZ� ���ARE��D��H�u P� 1��� ��A[A\���WE��D��H��[ P� 1�� ��AXAY����RD��E��H�U P� 1�� ��Y^���f � � �UH� 4�� H��H��H�WdH�%( H�E�1�H�� H9���H9��� �H�U�dH+%( u���O��ff. � @ � �UH��H��dH�%( H�E�H���� H9G��H�U�dH+%( u����� � �UH��H��dH�%( H�E�H� �� H9G��H�U�dH+%( u������ � �UH��H��dH�%( H�E�H�� H9G��H�U�dH+%( u����� � �UH��AWAVAUATI��H�5+[ SH��H��hH�}�L�odH�%( H�E�1�������� H�E��x( � H�E�Mc�E1�L�u�H�@H�E�f D M9�v7K�.L��H��H��I��I��L}�I�7������� � L�kM9�w�H�E�L�@0M���� L��L�E�����L�x�I�� �� A�t�H�}�H��x������H��t~H��x���H�E�� L��H��H��H������B�D=� 1� @ H9M�vJH�E�H��H�M�H�H��I��I��I��L}�I�7���H�M����� tdI�MH9M�w�f. � H�E�H�@ H��� H�U�dH+%( �? H�}�H��hL��[A\A]A^A_]�� D I����� � M�oM��t�H�E�dH+%( �� H��hL��[A\A]A^A_]�f��ChA��A�����N � 1�H�= �� A�� tof. � H9�� ���H�H��H��H��D;D7x�� H�PH9�w���f D H���� HcpH�xH�ú H� 9����4��C(������8 L� �� 1ɉ�A���� H9�v)H�H��H��H��L�;z�� �� H�HH9�w�D�¾ 1Ɂ� L� ��� H9�v$H�H��I��I��C;T�� tH�HH9�w܁�� �)���L�-<�� ��� � L�m���� � H���X��� � H�L�-&�� �8 �f���L�e�� � 1�H� � L���n6��L���֞��H��7���f D H���H���E1��!���H��8 t L�-ɗ� � ���H�:L�-��� 蕞��H����訽�� � � �UH��AWAVI���X AUI��ATSH��(H�U�dH�%( H�E�1�踚��I�EHH���� I�} I�����8 H���� H�XI� D�`E��t-H�E�����H�}�H��H��I� D�#E��t I��DA t�� �ݝ��I�E8H��tdI�D� I�?�6��1�L��I�I�u8��I�E@H��t<H�@H��t1�I�uHH�U�L���Ѕ�x H�E�dH+%( u H��(1�[A\A]A^A_]�I�}H�����耼��� �UH��AWAVAUATSH��H��(dH�%( H�E�H� Ɂ �PH�GH)�H� HcP$H�� I��H)�H�<�� �w���I��H��tJL�s0H�{8L��� ����S@I��$� A��$� H�SHE��$� I��$� H���� I���u%H�E�dH+%( �� H��(L��[A\A]A^A_]�H�;H�5kU ���I��$� ��� ���H�x I����H�S(�z �� A�? �< H�����8 H���� L�hM�l$D�pE��t7H�E��(���H�}�H�� � I��M�l$E�u E��t I��DB t�A�E ���I�$H���� I�D$D�0I�|$�1��� L��I�D$����I��H���� H���k��I�T$hL��1�H�5� 襠��A�D$h�A�D$h� @ ����8 I���S L�hM�l$D�pE��t*�W���H��f�I��M�l$E�u E��t I��DB t�A�E L������I�$H���� I�D$D�0I�|$�f��I�D$L�+I�4$L��L�����I�D$H��� ���H�@H������H�SI�t$L��L��Ѕ������I�D$ ��� D A�? �� H��� � L��I�$�F���I��H��tbH���6��I�T$hL��1�H�5�� �p����Z���� L������I��H��t*L�����I�T$hL��1�H�5�� �8���A�D$h�A�D$hI��$� 菖��L��E1��Ԩ���:���� ���f. � � �UH��ATI��H��dH�%( H�E�H�GH��tiH� H��taH���L���3���I��$� �F�I��$� ����I��$� � ���I��$� ���H�E�dH+%( u=L��L�e���3��� I�|$H�֕��I�|$P�̕��I�|$���I�|$ 踕���x����>���ff. � � �UA��I��D��H��H��H��dH�%( H�E�1�E��u,H� t%H�E�dH+%( u>�L�OL��L��鮫��f D H�E�dH+%( uL�OL�H��N 1��L�����諷��ff. � � �UI����H��AUI��ATI��SH��HdH�%( H�E�I�@H�p ��y#��' ���- H��K Hc�H�>�� H��L���M���H�E�dH+%( �9 H��H1�[A\A]]� D H��� H�fP L��L��1������ H��� H�: L��L��1������ fo� H�E� H� �� )E�f�)E�)E���� @�� H�] L��L��1�����N��� H� H��L��1��d���2��� � H�i H��L��1��D������ � H� H��L��1��$������H�� L��L��1�� ������ @ L�E�H��� H�]�L������H���M������ff. � �� �UH��AWAVAUATSH�� H� $ H�� H� $ H��� H�RO fHn�H�^L�c H�����I��dH�%( H�E�H��� A��$� fH:"�H�F()�@��H��x��uA��$� ������ 1�1�1�L������I��H���K H��� L�����L�� L��H�� �v�L��辤��L���֕��I��H���" H�Ǿ/ �} ��H��H��t��H��&�t A��$� ����vKL������ L��L��L������w���L�������x"H�H�5ɥ L��Ƅ�� ����H���V A��$� I��$� �t �9/� H���� � L��H�� ��L��� ���� L���̝������ L�����L���ģ��H������{4 H�P �� H�@RH�����M�� PH���� H�� L�i-H� QH �0M��1�L��P�����H�Ϻ� L�� M��$� L�����L�,$H�u �01��\��Y^A��$� ���� ���� ��� �����j L��蒕����?�����Z ƅ?�� ƅ>�� I�?H�5�L �g���t$H���� H�8H��tH�5F� �X��H��� HDž��� Dž�������H��x��H�����I�W(�D <�� <�c <�� �B ��?�� �@ ��>�� �H H�E�dH+%( �N �����H�e�[A\A]A^A_]� D H��H�H�HAH+SH+C�[���f D ����8� ���I��$� ����L��L�����H�������L��� H��H���������H�����謡������ � A��$� L������@�g���Dž��� �,���f � �BL��P��M��H� hK H���� H�� � �01��_ ��Dž�������H�������H��H�����<������� @ �BI�H� a�� fo�@��HDž`�� H�G HDžp�� L�S8)�P��H����H� 3 H��h��HDžx�� M���� H�VJ H��`��H�S0A�" L�-NJ H���� L�%�� �{ H�=J D�� ��IDĀ{ H��(��L��0��H��h��H�J IEĀ{ H��X��H��p��H� J ID�H�����H�����H�p �+��H��X��H�����H�����H�p�+��L�K(L��0��L��I H��(��D�� ��M���� H�K H�5-i H�����H��HD�H��� AR��`��ASRH�c ASAU��h����p������������P1�����H��`��������� H���� H������ H�UI �01��Z ��H�����f�H���������H��`��H��P��H�����H�� ����L��p��H����HDž��� H�����ƅ�������������������� �����H�5�E ���H�����H���� H�����HDž��� HDž��� Dž`�� HDžp�� H��h��f�H�����褑�����p H�����H��h��� H��������L�����H���H M���? L��L�����H��H��tL���Y����<:t�L���{��H��I���@���I��H���� H�@�H���� L��L��f��H���L� D �o H��ft f� f80�fs�f83�fs�f80�fo�f83�f85�fs�f83�f85�fs�f��fo�f85�fs�f83�f85�f��f85�f��fs�fo�fs�f85�f85�f85�f��f��f��f��f��H9��J���fo�L��fs�H���f��fH~�A���w 1�A�| ��H�H�PI9��\ 1�A�| ��H�H�PI9��A 1�A�| ��H�H�PI9��& 1�A�| ��H�H�PL9�� 1�A�| ��H�H�PL9��� 1�A�| ��H�H�PL9��� 1�A�| ��H�H�PL9��� 1�A�| ��H�H�PI9��� 1�A�| ��H�H�P L9��� 1�A�| ��H�H�P L9�sm1�A�| ��H�H�P I9�vV1�A�| ��H�H�P I9�v?1�A�| ��H�H�P I9�v(1�A�| ��H�H�PI9�vA�| ����H�f�H���o H�� L��X��H)�M�d L���8���L��X��H��I���� E1�1�L��L��M��M��1�I��I��H��L��M��I���f D I9��� M���� A� H��H��< u�H)�K�<"L�L����L�� ��H��(��L��0��H��X�����H��X��L��0��H��(��L�� ��L�L����L�bA� A��t � I��C�D"� A��u�I��H��I9��Y��� � L��M��M��M��H��M�L��X��I��H)�L��L�M��H���P���H������ � ���L��X��L�����L�����M��E1�� L��M�gH�ʶ� H��@��H�=�� �X�+ ����� � H�����L����H�����H��H�����L9�t �8:�0 H��p�������M�o8L��I�W0I�OHH�����A�G@I�O���������I��H���a �x@ �� H�����I�E0L��H�qH��X���$��H��X��A�E@H)�I�U8I�} tL���3�����t I�}( �� H�����I�}pH)�H�0�����`���b���f��BL��P��M��H� �8 �K���f D L�����H��I�t$� $��I�t$ I�L$H�����fHn�L�����H��fH:"�H�����H)�H�����H���������������E���H������ L���U��ƅ?�� ƅ>���,���L��� ����H��� � L��1�菾����H�K�� H�����H��A 1��01�����H�����辗��Dž��������z��� � Hc�H��� 1�L���H��p�������耗��L��蘈��H��p����� @ �xA �+����W���f � �x ����H�����L��H��0��H�p�"��L��H��X��H�����H�p �"��L��X��H��0��L9��D H9��; H�����L)�H��L�h�\���L�����L���͖��H��p�����H����������������� ��`�����q H������� ������ H������s���������8���H������\��������������H� �� H��@ � H�HH���� �01��G����?�� ���L���2�����>�� ���H������i#����1�1�����M��M������H� � A� I���H���L��� L��`������H��� H�� 1��01�� ���e�L����� L��L��L��耐�����b � L��L����ƅ>�� �v�H�����L������������H�����L��������������H���� H�����H�b? 1��01��( ��Dž��������`���H�Z�� H�����H�!? 1��01�����-���� L��跎�������A��$� ���AƄ$� ���H���� I�_�@H��L�k f�����H�����H�p� ��H��I��H�����H�p �� ��H��I�G(L)�H�x ueH�5��� L�� 1�H��� �6�O���H���'�H�����H��H��t#H�����I��1�L��H�P耆��H�H9��u H��������H�J�� M��L��P��H� �= H�b� � �01�������H������+���H���� �PH�����H)�H�H;� ���L��p���8�L�������t}I�$I�D$fIn�L����H�BH�A$���H;tRL�cI�|$� M�l$�u�M�t$0H�5�= L���ĵ��H��u�H�5�= L��谵��H��u�H�5s= L��蜵��H��u�L��p���l���I�E0I�f�H�� ��)� ��)���L����H����)� ��)�0����������H����H�� ��H9p�����I�E(���L����L��P��L��1�L��H�T< � ���L�����L��I�G0����M�o8A�G@ I�GH M�g����H���,��������H�xpI)�I�4$M��I��I���@���D�����E���O A�D$�E1�H�����L�%�� H�� L��H�����I�_0I�8L�� H�����H�����D�1��O��L���7���H�������I�u H�xpH�����H;����u�I��H�����L9�t^I�] H�H9��`���H�H�PfHn�H�x���H�QH� �Ң��H�H9�u��0���Dž���������Dž���������H��������Dž��� ���'���H�H�� H�����H�:� 1��01���������茘��H�����谐��Dž��������l�H���3���H�����茐��E��� ����H�ߧ� H� � 1��01����L��������f � � �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ�����Z���f. � � �UH��AUATI��H�=HA SH��H��dH�%( H�E�H�֬� H�F0����D�h����C@ H��H�C8H�CH �Q���H��tM)�H�xpI�4$����H�{8�C}��H�E�dH+%( u H��1�[A\A]]�貟��f�UH��SH�� dH�%( H�E�1�H� t 1�H�U�dH+%( uGH�]��� � H��H��`����Q�����tH�CH��uƸ�� D H��d���� ���H�C���1����� �UL��@ H��SH��H��dH�%( H�E�H�D�@H��@ H��u � @ H��H�P�H�HD9BwsMH�HH�H��u�H�~f�H�FFL��H�9�����H H�E�dH+%( uJH�]���f. � H�E�dH+%( u+H���� H�]�D��H��? � �01���=���L��1���Q����� �UH��AVL�� AUI��ATI��L��H��dH�%( H�E�1�����L��L��� ���H�E�dH+%( uH��L��A\A]A^]������� � � �UH��AUL�� ATI��L��S��H��dH�%( H�E�1��<���M��$@ @ M��tI�D$�9Xv1M�d$M��u�L�����H�E�dH+%( u&H��L��[A\A]]�f�sM�d$� � I�����E��� D � �UH��SH��H��H��D�FH��P dH�%( H�E�1�H��P H��u �x D H��H�HD9@wsAH�HH�H��u�f�H�GH�9�����X � H�U�dH+%( u1H�]��ÐH�ѣ� D��� H��= �01��q���1���H��1��聜���� �UH��AVL�� AUI��ATI��L��H��dH�%( H�E�1��J���L��L����L��A���4��H�E�dH+%( uH��D��A\A]A^]������� �UH��H��dH�%( H�E�H��P H��t9pv H�@H��u�H�U�dH+%( u�� @ s�H�@��軛��ff. � � �UH��AVL�� AUA��ATI��L��H��dH�%( H�E�1�� ���L��D������L��I�����H�E�dH+%( uH��L��A\A]A^]��A����� �UH��SH��H�� H��dH�%( H�E�1�H�G8 H�GH �u��CP����H�E�dH+%( uH�]������ @ � �UH��AVAUI��ATLc� SL��H��H��dH�%( H�E�1���I��� H��t^M��E��~41�� H��I9�t'H�4�H�4�H��u�I��� ��w����� � E�uT1�H�U�dH+%( uH��[A\A]A^]ø����2���f�� �UH��AWAVAUATSH��(dH�%( H�E�1�H��� t"H�U�dH+%( �� H��([A\A]A^A_]ËG$I���E����� �]������ Hcþ H��H�E�� �I��$� I��H���� ��~XE1�� f�M��$� L��D���͔��H��D��I�A�G M��$� I����D��I�$� I��A��(����CL9u�u��E�A�D$$1��.����+����E�A�D$$�O�������������������� D � �UH��AWAVAUI��ATE1�S1�H��(dH�%( H�E�1��f���L�����I��H��u���� A�]lL�u�����L��� ������� H� �9 L�=~� �6 � A�T$I� $1�H��L���j����x>� L��L���Ʃ����x*L��� ��I��H��u�1�L���h���I��� 1�� D L��� ��������H�U�dH+%( u9H��([A\A]A^A_]�H� �� H�?9 � �01�������뿸���Η��ff. � � �U�� H��AUATL��P���SH��L��H�� dH�%( H�E�1����A�ą�u!H�{0�6���L���Nx��H��H�C0� DD�H�E�dH+%( uH�Ę D��[A\A]]��9���f � � �UH��SH��dH�%( H�E�1�H��t H���W�����t#H�� H�U�dH+%( uH�]��� � H�C���Ֆ�� D � �UH��ATSH��dH�%( H�E�GP���t H�U�dH+%( � H��[A\]�H������ H�5�7 H��I���!������� � H�5�� L���������� � H�5�0 L��������� � H�5�7 L���͎����tq� H�5�7 L��赎����tY� H�5V0 L��蝎����tA� H�5f7 L��腎����t)� H�5T7 L���m�����t�CP 1���� �CP � ���蒕��f�� �UH��SH��dH�%( H�E�1�H��t �G$H����tH�U�dH+%( uH�]����K����C$���A����� �UH��SH��H��H��dH�%( H�E�1��r��H�{ �r��H�E�dH+%( uH�{H�]���br�����ff. � f�� �UH��AWAVAUATI��SM��$@ H��(dH�%( H�E�1�H�� H��H�E�螮��L���v���H��t;H��f D H��I��L�{����L��L��H���{���L����q��L������H��u�ADŽ$H M��$P L������H��H��t(f�I��H���u�L��L��H���'���L���σ��H��u�ADŽ$X H�}����L���m���L���Uq��I�|$�Kq��I�|$�Aq��I�|$�7q��I�|$(�-q��I�|$0�#q��I��$� �q��I��$� � q��I��$� �p��I��$� ��p��I��$� ��p��I��$� ��p��I��$� ��p��E�L$tE��~"1� @ I��$� H�<�H���p��A9\$t�I��$� �p��I��$� �p��E�D$dE��~+1�f D H��H��H��I�$� H�x���A9\$d�I��$� �@p��A��$� ��~'1�f�I��$� H��H��H�<�����A9�$� �I��$� � p��A�t$h��~(1� D I��$� H�[H��H�|���o��A9\$h�I��$� ��o��A�L$x��~<E1�f D I��$� L��I��H��H��o��I�$� H�{�o��E9l$x�I��$� E1��mo��A�T$|��~i @ I��$ M��1�I��L���~&f D H�GH�<�H���/o��I��$ L�9 �H��I���o��M�$ I�}�o��E9t$|�H�E�dH+%( uH��(I��$ [A\A]A^A_]��n���\���ff. � �� �UH��AUATSH��dH�%( H�E�1�H���O L�gM���B H�5�2 L���������c A�<$i�8 H�5�2 L���������Q H� C+ � L��H���z������b � H�5� L���^������n H� �* � L��H���?������' A� $��au A�|$r�I H�52 L���B�����> L�-�� � L��L������t_L�-�1 � L��L���؈����tDL�-�) � L��L��轈����t)��p�� A�|$p�� A�|$c�� � M���R �=�� twL�%�� ��� A�|$8�����A�|$6����� � L�%�" � � L�%�) H�E�dH+%( �� H��L��[A\A]]� � I���� H�=a� �<r�����u���E1�� � L�%}) � � A�|$m�����L�%�Z � H� `) � L��H��詇����t�A�<$suA�|$huA�D$��0�� v"H� @) L�� H���q�����LD��-���L�%�I �!���襎�� D � �UH��ATA��SH��dH�%( H�E�H��� H��t%H�U�dH+%( uQH��D��[A\]��f � H���X���H������H��� H��u�H�E�dH+%( uH��H��� [A\]������ �UH��ATSH��L�g0dH�%( H�E�1�M��t!H�E�dH+%( u$H��L��[A\]�f D H�������u�L�c0��豍���� �UH��ATSH��D�gldH�%( H�E�1�E��t!H�E�dH+%( u$H��D��[A\]�f D H���@�����u�D�cl���Q����� �UH��ATSH��L��� dH�%( H�E�1�M��t H�E�dH+%( u$H��L��[A\]� H�������u�L��� �����ff. � � �UH��AWAVAUATI��SH��(�u���� dH�%( H�E�1���� �Gd���; E1�1� � H��H��I�$� H�x���E�t$dA9�DL�H��A9��A�]Hc�H�����I��$� H��H��� Mc� J�� �ʎ��A��$� E��~zH�E� D H�M�1�E1�A��H��I�$� H�yI���,���Hc��& � I��$� I�~A��D��D�,�����Hc�I�~��A9�|�H�E�H�E�A9D$d��U���xe�E�A9�$� ~XLc�I��$� B��H�U�dH+%( uAH��([A\A]A^A_]ÿ ���I��$� H��t� ����ADŽ$� 딸������+���ff. � � �UH��AWAVAUI��ATSH��H��� dH�%( H�E�1�A�El��~UI��E1�L�}��9f D H�]��;:u:H��L��H�������tLH��A���Е��H�|E9el~1�L�����H���u�1�H�U�dH+%( uH��[A\A]A^A_]� D � ���d��� @ � �UH��AWAVAUATSH��8H�}�dH�%( H�E�1�H��� I��H��� H��I���8����x�E�H��Hc��Wg��I��H���� Hc�L��L��I��H��H�E���n��C�4=H�5 � L�������H�E�ugLchtE���� ��L��� I��E1�Hc�� @ I��M9�t|K�<>H��L���8�����u�L���<y��H�E�H�M�H��� J�8H�D�Qf��@|��~>H�M����]�H��L�� ��Hc�I�D H�E�I�~L��� ����t5I�� L;u�u�L����x��1�H�U�dH+%( udH��8[A\A]A^A_]� A�I�N��~���I��H�D�H�E�� @ I��L;}�t�I�?H��L���h�����u�L���lx��I�H�M�H�D�虈��f � � �UH��H��dH�%( H�E�1�H��tH��� t.�GH�H��tH��� t2�GL�H�E�dH+%( u,�� @ H�� �@���f. � H�� �@ ���� ���f. � � �UH��AVI��AUI��ATI����S��H��dH�%( H�E�1��q����AtE1�<u I�4$L�����E1���u M�t$A� H�E�dH+%( uH��D��[A\A]A^]��}���ff. � f�� �UH��ATI��SH��H��H��H�3dH�%( H�E�1��!��A��1�E��u L�c� H�U�dH+%( u H��[A\]������� �UI��H��H��dH�%( H�E�1����t*���� ��tLH�E�dH+%( �� �1�� D H�E�dH+%( �� ɉ�H�_� � L��1�锁�� @ ��H� 1( H�.( HD�H�E�dH+%( uC�H�( � L��1��V���f D H�E�dH+%( u�H�u� � H��1��*����%��� D � �UH��H��dH�%( H�E�1�H��' ��Rw��H���� H�j H��H��HD�H�U�dH+%( u���ȅ�� � � �UH��SH��H�����H��(dH�%( H�E�1�H�u�H�u�H�E� �ŗ����~ H�E�H�1�H�U�dH+%( u H�]��ø�������W��� � � �UH��SH��H����H��(dH�%( H�E�1�H�u�H�u�H�E� �U�����~ H�E�H�1�H�U�dH+%( u H�]��ø��������� � � �UH��AVAUATSH��dH�%( H�E�1�H�~ t_I��I��L�5R� 1��f D H�@A�E8�CH��I;D$s3H��L�H�HH��tZw@H��u�H�@A�E �CH��I;D$r�f D H�E�dH+%( uSH��[A\A]A^]� @ H��u"H�@A�E� � H�x A�E�y����H�1�� L��1��01������^������� �UH��H� �% H��L�@� H��H��dH�%( H�U�1�@ H��� HDʋP RD�HH�w% 1��~��H�U�dH+%( u�H��肃��f�� �UH�<� H��AWAVI��AUI��� ATSH��8L��OdH�%( H�E�1�D�G L��E��D�}��0~��Lc�E���� I��E1�� I��A��I�VM�A�_;]�tiD��L�M�H�U���H�U�L�M�D��I��H� v � L��P1�RH��$ ��}��Y^H�I��u�H��$ � L��1��}��H�I�� D��H�U�L�����H�U�I��D��I��H��� � L��P1�RH�K$ �]}��H�I�XZH�E�dH+%( uH�e�L��[A\A]A^A_]��0���� �UH��H��� L�@H��H��H�H1�dH�%( H�U�1�H��# ��|��H�U�dH+%( u�H���܁��ff. � �� �UH��H��dH�%( H�E�1�H�E�dH+%( u �H�����蘁�� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H���M����X��� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H��鍢������ � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H���-e����� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H���-���蘀�� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H���g���X��� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H���]u������ � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H���}������� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H��������� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H���ݩ���X�� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H������� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H���M�����~�� � � �UH��H��H�p(H��H���HdH�%( H�U�1��PV� f�� f��҃���rRH�m� �p �pL�HD�@ 1��py��H�U�dH+%( u�H���X~�� � � �UH��AWAVAUL�oHATI��SH��H��hdH�%( H�E�1��G@�� �GDD�W�����G@������s����Ƀ��ᵃ�x��҃��ⶃ�w���H����AU��rV� QD��RH�� P�w8�w0�G,P�G(P1��w �wL�OD�G L���x��H��`H�H�U�dH+%( �� H�e�[A\A]A^A_]� �W(L��p���H�w,L�u�L���]��L��L�����CDAUL��D�SL�K��D�C ���C@������s����V� Ƀ��ᵃ�x��҃�QD�уⶃ�w���RH��� �ໃ�rP1�AV�s �s��w��H��@H��5����|��ff. � f�� �UH��AUI��ATSH��dH�%( H�E�1��h��H�� � L��I��1��ow��Hc�M��t7L��L������L�,L��� m��H�E�dH+%( u/H��L��[A\A]]� L��H��� � 1��w��H�L�,�� |��ff. � f�� �UH��H��AUI��ATSH��dH�%( H�E�1��_��H��9 � L��I��1��v��Hc�M��t;L��L���8���L�,L���t��H�E�dH+%( u3H��L��[A\A]]� � L��H�&� � 1��bv��H�L�,��U{�� D � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H���-����{�� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H��齅����z�� � � �UH��H��� H��H���HdH�%( H�U�1ҋPRD�H H�� D�@1��u��H�U�dH+%( u�H���uz�� D � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H������8z�� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H�������y�� � � �UH��H��AUI��ATSH��H���V�vdH�%( H�E�1������K �SH�=� �sD�CI��1��^|��M��tL��L����m��L���6���H�E�dH+%( u H��1�[A\A]]��ey�� D � �UH��L�E� H��H�50� H� lj H��H��L�HL�PdH�%( H�U�1�H��7 A��ID�A��ID�A��ID�VL�@� Q1�L��RH��� ��s��H�U�dH+%( u�H����x��ff. � � �UH��H��� H��H���HD�@ dH�%( H�U�1�1�H�� �s��H�U�dH+%( u�H���mx��ff. � f�� �UI��H�� H��� H��H��I�HdH�%( H�E�1��*s��H�U�dH+%( u�H���x��f�� �UI��H��H���dH�%( H�E�1��G�� t/��@H� 8 H�= HEȃ�tl�G D�OL� � D ��tK�G D�OH� � L�� H��H� � L��P1��r��ZYH�H�U�dH+%( u)��f D H� � H��� � L��1��Kr��H����Bw��f�� �UH��H��� H��H��H�HdH�%( H�U�1�H�PR�PRD�HH�� D�@1��q��H�U�dH+%( u�H����v��ff. � f�� �UH��H��� H��H���HD�H dH�%( H�U�1�D�@ H�$ 1��q��H�U�dH+%( u�H���wv�� � � �UH��AWAVL�u�AUI��H�� ATI�� SH��H��hH�OL��dH�%( H�E�1��'q��Lc�M��twL��藫��I��$` H�s�r��H�E�H��H��tJ襢����xAH�}�H�s�4 uHwH+7H�u�裒��H�E�H��H��tL��L���|�I�f � L���g���KD�C� 1�H�A L���p���sH�{M��M�� Lc��E�H� X�H��x�������sM��M��H�H��x���H� 2�� I��C�E� M�H��W��H�L�H�U�dH+%( uH��h[A\A]A^A_]��t��ff. � @ � �UH��AVI��AUI��ATI��SH���?dH�%( H�E�1��n|��H��< � L��H��1��o��A�<$Hc�wA�$H�4 Hc�H�>��f D H��� � L��1��jo��H�H� D H�U�dH+%( �P H��[A\A]A^]�L��L���5U��H���L��L�����H��L��L��L�����H�� D L��L�����H�� � L��L���5���H��I�L$� L��1�H�� ��n��H�H��[��� L��L�����H��E��� D L��L���U��H��-��� D L��L���=���H����� D L��L���U���H���� D L��L���m���H���� D L��L��蕕��H����� D L��L���=T��H���� D L��L���E�H�����r�� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H���ݔ���r�� � � �UH��AWAVAUI��ATA��SH��H��(H�U�L�?L��dH�%( H�E�1��4���H�{I����Q��H�C H�{����H�C H�;���H� L���(�H�U�D�c2H�H�S(�C1 M���u A���� A���� A���� A���c H��z� �u �: �/ �C0L���4���H�s(L��H�C��m��H�CH��t�x4 H�S(uHPH+H�S(H�U�dH+%( �� H��([A\A]A^A_]� @ H��� �8 �� A���C0HA���� �8 �� �C1 1�� D H��y� �8 �� H��}� �C0gM��` D�`%A���* H��� �8 t�H��}� �C0kM��` D�`%A��L���I���H�s(L��H�C��l��H�CH���&���E������H���k���H�C���f��H f�C01�����. ����p���C0H1����f D � �UH��AWI��AVAUI��ATI��S��@��H��(dH�%( H�E�1��u�腃��I�<$I������u�L��H�����M��u68�t2H�U�dH+%( uDH��(L��L��L��[��A\A]A^A_]�4��� @ H�E�dH+%( uH��(L��[A\A]A^A_]���o��f. � � �U@��H��SH��H��dH�%( H�E�1�H�A �Ђ��H��t+H�s(H�{�N���H�CH�U�dH+%( uH�]��� D H�C���Uo�� D � �U@��H��SH��H��dH�%( H�E�1�H�A �pT��H��t+H�s(H�{�ދ��H�CH�U�dH+%( uH�]��� D H�C����n�� D � �UH��AWAVAUI��ATSH��H��HH�}�L�%r{� dH�%( H�E�1�A�|$$ t#H��t��tA�uH�}����I���f D A�U A�uH�}�����I��M���J E�~ L���l��H�== H��D��1��q��I�U H��L��A��� �l���H�CH��tL�x M��t I��� ��E1�H�5� �{0HH�� HE�1�H�=� �p��I��$� t!L���l��I��$� H���&��H���� I��$ H��tIcv�7N��H���� I��$ H��tIcv �N��H���� L���'���IcEXf��C8����C�C4��x&H�M�H�� H��tH��� H��t H����C8H�{M��$� H���B M��t%M���t I��� L���e��H���D H�{H�s(迉��I��$� H�CH��t H���� H�p-�,��H��t/ � 1�H�U�dH+%( �� H��H[A\A]A^A_]� @ H�CH��tKL�HH�C�x4 �� L�m�� 1�� L��L�8 � ��I��$� L�����H��u�I��$ H��t;H�CH��t2�x4 L�k(uL(L+hL���L��H���L���A��$, ���� �K1�3��� �K1�h��� � M��t�K1I��$� �����K1��� � I��� I;�� u(H�{ @ �K1��� � LL+H���� @ I��$� ����H�{H���n����� @ I��$ Lc�H�zH���L��� � H�GI9�r L�I9��k����v���H��H��u�� ���������Q���� k��f. � � �UH��H���dH�%( H�E�1���u�GuH�U�dH+%( u�� � H������j���� �UH��H��dH�%( H�E�1��?uH�WH�B�H����H�����uH�E�dH+%( u��QP���H�U�dH+%( u���Jj��f. � � �UH��ATI��SH��H��H��H�RA��$� dH�%( H�E�1��WO��A�D$XH�{H�C �C4H��t H�s(赆��H�CH�E�dH+%( u H��[A\]���i�� @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u�����i��ff. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u��@���Ki��ff. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�I��H�zH��L�������h��ff. � � �UH��AUI��ATI��SH��H��dH�%( H�E�1��,��L��L��H���d���H�� ǃ� ����ǃ� H��� ǃ� ����ǃ� ����H�E�dH+%( u H��[A\A]]��_h��ff. � @ � �U�� H��ATH��dH�%( H�E�1��yE��I��H��t 1�1�H���5���H�E�dH+%( u L��L�e����g�� � � �UH��H��dH�%( H�E�H�H�� H��� H�E�dH+%( u���g��� �UH��ATI��SH��H��dH�%( H�E�1��g������ L��� ����� A�|$tH�E�dH+%( u)H��[A\]ÐH�E�dH+%( uH��L��[A\]�1����,g��ff. � �� �UH��H��dH�%( H�E�1�Hdž� H�E�dH+%( u������f��� �UH��AWAVAUATSH��(L�.dH�%( H�E�1�L9��� I��I��f. � fIn���M9��� I�EI�U L��L��H�BH�AE ���M�&I� $L��M9�u� H�H��L9�tRI��H��fHn�L��L��fl�)M�蟠����t�I�$I�D$L��L��foU�H�BH�A$薒��H�H��I9�u�M�.M9��O���H�E�dH+%( uH��([A\A]A^A_]�M������e�� � � �U� H��ATI��H��x���H�� fo�� A�t$dH�%( H�E�1��h����H�H�S� H��`���H��`���谐��H��t"H��L�����1�H�U�dH+%( u L�e��ø����-e��ff. � f�� �U� H��AUI��ATH��h���S��H�� fo3� A�udH�%( H�E�1��X����H�H��� H��P���H��P���� ���I��H��t3�H8` H�=@O ��� ƀ� �tE��L��L��I��$ ����H�E�dH+%( uH�Ę L��[A\A]]��\d��ff. � �� �U� 1�H��AUI��H�= � ATS��H�5`P H��dH�%( H�E�1�����I��H= �w6H�Ǿ� �ɋ��� L��輋��A��$� L��L��AƄ$� �`���H�E�dH+%( uH��L��[A\A]]��c��ff. � � �UH��AWAVAUI��ATL�e�SfIn���H��(dH�%( H�E�1�)E�H��tsH��I��E1��* � H�U�I��H�E�I�Lj L� H�PH�L9�t>A�uL��D��o���H��u�H�}�H� L9�tf D �U��H��H�L9�u�����L��L��腓��1�H�U�dH+%( uH��([A\A]A^A_]��b��� �UH��AWI��AVI��AUI��ATSH��dH�%( H�E�1�H��t&I��1�f � L��H��I�Ĉ ����I9�u�H�E�dH+%( u H��L��L��L��[A\A]A^A_]����8b�� � � �UH��H��dH�%( H�E�1�H��uH�E�dH+%( u �1�� D H�E�dH+%( u��h����a��ff. � � �UH��H��dH�%( H�E�H�H9�u�- D H� H9�t �xu�;pu�H�U�dH+%( u �� @ 1����wa�� � � �UH��AUATSH��L�'dH�%( H�E�1�L9�tPH��I��� M�$$L9�t?A�|$u�I��$ L�������u�H�E�dH+%( uH��L��[A\A]]�f D E1�����`��ff. � � �UH��AVAUATSH��dH�%( H�E�1�H��tCI��I��H��E1� D H�3L�����H��tH��� u>H�SH��� I��H��M9�u�1�H�U�dH+%( u H��[A\A]A^]� � ������D`�� @ � �UH��ATI��H��SH��H��1ҹ H��dH�%( H�E�1����H= �w2H��� H��L��而��1�H�U�dH+%( uH��[A\]�f D ���������_�� @ � �UH��SH��H��dH�%( H�E�1��% � H� �s H�CH��� ����C���uJH�H�CH;BuՋC�p�s;s}/H�H�z H�C�o��H�{ �C ��H��t)����s H�C� H�E�dH+%( uH�]��� H�C�� _��ff. � f�� �UH��AUI��ATI��SH��H��8H�~ dH�%( H�E�1�H�u�H�E� H�E� ���H��E�����E�L�m�H9�t|H�U�M��t4H�{ 1���n��H�}ЉƉE����H�E��u�H��� ����E����tGH�E�foE�foM�I�D$ A$AL$H�E�dH+%( u%H��8L��[A\A]]� @ �E�� H�}��7U����^��� �UH��H��dH�%( H�E��G9G��H�U�dH+%( u����]�� � UH��AVA��AUATI��SH�ĀL�odH�%( H�E�1�L��������� L�m�L��������� H��`���L��H�]�L���}I���o�`���H�E��o�p���H�E�)E�)M�E��u�`f D H���XT��H���=����ulH�}�H9�� u�H��� tՃ�� �u��U���H��� t�u��nU��H���T��H���^=������ H�}�H;�� u��� � L������I�$I9�uRAƄ$� H�E�dH+%( �� H��[A\A]A^]�f D H��� t�x�� ƀ� H� I9�t�H9�� u���f�L��訵��I�$I9�u� D H� I9�t�H;�� u�H��� t�ƀ� �� @ H� ��������1�L���6l������V���E1��b��� D H�x �p���ƀ� �d�����[�� @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1�����[��f � UH��AWAVAUATI��SH�� ��H���L�o@��O���L��dH�%( H�E�1�聳����� L�u�L��������� H��P���E1�H�]�E1�H��@���H��@���L��L��� G���o�P����o�`���H��p�����O��� )E�H�E�)M��� � � H����Q��H���0;������ H�}���� u�H9�� u�H��� t���� ��DE�A9�u��u��v��� @ H��� t&��T ��� ��DE�D9�� f D H���PQ��H���:����u H�}���� u�H9�� u�� @ E��t A���� L���Q���I�$I9�tH��H��� �� H9�� tf�H� I9�t(H9�� u�H��� t�ƀ� H� I9�u�f D AƄ$� H�E�dH+%( �� H�Ę [A\A]A^A_]�f�H��� t �xtpƀ� H� I9�t�H9�� u���f D A� �)��� D �u��hu����� 1�L���Vi���������E1���� D H� ��������H�x t�ƀ� ���X��ff. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1�� ����X��f � � �UH��H��dH�%( H�E�1�H�E�dH+%( u ɾ �����VX��f D � �UH��AWAVAUI��ATI��SH�� L�wdH�%( H�E�1�L���W������� L�}�L��������" L��@���H��P���E1�H�]�DžL��� H��8���H��@���H��8���L����C���o�P����o�`���H��p���)E�H�E�)M�M��u4� �L��L���5:����tA��� u M;�� �� H���N��H����7������ L�}�A�u�I� u���f D H��� t ��� ��DE�;�L���� D H���(N��H���7����u\H�}���� u�H9�� u�� @ I��� �h���A��� ��DE�;�L����N����u�L����r���>��� � E��t ��L����6 H��@������I�$H��I9��r M��u1�� � L��H���9����t H;�� �� H�I9�t �{u�H�{ u�H�I9�u� � I�$� f. � H� I9��� H9�� u�H��� tး� uظ A��$� H�E�dH+%( �� H�Ĩ [A\A]A^A_]� H��� tƃ� H�I9�tH9�� t�H�I9�u�AƄ$� � H��� �&���ƃ� ����f D DžL��� �u���f � 1�A��$� �Y����1�L���fe���������HDž@��� �����u��Eq����M�����AƄ$� ������T�� @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u ɾ �����T��f D � �UH��AWAVI��AUI��ATSH�� L�gdH�%( H�E�1�L��觬������ L�}�L��������� H��P���L��H�]�L���D@���o�P����o�`���H��p���)E�H�E�)M�M��u-�tf. � L��L���6����t M9�$� twH���J��H���W4������ L�e�A�|$u�I�|$ u���f � H��� t�u�� L��H���J��H���4������ H�}�H9�� u��� � I��$� �z����u�L����K���j����Aƅ� H�E�dH+%( �� H�Ĉ [A\A]A^A_]� L���x���I�] I9�u'� D L��H���5����t H;�� t H�I9�t��{u�H�{ u���f � H��� t�ƃ� �� D 1�L����b������G���E1��S��� D L����I�E I9�u�2���f�H� I9��$���H9�� u�H��� t�ƀ� ���SR�� � �UH��H��dH�%( H�E�1���� u H�`� H�U�dH+%( u�� H��_� ���R��f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�E1�� 1�� ���Q���� �UH��H��dH�%( H�E�1�H�E�dH+%( u ����>���Q�� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�A� � 1��s ���>Q��ff. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u��00���P��ff. � � �UH��H��dH�%( H�E�H�냵�F��aH��H��8H�D�`H��u�f � H� H��tH9pu�H�U�dH+%( u���P��ff. � �� �UH��H��dH�%( H�E�1�H��t �{6��H��tH�@H�U�dH+%( u�Ð1����7P�� � � �UH��H��dH�%( H�E�H��tvH���>�@:� �NL�FH��H���� tHc�� H9��� H)�I� �H��t6H�냵�F��aH��H��8H�D�`H��u �H� H��tH9Hu�H�@f D H�U�dH+%( u7�� � �� u��NL�FH��H��Hc�� H9�} I� ����1���MO��ff. � f�� �UH��AUATSH��H��H��� dH�%( H�E�1�H��t1�S0��~jE1�E1�� f�H��� L�A��I��� �&��D;c0|�H��� H��t4�C0��~-E1�E1�� D H��� L�A��I��� ��%��D;c0|�H��� �,��H�E�dH+%( uH��H��� [A\A]]��+���jN��f. � � �UH�=j� H��H��dH�%( H�E�1�H�u��r����H��x� �� x �E��� )�� 1��H���� H�P�H���| H� ��H��H�� H��u~H��0� � H��H� �H��uH����H� �H��u��H��H� �H��u��H��H�Ҹ H��?)�H�� H�U�dH+%( u�� � � � ��WM�� � � �UH��H��dH�%( H�E������H9�t=1�H��uH�U�dH+%( u1�� D H�W�H��u�H��w� H�G�H���� @ �9��H������L���� �UH��AUATSH�� dH�%( H�E�1�H���� I��H��H�5�� L���oq��H����E H�2w� � H��H�D�H��H!�1�H��I��I�D$�M���� �? H�����H� �H��u��H��H� �H��u��H��H� �H��u��H��H��L��p����d A� H��?L��)�H��v� ���I��H���Q��M��L��1�H��R� H�� �01�覦��L��H�� �� D�#1�H�U�dH+%( �� H�Ĉ [A\A]]� I��t�H� ����H���� H�� � � H� ��H��ucH�����f�L��H��h���� �\���I��H��h����8 �����f � H�AR� H��� 1��01����������I����J��������/ �? �x���f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u H��鬗���J�� � � �Uf�H��AVAUA��H�F�L�u�ATI����S��H��pfnMf:"MdH�%( H�E�1�)E�H�> )E�)E�)E�fAn�fA:"�H�E� fl�E�fHn�fH:"�H�S�)�p���H�E��>��H�-� � H��I�D$8H�Q� �01�迤��I�t$8D����H�}�� 8��L��H��p���L������H�U�dH+%( u H��p[A\A]A^]��I�� � � �UE1�E1�1�1�H��H��dH�%( H�E�1�j j�f��H�U�dH+%( u���LI��ff. � �� �UH��AVAUATSH��H� dH�%( H�E�1�H9�tMI��I��I�� D H��8 H��t H�������u0H��H H9�H tL��H���%�����uH�I9�u�1�� D I� H�U�dH+%( u H��[A\A]A^]��H��ff. � �� �UH��AUATSH��dH�%( H�E�1�H��tOH� I��I��H9�u �; H�I9�t0�{u�L��H��菏����t�H�U�dH+%( uH��[A\A]]Ð1���������H��� �UH��AUATSH��dH�%( H�E�1�H��tOH� I��I��H9�u �; H�I9�t0�{u�L��H���x����t�H�U�dH+%( uH��[A\A]]Ð1���������G��� �UH��AWAVAUATSH��8dH�%( H�E�1�H���� H�E�H��I��E1�H�E�L�u�L�-�� �= D G��H�M�L��L�� 1����H�}���xf��6��H�E�H�E�I��L9�t(M��u�A� $H�}�1�� H�4� 踎����y�1��H�E�H�U�dH+%( u H��8[A\A]A^A_]�f D �s6��1����F��f. � � �UH��AUI��H��ATH��H��dH�%( H�E�1��s���L��I��H����C��L��A���6��H�E�dH+%( u H��D��A\A]]��9F��f � � �UH��H�� �u�H�U� dH�%( H�E�1��$4��H�U�dH+%( u����E��ff. � � �UH��AUI��H��ATH��H��dH�%( H�E�1�資��L��I��H����8��L��A���Z5��H�E�dH+%( u H��D��A\A]]��yE��f � � �UH��H�� �u�H�U� dH�%( H�E�1��ԛ��H�U�dH+%( u���.E��ff. � � �UH��H��dH�%( H�E�1��� tD��� 1���x8��� ��x.H�H9�u �:f. � ;� uH� H9�t ;� t�1�H�U�dH+%( u�� D � ���D�� @ � �UH��H��L��� dH�%( H�E�1�M��u H�H9�t�L @(H� H9�u�L��� H�E�dH+%( u�L����4D�� @ � �UH��H��dH�%( H�E�1�HLJ� H�E�dH+%( u��f����C��� �UE1�H��H��dH�%( H�E�H�H9�t @ L @XH� H9�u�H�E�dH+%( u�L����C�� � �UH��AVAUI��ATSH��L�'dH�%( H�E�1�L9�u�e f D M�$$M9��� A�D$Zt�A��$ L��D�p�_���I�] ��$ L9�u1�4 D �CZt I��$ H�� ������� H�L9�tI9�uы��� �� �� Hc�Hi�O��N�� H��#)ȉ�k�)�AA��$( 1Ʌ�uzA��$) M�$$��D��>�� M9��>���f � A��� H�E�dH+%( uxH��[A\A]A^]� D ��( fA��$( ��* A��$* D�������AƄ$* �H/�u��� � AƄ$* �NA fA��$( D�����1��r����A��ff. � f�� �UH��AWAVAUATSH��dH�%( H�E�H�L�`0L�h(H9�tBH�I��L�5Q� H9�t0 @ L�C0M9�t_H��H� L��L�� �01��d���H�I9�u�I��� A��A��AE�H�U�dH+%( u"H��[A\A]A^A_]�f � H�I9�u���1A���� �UH��H��H�?dH�%( H�E�1��G:u H�E�dH+%( u"�1��f � H�E�dH+%( u��K$����@��f D � �UH��H��H�dH�%( H�E�1�H�H9�t*�J:� @ H� H9�t�P:1ʃ�t�1��f � � H�U�dH+%( u���e@�� D � �UH��H��dH�%( H�E�H��@:����H�U�dH+%( u���$@�� @ � �UH��ATSH��H��dH�%( H�E�1��t)H��t$�&��I��H��tL�`��H�������u @ L�#H�E�dH+%( u H��L��[A\]��?��ff. � f�� �UH��H��dH�%( H�E�1�H��� H�E�dH+%( u���h?�� � � �UH��AUATI��SH�� L�odH�%( H�E�1�M���� L���e������� L�m�L��蠸������ H��`���L��H�]�L���+���o�`���H�E��o�p���H�E�)E�)M��H�}��u�脨��H����5��H���4 ����t�L������I�\$I9�t f D H����H���X���H�[I9�u�L������ � H�E�dH+%( uLH�Ĉ [A\A]]� 1�L���N������!��� D I�\$I9�t�f D H���`9��H�[I9�u���>��� �UH��AVAUI��ATSH��dH�%( H�E�1�H�( �� I�] I9�t � H���أ��H�I9�u�L��踋��I�] I9�u�E D H�I9�t8H��� H��� H���7��A�ą�yۉ��L����7������ f D E1�H�E�dH+%( uyH��D��[A\A]A^]�f D H� �U����f��I��H��t;�C<��I��H��tL��H��L���z��L����-��L�� A����5���n���� A���^�����<�� � � �UH��AWI��AVA��AUM��ATI��SH��H�� ���H��� dH�%( H�E�1��.������g H��(����������i 荘����� ���� �� M��t2H��8���� 1�1��H�H��0���� L��0����E� �{��I�|$ �F ��$����3����(����3���� ���� H�� ����Iu��H����& ��,���� � 1��)����,����� ������ �A3��1�H�U�dH+%( � H��� [A\A]A^A_]�f. � E���� 1�� �B���� �����2����,�����2����(���� 1�� � )��H�5�� � 1�諈����$����2����(���� H�� ����it��A�ă��} ����� D����f�� @ � � ��W���]��� @ I�<$ �����I�|$ �����A�|$, �����I�|$ �����H�{(H���� ��� 1��dz���l���f�I�?L���U���M��t0���D� ����� ��L���$2����u������&f��f D I�?�;����f D H�=�� �;���+���H�=p� ��:��������Z���H�=x� ��:���� ����1����$����w1��������.���H�=g� �:����(����V1����,����K1���H�=\� �:����H�LC� A�# H� �� H�X� � H�81��4����z9��f. � � �UH��ATE1�SH��H����� dH�%( H�E�1���"H�E�dH+%( uQH��D��[A\]� � H�u� �E� �~���A�ą�x��� �0���f. � H�=�� ��9������8��ff. � f�� �UH��AUI��ATI��SH��H��dH�%( H�E�1�袵��H��thL��H��H��诋��A�ą�u H�9A� �8 u$H�E�dH+%( u@H��D��[A\A]]� � H�s H��t�L���g ��H��t�H�@,H��� �A����(8�� � � �UH��AUI��ATI��H��dH�%( H�E�1����H��t&H��H�E�dH+%( u2H��L��L��A\A]]�[���H�E�dH+%( uH����A\A]]��7�� � � �UH��AWAVI��AUI�պ� ATI��S��H��@�����H�� dH�%( H�E�1��k9��I�ǃ� tS���� ��tEL��H��d L��L��1�� ^��H�E�dH+%( �$ H�Ĩ 1�[A\A]A^A_]� � L��H��� L��L��1���]������0��Hc�L��H��� H)�A��L�1��]���A���� Hc�L��H�,� 1�H)�L��]��L��D��H�J� �1�Hc�H)�I�| �n]���K���f � H��<���H�=�� I� �:Z����� ���Hc�<���L�K I��I9������L��H�y� L��L��1��]���� � Hc�L��H�[� 1�H)�L���\����>�����5��f�� �UH��AWI��AVAUI�պ� ATI��S��H��@�����H�� dH�%( H�E�1��7��I��I�G8��t?L��H�Nc L��L��1��x\��H�E�dH+%( �� H�Ĩ 1�[A\A]A^A_]ÐH�� H��<���H�=d� I���&Y��L��E��L��D��<���H��� L��1��\����<�����D9�~(Hc�L��H��� 1�H)�L���[���q���f � Hc�L��D�1�H)�H� � L���[������4��f. � � �UH��AWAVAUATSH��8H� dH�%( H�E�1�H�E�fHn�H�E���)E�H9��� L�;I��I��H9�u�v I�M9�tJL��I��H���r���L��I���g���I9�u�H�CH� H�U�H�AH�H�E�H�]�H�H�CH�I�M9�u�H�E�H;E�tI�U H�M�L�hI�E H�H�JH�E�dH+%( uH��8[A\A]A^A_]���3��f�� �UH��H��L�dH�%( H�E�1�L9�t!L��� � H� H9�t ��� t�I��H�E�dH+%( u�L����s3�� � �UH��H��dH�%( H�E�1���� u'H�H9�t @ H9�t+ƀ� H� H9�u�Ɔ� H�E�dH+%( u�� @ H�H9�u����3���� �UH��AUI��ATS��H��dH�%( H�E�1��6����xt@��L���t��I��H��t L��L���2 ��H�E�dH+%( u.H��L��[A\A]]� D H�x I��u���t�L��L���G�����p2��� �UH��AUATSH��L�'dH�%( H�E�1�L9�t+H��I��f�I��$ tL��L��������u M�$$L9�u�E1�H�E�dH+%( uH��L��[A\A]]��1�� � � �UH��ATSH����� dH�%( H�E�1�H��� H���| H��A��� �� ���� ��uZLJ� �O0��~IE1�� @ H��� L��H��L)�H���| ��x1�� � $@�2 ����u�K0I��D9��f�H�E�dH+%( � H��[A\]� @ ���� ��u�LJ� �O0��~�E1�� @ H��� L��H��L)�H���| ��x1�1�� $@�����u��K0I��D9���x��� � ���g���LJ� �X��� � ���G���LJ� �8��� � ��� ��tD��� ����f. � H��9� � � H�=� H�������� �� 0��ff. � @ � �UH��AWAVAUATSH��8�U�L��� dH�%( H�E�1�@��LD�� M��t:Hc]�H��H��H)�H��L�H�U�dH+%( �� H��8[A\A]A^A_]� HcG0H��L�E�A��D��H��H��H)�H���� ��H��t��S0��~EL�E�I��E1�� L�E�I��� H� ���D��L��L��H�E�A��L�}����D;k0H�E�|�E��t5H��� I����� ���3���� H��L�E����L�E����� H��� I��������.�� @ � �UH��H��dH�%( H�E�H�H9�u� D H� H9�t�@8 u�1�� f D � H�U�dH+%( u���u.�� D � �UH��ATI��SH��dH�%( H�E�1�誘����t H�E�dH+%( u$H��[A\]�f D I� $L���T��ƃ� ���.��ff. � � �UH��AWAVI��H��AUI��ATSH��(�U�dH�%( H�E�1����H��� � H�� D��� I��H��4� �01��~���I� I9�tnA� �Ef D H����g����t+�E�D �E�t H������D�e�L��H��舅��ƃ� H�I9�t!L��I9�u�L���g��A�Ą�t�E1��� D A��� u ALJ� H�E�dH+%( uH��(L��[A\A]A^A_]���,��ff. � f�� �UH��AWI��AVAUI��ATI��SH��H��(dH�%( H�E�1�� �?fH�E� �� � H�5�� L���8%��A�ƅ��� A�D$I�|$���� <,�� �= ��I��H���� �, H����D��H���� � � L��H�E�1��Ũ��H�M���� �y A�E ��� L������ �d�R���D�wA��:�C���H�OH�]�1�H��H��H�M���p��H�M�A�E L�m�L9��� �, L���$D��H��t3I9��� I��1�H��L���p��A�H�E�I9��� �8 �� H�E�dH+%( �� H��(D��[A\A]A^A_]� � 1�� L���ѧ����x-A�E ������L�i1�� L��譧����xDA�����L��H� 2� H��, 1��01��ą���_���D�0A������ @ A����Y���L�����*��A���D���� �UH��ATH��dH�%( H�E�1��: u H�E�dH+%( u;L�e���f � � A���!��E��x�H�E�dH+%( u D��L�e����!���?*��ff. � @ � �Ufn�f:"�H��SH��(dH�%( H�E�1����tM1�A� � H��f�E������~E���� xDfփ� 1�H�U�dH+%( uUH�]��� D H��0� H�b� � �01��|���1���H��0� H�j� 1�ǃ� �����01��U����������i)��f � � �UH��H��dH�%( H�E���� ��� H�U�dH+%( u���&)��f D � �UH��ATSH��H��L�gPdH�%( H�E�1��2����t(Hc�� �����I��H�3� ǃ� ����H��� H�E�dH+%( u H��1�[A\]��(��ff. � � �UH��ATE1�SH��H����� dH�%( H�E�1����t� H�5{� �Ј��A�ă��t H�E�dH+%( u2H��D��[A\]� D H�Y/� ��� H�$� 1��01������(��f�� �UH��AWE1�AVAUATI��SH��H��xLc�� L�wPdH�%( H�E�1���0����t!O�4�A�Ff��t�u=��� 1�fA�FH�E�dH+%( �$ H��xD��[A\A]A^A_]�f � H��{���� f�E1�H��h���)E�)E�)E�)E�A��$� H��h���� �`��A�Dž��a ��{���< �k ���c B�D-�I�UI��>�� H�(.� H��`���H��`���H�M�L��` � H�� A�? �01�謁���}�enab�� �}�disa�� H�snapshotH9E��� �}�evli� �}�stop�� �}�ping�� � E��~{� ���� �� ���� ���� ���h �E�H�U����� < �� H��`���H�v� 1�A������01����� �A���v���g � A�F��.���L������(���f D ���u�F���� ��to�� uzE1�H��,� H��`���I��?�������{��� H��� H�M�� L��� H��� LE�H��`����01��F���M�����E����� D L��I���� D H�a,� A��$� H�R� 1��0H��`���1�����j��� f�}�le�E���� ���f � f�}�bl�2����}�e�(���� �_��� � ������H��`���H�1� � �01����� ��� @ �A���w�L����x����� �E�ƅ��� Dž{��� ��tW< �7����E���-�*����}�v�t ��-�����}�g�� ��-�����}�F������}� ��ƅ{����M�<$M9�t$L�-�-� I�U H��h���L���R��M�?M9�u� E1����� �E�H�U��������L��� ���H�P� H��`���1��01��~��� D H��`���� � H��� �01��^~��� ���f�}�st����� ��L������H��� �L�jL�牍h���L���c����h���H��I��t{L��L��uA� ��L��_ H��`���I�� H�u� 1�E1��01���}��� ���� �r������L��� 뽀}� �����ƅ|������� �C���H��`���L��1�E1�H�� �01��t}��� ����}� �N���ƅ}����g����r"��f�� �UH��AWAVAUATSH��hH�}�H�u�dH�%( H�E�1���t0E1�H�E�dH+%( � H��hD��[A\A]A^A_]� � H��L�u�� L��H���j��H�U��: �, H�H� �H9�� H�}��G4H��u�f D �; �G 1�L�m�L�e�H�]�I��H��H�5_� L��M��I��� f � L��1�M��L��L��L���z������ �E�9E��� HcE����$ I�L�SH�5� A�? u�L��( H��x���M��H�]�I��L�U��s���L�U�H��H�E��� L� L�U��qh��H�}�H�E�H�GH���� �; �3 L�U�� M��E1�M��H�5�� M��I��L�U���� @ I��1�L��L��L��L�E�������� �U��E�fn�f:"�9��� H�M�HcE�fB������ ��L�E�u B9T���� I�H�5� I�G1�A�<$ u�L�U�L9�x���� H�]�� � L�S�8}���C�ƃ���� H�}�A� � 1��$�A��H�E�D�@ E���� H�}�H�8H��� H�@H�}�� �G4���H�E��@4 ���A���H�E�D�E�H�x� ���D�E�H�}�D�E��H��D�E��B��� � A����0�����}���8A��A��D�E��gZ��H�� 1�H��H�l&� �01��z��D�E��A�����xD�E����D�E��n���A������� ��A���h���ff. � f�� �UH��ATE1�H��8dH�%( H�E�1�H��tfH�Wf�B+H�G HcЉ�)E��Hi��Mb�� H��&)�1�Hc�i�� fHn�1�)�H�U�H�Hi�@B fH:"�)E���l����x H�E�dH+%( u>D��L�e��� D ��|���8A���IY��H�� 1�A��H��H�K%� �01��x���� �� � �UH��AUATSH��8dH�%( H�E�1�H��t!H��H�?1�HcS H�GPH���Pf�H��u*E1�H�E�dH+%( �� H��8D��[A\A]]�f D L�c A���� � ���L�-�$� 1�1�H�� A�u �Rx��H�CL��H��H�H�H9��� I��L��H��H9�s�H�Sf�{B��B+D��L�c E1�HcЉ�)E�Hi��Mb�� H��&)�1�Hc�i�� fHn�1�)�H�U�H�Hi�@B fH:"�)E��Gk���������Z{���8A����W��A�u 1�A��H��H��� 1��w��������E��L�-�#� 1�1�H�A� I��A�u �lw��L��H�CH��H9�������(��� @ f�{1�1�)E�H�U�f�)E��j����x A� �z�����z���8�DW��A�u H� � 1�H��1��v����� ��f D � �UH��ATH��dH�%( H�E�1�H��t6I��H�?H��t+H���J���H�E�dH+%( u(L��L�e���.���f D H�E�dH+%( uL�e������ff. � � �UH��ATI��H�Ǩ H��dH�%( H�E�1�����I��$� ����I��$� ���H�E�dH+%( u L��L�e�����)��f � � �UH��AUATSH��dH�%( H�E�1�H���� I�����L���7k��L������L���G��I�<$H� I9�t8 H�GfHn�I����H�CH�HLJ� � ��H��H�M9�u�A�D$ L����2��H�E�dH+%( u-H��L��[A\A]]�! ���H�E�dH+%( u H��[A\A]]��A���� �UH��ATSH��dH�%( H�E�1��=���I��H��tW� ����H�5� L��H��� HD��C����uKA�|$~%I� $I9�t f. � H��1��&`��H�I9�u�H�E�dH+%( u H��L��[A\]� L��E1��%�������ff. � � �UH��ATH��dH�%( H�E�1��~���I��H��t H���nz����uH�E�dH+%( uL��L�e���f�L��E1������� ��ff. � � �UH��H��dH�%( H�E�H�H9�u�- D H� H9�t 9�� u�H�U�dH+%( u �� � 1������ � � �UH��AWAVAUATSH��(H�U�L�7dH�%( H�E�1�L9��� H��I��L�=�� E1��\f. � L�����H���p#��E��tSH��I9�vjL������H� �G I��Ic�L��L��1�H)�H}�� ?��A�M�6L9�t[A�~u�I�~ u���f D H��I9�v_L�����H� �Q I��� H� hG Ic�L��H�Խ 1�H)�H}��>��A�H�E�dH+%( u"H��(D��[A\A]A^A_]�f�H� }Q �E1����}��ff. � f�� �UH��AWAVAUATSH��L�/dH�%( H�E�1�L9��� I��L�=L� � @ M�m M9�toL���?���I��I9�t�H�� H��t�L���c)��H��t�L�� I9�$� t�L9�� u�H��H���ڎ��ǃ� H�H��u�M�m M9�u� � H�E�dH+%( uH��[A\A]A^A_]���� D � �UH��AWAVAUATSH�� H��(���dH�%( H�E�1�H���� I��H��� ��I��H���j I�] I9��5 L��8���L��@����L D L�@0L��L��L��0�����w��L��H��I���|��L��0�����tAL������H�H9�8����� H���_��I��H��ti�x u��u��I���f � L�Ǻ� L���@u��H���H��M�E H��H��(���M��1�PH�� � H��w �01��Lp��XZ�t��� D �[u��L��H��H��0���� w��L��H��I�����L��0������;���L�Ǻ� L���t��H������L�@ �t��� � H�E�dH+%( u7H�e�L��[A\A]A^A_]�� �� H�E�dH+%( uH�e�[A\A]A^A_]���� D � �UH��AWAVI��AUATSH��(dH�%( H�E�1��: f�E�������� I� L�=C� I9�u� f D H�I9��| H���T*����t�L�� �/ L���,��H��uϾ: L���,��I��H���~ � L�� H�� 1�H�}�M��M�ML��� �[����u/A�E :H�I9�u�f�H�E�dH+%( u:H��([A\A]A^A_]�f�H�� �d��H�E�H�� �<��� @ L�m�������f�� �UH��H��dH�%( H�E�H�H9�t � �xuH�x tH� H9�u�1�H�U�dH+%( u �ø ���$�� @ � �U1�H��AVI��AUATSH��H��dH�%( H�E�1��~/ t�N,�S(H�sH�;� Q��I��H���� �{. tk�{/ ulH�{���I��M���� H�{ L��L��L��A�F�HP��L��� ��L���X��1�H�U�dH+%( � H��[A\A]A^]�f D H�{ tL���Z����u�����I��� H�; u�H�{ uڀ{, �^���H�{H���[����{- �Q����L������������x���������n�������f. � D � �UH��AWAVAUATSH��� H��(dH�%( H�E�1��9���E� ��� ����E��� �C0���� �E� E1�E1��!f. � �E�I��� �E�9C0�� L��� M�L����7����u���H�� L����L��A� �W��L���6��I��H��t>L��H��� ���H��t H�� H��u�H�� H��s 1��01��k��� � L���P���[��� E�������}� � ���H�E�dH+%( u.H��(1�[A\A]A^A_]þ� H�������S0���������s�� � �UH��AVI��AUI��ATI��SH��H��dH�%( H�E�1��F*tLA�vL���;��H��H��tYL�� L��H�� �<��1�H�U�dH+%( u9H��[A\A]A^]� @ H�� H��r 1��01��j��A�L$*듸��������� � �UH��H��dH�%( H�E�H�H9�t+ � �H8 @ �@@ H�� H�� H� H9�u�H�E�dH+%( u���^��ff. � � �UH��AUATSH��dH�%( H�E�1�H���� I���z����u=A�|$cI� $I9�u�� D H�I9��� I�T$(I�t$H��� ����y�L���f�������H�U�dH+%( �� H��[A\A]]� ����I� $D��I9�tf D H��D����T��H�I9�u�L���}\���e��� � 1�I��$� L��ADŽ$� H�p����|�����e���1��k��� @ �����L���K/�����E���I� $I9�u� � H�I9�t�H��������t������� ��f�� �UH��ATH��dH�%( H�E�1�H��t>LJ� I��1�H��� �#��H�E�dH+%( u)L��L�e���'�� � H�E�dH+%( uL�e����v ��f D � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���= ��ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u��� ��ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u�H��I�о H�ײ 1����� �� � UI�щ�A�����H��AWI��1�AVA��H��AUATI���* SH��dH�%( H�E�1��� ��I�ʼnlj�����E��x<A�d$(����� ��H�U�dH+%( �� H��[A\A]A^A_]�f. � A�L$( 1ҿ* 1�M��A�����D��L���] ��I�ʼnlj��q��E��y�A�L$(@1ҿ* 1�M��A�����D��L���) ��I�ʼnlj��=��E���X���A�L$*M��D��1�A�����L��* 1����lj�����'����n ��ff. � UH��AWAVAUATSH�� H� $ H��8dH�%( H�E�1�����H���7+��H���# I�Ļ. L����L�58� L�=<� �L���+��H���� �xu��PL�@9�uA�x t��@9�uA�@9�u A�x t�f D L�����L���L�� L��L����H��1��1��H����H����L��� �����r���L����� L��L��L�������H�������������������4���A� L���'��H�E�dH+%( u!H��8 D��[A\A]A^A_]�f�E1���E1����� ���UH��AWAVI��AUI��ATI��SH��dH�%( H�E�1��G8�pug�O8�� � � 1�1�E1�A�D$:��� ����8��- E��t Mc�C�D>�:H�E�dH+%( � H��[A\A]A^A_]� D � �� ��( � � L�=wB L��u L��1�H)�L��0���A�D$8Hc��@� A�L$8�� � � A�D$:� A� ��G���f���K���E��uD�{D��Hc�L��G 1�H)�I�< H��A �/������ � � � ��L��H�A 1�H)���L�A� L��� �\/��� ����E��u��A��Hc�L��H 1�H)�H�~A L��&/���A�D$:�I���f � � � L�=OA �@u{L��h L��1�H)�L���.��A�L$8�� � ���Hc��B��� � H�r�I�~�k 1�L�=�@ L���.���XA�D$8Hc���g������f � A�L$8�� � u� 1�E1����� @ � �����a���UH��AWAVI��1�AUL������ATL��A� S��H��( ������dH�%( H�E�1�L���. H�H�xH�Ѕ�xYD�B�A�� wyI�E1�H��H�TP�H��I�H9�uͺ L����6@��H��~!I�L L��H�H�xH�Ѕ�y�f. � ���H�U�dH+%( �� H��( [A\A]A^A_]Ã� ��D�u�H9��� �?(H�Wt� � H�P� ���t���)t&H��H9�u� L����?��H��~�I�L L����H9��� �: H�B�c���H9��� �8�H�P�M���H9��� �: H�B�7���A� �1�A� �5f D H�H�xH�Ѕ�xaD�B�A�� �� I�E1�H��H�TP�H��I�H9�uɺ L�����>��H������I�L L��H�H�xH�Ѕ�y�f. � ��������E1�A� �. @ H�L�OH�Ѕ�xY�zЃ� �� K��L��E1�L�DP�M�H9�uκ L����g>��H��� L��I�L M�H�L�OH�Ѕ�y� @ I��L��M�� D E���p����� ����D;�����t-A��H������f � E��t�I�ظ��M���� 1������ L�����=��H��H�������L�L������ L����=��H��H�������L�L������� L����=��H��H���j���L�L������� L����`=��H��H���D���L�L�����I� ����1������� � UH��AWI��AVAUATA��SH��( ������dH�%( H�E�1����� L������A�������L��L���f�H�p� ���t<�� tgH��H9�u� L��D���<��H��~I�L��H�p� ���u� � ���H�U�dH+%( �� H��( [A\A]A^A_]�f D ��D9�u�H9��" �>cH�Fu�H9��^ �8pH�pu�H9��% �>uH�Ft � � H�F�6����x����� t*H��H9�u� L��D����;��H���R���I�L��� @ 1�A� �5f D H�0H�xH��� ���D�F�A�� wCI�7E1�H�4�H�tp�H��I�7H9�uɺ L��D���;��H�����I�L��� � �� ����E�������;�����t ��H���k���1����L������� L��D���%;��H��H�������L�L������ L��D���:��H��H���Z���L�L������ L��D����:��H��H���3���L�L���{����[��ff. � � �U�W�H��H��dH�%( H�E�1���w ��H�4+� H��H�U�dH+%( u��� ��f. � � �UH�5f� H��ATI��H��dH�%( H�E�1��E����tHH�5� L���E����t=H�5 � L���E��A��1�E��t4H�U�dH+%( u,L�e��� � � �ݐ� ��f � � ���d �� @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u���/ ��ff. � @ � �UH��H��dH�%( H�E�1�H��tH9=�ځ w2H�=�ځ H��tH�5�ځ 1�H��tH��ځ H�U�dH+%( u �ø�������f � � �U��� 1�1�H��H��dH�%( H�E�1� H��H�����@u�� H�U�dH+%( u���X��� � � �UH��H��H�W(dH�%( H�E�1��� uy��@t}H��H�Ѓ���H��H�у���H��H�у���H��H�у��� H�����H��Ƀ���E�fn�f:"�fև H�E�dH+%( u�� 1�� �Ѹ��������������f D � �U��H��H��dH�%( H�E�H�G(H��tH�E�dH+%( u(�� H � H�G(H�E�dH+%( u��Ed���0���� �UH��H��dH�%( H�E�H�G(��uH�E�dH+%( u-��f D �փ� H!�H�w(H�E�dH+%( u���c������ff. � UH��ATSH��H��L�%� � dH�%( H�E�1�A�|$ t �G8��� A�|$ tH�cX����A�|$ tH�c0�A�|$ �� A�|$ t�Cl A�|$ t �c;��Cl A�|$ tH��h �A�|$ t�c:H��x H��t ��� ulA�|$ tH�cX�?��A�|$ t�C8uvA�|$ t�c;�A�|$ t�c;�A�|$ tH�cX����A�<$ t�c:�H�E�dH+%( u[H��[A\]� �c:��f. � �G(�������G8�� H�c0�냐H�߾ @ �3$��� H���j�����L���ff. � �� �UH��SH��H��dH�%( H�E�1�@���@ t/��i��� H����#��H�K0H�E�dH+%( uH�]��� �#��������ff. � �� �UH��H��H�� dH�%( H�E�1�H��tH�=� �}@������H�U�dH+%( u�����f�� �UH��AUA��ATI��SH��H��dH�%( H�E�1����E��H�=<5 ��� � ��H��Hǃ@ ����H��P H��� Hǃ� H��H H��� H��� H��� H��8 Hǃ� fHn�H��H fHn�fl�ǃ� ����fl��8 �H ��Ձ I�|$�&r��H�߉� �`��ƃ� f�Hǃ� Hǃ� ƃz ƃ~ � H�E�dH+%( u H��[A\A]]��C��� � �UH��AUA��ATSH��H��H�="Ձ dH�%( H�E�1��^��I��H��tD��H��H����A�|$t H�E�dH+%( u{H��L��[A\A]]� I�D$H�� u H�{ u�fo^ AD$ �f D H��u2I��$P �V�H�=�� �j��I��$P H�c[ I��$H �H��t��v����a����� �UH��AVAUATSH��H� dH�%( H�E�1�H9��� I��I���.f. � I�EfIn�M�efH:"�A$L� H�L9�t\�( �G��I��H��th�o �oSPH�C A�|$ I�D$ t�H�{���I�D$H��u�L���n���� � 1�H�U�dH+%( uH��[A\A]A^]ø����v���f D � �UH��AWAVI���AUI��ATI��SH�� ��8���H�=>Ӂ ��<���dH�%( H�E�1��t��H���� I��H��@���1�M�� H��M�� � �H�H�b� L��L��Dž@��� HDžX���� �?����xbH���Ba����<��� H�����uj��8���H��L��H��H���HDžP��� ��H�E�dH+%( ueH�Ĩ L��[A\A]A^A_]� H���L������L��I����� @ L��L���B��I��0 H= �wHc@�s��� D Hc������f D � �UH��AUATSH��dH�%( H�E�H��� L�(M��tcH��I��L���5 ��H��1�H��t I9�t&�{�,t H�U�dH+%( u5H��[A\A]]�f D L�����H����,������ ��� 1���w��� � � �UI��H� ۜ H��H��H��H��dH�%( H�E�I�@H�� wH�n � H� �H��� H��HD�H�E�dH+%( u�H��# 1�� �������� �U��@��H�~� H��H��dH�%( H�E�1�� ��H�H#���H�U�dH+%( u�����f�� �UA����H��E��M��@��I��H��H��L ��� dH�%( H�U�1�I� ��u0H�E�dH+%( uaH��H5�� H�ݛ 1�L�FL����0 ��H�U�dH+%( u1��H��H5�� H��� H��HA� L�L��L�1��������ff. � � �UH��AWAVAUATSH�� dH�%( H�E�H��" H��tH�� H��H��t(H�U�dH+%( �/ H�Ę [A\A]A^A_]� �O���� H��� Hc�H�>�� H�OL��@���H�'� 1��� L���7��H��� H��H)�I�4�A�L��� ��H�� H���i���H�," �]��� D H�G<�� H��H�����, I��H� :W I��A��� L��@���H�! �� 1�L�����Hc� H��H)�L����k��� @ L��@���H� e� H�<! �� L��1��d���>��� � ��h ���� H�CH� � H�� wH��� H� �H��� H��HD�L��@���H�� �� L��1��������f D L��@����� L��������� � H�OHD�wD�� 1�L��@���H��� L�����A��A���� A���� A��unMc� H��L)�K�4,���Y���L��@���H�u� �� 1�L���]���7��� � �V��L��@���H������ @ H� yU �h��� @ Ic��� H��� 1�H)�L�� ��A��n��� @ Ic��� H��? 1�H)�L�����A��@��� @ Hc��� H�ň 1�H)�L����A����� @ H� M� ���D��D��D��D����X��H� L� �������A��A�� D��D��L��@���L����C������i�f � � �UH��ATI��H��dH�%( H�E�1�����L��H���6������H�U�dH+%( uL�e������ �UH��H��dH�%( H�E�H��` H��tH�U�dH+%( u2��f. � ��h H�� ��t�H�E�dH+%( u���T���� D � �UH��� H��H��dH�%( H�E�H�� H��HD�H�U�dH+%( u���\�ff. � �� �UH��AWI��AVAUATE1�SH��(H�u�H�U�dH�%( H�E�1��I��A��� �� L��A� L�5�m I9�� tjL9�� uaH���� �x) t ��P ��tBH���w��E��H�u�Ic�I��H� �� H��) HE�H�E�H)�E1�H�<L��1����A�H�H��u�A��� tSH�E�dH+%( uhH��(D��[A\A]A^A_]�f. � H�u�H�}�H��1�H�V� �'��A���$��� � H�u�H�}�Ic�H� � H)�H�1����A����ff. � @ � �UH�ǐ E1�H��H��dH�%( H�E�H�H9�t D ;pLD�H� H9�u�H�E�dH+%( u�L����� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u ɾ @ �+���V�f D � �UH��H��dH�%( H�E�1�H�E�dH+%( u��� �ff. � @ � �UH��ATI��H��SH��dH�%( H�E�1�����H��t2I��$8 H�����I��$8 1�H�U�dH+%( uH��[A\]Ã�����f D � �UI��H��ATI��H��H��8 dH�%( H�E�1�H��tQ1�H�}� H�� �*5����~VI��$8 � ��H�E�I��$8 1�H�U�dH+%( u3L�e���f D H�E�dH+%( uL�e���W4�� � ��������� @ � �UI��H��ATI��H��H��8 dH�%( H�E�1�H��tQ1�H�}� H��� �z4����~VI��$8 �Y��H�E�I��$8 1�H�U�dH+%( u3L�e���f D H�E�dH+%( uL�e���3�� � �������D� @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u�� �� �ff. � � �UH��SH��H��dH�%( H�E�1��lH����uƃ� H�U�dH+%( uH�]����� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�� \���{�ff. � � �UH��SH��H��dH�%( H�E�1��-����uƃ� H�U�dH+%( uH�]����'� � � �UH��AUATSH��L�'dH�%( H�E�1�I� $L9�tdI��L��� @ L�����H�H��L9�tEI��H��I�T$fHn�fl�H�SH�A�|$ A$t�I�|$���L���[��H�H��I9�u�H�E�dH+%( u H��[A\A]]��q��� �UH��H��dH�%( H�E�H��� H��t^H�@Hc�Hc�H;p�wh��H;P �ch��H�0�oH�PH�T(H��o�oYH�PXH�q H�p �oH)Qf��H�E�dH+%( u����� � � �UA��H��AWAVAUA��ATI��SH��h��h dH�%( H�E�1����� �� � H�_0��uoH��� Hc�Hc�H�IH;A� H;Q �� H�H�QH�D(H�H�E�dH+%( � H��hD��L��D��[A\A]A^A_]�*��f. � L��� H��� H�� � H9�t L9�� u�� �� H� H��u�L��D�E���膣��D�E�I��Hc��� � H��� Hc�Hc�L�yI;G�5 I;W �+ I�7I�OH��H��H�L(Iσ��[ �K���� M��$� I;F�� I;V �� I�6I�NH��H��H�L(I�I��$� D�E�H;A�jf��H;Q �`f��H�1�H�QH�D�L (1�D��D�M��;��D�M�D�E�A��$� �t E���+ 1���H�U�D��@�ƃ��S����` H�]�I+ � �:��1�I��� ʚ;I��H��fHn�fA�Gfl�1�I�G A� � E1���� � ��I��Ic�$� �������GE�A��I������I��������E�L�� � H9�t L9�� u�� H� H��H��u���T7Hc�I�N8M���� M9�$� �r H���) I��$� Mc�Ic�H;X�� L;p �� H�8H�pH��I��H��|(���) H��D�E�H�M��Y��H�M�D�E�H���8 I�T$0H�1L��Mc�$� I��$� D H9�t L9�� u�� H� I��H��u�I9��� H��L�y��H�E�t H�AL�yH�E�H�Ѓ�H�E�t I�I��H�E��u���� ��L�e�I��L��H��D�m�M��H�E1�H�U�H��D��t���E��H��H�E�1�I���\�H�M�L�h H�HH�BL;`��c��H;X ��c��H�0H�PA��Lu�I��H��H��D(D9}��� H�E�H��� I�v�\��H��H���� H�}� tM�nH��� �A~fH:"E�H�BL;`sgH;X saL�H�pM��H��I�t3(H� �=�����t����u�H��x������H��x���H��� H�@L;`�)�����b�� � 1�� @ H�E�dH+%( �U H��h[A\A]A^A_]���f�1�����f � ���H�U�dH+%( � H��h[A\A]A^A_]�f � �B��� ���� D E �f�����H�u�� ��HiE� ʚ;HE�I+�$� fHn��S��� � �% � 1��n���f � E1��|��� � I� H���� D H��D�E�H�U�����H��H��t]D�E�H�U�I�F8��� � E��u�I��$� D��D�M���1҃��}���H�M��T�]�����z����������������� �UH��AWAVLc�AULc�ATSH��H�M�dH�%( H�E�1���H��� H�H���H��L;p�!a��L;h �a��H�H�pI��I��H��L(���, H��� H��M��M���� D�E�L;h ��`��H�0H�HL�e�I��I��H�L��|(�E���D�E�H���� D��L��D��H���-���u�1�L������H��� H�@L;p�z`��L;h �p`��L�0foE�L�hL�L�@(foM�H�P(H8H�E�H�B 1�H�U�dH+%( ujH��H[A\A]A^A_]� D �3@��� ���� D D�m�H�U��+(����x.H��� H�U�D�E�L;p�������_��f � ���뎸���]�ff. � f�� �UH��AWAVAUATSH��D��w dH�%( H�E�1�E���� �G8��p H��� � �� ������u �Љ�p ���S8L�5�� ��L�-� ��������� �H�DD �C8A�>A�u ���� 1�1��;��A�} JA���uC H�E�dH+%( �� H��D��[A\A]A^A_]� ��%���E1�� ЉG8�� L�-�� L�5�� L�=p� 1�L��� I�I�} �-��I�M � � H�=L� �I��I�} H�s1�H������I�I�} L��� 1������J���f�� 1��:���&�������f. � � �UH��AVAUI��ATI��H��SH��H��dH�%( H�E�1��=��A��H�{� �x t A�D$;�� �x �� M���� H���� I��$� � A��$h ����wI��$� �� I��$X L��H�H��H�� I��$h �C�1�H�U�dH+%( �� H��[A\A]A^]ÐA�|$; �m�������� D L�-�;� M���Z����CL��H��;� I��H���B������f � H�=h;� �-���������C��H�Q;� H��������f D L���6��� D�����ٻ��I��$� H�������f D L���h6��D��L���諑���������n���� ��f � � �UH��ATI��H��dH�%( H�E�1��� u'L���oQ��H�E�dH+%( uL��L�e��郞�� �{������� @ � �UH��H��dH�%( H�E�H�H�G8H�E�dH+%( u���j��f. � � �UH��H��H��H��!H��?H �H��H��H��dH�%( H�U�H��H��=��H �H��H��;��H �H��H��9��H �H��H��(��� H �H��H���� � H �H��H���� H �H��H���� <H �H� � H!�H �H�U�dH+%( u����� � �UH��H��dH� %( H�M�H�O(���� �> H��tzA������G:u H�E�dH+%( �� �D���f D �vH��H��H� H�p�HE���H�p�HE��H�p�HEƃ�@H�p�HE�E1�H� H�� � �� �xH��H9�wHH�pH���� HD��H�pHEƃ�H�pHE�E1�H� H��I��� � A������7���A���,������ff. � f�� �UH��H��H�W(dH�%( H�E�1�H��H��������HE���@�HE����HE���HE��� �HE�H�U�dH+%( u�����ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u H��0 �������� @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u H��0 ��y���� @ � �UH��SH��H��H��dH�%( H�E�1��i��H��tH�p8�P(H��� @��u Hc�H�H�U�dH+%( u.H�]��� @ Hc��<9�� tP,���f. � ������ � � �U��H��H��dH�%( H�E�1�HcG(H�� H�G,��tm;��t^��uQ�H��f������HD�f D H�U�dH+%( uF�� � ��uH���H��H�HE���f. � 1��� @ �� ��ɉ��D���>��ff. � � �UH��ATI��H��SH��H��dH�%( H�E�1����H��t/H��H�E�dH+%( u7��� H��L��[A\]��:��f D H�E�dH+%( u H��1�[A\]������ �UH��ATI��H��SH��H��dH�%( H�E�1���1��H��t/H��H�E�dH+%( u7��� H��L��[A\]�V:��f D H�E�dH+%( u H��1�[A\]��1���� �UH��AVI��H��AUI��ATI��SH��dH�%( H�E�1�� ��H���� H�=�4� H��t H9�4� tH���f�H��4� H��trH� �4� L��L��L��A�R �/"��H��t.��t*L�-o4� 1����L����I���CH�L9�w��E�d H�E�dH+%( u H��D��[A\A]A^]� D A�? ���K��ff. � � �UH��AWAVAUATSH��dH�%( H�E�1���w I��A�D ��H��I��M��A��u-�� txE1�H�E�dH+%( �X H��D��[A\A]A^A_]ËG��u�H�GH��uÀ~, �G H� .� �� H�CL��H�B: L��1����H�� ���f��C8 u��e��A�ă��q���H�����I��C8�\����/ H�����L�4 H��t}1�H�}�L��� H�l} �� �����!���H�� ����H�E�D��L��H��9 L��A� H�� 1������K8`��� @ 1�H�Y� H�~ HD��������: L���1�L��� H���f�����x H�� LD��O������ D � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���M��ff. � f�� �UH��AWI��AVI��AUM��ATA��SH�� dH�%( H�U�1�Dž<��� A��=-E���� A��=w~H� /j D��H��Hc�H�>�� � A��_uZ�G)�0 �; �N ��� ��� H� �} H� �? �G8 � �� �GH� /@ ���� � L��L��L��������t.f D H�U�dH+%( �0 H�Ĩ [A\A]A^A_]� L������H��@���D�纀 H���!��I��D��L��I��H�6B L��1�����f�L��L��H�+8 1�����H��<���H�={ ���P����u��<������M A���� ���Hc�L��H�19 ��H)�1�L��z����-��� D H�O(H�m߀ �� � t �z �k �� @ t#�z t H��? L��L��1��1������ @ A�F;t!�z tH��? L��L��1��������f��z �V �z �� �z �� �z �� �x, �n���H�x �c���L���{���H��A L��L��H��1�����W��� � H� i; H�S L��L��1��}����0��� � H�~ ����H� �< �� @ H�@ L��L��1��D������ � �G( �� 1�H�=�@ �����������3:��H��; L��L����1������� � ����������H��= L��L��1��������f. � �{���H�l: L��L��H��1�����W��� � �� �]����&���f D �;���H��; L��L��H��1��d������� � Hc�L��H��5 H)�L��@�������f � � *.� L��L��1�H��x ����������˾��H�,< L��L��H��1������ � H�I= L��L��1�������� � L��耾��H�96 L��L��H��1���������f�H��= L��L��1�����?��� � �;���H�d; L��L��H��1��d������� � ����H�; L��L��H��1��<������H�x= L��L��1��#�������H��= L��L��1�� ���������� �UH��H��dH�%( H�E�1�H��tH��� H��t H��h H��uH�� H�U�dH+%( u�����ff. � � �UH��AWAVAUATSH��(dH�%( H�E�1��: u'H�E�dH+%( � H��([A\A]A^A_]� D H��I��I���r ��H��A���G��H���O� H��I�����A�D$A�}\ f�C|t�K:@A�}] t�K: A�D$���� ��t E���l���H� ր � � E���� � H������ H�����I��� � L��A� ��L��M��H�E��E��H�U���I��I���9��L9��� L���O�L��I���TE��H�M> 1���H�zՀ I��M��L k`�01�� )��A�D$�K:@�Ch��� D I�}x uq�C8�� H� 8Հ H�9= �11�1���(��A�D$�� @ H� Հ H��> 1�1��1H�M��(��H�M��1H��> 1�1��(���K:@�-��� @ H� �Ԁ H�B= ��8��H C`�T���f�� H���S���H�CX� A�D$�p����l��ff. � �� �UH��AWAVAUI��ATSH��H��(dH�%( H�E�H��� H��� D�`�a%��L���D���T����E����� A�� �� I��� H�H���� H�P E1�D�u�E���~}E1� L9��GK��L9��>K��H�H�PL��H��I��I��H�D��D�D(D���ƕ����x2I��� I��H�P H�HD9���u���9�}I���f. � �E�����H�E�dH+%( u�E�H��([A\A]A^A_]��E�����*��f. � � �UH��AUI��ATSH��H��� dH�%( H�E�1�H��tdH�G H��t=E1� D H�WJ� �H��t H���8���H�[H��u�I��� H�G I��I9�r�H�E�dH+%( u)H��[A\A]]�m���H�E�dH+%( u H��[A\A]]��n��ff. � � �UH��SH��H��dH�%( H�E�1��ܰ��H������H���l���H�����H�����H��� ���H��X �D��H��� ���H��� ����H��� 谻��H�� �D���H�� �8���H��8 �,���H�� � ���H��( ����H��P ����H��` ���H���d���H��� �(��H��� Hǃ� �ѧ��H��h�� ��h ����vH�E�dH+%( u+H�]��� D H�E�dH+%( uH��� H�]���0���� ��ff. � � �UH��ATH��dH�%( H�E�1�H��t.I����H�E�dH+%( u,L��L�e���z���f. � H�E�dH+%( uL�e������f D � �UH��ATSH��dH�%( H�E�1�H��� �� H��1�H���I��H���� H��� ��3��H��� I��$� ��3��H��� I��$� �f���H�� I��$� ��� A��$� ��� fA��$� ��� A��$� H��t谩��I��$ H��� H�� H��t莩��I��$ H���� H�� H��t�l���I��$ H���� H��( H��t�J���I��$( H���� H��8 H��t�(���I��$8 H���y H��` H��t����I��$` H���W H��X ���I��$P I��$X H��0 I��$0 H��� I��$� H��� I��$� H��@ I��$@ ��h A��$h �j���H��P �~���I��$P H���� ��t ��H H��� I��$� A��$t ��u �A�$H A��$u ��v A��$v ��w A��$w ��x A��$x H��l I��$l ��y A��$y ��z A��$z ��{ A��${ ��} A��$} H��x I��$x �����yL���Ƹ��f D E1�H�E�dH+%( u H��L��[A\]����ff. � f�� �UH��SH��H��dH�%( H�E�1��l��A��1�A��t��� H�U�dH+%( uH�]����0��� �UH��H��dH�%( H�E�H��� H�U�dH+%( u�����f. � � �UH��AWI��AVAUATI��SH��H��xdH�%( H�E�1���4��D�s.H��p���I�GH��h���A��� �����E��t D�s/A��L�-|р A�W:A�E ������� �A�G:�S,���L H�{ �� �C_�Ҿ L���I�G0 �� �A�W8% ���� �A�G8���� L�����E��p E��� A��x I�G � H��t�{t�uH��� �t D �Ch���� H��� I�G A�G9�� �{D tI�G �{@ t I�O0A�O9�{F �� L�������tA�O:@M���= A�<$ �2 A��� � H��� u:H��� H��t.A��� u$A��� I G`� L����� � �{, u H�{ � �� L������{K t9A�} u2�{B t �{, uH�{ uE��u �{L t � � L�����{E tA��� �/ �{F �� �{G �k �{A t A�g9�A�G@ H�{x tA��� �� �{J �) �����A�G9����ރ���� � �A�G9�Se@���k A�EA�O8�����������% � Ȁ{f A�G8�� A�g<����� A�G;1Ҁ{c uA�U ������� �A�G;�{V t����������� �A�G;�{W t31������ tA�E ����� L����A�G<�� �A�G<�E��{H �# �{I � �{X t�����A�G;����� �A�G;��� �� �{Q tI�O0I��� L9��� H�{ �� A��� tfA�g8�� ��� �� � t A�O;A�GlA��w tA�O8 � �{[ tA�G8��σ� A�G8�{Z tA�G8��σ�A�G8I��� �t I�O0H�hȀ f�E1�M��� M��� )E�H� �W �@)E�Džx��� �E�Džp��� )E�)E�M9��� f � A�~ �� A�FHc�H�>�� � 1����f � A�O9I�G A�G9�=���� L�����+���f. � �SB���s��� @ �xo�� �x �� � L���O.��H� �V M�6M9��\���M���s ��p������e ��x������� ��x���f�E�L�-U� �� A�vA�G;���� �A�G;M�6M9������� @ I�FH���o����8n�R���� L�����I�~I�wX��6��M�6H� .V M9�������T���A�vA�G;����� �A�G;M�6M9�������*���f D I�FM�6I��@ M9��i������� @ A�FM�6��x���M9��J������ D A�vA�G8M�6����� �A�G8M9�� ������ � A�FM�6��p���M9��������� D M�nM�6M9�������� A�~ � L���Q�����M�6H� &U M9�������L��� � A�~ t �{t��'���I�FA�O9� L��I�G �u�M�6H� �T M9��b������� D A�~ tH��� �����I�FA�g9�� L��I�G � ,��M�6H� �T M9���������A�O<���E���A�U A�G;����߃��� �A�G;�)���f���x������r E1�M���z D��p���A��A��A�D$�E�H��Ā �8 �� �}� tE���� H�U�H��L���1����C`�{P A��� t�{O � L���� �Y�A��� H�E�dH+%( �� H��h���H��xL��[A\A]A^A_]�>�f D L��H��L��身��f. � H��� H������A��� ����A��H I�Gp� L����������{M �������H��� ����Ch���������� � H��������I!G8���� A�G;���A�G;���f � ��x���f�E�M��� ���A�} n�� H�u�L���E�豝�����w �}�A�Ƌ�p������M���H� À �8 �d���� L����)��H�� �@��� ���;���L��� �)��� L���)��� ��� I�GH�� �: H�� �R���H�5<c L���q������;���I�g(�! �.��� @ � L���k������A�G:����� �A�G:��� @ � L���;��3���f D � � L���#����f D � @ L��� �����f D L��������� � L��������f D � � L������a���f D � L����1�L���9��H��p������ ~I�O0A�G8������ L���|�I�O0���f�� L���C(��A�� ���I�G��� � H�; �a���H�{ �V����{, �L���H�{ �A���L9��8����{4���-���A�O9�#���A�O8����f D I��P �~����~��� D �'���u���f D A�G;1����� @ A�}o�l���A�} �a����E� E1��E� �n���I� �����H��� H�������I� �p������ @ � L���S�H�CxI�GX����f D L��� �3�L��� �&��� L������� @ � L����� � L������������ A�G:�� �A�G:�F���� L���&��H�ҿ� I�gX�����@����H��� I�� H�-* 1��01����� ���踸�� � UH��AWI��AVAUATSH�� H�����H��(������D���dH�%( H�E�1���h Dž\��� �� �� �� H������A��H�1Ā �x t A�G;�H H�Ā �x t A�; �0 H�����I��H���� H��(��� �M I��� �� A��h ����wI��� �. I��X H�H��H�� I��h H�����H��HD�� H�����H��(���H��HD_� H��H��(���� ��Dž<���������$���I��X H��t �@(��<���I�GH�� ���L���x���L�����H��^ � H��H�B�� �01�����H�2�� �8 H��� � ��trH� ��� L�%:ŀ L�-^ 1�L�� I� $H�;�ͱ��H� � � H�=�] �D ��H�� ���H�;1�H�����茖��I� $H�;L�� 1�膱�����9���� Hc��M��H������މ�L���H����������8�����$������s E1�L��M��I��D����M��D�� ���f D I��X � A��h ���5 ���, L��� %��H��M9�� �Y L����$��L��I��������tL��������� L�����D��L������� A���� H��� Ic�H;H�C4��L9h �94��H�PH�I��HЋ\(����g ��0��L�5[�� A����� H�a�� H��A��1�A��h D��8���H��& �01���<�������A[A\��8���A�ؿ* 1���<���M��h H�� ����O���I��� H�����H9J��3��L9j �v3��H� H��H�JH�I�͉D(���� ���E�H��& D� H��0���H���� D��ً0��H���E���] 1�1��@��H������ ���� ���H��(������ ���A��� ������1 A��� �# A��� H��(����@���� E��;�L����� D9��� I��� L�'H������L9��� �x���+���L��@���M�\A�� @ L9�@����� ���� E1� � E9�~sI��$� L9@�2��H�x I�UL��f D H9��/ L�H�pM��H��I�t1(H�H9���1��D�H�0H��L�HI��L��H��H�E�T1(L9�u�I��D9��{���L9�@���tM�$$L9������A���L��@����� ���H��(����������� H�� �����H��$ 1��01�� ����$���D9�$����������L���M����L���9���� H�����������H��� ����H���H�E�dH+%( �| ��H���H�e�[A\A]A^A_]� � 1����H��\����]�����k���L���� �����[�����H������4 H��0���D�� ����A��A��xyI��� Lc�L���Ic�L;h�L0��H;X �� H�PH�0H��I��H|(��x �*���I��� L;h�� H;X �0��L�(H�XL��D(����A��y���L����1 D��$����h���H�m�� H��A��h A��D��8���H��" � �0��<���1�� ��AYAZ����� 1��� �����A������A������L��`���� 1�L���H�A��� Dž`��� HDžh��� ƅ�������< �=~ � �/ L���n � � ��I9�� H��0������ ���@���H������ 1�� H��M��x �H�A�G���I�G�����H������M��� A��� L�����uW1Ҿ����H�߀�����_���L�������u.H��� I�Aƀ� H�K" � �01�� ��L�����Aƀ� H��0�����@����8A�G)�S 1�� H��A�w�H�I�WHDž ���� ���������=L � H������HDž��� � �=/ � �� 1Ҿ����L�瀍����HDžx��� 芢����uTH��� H�8" � �@H�0�� �01��� ��1Ҿ����L��foM ��������x����:������ H��0�����@����� � �A�G8��tA�G(tH� ��� �{ �Z���I�WX�� tH� �� �{ �=���I�0@��tH� d�� �{ �"���A�G+tH� L�� �{ � ���A�O;��� H� -�� A�l�s�� @�������C���� @ ��L������������`���A��� ����� ���H��(���蛔��A��h ��<���������I� M���� D��<���E���@ L�m��@ � 1�L� U �@ L����&��1�L��1��*��AƇ� A��I��� H�����H9x� ,��L9` ��+��H�PH�8I��H�D�t(E���2 I��� H�����H9x�� L9` �� H�PH�8I��H�T(L�,��<������r �s L��D���z�����H�����H������ I��D9�$������������L�����������I��� ��L����μ��I��$� ���U��A������H�h�� �@H��0���H���� ��@�����A�� ��������@�����A��h tH� �� �{ ���A�w:@���� ��tH� ��� �{ ����t��tH�� �x ���� �� ��@tH���� �x �}�� tH���� �x �d�������H���� �8 �v����F�f D H� �� H���� �$���Hi�� ʚ;H�����DžH��� I��� ����1Ҿ����H��HDž8��� 肞����uIH��� H�� � �@H�(�� �01�����1Ҿ����H��HDž8��� �=������� H��0�����@������ ��b���H���� H�4 � �@H�ı� �01��s��1Ҿ����L��fo � �x����՝���������H�^�� H� � �@H�w�� �01��&��1Ҿ����L��HDžx��� � 茝�����R���H��� H�� �@H�3�� �0A����� 1�1�����1Ҿ����L��HDžx��� @ �;���������H�ĵ� H�� �@H�Ⰰ �0A����; 1�1����1Ҿ����L�瀍����HDžx��� ����������H�l�� A� H�� �@ H���� �0���� 1�1��,��H��������H#�����1�L��H�� �����H������耜�����F���H� �� E� H�w �@ H�$�� �0E���] 1�1�����������1Ҿ����L���?��@�������&��������H���� E�H�nP �@ H�ʯ� �0E���� 1�1��n��������1Ҿ����L���� �������̛���������H�U�� E�H�-P �@ H�p�� �0E���� 1�1����������1Ҿ����L���׃��������r������8���H���� E�H��O �@H��� �0E���� 1�1����������1Ҿ����L��Dž���� �������������������H���� A�>H��O �@H���� �0���c 1�1��W��� �����L�瀥�����Dž���� 贚�����z���H�=�� A�H�aO �@H�X�� �0���� 1�1����1Ҿ����L�瀍������g������-���H�� A�> H�/O �@H� �� �0�� 1�1����H�²� ������H�O A�> � H�֭� �0�� 1�1��}��1҃�L�瀍����HDž���� �ޙ���������H�g�� A�> H��N �@H���� �0�L 1�1��(���q��� �o@��8���1�H��)���oH )� ����oP0)�����oX@)� ����o`P)�0����oh`)�@����opp)�P����o�� )�`���H��� �������d���H��p����������� H��0������_t��@����H�=��� ��@����G� ���H� n�� �{ �`����'�1�H�=�L 1��!��A�����H�@�� �x �k�����f � �% H��0���D�0��L�����I��x I��H���?������ � H��� I�� � H�{L �01����DžH�����H��(����� ����X�.��H��0�����H�=z� ��������� ��H�c� H������0 � L�-Q� M���c�����H�<� I��H���K�DžH�������f � L���h���D��L�����W�����2��ɐ��L�����L��M��A���z��H���� �8 � H� �� A�>D��H�cr �0���� 1�1����A��� ���T H���� Dž\��� �x �� �x �����v f. � ������ �I��� ��L���褳��1҃�L����D���T�{�����H����l���E1��B���� 1�� ����d���H��� H�� � �@ H�1�� �01����1Ҿ����H��HDž8��� � �F������ ���H�Ϯ� H�� �@H�� �0A����h 1�1��������H��0�����@����8�7�L������� D�������I��� H������"���f. � 1��ھ$@D���/������������ ���8��������B����H�y 1�I��H�E�� �01���DžH������B���� 1������"� 1������F��� M��h ��8���A��D�鋵<���H�� ����[�������� 1�����q���� 1��y�������� 1��h������� 1��W����&���� 1��F������� 1��5����[���� 1��$����j���� 1������]���� 1������ ���� 1������� 1�����!����v���H��0���� �؉�H������DžH������q��̠�� @ ��L�����9��tH������ރ����9���DžH��� �/�� ��f. � � �UH��AVI��H��AUI��ATI��H��dH�%( H�E�1����A��H�E�dH+%( uH��L��L��L��A\1�A]A^]�q�� ���ff. � �� �UH��H��dH�%( H�E�1�H�E�dH+%( u �H��1�����֟��f D � �UH��ATI��H��(dH�%( H�E�1����t+H�E�dH+%( uOL��L�e���D�B�1���� � H��H�u����H�u�A��H�E�dH+%( uL��L�e�1�1�����H��� � � �UH��fv�H��AWAVI��AUI��ATSH��H��HL�(D�fdH�%( H�E�1���� H�zH��H)��E�1���h H� Hǂ` ���H�H� �BX����H�B����H�BI�E B H�B0�Fǂ� ������f��� H�! ��H�B`��� �> �� 1�A�E:u0 � H�U�dH+%( �� H��H[A\A]A^A_]�f D A�FI�U(A��� H��H��L�� t H�H��H�K �tH�@��H��H��E�H���KX��t H�H��H�K(��@t H�H��H�K ��t H�H��H�K��t)H� fHn�@��tHȉ�H�� �fn��f:"�f�C1��'��� � A�� �NH��H9��� L�FA�� �W A��t I� I��H�A��t.I� �}� fHn�tHȉ�H�� �fn��f:"�f�CI��A��t I� I��H�CA��t I� I��H�CA��@t I� I��H�C A�� t I� I��H�C(A�ǀtI� �}� H��H��E�I���CXA�� t I� I��H�C0A��H�E�M�$A���� I�pI�E0I9��� I�8I��A��H��8 �tI�pI9��� M�@L��( �tL�FM9��� H�6H��0 L��M���n I�������� L9�w_��H��M�I��I��L��L9E�rCI�M9�r;H��@ A�� t>I�@I9�r%L��� M� L��H��=uI��L9E�rI�M9�s���F���f D A�� tKI�@I9�rހ}� I�0� H�Ήs\L��L�E��͏���C\L�E�H9E�r�I�pL�M9�r�H��� A�� �� I�@H�E�I9�r�I� L��� H�������� H9��e���H�@H��H�U�A�EZ�� H��I��H�U��}� t=H��t81� D I�x�u�L�E�����L�E��u�I�@H��� �~I��H��H;8r�H�U�H9U���L�E�LE�M9����L��L�E�� ��L�E�H��t(I��� H��t ��� ���� ��$ ���s A�� tjI�PI9������I� I��H��� H��tKI�M`H�U�H��H�M��G�L�� L9E��U���H�U�I�M9��E���H�M�H��� H��� A�� t2I�@I9�����I�0M)�fD�� H���c Hǃ I��A�� @ t M�pM9�����L��L��H���!���M��A�� � tI�@I9������I�0I��H�s`A�� tI�@I9������I�0I��H�s@Hǃ� A�� tWM�pM9��m���I� M��H��� H��t8M�mpL���/�L�� L9E��=���M�M9��1���L��� L�� H�Ch A�� t I� I��H�ChHǃ� A�� tI� I��H��� H�Cp A�� @ t I� I��H�CpH�Cx A�� � t I� I��H�Cx1�A�� ���M�pM9������M�8L9}������K�>I9��w����}� �M L��P 1�L��X ��� � H�FL�FH�B A���������� D H��� L��� H� H��H9E�����I�M9������]���L�FM9���H�>H��@ ������L�FM9�����H�FH��H ��� @ �s\��� ���f D ƃ� L�E��^���H9u������H�<0I9������L�GH�� M9��u���H�H�� H9��m������ ���T���H���� � � H�=z? H��t ����� �%��� D D��L���%������H�E�L�E�賯��H�E�L�E��E���衖���� �UH��H��dH�%( H�E�1�H9�� ��H�U�dH+%( u���e��� D � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H������(��� � � �UH��H��dH�%( H�E�1�H��� H�E�dH+%( u����� � � �UE1�H��H��H��� dH�%( H�E�1�H�H9�t 1�H;�� H� ��A�H9�u�H�E�dH+%( u�D���耕��� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���M���ff. � f�� �UH��ATI��SH��H��dH�%( H�E�1��G��<tL9�u H�E�dH+%( u/H��[A\]�f D H��H���� ��ǃ� A��$� ���˔��f. � �UH��AVI��AUI��ATI��SH��� H��H���L��P���L��X�����t&)�`���)�p���)U�)]�)e�)m�)u�)}�dH�%( H��(���1�A�} �� H��� � L���5�����H�EL�� L��H�����H�����H��0���Dž��� Dž���0 H�� ����?��H��(���dH+%( u5H��� [A\A]A^]� H�� � L��1�貎��A�E ���s���術���� �UH��H��dH�%( H�E�1�H�E�dH+%( u�I��I��H��H�#� L��1�����V���f D � �UH��AWAVI��AUI��ATSH��dH�%( H�E�1��~ �E�� H9�� t'H�U�dH+%( �Y H��[A\A]A^A_]� D E1䃿� ~.H�� H��� � L��H��< H��HD�1�豍��A��L��L�=�C �O���H�Q� � L��H��1�膍��I�] A�H��ucf. � A��� �* L��� ���A�D$�<��� L9�� u�H������L��� L��H��1��"���H�A�H��t�I9�� u�� @ H��L�=�� ���L��� L��H��1�����{ A���� �; t3A�E9M�E H�u�L��H�)N H� �; HD�H��; 1����AĀ{ �3���A�}�� I��0 H�X(H���� H�KL�m�H��; � D H�KL��L��L��1����H�A�H��u����� @ H�(@ � L��1��"���A����f. � H�M�I�uL��H�^�����p��AĀ{ ������R��� � H�u�H� ; L��1�� ���A��a��� H�u�H�; L��1����A��A���螐��ff. � � �U��H��AWM��AVI��AUATSH�� ��d�����L��h���dH�%( H�U�1҃���x���t'H���� H��� ƅK��� u'E1�� D H���g H��� ƅK��� t�I�^I�> I�F I�^ tÉ��lj�E1������ D��|�����`�����A� ��\����ǃ�����X�������<����ƃ� ��D����ǃ�@% �� ��T�����@�����P�����L���� f�M��� A�E+� ��T������� H��9 � L��1��8�����x����|������A @ H��h��� A��M����A ��E I�^ I�FH�[PH��I�^ I�FI9�� H���� L�kL�cM��tA�E+t ��L�����u���d���� L��1�L� #w H��t D��p���A��萉���|�����P�����t)D��p���E��u H��8 � L��1��]����|���E1�M��tA�|$4 L� u ML$M+ $��`������� ��\������� D��X���E���������T�����umM���� A�E+�������x���������H�� � L��1��͈���|������f�H��h���I�u-����H���� I�^ E1���� L��H� 8 L��L����o���|���M���x�����x�����u���� D H�]�L��p���H������� L��1�H��u �7���L��p����|�����|���L�M�M��t%A�T$(� @ ���A�L$(9�t �B��J���v�D��@���D��D���1�L�e�E����E���� M��� H��L��L��p��������|���L��p�����|���H��L��p�����~��L��p����l��� ��K���L�L��1�H��6 � L��p����a���L��p����|����"��� � ��<���1�L��L��L��p�����L��@��腚��L��p����|������� D��|���H�E�dH+%( �� H�Ĩ D��[A\A]A^A_]ÐL��H��L��L��p����{����|���L��p�����|���� ��� H� �� H�E�dH+%( u3H�Ĩ L��� 1�[H� A\A]A^A_]�s��� H� ]� ��b���f�� �UH��AWAVAUI��ATA��L��SH���H��L�udH�%( H�E�1�M��t5H�E�dH+%( �U H��M��D��M��[A\A]A^A_]���f D A�Љ�L� as L��H��p � 1��΅��A��A��uEA���� A��uuA�� uOH�E�dH+%( �� H��D��[A\A]A^A_]�f. � I�M H��4 L��1�� �f���A�뜐H�s(H�{L��H��4 �l��A�� @ D��H�S(H�{L��� ��臘��A��j��� � H��r L��� 1�����D��H�{��Aǃ�A��t M�� H���<���A����� @ L��H���u���A�����踉�� � � �UH��AWI��AVAUI��ATSH��H��� H��(����>dH�%( H�E�1��B��D� I��H���{ H� H��u;L������L�T � 1�� � L������Af�H��3 f � H��� � � PL������L�m6 1�L���D��_AXH��(���L��L��L��H�5�G ��D�K��$���E���� L�K�L��L�Ή����L������ǜ��L����������H��um��� w*���� I�� �h H�9 Jc�H�>�� � ���G A��A���5 H�: 1�Hc�H�>��H�� � H��� � L��PL��5 � 1��S��XZH��(���L��L��L��H�5�C ��D��$���L�KA�M���I L�SM���4 L�S M���� D�K(D�ȃ��� A���, A���� A���x A��� A�� �� A��@�J E���� D�K)D�ȃ��� A��� A���g A���� A���� A�� �B A��@�� D�K(A�� � �� D�K*A��� A���[ A���� A���� A�� �6 A��@� E���� D�K+D�ȃ�� A���T A���� A���� A���. A�� �w A��@�� E��� D�K,D�ȃ��M A���� A���� A���& A���o A�� �� D�K0E���� D�K4E���8 L�K8M���t L�K@M���� L�SHM���� L�KPM���� D�KXE���� LcK\E��� L�K`M���? D�KhE���{ D�KlfE���� D�KpE���� L�KxM���/ �CtA��A���k ��� ��� H�E�dH+%( �7 H�e�D��[A\A]A^A_]� � H� � H���G � � � L��1�L��� � �@������ A�������H�� Jc�H�>�� D ��� � L��A��L�� � 1�A�����L��L��L��H��(���H�5�4 ��A��)��� D �� � L��A��L�f � 1�A�����L��L��L��H��(���H�5b4 ��A��Ct����f. � A��L� L��1�A��� � � �H���L��L��L��H��(���H�5@ ��D�K(A�E���m���A��L�� L��1�A��� � � ���L��L��L��H��(���H�5h1 ��D�K)A�D�ȃ��)���I��L�v L��1�A��� � � ���L��L��L��H��(���H�5�R ��D�K)A�A�����A��L�$ L��1�A��� � � �P���L��L��L��H��(���H�5�t ��D�K)A�A�������A��L�� L��1�A��� � � ���L��L��L��H��(���H�5c ��D�K)A�A���P���A��L�~ L��1�A��� � � ���L��L��L��H��(���H�5)0 ��D�K)A�A������A��L�+ L��1�A��� � � �W���L��L��L��H��(���H�5�/ ��D�K)A�A�� �����A��L�� L��1�A��� � � ����L��L��L��H��(���H�5�y ��D�K)A�A��@�u���A��L��� L��1�A��� � � ���L��L��L��H��(���H�5/1 ��D�K(A�A�� � �1���A��L�0� L��1�A��� � � �\���L��L��L��H��(���H�5@= ��D�K*A�A�����A��L�� L��1�A��� � � � ���L��L��L��H��(���H�5�. ��D�K*A�A�������A��L��� L��1�A��� � � ���L��L��L��H��(���H�5�p ��D�K*A�A���\���A��L�8� L��1�A��� � � �d���L��L��L��H��(���H�5 . ��D�K*A�A������A��L�� L��1�A��� � � ����L��L��L��H��(���H�5�- ��D�K*A�A�� ����A��L��� L��1�A��� � � ���L��L��L��H��(���H�5~- ��D�K*A�A��@�����A��L�?� L��1�A��� � � �k���L��L��L��H��(���H�5D- ��D�K*A�E���8���A��L�� L��1�A��� � � ����L��L��L��H��(���H�5�� ��D�K+A�D�ȃ���I��L��� L��1�A��� � � ����L��L��L��H��(���H�5�, ��D�K+A�A�������A��L�G� L��1�A��� � � �s���L��L��L��H��(���H�5m, ��D�K+A�A���d���A��L�� L��1�A��� � � � ���L��L��L��H��(���H�5&, ��D�K+A�A������A��L��� L��1�A��� � � ����L��L��L��H��(���H�5�+ ��D�K+A�A������A��L�N� L��1�A��� � � �z���L��L��L��H��(���H�5�+ ��D�K+A�A�� �����A��L��� L��1�A��� � � �'���L��L��L��H��(���H�5V+ ��D�K+A�A��@�@���A��L��� L��1�A��� � � ����L��L��L��H��(���H�5 + ��D�K+A�E�������A��L�V� L��1�A��� � � ���L��L��L��H��(���H�5�* ��D�K,A�D�ȃ������I��L�� L��1�A��� � � �.���L��L��L��H��(���H�5V� ��D�K,A�A���k���A��L��� L��1�A��� � � ���L��L��L��H��(���H�5(* ��D�K,A�A���#���A��L�]� L��1�A��� � � ��L��L��L��H��(���H�5�) ��D�K,A�A�����A��L� � L��1�A��� � � �6�L��L��L��H��(���H�5�) ��D�K,A�A�����A��L��� L��1�A��� � � ���L��L��L��H��(���H�5Q) ��D�K,A�A�� �H�A��L�d� L��1�A��� � � ��L��L��L��H��(���H�5e� ��D�K0A�E���� � L��1�L�� � �G�L��L��L��H��(���H�5(� ��D�K4A�E����� � L��1�L��� � ��L��L��L��H��(���H�5�5 ��L�K8A�M����� � L��1�L�5| � ��L��L��L��H��(���H�52( ��L�K@A�M���P� � L��1�L��{ � �l�L��L��L��H��(���H�5�' ��L�SHA�M����1�H��0����* � �H�H��& Dž0��� L��0���H��8���H��' H��H���H��' H��X���H��' H��h���H��' H��x���H��' H������H��' H������H��' H������H��' H������H��' H�����H�\� H�����H�x' H����H�u' H������H�� H�����H�b' H�����H�]' Dž@��� DžP��� Dž`��� Džp��� Dž���� Dž����@ Dž����� Dž���� Dž���� Dž��� Dž�� Dž� Dž ��� Dž��� @ Dž ��� � H��(���H��& H��8���H��& H��H���H��& H��X���H��& Dž0��� Dž@��� DžP��� Dž`��� H��h���D��$���M��H�����L��L�����M�� � Ic$L��t6��M�D$H�߾ H��� H� h- HE�H�.� 1�舝��1�H�H�I��I�|$ u�H�����L��L��L�����D��$���H��(���H�5�% L���L�KPA�M���u� � L��1�L��x � �w�L��L��L��H��(���H�5�% ��D�KXA�E���9� � L��1�L��� � �.�L��L��L��H��(���H�5�% ��LcK\A�E������ � L��1�L��8 � ���L��L��L��H��(���H�5�# ��L�K`A�M������ � L��1�L� x � ��L��L��L��H��(���H�5% ��D�KhA�E������ � L��1�L�� � �S�L��L��L��H��(���H�5�$ ��D�KlA�fE���I�� � L��1�L��� � ��L��L��L��H��(���H�5�$ ��D�KpA�E��� �� � L��1�L��� � ��L��L��L��H��(���H�5X$ ��L�KxA�M������ � L��1�L�7� � �v�L��L��L��H��(���H�5 $ ��A��CtA��A�����A��L��� L��1�� � � �%�L��L��L��H��(���H�5�# ��A��Ct�L�A��L��� L��1�A��� � � ���L��L��L��H��(���H�5�/ ��D�K(A����f�A��L�\� L��1�A��� � � ��L��L��L��H��(���H�53/ ��D�K(A���f�A��L� � L��1�A��� � � �8�L��L��L��H��(���H�5�/ ��D�K(A��:�f�A��L��� L��1�A��� � � ���L��L��L��H��(���H�53/ ��D�K(A����f�A��L�m� L��1�A��� � � ��L��L��L��H��(���H�55$ ��D�K(A��� I��L� � L��1�A��� � � �I�L��L��L��H��(���H�5 ��D�K(A��-� 1�H��0���� D��$����H�H�$| Dž0��� L��0���H��8���� M��H�| H��H���H�%� H��X���H�C� H��h���H�*| Dž@��� DžP��� Dž`��� Džp��� H��x���H�����L��L�����M�� D Ic$L��t6��M�D$H�߾ H�� H� �' HE�H�v� 1��З��1�H�H�I��I�|$ u�L�����L��L��D��$���H�����H��(���H�5q L���A���� � 1�H��0����2 � �H�H��p Dž0��� L��0���H��8���H�U` H��H���H�� H��X���H�� H��h���H�a` H��x���H�b| H������H��� H������H�t_ H������H�o� H������H�;| H�����H�>| H�����H�^ H����H�] H������H�Y H�����H�V H�����H�S Dž@��� DžP��� Dž`��� Džp��� Dž���� Dž����@ Dž����� Dž���� Dž���� Dž��� Dž�� Dž� Dž ��� Dž��� Dž ��� H��(���H�އ H��8���H�� H��H���H�ׇ H��X���H� k H��h���H��� H��x���H�N� H������H�� H������H�Ƈ Dž0��� � Dž@��� @ DžP��� Dž`��� Džp��� Dž���� @ Dž���� � Dž���� H������D��$���M��H�����L��L�����M�� D Ic$L��t6��M�D$H�߾ H�� H� �$ HE�H�n� 1��Ȕ��1�H�H�I��I�|$ u�L�����L��L��D��$���H�����H��(���H�5�) L���A���� � � � L��1�L�y� � ��L��L��L��H��(���H�5y� ��A��v� � � � L��1�L�1� � �p�L��L��L��H��(���H�5W ���$����7� @ I�� ���H� Jc�H�>�� D H�� �� @ H�Z �� @ H�� �� @ H�, �|� @ H�z �l� @ L��L������I���L�����H��I��� H��� L�� PL�� � 1���Y^L���[���1�H�? L��L��H������H���� H���� H�����H� � H�����H�����H��� @�����H��L�H � L��P1�Q� R� ��H�� ��H�� �m���H� �a���H�� �U���H�� �I���H�� �=���H�� �1���H�� �%�H�B ��H�O � �H��� ��H�n ��H�} ���H�� ���H�.� ���H�J� ���H� ��H��� ��H� ��H�� ��H�� ��H�� �}�H�< �q�H�I �e�H�N� �Y�H�b� �M�H�� �A�H�� �5� D H� � �X��� @ � � L��1�L��l � �x���� H� � � ���� ����j�� D � �UH��H��H�dH�%( H�E�1�H��t%�G ��t H9�t8H�U�dH+%( uF�� � H�W1�H��t݀ uH9�t1���f D �G!�G ��� �G!�G ����vi��f D � �UH��AUI��ATI��SH��H��H�wdH�%( H�E�1�H��tL��膩��H�H��ty�C H�sH��tL���i���H�CH��t 1�H�U�dH+%( uWH��[A\A]]�L�CH� T" H�R� � L����c��L��: � H�=Y� �L��������L�CH� �� ��h�� � �UI��H��H��dH�%( H�E�1�H9��� H��H��H��H��tH#�L1�H��H�����H��H��H!�u<H��@L9��� H��u� D H��@I9�vpH��H��H��H#�I9�t�L1����� H�� �0 � f��uH����u��H���u��H���u��H����H���� Hc�H�I9�LG�H�E�dH+%( u4�L��� H��@I9�v�H��H��H��I9�t��o���f�� 1��z����og��ff. � @ � �UH��H��H��dH�%( H�U�1�H��u�o H��@H��H9�s_H�H��t��ugH�� �0 � f��uH������u��H����u��H����u��H����H���� Hc�H�H9�HG�H�U�dH+%( u�� � 1���f��f. � � �UH��H��H��dH�%( H�U�1�H���} 1�E1��f�I��@H��I9�sgL��L#�t�E��ulI�� �0 � fE��uI����E��u��I��A��u��I��A��u��I��A��I���� Hc�L�H9�HG�H�U�dH+%( u�� � 1����e��f. � � �UH��H��H��dH�%( H�U�1�H��u�s H��@H��H9�scH�H���t�H�х�ukH�� �0 � f��uH������u��H����u��H����u��H����H���� Hc�H�H9�HG�H�U�dH+%( u�� � � 1���e��f�� �UH��AWE��AVI��AUATSH��H��X�U�D�E��M�dH�%( H�E�1���o��L��H�E���o��D�H�E�H�E�Ic�L�$� D�M�L��L�e��b���L��H�E��V���L��I���K���H�U�D�M�L�U�D�E�I�ąҋu��� ���� D��fAn�L��fo a� ��fov� fp� ��H��I�L D fo�H��f��f8@�@�H9�u�D�Ƀ�A��t4D��Hc���L� � A�D� �y9�|D���C�D 9�D�C�D E���� A�B�D�}�1�D�J�H�E� �E�A�$�E����� ��H�}�� ;A��1��2 @ E�\�E�A9�AN�E� �E�D9�AO�A�T�H�PI9�tUH��E� 1�D8�����AT� A�T���~�E��t�H�}�D:\;�u�A:L�u�H�}�D�]�D\��D9�~�E�\�D��끐H�}�D}�H�GH9}�t.H��H�E�L�m�M��I���0���L��L�m�L�e�I��f. � H�E�L��E�t��R��L���wR��H�}��nR��H�E�dH+%( uH��XD��[A\A]A^A_]�1��|����b���� �U�� H��AUATL�����I��SH��L��H�� �wH�?dH�%( H�E�1�� ��H��I��L��AUM�L$H�d � Ƅ��� H�9i� �01����XZH�E�dH+%( u H�e�[A\A]]���a�� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u��P8���a��ff. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���ma��ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u���/a��ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u����`��ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u���`��ff. � @ � �UH��ATI��SH��H��� dH�%( H�E�1��3P��I��$� �6A��A��$� I��$� ��~Q1�H�<� �� L���͜��H��I��$� H�<��Y���I��$� A��$� H�� H��I��$� 9��H��t I��$� �_=��I��$� �R=��I��$� �E=��I��$� t$L���R���I��$� H�����IDŽ$� H�E�dH+%( u(H��I�|$`[A\]�Uq�� D H��9��$����n����j_��f. � � �UH��AWAVAUI��ATA��SH��H��HdH�%( H�E�1���5������ A�} ���� H�;f� �8� IcEA�uH��� H�C8�r������� A�u��t��� ���� H�I�uH�{`D���P���E���� A�}��� ���� H�E�dH+%( �� �E�H��H[A\A]A^A_]� � A���0q��� Hcȃ�?��H��� �pI�Hc�躥��H��� H��� A�E ���� ��� ����KH��� � �ɍA?I�H��H�H �H�"e� �8����H��� H�5�- �������� � Lc� L���0���H��� H���� �� L������H��� H���� � L�����H��� H���� � � z����� H�E��������L�m�E1�E1�I���C �U�I��� f��D)�L�I��I�ƨ fn�� ����f8=�f~@E9�� �d���L��J� � 舙��E1�E1�1�M��� H�ƹ" � �g���I�I�E I��� H�H�8��. H�E�E�G�@ ���a���D�E��F�����O���I��� L��L�,�����}�H���>��� ��H�H�E��A@��M��pI�Hc��£���M�H��I���3 �ɍA?� H��I�H��E1�L��L��L�U���H�I �H�E�� L�@�h���L�U�H��uL���K�����f�H���x���E1�E1��" H�ƺ 1��^���H��� H�������8���H�!� � �H��b� �01��z����E�����Hǃ� ���� H��b� L�M�L��1�M�D H�� L�U��01��7���H�}��K���E��������f��+E���� A�E � ����{��<���E�� ���I��H�������H���I��������L�m�D�e�E��A�� L��D���%k����A���{<��9E�u&E��A�E?� D��AI�H��� H��H�H <�A��E9�u�L�m�D�e�����E��������H� H��� H��a� � �01��K����E���������ڸ��H��� �H�ra� � �01�� ����E��������諸��H��� ���蛸��H�$� ��H�1a� H�j� 1��01��״���E������G�����Y��H�w� �Z���H��� �N���H��� �B���f�� �UH��AWAVI��AUI��ATI��SH��(dH�%( H�E�1���1��L��H�E�I�$H�E�H� �� �����A�Dž��� I�T$(M�L$ Ic|$H]�I��L��H!�M)�H��H!�N� I9�t9��H�L��L��Hc�H)�I�M�L$ A�Յ�xkI�T$(IcD$I#D$ I��M+T$ I�T$ L��H�L��L��A�Յ�x;H�E�L��I�D$襟��H�E�dH+%( u.H��(D��[A\A]A^A_]� @ ���t A������� A� ���X�� � �UH��AUI��ATI��SH��H�_� dH�%( H�E�1��C?H�^��pI�Hc�趟��I�E H��t8H�S?I�4$H��H��H�� �!=��1�H�U�dH+%( uH��[A\A]]ø����W��f � � �UH��H��dH�%( H�E�1����� �F�H���������� vL��fo .� H�����H��H�t2 @ �o H��f8 �@�H9�u����ލ ���H��9�t$�ȉ�A���~�B��ȉB��~�BȉBH�E�dH+%( u���2W��f�� �UH��H��dH�%( H�E�1���~_��H����������vC��fo �� H�����H��H�L �o H��f8 �@�H9�u����H��9�t H�H�H�H�E�dH+%( u���V��f. � f�UH��AWAVM��AUI��ATI��SH��H�E L�}H�}�H�}(H�]�M�L�M�fInE���dH�%( H�E�1�H�}�)M��d���H�}����x H���G H�{0����H�E�H��芢��A�$���� ���� �}� �V A�u L���.���I��H��� H�E�A�E I��$� H���i���I��$� H���( �C H�;A��$� �C I��$x A��$� �E�A��$y �T6��H��I��$ M��tL���<6��I��$ H�E�H��tH���#6��I��$` M��t8I�I9�t0I��$� I�OI��$� fo]�H�pI��$� H�H�JA H�U�H��t H�BfHn�L�bfH:"�A$L� H�E�dH+%( � H��HL��[A\A]A^A_]� @ �[���H�E�H��������}� �����L��� ������ � IDŽ$x 1�fA��$� �E�A��$y ��� � I�t$1�L��H��L�� �gA��I�t$8L��H��L�� � �KA��I�t$@L��H��L�� � �/A��� L��H��I��$� L�� �A����� 胾��H�E�����f. � H�}��L�������S��ff. � f�UH��AWAVAUATSH��H� dH�%( H�E�1�H9��� I��I��L�%�� � �C$����wjIc��( L�>��f D �0��H�E�I��H��� H�@�@ �C1H�{A�G I�FM�~M�7I�GL�8��3��I�GH���� A�GH�I9�u�1�H�U�dH+%( �� H��[A\A]A^A_]� � �0��H���� H�@�@ �S1H�{ �P I�VI�FL�0H�PH��@� ��/��H���Z H�@�@ � D �/��H�E�I��H���3 H�@�@ ���� �{/��H��� H�@�@ �s���f��[/��H���� H�@�@ �S1H�{ �P I�VI�FL�0H�PH��@����/��H���� H�@�@ �S1�P I�VI�FH�PL�0H�H�SH�P������.��H���r H�@�@ �S1�P I�VI�FH�PL�0H�H�S�P�g���f��.��H���2 H�@�@ ���f��{.��H��� H�@�@ ����f��[.��H���� H�@�@ �;���f��;.��H�E�I��H���� H�@�@ ��� �.��H���� H�@�@ � ���f. � ��-��H���� H�@�@ ����f���-��H��tfH�@�@ ���f D �-��H�E�I��H��t?H�@�@ � ��� � �-��H��t H�@�@ �g���H�}��-�� D ���%����P���UH��AWI��AVAUATSH�� dH�%( H�E�1�H���Y ��H�����I��I��� F��D������� L��fA9�DG��Z��H�����E�L$� �� �� Mc�L������ Hc�L��L��D�����I�4� X��D�����D�����I���.. A)�f����E9�� �! BƄ%���.BƄ%���.BƄ%�� L�%�X� 1�H� \� H�j� � I�<$��I������ H�E�dH+%( �% H�� [A\A]A^A_]� D Mc�L����L����L�ǹ� L��D������YW��D�����I��D9�����P����f��� D H�E�dH+%( �� H�X� I�Ⱦ H� /� H��� H�8H�� 1�[A\A]A^A_]�-I�� D L�%�W� H� o� H�}� 1�� �! I�<$�H��I�<$1��KM��L�߇ H�V� � ��H��M�����I�<$L��H�A� 1�� �H�������M��ff. � f�� �UH��H��dH�%( H�E�H�A� ��t"9H��� ��t��H�~{ H�%� HD�H�U�dH+%( u!�� � ��H�P{ H��� HD����$M�� @ � �UH��AWA��1�AVAUI��ATI��SL��H��(H�M�dH�%( H�E�1��}������ H���� H�{0�{���I��H���@���A�$���; ���2 L��D����w��I��H���� M��$� L���3����{ H�;I��$� �C AƄ$y A��$� I��$x A��$� �)-��I��$ M��tL���-��I��$ H�E�H��tH���,��I��$` H�E�dH+%( � H��(L��[A\A]A^A_]�f D 1�葶��I��H��� ���L��D���w��I��H���� M��$� L���^���AƄ$y I��$� 1�fA��$� 1�IDŽ$x �6��� � I�t$1�L��H��L�� �8��I�t$8L��H��L� � �s8��I�t$@L��H��L� � �W8��� L��H��I��$� L�� �88���Y��� 1�詵��I��� ����L��E1���C��������J��ff. � � �UH��AWAVAUATSH��H��XH�}��u�H�U�dH�%( H�E�1��U��H�E� H�D�����H�E�H��R� L�`@ � �E�M�|$��E� D M�7M��t-L���pU��I��9�~H�}�Hc�L���*�����AD�I��M9�u˅�:H�E�H�E�I��@H��u����H�U�dH+%( �� H��X[A\A]A^A_]�H�E�Hc�L�lL9m�w'H�]�H�E�H��|��A��1�E��t�H�U�H�� H �H�eS� �E� �����H��@H�E�I��f D M�|$� M�7M��t0L���T��9�~Hc�L��L��H�E��R���H�M���D�I��M9�uȅ��� �E��E�I��@��u�H�aW� �E� �����H��@H�E� D H�E�L�x�M�'M��t-L��� T��I��9�~Hc�L��L���ۡ����AD�I��L9}�u˅��� H�E�@�}��� �E� 룋u��}����������Hc�M�t L9u�wD�u�A��D u�Ic�H�E����f�H��V� �E� �����L�x@f � M�o� @ M�e M��t0L���gS��9�~Hc�L��L��H�E��!���H�M���D�I��M9�uDž�� I��@�}��o����E� �Hc�M�l L9m�w#1�D�u� E�A��A �Ic�H�E�����E������E� ����� H�E�L�x� � I�7H��t2H��H�u��R��I��9�~H�u�Hc�L���v�����AD�I��L9}�uƅ�@�E��E�H�E�@��u��E� 1��u���������A��A��D u�A �Ic�H�E��W����]��}����e������ ������뾋E��������G��f D � �UH��H��H�0dH�%( H�E�1�H��t$H�6贋������H�U�dH+%( u ��f D 1����F��ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ ��jF��f. � � �UH��H��dH�%( H�E�1��:�� H�E�dH+%( u���(F�� � � �U� H��AWAVL��@���I��AUL��E1�ATA��SH�� H��0���dH�%( H�E�1��H�Dž@��� HDžH��� ��� L����u��L���Y���L��H��8�������A�vL����p��L��8���H��H���� A�FL��L��� ����H��0���ƃy H��� 1�f��� Hǃx Hǃ H��tH�AfHn�H�YfH:"�H�L��� >��D��h A��A��v+1�H�U�dH+%( uqH�Ĩ [A\A]A^A_]� � H��P �4��H�=� �%��H��P 1�� D H�=�@ �l9��I������ @ L���=��L���=������tD�� @ � �UH��ATSH��H� dH�%( H�E�1�H9�t:I��H��H��� ��H�� �!��L�� H�E�dH+%( u@H��[A\]Ð��� ��u�H��M� �) � H�=� H��v����Ԡ� ���C�� D � �UH��AUI��ATSH��H� dH�%( H�E�1�H9��� I��1��f. � H�L9�t<H�� u�L���uOH�� H��tWH�I9�tH�� t1H�� L9�uĄ�t@1�H�U�dH+%( u9H��[A\A]]� @ L��� $��H�� H��u����� D L���2����B��f � � �Uf�H��AWAVL�}�I��AUI��H��x���ATSH��L��H��hdH�%( H�E�1�)E�)E��E� )E�)E��u\��A�ą�u}H��x���M���� L���z��H��x���L��I����e��H��x���L��A���I��H��x���L���.��H��x����O��E��u!H�E�H�H9�tH� H�@H�ZH�H�H�AH�}��x ��H�E�dH+%( u5H��hD��[A\A]A^A_]� � L��踝��H��x���L���)e��A����A��ff. � @ � �UH��H��dH�%( H�E���� +�� H�U�dH+%( u���uA�� D � �UH��AVI��AUI��ATI��SH��dH�%( H�E�H��� H9��� ��� I��$� L9�t4��� 9�tE��)�H�U�dH+%( � H��[A\A]A^]�f D A��$� �� A��$� 9�u�I��$( I��( 衅����u�H�E�dH+%( �� H��L��L��[A\A]A^]�� ��� �L����?�tnH���t����tbI��$� A� I9�ufA��$� ~A��$� 9��-���� D A�>�t L���bt����u>A��$� 9������\���f � I��$� A��� I9�t���� �� @ A�����?��f D � �Uf�H��AWAVAUL�m�ATfIn�I��SH�� H��8���D��4���dH�%( H�E�1��G)E�L��H�M��M�E�1�D��)E���)E���f�E�H��x���H���E� H�U��E�H��P���)E��&Y����H������� H��x���L���9w��H��x���L��I���wb��H��x���L�牅H������@F��H��x���L���a+��H��x����K��L�e���u M9��� Džx�������M9��H DžL��� E1��f�E��$� M�$$M9�� A��L��谭��L��H��`���衭��L��H���V���H��H���� H�H��h����!����u H���)����t.H���#���I��H���� L���!������ I�H��h���H��h����� ��I��$( H���A A�^L9�`����?�����L���E��$� ��x�����+���A��$� � ���L����q����� ���A��$� M�$$��x���M9������H��P���H����L���S@��L�u�M9��/ E1�1�L��@���E1�L��ƅh��� M��A��ƅ`��� I���. L��L���=���M�?L;�@����� ��`���M��D��P���L��1��3�����x����I��( H��X���tL��H��P���� q��H��P�������h���� E9�� E��� ALJ� E�M��MD���h���A�EM��� ��P���I��( M9�t���� ��`��� �� �X�������`���MD�ME�EÉ�L9�X���� ���M�?L;�@�������L��@���L�e�1�M9�t% L���H���1�L9�M�$$��� �M9�u�9�L����� �h���t��4��� t �}� �S H��8���L���{l����H�����uH��8���H�@ƀ� H�E�dH+%( �� ��H���H�Ĩ [A\A]A^A_]� @ 1��y���I��H���F������ �S���L�}�M9�u�E���f�M�?M9��7���L9�t�L���g���H9�u�L������H��H��t2H��H��X����s ��H��X�����u�H�H��h������f � 1����H��H��t�� � �ӎ��H��H���m���L���(��H�Z� � H��H��A� �01�萕����� M���>���L�e�����H��A� H�� 1��01��^������H��P���H�����L���3=��L�u�DžL��� M9������]���ƅh��� 1��+���DžH�������� �� ���b���H��C� �$ � H�=9� H�董���떁 �3�����9��ff. � f�� �UfHn���H��H��dH�%( H�E�1�H�E�dH+%( u���9�� � �UH��AUATSH��L�'dH�%( H�E�1�I� $L9�t;I���I�|$����I�|$ ����I�$I�D$L��I��H�BH��)��H�M9�u�H�E�dH+%( u H��[A\A]]��9��f. � � �UH��AVI��AUI��ATL�e�L��H��(dH�%( H�E�1��}���H��1�L��j E1�A� L��L��� ���L��A��XZ��)��H�E�dH+%( uH�e�D��A\A]A^]��8��ff. � � �UfHn�fH:"�H��AVI��AUATI��SH�� dH�%( H�E�1�)M�H���� H��H���� �( A���v��H��tIH�foU�D�hfHn�PfH:"�H�B H�H�E�dH+%( �� H�� [A\A]A^]� H��>� M��L�p� L��ME�H�y� 1��01�莒��L���f'��H�E�dH+%( u9H�� L��[A\A]A^]�C'�� H�!A� �2 � H�=� H�����Y7��f � UH��AWAVAUATH�� H� $ H�� H� $ H��dH�%( H�E�1�H��tlI����L�-�� E���H���t�� L�-� H��� LE�L�����I��H��L��� �,���L�����L��I�����L��D��L��H���HH��H�E�dH+%( uH�� A\A]A^A_]��6�� UH��I��H��AWAVL�}�M��AUI��fIn�ATI����SH��XH�}�H-L�E�H�}���L����dH�%( H�U�1ҋPL�]�)M��r�pL������L�]�H= �H���� M��tIfo]�L��L��)]��F����� H�E�L9�t$H��� H�M�H��� H�pH��� H�H�JI�D$fIn�I�\$fH:"�H�1�H�U�dH+%( u<H��X[A\A]A^A_]� D H�]�H�}���L��L��E�D�C�����E�뼸���C5�� UH��AWAVI��AUI��ATSH��XH�EH�}�H��H�u�H�5�� L�E�L�M�H�E�dH�%( H�E�1���R��H���" L����j��H�E�H���� H����T��I��H���o �E� H� �� L����T��H��� �x.L�xuA� tހx.uA�.uA� t�f. � H��L���Ey����t�H�5p L���2y����t�L��L��賈����t�H���u�L�E�L��L�M�L��H�u�H�}��E����ZYA�����\���H�}�D�E��_k��L����P��D�E�H�E�dH+%( �� H�e�D��[A\A]A^A_]�f D H�E�dH+%( �� H�E�L�M�L��L��L�E�H�u�H�EH�}�H�e�[A\A]A^A_]���� @ �E���u^H�E�H�}�L��L�� D�@� ���A������F���H�}��j���đ��H�]�H�}�L��0L��D�C����A������-����3��E1����� � �UA�ɉ�A��H��AWAVAUATI��S��H��XH�}�H�u�H�M�dH�%( H�U�1�f�M�D�M��� �� I�<$I9��� A��1Ʉ�D������E��E�ΈE�D��A�߃��M��E�H�<;� �E�� ���E�� E�A��@A��A��A���E����E����E����E����E����E� D ���X �}� �� D�U��u�1Ҹ E��� E��� A��1�����A��E��������l �A��@��D ��D � ЋW8%p ��� ЉG8E��t$�����Dڀ��m ��%����� ЉG8�}� tƇw �}� t�O8��}� t LJp �}� �� H9�� � E��tƇ| E��t^Ƈ H�?I9������1�H�U�dH+%( �i H��X[A\A]A^A_]� � E���� ��E1�1���f. � H�?I9�t���������U�D�U����}� tf�u�1���� @ �}� �W���H9�� �J����O8�A����E�E1ҋu�<҃�<����d��� � E1�� �f���f D 1�� �=��� @ �O8�}� ����O8������ ��H�}�� H�C� H��1���w���� ������� H�E�H�U�1ɋpH�E�H�x�A��������H�=թ ���1�H��H�E��pH�E�H�x�WA���������/�� � � �U��A���H��AWAVAUATSH��H��XH�}�H�;H�U���H�u�H�M�dH� %( H�M�1�f�U��E�H9��� A�lj�H��7� A��A����D�e�A�ƈ]���E���A��A���]�D����E��]�D����]�D����]�D����]�D����]�D��� �]�D���@�]�� � D�G8�O:E��D����A��A����A��@��A������D�ʃ��� �D �E��D��Eˋ�l E���� E���� E���� D�E�1�A� E��� ���� E��� @��1���E��E��@����A���ɉ�l A��D ��D ��� � ȋO8%p ��� ȉG8E��t$�����Dڀ��� ��%����� ЉG8�}� tƇw �}� t�O8��}� t LJp �}� �� H9�� �@ �}� tƇ{ �}� tƇ| �}� t`Ƈ H�?H9}������1�H�U�dH+%( �c H��X[A\A]A^A_]�E�������H � 1�� ����f D H�?H9}��3����f � �}� �^���H9�� �Q����O8�H���E��D�DDÅ�u�}� D�E��tVE1�E1�1��}� EE��M�����}� �B���E��u>E1�� A� �*���f D E1�1�E��AE��2��� � E1ɀ}� �����E1���� �O8�}� ������O8��������H�}�� H�C� H��1���s���� ������ H�E�H�U�1ɋpH�E�H�x�=����������+��1����� �UH��AUI��ATI��SH��H� dH�%( H�E�1�H9�t2H�S H�sL��{���H�I9�tH�(5� � H�0��r���ϐH�E�dH+%( u H��[A\A]]��Q+���� �UH��AUATSH��H� dH�%( H�E�1�H9�t@I��I���H�I9�tH�{L���l=��H��t� H�U�dH+%( uH��[A\A]]�1�����*��ff. � @ � �UH��AVI��AUL�m�ATH��(L�gL��dH�%( H�E�1��<���I�$H��L��I�T$j A� E1�H�8L�����ZYA�ą�u-L�����H�E�dH+%( uCH�e�D��A\A]A^]� � L��L������+ H��3� � H�=5� H�襓����*��ff. � � �UH��AUATSH��8H�_dH�%( H�E�1�L�+I�} tR�m ��A�ą�u&H�E�dH+%( �� H��8D��[A\A]]� D H�H�8�%*��H�H� ��f � �U�H�u�H�}�� ��H�}�H�u�I�E H��U�H�8 u�H��2� �# � H�=0� A��H��Ē���i����*)��f. � � �UH��AWAVAUATSH��dH�%( H�E�H�GL�(A�U���+ I�]I��L�}�L�5�d f � �E� H��� 1��{u� �C9G�� �_k��H��H��u�Eą�t0L��H���{������ H�[L9�t ��� t�1�� � H��H L���Ѣ����tи����H�U�dH+%( �� H��[A\A]A^A_]�f D L��L��H�5�� 1��< ���p��� � L��H����X�����p���H��1� �( � H�=�� H��]���������{��� �E� H�Z1� �B � H�= � H��)���������G����'��f. � � �UH��AUATSH��XdH�%( H�E�H�GL�(A�E��~gI�]L�e��Rf � 軗���@ L��L�s� A���@ 1�� �h���L��H����W����xeH�[L9�tX��� uOH��t�{t�H��0� �; � H�=�� H��\��������H�U�dH+%( u;H��X[A\A]]� D 1���H�E0� �( � H�=<� H������������x&�� � � �UH��H��dH�%( H�E�1��G$����H�U�dH+%( u�����4&�� @ � �Uf�H��AWI��AVE��AUI��ATI��S��H��XH�MdH�%( H�E�1�H�E� )E�)E�)E�H���� 1�M��tA�Q1�H��t�Afnʿ8 f:"�f�M��kt��H���� �]�H�]�fHn�L�}�foU���H�]�fo]�D�u�H�U�PH�P0L�hI�$X 1�H�U�dH+%( uMH��X[A\A]A^A_]ÐH�=� ��w ��H�[O H�<�H�M�L�M����H�M�L�M�I���1�������$��ff. � � �Uf�H��AVI��1�AUA��ATI��SH��H��PdH�%( H�E�1�H�E� )E�)E�M��tA�P1�M��tA�Afnʿ8 f:"�f�M��?s��H��tbH�M�fHn�H�U�H�L�u�foU����E� D�m�H�M�fo]�PH�P0L�`X 1�H�U�dH+%( uH��P[A\A]A^]ø���� $��ff. � �� �UH��AVI��AUA��ATI��H�=�� SL��H��dH�%( H�E�1���w ��H��M H�<����H��H�E�dH+%( u H��I��M��D��[L��1�A\A]A^]�3#���~#��ff. � � �UH��AVAUATI��SH��H��@�o�oVdH�%( H�E�1��o^ H�F0H�~)M�H�E�)U��E� )]�H��t����H�E�H���� D�k L�sE���� L������H��H���� �8 �q��H���� foe�fom�fHn�H�U���`H�P0h �@1 A��u/H�XI�$1�H�U�dH+%( u~H��@[A\A]A^]�f � H���(������̐�8 �q��H��t?fo}�fHn�H�U�I�$��xfo}�H�P0L�p�@1 x 1��H�}�������s����"�� � �UH��ATI��H��dH�%( H�E�1��G ��u)I�|$�?���H�E�dH+%( uL��L�e���s�� H��������!��� �UfHn���H��H��dH�%( H�E�1�H�E�dH+%( u���c!�� � �UH��AUI��ATSH��H�?dH�%( H�E�1�H� I9�t,f�H�GfHn�I����H�CH���0��H��H�M9�u�H�E�dH+%( u H��[A\A]]��� �� � � �UH��ATH��dH�%( H�E�1�H��t.I���vM��H�E�dH+%( u,L��L�e���Z��f. � H�E�dH+%( uL�e����v ��f D � �UH��AWAVAUATSH��dH�%( H�E�1�H��� L�?H��I��L�-�M L�5� L9��� A�G ��uhA�2 I�W�� L��L���Q����x"M�?L9��� �, L���G����y� D H�U�dH+%( �� H��[A\A]A^A_]�f D ��u�I�WH��tR1�H�5 C L���Q����x�I�WL��L��1��|Q���y��� � I�OL��L��1��_Q���\���f. � A�G$��w�H� pI H���f. � 1��Q����$ �� @ � �UH��AWAVL������AUATL�%2I S1�H��x H��`���D�=�{� dH�%( H�E�1�ƅ���� E��u�! f � H��H��tv�~ � M�,�H��s�M��t�A�} <t�L���)��L��H��h����)��H��h���H�DH=C w0E���� �D L��L��H���X��E1�H��u�f. � H��`��� � H��`���1�H��x���M��H� � � ��e����� H��x���H�U�dH+%( �� H��x [A\A]A^A_]�f. � �D I�<H�5WM H)Ѻ �#5���G���f D A� �'�D L��L��E1���W��I��H��H L9��9���M�<$M��t�A�?<t�L���(��L��H���w(��H�DH=C ����E��u��D I�< � H)�H�5�L �4���f�1�L��H��x���� H�� ��d���������1������ ��ff. � @ UH��AUATI��SH��H��dH�%( H�E�1��F$���B H� C� ��Hc�H�>�� � �N ���� H�=�� M��tY�\����s,1�L��H��� .��A���H�E�dH+%( �F H��D��[A\A]]� D �~ t2H�=a� M��u�f D A����D�^ E��u�H�VH�W � E1��=�x� t���w �~ � H��r�M��t�H�F H�}о H� �1�H�� �c����x�H�U�1ɾ����L���N-��� @ �~ �d���L�FA�8n�h H�wHL���T������t �C$���h���H�=�� �D���1ɾ����L��H����,��A������ � �V ������������H9V� ���H�=�� ���f. � D�V E���v���H�VH�W8���f D �v ���X����{����H�=3� �N��� � �~ ���0���H�~�������D�F E������H�VH��� ��� D�N E�������H�VH�W@�n���f D 1�� $��H�=A� I�ŋC$��w H��D H�<��'����s(L��L��H����+��A������� A�xo�����A�x � ����}������H�=E� �{���ff. � �UH��AWAVAUL��@���ATL��0���SfIn���H��� H��(���L��L�uH������ʹ H�� ���dH�%( H�E�1�)�0����H���@���L��H���E��t��� ��� M���$ H��(���I� L�xI9�u�0 � H�I9�t L��H��L���J�����t�A���� L��L���m������ I�H��I9�u� D H�I9��� �z$u�L�B� � H� I9��� �x$u�L�Hj H��(���L�� j H�� ���ATH����������H�� L��H��E�A����8B��H�E�dH+%( uYH�e�D��[A\A]A^A_]� � I�� M �L��H���M������E1�E1��t���f D E1��\���E1��^���A���� ��ff. � � �UH��AWAVI��AUA��ATI��SH��H��(L�E�dH�%( H�E�1�E��to�J���E���tc�E� E1��=f�L��L�������u%H��E�G�u�D��L��I��L��L�����ZY��uL�E��E�L���]k��I��H��u��}� t1��+ D��� [��H���u�L��L��H��I��E1�D���B���^_H�U�dH+%( uH�e�[A\A]A^A_]�� ��ff. � f�� �UI��H�ʹ H��AWAVL��0���AUfIn�L��@���AT��M��SH�� H��(���L��H�� ���dH�%( H�E�1�)�0����H�L��x���H���� ����� <w�� <xt:A���<r�� H�E�dH+%( �K H�e�D��[A\A]A^A_]� � � �J��tN��w�� ��x�� A�����ru���� ���R��t ��w�� ��x�� ��rur�un����t���M��trf�L�E�Dž@��� HDžP��� M��trH��(���I� $L�xI9�u� f � H�I9��� L��H��L�������t�A������� � A� ��u��P ��I���x��� � E1�j H��(���E1�L��j H�� ���� AVH��j 胾��H�� H���� E1����f D L��L���M������� I�$I9�u�f. � H� I9�t��x$u�L�@�|���f � � �s���M��� Džt��� LD���� � �K���f D ���������e��� � �������M������������t���M�������a��������������t���M��������A���A���������UH��AVI��AUI��ATI��SH��dH�%( H�E؋F$��t;���� ��t\��tWH�E�dH+%( �f H��[A\A]A^]��� D �?�aW��H��H��� H��� M����u9A�D$$ A�D$21�H�U�dH+%( � H��[A\A]A^]� � I�t$H���P����u�A� H�E�dH+%( �� �sI�|$H��I�V[A\A]A^]��a�� � �?�V��H��H��t^I�t$H���4P����t A�D$$ 1�A�D$2�R���f. � I�D$A� I�F��D�����)����CH�� I F����A�1�H�}�H��� � �9Z����xA�t$(H�U�1�L����#���������C�� UH��AWAVI��AUL��@���ATSH��H��8 H�����H�WH������D������dH�%( H�E�1�H����H������fHn�H������H��� ��ƅ��� �8)����� 1�� L���H�I�F(H��tL��L����A�F��@���H���* H;�! L���L���B ��L�;L9��] H�� ���L������M��I��H���1 D H�� ���H������H������L� H�HH�M�m M9�� L��H�������t�A��H�E�dH+%( �� H�e�D��[A\A]A^A_]� D 1�L���V��A�~ tH��t H;� I�H�5�� L��1��B��L��H��肀���/ L���58��H�6� H��P���� H� � H�81��q ��L���it����� @ ������j E1�E1�H�����H������� L��Pj H��AV蝹��H�� H��E�A�������f � L������L���H� �� M9��� L�������f � M�?M9�twA�$u�I�wL���%M��I����q �$�H����I�G�#n��� 1�� I�GH�x�9P��I�I���=���H�fq M�oA�G2 I�G M�?M9�u�H�����L���L������H�XM9�u �1�M�?M9�t(H��L��L���*�����t�L����;��A���� ��� L������H�����L��L��H�� ���� \����u�H� � �8�� ����� t#H�����L���H�XM9��T � H������L��������� I�~( �� L���M9��� 1�� f. � ��H�����HD�M�?M9�t2A�G$��u�I�wL���Vi����u�I�wL�����M�?H �M9�u� H��tE�( �i�H���� H�@H������H�����@ H�����@ H�H�HH�H�XH�����L��L��L��H�H�L��A� ��> H���������L9��� H���f D H�L9��� �z$u�L�J� H� L9��� �x$u�L�@j H�����L��QH������� ������H��AVD������詶��H�� H��H���� H�� D������tƀ} H��� H��� H9�u�9 f � H� H9��$ �x u��@��v L��D������9��H��P �y���H�� ����������D�����H��P 1�������������H f��t �k��� D M�?M9������H��L��L���V�����t��'��� D ��I�GA�G2I�G I�GI�G �A����L�� ���1�L�����L��L����{��H��� I�H�[� L��0���� H�81�����L����o����E1� D E1��V���1�����f � E1��4���I�H�5'� L��1��=�����L���G8��A���r���H�������05���E����f ��f D � �UH��AWAVAUATI��SL��H�� H�� ���H���H�����dH�%( H�E�1�H��0���fHn�H�������)� ���M���W I� I9��K H���f D H�H9��L �z$u�H�R� � H� H9�� �x$u�H�@H����H��HD����E1�E1�L��@���H������ @ L���8M��I��H���� fo� ���L��L��)�0��������u�H�����L���G������ A�F �������t�1�� L���H�H�����H��H���Dž@��� A�v��X������ H���� j L����� L��L������H���j �����H�� ���AV�$���H�� H���� H������[3��L��D������KL��I��H������ � A�������. D L���y��H��L��L��H�� ���D�������������H�U�dH+%( �� H�e�[A\A]A^A_]� D L�;I�D$L9�tBL����M��I��� @ M�$$L9�t L��L��L������t����f D L����H�����H���������������i��� � 1�HDž�� ���f D 1������|��ff. � �� �UH��AWAVAUI��ATL�e�SL��H��H��hH�u�H��x���L�E�dH�%( H�E�1�H� ����H��t_L�;L9�tWL�u�� �H�E�H�U�H�E�L� H�PH�M�?L9�t2L��L���y����t�H�U�dH+%( �# H�e�[A\A]A^A_]ÐH�}���H�E�H��H���` H��L�M�� 1�j H�}�A� �w��ZY���- H�E�H�U�� H�E�L� H�PH�� V��fHn�H�E���H��� 1�E1� � L����I��I��H���� L��L���i����u�H�u�L���iD����t�L���Mw��H�u�L��L��D��L�����u�L�}�1���L���R ��L��L���v��H�� � M�H�X� L�M�H�M�� �01��a��L���j��L���PI��I��H���`��� @ A�}, uYL���13����t6H��x���H�M�H�1��u��� � H�}���L���2��H�E� H�}����������A��� @ �Kw��H�u�L��L��H��A� ����u�L�m�1�L���q ��L��L����u��H� � L�E�H��� H�M�� �01��`��L���i��L���r2���@������ � � �UH��AWAVI��AUI��ATI��SH��� H��(L�E�dH�%( H�E�1��"T��I�E H���� fHn�L���� ���H��H��tI�u E1�L��H�������� �{, �% �E� E1� L���G��I��H��tXL��H���=����u�L��L���C����t�L���"u��I�u L��L��D��H���|��u��C9L���E��hG��I��H��u��E���t)1�H�U�dH+%( �� H��([A\A]A^A_]� D L�����L�E�L��L��L��H���N����t�1�H�}�L�� H�� �L����xhL�}�H�=� ��H�{L��H��H�E��p���L���s�����b���f � �u��I�u E1�L��H��H�����������0���H�E� ����������� �UH��AWAVAUATM��SL��H��� H�EH�� ���H�����H��8���H��0���H��(���dH�%( H�E�1�M���� M�1M9��� L��@���E�~$A��w>A�� wpM���� A����H�E�dH+%( �G H�e�D��[A\A]A^A_]� A�G�v/M��t�H�=�~ ��I��A���P H�=�� �O D L��L��L�������u�M�6L9��b���H��8���H�5`� �o ��H���> �! ��I��H���| L�=h^ f D L���"��H��� �x.L�puA�~ tހx.uA�~.u A�~ t�f�L��L���G����t�H�5�� L����F����t�H�5�� L����F����t�H��8���L���\V����t�H����(���M��L��H��0���I��H�����H�� ����{��A��XZE���E���L��D��8����~ ��D��8����r���f�H�=I} �d�I��H��+ J�<��Q�A�v(L��L��H������3���f. � E1�� H�E�dH+%( usH��(���H��0���I��M��H��8���H�����H�EH�� ���H�e�[A\A]A^A_]����t_��H��(���H��8���L��0D�AH��0������A��������� ���� �UH��AWAVAUATSH�� H��p���H�=�� H��h���dH�%( H�E�1���}��� H��I��1�� }��HDž���� ���� L��A��1��;��H�������\��Hc�L�4� �� � D A�} u4���H��I9�tsH������H�<HDž���� �uր.L�ot�A�} .uA�}.t� L��D��1���/����|�����ysH������H�<H���o�I9�u�f. � H�������T�D��� ���H�E�dH+%( � H�e�[A\A]A^A_]�f. � A�} �4����q���L�Y� 1�L��D��H������E1���Hc�H� � ���� L��H���I��D��x���L��`���H��X���� f D �{ u-��I��M9��0 H������J�< �u݀.H�_t̀;.u�{.u �{ t� @ I�ٹ � 1�L������L�u� � L����w����|���1�L��1��t.���Dž��� � L��L��E1�H��@�����L��P���M��A���. @ L�@H� ��xT���0�� �� K�4�E1�L�|p�L��H9�uѺ L����b7��H��~ I�L��L�@H� ��y�f. � L��P������b���H������J�< I���~�M9����� D D��x���L��`���H��X�����|���� ���H�������D���� � H� �� H�Ry 1�1��3�?X����[���8�c8���3L��1�I��H��� 1��X�����f D D���M��H��@���L��P������;�����H��� 1�SL��H���� L��L�_� � �1v��M���& 1�H������� �& L��� H��P����v��H��P���1�1�H��� E1�E1�L��H�<$H��h���j j PH��p���j �PH������H��0J�< �v����c��� � �UH��AWAVAUATSH��X H������1�H������1�dH�%( H�E�1����H���� � I���<)��H������H���� L�`L�=� M���� � I�|$1��t3��H������H��tnL�pH��H������H������I9�tG D M�N A�t$M��H��A�v� � 1�� ��t��XH��ZL����M�6L;�����u�H���������L���Q��I��H���f���H������E1��W.��M�eM���� �u D M��H����o��I��H��t<I�L$I��I��1�H������H�� � �B����y HDž���� L����H������H������H�@H���� H��H�� E1�1�j E1�H������j j R1�j ��H������H��0�?�L����P��I��H���� I�|$�@ 1�����HDž���� H��t� H�XM��tM�|$L��L���?��������L���nP��I��H���� L�x�@ L�����H��t|� I�vI�|$H��������>��H���������@M�t$�������� � I�L$� ���f D H�E�dH+%( �� H�e�L��[A\A]A^A_]�,�� � M�t$L��L���P>�����K������ M�t$���H�E�dH+%( ujH�h � H�Qu � �0H�e�1�[A\A]A^A_]�S���W��H�U�dH+%( u,�H�( � H��� � �0H�e�1�[A\A]A^A_]�S������ � � �UA��� E��H��AVE1�AUL��P���ATL��H�� dH�%( H�E�1��H�1�D��P���H��X���ƅx����]��H��tBL��1�I��A� �#��I��H��t 1�L��H���g��x;A� L���E�L����H�E�dH+%( uIH�Ę D��A\A]A^]� @ A�M8 1�L��L�����y�A�M:L��1�L��� ��A��A�� ������ �UH��AWE1�AVAUATSH�� H�����H�����dH�%( H�E�1� � L���xK��I��H��tCA� u�1�A�t�E1�D�����^����uOA��A��u����u�L���5K��I��H��u�H�E�dH+%( � H�e�1�[A\A]A^A_]�f � H������E1�L�� ���H����H��@���H����D��D����A�@ L���$I��A�wH����L���E������ H������� � ����toH���� � 1�ATM��� L�© H������o��H��� E1�H�$ j L����L��H�5H� j H�����PH�����j I��PH��0A������A� �6�������ff. � � �UH��AWL�=Z� AVL�5V� AUI��ATI��SH� T" H��dH�%( H�E�1�H��H�KL�CE1�j 1�L��L��j H��j AVj A�UH�A" H��0H9�u�H�E�dH+%( uH�e�[A\A]A^A_]��u��� D � �UH��AWI��AVA��AUATSH��1�H�� H��X���1���L���D��P���dH�%( H�E�1�� ��H���� I�ċ�P���E1�E������ H��@���L��I���T H��� L��`����d PL��L�;� �d 1�L��P���� n��H��P���XL��Z���H��I��I9�t9I�? t�H��D���~�����t�I�GM��8 u�L��L��H��I���{��I9�u�H��@�����L���M�l$L�=�� H��P���M��uY� @ H��� I�ME1�H��P���H�� j L�@j j �4�j H��X���1�1�H��PL��H��0�@J��I��H��t@M�uL��L���9��H��u�H��P���H��E1�E1�H�l j j j �4�L��j � @ H�E�dH+%( uRH�e�L��[A\A]A^A_]�&�� H�E�dH+%( u*H��� H��o � �0H�e�1�[A\A]A^A_]�'N���B�f�� �U1�A� H��AUI��ATI��H��H� � dH�%( H�E�1����� L��L��H� �� A� ����L��L�����L��L���4��L��L���)h��H��E1�E1�H�6� j 1�1�j H� "� L��j Pj A�T$L��L��H��0�M��H��E1�E1�H�)� j 1�1�j H� � L��j Pj A�T$L��L��H��0�!E��L��L���v[��H�E�dH+%( uH�e�L��L��A\A]]�S��� �f. � @ � �UH��ATH�� H� $ H�� � L�ɥ � dH�%( H�E�1�H��L����I��VL�� � k��X1�1�ZL���Ln����x(���1�1�H�U�dH+%( uL�e���f. � ������t� @ � �UH��AVAUATSH��H��dH�%( H�E�1��f���H�x�?��H���� I���L��u�, D H���H�����t<:u�H���/H�����u��/id L��E1���&��I��H��t H���8@��A��L����L����H�E�dH+%( uH��D��[A\A]A^]�E1�����f. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ ��Z�f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1��� �ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1�����ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u �H��� ��� � � �UH��AUA��ATI��H�5ɉ L��H��dH�%( H�E�1��<4������ H�5�� L���%4������ H�5�� L���4������ H�5� L���3������ H�5� L����3������ H�5F� L����3������ H�5� L���3������ H�5.� L���3������ H�5�� L���3����uMD����Y���f D D���X�H��t0H�U�dH+%( �� H��A\A]]�f D D����9��H��u�H�f ��f. � D���XB���f D D������f D D�����f D D���T���{��� D�������k��� D���h����[������ff. � � �UI��H��Hc�H��H��L�OdH�%( H�E�1���?wzL�� ��L��H���u_I��s`��t 1�1ɐL��H�����9�u�Hc�H��H�GI��L�� H�H�D�I� 1�H�U�dH+%( u��f � H�D��ڸ����� �ff. � f�� �UH�5o� H��ATI��H��dH�%( H�E�1���1������ H�5!� L���1����� H�5� L���1�����& H�5� L���1������ H�5� L���h1����� H�5>� L���Q1�����! H�5J� L���:1�����J H�5�� L���#1�����S H�5: L��� 1������ H�E� 1�L��H��h �01���F��H�E�dH+%( �& L�e�1��� D H�E�dH+%( � L�e����?�� H�E�dH+%( �� L�e����� H�E�dH+%( �� L�e���{�� H�E�dH+%( �� L�e���[�� H�E�dH+%( �� L�e���+��� H�E�dH+%( ujL�e������ � H�E�dH+%( uJL�e���o�� � H�E�dH+%( u*L�e���o�� � H�E�dH+%( u L�e���o�����f. � � �UH�5 � H��ATI��H��dH�%( H�E�1��t/������ H�5ф L���]/����� H�5�� L���F/�����& H�5Ƅ L���//������ H�5�� L���/����� H�5� L���/�����! H�5�� L����.�����J H�5P� L����.�����S H�5�| L���.������ H��� 1�L��H�qf �01��D��H�E�dH+%( �& L�e�1��� D H�E�dH+%( � L�e����� H�E�dH+%( �� L�e���E�� H�E�dH+%( �� L�e���+�� H�E�dH+%( �� L�e����� H�E�dH+%( �� L�e����� H�E�dH+%( ujL�e������ � H�E�dH+%( uJL�e���o��� � H�E�dH+%( u*L�e����� � H�E�dH+%( u L�e������z�f. � � �UH��H��dH�%( H�E�1���.wH�Y� ��Hc�H�>�� D 1�f D H�U�dH+%( �! �� H��� �� � H� �� � H� � � H�� � � H�� � � H�� � � H�� �|��� @ H�� �l��� @ H�� �\��� @ H�r �L��� @ H�^ �<��� @ H�J �,��� @ H�6 � ��� @ H�" � ��� @ H� ��� @ H�� ��� @ H�� ���� @ H�A ���� @ H�, ��� @ H� ��� @ H� ��� @ H�� ��� @ H�� �|��� @ H�� �l��� @ H�� �\��� @ H�� �L��� @ H�� �<��� @ H�� �,��� @ H�� � ��� @ H� � ��� @ H�� ��� @ H�� ��� @ H�� ���� @ H�� ������ � � �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ ���f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ ��z�f. � � �UH��H��dH�%( H�E�1����0 H�~ ��Hc�H�>��f � H�W� f � H�U�dH+%( �� �� H�n �� � H�R �� � H�� � � H�* � � H�� � � H�� � � H�� �|��� @ H�|� �l��� @ H��� �\��� @ H��� �L��� @ H��� �<��� @ H��� �,��� @ H��� � ��� @ H�w� � ��� @ H�k� ���1������� �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ ����f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ ���f. � � �UH��H��dH�%( H�E�1���w8H�u| ��Hc�H�>�� D H�x� �H�U�dH+%( � �� 1��� @ H�� �� � H�z �� � H�� � � H�} � � H�u � � H�i � � H��� �t��� @ H��� �d��� @ H��� �T��� @ H��� �D��� @ H��� �4��� @ H��� �$��� @ H�~� ���� @ H�t� ���� @ H�j� �� @ H�� ����/�ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ ����f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ ���f. � � �UH��H��dH�%( H�E�1��� �0 H��z ��Hc�H�>��f � H��� f � H�U�dH+%( �� �� H��� �� � H��� �� � H�{� � � H�f� � � H�Q� � � H�<� � � H�'� �|��� @ H�� �l��� @ H��� �\��� @ H�� �L��� @ H�֔ �<��� @ H� �,��� @ H��� � ��� @ H��� � ��� @ H��� ��� @ H�r� ��� @ H�Ȕ ���� @ H��� ���� @ H��� ��� @ H��� ��� @ H�t� ��� @ H�_� ��� @ H�J� �|��� @ H�5� �l��� @ H�\� �\��� @ H�G� �L��� @ H�2� �<��� @ H� � �,��� @ H�&� � ��� @ H�� � ��� @ H� � ���1�����@��� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1��� ��ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ �����f. � � �UH��H��dH�%( H�E�1��� � H�qx ��Hc�H�>��f � H��� f � H�U�dH+%( �� �� H�s� �� � H�_� �� � H�K� � � H�7� � � H�#� � � H�� � � H��� �|��� @ H�� �l��� @ H�Ӓ �\��� @ H��� �L��� @ H��� �<��� @ H��� �,��� @ H��� � ��� @ H�o� � ��� @ H�[� ��� @ H�G� ��� @ H�3� ���� @ H� � ���� @ H� � ��� @ H��� ��� @ H�� ��� @ H�ґ ��� @ H��� �|��� @ H��� �l��� @ H��� �\��� @ H��� �L��� @ H�s� �<��� @ H�X� �,��� @ 1��!����H�H� �������ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���=��ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ ����f. � � �UH��H��dH�%( H�E�1���:�� H�!v ��Hc�H�>��f � H� f � H�U�dH+%( �� �� H�� �� � H��� �� � H�" � � H� � � H�s$ � � H�k� � � H�W� �|��� @ H�� �l��� @ H�� �\��� @ H�� �L��� @ H�� �<��� @ H�} �,��� @ H�� � ��� @ H�l� � ��� @ H�W� ��� @ H�B� ��� @ H�-� ���� @ H�� ���� @ H�ʏ ��� @ H��� ��� @ H��� ��� @ H��� ��� @ H�r� �|��� @ H�\� �l��� @ H�F� �\��� @ H�t� �L��� @ H�_� �<��� @ H�J� �,��� @ H�5� � ��� @ H�>� � ��� @ H�)� ��� @ H�#� ��� @ H�(� ���� @ H�� ���� @ H��� ��� @ H�� ��� @ H�ԍ ��� @ H��� ��� @ H��� �|��� @ H��� �l��� @ H��� �\��� @ H�k� �L��� @ H�V� �<��� @ H�A� �,��� @ H�,� � ��� @ H�� � ��� @ H�� ��� @ H�� ��� @ H�، ���� @ H�Ì ���� @ H��� ��� @ H��� ��� @ H��� ��� @ H�s� ��� @ H�_� �|��� @ H�K� �l��� @ H�7� �\��� @ H�#� �L���1��E�������� �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ ����f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ ��j��f. � � �UH��H��dH�%( H�E�1��� �0 H�}r ��Hc�H�>��f � H�a� f � H�U�dH+%( �� �� H�R �� � H�} �� � H�i � � H�U � � H�A � � H�- � � H� �|��� @ H� �l��� @ H�k� �\��� @ H�U� �L��� @ H��� �<��� @ H�3Q �,��� @ H�ˋ � ��� @ H��� � ��� @ H�� ��� @ H��� ��� @ H�� ���� @ H��� ���� @ H�� ��� @ H�Ӊ ��� @ H��� ��� @ H��� ��� @ H�� �|��� @ H�! �l��� @ H�sP �\��� @ H�� �L��� @ H�� �<��� @ H�k� �,��� @ H�֊ � ��� @ H�9� � ��� @ H�G� ���1����� ��� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1������ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ ����f. � � �UH��H��dH�%( H�E�1���!�P H� p ��Hc�H�>��f � H�� f � H�U�dH+%( � �� H��� �� � H�� �� � H�Ӊ � � H��� � � H��� � � H��� � � H��� �|��� @ H�o� �l��� @ H�[� �\��� @ H�G� �L��� @ H�4� �<��� @ H�!� �,��� @ H�� � ��� @ H��� � ��� @ H�� ��� @ H�Ո ��� @ H� ���� @ H�� ���� @ H�� ��� @ H�߈ ��� @ H�ˈ ��� @ H��� ��� @ H��� �|��� @ H��� �l��� @ H�{� �\��� @ H��� �L��� @ H��� �<��� @ H�q� �,��� @ H�\� � ��� @ H�e� � ��� @ H�P� ��� @ H�χ ��� @ H��� ����1������ ��� �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ! �����f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ ����f. � � �UH��H��dH�%( H�E�1���?wH��m ��Hc�H�>�� D 1�f D H�U�dH+%( �� �� H��� �� � H�o� �� � H�Z� � � H�E� � � H�0� � � H�� � � H�� �|��� @ H�� �l��� @ H�܆ �\��� @ H�� �L��� @ H�� �<��� @ H�ن �,��� @ H�Ć � ��� @ H�І � ��� @ H��� ��� @ H��� ��� @ H��� ���� @ H�� ���� @ H�Ӆ ��� @ H��� ��� @ H��� ��� @ H��� ��� @ H��� �|��� @ H�q� �l��� @ H� �\��� @ H�Ʌ �L��� @ H��r �<��� @ H��� �,��� @ H��� � ��� @ H��� � ��� @ H��~ ��� @ H�s� ��� @ H�S� ���� @ H�U� ���� @ H�0� ��� @ H� � ��� @ H��l ��� @ H��� ��� @ H�l �|��� @ H��k �l������ � � �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ ��j��f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ ��*��f. � � �UH��ATI��SH��H��� H��X���L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�dH�%( H��8���1�H�EI��L�� ���H��(���H�����L��H��H��@���� Dž ��� Dž$���0 H��0���������L9�sEf�;./H��uH���{/u �H���8/t�H��8���dH+%( u)H��� [A\]�f � L��H�5�� H���������� � � �UL�Ƀ H��H��dH�%( H�E�1��: H�� LD�H�E�dH+%( u�I��1�H��H��` ����� � � �UI��I��H�c� H��H��dH�%( H�E�1�H�e �9 APH��HE�A�: HE�H�z` QL��I��1��8�H�U�dH+%( u���2��f�� �UH��H�� dH�%( H�E�1�H��`����.��A��1�E��u��x���% � = � ��H�U�dH+%( u������ � �UH��ATH�� H� $ H�� L��� � � dH�%( H�E�1�H��L����I��VL�� ��D��H��P�L���x-��A��X1�ZE��u��h�% � = @ ��H�U�dH+%( uL�e����/��ff. � @ � �UH��ATH�� H� $ H�� L�C� � � dH�%( H�E�1�H��L����I��VL�� �D��H��P�L����,��ZE1�Y��u ��h������ � ���� @ DE�H�E�dH+%( u L�e�D�����t�� @ � �UH��AWAVAUI��ATSH��XH�}�H�u�dH� %( H�M�1�M���� H��M��M��A� H��H�M��� H� ����H���� �/ �? H��H� ��H��u H����H�}�H� �H�]�H��u H����H�]�H� �H�U�H��u H����H�U�H� �H�}�H��u H����H�}�H�M�H��H��?)ȍH� H��I��H�@�H�E�1�1�L��L��A��H�}� ���� I��H�E� L�}��+f. � H�U�H�B�H;E�tgH�E�H�E�H9E��K L�}�L#}�u(L��L����� A�Ջu�L��L��ÿ A���H�U�H�E�L�� �4L��A���L;}�u�H�E�H��H#E�H�E�� E1� L��L����� A��I���L;}�u�L�}�L��L�� D�}�D��A��H�M�L��L!�I��H9�w0f D H�E�L��L�� B�48I��A���L;}�v�H�}� t:E1�L�m�M��D�}� � H�E�L��L��D��� I�����L9m�u�L�m�L��L����� A��H�E��H�E�H9E������L��L����� A���H�U�dH+%( udH��X[A\A]A^A_]ÐL�}�L��L�� D�}�D��A��H�U�L��L!�I��H9������p���H�� � � H�M�H���G���f�1���7�� � � �UH��H��dH�%( H�E�1�H��t`��t\�N��< u8��t/�N�H�� � H�y� ��t3H�GH9�t H�����u� H�U�dH+%( u��f. � 1������ � � �UH��AWAVAUATSH��dH�%( H�E�1�f��� �� I��I��E1�1�L�5� @ L�� L��1�C��<� �=����A��$� ��D)���0I��D9��Hc�H�U�dH+%( uQH��[A\A]A^A_]�f D H�n� L��1�I��� �����A��$� D9��r���� � 1����� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���}��f. � � �U� H��ATL�e�L��H��(dH�%( H�E�1��"����t H�E�dH+%( ugL�e���f � L�� H�e�H�e������y�foE�L�� fs�)E�����y�H�� H��A � �01�� ������� � �UH��AVAUATSH�� dH�%( H�E�1��?v!H�U�dH+%( u{H�� [A\A]A^]� D L�m�H����"��L�� D�0I���9����u)�H�Eȅ�t H� H�E�L�� H�E�� ���t E�4$1�� @ �� E�4$�v���� ��f. � � �UH��ATI��SH��H�?dH�%( H�E�1�H��t L�� @ 苳��H��H�C� H�;H��u�H�E�dH+%( uH��L��[A\]�X������ � �UH��AVI��AUATI��SH��dH�%( H�E�1��? � 1� D ���H�DŽ�ui�{Hc�� � ��I��H��t(M��tA� $L��A�> tL���W����upH� H�E�dH+%( �� H��L��[A\A]A^]�f D H� i� �C� @ �WH����t� t�? t}���Z���f����`���f � H� )� I��� @ A�VI����t� t�L��H��H)�� ���H��t H��H�C��8���� 1������L��L��E1�衭���3����{��Hc����f. � D � �UH��AWAVI��AUATI��SH��1�H��(M�l$dH�%( H�E�1�I9�tA�E �T I�EH��t � �� M�}M��t A��� M�e I�$��� H��u)H�E�dH+%( �i H��([A\A]A^A_]� � L��I��M�l$I9�u�M�l$A�E �( I�EH��t � � M�}M��t�A�u�I�GL��I�EM�oM�|$H��t L��H��H�H�U�L��L���H�U�I�GH��H��I�D$M�gI�M H��t H�0��L �H�0I�$I�I� $H���w L;`�� H�PH�E�dH+%( �� H��(L��L��H��[A\A]A^A_]�� @ M�}L��H��M�|$M�eI�I�$I�E M�,$H��twL;`tL�hL��L��M�����i��� D L�h��f. � M�}L��H��M�|$M�eI�I�$I�E M�,$H��t'L;`t)L�hL��L��M������� D M�.� M�.�� L�h��f�H��I�$�"��� I�GL��I�EM�oM�|$H��t L��H��H�H�U�L��L���H�U�I�GH��H��I�D$M�gI�u H��t H���L �H�I�$I�I�4$H�������I����L��M��I���H�P�{���L��M��I���!���� ���� �UH��I��H��H��dH�%( H�E�H�H���� H���u[H�rH9�tlH��t ��� H�pH��H9��� H�rH�PH��t H��H��H�H� H�H�:H��t`H;Q�� H�yH�E�dH+%( �� �� D H�rH��t�t2H�pH��H9��� H�rH�PH��t�H��H��H�뒐I�8� H��H��H�H�H� H��H��H� H��H��� ���f�H� �r��� @ H�qH�pH�AH��tH��H�>H�qH�H��H��H�rH�PH���������� D H�y�%��� � H�qH�pH�AH��tH��H�>H�H�qH��H���,���聽���� �UI��H��H��H�WH�wdH�%( H�E�1�H���A H���� H�FI��H��H��u�� @ H��H��H�PH��u�L�PI��L�QH�pH���H �H�H�WH�PH�2��L �H�2H�H��H���� H;~�� L�NM���# H�0H���tLH�A1�H9�tl� � H�pH��t ��� H�PH��t ��m H�H���J H��u H�E�dH+%( �� �� � H��H��H�AH9�u�H�A� �\ H�pH��t ��^ H�PH��t��u�H�rH��H�pH�BH�QH��t I��I��L�H�rH�qH�JI��I��L�H��t H���H �H�H�H�L� H���� H;H�� H�x�9��� D H��H�I� �%���f � H�pH��H��H�qH�HH�H�H�H�H��tKH;J� H�BH����� D M��t��� � L�VH���2��� @ L�N�S��� � I� H���i��� D H�H��H��tdH;y�� H�qH��u]��)����p��� @ H�pH��H��H�qH�HH�H�H�H�H���| H;JtDH�BH���i��� D I�0H��� ���H����� @ H�H�H��tH;xtRH�P���H�BH���%���I����f � H�BH�����H�q�E���I� H����H��H����H�P���H�rH��H�pH�BH�QH��t I��I��L�H�rH�qH�J���H��H��H����I�8�a���H�x�X���H��H��H������蹹��f � � �UH��H��AVI��AUI��ATSH��L�dH�%( H�U�1�M��� M� A��� I�T$L9��� H��t ��� I�PL��H9�� I�T$M�`H��t L��H��H�I�$I� I� $H��tL;`�- H�XH�E�dH+%( �\ H��L��L��L��[A\A]A^]�� � I�T$H��t�t9I�PL��H9��� I�T$M�`H��t�L��H��H��t��� @ I� � L��H��H�I� I�$H��H��I�$I��L����� � H� H�E�dH+%( �� H��[A\A]A^]�f � H�PI�PL�@H��t L��H��H� H��I� L��H��A��H�SI��I�T$M�`H���������� � H�X���� � H�PI�PL�@H��t L��H��H� H��I� L��H��A��H�SI�����蕷�� D � �UH��H��dH�%( H�E�H�H��t' � I��H�@H��u�H�E�dH+%( u �L���E1����>���ff. � � �UH��H��dH�%( H�E�H�H��t' � I��H�@H��u�H�E�dH+%( u �L���E1������ff. � � �UH��H��H�dH�%( H�E�1�H9�tMH�GH��t0 @ I��H�@H��u�H�E�dH+%( u*�L���H9xu�H�H��H��H��I��u���f D E1����V���f D � �UH��H��H�dH�%( H�E�1�H9�tMH�GH��t0 @ I��H�@H��u�H�E�dH+%( u*�L���H9xu�H�H��H��H��I��u���f D E1����ֵ��f D � �UH��H��H���odH� %( H�M�H�H�H�~L�@H��M��t I�8��H �I�8L�@M��t I�8��H �I�8H��t/H;AtH�qH�E�dH+%( u�� @ H�q��f. � H�2���6���f D � �UE1�H��H��dH�%( H�E�1�H��tH�H��t I��H9xtH�E�dH+%( u*�L��� � I�@H��t� � I��H�@H��u���轴��ff. � f�� �UH��H��dH�%( H�E�H�H��t0 � I��H�@H��u�I�@H��u�H�E�dH+%( u �L���E1����U��� D � �UH��AUI��H��ATI��H��dH�%( H�E�1�����I��H��tL��L��H��� ���I��H�E�dH+%( u H��L��A\A]]����f � � �UH��H��dH�%( H�E�1�H���� ���y�� ��M~[��N� H� H��H��uYH� H��ujH� A���H��u'H�E�dH+%( uT�D���f � ��0t3��1u �E1���f D �G<ft~<nt�A����f�<Fu @ � E1��<Nt������� D � �UH��AVI��AUI��H��ATSH��H��dH�%( H�E�1����I��H��t"I9�H�C�L��L��IB�H��H��詗��A�D H�E�dH+%( uH��L��[A\A]A^]�����ff. � @ � �UH��H��H��H� � dH�%( H�U�1��� tf��PH��� u�H�U�dH+%( u��� ���ff. � �� �UH��ATI��H��dH�%( H�E�1�� ���H��tNI�D�I9�w H� e� � H��I9�w �� u��@ H�E�dH+%( u+L��L�e�����f D H�E�dH+%( u L��L�e����{���ff. � � �UH��H��H��dH�%( H�E�1�f��H��< t����t�H��H��< t���u�H�E�dH+%( u������ @ � �UH��H��H��dH� %( H�M�1����t @8�t#�HH����u�H�U�dH+%( u��f D ��HH����u���諰��ff. � � �UH��H��H��dH� %( H�M�1�H���h ������ � )�@:0�� L�@��tp@:p� L�@��t]@:p� L�@��tJ@:p�� L�@��t7@:p�� A� L�@A)�t @:p�� L�@A��t @:p�� H�H)�H��H������ D�Ɖ�L��H��L �I��I��I �L��H�� L �L��� D H��L9��� H9t�@:0�% L�@@:puKL�@@:puAL�@@:pu7L�@@:pu-L�@@:pu#L�@@:puL�@@8p� LD� � H�E�dH+%( �� �L��� � H���� �҉�I��H�� I��I9��� A:t��I�����tsA:0u�I�@��teA:pugI�@��tVA:puXI�@��tGA:puII�@��t8A:pu:I�@��t)A:pu+I�@��tA8pA� LE��?��� � E1��0���I���(����S��� � �UH��AWAVI��AUA��ATSH��(dH�%( H�Eȉ���E�tv��I��E1�H�\�I�?I���4���A�I9�u�A��?u&H�E�dH+%( uDH��(D��[A\A]A^A_]� D D�}�D��H�������H��K#<����A�� � E1��螭��ff. � � �UHc�H��?H��H��H��dH�%( H�E�1���~jI��H�R�A�H9�H�VA��H9���A��t^��vY��1���H�� � �o�Ao f�H��H9�u�ȃ��tH�H��I �H��H�E�dH+%( u'�� ��1� @ H��I �H��H��H��H9�u�������� �UH��AWAVAUATS��H��H�u�H�}�H�U�H�M�dH�%( H�E�1���H��H�E�� �9�� �E�I��A��E1��Cf D H�E�H�u�D��H�H� J�<8L)�1��0��H�I�E9�rvD9u��� E��]�E��H�U�H�}�A�ME1�E1�1�H��觺��9�I����9E��� ��� �}� u�H�E�H�u�H�s� J�<8L)�1����H�I��d��� @ H�E�H�u�D��H�H� J�<8L)�1����H�I�D9u��e���H�E�dH+%( u'H��HL��[A\A]A^A_]��]��>��� � E1����V���f D � �UA��I��I��H��H��dH�%( H�E�1�A��� H�BH9�H�F��H9������� A�B����� ��1�f�����H�� � �Ao�Ao f��H��f��H9�u�fo��fs�f��fH~�A9�tI�4�I#4�H�4�H �?t!E���H�����K��H��K#�H!�J��H �H����H�U�dH+%( u@��f. � E��1�1�f � I�4�I#4�H�4�H��H �I9�u��f D 1������ � � �UA��H��H��dH�%( H�E�1�A��t<E�H� � �A��H��I9�t$H�L�H9L�t�1�H�U�dH+%( u5�� D � ��?t�E����J��J3Ɖ�H��H�����H��H������}���ff. � f�� �UI��H����H��H��dH�%( H�E�1���t@D�N� � D ��H��I9�t%I�t��H#t�t� H�U�dH+%( u/�� 1���?t���I��H#���H��H�����H��H�������٨��f � � �UI�����H�����H��H��H��dH�%( H�E����?��I��D�D>�E��x`E��A��A�qH�4�H��H!H��H�����H9�u�A��E)�E��t�H�������H��H!�H��H!H�E�dH+%( u��f D H��A�����#��� � �UH��H��dH�%( H�E�����%UUUU)lj�����3333��3333�����%������H�U�dH+%( u����趧��f D � �UH��H��dH�%( H�E�����%UU )lj���%33 ��33 ����� ����H�U�dH+%( u�����M���ff. � f�� �UH��H��dH�%( H�E������U)lj�����3��3����Ѓ�H�U�dH+%( u������ �H�UUUUUUUUUH��H��dH�%( H�E�H��H��H!�H)�H�33333333H��H��H!�H!�H�H��H��H�H�H!�H��H��H�H��H��H�H��H�� H�H�U�dH+%( u�����Y���f � � �UH��H��dH�%( H�E�1��=,� �$� tH�U�dH+%( uE�� @ H�u�H�=�\ �P"����x �}������ ��� �f D ���H���S����̥��ff. � �� �UH��AUA��ATH��dH�%( H�E�1�@��u!H�E�dH+%( uFH��D��A\A]]� D I���`����t��W�H��H�E�dH+%( uH��L��A\A]]�$����?���f. � D � �UE1�H��ATSH��H�dH�%( H�E�H�GH�T0H9�w8H9�sYH�DI0H��H��H9�HC�1�I��H��u7L���G���H��t=H�CE1�L�#H�E�dH+%( u H��D��[A\]� D H�{��A�������蕤��A����ff. � f�� �Uf�H��H��dH�%( H�E�1�H�R� H�GH��uH�E�dH+%( u �1�� H�E�dH+%( u����� ���ff. � � �UH��ATH��dH�%( H�E�1�H�? u H�E�dH+%( u8L�e��� � I��H��4���H�E�dH+%( uL��L�e�1���&���衣���� �UH��ATE1�H��dH�%( H�E�1�H�? tL�gH��tH�GH�1����H�E�dH+%( u L��L�e����F���f D UH��AUI��ATI��SH��H��(H�7dH�%( H�E�1�H���� H��H+GH���� H�{�AoE M��M��I�EH������ H)�H{E�H�E��*�����x:H�Hc�1�H��tH�B�H+CH9�dHsH�; I���� H�CL�cB� 1�H�U�dH+%( �� H��([A\A]]�f D �@ H�������u�H�3�Q��� � H��������u�H�{H�3� L�M�M��H�����H)�H{�v���H�Hc�1�H��tH�B�H+CH9��L���H�� H�* � �01��������F���f�1�H���V������#����-���贡�� @ � �UH��ATA�� SH��H��dH�%( H�E�1�������u H�SH�KH�rH�sD�$H�KH�S� H�U�dH+%( u H��[A\]��A����� �UH��AVI��H��AUATI��SH��H��dH�%( H�E�1����A�Ņ�t&H�E�dH+%( uZH��D��[A\A]A^]� � H�{L��H{L���ͅ��LcH�; tH�CL�cB� � @ 1�H���6�����t�A���蘠�� � � �UH��H��� H��`���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%( H��H���1�H�EH��0���Dž0��� H��8���H��P���Dž4���0 H��@������H��H���dH+%( u���ݟ��ff. � f�� �UH��AWI��AVAUATS��H��H��L�oL�7dH�%( H�E�1�H�Ҹ HD�� �����t*�ff D I�G�~ Iľ L��M�g����u>I�w��H��IwH��I���I��H��y�M��tYI�? t]I�GM�oB�( � @ Lc�H�E�dH+%( uHH��L��[A\A]A^A_]� @ I�W� M�gM)��� � L�������1�L���\�����t������UI��A��H��AVAUATA��SH��H���7dH�%( H�E�1��@���� � <*������@ ��� E��t"H�� @�� �� �� �� <?t?<[�� <\u�CH��E��tWH�=�� @�V ��H D���7E�8�u9A�p�CI��H��@���g���<*�_ ��u� � @ @8�t� 1�H�U�dH+%( �� H��[A\A]A^]�f D A�pI��� D D�SA��!�Q H��1��CH�S����<]A��D!�D8�th��u'�7 � H��@8�tQ�Ȅ��u���<]� �J<-u݀�]t�D�Z�@8���D8�A��D �u1A8��B����BH���f D �����&�����]t f � �JH����������]u�������H�Z@�����A�p�BI����� @ �CH������ <*����� � �CH��<*t�E�������A�8 �����A��D��H��L��M�h������e���M��A�8 u��j���f�D�SH�����f����P���H�Z@���C����P��������� �UH��H��dH�%( H�E�1����0�� wJH�u� �L��H�u�L�FL�E����t0�Q���2w!H�=�8 ��Hc�H�>�� D �~Bt9f�H�����H�U�dH+%( u`�� � H��(H��� � tǀ~bu�A�x t��~ t�� � H�� ��f. � H���f. � H�� ����� D � �UH��H��dH�%( H�E�1�H�E�dH+%( u �1�1�� ����ך�� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u ɹ 1�����蔚�� @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u �1ɺ ����T��� @ � �UH��AVI��AUI��ATSH��dH�%( H�E�1��C���L��H��Lc��5����ߍP�)�H�I)�Hc�K�D% � � ��x� H��A�t@8�u)���y�1�H�U�dH+%( uH��[A\A]A^]� D ��)���謙��ff. � �� �UH��AWAVAUATS��H��8H�}�H�M�dH�%( H�E�1�H�� H�U�H)�L�$� L����I��H���� ��H��O L�5�O LD�H��O H��O HE�1�E1�H�}� H�E�u5�k � M9�� H�M�L��K�|= 1�L)�H�� �ҿ��Lc�M�H�E�H�M�L��K�|= L)�M��H��O D� �1�H��蠿��Lc�M�H9]�u�H�E�dH+%( u"H��8L��[A\A]A^A_]� L��E1��5������n���ff. � � �UH��ATI��SH��H��dH�%( H�E�1�� f. � H�XH��t7�x�\u1�x�\t+L��H����H9�tH�SH9�uҀx�\u H���x�\u�f�H�U�dH+%( u H��[A\]��ӗ�� � �UH��AWAVAUATSH��dH�%( H�E�1��x��I��H��tv�\ H������I��H��ta�x L�`u)�~f D I��L��L��M)�L�cL��M�譄���{ tWI�|$�\ �ȯ��H��H��u�L���X���L��L��H�P�y���H�E�dH+%( u!H��L��[A\A]A^A_]� � A�E ���� @ � �UH��H��dH�%( H�E�1��G�< v.�W�@�ǃ�W��7@����F�H�U�dH+%( u ��f D ����薖��f D � �UH��AWAVAUATI��S��H����H��8H�U�dH�%( H�E�1��x�����L��I���ˮ��H���� A�v�E1�A�� � H�x��A��衮��H��u�E��A��Mc�L���)���J�<(��H�E�I��H��tr��L���j���H��H��tUMc� � M��L�aL��H�M�L��L��L)��z��H�M�H�u�L��L)�L�H���z����L��N�,0����H��H��u�L��L���b���H�E�dH+%( u H�E�H��8[A\A]A^A_]�A� �D����P���� �UH��ATI��H��dH�%( H�E�1��0 u"H�E�dH+%( u L��L�e���΄��f D H�~�or������� � � �UH��AUI��ATSH��� H��dH�%( H�E�1���I��H��t �{0 u"M�l$H�E�dH+%( u+H��L��[A\A]]�L���hu��I��H��u�L��E1��5������n���ff. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u H��� ���'��� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�� ������ff. � � �UH��AVAUI��H��H�5�* ATSH�� dH�%( H�E�1��Y���H���� I��H�����f D L�� H��耺��H��t[H��蓞��H��t�H��L��Ƅ��� �ky��A�ƅ�t�L��� ���H�E�dH+%( u/H�� D��[A\A]A^]�f. � E1�����D�0A����� ���f � � �UH��H��dH�%( H�E�1�H�E�dH+%( u����˒��ff. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u����苒��ff. � � �UH��AWAVAUATI���8 SH��H��(dH�%( H�E�1�� �I��H���0 H��� D�;L�s�[A��L������H� ����H�!���E�}0fHn�A�]1L�=�H fH:"�H�����I�E(H�E�H�E�AEM��uJ�� @ H�}�1��u{������ A�}1 �� L��L���w��A��H�}��[����,E��urL�c�, L������H��H���� � � L��L��H�E� � �����toM��t�H�}�1�M��L��H��� � ������]���H�}�����,L��E1��ր��f D H�E�dH+%( � H��(L��[A\A]A^A_]� I�t$L������A���8��� H�u�L�����A������ @ E1�1�A� ��� � A�<$ t�� H�5\G L��H�E� �-�����twM��t71�H�}�M��L��H��� � �'����xCH�}�1��y����tSA�}1 u-L��L���Bv����H�}��������������f. � H�}��������I�t$L��������H�u�L����������ff. � �� �UH��H��dH�%( H�E�1�H��tH�E�dH+%( u���u�� H�E�dH+%( u��肏��f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�� ���K���f. � �UH��SH��H��dH�%( H�E�1��`���I��� M����tM�H<|t<&t<!t ��(<w$ @ L� H�E�dH+%( u}H�]�L���� D I���������I�@�9 � ��|L����H���!���*Cք�u.�P���\t ��!u���[u�H���H�L�H���uÀx�\t�� H�� � t����d��� @ UH��ATI��SH��H��dH�%( H�E�1�H��t;H�sH��t2�<&tc<|tw<!tCH�E�dH+%( uuH��L��[A\]�t� @ 1�H�U�dH+%( uPH��[A\]�f D H�{L���t������� � H�;L���]�����t�H�[�p���H�;L���E�����u���蚍��f. � UH��AVAUATSH��dH�%( H�E�1�H���~ L�wH��M���n A�I��<&�� <|�� <!tNL���V���A��M��tH�PL��L��� r�� � H�E�dH+%( �% H��D��[A\A]A^]� D A� 1�M���� H�SH��A�H�{Ic�1�I�H� �� A�$(I�t$� ���A�Ņ�x�IcŻ A�D)D�F�,3�s��� H�;H� �� M��teA�$(I�t$����A�Ņ��C���H�A� A�D)C�.D�pM���]���H�{1�H� ���L�����A�Ņ�y�� ��� � A� L���r���A�Ņ�y�����f D E1���A��������ۋ��ff. � UH��AWAVAUATSH��dH�%( H�E�1�H���� H�GI��H��t� <|��<&��t<!�� M�,$M���4 I�EH��t� <|��<&��t<!�� M�u M���7 I�FH��t%� <|��<&��t<!tI�~�h�� � M�>M���� I�GH��t� <|��<&��t<!�J I� H��t;H�CH��t� <|��<&��t<!�� H�;���H�{����H���gz��I�_H��t;H�CH��t� <|��<&��t<!�� H�;���H�{���H���#z��L���z��M�~M��t;I�GH��t� <|��<&��t<!�� I�?�X���I��O���L����y��L����y��M�uM���� I�FH��t!� <|��<&��t<!t I�~�Kg�� M�>M��t;I�GH��t� <|��<&��t<!�^ I�?����I�����L���Uy��M�~M��t;I�GH��t� <|��<&��t<!�* I�?���I����L���y��L��� y��L���y��M�l$M���� I�EH��t� <|��<&��t<!�Q M�u M���� I�FH��t#� <|��<&��t<!tI�~�Mf�� D M�>M��tvI�GH��t� <|��<&��t<!�> I� H��t;H�CH��t� <|��<&��t<!�d H�;���H�{���H���+x��I����L���x��M�~M��t;I�GH��t� <|��<&��t<!�� I�?�W���I��N���L����w��L����w��M�uM���� I�FH��t(� <|��<&��t<!tI�~�Je��f. � M�>M���� I�GH��t� <|��<&��t<!�" I� H��t;H�CH��t� <|��<&��t<!�h H�;���H�{���H��� w��I�_H��t;H�CH��t� <|��<&��t<!� H�;�\���H�{�S���H����v��L����v��M�~M���� I�GH��t� <|��<&��t<!�4 I� H��t;H�CH��t� <|��<&��t<!�� H�;���H�{����H���av��I�_H��t;H�CH��t� <|��<&��t<!�� H�;���H�{���H��� v��L���v��L��� v��L���v��H�E�dH+%( �p H��L��[A\A]A^A_]��u�� @ H�E�dH+%( �C H��[A\A]A^A_]�f D H��Wc��M�,$M���e������ D I�}�7c���o���f�I�}�'c�����f�I��c�����f�I��c�����f�I��b���S���f�I���b������f�I���b�����f�I���b���"���f�I��b�����f�I��b������f�H�{�b�����f�H�{�b�����f�H�{�wb�����f�H�{�gb���8���f�H�{�Wb���f���f�H�{�Gb���\���f�H�{�7b������轄��ff. � f�UH��AWAVAUATSH��XH�}�H�u�dH�%( H�E�1�H��� H�]�f�H�E� L�e�H��)E�� ���H�E�����Q ��)�H H�M�1�M��H�M�� D ��&�o H���� M�l$M���� � �Va��I��H���� M�/H��: L�m�I�GI�G M�|$M��H��L����H�E������ ��)�� I�w��(�� F��!�m���H���D � ��`��H���q H� 6� f�L�m�H�H I�GI���f���|�� L�e�H���� M���B � �`��I��H���� H��9 M�'L�m�M��I�GI�G L�}��-��� D H���� H�u�H�x�:���I�GH��H�E�H��tzH���� �8)�x L�hL�m���� H���_ � �_��I��H���� L�m�f�H�@ H�}� I�GL��H)��#j��I�FH�������f D L�e�H�E� 1�H�M�H�M���� I�D$H��t(� <|��<&��t<!tI�|$�_��f � M�,$M���� I�EH��t"� <|��<&��t<!t I�}�L_�� @ M�u M��t;I�FH��t� <|��<&��t<!�� I�>����I�~����L���Tq��M�uM��t;I�FH��t� <|��<&��t<!�� I�>���I�~���L���q��L���q��M�l$M���� I�EH��t!� <|��<&��t<!t I�}�^�� M�u M��t;I�FH��t� <|��<&��t<!� I�>� ���I�~����L���p��M�uM��t;I�FH��t� <|��<&��t<!�� I�>���I�~��L���Hp��L���@p��L���8p��E1�H�E�dH+%( �� H��XL��[A\A]A^A_]�H�M�L�e�H�M���������f. � I� L�e�����H�M�H�� � I�G L�e����H�M�H��{���I�~�Z]���8���I�~�L]���n���I�~�>]�����I�~�0]���������f D � �UH��AWAVAUATSH��dH�%( H�E�1�H���c L�/I��M���& I�EH��t#� <|��<&��t<!tI�}�\�� D M�u M���� I�FH��t� <|��<&��t<!�! M�>M��t;I�GH��t� <|��<&��t<!�/ I�?��I���L���n��M�~M��tvI�GH��t� <|��<&��t<!�� I�?���I�_H��t;H�CH��t� <|��<&��t<!�� H�;��H�{��H��� n��L���n��L���n��M�uM���� I�FH��t� <|��<&��t<!�@ M�>M��tvI�GH��t� <|��<&��t<!�& I�?� �I�_H��t;H�CH��t� <|��<&��t<!�C H�;���H�{���H���jm��L���bm��M�~M��t;I�GH��t� <|��<&��t<!�� I�?��I���L��� m��L���m��L���m��H�E�dH+%( �� H��L��[A\A]A^A_]��l�� D H�E�dH+%( �� H��[A\A]A^A_]�f D I�~�_Z������f. � I�~�GZ�����f�I��7Z������f�I��'Z������f�I��Z�����f�I��Z������f�H�{�Y��� ���f�H�{��Y������m|��ff. � f�� �UH��AUI��� ATSH��H��dH�%( H�E�1��Y��H�E� I��H��t@H�u�L���d���I�$H��t+H�EЀ8 u"H�E�dH+%( u,H��L��[A\A]]� D H��tH�E�H�L��E1��I�������{��f�� �UH��AVAUATSH��H�� dH�%( H�E�1�H�E� H���! H��H��� H�u�I������I��H���� H�EЀ8 u]�~� fI:"�)E��X��H���[ foE�H� �1 H�H H�1�H�U�dH+%( �� H�� [A\A]A^]� M��tI�E I�D$H��t� <|��<&���� M�,$M���� I�EH���� M�u M��t;I�FH��t� <|��<&��t<!� I�>��I�~��L���:j��M�uM��t;I�FH��t� <|��<&��t<!�� I�>�w�I�~�n�L���i��L����i��M�l$M���� I�EH���� M�u M��t;I�FH��t� <|��<&��t<!�H I�>��I�~��L���i��M�uM��t;I�FH��t� <|��<&��t<!� I�>���I�~���L���Ki��L���Ci��L���;i��H�Uи�H���F�������<��� � � <|��<&���0���<!�(���I�}�V������ D � <|��<&���U���<!�M���I�}�rV���?��� D <!����I�|$�VV��� ����H�E� ���� H�U�M���L���I�U �C���f. � I�~�V���S���f�I�~�V�����f�I�~�U������f�I�~��U�������mx��ff. � f�� �UH��AVAUATSH��H�� dH�%( H�E�1�H�E� H���! H��H��� H�u�I���b�I��H���� H�EЀ8 u]�~� fI:"�)E��4U��H���[ foE�H� �. H�H H�1�H�U�dH+%( �� H�� [A\A]A^]� M��tI�E I�D$H��t� <|��<&���� M�,$M���� I�EH���� M�u M��t;I�FH��t� <|��<&��t<!� I�>�[�I�~�R�L����f��M�uM��t;I�FH��t� <|��<&��t<!�� I�>��I�~��L���f��L���f��M�l$M���� I�EH���� M�u M��t;I�FH��t� <|��<&��t<!�H I�>��I�~��L���/f��M�uM��t;I�FH��t� <|��<&��t<!� I�>�l�I�~�c�L����e��L����e��L����e��H�Uи�H���F�������<��� � � <|��<&���0���<!�(���I�}�BS������ D � <|��<&���U���<!�M���I�}�S���?��� D <!����I�|$�R��� ����H�E� ���� H�U�M���L���I�U �C���f. � I�~�R���S���f�I�~�R�����f�I�~�R������f�I�~�R������� u��ff. � f�� �UH��ATSH��dH�%( H�E�1�H��tMH� H��tEI��H�sH��t9�<&�� <|tb<!tFH�E�dH+%( �� H��L��[A\]��� 1�H�U�dH+%( upH��[A\]�f D H�{L�������� � H�;L�������u�H�E�dH+%( u+H�{H��L��[A\]���f D H�;L������t���� t��f. � � �UH��AUATSH��L�'dH�%( H�E�1�M���� H��I�|$H���� �<&�� <|�� <!tL��~���Dž��� ��Hc��R��I��H��t H�;H�����H�E�dH+%( umH��L��[A\A]]�f�A� I�|$1�L�g����x>1�M���<PD��f D I�<$1�L�o����x1�M����D�lP�f D E1���r��f. � @ � �Uf�H��H��dH�%( H�E�1��� HLJ� HLJ� �� �p H�E�dH+%( u���r��� �UH��AWI��AVAUI��ATI��SH��(H��p dH�%( H�E�1�H� { �8H���� Ic�$� H��1�H��H���� f���H*�I��$� 1�H��H���� f��H*�I��$� f��Z�H��� f���H*�� v �Y�H���A f���H*��^��Z��Z�@���� .-D z�I �Z��Y�f���^��Z��Z�� f. � @���G f�f(�f(�H��A��$� f(�M��$x � L��L��� A��$� L�L� H�����A��$� �p�Hc�L9�IG�H�� I��$@ �xu]A��$� H�M��I�< H��� L��' ��H� Ϫ L�J � HD�H��I)�H�����L��P1���^_H�L9�IG�H�I��$� M��I)��D^��I�< L��H�?� H��1��܆��L��H�P' H�L9�IG�L�41�L)�K�<7H��H�M�谆��H�M�M��$P Hc�H9�HG�L�M���� M��I�< L�' I)�1�H������ L���W�H�L9�IG�H�I��$@ I)�H�x�'��I��$` I�< H���� ��L� �� H��� H�����LN�H��L��1�RL��& � ���H�L9�IG�L�,XZL��贲��H�E�dH+%( � H�e�L��[A\A]A^A_]� � H��f��H��H ��H*��X�����f. � M��$X M��I�< I)�M��tIL�& �� D I��$X �� L��1�H��a �H���H�L9�IG�L�,�J���f D M��$h L��% M�������1�H��% L������H�L9�IG�H����f D H���f��H��H ��H*��X����f�H��f��H��H ��H*��X��l���f�H��f�H��H ��H*��X��*���f�f�f�Ic�$� � � f(�(�I��$� 1�H��H���[ f���H*�(�I��$� 1�f(��\�H���^��Z��Y��\�H��� f���H*�(�I��$� 1��\�f(�H���^��Z��Y��\�H��� fE��L*�(�L��� L��L���A\��^�� H������ �^�f(�f(��Z��Y��Z��Y��\��\�f(��v�Hc�L9�IG����� � ��H� �� A��L��H��� L�$ HN�H��H�����1�R� �&��6����(��\���� @ H��f��H��H ��H*��X����f�H��f��H��H ��H*��X����f�H��fE�H��H ��L*��EX�����[l��f�����f�� �UH��H�� � H��H��dH�%( H�E�1�H��u H�81��g���� ���ff. � � �UH��H��dH�%( H�E�1����� �UH��ATI��SH��H��H��� dH�%( H�E�1��V��L��� H�E�dH+%( u H��[A\]��k��ff. � �� �UH��H��dH�%( H�E�1�H��t0��� ��t$H�m �H�U�dH+%( u�� � �! ���$k�� @ � �UH��H����� dH�%( H�E�1���w)� p H�����H�U�dH+%( u��f. � � ����j�� @ � �UH��AWAVAUATSH�� H� $ H�� H� $ H��(dH�%( H�E�1����2 I�щ�H�? I��Hc�I��M��H�>�� @ H� w H��� L��L��E1�H�� 襜�� D H�E�dH+%( �� H�e�D��[A\A]A^A_]� H��v L��L��E1�L��� L��H�� �V���H��� L��L��1�H��� E1��"����H�qv H��� L��L��H�� ����H�L�I9�u� @ H��I9�t�8/u�L)�H������ L��H��H��I���"r��L��BƄ5��� �qd������ A���������f D 1�L��L��L���ȋ��H��E���� @ � �ېH��u L��L��E1�H� & H�� �]���M��� L��L�*� H�H������ H)�I�<1������ H�iu L��L��E1�H� � H�� ����I��� L��H�=� H�H)�I�<1���~���?��� � L��� L���ys��H������L��� H�5�� ��`��A�Dž����H��t L��L��H� I H�� 耚��I��� L��H��� H�H)�I�<H��1��K~�����f D L��� ��� L�L9�u� � H��L9�t�8/u�I��H�`t H� �� L��L��H�� ���I��� L��Hc�L��H)�H)�H��H9��#���I�< H�� 1��J���L��L��H�� Hc�1�E1�H�H)�L��'�������f���� @����H����H��� E1�H������H��s L��L��H� %� H�� �Z���L��H��I��H�� L�� H�����H)�I�<H����P1���XZ�~���f D H����� L��H��H������J���A�Dž��O���L�5��~ H�������M�L��H�����L��1�I�ٺ ���YL��^�ea����� ���I��H���~ I9�u������#f�� � �UH��H��dH�%( H�E�1���� ������H�U�dH+%( u����e��� �UHc�H��AWAVAUATI��SH��H�IH��8H�u�foR� L�E�dH�%( H�E�1��X �E�XXXXf�E�H�X L�4�)E�A�V���� L�}�L���hV��A�Ņ��| ��L��A�V��u8H�}�H��tGH��L���,���H�E�dH+%( uaH��8D��[A\A]A^A_]� H�E�D��A������ ����\��L����\���f D 1�L����A����\��H�]�A������ ����d�� � � �UH��ATI��SH��H��dH�%( H�E�1���F����t;��t ��t1H�E�dH+%( u?H��L��| L��1�[1�A\]韆�� � H�E�dH+%( uH�������[A\]��6d��f D � �UH��AVI��AUI��ATI��SH��H��dH�%( H�E�1��MF����tI��t ��t?L��| L��L��L�������É��a[����� H�U�dH+%( u H��[A\A]A^]ÿ�����6[����������c��f. � � �UH��AWI��AVAUATI��/ SH��(H�}�L��U�dH�%( H�E�1���L��. H�����H��f�I��H�CALE�A�<$[�� M�}L�5� � H�5T M��u�� I�v0I����H��tL���ȧ����u�H�E�I���XM9��� A�E ��.uA�E��kuA�E��oH�}����G �}� t=���� D��M�� D)�H�� �R������toH�E��_ �- H�8���1�H�U�dH+%( � H��([A\A]A^A_]� � H�5zS L����Z����uX�}� t�L���B��H�M�H�H��u���� � �}� t�H�}�1�L��H��� � 谩������Z����� D � H�5 L���lZ����t�� H�502 L���TZ�����t���� H�5�R L���8Z�����X���� H�5�R L��� Z�����<���� H�5�R L��� Z����� ���A�G �����9a��f � � �UH��AUI��ATA��SA����H��(dH�%( H�E�1����� 1���uD��u H�}�1�L�����A���E�E��u5 D H�U�dH+%( �� H��([A\A]]�f�A��t�� � H��g L��H��� 1��01��d���� � D ���� ���o���H� j �پ H�5� H�81��K[���U�� �A����7`�� � � �UH��ATI��H��H��� dH�%( H�E�1��d�����H�E�dH+%( u L��L�e��醠����_���UH��AWAVAUI��ATSH��H��� dH�%( H�E�1���� t �R��H��� H�� �����>��H���~x��� �D���I��H��t{H���TR��H�a� M��tI�U(��� A� L��H�������thH��A����*x��L����N����� u9H�E�dH+%( �� H��� D��[A\A]A^A_]À�� A��t�f�H�� �������f�L���Y����u:�O����8u�H��� �t���L��H���A���I��H���]���L��M���ZN��H����@���� ������� L�5� L��@���f D � L��1����A�Dž��� �Ѽ���� L��8I���O`��L�� H��H�Ue �01�����H�=t�� �� A�?�� L�=59� A���x��U��I�GI�A�G����I�G fIn�H�A��H�H�"�� AH���� H��H� �� �=��� D L��@���� L��H��L���NH������ L��L���[i����f D A������� ��� �u H���Ev��L��� M����� t H�� ������E������H�`8� H�� H� J8� H�j�� H�C8� H�� H�� H�H� �� H��t~H��������H95�� �����H� 8� �{��������PT��H�CH��C����H�C fHn�H�B��H�H�빀 H��� H��H�Թ� �N��� � H��0���� �?e������ H��0���H����� H��H�T�� �S��� � � :�� ���e���H��e �" � H�=z� H����H�S�� ��� �/��� @ L���S���~��� D��| A���l���f � H��b H�* 1��01�臶��� H���� ���f�H���� �����W������� �����H�e �" � H�=�� H�����H���� �Q�� ����7[�� � UH��AWAVI��AUI��ATI��SL��H��hH�u�D�M�dH�%( H�E�1�H�� H�E� H�E�f � M��$ M��u�2�I��M� M��t%I�@I9�r�H�� I9��# I��M� M��uۿ( M����7��I�� �I��H���a A��$� ���{ A� ���< H�=��� L�E��.X��H�?� �E� L�E�H�E�A��$ ���� A��$� H�U�� L�m�M��I��H��x���H�]�L�E�� f. � I��A��� � A�$H��L��A��� ���A�� ��x�M��L�E�L�m�H��x���ADŽ$$ I�p(L��� ��L�E��X���L�E�I��H�=��� L�E�L�M��-S��L�E�L�M�M��>L��L�M��I��L�M�M���� H�E�dH+%( �� H��hL��[A\A]A^A_]�fIn�L��L�E�fI:"�A@��K��I��$ L�E�H��u�8 � H��H�BH�JI9�rH I9��� H�JH�H��u�f��I�H�u�L��AHL�L�E�����L���q��L�E�I�@f D I��L��M)�MH I9�M��LG�H)}� I�D(L��t8H��L���U=��M��M������tLM�M�M�L)��T���L�M���� L��H��� =����L��L�E�H�U��p��H�}���G��H�U�H�BI���j���A��$� I��$ I�P(L�E�H�U����L�E�H���= H� H�U�H���- D�H H�p(M9�� � M)�I9�LG�L�D��A��s8A���� �������� ������L�f�L����f. � H�I�x0H��H�D��H�L�H�L�H)�A�H)�����H����I������H�u�L���&���L�E���A��$ �G���ADŽ$$ ����L�E��]���L�E�D�A��Mc��J���M��L�E�L�m�H��x�����H�M�1������ �L��L��6���L���SF��I������@���ADŽ$$ ����L���3F��I������ ����bV��f�UH��AVAUI��ATL�%|�� SH��L��H��0 dH�%( H�E�1�� T��H�� Dž���� H�������� ��y7��� L�������� L��H��� ����� ���� ǃ$ H���������S������� H���E1�H��0 L���bO��H�E�dH+%( �� H��0 D��[A\A]A^]� @ I����� t+A�L��H�߈�� �w����� ��x��m��� � ǃ$ ����豳��D�(A���|���f D 蛳��H��P����� �8A���W��H�� 1�A��H��H�\ �01��Ư��ǃ$ �����-�����T��f�� �UH��H��dH�%( H�E�1�H�±� H�E�dH+%( u���T�� @ � �UH��ATL�%��� SH��L��H��dH�%( H�E�1��@R���� ��y&H�E�dH+%( �� H��L��[A\]��M�� �K��H�� H�� ǃ ����Hǃ0 fHn�H�� fl�H�BH�H�B�� � H��~H��H�+�� �x���f D �Ұ� ��u�H�_] �" � H�=� H��.���H�ﰀ ���� ��S��f D � �UH��AVAUATSH�� dH�%( H�E�1���$ ��� L�%z�� H��I��L��� Q������ H�%� �E� H�Eȋ� ��y,��� L�u�tHL��H��� �� ��xVǃ$ H�U�dH+%( u^H�� [A\A]A^]�I����� t#A�L��H�߈�� ���� ��x�� ǃ$ ����L���NL���� 뚸������zR��f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H�=n�� �K���4R�� @ � �U��A� H��H����( dH�%( H�E�� ���u �E1���( H�E�dH+%( u�D�����Q��f. � � �UH��ATH��dH�%( H�E�1�H��0 u9��$ I�����t-��� tBH�E�dH+%( utL�e������f � 1�H�U�dH+%( uPL�e���f � ��� H�� �.���H��tH� H��t�@ I��$0 1��ADŽ$$ ����������� Q��f. � � �UH��SH��H��dH�%( H�E�1���A����u H��0 H�U�dH+%( uH�]��� @ H��������P��f. � � �UH��AWAVAUATSH��dH�%( H�E�1���$ �tcI��I��I��I��L���OA����uKM;�$0 wAH��L�r9H�E�dH+%( uOH��I��L��L��[L��L��A� A\A]A^A_]���f�H�E�dH+%( uH��H�����[A\A]A^A_]���O��f D � �UH��H��H��L��M��H��H��dL� %( L�M�E1ɀx4 uHPH+H�E�dH+%( u���1���O��ff. � � �UH��AWAVAUATSH��dH�%( H�E�1���$ �tcI��I��I��I��L���/@����uKM;�$0 wAH��L�r9H�E�dH+%( uOH��I��L��L��[L��L��E1�A\A]A^A_]��� D H�E�dH+%( uH��H�����[A\A]A^A_]���N��f D � �UH��H��H��L��M��H��H��dL� %( L�M�E1ɀx4 uHPH+H�E�dH+%( u��s����nN��ff. � � �UH��H��dH�%( H�E�1�H��t0H�? uH� uH� ��H�U�dH+%( u��f. � � ���N�� @ � �UH��H��H��oFdH�%( H�E�H�G(H��X �` H��t�@H H�E�dH+%( u���M��ff. � � �UH��ATI��SH��H��dH�%( H�E�1��7�����t#1�H�U�dH+%( �� H��[A\]� D L��������u�A� $�����9 wƸ r�A�L$�����9Kw�� r�I�L$�����H9Kw�� r�H�CH��t�I�T$H���y���H9к��������G��e�����L���� �UH��H����X dH�%( H�E������9�X wl� re��\ �����9�\ wR� rKH��` �����H9�` w6� r/H��h 1�H��t!H��h H��t1�H9ʺ������G� D H�U�dH+%( u���"L��f�� �UH��AVAUATSH��dH�%( H�E�1�H���� L�o(H��I��A��M��tsL����e����� �� L��� L����V��D��f��� ��� ������� Ј�� A�EH H�E�dH+%( �� H��L��[A\A]A^]�qt���D��� A�� ujL��� L��A����oV��D���f��� ��A �D��� H�E�dH+%( umH��[A\A]A^]�f � H��� ��:���1��� � H��� A��A���:��L��� L���U����� f��� ���D ��J�� @ � �UH��AVAUATSH��dH�%( H�E�1�H���� L�o(H��I��A��M��tsL���kd����� �� L��� L���oU��D��f��� ��� ������� Ј�� A�EH H�E�dH+%( �� H��L��[A\A]A^]�s���D��� A��ujL��� L��A����T��D���f��� ��A �D��� H�E�dH+%( umH��[A\A]A^]�f � H��� �T9���1��� � H��� A��A���49��L��� L���T����� f��� ���D ��DI�� @ � �UH��ATI��H��dH�%( H�E�1�H��ts�z����T �D �~ A��$� t�F��u7A��$� H�>��)��H��H�E�dH+%( u8L��L�e�� ��,��f�A��$� A��$t �f D � � ��H�� � � �UH��AUI��ATS��H��dH�%( H�E�1����I��H��t&H��1�L����+��A��$� �� �A��$� H�E�dH+%( uH��L��[A\A]]��H��f D � �UH��H��dH�%( H�E�1�H��t8H�O � ����� H�U�dH+%( u �� ��� �� � � ���G��ff. � �� �UH��H��dH�%( H�E�1���� H�U�dH+%( u���hG�� � � �UH��H��dH�%( H�E�1���� H�U�dH+%( u���(G�� � � �UH��H��dH�%( H�E�1�Ƈ� H�E�dH+%( u����F�� � � �UH��AVAUI��ATSH��H��dH�%( H�E�1���Q��H��� �#��I��H���H L��� L��L�����H��t�o A�$X H�SI��$h M�l$(M���- L���U`��A��$� �N M��$� L���VQ��L��A��$� �fA��$� A�EH �o��1�L��L���J)��A��$� f�L��H� � AD$0% ��AD$P AI��$ A��$� 1�fA��$� I�D$@ I�D$H AƄ$� IDŽ$p AD$`AD$p�˵��I��$ ADŽ$x IDŽ$ I��$ I��$ I��$ H�E�dH+%( �� H��L��[A\A]A^]�A��$� �� uBL)���M��$� fA��$� A��$� ���f D I��$� �4�����f D I��$� �4��M��$� L����O��A��$� �fA��$� ����D�� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1��.<���iD��f � � �UH��AVAUATI��SH��dH�%( H�E�1�H�( t H�UK H��� 1�H��� �01���I�|$P�:���I�|$`�0Z��I�|$0�f���I�|$@I�D$H �S!��I�|$p�i���I�|$x��_��A��$� ��� � �� L��M��$ �fq��I��$� 艩��L���q7��L��H���f6��H��t'�I��H���ř��L��L��H���w���L��� 3��H��u�L���B\��L���jV��I��$� � ��I��$� �@.��L��IDŽ$� �,3��H�E�dH+%( uaH��L��[A\A]A^]�2��f � I��$� �S ��A��$� ���A��$� � ����I��$� �* ��A��$� �����B�� � � �UI��H��H��dH�%( H�E�1�H��t)��x � D ���A��x 9�t �B��J���v�H�E�dH+%( u�L����;B��ff. � � �UH��H��dH�%( H�E�1�H��t,��x � � �J�9�r�����x 9�t���u�H�E�dH+%( u �� ��u�H�E�dH+%( u��ת���A��f�� �UH��AUE1�ATH��dH�%( H�E�1��iY��H��tI��1�H���7���L��I��� ���H�E�dH+%( u H��L��A\A]]��KA��ff. � � �UH��H���odH�%( H�E�1��� �oN��� @�� H�E�dH+%( u����@���� �UH��AVAUE1�ATSH��L��� L�vdH�%( H�E�1�M9�v+I��tEH�E�dH+%( ufH��D��[A\A]A^]�f D u�H�ǐ L�������A���� � H��� L��H���Ϊ����u�L��1�J�<3L)��)E��H��A����;@��ff. � � �UH��ATSH�� H� $ H��dH�%( H�E�1�H��H��t&�F��u H�E�dH+%( uRH�� [A\]� @ L�F(L����1�� L��H� q� � �"���H��� L����I����u���� @��?���� �UH��AVAUATSH�� H� $ H��dH�%( H�E�H��� H��I��L����L�`L���dJ��AT� L����� M�� PL�� 1��k���XH��� ZL���:I����u��� @H�E�dH+%( uH�e�1�[A\A]A^]���>��ff. � �� �UH�u� H��AWAVI��AUATSH�� H��HH��� H��dH�%( H�E�1��9��I��� Lc�I;�� tH�� � H��1��b9��H�I�L��L�}��5��H� >x � H�߄�H�� H�� HD�1��'9��I��� L��Lc����L��� H��H��k 1��8��H�3> � H��H�I�1���8��M�Lc�M�M�f8M��t% � L��H����Z��L��I�����I��H��u�H�E�dH+%( uH��HL��[A\A]A^A_]��=�� @ � �UH��AUE1�ATI��H��dH�%( H�E�1������x���{O��L��A��� ��H�E�dH+%( u H��D��A\A]]�� =��ff. � @ � �UH��AVAUI��ATI��H����| dH�%( H�E�1���yO��' ��wtHc�H��i~ L��E1�H� �H�rj L��1��c��H�E�dH+%( uHH��D��A\A]A^]Ð�>��E1�H��I9�t�H�2j L��L��1��\c���f. � A�������S<�� � �UH��H�5� H��H��dH�%( H�E�1��&"������H�U�dH+%( u��� <��f. � � �UH��H��dH�%( H�E�1�H�u�茕��H�U�dH+%( u����;��f D � �UH��H��dH�%( H�E�1���� H�E�dH+%( u�1���;��f D � �UH��ATSH��H� L�&dH�%( H�E�1�I��$� H��� �(�����t H�U�dH+%( uPH��[A\]� @ I��$X H��X �D@����u�H�E�dH+%( u I��$� H��� H��[A\]������:��UH��AWAVAUATSH��8H�U�dH�%( H�E�H�G8H�E�H���� �H I��I���� E�l$@M���� E1��f. � x~L�cM9�v}H�E�K� ,L��H��L�4�I�H��� H�U��0��H�U���u�H�}�H��X �h?����x4u�H�E�dH+%( �� I�>H��8[A\A]A^A_]��p��f � I��M9�w�E1�H�E�dH+%( �� H��8L��[A\A]A^A_]Ä�t4A�t$@H�Ǻ H� 8�����n��I�D$8A�D$HH�E����� � ��s��L���S��H�U�L��L�� ���L��I���lb��L����"���j����Z9��f. � UH��AVAUH�u�ATI��H��(H��� dH�%( H�E�1��В����tT�M�1�H�}�H�]� � �Ҁ����xL�mк L��L���* ��H�E�dH+%( u^H��(A\A]A^]� � I��$� ���I��H��t�H���kO��H�����L��I��H�E��T(��M��t�� L��L�������x8�� � � �UH��AUATI��SH��H��HdH�%( H�E�H�FH��t �v�Є�u;L�m�I��$� L�����H�;L�� M��$� H�j� 1��3��H�HCH�E�dH+%( u H��H1�[A\A]]���7��ff. � � �UH��SH��H��H�6dH�%( H�E�1��) ��HCH�E�dH+%( uH�]�1����7��f � � �UH��ATSH��dH�%( H�E�1���� u!1�H�U�dH+%( u:H��[A\]� � I��H��� H��1��_����u�L����m��H�� �� 7��f � � �UH��AWAVAUATI��SH��H��(dH�%( H�E�1��> t ��� �| ��� @t+A�D$H�E�dH+%( �� H��(1�[A\A]A^A_]ÐH��� L�m�L��� L������H��� L���]����~3A�D$��� @L������� @ �6����t���� @�w����諔���8u�H��� t�H��� H��蝀��I��H��t L��H���\����~ A�D$��� @L���%�����5��f. � � �UH��SH��H��dH�%( H�E�1�� {��H�C@ H�C8 �CHH�E�dH+%( uH�]����~5��ff. � � �UH��ATI��SH��dH�%( H�E�1��JO��A�D$@��t+1� � I�D$8�ڃ�H�<�H�G( 轜��A;\$@r�I�|$8�|��A�D$HL��I�D$@ �]��H�E�dH+%( uH��L��[A\]�����4���� �UH��AWAVI��AUATSH��H�_@L�G8H�}�dH�%( H�E�1�;_D�= H�E��xH �i A�܉]�A���� I��X 1�H�E�f. � D��I��� L�E�)��D�<Ic�M�,�H�E�I��� �y��L�E����� ��xE�g�A9�| D�}�� @ A�_D9�~�HcE�H�E�I��H�E��P@D)�H��H�]�H��I�|I�4�(!��H�E�L���@@HX8�j��H�H�E�I�F(1�H�U�dH+%( �� H��H[A\A]A^A_]� D H�u�I��X �8����uI��� I��� �Ix��H�U�L�B8�5��� @ ��uT� � L�����I��H��t]H�E��XD�X@L�@8H�E��xH �����H�CI� �L���B@��i��H��@�����4H��H��� @ Hc�1�H�E�����2����� ��� � �UH��AUI��ATI��H��dH�%( H�E�1��L��L��L���0��L��A���[��H�E�dH+%( u H��D��A\A]]��o2��ff. � @ � �UH��AVAUI��ATI��S��H��dH�%( H�E�1�������� A�D$@1ۅ�uf D E1��H ��A;\$@s�I�T$8��L��L�4�I��� ��v����u�1�I��X � 7����u�L���h��I��L���l��H�E�dH+%( u(H��L��[A\A]A^]� @ L��1�1�L�����I����1�� � � �UH��AWI��AVI��AUI��ATH��dH�%( H�E�1��OK��� L��L��L���\���H��t_H��X I�������u,L��� Z��H�E�dH+%( u]H��L��A\A]A^A_]� @ L��调����u�L��L������� � L��L���(��I��H��t�L���m���L��L���2.����0��ff. � � �UH��AWAVI��AUI��ATSH��(H�u�H�M�dH�%( H�E�1��iJ��A�F@M�e ���� 1�� D ��A;^@soI�V8��L��L�<�I��� �u����u�1�I��X �L5����u�L����f��I��H��t0L��� Y��H�E�dH+%( �� H��(L��[A\A]A^A_]� M�e L��1��'��I��H��t�H���j���H�U�L��L���[��H�}����L�� H���;��L��L��A��$� ���A��$� ��,���c����f/��f D � �UH��AWI��AVAUI��ATSH��H��dH�%( H�E�1����A�G@��tVE1�� �A��E;w@sFI�W8D��L��H�<��A�ą�t�L���7i��H�E�dH+%( u H��D��[A\A]A^A_]�f D E1�����.��f D � �UH��H��dH�%( H�E�1�H�U�@�u�H�5�����E� �3���E�H�U�dH+%( u���s.�� � �UH��H��0dH�%( H�E�1�H�u�H�5���H�U�H�UЉM�H�E� �23��H�E�H�U�dH+%( u���.�� � � �UH��H�� dH�%( H�E�1�H�U�H�u�H�5���H�E� ��2��H�E�H�U�dH+%( u���-��ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1�H�5���w2���r-��f�� �UH�5��H��H��dH�%( H�E�1�H�U�H�E� �=2��H�E�H�U�dH+%( u���#-�� � �UH��H��dH�%( H�E�1�H�E�dH+%( uH�6H�?�H��-H��-��q����,��ff. � f�� �UH��AVI��AUI���( ATSH��H��dH�%( H�E�1��� ��H���� L��I���g ��I�\$ I�D$I��H���� I�] L��H��u�, H��H�sL���1q��H�SA��H�CE��HH�H�H��u�f�I� $L��L��AD$L� �[���1�H�U�dH+%( uH��[A\A]A^]ø�����+��L���������f�� �UH��H��dH�%( H�E�1�H9�t��{����H�U�dH+%( u���+��f�� �UH��AWI��� AVI��AUI��ATSH��H��dH�%( H�E�1��&z��H��t|I�u L��I������I�D$H��tTHI�UfHn�fI:"�@I�EL�`fHn�1�M�efH:"�A$H�U�dH+%( u%H��[A\A]A^A_]�L��������Ӹ�����*��f � � �UH��H��dH�%( H�E�1��~tH�E�dH+%( u �1�� @ H�E�dH+%( u���-���~*��ff. � � �UH��AVI��AUATSH��H��dH�%( H�E�1��s�����t'1�H�U�dH+%( �� H��[A\A]A^]� D H���Й����u�H���z����u�H�������u�H�������u�H�C L�+I� L��� � H��tH�sL���n����xt)H�[H��u����i���f D H�[��f. � L;k �G������)��ff. � @ UH��AWAVAUATSH�� H� $ H�� dH�%( H�E�1�I���8 ��w��L�-4 I�E H���� H� �3 I��H�=�� Hc H�� H�� �I��H��(��� ��H�� �I��H��� A�D$H�=6� �� ��H��(�I�D7H���� H�c5 A��D�#H�� �8 �� M���� M�NL�=�U~ L����M�� � L��� 1�L�� �覡��HcI�E L��I��H��H��(�� ��H��(�H�H��tYI��H��U~ A��L�� �L9�D�#u�1�H�U�dH+%( ugH�ĸ [A\A]A^A_]�f � I�U H�H�<��A������y�L��� �*�������� H��0�� ����x�L����� ����'�����f. � � �UH��H��dH�%( H�U�1�H�U�dH+%( u�H����L'��ff. � �� �UH��H��dH�%( H�E�1�H�E�dH+%( u���k��� '��ff. � � �UH��H��dH�%( H�E�1�H�E�dH+%( uɉ��~ ����&��f � � �UH��ATL�g-SH��L��H��dH�%( H�E�1��1��E1�H��v)�{-StDH�� v[� H�5�� L��� ��E1���A��H�E�dH+%( u*H��D��[A\]�f D A�|$yu�A�|$SA� t���#&��E1��ff. � � �UH��AWAVAUATSH��(L�gdH�%( H�E�1�M���� L��A���$|��H��H���� L�5q� L�-;� E��� M�|$ M;|$t( D H��I����{��H���� M�|$ H��M;|$u�M�D$-�[ L��L�E���=���[ H�{-H�E���=��L�M�L�E�H��M����H����8��� M��� I�� �M�L$ L��L�� H�9, I�܋01�����H���M{��H���h��� @ H�CH9C tfH�E�dH+%( �� H��([A\A]A^A_]� @ H���{��H��t�I��H��I�D$I9D$ u�H�CH��I�D$ ��z��H��u��f � H� H% �H H�C � � M��tL��L�E��/i��L�E���� ���L�K����f. � L���8����#$�� � �UH��AWAVA��AUATS��H��8H�}�L��H�u�dH�%( H�E�1�L�E��/��H��0 � L�x�RH�t1H�U�I���.k��I��H���� H�U�L�M�H� C� � L�E�H�fIn�A�G�fE��L�m�LE��A��H��D �L�E�M�fA�D$(H��* H��� fI:"�A�\$*AD$�01�AU� ~��H�u�L��I�|$-�+��XZH�E�dH+%( uH�e�L��[A\A]A^A_]��#�� � �UH��ATSH��H��L�%�/ dH�%( H�E�1�A�D$f��tA�|$ u%H�U�dH+%( u&H��H)�H��[A\]�c�� H)��8e��A�D$���"��ff. � � �UH��AWAVAUATSH��(dH�%( H�E�H�/ �x �� L�wH��M��u � � M��L��M�n-�yx��I��H��taI�FI;D$u�I�N I�T$ H)�H)�umH��~hA�T$*���� uA�N+L;c�� H��L�����L���P���L���x��I��H��u�H�E�dH+%( �� H��([A\A]A^A_]�f D A�v*H��uFH��~A��@�� �S L����w��I��L;s�` L��H���l���L��M���і������ @ A�T$*����Ѓ��< �� �� �-���< u����� <������u�A�~-_A�L$-M�|$-�� L�� @ H���8_t�L)�H���_�� L��f D H���9_t�L)�Hc�H9�������)���L��U�@�u���+��L��H�E��+��H9E��U�������u������L��L��� �����l���A�v*����f�L���v��H�C�l��� � �� ������� ���<�!�������A�L$+���1��V���1���_�3����U���L���Ov��H�C����� ���� �UH��AUATSH��L�gdH�%( H�E�1�M��tGI��� f�L��L���Ŋ��L���-���H��t(I��L����u��H��M;eu�L����u��I�E��f D H�E�dH+%( u H��[A\A]]��a ���� �UH��AWAVAUI��ATI��SH�� H�^dH�%( H�E�1����o �~-.L�v.tL�v-H�=2� H��� H�E� fHn�H�=�� H� ,� fH:"�H��� �(���fHn�H�=�� fH:"�H��� �8���fHn�H�=�� fH:"�H��� �H���fHn�H�=�� fH:"�H��� �X���fHn�H�=�� fH:"�H��� �h���fHn�H�=�� fH:"�H�}� �x���fHn�H� �� fH:"�H�x� E�fHn�H�=|{� fH:"�H��� E�fHn�fH:"�H�|� H�E�E�H���� L���.���H����A�D$+�� �A�D$+I�E H��to� � � H��H�HH;XrH�H1�H�H��u�f�I�$AD$L�!@��uEH�E�dH+%( �� H�ĸ L��L��[A\A]A^A_]透��f�I�$ AD$M�e M�e� @ 1�1�L��(����p1��H�5�� H�rz� H��� D H�=az� ���I�7I��H��u�H�=Iz� L���1���H�������� ���� �UH��AWAVAUATS��H��(H�}�dH�%( H�E�1���H� ' D�4�C�A��D�E1��B<wH����H��s.f D H�E�dH+%( �� H��(D��[A\A]A^A_]� �>$I��t���I��A���Q,����WM��L���ȸ AE�1����S ��I��H��t*L��[ �n4��H�}�1�L��H����H��0�R���q���A���f�������� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1��>R�����f � UH��AWAVAUATSH�� H� $ H��xH����fHn�H������H��p�H����dH�%( H�E�1�)�`�H��t#�Q(H��� ����N(9�t �B��J���v�H����H���� H�H0H�X8H������ H�����>��H�5;� H��H������L��������H���� H����Dž|� Džx� Dž�� H�����< H�!' �z �_ � I�T$ L�xL��H��� H����� _������ L9���t0H������� ������<uH���� H�����\ L���=��H����L���0��I��H���y H�x �����tH����H���� �H���� A�|$4 �AoFu�AL$f��Ao $fl�f��AFL9����� H����M�|$ L;h8�� H����L���c���I�0L���W����x�H���t I��H��I���yo��M�}-� L��H���1��H����������� tH�5�� L����]������ L9����_ H��p� t�AoFf��`�AF�������d H����D��|�L�`� ��� ������<tL�W� H����� � 1�� 跑��H�����;0��L��I��� <��M���R H����L����� ������A��� ���� �A��� I�~��v��I��H��� �@4H����H���u������ ��|�L9����[�������H�������D��x�D���L9���tH������� ��<�� L���;;��H�E�dH+%( �� H��x D��[A\A]A^A_]� H����M��� H��� H�H(H�g �01��r��H����H��t*�V(� D ����N(9�t �B��J���v�L�����H����L;h8t#H����L����L���\������ � L���m��H����H�A8�� L��� m��H����H�A8�>���H�����p�������Ƃ� ���f�H��p� ������AoFf��`�����AF��� L���9��H���� t&H�����V(�f�����N(9�t �B��J���v胅��L�����9���L���9��L���}��A������_���H�����9��H���B����@���7���I�D$ ƀ� �&���E1�� ������ff. � �� �UH��AUI��ATI��SH��dH�%( H�E�1���uUH�5M� ��'��H��H��tAL��L)��v ��Hc�H9ډ�M�H�E�dH+%( u@H��L��L��[A\A]]�7S�� � H�E�dH+%( uH��L��L��[A\A]]������ � UH��AWAVAUA��ATI��SH��8H�}�H�U�L�E�dH�%( H�E�1�M��tI� ����E1�M��u�A � I��M9�v1H�E�K� &H�u�D��H��L�<�I�H�x-�V4�����t8L�sM9�w�E1�H�E�dH+%( �� H��8L��[A\A]A^A_]� � H�E�H��tH�M�7M��tHA��uBH��t=H�}� M�~-t>f D H�E�M��L��L�t�M�~-L��������u�H�E�H��H�u�M���p��� @ H�E�M��L��L�t�M�~-L��������I���H��u������� �UH��H��dH�%( H�E�1�HLJ� HLJ� H�E�dH+%( u���Y��f � � �U1�H��ATI��SH��H��dH�%( H�E�1���� ��H��0��I��H��� I�D$H9�wI�L$ H9�tH9�vL��� H�E�dH+%( u H��[A\]����� � �UH��AUI��ATI��H�w0H�� dH�%( H�E�1�L;g8t1L���}��L������H�E�dH+%( u(H�� L��A\A]]�� ���L��H�u��h��H�u�I�E8��U�� D � �UH��H��dH�%( H�E�1�H;�� tTH��� H�G0�H��tH�PH9�v"H�@H��u�H��� H�U�dH+%( u)�ÐH;p wu�H9�t�H�@� D H��� H��u������ D � �UH��H��dH�%( H�E�H�G0 H��tH�PH9�s"H�@H��u�H�U�dH+%( u#�� � H�H H9�w H9�t�H9�u�H�@��R��f�� �UH��H��dH�%( H�E�H�G8H�U�dH+%( u��� ��ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u �H��0�l+������ � � �UH��H��dH�%( H�E�1�H�E�dH+%( u���f�����ff. � � �UH��H��dH�%( H�E�H�H��H;GHs"H�W@H�H��H�U�dH+%( u ��f D 1����?��ff. � @ � �UI��1�H��AUI��ATI��SH��L��H��H�wHH�@dH�%( H�E�1�����H��t H�U�dH+%( u?H��[A\A]]� H�E�dH+%( u"H�sHH�{@H��M��[L�� A\A]]������f. � � �UH��AVAUATI��SH��dH�%( H�E�1��F��L����l����t*H�E�dH+%( �� H��L��[A\A]A^]�#(�� I�|$8H���� 1��ke��H��H��H��u�H�<� ��]��I��H��teI�|$8I��H��t D I�>I���,e��H��H��u�L��H� ��� H����C��M�l$@L��I�\$H�;V���L���f D 1�1�����I�D$@ �-��� � � �UH��AWAVAUATSH�� H� $ H��XH����H�5=� H����dH�%( H�E�1�HDž�� ��q��H��� I��L����H�����L�� L��H���-W��H���4 H����H���� �D� H�����x �nb��H��t�L����H�x� L���aN��H����� H�����&��I��H��t�� L����� 1�H����L��H�x L�����S4��1�I�|$L���tR��L����H��H����� < t< �$���H����H����L��H�����Ѕ�����A���\ D H����A�������L�����H�E�dH+%( u7H��X D��[A\A]A^A_]�f. � L��E1�����t�H������ ��A���ff. � f�� �UH��AUATH�� dH�%( H�E�H�$ �x tI��1��\-��I��H��u$1�H�U�dH+%( u4H�� A\A]]�f � L��H���Q��L�����E�����E��� ��f. � UH��AVAUATSH�� H� $ H�� dH�%( H�E�1�I��H���{��H��tCL����� L��I��L���L���/ L���?`��H��H��tH�xH�5�� �gP����t3A���H�E�dH+%( � H�� D��[A\A]A^]� � H�modules L��H�5�� HDž�� H�C�����u�L����H�F��L��L�������udL��L��H�5���F��L��A�����H��H��t1f�I��H���%a��L��L��H����u��I�~�.�L���v��H��u�E���+���� ���L���{��H��H��� ���I��H����`��L��L��H���u��I�}���L���%��H��u������V ��f D UH��AWAVAUATSH�� H� $ H�� H��h�H��H��H��x�dH�%( H�E�1���H��toH��I���-��H��H��X��i����tQH����H��x�� I��H��H��`���J���/ L���S^��I��H��tL�pH�5� L���xN����t4A���H�E�dH+%( �. H�Ĉ D��[A\A]A^A_]�f D �e H��A�D$kcorfA�D$�dd��I��H��t�H� H��t4H�0H��t,H��x�H����������u�I�$H����H9H�l���H��x�H�������U���H��h�H��`�L����1�L����L����H����1�L�����O�����t����, �s,L���L����H�����������A�ƅ��U H��h�������� ������p��� Ј�� L9����| H��H�5R��L���:��H��X�H��x�H����H�5� ƀ� ����L������uWM9�tRH����L��E1�E1�� M��t%H� L9�t+H�HH�1H�QH9�r�H9�s�H)�L9�s�H� I��I��L9�u�M��u M�y�S(� � ����K(9�t �B��J���v�H��L���u���Ao L��H��I�GH�CA�G4�C4�Ze��H��A����*��E��� L����M9�tYD��p�M��I�I�FfIn�I�v��H�BH�AI9�tL���W������ L����L����M9�u�D��p�H��X�H�55� ���� L��h�L��`�A��� L�爅x���<����A��� �`�� L��H���`����t���L��H�k� �C,uH��`�H�0� H�h � �01��a����� D A���f�L����M9�t> @ I�U I�EfIn���H�BH�I�}AE �)��L����L����M9�uƋ�t��[���8���f D ��t�A����?��� ���H��x�H����H�58� �`��������H��X�ƀ� ���H�� H��`�� H�� �01��2`������H�� � � �UH��AWL�=�� AVI��L��AUI��ATSH��(dH�%( H�E�1�H�E� H�E� ����� L�e�H���L��L���i������ L��L����H�������y H�]�L��H���8�����# L���x��H��I���m��I��M��u?� I�F I9E u5I�vI�}�II����u$L���Z��L��I���Z��I��M���� M��u�A�����H�����I��H��t2 M��L���mZ��H��L��I��� o��I��v�L�����M��u�L�����H��H��t8f � I��H���%Z��L��L��H����n��I�~�.�L���v��H��u�H�E�dH+%( �� H��(D��[A\A]A^A_]� @ I��E��B���H���U��I��H��t/M��L���Y��H��L��I���dn��I�~��L�����M��u�A������:���L��� ��H��H��t/I��H���hY��L��L��H���n��I�}�q�L�����H��u�A������8������� @ � �UH��AWAVI��AUI��ATI��H��SH��H�M�dH�%( H�E�1���]��H�5D� L��H���v��H���= ���5 H�{ �* H���L��L�������� H�H���� H�0H���� L�}�L��L��� ������ H�H�U�H+PI��I�|$0� H�}��P��H�}����A��$� ��<A��$� �}� uL��L��L������E���t5H�E�dH+%( �{ H�{H��HL��L��[L��A\A]A^A_]�"�f�H�C�AoL$0I�\$8H�E�)M�H���/ f�AD$0H���� L�}�� L��L���el��M�.I�~-� ����H��t� I�vH�}��/��I��H���� H�PH�x H+I�II�F IVH9�vI�N H��H��tH�I�F H��0L��L�M��?��H�}��E��$��H��t2H��I��I���W��H��L;m��W���L���V��H�E��F���f D A��$� H�E�dH+%( uA�E�H��H[A\A]A^A_]�f D E1��E��� � L����u���|��� �E�������B ��f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1��>;��� ��f � � �UH��AWAVAUATSH�� H� $ H��x ��l�H��I��I��dH�%( H�E�1��:/�� H�f L����L�� L��H�� � 2����� 1�L��H��L��p���L��<�����g2������ ��l�L��H���= ��L��H��L����� L���<��E1������ �A��L��A����7��E��~&H�2 L��ƃ� H��� � �01���Y��H�E�dH+%( u]H��x D��[A\A]A^A_]� � L����H�Ѿ H�c, L������ ��� D ��l� A�����t�L���A����z��f. � � �UH��� H��AWAVI��AUI��� ATSH��(dH�%( H�E�H�� � �E��HH�N �01��X��H�� � ��~[L�=� 1�� D H�� H��9~AI�1�L��L��H���C��A�ą�~�H�E�dH+%( ugH��(D��[A\A]A^A_]�E1�f�H�a �x u�1�1�1�L���5 ��H��H��t�H�E�dH+%( u H��(L��L�� [A\A]A^A_]� C���[��ff. � � �UH��AWAVAUATSH�� H� $ H�� H� $ H�� H� $ H�� L��� H��X��I��dH�%( H�E�1�����L����k��M��$� �Ä�H�����H������� M���� L���v��L����� �v ��� � L�����A��L�Q� L��1�� ��u��H�����L����� L�����H�����������k����������� L���R��I��H���� M��$� @ H�����L��A� �[��L������S A��$� �Ɖ�@��������@��x��@�A���~ ���A��$� ���c � �qJ��I��H���� A��$� @�� H�����HDž��� L�=M� HDž��� Dž��� H��h���A� ���� H� �� ��Hc�H�>���x�� �� A��$� �� � ��trA� L���L��H��4 �g����uT�C���d������ Hc����H��h��L��H��H��p��L�,�I��I������ �3Y���8� I��H��� L9��6���H�����H �����b H����� �� H����� �� H�����H�����H��H��D��x��H��X��L��A���X��A�Ņ��� �������tgH�����H��p��Hc����H��H��H��H��p��H��L������H��P���F�H��H��H��H)�f D L��I��P �q2��I9�u�L���t��E���� AƄ$� L�����H������Kh��H�E�dH+%( �� H�Ĉ3 D��[A\A]A^A_]� ��x�� �����A��$� 9���� ���A��$� ��<��� ���f. � A��$� ��<�����f. � ��L��L��L����+�����>���H����� �� H����� �� L���P������ �����A��$� L������� H����� ���M������L�����D��x��H�����L��L��H��X��A���}��A�Ņ��=���H�����L����������A�T ��H�����H��p��DO������L�������g��� � L���0���Q��� H������f��Hc����H��h��L��H��H��p��L�,�I��I������( �3V���8t I��$� H������������ D I��$� tuL��L��� B��H��teH��H��P�����H��P��� L����c���<��H��P��� ����c����t%��L��L��L���%*����d���(���� ��d���Y����P���f D L���`Z��������I��$� �� H����� �a �����A��$� �4���L�����L�����A��$� L������� ��L��L��L���)��I��$� H�������d�����d���k��� L��H�5:� HDž��� ��Y��I��H���| H�����L��p��E1�H�����f. � L������( H�����H�����L�� �?����� H�����H��� �X�L�����Hc�L��� L������ L���U6��H�����H�����L)�A����9��v���A��L��� Ic�H����D��x��H��H������ 6��H�����D��x��D����H��A)�A�@9��#���H�����A��� � Mc�L�����_��H��H���j H��p��A��H�x0�3��L��������� � H�����L��p�����L���}��A�������A��$� ��� @ � K��L�����I��H���\���L��L�����M�����H������� ��H������ ��L� � � L��A��� � 1��m��L�����M��$� M������ @ L��A���������I��$� H�57� �^��H��� DE��E��� D I��$� ����=���H�� I��$� � L��L�����H�� �&��L��L���N����� ���L��L�������H����� �~ H����� �~ H�����H�����H��H���������� ��� A�����H��X������H������H�5�� H��I������b���L��L������R���H����� �o �����H�����A�����H��p���������L��������L��p��� A��������M��$� M���v���H� G�~ E1�L�s8M���i H��X��L��L��H���j��A�Ņ��� L���������L���*��I��$� �d���H��X������H������L�p8H��M��� L��X��L��L��L�����A�Ņ������H��~ L�� H�� �01��L��A��$� ���������AƄ$� H�s01�L����L���7��L���.���a���H�����L��p���F������H���~ L�� H�n� �01��BL��L�����A��$� ����� ���AƄ$� 1�H�5y� L�����H���7��H���������{ �� H�S0H���. �{ �� H��~ H�8 t)H��X��L��D������-��D�������A�������H�� �8 �q���A��$� @�� L�����H�=I� D�����L����D�������u$L��L��D������u��D����������� L�����I��$� D�����L��L������T��M�� L��H� ��~ L�.� H�� 1����H�50��L�����D�����H��H������ H�����L����H�XH�����H��x��H���� D��p��L�����I��H��X��M�D$L�� L��H�T� 1��q��H���J��H��H��tTH� H�����H��t2H�0H��t*H��x��L�������u*H�����H�����H�H9PuH��L���%����h L���eE��I��H���j���D��p��L�����H�����D�����L�=�� � "��D�����E��� � L��L���?��H���p L�����I��M���d���M�������p��t+L�@(L����� 1�H� � � L����f���O���H��~ H�PXH���� L�p`M���.�������f��{ �w���1�E1�1�1�L��D������>?��D�����H��H��t.H��X��� L��D������3��D�������A��������{ �������H��X��1�L���3��A�����H�=٧ 1�1��Hj���Dž�xo�-��H��X���H��I��H��tVH� H���+ H�0H��� L�= � H�����L���+ ����u$I�E H�����H9PuH��X��L���7���tnL�����I��$� L��L�������Q��M�� L��H� ��~ L�� H�Ѐ 1�����H�5��L�����A��H�����H�����L�=h� L�����I��� ���� L��L��L��������H������ ��L���j��I�������}��H�����H�������L���RD����tFL��������L�=� � ���H�g�~ L��1�A��H��n �01��G�����A���p�����A��$� L������Q�E1��L��� � �UH��AUE1�ATSH��dH�%( H�E�1�H��t#H��H��1�I��� ��H�H��t(H�a�~ �@H�E�dH+%( u2H��D��[A\A]]�H���~ L��H��� 1�A������01��FF����_��ff. � @ � �UH��ATSH��dH�%( H�E�1�H��tH��H��I�����H�H��t1�H�U�dH+%( u,H��[A\]�H� �~ L��H�+� 1��01��E������������� D � �UE1�H��H��dH�%( H�E�H�e�~ �x u�x u f�@�@H�E�dH+%( u&�D���H���~ H�m 1��01��KE��A��������^��ff. � � �UH��AWAVAUATSH��XH� �~ dH�%( H�E�1��C���E�1���t&H�U�dH+%( �" H��X[A\A]A^A_]� @ �CI������f�C��_���{ �0 H�CHH��t �8.�� H�sxH�Ѱ H��� �� ����� H��� H�D� H��� �� �����h H��� H�� H�� �#�����: H��� H�Îz H�� ������ H��� H�(� H��� �_ ������ L��� L�u�M���. 1��|��H�� H���� M�~M���& L��L�u��#?��I���KG���E� I���E � H�� L���Y���� H�}�L���c���E�M���� L��M����>��I��A�E I�� L���-��A�U I����u�I�OH�U�H9�t��: H�U�t�H��H�M�H�E��P��H�M�H�U�L�M�H�D�H9��^���H�5��~ � D H��H9��C����� u�H9��1���M���X����E���� H��� H��� H��� � �����b H�� 1����H��H���) �8/�� �x �� H�s! H�� H9�t�.��H�5S~ H�=pj � K��H�u��" I�����A��M��t@L�u�L�� L���.��H��t � 1�L��E���� ��/�����E�L����������~�u�E�� D�@�u��E��C�C1���� H�� �L��� @ H�� H���/��Hǃ �����L���(����������������p���f D �;/�����E��f���H�� �?/��� �������H��� �e��H�� � /��H�� �.��H�� ��.��H��� �5��H��� �)���t���H�%�~ H��h 1��01���@���������������ff. � �� �UH��AUATSH��L�%p�~ dH�%( H�E�1�A�|$ u!H�E�dH+%( �� H��[A\A]]� I��$� ���I��$� ���I��$� �y��I��$� �l��I��$ �.��I��$ �.��I��$ �-��H� ��~ L�-��~ ����x f D I�U H�H�<��i������y�L��� �R��f�A�D$ IDŽ$� IDŽ$� A�$� �������ff. � f�� �UH��H��ATI��H��dH�%( H�E�1�H�E� �P��H�!�~ H�� H��tU1�H�}�L��x L��H��� � � ,����x0H�}��O-��H�}�����1�H�U�dH+%( uL�e��� � �������ff. � �� �UH��SH��H� ��~ dH�%( H�E�1�H�{0H��t� �j��uRH�{8H��t� �S��u1�H�U�dH+%( u0H�]���H�K8H���~ H�ϝ 1��01��K>�������H�K0���Y��f � � �UH��A�g H��H�p-H��H��dH�%( H�U�1��P*���t��E�A��A��wH��H�HL�@ 1�VH��� � ����H�H�U�dH+%( u������ � �UH��AWAVM��AUATI��SH��(dH�%( H�E�1�H��A��H��ur��tNE��tIH�N(H�7� L��1�� �w��Lc�H�E�dH+%( �� H��(L��[A\A]A^A_]� � H��u � L��1��2��Lc�� D H��A�Ͼ D�E�H�O-H�� L�����Lc�E��t�D�E�E��t�I�L$(H�CH;K rI�T$HH)�H�}� L��1�� ����H�I��F������ D � �UH��H��dH�%( H�E�1�H�E�dH+%( u�I�й 1������q��� �UH��H��dH�%( H�E�1�H�E�dH+%( u�I����1�����3�� � �UH��H��dH�%( H�E�1�H�E�dH+%( u�I��1�1�1��W������f�� �UH��AWAVAUATSH��L�HdH�%( H�E�1�M��t@I��I��1�E1�L�- � �I�F@L�� L��H� �1�H��H��-���H�I�I;^Hr�H�E�dH+%( uH��L��[A\A]A^A_]��]��f. � � �UH��SH��H��H�?dH�%( H�E�1�艿�H� H�{����H�C H�E�dH+%( uH�]������ � � �UH��H��dH�%( H�E�1�H�E�dH+%( u��\�����ff. � � �UH��ATI��SH��H��H�>dH�%( H�E�1�����H�KI�$H��t!�Q(�f����D�A(9�t�B�D�B���v�fHn�fH:"CAD$H�E�dH+%( u H��[A\]��&��f D � �UH��ATI��SH��H��dH�%( H�E�1�����AoD$CA�D$(�C(�AoL$0K0H�E�dH+%( u H��[A\]����f. � �� �UH��AWAVI��AUI��ATI��SH��H��(dH�%( H�E�H���~ ���x]�~ H��L��E1�L��L���[��E�,H���~ � ��t A�> �� H�E�dH+%( �� H��(D��[A\A]A^A_]� � L�E��J.��L�E����~ H�g�~ � A�> �x���L��H��L��1�H�� L�E����L��L�E�Hc�I��H)�H��N��� @ Ic�L��H� [_ H)�H�<H�N 1��~��A��F���f D L�E��W��L�E���A���j���H���~ H��L��� ����K��ff. � � �UH��AWAVI��AUI��ATI��SH��H��L�=��~ dH�%( H�E�1�A���xJu_L��L�� L���=0��A��A���t�; uVH�E�dH+%( u|H��D��[A\A]A^A_]� D �Q������,����t@A� �; t�L��H���a��� � L�� � H�=,^ �E��� D �C��u�A� �S����N��ff. � � �UH��H��� L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%( H��H���1�H�EL��0���Dž0��� H��8���H��P���Dž4���0 H��@�����>��H��H���dH+%( u�����ff. � � �UH��H��� H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%( H��H���1�H�EH��0���Dž0��� H��8���H��P���Dž4���0 H��@����=��H��H���dH+%( u������ @ � �UH��AWAVI��AUI��ATI��SH��dH�%( H�E�1��> �� H���� I���+ @ L��� ��!������ H��H��L)�I)�tiI��L�� L���q��H��L9�t�L��L��� ��xbH��L�� L��L)�H��ID��C��H��u?L��H�=�[ ����x,H���s���1�H�U�dH+%( u9H��[A\A]A^A_]� ������ؐH��� L��L���]C��H����������ff. � �� �UH��H��fT ? dH�%( H�E�1�f/%; H�6� sf/ z H�%� H�Z HF�H�U�dH+%( u���L��ff. � �� �UH��AUI��ATI��H�� dH�%( H�E�1��E�����E�H��H�E�dH+%( uH�� L��L�� A\A]]�)������ff. � �� �UH��AVI��AUI��ATI��H��(dH�%( H�E�1��E�����E�H��H�E�dH+%( u H��(L��L��L��A\� A]A^]����b��f�� �UH��H�� ��t)E�dH�%( H��x���1��E�H�EDžd���0 H��h���H��P���H��p����/��H��x���dH+%( u������� �UH��AVI��AUI��ATI��SH��� H��H�����t)�`���dH�%( H��(���1�H�EDž���0 H�������H���H��0����@0H�� ���Dž��� ������h��A��L��L�������H��L�� 觿�H��(���dH+%( uH��� [A\A]A^]�� ��� �UH��AUI��ATI��S��H��dH�%( H�E�1�H��tFH�5�� L���4������ H�5�� L��� ��A��� E��tRH�5�� L�������tL��L�����t^��xb��tFH�=_� �*��H��H��tBH�5P� �V��������H�U�dH+%( u5H��[A\A]]� @ �+��u� � 1��� @ � �n&������%�� D � �UH��AUI��H�5�P ATI��H��dH�%( H�E�1�������tH�E�dH+%( u'H��1�A\A]]ú����L��L�����H�)�~ ������� �UH��H��dH�%( H�E�H�FH9Gt ���H�U�dH+%( u �� � 1����g�� � � �UH�~H��ATI��H��dH�%( H�E�1�觲��H�E�dH+%( u L��L�e���������f D � �UH��AVI��AUL�n(ATSH��L�f(dH�%( H�E�1�I� $M9�t;f. � I�|$�6���I�|$@�,���I�|$8�"���L��I���g��H�M9�u�H�E�dH+%( uH��L��[A\A]A^]�<���w�� � � �U�P H��SH��H��dH�%( H�E�1��#��H��t+�o�oK�oS �o[0�oc@ HP X0`@H�U�dH+%( uH�]������ff. � f�� �U�8 H��SH��H��dH�%( H�E�1��"��H��t.�o[ H�H(�o �oSfHn�X fl��@ P@(H�U�dH+%( uH�]����z��f. � � �UH��AWI��AVL�u�AUI��ATS� H��dH�%( H�E�H�FH�8��A�ĉ��i7��I�L��H��� "����A�� ����u�I�E� H�8�J��A�lj��07��I�}L��H����!����A�� ����u�D��D)�H�U�dH+%( uH��[A\A]A^A_]����f � � �UH��SH��H�dH�%( H�E�1�H��t#H�5N� H������H��t�@��t��09rH�E�dH+%( u H�]�1��Ð����7�� � � �UH��AVAUATSH��dH�%( H�E�1�H� tgH�0 I��t]I��H��E1�L�����I��H��tDI�t$H��t�I�}0�!����t�H�E�dH+%( u<H�SH�H��L��[L��A\A]A^]�� H�E�dH+%( uH��1�[A\A]A^]��}��ff. � f�� �UH��ATI��SH��H��H�vH�dH�%( H�E�1�� ����u+H�E�dH+%( u4I�t$ H�{ H��[A\]���f D H�U�dH+%( u H��[A\]����� � �UH��ATI��SH��H��H�vHH�zHdH�%( H�E�1������u+H�E�dH+%( u4I�t$ H�{ H��[A\]�v��f D H�U�dH+%( u H��[A\]��s�� UH��AVAUI��ATI��SH� Z� H��dH�%( H�E�1�M��tXH��L��������� M���� L���<��L��L��Lc�L���(����tG�; L���z��H��t L�`M��u� @ 1�H�U�dH+%( u]H��[A\A]A^]�f. � C�4������;���t���f. � � �f � H�5l� L������������u�� D � �UH�5f� H��AVAUATI��SH��H��L�/L�2dH�%( H�E�1�H�g� M��L��LD������tL��L�����A��1�E��uI�t$H�{���A��1�E��u$H�U�dH+%( uUH��[A\A]A^]� � I�D$�o �oKH�oS P �o[0X0�oc@`@�okPhP� ����ff. � Uf�H��AWAVAUATSL��H�� H��P���H�M��,���H��0���D��(���H�� ���D��D���dH�%( H�E�1�H��~ H� )E�H�E�@���� D�cE���� �{ u(�{ uYH��0���H�;E��uz�,��H���� H�;�g� �2��H��蜮�H��H���� L��0���I�?���{ �� � ��1��H���e��H��H���� H��0���H�;�ڱ�H�;H�G �E� H���� ƅC��� A� L�u�L�-O� HDž8��� H�WH��8���H� �H��h���H���C H�2�~ H��X��� H��h���� H�ه H�H��X����0H��1��'��H������� E���. ��D��� �A �@ H���$��H���� H��H��L��H��`���H)������� �/ L������� H��`����@ H��H��H����� ��H��H���L��H��H��`���H)�H�qH������ � H�5� L���{��ug���u9� �! L�����uGM)�L��A�t$0�w��u3�CH����tWD��L��D���8��I��H��u�D��L���E��tΐA��H�E�dH+%( �_ H�e�D��[A\A]A^A_]� � � H�59� L������u�H��`��� t%L��`���I��L���[��L��L��H�����u�H��P��� t%H��P���H���0��H��L��H���r���Z���E1�H��h���H�@H��h���H������H��0���H�8H�G H��8���H��8���H9������A��t(��(��� t H�5�� L��1���A�Dž����E1䀽C��� � �� HcÀ|� �, E��tI���.��H��I���q��L��L��H�����A�Dž�����������h Hc�D�d�E���� �, L�����A�Dž�t��d������ƅC����D���� D �: H���[��H��`���H��tH��H)�H��L���.������� H�5�� L������������� D �, L���#����������f D �{ L�������������f D H���h��H���w���H�:I�����H���"���I�?���� �Z-��H�����H��H��t4H��0���H�8�k�����I�?���H�=Y� �©�H��H���]���A���.��� L�u��ߪ�H��h���H��� H���~ H�M�� H��� �0H��H���1��h#��H��p���H��H��H��X���� ��H��H�u�1�j D��,���E1�H��H��h����.��A��XZE���� H�,�~ f�L�e�)E�H�E�H��h���H�H9��� L��`���D��D���L��P��� @ H��` �� H�}� �� H�E�H�E� � L��` A�E L��uO�� � �AL�q��0H�H���� H��� L������#��u'A�FI�N���� <!t���L��I�����t�L��`����D @ H�H9�h����@���D��D���L��`���L���"+��H��h���H�� ���HDžh��� H�H��X������H��h����~��L����*���D����L��` L��葶�H�}�訧�H��` H���� H�� H�5�� ���H���T���H�� � ���L�m��@ L�����H��� f D � /H�x�@ ����H��u�M��t L���m��L��L��H���������L�m�L��� ��H�� H������L��`����� � L�牅`����)��D��`������f D 1�L���n ���������L��`�����H��H���L��H�\I 1�L��`����01�� ��������H��p���A��H��X������H�u�H��X����J���o���M���9����: L������H�������: L����������������������g����&��f D � �UH��AWAVAUI��ATSH��H�� H�dH�%( H�E�1�H���� ��H��P���H��h���H���� L��h���L�5 B L��p���L��L���!��H��H��� ����8 H���� I�Ef�)�p���)E�)E�)E�)E�H��X����B��fHn�fH:"�X���L��H��E��36��H��H��X����� H�}����H��X����AoE�AoM8@8H(I�U(H�PH�M���f�I�Uf�)�p���H��H��X���)E�)E�)E�)E�貤�H��X���fHn�fH:"��h���f. � L��H�����L��H���5��H���n������� @ H��P����<��1�H�U�dH+%( u$H�Ĉ [A\A]A^A_]�f � I�}�a����B����ff. � � �UH�5&� H��AVAUATI��SH��H��L�/L�2dH�%( H�E�1�H�'� M��L��LD�������tL��L�����A��1�E��u M�d$H�{L���K�A��� E��t H�U�dH+%( u H��[A\A]A^]�f�H�{L���������z��f. � � �Uf�H��AUATSH��HdH�%( H�E�1�)E�H�E� H�u�)E�)E�H��toI����H��tH��� H��tH�E�L�m�L��L���3��H��t!H�U�dH+%( u6H��H[A\A]]� � ��t L��L������L��L���3���� @ 1���� � U��H��AWAVAUI��ATSH��@���fHn���H��H H�U���L�u(�MH������L��H�������U H�� ���H�5�| L�e0���D��D������������L������D������dH�%( H�U�1��E� HDž ��� )�����Ј�f�����H��0���fHn�H��������)�0������E�^������E��� L��蒡�H������H���/ H��(���H��(���M��Dž�� H����H����H�5 � �� ��I��H���� �: L��E1�����H��t� L�h�����H������L��`���H�5I fo����L��H�� ���ƅ��� f�M����H�U�L��H��`���H��h���L��p���L��x����M��E� )�@����/�� ������� �E�f�L�}�H�5� H���������)E�H�=e������H�� ���H��P���H��P���H��h���H�� ���H�E�H�����H�E����)E�H�E� H��`���L��p���L��x����E�H�U��M�L��X����?����� � H��@���M��Dž �����H9�t'H��0���H��H���H��0���H������H�HH�H�rH���~ L��H��B 1�A����01����H�������d��L��0���L������I� $L��M9�tef. � I�T$fHn�I�|$PI��fl�H�SH�A$�ɛ��I�|$�o��I�|$(赛��I�|$`�˾�L��I�����H�L��M9�u�H�E�dH+%( �5 H�e�D��[A\A]A^A_]Ë� ���H��@���H9�t'H��0���H��H���H��0���H������H�JH�7H�~���� ���� �����*���L���b"��H���H���fHn�fH:"�H�q�I�F(AF���H�������'��=�� �� D����E���b H������1�H���������� �� ��������� ������H��0�����H��������H;������� H�� ���H�� ���H��t H������xX tcH�������� L�`(�P H�����H��L��������L�M�H�C`H�SD�CXP��ZYA�Dž�����H�C`H�� ���H�������� Dž� H�BH� H����H�B� H�����u>H�ZH��H��H����������t$�(�����tH���U%���������H�����=�� H�xH�����H��I��H���� H�� ���L�0L9��� L������E1� � �����u.I�� t$L�����tI�� H������U ����uU�L�����I��E���L H������A�E�I��H�\�� � I��L9��# I�?����L��H��� ����u�M�6L9� ����d���L������L��H9����� E1�H���� L�� ���t`�O�4�AƆz L��M��� �u��H��f�M�6M9�t*L���`��H��H����u�K��I��� M�6M9�u�I��L9���u�I�7H������� �} ���P I��� ��H��H���� H�����H�BPL�B(H�J H�C@H�B0H�BP H�CM���� 1�H��`���� H��` ������� H��`���H�CH���s H�����I�T$(H�A�oQ8L�{8�@S )� ����CHH�AHH�C0���A�D$ I�D$(fHn�H�XfH:"�I�\$(H�H�����H;����������L�� ���M��tH������L�����L�����H��0���H;������ H�s`H���� H����������H�H;�����u�E1��t��� � H����H��`���L����������L��蚦�H�$t L�� I��H���~ �01����H������I�EN�4�H9����� M�6I��L9� ��������H���l��H�C���H�C L���3��A������H��0���L������L9������I���QH��t@L��� ��u4I�}H�sH��t^H��t"���uI�uH�{������� M�e(H�L9��C���L9��:���H�{` t�H�s(M��u�H��u�I�}H�sH��u�H��u��I������1����M�����H�Ӿ~ H��; 1��01��y���:���H�H;������?����_���H��0���H;������� D�}�D�u�L��`���D�e�D��E��A���D�� ���D�� ���E���� E���~ E���E H�H;������� E��t�D��L��`���E��A���E��t:H�H;�����t^E��u� ���H�{L��H�������u��E�E��E��uƿ ����H�{L��H�������u��E�H�E��H;�����u��� ��I��H������L��0���L;�����u� @ M�6L;������o A�~X u�I�~( u�I�FH� H�P H��t�E1�H�HJ� �H��u�b D H�[H���E H�;���H��H���� L���&��A�Dž�t�L��� ���7���� ���H�{L��H�������������E�A� ���� ����H�{L��H��������a����E�A� �R���� ���H�{L��H���R�����(����E�ƅ �������H�����L�C � H��9 H�H H�P�~ �01����H�C`H�� ���H�������H�����L�`(�C���H������H���1�趷�����I�<$�(��H��u3L��������I�FH� H�P I��I9������I���f � H��H�� ���E1�1�P������L�M�1�L����AXL��AYA��苽�E���:������A���j���L�� ���M������E1�����A��H�����H��8 1�H�H L�@0H�=�~ �01������c���L��A���蹣���A���?��� � A����9����س� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u����蛳�ff. � � �UH��AWI��AVI��AUL�m�ATL��SH� K�H��XdH�%( H�E�1����H� ��H����fHn�fH:"�H����H�E�E����H��tH��L��H���r��H�u�H�=��H�]�L�m����H�]�H��tB�H�sL�K8L��I��L�C0H�K(H�S �sH�s@A�VH��XZ� ��L��L��H��� ��H��u�H�E�dH+%( uH�e�[A\A]A^A_]�茲�ff. � �� �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ ��J��f. � UH��AWAVI��AUI��H��m ATI��� S��H��HH�EH�ND�E�L�FD�}L�M�H�E�H�E H�E�H�E(H�E�dH�%( H�E�1�H���~ �01�� ��I�~�? �?��H���� L���n��E����� A��D�}��E���1ۉE�D��A�߉� � �E�H���u�E���u�A��L��L���M��u�L��A��P�u�� H��0D9}�~��t�H�U�dH+%( uPH�e�[A\A]A^A_]� D H��A��u�D�E��u���E1�L��u�L��L��P�u��" H��0� @ 1���߰�ff. � @ � �UH�5ƣ H��AVAUATI��SH��H��L�/L�rdH�%( H�E�1�H�Ʀ M��L��LD��d��tL��L���U��A��1�E��uTL�kI�|$L��������t^�C@�K0�sXL��H�S�sPL�K8�sHD�C1PH�;���H�� ��uH�S(�H�S �H�U�dH+%( u%H�e�[A\A]A^]� I�|$L���{����u�1����ޯ�ff. � UH��AWAVAUE��ATSH��H�� H�EL�~H�����L�e(L�u0H����H������EfInlj�(���fI:"������H�E D�����H������dH�%( H�E�1�)�0���M��u�d � M�d$M��tSI�4$L��� ��u�H�G�~ L��H�4 1��01��� �������H�U�dH+%( �� H�e�[A\A]A^A_]�H������ tYH������L�hPM���� I�u H���� A� � M��I�D$I��K�t H���K I��L���k��u�1��{����h �Ƌ��H�� ���H���4 ���H�� ���H��H�FH���� H�H� s� H��HD�H� &� fHn�fH:"CFH�CPH�F( H��HD�H���� H�FHt*H����H�� ����͎�H�� ���H�� ���H��H�A(tq�o{H�� ���L�C H�K~0H�C(H����� H�F@H�B t|H�����H���H�����L�� ����c��H���L�� ���H��H�����H�Bu=H�� ���H�{P�Ŋ��H�{�l��H�{(賊��H�{`�ʭ�H�������#��������D�jE1퀽(��� �B�[ H�� ���D�hXH�@P H�@` M���Z ����� �! H�Fh H��0���1�L�������# H� H�� H��HE�H�� ����������������������(�������H�� ���H�xH�H�P H���� Dž��� E1�L�=���HDž��� H�HH�����L�,�M��� H��`���H��@���H��(�����M�mM���� H��(���H��L��L���~� ���fI:"E H��P���)�@����0��t������Hc����L��H�@H��H��H��H��������H�����H��I��� fo]�foe�H�D�fo�`���fo�p���fom�fou�X P`0h@pPI�U M�mH�P`M���5���H�� ���H�xH�H�P H�����H�����H9�������������q �P�M�l$`L�� ���M��H� RH��H��I��� H��(���M��L�� ���� � I�}I�4$I��h���L9�u�L�� ���H��(���H��0���L��(���H�� ���L����L��M�lhL�����L�����L�����D����L������ H��hH;������ ���M��D��L��(���D����H��L�� ����� ���P����H�� ��t�L�������(���L��讙�(���H������ ����H�� �����(���H�{P�4���H�{�۲�H�{(�"���H�{`�9��H���a��(������L�����L���G��H������ ��H�����H�� ���H�fHn�H�X1�fH:"�H��F���A�t$Hc�H��L��L�� ���蠏�L������I�GPH�����H�{�~CL��1�L�� ���H��fH:"�B f�DI�W���A�����E������L�� �������E1�E1� �y���L�C�����C\��tX��t0��A�����������I�����E1����������]��L�C H�K��A��H�� ���H�P�E�������u#L�C H�KA� H�� ���H�P� ����#��H�D�~ H�KH�)- 1��01�����H�� ����p� L�C H�KH�P���� � � �UH��AWAVAUATE1�SH��(dH�%( H�E�1�H� �� L�/L�BI��I��H�͝ H�5�� H��M��L��L�E�LD��]��tH�u�L���M��uML�cI�L��������tu�{( � tR�C+H�SL��AVj j �C*PL�K D�C)H�;���H�� A��H�E�dH+%( uFH�e�D��[A\A]A^A_]� I�HL���|����� � I�L���d�����w���E1���¦�f�� �UH��AWAVI��AUI��ATI��SH��8�EH�]�M�D�E�D�} �E�H�E(D�M�H�E�dH�%( H�E�1�� ��H��t~I��E��uP�E�H���M�L��APD�M�L��L��u�D�E�j PS��H��0H�U�dH+%( u=H�e�[A\A]A^A_]ÐH�E�H�-�~ H�>+ � �01��� ��L�E�늸����ޥ�ff. � � �UE1�E1�H��H��dH�%( H�E�1�VH�5�� Q1�jj j ���H�U�dH+%( u��胥� � �UfHn�fH:"�H��H��0dH�%( H�E�1�)E��� ��foE�H��1�)E�H��tH�U�H�5�荔���H�U�dH+%( u�����f�� �UH��H��dH�%( H�E�1��E� �y ��H��1�H��tH�U�H�54���/��E�H�U�dH+%( u��趤�f D � �UH��AWAVAUATSH��HH�u�H�U�H�M�dH�%( H�E�1��A��� �E� H���u�H�}��/��H��I��H�@��� ���I��H���x H�}�� H���=��H�E�H���� H�E�E��$� H� ? M��$ H��tH�H H� �~ H�~) � �01���M�~(I�F(H�E�I9��U M���P �~��I��H���� I�FI�~I�EI�F I�E �y��I�EH���] I�F(I�E(A�FHA�EHI�F@H���O I�E@ I�V8H�: � 1�A��H��H�<� u�A�|$� Hc����I�E8H���� A��E1�I��� D I�U8J�:I��M9�t_I�F8H��J�8��� �1��H��u�I�}8�S���I�}@�J���L��蒒���H�U�dH+%( �� H��H[A\A]A^A_]� H�M�H�A(H�Q(fHn�L�hfH:"�AE L�i(M�6L;u������H�M��E��E�;A�����1��f D � � ���I�E8H��u�I�}@���L�������X��� D H�8 tJ� 1�I���H�v��J�< u��Hc�� �`��I�E@H��H��t�I�v@L���؆��l��� � E1��̸�����跡� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���}��ff. � f�� �UH��H��dH�%( H�E��+H�U�dH+%( u���=��ff. � f�� �UH��H��dH�%( H�E�H�+H�U�dH+%( u����ff. � �UH��AWAVAUATSH�� H� $ H�� H� $ H��� A� dH�%( H�E�1�L�������D�¾ H�^& H��L��L�����t���O��M�� L��H��H��� 1��S��H��0��L���d����t0H�E�dH+%( �� H��� D��[A\A]A^A_]� � � L��L��H��[ ���H��L���N ����u)� L��1�L��H�q[ ����H�sL���% ����tA������v���f D � L��L��H�P[ ���H�sL��������uȾ L��L��H�;[ �r��H�s L��������u�� L��L�{L��H�)[ L��(���@��L��L��L������i���H�SH��(��� H�{�r�� L��L��H�CH��Z 1����H�CL��L��H��H����謥�ulH�SH��(��� H�{� ��L�� L��H�CH��Z 1����L��H�s L���d��A�ƅ�u.H�S H��(��� H�{ �շ�H�C �,���L����{�����H����A�������{��L����{��� ����K��ff. � � �UH��H��dH�%( H�U�1�H�U�dH+%( u!H��H��Y H��� H� H�H@1�������� �UH��H��dH�%( H�U�1�H�U�dH+%( u!H��H��Y H��� H� H�HH1��饘�蠝�� �UH��H��dH�%( H�U�1�H�U�dH+%( u!H��H��Y H��� H� H�HX1���U���P��� �UH��H��dH�%( H�U�1�H�U�dH+%( u!H��H�=Y H��� H� H�Hh1������ ��� �UH�%Y H��ATI�� SH��H��dH�%( H�E�H�L��H`1���H�E�dH+%( u$H�L�� H��X �HdH��1�[A\]鏗�芜�f. � � �UH��H��dH�%( H�U�1�H�U�dH+%( u!H��H��X H��� H� H�HP1���5���0��� �UH��H��dH�%( H�U�1�H�U�dH+%( u(H��H�mX H��� H� Hi� � 1���ޖ��ٛ�f � � �UH�� H��AVAUATI�� SH��H�=6X H��dH�%( H�E�1�� ��H���� ��~IE1�L�- X � L�� L��I��H��H�8 L��L�@H�1��E��H�D9�� �H�E�dH+%( u H��[A\A]A^]���� � � �UH��H��dH�%( H�U�1�H�U�dH+%( u(H��H�� H��� H� H�� H�H01��龕�蹚�f � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�H��I�о H�,W 1��l���g�� � � �UH��H��dH�%( H�U�1�H�U�dH+%( u!H��H��V H��� H� H�Hx1��������� �UH��H��dH�%( H�U�1�H�U�dH+%( u!H��H��V H��� H� H�Hp1���Ŕ���� �UH��H��dH�%( H�E�1�H�E�dH+%( u�H��% � H�=� � ���w�� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�H��2 � H�=i ����'�� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�H�� � H�=�U �l���ט� � � �UH�� H��AWI��H�=�U AVAUATI�� SH��dH�%( H�E�1�� ��I��� ��~k1�L�5� L�-�U L�� � L������I�H��H��� L��H��H�� H��L��L�HL�@�p �1��"��I�ZY9� �H�E�dH+%( uH�e�[A\A]A^A_]����f�� �UH� U H��H��dH�%( H�E�H��� D�� D�� H��T HE�H�E�dH+%( u�I��H� � L��1�鄒����ff. � @ � �UH��AWAVI��AUL�-�T ATS1�H��(L�'dH�%( H�E�1�A�D$dM��$� �E�A��$� �E���~0f D L��L�� L��1���� ��L�����M�|9]�u�A��$� �E����; M��$� � 1�L�-T @ L��L�� L��1���訑�L����M�|9]�u�A��$� I��$� �E���~;E1�L�=�S D H��L��� L��1�A���W��H���o��H�\D9m��A��$� ���� I��$� H���= �u���~ULc�E1�H� � � D I��$� L��H��D�� H��L��I��H�H��D�HD�@ � P1��ΐ�XZM9�u�H�E�dH+%( � H�e�[A\A]A^A_]� D A��$� I��$� �E������� D I��$� H��tW�u���~�Lc�E1�H� o � D I��$� L��D�� L��H��I��H�H��D�D�@ 1��&��M9�u��U���H�E�dH+%( ulL��5 � H�=1 H�e�[A\A]A^A_]�v��H�E�dH+%( u6L��= � H�=� ��A��$� I��$� �E����'����m���蜔�ff. � �� �UH��AWAVAUATI��SH��H� dH�%( H�E�1�L��H L����}�H��� �+��H��t7H��L�5�Q @ H��I���}��A�OL��L��H�þ 1����H��u�H�E�dH+%( uH��L��[A\A]A^A_]�*����� D � �UH��AWAVAUATI��SH��H� dH�%( H�E�1�L��H L���7}�H��� �{��H��t4L�k@H�� � H��I������I��L��L��H��H�����H��u�H�E�dH+%( uH��L��[A\A]A^A_]�}���8�� � � �UH�� H��AWAVI��� AUI��ATSH��� dH�%( H�E�H�L����� L��0 L��( 1����֍���� �C�L�� ���H�@H��`���I�D�H����� D I�E I�I��A�w�H��0 H������e ���2 L���H������~��I��A�w�H�ڹd �9 ��I�O�I��M��H��O � L��1��9��L9����u�H�E�dH+%( uH��� [A\A]A^A_]�� ��f. � � �U� H��AUATL�m�I��SL��H��8H� dH�%( H�E�1�H�� H��x �[��L�� L��H�MO 1�袌�H�� � L��H��� �'��L�� L��H�6O 1��n��H�� H��� H+�x xGf��H*�H�� � L�� �^r1 �-��H�E�dH+%( u)H��8[A\A]]� H��f�H��H ��H*��X������ �UH��ATH��dH�%( H�E�1�H� uTH��H�� �J��A�ą�xH�E�dH+%( uXD��L�e��� H���~ H�r 1��01��_���� D H��~ � H� �0 H� A�����H�81��N����G�� � � �UH��AWAVAUATSH��L�'dH�%( H�E�1�I��$ L�8L9��� H��E1�L�-�@ �f D E���� M�?I9�tgM9�� u�A��� ~�L���t}�I�� � H��I��H��� H��M H��HD�1�薊�A��� M�?D�p�I��$ I9�u� H�E�dH+%( udH��[A\A]A^A_]�f. � L���|�L�� H��H��1��3��A��t I��$ �9���H�ٺ � H�=`� ����� ��� �UH��AWAVAUATI��SH��dH�%( H�E�H���� ���� H��� L�5�L L�m� � 1�L������L�E�A�8:ulM�xA��L�� M��H��L L��1��y��L��L�5�� 芙�I�|��u�L�� ���H�E�dH+%( ujH��[A\A]A^A_]� D L�� � H�=D ���� D H�E�dH+%( u'H��H�� � [H�=� A\A]A^A_]�j���Ս� D � �UH��AWAVAUATSH��(H�}�dH�%( H�E�H���� ��~{I��E1�L�=� L�5�K f � L��L��� L��H��H� 1�I��L�KL�C� �R�� L�� L��1��>��H�{L���¥�H�E�H� D9�� �H�E�dH+%( uH��([A\A]A^A_]���ff. � @ � �UH�� H��AWAVAUATI�� SH��8H�}�dH�%( H�E�H�H�=�J Hc�� �4����� H�� H�E� L�-�J H�E��H�E�H�U�H� H��� L�<L���Bm�I��H���� I��� �� H�XL��L�� L��1�I���1��' L��褤�H��u�L��L��H�� 1�� ���L���{�H�E�H�E�H9E��k���H�E�dH+%( u6H��8L�� [A\A]A^A_]�!��L��H�� L��1�� 訆��衋�� �UH��AWI��AVA��AUI��ATLc�1�SL��H��HH�7��dH�%( H�E�1��1��H����� A�� �� H�6�~ K��H��H�PH��t.f�x L�L�m�E�H�E� D�u�E�u0H�}�L���H�E�dH+%( �� H��H1�[A\A]A^A_]� �{ u�H�HH�� L��1�� ���f D H�ّ~ D��H��H 1��01��|���f. � H���~ I�E��H�� � �01��N���b����d�� @ � �U� H��AUATI��H��L�/dH�%( H�E�1�L���>���� I�|$ u^L��L������A�ą�x,L��E1��!��H�E�dH+%( ujH��D��A\A]]� D H��~ H�� � �01�����f�H�a�~ � H� 5* H�f A�����H�81�薄�� @ A������胉� � �U1�H��H���dH�%( H�E�1��w�H��?H�U�dH+%( u���A��� �UH��H��dH�%( H�E�1�H� u H�E�dH+%( uI��馇�f D H���~ H� b) � H�� H�81��܃�H�E�dH+%( uɸ�������UH��AWAVAUATSH�� H� dH�%( H�E�1�H9�teI��I��H���� L��@���� D H�I9�t@�{u�H��0 u�sL������I��H���� H�� t7L��0 H�I9�u�1�H�U�dH+%( �� H�e�[A\A]A^A_]� @ H��L�HH�p�� � �� L��1�L�V. �-��L���h�H�� ZYH��u����f�H�I9�t��{u�H��0 u�H�Ɏ~ H��E � �01��l������T���H���~ �K� H�t �01��C������+����T�� @ � �UH��AWI��AVAUATSH��dH�%( H�E�H�D��� H��� E���� 1�H� ;} � L��H�YE ���E��~@A�D$�H� � L�t�L�-f L�% z L�L�� L��1�H��跁�L��L9�u�H�E�dH+%( uZH��L��� [A\A]A^A_]���� D H�E�dH+%( u+H��L��H� �| 1�[H�� A\� A]A^A_]�F���A��� �UH��AWAVAUATI��SH�� H�?dH�%( H�E�1��� �v H��� L��� I�SZ��/�D L�� ���D�� H���H��H�� H��I��H��H��S㥛� H�� Hi� ʚ;fHn�L��H)�H��H��H��H��fH:"�L��H�� )��H��I��H��H�� Hi� ʚ;I)��r�H��� L�M�L���@ H��C L��L����L��@�������@ L��1�D������H����H��C ���D���,��E�� L��H��H��C 1����D�����H��L��L��PD������1�H�% AUL���� S��H�� H�E�dH+%( usH�e�[A\A]A^A_]� � H�E�dH+%( uNH�e�H�� � [H�=�B A\A]A^A_]����f. � H�<error> L��@���H��@���� ����.��ff. � � �UH��ATH��H�H�w dH�%( H�E�1���J�0|�A�ą�xH�E�dH+%( u%D��L�e��ÐH��~ H�R 1��01������调�UH��AVAUA��ATI��SH��� H��L�5��~ dH�%( H�E�1�� H�%B A�6�H��E��t[H��tH�ڸ����H�H9�u A�D$A�61�H�� 1�� ���1�H�U�dH+%( �� H��[A\A]A^]� D H��P�� H��1�H�H��Pt� H��XtwH��Xu/A�D$A� A�6H�� � 1����1��f � � H��`t7H��`t�� H��pt&H��pt�H��xt"������ H��xt��F��� 1�E�D$듹 ���Z��f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1��� ��ff. � f�� �Uf�H��AUM��ATLc�1�SH����H��HdH�%( H�E�1�H�u�H�CH�3E�H�E� �M�H�u�H�E����H���trA�� <H���~ K��H��H�@H��tLH�}�L���H�U�dH+%( ubH��H[A\A]]ÐH���~ D�� H�j �01��1��1��� D 1�� @ H�a�~ H� E��H�� � �01����1����� D UH��AWAVAUI��ATSH��H�� �wH�� dH�%( H�E�1��8��H���� I���C��f���+ �� f���� f���� E1�L��L�����I��H���� HDžX��� f�{ �� H�s H��X���H��p���H���`�H��L���Lj�A��$� �E���� H�]�I��$� H�����H�G�~ � I��I��$� L��X���H�9 �01�����L�����H�E�dH+%( �� H�Ĉ [A\A]A^A_]� f��u�� ��� D A� ���� D �C H��X����'��� � A� ��� D H��`���f� L��H��)�`������u ��l��� u1A��$� ��D �A��$� H��`�����n����f � L��H��L����_��� �ff. � UH��AWAVAUATSH�� H� $ H�� H� $ H�� H��(��H�� ��dH�%( H�E�H��H�H��0��H9��+ I��A��L��`��H���&�L��L��L���r�����f��H�H9�0���� �$ L��D���K]��H��$�� A�} �� ��f��L�����D��L��H��$H��8���]��H��8��H9��b H�nel.kallH9�����k��������syms�[��������]�N���H��(��1�D��Dž0�� ���H���� H�� ��H�H��(��H9��� L��@��L����� @ ��F��L��D��H�� H��8���[\��H��8��H9��� H��@���o�H��H�����L��H��H�����L��H�� ������f�������؉����H��X��H������������H�H9�(��vI� L��D����[��H�� u)A�} �F���L�������9����L�������m��� Dž0������H�E�dH+%( u+��0��H�ĸ [A\A]A^A_]� � Dž0�� ���g|� � � �UH��H��H�O H�WdH�%( H�E�1��wH�?�2�����uH�E�dH+%( u%�1�� H�9�~ H�r � �01��������{� D UH��AWAVAUATSH�� H� $ H�� H� $ H��hH�����H�����H��x��dH�%( H�E�1��n��H�߾ H�]: H��1��u��H��荛�H���� I��E1�L�5T: HDž��� HDž��� �L���h��H���? �x.H�xu� t߀x.u�.u � t� D 1�H�����H�5�9 �a�u�L;����r-H�����I�w� ���H���x H�����H�����H����������K�L����H�������H������j��L��A�ؾ H��H�� 1��n��L��膚�I��H���| 1� � L���x��H��tS�x.H�xu � t� �x.�� 1�H�����L���%`�u������L��9�B��-��H��u� � �C��@fn����� ��sf:"�I�f85�)������Hc��7��H�����fo����H��H�A� L������L��踙�H��ts�x.H�xu � t� �x.�� 1�H�����L���e_�u������H�����L��ɍA?H�r� I�H��H�H ��N��H��u�f � L��I�����L���,��H������ L��E1��Օ�H��x��� L��H�����H� ���L�8H�����H�8��H�E�dH+%( �+ H��h D��[A\A]A^A_]�f D �.�X���� �$����I��� � �.������ �������H��~ H�����1�A��H� �01����L�����M��t,H�����K�H�YL�l� � H�;H����g�L9�u�H������g��(���H�~ H� 1�A���01����L��詔��H��~~ I��A��H� b H�; � �01��}������L��A���j����w� � �UH��AWAVAUATI��SH��(H�}�H�?dH�%( H�E�1���� ���� H�E� L�5ej D H�E�H��H�@ �H�HL�x���� 1�H�f5 � L���q��~>�C�H� ߰ M�l�H� n� � M�H�ھ L��1�I���q�L��M9�u�L�� � ��H�E�H�E�H�8H�E�9�� �^���H��@蕗�H�5� H���V��t:H�E�dH+%( �� H��([A\A]A^A_]�H�y� � L��1��:q��H�E�H�5�� H� H�x@H�E�� ��t�H�E�H� V H�5:l H�8H��@���H��H��t�1�� 觾��m���H�E�dH+%( u'H��(L��{ � [H�= A\A]A^A_]�9���u� @ � �UH��ATSH��H��H�WL�'dH�%( H�E�1�H��tcH�OH�G H)�H��~rH� I��$ H�GH�1��z u H�U�dH+%( u]H��[A\]�f D I��$ H�I��$ �� �I��$ � ��S��H��t�H��x������f � ��t�����t� D � �UH��SH��H��H�OdH�%( H�E�1�H��tPH�GH�W H)�H��~[H�H��H�GH�U�H��x u H�Px1�H�U�dH+%( uCH�]��� H��� �H�u� �7S��H��tH��x ������ D ��u�H�U���!t�� �UH��ATSH��dH�%( H�E�H�L�� A�|$! �� H�WH��H��tbH�KH�C H)�H��~nH� I�D$0H�CH�1��z u H�U�dH+%( �� H��[A\]� @ I�T$0H�I�T$0��f � �{I�t$0� �^R��H��t�H��xC������ @ H��|~ A�' H� :2 H�V� � H�81��.n�����l��� @ ���`����P����s�ff. � � �UH��ATSH��H�� H�OL�'dH�%( H�E�1�H���� H�W H�GH��H)�H���� H�4H��H�GH�u�A�|$ tH�H�u�H���� H�S H�CH)�H���� H�H��H�CH�U�H��x uA�~E�I��$ fH:"��x 1�H�U�dH+%( �� H�� [A\]� � H�� �H�uغ �P��H��uaH�H�K�x �X���H�u��H��� � �{H�u� �P��H��t H��x������v���f. � ��u�H�U��9��� H��yׅ�t����q�� �UH��AWAVAUATSH��H��hH�OdH�%( H�E�1�H���} H�GH�W H)�H���� H�H��H�GH�U�H�3�~ �3 H���� H�KH���� H�S H�CH��H)�H���� H�<H��H�CH�}��~ �� H)�H���p H�H��H�CH�U��~ �� H�<RH���M��H��x���H���9 I��E1�H�E�H�}� H��p���� �H�KH���; H�S H�CH��H)�H���� H�<H�3H��H�CH�}��~ tH�H�}�H���2 H�S H�CH��H)�H���� H�<H��H�CH�}��~ tH�H�}�H���, H�S H�CH)�H���o H�H��H�CH�U��~ tH�H�U��B?� H�U���pI�Hc����I��H���& H�U�H�B?H���� L��A� � f � I��H�KH���� H�CH�S H)�H���� H�H��H�CH�H��x t H�H�H�H�U�H�B?H��L9�vI�H��H�������f D H�U�foE�I��I��L�m�AF�H�E�I�F�H�E�L9��Q���H�H�M�H��x������ 1�H��0 H��( �L �{� H�M�H�u��M��H�u�H�M�H���E���H���� L���0^�H��x����$^����H�U�dH+%( �� H��h[A\A]A^A_]� D �{H�u�� �M��H���� H�3H�K�~ ����H�}���� �{H�u�� ��L��H���� H�3H�K�~ ����H�}����� �{H��p���� �L��H��tH���5������-���H�U�H�3��������L����X������� D H����������J�����f�H��������j�������f. � �{H�u�� � L��H���� H�3H�K�~ tH�}� @ H�H�}�H��tVH�S H�C����H�H�U����H�H�U��%����H�u�� �K��H��tH���[������S���H�U��w����{H�u�� �K��H��tH���*������"���H�U�H�3���H��� ����������?���1�����Xl� � UH��AVAUATSH��H��H�OdH�%( H�E�1�H���� H�WH�G H)�H���� �H��H�W�E�H��z ufA��L��諺�I��H��� H�sH��tVL�sH�C L)�I9�^L�L��L���P�K�4H�CH�E�dH+%( uzH��L��[A\A]A^]ÐȉE��f � �{L��H���bJ��I9�t�H��x8L��� [�E1�� �H�uԺ �7J��H��t H��y܅�u؋E��1�����u��w����"k�f�� �UH��ATSH��H��dH�%( H�E�H�H�xp�Z�L�#H�����I�D$pH�H�xp����H�U�dH+%( u H��[A\]��j�ff. � � �UH��ATSH��H��dH�%( H�E�H�H�xh�EZ�L�#H���*���I�D$hH�H�xh����H�U�dH+%( u H��[A\]��Kj�ff. � � �UH��ATSH��H��dH�%( H�E�H�H�xX��Y�L�#H�����I�D$XH�H�xX����H�U�dH+%( u H��[A\]���i�ff. � � �UH��ATSH��H��dH�%( H�E�H�H�xP�eY�L�#H���J���I�D$PH�H�xP����H�U�dH+%( u H��[A\]��ki�ff. � � �UH��ATSH��H��dH�%( H�E�H�H�xH�X�L�#H������I�D$HH�H�xH����H�U�dH+%( u H��[A\]��h�ff. � � �UH��ATSH��H��dH�%( H�E�H�H�x@�X�L�#H���j���I�D$@H�H�x@����H�U�dH+%( u H��[A\]��h�ff. � � �UH��AWAVAUI��ATSH��HdH�%( H�E�H�GH���N H�O H�WH��H)�H���� �H��H�W�E�I�U �z �� ��� ��H�|�XE��H�E�H��H���� �EčxH���9E��fHn�fH:"�H�E�)E�H��tm�E�E1�1ۅ�uQ� � H�M���E��LM�L��L�M���L� ��r�H�}�L��H�PI���L�L��G�d<�8W�9]�v[L������I��H��u�H�}��W�H�}��W����H�U�dH+%( uiH��H[A\A]A^A_]�f D ȉE�����f D I�E foM��� 1�� @ �H�uĺ ��E��H��t H��y���u�I�M �E������f�ff. � @ � �UH��AWAVAUATSH��H��HH�OdH�%( H�E�1�H���� H�GH�W H)�H���H �H��H�G�U�H��x �\ ���a ��� L�e��� L���j�� H�E�L�-� H�E��E�L�5� ���� � � H�CH�S H)�H���� �H��H�C�U�H��x t�E�ȉE�H���|���I��H���� �U�H��L��1�L��譗�xr� L��L��� w�x^H�5:� L���f��u H��U���� L���.U�m��� H�KH���O����{H�u�� �6D��H���W���H��xgL���/�����H�U�dH+%( �� H��H[A\A]A^A_]� � ʉU��������H�l~ H�5 � �01�跿�1�� ������f D �H�u�� �C��H��tH���q������i����U��'���H�1�L���Z�H��� 1��K����pd�UH��AWI��AVI��AUATSH��HH�M�H�u�L�E�L�M�dH�%( H�E�1�� H� H�OH��� H�GH�W H)�H���� �<H��I�F�}�I��x u,1���u1H�U�dH+%( � H��H[A\A]A^A_]� @ �1��}���tω�H���A��I�H���� �E����� 1��S � H�5�" L���a���� H�5�" L���J���� L����S�L���S�E�9��d L�����I��H���� L������I��H���� I��H�}�1�L��H��B � �Ϫ��� I�H�M���H�5<U L��H� �軧��C���� 1�L��脫�H�M���)���f � � 1�L���a��H�U���4���f D � 1�L���A��H�M�����f D L���(R�L��� R�D�c�I����t @ I�J�< I��� R�I���u�I�?��Q�H�E�I� � ������)��� � �H�u�� ��@��H��t H��yӅ�uϋ}����1�f D H�]��1������a�ff. � � �UH��ATSH��H��dH�%( H�E�H�H��� H��� H��� L��� L��� ����A�ą�u H�H��� t"H�E�dH+%( u1H��D��[A\]� � H�ah~ H�� � �01������ a�ff. � f�� �UH��AWAVAUATI��SH��H�OdH�%( H�E�1�H���� H�WH�G H)�H���� �H��H�W�E�I�$�z �� ��� ��H����=��I��H���� �uą��� 1� � ��L��H��M�47I�NI�VL��M�N M�F���A�Ņ��� L�����I�FH���� A���tL�Eă�9�w�I�$E1퉂� L��@ H�E�dH+%( �3 H��D��[A\A]A^A_]�f � H��H��f~ H��� ��� �01�螺�E�9��;���돐ȉEą�� ���H��f~ H��� � E1�01��d���q���A������U�E1���tU � E��1�I��M�A�$��~ @ I�D$H�<�H���N�A9 $�I�|$A����N�I�|$��N�D9u�w�L����N�����H�uĺ ��=��H��tH��x A�����������u�E��!���1����A�������^� � �UH��AWAVAUATSH��H��8H�OdH�%( H�E�1�H���\ H�GH�W H)�H���� �<H��H�C�}�H��x �� ��H���;��H�E�H���D �M����� H�E�E1�H�E�� f � H�CH�S H)�H���� �H��H�C�U�H��x tʉU�A��L��褬�I��H���� H�sH��� H�KH�C H)�I9�� H�L��L��H�M��B�H�M�I�H�CM�<$H���=�I�D$H���G �M�A��D9�� H�sE��I��Le�H���7����{H�u�� �6<��H���� H���� �M�I�$ E1��t&D��A��H��H]�H�;��L�H�{�L�D9e�w�H�}��L����H�U�dH+%( �� H��8[A\A]A^A_]� �{L��H���;��I9�����H��x<L���dL�I�$ �M��l��� @ ���U����U����ω}�����f D �������1� @ H���� H�M�H��8 1��X���I�$ D �M������H�u�� �;��H��tH��� ����������}������� �����[�� �UH��SH��H��H�WdH�%( H�E�1�H���� H�O H�GH��H)�H���� �4H��H�GH�?�u� �� H)�H���� �H��H�C� �� fn�f:"E�1�f�G`H�U�dH+%( �� H�]��� @ �H�u� � :��H��uiH�;H�S� t�u�f � Ήu�H��u6�{H�u� ��9��H��t H��y/��u��U�H�;�b��� ��b����H�K H�C�2��� H��x ������T������t��J����Z�f�� �UH��SH��H��(H�OdH�%( H�E�1�H���� H�GH�W H)�H���� �H��H�G�U�H�D�@E���H ���w H�SH���� H�K H�sH��H)�H���R �<2H��H�s�}�E���� �� H�sH��H)�H���! H�<2H��H�sH�}�x � H�H�}�H��� H���P H�K H�sH)�H���� H�2H��H�sH�U�x tH�H��� ƀ 1�H�U�dH+%( �G H�]���f � �{H�uܺ �/8��H��t H��yt��upH��}�H�S�H��t f D ω}܉� H��thH�K � ��� � ʉU����f D �H�uܺ ��7��H���� H���� @ ������D���f D H��� ��� @ �{H�u� �7��H��t H��yą�u�H�H�}�H�S�x ��������f D �{H�u� �?7��H��t H��y���u�H�H�U���� @ ���h��� � �U������X� � �UH��AWAVAUATSH��H��H�OdH�%( H�E�1�H���T H�GH�W H)�H���� �<H��H�C�}�H��x � ��H����4��I��H���\ �Eą��2 E1�� f�H�KH�C H)�H���" � A�$H�CH��x t A�$�A�$H�SH���/ H�KH�C H)�H���� H� I�D$H�CH��x t I�D$H�I�D$H�SH��� H�KH�C H)�H���� H� I�D$H�CH��x t I�D$H�I�D$H���h�I��H��tgH���xK�L��I�D$�[F�I�|$ tJ�E�A��D9��3 E��H�SI��M�H������{� L���L5��H����H���� L���F����H�U�dH+%( �� H��[A\A]A^A_]�f. � �{I�t$� ��4��H������H��y�������� D �{I�t$� �4��H�����H���r����������e���f D ω}���f D ���1����B��� �H�uĺ �g4��H��tH���'������ ����}����1�f D H���� 1�L�� ��������*U�f. � � �UH��AUATSH��H��H�WL�/dH�%( H�E�1�H���� H�OH�G H)�H���� � A�� H�GL�#A�|$ �" H�SH���2 H�KH�C H)�H���H � A��$ H�CL�+A�} �: H�SH���L H�KH�C H)�H��� � A�� H�CL�#A�|$ �J H�SH���Z H�KH�C H)�H���� � A��$ H�CL�+A�} �b H�SH���t H�KH�C H)�H���� � A�� H�CH�1��z �z H�U�dH+%( �� H��[A\A]]� @ A�� H�S�A�� H�������{I��$ � �V2��H������H���c ������f � A��$ H�S�A��$ H��������{I�� � �1��H�������H��y��������� @ A�� H�S�A�� H��������{I��$ � �1��H�������H���[�����������N���f D A��$ H�S�A��$ H��������{I�� � �U1��H�������H���������������� D A�� �A�� �q��� �I�� � �1��H���A���H���������������+��� @ ���`��������Q�ff. � � �UH��AWAVAUI��ATSH��(H�OdH�%( H�E�1�H���l H�GH�W H)�H���s �<H��I�E�}�I�E �x �� ��� ���� ��� ��I��H���1 E1�f�D��L�����H��L�H�H���B I�MH���� I�U I�EH��H)�H��� �4M�} H��I�E�sA� �p ΉsH�s H���� I�U I�EH)�H���� �H��I�E�A� � �C A��ȉC �E�A9��I���I�� H�H9��~ 1�1�E1�� D H�I9� tKD9�vE��I��M�A�V9�� �� ��t�H�߉M�H�u��*��M��E�H�u�H���I9� u�����A9�uE1��t)H�!W~ H�D � �01��Ī� @ �E�A�����1ۅ�t��߃�H��L��/-��9]�w�L���r?�H�E�dH+%( �� H��(D��[A\A]A^A_]� D �E�A��D9��8������ H�s ��� � A�}H�s� �>.��H��uXM�} I�MA� �Z����s�M��� D A�}� � .��H��tH���+������#���M�} �N���f. � H��������t����f D ω}ĉ�� ���h���H��U~ H�� � E1�01�膩�����H��H�߉M����I�>H�5� H�}��_��M���tH�}�H�� I� A�v �Eĉ�� ���Q���D9��H����N�A��H������f � �H�uĺ �-��H��tH��x A������W�����u� D �}�����1�E1������M�f � � �UH��AWAVAUATSH��HL�7dH�%( H�E�1�A�~ �^ H�OH��H���� H�GH�W H)�H���� �H��H�G�U�I�F@E1�H�E�I��H H��H�E��]g�H�E�H�E��E����� � D H�S H�CH��H)�H���4 H�;�4H��H�C� �u�tΉu�H���� H�S H�CH)�H���� D�<H��H�CD�}Ā tA�D�}�E��I�} 腛�I��H���� fnE�H�sH�x fA:"�f�@H���� L�{H�C L)�I9��� L�L���x1�K�L= H�KH�}�L��A���/��D9e��- H�KH�������{H�u�� �'+��H���� H�;H�K� �����u����� @ �{H�u�� ��*��H��t}H��xtE1�A�����H�}���t�L���;�H�E�dH+%( �� H��HD��[A\A]A^A_]� D D�KH��L��D���*��I9��&���H��y��������f D ��u�D�}�H�;���H���s������2����f���f. � H�qR~ H��� 1�E1�01�����U��� � E1�E1��2��� D �H�u�� �)��H��tH��x A�����������u�H��x �e����E�ȉE��X�����J�ff. � � �UH��AVAUATSH��H��H�OdH�%( H�E�1�H���v H�GH�W H)�H���Z �H��H�G�U�H��p@��� ���3 H�KH���e H�SH�C H)�H��� �H��H�S�E�@���� ��H�<�H���Z'��I��H���� �EЅ��J E1��I H�KH�C H)�H���z � A�$H�CH��x t A�$�A�$H�SH���� H�KH�C H)�H���2 � A�D$H�CH��x t A�D$�A�D$H�SH���� H�KH�C H)�H���� � A�D$H�CH��x t A�D$�A�D$H�SH���� H�KH�C H)�H���� � A�D$ H�CH��x t A�D$ �A�D$ H�����I�D$H��tvH���~��I�D$H��tdH���l��I�D$ H��tR�E�A��D9�� D��H�SH��M�$�H��������{� L���j'��H�������H���? � �EЅ�t21ۉ�H��M�$�I�|$� 8�I�|$�7�I�|$ ��7�9]�w�L����7����H�U�dH+%( �~ H��[A\A]A^]�f. � �{I�t$� ��&��H���O���H���k������>����^���f D �{I�t$� �&��H���[���H���3������J����&���f D �{I�t$ � �^&��H���g���H����������V������f D ʉU����f D ȉE�����f D ���Y������ �H�uԺ �%��H��tH�������������U��}��� � �{H�uк �%��H��tH��������������H��p�E����1� � H��� 1�L�� �o����F� @ � �UH��AWAVAUATSH��XL�/dH�%( H�E�1�A�} �� H�OH��H���� H�GH�W H)�H���� �H��H�G�U�I�E@H�E�I��H H��H�E�� `�M����� H�E��E� H�E��� �H�I�GE��M�wH���� L�K H�KL��L�M�H)�L9��U H�L��L��H�M��*�H�M��E�L�M�L�A��� H�K�� H�sA��I��� I)�M9�� H�L��H�M��T*�H�M�J�)H�S� ��I��H���� L��� 7�M�} H�}�L���*;�E��E�9E��� H�sH���} H�K H�CH��H)�H���� L�+�<H��H�CA�} �}�tω}�H���� H�K H�CH)�H���N � H��H�C�M�A�} t�E�ȉE�D�e�A��� �L �}�I��H�� �*��I��H��� H�s� � D�pH���W L�K H�KL��H)�H���� H�H��H�KI�GA�} �4���E��M�w�G��� � �{L��L����"��I9��� D�e�A��� w4E��f � �� O� .L)��S ��� ���� H�sD�m�I��� H���� L�K H�K���� �{H�u�� �_"��H���� H���| E1�L���3�H�}��Hl����H�U�dH+%( �? H��X[A\A]A^A_]Ð�{H�u�� �!��H��t H��y���u�L�+�\��� � �{H�p� ��!��H��tH���w������o���H�D�e�H�s�x ����I�G����f. � D�KH��L��D���~!��I9��=���H���#������,������� � I�{��I� I�D� H��I)�B� �����1��H����f D H������������D�e�A��� �f����-���f � A� ��L�����1�fA�T��=��� D ���|���L�+H�sA�} ������}���f D H��H~ H�2� 1��01����1��U��� � �H�u�� �o ��H��tH���(������ ��� � H��x �8����E�ȉE��+���f D H�}��7j�1����H�QH~ H��� 1�E1��01������� � ��A� A�D� �I�����@�ff. � �UH��AWAVI��AUATSH��XH�WdH�%( H�E�1�H���( H�w H�GH��H)�H���u M��<H��I�FA�x �}�tω}�H���b I�v I�FH)�H���: � H��I�F�]�A�x �� ��H��H�U���I��H��� D�}��� A�與�I��H���� H�U���� �� HB�H�E�E���� H�E�L�e�I���E� H�E��E�I�vA��$� H���� I�^I�F H)�I9��� H�L��L���$�I� I�NI��x �� H�U�I�|$L���v$�A�D$<������ fA�|$~ �� A��$� ���� M�T$(I�� ��� M�\$0I�����E A�� tM�T$XI�� ��: I�NH���- I�FI�V H)�H���4 �H��I�F�U�I��x tAƄ$� �E�ȉE�L���h��I��$ H���� �Uą�� �E�I�Đ �E�9E��� D�}���� @ ˉ]��*���f D H��E~ H�R� 1�L�e��01��+��A�T$I��$ ��t"H�����H�{�H�Ð ����������u�L��E1���-�L����-�H�E�dH+%( �G H��XL��[A\A]A^A_]�A�~� L��H�M�� ��H�M�H���� H��� L�e��`��� L���`h����� � �U���I��H��t͋U�I��$� A��$� f D I�NH���{���I�FI�V H)�H��~�H�H��I�FI�I��z t I�H�I��Eă�I��9��{���H��t�M�^M�V �V�� D A�~L��L������I9��T���H���+������C���� ���f�A�~H�u�� ���H������H����������������f D ���U������� �H�u�� �g��H��uIM�I�VA�x ����}����� � L�e�L��H�z� H�cC~ 1��01������� H��xfE1�E1�� ��� � A�~H�u�� ����H��t H��yЅ�ű]�M���� @ L�e�L��H�R� �L�e�L��H��� �{�����u��C���L�e�����;�f D � �UH��AWAVAUATSH��H��dH�%( H�E�1����H���� I��H�H�� D�r E���� A�U���� L�� M��f. � I�� H��t2I� $I9�t)A��� � f�H�I9�t;�� u�H�� �� A��� I�ǐ ��u�E��u5I�� @ H���8��H�{�H�Ð �(���������u�L���f*�H�E�dH+%( u8H��1�[A\A]A^A_]�A�}L�k(���2����� @ �K�H�� �m����Z:�f. � � �UH��AWI��AVAUATSH��(H�}�dH�%( H�E�H�G(H�E�H���� H�E�H� � D�@L�pE��uB�3 f � L��1�H�4���L�����I�Ɛ L��� �(��A�N���� I�� L��� 1�H� � �4�A��� ��t�� L��� E1�H�=�� ���A��� M��� ��tFf D I�M H�ھ L��1�A��I���B4�E9�� vE��t�L���, 臀��� D L��� � H�=� 藢�����f�H�E��P��t/H�� f D H���P��H�{�H�Ð �@���������u�H�}��}(�H�E�H�@( H�E�dH+%( uZH��([A\A]A^A_]� ���H�E�H���h���H�E�dH+%( u'H��(L���. � [H�=n� A\A]A^A_]�ء��C8� � �U� H��AWAVAUATSH��H��XL�7dH�%( H�E�1�H�E� Ic~dL�u��}��i�I��� H���� H�KH��� H�CH�S H)�H���� �H��H�CH�E��U��x �� H�E�L�m��� L�� �<��� �E�A� ���� E1�L�u��Nf D H��H�E��|B�H�u�L��H�P�H�x9H�}�A���[B�L��H��@H��M�d���D9}�vpH������H�E�H��u�L�����L���o��H�}�H�� �_�������H�U�dH+%( �� H��X[A\A]A^A_]� � ʉU�� ���f D 1�L����,�H�M�H��� H�KH���� H�CH�S H)�H��~��H��H�C�U�H��x �� H�E�I����� ���� E1�L�u��O H��H�E��TA�H�u�L��H�P�G�� ���H�}�A���/A�L��H��@H��M�d�j��D9}�vdH�����H�E�H��u�����f D ʉU��l���f D �{H�u�� ���H��tH��������������H��U���� D 1�L���+�H�M�H��� H�C L9��H �U�E1�H��M�4�H�U�H�U���ul� ω}�A� H�E�L��� M�A�x H���� H�S H�CH)�H�������H��H�C�U�E��tʉU�I��A�I��M9�� H�sH��tPH�S H�CH��H)�H�������<H��H�CH��}�D�HE���Y���H�E�L��� M�A�x �l���f��{H�u�� �o��H��tH���q������i���H��}�H�sD�HE��� ������� �{H�u�� �'��H��tH���)������!���H�E��U�L��� H�M�D�H����{H�u�� ����H��tH����������U��c���H�C L9�w1�����H�KH���y H�SH)�H��������H��H�S�E�H��z tȉE�H�M�E1�L�u���� ��u4�a�H���>�L��L��H�P��D��B���L��A�����D9e�v/H������H�E�I��H��u�����H��H�� ���1��&���1�L��L�}�E1��/)�H�M�H��� �E�D�p���� ���L�kM��ttH�CH�S H)�H������A�T H��H�C�U�H��p@��tʉU�H�E�H��� L��H���TA�D$M9������I��M��t�L�KL�C ��� @ �{� L���H��H��tH���J������B����U�녋{H�u�� ���H��tH���-������%����E��v����2� � � �U�� H��H��dH�%( H�E�1����F?I�H��H�H T� H�E�dH+%( u���1� � �U��H�����H��H��dH�%( H�E�1����F?I�H���H�H!T� H�E�dH+%( u���a1�� �U��H��H��dH�%( H�E�1����F?I��H�H�D� H� H���H�U�dH+%( u���1�f�� �UH��AVI��AUI��ATI��SH��H�dH�%( H�E�1�H���� I�uI�E H�2H���� �� H��H)�I9�H��v�H�H��H)�I9�w� H9�H��HF�H9�r6H�L��L����Me1�H�U�dH+%( ugH��[A\A]A^]�f D H����H��H��tII�EI�uI�] �f. � A�}���H�����H��1�H��HH�L9�HE�둸������/���{��� D � �U� H��AUATL�m�I��L��H��dH�%( H�E�1��E� ���xZI�$� L��L�狀 �E���x9I�$� L��H��� ��x I�$� L��H��� �}� D H�U�dH+%( u H��A\A]]��:/�f. � � �U� H��ATI��H��dH�%( H�E�H�H�� � �tH�U�dH+%( �� L�e��ÐI�$� L��H�� ���u�I�$� L��H�� ���u�I�$� L��H�� ��u�H�E�dH+%( u I�$L��L�e�� �H�� ���[.�ff. � � �UH��AWAVAUATI��SH��H� dH�%( H�E�1�L��H L����H��� � L���#�A�Dž�xAH��� ��!�H���+ H���0��S H�sL��I��H���� �A�Dž�xL��H��u�L����g�H�E�dH+%( uH��D��[A\A]A^A_]��-�ff. � f�� �UH��AWAVI��AUATSH��H� dH�%( H�E�1�L��H L�����H��� � L���S �A�ą�x[H��� � !�H���E H���`��H�{�I��D�g�P-�H�s�L��I�� L��� �H�{�A��� �E��xL��H��u�L��� g�H�E�dH+%( uH��D��[A\A]A^A_]��,� � �UH��H��dH�%( H�E�H�H�� �~! t'H�E�dH+%( uX�H��0� �y �f � H��5~ A�� H� 2� H�N� � H�81��&'�H�E�dH+%( uɸ������ ,�ff. � � �UH��H��dH�%( H�E�1�H�E�dH+%( uH�� �H�� �� ��+�ff. � �� �UH��AWAVAUL�m�ATL��SH��H�=ֹ H��XdH�%( H�E�1�H�E� H�E� H�E� �Q�A�ą�t'H�E�dH+%( �� H��XD��[A\A]A^A_]�f�L�u�H�}�L���0���A�ą�u�H�u�� H���( �H�M�H�M����� � L��H��� ��� � L��H���� ��� H�M�H�}� H�E� L�iH�M�H�M��� D I�u�� H��� �xx� L��H��� �xdI�E H�u�� H��M�uH�E��z �xCH�E�H��?H��txE1�� H�E�I��I��H��?H��L9�vW� L��H���7 �y�H�U�A��H��t(H�E�H�XH�RL�,� � H�;H����L9�u�H�}����z����H�E�H�U�I��H�E�H9������A�����)�f. � � �U� H��ATI��SH��H��x H��dH�%( H�E�1�� �x/H�E�dH+%( u8H��H��� L�� [A\]�\ � @ H�U�dH+%( u H��[A\]��)�ff. � � �UH�5� H��AWAVAUATSH��8H�}�H�=n� dH�%( H�E�1�H�E� H�E� �u��H���� I��L�m�H�]��& � L�u�� H�5+� L���@!�A�Dž�tYL�� L��H���q�H���A�����H�}��"�L���6�H�E�dH+%( uNH��8D��[A\A]A^A_]�f � L�m�1�H�5�� L��L����u�H�}�� L���"�A����'�A���f�� �UH��ATI��H��dH�%( H�E�1���J�T �E��^D�H��xAH�u� L��E����xH�u� L����H�U�dH+%( uL�e��� ��������l'�ff. � �Uf�H��AWAVL�w AUI��ATS��H�� H��h���� ��T���H��x���dH�%( H�E�1�H�}�L��E�H�E� �U�E��؞�A�ą�u1H�E�dH+%( �� H�Ę D��[A\A]A^A_]�f � Hc�� �#n�H��`���H���X A��I�U��Ic�H��H��@���H�1�H��H����Kz� L���`��=� �� H�E�L��X���L��`���H��p��� � H�}����E9��� H�0~ Lc�K�D� L�<�M���5 H�}� � �}�1�� ��y�H��x��� I�$t8H��x���H� H��t)H��p���H�� H��x�����H�U�H�U�H�M��Ѕ�uH��h���H��p���A�ׅ�� �}�� 1�I���Uy�I+D$�I�D$��KE1�E1�� Hc�1�L��� 4��=� ����H��@�����T���1��y�H��H���H��`���H��p����E�A�ą�x^H�}����H��`���������� @ H��.~ H� J� � H��� H�81��� �H��X�������g��N���f � H��+~ H�"� � �01����f�H�E�H��p����=���H�5y.~ K�D� � H� � H�L�H��+~ �01��C�I�4$�}�1��%x��t����K$�A���O���Uf�H��AWAVAUATI��SH��H��x ��|�����l���L��`���D��x���dH�%( H�E�1�)�����)�����������)�����E���5 ���- H�GH�WH��u H���k H�D��|���L��H��H�CH��`���D���4���A������ � 1�D���Jw�I��H�� L�8I9��� L������� A��� M�?M�l� L;� �� A��� M��� L��I��� H���;�A����y�D������H��� H�'*~ � �01���}�D������H������D��������D������H�E�dH+%( �� H��x D��[A\A]A^A_]� � ��|���1Ҿh A�h �Xv�H�� L�:L9�t<��x���������l��� ����� � M��� A��� M�?M�l� L9�u�M�<$M9��� ��x����� ��l��� �� E1� A�� �� A�G� M�?I� M9�u�H�CfIn�H�SfI:"�H���� ��x��� �� H�Ch H�BhH�C�h f���o[ �oc01���|���M�fo :� L��`����x���fHn�fH:"�1�)�`���E�]�e�HDžp���� �u�H�������h L���W�A����������|���� 1���t�E1��(���f�M�?I� M9����� ��� � K�*H�CH� ��x���H�K�'�����l��� ����H��`�����|���L��H��)������G���A���������H�CH�Sfo��������� � M�<$M9�� H������E1�L������H��p���� f � M�?I� M9��R���A�� wA�G� �AoWI��� L���� �Ao_ �Aog0L�������Aoo@�AowP)������Ao`�AoOp)�����Ao�� H��@���A��� H��p���)����A~�� )��H��)� ���fH:"�)����)� ���)�0����H�����L������������������H�� �N���E1��a���H�m&~ H�֭ 1��01��z�A������>����# � � �UH��H��dH�%( H�E�1�H�E�dH+%( u H��� ���� � � � �UH��AUI��ATI��SH��H��dH�%( H�E�1����t H�U�dH+%( u=H��[A\A]]� @ H�E�dH+%( u H��L��L��H)�H�5=� [A\A]]���] �ff. � f�� �UH��AWAVAUATE1�SH��H��dH�%( H�E�1�� @ �E���L��E���`�I��H��u�H�u�� L�m�H�����y�l @ �M�D��L��H����R�xSL���`�I��H��tcI�t$� H�����x-M�<$L���(� L��H��D�p��@��E���y�H�U�dH+%( uH��[A\A]A^A_]�f�1����W � � � �UH��AWAVAUI��ATSH��(dH�%( H�E�1���j�H��� � H��L��I���(���� H�E�E1�H�E�A�$��u3�� � �Mĉ�L��L����Q��� A��E94$�� D�� L��H��I�t ��x^I�t � L����uHI�t � L����u2M�| L���'�H�u�� L��X��@��E��g���_���L��E��ā�E�H�U�dH+%( u H��([A\A]A^A_]� 1������ �� �UH��AWAVAUATI��SH��(dH�%( H�E�1��$s�H��� � H��L��I������� A�E1�L�}ą�ur�� D �MċU�L��H�u��P��� L�CL��L�E��&� L��L��X��@��E��r��x_�M�H�u���L���=P�xJA��E9.vpD��H��L�L�CL��L�E��6&� L��p��@��u�L���E�����W���L���E���I�E�H�U�dH+%( u H��([A\A]A^A_]� 1����������� �U� H��AWAVI��AUATSH��H��8H�u�dH�%( H�EȋFH�u��E����� H�u�� H���E�� �p���� M�>L�m�M9�uP�� � �M�D��L��H��� O��� A��� I��� H��H��� ��xwM�?L9}��� �U�I�wH����xWA��� � L��H�߉E����x9L���c�H��I����$�H�uĺ H��D�p��@��E����R���H�U�dH+%( uH��8[A\A]A^A_]� @ 1����W� � � �UH��AWAVAUATSH��H�=h H��(dH�%( H�E�1��} �H��� H��I���iL��� I�vp� H������� I�VxI�NxH�M�L�b�H9��� L�}��tf � �M�D��L��H���M��� M�t$L���#� L��H��D�h��@��E���xU�M�D��L��H���hM�x@I�T$L�b�H9U�t1M�4$L���i#� L��H��D�h��@��E��L���d���H�U�dH+%( uH��([A\A]A^A_]ø��������f. � � �UH��AWAVAUI��H��ATI��SH��(dH�%( H�E�1�� ��H�u�� L��E������ I� $I9�u�� @ H�I9��� H9�� u닃� ��~�L�� H� �� ��� �E�M���U�LD�L���g"�H�uĺ L��D�p��@��E��I��xE�M�D��L��L���L�x0H�u�� L��� ��xH�u�� L��� ���R���f�H�U�dH+%( uH��([A\A]A^A_]�f�1����� � � �U� H��ATI��H�u�H��dH�%( H�E�1��E�@ ��x�M�H�5�!~ � L���`K�H�U�dH+%( uL�e����F�f D � �UH��AUATI��H��P���SH�� dH�%( H�E�1���xjL������L���!�H��L���� L��H�Í@@���L�����x��L����SL��L���J�H�U�dH+%( uH�Ĩ [A\A]]� ��������� @ � �UH��AUATI��H��P���SH�� dH�%( H�E�1��N��xjL�����L���k �H��L���� L��H�Í@@���L����H��x��L����SL��L���J�H�U�dH+%( uH�Ĩ [A\A]]� ���������� @ � �UH��AUATI��H��P���SH�� dH�%( H�E�1���xjL��T���L��� �H��L���� L��H�Í@@���L������x��L����SL��L���`I�H�U�dH+%( uH�Ĩ [A\A]]� ��������4� @ � �UH��AWAVAUATSH�� H� $ H��8� dH�%( H�E�1�I��H�����l�L�5� ~ � L��I��H����A�FT������������ L��L������ � L��L��H�Í@@���������� �����SL��L���oH�xtA�FT1ۅ�.� @ ��������L��L���AH�xFH��A9^T~cI��� L�$�L���@ � L��L��H��@������������y�H�U�dH+%( u H��8 [A\A]A^A_]�f D 1������ � � �UH�5�� H��AWAVAUATSH��8H�}�H�=w� dH�%( H�E�1�H�E� H�E� �%v�H��tYI��L�u�H�]�L�=J� � @ L�m�� L��L���� �tPL�� L��H���][�H���H�}����L���� ����H�U�dH+%( �* H��8[A\A]A^A_]þ: L���c*�H��t �x �� � L���G*�H��t� A�E ��tfL�=? ~ L���f. � ���tII��H��A� t�H����A��C� H9�t�1� � � A�LH����u����u� � L���h �H�}�H�u�� �X��@��E��J��������M�H�}���L���F�H�}����� �L��� �۸����I����� � �x � ���L�h�������� �UH��AWAVAUATSH��H��(dH�%( H�E�1��f�H���� � H��H��I�����xrE� $E���� E1�L�m��%f D �MċU�L��H���WE�xAA��E94$viI�T$D��L�<�L���U� L��H�ߍH��@��M��E��6��y�L��E���E�H�U�dH+%( � H��([A\A]A^A_]�f�I�t$� H������x�E�D$E��tgE1�L�m��' � �MċU�L��H���D�xBA��E9t$v7I�T$ D��L�<�L���� L��x��@��}�H�߉E��}��y�L�5"~ L���j���0���A�~$��~]E1� � I��� M�� H��I��L�H�� �.������I��� � H��L�������I��E9n$�A�t$�������I�t$� H�����������A�L$��trE1�L�m��) @ �MċU�H��H�u��C��t���A��E9|$v@I�T$D��L��L��L�E��� L��H�ߍH��@��M��E��d��y��)���A�V$��� ���E1� @ L�� H��H��I�� H���)�������I��E9n$�������������� � � �UH��AWAVAUL�-� ATE1�SH��H��(dH�%( H�E�1��E� � L���XP�I��H��t0I�<$L���dR�t�L����@�~�L��E��(P�I��H��u�H�u�� H���o���% �E����< @ L����O�I��H���$ I�<$H�5L ��Q�t�L���h@�~�I�t$p� H������� I�D$xI�T$xL�}�H�U�L�h�H9�uz�� f. � �MċU�L��H���A��� M�uL���� L��H�ߍH��@��M��E����xV�MċU�L��H���gA�xAI�EL�h�H9E�t]M�u L���i� H�ߍp��@��u�L���E��J���b���H�U�dH+%( ucH��([A\A]A^A_]� @ 1��� @ M�4$L��� � L��H��D�h��@��E�����x��M�D��L��H���@��z����� �ff. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���m �ff. � f�� �U� H��AVAUL�u�I��H��ATI��L��H��XdH�%( H�E�1��E�uqH�M�E1�� L��L���:m�L��A���� E��t%H�U�dH+%( uYH��XA\A]A^]�f. � L�����I���E�+E�H�L9������f�H��~ L��H��� 1��01��te� �� � � � �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ& ��J �f. � � �U�@ H��AUATL�m�I��SL��H��hdH�%( H�E�1��L�uXL��� �H�u�L�� �E�@ H�����x�M��SL��L����>�H�U�dH+%( uH��h[A\A]]�f D �������� � @ � �UA��L��� � � � H��AUATL�����L��@���S��L��H��� dH�%( H�E�1�蜂�L��L���Qk�A��1�E��t'H�U�dH+%( �� H��� [A\A]]�f D A�ٹ � L��L�� � �?��L��L����j�A��� E��u�� � L��1�A��L�� � ���H��8���H��0���L���^�x0H��0���� 1��GQ�H��0�����,����5��,����3���������)����[�ff. � � �UH��AWAVL�}�I��AUATS1�H��x��t���H�u�dH�%( H�E�1���t�����L���g����� ��� E�E���r �E�D�M��]�E1�D�U�D�]�L�u��E�H�E�D��L�e�L�}�E��E��H��x���H�E�H��h���H�E�H��`���f D A; $�� E;t$�� E;|$�� �E�A;D$ �� I�t$H��x���D��p����2L�D��p�����uwI�t$H��h����L�D��p�����u[I�t$ H��`����K�D��p�����u?�]�L�}�L�u�L�����)w�����1�H�U�dH+%( ukH��x[A\A]A^A_]�A��I��(E9��'���D��]�L�u�H��H�M�L�}�H��foE�foM���H�U� H�P HA����c����H�E����o�ff. � @ � �UH��AWAVAUATI��SH��8dH�%( H�E�1����H���H��H��H��H�� �H)�H9�tH�� H��$� H9�u�%� H)�H���~ �E� H��E1�L�u��E� �E� ��A�Ņ�u �y�A��E9�toL��H��D���9Z�t� D �U���t)E1�f D D��E�A��H��H�<��u�D9e��E�w�H�U�dH+%( �� H�e�[A\A]A^A_]�f D �uĺ( H��H� �c���u��^:�H�u�� L���=���u���H�u�� L���$���\����U���t��E� L�}��� D �MċU�L��L����9��'���M�nL����� L��L��H��@��M��E�������MċU�L��L���9�����M�v L���� L��L��D�h��@��E��r��������M�D��L��L���99�������E��U��M�9�������E�� L��L�,�I��N�4+L��� ���X���J�t+� L������>���J�t+� L�������$���J�t+ � L������� ���M�nL���� L��L��H��@��M��E�������������f�H�L� �w����`�� �Uf� H��ATH�u�H��XdH�%( H�E�1�)E�)E�)E�fo�g �}�H�}�)E��2��x.H�}�E1�����H�E�dH+%( u4D��L�e���f. � A��H�� ~ H� � � �01��]����f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u���E1�E1��7���r�f�� �U�h H��H��dH�%( H�E�H�H9�t f. � ��� H� H��H9�u�HcGH� �H�HH��H�U�dH+%( u���� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�E��I�ȹ �����ff. � @ � �UH��AWAVAUATI��H�� S�� H��8H�U�H�M�dH�%( H�E�1��Qy�A�Dž�u*H�E�dH+%( �� H��8D��[A\A]A^A_]� D Hc�� �H�H�E�I��H���} I�t$1�A������T�Ic�L��������H���H A�|$ � I�T$ H�Ѓ��� f��� H��� A� ��uH��A�ͨuA��H���uA��H����L�u�H��A�� @ L�E�H�E���D��L��L����A�Dž�xwA�UHcʃ� th� H��H��I#D$ H����tPf��ucH��� A� ��uH��A���uA��H����uA��H����H��A�� I���s��� E1�H�}������� � � E1��f D H�}�D���,������ � � E1����A��������A���3���ff. � f�� �UH��AVAUA��ATI��SH��H�� dH�%( H�E�H�� �x# �[ D�pH��@���D��L��0���D��8�����/���� H�E�H��(���H��(����b_�H� � � L��H��1��� H�� 1�� L�����H�K� 1�H�� L�����H�K� 1�H�� L����H�K� 1�H� � L����H��0���D��H��H� �r��� w�H�� 1��z t+H�U�dH+%( �� H�� [A\A]A^]� � � L�� H�=�� �g�H�s H� ����H �H����� H��f���, � 1҄�uH���ʨu��H����� ��L�-�{ H���� D�r��uc H�����D��H��H��H �H����� H��f��tp� 1҄�uH���ʨu��H���u��H����H���� D�r��t�HcҾ L��H��H�:~ H��L��H�H1��8��A�� t"H�s �i���H��� � �f � L�� �cD�1���� @ H�x��q�A����� � ��H�����H��� � ������ff. � �� �H�PERFFILEUH��H��dH�%( H�E�1�� H9�t"H�2ELIFREPH�PERFILE2H9���H9��� �H�U�dH+%( u���I��f � � �UH��AUA��1�ATI��1�SH��D��H��dH�%( H�E�1���O�h H��D������H���` H�H�{H�PERFFILEH9��� H�PERFILE2A�$ H9��� H�2ELIFREPH9��j A�D$�H H�����H�KH�CH9��� H�S(H9��� H9��� HC H9��� H��h�� H��H�� f�L�kHCHAE�AoM AL$ �AoUAT$0�oC(fH:�fH~�AD$H�I�D$1�H�U�dH+%( � H��[A\A]]� � 1�L���&w������ A�|$ �+������� D HS0H9��H���H��� H��~ 1��01��rU����� A�|$ L�kH�:���� L������H�CH�tSH�CH�����f�CHAEH�KH����H�a~ H�Ѻ � �01��U��������f. � L�� �c�� L���6I��H��� �D���H�Y� �8������ � � �UH��AWAVAUATSH��H��X L�� dH�%( H�E�1�A�|$# � E�|$���H�� H���D H�S@H�� H��h H������H�� H�ƺ H�������2�H���� H������H�����H�PERFFILEH9�tgH�PERFILE2� H9�tnH�2ELIFREPH9��� �CH�H��ul1�A�D$ H�U�dH+%( �A H��X [A\A]A^A_]� D H�ھ �t������ H������{ t�� @ I�|$�fm�A���������A�|$ u�H��`���D��H����k��t �{ t A�|$$ �� H�}� �� H��p���H���� H�E�1�H��x���D��H��1�I�ĉ�������K�Dž���� E���� H������1�� H�������@ �H�D�����H���� �{ �����tʉ�H��t"H��� �� H��@tH�� ���D�����H��H���� D���k��H���� �{ �� � 1�D���)K�H������1�H�������"�I��H���6 �CH�� L��A��� �#�H��P���� L��H����H�������������7��A�ą��� H��H���1�D��L�������J�������2�h � H�� D��1�L��L������A���A��D9�����t8� L��D���x��H���� �{ t�� L�������f. � H������1�D��� J�����������9������B���D��H��H��0 H� t���n�H��0 H�� �Jm����� ���H�� ���Hǃ ���H��} �@ � H�� �01��P��;T� ������f��o�H���H������f8 (Z �H����L �� ��� � H���} I�L$H�Ņ 1��01��BP��#���L�-~�} A�u H�� � 1�� P���������I���H�L�} I�L$H�� 1��01���O����!���L�-$�} H��� � 1�A�u ��O�델�����H���} H��x���� H�/� �01��O���H��} H��� 1��01��xO���������f � � �Uf�H��AVAUATSH��@�L��( dH�%( H�E�1�H�F)E�)E�)E���R� H��H�x�H�� �; H� �} H� �H� �H�KH���� H�FL�u�H�U�H�E��FL��1�H��H�E���A�ą�uAH�CH��t>A��8 ��t3H� �} �{ L�u ���� L��L�����f. � A�����L�m�M��t;A�UI�� ��t$f�H������H�{�H�Ð ���������u�L�����H�E�dH+%( uH��@D��[A\A]A^]� � H�Q�} H�҄ 1�E1�01���M��f�E1��H�KH��{ L��1�� �����R���H� �} H��� 1�A������01��M��r������� � �UH��� H��AVAUI��� ATSH��H�� H�OL��dH�%( H�E�1����Lc�H�CH���� wMH���� �C� L�� H�F� �F��H�L�H�U�dH+%( �� H�� [A\A]A^]ÐH��uZH�;� � L��1����H�{H�I�����I��H���� L��H���o �L��L�H�E�����H�E��f. � H��� � L��1����H�L��_���H�KH��� � L��1����H�L��;��� @ H�KH�w� �� H��� ��Z��f. � � �UH��AWAVAUI��ATSH��(L�"dH�%( H�E�1�M���� I�}1��b �H��H���� H��L��� �A�UA+U H�߃�� ���U�� ��E���ulA�M D�u�E1�I�E��t f�O�D�D��1�H��L��I���G��M9�u�H�E�dH+%( u3�E�H��([A\A]A^A_]ÐH�����H�I��H���L����E����[��ff. � � �UH��ATI��SH��H��dH�%( H�E�H���} �8 �� M���5 I�<$H���( H�s�/ �I��H��� H�CH���� wCH���� �C1��A�$H f � H�U�dH+%( �� H��[A\]� @ H��uJH�{�a��H��H��tI��$� �|��I��$� 1��H���} H�:� 1��01��7J� � 1�� @ H���} H��H�0��������I��$P ����H�{���I��$P 1��K��� I��$ ���H�{����I��$ 1��#��� ������������ �UH��AWAVAUATSH�� H� $ H�� H� $ H��(dH�%( H�E�1��FH��H�����H�� �x# � D�p�x �� ��x H��0 D��L���������L��D��L�`I��M��I)�L��� ��H���� ��x uuL;������ H��0 H�� �=e��D��H�U�dH+%( �� H��( [A\A]A^A_]� D 1�D��� �A�1�D��H�p �A��F���f D L��L�� �N�~ H�L9��l���H� �� H�{ H���} 1��01��IH�����e��� � H�x�/b�A��H�� ����H� i� H�Z �H� Y� H�u� ����ff. � � �UH�� H��AWAVAUATSH��H�� �vdH�%( H�E�1��7(�H���� I���C��f���" �� f���� f���� E1�H�C$L��H��H��X����A�I��H���� f�{ A� �� H�s H��p���L��H�����H��L���I��A��� �E���� H�]�I��� H���P� M��I��H�;�} I��� H�=v �01���F�L���S�H�E�dH+%( �� H�Ĉ 1�[A\A]A^A_]� D f��u�� ��� D A� ���� D D�k �4���f D A� �� D H��`���H��X���f� H��)�`����U�u ��l��� u-A��� ��D �A��� H��`���������� � L��H��L����������� UH��ATI��SH��dH�%( H�E�1���� H�5ќ L��H9�H��HF������ � H�5� L��H9�HF��]��ti� H�5� L��H9�HF��>��tj� H�5Ҭ L��H9�HF�H��� ��uXH�A�} �B H�U�dH+%( uBH��[A\]�f�H��} �B ��H� �} �B ��H���} �B 붸�������� @ UH��AUATI��SH��dH�%( H�E�1���� H�56� L��H9�H��HF��n���� � H�5�� L��H9�HF�I���H��tdL��H�5Y; L���2��tn� H�5g L��H9�HF�H�����u\H�5�} �B4H�U�dH+%( uIH��[A\A]]� � H� �} �B0 ��H���} �B0 �H���} �B0 미��������� @ UH��XH��AWAVI��AUI��ATI��SL��H��(dH�%( H�E�1����H���� I��M�W�L��L�}�L�U���>�H�}�L��I��L��L��I�����L�M�I�A�I�Q�H9�tHM���� H���� M���s M��tZf�H�H8IM H�HhIH�HpI $H�HHH� H H9�u�M���r���H�E�dH+%( �k H��(1�[A\A]A^A_]� D H�H8IM H�HpI $H�HHH� H H9�u��H���� M���a M��t0H�HhIH�HpI $H�HHH� H H9�u�M������s��� @ H�HpI $H�HHH� H H9�u��J���M���� M��t6f D H�H8IM H�HhIH�HpH� I $H9�u�M����������� H�H8IM H�HpH� I $H9�u����M���/ M��� �H�HhIH�HpH� I $H9�u����M��t7 � H�H8IM H�HhIH�HHH� H H9�u�M��������� @ H�H8IM H�HHH� H H9�u��b���M��tk � H�H8IM H�HhH� IH9�u��:���M��t" � H�HhIH�HHH� H H9�u�����H� f. � HHHH� H� H9�u���I�M � HH8H� I�M H9�u�����I� $ � HHpH� I� $H9�u����M��tI� HHhH� I�H9�u����H� H9������H� H9�u��y������ff. � UH��AWI��AVI���� AUATSH��(H�U�dH�%( H�E�1����I��H���� H�XfIn�H�@fH:"�I�D$ A$fHn�fH:"�AD$I�I�W��)�A�L$h�� H9�� M�o D M��� �� �5��I��H���� I�E �AoMI�FI�EANI�N I�F(H��t �Q(� ����q(9�t �B��r���v�I�N I�~���A�}) I�FI�E I�F0tOI�U8I�~`I�F8 H���� H��� A�E0��tI�Fh �tI�Fp I�M I�u0��/�I�D$fHn�M�t$fH:"�AL�0I�G L�hPI�GH��M�o I�GI;��IDŽ$� H�E�I�D$xH��E I�D$lH�E�dH+%( �F H��(L��[A\A]A^A_]� D H��t�? t� A�E0����fHn�IcE@fH:"�AFHI�EHI�FX�>��� � H���} H��u 1��01��'>�I�WI��1��� �� �~��I�F`H��H���� I�U8���H�=�u ����M�l$M�u L��L9�u �Jf D I��I�UfHn�I�}fl�I�VL�2AE �_�I�}`�2��L��M���w��I�L��I9�u�L��E1��a������H�=�t �p�����H�=\u �_��I�~`����h����l��ff. � �UH��AVL�wAUATSH��H��L�gdH�%( H�E�1�M�,$L��M9�u�Qf � I��I�T$fHn�I�|$fl�I�UL�*A$��^�I�|$`�_��L��M�����I�U L��M9�u�L�cL�sM�,$L��M9�u�Jf�I��I�T$fHn�I�|$fl�I�UL�*A$�y^�I�|$`��L��M���D��I�U L��M9�u�H��XH���L��I��H��t3L��M��M�l$��7�H��L��I���VL�L������L�����M��u�H�E�dH+%( u H��[A\A]A^]����� �UH�5�9 H�=�> H��H��dH�%( H�E�1��r,�uH�E�dH+%( u ��H���} H��s 1��01��;��O����f. � UH��AWAVI��AUATSH��(�E�dH�%( H�E�1�H��� H�G` H��� f��H*��YE�� � f: � f/��� �H,�I�~XM�f`���I��M���� M�E�L��M��L�E��Y6�H�}��E�I���X���I�XIPH9�w�I�F`H��u � D H��H�H8HH@H�pH�PH9�HG�H� H��u�I�f�I�GL��AG H�:��Q�M���u���H�E�dH+%( u\H��([A\A]A^A_]� �\��H,�H��?�(��� D H��f�H��H ��H*��X����f. � L��1��p����!��� �UH��ATI��H�~SH��H���A�^� dH�%( H�E�1��F���H�ChI�$H�E�dH+%( u H��[A\]����UH��AWAVAUATI��SH��H��XH��(dH�%( H�E�1�H�G �i��H��t;I��L�k`M�G�L��M��L�E��4�H�}�L��I�����I�~XI~PL9�s&M��u�H�E�dH+%( uqH��([A\A]A^A_]� H�C`H��u �M D H��H�H8HH@H�pH�PH9�HG�H� H��u�I�~f�I�FL��AF H�:�P�� � L��1������� @ � �UH��ATI��SH��H��H�{H��dH�%( H�E�1�����H�ChI�$H�E�dH+%( u H��[A\]��k��ff. � UH��AWAVAUATSH�� H��`���H��XdH�%( H�E�1�� ��HDžx��� H�E�H���@ H�E�H�x0����H�E� H�E�H���� H�E�H�x0����HDžp��� H�E�H���q H�E�H�x0���HDžh��� H�E�H��� H�E�H�x0�|��H�E� I��H���� I�~0E1��\��I��H���L L�u�I�|$0�B��H�E� I��H���� I�}01��#��I��H���� I�~0���1�I��H��tGL��I��H��I�x�H��P���L��X������H��X���H��E2�H��P���H��I��u�H��L��I��I�VPL��H�� H)�H��fHn�H�fH:"�AFP�1�I��H���k���I�UPL��H�� H)�H��HE�fHn�fH:"�AEP��1�I��H������I�T$PL��H�� H)�H��fHn�fH:"E�I�AD$P�1�I��H�������L�u�I�VPL��H�� H)�H��HE�fHn�fI:"�AFP�D1�I��H���`���H�u�H�VPH��H�� H)�H��H�h���fHn�fH:"E�FP�1�H�E�H�������H�M�H�QPH��H�� H)�H��H�p���fHn�fH:"�h���AP�0�H�E�H�������H�u�H�VPH��H�� H)�H��HE�fHn�fH:"�p���FP�v0�H�E�H���&���H�]�H�SPH��H�� H)�H��H�x���fHn�fH:"E�CP�20�H�E�H�������H��`���H�SxH�� H)�H��fHn�fH:"�x���CxH�U�dH+%( uH�Ĉ [A\A]A^A_]����UH��AWAVAUATSH��XH�}�H�U�dH�%( H�E�1�H�GXH�E�H���� H�FH�I��H�E�H9��� H�~ �� L�oXM��M���� I�X�M�h�L9��� @ L�}������E1�L9��* M�f M��� H���} �@0���Y ���� H�{0I�t$ H����H����� ��� D�U�L�E�H�M��j �H�M�L�E���D�U��" �� � E���� M��I�E�H�E�L��H+E�H�E�H��A�E@H9�� �� H�U�H�}�L��������� H�E�H�u��@pH�� 1�H�U�dH+%( �� H��X[A\A]A^A_]� @ H�C I�4$I�T$H�{H��tjH�@ H��tH�R H9�t`�J���E���J���I�@I�XH��� I��L�}�I�X�M�h�L9��������4 ���� ������b��� � H��u� H9�u�A�|$) tYI�T$8H�C8H�{`H���D H���K A�D$0��tH�Ch�tH�CpI� $I�t$0L�E��"�M�f M�~L�E�I�D$PH�I��M�~I�F L9��v���I�1�A� L9�����M��E���Y������������*4 ���,����� f � H��u������H��u������f D I�t$H�������H�{(H���u����G+t D�U�H��-H��-L�E�H�M����f D �F+u�H�S H�vI�D$H�H��� H�R H��tH�@ H9��B������ D H��t�? t� IcD$@HCPfHn�I�D$HHCXfH:"�H�C@H��fHn�A�D$0CP����HCHfH:"�K@��� D I�@I�XH�����M��H�U�H�}�L�����H����H�x(f�L�h(H�u�@0H�;�G��'���f�M9>����H�E�A�EDIEP� ��� D �� �f��I��H���� �~E�H�pH�@I�D$ I�|$XfH:"�H�u�A$fHn�fH:"�AD$I�E0I�D$XI�E0 ���H��H��t L�g��*�H��H��u�I�|$(f�M�U0I�D$( AD$0L��I�}0L�U��F�I�E�H�{fHn�H�U�H�M�H�0fH:"�L�U�H�7H�~A�}HAD$�AoEPH�SfH~�H�fH:�D��H�A�E@AD$xI�uX)�A�D$hA�EDA�M@I�A�D$l�H9�A�|$pA�EH�� Hu���I�EP I�uXA�ED A�EHI;N�� I�N H�U�H�}�L��L�U�H�M���H��H���$���H�o�} M�e0H�M�L�U��@0M�l$��� ���� I�E H�1H�QI�}H���L H�@ H���� H9B �> �% I�D$H�{(f�L�c(L��C0H�8�UE����H�E�A�ED I�EP��� H��������f. � �� D�U�L�E�� ��L�E�D�U�H��H�C`H���� I�T$8���I�}0H�q H����H������ ���� L�U�H�M��Z�L�U����� H�M��y) tTH�Q8I�E8I�}`H���. H���� �A0��tI�Eh�tI�EpH�q0H� L�U��� �L�U� � I�D$����H�������H9�t��������H��u��u�H��u�������H�AH���c���I�U(H���V����B+t:H�z-H�p-L�U�H�M���L�U���� �^����H���x����f D �@+u�H�xI�E H�qH�RH���� H�@ H��� H;F �� �����/��� � 1��w���H�=rc ������H��t�? t� HcA@IEPfHn�I�E@H�QHIUXH��fH:"�fHnȋA0AEP����IEHfH:"�AM@���H�h�} � � H�= � H��7:����� . ���H�M�� ���H�]�����H���$���H9������4����T����� L�U�H�M�袭�L�U�H��I�E`H��tH�M�H�Q8��H��� ����H�=�b L�U����L�U������ ��H�=�b D�U�M������D�U�E���k���M�~���f�UH��AWI��H�~XAVAUATSH�� H��H���H�U�dH�%( H�E�1����H�E�H��� H�]�H��H��h�����%�H�{0H�E��Y��H�E�H���� H�]�H��H��`����%�H�{0H�E��,��H��x���H���e H��x���H��H��P����v%�H�{0H��x������H��p���H��� H��p���H��H��X����@%�H�{0H��p������H�E�H���� L�e�L���%�I�|$0H�E����H�E�H���f L�e�M��H�]�H����$�H�{0H�E��l��H�E�H��� H�]�M��L�u�L���$�I�~0H�E��?��I��M���� L��L���$�H�{0I��� ��I��H��t=H��L��L��H��@���M�g��k$�H�U�L��L��I���)���M��H��@���u�I��H��H�SPH��t�H9U�w�I�E L��H��u�#f. � H��H�pH;P8vH�pH�H��u�H�{f��H�C[ H�>L����?�M���@��� I�vPH��t H9u��� H�}� �����H�]�M��H�SPH9U�w H��� H�}� �����L�e�M��I�T$PH��t H9U��+ H�}� �T���H��X���H�HPH9M�w H���� H��p��� �����H��P���H�HPH��t H9M��� H��x��� �����H��`���H�HPH��t H9M��� H�}� �F���H��h���H�HPH9M�w H��� H�}� ��H��H���H�HxH��t H;M��K H�E�dH+%( �� H�Ę [A\A]A^A_]�I�L��H��u��H��H�HH;P8vH�HH�1H��u�H�{f��H�CL��S H�9�L>����I�L��H��u�H��H�HH;P8vH�HH�1H��u�I�|$f��I�D$L��Ad$ H�9�>���� D I�E L��H��u�#f. � H��H�PH;p8vH�PH� H��u�I�~f��I�FL��AN H�:�=����I�L��H��u�H��H�PH;H8vH�PH�2H��u�H��X���f��H�~H�Fn L��H�:�^=�� ���I�L��H��u�H��H�PH;H8vH�PH�2H��u�H��P���f�L��H�yH�Aq H�:�=����I�L��H��u � � H��H�PH;H8vH�PH�2H��u�H��`���f�H�~H�F~ L��H�:�<����I�L��H��u� H��H�PH;H8vH�PH�2H��u�H��h���f�L��H�yH�AA H�:�m<����I�L��H��u� H��H�PH;H8vH�PH�2H��u�H��H���f�H�~@H�F@FHH�:H�E�dH+%( uH�Ę L��[A\A]A^A_]�;���� � � �UH��AWAVI��AUI��ATSH��H��dH�%( H�E�1�H� H�~`�S��I��H��t#L��M�|$�� �H��L��L��I���m���M��u�I��� H��tH9�v'H�E�dH+%( uzH��[A\A]A^A_]�f � I�E L��H��u�f�H��H�pH;P8vH�pH�H��u�I�~Hf�I�FHAFPH�>H�E�dH+%( uH��L��[A\A]A^A_]��:����f � � �UH��AWAVI��AUATSH��8H�u�dH�%( H�E�1�H�E� ���L�`L��� �H��� I��L��L��H���B��L�=� H�U�L��L��H�U����H�U�H��I��MD�L�e�A�<$fu_A�|$puWA�\$��uMH�E�1�L���@ �x��H��H��� H�u�1��� �I����/�L9��� H�E�fD�`�� H�5 � L��H�U��} �H�U�����t[H�5� L��H�U��` �Å��� H�U�1�L�����H���� H���} H��Z 1�������01��!"��q � H�A) H�M�L��1�H�AH���} � ���I��H��t=1�H�u�H��� �H�U��: �� H��H��H�PH=�� ws��H�M��A� 1�L��膶�H�E�dH+%( � H��8��[A\A]A^A_]�f�H���} L��H�?Z 1�������01��_!�� D H�E��@ �M��� 1������H�}�} H��Y �01��%!�1��b������n����/��ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u��@������ff. � � �U� H��AVI��H�5�Z AUATI��H��dH�%( H�E�1��X���� I�� H�5� L���m ��� H�5� L���V �A�Ņ��� H�5� L���< ��� H�5� L���% ��� H�5 � L��� ��� H�5٢ L��� ��� H�5�� L���� �ttE1�H�E�dH+%( �* H��D��A\A]A^]� � 1�H�u�L���� �H�UЀ: �� H��H��H�PH=�� �� ��H�t�} �B� � H�u�L���<@�H�U�} �H,ЉPL9u��g���L��H��X �7 � H�u�L���@�H� �} �@L9u�� ���L��H�,X @ H�A�} 1�A������01��� �� ��� H�E�dH+%( �1 H�5��} H��L��A\A]A^]���� L�����L��H�X� A�Ń�������H���} 1��01�� ���� L����� H�5@� L��H9�HF�I���"��A�Ņ�t[L��H�5$� L��� ��A�Ņ�uYH�+�} �@( �@,�B��� L���0��A�Ń���+���L��H�W �c��� D H���} �@( �@,� ���L��H��� ����M�� 1�A�����H���} H�V �01�� �1��!������ � � �UH��H��dH�%( H�E��G ��tOw-��t-��u;H���H�G 1�H�U�dH+%( u6�� D ��uH�����H�G 1��� @ ������ːH��H�G 1���,��ff. � �UH��AWAVAUATSH��8@�u�dH�%( H�E�1�H���} H�E� � H���} �@H���J �E� 1�L�u�L�-\� �E� L�=�� f. � L��L���5��I��H���� L����� L��L��H9�HF��*���� L���Z��1���tdL���|�� H�5 � L��H9�HF�H�U����H�U����� H�5� L���ҹ�u.H���} 1��@( �@,1��S��� 1��I���f � L���������� L����� H�5̓ L��H9�H�E�HF��i��H�M����� � H�5F| L��H�M�H9�HF��>��H�M����J � H�5�� L��H9�HF�H�����uIH�9�} 1�1��@8 ���f � H��} 1�1��@( �@,�u��� D 1�1��g����E���"E��� ���G �}� H�u��� L���;�H���} �@L9e��� �E�1����� � H���} 1�1��@8 ���f � H�=y�} �T�� 1�H�U�dH+%( �F H��8[A\A]A^A_]� � 1�L���v�H� /�} �AL9e��8��������� H��} 1�1��@8 �q����H�5��} L��E��^�������H���} �U��x�U�D�1��:���f. � H� ��} �A � H� ��} �A �5��� � 1�H�u�L�����H�U��: uEH��H��H�PH=�� w1H�f�} 1�1��P����H���} H��R 1��01��A�����H�}�} M��� 1�H�|Q �01����������,��ff. � �� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1��������f � � �UH��H��dH�%( H�E�1�H�E�dH+%( u ɾ ���覽�f D � �UH��ATSH��dH�%( H�E�1�H��t\H�> H��u$1�H�U�dH+%( uIH��[A\]�f. � H�FH�F I��H�H�F ����xH�I;$v�I�$뭸�������� D � �UI��H��AWAVI��AUM��ATSH��H��HH�EL�}D�M�L�O�M�H�E�H�E M�!H�E�dH�%( H�E�1�M���� M� $I�|$�9��AoAD$I�FI�>I�D$����I�vI�D$H��t%�V(� � ����~(9�t �B��z���v��E�I�t$M�|$HA�D$)�E�A�D$@H�E�I�D$ M��t I�E I�D$0H�E�I�L$PI�D$81�H�H�KH�U�dH+%( u>H��H[A\A]A^A_]�H�u�� �X L�M��I�I��H��tL�M�L�]�I�� ���輻��� D UH��AWAVL�rAUATI��SH��XH�u�L�zH�U�I� dH�%( H�E�H�GH�E�H�H�E�M9��� L��L�m� D fHn�I�f�H�E� fl�)E�)M����I�O H�E�H��t �Q(� ����q(9�t �B��r���v�H��I�wA�w0E1�j E1�L��L��j H�M�1��� �I�I�GH�� foU�L��H�BH�A�7�I��7�I�`� ��L��I���a��H�H��L9�tH���6���f D H�E�H�PxH��t'I�D$H�}�L��I�D$ I�D$ ������� L�}�I��XL���$��H��H��t=H��I��L�k��}�L��L��H���/%�H�u�L��L���`�����uL���ĩ�H��u�1�HcU�H�]�I�$I�\$H�U�dH+%( uH�e�[A\A]A^A_]ø�������¹�f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�H��H������胹� � �UI��I��L��H��SH��H��H��} dH�%( H�E�1�I��� tOf�z uH�q�} �@(��u�z tjL��L��I��AQI��H�?�� �ZYH�U�dH+%( uH�]��� D 1��z u������f � � �UH��AVAUI��ATI��S��H��L�vdH�%( H�E�1�M��t L���e��I��I�|$��I�}����I�|$I�D$�0��I�MH��t �Q(�f�����q(9�t �B��r���v�I�EfHn�fH:"�AD$I�U I�T$ I�U I�T$(H���� I��` I�|$�V��tBA�~��� A�D$2A�D$0g� H�U�dH+%( �� H��[A\A]A^]�f D A�~�tQH�z�} �8 t-A�D$2� A�D$0u�f. � ��u�H���l���떐A�D$2� A�D$0H� D A�D$2� A�D$0.�l���f�A�D$2� A�D$0k�T����E�� D � �UH��AVA��AUI��ATI��SH��H��H�O(dH�%( H�E�H��} �@0��H���� �A+L�oa H��� IE�H��-I�у�w(L�G0M��t H��y H��L��1����� f � M��H�54 H��L��1����E��t5I�U H� �� H��t H�R H��� H�H��� H)�I�<1�H���O��H�E�dH+%( u*H��L��[A\A]A^]�H�OH��� H��1�L�������!��� �UH��ATI��H��H��H��H�OxL��� dH�%( H�E�1�H�ȼ} D�Gl�p�x tL�A��@8��tu���� f�H��t0H���� f��H*��Y9V H���� f���H*��^�H�K� L�� �g��H�E�dH+%( �� L��L�e��� H�X3 L��1��7���� D D��H�:s L��1�� ���f. � H�ȃ�f�H��H ��H*��X��Y���f�H��H��f��H���H ��H*��X��P����ڴ�f. � � �UI��H��H��H�OxD�GldH�%( H�E�1�H���} L��� �wp�x tL�A�@8��te���� f�H��t0H���� f��H*��Y�T H���� f���H*��^�H�E�dH+%( �� �H�5� L��� ��H�E�dH+%( �� �H� 2 � L��1���f D H�E�dH+%( u_�D��H��q � L��1��Ǯ� � H�ȃ�f�H��H ��H*��X��A���f�H�Ѓ�f��H��H ��H*��X��;����}��ff. � f�� �UH��H��dH�%( H�E�1�H��tH� H��tH� H��tH� M��tI� H�E�dH+%( u �H��� ����� � � �UH��AWAVI��AUATI��S��H��H H�OXL�G`dH�%( H�E�1�L�O8H�GHL�PL�W@H������M��� M���� A�8 � H�OhL�WpL��L������� L��L������H������L��������L������H��������L������A���R � )�H�I�| L9��+ � �R M��tN� I�| D)�M���x f��I*��Y�M���B f���I*��^�� = �Z�/��� Hc�H�ä 1����D���tVM��u]Hc�L��H�_� L��1�����]f. � M��t{M��A��M����A!�L9��� E���� L������ƅ���� M��t�L��H�� L��1�� �=��H�U�dH+%( �� H��H [A\A]A^A_]� � L������H�t � 1�L������떐L9��� M���|���� f��I*��Y_Q M���� f���I*��^�� �Z�/�� � L��H� Eh �Z��R @ M9�����L��1�Dž���� L������� L��H� h I��L� Ř I��H�hs H������H������L�\s 1�L������� ��D������1Ҿ H������L�7s A�H������D)�Ic�D������I��H������Hc�L�I��1����D������DЉ�����Hcо A��I�| )�H��� 1�Hc����D����� 1�L������L�^s � I��D������L������H� g L��I��H��r H������H��1��5��D������L������������E���i���L��1Ҿ I��Hc�����L� �� )�I�| Hc�L��I��H��M9�������0��� H���� f��H*�� fO �Y�M���y f���I*��^¾ L��H� ]f �Z��Z�L�ՙ H��q � L������L�������������_��L������A�M��tIL������������Ic��+���f � Hc�H� �� �Z�L��� H�Bq � � ��AǾ Ic�D)�L��4��� @ Hc�H���� f��H*�� {N �Y�M��xjf���I*��^�H� C� �Z��Z�� ���f � L��A��f��H��L ��H*��X�����L��A��f�H��L ��H*��X��r����L��L��f��H���H ��H*��X��~��� � L��L��f��H���H ��H*��X��o��� � H�ȃ�f�H��H ��H*��X��,���f�H�ȃ�f�H��H ��H*��X����f�L��A��f��H��L ��H*��X�� ����L��A��f�H��L ��H*��X�����蜬�L�� ���ff. � @ � �UH��H��dH�%( H�E�H��} �x uH�E�dH+%( u$��f � H�E�dH+%( u �H�������"��f�� �UH��AUATSH��dH�%( H�E�H���} �x u H�E�dH+%( umH��[A\A]]� H��H�`E1�詟�I��H��t I�|$��W��L��I���I��H��u�H��� H�� H)�H��fHn�fI:"��� ��t�� @ � �UH��AWAVI��AUATL�e�SfIn���H��(L�/dH�%( H�E�1�H�G)E�fHn�M���0 M�}I�]L9��� � �� ��H��H���g �Ao�Ao_X�Aog ` �Aoo0H�p h0�Aow@p@�AoPxP�AoO`H`�AoGp@p�@y H��t �V(�f�����~(9�t �B��z���v�H�E�H�q H�M�H�AM�L�!H�I9��M���M�m M���(���H�M�I�^fHn�H�QH��L9�u �: D H��H�1fo�H�VH�2I�v I�F fH:"�H��H�H�rH��L9�u�I�^fH~�1�H9�t&M�f@L���W��I��� M��t/�CyI�F�@y 1�H�U�dH+%( �� H��([A\A]A^A_]�L�����H�����L�m�I�] L��M9�u�Mf � H��I�UfHn�I�}fl�H�SH�AE �+&�I�}`貆�L��I����H�H��L9�u����e���� ��ff. � f�� �UH�5���H�=} H��ATH��dH�%( H�E�1�蠧�=b �%�I��H��t H�E�dH+%( u[L��L�e��� D �( ��I��H��t�= L��� ���f D H���} H� �I � H��k �01��E����^��ff. � � �UH��ATSH��H��dH�%( H�E�H��} �x tDH��� t:L�f0���H��H�E�dH+%( u?H��H��@ L��[A\]�ȋ� � �x u�H�E�dH+%( u H��1�[A\]�軧�ff. � � �UH��SH��H�_dH�%( H�E�1�H�GH� H�GH��t @ H�{�O$�H�[PH��u�H�E�dH+%( uH�]����L��ff. � �� �UH��ATI��SH��dH�%( H�E�1����I�\$H��tH��H�[P�Ė�H��u�H�E�dH+%( uH��L��[A\]頖��ۦ�ff. � � �UH��ATI��SH��H��dH�%( H�E�1��'��H��tdH�C1�H�C �Of D H��tMH��D�H@�H)�p �p8H�PL�@0L��pHH�0�S��H�� ��u H�C H�sH�@PH�VH�C H�SH;u�1�H�U�dH+%( u H�e�[A\]�� ��ff. � @ � �UI��H��H��dH�%( H�E�H���} f�x t>H��% 0 H= 0 H���} tW�� tg�@ H�E�dH+%( uZ�� � H���} �xu�H�5�? L���l��u�H�Y�} � � @ �@ H�B�} � � D �@ ��R��f�� �UH��AWAVL�wAUI��ATSH��H�_L�fdH�%( H�E�1�L9��� L�~M9�t H�{0H��tYf�I�t$0H��tM����t%1�H�U�dH+%( uVH��[A\A]A^A_]� D H�M�$$� L9�tM9�t�H�{0H��u�H�M�$$L9�u�M��t�I��1�M9�E��1���聤�� �UH��AUE1�ATSH��L�g0dH�%( H�E�1�M��tH @ I��$ �#��H��H��t 1�f � H_8�w��H��H��u�I�L���d��I��H��u�H�E�dH+%( uH��L��[A\A]]����f. � � �UH��E1�H��H��H�dH�%( H�E�1�H9�t*f D H�y0 tH�q8H��t H�AH1�H��I�H� H9�u�H�E�dH+%( u�L����s�� � �UH��AWI��AVAUE��ATM��SH��8H�}�L�uH�U��M�dH�%( H�E�1�����H���� H�ËE�E��H�M�AUH�}�L��E1�PE1�H���� �A��XZE��uBH�{H�; H�C H�{ t,H��t'L��A�ԅ�uAH�C H�xPH�CH��H�{ H�CH9u�H�E�dH+%( u"H�e�D��[A\A]A^A_]� A����A�����~��f. � @ � �UH��ATSH��H��dH�%( H�E�1��G �@ ���@ H�C���� H�C�r�H�{ H�C0tgH�{ t`H��t[� �� �C ��� H�C I�����H�C(H��thM��tc�C 1�H�U�dH+%( u{H��[A\]� @ H�Ѩ} H�"6 � �01��t��H�{�~�H�{��~�H�{0��~���H���} H�6 � �01��6��H�{ �~�H�{(�~���=��ff. � f�� �UH��ATSH���wdH�%( H�E�1����� �O H������ ���~E1�H�C0J�<�I���O~�D9#�H�{0�A~�H�{�8~�H�{�/~�H�{ �&~�C��~ E1� @ H�C(J�<�I���~�D9c�H�E�dH+%( u*H��H�{([A\]��}�H�E�dH+%( u H��[A\]��S�� � �UH��AWA��AVA��AUI��ATSH��hH�M�� L�E�L�M�dH�%( H�E�1����} H�GHc�E1�� �I��L9�tgF;4�u�I�MF;<�u�A�]M�} ���_ Hc�H�U�E1�H��� � I��I9��; K;7u�I�E01�N4�H�E�I�af. � A9]tzM�E0Ic} Lc�K��H��H�U��|�H�U�H�I�E0J�<� � I�EF�4�I�EF�<��CA�E ���R���H�E�dH+%( �^ H��h��[A\A]A^A_]� D D�$I�}Ic�H� � H�U�H���a��I�}H��H�E��Q��H�U��~E�I�}0H��fH:"�H�4� )E��)��H�}� I����H������� M��foE��� E�eA�] M�E0AE��� @ A9] tHI�E(H�E��CHc�H�}�A�EH�E�L�4� H�U�I���#�H�u�H�U�H�օ�������}����L���E�H�H��H��H�E����I��H���2 I�}(H�u��f��fIn�fH:"�H�E�)�p���H���� A�E ��~eL�e�I�E01� @ H�<�H�u�L�$� ���I��H��t}IcE 9E�~�U�I�<�1�)�H�� � ��I�E0H��N�4 A9] �L�e��E�fo�p���A�]A�E AU ���H�U2 H�f�} � ���01�� �����H�G�} � H��2 �01����H�}���L����贌����H��} H�!2 � �01�����H� 2 ��Ü�H�}�L�E��v��H���n��H�}��e��H�~1 �T���f � � �UH��AWAVAUI��ATSH��HH�}�dH�%( H�E�1����� ����� 1�A� A� L�%8� f D I�E1�1�M��H������ D� �1��f� M��H�����A9�DL�I�E1�1�D� �1��=�A�U A9�DL�H��9��D�u�D�}�A�E���? E1�A� A� H� � I�E(J�<��æ�I�غ H�����A9�DL�I�E 1�1�N� �1����A9�DL�A�EI��D9��D�u�A�U D�}�H�E� � L�5M ��~o��~kf D H�E�E1�L�<� f � I�E01�1�M��H������ J�8N� �1��J�9�L�A�EI��D9�ȋu��VA;U } H�E����H��L�}��M�� H�1^ D�M�L�1� PH�$^ H��] L��SP�E�PH�^ P�E�PH��� P1��~��E�e H��@E���� A�EH�E� L�5�] �]����� � H�E�1�H� � L�$� H�M�f D I�EH�u�H��L��D�M��M�L��F� I�E0H�0� �4؋E�PI�E �4؋E�PI�E(�4؋E�H��PI�EB� P1��͔�A�EH��@9���}��WA;U } H�E����`���H�E�dH+%( �! H�e�[A\A]A^A_]�f D LcvJ�<� �/��I��H���� E��~$M�}(1� � I�<��g��A��H��I9�u�E�] H�E� L�5. �E� �E� E���� H�]�I�E1�1�L��� H������ D� �1��6�}�� L��� H�����9�M�1�1��E�I�ED� �1���}�E�U9�M�H��E1��E�E��~Hf. � I�E01�1�M��H������ H�N� �1���C;��� C��I��E9}�H�E�H�E�A9E �/���H��D�M�H�}�E1�H�*� �M�L��� � PH��[ 1�H� �[ ���E�M_L�}�AXE��~, @ I�E(C� �H�ھ L��N��1�I���Β�E9u�H�u�� L�5Q[ ���A�u H�]�H�E� ���� L�}�I�EH��H�ߋM�D�M�� H�![ F��I�EB��P1��b��A�MXJ�� H�E�ZE1���~BH��L��I��H�U�I�E0� L��B� �H�L��N��1�I�����E9}�L��I��H��H� �Z��H�E�H�E�A9E �O���H�E�dH+%( udH�e�L��[A\A]A^A_]邆�f�I��E9}�"���H�E�H�E�A9E ������[����E� �E� ����E� �E� �����o��H�E�dH+%( u�H�M�H�eغ6 � [H�=�+ A\A]A^A_]��� � � �UH��AUATSH��dH�%( H�E�1��� ���H�Ӊ�H�G7 I��Hc�H�>��f D H�E�dH+%( �� H� � H��L��H�5�& 1�[A\A]]��� H�E�dH+%( �� H��� H��L�� 1�[A\A]]�}�� D H��H��< � 1��b���KH�/+ L��A��H�5|& 1����D�H�U�dH+%( �2 H��[A\A]]�f�H�E�dH+%( � H�w< �k����H�E�dH+%( �� ��H��X H��L��H�5& 1�[A\A]]���f � H�E�dH+%( �� ��H�`� �f�H�E�dH+%( �� H� � ����H�E�dH+%( uvH��> ��� D H��} @��@���uC�. H�E�dH+%( u<H�p� �G��� H�E�dH+%( u H��| �?��� D @���. H����f D � �UH��H��dH�%( H�E�1�H�=��~ H�E�dH+%( u��踓� � � �UH��H��dH�%( H�E�H���} @�8H�E�dH+%( u���w�� � � �UH��H��� H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%( H��H���1�H�EH��0���Dž0��� H��8���H��P���Dž4���0 H��@�������H��H���dH+%( u���Ē� @ � �UH��H��dH�%( H�E�H�X�~ H��tH�U�dH+%( uY��f. � �*�~ ��t H��} H�8�G��H��~ ��f D H�y�} H� V 1��01�� �����~ ��.��ff. � � �UH��AWAVAUATE1�SH�� dH�%( H�E�1�9�|UH�S�} I��I� ��~D�%��~ E���� �Z��I��H���} �8 uKE1��C��L��L�� H������A�H�E�dH+%( �� H�Ĩ D��[A\A]A^A_]� D L��0���1�L���?��u�H��@���L��H���~�H��t�L�}�H�پ@ H�U L������L��L��� L��8���H��T 1�� ��A���I����H��H������S������ff. � � �UI��H��H��� H��X���H��`���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%( H��H���1�H�EL��H��0���H��8���� H��P���H��@���H�n�} Dž0��� Dž4���0 �0���H��H���dH+%( u�����f�� �UI��H��H��� H��X���H��`���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%( H��H���1�H�EL��1�H��8���H��P���H��0���H��@���H���} Dž0��� Dž4���0 �0�N��H��H���dH+%( u���E�� D � �UH��ATI��SH��H��� L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�dH�%( H��8���1�9�}%H��8���dH+%( �� H��� [A\]� Dž ��� H�EH��(���H��@���Dž$���0 H��0������H�پ H�SZ��/�D H�� H��H��H��H��H��S㥛� H�� Hi� ʚ;H)�I��I��L��H��1�I��H� R I���*���賈�H�� ���L�� H���\����(���� ��� �UI��H��SH��� H��H���H��P���H��X���L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�H� Ĕ} L�ҿ H�� ���dH�%( H��8���1�H�EDž ��� �3H��(���H��@���Dž$���0 H��0����7��31�H�x� � ���H��8���dH+%( uH�]������ D � �UH��H��� H��X���H��`���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%( H��H���1�H� �} �: u H��H���dH+%( uW�� � H�EH��� Dž0��� H��8���H��P���H��0���H��@���H���} Dž4���0 H�8�����.��ff. � � �UH��H��dH�%( H�E�H�h�} �8 uH�E�dH+%( u>��f. � H�E�dH+%( u#H��} �wI��H� ����� L������詋�f � � �UH�5K~ H��ATH��dH�%( H�E�1��'r�A�ą�u H���} ��� w2��u=� �C�� H�E�dH+%( uGD��L�e��� � � �� � ��u� ���� � ~�� ������ D � �UH��H��dH�%( H�E�1�H�==J~ t H�4J~ @ H�PH��H�8 �����u�H���} �[�~ � H��} � H�y�} � H�E�dH+%( u�1���c�� � �UH��H��dH�%( H�E�H��} H�8���H�E�dH+%( u�H�=���H�:���H���b��� ��ff. � f�� �U� H��AUATL��P���SL��H�� dH�%( H�E�1�� �L��Lc�L�����L�� H�5�M I��1��b��M��t1� I�<�H���k��I9�u�L���>y�H�E�dH+%( uH�Ę [A\A]]��\��ff. � �� �UH�5%T H��ATA��H��dH�%( H�E�1�蔘����1�D���e��H�E�dH+%( u D��L�e�������� @ � �UH��H��dH�%( H�E�1����t61� @ i�? H������u���1�H�U�dH+%( u �� D 1���菈�ff. � @ � �UH��AWAVAUL�-;�~ ATI��SH��dH�%( H�E�1��]���Hi�?�%CH��$k�=)�H�I�\� H��u�M D H�H��t@H�{L������u�D�{H�E�dH+%( �� H��D��[A\A]A^A_]�f D � L���q�L��A�����H�x�|��L��I�����Hi�?�%CH��$k�=)Љ�M��t�I�~L���l��Hc�E�~I�D� I�H��tL�p��M�t� I�D� I�F�T����Z��f. � � �UH��H��dH�%( H�E�1���� ������H�U�dH+%( u����� ��ff. � �� �UH��H��dH�%( H�E�1�H�E�dH+%( uH�VH�FH�6���Æ� � �UH��SH��H��H�6dH�%( H�E�1��)��HCH�E�dH+%( uH�]�1����y��f � UH��AWAVAUATSH�� H� $ H��� H���H��I�����dH�%( H�E�1��9��H���) Dž � I��H���� @ L��� ��I��H���� M�|$� H��L��L���L��H��0�H������u���H�% � = @ �� A�|$.uA� t�A�|$.uA�.u A� t�f D �����u.H�5c L���O���_���H�5�I L���8���H������H���H�ލP������ ����"���f. � L����H�E�dH+%( � �� �H��� [A\A]A^A_]� D L�� �� L��L���q�� ���u���,� uL���&b�����H�� �H���譛�I��H��t�H���me�H��H��tjI�O � H��H����]��H���H�5S� �z��(���t(H������ �փ�@�� u����t ��� L���Ч��]���L���ç�L���{a�Dž ��������H��} M��H� �% H�:H � �01����Dž ��������f�UH��AVAUATSH�� H� $ H�� H� $ H��dH�%( H�E�1�H��H���~ �O���s H�$�} L�`hH�5 H L���9y��� H� 4 H��L���φ��g L�C(� � L����H� �G L����H�5� L�����I��H���� L��H�¾ ���L��I��蝐�M���� H�5VG L���%��H���� L�`� L���+��H��t� L���{c�I��H��tkH��L�K(� L��P� L�G 1�� ��L���"r�H��` XL��Z1�������u#H�U�dH+%( uvH�e�[A\A]A^]� � H�I�} H� � �01�����1�� � L�K(� � 1�L�����L��F � L���%���h���������{�����Uf�H��AWM��AVL�u�AUATM��SH��L��H�� �EH��X���H��(���L�m ��T���H�EH��0���H��H���H�E(H��@����E0��8���dH�%( H�E�1�)�`���HDžp��� 豶�f��E� E�M���� I�� �vcI����� I����� I�� ����� H��} L��H�! � A� L��`����01����H��X����:��� D ��8��� �� H�T�} �x �� M���� I�EA�] H��8���H�}��ё�L�M�H��`���M���� A�Q(� � ���A�I(9�t �B��J���v�H�5�} fIn�1�fH:"E��V0�h�����t5I�A L�}�L��0���L�h`L��H��(���L��� ��L��0���H���� H����T���L��H���L��`���PH��X���L��A���@���L��8������H�� A��L����q�L���l��H�E�dH+%( � H�e�D��[A\A]A^A_]� � L��L��H���2��H�E�H�������H�v�} �r(��tH��(���H�; �� H�w�} ���t H��0��� u_H���} �x �l���H�}� �a��� E1�L��`����E����HDž8��� 1��T���f D A�7L��L��H������_����H�E�H�=e�} E1�1�1�H�p-����u�H��0���L���2��H��X�������b����A�E1�L��`������ D A�E1�L��`������ D A�E1�L��`������ D H��} E1�L��L��H��p����x0A��H��0���D��P����F��D��P���M��1�H��0���H��(���H���Ĩ�L��L��H��H��0������H��0������� HDžh��� H�E�H��p���1���� H�=��} E1�1�1�H�p-����K���H�E�H��(���H��O����Y}�f � � �UH��AUI��� ATI��SH��dH�%( H�E�1�����H��tGL��H��� ��fIn�H�CI�D$I�\$fH:"�H�1�H�U�dH+%( uH��[A\A]]ø�����|� � � �UH��ATI��SH��H��dH�%( H�E�1��ǟ�H��tH�xH�5*6 �b��t H�E�dH+%( uHH��1�[A\]� @ I�<$H�s�Sx�H��H9�t�4 H�CtH�C���A�D$�HGH+���"|�f�UA��H��H��AWAVM��AUATI��SH��H��hH�uH� L�E��}H�u��u ��t���dH�%( H�U�1�H�QH��E��HD��E�I��$� H�E�H��x���tH� H�C H�KH��� @���< �U����� ��t���H��x���L�u��E�Hc�H� @L�l�H� �L�<HHcE�I��H)�H��H�PH��P���H�E�H�E�H�E�L��M��I�� D �E�H��M�O�H��L�E�H�M�L��PH�E�H�U��0j AWj�1���H��0��� M��$� M���� I��� H�L�H9C�- H�C H��� H�@PH�C H�����H�S I��� �oL� �oJH�oR P �oZ0X0�ob@`@H�RPH�PPH�C I��� H�xL�H�U�裋�H�U�M��� H�BH�C M�H�HL��H��t+�Q(� @ ����q(9�t �B��r���v�I��� L�I�I�@(H�CI��I��XL;m������L�u��E����� 1�H�U�dH+%( �� H�e�[A\A]A^A_]� @ H�C��� � �G( �f. � H�S��H�S ������1� ��H�RP9�u�H�S @������H�u�H��H�U�L�E�H��x���L��L��L�E�L�HL�xH� H���t���VPj AWj�u�H���G���H��0���5���I��$� t&H�CH;t H�S H���� H�RPH��H�S H�CH�E����������L�u�E1�H��H�PH��H�E�H��L��M��I�� � �E�H��M�M�L��L�E�H�M�L��PH�E�H�U��0j AUj���H��0�������M��$� M���� I��� I�H�I9G�� I�G H���� H�@PI�G H������I�W I��� �o*H�(�orp�oz x �oj0h0�or@p@H�RPH�PPI�G I��� H�xH�H�U����H�U�M��� H�BI�G I�H�HL��H��t+�Q(� @ ����q(9�t �B��r���v�I��� H�I�I�@(I�GH9]������I��H��X���f�I�G���� � �G( ��H�E�H��L�E�L��H��x���L��H�L�NH���t���PH�FH��RH�U�j Pj�)���H��0����H�S������v�f�� �UH��AWAVI��AUI��ATSH��HL�H�_dH�%( H�E�1�H�O�} �x t H��� �x! M�e� M���Y H��� I�t$L��L�I+4$���M�L$ H��H�E�M�QPL�M�L��L�U��T��H�u�L�M�H��I���` I�} L�E��s��A�T$(L�E�fHn�fI:"�� @ ���A�L$(9�t �B��J���v�)E�I�@I�xL�e�H�E� H�}�H�X�H9�u� @ H�SH�Z�H9U��� H��H��sE1�j E1�1�L��j L��L��H�E��f��H�� ��t�M�eM�}f D M��tCH�4|} �@0���� I�D$ M|$M+<$H�X`L��H�E�H���X��H���� M�}I��H��E1�E1�1�ATL��L��L��j j ����H�� H�U�dH+%( �� H�e�[A\A]A^A_]�f�L��E����E���H��L�����L�U�H���:���H��L��H�E����L�E��p���E1��p��� � 1�� @ H�Q{} E1�L��L��I�U�x0A��H�U�D�E����D�E�H�U�M��H�}�H��1��&��L��H��H��I���u��M�}����L���������� t�f. � UH��AWAVAUI��ATSH��� �ED�e H��@���H��8���H�� ���L�����L��H�����0���D��/���dH�%( H�E�1��} ƅ_���� 1�L�e�L��`��� D H��8���f�L��HDžp��� )�`���L�|��֨�f���E� M�I�� ��� I����� I����a I�� ����4 H�=z} L��� H�F �01�����L���u��L���=e�L������ H�U�dH+%( � H�e�[A\A]A^A_]�f D ��/��� �+ H�\} �x �� H�}����L�U�H��`���M���m A�R(� � ���A�J(9�t �B��J���v�H�50y} fIn�1�fH:"E��V0�h�����tQI�B L�M�L�����L�X`L��L�����L��L�� ���H�������0��L�� ���L�����H��L������2 H��E1�E1�1�PL��L��L��H���j ���H�� L��A��� d�L�����E���� H��9�0�������1���� � ��_���H��@���L��L��跰�H�E�H�������H��x} �r(��tH�� ���H�> �K H��{} ���tH����� �0 H��}} �x �u���H�}� �j��� @ L���Hc�L�������L��� L��ƅ_����)c�L������-��� @ L��ƅ_���� c�L������ ��� @ L��ƅ_�����b�L���q����� @ Hc�0���E��H�Z�L��_���D��8���L�4�H��0���L��L�����M��L�� ��� @ ��8���H��I��L��M�L$H��@���L��L��P��H���j j j �T�H��0���(���I��L9�0���u�1����� @ H�E�H�=�v} E1�1�1�H�p-��������H�����L���n��L���6������H��v} E1�L��L��H��p���L����x0L�� ���A��H�����D��(������L�� ���1�D��(���H�����H������H��L������3��H�����H���H��H�� ����v��H�� ����8���f. � HDžh��� H�E�H��p���1����� H�=!x} E1�1�1�H�p-� �������H�E�H�� ���H����D�������n�� �UH��H��dH�%( H�E�1�H�E�dH+%( u �H��@�,���wn� � � �UH��SH��dH�%( H�E�1�@�w H��� H��t��f��_ ���H��H��u�H�E�dH+%( uH�]����n�f D � �UH��H��dH�%( H�E�H�����t.H��� 1�H��t ��JH�z9�}#H�z��HD�H�H��u�H�U�dH+%( u��H�����m�f D � �UH��AUATSH��L��� dH�%( H�E�1�M��t%I��H��f D L��H��A��L�����I��H��u�H�E�dH+%( u H��[A\A]]��0m�� �UH��SH��dH�%( H�E�1�f�w H��� H��t��f�f�_ �G��H��H��u�H�E�dH+%( uH�]�����l� D � �UH��AWL�@AVI��L��AUA����ATS��H��dH�%( H�E�1���X�I��H��uNH�Mlj�D��L���M��}� I��t4L��H��艩�ueH�E�dH+%( �� H��L��[A\A]A^A_]�A�T$A9���������u�A���t�E�l$E;l$ t�D��L��L��� �f � H�!s} D��H��0 1��01�����L��L���Y��L��E1��~���d�����k� @ � �UH��AVAUI��ATA��SH��H��H��H��PdH�%( H�E�1�H�G� HLJ� H��H)���� ���H�H���p��H��` H���� H�H�� ���H�{@�U�D�cf�L���C Hǃp Hǃh � ��K�H�C(H���� A����� E���� H�=�/ �K�H�C0H���� D�����H���˳�I��H���� L�u�E��L�y/ 1��@ � �@ L������L��1�1�L��艟�L���!��Hǃ� 1�H�U�dH+%( �� H��P[A\A]A^]� @ H�=[ �K�H�C0H��u� L�k0�:f�L�k01�D�� H��. L���ӱ�xH�C0�"���f D H�C0 H��` �LG�H�{(�CG�L���;G�1��`������V����i� D � �U�����H�5�� H��SH��H��dH�%( H�E�1���f��� H�E�dH+%( uH�]����[i�ff. � � �UH��AWI��AVAUA��ATL��� SH���� H��dH�%( H�E�1��ҷ�I��H��tkD��L��H���<���� H��� � H��u�i�H��H�HD9hH�H1�H�H��u�f�I�AFL�1@��uPL��L������I��� H�E�dH+%( uMH��L��[A\A]A^A_]�f D I� f�L��� AFL��� � � L��E1��X���>h�ff. � � �UH��AWAVAUATH�� H� $ H��dH�%( H�E�1�I��A�����H��t I��D9h�� A�E��vsH��t} L�@pM��tc� E�� 1�L����H� �, L����� L���IQ�L����t1H�=K�~ H���� L������I��H��tBE1�� D H�U� D��L���Ɣ�I��H�E�dH+%( uZH�� L��A\A]A^A_]�H�Qn} 1�L��H�9, �01����H�=��~ L���M�� 1��Y{�H���~ H���h�����f� D � �UH��ATI��H��dH�%( H�E�1�諧�H��tH�U�dH+%( u%L�e��ÐH�E�dH+%( uL��L�e�1������}f�ff. � f�UH��AUI��ATSH���H��dH�%( H�E�1��W��I��H��tsH�8H��tWL�I9�t%M��tL���2P�t~H�;�vE�I�<$�mw�H�H�E�dH+%( �| H��L��[A\A]]镛� D L�����I�$H��H��u��KD�C H�F� 1�H��l} �01����f. � �KD�C H�� 1�H��l} �01��`���]����ve�f D � �UH��AUA����ATI��H��@H�� dH�%( H�E�1��Q�H��uH�U�dH+%( uGH�� A\A]]�f��H�����A9����u�A���t�D�hD;h t�H��D��L��H�E��{���H�E����d�� �UH��AVAUATI��SH��PH��� dH�%( H�E�1�H���� ����菥�L��ھ����I��蝭�I��H���� H�8�N�u%H�E�dH+%( �� H��PL��[A\A]A^]�f�L��ھ�����w�I��H��tUL�u�A��L�) 1��@ � �@ L���b��1�1�L��L�����I�<$I�u ���L���蜙���o���L��茙�E1��_�����c�ff. � @ � �UH��AVAUATI��S����H��PdH�%( H�E�1�����L��I�����H���� H�ljھ�����z��I��H���� H�8�fM�u*H�E�dH+%( �� H��PL��[A\A]A^]� � L��ھ�����v�I��H��tUL�u�A��L��' 1��@ � �@ L���:��1�1�L��L�����I�<$I�u 辂�L����t����j���L���d��E1��Z����b� � � �U1�1�H��ATSH��H��dH�%( H�E�1�膫�I��H��t1�1�H�5�' H���k��t7H�xi} �KH��� 1��01����H�E�dH+%( u H��L��[A\]�1�1�L�����u���� b�f � � �UI��H��H��H��dH�%( H�E�1�A�x tH�E�dH+%( u ��#a� H�E�dH+%( u��K���a�f D � �UH��AWAVI��AUI��ATSH��H���V �vdH�%( H�E�1��x��C I��A��tA�E H��o} �8 uJM��t]I�VA��H�sL���A��A�Ņ�uBL���Җ�H�E�dH+%( uAH��D��[A\A]A^A_]ÐH�Aj} H��H�0�x�� @ H�=�� 1�A������c����`�ff. � f�� �UH��AUATI��SH��H���V �vdH�%( H�E�1�蟩�I��I�D$H���� H��vwH��n} �8 uSM���� H�sL��L������A�ą��� L�����H�E�dH+%( �� H��D��[A\A]]� � H�Yi} L��H�0�&A�� @ ���~ ���{���H��i} �a � H�=Z� H��b�����~ �L��� �v�~ ���;���H�Si} �` � H�=�� H��"��I�D$�?�~ ����f D H�=Y� 1�A������$b������Z_�f. � � �UH��ATI��SH��H��dH�%( H�E�H��m} �8 u:H�sI��$ H�S譵�H������H�U�dH+%( u!H��[A\]� @ H�)h} H��H�0�Ƣ����^�ff. � @ � �UH�=�# H��H��H�VH�vdH�%( H�E�1��Qa�H�E�dH+%( u�1���y^�f � � �UI��H� �J H�=�� H��H��H�VdH�%( H�E�1�f�~ H�(� I�p HI�1���`�H�E�dH+%( u�1��� ^�ff. � f�� �UH��H��dH�%( H�E�H�Hl} �8 uH�E�dH+%( u �1�� � H�g} H��H�0�n�����]� � � �UH��H��dH�%( H�E�H��k} �8 uH�E�dH+%( u �1�� � H��f} H��H�0�����G]� � � �UH��H��dH�%( H�E�H��k} �8 uH�E�dH+%( u �1�� � H�Af} H��H�0�������\� � � �UH��H��dH�%( H�E�H�(k} �8 uH�E�dH+%( u �1�� � H��e} H��H�0�^}����\� � � �UH��AWAVAUATI��SH��H��dH�%( H�E�H��j} �8 �� H�sI��$` �C�� �-X�L�{I��H���� H�x ���I��A�~4 �sI�>uI�~M��1�1��D`�H��H���� L��E1����L����L���m��H�E�dH+%( �� H��D��[A\A]A^A_]� � �W�I��H���w I;�$h � I��$` H�����L��E1���� @ H��d} H��H�0�������f � L���s�I��H��� ��� L��1����A��� �ι�I��H���� f�{�CuAƅ� I��0 Aƅ� �~CHCL��I��$` fH:"�A���� Aƅ� � H�5� L���IS�u]Aƅ� 1�H�5x� L���lf��f��� � �x4 L�` H�0uH�pL����H��H������L��賦�����f D � H�5� L����R�t�� ��� E1��C���A���(���� Z�� �UH��AWE1�AVI��AUATSH��H��H�vH��` dH�%( H�E�1���U�D�kI��H��tL�x H�h} �8 �� f�{ ttA��H� �� H��� A��uGM���� �CL��L�l���H�KL��M��D�KL��L���o���S9�t H�KH��� H�]`} � �01����L����|�H�E�dH+%( uEH��1�[A\A]A^A_]� � H�9b} L��H��H��s���<���f D H�KH�m� ���X�f D � �UH��AUATI��H�� SH��H��dH�%( H�E�1���a�M��$� I��M��t)f D I��$ H���a�L��I�譮�I��H��u�H�E�dH+%( uH��L��[A\A]]��3X� � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H�� ��<���W� @ � �UH��AWA��AVI��AUATI��SH��H��dH�%( H�E�1��M�M��$� I��M��t' L��D��L��H���M�L��I��ܭ�I��H��u�H�E�dH+%( uH��L��[A\A]A^A_]��^W�ff. � � �UH��AWAVAUATSH�� H� $ H��E1�dH�%( H�E�H��h H��L�p A��� @�� H��a} � ��~QL�=�a} E1� @ A��� I�� H��H�F ��N��1���D�I���Q�H�I�H�Ba} D9(�H�E�dH+%( uYH�� L��[A\A]A^A_]ÐL����1ɺ L��L���y�H���[���L��H�� H��1�� �EQ�Lc��:����8V� � � �UI��H��H��H��dH�%( H�E�1�H��t:�G��u3H�E�dH+%( uIH��b} H��� L��H�H`1����|� � H�E�dH+%( uH�O(H�W L��1���|��U�f D UH��AWAVAUATSH�� H� $ H��HH����L����H����L�� H����dH�%( H�E�1�HDž�� �0l�H�5� L���K��� H� �b} L����L�3M��u � f D L�sH��M���� L��L��L���g�A�ą�u�H����L��L��H����H�5O L�0H����H�蕝�uH����H����H�� f D L��H�5 L���Vg�t�E1�H�E�dH+%( u H��H D��[A\A]A^A_]� A��������KT�ff. � � �UH��AVAUI��ATSH��H��H�:dH�%( H�E�1��в�H���� �oCH��I��@���H�s� L�pL����n�I��` L���߱�A�Ņ�t(L���pw�H�E�dH+%( uCH��D��[A\A]A^]ÐH��Z} M�L$L�� M�$H�Y� �01��X���A����iS�f � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���-S�ff. � f�� �UH��AUATSH��L��h dH�%( H�E�1�M��tOH��L��� ��H��` L��I����M��tI�<$H��t �40�L���,0�H��h �`v�Hǃh H�E�dH+%( u H��[A\A]]��R�f D � �UH��SH��dH�%( H�E�1�H��tH���w��H��` �1�H�� Hǃ` ���H�����H�{(�/�H�{0�/�H��� �~/�H�{8�u/�H�E�dH+%( u+H�{@H�]���xT� � H�E�dH+%( uH�]�����Q�f D � �UH��ATH��dH�%( H�E�1�H��t.I���b�H�E�dH+%( u,L��L�e���:A�f. � H�E�dH+%( uL�e����VQ�f D � �UH��H��dH�%( H�E�1�H�E�dH+%( u��a��Q�ff. � � �UH��AVAUI��ATSH��L��� dH�%( H�E�1���M��tJM��� � �L��L���ջ�L���^�H��t(I��L����H��M;�� u�L�����I��� �H�E�dH+%( u H��[A\A]A^]��oP�ff. � @ � �U� H��AUATSH��H��H��h dH�%( H�E�1�L�j L���U��A�ą�~Aƅ� H��` ��.�H�E�dH+%( uH��D��[A\A]]���O� � � �UH��SH��H��h dH�%( H�E�1�H�^ H���q��~ƃ� H�U�dH+%( uH�]����O�ff. � �� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���MO�ff. � f�� �UH��AWAVAUATI��H�u�SH��H�}�H��8H�U�L��H�M�dH�%( H�E�1�讒��� L�m�� L��L�}�L���~���� H�� L��L��H���10�I��H���� H��L���j��I��H���� H��` H��蟬�A�Dž��� L��� ��L����+�H�U�HU�I�|$ H�s(I�T$�y��L���r�H�E�dH+%( ubH��8D��[A\A]A^A_]�1�A������õ�L���+���f � A������ � L���q�L��A�����芵�L���R+����M�ff. � � �UH��AWAVAUATI��SH��(dH�%( H�E�H�G0���- L�-NZ} � H� I�uXH��HD��Z��I��A�����M���w A��� @�� L��H�E� H�E� H�E������Z~�I��$h ��p�L��1����I��$h H��H���w �F4I��$` ���A�Dž��� A�} � H�M�H�U�L��H�u��4������� H�u�H�]�M��$h H��tH��L���L���� M��$h L�}�M��t$A�U(� D ���A�M(9�t �B��J���v�M��$h I��$` L���w��I��$h H�����L��H�L �LD�L�xI��$` �:��L��A����o�E��x!L��L������� H�]�H����� L��葳�H�E�dH+%( �Q H��(D��[A\A]A^A_]� @ L��� ��������H��R} A�L$�0����� H�� � 1��n�����f � L��L����P�����L�-!X} � H�a- I�u0H��HD��-��I������ D H�aR} H�2� � �01����H�]�H���� ���I��$` I��$h �!A�H��H�������H�I��$h H�E�H�H �HE�H�Z�n�����f D L��A�������{���� D H��� � 1��}�����A������J� � � �U�� H��ATH��dH�%( H�E�1����I��H��t/H�Ǻ����H�56� �}|�L��赋�x1H��R} I��$ H�E�dH+%( u L��L�e���f. � L��E1��9�����I�ff. � � �UH��ATH��dH�%( H�E�1�����I��H��tH�5R H����}�~H�E�dH+%( uL��L�e��� L��E1��]W����vI�f D � �UH��H��dH�%( H�E�1�谄�H��tH��H�E�dH+%( u �鳊�H�E�dH+%( uɸ������I� � � �UH��AWAVAUATSH�� H� $ H��8dH�%( H�E�1�H��U} I��HDž�� H�xX �� 1�L���6��H�gU} E1�H�xpH���Y 1�1�H������8��� H�1�L����H����L�$� L����I��L�����gf. � H�U} � L��H� � � L�@p1��� L����1��5 H��������H����I��M9��� J�/�B��0�� w�H�zL��� 蒐�H��H�����8 �� H����N� *I��L9�t L����� ��L�����8"�?���H��N} � L��H�9� I���01��L��H����M9��i���E1�D����� 7�D����H�E�dH+%( �� H��8 D��[A\A]A^A_]�f D H����N� (I���u��� @ H�xh �5���H�x` �*����/��� D ����� H��M} L��H�� �01�蛡�H����D�����O���A������W����F� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H��@�ܢ��WF� � � �UH��AWAVI��AUI��ATSH��H���V�vdH�%( H�E�1��Y�S�s L��I�����I��H�eT} �8 �� A�t$9s t7A�T$ H�=�� 1��H�L��L��� :�L���t{�S�s L���Ǝ�I��M��tL��L����9�L���K{�S�sL��蝎��KI��f�� ����H��twM��trI�U��L��H�����x\E1�L���{�L���z�H�E�dH+%( uPH��D��[A\A]A^A_]� � H�aN} H��H�0�&�����f � H�= � 1�A������G����D� D � �UH��AVI��AUI��ATH���V�vdH�%( H�E�1��.X�I��H� S} �8 uOM��tH�KQ} �x& t-A�D$ L���/z�H�E�dH+%( u4H��1�A\A]A^]�f�L��L���8��� H��M} L��H�0�>%���7D� � � �UH��AWAVAUI��ATSH��H��xdH�%( H�E�1����I��H���d M�E L�u�L�;L��L��x����[y�H��x���L��L���I�fIn�fH:"E�AD$�E�A�D$(H�}��U�H�M�I�$H�E�I�D$H��t&�Q(�f � ����q(9�t �B��r���v�I�L$f�L��AD$0�5��oKhA�u2L��L�{M�m )�`�����x����x�L��L��L�x����f��fIn�fH:"E�AD$X�E�A�D$hH�}��QT�H�M�fo�`���I�D$@H�E�H��I�D$Pt"�Q(� D ����q(9�t �B��r���v�I�L$HL��AL$p��4�H�C`I��$� H�E�dH+%( uH��xL��[A\A]A^A_]��kB�ff. � � �UH��AWAVAUATSH�� H��p���dH�%( H�E�H��� H��`���H����� H��P���tH��`���H��H��P���H��� �� H��H���H��`���H�H���K��H��X���H���� H���� Dž|��� E1�H�]��H��P���K�H��L�,�H��X���K� �H��M�eL�4H��p���L�L��h�����v�H��h���L��H���?G��E�fIn�fH:"E�H�}�A�FhAFX�R�H�u�I�F@H�E�I�FPH��t �V(�f�����~(9�t �B��z���v�I�vHf��H��ANp�C3�H��p���M�e H��L�L��h����Vv�H��h���L��H���F��E�fIn�fH:"E�H�}�A�F(AF�R�H�u�I�H�E�I�FH��t%�V(� � ����~(9�t �B��z���v�I�vf��H��AV0�2�I�EI��� H��H���H��tTJ����|���D��|���I��� H��`���L98�c���H�E�dH+%( u<H��X���H�Ę [A\A]A^A_]� H��`�����|���D��|���L;8�������?� � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H��@�L���?� � � �UH��AUI��ATI��H��@SH��(dH�%( H�E�1�H�u�H�E� �I�H�� � L��H��1��,:�H�U�H�5a���L����4�Hc�HE�H�U�dH+%( u H��([A\A]]���>�� �UH��AVAUI��ATI��SH��H��dH�%( H�E�1��04�A�ƅ�u>M��$� M��u �/f. � L�����I��H��tL��H��L����3�t�A��H�E�dH+%( uH��D��[A\A]A^]��W>� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�H��H�5����3��>�� �UH��AUATSH��L�'dH�%( H�E�1�I� $L9�t1I���I�|$�s�I�$I�D$L��I��H�BH��{-�H�M9�u�H�E�dH+%( u H��[A\A]]��=� @ � �UH��H��dH�%( H�E�1���x1Hc�H;�� s%H��� ��H�U�dH+%( u��f. � ��������4=� @ � �UH��AWAVAUATSH��dH�%( H�E�1��E�������� I����A��A��Lc�L;�� sNI��$� L��D��D��F�,��܅�H��H��tO�X�lr�1�H�U�dH+%( uDH��[A\A]A^A_]� @ H��� L�EĹ L��H��� �i��t���봸����b<�f�� �UH��ATH��dH�%( H�E�1�H��t H�� I���o��L��H�������H�U�dH+%( uL�e����<� D � �UH��ATH��dH�%( H�E�1�H��t H�� I����\�L��H��褀���H�U�dH+%( uL�e����;� D UH��AWAVAUATSH��( �EH�����H��(���L��� ������EH�� ���M�|$L�� ���L������ ���dH�%( H�E�1���� uM�|$H�� ���ƅ7���Dž ��� H��� H��t��� ����BY�H M���O L�-�A} A�}4 �= �����I� $H�����9ω�N�H��HcЉ���H�RH�� H��H% �H)�H���H9�tH�� H��$� H9�u�� H)�H���$ I��H��I��I��L��L��H�� �H)�H9�tH�� H��$� H9�u�%� H)�H��tH�L� H������H��� �������g A�}(�v H�I����I�T��L��H� II�4� �oH��H��P�H�J(H�H�H9�u�Dž���� L������L��1�E1�L���L���;<�L���fv������H�������I�냵�F��aH�E�����M���E�����f�E��E��L�����)�@���)�P���)�`���)�p���)E�)E�)E��6f � ��H� @H��I� L; �H I��I��I��D9�� M�D��D��L��I��H��9Hi���H�� )���������)���)�H���@������u�D��@���� D Dž���� H��tL�-j?} A�}(�� �������� ������9� ����� L�-8?} �� ���A��E1�A��L������� ���Mc�L�����E��L����� ��D)�Hc�L�T��P�I�� ��� A��L��7�����xHc�L��7���H�|� ����K �� ���H��M��L��H�� ���H��(���L��Pj j j j ���H��0���� D9� �����D;������I����� H������x(�O���N��A�T$�I���A�� �W���f D Hc� D ��x�H��L�L�I�� �vꋅ ���H��L��L��H�� ���H��(���L��7���Pj j j j �?���H��0���S���� O�H�U�dH+%( �? H�e�[A\A]A^A_]�f � ��������H��f�H��L�L�I�� ��� ��y������I�?L����L����������4Z�H�5�� H����7�����L�����L�����n���H�� ���L��L���L�������T�L������L���H��I���7���L9��.����� ���H��L��L��L���H�� ���PH��(���j j j j L����������H��0L������L������������H���@��� ���1҉�����H��t�PDH�� ���L�-c<} HDž8��� L��� �����E�m(A� 9�Nȅ��� I�CE1��f D A��H��D9��?���H�8 ���u�H�����D��� E���� A���� H�� ���D��� L�� ���������H��D��L����L�� ���I��� H��(���PH��8���j H�����P薸��H�� ���� ������H��L��8���I��� L����H�� ���H��(���PAVH�����j �l���H�� ���� 1��n���f � H�� ���D��� E���� A���1���E1�D������H��D���E1�L����H�� ���L��AUH��(���AVL�����jL�����H�� ���� D ��������� �� ���H��H����L��7���H�� ���H��(���PH�����j j j j �̱��1�H��0������N���������t���E1��6������ A���U����"���H�L4� ����H�� ���H��L����L��L�� ���H��(���H��� ��� AUH��8���jP���H�� ��� ���D���E�������H�����L��� M�u M9��h���L������M��I��H��(���� M�$$M9��E���H��E�L$PA�L$9I�T$I�t$A�t$0M�D$@H��A�t$HA�t$X�`��H�� ��t�L������L�����H�����L��� M��� I�@ E��� H���H�� ���H��� I��� L�_H�HH�pE��HD�H����H���� H���� H�wH�L�HH�~H��H)�H�H��I)�H)�HPH;pIB�L�H�BL9��� �Ѝy��ى������� �� Ȉ������p H����Hc�1�H�@H� �Hc�H�@I���'L�XL9Yu%L�XL9Yu��H��H��9�x9�xL�L9tх�� A��D9�����d Ic�D�� ���H��L����E��H�PH�����L��L� � D������M��H��� L�z( �� H�����H��� H�HH��H9��X H�H�Afo5k� H�BH�H��� 1L��o:H������y�oJI �oj i0�or0q@�oz@yPH�RPH�Q`H��� J�|0�A�H������H�AH��� J�t0H��t �V(� ����~(9�t �B��z���v�H�q A���� H�fHn�H�HfH:"�H� A��I��XD9�������L����H�����D������H�� ���H���H�H�~H��H�H��` H��` H)�H��H��h H)���H�A���� H�����H��� L�(L9��O���H���L��I��D�����L��(����f D H�I9��i H��D�KP�K9H�SH�s�s0L�C@L���sH�sX���H�� ��t�H������� � �؉���L�����H������� ��M�yH�����D�� ���H�@L��L�����M�t�(L���L���� H��L�K�E1�L��ATH�� ���L���s�H��(���j Sj袬��H��0��t:H���������� �� ������� ����)� ���H��������f�H��L�K�E1�L��ATH�� ���L��j H��(���AUSj�3���H��0���t ���� H��I��H9���=���H������w����A9��2 A9��) A��E��M��L����E)�A)�1�M)�E��� f D �WD�,2D9�t<H��D9�t3��H��H)�J�H9t�L�����N�1�H������]��� � ��L����)�D)��"�Hc�L��N� "Hc�1�L��L�H��H�����H�R�M�D�f D �QH������H�L9�u�H�~K�[M�,�Hc�L��L������H��H����H����H����L��L��H�IH�����L������I�냵�F��a��H� R1�H��H��tX1��$ @ I�<H9�s H��H9׃�H��H9��� �Ao A I�TI�THc�H�T�H�� �v����� D �Ao$A$I�TI�TH��H9�u��:�H� 3} H�w� 1��01��Ć�H�����Dž���� �8������� �H�� ���H���D�����D��� ���H��L��1��4.�Dž���� �;�����)����q�A�L��M��I�G ����h H�������z�H������H��H�������I��L����D������D�� ���H�����fIn�I� ��)����I9�t}L9��\ D������L����M��H�����H��H�{蹧�H�L9�u�M��H�����D������I� L����I9�t'I�PI�HI�pfo����H�pI�@H�H�JA0H�� ���H���H�H�~H��H�H��` H��` H)�H��H��h H)���H�H�� ���A���*���L��� ����� D���������c�D�����I��H�����M��L�����L��� �� ����X D�����z���������4q�L��������H�������D����I��� �� H�� ���I�@fIn�A��� fHn���I�@ E��� fl���� AH��� H���I��� A@�$���L�_� ���H�CfHn�H�KfH:"�H��+���L��D������H�����D���Hǀ� H�0} 1�H�%� D����01�譃�H�����A��D���ƀ� H�� �������k���L������(�H�� ���D������L��� �N�f � � �UH��AWAVAUATSH��(�EL�M��E��E�E�dH�%( H�E�1�H���� I��H��I��I��I��L���q�H��.} D�]��x(�� I�G(% 0 H= 0 tEH�E�dH+%( �� �E�D�]I��L��L�M�L��L��L��EH�e�[A\A]A^A_]��f�I��� t�I�� t��}� �� D�E�E1�L��L��L��H�=����D�]��F�D�]����q���H�U�dH+%( �� H�e�[A\A]A^A_]� @ �E�ASL��L��L�M�I��L��L��P��ZY��u�I�W(�� 0 H�� 0 u�I��� t�I�� t��}� toH�E�dH+%( �� D�E�H�e�L��L��[L��A\E1�A]H�=��A^A_]��E�f�H��-} H�R� � D�]��01��p��D�]���� � H��-} H�"� � �01��D���p���������P&�� �UH��H��dH�%( H�E�1�H��t H�E�dH+%( u$H�� ��K� @ H�E�dH+%( u�1���%� � � �UH��AWAVH������AUI��H�5���ATSH��H��X H��` dH�%( H�E�1�ƅ���� H�������;a����� u ��� t)1�H�U�dH+%( �� H��X [A\A]A^A_]�f�L����2�I��H��t�L�% � � � L����p�I��H��t�A�G*���<u�M�w-L��L���i�t&H�5�� L����i�tH�5�� L����i�u�I�GH������H���N���H���o���������� ��L������I� ` ���H��L�����H�PH� ���H��H�H������� @ I�� � L;�����tx1�L��# � �H�fIn�H��N~ H�5�� L��L������� L�fH:"�H������)�����H������� ?�L��L��H���-S�y�������x��� � ����������� 1��[�����#�ff. � f�� �UH��AUATSH��L��h dH�%( H�E�1�H� �H��p M��t3H��L���8P�A�ą�t)H�E�dH+%( u:H��D��[A\A]]� @ E1��� H�5�� H���9�u�I�E H��p ��3#� � �UH��AVA��AUATSH��dH�%( H�E�1�� t5H��p I����I��H��tY��v<����wI9�A��A��f � H�E�dH+%( u=H��D��[A\A]A^]Ð��t�I9�A��A���� � �Z�I��$p ��w����"�ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H�� ����4"� @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1��`��!�f � UH��AWL�� AVI��H�5����AUATI��SH��XH�U�H�_01�L��dH�%( H�E�1��&��� H��A���,�I�~H��H�P�H�E�H�}������A�|$��� ���� A�~/�� � L���>E�I��H���� A��� L��� �A��� �FR�I��$h ��D�L��1����I��$h H��H��� �@4I��$` �~��� I��� H�5f� �/3�H��t1�H�5�� L����I��$h M�FM�H��t �S(� ����K(9�t �B��J���v�I��$` I��$h H��L�M�L�E�舎�L�M�L�E�H��I��$h H�����L�M �LD�L�@I��$` �C~�H�߉E���C�E����& H�}��{�� I�VH���� A�D$��uI��$h L���#�L���~���8 @ � A�F</tR���l���<[tFH�5)� L�����' E1�H�E�dH+%( �; H��XD��[A\A]A^A_]� � H�]�H�u�� M�.H��� ���p H�M�H��L��L��� �H���� H��L��H�E���}�L�E�H��I���n I��$` H��� }�L�E���A���? L��藆�H���_��I�FI+IH�}�I�G�hz��� L���xB�� ��� H�M�H�E� H�kallsymsH�[kernel.I3V� H3AH ������ � H�}�H�5� �Pc������I��$h H�p H��toH�E�dH+%( �� H��XL��L��[A\A]A^A_]�KM� I��$h H�u�Hu�賍�����f D H�u�L�������L��菅� � A������9��� D I� H�u�������f D L��L�E��dA�L�E�L��A������B��H��� ���� D I�t$0L���r�I��H���5���� D 1�A��������H���������Q �� �UH��AVAUI��ATI��SH��H��` �oN0dH�%( H�E�1�H�F(�����H������H�l+} �8 �k E1��C@�> A��� <�~ <tz�S �sL����e�I��H���� PH�CHH�K L��H�SH�sPL�������CDD�K@AVP�uA�H�� I��H���� H��L���j���� L���R�L���@��e1��# H�sH� �~CH������L�������H�H�CHCH�����fH:"�H�C )�����H������6�L��L��L��������x3H�E�dH+%( usH�e�1�[A\A]A^]� D L���?�L���xQ�H�=�� 1��z �� � L�������S(H�s,L������� @ H��$} H��H�0�^���~����t� @ � �UH��AUI��ATI��SH��H��( dH�%( H�E�H��)} �8 �F A��� <�� <�� �S �sL��� d�I��H��� D�KH�K H��(L��H�S�H�s�PE1�fA�� SA��j j A��A���?�H�� I��H���� H��L��袓��� L���RP�L���J>��l � 1��# H�s(� �~CH������L�������H�H�CHCH�����fH:"�H�C )�����H������-5�1�L��L���@�����x,H�E�dH+%( uDH�e�1�[A\A]]�L���=�L���O�H�=)� 1�� ���H�1#} H��H�0�.V������� @ � �UH��H��dH�%( H�E�1��>w@�I��H�$� Hc�H�>��f. � H�E�dH+%( �� ��o� � H�E�dH+%( �� ɸ�����f D H�E�dH+%( �� �L���D6� @ H�E�dH+%( �� �L��鄕� @ H�E�dH+%( �u ��7� � H�E�dH+%( �U �L����;� @ H�E�dH+%( �5 �L���4C� @ H�E�dH+%( � �L���$�� @ H�E�dH+%( �� �L����9� @ H�E�dH+%( �� �L���� @ H�E�dH+%( �� �L���$`� @ H�E�dH+%( �� �L����i� @ H�E�dH+%( uy�L���Xr� � H�E�dH+%( uY�L���"� � H�E�dH+%( u9��K&� H�E�dH+%( u!���� H�E�dH+%( u �L���(9��� � �UH��AVAUI��H�U�ATSH��H��H��` H�6dH�%( H�E�1��e�I��H��t,L�u�L���av�tMH�U�1��z4 I�E I�D$t(H�I��-H�E�dH+%( urH��L��[A\A]A^]�f�HH+B�� � L��蘆�u�L����f�u�L���u�u�L����r�H�UЄ�t 1�� � H�B H��� �i�����ff. � � �UH��H�� dH�%( H�E�1�H�}�H�� H�u�H�5O���H�U�H�U��B�H�U�dH+%( u���,�ff. � �� �UH��H��dH�%( H�E�1�H�E�dH+%( u H��` ��Q���� @ � �UH��AUATI��SH��H��H��x dH�%( H�E�1�H���� 1�H��t`L9�w� L9�� wML9�� w� L9�� w6H��� H����L9��� ��� H��� H����L9��� ��� H�U�dH+%( �� H��[A\A]]� @ L�m�H��` H�5 � L���$�H���} H�U�H�@�z4 uHH+BH��x H��` L��H�5�� ��#�H�U�H�@�z4 uHH+BH��� H��` L��H�5�� �#�H�U�H�@�z4 uHH+BH��� H��` L��H�5�� �w#�H�U�H�@�z4 uHH+BH��� H��` L��H�5|� �E#�H��t*�o@H�EЀx4 uH�H+PfHn�fl�f��� H��` L��H�5T� � #�H��t*�o@H�EЀx4 uH�H+PfHn�fl�f��� H��x � ��� D L9�� �F����\���f D L9�� ���G���f � Hǃx �.����k�ff. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H�� 鹃��$� @ � �UH��AWAVAUATSH�� H� $ H�� H�ED�uL�m L�}(H����fAnɿ8 H����fA:"�H����H����L��x�D����H����dH�%( H�E�1�f֍������I��H���� � H�5�� L�� � ��q H�5�� L���2W�Dž�� ��� H�5�� L���W� H�5�� L����� ��_ I��� 裀�I��Dž�� M��t ������ ���� �������� L���6h�H��H��tL��I�����H��� =�H����L���</�HDž�� I��M���� H����H����L��H�fHn�fH:"�H����A$I�D$� H�A�D$( I�D$ H����I�D$,�������� A�D$4 L����L��L�����L���)�H����H���l��? H��L�����L���|x�H�E�dH+%( � H�e�L��[A\A]A^A_]� � � H�5c� L���L ������H�5R� L���eU��n���I��� ��D����I��E���^������z����/ L����d�HDžp� H��`�H��tH���J�H��p�H�=�� �H�H��H���/���H���#� H�5s� L��H��h����� H��h�H����H��p�H�=�� H�DH��p��QH�H��� H��H��h���H��p�L��h�H�tH�� �������`�L����� 1�SL�:� L�� 蠈�_AX�l��� � � H�5�� L��������� H�5�� L��A����A����DD���D�������f�� H�5o� L��1������o���H��x�H����L���JM�I���$���f�H����L��1�H�� ���I��H��t ��� xwL��� v����f. � A�D$4�����<���AƇ� �/���L��L�����S�L� � � L��A��� � 1��n���5���f � H��� L�����A��� ��m��� @ � H�5o� L���������H�=�� �hF�H�=�� H��X��UF�H��X�H������H��H��P��������H��P�H��H���L��H�I��E����E����������H��h� �u���D�H��P�A��a�� �{r�� �{m� H��� �� C�tHc�H�p�H�H�� �!���H����`�L����� PL��1�Q� APL�:� ��X����H��0���f D L����L��E1��e������H��p� �����H����`�I��1�H��p�L����� L�F� � L��詅�Y^�v���H�5�� � H��L��H�L��P�H��h�D�������H��h�L��P�H�5d� ��L��H�t6D����A��x�����{8� ����{6����� H�מ ���� H������ �f. � � �UH��AUI��ATSH��� H��dH�%( H�E�1���� ��<H�H���H��H ��R�I��H��t8H�L��H�@ H�@ �B�A�D$4 I�D$ A�D$( I�D$, H�E�dH+%( uH��L��[A\A]]�� �� �UH��H��H�W dH�%( H�E�1�� ��� t$H��� 1�H��t� H�5�� �d���H�U�dH+%( u��� �f � � �UH��ATH��H�W dH�%( H�E�1�� ��� t/L��� 1�M��t!� H�5�� L�����A��� E��uH�U�dH+%( u&L�e��� D � H�5l� L��������� � � � �UE1�H��H��dH�%( H�E�H�G H��t ��� A��H�E�dH+%( u�D���� � � � �UH��H��dH�%( H�E�H�G H�@0H����H�U�dH+%( u���c � � �UH��ATI��H��dH�%( H�E�G(H� ��p�H�E�dH+%( u L��L�e������ � D � �UH��H��dH�%( H�E�1�H��t!�W(� �J�9�r����O(9�t ���u�H�E�dH+%( u!��f D ��u�H�E�dH+%( u���-���f. � � �UH��H��dH�%( H�E�H�G H�@8H��tH�@H�H�E�dH+%( u���M�ff. � f�� �UH��SH��H��dH�%( H�E�H�G H�x0�"�H��tH�@ H�CH�E�dH+%( uH�]������ff. � @ � �UH��AUATI��SH��HH�_ dH�%( H�E�1�H��L��� �Z��t&1�H�U�dH+%( � H��H[A\A]]�f D L��H��� �xYu�L����H��H��} D� H�� vI�| �H�5}� �#L��� L��H�� D��1�� �b�����t������ @tTL�e�H��� L����k�M��L�� H� } H��� 1��3�a�3H� � � 1��a��������H� � } L�� 1�H��� �3�|a��M��K�H� � D�� �`a���������q�� �UH��ATI��SH��H��dH�%( H�E�1��2�x#H�E�dH+%( u.H�{ H��L��[A\]�f�H�E�dH+%( u H��1�[A\]���� �UH��AVI��AUATI��SH��H��dH�%( H�E�1��2�x<L�k L�����H�E�dH+%( u?H��L��L��L��[A\A]A^]�L� � H�E�dH+%( uH��1�[A\A]A^]��m�ff. � f�� �UH��H��dH�%( H�E�1�H�U��\��H�U�dH+%( u���&�f D � �U�8 H��AUATH��L�o dH�%( H�E�1�M��t A��� ��<H�H���H��H � �I��H��t�@( L���;�I�D$ H�E�dH+%( u H��L��A\A]]��� � �UH��H��� H��H��H�H L�HdH�%( H�U�1�L�@H��� H�1�RH��� �E��H�U�dH+%( u�H���-�ff. � f�� �UH��H��AUATI��SH��H�=�} dH�%( H�E�1�I��$ �AH�H��H��H% �I)�H���L9�tH�� H��$� L9�u�� H)�H���� H��L��� H��tH�B H��tL��� M��tI� tCL�--1 ��uJL��L�� L��1��[��H�H�U�dH+%( uMH�e�[A\A]]� � L��� L�-�0 ��t�Hc�L��L��H��1��S{�I���f D H�L4� �X����� � � �UH��AWAVAUATI��SH��(H�U�dH�%( H�E�1�H���< H��H� H��� @��� �Q�A��H�K� L��1�I�� ��H�52} H��A�Nj�$ �BH�H��H��H% �H)�H���H9�tH�� H��$� H9�u�� H)�H���� H�C H��H��� H��� H���� �~ �W H� �/ ���� H�ھ L��1����L��A� E���� H��� � L��1����Hc�H�U�dH+%( �K H�e�[A\A]A^A_]ÐE1���� � H�1� H��1�I�� �g��H��A��H�} ��$ �BH�H��H��H% �H)�H���H9�tH�� H��$� H9�u�� H)�H��tH�L � H��E1�H� _� H� �. ������Hc�1�H��H�}�� y�H�M���� � H�M�H�o� L��1�� ������ � E��t#��� [�������� ��������� H��� �u��� @ H�L � H�C H��H���A����N����P �� �UH��SH��H��dH�%( H�E�1�����C H�E�dH+%( uH�]���� �ff. � � �UH��H��H��dH�%( H�U�H�W ��� �� t;��� u��t&HGH�U�dH+%( u9�Ð�4 u*H�� D H+�� �4 u�HH+G��f. � HG��u�� D � �UH��H��H�W dH�%( H�E�1�H����� �� t"��� u4��t<HG�4 t"f. � H�U�dH+%( u"�� � H+HG�� � H+�� �����f. � � �UH��H��H�dH�%( H�E�H�F�4 uH+GH�E1�H9�rH;GA��H�E�dH+%( u�D�����f. � � �UH��H��dH�%( H�E�H�G H��tH��8��� � HE�H�U�dH+%( u���4�� @ � �UH��H��dH�%( H�E�1��@!�E1�H��t�x A��H�E�dH+%( u�D������ � � �UH��AVAUI��ATSH��H��dH�%( H�E�1��� �L�s H��tH�xH�5B� I���wB�tSA��� L��� t#A��� ua��td�{4 uL+L+kL��H+CH�U�dH+%( uJH��[A\A]A^]� @ I�|$H��t��� �H��t�H��h H��HE�� @ H+C�f�I�� ����f�� �UH��AUATSH��dH�%( H�E�1�H��tKI��H��I��� x�H��H�E�dH+%( uOH�{ H��M��L��[A� A\� A]]�'� � H�i} H� H�U�dH+%( u H��[A\A]]��g�� � � �UH��AVAUATE1�H��dH�%( H�E�1�H��tLH� tEI��1�I���S��H�E�I��H��} L9 t L��H��y L��1�� ��A��H�}��{7�H�E�dH+%( uH��D��A\A]A^]���� � � �UH��ATH��dH�%( H�E�1��� �I��H��t H�E�dH+%( u*L��L�e���f D H��} H��� 1��01��?V����X�� � � �UH��H��dH�%( H�E�1��PV�H��tH�@H��tH�U�dH+%( u �ÐH�1} H�Z� 1��01���U�1������ff. � � �UH��SH��H�W dH�%( H�E�1���� tH���_��H���g �H9�h ��H�U�dH+%( uH�]����� � �UI��H��H��H�7I�dH�%( H�E�1�H�H�H9�t!H9������H�U�dH+%( u'�� D H�FH�QH9�u�1�H9�t������D ���� ��ff. � � �UH��ATSH��H� L�'dH�%( H�E�1�H�C H��� I�D$ H��� �>�u I9�tI�$H�H9�t+H9������H�U�dH+%( u-H��[A\]� � I�D$H�SH9�u�1�I9����D ����_��ff. � @ � �UH��AUE1�ATI��SH��H��H�vdH�%( H�E�1��0�I�D$H��tMH��H���yJ�teI�4$A� H��t/H��t!�S(� @ ����K(9�t �B��J���v�H� A� H�E�dH+%( u#H��D��[A\A]]�f. � I�D$ ����� �UH�� H��ATI��SH�� H��H�;dH�%( H�E�1��X��H�3L��H�HC�G��HCH�d�| �8 H�E�dH+%( u?H��1�[A\]� D I�|$ H�3���HCH�;1�H�?� � ����H�HC���� @ � �UH��H��dH�%( H�E�H�GHH�U�dH+%( u����ff. � f�� �UH��H��dH�%( H�E��GTH�U�dH+%( u���n��ff. � UH��ATI��S1�H��dH�%( H�E�1�� � I�D$@�ڃ�H�<����L���=L�9�r�I�|$@���A�D$a H�E�dH+%( u H��[A\]����ff. � �UH��AWAVAUI��ATI��SH��8L�w8H�_@dH�%( H�E�1�H�F H�E���K�E�}XD�H��E9�vjE���M � A� L���M�D�M�H�u�����I��H���~ H��D�M��M�I�E8t#H�u�H�����D�M��M�H��H���Z I�]@E�}X��A�T$(H��M�>� ���A�t$(9�t �B��r���v�M�"H��t+A�T$(H�� @ ���A�t$(9�t �B��r���v�L�'E�MTI�4$A���� A�U`��u`1�1��Ј�fA�E`I9t$r<H�E�E1�H��t ��� uWH�E�dH+%( �� H��8D��[A\A]A^A_]�f�A�Eb�f � �A�I��H9p���C�4?I��H�����L���HP�H��tL�h� D H�ۺ ���Z���H�)�| H��� 1��01���O��c�������A���S���I�}@ �����L���g����M�D�M����ff. � UH��AVI��AUI��ATE1�SH��H�_8dH�%( H�E�1��` t�] D D��L9,�t0A��L���I�A9�r�H��| H��� 1�A������01�� O�H�E�dH+%( u|H��D��[A\A]A^]��;I�I�~8��H��t�M�E 1�f. � H�H��L�$�I� $L;t w"H��H9�w��L�IM9Mu�L9�tI9�~� @ H�r��f�I)�I���u������ff. � @ UH��AWAVAUATI��SH��H��HL�w8dH�%( H�E�1�H�G@H�E��H�L��H�߉E������M�,�I��I�} ��M�A�GL��I�4ƃ��ʉM�D)�H���w��H�}� � E1��{a L�s@�� H��E1�� H�A�� D M9��� I�D$ H��� K�L�U�H��H�}�M��H�U�L�,� I�@ L�E�H��� �7�H�}�H�U���L�U��� L�E�M9��� I� I9$�� �� L9�v0I���f�D��A�wL�,� M;$��� A��H���lG�A9�r�H�h�| 1�H��� I����� �01��M�L�u�Lm�I�} ���U�L��L��H���Q��kTH�E�dH+%( �� H��H[A\A]A^A_]� I�@I9D$�G���M9��D���L�z��� � ���,���u�M�L��H��)����M�H�M�L�4��g��� � �E�D)��E�H�E�L�4��J����e�� D UH��AWAVAUATI��SH��H��HL�o8L�w@�u�dH�%( H�E�1�H�}��FF�L�E�H��A� A����E�xXD؉E�D9�vvE���� � A� L��L�E��M�D�]�H�u��H��I��H���� L�E�M��D�]��M�I�@8t'H�u�L��� ��D�]��M�H��L�E�I���o M�p@E�xX�E���L�E��M�)�M�|� A�H��I�|� L�����M��M�L�E�� A�T$(�f D ���A�t$(9�t �B��r���v�M�'M��t3��A�T$(I�<��f � ���A�t$(9�t �B��r���v�L�'H��ta�E��S(��I�|� �f D ����s(9�t �B��r���v�H� M��t+�A�S(I�4�� @ ����K(9�t �B��J���v�H� �E�A�@a A�@T1�H�U�dH+%( uEH��H[A\A]A^A_]ÐC�4?I��H���a�����I� I�<�M���G���L�'�?�������&��I�x@ �����L�ljM�D�]�L�E�����M�D�]�L�E��c��� � UH��AWAVI��AUI��ATSH��8dH�%( H�E�1��U��A�~` H�E��� L��I�^8��C��A�ă�xPH� I�} E1�H9yw@1�� @ H;>s3A�T$�D��9�| D�$ A�Ic�H�4�H;~r�A�L$9�}�A�� � L���hC�A9��� M�F8D��I� �L�;I�I;E�e H� E�| �1H� |�| � ���� ��~6H��� � 1�L�E���H�H�u�L������H�u�L������I�L�E�I;E �= I�GI9E�� E1�L��L�M��X��L�M�H��I���� I�EA��I�IBI+I�BH���| �8�� H��| � ��� H�;M��� H�;L�U���A�U(L�U��B��J����� ���A�M(9��v ����f D A�T$L��L�E��U��$B�U�L�E�9�� I��H��� H� I9E�� L��L���0���L����A�A9������H�E�dH+%( �/ H��8L��D��L��[1�A\A]A^A_]�.���f D L���0��I��H���� I�E I�AH���| �8~H���| ����� I�GI9E�����H�;L�M�A�����L�M�L� ���� D I�E H�Ո � L�E�H��� 1���F�I�L�E��#���f�H�;M�������L�U�L�M���L�U�L�M�L� L��L��L�U�D��L���W���H�}�A���[�H�E�dH+%( � H��8D��[A\A]A^A_]�f D H�u�L��L�M��p��L�M����� � H�u�L��L�M�L�U��L��L�M�L�U�H�;M�����L�U�L�M����L�M�L�U��O���f D L���0@�I�~8� H� ����) �A�F`�9��� � H�;��A�U(�f. � ���A�M(9�t �B��J���v�L�+E1�����L�+1�L��L�U�����L��A���=�����A�������x�� � � �UH��H��dH�%( H�E�1�H�U�dH+%( u�H�GP��;��ff. � � �UH��ATSH���h H��dH�%( H�E�1��U��I��H��tBH���e/�I�\$Hf�L��AD$8���� � I�D$T A�D$\ fA�D$`H�E�dH+%( u H��L��[A\]����ff. � � �UH��ATI��H��dH�%( H�E�1�H��t*�v�H��� � ����19�t �B��r���v�H�E�dH+%( u L��L�e����$�� @ � �UH��AVAUATSH�� dH�%( H�E�1�H��t1I����H��� f. � �Z�9�r����9�t/���u�H�E�dH+%( �� H�� [A\A]A^]� � ��u�I�D$8H�E�I�D$@H�E��E � L�u�A��I��M�I�>� �H�E�I� H��tI�I�} � �I�E ��L���[=�9�r�H�}����H�}����H�E�dH+%( uH�� L��[A\A]A^]�������ff. � f�� �UH��AUI��ATI��H��dH�%( H�E�1����L��L�����L��A����H�E�dH+%( u H��D��A\A]]����ff. � @ � �UH��AUI��ATI��H��dH�%( H�E�1��V�L��L����H�E�dH+%( uH��L��A\A]]�+��&��f D � �UH��ATI��SH��dH�%( H�E�1����L���<�L����(!����H�U�dH+%( u H��[A\]�����f D � �UH��H��dH�%( H�E�1�H9���H�U�dH+%( u�����f � � �UH��AWI��AVI��AUATI��SL��H� ��H��dH�%( H�E�1�����A�|$` uRL���t �L���, �A�|$` u"L���<;�I�|$8H�ٺ ���8�A�D$`L����L�����A�|$` t�1��!f D I�T$8��L��H�<�A��A�Ņ�u��L����:�9�r�E1�L���� �H�E�dH+%( uH��D��[A\A]A^A_]���� � � �UH��AWAVAUI��ATI��S1�H��(H�u�dH�%( H�E�1��K��M�|$8L���^:�9�s%��L��M�4�H�E�I�>�Є�u4L����9:�9�r�H�E�dH+%( u#H��(L��[A\A]A^A_]�� �I�6L���E������ff. � � �UfHn�fH:"�H�5h�H��H�� dH�%( H�E�1�H�U�H�E� )E��- �H�E�H�U�dH+%( u���s�� � �UH��H�� dH�%( H�E�1�H�U�H�u�H�5��H�E� �� �H�E�H�U�dH+%( u��� ��ff. � @ � �UH��AUI��ATI��H��dH�%( H�E�1����L��L�����L��A���� �H�E�dH+%( u H��D��A\A]]����ff. � @ � �UH��AWAVAUATI��SH��H��8H�u�dH�%( H�E�1��m��H�����H��L�k8�y8�L��E����l8��� E1���u(�G H��L��A���I�L��������u'D9}�v!D��I�|� ���I��H��u�1�����H�}��+ �L���� �H�E�dH+%( �= H��8��[A\A]A^A_]� � L�}�A�XH��H��H�}��`1�H�E�H��� M�@M��t H�}��A1�I���~E��E�A�\$XfI:"�AD$8���� A��1�� D �CH��A�D$TL9�t|I�|� ����H��H��t=H�E�H��M��tЋJ(� ����r(9�t ���A��q���v�I���f. � 1���H�E��@`A�D$`A�D$\ ��A�D$a ����H�E�H�U��@`A�D$`�B\A�D$\1�M��t�BaA�D$a1�������H�E��@`A�D$`�ff. � @ � �UH��AUL�-��ATI��SH��H��dH�%( H�E�1�L������A�|$` L��uH�k�L���#��A�|$` u"L���36�I�|$8L�� ���/�A�D$`L���� �� � �6�I�t$81ɉ�H9�snH�H��L�,�I9] wtI9]vNA�U(� � ���A�M(9�t �B��J���v�L�����H�E�dH+%( u8H��L��[A\A]]�f�H�JH9�r�L��E1�����f. � H���n����C�� � �UH��AUI��ATSH��H��(dH�%( H�E�1����I��H��tUH��� �xIA�|$4 t1L��L����H��t8L�#H�U�dH+%( u8H��([A\A]]� @ Ml$M+,$�� D 1�H��u�L��H�E��U�H�E�����f. � � �UI��H��SH��H��H�{H�vdH�%( H�E�1�H;7rH;wr M��tVL���N��H�CH��H��tBH�s�4 t(H�s ��H��H�C�H�U�dH+%( u H�]���HwH+7�� � ����������� @ � �UH��AWAVAUL�-��ATI��SH��H��8dH�%( H�E�1�L���G��E�t$\L����3�A9�s5I�D$@H��t+N�4�I�F H��t H��� H���_#��� � A�|$a L��ue��L���X��A�|$a u@M�t$@M���Z L���Z3�L��L�� ���X�A�D$aL�����V��� D L�����D��� �3�1ɉ�I�D$@H�E�f D H9�sDL�,H�E�H��H�M�I��H�U�N�<�M�7I�F H��� �"�H�M���x t|H�U�I�MH9�r�L��E1�����3f�L��� A�V(�f����A�N(9�t �B��J���v�L����H�E�dH+%( �m H��8L��[A\A]A^A_]�f. � A�V(�f. � ���A�N(9�t �B��J���v�M��M+D$@L��I��E�D$\�.�� @ A�|$XH���+�I��H��t\L��M�|$8��1�M�t$@���v���A��1� I� �H��t �Q(�f�����q(9�t �B��r���v�I� �H��I9�u��4���L���n�L�����L��M�l$8�y1������I�D�H�E� D M�} I�G H��tH��� H���!�tI��L9m�u�����A�O(�f. � ���A�w(9�t ���A��q���v�M���x�������f. � � �UH��AUI��ATI��SH��dH�%( H�E�1��5��L��L��E1����L����0�9�s3I�E8L�$�M��t&A�T$(� D ���A�L$(9�t �B��J���v�L����H�E�dH+%( uH��L��[A\A]]��,��ff. � �� �UH��ATI��SH��dH�%( H�E�1����A�|$` �� L��I�\$8�0�vl�H�H��L�D��H� H�zH�qH�?H��tH9�vH�yH��L9�uۃ�H��H�x t=A�D$b H�E�dH+%( ucH��L��[A\]�x� � ��t��f. � H�@�����f D L���h/�I�|$8� H� ������`�A�D$`�7���� ��� �UH��AWI��AVAUATI��SH� ���H��8dH�%( H�E�1��D D L��� �L������A�` u L����.�I�8H�ٺ �����A�G`L����L���1��A�` t�L��M�o8�.��Ã�xEI�U M� $1�L9Jw51���L;�� �J���9��1�Hc�I�|� L;Orۍr9�~��f�L��M�o8�T.�L��9�v��I�\$I�D� H9r4�W�H�E�dH+%( �� H��8L��L��[A\A]A^A_]�6� �#�L������A�` �@ L��I�_8��-��E���xMH�M� $�E� L9Jw91��f�L;s+�J���9��' ��Hc�H�<�L;Or܍r�� � �U�L��M�o8�-�]��E�9��� ��I�\$H�E�I�D� H�E�H� H9�� �E�A�_X�P��9�EÉljE�H����&�I��H���� I�@ I�G8A�G`t31�� I�G@�ڃ�H�<���L���,�9�r�I�@�9��A�Ga �E��U�1�A�GX��t: @ I�L� H��t �Q(������q(9�t �B��r���v�I� �H��H9}�u�D�u�L��L��M��E�wT���E�I�uH�]�H�u��H��ȉM�D)�HE�L�4�f�H�3L��H���A�I9�u�E�H�]�H� ËE���t%f. � I�<$I����I�D$� I9�u�L��E1����L�����H�E�dH+%( utH��8D��[A\A]A^A_]Ð���y���f � L��L������L��A����� � L���+�I�8� H� ������ �A�G`����E����Z��L��A���L���e��� � � �UH��ATI��H��dH�%( H�E�1�諿�L���3+�u H�E�dH+%( u L��L�e���3� I�D$8H�8��������f. � f�� �UH��S��H��dH�%( H�E�1���H�<� ���H��tf�XH�U�dH+%( uH�]������ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u�� ���;��ff. � � �UH��H��dH�%( H�E�1�f�? ��H�U�dH+%( u����� � � �UI��H��SH��H��dH�%( H�E�1���x���� @ ����H�L9D�t@��f���u�H�E�dH+%( uwH���| H�]�H� �v 1�H�� �01���T/� @ f9�wf�;H�E�dH+%( u7H�]��� H�� ��H�K)�H�|�H�4Hc�H���z����x��� ��ff. � f�� �UH��H��D�dH�%( H�E�1�fD;Gt*D��Mc���f�J�t�H�E�dH+%( u:�� � H�E�dH+%( u!H���| H� �u H�O� 1��01���p.����ff. � � �UH��H��dH�%( H�E�1��f��t-��f���L�D�H�D� H�E�dH+%( u,�L���f�H�Q�| H� Bu H�� 1��01���-�E1������f D � �UH��H��dH�%( H�E�1��f��t ��H�H�D�H�U�dH+%( u��f�1������ � � �UH��H���oGdH�%( H�E�1�f8 7 GH�E�dH+%( u���m��ff. � f�� �UH��H��H�wdH�%( H�E�1�H�H�wH��t#1� H�@H� �H�AH�H�A�BH��H9�r�H�E�dH+%( u�����ff. � �� �UH��H��dH�%( H�E�H�GH�H�GH�E�dH+%( u�����f D � �UH��H���WdH�%( H�E�H�G�H�H�G�G�fn�H�G(f:"�f�G�oGH�H�G(f8 �5 GH�E�dH+%( u���@��� �UH��H���oG�W$dH�%( H�E�1�H�Gf8 �5 �H�H�G�G G�fn��G(f:"�ȉG(f�G H�E�dH+%( u������� �UH��H��dH�%( H�E��GȉGH�E�dH+%( u�����f � � �UH��H��dH�%( H�E�H�GH�H��H�U�dH+%( u �H���p����K��ff. � � �UH��H��dH�%( H�E��GȉG�GH�U�dH+%( u �H���p��_�����f. � � �UH��H���OdH�%( H�U�H�Wf��f�OH�H�W�Wf��f�W@��uH�E�dH+%( u>��f D ����H��H�T H��H�|H�U�dH+%( u�P�H�4)������]��ff. � f�� �UH��H���W H�OdH�%( H�E��G�H�H�O�fn�f:"�f�GH��t(fo �3 H�G1��o H��H��f8 �@�H9�u�@��uH�E�dH+%( u(��H��H�AH�U�dH+%( u�wH��)�� ����� D � �UH��H��dH�%( H�E�1�H�E�dH+%( u�wH��Ƀ������`��� �UH��H��dH�%( H�E�1�H�E�dH+%( u�� B��+��ff. � UH��AVAUI��ATSH��H�� dH�%( H�E�1�H��( H�=z�| L��� H9xH�9 H� ��| H9HP�� L�5��| L9pX�_ ��H ��� ��P ���� ��L ���� ��T ���� I�� H�H9�t#� 1�f � �@;H� E�H9�u��t A�� ��u:L�����` ���� H�E�dH+%( �{ H��[A\A]A^]� @ H�=�m 1����� � H�=1m 1�����^��� D �� H�=�l 1�����2��� � H�=Al 1��ʻ�� ��� D H�=ik 1�費���� D H�E�dH+%( �� H��H�=:m 1�[A\A]A^]�{�� H��� H���� H��� � H��� H���s�����$ H�=�j 1��6���Z����H��� �� H�H���� f��H*�H���� f���H*��^�f/�- �����YZl H�=ci � �Ѻ�I��( ���� D �� ���������� H�=�h 1�螺�I��( ���f�H�у�f�H��H ��H*��X�H���i���H��H��f��H���H ��H*��X��Q��� D H�u�H�= i �E� �%�}� H�� H� �g HDȋ�$ H��� 1�H�=i ���I��( L9pX��������� D ��$ H�=�h 1��Թ�I��( L9pX�[���������f � UH��AWAVAUL�o0ATI��SH��H��dH�%( H�E�1��( �� �~E�A���~E�A��A��HcC@I�|� H��tH�s8�[��HcC@I�D� H���} 1�H�s81�D��H�C`H��H��HCXD��fHn�I��fH:"�D��CX�m��H����� HcS@H�K`H�CHE1�I�D� H�SX�C@ H�A��$y H�KPu:H�E�dH+%( uiH��D��[A\A]A^A_]ÐA� A� �-��� � I��$� I��$� �f D H�q�| H� � 1��01��$��'�D� A����%�� D UH��AWAVAUATSH��dH�%( H�E�H�c�| �8 u&H�E�dH+%( �S H��[A\A]A^A_]� @ D�I��L��D�FH��1�H�5�� I��� I���f)�H��� ��; �� M��t$L�����; I��u`A�ǀ�� A���| �;���I��H�E�dH+%( �� �KH��L�� [H�5Q� A\1�A]A^A_]��(� � L���8B�u�H�U�| � � H�=� H��1��f�I�UH�5�� � 1��(��h��� @ A�UXH�5֏ � 1��y(��>��� @ I��p H��� ���L��H��L����������ff. � � �UH��H���oGfo �+ dH�%( H�E�1�H�Gf� f8 �H�GH�Gv�oG f8 �G H�E�dH+%( u�����f � � �UH��H��H��dH�%( H�U�1��Wf��f�Wf��t0f���� f���� H�E�dH+%( �~ �� � �W f��f�W f���� f���p �W f����f�W ��t�f���0 ��fo �* H�W���H��H�L" � �oH��f8 �B�H9�u���� ���\���H�L�H�H�L��J��� � �O f��f�O �Ʌ��,����Q����� ��fo �* H�W ����H��H�t7 �oH��f8 �B�H9�u�ʃ�� ��������)֍~���v0�zH�<x�~fo�fq�fq�f�f������9��������f�Dp �r9��������f�Dp 9��|���f�DP �q���f D f�G f�G�\���f � H�E�dH+%( �� H�.�| H�g 1��01���� � �O f��f�O �Ʌ�� ����Q����� ��fo C) H�W����H��H�t7 �oH��f8 �B�H9�u�ʃ�� ��������t�Ήt��r9�������|���ω|�9�������L�ɉL����1����1��1������7�� � � �UH��H���oGH�O dH�%( H�U�1ҋWf8 �( H�H�O ʉW�W GʉW ��t)H�O(H�H�O(��t�Wp�Ot�fn��f:"�f�GpH�E�dH+%( u����� D � �UH��H��dH�%( H�E�1��?u�G�W �fn��f:"�f�G@��uH�E�dH+%( u*�ÐL�GH�E�dH+%( u�G�H�4L��D)�鉷��$�� @ � �UH��H���oGdH�%( H�E�1�H�Gf8 s' H�GH�G@��uH�E�dH+%( u+��f�L�G H�E�dH+%( u�G�H�4L��D)�� ����� @ � �UH��H���W fo ' dH�%( H�E��G��fn�f:"�f�G�oGf8 �G�oG f8 �G @��uH�E�dH+%( u-�� @ L�G8H�E�dH+%( u�G�H�4L��D)��i����� @ � �UH��ATSH���W dH�%( H�E�G��fn�f:"�f�G@��u H�E�dH+%( uPH��[A\]�f D L�gH��L�����H��H��I�<H�E�dH+%( u�CH��H�4[A\)�]�ǵ��b��f�� �U��H��ATSH��H���O fo �% dH�%( H�E�G��fn�H�G f:"�f�G�oGH�H�G f8 �G�G@u'�G(�O,�fn��f:"�f�G(�oG0f8 �G0��u H�E�dH+%( uKH��[A\]� @ L�cHL������H��H��I�<H�E�dH+%( u�CH��H�4[A\)�]�ڴ��u�� D � �UH��ATSH���W dH�%( H�E�G��fn�H�G f:"�f�G�oGH�H�G f8 �$ G@��uH�E�dH+%( uKH��[A\]ÐL�g(H��L�����H��H��I�<H�E�dH+%( u�CH��H�4[A\)�]� ��躿�f. � UI��L��� H��AWAVAUI��ATI��SH��(H�^dH�%( H�E�1�H�H��w H���{ L��H��L��H�5�a 1�� � �I�D$H�E�H��� H���" � E1�f��uH��A�Є�uA��H���uA��H���uA��H����E��L�="� H��A�� E1�f�H�}�D��L��H� �D��H�M����H�M�L��� H��1��p �A�NA��?tv� H��H��H!�tf���� H�� �0 A� f��uH��A�Є�uA��H���uA��H���uA��H����A��H��A�� E���X��� � H�E�dH+%( u6H��([A\A]A^A_]�f�H�� �0 A� ���� @ � E1��l������f D � �UH��H���oGdH�%( H�E�1�f8 G" GH�E�dH+%( u��蝽�ff. � f�� �UH��H���W dH�%( H�E��G��fn�f:"�f�G@��uH�E�dH+%( u1�� � L�GH�E�dH+%( u�G�H�4L��D)��y����� @ � �UH��H���oGdH�%( H�E�1�H�Gf8 s! H�GH�G@��uH�E�dH+%( u+��f�L�G H�E�dH+%( u�G�H�4L��D)���蔼� @ � �UH��H���oGdH�%( H�E�1�H�Gf8 � H�GH�G@��uH�E�dH+%( u+��f�L�G H�E�dH+%( u�G�H�4L��D)��y����� @ � �UH��ATSH��dH�%( H�E�H�GH�H�G@��u H�E�dH+%( uNH��[A\]� @ L�gH��L������H��H��I�<H�E�dH+%( u�CH��H�4[A\)�]���肻�f�� �UH��SH��H��H�� dH�%( H�E�1����H�U�dH+%( uH�� H�]��������-��ff. � f�UH��AWI��AVAUL��`���ATI��SH�˹� H�� H��X���L��( L��dH�%( H�E�1��H�I��$ �x# uf�@��T���A�?QtGH��X���I��L��L��I��$ �z�A���@���� H��\ Hc�H�>��f. � L����0�u���f�H�x�7/�T���� � 1�f D H�U�dH+%( � H�Ĉ [A\A]A^A_]� I��$ �x �� L��L��A��� H�� D I��$ L��L��A��� �Å�� Hc�� @ L��L��A�� H��t��� @ L��L��A��� H��\��� @ L��L��A��� H��D��� @ L��L����L��L��A��� H��!����I��$ �x �� L��L��A��( ��� @ L��L��A��� H���� @ I��$� L��L��A��� H����� @ L��L��A��� H���� @ L��L��A��� H���� @ I��$ L��L��A��� H��t��� @ L��L��A�� H��\��� @ L��L��A�� H��D��� @ L��L��A��� H��,��� @ L��L��A�� H����� @ �AoI�G0L��L���AoO�AoW A�$@ I��$p A�$P A�$` A��� H����� @ H��X���H��L��L��A�� A�ƅ�ubIc����f. � L����I��$ H�H9�u� H� H9��� �@;t� I��$ �)���� � H��X���I��L��L��I��$ �C��|���f D ��T���A�w1�H�X���� ����f. � H��X�����T���1��� �����1��w���� ��H������ff. � @ � �UH��ATL�� L��H��dH�%( H�E�1��D��yH�U�dH+%( u%L�e��� H�E�dH+%( u L��L�e���\ �臶� � � �UH��AUATSH��dH�%( H�E�1�H���� I����M��$ I��$ � 3����L���m��I��$X H��tH��H�H�w�A��H��u�I�|$@���L���j��I��$ H��t �(tW�R3�I��$0 �U�H�E�dH+%( uMH��L��[A\A]]�t�� @ H�E�dH+%( u(H��[A\A]]�f D I��$ ���I��$ ��t�� @ � �UH��AWAVA��AUI��ATI���SH���x H��dH�%( H�E�1�肒�H���� I��D��x H��@ L�h�fHn�I��$X M��$ fH:"�I��$ L��A�$h fHn�fl�A�$ ���I��$� 1�H�5� ���I�|$@�=��H���� H���L�A�ƅ�� �{(I��$ �� I��$ ��(�A��$8 �C(��uL��蛼��F �{ tYH�E�dH+%( � H��L��[A\A]A^A_]� � H�=�| I��$ �\(�L��A��$8 �<���� M��t�A��1 t�A��0 t�I��$ ��-��y���H�=OV �z��Aƅ0 �`��� D H�����A�ƅ�t^f � L��Mc�����3���L���� ��G � L���s��t H��| �@&�{ tfI��$ ����{! u�L�5�| I�~8 �����I�~0 �����H�����I�F8���H�.�| H��{ 1��01��� ���� � � L������u?I��$ �J���� I��$ �u���� I��$ �p���� �{ �@���L���f �I��$ H�H9�u�B @ H� H9�t6�@;t� L���$�����H�q�| H��z 1��01�� ��>���1����)��H�zT H�C�| 1�A���01��� ��w���H�z ��H�Zz ��H�7z ��ff. � �� �UH��H��dH�%( H�U���fnW�f:"�f����� H�OH��H�H�O���� H�OH�H�O���� H�OH�H�O�� �� H�O H�H�O ��0�� �O0ɉO0��4vy�O4ɉO4��8vlH�O8H�H�O8��@v\H�O@H�H�O@��HvLH�OHH�H�OH��Pv<H�OPH�H�OP��Xv,�OXɉOX��hv �OhɉOh��lvf�Gl��pv�WpʉWp�P(������ҁ�� щ������� ��3 ʉ����� ��U ʈP(�P)������ҁ�� щ������� ��3 ʉ����� ��U ʈP)�P*������ҁ�� щ������� ��3 ʉ����� ��U ��H+�P*������Ɂ�� ʉ������� ��3 ʉ����� ��U ʈP+�P,������ҁ�� щ������� ��3 ʉ����� ��U ʈP,�P-������ҁ�� щ������� ��3 ʉ����� ��U ʈP-�P.������ҁ�� щ������� ��3 ʉ�����U�� ʈP.�P/������ҁ�� щ������� ��3 ʉ����� ��U ʈP/H�E�dH+%( u �Ã�(v����辮�ff. � � �UH��ATL�gSH��L��H��dH�%( H�E�1��C��C �sI�<H�E�dH+%( uH��H��H)�[A\)�]鴢��O��ff. � @ � �UH��ATI��H��dH�%( H�E�H���| �8 u&H�E�dH+%( u-L��L�e�� ����� D H�1�| � H�0�<�����խ� D � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H�ǐ �i��蔭� @ � �UH��ATI��H��dH�%( H�E�1�H��t3H��� L���k��t H�E�dH+%( uL��L�e��� � A�$N/A ���)��f � UH��AWI��AVAUATSH��H�� H�}�D�C � H��x����J�VH�5�O dH�%( H�E�1��s�s0L� � �M�o(Y^A�� � L��� H�E�I��@Y�� 1�H�5vu � E1��I �1�I�? L�%Iu t-f. � I�L�D��L�� 1�� �A�FI��I;r�H�E�H�@(��� H��� ��� L�`�d H�M�H�IXH�M�H��� H�e� H��p���H�� H��H�u H�5�t 1�� � �H��� E1�H�8 � L��h���� A�|$L�=�� ���� L�����A�t$L� � H�= j I��A�D$E�L$H� Z� ��H�R �ID��IDȨIDШH�B ID�H��M�D$A��AWE��ASVH�5=N W� QI� $RL��P1��� �H��@H��� I��L90vOM��I��H�}� �8���M� $M���� I�L$A� 1�1�H�5 N � I��� �H��� L90w�L��h���H��p��� �� H�}�E1�L�%�s 苵�H�U�H�u�H���+��H��� D�E�H�5�M �M�� H�1�� �H��� H�8 t0L��p��� K� �L��L�� 1�I���� �H��� L;0r�A�� t$H��� tH��x���H��� H�= f �=�A�� t$H�� tH��x���H��� H�=�Y ��A�� �{ A�� @ �6 A�� � � A�� �� A�� @ �� A�� � �b A�� �5 A��u_H�E�dH+%( �� H�e�[A\A]A^A_]� D L��A�� �p��������H�E��� ������� � H�E�H�=�r L�h0���A���r A���H H��8 H��@ A���� I��H�5�r H��1�� �g �8 ���:���A��I��M�I��I��M���] L�5�r f D I�T$I� $L��1�� I��A��� � �&�D;�8 |����� � H�S@H�5�q � 1������� @ H�{xH�u����H�5�q � H��1����v��� � H�{pH�u��s��H�5Hq � H��1��}��9��� � H�ShH�5 q � 1��Y����� @ H�S`H�5�p � 1��9����� @ H�S81�� H�5�p ��A�� �� � �"���� D �� H�� H�5�J 1�� ����_���f�1�H�5%q � ��A���� � ������ @ H��o H�5�o � 1�������L�`��� � L��� ��� I�FH�E�tI�FH�E�H�����E1�1��A�AI��H9��@ I�|� ���u�I�H�������A�QH�5�n � D��`�����p���L�%o H��h���H�T1����p���E1�D��`�����tiD��T���L��`���M��I��H��h���L��X���M��f � K�L�D��L�� 1�I����L9�u�L��L��X���M��D��T���L��`���H�E���p���L�� D��h���H�H1��A�D��h���A�AE1ɉ�1�I�> tZL��p���L�m�L��h���A��H�]�D�� D H�@B�;L�� I�L� 1����CH��I;r�L��p���L��h���H�]�I��h��� � L��L��H�5n 1�� ������f�@���'��I���-��� � ��� L�%n � 1�L���k�L�� 1���� �U��D���H��0 H�5qn � 1��6�����H��( H�55n � 1����o����H��H H�5~n � 1����>������������ D E1�L�54n f D I� $I�T$L��1�� A����I�T$H�5$n 1�� M��� ��D;�8 |��b���輣�ff. � �UH��AWM��AVI��AUI��ATI��L��SH��L��H��H��8L�EdH�%( H�E�1��O��I�u H�����I��H��| �8 tA��� ��<v%A�<$� A�$H��E Hc�H�>�� D A��� ��uA�$��t<�� t7A�uH���| L�U�L���x$ t�J��L�U�I��뜐� �L�U�I���f�A�t$��f � H�E�dH+%( � I�GpH��8L��L��L��[L��A\A]A^A_]�� D H�E�dH+%( �� I��� �� @ H�E�dH+%( �� I�G0� � H�E�dH+%( �� I��� � @ H�E�dH+%( u|I��� �d��� D H�E�dH+%( u\I�Gh�G���H�E�dH+%( uDI�G(�/��� � fA�|$ I�GP�� H;Ȩ| �j f�H�U�dH+%( ��蘡� � H�E�dH+%( u�I�G`���� � I�GXH;]�| u�I�T$��tH��� ��tH��� ��t�H��� � D A�D$t��` H�E�dH+%( �q���I�G�\��� D M���� L�U�M���� I�� ���L�U�H��H�8�| �8 tL��L��L����L�U�I�B0A�B(�� M��@ ��� A��5 M��� A��8 ���y ���E� H��H�H��H��H�E��f @ I�QL�PI�U I�H��H+H8I�M0H�P8M��tXH��t"L�M�M��L��L��L��L��A�L�M����� �E�LM��E�A;�8 �� I�qH��L�M����L�M�H��u���P �� @ H�1�| �8 teL��I�\$L�U��c��A�L$ A�T$H�5�i I��I�ٿ 1��P �L�U�M��t(I�Z0���� ���� ���� ���b H�E�dH+%( �����I�GM��L��H��8L��L��L��[A\A]A^A_]��f � H�E�dH+%( �p���I�G@�[��� @ H�E�dH+%( �P���I�G �;��� @ I�GHH;e�| � ���I�T$H�� ����f D H�E�dH+%( ����I�G�� @ H�E�dH+%( ���I��� ����f � H�E�dH+%( �����I�Gx��� @ H�E�dH+%( �����I�G8�����H �����H�U�dH+%( �x���H��8[A\A]A^A_]�f D ��P 1��� D I�T$H�� �/��� � H�E�dH+%( �(���I�M��L���u��� � L��H���Ń�H��t�I��@ L�HI�U I��8 H��H+H8I�M0H�P8M���r���H���p���H�E�dH+%( �����I�M��L������I�T$H�� �����T 1��9��L�U�H��H���| �8 ����L��L��L�����1�����I�T$0� 1�L�U�H�5�g ��L�U��y���I�T$(� 1�L�U�H�5Kg �|��L�U��K���I�T$ � 1�L�U�H�5 g �W��L�U�� ���I�T$H�5�f � 1��6��L�U���I�pH��L�E��}��L�E�H���P���I�PI�I�U H��H+P8I�U0H�H8H�HH���)���H���'���H�E�dH+%( �p���I�M������������ � UH��AWAVL��`���I��AUI��ATSH��L��H�� H��X���H�� L��P���dH�%( H�E�1����A�ą��� H��L��L��L���t���� uBH����P���L��I��I�� I�� L��L��X������A��XH���| Z�8 uT @ H�E�dH+%( uUH�e�D��[A\A]A^A_]� � ��H�/�| H�vi 1��01����� A��� H�}� t�L��L���y���Ϛ�ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u#H�NL�NH�� L�FH��( �L������n��ff. � � �UH��AWI��AVAUI��ATI��SH��(H�U�L�� H��( dH�%( H�E�1�� �� A�u ��R� I��� ����A�} ?�� ��0 tjH�U�L��L��H�E������s��P��v+H�H�U�dH+%( �� H��([A\A]A^A_]� � H�M�H�U�M��L��L���j���u� D H�M�M��H��L��L���{����f � L���x�A�M H���{ H��H��H���*�����L�������H�E�dH+%( u-H�U�H��(L��L��[L��A\A]A^A_]�����H����+������ff. � @ � �UH��AWAVI��AUI��ATI��SH��L�� �6dH�%( H�E�1�H��( I��� �g��A�} ?wHH��L��L��E1�j I��$ I��L����ZYH�U�dH+%( u&H�e�[A\A]A^A_]�f D 1�1�L��L��������2��f�� �UH��H�� H� $ H��P� dH�%( H�E�1�I��H����I��H��A�x� �H�H��@�H�@ � H������ �Ao �AoH1�L���AoP �AoX0�Ao`@�AohP����Aop`�Aoxp���I��� ������H��8���������(��|�H�U�dH+%( u(�� H�Y�| H�; � �01������������ �UH��H��dH�%( H�E��f�Gf�GȉH�E�dH+%( u���і�� �UH��AWAVM��AUI��ATI��SH��H��(L�E�dH�%( H�E�1���y t � �I I��$ �x � �x# �M D�xI���� 1�D���%��H����� � H��D���+u�H���� A�|$ �� �CL9��� f���� L�h�H�sD��L����t�I9��� A�|$ u:M��t�;?v`H�E�H�1�H�U�dH+%( �� H��([A\A]A^A_]� D I��$ ��� H�J�{ H��H��t���H���� � I��$ L��H��譪�t�f � ���������f D H���h�� ��� H��� H+�� H��@���f. � H�xH�u��� �H�u�A��������f�� �UH��AWAVAUATSL��$ ��H�� H� $ L9�u�H��8H������H��I��M��L������L������dH�%( H�E�1�H�H������f. � E1�M��� L��L��H���w��u9H������L��L��H��H�������Ѕ�u H�������JI̓:Gt3L9�����w�H�U�dH+%( u.H��8 [A\A]A^A_]�f � LjL9������o������� � UH��AWAVAUATSH��8dH�%( H�E�H��p L�`M���� M�t$ M�|$(M9��� H�� � H��| D�E���} I�V�CM�T$0L9��g O�,2���� E�EA��I�>H�}�I9��� ��� H��} 1�D�]��L��H��L��H)�H;E�� H��E��H�=�| H�&7 AWM�� H� �5 �01�����D�]�XZH�E�dH+%( � H�e�D��[A\A]A^A_]�f � I�D$H�}�H�E��� I�D$�{ L�� L��( H�E��� A�u ��R�� I��� �B��A�} ?�� A��0 t}H�U�L��L��H�E�������|�P��v>H�I�L$ H���� HM�M�|$(L�4M�t$ M9��s��� E1����� � L�E�H�M�L��H��H�U�����u� @ L�E�H�M�L��L��H������� � L���� �A�U H� ]�{ H��H��H��������L���A�u ���� @ L��D�]��E����E�D�]����� @ H�M�H�U�L��H���5��I�L$ H������I�D$A�u E�EH�E��, L��D�]�D�E��@�D�]�D�E����� A�u I�L$ H�(�| A��HM�1�H�`5 �01�����A������I�D$E�EI�L$ H�E����f�UH��AWAVAUATSH��(L�o`H�O8H�U�L�gH�VdH�%( H�E�1�I�EH9�r@H��I��M��ufE�|$K�D= M��H9�ssH� �} 1ҋ0L��H��H��H)�I9��� A� H�E�dH+%( �� H�e�D��[A\A]A^A_]� � L��H�M��$�E�|$H�M�K�D= H9�rxE��I�� �w�I���" H�KH�SPL��L���S H���� I��oS`L{PL��fIn���f��C`���A�Ņ��S���H�}�L���t���B��� � L��H�M�D�}���H��} 1�H�M��0L��H��H��H)�L9�����H��D�M�QE��H�X�| M��H�>3 H� 2 � A����01�����XZ���� @ ��A������H��H�K`1�HKXE�D$PH�p3 H���| E� $�01����Y^��� D A���� � H��Q�g���虎�f � � �UH��H��dH�%( H�E�1�H�E�dH+%( uɉ�H�� ������b���M��ff. � f�� �UH�� H��SH��dH�%( H�E�1���H��H�����H���H�U�dH+%( uH�]������ff. � f�� �UH��AWAVAUI��ATSH��8 dH�%( H�E�1��A���� M�� A�D$ ��������� A�|$! t A�D$@���� H�� ���1�� A�|$# H���H��� A�D$�AoEI�u�� ���I�D$f:�H��(���H���H��@���A�D$$)�0�����H���I��� H�����I��( H�����H���� L���� H��W L�����H��8���H�E�H�0���H����E H��X���Aƅy L�e�1�HDžP��� L��� ��I��X H��������� H�E�L�e�I��p L��H��������t:�J � ��t�H���| ����� H��8���H�0���H9�p����� L��L��H���Q�����y�A��H�����I��p 臥�H�������4 �� H������Ƿ�L����H�]�H��tf D H��H�H�w���H��u�L���tl�Aƅy H�E�dH+%( �� H��8 D��[A\A]A^A_]� @ HDžX����������A��H�����I��p E���J���H������ ���A�ƅ��.���H�����L��� ��A�ƅ�����I�� 1�H�5�����K��A����� L���ȼ��� ��� I��� H������I��( H������I�$�8-�� �x �� ƅ��� �H �\��I��H���� Aƅ HDž��� Dž���H I�� � L�����I��H��� A�} �} A�L$��f���] ;�����o ��t!I�t$��I�� H���Z��H���� A�} M�� M��( �x A�4$��R�$ I��� ���A�<$?�� A��0 �� H����L��L��HDž�������9t�P���= H�H���� D��L��L�H�����|������� ����� � H���| � ������H������� ���A�ƅ�� L����x�f�H��������4 �� H������蠓�L���(���W��� I��( L��L���H�������k�H��S � L��H�����A�T$@���� I�L$8��H�RH�AH�T�(� D H�8��H��H9�u�Hc������H��H�<�H���e�H����H��H���{ I�� �x# �� �PI���p$L�@H��1��AoE� �H�H���@�s(1�f:�H�C CI�F�L�CI�^xI�F`IFH��I�F8I�F0 �\��I��� H���������� I��� H����L��� ���A�ƅ��� A�L$@���� Dž��� E1҉�����M��L������M��M�� D I�U8K�vH��H�PH���� Hc����H����D�XL�H�4�I�� L�$�� I���p$1�L�H���H�H���H�S@�s(1�H�S8H�SxD�H��L�SH�C H�C0 H������`��� H�����H����L��H��� L��(������� �����A�M@I��D9��(���M��D������L������L�%Ў| A�$��uBIc�H����H��H� �H��H߀p �� H�GHGH9GP�� ������Gpu�H������� ��A�ƅ�uI�� 1�H�5�����Y��A��葟�H��������4 �g H�������ѱ�Lc����I��X Aƅy I��p E1�K��I��L�<� �L����M�I��$� H��t f � H��H�H�w豧�H��u�I�|$xI�Ũ �;f�M9�u�H������b���� D H�����H����L��L��L��) ��������� � H�����L��L��L��L��) ���r��� � I�t$H���=���H���� H��O ����'��� D L������v��� ��L�牍����H��H������ k�H�����������H��� �����H�pI���[��� D L����A�$H� �{ H��H��H���i�����L����X���H���L���!��H�z�| � �������H������� �߮�A�ƅ��� L���s�臝�����f�H�����H� n( L��L������G���f�I�|$��M�� �f���f. � H��� L��L��I��p ������ H�������L H�H�xh�� ���H�@h A�F������A������L���*����9���H�N umH������� ��A�ƅ�u4H������L���x�A�ƅ�u I�� 1�H�5�����I��A��f D L���r���� ���������H��M H��| 1��01������A�4$H�؉| A��1�E�D$H�����H�' A����01��h���L���^������A���I��H���| �0unH�W' 1�1��6������H�x�(��L������I�� ���H�<L��藷����udH�������A������p���Dž��� �� ���H��L 1�1�������M��A������A���1���M��A��������A�����I��p A��������Dž��� ����葁�� �� ��A�����H�A& ��� @ � �UH��H��H��H�� dH�%( H�E�1�H�H9�u ��H� H9�t�xu� � H�I�| H�2& 1��01�����1�H�U�dH+%( u���� � � �UH��AVI��AUI��� ATSH��H��dH�%( H�E�1�� ^�H��t`L��I���a�I�$H��H��tV�] ���H��t� I�\$L�����E1�H��tL� H�E�dH+%( uH��D��[A\A]A^]�A�����I��L���p�A����f � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H�� 附���� @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H�� �I���� @ � �UH��AUI��ATI�� SH��dH�%( H�E�1�萒�H� m� � L��H��$ H��J HE�1��Vz�I�� L��Hc�H�� ���H�H�U�dH+%( u H��[A\A]]���ff. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H�� ��p���~� @ � �UH��AVAUATI��SH��H� ۅ| dH�%( H�E�1�H��| D�3H�8肓� L�-.�| � H�=�I I�M ���I�u I��$x � �z��D�3H�E�dH+%( u H��[A\A]A^]��6~�f D � �UH��H��H�� dH�%( H�E�1�H�H9�u�$ @ H� H9�t9pu�H�U�dH+%( u��f�1�����}� � � �UH��AWI��AVE1�AUI��ATSH��H��fo �� dH�%( H�E�1�fnGdf89�fA~�D��L���N��H��t �@(��� A��A��u�L���-r�I��H���� 1�H��E1�脍�A���> � E9�}sE��A�V?D�� AI�H��A��L��D��Hc�H ��D��A��L���9��A9�|�E1�L����u�H�E�dH+%( ulH��D��[A\A]A^A_]� � H��| D��H��" 1�A������01��~��� @ H�1" H���| 1�A������01��Y���H��G ���i|�f � � �UH��AUATSH��dH�%( H�E�1�H��tkI��H��tcI����H�� � H�={G �����L��L����H�E�dH+%( uBH��L�� � [H�=LG A\A]]�e�� D H�E�dH+%( u H��[A\A]]��{�� �UH��AWAVAUATSH��HH�}��VH��dH�%( H�E�H�� H��H��H�E�H�FH�E�H9��V H��H�@I��H��H9��X H���| 1ۀ8 � I��E1�H�}� A� �. �� f � H�}��'a�I��H���� fAnFfA:"Ff�@ I�FA�E(��H���~ H�H�{fn��Ɖ�f:"�fA�E,���� H�}�H�� H�}�D9�tn�E���u�H��I���w H�E�L���u���8 A�G �-p�H��H���Q � ��H�E��u�H�� 詤�KA�VI�G8H��| E�},� H�}�D���M��1��H��H��� �M��H躯�H��I�� I�D$L9e��� I��H�Q�| I�6�8 ����L�- �| H��H��E 1�� I�} �t�I�NI�} 1�H�wE � �t�I�NI�} 1�H�hE � �t�I�NI�} 1�H�YE � �kt�H���� I�} H� H�DE 1�� �Ht�I�} H�K1�H�;E � �-t�I�6H�}��A_�I��H���� fAnFfA:"Ff�@ I�FA�E(��� ��� H���������H��H��H��H9��� H��H��H�\H�(�| �8 �����H���| H�M�� H�TD H�81��s��[����I�u � ���I�6H�}��^�H��tQI�VfAnFfA:"F�P(f�@ 1�I�� I�D$L9e��O���f�1�H�U�dH+%( ucH��H[A\A]A^A_]ø������f � ����H��H�5zC � 1�������H��H�5yC H��1�� ��������w� � � �UH��AUATI��H�� H��dH�%( H�E�1���r�A�Ņ�u2M��$ M��u�# @ L�����I��H��tL���r�t�A��H�E�dH+%( u H��D��A\A]]��8w� � � �UH�=DC H��H��dH�%( H�E�1���y�H�E�dH+%( u�1����v�� �UH�=C H��H��dH�%( H�E�1��y�H�E�dH+%( u�1���v�� �UH�=�B H��H��dH�%( H�E�1��Iy�H�E�dH+%( u�1���qv�� �UH�=�B H��H��dH�%( H�E�1�� y�H�E�dH+%( u�1���1v�� �UH�=DB H��H��dH�%( H�E�1���x�H�E�dH+%( u�1����u�� �UH��AWAVI��AUATI��SH��H��8H�U�D�� dH�%( H�E�1�H��p L�PM���D M�j(M+j E1�1�O�|+0A������" � L��L�U�L�]����L�]�L�U�H���I���� H�E�M�qM�u0M�yI�AI�A M���� A�0 K� 1M��I�t$L�M�E�l$H��p I��H�xL���5��L�M�H��I���� IA(H��p H�8 �� H�PL� L�HH��{| L��H� A � �01����1�H�U�dH+%( �� H��8[A\A]A^A_]�f�I�B I�y0L��L�]�L�M�I�t0�sY�L�M�L�]�M�i(�0���f�M�{0E1�1�A������" � L��L�]��˩�L�]�H���I��t\H�E�M�qA�0 M�yI�AI�A ���� L��'���L��L���%��H� @ H�{| 1��01�������� ���H�� ����s� @ � �UH��H��dH�%( H�E�H��| �8 u+1�H�=�? �Mv�H�E�dH+%( u"�1��f. � H��|| H��H�0�N����Ws� � � �UH��H��dH�%( H�E�H���| �8 u+1�H�=B? ��u�H�E�dH+%( u"�1��f. � H�A|| H��H�0�^z����r� � � �UH��H��dH�%( H�E�H�(�| �8 u+1�H�=�> �mu�H�E�dH+%( u"�1��f. � H��{| H��H�0��g���wr� � � �UH��H��dH�%( H�E�H���| �8 u+1�H�=b> �t�H�E�dH+%( u"�1��f. � H�a{| H��H�0�n����r� � � �UH��H��dH�%( H�E�H�H�| �8 u+1�H�=�= �t�H�E�dH+%( u"�1��f. � H��z| H��H�0�>����q� � � �UH��H��dH�%( H�E�H��| �8 u+1�H�=�= � t�H�E�dH+%( u"�1��f. � H��z| H��H�0�����'q� � � �UH��H��dH�%( H�E�H�h| �8 u+1�H�== �s�H�E�dH+%( u"�1��f. � H�z| H��H�0�n����p� � � �UH�=�< H��H��dH�%( H�E�1��Is�H�E�dH+%( u�1���qp�� �UH�=�< H��H��dH�%( H�E�1�� s�H�E�dH+%( u�1���1p�UH��AUATSH�� H� $ H��dH�%( H�E�1�H��~7A��H��L����� @ H)�H��~ � L��D��H9�HN��1��H���H�E�dH+%( uH�� [A\A]]��o�f. � � �UH��ATI��H�=�; SH��H�� dH�%( H�E�1��0r�I��$ �x t�x# H�su(�x� ���H�CH�U�dH+%( u"H�� [A\]� @ H�xH�u����H�u؉����o�f D � �UH��H�=����H� ����fHn�fHn�fHn���H� ����fo�H��fHn���H��dH�%( H�U�1�XH��H� ����X fH:"�fl�H�����X0fHn�fH:" w| fH:"�H�S���H�=|����=4{| @��0 X@�~ au| fH:" >{| ǀ1 XP�~ �y| fH:" %w| ǀ8 X`�~ �t| H��� fl�8fH:"�{| Xp�� �~�u| fH:"|| fֈ� �� fHn�fH:"�H������ @��tH��z| H�5 ���H��� H�����fHn�H� ��H�= ����� fH:"�H��( H������ fHn�fH:"��� �� � � H�E�dH+%( u���m�f. � � �UH��H��dH�%( H�E�H�����H9� ��H�U�dH+%( u����l�� �UH��AUATSH��H��H��h dH�%( H�E�1�豍�H��h I�����M��tUL��H�=�_ I���[��t_L��H�=s� �H��u,M��t'� H�5 L���d�uH���_s�u; H�E�dH+%( u9H��[A\A]]�f D H��w| H��p �� � H�iv| H��p ���k�f. � �� �UH��AUI��ATSH��H�~HdH�%( H�E�1�H��t1H��H�5 8 �~�H��H��tH�U�H�5�7 1��Q�A�ă�t#E1�H�E�dH+%( u)H��D��[A\A]]� �E�A9E u�H�{�.L�I�E���Ck� � �UH��AWAVAUATSH��XdH�%( H�E�1��> t'H�E�dH+%( �� H�e�[A\A]A^A_]� D H������I��H��t�D�k\E��t�L��� M��t�H�@H= � � H= �� H� "7 H= u�A�� �. I��x �� D��1�H�E� � H9]��> E� M�L L�k I�FM��x fA��I�E�҃��� ���� ���? H� 0 ��Hc�H�>�� @ A��� ��E�L�v6 H�E� M��t:L��H�U�� D�U�H� ���L�M���g�L�e�L�>6 D�U�L�M�M��ME�H� s| D��H��H�� H�5� H�81��i��L���QY�H9]�r[L��� ��� A�B@�g��� � A�B �W��� � A��� �D��� @ ��DЀ�� �,���A�B��#��� H�E�dH+%( �� H�^r| H�K� H�5:� H�8H�e�1�[A\A]A^A_]��D������A�~诬�D�k\I��x L��� �@��� � H� <5 ���� @ M��x M���� D��1�H�u��0 D I��Bf��f�:���Q ��H�D�H9��@ H��H9�w�H�}� �>���H�E� D L�}�L�5o� D L�m�Lm�A�]E�}H�gq| f��fA��fA�} ��H�8�P ��H�M�E��L���E�A��H� 1�贸�A��H�E�H��� ��E1���f�E�L��M��I��f D D��f���+ H�=� ��Hc�H�>�� � A��� f � �E�H�E� M���� H�U�H� ����� L���De�L�]�O�L�L��3 M��I�ME�H�{p| L��H�i L��L�]�I��H�81����H�}���V�L;m��I���J�� HE�H�]�H9]����������f�A�E H�E� �E�M���\��� � O�L�E1�L�!3 I��o���f � A�E@���� � A��� ���� @ E�A�U�f�}� E���� H�E�dH+%( �� H�vm| H�� 1��0H�e�1�[A\A]A^A_]���f D H�E�H�E� H)�H��D����H� 0m| 1�1�H�M �3���H�E�dH+%( �e �3H�e�H�N 1�[1�A\A]A^A_]�� � ���A�u A�UI�E A�M �A��I�u(f��M�EM�eH�f��H�H�u�A�u8A��I�] M�}0D���A���I�I�fA������I����fD�]�D�ك��H˃�L����Ƀ���݃�C���A����Ӄ�MA��EɃ�A���<�H��A��SAP���ARD�@T1�ASAUVL��QH�M�RH�� 諵��E�H��@I��L�M�H�� L��L��PH��m| AWH�81��{��XZ���H�=�9 �T�D�k\I��x I��L��� �����yd�f � � �UH��AWAVAUATSH��H��1 fHn�H�� dH�%( H�E�H�V1 �> fHn�H�V1 fo�fH:"�H�r1 fH:"�H�F1 )��fHn�fH:"�)����fH:"�)���)� ���u D�K\E��u,H�E�dH+%( �� H�e�[A\A]A^A_]�f. � ���H��tʋ@;a�} fo� ���fo��fo���fo����tC;5�} u�H��� D�cD���<�N H�E�dH+%( �L H�� �5 D H��� D�s D���<tBH�E�dH+%( � H�� H�j| � �0H�e�1�[A\A]A^A_]鵽� D H� ;0 E1�L�cH�70 fHn�)�0���f�fH:"�D��H�E� ���=k�} fD�E�)����)� ���)�@���)�P���)E�)E��� E1���tL��H��5��L��� ���L��H��3��L�������=��} L�m��� A��L� � tL��L� �. H��8�H��. LD�L��L��L��H��9H��8L��M��H��7����E���H� M��LD�H��4��M��LD�H��I�� A��AUA��E��AS��A��W� VH�5t RL��AWPL��H��2AR��PL��H��1��PL��H��0��P1����H�S H��`1�H�5�. � � ��C �� H�S H�E�dH+%( �5 H�e���H�5� 1�[� A\A]A^A_]��1ɀ=��} L�sL�m�H�E� �E� f�M��5 L��H� �$ M��M��H�� H�X- A��� ���A��HD�RL��I��H��A��L��PL���H������ �H�5 PL���H����P1�� ��H�� �C@�� H�SH��H��H��H��H��(I��H��'H��&H��%����I�� ����A�� �� A��L� - L�- MD�L� �, A��L��, MD�A��L� �, L� z, MD�WD�ڿ VH�5� QD��P1�APA��ARA���f��H��0�=w�} �( �=f�} � �C&!� 1�L�c$H�E� f�HDžf��� f��n���H�E� )�p���)E��=�} wL��L��f���H���!uYM�� � 1�I��L��f���� A��L��, L���J��E�� L��A��� � 1�L��, �#��L��L��p���H���� �� L��H��M��M��H��0D��I��L��PL��I���H�� H�5 � ��PL��H��AU��AWPL��H��AV��PL��H����PL��H����PL��H����PL��H����PL��H����PL��H�� ��PL��H����PD�����PL��H����PL��H����PL��H����PL��H����A��A��P1�蓾��C&H�Ġ ��p ��L �C ���H�S<H������H�E�dH+%( �� H�e�H�5�+ � 1�[A\A]A^A_]�-��H�S �=.�} ���= H��I��H� ��{ ����I��L� �A��H� (� <�Z 1�H�5{ � �ٽ�1�f�L�c$�=�} f��n���HDžf��� H�E� H�E� )�p���)E����������=��} �c������� L��E1�H��5��L���@����l���L��M��* L��H��=I��;�* L�7 ��A��� L�� ���PL��H��<��P1����^L�� ���_�'���L�8� M��M���j���H�SH�5�) � 1�����������L� � ������ ȃ� Hc�H�5��{ L� �I�о& H� ؕ I��A��H��������� H� �( H��( HD����H�S H�5s) � 1��a���N���M��L�I) L��1�I��� � � A��������H�S4H�5�) � 1�������H�S,H�5X) � 1����C&�p���L��A� � 1�H��L�) � L������A�� �J���;���E1�E1������Z� D � �UH��AWAVAUATSH��8H��h dH�%( H�E�1�H��H�]��y��H��A���N��E��tyA�\$�I��L�e�L�u�L�-�( �L���e�M�|��rN1�L��L��L��L���[@�u�A�<$ibs_�� H�ibs_fetcI9$u�A�|$hu��E����} � D H�}�H�z( H�5�j � ��H��t�ɹ} �˹} E1� ��} uLH�E�dH+%( �� H��8D��[A\A]A^A_]� � fA�|$op�j����E��y�} �$��� @ �v�} ��tA� �f D H�}���~�H� P�} H�M�} H��H�5�' 1��`?�t�H�|`| H��' � �01�� ����8Y� � � �UH��H��dH�%( H�E�1�H�E�dH+%( uH�vH���؝���X� � �U� H��AVAUATSH��dH�%( H�E�1�脧�I��H���� L�-��{ fo%y� f�f��L��I��@ � fo�fo�H�� f8)H�f8)P�f��f���ʈf��H9�u�fo�fs�f��fo�fs�f��f~Ã�Lc�L��H�����I�D$H��H��tn1�1�I�t� H��tHcу�H��H�H�r�H��H=� u�H� ���� L�����A�\$ A�D$� H�E�dH+%( u H��L��[A\A]A^]�L��E1��mG����W�f D � �UH��ATI��H��H��dH�%( H�E�1���4�H�E�dH+%( u L��L�e���G��VW�f D � �UH��H��dH�%( H�E�1���� Hc�H�3�{ H��H�U�dH+%( u��� W�f � � �UH��AWE1�AVAUI��ATSH��(Lcw dH�%( H�E�1�H�GH�E�f. � M9�v.K� >L��H��I��I��Le�I�t$�|��x8t>L�{M9�wҸ����H�U�dH+%( u'H��([A\A]A^A_]�f. � I��� A�$���MV�ff. � f�� �UH��H��dH�%( H�E�H�G9w ~ Hc�H���0H�U�dH+%( u �� ���������U� @ � �UH��AWAVAUATSH��L�gdH�%( H�E�1���X;_ }NHc�I��I��I��H��I��f � ��I��A9] ~#I�|$L����t�A� A�$�f � �����H�U�dH+%( uH��[A\A]A^A_]��HU� � � �UH��H��dH�%( H�E�1������H�E�dH+%( u�����U� D UH� y1 H��AVI��AUI��ATSH��L�&H�_`dH�%( H�E�1��GtH�w`L��D�@H�i^| D�Gt� �01��Ǔ�I�U(I�N H���� L9#wSH�C H9�t � H�X�L9`�wfH�C H9�u�I�E0fHn�I�M0fH:"�AF H�M�e�W H�X�L9`�vnH�C(H9�u�I�E(fHn�H�HfH:"�AF I�M(�"f D H�PfHn�H�HfH:"�AF H� H�E�dH+%( uXH��[A\A]A^]� � H�fHn�H�JfH:"�AF H�� I�E(fHn�H�HfH:"�AF I�M(M�e��S� � � �UH�V H��SH��H��H�N dH�%( H�E�1�H�F(H�AH�H�G8H�O8L�FfHn�H�PfH:"�F �ot��� H�W8tM��u H�C H�E�dH+%( u H�]��� A�@H)G L���B�����R�UH��AWAVI��AUATSH��x�u�dH�%( H�E�1�H�G(H�E����! wO���� ���� H�O`H�w(H����H;u���U��� D� N�} E��� E1�� D �}��� H�W�E� �E�H� ��{ E�Nt� H��H� � I��H��p���H��[| �01��.��H��[| I�VH� �. � �01����I�F`M�fHDžh��� H��t H� H��h���M���� �}� � I�F(H�L�h�H�� H9E��� L�=�Y| �T � M;e �� L��L��A�VhA�Å�� L��L�����I�E H�K I��I�H�C H�� H9M��v H��A���t�M�f�}�I�FL��uI�FH�E�E1�A�FxH��Z| E�NtD�]�H� L� L��p���� �01����H��Z| I�H� �- � �01����D�]�H�E�dH+%( �� H��xD��[A\A]A^A_]� � H�E�A�vt1�H��� H��H��x����v�I�F(H�8L�h�H�_�H9E��� L�=�X| �`f D M;e �~ L��L��A�VhA�Å��� L��L��讪�I�E � I��H��x���I����H�C H�K H�� H9M�t1H��A���t����f��E�I�F����H�������� � I�F(H;E�tvL;�h���r I�F0H�� I�F`�}� �k����2i��a��� D �E� I�V�E��� �E� �f�H�F�H�H)�H��H�H�W�!��� � I�V�=��� � I�F` �H��X| � � H�=�+ D�]�H�貸�D�]���} �C���� O�f. � � �UH��H��dH�%( H�E�1��Gt��t H�E�dH+%( u"�1���� � H�E�dH+%( u�1���N� � � �UH��AWAVAUATSH��8dH�%( H�E�1�H�B�H����� I��I��I��I��M��H9�� A��$� I�\$8�� M���� I�D$8M��H9�� H�H�PfHn�H�X���H�QH� L�[H��L��L�+���L�s1�L�{H�U�dH+%( � H��8[A\A]A^A_]� @ H� qW| H�u�� 1�H� q* �3�Ȍ�3E�D$x1�I�$� I�\$8H� � 襌�A�D$|L�U�A��$� �*���I�D$I9D$ �� A�rL��L�U��h�L�U�H��I���� A�BID$ I�D$8H9������ I�L$XH���� IcT$pH��H�RH����A�D$pH�\=U ���I�D$X ���� @ H��V| L��H��� � L�U��01�蕧�L�U��� L��L�U��ow�L�U�A��$� �, M���� I�D$8H9��� H�H�PfHn�H�X���H�QH� L�SH��L��L�+�E����H���I�L$ M�L$L�]�H�� H�M�L9��F���� L�U�L�M��̚�L�M�L�U�H��H�M�L�]�I�D$X�c H��U| H��� A� � L�]��01�訦�I�D$HI�\$XI�T$HI�D$ L�]�fHn�H�XfH:"�I�\$HH��A�D$p �x���f�� L��L�U��?v�L�U�A��$� t`I�D$I9D$ sTA�rL��L�U��f�H��t>L�U�A�RI��IT$ ���H��T| L�ɿ H�� �01����f � ������f D I�L$XH��tfIcT$pH��H�RH����A�D$pH�\=U �g���I�D$X �Y���� L��L�U��ou�L�U�A��$� � ����'��� � I�\$ M�L$L�U�H�� L9��:���� L�M����L�M�L�U�H��I�D$X�� H��S| H�ٿ H�� A� L�U��01���I�D$HI�\$XI�T$HI�D$ L�U�fHn�H�XfH:"�I�\$HH��A�D$p �x��� � ���������I�A��$� �����A�BL��H)�I�\$ �U9�����A��$� ����A�CL��L�U�H)�I�L$ �#9�L�U����f. � � �UH��H��dH�%( H�E�1��Gt��t H�E�dH+%( u"�H�� �1����H�E�dH+%( u�1���H� � � �UH��(H��H��dH�%( H�E�H�H9�tH�@�H�U�dH+%( u ��f D 1����H� � � �UH��H��dH�%( H�E�1�H�G(H�whfHn�H�G8H��� fHn�H�GHfl�fHn�fl�W(fl�O8GHfo/� GH�E�dH+%( u���%H� D � �UH��AWAVAUATSH��(L�HdH�%( H�E�1�H�GHH�E�L9�� H�GXI��H��twH�H�PfHn���H�QH� ��� L�wX tC�Gp��t<��I�^(H�@H��M�lXf � H�;H��t�GI)D$ �:7�H��0L9�u�L���)7�M�|$HM�/L��L9}�tx � I�WfHn�fl�I�UL�*A��$� At,I�_(M�� f�H�;H��t�GI)D$ ��6�H��0I9�u�L��M���6�I�U L��L9m�t I��� @ H�E�dH+%( uH��([A\A]A^A_]��F�ff. � f�� �UH��AUATI��H��L�ohdH�%( H�E�1��%Q�I�|$L��1�H��I�$ IDŽ$� H)���� ���H�H�E�dH+%( uH��L��L��1�A\A]]�A��*F�f. � UH��AWAVAUATSH��HH�}�H��H�u�H�5�� H�U�dH�%( H�E�1�H�E� H�E� 腩�H���� I��L�m�H�]�L�5�" �\ � L�}�L��L���X�H��t,L��� �/�� 1�H���@��H�M�H�U�L�}���H�5b" L���W�H��uLL�� L��H���y��H���u�L���R�H�}���4�1�H�U�dH+%( uOH��H[A\A]A^A_]�f�� L��裙�1�� H��H��豍�H�M��H�E�H��H9�H�E�� 딃����D�ff. � f�� �UH��H��dH�%( H�E�1�H� � ��w ��H�@�{ H��H�U�dH+%( u���vD�f D � �UH��AUATSH��dH�%( H�E�1�H��t[L�oH��I��I�}�!�I��H��tH�@����H�xH�sL���)�H�E�dH+%( u5H��L��[A\A]]�f. � �� �6!�I��H��t�I�D$�������C�ff. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u��P3��C�ff. � � �UI��H��H��dH�%( H�E�1�H��t&�W� � ���A�H9�t �B��J���v�H�E�dH+%( u�L���� C�ff. � � �UH��ATH��dH�%( H�E�1�H��t)�WI��� f D �J�9�r���A�L$9�t ���u�H�E�dH+%( uoL�e��Å�u�A�D$��u&I�|$� �H�E�dH+%( uCL��L�e���=2�_�} ��u�H�L| � � H�=\ H�����1�} ��BB�f�� �UH��H��dH�%( H�E�1��G H�U�dH+%( u��� B�ff. � � �UH��H��dH�%( H�E�1��G H�E�dH+%( u����A�ff. � � �UH��H��dH�%( H�E��GH�U�dH+%( u���A�ff. � � �UH��H��dH�%( H�E��GH�U�dH+%( u���NA�ff. � � �UH��H��dH�%( H�E��H�U�dH+%( u���A�ff. � @ � �UH��AUATSH�� H� $ H�� H� $ H��H fo̥ dH�%( H�E�1��t H��HDž��� f�����)������H������ H�� ��1��K����� L�����H�����L���l���� H�����H��@���Q��x}H��H��H9����tH������C HDž��� H�CH��L�����d��L�� L� A��� � 1��1��L��H�S H�sH�{���A��� � A�����H������n/�H�E�dH+%( u H��H! D��[A\A]]�f D A�����~?�ff. � � �UH��ATSH�� dH�%( H�E�1���tvfnω�� � fp��f�E�蟆�I��H��tO�~E��@ H�ljXf� �lj�A�D$ L���>5��t)H�E�dH+%( u$H�� L��[A\]�f D E1��� L���(j����>�� �UH��H��dH�%( H�E�1��G H�U�dH+%( u���>�ff. � � �UH��ATSH��dH�%( H�E�1�H���� H��� � 跅�I��H���� �@ H��范�H��A�$��e�H��A�D$��_�H��A�D$��Q�H��A�D$ �%�H�{��A�D$ H��t�� �I�D$H��tH�E�dH+%( u H��L��[A\]�L����(�f D E1����=�f D � �UH��AVAUATSH�� H� $ H�� dH�%( H�E�1�H��t H��� I��H��H�H��t �Q�u'H�E�dH+%( �� H�� [A\A]A^]� @ fo � �t L����f����)����т�I��H��t�L��1�1�荹�A�ƅ�xnI�|$1�1��x��fAn�f:"�A��fօ����x.� ���R]�xC�~���L�kf��J���f � L���H,�D���4��,��� L���0,�� ���L���#,�D����3�D����3�����I<�f � � �UH��SH��dH�%( H�E�1�H��tTH���?���tJ�{�tDH�{ t=� �\�H�{H��t蠳�uLH�{�S�;��x �h3�������{��yH�E�dH+%( u_H�]���f D �;3��C������f��~�} ��u�H�7E| A�J H� � H��� �U�} � H�81��b6��q����X;� � � �UH��AUATL�m�I��H��L��H�� dH�%( H�E�1��o�L��1��\�L��I���ʩ�H�E�dH+%( u H�� L��A\A]]���:�f � � �UH��AVAUL�u�I��ATL��I��H��H��(dH�%( H�E�1���L��L��诜�L��A���T��H�E�dH+%( uH��(D��A\A]A^]��q:�� �UH� � H��H�� dH�%( H�E�1�H�U�H�u��E� H�}��E� �E� � ��E��H�U�dH+%( u���:�f. � @ � �UH�=�} H��H��dH�%( H�E�1��I� � H�� H��} �,��H���} H�E�dH+%( u���9�ff. � @ UH��AWAVAUATSH��8dH�%( H�Eȋ��t+H�E�dH+%( �� H��8[A\A]A^A_]�f � H��H�56���H�= �} ��7�H�=3�} � S���t7H�E�dH+%( �F H��8H�= �} [A\A]A^A_]��a�f. � Lc%)�} H��} H��E1�D�e�H�E� M9�v5H�E�K�,H��H��L�<�H�U�M�7I�v�y}�H�U���xtL�jM9�w��S��I��� M��t@A��f D �J�9�r���A�9�tv���u�L�����H���} H�E����} �E��E�L+}�I���X�A9�}+A��H�M�Ic�A��H��E)�H�tH�<J�� �E%� ?�} ����f. � ��u�L���'�H��} H�E���} �E���7�f � UH��AWAVE1�AUATI��H�=��} SH��8dH�%( H�E�1��~Q�Lc-Ǘ} H���} D�m�H�E� � M9�v3H�E�K�\5 L��H��L�<�I�w� |��� �� L�sM9�w͋E�9s�} �� L���1B�H�xH���Ņ�I��H���� � H�xH�SL�����D�-,�} E��A���� D�m�1�f � D��H�E�L��M�)�D�U��D�4 Ic�H��H�xH�E��s{�M����� E�V�A9��� D�u�� D I������ � M���/���A��f����A�9�t �B��J���v�H�=A�} �,_�A�� � ���A�9�t �B��J���v�H�E�dH+%( �� H��8L��[A\A]A^A_]� D�U�A�ND9�����Hc]�I��D��D)�Hc�H��H�}�H�� H�4H�|��"�H��} ��} L�<��R���f. � ��H�}�� ��Hc��jT�H�E�H��t���} H���} �5���H�=W�} E1��?^��2���1�Ic��u����+5�ff. � � �UH��AWAVAUA��ATI���0 SH��H��(dH�%( H�E�1��9�H�E�H���� D�h H�5���E1�H�=��} H�X�~3�H�=ǔ} �B �H��} Lc-�} H�E�M9�v+H�E�K�\5 L��H��L�<�I�w�_y�xStYL�sM9�w�H�=y�} �n�L�����H�U�H�H��tmH�E�dH+%( upH�E�H��([A\A]A^A_]�f D I��� M��t�A��f D ���A�79�t ���A��q���v�H�=�} �,n�H�E�L�8�H���#�H�E� ���3�ff. � �� �UH��AWAVE1�AUI��H�5����ATSH��HH�}�H�U��M�dH�%( H�E�H�H�=l�} H�E��32�H�=|�} � �H���} Hc ��} H�E� D L9�v.H�E�J�3L��H��L�<�I��I�w� x�xYtgM�t$L9�w�H�=&�} �Qm�L���Y���I��H��uu�� @ H�U�dH+%( �� H��H[A\A]A^A_]�f D L���x��� � M��t�A��f D ���A�79�t �B��r���v�H�=��} ��l�H�E�H��t0�� � �r�9�rH�M�����19�t;���u�H�}�����H�M�H�E�H�A1��}� L�9�@����A �7��� � ��u�H�}���!����2� @ � �UH��ATI��H��H�?dH�%( H�E�1�H��t%�� @ �J�9�r����9�t/���u��3���H�E�dH+%( u L��L�e���g!� � ��u��W!����1�� �UH��H��dH�%( H�E�H�H��H�U�dH+%( u���Z1�f. � � �UH��H��dH�%( H�E�1�� H�E�dH+%( u�1���1� � � �UH��H��dH�%( H�E�1�H�=F�} H�E�dH+%( u����0� � � �UI��H��H��dH�%( H�E�1�H��t&�W � � ���A�H 9�t �B��J���v�H�E�dH+%( u�L����n0�ff. � � �UH��AUL�o8ATSH��L��H��(H��dH�%( H�E�1���L�#1�L��I9�LD��Yj�H�E�dH+%( uH��L��[A\A]]��/� � � �UH��AWL�8AVI��AUI��ATSH��L��H��(dH�%( H�E�1��I�L�c(H�K(L��� H�M�L9�LD���H��tgH�S(H�M�fHn�H�BfH:"� H�C(M��t>M��t9H� E1�L�hL���WX�H�E�dH+%( u%H��(D��[A\A]A^A_]�f D E1���A����� /�ff. � � �UH��pH��H��H�dH�%( H�E�1�H�B�H9�� HD�H�U�dH+%( u����.� � � �UH�wpH��H��H�WpdH�%( H�E�1�H9�tXH�B�E1�� � H�PH�J�H9�t#I��H�Ȁx t�H�U�dH+%( u$��f D M��t�H�x uw 9wID���1����7.� � � �UH��AWL��� AVI��AUI��ATA��SH��L��E��H��dH�%( H�E�1���G�H��腩�{! uOD��H��L��L���^�A�ą�u�C!E1�L���V�H�E�dH+%( uZH��D��[A\A]A^A_]� � D��L��L����M�H��t&H�SpH�spH�HfHn�H�JfH:"�@H�Kp�A����J-�f. � � �U� �@ �@ L�� H��AUATL�m�I��H��hdH�%( H�E�1��G H�E� PD�O1�L���:��XH�u�ZL��H�U��HS�u<H�U�H�E�1�L���D� H�u�1���a�H�U�dH+%( uH�e�A\A]]�f D ��������,�ff. � �� �UH��AUL��� ATI��L��H��dH�%( H�E�1����L�����I��H��t H���`�I��L���lf�H�E�dH+%( u H��L��A\A]]�� ,�ff. � � �UH��AUATSH��D�g$dH�%( H�E�1�E��t'H�E�dH+%( u\H��D��[A\A]]�f. � L��� H��L���.�H���6��H��H��t�I`�H��H��t �6�C$A��L���e���g+� � � �UH��AUI��ATI��SH��dH�%( H�E�1��u)�A�L$ � L��I��H�� 1��&�I�<$L��Hc��(��H�H�U�dH+%( u H��[A\A]]���*�f D � �UH��H��dH�%( H�E�1�H�E�dH+%( u H�?��ݑ��*� � � �UH��AVAUA��ATI��SH��H�� dH�%( H�E�1��~! t(H��I���(�H��H��� 1�L��L���[_�u-�C A�D$�CA9D$tuH�3I�<$�i ��� 1�E��u*H�U�dH+%( �� H�e�[A\A]A^]�f. � H�E�dH+%( �� H�3I�<$H�e�[A\A]A^]�I� D H��6| f�1�)E��: t�I�<$H�U�H�5K���H�}��2e�E��p���f. � �C H��D�K� A�L$E�D$ H�O� PH�0| �01��.��X1�Z�+������!����6)�f D � �UH��AWAVL�}�I��AUI��ATI��SH�]�H��dH�%( H�E�1��E��3L��L��L���3h�I�|$ u H��L9�u�H�E�dH+%( uH��[A\A]A^A_]��(�ff. � @ � �UH��H��D�FdH�%( H�E�1�D;F tCA���t%H�E�dH+%( uF�D��D����;�f. � H�E�dH+%( u!�1�� D H�E�dH+%( u �H������(�ff. � � �UH��AWI��AVAUI��ATI��SL��H��hH��p���D��x���dH�%( H�E�H��p H���� 1�I9�L�u�@��L������|����&]�L��L��L����|�����:�H���� H�}�L� M���� A��$ ��� �T��� H�E��x4 t[H��tA��� �����L����L��L��L��Lc�x���H��p����Z �H�U�dH+%( uJH��h[A\A]A^A_]� @ L`L+ � � H����^�I��p ���� @ L���������&�ff. � �� �UH��AWAVAUATSH��H��� dH�%( H�E�1�H���� L�#I��M�4$I9�t2 D I�|$�>��I�$I�D$L��M��H�BH���M�6L9�u�H�{L�{L�'L9�t# H�GM��I�D$L� ���L��M�$$M9�u�� E1�t, D��A��H��H�PH��� H�|�踢�D9�� w�H��� �3�I��� �w�IDž� H�E�dH+%( uH��[A\A]A^A_]��%�f � � �UH��AWAVAUATI��SH��dH�%( H�E�1��|�I�<$H��t ��I�$ M�l$8M�t$(L���,?�I�|$(H� H��L9�u�7f. � H��H�WfHn�fl�H�SH��r�H�H��H��L9�u�L��M��$� I�\$p��M�L����>�I�D$pH�H�x�L�z�H9�u �; � I��H�OfHn�fl�H�JH�G�x�I�WI�GL��H�J�H9�u�L���lM�I��$� �o�I��$� IDŽ$� �/�L���^�L���V�L���nn�H��} H��t I��$� ��H�E�dH+%( uH��L��[A\A]A^A_]����#�ff. � � �Ufn�f:"�H��AWAVfI~�AUA��� ATS��H��8dH�%( H�E�1��� �I��H���� L�pH�߄ M�t$pL�}�fIn�I�|$8A�D$����I�D$I�D$(AƄ$� fHn�fl�AD$(��AD$p�h�I��$� �h� L��1�� A�ٹ L�� �Z��1�1�L���^C�H��tyI�T$pH�HD��fHn�H�JfI:"�@I�L$pA�D$ ��^�IDŽ$� I��$� ADŽ$� H�E�dH+%( u$H��8L��[A\A]A^A_]� D L��E1��j����n"�ff. � � �UH��H��dH�%( H�E�1�H��t!�W � �J�9�r����O 9�t ���u�H�E�dH+%( u!��f D ��u�H�E�dH+%( u��i���!�f. � � �UH��ATSH��H��H���sdH�%( H�E�1�9s t4���t/���j�I��H��tH�8�2�L��H��=W�H�� � �E�H�H���H�U�dH+%( u H��[A\]��U!� D � �UH��H��dH�%( H�U�1�H�U�dH+%( u�H���� !�ff. � �� �UH��H��dH�%( H�E�1�H9���H�U�dH+%( u���� �f � � �UH��AVL��� AUL�-����ATL�%]���SH��H��dH�%( H�E�1�f D H��1�L��L����L�H�{8H��x��e�H�C� L9�u�H�E�dH+%( u H��[A\A]A^]��E � D � �UH��AUL��� ATE1�SH�_8H��dH�%( H�E�1�f�H��� �H�{��OH�H��H��xI��0Z�L9�u�H�E�dH+%( uH��L��[A\A]]��� �f � � �UH��AWAVA��A��AUI��ATA��SL��H��L)�H��H��dH�%( H�E�1�L�| 8L�L��� �H�{pH��t D;g �� H�E� H�U�Ic�H���7[��� L���wY�L�e�M��t8L���&9�L��H��L)�I�\� H�{p�T�L����L��H�Cp�G�L�e�H�E�dH+%( uAH��L��[A\A]A^A_]� D 軚�H�E�H��u��g��� D H�}�蟚�H�E��g���� �� �UH��AWAVA��AUA��A��ATI��SL��H��L)�H��(�u�H��H�M�L�| 8L��dH�%( H�E�1�� H�E� �B8�}�D�����H�E�H��tbL�Ic�H��E1�H��E1�1�H�u��s�H�}���ui���H�E�H��H�E�� H��t%L��H��L)�M�$�I�|$p�S�H����I�D$pL����F�H�E�H�U�dH+%( uVH��([A\A]A^A_]�f��KS�H�u�H�U�H��H�E� �sY�uH�]��f � H�}��W��H�E�H���e����V �f D � �UH��AWAVL�w8AUATL�e�SH��(dH�%( H�E�1�H��� H�E�f � L��E1�I�^��7�I�~8�R�1����I�~� I�F8tEf D I�F�N�<�M��t( L��1�H��L��H�0M��}�H�}��`R�M��u�I��M9n�w�L��I��x�E�L9u��{���H�E�dH+%( uH��([A\A]A^A_]��h � � � �UH��ATSH��L��� H��dH�%( H�E�1���|� H���I�H�{8H��x�;��I9�u�H�E�dH+%( u H��[A\]���f � � �UH��AVAUI��ATI��SH��dH�%( H�E؋F ��H��H��H)�H��L�t 8I�L���5�I�|$pH��tL9�tGIcu 1�H�M�L���U|�H�}��,Q�L���tD�H�E�dH+%( u(H��[A\A]A^]� � �P�1��4��I�D$p��8� � � �UH��AWAVAUL�o8ATI��SH��H��(dH�%( H�E�1�H��� H�E�L����I�E�H�E� H��tpI�U�H�M�L�<�M��u�O M�M��t?I�H��A��A�ƅ�t�L����T�H�E�dH+%( uDH��(D��[A\A]A^A_]� D I�E�H�E�H�M�H9�r�L��I��x�T�L9m��a���E1���N�f. � @ � �UH��H��dH�%( H�E�1��.��H�U�dH+%( u������ D U� H��AWAVAUATSH��� �� ���1�dH�%( H�E�1�HDž��� ���H�� ���I��H���� H�=� �9�I��H���k H�� ���H��{ � L������H�H��(���H�����f. � L���x9�H���� L�`H������ L���a�I��H��(����8 u�M��L��� L��1�� � � �U��D�� ���A���t H��0���L���z�u�D9�L����x���E��L�� L��1�� � � ���H�����1�L��H�b������������� H�� ���G9� ��9�~�������H���� H�� ���Lc����E1�f � H������ 1�J�<�H���`�H�� ����wD�I���]��M9�u�I��E1��H�����L�I���m��M9�u�H�������H�� ��������L��H��7�H���|��� L���4�L�� ���H�E�dH+%( �� H��� L��[A\A]A^A_]ÐH�� | D�� H��� �01��Qr�� ���D�����1� H�����H�<�H�����A9��H�������H�� �������b���H�� �������`����� @ Uf�H��AWAVH������AUATSH��h dH�%( H�E�1�)�����HDž���� HDž���� ƅ�����+�H��p���H���� L�pM���� H������1�E1�H������H������H������H������H��x��� D I�~H������� �_�I������������ H������� ��t<,�k A�����ubL���jl�I��H��u�H��p����&I�H������H��p���H��t� H�E�dH+%( �+ H��p���H��h [A\A]A^A_]ÐL������H� � � 1�� L�����H��x���L��1�H�K������A�Ņ��� A�H������D�����H��tvH������A�E1� � H������� 1�J�< H���]�H�������ރ����b��H������L�I�����A9�u�H������H������D�x������1� @ H������H�<�H���D��A9��H�������� H�������$�������f. � � �UA��H� � � � H��AVAUE1�ATL�����SL��H�� dH�%( H�E�1�HDž��� 躌�H�����1�L��H������r��� ��1�A���n��Mc�I��H��t?1ېH������ 1�H�<�H���\��L��H�����%��I9�u�E�uA�E I��1�f D H�����H�H���%��I9�u�H������d�H�E�dH+%( uH�� L��[A\A]A^]��}�ff. � f�� �U� H��AUA��1�ATH��dH�%( H�E�1���I��H��tH��D��1��m��H�ֳ I�$H�E�dH+%( u H��L��A\A]]���� �UH��H��dH�%( H�E�1�H�E�dH+%( u ɿ�����������f D � �UH��H��dH�%( H�E�1�H�E�dH+%( u������ff. � � �UH��H��dH�%( H�E�1����u@���u#���t H�E�dH+%( u<ɉ���� � H�E�dH+%( u ɉ��1w�H�E�dH+%( u��� ���f D � �Uf�H��AWAVAUATSH��HdH�%( H�E�1�)E�H�E� �E�H��� H�u��&�H�E�H���� L�pE1�H�]�M���� D I�~� H���?Z����A�Ń���� H�U����t ��,�� =���t3H�}�E�|$D��葿�H��H��tqD��D��H�E�E���g��H�E�D�xL���gg�I��H���{���H�}��"D�H�E�H�E�H��t� H�E�dH+%( u3H�E�H��H[A\A]A^A_]� D H�}��/��� D ���H�E���� � � �UH��H��dH�%( H�E�1�H��u0H��u���uV��u:H�E�dH+%( uZ�H���j�f. � H�E�dH+%( u8��+��� H�E�dH+%( u ���T� H�E�dH+%( uɉ������ @ � �UL��= H��� H��AWAVL�5�I AUI��� ATSH��H���OL��dH�%( H�E�1���MN�� �Lc�C��~V1�H��E1��S��L��L�5� A��� @ D��H���5��H� � A��L�� L��1��Y �A��H�I�D9{�H�H � L��1��4 �H�L�H�U�dH+%( uH��[A\A]A^A_]�� �ff. � �� �UH��AWAVAUATSH��(dH�%( H�E�1��G���� I��L�}�L�5g� 1��J � H�}��o��H��| D��H�� 1��01��si�H�E�H��H��H��I�DA9]�� ��L���+��H�E� A�ă��tc��E��L�� H��L��1��V��t�H�}�H�U�H�u�����h���H�U�H�E�� H�}��['�H�}�����j��� D H�=�t �����X��� � H�E�dH+%( uH��([A\A]A^A_]�� �ff. � f�� �UH��AVAUI��ATSH���w1�dH�%( H�E�1��ѻ�I��H��tiI�EE1�A�FH��tRf � D��D��L��A��H�[H��A�T�聆�H�[� I�|� ����I��H�؉�H��M�DI9]w�A� H�E�dH+%( uH��L��[A\A]A^]��� �ff. � �� �UH��H���WdH�%( H�E�1���~.��H�GH��H�T � @ H��H9�t90u� � @ 1�H�U�dH+%( u���x � � � �UH��AVAUATSH��dH�%( H�E�1���I�9G~hHc�I��A��H��H��H�| ���A�D$D�p�E9�} D)�I�t I�< �P�H��H���O��E�t$1�H�U�dH+%( uH��[A\A]A^]ø������ �UH��H�3 � H��H��dH�%( H�E�1�H�K| H�81��� �o7�ff. � @ � �UH��H��dH�%( H�E�1�H��t?H�G�G � H�G�@ H�GH�V(�G( H�G�G8 H��t H�NH;<�tH�E�dH+%( u"�ËW H�F@H��� �V4H�H�V� �F0���� �ff. � � �UH��H��dH�%( H�E�H�H�U�dH+%( u��� �ff. � � �UH��H��dH�%( H�E�H�G(H��t&H�WH��H��t�@,H�U�dH+%( u �� D 1����O �ff. � @ � �UH��H��dH�%( H�E�H�G(H��t&H�WH��H��t�@0H�U�dH+%( u �� D 1����� �ff. � @ � �UH��H��dH�%( H�E�H�GH�U�dH+%( u��� �ff. � f�� �UH��H��dH�%( H�E�H�GH�U�dH+%( u���m �ff. � f�� �UH��H��dH�%( H�E��G8H�U�dH+%( u���. �ff. � � �UH��H��dH�%( H�E�H��� H�U�dH+%( u�����f. � � �UH��H��dH�%( H�E�1�H�>H�E�dH+%( u����ff. � �� �UH��H��dH�%( H�E�H�F(H��t!H�VH��H��t�x,H�E�dH+%( u��H�=ε ����L�ff. � �� �UH��H��dH�%( H�E�H�F(H��t!H�VH��H��t�x0H�E�dH+%( u��H�=�� �!������ff. � �� �UH��H��dH�%( H�E�1�H�~H�E�dH+%( u����ff. � � �UH��H��dH�%( H�E�1�H�~H�E�dH+%( u���k�ff. � � �UH��H��dH�%( H�E��G|H�U�dH+%( u���.�ff. � � �UH��H��dH�%( H�E�1��~|H�E�dH+%( u�����ff. � �� �UH��H��dH�%( H�E�H��� H�U�dH+%( u����f. � UH��AWAVAUA��ATI��SH��(H�}�H��dH�%( H�E�1��>^�L��I���S�H����d�D��1�H��� I���F�A���u.I�� H�U�dH+%( �| H��([A\A]A^A_]� @ H�E�H�}�I��D��H��� � H�E� L�p1��M�� � � L��L�m��T-�L����j|�1�L��L��)É��I�����f�� �UH��H��dH�%( H�E�1�H��� H�E�dH+%( u���h� � � �UH��H��dH�%( H�E�H��� H�U�dH+%( u���*�f. � � �UH��H��dH�%( H�E�1�H��� H�E�dH+%( u����� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u��pS���ff. � � �UH��AWAVI��AUI���@ ATS��H��H��dH�%( H�E�1���H���� �X�{L��I��Hc��z�I�D$H���� A�D$ �b�L��L��D�8H���] �I�F(M�,$A�D$4 H��t I�VL;$�t H� � I�D$,1�M��tL����x���T�����A�D$$D�;H�E�dH+%( u H��L��[A\A]A^A_]�H�=k� ������f � � �UH��SH��dH�%( H�E�1�H���� H��1��� ��H�H���� H�xH� f�Hǀ� H��H)���� 1����H�H�H�@( H�@@ H�@H H�@T H�@` Hǀ� ǀ� @�� @1�H�U�dH+%( u3H�]��� �3a�� � ��f D �a�� � ���f � � �UH��AUATL�� ���I��SH��L��H��� dH�%( H�E�1��hg�H���� L��� �b�H�H���� H�xH� Hǀ� H��H)���� 1����H�L��H�3�g�H�f�H�@( H�@@ H�@H H�@T H�@` Hǀ� ǀ� @�� @1�H�U�dH+%( u>H��� [A\A]]�f D ��_�� � ��f D ��_�� � ��I�f � � �UH��H��dH�%( H�E�1�H�E�dH+%( u����� �ff. � UH��ATSH��H��H�(dH�%( H�E�1�H��tjH�C H�P�H9Ss H�E�dH+%( u{H��[A\]� @ L�`H��J�4� �,k�H�C(H��tVH�S f�H�� @@ @0L�c �f�H� ��H�C(H��t for� H� C�v����= �H�=.� �a�� �UH��AWAVAUI��ATI��SH��dH�%( H�E�H�F(H���� H�VH� �H���� �e^�L��H��D�8I����I�D$(L�+�C4 H��t I�T$H9 �t H�֟ H�S,1�M��tL���{t����O�1҅�I�D$(�S$I�T$E�>H�ЋB A�D$4H�BH�I�D$@I��$� I�T$� A�D$0H�E�dH+%( uXH��[A\A]A^A_]�f�L���(���I�T$I�D$(� @ I�|$H� �L���Xe�H�I�D$(H����~�I�T$H� ������� @ � �UH��AUI��ATSH��H��H�~(dH�%( H�E�1�H���� H�F H�VH�H�H9��� H��H�L9�tZH��t'H�C@�S0�H�SH�C(H�K@H��H�H�J�K4�J L�(A�E I�U �C4I�EH�SH�C@H��� � �CP �C0H�E�dH+%( �� H��[A\A]]� @ L�`H��J�4� �h�H�C(H���| H�S f�H�� @@ @0H�{(L�c H��uFM��t�H�CH���U��� D � ���H�C(H��t*H� fo�� H�{(CH��t�H�S����s��H�=d� �� � � �UH��AVAUATSH��dH�%( H�E�1�H���� �|7� I��H���� �|7� u|H�ֿ@ I���<��I��H��tn��L�hL��H��fn�L�hH� fp��H�@ �@( H�@4 f�@� �H�E�dH+%( uH��L��[A\A]A^]� E1�����H�=�� ��f. � � �UH��AVI��AUD�nATMc�I��SL���H��H��dH�%( H�E�1��t��H���o H�Dž��� I�t$H���C���H)�H���& ��� ���/ ��1���H��f � �AoH��H9�u�ڃ���9��� ��)эq���vI�4H�4�ʃ��9�tvHc�A� � �P9�~dHc�A� � �P9�~RHc�A� � �P9�~@Hc�A� � �P9�~.Hc�A� � �P9�~ Hc҃�A� � 9�~ H�A��Hc�L��L���D � ���H��tb�@ H�U�dH+%( uGH��[A\A]A^]�f. � ��1� @ A��H��H9�u��1�1�� ���H�=%� �����H�={� ���ff. � @ � �UH��AUI��ATI��H��dH�%( H�E�1���H�U�dH+%( uH��L��L���A\A]]�r��L��ff. � �� �UH��AUATSH��dH�%( H�E�1�H���� I��H�~(H��H��� H�V H�NH�r�H�� H9��� H�H�8 t8H�C@�S0�H�K(H�SH�{@H��H�0H�~�{4�~ H��t H�BH�CH��L� A�D$ I�$�C4I�D$H�SH�C@H��� � �CP �C0H�E�dH+%( �� H��[A\A]]� � L�jH��J�4� ��c�H�C(H��trH�S f�H�� @@ @0H�CL�k H��H�{(H���Y�������f. � � ���H�C(H��t fo�� H� 1�C���H�=�� ��� D � �UH��H��dH�%( H�E�1�H�E�dH+%( u��@���{��ff. � � �UH��ATH��(dH�%( H�E�1�H��tfH�F(I��H��t H�VH��H;8t%A�D$ ��u,H�E�dH+%( uJL��L�e���`D�H� A�D$ ��t�I�|$H�u��BD�H�u�� @ H�E�dH+%( uL�e������ff. � � �UH��SH��dH�%( H�E�H�G(H��tlH�WH��H�<�H��t\H�����H�S(H�CH�� H��tH��H�CH��t2H��H��t)�P �S4H�PH� H�S@H��� H�C��CP �C0H�E�dH+%( uH�]������ � � �UH��ATI��H��H�(dH�%( H�E�1�H��u:� f�L��L���E��I�T$I�D$(L��H�� �{"�I�|$(H���� I�D$L��M��u�L����B�I�|$`L��I�D$( ��B�I��$� L��I�D$` �B�f�L��L��I�D$( I�D$@ I�D$H I�D$T I�D$` IDŽ$� ADŽ$� AD$A�$� AD$�OB�H�E�dH+%( uL�e�1��� � 1��:������ @ � �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ ���f. � � �UfHn�fH:"�H��AWAVAUATI��SH��xD�JHdH�%( H�E�1��� E���� H��� �BH �� E�D$LE��u A�D$L I�|$ �� I�|$ �� I�D$(H���� I�T$H��H���� �P A�T$4H�PH� I�T$@I��$� I�D$�A�D$0L���h(�D�x(H�E�A�� �� A�� �� E���� M�\$@A�T$0D�}�L� L�-�� H� � M��L�5� M��A�A�WLM��L� � I��� L�U�L�@M��� M��M�HcʉU�I�rA�If D A�?H�� �<:�H�E�DE D9E�t0f � A� K��f��7~A�<>Hc�A�I�H�fA;TE u�H�=�� I��$� I��I��H� GH�vA�I�N��M�f= u��U�I�B�I��I��$� H�K�" � IcM��$� I��I��H��H�CA��$� ��tك�Hc��S9�~�H�5L L��M��$� �FH�u�H)�I��$� A�T$8A�A�T$0A� M�|$@��atHc�H�5�� �<����� L�}�L����e��+ H�5&� ��Hc�H�>��A�D$L I�T$�@( I�D$(H���@0 H�E�dH+%( �h+ H��xD��[A\A]A^A_]�H� | I�|$ H� I�D$�\���H���{ H� I�D$I�D$(H���M���L���@�I�T$I�D$(� @ I�|$H� �L���pX�I�T$H�I�D$(H���!���A�D$L �;���A�T$8������I��$� �r�H�QH�� H���9 uI�|$I�L$(H� ��A,�A0 H��H9�u����H�ֿ ����I��$� H���W���H�=� �� � D�}�����I��$� I�t$M��I�ʋB�B I�D$(H�4�F0�BAD$8�F0A�T$0����I��$� I�L$�B�B I�D$(H� ȋA0�BAD$8�A0H�E�dH+%( ��) � H�}�H��xL��[A\A]A^A_]�8�I��$� I�L$�B�B I�D$(H� ȋA0�BAD$8�A0H�E�dH+%( �q) � �I��$� I�L$L��L�u��B�B I�D$(H� ȋA0�BAD$8�A0A�D$L �%H�L��H���:��H��I��� ��I�T$L��H�I�D$(H� ��F��A�T$8L�]�)C0��~)I��$� ��H�AH��H���9 u�k,H��H9�u�A�D$0A� A�M�t$@M��$� A�D$8 A�A�D$0A� M�t$@� ���I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�IG�H� ����I��$� I�t$M��I��$� �B�B I�D$(H�4�F0�BAD$8�F0A�D$0D��I�T$I�D$(H�4�L�^M�SL9�sbHcFI�TA�D$4��H�L�I9�s(�p�H��H��@�2M�WI�w(J�4�L�^L9�w�M�SH)�Hc�H�HNjFA�G4�F L9���' D�A�L�Q�A�� uI�WI�G(H�Ѓh,I��� �Q�M�W@A�W0A�GL ����A�D$L A�T$0M��I�����I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0��E�H� �n���I��$� I�L$L��B�B I�D$(H� ȋA0�BAD$8�A0�E�L��H�����8'I��H����& ���A� H�����I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�LE�H� ����I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�E�H� ���I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0��D�H� �C���I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�D�H� ���I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�<D�H� ���I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�C�H� �w���I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�C�H� �3���I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�pC�H� ���I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�,C�H� ���I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0��B�H� �g���I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�B�H� �#���I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�`B�H� ����A�D$0H�]�A� L�]�A�H�CI�D$@A�D$8 I��$� �SA�T$0�C I��$� I�D$@I�L$�B�B I�D$(H� ȋA0�BAD$8�A0�m���A�D$0H�]�A� L�]�A�H�CI�D$@A�D$8 I��$� �SA�T$0�C I��$� I�D$@I�L$�B�B I�D$(H� ȋA0�BAD$8�A0���I��$� I�L$L��B�B I�D$(H� ȋA0�BAD$8�A0�>A�L��H���S��8'I��H���e" �/��A� H����I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0��@�L��H������H�x����H��H���I��$� I�L$L��B�B I�D$(H� ȋA0�BAD$8�A0H�E��x8E��@�L��A��H��A�� ���8'I��H���" �f��H�����I��$� I�L$A�/ �B�B I�D$(H� ȋA0�BAD$8�A0A�D$L ���I��$� I�L$A�, �B�B I�D$(H� ȋA0�BAD$8�A0�f���I��$� I�L$L��B�B I�D$(H� ȋA0�BAD$8�A0�?�L��H�����8'I��H��� ! ���A� H�����I��$� I�L$L��B�B I�D$(H� ȋA0�BAD$8�A0H�E��x8E��??�L��A��H��A�� �I��8'I��H���| �%��H���I��$� I�L$L��B�B I�D$(H� ȋA0�BAD$8�A0��>�L��H������8'I��H���_ ����A� H��9�I��$� I�L$L��B�B I�D$(H� ȋA0�BAD$8�A0H�E��x8E��q>�L��A��H��A�� �{��8'I��H���,* �W��H����I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�>�L��H��� ��H�����H�C H��o�I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�=�� �,�I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�i=�� ���I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�&=�� ��I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0��<�� �c�H�u�H��I+�$� ����x���A�D$0�I�D$M�T$(I�J8���[ IcL$4H�zM��$� M�|$@H�4L�E�I9��S H�LI9��� �R4L��L)ƅ��� H���o A�D$P L��� ��L� �� ���* A�D$LI��$� L� � �P�I�L$@��� ����b�L�I��$� I�L$L��B�B I�D$(H� ȋA0�BAD$8�A0��;�L��H������8'I��H���� ���A� H��.�I��$� I�L$A� �B�B I�D$(H� ȋA0�BAD$8�A0A�D$L ���I��$� I�L$A�/ �B�B I�D$(H� ȋA0�BAD$8�A0A�D$L ��I��$� I�L$L��B�B I�D$(H� ȋA0�BAD$8�A0�:�L��H��� ��8'I��H����& ����A� H��S�I��$� I�L$L��B�B I�D$(H� ȋA0�BAD$8�A0�:�L��H�����8'I��H���� ���A� H����I��$� I�L$L��E1��B�B I�D$(H� ȋA0�BAD$8�A0�4:�L��H��x����E��1��E� H��f�u�H��p����\��1�1�1�E1�E1�E1�E1�H��H��h���� � �E� �E� �E� �E� �j L�e�1�A��H��p���� ��`�����D��1wL�5�� ��Ic �L�>��A� ��M��L�U�L�e�A�GL L��L�U��p9�L�����I�WH��I�G(H�4�H�u����H�u�A�W8L� � L�U�)F0��~(I��� ��H�AH��H���9 u�n,H��H9�u�A�G0A�M��M�g@M��� A�G8 A�$A�G0A�$ A�W0M�g@��I��$� I�L$A�= �B�B I�D$(H� ȋA0�BAD$8�A0�*�I��$� I�L$A�} �B�B I�D$(H� ȋA0�BAD$8�A0��I��$� I�L$A�{ �B�B I�D$(H� ȋA0�BAD$8�A0A�D$L ��I��$� I�L$M��Ict$8I��$� �P�P I�T$(H� ʋQ0�P�Q0I�L$� �I�M�T$@A�T$0L� �� ��I��$� I�L$A�: �B�B I�D$(H� ȋA0�BAD$8�A0�%�I��$� I�L$A�, �B�B I�D$(H� ȋA0�BAD$8�A0A�D$L ���I��$� I�L$L��B�B I�D$(H� ȋA0�BAD$8�A0�*7�L��H���?��8'I��H���C ���A� H���I��$� I�L$L��B�B I�D$(H� ȋA0�BAD$8�A0��6�L��H������8'I��H���� 輿�A� H��)�I��$� I�L$L��B�B I�D$(H� ȋA0�BAD$8�A0�l6�L��H�����8'I��H���C �]��A� H����I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�6�H� ��I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0��5�H� �B�I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�5�H� ��I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�;5�H� ��I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�4�H� �v�I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�4�H� �2�I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�o4�H� ���I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�+4�H� ��I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0��3�H� �f�I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�3�H� �"�I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�_3�H� ���I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�3�� ��I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0��2�� �X�I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�2�� ��I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�R2�� ���I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�2�L��H���$��H��� ��H�C H��w�I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�1�L��H������H��豺�H�C H�� �I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�Y1�L��H���n��H���V��H�C H���I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�0�L��H�����H����H�C H��f�I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�0�L��H�����H��蠹�H�C H�� �I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�H0�L��H���]��H���E��H�C H���I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0��/�� �m�I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�/�� �*�I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�g/�� ���I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�$/�� ��I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0��.�� �a�I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�.�� � �I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�[.�� ���I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�.�� ��I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0��-�� �U�I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�-�� ��I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�O-�� ���I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0� -�� ��I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0��,�� �I�I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�,�� ��I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�C,�L��H���X��H���@��H�C H���H�]�L�]�A�D$0H�SI��A�I�C�H9�r �8 uI�t$I�L$(H� �i,H��I9�u�I�T$@A�/ A�D$8 M��$� A�FA�D$0A�F I�L$I�T$@I��$� �B�B I�D$(H� ȋA0�BAD$8�A0A�D$L ��I��$� I�L$A�, �B�B I�D$(H� ȋA0�BAD$8�A0���M��L�U�L�e�I��� I�OL��L�U��B�B I�G(H� ȋA0�BAG8�A0A�GL �*�L�����I�WH��I�G(H�4�H�u��-��H�u�L�U�L� �� )F0A�G8�����I��� �P�H�AH��H���9 u�n,H��H9�u���I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�Z*�L��H���o��H���W��H�C H�����I��$� I�L$L��A� �B�B I�D$(H� ȋA0�BAD$8�A0�)�L��H�����H����H�C H��g���M�D�, F�4� ���� �D �F�,� ���D �E��D �A��E�Ń��A��D �D �A��A����?D � �M����� � H��H9�h������D���A���]� �A����]�H��x��� �A��� �A��� �A��� �@��� �@��� Љ�D ��� A� ��U��� ��U��� ��U��� ��U�f�� � �f�E��E�f��E��C�X���E��M����B���H�E�H�=�� L�e�L�h贱�I��H���� L���P��L��A���eG�D��1�L��)�L��A� ��;������f D �M�G�,$D�u���A��D �D�}�D ���F�,� D �D �D�m����A��D �M���� A� ����M�D�, F�4� A���� �D �F�,� ���D �D �E�Ń��A��D �A��D �A��A��A����?D �D шM���� A� �%���D�~�E��� I�HH���F�H)�H���� ���� ���� D��1���H���Ao H��H9�u�D������H�U�I� H�A9��� )�D�V�����v%H�u�I�40L�E�J�4D�փ���H�H�A9�te�1@�2�pA9�~W�q@�r�pA9�~G�q@�r�pA9�~7�q@�r�pA9�~'�q@�r�pA9�~�q��@�rA9�~�A�BM�T$(I�D$I� y8�� D����Q���� � 9�OЋA$�E����� Ic�1�D�}�A��L��I��H�yH�M���p�������H�M�L� �� L� � ����� L�AH�y(A����p���J�<�H�wL� H���y �I��D9�u�D�}�I���� f D �M�D�, F�4� A���� �D �F�,� ���D �D �E��A�����D �A��D �A��A���?A��D �D ��M��� �� A� ����M�D�, A���� �D �F�,� ���D �E��D �E��A��A�����D �A��D �A��A���?A��D �D ɈM����� A� ����M�G�,$D�u���A��D �D �D�m����A��D �D �D�m����A��D �M���� �E��1����M�D�, �� �B� � D �F�,� ���D �E�� �A��D������D �A�� �A�����?��D � ʈU����H � ����I�t$HcJ A�L$4H�2�B8 ���M�G�,$D�u���A��D �D �D�m����A��D �D �D�m����A��D �M����O A� �[����M�D�, F�4� ���� �D �F�,� ���D �E��D �A��E�Ń��A��D �D �A����?A�� �D �M���@� � ���M�D�, ���B� � �D �F�,� ���D �E�� �A��D������D �A�� �A�����?��D � ȈE���� � ����M�G�,$D�u���A��D �D �D�m����A��D �D �D�m����A��D �M����� �E��;����M�D�, A���� �D �F�,� ���D �E��D �A��E�Ã��A��D �A��D �A��A���?A��D �D وM����g A� �����M�D�u�G�,$��D �D �F�,� D�u����D �A��D�m�D �A�����D �M���uz�E����H�E�H�}�L�e�L�R� �G H�� � L�h1�H�E� ���~+L��L�u��t��L��A���@�D��1�L��)�L����e��A� ���H�E�H�}�L�e�L��� �H H��� � L�h1�H�E� �S�~+L��L�u����L��A���@�D��1�L��)�L�������A� ���H�E�H�}�L�e�L� �S H�� � L�h1�H�E� ���~+L��L�u����L��A���?�D��1�L��)�L������A� �3��H�E�H�}�L�e�L�w� �R H��� � L�h1�H�E� �q�~+L��L�u��!��L��A���6?�D��1�L��)�L������A� ���� � �{��I�|$A� H�p���H�����Z��I�|$A� H�p��֯�H��y���9��I�|$A� H�p�赯�H��X�����I�|$A� H�p�蔯�H��7��H�E� E��L��1�H���t�����1�A� � H��H��H9�u����H�E�H�}�L�e�L��� �I H�m� � L�h1�H�E� �@�~+L��L�u�����L��A���>�D��1�L��)�L�������A� ���H�=�v �Z����%��H�=�u �I���f � �+��I�|$A� H�p�觮�H��J��� ��I�|$A� H�p�膮�H��)������I�|$H�p��k��H��������I�|$A� H�p��J��H��������I�|$A� H�p��)��H��������I�|$H�p����H�����q��I�|$A� H�p����H����A�|$P M���0 M�W@A�W0��� � L�E�I��K��IcD$4H�u�HBA�T$LI�D$@I��I��$� L�PM��$� �I9��� H��H�u�H�E�H�E�� ���� H�5:� � ��Hc�A�q�H�E�DE A9�u&�7 Hc�A� ��Hc�A�q�H�E�DE D9�tA�s��7 �@����H�5]� H�E��FH�E�H�u�I��$� H���P�H�E�I9��`���L��H+E�M��H�E�Hc�H�E��o��� � �R���I�|$L���I��M�T$@A�T$0L� g� �v��H�=�s ���H�E�H�}�L�e�L�r� �e H��� � L�h1�H�E� �_ �~+L��L�u����L��A���$;�D��1�L��)�L���� ��A� ���Hc�x���I��$� L�E�A�t$LM�< H�AM�|$@I��$� �1M9�vpH��M��A�� ��t H�=�� �Hc�A�y�H�E�DE D9�tA�4{��7 ~�Hc�A���H�5ݗ I��I��$� H���4F�q�M9�u�Hc�A�Q��H�A�LE 9�tI�SA�Q��H�A�tE 9�u�H�5�� �FI��$� ��7 �N L�PM��$� ����7���I��M�|$@H�E�H�E�� ��H�E�H�}�L�e�L�T� �P H��� � L�h1�H�E� �� �~+L��L�u����L��A���9�D��1�L��)�L����p��A� � ��H�E�H�}�L�e�L��~ �u H��� � L�h1�H�E� �^ �~+L��L�u����L��A���#9�D��1�L��)�L������A� ���H�yD�}�I��D�}����� �U�L� �� L� �� A�T$4I�L$I�D$(�E� H� ȉQ ���� H�yA�;A�r A�D$4H�� I�D$(I�T$H��IcD$4H�R�D I�D$M�T$(I��H�rH�u�I��$� �u����!��I����� H�u�Hc�x���A�T$LI��H�E�I�I��$� M�|$@L�PM��$� �I9�����H��H�u�H�E�H�E�� ���� H�5�� � ��Hc�A�q�H�E�DE A9�u(�9 D Hc�A� ��Hc�A�q�H�E�DE D9�tA�s��7 �@����H�5� H�E��FH�E�H�u�I��$� H���P�H�E�I9��^���H�E�M���X���� � �^���H�E�H�E��v����H��p���D�L��Ic�D�U���*�H��p���D�U�L� �� I�T$L� � H�AI�D$(H��H�zH��tAA�B��BA�D$4D��*���A�D$4 �A E��t$�A8 A�T$4�E� ���H�=?o ����I�|$L���5��I�L$I�D$(�E� A�T$4L� H� L� �� H� ����H�=� �̳�� @ H��`�����p���� �H��`���H�E�� Hc�p���H��p���Ic�H��h����J I�|$��L� �� L� � ���� H�E��8u�� I�|$�?��I�T$I�D$(H� �M�D$H��p���� H��h���HyL�����L� v� L� �� ��A�D$4���x���I�t$I�L$(H� �A ���H�=�m ���A�T$4���I��D��� D�}����i���H�E�H�}�L�e�L��� �b H�V� � L�h1�H�E� �)�~+L��L�u�����L��A����4�D��1�L��)�L�������A� �z��H�E�H�}�L�e�L��z �D H�� � L�h1�H�E� ��~+L��L�u��h��L��A���}4�D��1�L��)�L����Y��A� � ��H�E�H�}�L�e�L�؛ �W H�t� � L�h1�H�E� �G�~+L��L�u����L��A��� 4�D��1�L��)�L�������A� ���A� ���H�E�H�}�L�e�L�Ly �k H��� � L�h1�H�E� ���~+L��L�u��{��L��A���3�D��1�L��)�L����l��A� � ��H�E�H�}�L�e�L��� �h H��� � L�h1�H�E� �Z�~+L��L�u�� ��L��A��� 3�D��1�L��)�L������A� ����k��I�|$H�p����H�����P��I�|$A� H�p��̣�H��o���P�I����f � UH��ATI��SH��H�?dH�%( H�E�1�H� H��I9�u�0 H��H�WfHn�fl�H�SH���H�H��H��L9�u�H�E�dH+%( uH��L��[A\]�D�����ff. � @ U��H��AUATSH��(dH�%( H�E�1��� ~ �� ��wH�.� Hc�H�>�� @ �� #H�E�dH+%( �� H��([A\A]]� D � H�� \ u�� �0 ��u� H�E�dH+%( �g H�>H��([A\A]]郪� H�E�dH+%( �? H�>H��([A\A]]�+�� L�.I�} H� H��I9�t6f D H�WfHn�I��fl�H�SH��q��H��L��H�M9�u� H�E�dH+%( �� H��(L��[A\A]]��� H�E�dH+%( �� H�>H��([A\A]]���� L�.I�} H� H��I9�t�f D H�WfHn�I��fl�H�SH��٫�H��L��H�M9�u��f���f D L�.I�} H� H��I9��J���f. � H�WfHn�I��fl�H�SH�聫�H��L��H�M9�u�����f D L�.I�} H� H��I9���f�H�WfHn�I��fl�H�SH��1��H��L��H�M9�u����f D L�.I�} H� H��I9������f�H�WfHn�I��fl�H�SH����H��L��H�M9�u��n���f D L�.I�} H� H��I9��R���f�H�WfHn�I��fl�H�SH�葪�H��L��H�M9�u�� ���f D L�.I�} H� H��I9�����f�H�WfHn�I��fl�H�SH��A��H��L��H�M9�u�����f D L�.I�} H� H��I9������f�H�WfHn�I��fl�H�SH����H��L��H�M9�u��~���f D L�.I�} H� H��I9��b���f�H�WfHn�I��fl�H�SH�衩�H��L��H�M9�u��.���f D L�.I�} H� H��I9�����f�H�WfHn�I��fl�H�SH��Q��H��L��H�M9�u�����f D L�.I�} H� H��I9�����f�H�WfHn�I��fl�H�SH����H��L��H�M9�u����f D L�.I�} H� H��I9��r���f�H�WfHn�I��fl�H�SH�豨�H��L��H�M9�u��>���f D L�.I�} H� H��I9��"���f�H�WfHn�I��fl�H�SH��a��H��L��H�M9�u����f D L�.I�} H� H��I9�����f�H�WfHn�I��fl�H�SH����H��L��H�M9�u����f D H�>H�u�蜥�H�u�H�E�dH+%( u[H�~���L�.I�} H� H��I9��Z���f. � H�WfHn�I��fl�H�SH�葧�H��L��H�M9�u�� ����i��f � � �UH��ATSH��L�fdH�%( H�E�1�M��tM;$$tH�E�dH+%( uBH��[A\]� H��H�=m� ���H��H�E�dH+%( u�s H��L��1�[A\]����ݴ�ff. � f�� �UH��AWAVAUATSH�� H� $ H�� fo�� E1�H��`�H����L�� �H��h�dH�%( H�E�1�H�� ���ƅ ��� Dž������I��Dž�� H����L����H����H����HDž��� )���)���Mc�H�b� F�48D��A����� ������� �������� = �} ���� �� A�N� ��� �� Hc�H�5�� �9�� H��� D�D��D���E��~^����L��fo���Dž������fo�����AT$��[I��H������� H� � B�8���D @ H�1� LcЋs J� � )�I��Hc�H��L�L�2L�Z�S���� � L)�H��H�fn�Ifn�f:"���f:"�fl���=�� H��� Hc�H�>��I� $L��P�L����H��H����)�p��a��I��H���o H����E1�I��H��H����� ���L����fo�p���L��P��d f D L����L��L��H��L��H��fIn�L)�H)�H)�fI:"�JH�XL�b@H�]� H��� �9B����� H������ wHc�H�=� @:4�� H�.� D�D�QH����L�iH����H�D1�I9��. L��D��p�H)�H����H�XH��' �� H��' H9�HN�H����I��H��I�| ��I��H���d L����H��H��M��H����H��L�����I�NH����H��H���M�4L�����M��H����H��I��M�L���Ε�D��p�I��H����I9�t$L��D����L�����b��D����L����L����H����H��M�$ L�M�I�D�I9��� L����L����L����A��)�/���H����L����E1�H����������Y � �H��� B�8�����Hc���� = w H��� �<�������0 ��������������������u'�������� H�����5�Dž������ A���t"A��A��� wMc�H��� B�<0�� L;����K ������C����H�� B�8�� <+�� H�5t� ��Hc�H�>�� � Dž�� 1��N��� � ��fn��#��� D Hc���H��� �A� � ��� D I�$H�8H����L�?H��H9�tNH��p�L��L����f D H�OfHn�I��fl�H�KH�虠�H��L��H�M9�u� H��p�H�����%��M�}�I��I��H��H��� F�48��� I�<$���� D I�<$跦�� D I�$H�8H����L�?H��H9�t�H��p�L��L����f D H�OfHn�I��fl�H�KH����H��L��H�M9�u��F���f D I�$H�8H����L�?H��H9��*���H��p�L��L����f. � H�OfHn�I��fl�H�KH��q��H��L��H�M9�u�����f D I�<$�������f. � I�$H�8H����L�?H��H9������H��p�L��L����f�H�OfHn�I��fl�H�KH����H��L��H�M9�u��V���f D I�$H�8H����L�?H��H9��:���H��p�L��L����f. � H�OfHn�I��fl�H�KH�聞�H��L��H�M9�u����f D I�$H�8H����L�?H��H9�����H��p�L��L����f. � H�OfHn�I��fl�H�KH����H��L��H�M9�u��v���f D I�<$蟛�I�|$蕛��k���I�$H�8H����L�?H��H9��B���H��p�L��L����f�H�OfHn�I��fl�H�KH�葝�H��L��H�M9�u����f D I�$H�8H����L�?H��H9�����H��p�L��L����f. � H�OfHn�I��fl�H�KH��!��H��L��H�M9�u����f D I�$H�8H����L�?H��H9��j���H��p�L��L����f. � H�OfHn�I��fl�H�KH�豜�H��L��H�M9�u�����f D I�$H�8H����L�?H��H9������H��p�L��L����f. � H�OfHn�I��fl�H�KH��A��H��L��H�M9�u����f D I�$H�8H����L�?H��H9������H��p�L��L����f. � H�OfHn�I��fl�H�KH��ћ�H��L��H�M9�u��6���f D I�$H�8H����L�?H��H9�����H��p�L��L����f. � H�OfHn�I��fl�H�KH��a��H��L��H�M9�u�����f D I�$H�8H����L�?H��H9������H��p�L��L����f. � H�OfHn�I��fl�H�KH����H��L��H�M9�u��V���f D I�$H�8H����L�?H��H9��:���H��p�L��L����f. � H�OfHn�I��fl�H�KH�聚�H��L��H�M9�u����f D I�$H�8H����L�?H��H9�����H��p�L��L����f. � H�OfHn�I��fl�H�KH����H��L��H�M9�u��v���f D ���������D����E��t ��������������������f�H��h�H��`�H����H� � ���� D H�q� B�0� �����fn���L��A��f:"���fn���fo���H��I��f:"���Dž�� A$$fl��w��� D �����L����A� toHc���= �� H��� ���������H�����]�L����L����M9�t'H� �� I�L��I��I���<�(�M9�u�H����H9���t H�����7��H�E�dH+%( �u H�e�D��[A\A]A^A_]�f�H��h�H����H����D�����o���������+�f D Dž�� �*���f � �t Dž�������S��� H��� D�D���.�I�<$M�t$�H�H9�tI�NH�WH�HH�L�2I�VL��p�L����)����S��L����fo���L��p��O�E1��G�M�t$��=�M�4$�4�Dž�� �������������������� L��p�L����)�������L����fo���I��L��p�I�$M���� L��L��P�L����H����)�p�蝞�I�VH����fIn�L����fo�p�fH:"�I�FL��P�H��h�H��`�H�x �� H��I�$H�F �F�M�4$H�=�� L��p�L����)����*��I��I��L��H��H����� �ݣ�L����fo���L��p����I�<$�Ɠ�L��M)�H��I)�H����L����A� H������ L��p�L����)����z��L����fo���fHn�H��H��I��L��p���t�I�L$�I�T$�L��@�M� $M�D$�L��p�)�P�H��`�H�������I�<$�����ӛ�I�|$�����H����L��p�fo�P���L��@����H���ƒ����� L��p�L����)������L����fo���fHn�H��L��p�I���������I�T$�M�$H��H��`�L��@�L��p�H�q)�P�H����� ��I�<$������I�|$��#����L����L��p�fo�P���L��@���L���0��%��� � L��p�L����)�������L����fo���fHn�H��H��I��L��p�������A�T$�H��`�L��p�L����)�������L����fo���L��p��k���� � I�L$� L��8�L��P�H����)�@�H����������p�A������A �E��D��������D������p�fHn�H��H��I��L��P�fo�@���L��8���Hc���H��`�E1�L��P�L����)�p��K��L����fo�p���L��P������� � A�t$�A�$H�K�I��H����L��p�L����)���菥�L����fo���L��p��!��F��� @ L��p�I� $I��1�L����A�t$�L�C�H����)������I�L$п L��8�L��P�H����)�@�H����������p�A������A �E��D�������D������p�fHn�H��H��I��L��P�fo�@���L��8������Hc���M�D$�H��`�L��@�L��p�)�P�H�����ϴ�I�|$���ϗ���H����L��p�fo�P���L��@����H��� ����� � I�T$�I� $1�I��H����L�C�L��p�L����)����}��L����fo�����L��p���I�|$��e�����H��`�� L��P�L����L�@)�p�L�����/��L����L����fHn�H��H��I��fo�p�L��P����4���H��H�C�I�L$�I�T$�M� $PH��`�L��@�L��p�H����)�P����_I�<$AX�����v��I�|$�蜍�I�|$�蒍����� L��p�L����)����n��L����fo���fHn�H��H��I��L��p����z���I�T$�M� $E1�H��`�1�L��@�L��p�H����)�P����I�<$�����ȕ����� L��p�L����)�������L����fo���fHn�H��H��I��L��p������I�L$�I�T$�E1�L��@�M� $L��p�)�P��S���� L��p�L����)����Y��L����fo���fHn�H��H��I��L��p����e���I�T$�M� $1�M�D$�H��`�L��@�L��p�H����)�P�������� L��p�L����)�������L����fo���fHn�H��H��I��L��p�������I�L$�M�$E1�A�T$�H��`�L��@�L��p�H����)�P��"���V���M�t$�M� $�f�� L��P�L����)�p��0��L����fo�p�fHn�H��I��H����L��P����8���L��@�L��p�)�P���1�� � H����I�D$�H�x���H����L��p�fo�P�L��@��1������I�|$�L��@�L��p�)�P�H�����r��M�$E1�H����H����H��`�� � ��I�<$����� ����L��p�fo�P�L��@����0�H����� ���B��� � I�t$�I�$L�C�H����H��`�L��p�L����)���HDž�� � ��I�<$A��脒�I�|$�誉�E��L����fo���L��p�������f D I�t$�I�<$L��p�L����)�������L����fo�����L��p���I�<$�v���k����M�t$�I� $H��L��p�H��`�L����L��)���� �����H��A�t$�I� $E1�SH����L�K�1�L��p�L����)�����Y^���H��L��p�I��1�j � A�4$H����L����A� )����I�<$H�H9���H��`�H�WH�NH�HH�H�2H�V���M�t$�1�L��p�L����L��)������L����fo���L��p��*�M�t$�I�|$�L��p�L����L��)����̣�L����fo���L��p����H��I�T$�I� $E1�S1�H����L�K�L��p�L����)����i�ZY��L����fo���L��p����I�|$��o����f. � M�t$�I� $H��L��p�H��`�L����L��)���� �����M�t$�I�<$M���} I�FfIn�I�~fH:"�H�8��I�t$�H��`�1�H����L�C�L��p�L����)�������L����fo�����L��p��� I�|$�L��p�L����)���芆�L����L����fo���L��p���H��I��H����1�j I�$A� � L��p�L����)�����AYAZ�7�H��A�L$E1�I��j I�$H����� L��p�L����)�����_AX���H��H����I��A� j I�$� � L����L��p�)����r�A[A^��L����A� ��H��h�H��`�H����H� 9t �ֵ�H����L����A� H�����S�H����L����A� H������H��`�I�L$�H����H� E � L�p1�� ��y HDž�� H����H�=�s H������u�s�H����L��H��螦�I�|$�贄�������I�<$�q�����觤����I�<$L����肄�H�����v����UH��AUATI��SH��H��H��dH�%( H�E�1�覟�L��H��H��I���%��A��1�E��uRJ�<+� ���tB1���_L�ߞ{ ��1�H�H��� f�@��u ����0�� @��H���: t-� A�Du�1�H�U�dH+%( u(H��[A\A]]� � � @��t�H)�H�������ݓ�ff. � f�UH��AWI��AVAUATI��, SH��(dH�%( H�E�1�H�E� ���H���� L���gt�H�E�H��H���� L�u�H� � L��H�����H��I���v��L��L��H����t�rf�L��M���U��I�L��H��1�赔�L��L��I���w��I��H��t?M��u�L��H���O���A��H�}�賂�H�E�dH+%( u,H��(D��[A\A]A^A_]�f�E1��� L��L��� ���A����賒�E1��ff. � � �UH��ATI��SH��H��H�vH�?dH�%( H�E�1��P��t H�E�dH+%( u1H��1�[A\]�f�H�E�dH+%( uH�{H�CH��L��[A\]���'�� � � �UH��H��dH�%( H�E�1�f�w H�H�GH�E�dH+%( u����� @ � �UH��AVI��1�AUI��� ATSH��H��dH�%( H�E�1��I��H���r�I��H��tWH�5�� � �(��L��L��E1��: ��� L��� ��L���!��H�E�dH+%( uH��D��[A\A]A^]�A�����5�� D � �UH��AUI��H�=�o ATH��dH�%( H�E�1����H��t=H����q�I��H��t-�=F�| t=H�E�dH+%( uVH��L��A\A]]� � L�����I��H��t̀= �| u�H�ȗ{ L�� H�;o �01��h�����| ��z��f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1�� w��9��f � � �U� H��AVI��H��AUL�m�ATI��L��H��XdH�%( H�E�1����uiH�M�E1�� L��L��E1����t+L���˞�H�E�dH+%( uUH��XD��A\A]A^]� D �EЅ�u�L��蹚�HcU�H9�A��� @ H���{ L��H�_ 1�E1�01��I����b��f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�I��H� 5 H��L��L���Mp���� � � �UH��H��dH�%( H�E�1�H� t&H�E�dH+%( u(�H��H�=�$ �� � H�E�dH+%( u��貎�f�� �UH��H��dH�%( H�E�1�� tH���{ H��� H�E�dH+%( u���k��ff. � � �UH��ATSH���� H��dH�%( H�E�1��k�I��H���� H�=U� �n�I�$H���� A�D$ A�D$ ���I�T$HI��I�D$8I�T$PfIn�fH:"�AD$0fHn�I�D$xfH:"�I�D$xI��$� I��$� AD$@H�CH�SI��$� I��$� H�H�E�dH+%( u H��L��[A\]��q��L��E1��&}��� @ � �UH��ATH��D��� dH�%( H�E�1�E��t H�E�dH+%( u D��L�e���f D ����H��t�D�` �����f�� �UH��AUL�o8ATSH��H�_8dH�%( H�E�1�I9�t,I���f D H�I9�tH�{L�����u�H�SH��u'E1�H�E�dH+%( �� H��L��[A\A]]� ���� 1�H�о f��uH����u��H���u��H���u��H����� H���� E1�H��H��I ��AHcȃ�@�t���H��H��H��H!��b�����ubH�� �0 � f��uH������u��H���u��H���u��H����H���� � @ H�о0 � H�� �4���f�1ɿ �蒋�f�� �UH��AWI��AVI��AUATI�� SL��H��H��dH�%( H�E�1����H��t^L�hL��L����z�I��u$H��H�����HE�H��I3\$H!�I3\$I�\$H�E�dH+%( u$H��[A\A]A^A_]� � L��L���z���ފ�ff. � � �UH��AUATL�g8SH��H�_8dH�%( H�E�1�L9�t3I���f D H�L9�t H�{L���d��u� � f � 1�H�U�dH+%( u H��[A\A]]��O��ff. � @ � �UH��H��dH�%( H�E�1��G H�U�dH+%( u��� ��ff. � � �UH��H��dH�%( H�E�1�� � uH�U�dH+%( u��f � �ː�����讉�ff. � � �UH��AUATI��SH��H��L�/dH�%( H�E�1�L���O��t;�{ u%�C ��t2H�5jf L���.����� � L��L���e�����t̐� H�U�dH+%( u H��[A\A]]�� ��ff. � �� �UH��ATH��dH�%( H�E�1��G ���uE�G��vRL�'H�5�g L�����tLH�5a� L�����t9H�5L� L���z����H�U�dH+%( u L�e���H�^� ��� � ���d�� @ � �UI��Lc�H��AWAVAUM��ATI��SH��H�� dH�%( H�E�1��" �% H�8M�q8A� L9�u� � H�?L9��� D�G fA��w�H�wA�A!H��t�H��� � 1�f��uH���Ȅ�u��H����u��H����u��H����Mc�H��K���� �� D ��M��I��HL ���?�) L��H��H��H!�� ��� H�� A�0 � f��uH��D����u��H���u��H���u��H����H���ȃ� � D A�A"A�y! tK��٘ H��H!�H��X���u=H�E�dH+%( �� H�e�[A\A]A^A_]� H�� �0 � ���� D L��`����d �@ H��X���L���`��M��M��M��H�V� H�Q6 LD�H��H���{ 1�S�0L��1��+��XZ�g��� @ K���� �3��� A� 1����� ��ff. � � �UH��AWAVI��AUATI��H�5�d SH� �d H��(L�?L��dH�%( H�E�1�譣�L�� H��H�E��i~�L��H� A��I�D$E��LD��J~�A��I�GL��E��LD�L�������� H�}� A��t1�L��L�����t~M�vM��tML��� H���}�L��A��I�FE��LD�L���|�A�ń�u H�}� t1�L��L��表�A�� H�E�dH+%( u!H��(D��[A\A]A^A_]� � A� ���ӄ� � �UH��H��dH�%( H�E�1�H�E�dH+%( u ��� ��藄� � � �UH��AUI��ATI��H��dH�%( H�E�1��6��H��t1H��H�E�dH+%( u:H��L��L��1�A\H� A A]]�"��f�H�E�dH+%( u H��1�A\A]]����UH��AVAUATSH�� H� $ H��L����I��H��I��dH�%( H�E�1�� L�����H�H��u"1�H�U�dH+%( uSH�� [A\A]A^]Ð� I�<M��I��H)�L��H�Qb 1��m��L��1�1�� �ǃ��t��z� ��Y��f � UH��AUATSH�� H� $ H��dH�%( H�E�1�L����I��H��L�� �.��H�H��u'H�E�dH+%( �� H�� [A\A]]�f D L�I� $� I�| H)�H��a 1�让�L��1�1��R��A�Ń��t���H�sH� ��D��I��H��x*�z�B�|#G tB�D#H �p��� � B�D#G �^�����y��CH �P����R��f�UH��AUATSH�� H� $ H��( dH�%( H�E�1�L����I��H��L�� �+��H�H��u$H�E�dH+%( �� H��( [A\A]]� I� $L�� I�| H)�H��` 1�讨�1�L��1��R��A�ă��t�H�������,��x<L��P�� D��L�����H��x ��O� t*ƄP� H�Sh1�L����D����x��K��� � ƄO� ���9��f � � �UH��AWAVAUI��ATI��SH��(H�ZdH�%( H�E�1��{s t �{t �� L�KM�t$M�<$M���� M��tL��L��L�M������ L�KM�t$(M���0 M��tL��L��L�M�����2 L�KM�t$ M���� M��tL��L��L�M����� A�D$@I�|$ �CptSH�{ � ��I�EI�t$1�H�x �Vd�A�ƅ�t/H�E�dH+%( �* H�e�D��[A\A]A^A_]�f. � I�|$8E1�H��t�I�EH�u�H�Ph肞�A�ƅ�u�I�}H�M�� 1�H�~� H��H� ���f. � H��L�M�L��� H���{ AVL��^ H��/ �01��`��XH�{Z��\�L���M`�H�CI�]���H��L�M�L��� H�q�{ AVL�B^ H�q/ �01����YH�{^�\�L���_�H�CI�]M�<$M�t$ L�KM������M�������L����_�H�C��� D H��L�M�L��� H��{ AVH��. L��� �01����_H�{AX�\�L���|_�H�CI�]M�<$M�t$(L�KM������M�����L���M_�H�CM�<$����L�2H��L������H��L�����H�3I�>H��] �%���H�3I�>H��] �Cp�����CqI�]�"��� @ M���G���L����^�H�CM�<$�2�����}�ff. � f�� �UH��ATH�� H� $ H��dH�%( H�E�1����H��tDL����H��1�� L��H�w: �}�� L��1�� ��H�U�dH+%( u L�e��ø�������]}�ff. � f�� �UH��AWI��AVI��AUI��ATSH��H��(dH�%( H�E�1��;��Lc�M��t(L���+��L��H�E�� ��H�U�I��I�DL�H9�r#H�E�dH+%( uPH��(1�[A\A]A^A_]� H�E�dH+%( u-H��(L)�K�|% M��H��L��[1�A\H�ߓ A]A^A_]�|���|� � UH��ATH�� H� $ H��(� H� �� dH�%( H�E�1�L����H��L�����H����H����L����q�x3H����H�����D� H����H�U�dH+%( uL�e��� @ 1�����{� � UH��ATSH�� H� $ H�� dH�%( H�E�1��~" t$H�E�dH+%( �� H�� [A\]� D H�L����H��H� �Z � L���/��t�L��胆�L��I�<�/ f�H��H�sH)�H�� �M��L��H�5 ����I��H���n���H�����F��tL���ʈ��Q��� D H����L�����H����H������H�����ƪ��C"L��芈������z�� �UH��AUATSH��dH�%( H�E�1�� u���G I��t H�_8L�o8L9�u(H�E�dH+%( ujH��[A\A]]�f D H�L9�t�H��L���m���D�K fA��v�H�E�dH+%( u+H�S�{ L�CH��* 1�I� $�0H��1�[A\A]]�����z�f�� �UH��AVAUL�o8ATSH��H�_8dH�%( H�E�1�I9�tYI��I���f � H�I9�t@H�{L��茾�u�H��L������C H�U�dH+%( uH��[A\A]A^]� D ��������ly�ff. � �� �UH��AWAVAUATSH�_8H��hH�}�L�"H�u�H�U�L��x����M�dH�%( H�E�1�H�]�H��� H��p���� L9��M � A�|$0 �, L����W�� H�E�M�l$L�x8H�E�L9��B L�}�I���f � M�?M9��� I�L���x��u�H�}�L��M�����A�G f���� �� H�u�f��H�N8L�nLE�A�D$ ���� A�|$2 I�~�� M�|$�f���� ��? I�؉�I��I��M9�sH��x��� � �}� �0 1�1� @ I�VH��s ��L��H��H���t H�ډ�H��I U H��H��@u� � M�$$L9e������1�H�U�dH+%( � H��h[A\A]A^A_]�f���� A�D$ L��p������ ������� M�D$A�8?tLH�}~{ �0���2 H��x���H���� H�=K( �X�A�t$,1�H��H��轈����c��� A�x u�H�E�L�8L9�t:L�m�M��I�� A�W ��uI�H��tI�u趻��� M�?M9�u�M��H��}{ � ���G ������f�L�}�E1�H�]�H��{ )E�L�5@� H�E�E��H�5|' I�WH��ID�1��g��� M�?A��L9}�u�1�H���xl�I��H���=��H�E�I�L$H��H�' � L� 1����yH�E� L����H��x���I��H���A A�t$(H�U�H��胇�L���e����!����1�1��"f. � H��I!M H��H��H��@���I�V��H��s�H��H�WH��I��H��s�I u H����E1��[���H�E�L�h@����I�T$H�5W& � 1����������t���� I�~��A�G0M��M�L�m�I�~����I�L$H�CT 1�1��������I�NH�}�� 1�H� & 贼�H�U���xA�t$,H��x���1��i������H�=T �U�H����H��{{ H�M�� H��S �01��s��H�}��Jd�����t�H�q}{ f�H�]�)E�H�E�����H��x��� H�=pS u����E1�����f D � �UH��H��dH�%( H�E�1���t'H�E�dH+%( u+I��1�H�( ����h� D H�E�dH+%( u�1����s�� �UH��AWI��AVL�w8AUI��ATI��SH��H�_8dH�%( H�E�1�I9�u�T @ H�L9�tHH��L������S H�sL��H�KA�Յ�t�H�U�dH+%( u^H��[A\A]A^A_]�f � 1�1�L�55�z A� u"1���f. � H��H��t�1�H��HF�1�I�4�L��A�Յ�t���s� D UH��ATH�� H� $ H��H� �k � dH�%( H�E�1�L����H��L���}��t L�������H�U�dH+%( uL�e����r� @ � �UH�5�h H��AUA� ATI��H��dH�%( H�E�1��<��tH�5�G L���)��u%H�E�dH+%( u&H��D��A\A]]�f � L��������A����� r�ff. � � �UH��ATH�� H� $ H��H�dH�%( H�E�1�L����H�� L���}��t!L�����tH�5� L���N��� @ 1�H�U�dH+%( uL�e����|q�ff. � �� �UH��AUI��ATH��� H��X���L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�dH�%( H��8���1�H�EDž ��� H��(���H��@���Dž$���0 H��0�������I��H��tBL��H��H�� ����Џ�L��A���u~�H��8���dH+%( uH��� D��A\A]]� A��������p� � �UH��ATH�� H� $ H��H�dH�%( H�E�1�L����H�� L����A��1�E��tL��苿�H�U�dH+%( uL�e����p�UH��AUATSH�� H� $ H�� H� $ H��dH�%( H�E�1�H��I����t�l tlH�CHH��HL�`�H9�u�Qf � I�D$0L�`�H9�t:I�<$L�����u�H�E�dH+%( �� H�� L��[A\A]]�f D E1��� L����H��H� � L���2��L���Zz�H��t5H�=�y{ L��I�4 � �JH���� �� H���BH9�u�L��H���E��uTL��� z�H��t4H�=my{ L��I�4f D �JH���� �� H���BH9�u�L��H���������{l ����L������ L��蟉�H�H�������H� � I�<H��M H)�1��G��L�� 1�����A�ă��tJH�߉�� D���e��]���f � H��H9�������f D H��H9��+����F����Cl�!�����m� � UH��AWAVE1�AUM��ATI��SH��H�� �EH�U�1�H�M�L�E���|���dH�%( H�E�1�H�E� �}���H��t(H�E�dH+%( �, H�Ĉ D��[A\A]A^A_]�M���O I��I�E(E�uAH�E�I�E H��p���I�E8H�E�A�E@M�m0��{���M��tL��H�5*J ���MD�x �QJ�fHn�fH:"�I��)�P���H���C H�@ H��H��h����f�H� h E�wrH�U�H�u�A�GH I�Oh��{���A�Gq H��h���A�Op�P�A�ƅ��T L���dM�I�H�E�H��� H���LM�H�}� I�G�� H�}��4M�H�E�I�GH��p���H��tH���M�H��p���H��p���I�GM��t L���L�I��H�}�M�o@H��t0I�WhH�u�蜊��` H�M�I�H� 1�H��� �9��|������� ���� H�{XA�GsH��t*fo�P���L�E�L��H��H� j�)U��Q|��� �C`I�W0H�CPH��HH�SfHn�fH:"�AG0H����� @ H�}� I�G ���H�E���� @ A��H�Vr{ H�M�1�H��J �01����L����Z���� HDžp��� E1�H�E� ƅ{��� ����f D �Ch�R��� � �Cd�B��� � H�}��K�H�E��^���f D �Cd����A��� ���L��A������G�I���G�I���G�I���G�I�@��G�H��h������L���Z�����Dj� @ � �UH��ATSH��dH�%( H�E�1�H� tH��H�0H��tH�2I���4����u H�E�dH+%( uFH�e�1�[A\]�f D I�t$H�{�"��t�H��H�SH�KI��jH�3E1�L������XZ��i�f D UH��AWAVAUI����ATS��H��(dH�%( H�E�1����H���X I�� � L���x��H���/ �x.L�puA�~ tހx.uA�~.uA�~ t�f. � L���8t�I��H��vrI�|�H�5�G �ޭ�t�I��tWK�|>�H�5�G �í��{���I��v8K�|>�H�5XH 褭��\���I�� tK�|>�H�5BH 腭��=���1�L����1�菘�A�ǃ���� H�5h� ���uL�I��H���� H��1�1�E1�j L��L��H�E��m���ZL�E���YxSL���u�L���S��H������f. � L����A�ElH�E�dH+%( umH�e�[A\A]A^A_]� D H�o{ L�� H��G �01����L�E�� H��n{ L�� H�TG �01�����D���D���,_��7����g�f�UH��AVAUATH�� H� $ H��H��F H�dH�%( H�E�1�L����A��I��� L���3��1�1�� L��D���/���t:A��L����}���D���^�H�E�dH+%( u H�� A\A]A^]� � A�El����f� @ UH��AUATH�� H� $ H��� dH�%( H�E�1�L����I��L����H�H��u#H�E�dH+%( ulH�� A\A]]� � I� $� I�| H��E H)�1��I��L�� 1�����A�Ń��tL������D���]��f D A�D$l��f�ff. � � �UH��ATSH��H��dH�%( H�E�1��l u����D�chDc`�{m t.�CdIĀ{ I��H�E�dH+%( u-H��L��[A\]� D H�{XH��t�H���7��SdI)�I���e� � � �UH��AWAVAUATSH�� H� $ H��� f�H��0�L��@�H��@���1�H���H���dH�%( H�E�1�H��`�L���h��x�����������oi�{l �- H��0�H�pXH��t �xm H���� H��0�H��`�L����H�� �H�BHH��HH����H�X�H9��o L��(��1 � H��P�HDžH� � H�C0H�X�H9����. H�{@H���� ��� H����tH��0��x �� �Co�H�{ HDžp� H��8��� H�L�s A� M��E1�H��h��{H �ChHDžx� u f.n ztQL��L��L�KH� L��C H������ L�� �L��x�A� ����L�� ���H�L�M�,I)��oKH��(�L��L����)����7��P�L��1������ L��L�C D��8�H������t��H�CH�� �H���H����H��P�H�����Cr����XH���Z�Ѕ��� H��@� �R���H��(�1��T���<����L��� � H��0�H�8�X�����;S�H�{ HDžp� H��8��x���H��0��x H�8u� S�I��� @ H��0�H�8�qm�I��H��0��3L��L�s � � � �0L��A 1��o��L�c _A��AXM9�u�jf D M�$$M9�t[A�|$ u�I�D$M�L$1�A�� � D)�Hc�H��Ic�H������ PL�L��A 1����M�$$YA�^M9�u�A��� cIc�Ƅ��/A�EtRH�Ƅ�� H��0�L��h��x tH�L��p�H��h�L��A� �ml�L�XO�, M)��Q��� D ƅ�� � � L��(�H��0��x �� 1�L����8�� ��8�H�U�dH+%( �> H�e�[A\A]A^A_]� � H������Cm��� � L����� L����{�H�H�������H� � I�<H��? H)�1��l�� L��1�� ��A�ă���� H��0������D����W��a���f D L��(��&��� @ L�H��H����1�� � L�� � H��h��O��H�f�ƅ�� H���)�p�H��`�H����H���)���)��������H��0��@l�����_� @ � �UfHn�1�fH:"�H��H�� dH�%( H�E�1�H�U�H�M�H� ���)E��O]�H�U�dH+%( u���I_�f � � �UH��AWAVAUL�m�ATfIn�S��H�� H��x���H��p���H�U�H��`���L��X���dH�%( H�E�1�1���� )�@���H� H�B f�B�� L�&I�$H�E�L9��� � L���=�uLA�D$ ��ucA�|$2 t;H��x���M�|$L�p8H�X8L9�u �_M�6L9�tWI�~L���<��u� � L�e�I�$L9�p����� H�E�� D ��u�I�|$H�5X �j��u�M�|$L��x���� L��L�����H��H���> fAnT$(L��L�}�fp��f�M��W�L�s H�C L9��� H��h���L��I���+�H�E�H�M�H�U�H�E��@1L�(H�P(H�HH�H�I9�tnH��L���+��t�L��E��,��H�=F= �@>�A�t$(H��X���1�H����n�D�E�H�E�dH+%( �e H�Ę D��[A\A]A^A_]�f D H��h���fIn�H�E���)u�L9�t#I�$H�M�L�`fo�@���I�$H�H�J)}�L��萉�H��`���E�t$(� �{s tM�{t uGL��x���H��L���S��H��L���H��H�3I�?H�< �v��H�3I�?H�< �Cp�a���CqH�E�H�8 t �{H �O H�E�f��f.Xztf�f.sh�c �] H�u��Cq�~ t���> �{H t H�u�H�SHH��Chf��f.�zt H�u��F��tH�E��@�{p tH�E��@I�$I�D$L��fom�H�BH�A,$�k��b���f�A�~m �U���I�~XH���H���M��H� n L��L���Cl��+���1�L��L���^�H��H���t���� ��� D H�E�H�8 �@t2f��f.�zuH�E�H�5� E1�H�p���E1�����f�H��H�5� H�0��H�=T ��;�H��X���1�D��H���l�A������H�=y ��H�=H ����Z�f � � �UH��AUATH��dH�%( H�E�1�H��td� I��I���|�I��� M��t H�U�dH+%( u<H��A\A]]�f D A�}m u!I�}XH��t1�L��L���k���� @ 1���/Z�ff. � @ � �UH��AWAVAUATI��SH��1�H��HL�/L�wdH�%( H�E�1�H�GH��H�E� L��H�E����H��t-H�E�dH+%( �N H��H1�[A\A]A^A_]�f � I��I�D$(H�E�I�D$ H�E�I�D$8H�E�A�D$@�E�A�D$AM�d$0�E�M��tL��H�5p6 �7��MD�x �6�I��H���n���H�@ H��H�E��R�A�GH H�}�1�H� �� A�Gq L��I�Oh�M�A�Op�M�A�Or�=�� L����9�I�H�E�H���� H���9�H�}� I�G� H�}��9�H�E�I�GH�E�H��t H���9�H�E�H�E�I�GM��t L���f9�I��H�}�M�g@H��t0I�WhH�u�� w��� H�M�I�H� 1�H�� �n�H�CPH�sHI�W0�CdfHn�H�SPfH:"�AG0H��L���f � H�}� I�G �<���H�E��@��� @ A��H�_{ 1�L��H�N7 �01�豲�L���G���� @ H�}��8�H�E����L���5�I�� 5�I��5�I��4�I�@��4�H�}��9��L���1G�����gW� � � �UH��AWAVAUATSH�� H� $ H��H dH�%( H�E�1��n H��t,�CpH�U�dH+%( � H��H [A\A]A^A_]� @ �Gp H�L����H� �6 � L��蓤��� H����L���̸��� L���v�I��H���� H���(����f�L���v�H���/ �x.L�xuA� tހx.uA�.uA� t�f. � ����1�L��1��>��A�ƃ��t�H�5� ���(:�I��H���& L��@�H�¾� L���}�H���� H�Cx� H�����73�H��H������ L���6�L����I� H���� L����`�L��H�p��X=�L����I�@H��tYH��� I�PL���~���H��� fH:"�A@H��Cp�#c�L���{u�H������f�L���(r��Cn����L��L�����2�L����L����D�L����b���� �Cn1��������������T�D���~L��Y���������ff. � @ � �UH��AVAUATH�� H� $ H��dH�%( H�E�1�L����A��I��A��H��k H��L��� �l{�D��L��D���.4�H�U�dH+%( uH�� A\A]A^]��KT�ff. � UH��AWAVAUATL�%.4 SfIn�H������H��x ��x���H��p�����l���dH�%( H�E�1�H��L HDž���� fH:"�H������H������)�����f � H��p�����x���1�L����|��� E1�E1���|���I��L������M��E1�I��I��� D Ic�A����@����� �� L��M9��� �L�H�څ��� A��� u�M��$� H������L������L���������9�H���� fo�@���fo�P���H������fo�`���fo�p���fom�fou�B fo}�foE�BT ������B\ L������Bd 0Bl @Bt PB| `BD p1�M��A� ��@����� ���� Ic�M��L��L������J�2H������D��|���H�pL��H�������8�I��H��� H������J�<0H��@���� 7�L������D��C�7 �I�M��x L����F�L��I���A�M���� H������H������L� M��������l��� t`�±�H��H�E�dH+%( �� H��x [A\A]A^A_]�F��f D ��|����� L���݊�H�������M�t L������H�E�dH+%( u;H��x L��[A\A]A^A_]�L��D��|���L������L����@�D���H��2����Q� � � �UI����1�H��H��I�0dH�%( H�E�1��z�x"��H�E�dH+%( u$�H�5�� ��4� @ H�E�dH+%( u�1���P� � � �UH��AUI��ATH��� L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�dH�%( H��8���1�H�EDž ��� H��(���H��@���Dž$���0 H��0����a_�I��H��tIL��H��H�� ����o�L��A���]�H��8���dH+%( u"H��� D��A\A]]�f. � A��������O� � �UH��AWAVA��AUATSH��H��XH�}��� H�U��M��M�dH�%( H�E�1��,�I��H���U H���:0�I�$H���- 1�L�E�H� D D��H�K L���^��� I�L$HI�D$8H��D��fHn�fHn�H�E�I�D$xfl��ʹ AD$HfHn�H�F. fl�AL$8AD$x�w�E����3 ���,j�I��H���� L����n�H��� �x.L�xuA� tހx.uA�.uA� t�f. � �( �+�H��H���2 L���2/�H�CH��� I�D$@�~E�I�\$@�}� fH:"�H��o����}�1�L��1��~�Dž��) H�5�� �E��1�}�H��I���= H�}����u%H�u�L�����H�u�H���õ�H�}��}��C"L���n[�L����m�H������� D L���pj�H�]�H���Զ�H��D��A�D$ ���1���D��� H��I�D$0�E�H�X- A�D$�}v�Dž��[ ��D�A�D$ H�����I�D$L�}�H� � D��1�M��H�- L���E������2��E�D��L��H�> A�D$$�8\�H�E� H�E� I��H��t<H�}�H��� L�����H���� tH�U�H�D��8 u� L���XZ�L�m�M�l$L���W<�L��I�D$X�j��H�u�I��$� L��H�FfHn�H�VfH:"�A�$� H��F��}� t3D��L�����&H����;� L��� i�L���)�L��E1���;�H�E�dH+%( uNH��XL��[A\A]A^A_]� @ A�D$ ����X��L���h���6���� @ L��E1��uY�� ����K��6C�L���~h�� ���f � � �UH��AWL�8AVI��AUATSH��(L�o8fo (� dH�%( H�E�1�M�e )]�M9�t: @ I�EfoE�I�}L��I�D$L� AE �(�L��M����:�M�$$I9�u�I�VHfo%ƭ I�^HH�L�b�)e�L�h�H9�ttf D I�T$8foM�L��H�PH�AL$0�9(�I�|$�/(�I�|$�%(�I�|$�(�I�|$@�(�I�|$ �Ww�L��M���L:�I�E0I�T$0L�h�H9�u�I�Vxfo-.� I�^xH�L�b�)m�L�h�H9�tLf D I�T$foU�L��H�PH�AT$�'�I�|$�'�L��M����9�I�EI�T$L�h�H9�u�I�~0�C�L���i'�I�~�`'�I�~�W'�H�E�dH+%( uH��(L��[A\A]A^A_]�9��I�ff. � f�� �UH��AWAVAUATSH�� H��8���dH�%( H�E�1�H���� �l I���� I�vXH��t A�~m �� I�FHI�^HL�x�H9�tTL��@���E1� D L�� I�W L���H�L��@���L��L���d��uH��8���H9�H���tXI�G0L�x�H9�u�1�H�U�dH+%( u?H�Ĩ [A\A]A^A_]�����Z���f D L���r�A�Fm�V���f D I���H�f. � @ � �UH��AVAUI��ATSH��L�wH�~dH�%( H�E�1�H�M;u�� K� �I��H��I] H�H��t�)�H��H�{I�|$H��t�)�H��H�{I�|$H��t��(�H��H�{I�|$ H��t��(�H��H�{ I�|$(H��t��(�H��H�{(I�|$0H��t�(�H��H�{0I�|$8H��t�(�H��H�{8I�|$@H��t�(�H��A�D$PI��H�{@�CH1�M�uH�U�dH+%( u=H��[A\A]A^]�f. � H�H�~N{ I��1�H�|( �01��!�� ��5G� D � �UH��AWL�AVI��AUI��ATI��SH��dH�%( H�EȋG0���G0���� M��ubH� �t 1�L��L��H����x�A��1�A�|$0� 1҅�O�E��DI�H�E�dH+%( �� H��D��[A\A]A^A_]� � I�} 试�v��@ H�����L��)�H��H�ك�vnH�5�' 1�L���Mx�H�5�' A��1�A�|$0�s���H��L��L���'x��`���f��, L���m�A�|$0�����, L���m����� D H�5A' 1�L����w�H�50' A��1�A�|$0����� D L��H��L���w�����E� � UH��AUL�-##| ATSH��H��dH�%( H�E�1�H�#| L9�tnL��x����/ D I�|$H��t H���.��t$I��$� L��x���L9�t6I�<$H��� ��u�H�E�dH+%( uH��L��[A\A]]�f � H�y"| L�-r"| L��x���L9�u0�D @ I�|$H��t H��讉�t�I��$� L��x���L9�tI�<$H��芉�u��{����E1��r����D� � �UH��ATSH��dH�%( H�E�1�H� ��H�~ ��8�t.����)�H�U�dH+%( �H H��[A\]�f. � I��H�v8H��H�8H���� H��H�~ HD����u�H�I� $H���� �z �� H��t�y �� H9�t-I�t$@H�{@H���� H��H��} HD�菈��Q���H�E�dH+%( �� I�t$H�{H��[A\]�^��f D H�5e} H���]����a��� H��t;�y � ������n��� � H��t��y �]������������ � � ���f D H�5�| H���L����T����B�f D UH��AWAVAUATS��H��(�}�dH�%( H�E�1��Q��� ��A���$^�I��H��� ��L�= | H� ( | � f�L���b�H��ts�x.L�puA�~ t�x.u A�~.�Q L�����H��uĀ=��| u�L��蓫��; H�=� | 1�L��D���}�L���?b�H��u�f. � L����^�H9�7 L�%� 1�H��L���D�1�L��L���D�H9t�}� �<�| u�2�| H�E�dH+%( � H��([A\A]A^A_]� �x.tBL�����tL�����H��tA�L���a�H���_����x.L�pu�A�~ tހx.u�A�~.u�A�~ t�� � �=��| u�L�����uKH�=� | 1�L��D���|�� D A�~ �u�������=g�| H�=� | ������W��� � �=G�| H�=b | t��K��� H���p^�H�������H��G{ H��� 1��01��~������@�H�E�dH+%( u�H��(D��[A\A]A^A_]�7�ff. � @ � �UH��SH��dH�%( H�E�1�H��t?� H��uMH��� H� � | H��x���H9ʺ HD�H�U�dH+%( u@H�]��À=f�| H� � | u1����H��� H� k | H��x���H9�u�H� � | ��?�� �UH��ATSH��H��dH�%( H�E�1��J�I��LcЅ�~R�{*�Mc�1�A� H�8L��� � ��AD�H��t&H��A��H��H�T�H���W��u�E9�t��_t L��H�U�dH+%( u H��[A\]� @��t�E)�A��~���� ?�ff. � � �UH��AWAVAUATSH��dH�%( H�E�1�H���� L�7H��x D�g H��M��LD�L���R/�A��E���� H��� L�= | H� �x L��x���L9�� I�<$H��HD��/�A9�u I�4$Ic�L��H��HD��7��� H�E�dH+%( �� H��L��[A\A]A^A_]�f � �=��| �� 1�L�5�w E1�����H� | H��� L�=}| L��x���L9�tRH� �w I�<$H��HD��j.�A9��s���I�4$Ic�L��H��HD��[6��U���I��$� L��x���L9�u�H� �| ���� I��$� L��x���L9����E1�����L�5Mw E1�H� W| �O����E=� D � �UH��AWI��AVAUI��ATSH��dH�%( H�E�1��-�L��I���-�L��L��I9�H��H��IF��5�I9�u<��u8M��t3L��I��E1���G�I9�rDL��H����G�I��1�L9�rFI9�����H�U�dH+%( uKH��[A\A]A^A_]� � K�<'� 1��(}�I��� 1�I�| � �}�I9�s��������N<�ff. � � �UI��H��H��H��x���I��x���dH�%( H�E�1�H�v H��HD�H��HD�H�E�dH+%( u���4���;� D � �UH��ATL�%_| SH�� H�S| fo{� dH�%( H�E�1�H�)U�H��x���H��x���L9�t>f�H��� foE�H�PH��� �K�H��H��� H��� H��x���L9�u�H��| fo � L�%�| H�H��x���)]�H��x���L9�t@ @ H��� foM�H�PH��� �QK�H��H��� H��� H��x���L9�u��K�| �C�| H�E�dH+%( u H�� [A\]��:�f � � �UH��AVAUI��ATSH��dH�%( H�E�1����I��H��t&H�E�dH+%( �� H��L��[A\A]A^]� �=��| u�L��藣�Ä�ty�=��| u��I�H�=�| A��1�L��D���u�D��I���1�M��u��=r�| u��t �=f�| u�����H�E�dH+%( u(H��L��[A\A]A^]�+� �H�H�=<| A����9�f�� �UH��AUATL�%-| S��H��H� | dH�%( H�E�1�L9�tKH��x����f�H��� H��x���L9�t-;Xu�H�U�dH+%( �� H��[A\A]]�f. � H��| L�-�| H��x���L9�uaf D �=v�| u_1�����H��| H��x���L9�u�K H��� H��x���L9�t5;Xu��s��� H��� H��x���L9�t�;Xu��S��� 1��I����H�| H��x���L9�u�� H��� H��x���L9�t�;Xu������f8�f D � �UH��H��dH�%( H�E�1�H��t0H��� H� �| H��x���H9�tVH�U�dH+%( uK�� D �=v�| u�=n�| u � ����H�}| H�v| H9�tH-� �f � 1����7� � � �UH��AWL�=�E AVL�5k AUI��ATE1�SH��dH�%( H�E�1� � L���8z�I��H��t`I� $L��H���A|�tM� L��H���/�uH�{L��� |�t)� L��H����/�u�H�{L���{�u� D H�E�dH+%( uH��L��[A\A]A^A_]���6�f. � � �UH��H��AWAVAUATI��SH� ���H��hH�}�H��dH�%( H�E�1��R A�ń�uH� �A{ E1�E1�� � L���y�A�L����I��H��u�Ic�D�u�H�<�H�E�H����H�E�H���# H�E�H�E�L�5��H�E� H�E��f D H�U�A��L��L���4�L����I��H��u�H�u�H�}��P H� d�� k�E����� D�u�A���� D�u�E1�E1�L�e��� H�=�� H��tH��H�M��z�H�M����� M�\$@I�v@H��x���L��L�]��`z�L�]�H��x������� I�|$A�����H�}�H�H����H�}�H�H����H�}�H�H�� ��H�}�H�H��(��H�}�H�H��0��H�}�H�H��8�o�H]�H�{@�b�D;}��� H�E�L��N�$(I��PN�4(I�L$I�vH������H�5�� H�����������f D M�\$@H��A�T$HM�T$8H�� M�L$M�D$A�t$0L��H�}�A�t$(A�t$ PH�E�RL��PL�e�H��0I�����L�e�E��D9}��� Ic�E��L�-� M��H� �L�e�H�� H�E�H��L��A��H�L�HL�@H�HH�P8H�p@�p0�p(�p �@HAUPA�T$H�}�H�H��0H���A�H�}�H�H���1�H�}�H�H���!�H�}�H�H�� ��H�}�H�H��(��H�}�H�H��0���H�}�H�H��8���H�}�H�H��PH��@���D9}��3���H�}���H�E�dH+%( u.H�e�[A\A]A^A_]� @ H�I:{ H�2� 1��01�������3� � � �UH��H��AWAVAUATSH��hH��x���H��H��p���dH�%( H�E�1��Q H� ��H�M���u H��={ H�E�E1�L�5 �p � H�5 L��1��d�H�5� L��1��vd�H���u�H�M�H��� j E1�E1�SH��p���1�1�PH��x���j �PL��H��0�7��L���/��L��H�E���I��H���� I�<$f�1�L�m�H��:{ )E�L�}�E�H�E�H�E��E� �"�I� $L��L��A�|$ ��H�� HE�1��U��c�I� $�U�L��L��1��c�H�s�L��L���w�}������H�5 L��1��}c��� � H�E�dH+%( uH�e�[A\A]A^A_]��M1�ff. � f�� �UH��ATI��H��dH�%( H�E�1��{!�H��t&H��H�E�dH+%( u+L��L�e���Wn� � H�E�dH+%( uL�e�1�����0� @ � �UH��H��dH�%( H�E���| ��u'1��f � ��| 脄�H��H��u��| H�U�dH+%( u���p0�� �UH��ATE1�H��dH�%( H�E�1��[7��4 @ A�t$1�H�� � :�t L�����I��H��uܸ � D 1��t�| H�E�dH+%( uL�e�����/�ff. � � �UH�5d���H�=1�| H��H��dH�%( H�E�1��r.���| H�U�dH+%( u���/� D � �UH� | H��AUATH��dH�%( H�E�H�� | H9�t0H�U�dH+%( � H��x���H��A\A]]�� � � >�A�ą��� ���J�I��H���� D L��� O�H��tk�x.L�`uA�|$ t�x.uA�|$.u A�|$ t� L�����t�L����L��I���K�M��t$H�E�dH+%( uPH��L��A\A]]�L���hK�H�E�dH+%( u,H��H�=�$ A\A]]�D�D����%�H�E�dH+%( t��H.� � � �UH��SH��dH�%( H�E�H��x H��tH�U�dH+%( u H�]��� D H�����q�H��x ����-� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1�鞁��-�f � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�H�� ��H�=� | ��h��Z-�f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H�� | ��-� � UH��H�s( � H��H��dH�%( H�E�1�H��6{ H�81���'� �X�ff. � @ � �UH��H��dH�%( H�E�1�H��t?H�G�G � H�G�@ H�GH�V(�G( H�G�G8 H��t H�NH;<�tH�E�dH+%( u"�ËW H�F@H��� �V4H�H�V� �F0���+,�ff. � � �UH��H��dH�%( H�E�H�H�U�dH+%( u����+�ff. � � �UH��H��dH�%( H�E�H�G(H��t&H�WH��H��t�@,H�U�dH+%( u �� D 1����+�ff. � @ � �UH��H��dH�%( H�E�H�G(H��t&H�WH��H��t�@0H�U�dH+%( u �� D 1����/+�ff. � @ � �UH��H��dH�%( H�E�H�GH�U�dH+%( u����*�ff. � f�� �UH��H��dH�%( H�E�H�GH�U�dH+%( u���*�ff. � f�� �UH��H��dH�%( H�E��G8H�U�dH+%( u���n*�ff. � � �UH��H��dH�%( H�E�H��� H�U�dH+%( u���**�f. � � �UH��H��dH�%( H�E�1�H�>H�E�dH+%( u����)�ff. � �� �UH��H��dH�%( H�E�H�F(H��t!H�VH��H��t�x,H�E�dH+%( u��H�=� ����)�ff. � �� �UH��H��dH�%( H�E�H�F(H��t!H�VH��H��t�x0H�E�dH+%( u��H�=�� �!����,)�ff. � �� �UH��H��dH�%( H�E�1�H�~H�E�dH+%( u����(�ff. � � �UH��H��dH�%( H�E�1�H�~H�E�dH+%( u���(�ff. � � �UH��H��dH�%( H�E��G|H�U�dH+%( u���n(�ff. � � �UH��H��dH�%( H�E�1��~|H�E�dH+%( u���,(�ff. � �� �UH��H��dH�%( H�E�H��� H�U�dH+%( u����'�f. � � �UH��H��dH�%( H�E�1�H��� H�E�dH+%( u���'� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u��0v��k'�ff. � � �UH��AWAVI��AUI���@ ATS��H��H��dH�%( H�E�1��s�H���� �X�{L��I��Hc���s�I�D$H���� A�D$ �n��L��L��D�8H��荎�I�F(M�,$A�D$4 H��t I�VL;$�t H��� I�D$,1�M��tL��肛����v�����A�D$$D�;H�E�dH+%( u H��L��[A\A]A^A_]�H�=+� �N����Y&�f � � �UH��SH��dH�%( H�E�1�H���� H��1��� ��r�H�H��t|H�xH� f�Hǀ� H��H)���� 1����H�H�H�@( H�@@ H�@H H�@T H�@` @@1�H�U�dH+%( u3H�]��� ���� � ��f D ��� � ��i%�f � � �UH��AUATL��@���I��SH��L��H�� dH�%( H�E�1��+�H���� L� ��q�H�H���� H�xH� Hǀ� H��H)���� 1����H�L��H�3�+�H�f�H�@( H�@@ H�@H H�@T H�@` @@1�H�U�dH+%( uBH�Ĩ [A\A]]�f. � ���� � ��f D �ӂ�� � ��A$�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�� �� $�ff. � UH��ATSH��H��H�(dH�%( H�E�1�H��tjH�C H�P�H9Ss H�E�dH+%( u{H��[A\]� @ L�`H��J�4� �L��H�C(H��tVH�S f�H�� @@ @0L�c �f�H� �3p�H�C(H��t for� H� C�v����=#�H�=.� �!����� �UH��AWAVAUI��ATI��SH��dH�%( H�E�H�F(H���� H�VH� �H���� �e��L��H��D�8I��脊�I�D$(L�+�C4 H��t I�T$H9 �t H��� H�S,1�M��tL���{�����r�1҅�I�D$(�S$I�T$E�>H�ЋB A�D$4H�BH�I�D$@I��$� I�T$� A�D$0H�E�dH+%( uXH��[A\A]A^A_]�f�L���(���I�T$I�D$(� @ I�|$H� �L���J�H�I�D$(H�����I�T$H� ������!� @ � �UH��AUI��ATSH��H��H�~(dH�%( H�E�1�H���� H�F H�VH�H�H9��� H��H�L9�tZH��t'H�C@�S0�H�SH�C(H�K@H��H�H�J�K4�J L�(A�E I�U �C4I�EH�SH�C@H��� � �CP �C0H�E�dH+%( �� H��[A\A]]� @ L�`H��J�4� 謌�H�C(H���| H�S f�H�� @@ @0H�{(L�c H��uFM��t�H�CH���U��� D � �vm�H�C(H��t*H� fo�� H�{(CH��t�H�S����s �H�=d� �W� � � �UH��AVAUATSH��dH�%( H�E�1�H���� �|7� I��H���� �|7� u|H�ֿ@ I����l�I��H��tn��L�hL��H��fn�L�hH� fp��H�@ �@( H�@4 f�@�R%�H�E�dH+%( uH��L��[A\A]A^]� E1���� �H�=�� �z�f. � � �UH��AVI��AUD�nATMc�I��SL���H��H��dH�%( H�E�1��l�H���o H�Dž��� I�t$H���C���H)�H���& ��� ���/ ��1���H��f � �AoH��H9�u�ڃ���9��� ��)эq���vI�4H�4�ʃ��9�tvHc�A� � �P9�~dHc�A� � �P9�~RHc�A� � �P9�~@Hc�A� � �P9�~.Hc�A� � �P9�~ Hc҃�A� � 9�~ H�A��Hc�L��L���D � �2R�H��tb�@ H�U�dH+%( uGH��[A\A]A^]�f. � ��1� @ A��H��H9�u��1�1�� ���H�=%� ��� �H�={� ��ff. � @ � �UH��AUI��ATI��H��dH�%( H�E�1��(�H�U�dH+%( uH��L��L���A\A]]�A���L �ff. � �� �UH��AUATSH��dH�%( H�E�1�H���� I��H�~(H��H��� H�V H�NH�r�H�� H9��� H�H�8 t8H�C@�S0�H�K(H�SH�{@H��H�0H�~�{4�~ H��t H�BH�CH��L� A�D$ I�$�C4I�D$H�SH�C@H��� � �CP �C0H�E�dH+%( �� H��[A\A]]� � L�jH��J�4� ���H�C(H��trH�S f�H�� @@ @0H�CL�k H��H�{(H���Y�������f. � � �h�H�C(H��t fo�� H� 1�C���H�=�� �� D � �UH��H��dH�%( H�E�1�H�E�dH+%( u��@ ��{�ff. � � �UH��ATH��(dH�%( H�E�1�H��tfH�F(I��H��t H�VH��H;8t%A�D$ ��u,H�E�dH+%( uJL��L�e���G�H� A�D$ ��t�I�|$H�u��rG�H�u�� @ H�E�dH+%( uL�e������ff. � � �UH��SH��dH�%( H�E�H�G(H��tlH�WH��H�<�H��t\H���K�H�S(H�CH�� H��tH��H�CH��t2H��H��t)�P �S4H�PH� H�S@H��� H�C��CP �C0H�E�dH+%( uH�]����� � � �UH��ATI��H��H�(dH�%( H�E�1�H��u:�� f�L��L����J�I�T$I�D$(L��H�� ��p�I�|$(H���� I�D$L��M��u�L���F�I�|$`L��I�D$( �F�f�L��L��I�D$` I�D$( I�D$@ I�D$H I�D$T AD$AD$�E�H�E�dH+%( uL�e�1���f�1��z����� @ � �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ ����f. � � �UH��AWAVAUI��ATSH��hD�VHdH�%( H�E�1�H��� E���% L�V@�V0M��L� �U L�=�V M��L�5�T H� �T L�%�U L�m�L�IU A�U A�ALHc�A��A�Kf D A�u H��U fA�<O �40tE�AhM�ip�Hc�A�<VA9�t*�A� J��f��~Hc�A�44Hc�A�K�Hc�fA;Vu�H� SI��A�KA��f��u�A� O��u IcAhM�ipA� GH�}�L��L�m�H)�I��� A�A8A�E A�A0L��A�E M�i@�� �� H�=lS ��Hc�H�>��D�NL�FH E��u�FL I�} �� I�} �� I�E(H��t7I�UH��H��t*�P L�PH� A�U4M�U@M��� I�EA�A�U0�v���L����I�UI�E(� @ I�}H� �L���n?�I�UH�I�E(H���A�Q0I���\���1�H�U�dH+%( � H��h[A\A]A^A_]�L�m�A�A0A�E IcAhM�ipA� G���M��L����L��I��见�I����t� 1�L��� H���g[�D�H�¸ E���u���I�$� �g���� �]����, �S���I�IIcq8� L�M�I��� ��L�M�L� S M�i@A�Q0�w���H�}�H��I+�� ���E�A�A0�I�AI�q(H�E�H� �L�A�@8�E���� IcA4I��� M�hI�y@H�U�H�U�I�T H9��� I�DH9��K H��A�x4H+E�H�E����� H���� H�}�H�E�H�}�H��IcqLIcA4HBA� wH��I�A@I��H9��G���I��H�E�A�E ���� H�=gR � ��fA�<w t A�QhM�ip�A�s�H�E�FD9��] A�r���C Hc�Hc�A� ���̸- ����: ����H�1"{ I�} H� I�E�<���H�� { H� I�EI�E(H���*����\����ƃ��u���� H�}�L���H�OH)�H���) ��� ���J ��1���H���oAD H��H9�u�u�H�}�����A��J� K�T 9��� �u�)ƍ~�����v$H�u�J�4K�t ��A������H�H�D9�tb�1�}�@�2�p9�~R�q@�r�p9�~C�q@�r�p9�~4�q@�r�p9�~%�q@�r�p9�~�q��@�r9�~�A�BI�A(I�QH� �L�A�@8�E��}��4 A�@��+M������� I�Q@M���Q��~|�A�E��L��Hc�L�M��~�L�M�H��I�EtCLcm�I�IJ�(I�A(I�Q@L�,�A�E��+M�����bI�}H)�H�U�A�U ��u�I�E H�=%� �� � �PI����v���I�QIc@ �E� A�A4I�A�@8 ����M�� 9�N��E�A�@$�E���� L�E�L��x����p�L�E�I��� HcE�L�m�L��x���H�E�HcE�H�E��K @ I�}�gK�L� O L��N ���� H�E��8�� � I�}��M�I�UI�E(L��H�U�I�M� H�}�Ix�*�L� �N L��N ��A�E4��t�I�uI�M(M��L�,�A�E �� A�AP L��L�M�� �L�M�L� �N ��� A�yLI��� L�&N �W�I�A@��� ���� ���Lcm�1�L��M��I�}�U�H�u���U�L� (N L��M ����h I�}I�M(��H�u�H� �H�yH�H���� �n �H��9U�u�M��A�Q4I�II�A(�E� H� �L�)A�U ���� �E�I�}� A;M�� A�I4Hc�� I�A(I�QH��IcA4H�R�D I�AI�q(H�E�H��H�@H�E�I��� �E������������ HcE�H�}�L�,A�ALM�i@I9��� �E�L�m�I��A�U ���� H�WM � ��Hcu�fA�<w tA�qhM�ipA�s�Hc�E�VD;E�u)�zf D Hc�A� ��Hc�A�s�Hc�E�VD9�tSA�r���@���� � @��Hc�����CI��Hc�L9m�tTHc�A�E ���M���� � �K����SI���E�L9m��,���L�m�H�}�H�}������ � �&���L�m�A� W�.���A�A4 A�@ �E����� L�)A�Q4�E� A�E8 �5����L�M��L��Hc�M��]z�L�M��M�L� �K I�EL��K I�QI�A(H��H�xH���� ���H�M�AI4���H�}�� ���A�U4M������ M�����I�yL��L�M��y.�L�M�L� ^K �E� L�K I�II�A(A�Q4L�,��}���H�}���1�� A�L H��H��H9�u����H�=:� ��� D H��L��1�E1���H�=G� ��H�}�HcE�E�ALL�,M�i@I9��� H�}�H�}�H�E�� ���� H�=�J ���Ic�fA�<O t H�E�E�AhI�ApA�K�H�A�<FD9�u'�5 D Hc�A���Hc�A�K�H�E�FD9�tA�<J���@����H�E�D�CH�E�I9��l���H�}�Ic�A� Wf��tE�AhM�ipA�S��H�A�4FA9�tI�RA�S��H�E�FD9�u��C��t��u H�}���� � � ���� �I��M�i@�a��� @ I�}�U�L�m���E�L�M��U�L� �I ��L�II �����H�=�� �7��A�yP �S���I�yL��L�M��l,�L�M�L� QI �3���H�=� � ��� �UA�����A�� H��AWL�=#K AVAUE1�ATL������SH��h H��p���H��x���dH�%( H�E�1�H�� ���ƅ ��� Dž���� I��H��L������H������Ic�E�,D��A����� A����� E���z A�� � A�� �p A�U� �� wbHc�H�5 J �49�uPH�!J D�,D��E��� ������H������H��A�������I�T$��I���������� � H��I ����� �������� E���� u| D A� L;�����tL���Y��H�E�dH+%( �e H��h D��[A\A]A^A_]ÐH�aI F�,(D��E���� � L9�t�H�C�H��I��E�,A���t�A��A�� w�Mc�H�I B�<(u��f D ��Lc�H�=�H � ��J� )�I��Hc�I��H��������wRH��H Hc�H�>��f D L������L��1�D������L������H��p����S�L������D������L������J�� L��H��H)�H������L)�L�`H�PH�;H H�gH �9B����� H����� wHc�H�= H @:4�� H�-H D�,D��AH�YK�D�H9�� L)�D������L�cI��' �� M��' I9�LO�K�|�L�������W�H���� L��L��H��I�����L������H������L��H������M�PL������I��I�L�����L;�����H������L������D������I��t9L��H������L������H���������H������L������D������L������H�J�D�O�d"�H9��� L������I��A���l���E1��L���f D 1�E1����f D H�)G Ic��A�T ��� � A������|��� D H��x���H������L������H������D��������S�L������H������������A����� @ H�YF D�,D���5��� @ I� $� HDž���� �ɍA?I�H��H�H �Ÿ������ � L������A�t$�L��D������L�������H���f D I�$I D$�H�������N��� I�$H�������;��� � I�4$I�L$�HDž���� H��thH9�����H������� f��ɍA?I��I�I��H����H�L �H9�~�����H������I��H��Dž���� I�$�+���A� ����H���A� ���I��A� ���� �f. � f�� �UH��AWI��AVI��AUA��H�5�S ATA��SL��H��dH�%( H�E�1��i�H��k| H��� H��L��H���a�w̫H� �k| H��H��Hi� �H)�H��k| H��Bz�Ք��H��H� � { H��H��9}�A��C�D-f�f���*��A*��X��Y{g � {= f/��Y �H,�H� k| �' � H�=Է �n�I H� �j| � H�=߷ �n�L��j| � 1�H�=�j| H�� � ���/ H� �j| � H�=?� �Jn�) H� �j| � H�=R� �-n�m H� yj| � H�=e� �n�m H� \j| � H�=�� ��m�m H� ?j| � H�= � ��m�m H� "j| � H�=^� �m�m H� j| � H�=�� �m�m H� �i| � H�=� �m�m H� �i| � H�=W� �bm�m H� �i| � H�=�� �Em�m H� �i| � H�=�� �(m�m H� ti| � H�=P� � m�m H� Wi| � H�=�� ��l�m H� :i| � H�=�� ��l�m H� i| � H�=I� �l�m H� i| � H�=�� �l�R H� �h| � H�=� �zl�R H� �h| � H�=*� �]l�R H� �h| � H�=e� �@l�R H� �h| � H�=�� �#l�R H� oh| � H�=۽ �l�R H� Rh| � H�=� ��k�R H� 5h| � H�=Q� ��k�V H� h| � H�=�� �k�H�E�dH+%( uNH� �g| H��� � [H�=�� A\A]A^A_]�uk� D �\��H,�H��g| H�=�g| ?�����H�E�dH+%( u�H�O { L��� H� � H�8H��1�[A\A]A^A_]��� �UE��E��H��AWAVI��AUA��ATI��SH��H��H� �c D�MdH�%( H�E�1�f/�w(� ء f/�w� �b � �b ���f8�H� �f| H���� H�A{ f��L�=�f| �*(H��f| L)��j f���H*� � �e�H�={� �m��]�D�M�D�E�D�]��0j�D�M�D�E�1��M�H�=tf| � H�@� �{��f��M)��]��A*��m��e��Y �b H�af| �Yyb �� f���I*��Y�H���^�L)��F f��H*��Y�H�5Z{ �^��\�f��*H)��� f���H*�H��e| �Y�H)��� f���H*��^�L��H�=�e| H��� � � ��H�E�dH+%( �� H� }e| H��H� � [H�=D� A\A]A^A_]�i�H��f��H��H ��H*��X����f�H�E�dH+%( �� H��H[A\A]A^A_]�f D H�Ѓ�f��H��H ��H*��X��7���f. � H�ڃ�f��H��H ��H*��X���f�H�у�f�H��H ��H*��X����f�L��A��f��H��L ��H*��X��g�����ff. � �� �UE��E��H��AWAVI��AUA��ATI��SH��H��H� �` D�MdH�%( H�E�1�f/�w(� � f/�w� �_ � �_ ���f8�H� d| H���� H�Q{ f��L�=d| �*(H��c| L)��z f���H*� � �e�H�=�� �m��]�D�M�D�E�D�]��@g�D�M�D�E�1��M�H�=�c| � H�P� ���]�f��M)��A*��m��e��Y �_ H�qc| �Y�_ �X�_ �\��� f���I*��Y�H���^�L)��J f��H*��Y�H�5^{ �^��\�f��*H)��� f���H*�H��b| �Y�H)��� f���H*��^�L��H�=�b| H��� � � ��H�E�dH+%( �� H� �b| H��H� � [H�=H� A\A]A^A_]�f� D H��f��H��H ��H*��X��q���f�H�E�dH+%( �� H��H[A\A]A^A_]�f D H�Ѓ�f��H��H ��H*��X��3���f. � H�ڃ�f��H��H ��H*��X����f�H�у�f�H��H ��H*��X����f�L��A��f��H��L ��H*��X��c�����ff. � �� �UE��E��H��AWAVI��AUA��ATI��SH��H��H� �] D�MdH�%( H�E�1�f/�w(� � f/�w� �\ � �\ ���f8�H� a| H���� H�Q{ f��L�=a| �*(H��`| L)��z f���H*� � �e�H�=�� �m��]�D�M�D�E�D�]��@d�D�M�D�E�1��M�H�=�`| � H�P� ��f��]�M)��A*��m��e��Y�\ � �\ H�i`| �Y��X�f(��\��� f���I*��Y�H���^�L)��F f��H*��Y�H�5Z{ �^��\�f��*H)��� f���H*�H��_| �Y�H)��� f���H*��^�L��H�=�_| H��� � � ���H�E�dH+%( �� H� }_| H��H� � [H�=D� A\A]A^A_]�c�H��f��H��H ��H*��X��q���f�H�E�dH+%( �� H��H[A\A]A^A_]�f D H�Ѓ�f��H��H ��H*��X��7���f. � H�ڃ�f��H��H ��H*��X���f�H�у�f�H��H ��H*��X����f�L��A��f��H��L ��H*��X��g�����ff. � �� �UA��H��H��H��H�=_^| dH�%( H�U�1�H���� H���z f��I��H� R^| �*"H�O^| H)��� f���H*�H)��� f��H*��Y��^�H�M�dH+ %( �� f���A*��Y Z H)��� f���H*��Y�L��� � H��� �^�� Z ��\���� � I�ʃ�f��I��I ��I*��X�H)��b���H���f�H��H ��H*��X��M��� � H�E�dH+%( u'�� � H��f��H��H ��H*��X��M����%�� D � �UH��AWAVAUI��ATSH��H� �\| dH�%( H�E�1�H��� I��A���� H�=�� � M���X`�L���N\| H�=G\| L)�H=� vAH=?B � H���� f��H*��P � H� P� � �^�� ��n�H�=L\| 1��پ L��[| H��� �H��M��t H�=$\| L�� 1�H�� �&��H� � L��L��D���1 �H�E�dH+%( �� H� �[| H��� � [H�=�� A\A]A^A_]�c_� H�E�dH+%( ubH��[A\A]A^A_]�f�H��f�H��H ��H*��X�����f�f�P � �H*�H� A� � �^ѕ ��m����Z��f. � � �UH��AWAVAUATSH��H��(�}�H� [| dH�%( H�E�1�H���. H�g�z M��I��A��I��I)�L�=� H� H���M H�=�� � � L�E��c^�L�E��XZ| H�=QZ| I��� vBI��?B �� M���� f��I*��P � H� [� � �^�� ��l�H�=WZ| 1�L��Y| D��H��� � �R��M��t H�=.Z| L�� 1�H��� �0��L�5q�z H�2Z| f��f��H�Z| �*U��Y6V �A*&H)��p f���H*�L��H)��� f��H*�H���Y��^�H)��� f���H*��Y�L��� � H�=�Y| H��� �U��^�� �U �\����H��Y| f��H�zY| �A*&�U�H)��� f���H*�I)��� f��I*��Y��^�H)��k f���H*��Y��^��\�A�� ~�Y �� f/ U �� � JU f(�f/��� f/ � �~ H�E�dH+%( �* H� �X| H��(� � [H�=s� A\A]A^A_]�0\�L9�H��� LB���� D H�у�f��H��H �L���H*��X�H)������H�у�f�H��H �H���H*��X��Y��^�H)��p���H�Ѓ�f��H��H ��H*��X��[��� � �%T � PT �-�� �d f(� � f/����Y݃�u�f(���� @ H��f��H��H ��H*��X����f. � L��A��f�H��L ��H*��X��=����H�у�f��H��H ��H*��X�� ���f�H�=AW| A�M� �S H�� � � �X��\ Б f(��'���D���f�f�P � � �I*�H� �� �^a� �di��y��� � H�E�dH+%( u8H��([A\A]A^A_]�f. � L��A��f�H��L ��H*��X��������ff. � �� �UA��H��AWAVAUATSH��8�u�H�=VV| dH�%( H�E�1�H���� I��H��I��M��I)�I����� �� H�=� ��U| L�=�U| H�E�I��� �$ H�U�z f��H� V| �*H�V| H)��. f���H*�H��H)��� f��H*��Y�L���^�H)��� f���H*��Y��^��\�f/7Q �Q � �Q f(�f/��K f�ɾ � �U��A*��Y �Q H�4� �W��I��� �U���T| vOI��?B �% M���� f��I*��U�H� �� �^O� �P � L��� �hg��U��M�1�� �U�H�=�T| L�fT| H�Ϭ ����M���U�t'L�� 1��U�H�=�T| H��� ����U�H��z f��H��T| �* H��T| H)�� f���H*�I)��� f��I*��Y��^�H)��� f���H*��Y�H�M�H�=T| H�H� � � �U��^��\�� QP ����U�f//� �� H�E�dH+%( �� H� �S| H��8� � [H�=�� A\A]A^A_]�CW� H��� �2S| L�=+S| H�E�M��� f��I*�D�M�H� M� �^�� L���P � � ��e�H�=<S| D�M��7��� � �N � �O f(�� ԍ �d � f/�������YӃ�u�f(���� @ H�Ѓ�f��H��H ��H*��X��/���f�H�у�f�H��H ��H*��X���f�H�у�f��H��H ��H*��X����f�H��f��H��H ��H*��X��D���f�L��A��f�H��L ��H*��X�� ����H�у�f��H��H ��H*��X�����f�H�=!R| L��f(�H��� � � � ���&��� � f�H� �� �I*��^`� ��� I��?B �L���f�D�M�H� �� �I*��^/� �P���f�H�E�dH+%( uZH��8[A\A]A^A_]�f�L��M��f�H��A��L ��H*��X��[���f D L��L��f�H���H ��H*��X������R��f�� �UH��AWAVAUATSH��x H� Q| dH�%( H�E�1�H��� H�5 Q| Lc�� H�=�� H��P| � �T�H��P| H��� Ic�f���%M ����h����D �*��Y�H���z f���*H��P| H+�P| �9 f���H*�f� � H�=cP| �Y�H�� L��p����Y��^��^�� �L �\��L��E��P L��H� q� � 1��b�H�P| H��� Ic�f�ɋ��D �*��Y�h���H�E�z f�f���X -L �* H��O| �Y�H+�O| �Q f���H*��^�L��H�=�O| H��� � � L�=�� �X�K ���L��H�=i� �N| �/M�I��H���� H������L�-Q� � L��H�����H���� L�� H���<�H��u�L�-�M| L�����L��H�=.� ��L�I��H��tLH�������& � 1�� H���)�H;�N| �2 L�� H�����H��u�L����H��N| H���� B��f�ɍD �*��Y�h���H���z f�f��X�h����X �J �\ �J �* H�sN| �Y�H+pN| � f���H*��^�L��H�=+N| H��� � � �XzJ �%�� H� N| � H�=�� �Q�H�E�dH+%( � H��x [A\A]A^A_]� C�D6f���=�I �*���h����Y����f. � H��M| ���� @ L�-)L| H������� L���u��P���H��f��H��H ��H*��X����f�H��f��H��H ��H*��X����f�H��f��H��H ��H*��X�����f�C�D6f���*��Y�h����i���f D C�D6f���*��Y�h������L�-oK| ������� D � �UH��AWAVAUM��ATSH��8�M�L��L| dH�%( H�E�1�M��� H���z H��Lc�H��I��M��H)�H� H���� L�=j� H9��� H�:L| H���� B��f�ɍD �*��Y iH H�z�z f�H�7L| �* H��H)��� f���H*�H�L| �Y�H)��� f���H*��^�L�Ǿ H�M�H��� � ����H�M��UK| H�=NK| H��� vBH��?B �� H���? f��H*��P � H� X� � �^�� ��]�M�H�=QK| 1�M��L� �J| H��� � �L��M��t H�=(K| L�� 1�H��� �*��H�k�z f��H� K| �*H� K| H)�� f���H*�L��H)��� f��H*��Y�H���^�H)��� f���H*��Y�L��� � H�=�J| H�ʢ �^��\�� �F ���H���z f��H��J| �*H��J| H)�� f���H*�I)��� f��I*��Y��^�H)��� f���H*��Y��^��\�f/�F �0 �hF f(�f/��* f/:v � H�E�dH+%( �� H� �I| H��8� � [H�=�� A\A]A^A_]�NM�f D H���z L�=�� H�0H���=���L��D�U�H�M�L�E����LcU�H�M�H��H�x� L�E�LE�H�II| H������C�Df���*��Y {E � ���f D H�ƃ�f��H��H �H�1I| �H*��X��Y�H)�����H��f��H��H ��H*��X����� D � PE �0E f(��|� �d � f/�������Y�u�f(���� @ H��f��H��H ��H*��X��P���f. � L��A��f�H��L ��H*��X�� ����H�у�f��H��H ��H*��X�����f�H�Ѓ�f��H��H ��H*��X��Y���f�H�у�f�H��H ��H*��X�� ���f�H�у�f��H��H ��H*��X����f�H�=�G| L�� H��� � ������ f�P � � �H*�H� d� �^�� �Y����� � H�E�dH+%( u/H��8[A\A]A^A_]�f�H�ȃ�f�H��H ��H*��X�����=��ff. � f�� �UH��AWAVAUATA��SH�� H� �F| dH�%( H�E�1�H���� Hc�I��H�=�� I�վ � L��@����`J� �� L��A9�H� �� � DO�1�E���Y�H�F| H���� Hc�f���%�B ���D �*��Y�H���z f��H�vF| �*(H�cF| H)��r f���H*�L��H)��= f��H*��Y�L���^�H)�� f���H*��Y�L��� � H�=�E| H� � ��8����^�� <B �\�����H� �z f��H��E| ��8����*H��E| H)��m f��H*�I)��; f���I*��Y��^�I)��� f���I*��Y�� � �^��\��Y�f/�A �� � �A f(�f/��� f/lq �n H� E| � � H�=� �H�H�E�dH+%( �� H�Ĩ [A\A]A^A_]� @ �Df���%A �*��Y��S��� �(A � A �d f(� � f/��b����YӃ�u�f(��P��� @ L��A��f��H��L ��H*��X���f � L��A��f��H��L ��H*��X�����H�у�f�H��H ��H*��X��~���f�H��f��H��H ��H*��X����f�H����f�H��H ��H*��X����f�H����f��H��H ��H*��X��y���f�H��C| H��tD��f�D �*�f(��Y��X�D��f(ž H�=nC| H�ϝ � �u���B����Df��*�f(��Y���U�� D � �UH��AVAUATI��SH�� H� C| dH�%( H�E�1�H���K Lc�H��I�վ � H�=�� �F�H��B| f�H��t0M���� f��I*�H���� f���H*��^��Y? H��B| H���� B��f��� �> �D �*��Y��X(} L�5��z f��H��B| H�wB| �A*&�X��X�> �\�H)��� f���H*�I)��� f��H���I*��Y��^�H)��� f��H*��Yľ H�=�A| H��� L�-�<| � �U��^�f(�����1��� L���H�M��H� � L�� � �+T�I��� �U��� L;%�A| �? � > H��A| f��A*�X�H)��W f���H*�H�oA| �Y�H)�� f���H*��^�L��H�=+A| H�� � � �-��H�E�dH+%( �; H� �@| H�� � � [H�=¼ A\A]A^]�D�C�D6f��� = �*��Y��B���f�H�E�dH+%( �� H�� [A\A]A^]�L��A��f��H��L ��H*�H���X��Y��^�H)��`���H�Ѓ�f�H��H ��H*��X��K��� @ H�у�f��H��H ��H*��X����f�H��f��H��H ��H*��X�����f�H��f��H��H ��H*��X����f�I��$� � L��H��S㥛� H��H��H��1�H� � H��I�к �2R�I��`� �U�����M��xkf��I*�H� � � � L�� �X�; �U��^�y ��Q�L;%h?| �U��������9| Turb�o f��9| ���f�L��L��f�H���H ��H*��X��f�H��f��H��H ��H*��X��:���f�L��L��f�H���H ��H*��X���������f. � � �UH��AWA��AVAUATSH��HL�M�H� �>| dH�%( H�E�1�H���� I��H��� A��H�=@� � M���B�H� 9� M��H�=J>| I��H�X� � ME�M��IE�1��A��L�M�M��t H�=>| L�ɾ 1�H�~� ���H�=�=| E9��� f���-/: �5?: �A*�E���� E���@ �Y�f(��X�E���� L� �z H��=| f��A* H)��� f���H*�H��=| �Y�H)��� f���H*��^�H�=b=| f(�H�Ǚ � � �`���-f D �-�9 E���w f���A*��Y�E���A H�E�dH+%( �� H� �<| H��H� � [H�=Ƹ A\A]A^A_]�@� H�E�dH+%( �k H��H[A\A]A^A_]�f D H��f��H��H ��H*��X�����f. � f��L���z f��H���A*�H��<| �A*�Y�H)��@ f��H*�H�h<| �Y�H)��C f��H*��^�f(˾ � �\ �8 H�I� �u��e��m�L�E��M�f(����M���m��e��u�����L�E�H��f��M�H��;| �A* H)��[ f���H*�H��;| �Y�H)��� f���H*��^�L��H�=;| H�� � � �u��e��m��r���m��e��u��~���f D f(�f��H���5�7 �Y�L���z H�C;| �A*�X�H)��� f��H*�H�;| �Y�H)�� f��H*��^�H�� � � c7 � �u��X��e��m�L�E��M�f(����M���m�H�=�:| �e��u������L�E�f�H���M�H��:| �X 7 �A* H)��] f���H*�H�e:| �Y�H)��` f���H*��^�L��H�=!:| H��� � � �u��e��m�����u��e�H�=�9| �m�����f � L�1�z H��9| f��H���A*H)��= f��H*�H��9| �Y�H)�� f��H*��^�f(˾ � �\ 6 H��� �]�L�E�f(��t��M���]������L�E�f�H��f(�H�`9| �\ �5 �A* H)�� f���H*�H�29| �Y�H)��� f���H*��^�L�� L�E�H�=�8| � �]�H�ܔ �����]�L�E�����f � f��f��H���-�4 �A*�L���z H��8| �A*�Y��X �4 H)�� f��H*�H��8| �Y�H)��� f��H*��^�H�� � � �4 � �m��X�L�E��M�f(��2��M���m�H�= 8| ����L�E�f�H���M�H�8| �X �4 �A* H)��� f���H*�H��7| �Y�H)��# f���H*��^�L��H�=�7| H��� � � �m����H�=�7| �m��I���H��f��H��H ��H*��X����f�H����f��H��H ��H*��X����f�H����f��H��H ��H*��X��K���f�H����f��H��H ��H*��X����f�H����f��H��H ��H*��X����f�H��f�H��H ��H*��X�����f�H��f�H��H ��H*��X��H���f�H��f�H��H ��H*��X����f�H����f�H��H ��H*��X����f�H����f�H��H ��H*��X�����f�H����f�H��H ��H*��X�����f�H����f�H��H ��H*��X����f�H��f�H��H ��H*��X����f�H��f��H��H ��H*��X����f�H��f��H��H ��H*��X�� ���f�H��f��H��H ��H*��X�����f�H��f��H��H ��H*��X��^����m��ff. � f�� �UH��AVAUATI��SH�� H� +5| dH�%( H�E�1�H��� H��A��A�վ � H�=Ѱ �8�M��t H�=�4| L�� 1�H�M� ����f��f��f��H���A*���0 L�%�z �A*�H��4| H�=�4| �A*$�Y��Y�H)�� f��H*�H��4| �Y�H)�� f��H*��^�E9��- �X%�0 f(��e�f(�f(¾ � H�`� �;��H�D4| f��e��A*$H)��< f���H*�H�4| �Y�H)��� f���H*�H�=�3| � � H�6� �^�f(�����H�E�dH+%( �� H� �3| H�� � � [H�=f� A\A]A^]�%7� D H����f�H��H �H��3| �H*��X��Y�H)����H��f�H��H ��H*��X��^�E9������X }/ f(��e����� � H�E�dH+%( uOH�� [A\A]A^]� @ H��f��H��H ��H*��X����f�H��f��H��H ��H*��X�������ff. � f�� �UH��AUATSH��(H� �2| dH�%( H�E�1�H���� I��H��� A��H�=+� � ��5�% H� =2| � H�=� ��5�M��t H�= 2| L�� 1�H��� �"��L�%c�z f��f�H��H�2| �A*��Y ,. �A*$H)��� f���H*�H��1| �Y�H)�� f���H*��^¾ � H�=�1| L�-s� �M�L�����H��1| f��M��A*$�X �- H)�� f���H*�H�o1| �Y�H)��� f���H*��^�H�=.1| L�� � �4��H�E�dH+%( �� H� 1| H��(� � [H�=ɬ A\A]]�4�f. � H����f��H��H �H��0| �H*��X��Y�H)���H��f��H��H ��H*��X����� D H�E�dH+%( uOH��([A\A]]�f D H��f��H��H ��H*��X�����f�H��f��H��H ��H*��X������=��ff. � f�� �UH��H��L�0| dH�%( H�E�1�M���� H��H� 0| H�E�dH+%( �� H�)�z f��f��*��Y �+ �* �X , H)�xDf��H��/| �H*��Y�H)�xTf���H*��H�z� � L�Ǹ �^��|�� @ H���f��H��H ��H*�H�d/| �X��Y�H)�y�H��f��H��H ��H*��X�� @ H�E�dH+%( u�����f. � � �UH��AUATH��H� �.| dH�%( H�E�1�H���i � � H�=�� �[2�L�-܋ 1�� �* H�=�.| L�� L�� f(�� L�%� �����* L��� �* �+ � � H�=K.| H� Ъ �W��� �* �d H�=+.| L��� L�� � f(��&���n* L��� S* ��* � � H�=�-| H� l� ����� &* �� H�=�-| L�;� L�� � f(�����* L��� �) �R* � � H�=y-| H� � ���� �) �, H�=Y-| L��" L�� � f(��T����) L��� �) ��) � � H�=-| H� �� � ��� T) �� L��H�=�,| � � L��� f(�����3) L��� ) ��) � � H�=�,| H� �H ��H�E�dH+%( uEH� �,| H��� � A\H�=K� A]]�0�f D H�E�dH+%( u H��A\A]]��Z��f. � � �UH��AUATH��H� !,| dH�%( H�E�1�H���9 � � H�=Ч �/�L�- � 1�� :( H�=�+| L��� L�� f(�� L�%,� ����( L��� �' �T( � � H�=�+| H� '� ��� �' �d H�=k+| L��� L�� � f(��f����' L��� �' ��' � � H�="+| H� ͧ �.��� f' �� H�=+| L�]� L�� � f(����E' L��� *' ��' � � H�=�*| H� ]� �ſ�� �& �^ H�=�*| L� � L�� � f(�蔿���& L��� �& �A' � � H�=P*| H� � �\��� �& �& H�=0*| L�� L�� � f(��+���s& L��� X& ��& � � H�=�)| H� �� ���� +& �� H�=�)| L�� L�� � f(��¾�� & L��� �% �& � � H�=~)| H� M� 芾�� �% � L��H�=[)| � � L�Z� f(��Y����% L��� �% � & � � H�=)| H� � �!��H�E�dH+%( uCH� �(| H��� � A\H�=�� A]]�|,� @ H�E�dH+%( u H��A\A]]�����f. � � �UH��AUATSH��(dH�%( H�E�1�H�=�(| �� H� �(| H��(| H9�s~I�!�"Kg�f(�I�a� �* � H��I��H��L9�wp� �b A�� H�m�.:B�G�H� ��K H��H�� H9�w� �# A�� f/�s=H�À�� H9�r�H�E�dH+%( � H�e�[A\A]]� � �$ A�� �H� �z f��H��'| �*H��H)��� f��H*��Y�H)��� f��H*��^�H��H� p'| � h$ APE��� � H�=J'| H��� �e�H�À�� f(��F��H�G'| X�e�YH9������)���f. � H��f�H��H ��H*��X��Y�H)��b���H�Ѓ�f�H��H ��H*��X��M������ � � �UH��H��H� �&| dH�%( H�E�1�H��t-� � H�=t� �#*�H�=t&| �G��H�d&| H�E�dH+%( u���f��f D � �U� H��AWAVI��AUATSH��xH�}��_ HcXdH�%( H�E�1�� ��|���I��9É}�N�A�^`A�lj]��t�Hc�� H�E�H�E��_�I��� H�E�H�U�I��� H�U�H���( H�U�H��� H�E� E���& f D H�E�H�}�H�� H� �c��I��H���� 1�H��E1����A���< D E9�~{E��A�D$?D�� AI�H��A��L��H�H 4�D���|��A��L���q�A9�|�L���$��H�]�H���8��H�E�H�DH�]�H�E�H�E�9CX~rH�U��L��� @ L�����# H���z � H�=Ђ A�����H��R(�H�}��)��H�}�� ��H�E�dH+%( �" H��xD��[A\A]A^A_]Ë[`���� H�E� � H�]�H�}�H�� H]��+��I��H���g���1�H��E1����A���@ D E9��?���E��A�D$?D�� AI�H��A��L��D����H�H ��@��A��L���5�A9�|�L�����H�]�H�����H�E�H�DH�]�H�E�H�E�9C`�M���Mc�J�<� �m �H��#| H��H���� ��|�����~A�G��� H��H�� ���E�E1�HDžh��� ���a D�}�M��E��I��H��h���H�}�L��H�� H�H��p�����|���9E�� ��U����� ��|����ۍC?��I�E1�H�H��H�E�� H��H�E�� � I��D9��� H�}�L��H�E�H�� H�H�H� H�E�t�L���=���9E�~KD��M��A�� D Hc�I���8��� H�}��JE1�L��Hc�E1�1�H�� ���9E��D��M��A�ŋU�I��D9��x�����|���E1�E1�L��H��p���1�H}���Hc�����|���9E������H��h���H��h���9E������E1��3��� D H�}�D�8A�w�J�u�L��Hc�E1�H�E1�1��i���;E�}D�}��!���f � M��D�m��I���H�E�z � � H�=p� A��H��%�����v��f D UH��AWAVAUATSH�� H� $ H��XH����dH�%( H�E�1��ظ�I��H���� @ L���@��I��H���� A�|$u�A�|$.I�\$u�{ t�f � �;.�� H�����I��H��t�H������I��H��� L������H���� �xu�x.L�puA�~ t� � �x.�� H��L���+��u�H����M��L�� H�=n H�����B��H����1�1���6�Dž��x���L����� ����L��L�����w����L����H���V L����腱�H����1�� �b��H;�������L���-��L�����L����� ���I��H��tUH��L�--� 1�I�ع L�� �Z�x(1�I�|$M�� L�� �:�yNL���Ζ�L�����E1��9��{.�_����{ �U���L���T��I��H������ � L�����H�E�dH+%( uhH��X L��[A\A]A^A_]� @ A�~.�_���A�~ �T���L������H������f � L�����L���������6�����蜸�ff. � �UH��AWAVAUATSH�� H� $ H�� H� $ H��(� dH�%( H�E�1�I���=b | I��HDž��� 1�� �1�L��I��1���4�� A��M���� H����� � H��D���X��DM���� E1�D���p��H�E�dH+%( �� H��( D��[A\A]A^A_]� � Lc��=� | H��L����L����I9�t�A������ � �=� | H�����L�����I9��P���A������o��� � �=b | H�����L��L����H���D���H�P�z H�*� � �01����끐H�1�z L��� H�� �01�����l�D�(A�������ܶ�ff. � �UH��AWAVAUI��ATSH��H�� dH�%( H�E�1�Dž$��� ���I��H���� @ L�����H���� �xu�x.L�puA�~ tx.� H��t�I��� @ M�M��t�I�wL�����u�1�H��(���M��L��H�i� � ����� H��(���H��0�����H��(���A��襥�E���T���L�烅$�������H���M��� @ �=�| H��$���� ��H��tsH�ļz H�Ҙ � A������01��a�L���Y��H�E�dH+%( �� H�ĸ D��[A\A]A^A_]ÐA�~.���A�~ ��������� D L���h� � L���8��H���� �xu�x.L�puA�~ t� � �x.�� H��t�I��� @ M�M��t�I�wL����u�1�H��(���M��L��H��� � �o���� H��(���H��0�����xH��(���� ����A�Dž�uCH��(���� ��L���t��H���<��� E1����A�~.�O���A�~ � ����?���H��(����٣����A�����H�*�z L�� H�� �01�����e�D�8A���a����ճ� D � �UH��AUATH��dH�%( H�E�1��<���H�E� I��H��tVL�@H�H�}�1�H��Y � �N��xZf. � M��M�d$I�}�ϐ�L���ǐ�L�����M��u�L�e�H�E�dH+%( u!H��L��A\A]]�f. � H�E� ����� �UH��H��dH�%( H�E�H�H9�u� D H� H9�t�xu� � 1�H�U�dH+%( u��踲� � � �UH��AWAVAUATSH��H�� �����L�7�����dH�%( H�E�1�H�� ����5�| H������I��H������Dž�� H�����L9��� � f. � � �v��: L��I��H���������M���n H���e H��L��H�����L)�蘙�H�����I�E H�yH����譒�I�EH���� H����H���� M�l$M��M�6L9�� A�~u�M�� ����M���N���I�~����I�D$I��H��u�H���z H��u � �01��, �H�����H��t&I��H�[I�|$蟎�L��藎�L���ߠ�H��u�1�H�U�dH+%( �� H�� [A\A]A^A_]�L���[��H������H�x�K��H������?��L������M�l$M������I�� �: �)��H���"����3��� L���P��I�D$ �� D �������X���H�����H���H����@ ���H������H���.��������H� �=M| �P���� �in L�e�� �E�Df�U�L�� f�E��E�trac�E�g�h�H�� � �= | � H�5N� �G�H���� �=�| � L���E� �&�H���� �=�| � L���E���H���� H�5(�{ �=�| � ���H���~ L�-n L���;��I��H���� L�� ���H��L���M�� �=G| � L����H��� H�� �R H�2�z � �01��� �L���T��A���������� � D�%�| L������� 1�D����D��I��I�������| E���� @ I��H�[I�|$��L����L���?��H��u�H�������V���f D fop H�x @ �G �O���f H������� H�x 1���*�Dž��# �8| ���=-| � H������HDž ��� �i�L��H���� �7����� �� f. � H�������4��� ���� L���"������� L��L�->l ���L���s��I��H���� L��H�����V �=�| � L���� �H��� H�� �?���� L����H��q ���#���L�����H�=ސ � ��I��H��� H��H���9���L��A���N��E������H�=ު Dž� �/*�H����H���� H������I��H���� L������H���� �xu�x.H�Pu�z tـx.u �z.u�z t�H�51� H��H�����I��t�H����I���f � M�vH����M��t�I�6H��H�������uڃ���f���H�?�z L�� H�~� A������01����L���Q�����A�������H��z H�0� � �01���H�������y��1�����=�| H���� � �H��t5H���z H�Ď � �01��Y�L���Q��H��������l���L���� � L���h��H���� �xu�x.L�@uA�x t� � �x.uA�x.u A�x t� @ H�5�� L��L��������t�H�����L����H�3L������ H�[H��u�H������h���A��L�����H��������E�������H������� �=�| HDž ��� �� �H���u���H�=;� �'�I��H���� L��H���V ��� � L����L�牅���s�������x H�=�� �Y'�I��H���7 L��H��� ������ L���M�L��A���"����� ��������H�1n ���H����H������M��1�H�� � L����H������R��L�����������H�� ���L��L�����m �xEH�����m��H�����=X| L�pL��� �I9��� H�� ���H���L���� H�� ����Ș����H������H�� � H�H H� �z �01���H������萘����H��z H�Um � A���01���1�������A������=�| � H������Dž ��� ���L��H�����������H���H��l H�w�z � A���01����H��������� ������>���A������3������H��l ���H����� H�� � ��A��H��z �01����(���H��� �p���H��z H��l � �01������ ����A�����H��l �0���H�� ����:����� D � �UH��AVAUE1�ATI��H��dH�%( H�E�1�� u+L����H�E�dH+%( u/H��D��A\A]A^]� D L�w 1�L���z�L��A���ߞ���� � � �UA��1�H��D��H��H��dH�%( H�E�1����H��tH��H�E�dH+%( u ��h��H�E�dH+%( uɸ��荦�f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���M��ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�����ff. � @ � �U�� � H�=2k H��H��dH�%( H�E�H�w�z H��W�H�E�dH+%( uɸ�����謥�ff. � �� �U�� � H�=�j H��H��dH�%( H�E�H��z H���H�E�dH+%( uɸ������L��ff. � �� �U�� � H�=*k H��H��dH�%( H�E�H���z H���H�E�dH+%( uɸ��������ff. � �� �U�� � H�=�j H��H��dH�%( H�E�H�W�z H��7�H�E�dH+%( uɸ�����茤�ff. � �� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���M��ff. � f�� �UfHn�H��fHn�fH:"�fI:"�H��H��H��� dH�<%( H�}�1�H� H�PH��0 H��tH�H�L�H0@H H�E�dH+%( u���ģ� @ � �UH��ATH��L�%Ӱz dH�%( H�E�1�I�<$ tUH�5��z H�=~� ���tVH���z 1�H�.j �01��E��H�E�dH+%( uZL��L�e��鹀�f � �@ ���I�$H��t�� H�5��z H�='� ���u�H�E�dH+%( uL�e����� � � �UH��ATH��L�%�z dH�%( H�E�1�I�<$ tUH�5��z H�=�� ���tVH�ϩz 1�H��i �01��u��H�E�dH+%( uZL��L�e�����f � �@ �&��I�$H��t�� H�5)�z H�= � �E��u�H�E�dH+%( uL�e����'�� � UH��AWAVAUATSH�� H� $ H��8dH�%( H�E�1�H��I������L�="| HDž�� H���� L����H��I��M��H�� � L��1����L��� ��H����H����L���*��t&H�H�U�dH+%( uZH��8 [A\A]A^A_]� H����H����I��L��H�����`��H�������H����� �� ��H�����f D � �UH��ATI��SH��dH�%( H�E�1����H�ø����H��tH���U��fHn�fH:"�1�A$H�U�dH+%( u H��[A\]�襠� D � �UH��AVAUI��ATI��H��dH�%( H�E�1��=�| u?H�=�| �d��u`L�5�| � L��謳�1�L�����1�L�����a| H�E�dH+%( uBH�=[| H��L��L��A\A]A^]��� D H�E�dH+%( uH�������A\A]A^]��۟�ff. � � �UH��SH��H��H�H�3dH�%( H�E�1��%��H�E�dH+%( u H�;H�]���� �脟� @ � �UH��AVAUI��ATI��H��dH�%( H�E�1��=�| u?H�=�| �D��uXL�5y| � L��茲�1�L���Һ�1�L���ؼ��A| H�E�dH+%( u<H��L��L��A\A]A^]���� @ H�E�dH+%( uH��H��A\A]A^]���� �UH��AUATA��H��dH�%( H�E�1��=�| u?H�=�| 艥�u]L�-�| � L���ѱ�1�L�����1�L��� ����| H�E�dH+%( u?H�=�| H��D��A\A]]� � � H�E�dH+%( uH��H��A\A]]���� UH��AVAUATSH��dH�%( H�E�1�H���� �FH��L�f��tE1� t*H�E�dH+%( � H��L��[A\A]A^]� � L�v I��M��tA�F���� �� tzL�c(M��t�A�D$��tO�� uQI�t$ L���U���H��t L;h�� I�t$(L���9���I��H���k���1�M;l$LE��[��� D M9l$tqE1��G���f � I�v ���I��H��t L;h�#���I�v(L������I��H���S���L;h�I������f D M�fI9~�0������ D I������I������芜�f. � UH��AVAUATSH��dH�%( H�E�1�H��tUI��H��C�� � E1�t#H�E�dH+%( �8 H��L��[A\A]A^]�L�cM��t�A�D$��t]�� tE1�� M�t$ M��t\A�F��tM�� uNI�v L������H��tL;ht!I�v(L������H��t&L;hu f. � L�c �d��� � M;nt�M�d$(M���I���A�D$��tz�� �q���I�t$ L���l���H��tL;ht�I�t$(L���T���I��H������L;h�6���� @ H�s L�����I��H������H�[(H�����������f D M;l$������H������ � �UH��AUATSH��H��D�%Y| L�/dH�%( H�E�1�E��tFHc5?| D��HsL��蘍������I�A��H�E�dH+%( uLH��D��[A\A]]�f D L���0��H��H��t�H�5i~ �L��H��t�Hcp(D�`,�5� | D�%� | ��;��ff. � � �UH��AUATSH��H��D�%� | L�/dH�%( H�E�1�E��tFHc5w | D��HsL���،������I�A��H�E�dH+%( uLH��D��[A\A]]�f D L���p��H��H��t�H�5�} 茨�H��t�Hcp(D�`,�5 | D�%��{ ��{��ff. � � �UH��AUATSH��H��D�%�{ L�/dH�%( H�E�1�E��tFHc5��{ D��HsL����������I�A��H�E�dH+%( uLH��D��[A\A]]�f D L�����H��H��t�H�5} �̧�H��t�Hcp(D�`,�5A�{ D�%6�{ �軘�ff. � � �UH��ATI��H��dH�%( H�E�1��{��H��1�H��tH�U�L���U��H�E�H�U�dH+%( uL�e����W�� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u H�?�� ����� � � �Uf�H��AVAUL�u�M��ATL��p���SH��L��H��pdH�%( H�E�1�)E�)E�)E�)E��u��M�H�U����H�;1�L��L�:; H� Z� L���~�L��L����L�����H�E�dH+%( u H��p[A\A]A^]��e�� D � �UH��H��dH�%( H�E�1�H�E�dH+%( uH�w�z L� ��F���!��� �UH��AWAVAUATSH��dH�%( H�E�H�GL�`8M���q I��� � M�$$M���W A�D$�� �u ��u�I�\$H��tC���� �� u�L�s M��tA�F���� �� �B H�[(H��t��C���� �� u�L�s M��tA�F���� �� � H�[(H���`����C���� �� �K���H�s L��� ���H��tL;ht$H�s(L������H��� ���L;h���� D I�\$ H�������K�{ f�L�% �{ )�{ )"�{ H�{1�1�����1Ҩu � H����t��� H�CHc�� A�H�H��u�L�%�{ H�E�dH+%( �� H��L��[A\A]A^A_]� � M�t$ M��tA�F�� �� ��t$I�t$(L�����H��H���9����6���f D I�^H��tӋC��tt�� u�L�{ M��tA�G���C �� �� H�[(H��t��C���6 �� u�H�s L�����H��tL;ht H�s(L�����H���a���L;h�W���I�^ H��������E���I�v L�����H��H������I�v(L������H��H���g�������M�~ M��tA�G���+ �� �� M�v(M�������A�F��tO�� �����I�v L�����H��t L;h�����I�v(L������H���P���L;h�F������� � M;n�0�������L;k�������M;o���������f�L;k�R������I�w L���u���H��t L;h�v���I�w(L���Z���H���,���L;h�"����R���I�v L���6���H��t L;h�7���I�v(L������H������L;h���������M;o�������� @ I�w L�����H��t L;h�J���I�w(L�����H�����L;h�����&���M;n�Z������蝒�ff. � f�� �UH��AWAVAUL�m�ATL��SH��H��H�5�� H��8dH�%( H�E�1�H�E� H�E� �ӓ�H���� I��H�E�H�E��S D 1�� ����I��H�E�H�x��r�1�L��H�5<� I��舓�H��L��L��I���G��L��蟁�M��t2H�U�L��H�5� �W��H��H��u�H��z H��X �01����H�E�dH+%( uH��8[A\A]A^A_]�腑� D � �UH��AWAVAUL�m�ATL�%�� L��SH��HH�}�H��L��dH�%( H�E�1�H�E� �ǒ�H��tZH��H�]�L�}�L�5\u �f D 1�L��L��蛒�H��H��t+1�H��L��L����v�uU�H�}�H���_���� D H�E�dH+%( uH��H[A\A]A^A_]�赐� D � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H� 7t ���t�� @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u����;��ff. � � �UH��ATI��H��dH�%( H�E�1����0�� �Y H��H�=;t �����* L��H�=�t ���� L��H�=t ����8 L��H�=t ����( L��H�=t �v��� L��H�=�s �_��� L��H�=�s �H���� L��H�=�s �1���� L��H�=�s ����� L��H�=�s ����� L��H�=�s ������ L��H�=�s ����A��1�E���� H�U�dH+%( �� L�e��ø f � H�H�g�y H��H�D�� @ H�E�dH+%( uTL�e�1�1���;�� �ĸ 뽸 붸 미 머 롸 뚸 듸 댸 ��@��UH��AWI��AVAUATA��SH��(�u�D�-��{ dH�%( H�E�1���u�� � M�A)�thIc�L��D���J��H�Å�� �=h�{ Lc�t�L��L��� �3��~9�t�H� ܔz H��r � 1��3���A������D � �E���~YHcE�H�{ H�U�dH+%( uLH��([A\A]A^A_]�H� ��z A������M��3H��T 1�� ������� @ D�E�H� M�z ��� ��ff. � UH��AVAUATSH�� H� $ H�� H� $ H�� A� dH�%( H�E�1�L�����L������ @ �����D��C�&I������ �=@�{ � L������H��H��x;�} �=�{ t�� L��� ����~H�H9�t�H�\q � f D H��M H�j�z � �01����E1�H�E�dH+%( uWH�� L��[A\A]A^]� � H��p � � Lc�L%��{ L�����I��H��t�L��L��H����p�I����Ƌ�f D � �UH��AWAVAUATSL��$ ���H�� H� $ L9�u�H��XdH�%( H�E�1�I���=�{ � L������� f������L��ƅ����D���{ � �����x,������f9�����tQH�Qp H�S�z � �01����I�����H�E�dH+%( �H H��X` L��[A\A]A^A_]�f D ������8���u�� L�������x�������tract H�ER � f��ğ��inu逽Ɵ��gu����H������H���j���� L���:������ L���������c���� M�e � L��誝���L�����1�L���� L��������� L������� ������L��������x{� L��L����|�A�Dž�td��L�����D��L����x�H������� H��H�������y�����x/H�header_pH9�����tjH��n H���z � �01��f��I�����M��tL������H�������&y��K����H���z H��n � I������01�� ���� ��ȿ��age u�� L��1�������x� L��L���{�H��H�����I��H���l�����H��������� L���8��H��L��L������� L���xx�H������� �g���������H�header_eH9�����t H��m �����ȿ��ventu耽̿�� u߾ L��� �����xK� L��L���:{�A�Dž�t4H�����H������ D � H������A9�AN߉�����A)�u߾ L��������� � L��L����z��������� Dž���� �KH��L��L���r��� L���������lw�����������������������9������� � L��1��6�����x� L��L���Rz�H��H�����I��H���� ��H���������i���H��l H�S�z � �01����L����v����H��l �� � L��踽�L���� ~��)���f � � L��������� � L��L���y��������e Dž���� ���H������H������� L���A������ � L��L���Yy��������� Dž���� �U � H������H��L��L������� L����������u�������um������������9������� � L��1������x� L��L����x�H��H�����I��H��� ��H���v������f���L���fu�H�������Zu����� D H���z H�?k � �01��T����f�H�������$u�����������9���������� � L�������x0� L��L���x�t �Ë=��{ � H������H ��{ � L�������xg� L��L����w�����H�Å�tJ�x���I��H���?���������H���w������������������L��L��A� �7��L���Ot�H������1��A �f/q� s$� �{ L�5�{ ��H�������t��6���� L��������x˺ L��L���"w�I��H��t�H�x����I��H���� D��H��������x}H�L��D��L��A� ���L���s��m���H��z H�(i � �01����L���s��5���趃�H�z H��� � �01��z�����H��� ���H���z H�Si � �01��M��L���%s������ �UH��H��H��� dH�%( H�E�H��� �@ +B H�U�dH+%( u�H�����ff. � � �UH��H���� dH�%( H�E�1��� 1�u(�� ������H)�H�U�dH+%( u�� �� ����H)���衂�� �UH��H��H��� dH�%( H�E�H��� H�@H+BH�U�dH+%( u���[��ff. � � �UH��H��H��� dH�%( H�E�H��� H�@XH+BXH�U�dH+%( u��� ��ff. � � �UH��H��dH�%( H�E���� +�� H�U�dH+%( u�H���Á� � �UH��H��dH�%( H�E�H��� H+�� uH��� H+�� H�U�dH+%( u���s�� � �UH��H��dH�%( H�E�H��� H+�� H�U�dH+%( u���3�� � �UH��H��dH�%( H�E���� +�� H�U�dH+%( u�H����� � �UH��H��dH�%( H�E��������u�1���x 1�9�� ��H�U�dH+%( u��褀� @ � �UH��H��dH�%( H�E�H��� H+�� H�U�dH+%( u���c�� � �UH��H��H��� dH�%( H�E�1�H��� H��t2H��t=��� 2�� �Ш����H�U�dH+%( u �� D H��H��� � � ����� @ � �UH��H��H��� dH�%( H�E�H��� H��t4H��t?��� ��� ��������)�H�H�U�dH+%( u��f�H��H��� � � ���d� @ � �U1�H��H��dH�%( H�E�H��� H��tH�PXH��� 1�H��tH�AXH)�H�U�dH+%( u��� �f. � � �U1�H��H��dH�%( H�E�H��� H��tH�PH��� 1�H��tH�AH)�H�U�dH+%( u���~�f. � � �U� H��H��dH�%( H�E�H��� H��t ��� ��H��� � H��t ��� ��)�H�H�U�dH+%( u���7~� � � �U� H��H��dH�%( H�E�H��� H��tH��� H����H��� � H��tH��� H����)�H�H�U�dH+%( u���}�ff. � @ � �U� H��H��dH�%( H�E�H��� H��t��� ����? H��� � H��t��� ��%�? )�H�H�U�dH+%( u���>}�ff. � � �U� H��H��dH�%( H�E�H��� H��t ��� ����H��� � H��t ��� ����)�H�H�U�dH+%( u���|�� �UH��H��dH�%( H�E�H��� H+�� H�U�dH+%( u���|� � �UH��H��dH�%( H�E�H��� H+�� H�U�dH+%( u���C|� � �UH��H��dH�%( H�E�H�� H+� H�U�dH+%( u���|� � �U� H��H��dH�%( H�E�H��� H��t ��� ��H��� � H��t ��� ��)�H�H�U�dH+%( u���{� � � �U1�H��H��dH�%( H�E�H��� H��tH�PpH��� 1�H��tH�ApH)�H�U�dH+%( u���:{�f. � � �U1�H��H��dH�%( H�E�H��� H��tH�PxH��� 1�H��tH�AxH)�H�U�dH+%( u����z�f. � � �UH��H��dH�%( H�E�H��� H+�� H�U�dH+%( u���z� � �UH��H��H��� dH�%( H�E�H��� H��t,H��t/��� 2�� ����H�U�dH+%( u�� H��H��� ���$z� @ � �UH��H��H��� dH�%( H�E�H��� H��t,H��t/��� 2�� ����H�U�dH+%( u�� H��H��� ���y� @ � �UH��H��dH�%( H�E�H��� H+�� H�U�dH+%( u���sy� � �UH��H��H��� dH�%( H�E�H��� H��tDH�J H+J1�H��tH�P H+P1�H9�H�������HO�H�U�dH+%( u��f � 1�H��u�����x�f�� �UH��H��H��� dH�%( H�E�H��� H��t<H�JH+ 1�H��tH�PH+1�H9�H�������HO�H�U�dH+%( u�� 1�H��u����zx�f. � � �UH��H��H��� H��� dH�%( H�E�1�H��� H��� H��t�4 t6H��t�y4 tH)�H�U�dH+%( u"�� � HH+A�� � HH+W���w�f. � � �UH��H��H��H��H��dH�%( H�U�1�H�U�dH+%( uH��� H�@���w�f. � � �UI��H��H��H��H��I��� dH�%( H�E�1�H�BH��t H�U�dH+%( u��f. � H�B���5w� D � �UI��H��H��H��H��I��� dH�%( H�E�1�H�BH��t H�U�dH+%( u��f. � H�B����v� D UH��AVAUSH��H��� H��H���L��P���L��X�����t&)�`���)�p���)U�)]�)e�)m�)u�)}�dH�%( H��(���1�H�EI��L�����H�����H������ H��H��0���H�����Dž��� Dž���0 H�� ����zl�L�5˂z A��I�FHE��~ H��H�����u:�C�A9�DM�H��(���dH+%( u0H��� D��[A]A^]�f D � .I�FH�0�9��H��H��u���u�f. � � �UH��AVI��AUI��ATI��S��H��H��� dH�%( H�E�1��s� L��L��9�C�A��H�A� A��H��HD�I��� H��E���J PH� [ 1��R���H�U�dH+%( u H�e�[A\A]A^]��u�� �UH��H��H��H��H��dH�%( H�U�1�H�U�dH+%( uL��� H�� 1������t�f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u)H��� I��A��H��L��H�fZ L��� 1������Xt� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u)H��� I��A��H��L��H�Z L��� 1���-����s� � � �UH��H��H��H��H��dH�%( H�U�1�H�U�dH+%( uL��� H�� 1�������s�f�� �UH��H��dH�%( H�E�H��� L�H-H��H�sY LD�H�E�dH+%( u�H��A��H��1�H�FY �w����Bs�f�� �UH��H��H��H��H��dH�%( H�U�1�H�U�dH+%( uD��� A��H�Y 1���$�����r�ff. � @ � �UH��H��H��H��H��dH�%( H�U�1�H�U�dH+%( u H��� L��� 1�H��X �����r�ff. � � �UH��H��H��H��H��dH�%( H�U�1�H�U�dH+%( uD��� D�A�H�DX 1���c����.r�ff. � � �UI��H��H��H��H��dH�%( H�E�I��� H��tZ��� �t7L� �{ L� YP{ H�E�dH+%( u;�A��H��W 1���� � �tL� �� L� P{ �� @ L� P{ ��q�f. � � �UH��H��H��H��H��dH�%( H�U�1�H�U�dH+%( uL��� H�XW 1���g����2q�f�� �UH��H��H��H��H��dH�%( H�U�1�H�U�dH+%( u D��� L��� 1�H��V �������p�f. � � �UH��H��H��H��H��dH�%( H�U�1�H�U�dH+%( uL��� H��V 1������p�f�� �UH��H��H��H��H��dH�%( H�U�1�H�U�dH+%( u D��� L��� 1�H�UV ��_����*p�f. � � �UH��H��H��H��H��dH�%( H�U�1�H�U�dH+%( uL�� H��U 1��������o�f�� �UH��H��H��H��H��dH�%( H�U�1�H�U�dH+%( u D��� L�� 1�H��U �����zo�f. � � �UH��AWI��H��U AVAUA��ATI��L��SH���� dH�%( H�E�H��� L��H�Xp1��O���L��� H��U Lc�I��1�L)�K�<4�,���L��L�� H�Fd Hc�1�L�E��L��H)�I�< H)����H�H�I9�sC�4 H�E�dH+%( uH��D��[A\A]A^A_]��n�f � � �UI��H��H��H��L��L{ dH�%( H�E�H��� H��t��� t5L�6~ L��L{ H�E�dH+%( u(�H��c L��1��V���f D L�� L��L{ ��� n�ff. � � �UI��H��H��H��L�WL{ dH�%( H�E�H��� H��t��� t5L�U, L�'L{ H�E�dH+%( u(�H��b L��1�����f D L�� L��K{ ���{m�ff. � � �UI��H��H��H��dH�%( H�E�H��� H��t-H�U�dH+%( uFL�@ L+@H��0 1��L���L��� @ H�E�dH+%( u�L�� L��1�H��0 � �����l�ff. � � �UI��H��H��H��dH�%( H�E�H��� H��tH�x u.H�E�dH+%( uG�L��� L��1�H�20 ���f D H�U�dH+%( uL�@L+ H�0 1��L������Sl� � �UI��H��H��H��L��� dH�%( H�E�1�H��� H��t�x4 t&H�E�dH+%( u �H�*R L��1��%��� D L L+@����k�f�� �UH��H��H��H��H��dH�%( H�U�1�H�U�dH+%( uH�� H��` L�@81������k�ff. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u7�� I��H��H�vQ ��D�@?DI�H�� L��H�H8A��1���O��k�f. � � �UH��AVI��AUI��ATA��H��H��� dH�%( H�E�1�蚟�I��H�E�dH+%( u%H��E��D��L��A\L��H��P A]1�A^]����j�ff. � � �UH��ATSH��H��H��� dH�%( H�E�1��#��H��� I�����L��H���)��H�U�dH+%( u H��H�[A\]��*j�f. � � �UI��H��H��H��� I��� dH�%( H�E�1�H��t/H��t:H��-H��-轮�H�H�U�dH+%( u#��f. � H��H��� � � ���i� @ � �UI��H��H��H��� I��� dH�%( H�E�1�H��t/H��t*H��-H��-�=��H�H�U�dH+%( u ��f. � 1�H �t�H��H�H�����'i� � � �UH��SH��H��� dH�%( H�E�1�H��� tH�E�dH+%( u&H�]���f D H�SH�s H�{�Y�H��� ���h�f � � �UH��AUATI��SH��H��L��� dH�%( H�E�1�I��� tIM��$� I��� H��tUH��� H��� �2��H�H�U�dH+%( uZH��[A\A]]�f D I�UI�u I�}�OY�I��� �f D I�}I�UI�u �/Y�I��� I��$� H��� ���g�f�� �UH��SH��H��� dH�%( H�E�1�H��� tH�E�dH+%( u&H�]���f D H�SPH�s`H�{H�X�H��� ���yg�f � � �UH��AUATI��SH��H��L��� dH�%( H�E�1�I��� tIM��$� I��� H��tUH��� H��� ���H�H�U�dH+%( uZH��[A\A]]�f D I�UPI�u`I�}H�X�I��� �f D I�}HI�UPI�u`��W�I��� I��$� H��� ��f�f�� �UH��AVA��AUI��ATI��SH��PdH�%( H�E�H��� H���G H�sz �RH)�H�@H���� H�f�H��t,H�HH���� f��H*�H���� f���H*��^��Pf�Ʌ�uiH�]��@ � �@ L�4L H�߸ �2��1�I��D��H�.[ L��L����H�U�dH+%( �� H��P[A\A]A^]� � �@f��f���H*��H*��Y �^��q���f. � f�f(��Z��� H��f�H��H ��H*��X�H��� ���H�у�f��H��H ��H*��X�����H�E�dH+%( u'H��PL��L��1�[L�� H�QZ A\A]A^]����d� D � �UL� �� L�#K H��AVA�ι@ AUI�պ ATI��@ SH�]�H��H��XdH�%( H�E�1�AQ����1�I��D��H��Y L��L����H�U�dH+%( u H�e�[A\A]A^]��Od�ff. � @ UH��AUATSH��L��� dH�%( H�E�1�M��tnH��� L��� L��H���O��H��I�|$ 1�SL��H��A� A� �\N�I��XH��mz ZL9 t!�: L���>|�H��tA�<$ u2L���jS�L�%�{ H�E�dH+%( uH�e�L��[A\A]]�f D � ���vc�f D � �UH��ATI��SH��H��H��� dH�%( H�E�1�H��t0I��$� H��tC���H�H�U�dH+%( uIH��[A\]� @ ����H��� I��$� H��H��u� @ L�����I��$� H��H��� ���b�ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u��PR��b�ff. � � �UH� Zr H��AVI��AUI��ATH��L��� dH�%( H�E�1�M��u6H�E�dH+%( uTH��L��L��1�A\H�ۏ A]A^]�H� � H��� �ą�L��H�� �%B�H� � H��t�H�H ���a�ff. � � �UH��AVA��AUI�պ ATI��SH�]�H��H��0H��� dH�%( H�E�1�H�Cnz �8 t>�qI�H��� 1�I��D��L��L����H�U�dH+%( uH��0[A\A]A^]� ��p���<a�ff. � �Uf�H��AUATL��p���SH��H��xL��� dH�%( H�E�1���� )E�)E��E�H��� L��)E�H�E�)E�����H��mz �x tNI��������� L��H��� ��`�|���H��p����p�G�H�U�dH+%( u6H��x[A\A]]� I������H�U�L��L�� H� � H�81���F���K`�ff. � � �UH��AVAUATSH��dH�%( H�E�H��� H���@ L��� I��M���� �� H��8� � �� L�pHI�UHL��H ��� M���� H���� M�n H�r L���{~��� �� tRA�F0uKA��X ��u@A��\ ��u5I��` u+I��h u!I��$� H��� �@9B�~ |L @ H��� M��$� H��mz H�X`D�"�5��H�E��H� HE�H��H!�I#E`H9�r9������� H�U�dH+%( u%H��[A\A]A^]� � H��� @ H���������^�f�� �UH��AVA��AUI��ATI�� SH�]�H�� H��� H��dH�%( H�E�1��]A�1�I��D��H��� L��L����H�U�dH+%( u H�� [A\A]A^]��B^�f�� �UH��AVA��AUI��ATI��@ SH�]�H��PH��� H��dH�%( H�E�1�蝦�1�I��D��H�IS L��L����H�U�dH+%( u H��P[A\A]A^]���]�f�� �UH��AVA��AUI��ATI��@ SH�]�H��PH��� H��dH�%( H�E�1�� ��1�I��D��H��R L��L����H�U�dH+%( u H��P[A\A]A^]��B]�f�� �UH��AVA��AUI��ATI��@ SH�]�H��PH��� H��dH�%( H�E�1��-p�1�I��D��H�IR L��L����H�U�dH+%( u H��P[A\A]A^]���\�f�� �UH��AVA��AUI��ATI�� SH�]�H�� H��� H��dH�%( H�E�1��}��1�I��D��H��� L��L����H�U�dH+%( u H�� [A\A]A^]��B\�f�� �UH��AVA��AUI��ATI��H�u�H��8dH�%( H�E�1�H��� H�xx袣�D��L��L��I��H�JQ 1���H�U�dH+%( u H��8A\A]A^]���[� � � �UH��AVA��AUI��ATI��H�u�H��8H��� dH�%( H�E�1��&��D��L��L��I��H��P 1���H�U�dH+%( u H��8A\A]A^]��L[�ff. � �� �UH��AVA��AUI��ATI��SH��P���H�� L��� H��dH�%( H�E�1�ƅP��� A���0 A���A A���K A���` A��udA�� �r A��@u|A����� M���� H��O 1�I��D��L��L����H�U�dH+%( �g H�Đ [A\A]A^]� @ �Y �RETRH��f�O�� A�� t�� � �E �G H�� H�CAP-WRITH�G�f�W�A���tH�CAP-READH�� H�G�� f�G�A�� �� H� ����I���:���I�� H� 7@ H�����1�� �5������DžP���EL H��S���A��������TX H��A�������A� �SYNCH��fD�O�A��������C �ASYNH��f�w�� ��� � �CON H��� A��@�}����� @ H�NEITHER �G H��H�G�� ����Y�� �UH��ATI��SH��H��Hc�� dH�%( H�E�1�H��t8H�E�dH+%( uAI�t$L� I��1�I�<$H��H��> [A\]�� @ H��� H���p8��V�����X�ff. � � �UH��AUI��ATI��SH��H��Hc�� dH�%( H�E�1�H��t;H�E�dH+%( uHH��� I�T$L��I�4$H�@ H��[A\A]]��f � H��� H��� �p8�IV������W�ff. � @ � �UH��H��dH�%( H�E���� ��tH�U�dH+%( u �� @ H��� H���p8��U������W�ff. � � �UH��AVI��AUATI��SH��L��� dH�%( H�E�1�A�E8uBA�}(A�U,I��� H�I�$� ��H�H�U�dH+%( uSH��[A\A]A^]� D H��� H�U�H��L���ғ�H�U�����A�E9t A�E,AE(�9�� s���� ���V�f�� �UH��AWAVAUI��ATI��SH��H��HLc�� dH�%( H�E�1�M���� ��� uiM��$� M��t%H��� H�@H��H�E��va�H�E�� D L������I��$� I��H��� H�@H��H�E��>a�H�E�M���� L�u�L�����H��� I��$� L���N_�L�u�I�} I�u1�M��M��L��H�4< �|�L��A���E�H�E�dH+%( � H��HD��[A\A]A^A_]� ��tHM�q� L���n�H�U�H�u�L��H�E�� N�L�M�M��u�L���E��{`�U����?���M� H�E�L��I�|H)���<�I��H���B���H�E�dH+%( uwI�uI�} H��HM��[L��A\1�A]L� ~h H�Z; A^A_]��{� @ �O|��u3L��� I�~��_�� A�V,9�L�A�F8�DD�9�LʉK|Lc��#����T�� �UH��H��dH�%( H�E��������u1�H��t 1�H9�� ��H�U�dH+%( u���TT� @ � �UI��H��H��H��dH�%( H�E�1��� �td��H� �: ���u|��u(H�E�dH+%( �� �H�u: L��1���� H�E�dH+%( ub�H�J: L��1���� � H�E�dH+%( u:�H��� L��1����� � H�E�dH+%( u�H��9 L��1�����rS�f�� �UH��H��dH�%( H�E��������u-1�H��t&H��� � H��tH��-H���e�H������H�U�dH+%( u��� S�f. � � �UH��H��dH�%( H�E��������u=1�H��t6H��� � H��t%H�yH��t H��-H���e�H������ � H�U�dH+%( u���R�f. � � �UH��H��dH�%( H�E��������u=1�H��t6H��� � H��t%H�yPH��t H��-H���d�H������ � H�U�dH+%( u��� R�f. � � �UI��H��H��H��dH�%( H�E�H��� H��teD��� A��� t-H�E�dH+%( un�A��H�18 L��E��1����� @ H�E�dH+%( uA�L��� L��1�H��F ���H�E�dH+%( u�L�?a L��1�H��� �8x��CQ� � �UH��ATSH��H��� dH�%( H�E�1�������u)L��� H��I��M��tPI��$� H��t#L���˕�H�H�U�dH+%( u;H��[A\]ÐL����I��$� H��L��� � @ �{�H��� I����P�f. � � �UI��H��H��H��L��� D�� dH�%( H�E�H��� H��t6H�U�dH+%( uOL+HL�@-D��L���H��6 1��Z��f. � H�E�dH+%( u�D�A�H��6 D��L��1��(����O� � �UH��H��dH�%( H�E��������u*1�H��t#H��� � H��tH�IHH��t 1�H9Q ��H�U�dH+%( u���O�ff. � � �UH��H��dH�%( H�E��������u*1�H��t#H��� � H��tH�IH��t 1�H9Q ��H�U�dH+%( u��� O�ff. � � �UH��H��dH�%( H�E��������u!1�H��tH��� � H��t 1�H9Q ��H�U�dH+%( u���N� � � �UH��AWI��AVA��AUATI��SH��8dH�%( H�E�H��� H���u H�p`H�HH�XhL�hPH��Uz H�u�H�M�� ��~pH��� H�Q H��� H��H�U���M�H�U�D����� ���V H�E��� I���� H�}��4 �� HI��L+G� f � L��H��E1���H��3 1�L�E�����L�E�Hc�L�M���( H�}� � A�E*L��M�E-I�< H)ރ�<�/ E��H� � 1�L��H)����H�H�A�E+�� ��H�U�dH+%( �J H��8[A\A]A^A_]� @ I��A�! L��L�� 1�H��3 �F��L��Lc�L)�K�<�-��� @ H�E�dH+%( �� H��8L��L��A��[L� �\ A\1�A]H��2 A^A_]�����L�E��f. � L��I�< H�"� 1�H)�����H�H��.���f D L�E�L��I�< � H)�H� 3 1����H�H���� D L��1�H�z �w��Lc�I�EM�4H�]��{4 uHH+CH�M�L��K�<4H��2 L)�H)�1��<��Hc�L�����K�ff. � �� �UH��H��dH�%( H�E�1�H�E�dH+%( u��;��K�ff. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u��@;��{K�ff. � � �UH��AWAVA��AUI��ATI��SH��(dH�%( H�E�H��� H���� H�pH�X H�K1 �� L�xL��1�H�u�L���:��Lc�M���� H�}� �� A�G*L��M�G-K�<L)փ�<�� L��H�W� 1�L�U�L)�����L�U�Lc�M�I+_�� D��H�U�dH+%( � H��([A\A]A^A_]� @ H�E�dH+%( �� H��(E��D��L��[L��L� ;Z A\H�F0 A]1�A^A_]�n��f D L��K�<I�ع L)�H��0 1�L�U��D��L�U�Lc�M��\��� D L��K�<4H��L)�H��0 1����H�I��2��� L��1�H��w L�U�����H�M�L�U�Lc�I�G�y4 O�4uHH+AH)�L��K�<4H��L)���I�ff. � �� �UH��ATI��H��H��8dH�%( H�E�H��� ������u7L��� M��t[H�E�dH+%( uvL��L�e�H�� 1���N��f D H�E�dH+%( uKL��L�e�L��X 1��H�J� ��o� @ �M�H�}�H�U���H�}؋M�H�u�I��H��� �{����H�f � � �UI��H��H��H��dH�%( H�E�H��� H��tUH�@HL� �� H��t H�@ H��tH��Oz ���~OL��� H�E�dH+%( uB�A��H�8. L��1��d�� @ H�E�dH+%( uL� X �� � L��� ��H�f�� �UH��ATSH��H��H��� dH�%( H�E�1��|�H��� I���|�L��H��虌�H�U�dH+%( u H��H�[A\]��G�f. � � �UH��ATSH��H��H��� dH�%( H�E�1��#|�H��� I���|�L��H���)��H�U�dH+%( u H��H�[A\]��*G�f. � � �UH��ATI��SH��H��H��� dH�%( H�E�1�H��t0I��$� H��tC辋�H�H�U�dH+%( uIH��[A\]� @ �{�H��� I��$� H��H��u� @ L���X�I��$� H��H��� ��F�ff. � @ � �UH��ATI��SH��H��H��� I��$� dH�%( H�E�1�H��tHH��tSH��-H��-���H�H��uH��� I+�$� H�U�dH+%( u(H��[A\]� � H��t�H�������f�� ����E� @ � �UH��H��H��� H��� dH�%( H�E�1�H��� H��� H��t�4 t6H��t�y4 tH)�H�U�dH+%( u"�� � HH+A�� � HH+W��JE�f. � � �UH��SH��dH�%( H�E�1�H�� tH�E�dH+%( uEH�]��� D H���8��H��tH�� ��f. � H�aPz ǃ H�� ��D�� �UI��L� � H��H��H��dH�%( H�E�H��� H��t H�@ H��tH��Kz ���~0L��� H�E�dH+%( u#�A��H�Q* L��1��}�� D L��� ���:D�f. � � �UI��L� �� H��H��H��dH�%( H�E�H��� H��t&H�@HH��t H�@ H��tH� Kz ���~/L��� H�E�dH+%( u"�A��H��) L��1����� @ L��� ���C�f�� �UI��H��H��H��dH�%( H�E�H��� H��tUH�@L� �� H��t H�@ H��tH�}Jz ���~OL��� H�E�dH+%( uB�A��H�() L��1��T�� @ H�E�dH+%( uL� �R �� � L��� ���B�f�UH��AUA��ATI��SH���� H��dH�%( H�E�1�聑�H���� H��H�CH� ��L��fHn�H��� H� H�F H�H���fH:"�H����Fx H�F(H����H�F0H����H�F8H�#��H�F@H�X? H�FHH�}��H�FPH��> H�FH�FXfHn�H�FhFD��� fHn�fl�H�F| fl�NXFh���H�CH�x t A�D$$ �C 1�H�U�dH+%( u)H��[A\A]]�H��Hz H�e( 1��01�脜�����A�f. � � �UH��ATSH��dH�%( H�E苇� ��tH�U�dH+%( uMH��[A\]�f��G|H����u�L��� I�|$�UL�� A�L$,9�M�A�D$8�T D�9�L��C|�� A�f � � �UH��AVAUATI��SH��H��L�� L�� dH�%( H�E�1�M��tmM���� I�v8I�}8菅�H�H��u,A��$ �� �ҍB?IQ?����I�H���Hc�H)�H�U�dH+%( �� H��[A\A]A^]� @ 蓉�I��H��t;I��$ M��u�L�� �m���f�H���h��I��H��t0H�� �X��� @ L�-�Kz ADŽ$ M��$ � L�5qKz ǃ L�� ������?�ff. � � �UH��AUATI��SH��H��L��� dH�%( H�E�1�I��� tIM��$� I��� H��tUH��� H��� �B��H�H�U�dH+%( uZH��[A\A]]�f D I�UI�u I�}�_0�I��� �f D I�}I�UI�u �?0�I��� I��$� H��� ���>�f�� �UH��AUATI��SH��H��L��� dH�%( H�E�1�I��� tIM��$� I��� H��tUH��� H��� �r��H�H�U�dH+%( uZH��[A\A]]�f D I�UPI�u`I�}H�/�I��� �f D I�}HI�UPI�u`�o/�I��� I��$� H��� ��">�f�� �UH��AUATI��SH��(L��� Hc�� dH�%( H�E�1�M�MH��t6H�E�dH+%( uiI�t$I�<$H��(I��[H�#$ A\1�A]]�d� �O|H����u3L��L�M��H�� A�U,L�M�9�L�A�E8�DD�9�LʉK|Hc���i=�f � � �UH��AVAUATSH��H��L�� L�� dH�%( H�E�1�M��t8M��tcI�v8I�}8��H�H�U�dH+%( �� H��[A\A]A^]� @ I���(��I��H��t@I��$ M��u�L�� �f. � H����I��H��t0H�� � � L�-!Hz ADŽ$ M��$ � L�5Hz ǃ L�� �@����^<�ff. � � �UH��AVAUATSH��H��L�� L�� dH�%( H�E�1�M��t8M��tcI�v8I�}8���H�H�U�dH+%( �� H��[A\A]A^]� @ I�����I��H��t@I��$ M��u�L�� �f. � H�����I��H��t0H�� � � L�-Gz ADŽ$ M��$ � L�5�Fz ǃ L�� �@����N;�ff. � � �UH��AVAUATI��SH��H��L�� L�� dH�%( H�E�1�M��tMM��tpI�v8I�}8���H�H��uA��$ +� H�H�U�dH+%( �� H��[A\A]A^]� @ ���I��H��t;I��$ M��u�L�� � D H���ȃ�I��H��t0H�� �t��� @ L�-�Ez ADŽ$ M��$ � L�5�Ez ǃ L�� �3����.:�ff. � � �UH��H��H��� dH�%( H�E�1�H��� H��tzH�@ H���� H�R H��H �H��tFH��tAH� �@z H��� H��� � ��HN�� HN�� �~�H�H�U�dH+%( uB��1�H��t�H��H�H���� @ H��u 1��� � 1�H�z ��� @ H��H���K9�ff. � � �UH��H��dH�%( H�E�H��� H���� H��� H�@HH��toH�RHH���� H�@ H��tbH�R H��H �H��t[H��tVH� �?z H��� H��� � ��HN�� HN�� �}�H�H�U�dH+%( uZ�� @ H��t:H�@ H��H���1�H��t�H��H�H���� H��� 1�H��t�H�RHH��u 1�� D 1�H�z ����?8�ff. � @ � �UH��AVAUATSH��dH�%( H�E�1�H��� t$H�E�dH+%( �� H�e�[A\A]A^]� @ L��� H��M��toL��� L��� L��L�����H��I�|$ 1�AUL��H��A� A� �"�I��XH�iAz ZL; t!�: L���O�H��tA�<$ u"L���"'�L�%˞{ L��� �K��� � � ���>7�ff. � � �UH��H��dH�%( H�E�H��� H+�� udH��� H��� H��ttH�R H��� H�I H��H �H��tFH��tAH��=z H��� H��� � ��HN�� HN�� �{�H�H�U�dH+%( u4��H��t�H��H�H����H��t�1�H�y ���� � H��H���[6�ff. � � �UH��H��dH�%( H�E�H��� H+�� udH��� H��� H��ttH�R H��� H�I H��H �H��tFH��tAH�=z H��� H��� � ��HN�� HN�� �z�H�H�U�dH+%( u4��H��t�H��H�H����H��t�1�H�y ���� � H��H���{5�ff. � � �UH��AWAVA��AUI��ATI��SH��(dH�%( H�E�H��� H���� H�pHH�X`H�K �� L�xPL��1�H�u�L���:���Lc�M���� H�}� �� A�G*L��M�G-K�<L)փ�<�� L��H�Wm 1�L�U�L)����L�U�Lc�M�I+_�� D��H�U�dH+%( � H��([A\A]A^A_]� @ H�E�dH+%( �� H��(E��D��L��[L��L� ;D A\H�F A]1�A^A_]�n���f D L��K�<I�ع L)�H�� 1�L�U��D���L�U�Lc�M��\��� D L��K�<4H��L)�H�� 1�����H�I��2��� L��1�H��a L�U���H�M�L�U�Lc�I�G�y4 O�4uHH+AH)�L��K�<4H��L)���3�ff. � �� �UH��H��H��� dH�%( H�E�1�H��� H���� H���� H�HHH�BHH��thH�@ H��tH�Q H��H �H��tYH��tTH� <:z H��� H��� � ��HN�� HN�� ��w�H�H�U�dH+%( uX��f. � H��u;1���1�H��t�H��H�H���� H��H�� � � �f � 1�H�y ����2�ff. � @ � �UH��H��H��� dH�%( H�E�1�H��� H���� H���� H�HH�BH��thH�@ H��tH�Q H��H �H��tYH��tTH� ,9z H��� H��� � ��HN�� HN�� �v�H�H�U�dH+%( uX��f. � H��u;1���1�H��t�H��H�H���� H��H�� � � �f � 1�H�y ����o1�ff. � @ � �UH��ATSH��L��� H��� dH�%( H�E�1�M���� H���� I�D$HH�SHH��t|H�@ H���� H�R H��H �H��twH��trH� 8z H��� H��� � ��HN�� HN�� �u�H�H��u H�CXI+D$XH�U�dH+%( uTH��[A\]� D H��t�H�z t� @ � ��H��t�H��H�H��� � H��H��H��t�H�������M0�ff. � f�� �UH��ATSH��L��� H��� dH�%( H�E�1�M���� H���� I�D$H�SH��t|H�@ H���� H�R H��H �H��twH��trH� �6z H��� H��� � ��HN�� HN�� �t�H�H��u H�CI+D$H�U�dH+%( uTH��[A\]� D H��t�H�z t� @ � ��H��t�H��H�H��� � H��H��H��t�H�������-/�ff. � f�UH��AWAVAUATA��H�JSH��H�ZdH�%( H�E�1�H9�t(I��I��D�� � �C0D9�C4D9�0H�H9�u�H�E�dH+%( �� H��[A\A]A^A_]�f D H�C(H��t6E��H��� L��I��H� th L��HD�H�� 1��[U�1�H�I)�I�L�kH�SL9�t�I9�t� � A�E0A9�| AE4A9�|M�m L9�u��`���M�E(M��tb@��H� h L��L��H� y� H��� HE�1���T�E1�H�I)�I�H�E�dH+%( u%H��D��L��L��[L��A\A]A^A_]���D�����-�f�� �UH��AWAVAUATSH�� H� $ H��8L�� I�Z(dH�%( H�E�1�I��I�R(ƅ�� I��I��H9�t|D�� D �C0A9�| C4A9��� H�H9�u�L�����E� I�J81�E��H�� L��L���>���H�U�dH+%( �L H��8 [A\A]A^A_]�f � ƅ�� D�� H�no fieldL����H����� � L�C(M���� L����H� �f � 1�L��H�� L����L�����aS� E1�1�L����H�L����H)�I�<H�SH�[H9�t#H9�t f D �C0A9�|C4A9�|0H�H9�u�E�� ���A� � � L����L���L�C(M��tg��H�W� H� �e L����HD�H�\� 1�L����H����H�����R�H����E1�1�H����H�L����L����H)�H�H�SH�[H9��W��� � �C0A9�|C4A9�| H�H9�u��3���L�C(M��te��H�5e H� �� L����HE�H��� 1�L����H����H�����Q�H����E1�H����H�L����L����H)�H�D��E��H��L����L�������E�� L����L��������*�f. � � �UH��AWAVAUATI��SH��H��(�M�D�� L��� L��� L��� dH�%( H�E�1�H�w1z � ���5 M��tPI�V H��tGH��D�U�H�U���)�H�U�D�U�M��D����� ��t%�� t A�~4 uMM+F� � M��A�! L��H�߹ 1�H�} D�U����L��D�U�Lc�L)�J�<D��H�� 1�L�E��Բ��L�E�Lc�M�M���� M���� A�E*L��M�E-J�< L)�<�� �M�H��a 1�L�M�L)�育��L�M�H�N�4A�E+�� D��H�U�dH+%( �� H��([A\A]A^A_]� � H��E1�H���I���f�L��J�< M��� L)�H�y 1�L�M�� ���L�M�H�N�4�L��1�H�}V L�M����L�M�Lc�I�EM�A�~4 uII+FL��L��J�<L�E�H)�L)�H�& 1�譱��L�E�Lc�O�4�0��� D L��J�<3H��� 1�L)�耱��H�I�� ����A(�� �UH��AWAVAUATSH��(�M�dH�%( H�E�H��� H�����L�xXL�pHH��I��L�hPH�/z D�� � ��~lM��� I�V H��� H��D�U�H�U��~'�H�U�D�U�M��D����� ���� �� �� A�~4 �� MM+F� � H��E1�H��D��H�� 1�L�E�芰��L�E�Lc�M�M���� M���� A�E*L��M�E-J�< L)�<�� �M�H��_ 1�L�M�L)��8���L�M�H�N�4A�E+� D��H�U�dH+%( � H��([A\A]A^A_]�f D M��A�! L��H�߹ 1�H�U D�U��ү��L��D�U�Lc�L)�J�<� ��� @ L��J�< M��� L)�H� 1�L�M�蔯��L�M�H�N�4�b��� D L��1�H��S L�M��k���L�M�Lc�I�EM�A�~4 uII+FL��L��J�<L�E�H)�L)�H�� 1��-���L�E�Lc�O�4��� D L��J�<3H�Z� 1�L)�� ���H�I������%�� �UH��AWAVAUATSH��(�M�dH�%( H�E�H��� H������L�xL�pH��I��L�hH��,z D�� � ��~lM��� I�V H��� H��D�U�H�U��$�H�U�D�U�M��D����� ���� �� �� A�~4 �� MM+F� � H��E1�H��D��H� 1�L�E�� ���L�E�Lc�M�M���� M���� A�E*L��M�E-J�< L)�<�� �M�H�"] 1�L�M�L)�踭��L�M�H�N�4A�E+� D��H�U�dH+%( � H��([A\A]A^A_]�f D M��A�! L��H�߹ 1�H�� D�U��R���L��D�U�Lc�L)�J�<� ��� @ L��J�< M��� L)�H�� 1�L�M�����L�M�H�N�4�b��� D L��1�H�}Q L�M����L�M�Lc�I�EM�A�~4 uII+FL��L��J�<L�E�H)�L)�H�& 1�譬��L�E�Lc�O�4��� D L��J�<3H��� 1�L)�耬��H�I������A#�� �UH��AWAVAUATSH��8�M�L��� dH�%( H�E�1��� �E�M�����M�wHH�E� I��I��M��tI�F H�E�H�a1z I�_`H�}��0@�u���U��u�H�}�H�@��H� HE�H��H!À� �= M���d A�F,�! �E��E�H��)z M�P� ���� I�V H���p H��H�U��"�H�U�I��D����� ��t �� �$ @ L��L�� 1�H�� �G���L��Lc�L)�K�<�M�H�% 1�L�E��%���L�E�Lc�M�M���� M���� A�G*L��M�G-K�< L)�<�� �M�H�=Z 1�L�M�L)��Ӫ��L�M�Hc�L�A�G+�� ��H�U�dH+%( �� H��8[A\A]A^A_]�f. � M������H�x(z M�P���~'�E�X I��A�! �����H�Q(z M�P���ٹX L��L��1�H�0 �6���Lc�L��K�< I�ع L)�H�| 1�L�M�����L�M�Hc�L��B���L��1�H�}N L�M����L�M�Lc�I�GM�A�~4 uI+FIH)�L��K�<1�H��L)�H�( L�E�譩��L�E�Hc�L����f D A�F0����H�E��E�s ��X ��������\ �������H��` �����H��h �������� D A�~4 ����MM+F����f � I��A�! ���f�L��L��E1�����f�L��I�< H�B� 1�H)����H�H�� ���� �f � � �UH��AWI��AVA��AUATI��SH��8dH�%( H�E�H��� H���u H�p H�H�X(L�hH�v&z H�u�H�M�� ��~pH��� H�Q H��� H��H�U��� �H�U�D����� ���V H�E��� I���� H�}��4 �� HI��L+G� f � L��H��E1���H�� 1�L�E����L�E�Hc�L�M���( H�}� � A�E*L��M�E-I�< H)ރ�<�/ E��H��V 1�L��H)�萧��H�H�A�E+�� ��H�U�dH+%( �J H��8[A\A]A^A_]� @ I��A�! L��L�� 1�H�� �6���L��Lc�L)�K�<�-��� @ H�E�dH+%( �� H��8L��L��A��[L� �- A\1�A]H�� A^A_]����L�E��f. � L��I�< H�� 1�H)�踦��H�H��.���f D L�E�L��I�< � H)�H�� 1�臦��H�H���� D L��1�H��J �g���Lc�I�EM�4H�]��{4 uHH+CH�M�L��K�<4H�� L)�H)�1��,���Hc�L������ �ff. � �� �UH��ATI��SH��H��dH�%( H�E�1�H��toH��tjH9��� �G+tCH�{-I�t$-�ua��� H�SI�L$I;T$ w1�H9K s?H9�tXH��H)��2 � �F+u�H�WH�NH9�t5�� 1�I �t H��H�H��H�U�dH+%( u+H��[A\]�f D I�D$ H+C �� D H��� @ 1����� � � �UH��ATSH��H��L��� dH�%( H�E�1�M���� H��� H��H �p0��uuH��� H��� H���� H�@ H���� H�R H��H �H���� H���� H� �"z H��� H��� � ��HN�� HN�� � `�H�H��uIH�E�dH+%( �� H��� H��L��[A\]�� H��� �;���H��� H+�� H�U�dH+%( uOH��[A\]�H��t�H��H�H����f�H�������H�z � u��q���f D H���b���H��������f � � �UH��H��H��� dH�%( H�E�1�H��� H��tRH��t]H�zH�pH��tH�E�dH+%( uH��;� H��u�H�@H+B H�U�dH+%( u �� � H��H��� � � ����� @ � �UH��H��H��� dH�%( H�E�1�H��� H��tRH��t]H�zPH�pPH��tH�E�dH+%( uH�� � H��u�H�@XH+BX H�U�dH+%( u �� � H��H��� � � ���D� @ � �UH��AUATI��SH��H��L��� dH�%( H�E�1�M���� H��� H��H �p0��unI��$� H��� H���� H�@ H���� H�R H��H �H��txH��tsH� � z H��� H��� � ��HN�� HN�� �n]�H�H��u$I��$� L����H��uH��� I+�$� H�U�dH+%( uyH��[A\A]]�H��t�H��H�H���� � H��� ����H��� H+�� �f�H��t�H�z � u��s���f. � H���`���H������x������f D � �UH��H��dH�%( H�E�1�H�E�dH+%( uH��� H��� H��� �����f D � �UH��SH��dH�%( H�E�1�H��� tH�E�dH+%( u H�]��� D H���� �H��� ���*�f. � � �UH��ATI��SH��H��H��� dH�%( H�E�1�H��t0I��$� H��tC�[�H�H�U�dH+%( uIH��[A\]� @ �k �H��� I��$� H��H��u� @ L���H �I��$� H��H��� ���ff. � @ � �UH��ATI��SH��H��H��� dH�%( H�E�1�H��t0I��$� H��tC�[�H�H�U�dH+%( uIH��[A\]� @ � �H��� I��$� H��H��u� @ L��� �I��$� H��H��� ����ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ ���f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���M�ff. � f�� �UH��H��dH�%( H�U�1�H�U�dH+%( u�H���� �ff. � �UH��AWAVAUATSH�� H� $ H�� H� $ H��xL�-��z E1�M��H�����H��H��H�����H���������fHn�dH�%( H�E�H� ��fH:"�)����� �I��I�6H���^ L��H��H������Lm��D H�����H�=#� D��� Y��� H�[M�d� M�<$M��t[L��H�=�� �X�L������ H�=� ��X�H�[�r I�t� H�=� �X�uH�[M�|�I�?�l�I�H�[I�D�H; z �� H;� z � H;� z �I H;� z �l H; z �G H;�z �j H;�z �p D H�[I�|� �G���| H�E�dH+%( �� �����H�����H��x [A\A]A^A_]�&��f D A��I��A�� �����H�5��z L��H����k��� H�5��z L��H����k��j H�5��z L��H���k��� H�5��z L��H���k��w H�5��z L��H���tk��z H�5��z L��H���Zk��j H�5��z L��H���@k��� H�5��z L��H���&k��� H�5��z L��H��� k��� H�5��z L��H����j��b H�5��z L��H����j��� H�5��z L��H���j��i H�5��z L��H���j�� H�5��z L��H���j��G � � � M�|� M�gI�<$� �I�7I�$H���q������f � M�|$I�?�� �I�4$I�H���)����e���f D L�=Q z I�7H���b���H�=Fz � �$�� H������@( H�[I�|� �G�������f. � E1�H�E�dH+%( � H��x D��[A\A]A^A_]� D H�� z H������:�A, �"���H� [���H�H����f�H�[M�|�I�?� �I��!��� � H������@0 ���� D H������@8 ���� D H������@4 ��� D H������@< ���H�� z �@'���1�H�@H���z H� �D�kE�������H�{�� �*�H��H��t[H�@XH�����fHn�H�FhfHn�H����fl�H�FP�����fl�NX��� Fh�C �Ul����� �s���A������~���H� ��z E1�I��I�7H���� L��H���h�H� ��z ��ukH� z �8�< K�Dm H�D�H;+z �� H;�z �� K�Dm H�<�D�oE�����������H������������� ����A��I��A�� �a���H�5��z H���� L��H���tg�A��1�E���� H�_ z �:�� ��L�-��z Hk�M�|L;=uz �j L;= z �� Hk�I�| D�oE���T����M���� �2���H������@, ����� ����� � ���H�5 z H������ ��H��A����+l�I�I��1�H��z H��� �01��h������ ���� �H�5��z H��t L��H���qf�A��� E�������H�5��z H��t L��H���If�A��� E������H�5��z H��t L��H���!f�A��� E�������H�5��z H��t L��H���e�A��� E�������H�5��z H��t L��H����e�A��� E���Z���H�5��z H��t L��H���e�A��� E���2���H�5��z H��t L��H���e�A��� E��� ���H�5��z H��t L��H���Ye�A��� E�����H�5y�z H��t L��H���1e�A��� E�������H�5i�z H��t L��H��� e�A��� E�������H��z H����� �@ ������� H�����H�����H��H���� �. H���A$�I��H���� � L�pI�ݾ/ L��� $�H��t%� L�xH�5� L���cP��� ƅ���H�5�� L���EP��B M���( A�} %�� �: L��E1��#�H��H�����L� � L��L��L��p������L��p����uRM� L9����tIH��u�M�� L��L��`��L��L��p���< �L��p��L��`��H��t�M���P M���M��M��� A��� H�5#- L���uO��� I��0 L�5����H� ����L�% L�h(�� �� )�����Y�fo����H��H���X �� fo����H�=ez ǀ� I�EL�v(H�H�! H�FH����H�FPH�FXfHn�H�FhH�F fHn������H�^0fl�H�^8fl���� �����H�^@L�fH�Fx H�F| ��� nNXFh�f�M�m fIn�fI:"�M������H������5�����H� �z M�� L��1�H�� � �3�*d�3L��H�z� 1�� �d�H��������A������N���H�����L�= L�-����L�0�M�6L9�����p���A�~u�I��0 H� l L�`(� �� fo����H�=�z ǀ� I�D$H�F H�H�ܱ��H�F(H�����H�FPH�FXfHn�H�FhL�~fHn������L�n0fl�L�n8fl���� �����L�n@H�^H�Fx H�F| ��� ^NXFh�e�M�$$fIn�fI:"�M�������� )�p���V�fo�p��H��H������H� z H��� � �01��b����I��0 L���=�fIn�H��fH:"�H��� �� )�����RV�fo����H��H��t��� fo����H�=�z ǀ� H�CH�F H�H�����H�F(H�Q H�FH�����H�F0H�F8H�F@H�� H�FHH�(���H�FPH�FXfHn�H�Fh�Fx fHn������fl�vH�F| fl���� �����NX��� Fh�c��>���L��H�� H�� z � �01��a��i���H� � z �E���H�� z L��M��H�k� � A������01��Ga����1�I�}1��O�H�������;A�H�����L�8�M�?������t���H�����L�=����Džp������L�%� L�(�M�m L9�����A A�}u�I��0 L����;�fIn�fH:"�H��)�`��H��t��� �|T�fo�`��H��H��������� fo����H�=� z ǀ� H�CH�F H�H�����H�F(H�w H�FH�l���H�FPH�FXfHn�H�FhL�~0fHn������L�~8fl�L�~@fl���� �����L�fH�Fx H�F| ��� fNXFh��a�Džp�� ���L������2�����7������A�����L��H��� ����H������j���p�� ����r���� �� �� �� ��H������@, �#���� �p� �f�f � � �UH��H��dH�%( H�E�H����H9G��H�U�dH+%( u���� � �UH��ATI��SH��H��dH�%( H�E�1��^�uH�E�dH+%( uAH��[A\]� H�;���H�U�dH+%( u ��H��� L���p8H��[A\]�Cg��~�ff. � � �UH��ATI��SH��H��dH�%( H�E�1��^�t3H��� H�@0H��t#H�U�dH+%( u,H��L��[A\]�� � H�E�dH+%( u H��[A\]���� � �UH��ATI��SH��H��dH�%( H�E�1��]�u#1�H�U�dH+%( u2H��[A\]�f � L���h]�t�I��$� H9�� ����{�ff. � � �UH��SH��H��dH�%( H�E�1�� ]�tH�Az H9�� ��H�U�dH+%( uH�]���� �ff. � f�� �UH��SH��H��dH�%( H�E�1��\�tH�A z H9�� ��H�U�dH+%( uH�]�����ff. � f�� �UH��SH��H��dH�%( H�E�1��\\�tH�) z H9�� ��H�U�dH+%( uH�]����]�ff. � f�� �UH��SH��H��dH�%( H�E�1��[�tH�� z H9�� ��H�U�dH+%( uH�]���� �ff. � f�� �UH��SH��H��dH�%( H�E�1��[�tH�z H9�� ��H�U�dH+%( uH�]���� �ff. � f�� �UH��SH��H��dH�%( H�E�1��<[�tH�Y z H9�� ��H�U�dH+%( uH�]����= �ff. � f�� �UH��SH��H��dH�%( H�E�1���Z�tH�� z H9�� ��H�U�dH+%( uH�]������ff. � f�� �UH��AWI��AVAUATSH��H�� dH�%( H�E�1�H�H9��� I��A��H�X�A�����f D H���HZ�t,H��� H�@(H��t L��D��L���1�E��AI� �DI�H�CXH�X�I9� u�H�E�dH+%( u H��D��[A\A]A^A_]�f D A���������� � �UH�� H��H��dH�%( H�E�1�H9�� ��H�U�dH+%( u����ff. � � �UH��H��dH�%( H�E�H����H9G0��H�U�dH+%( u���s�� � �UH��ATI��SH��H��dH�%( H�E�1��7�u#1�H�U�dH+%( u2H��[A\]�f � L����t�I��$� H9�� �����ff. � � �UH��AWAVAUI��ATSH��H��(dH�%( H�E�1���u%H�E�dH+%( �� H��([A\A]A^A_]� ��� L��� u�M��� M��tM�~L����I���3 L���0���M�~I��� I��L���j�I��M��t����tAM�f� L����L��L��L��I�����M��u�L��E��*�U�M�4���>���K�D,I)Ƌ�� I9��'���D��� ������� � �UH��ATI��H��dH�%( H�E�1��{W�tG�� L���j�H�HXH�PhfHn�fHn�fl�fl�HX@hH�U�dH+%( u8L�e��� L���H�t�� L����� D �� L������,��ff. � �� �U��H�H��ATSH��dH�%( H�E�1�H��z H� �D�cE��t(E1�H�E�dH+%( �� H��D��[A\]�f D H�{�� ��H��H��tRH�@XH�=�z dž� fHn�H�FhfHn�fl�H�̯��fl�H�FPNXFh�C �`S��v��� A������h����H�� � � �UH��AWA��AVI��AUI��H�= � ATI��H��dH�%( H�E�1���?�tAL��H�=�� ��?�t^H�E�dH+%( u]H��D��L��L��L��A\A]A^A_]���L���(f�u�H�E�dH+%( u#H��1�A\A]A^A_]� D L���e�u����}��ff. � f�� �UH��AVAUATSH��L�%�z dH�%( H�E�1�I�$L9�t7A��A��H�X� @ H���T�tH��� �@8D9�t,H�CXH�X�L9�u�H�E�dH+%( uH��[A\A]A^]� D�sx�����ff. � f�� �UH��AWAVAUATSH��(H� � z dH�%( H�E�1�H�H9�� I��L�x�L�5�� L�-�9 @ L���HT�A����thI��� �@8<�V <� ��t"H�;z �:u6��< w/��IcD� L�>��H��z H��� H��t ��k E1�E�OxI�GXL�x�H9��x���H�L�`�H9�t\ @ L���S�tA�|$x tDI�D$XL�`�H9�u�H�L�`�H9�t*f. � L���xS�t<I�D$XA�D$x L�`�H9�u�H�E�dH+%( �� H��([A\A]A^A_]�f D I�D$XL�`�H9�u��� � H�z H��� H���)����� ���M������1�D�M���)�H� �� L�@�Ff D H��z H��� H����������M������1�D�M��)�H� � L�@L�� L��1����D�M���� @ M�������1�D�M��D)�H� �� L�@�H�8z H��� H���`�����V���M���P���1�D�M��)�H� �� L�@�z���f�H��z H��� H�����������M��� ���1�D�M��(�H� � L�@�3��� H��z H��� H�����������M�������1�D�M��s(�H� W� L�@��� H�az H��� H������������M���y���1�D�M��+(�H� � L�@��� H�z H��� H���A�����7���M���1���1�D�M���'�H� �� L�@�[��� H��z H��� H�����������M�����1�D�M��'�H� h� L�@�������f D � �UH�����fHn�H��AWAVE1�AUI��H��ATI��SH��8dH�%( H�E�H�����fH:"�)U�� �H�5h�z L��H��H���ZN��� H�5�' L���6��k D��H�@H�-�z H� �D�cE��t0E1�H�E�dH+%( �8 H��8D��[A\A]A^A_]� � H�{�� ���H��H��� H�@XL��dž� fHn�H�FhfHn�fl�H� ���fl�H�FPNXFh�C �L��n��� H�5��z H��L��A� �pM�����H�5��z H��L��A� �PM������H�5��z H��L��A� �0M�����H�5��z H��L��A� �M������H�5y�z H��L��A� ��L������H�5q�z H��L��A� ��L��v���H�5i�z H��L��A� �L��V���H�5a�z H��L��A� �L��6���H�5Y�z H��L��A� �pL�����H�5Q�z H��L��A� �PL������H�5I�z H��L��A� �0L�����H�5A�z H��L��A� �L������H�59�z H��L��A� ��K������L�=��z E1�I�7H���* H��L����K�� K�vH� t�z H� �D�cE��������� �iA�H��H���� H�Cfo]�H��� H� ^H�H������Fx L��H�F(H��z��H�F0H��z��H�F8H�${��H�F@H�Y�H�FHH�~���H�FPH���H�FH�FXfHn�H�FhH�F fHn�H�F| fl�dž� fl�NXFh��I��C ���f�H�=� ������� � A�������� D A��I��A�� �����H� �z E1�I��I�7H��tpH��L���vJ�H� �z ��uZH�d�y �8�� K�vH� �D�cE���&����� � @�H��H���� H�Cfoe�H��� H� fH����A��I��A�� �v���L�=X�z E1�L��H�1H��� H��L��H�M���I�H�M����� H��y �8� D��Hk�I�E�gE��������� �j?�H��H���� I�Gfom�L��H��� H� H�F H�H�����H�F(H��x��H�F0H��x��H�F8H�%y��H�F@H�Z�H�FHH����H�FPH���H�FH�FXfHn�H�Fh�Fx fHn�H�F| fl�dž� fl�nNXFh��G�A�G �������A��H��A�� ����A��������A������H��y H�]� 1�A���01��xJ��f��� � �UH��H��dH�%( H�E�H�0�z H�� f � � H��H9�u��G�z �U�z �c�z �q�z ��z ���z ���z ���z ���z �ůz �ӯz ��z ��z ���z �;�z �I�z �W�z �e�z �s�z ���z ���z ���z ���z ���z �DZz �ձz ��z ���z ���z ���z �ïz �ѯz �߯z ��z ���z � �z ��z �%�z H�E�dH+%( u�����ff. � @ � �UH��H��dH�%( H�E�1�H��t�?+��H�U�dH+%( u���t�� @ � �UH��AWAVAUATSH�� H� �y H��p���H�;dH�%( H�E�1�H���� � Z��� L�A�x �� H�%�y H�=��y I��H��p���H� H�}�H�E�H���y H�E�H�F�y H�E�H��y H�E�H���y H�E�H��t%H�H9�u� D H� H9�p���� �xt�H���y � H�LŐ1�H�}�� H�{� �E4��C H�}�H�;� @ H�;H���� �/��H��X���H���2 H�x�y H�8H��P���� Y�uEH��y �8t9L�%�� H��X���L���c��H��� H���y �x �q f � L��X���1�E1�E1�Džx��� L�=�� �Cf D ��D��� ��x���A� <{�� <}� D�A� A�> M�Pu&D��x���M��L��L���P �I��H��u�A�> tRM��H��p���H�=��y D��L��L��`���L��h������L��h���L��`������A���� ����- M��u�H��X�������E���3 H�$�y H� ��y H9t*H��p���H�=�y �����H�5�� ���A�ą��� �i��H���y �8t���H��P���L� M���� L���m��I��H���h L���YW�L��<H�� �? � L�m�H� �� L��H������I��H���^ L� v�y �4 @ ����i 1�L��H��L��x������L��x���H��I���` L��L��L��x������L��x������A��u�H�=#� L��1��f �L�����f D H�E�dH+%( �� H�Ĉ D��[A\A]A^A_]û ����f D H���y H�8H��P����ZV��w���H���y H�=��y H��p���H� H�}�H�E�H��y H�E�H���y H�E�H�M�y H�E�H��y H�E�H��t'H�H9�u� � H� H9�p����� �xt�H��y � H�|Ő���L����� � L� �y L��L��x����2 �H��x�����3�H��p���H��x����c � A������ � H�y�y � H�4�y �x H��� HD�H������ D H�=�� 1�A����� �L������w��� � �C�u"L���G��H�5� L��H���A��t L��H�=�� 1�� �H��X�������#��� L��H�=�� 1��g �H��X���������L��H�=� 1��E �L���m�����L��L��x����Y��E��L��x�����������H��X���H��toL�%?� H��X���L�����H���y���L��X���H�}�L��H�E� � � /�yH�E� H��X�������H�E�H��X���H��X��� �)���H��� H�#�y 1�A���01���A�� ���L��X���H�}�L��H�ї � M���.�xkL��H�]��s��H�d�y �x � ���H��X����H�=r� � �H��X����A�����H�e�y � H� �y �x H��� HE�� ���H��X�������:���H�=�� 1�A������b���H��� � ������H�b� � ���H��� ����� �Uf�H��ATH��L�% �y dH�%( H�E�1�H��y AD$$H� H�m�y H� �a��H�E�dH+%( u L��L�e���(����� �UH��AWL�=o�z AVL�u�AUL�-�� ATI��SH��8�u�dH�%( H�E�1��o��, L���X���L���W��L��L��H�����3 � L��L��L��1���L���(��\I��H�9�z I9�t,M�'M��t�J~Ǻ H�5T� L��� �>��� @ L�=q�z L�-H� �4 � L��L��L��1���L�����\I��H�9�z L9�t,M�'M��t�J~Ǻ H�5�� L��� ���� @ �}��� �E�����umL�=��z L�-�� �1 D L��L��L��1�� �L���8��\I��H�a�z L9�t,M�'M��t�J~Ǻ H�5d� L��� �N��� @ 1�L�����L��I����G�H�E�dH+%( u|H��8L��[A\A]A^A_]�f�L�= �z L�- � �0L��L��L��1���L�����\I��H��z I9�����M�'M��t�J~ú H�5�� L��� �����3�� � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1�����ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�������ff. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H��@ �ɿ��t�� @ UH��AWAVAUATSH��H��(�u�L�� dH�%( H�E�1�M��� L�-��y A�E��A�EfE�fA�� ��H��� A�I��H��� A�} �H H��H���H�fD�� � I��$� �5��I��$� I��$� H��t �Q(� ����q(9�t �B��r���v�I��$� I��$� �% �� �?0�I��$� I��H���� H��� �oA�oPI�?AW�oX A_ �o`0Ag0�oh@Ao@�opPAwP�ox`A`�oHpAOp�o�� A�� �o�� A�� �N��I��$� I�H�OI��H��t'�Q(�f�����q(9�t �B��r���v�M��$� H�OI�@���I��$� I�G@H�OHH��t&�Q(�f � ����q(9�t �B��r���v�H�OHI��$� t H��� ����I��$� H���� fA��$ thA�} taI��$P f�IDŽ$H I��$P I��$X I��$` I��$` I��$h IDŽ$� IDŽ$@ A�$� I��$� H��t A��$� �~��I��$� H���� I��$� H��t"H�i�y H;8t�_��I��$� H���^ Ic� ��t� ��&�I��$� H���+ I�D$0I��$� fHn�fl�AD$0�[�f�A�} I��$� A�$ A�$0 �� H�E�dH+%( �s H��(L��[A\A]A^A_]�f � �H �-�I��$� H��� �Aod$@�}� �Aol$Ph�Aot$`p �Ao|$px0I��$� H�H@�����IDŽ$� f�AD$@AD$PAD$`AD$p�e��� � AƄ$ �4���f�L�5I�z L�� ���I��$� 耻�I��$� �s��I��$� H��t#��Z�I��$� H�x@�Z�I��$� �C��I��$� H��t�Z�I��$� H�x@�Z�I��$� �Z�I��$� ���L��E1�A�V���I��$� H��u����s�� � �UH��SH��H��H�(dH�%( H�E�1�����H�C( H�{0觺�H�{8螺�H�C H�E�dH+%( uH�]�1���� ��f. � � �UH��SH��H��H�dH�%( H�E�1����H��tH�C(1�H�U�dH+%( u H�]��ø������ff. � �� �UH��AUATSH��L�g0dH�%( H�E�1�M���� LcoD9/"H�U�dH+%( �� H��[A\A]]� @ H�~H��蜻�K�D� H��I�I�|$@���H�{H�C���I�L$HH��t'�Q(�f. � ����q(9�t �B��r���v�fHn�fI:"D$PCI�D$XH�C(� �Y��� 1��O������ @ � �UH��ATSH��H��L�gdH�%( H�E�1�L�����H��t2I��$� �C H�H�C01��H�U�dH+%( uH��[A\]ø����@��� �UH��SH��H��dH�%( H�E�1���H��tGH�PH�@ H�P H� H�<� �)�H��t"�C H�C81�H�U�dH+%( u H�]��ø������� @ � �UH��ATI��SH��H��dH�%( H�E�1��7�H��t:H�H9Ht1H�p H��t(H�E�dH+%( u3�SPH��L��[A\]�&� D H�E�dH+%( u H��1�[A\]��9��f � UH��AWAVAUATSH��L��� dH�%( H�E�1�I��H H�PH��H9�tmI��I��H�Z�M���7f D L��L��H��S@H��uII��H H��H�ShH�Z�H9�t/M��$� �{x u�H������t�L��H���B���u�� @ 1�H�U�dH+%( uH��[A\A]A^A_]��c�� Uf�H��AWAVAUATI��SH��H��8L�?dH�%( H�E�1�H�F)E�H�E�M���F I��A� � H�AL�qH��t3I��I�w�H������I�H���H�AL�qH���� E1���f D H�E�f�L�{C H�AE��t H�E�I�D$H�}�L����J� � �ubL��8 H�E�L��0 H�E�M��t;L��M�l$��.�I��L;�8 tRL��L���gC�H�}�L�����M��tM���ƐfoM��0 H�E�dH+%( uaH��8[A\A]A^A_]�f D L���X.�H��8 � � H�E�f�L�{C H�A�1��� � H�F F H�� ������ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���}��ff. � f�UH��AVAUATSH��dH�%( H�E�1�H���� I��I�� M�u M��tm � I��$ H�PH��H�Z�H9�u � f�I��$ H�ShH��H�Z�H9�tgL��L��H��S8H��t�I�FI�Vy H��t H��I���H��u�L���-�I��H���v���f D H�E�dH+%( ubH��[A\A]A^]� @ I�D$8I�L$0I�V0I��$( fHn�I�T$8I�� fH:"�AF0H����L���,�I��H��������:��f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1�����ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1�����ff. � f�� �UH��AUI��ATSH��dH�%( H�E�1����~FE1� @ K� �I��H��I]0H���HR�H�{@�?R�H��� ���H��� ���E9e �I�}0訲�A�E I�E A9E������H�U�dH+%( u H��[A\A]]����UH��ATI��SH��H��dH�%( H�E�H�GpH��tH��� H��tH;B t�� I�D$hH��tH;�� t�� I��$� H��tH��� H��tMH��-����H��t?A��$D ��x;�� uH�E�dH+%( u%H��[A\]� �� @�� � �� ��2��f�� �U��H��H��dH�%( H�E�1���w� H�U�dH+%( u����� D � �U��H��H��dH�%( H�E�1�f��w� H�E�dH+%( u����� D � �UH��AUA��ATI��S��H��dH�%( H�E�1�����A��1�fA9�r H�U�dH+%( u&H��[A\A]]�f D ��D��L���J�� ���>��ff. � � �UH��ATI��S1�H��dH�%( H�E�1� D ��1�L������5u�H�E�dH+%( u H��[A\]����� � � �UH��AVAUATSH��dH�%( H�E�1�H��� t$H�E�dH+%( �� H��[A\A]A^]� @ H��� I��H��H���: H� ��y �P(�9�B����L��N�1����6�L�5��y H��� � � L����A����5��� H��� H��tH�x �6� L�����5�H��� H��t�P(� L���5�H��� H��� H�@H���� H� ��y �P(L��1�B����� N����P5�H��� H�@H�x �,6� L�����,5�H��� H�@PH��� H� y�y �P(� L�� �B����N�����4�H��� H�@HH�x ��5� L������4�H��� H��� H��t ���" L�����4�H��� H��� H��t����# L�����|4�H��� H���� H�@PH���� D�h(� L��A�U���F4�A�U� L�����24�H��� H�@H���f �P(� L������4�H��� H�@HH���� H�x ��4� L������3� � L����3� � L���3� � L���3� � L���3� � L���3� � L���n3� � L���\3� � L���J3� � L���83�' � L���&3� � L���3� � L���3� �( L����2� �) L����2� �* L����2� �+ L���2� �, L���2� �/ L���2�A�> � � � L���z2�L�� � �h2�H��� H��t.���I��H���y H�8��� L��I9�AG����.2�H��� H��t�}�� L����� 2�H��� �� H��� H��t�N��$ L������1�L��� M���j���H��� ����L��H�� �#�� H��t H�x � ����H�E�dH+%( � H��L�� [A\A]A^]�q1� � L���^1�����f � A�U� L�����|���`��� � � � L�����1�����f D � L�����f��� ���I��� ����I�~H ����I��� ������ � L��� ����� � � L���0�����L�� � �0� � L���|0��E��� � � � L���^0� L�� �L0� L������f������I��� �q���I�~H �f���I��� �X���� � L���<���A��� � � 1���/� L���g��L�5��y f������I��� �����I�~H �����I��� ������ � L��������� � � � L���n/�- L�� �\/� L������f������I��� � ���I�~H � ���I��� ��� � L���L������ � � � L����.�. L�� ��.� L���_��f�������I��� ���I�~H ���I��� ����� � L�������������f�Uf�H��AWAVAUATSH��HH�}�H�u�L�E�D�M�dH�%( H�E�1�H�BH�E�H���9 I��H�]�H��L�{� �M�.H�E�M���U A� � D I��I�u�H��� �I�uH��I�uE1�H�H��u�f�L�kC L�>E��� L��L���><�H�� H�HH��L�a�H9�t5f D I�L$H���� L��H���H�� I�L$hH��L�a�H9�u�H�}� tH�}�� �4�H�E�H�@H�� �� �� �� �}� t)H�L�y �x �� H�U�H��@ H�� H���P H�}� ����H�E�dH+%( �2 H��H[A\A]A^A_]� D I�L$hL�a�H9��&����P����f�H�C C M�>M�~���� @ H�@PH��H����5� �J���D�M�L�E�H��0 H�� H�u�H�}������P���f. � H� A�y �y uCH�K@�@�^ i H��xXf���H*��Y�f/� s&�H,�H�U���� � H��� H� � @ �\` �H,�H��?H�U����H��f��H��H ��H*��X����� D U��A�����I��A��H��H���� dH�%( H�E�1�H�u�y D!Ҁx �� �� H�� H���� E1�1� D �ofP�on`�ovp�o~@��� �� D � ��% �oPP�oH`�o@p�oX@f��f��AD�f��f��PPX@��% ��' H`AD�@p��' ��fE� f�� ��fE�" f��" H�� H���Q����� ��tH�E�dH+%( uT�� D ��� Ɔ% Ɔ' dž A�� H�F@I�API�� H�E�dH+%( u �L���s3��n��ff. � � �UH��AVI��AUA��ATSH��L�g0dH�%( H�E�1��O��M��tZE��~UA��� �"f. � L���X �I��H��t0��A9�t(A��$ u�I�t$�L����2�L���( �I��H��u�H�E�dH+%( u H��[A\A]A^]����ff. � @ � �UH��ATSH��H�0dH�%( H�E�1�H��t'A��1ۅ�u�>f D H��L9�t/��H��H��u�1�H�U�dH+%( uH��[A\]� � H�G����%�� D � �UH��AWI��AVE1�AUA��ATI��SH��H��(dH�%( H�E�1�H��t1L�vM��t(A�V(�f � ���A�N(9�t �B��J���v�I�L$H�M��I��I�|$E��M��H�M�H��I�T$ ��A�Ņ��� I�D$@L��L��A�Ņ��� I�D$@L��L��PA�Ņ�u}I�|$ t%I�D$HH��tH�ٺ L��L���A�Ņ�uT @ I�D$@L��L��P��tvI�D$@L��L��PA�Ņ�u)I�|$ t�I�D$HH��t�H��1�L��L���A�Ņ�t� I�D$@L��L��P L���r��H�E�dH+%( u&H��(D��[A\A]A^A_]ÐI�D$@L��L��P A������� � � �UH��AVAUATSH��L��� dH�%( H�E�1�I��$H H�PH��H9�tbI��I��H�Z��0f D L��L��H��S0H��uAI��$H H�ShH��H�Z�H9�t&H�������t�L��H������u���f � 1�H�U�dH+%( u H��[A\A]A^]����ff. � f�UH��AWAVAUI��ATI��S� H��HH�U�L�w �M�M�>dH�%( H�E�H�F@H�E�M��u*� � I�L�rxL�r1�I�H���� I��L��L���W)�H��uҀ}� �� H���y H�E�H�E��x tI��� H�]��@@HI��� �E�I��� H��t&�W(� @ �J�9�r����O(9��^ ���u�I��$H IDž� �@,���H I��� M��� L9��1 I��� H��tH�pL���F��I��� I��� ���I��� H��t �Q(�f�����q(9�t �B��r���v�H�E��}� I��� �P�� � H�E��@2<�� � <�r <�� H�E�IGP���@ f�H�E�dH+%( �{ H��HL��[A\A]A^A_]� �u�L���<��H���I �}� �� H� J�y H�M�f�I�D$HI�t$ L�8@I���tH�FH��H�E��2�L�}�H�E��}� �P�3������c���H�E�I��� �@2<�� <v <�� <�8���H�E�HB �+��� <� ���H�E�HB���� <����H�E�IG`�������I��� � � H� y�y f�� H�M��!����y ������ H��� H�}�HyX@�������Hy`��� D H�E�IGX�������I��� H�E�HB�t��� @ �AoUP�AoM`�AoEp�Ao]@�AogP�Aoo`�Aowp�Ao@A��� f��f��A�� H���y f��f��fA�� A_@H�E�AWPAO`AGp������x �����A�� I��� H�]�HXX�������HX`���I��� H�E�HB���f D H�E�IGH�������I��� �l����������� �����E1��r����M����e���I��� � ���f � � �UI���H I��H��H��P �oFdH�%( H�E�1�H�������H�H�FH�U�L��L��H������L��p���H��P���)�@�������H�U�dH+%( u��賽� UfHn�fHn�fH:"�fI:"�H��AWAVAUI��ATI��SH�� �EH�>L��P���H�]L�u ��|���dH�%( H�E�1�H��X���)�@���)�`����:9�H H�������~C8H��I��1��Aod$�H�H�C0H��p���Dž ��� H��������� fH:"���� ����Ao$H������fo�fH~�f��)����fo�f��)� ����H8�M��f�H��p���H��0���fo�`���H��X���fo�@���L��P���t�AoGx�8���H�C@�ok8H���~�� L�=�y �(���fI:"D$(H��X������ I��� �H����A~D$4fp��fօ`����oCxfl��h���fHn���� fH:"�A�D$2�x���������H��` H������A�D$0��������A"G��A D$1������I�D$ H�����H�CH��t 1�H��H��H��8���H��� L��L����|���L��X���H��`����C\HDžP��� ��h���L�u�)�@������A��B I��uNH��t f�� tAƅB E�� E��u<H�E�dH+%( �� H�Ę L��[A\A]A^A_]� H��t�E�� E��t�A��$� A9�RD��1��A��A�� D ��(�A9�w�1�A��H�CfnCXHc�f:"C H��I�$� H�f�B�j��� D �BA��$� ���^��ff. � � �UI��H��H��L��M��H��SH��L�ML�]dH� %( H�]�1ۋE H�]�dH+ %( u��L�U H�]��EL�]��C������ff. � � �UH��H��dH�%( H�E�1��Ej P�u����H�U�dH+%( u��蠹�� �UH��SH��H��L�G(H�WdH�%( H�E�1�H�GM��tQH��� H�B8� L�S H��HD�1�E1�H�B0jRL����ZYH��t"H�C1�H�U�dH+%( uH�]��ø�������� ��ff. � �� �U1�E1�E1�H��SH��H��H�W dH�%( H�E�1�H�Gj�sH��� �0�ZYH��tH�C1�H�U�dH+%( u H�]��ø���蒸�f�� �UH��AWAVI��AUL������ATSH��H�� �oH�OdH�%( H�E�1��oVL�L�g8fo�H��H���L��H f���H�)����fH~�fo�f��)� ����3�H��H���H��0���I�F(H��P���A�F4��d���I�F H�����H�C H��(���I��� H��@���H��@���H��� H��`����A\��h����A��H��@���H��H �r,H���� �o�{)�P����o`)�`���H�P H��p���H�H H�PH)�P���H��X���H�IPH��H�H H�P���� E1����� � � I��D9{�� K�<�L���& �H��u�H�C E1�H�E�dH+%( �� H�e�D��[A\A]A^A_]ÐH��P���H9�� u L���� �H��t�I��D9{~1K�<�H�� ���L��� L��H �t�L��藝�H��u�K�<�� @ j H�S 1�E1��H���H��@���E1�L�����ZYH��tWHcSH�C�J�KI��E1�f�� �5���H���y �z �$���H��H���H��P���H��@ H�R0�ܙ�����A�������� � � �UH��AVAUATSH��L��� dH�%( H�E�1�I��$H H�PH��H9�tbI��I��H�Z��0f D L��L��H��S8H��uAI��$H H�ShH��H�Z�H9�t&H���N���t�L��H������u���f � 1�H�U�dH+%( u H��[A\A]A^]�� ��ff. � f�� �UH��AUATI��SH��H�� H��� dH�%( H�E�1����I��$� IDŽ$� �1�M��$� M��t6L���1�I�}@�1�I��� �'��I��� ���I��$� ���I��$� H��t/�L1�I��$� H�x@�;1�I��$� �ު�IDŽ$� I��$� H��t��I��$� H��t4�W(���t �J�9�r����O(9��� ���u�IDŽ$� I��$� �R��I��$� �E��I��$� �X��I��$� H��t�8 uNI��$@ �i��I��$� � ��I��$� ��H�E�dH+%( uBH�CH��L��[A\A]]�� D I��$� �ː��f � ���M�������C����9��f � UH��AWAVAUATSH��8L�n@dH�%( H�E�1�� M��� J�� ��� I��H��L)�H��H�F@�� )�H�Vh����� H�� H)�H�VpH��H�FhH�� H)�H�VxH��H�FpH�� H)�H��H�FxH�9�y �x tsH��� H�H�� H)ʋH@H��H��� )�H�H(���P@H�� H)�H�H0H��H�P(H�� H)�H�H8H��H�P0H�� H)�H��H�P8H��@ � ��� H�C@u H��L)�I�$� �� uI�$� �� �� L��8 M���� I�D$(H�E�� � M���� L��M�u�M�����L��L��I���J�����t�I��� H���� H�� L��0 I��H;~�� L�E��Q �L�E�M;x�� L��L���8 �I�l$HA�� uI�l$PL�����M���j���H�C@H����H�U�dH+%( u}H��8[A\A]A^A_]�f � I��$H I�t$8�@$��uI�t$ L�E��V���f D L�E�H�u�H�}����H�u�L�E�H�}�H�F�8���f�L�����L�E�I�@�8����f��f D � �UH��AWAVAUATSH��(H�_0dH�%( H�E�1�H�G(H�E�H���� I���f�I�mPL���� �M��tjL��H��L�s��O�I��H��� H��tpH�� L��0 L;vt|L�����I;_�� L��H�����I�mH�� t�L��� �M��u�H�E�dH+%( uvH��([A\A]A^A_]�f D I��H I�u8�@$��uI�u L�}�L;vu�L��H�u���H�u�L��H�F�T�I;_�p���f. � H���x�I�G�U������f. � � �UH��AWAVAUL��� ATSH��L��H��dH�%( H�E�1��� �H��� H��t;f D L��� L��� �L��L��H��� ��L�����H��� H��u�H��� L��� H��t5L��� L����L��L��H��� �o�L���7��H��� H��u�H��� L��� H��t= � L��� L���q�L��L��H��� � �L�����H��� H��u�L��� H��� M�u L9�tt @ I�UM�eH�H�z�L�x�I9�tx � H�W`H�PH��p��L��I�GXH�WXL�x�L9�u�I�U I�EL��M��H�BH��B��I�I9�t I��� D H�E�dH+%( uH��[A\A]A^A_]�f�L����F��f D � �UH��AWAVAUATSH��H@�u�H�_0�U�dH�%( H�E�1�H�G(H�E�H���X I��� � A�� .t �}� �� I��� H�� L��0 H���� I�}�H;~�� L�M���L�M�M;y�� L��L����I�l$HA�� uI�l$PL���P��H���� H��L�s�I��I����}� H���X����}� tA�� .�X���L��L��������E���� � I��$H I�t$8�@$��uI�t$ L�M�I�}�H;~�=���L�M�H�u�H�}��,�H�u�L�M�H�}�H�F���� � L����L�M�I�A���� H�E�dH+%( uH��H[A\A]A^A_]�腫� D � �UH��H��ATA��SH��H�HXdH�%( H�U�H��� H9�H tH��H��PA9�| H�E�dH+%( uUH��D��[A\]ÐH�;H�sIc�H�H)�H�;H�sH�U�dH+%( u"D)�H��L�i� [��A\1�H�9� ]�����Ӫ� � �UH��AUATL��� SH��L��H��dH�%( H�E�1��~��L�k H�SL��I�EH9�HG�H�C �o��H�E�dH+%( uH��L��[A\A]]��]��ff. � f�� �UH��AWAVAUATSH��hH�}�H��x���dH�%( H�E�H��H �P$��u$1�H�U�dH+%( �� H��h[A\A]A^A_]�H�GH H����L�xH�E�M��t�H�C8H�E� @ H��y � �E���u�L��� �H�E�H�E�L;x�� H�u�L����H�C�y L�e��@ L�e����E�H�E��Q L�h8� M��u �6 D I�D$I��1�H��t'I��L��L���*��H��tRM�$$y�I�D$I��H��u�H�E�f�H�@HM�/AGM�<$���� H�u�L���4�H�}�L������� �AoWP�AoO`�AoGp�Ao_@�AomP�Aou`�Ao}p�Aoe@A��� f��f��A�� H�N�y f��f��AUPA]@�x AM`AEp�� fA�� tH��y �x �] L���,��H��x���H��t � H���#�H�}� ����L�}��W���L��P HP H�E�I9�t�H�E� �A�D$P��� A�|$T � H�E�L�0M���> �E�I�\$ M���E�I�D$ L�p�H9�u�X � I�FhL�p�H9�tCL��L��L��A�V8H��t�I�Ux�E� I�UH�H��� I��I�D$ L�p�H9�u�f D �AoWP�AoO`M���AoGp�Ao_@�AoeP�Aom`�Aoup�Ao}@A��� f��f��A�� f��f��AUPA]@AM`AEpI�� L�u�H�E��E�A�� ���E�M�$$L;e�����H�}� �o���H�E�f�� ƀ �V���H�[�y �x �E����4��I��H���D H��� ��H�u�I��@ H��@ � f � H��p���M�� L������H��H���� H�E�I�t$fHn�fH:"E�H�@HH�Ӳy � H��� �� I�D$L�h�H9��� @ L���8����` H�� �� u(H�}� H�E�t D �� �H�� H��u� D H�Y�y H��� �� H�� H�L�h�H9��� L�e�M��I���I�D$XL�`�H9� �n L���� �t�H�� L�e�L��H�E��� uM��t�� �H�� H��u�H�̱y H��� tbH�� H�L�h�H9�u �? f�I�EXL�h�H9� �( L���#���t�� u H�}� H�E�t�� �H�� H��u�H��� H�����I�D$ I�L$ H�M�L�h�H9�t]f�L��踯���� ILJ� L������ ILJ� L������tVILJ� I�EhL�h�H9E�u�H��p���f��}� L�3cH�tH�E�H�XH�u�H��I���3���f D Hǃ� I�EhL�h�H9E�t�L�������O���L��觨���?���Hǃ� L������?��� @ Hǃ� �6���L����������I�EXL�h�H9� �k���H�}� �� �� H�M��� �� �H�� �� ����f�H�@HI� AGL�x8H�E�L�x@����L���I��H�M�H�A�N���L�e�L���� H���a �� �� Ј� H�� H�E����H�}� �� � H�M��� �� Ј� ����I��� I��� �oR�oh�oJ �oB0�o�op f���ox0�o(Pf�R@P@f��f��H @0���H�� ����H�� ����H�U��[��� H�U��������I��H�������H���^��I��@ I��@ L���h��L�����l���������������H�� �� ���E��E�H�E�H��p����,������� �������� H�� H�E��@���L���3�������6����D�������'���f. � � �Uf�H��H��dH�%( H�E�1�GH�� H�E�dH+%( u������ �UH��H��dH�%( H�E�H�F@�� u H�GPH�� H�GHH�� H�E�dH+%( u��蜠�ff. � �UH��AWAVAUATI��S��H��XH�M�H� '�y H�u�L�E��U�dH�%( H�E�H�GX�y tH�G`H� "�y �A�^�@ H���� f���H*��Y�f/O� �1 �H,�H�E�L����L�����H���y �x � I��$H �@$��� I�D$ H�@I�L$(f�H�M�H�E�AD$(H���� L�e� � L�}�L�����H�}� H�E�tH�u�H�E�L���Ѕ��N �}� t-H�G�y H�U��x �� H� 2�y I��@ I�� �Q H�E�M�wH�X(H���� L�e�A� �H�FL�fH��t[H��H�s�L������I�4$H���H�FL�fH��� E1��� D �\� �H,�H��?H�E����I�D$8��� f��I�_AW L�vE��tH�E�L�p0H�u�L�����H���y H�BL�jL�p�L9�t$f D I�FH��twL��L����I�FhL�p�L9�u�H�}�L���v �A�� t|H�E�H��t � H��� �H�}� �{���H�E�dH+%( �� H��X[A\A]A^A_]�f � I�FhL�p�L9��o���� D f��I�_A_ L�v�(���f�H�}�L��� ��s��� � H�Y�y �x �� I�G@H� l�y �A�^> H���� f���H*��Y�f/�� sG�H,���� D f��I�G Ag L�p(���H��f��H��H ��H*��X�����\H� H� ��H,�H1����I��� H� �W���H��f��H��H ��H*��X��_���L�E�H�u�I�L$(L��I�T$8D������f�I�D$0A�$� @ H���t���H��H������H�S(I�$� �� u�I�$� H��u��B����X�� � UH��AWAVAUATSH��8H�u�H�U�dH�%( H�E�1�H��txH��I�� D M�g0I�G0I9��� M�t$�M9�u�[ M�F0M�p�M9�tKI9�� u�A�� u I��( I�� L��H���o�����xL�����I��H��u�1�� � �����H�U�dH+%( �� H��8[A\A]A^A_]�f � H�E�L�0M���0 �E� @ I�� H�PH��L�j�H9�u$�� I�� I�UhH��L�j�H9��� L��L��L��A�U8H��t�I�Vx�E� I�VH�H��tI��뗾 L��H�U��n���I��H���2���H�U�f�ɀ}� L�0HI��H��� H�u�L��L�U��� �L�U�f�H��AƂ L��I��� Iǂ� AB@ABPAB`ABp� �f�H�E�I�N0fHn�I�� I�F8M�f8fH:"�A$L� �N���� L��賷��I��H���w���H�E�f��I� ARL�H�E�M��L�P�=������ff. � � �UI��I��H��H��dH�%( H�E�H�r�y �PH��t��u-H�M�dH+ %( uB PH�ǐ L�������� � �H��u�G( u�H�� H�����f�����W�� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �1�1��<����� � � �UH��H��dH�%( H�E�1�H�E�dH+%( uH���y E1�1��P��@����˘�ff. � � �UH��H��dH�%( H�E�1�H�E�dH+%( uH�G�y H��E1��P�����z��f. � � �UH��H��dH�%( H�E�H���� u H�x耿% uH�U�dH+%( u"�� D H��0 謲�� H�x�t������ � � �UH��ATL�g�H��dH�%( H�E�1��� u8��t3�� u��u%H�� H��u# � M��$ M��tI�|$����H��t�I��H�E�dH+%( u L��L�e����t�� @ Uf�H��AWAVI��AUA��ATSH��H��8dH�%( H�E�1�H�GP LJ� HLJ� )E��=��L�c0M���� A� D��A��D�}��2f D ���7 D��L��H������L�� ���I��M��t]M�|$�L��D��L������y��E�f�L�� A�$ I�D$h AD$(AD$8AD$HAD$X�W��I��M��u�H�C0f��� H���� � I��H�����I�T$(H�� A��$ uH�� H��u�L�c0M���� H�E�L�{(H�E��& � L��L����H�}�L��艼��M��tdM��L��M�l$��$��I��L;c0u�L�����H�C0� D �E�A�$ L�� ���I������ � f��� D foM�K(H�E�dH+%( uH��8[A\A]A^A_]��T�� @ � �UH��SH��H��dH�%( H�E�1�謶�H��u'H��� H�PH��HE�H�U�dH+%( u"H�]���H��H�E�dH+%( u H�]���t���ߔ�ff. � @ � �UH��AUI��ATH��dH�%( H�E�H�a�y �x t3H�E�dH+%( �� H�WhH��� A\A]]� ���f � LJ� H�GP HLJ� �n��M�e0M��u> D H�E�dH+%( uQH��A\A]]� � A��$ L���_��I��H��t�I�EhH��t I;�$� u�I�t$� L���������ۓ�ff. � � �UH��AUI��ATH��dH�%( H�E�H�a�y �x t+H�E�dH+%( �� H�WpH��1�A\A]]� ��� @ LJ� H�GP HLJ� �v��M�e0M��uQ D H�E�dH+%( uWH��A\A]]� � I��$� H��tH;B t"A��$ L���T��I��H��t�I�EpH��u�I�t$�1�L���������ݒ�ff. � f�� �UH��AUI��ATH��dH�%( H�E�H�a�y �x t3H�E�dH+%( �� H��� H��� A\A]]����f D LJ� H�GP HLJ� �n��M�e0M��uU D H�E�dH+%( ueH��A\A]]� � H��-�w��H��t;I�t$� L�����L���H��I��H��t�I��� H��t�I��$� H��u�A��$ ���Ǒ� � � �UH��AUI��ATH��dH�%( H�E�H�Q�y �x t3H�E�dH+%( �� H��H��D � A\A]]���f D LJ� H�GP HLJ� �^��M�e0M��uH D H�E�dH+%( uSH��A\A]]� � A;�$� t$A��$ @L���E��I��H��t�A��D ��y�I�t$� L���������ɐ�f � � �U��H��H��dH�%( H�E�1��G8�D�8H�E�dH+%( u��脐� @ � �UH��H��dH�%( H�E�1���� H�E�dH+%( u���H�� � � �UH��H��dH�%( H�E�1���� @��u��� H�E�dH+%( u����ff. � �� �UH��ATSH��H��L�gdH�%( H�E�H�GM��t^1�H��� A��$ @���I��H�sL������A��H�{(�!��H�C( H�C H�E�dH+%( uH��D��[A\]�A������Y��f � � �UH��AUATSH��H��HcOH�WdH�%( H�E�H�GH�0L��� H��H� �H��H��{P tL�aM��tnL�aPM��te��� L�S H�B0 ������� � ��HD�E1�E1�L��H�B8jRL���!��I��XZM��t@1�L��A��$ @���0��CL�c���C1�H�U�dH+%( uH�e�[A\A]]ø����[��ff. � � �UH��AUATH��L�gdH�%( H�E�1�M��tXH�G H�G1�A��$ L�o@��H��� 蝞�H�E�dH+%( u9H��L��L��A\A]]�*��f. � H�E�dH+%( u H��1�A\A]]�谍�� �U1�E1�E1�H��AWAVAUATSH��H��L�H�W dH�%( H�E�H�GL�w8jAWL��� L������ZYH��tqI��H�CHcCL��L��P�SM�$�����Գ�H��tH�PH�@ H�P 1�L��A��$ @��訝�1�H�U�dH+%( uH�e�[A\A]A^A_]ø����܌�ff. � �� �UH��H��dH�%( H�E�1��� H�E�dH+%( u��虌�f � � �UH��H��dH�%( H�E�1��� H�E�dH+%( u���Y��f � � �UH��AUI��ATSH��dH�%( H�E�H��y �x �� H��H �P$��u~H� L�gM��tS I��H �@$���� I�]8f. � H��tL��H����H��xCtIH�[H��u�L�����I��H��u�H�E�dH+%( �� H��[A\A]]�H��8� @ H�[�f�I�D$8I�L$0H�S0L��fHn�I�T$8fH:"�C0H����I��H���F���� @ I�E H��T���H�E�dH+%( uH�@H��H�v8[A\A]]鞳��� ��f � � �UH��AWAVAUATSH��(H�}�dH�%( H�E�H���y �x �� H��H �P$���� H�v L�~M��u � D L������I��H���� I�_0I;_0u�H�M�H��H �@$���\ H�A8H�E�I��M�u A� M��u'� D I�U L�jxL�jE1�I�E H��t~I��L��L�����H��u�I�F8I�N0I�^8L��fHn�fH:"�AG0H��C��I��H���[���1�H�U�dH+%( �1 H��([A\A]A^A_]� H��8���� � � L���3���H���� H�M�f�Hǀ� @@H��� H� -�y @P�y @`@pusf��L�0HI�E E��tH�M�H�AH�u�H��H�E��w��H�u�H�}��Z��H�E�ƀ I����� � H�A H�E�I��������������f D H��� H�F@ FF F0�j���H�E�dH+%( u H�N@H��(H�W81�[A\A]A^A_]�Q�蜈�ff. � �� �UH��H��dH�%( H�E�H��H �@$��tYH��8H�H��t1 @ H�G0H�W0fHn�H�G8fl�H�BH�G0���H��H��u�H�E�dH+%( u�1�� � H� ���� D � �UH��AWM��AVM��AUATSH��H��H��(dH�%( H�E�H��� ��� H�PuH�PH��tH�; u'H�E�dH+%( � H��([A\A]A^A_]� D �B� tЉM����I��H��t�H�A��A��xk�M�IcĄ��� M���l H�<�H��L�� L��1�H�}�L��� A�������k��H�}���� H�� ����IA���u�H�E1�1�H��t/f D L�$�I��M�I�|$@��L����A�FI��H;r�H�E�dH+%( � H��(L��[A\A]A^A_]�Vv�f D H�<�1�H��L�M��tVf D ��� L��H�}�A��L��� ����襹�H�}���� H�w@H�� ����IA���u��1��� @ ��� L��L��H�}�L��� A�������R��H�}�L�w@H�� A���u���� � L�4�I��M� D A��� L��L��1�M��� A��I�� �������A���u����蔅� @ � �UH��AWAVAUATSH��(H�}�L�/dH�%( H�E�1�L9��T H��E1�L�5�q L�=� �4f D E��X E���� E��\ E���� M�m L9m��� A��P A��X H�A��\ H�u H���y �x) u�L���r�L�� H��H��1����E��P H�I�E���v���H� �(u L��H��1�� ��E��X H�I�E���X���H� �(u L��H��1�� �o�E��\ H�I�E���:���H� �p L��H��1�� �A�M�m H�I�L9m�� ���H�E�dH+%( u H��(L��[A\A]A^A_]� D E1�����ff. � � �UH��H��H���y dH�%( H�E�H��� �z HD�� H�U�dH+%( u��觃� � � �UH��ATSH�� D�� �E�dH�%( H�E�1�E���� H��8 H�_�H��u � � ���H��H�X�H��tm�� u�H��� L�c@�w�H���� H�Ώy �z t H��� L�"M��xYf��I*��Y�# H��xjf���H*��^��Z�/E�A��H�E�dH+%( ucH�� D��[A\]� � E1��� L��A��f�H��L ��H*��X��Y # H��y�H��f��H��H ��H*��X��f���[��ff. � � �UH��AWI��H�� AVAUI��ATI��SH�� ��0�����P L��@ dH�%( H�E�H�� H��@���H��� H��H������ H��(�����<����o�f�1�H� �y )�����I��H�callgrapH��(���)������y )�����)�����fo�� H��p���Džx���h, f��|���)�`���tA��� M��� �y t I9�H����� �y tcL��H�5�m L��(���荓�L��(���H��tA��0��� �, H��_���H��L��0���莸�L��0���L������H��H��`����? @ ��0��� �� H��_���H��L��0����M��L��0���L������H��H�"i AVA��P���L��L��PH��� H�J APD��_���AQL� -� LN�1��X��M�OxH�� A��M��t)Hc�L��1�H�����H)�L��l L� ��A�H��H���H��tFI��H �S!�@8���� D�C H� �� ���� Ic�L��H��l 1�H)�L��Ц�A�H��@���H��t$Ic�H��� 1�L��H)�H��l L�蠦�AƋ�<�����x Ic�L��H�ol 1�H)�L��y��A�H�E�dH+%( �! H�e�D��[A\A]A^A_]ÐH� M� ���� Ic�L��H�l 1�H)�L��'��A��R��� � L������I������H�l 1�L�Ǿ@ L��(���L��0������H��_���H���w��L��0���L��(���H��H�Lg �%���f. � A��P����i���L������� H�� ���L��L��(����c�I��p���L��(���H� 3�y H���)����y I��`���H�� ���ug�- @ H9�� ������P L�@ H� H�H�����H9�u����� D H9�� ������T L�H H� H�H�������H9�u���� D L������I������H��j 1�L�Ǿ@ L��(���L��0���覤�H��_���H���7��L��0���L��(���H��H��`������f. � H���{�H��� ���H��D��0����{�D��0���H���X����M}�ff. � f�� �UH��ATI��H�5$j L��H��dH�%( H�E�1�����u%H���y �BH�U�dH+%( uQL�e��� D H�5�i L�����u H���y �B ��H��y L�� H��i �01����������|�ff. � f�� �UH��ATI��H�5�i H��dH�%( H�E�1��D���t H�E�dH+%( u1L�e�1���f � H�E�dH+%( uL��L�e�1�1���@���|�ff. � � �UH��ATI��SH��H��H��H��dH�%( H�E�1�HLJX H��H)���h ���H�H�[ H��� �oK ����H��P fIn�ǃD ����H��X fH:"��H H�E�dH+%( u H��1�[A\]��e{� D � �UH�ǐ H��H��H�5~�y dH�%( H�E�1�蒹�H�E�dH+%( u�1���{�f. � � �UH������ H�5����H��ATH��dH�%( H�E�1����A�ą�u H�E�dH+%( u/D��L�e��� @ H�Y�y �( � H�=`D H��(�����z�� �UfHn���H��H��dH�%( H�E�1�H�GfHn�fl�GH�E�dH+%( u���Bz�f�UH��AWAVAUATSH�� H� $ H��� E1��� �L��0�I��H��(�L��dH�%( H�E�1�����us��I�@�� L��A�����I��H���� L���ߙ�H���f E���] �x.L�xucA� u\L��贙�H��u�L���g��L���_��A�� @ H�E�dH+%( �� H��� D��[A\A]A^A_]�L���(q�A���� A�?.uA�.u A� t� @ H��(�H��t8H�0H���� H�X�f. � H�3H��H���� L���X���t�H����M��L��1�H�� � H�� �譟�H�� �L��讣�H�� ���A���� ��H�% � = @ ub�� �������� �H��(��p��'���L��A���|��H������� L���(��E������L�����A����� � �p�A���T��� A�����L��������H�&y H��H��/ � �01�������A���c�����w�f D UH��ATH�� H� $ H��@H� �e � L�� fHn�� dH�%( H�E�H��. VL����I��� L��HDž�� fH:"�H�< H����1�)������X1�ZL��H�������H�U�dH+%( uL�e����w�ff. � � �UI��H�5cp fHn�H��ATSL�e�I�XH�� dH�%( H�E�1�H�d H�E� fH:"�)E�� � I�4$I��H��t H������t�H�U�dH+%( u H�� [A\]��v�f�� �UH��H��dH�%( H�E�H� }y � H�E�dH+%( u���Gv� � � �UH��H��dH�%( H�E�H��|y � H�E�dH+%( u���v� � � �UH�=8c H��ATSL�e�L��H��dH�%( H�E�1�诙�H� ��y ��u�E�L��H�=�? 萙��u H�u}y �U��H�U�dH+%( u H��[A\]��u�� �UH��ATH��D�%��z dH�%( H�E�1�E��t&D�%��z H�E�dH+%( u<D��L�e���f D H�u�H�=�b � ���xE����z ��A��D�%��z ��t�ff. � � �UH��H��dH�%( H�E�H�P�y �8 u�O*H�x}y �8 u�O*�G� H�E�dH+%( u���t�f. � � �UH��AVAUATSH�� dH�%( H�E�1��?/�� L��@���A��I��L���]��L���� f�H���?/t� � �/ 覌�H��H��td� L��L��� ���u H�{�/�?/u�H���?/t��� D D��L���p��t��/�����H�U�dH+%( u;H�Ġ [A\A]A^]�L��L������u1���D��L���p���뽸������s�f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �1Ҿ���� ����Ds� @ � �UH��H��dH�%( H�E�1��~.��H�U�dH+%( u���s� � � �UH��AWI��AVI��AUATSH��dH�%( H�E�1����H���� 1�1�I��� ��I��H���� M��twL���Ò�H��H��t)H��L��A�ׄ�t�H�sL���X�L��蚒�H��H��u�L���J��H�E�dH+%( uHH��L��[A\A]A^A_]�f � H�pL���DX�L���L��H��u�� D ���� ��r�E1��f � � �UH� u H�5���fHn�H��AVAUI��ATH��(dH�%( H�E�H�8_ H�E� fH:"�)E���V�H��t8L�`I��M��t$ I�t$L�������uL������I��H��u�L��菤�H�U�1�L���!���H�U�dH+%( u H��(A\A]A^]��Aq�� �UH��H��dH�%( H�E�� H��t @ H��H��u�H�U�dH+%( u���p� � � �UH�=_^ H��H��dH�%( H�E�1�H�u�襔������DE�H�U�dH+%( u���p� @ � �UH��ATSL�e�� L��H��dH�%( H�E�1��m��u<�}� t%�Pj�9���H�U�dH+%( u$H��[A\]� L��& �m��tʸ ���#p� � �UH��AWE1�AVI��AUI��� ATL�%�] SH��L��H��� dH�%( H�E�1��Y���� H��@����R�A�ą��B M��t M���� H��tWE��uRL�����1�H��0���H��,���L��8���L��H�5(] �uU���� ��,�����0���������8����H�E�dH+%( �� H��� D��[A\A]A^A_]� � H�����L��L���\�C�D5� �W��� HDž0��� HDž8��� H���� L��H�5� ���I��H���� � H��0���H��8���H���۷�L��H������\|�H�����H���� L��8���� L�����H���� H�xH��(���1�H��$���L��,���H�5�[ �HT�A�ă�u8��$�����(���H��8���������,������]�A� �<��� D H�)uy H��8���� H��8 �01�����H��8����]�E��A����� D �C��8�̨�H�8 H��H��ty � �01��}��H��8����Q]���� @ L��H�8 �� @ A������ ���H��ty L�� H�O8 A������01��(�����>m����8�B��H�K7 � H��H�Dty �01������=���ff. � � �UH��AUI��ATH�� dH�%( H�E�1�H� H�=�Z H�u�H�u�H�E� ���H��tvI�ċ@��u,E1�L����H�E�dH+%( u_H�� D��A\A]]� D ���A�L$L��H�H�������H� Z � L��H�H1�� ���y�A��또���D�(A����.l�ff. � � �UHc�H��H��ATI��H�=�& H��dH�%( H�E�1���k��~"H�A� H�E�dH+%( u L��L�e��� A�$perfA�D$ ���k� � �UH��AUATSH��H��dH�%( H�E�1�� twL�/L�%EY M��tH�5IY L���I����� L����L�%zry � H�%Y H��1�A�4$���{ uBH�E�dH+%( uxH��[A\A]]� � L�%�X � H�5� L���%��� H�E�dH+%( u6A�4$H��1�1�[H��5 A\A]]��� � L��L������J����j�f D � �UH��AUATSH�� H� $ H��HH�oX dH�%( H�E�1�L������H��L�� L����HDž�� �2��� L��L���j��~VH�Ƅ�� f����/tBH�5H$ L���k|�H��u.H����I��L�� H�4� 踱��x H����� 1�H�U�dH+%( uH��H [A\A]]��i� @ � �UH��AWI��AVAUI��H��ATM��SH��(H�}�M�u L��dH�%( H�E�1�M��u4� H��?w)H�A?1�H��H��H��H9�r1�H����H�H���� H9�s�1�I9�t[L��H��蕰�H�E�H��tlM��uwM��t,I9�s'L��I��H}�f�L��L��I����M�H��L�L9�u�H�E�H�M�H�1�I�] H�U�dH+%( uAH��([A\A]A^A_]� � ����f � H��L��H�E�I��H�0�M��n����h�UH��AUATH�� H� $ H��L��3 � dH�%( H�E�1�VL����A��I�Ծ � L���}��XL��ZL���p��H�U�dH+%( u H�e�A\A]]��h�f�UH��ATSH�U�H��H�u�H�� dH�%( H�E�1��v]���� H�U�A��H�E�� H�}�H�E�� D �4�VԀ�vTH��H��H�E�u�H�H��H�5�� 1��M��~?�H�}��3W�H�E�dH+%( u4H�� D��[A\]� � H�M�H��� � A������A�������+g�ff. � UH��ATSH�� H� $ H��dH�%( H�E�1����z ���z ��H���� H��I��L����1�L�Z2 � � L�� ���=� �� H�5A�z L�������u=1�I��L��T L�� � � ���=� SH�5 �z L���T�����t H� qmy � ��z �31�1�H�2 ���H�E�dH+%( u2H�� [A\]�f D H� 1my � 1�1�H��1 �3������e�ff. � � �UH��H���NdH�%( H�E��G9�u �G�N9�t)�H�U�dH+%( u:�ËG �N 9�u�G�N9�uًG�N9�uϋG�N9�uŋG �N 9�u��+��ce� UH��ATH�� H� $ H��dH�%( H�E�1����z ��H���� L����I��� 1�L�1 � � L���I��=� 2H�5��z L�������u_H�E�dH+%( uYL�e���f. � L�%�ky � 1�1�H�a0 A�4$耿� :�z A�4$1�1�H��0 �f��� @ L�%�ky ���rd�f�� �UH��H���VdH�%( H�E�1�f�~tJ���G?I�E1���9�|H�E�dH+%( uP�D��� @ � ��H�H��H#T� A����f � ���G I�E1���9�}�� ��H���#T�A�����c� @ � �UH��ATS��H��dH�%( H�E�1��+�I��H��t��~Hc�H�x�� H���*f�H�E�dH+%( u H��L��[A\]��jc�f. � � �UH��AVAUATI��SH��dH�%( H�E�1��f��tZf���H f���� ��H�=jy H�n/ 1��01����E1�H�E�dH+%( �9 H��L��[A\A]A^]� D �_��� E1�E1�� @ K�|� ���I��A�D9��. fA�|$u�C�|���f D ��GN�I��H���x���A�T$H�Ѕ��j���H��I�t$I� �I�DH9�I�p��H9�����> �B����2 ��fv�f�1���fv�H��f D �AoTfo�fo�f83�fu�fs�f83�fu�f8#�fs�f8�f8#�fo�f8�Ad@Al@H��H9�u��Ѓ�� ��������ǹ����A�t|f���D�A�t��p9������A�|tf���D�A�|��p9��n���A�|tf���D�A�|��p9��Q���A�|tf���D�A�|��p9��4���A�|tf���D�A�|��p9�����A�|tf���D���A�|�9������A�TDf���D�A�T���� �W�G)��W�|�L�I��H�������1�A�|$ �� A�D$A�T$f9�������J)� D �0A�D���9�u��|��� @ D���0L�I��H���a���E�l$1�E1�E1�A� E��A��� � I��D�D9��0���fA���� K�t� H��t�H���� H�� �0 � f��uH���ф�u��H���u��H���u��H����H���� A��Ic� D �A��A�D��AHcȃ�@�f���L��H��H��H!��T�����uPH�� A�0 � f��uH��D�Ʉ�u��H���u��H���u��H����H���� H��� @ A� 1��f D C�t�����f D � 1������@����� �T���1��A�LDf���tA�L�H��9�w����A�D�����H��9�w�����1��J�I��H�����������^�ff. � @ � �UH�5�L H��H��dH�%( H�E�1�H�U������DE�H�U�dH+%( u���Y^�f � � �UH�5wL H��H��dH�%( H�E�1�H�U������DE�H�U�dH+%( u��� ^�f � � �UH�5.L H��H��dH�%( H�E�1�H�U��U�����DE�H�U�dH+%( u���]�f � � �UH�5�K H��H��dH�%( H�E�1�H�U�������DE�H�U�dH+%( u���i]�f � � �UH��H��dH�%( H�E����z ��tH�U�dH+%( u�� @ �������z ���]�f D � �UH��H��dH�%( H�E�1����z ��t���z H�U�dH+%( u �� @ �������\� @ � �UH��H��dH�%( H�E�1��C�z ��t�9�z H�U�dH+%( u �� @ �[������t\� @ � �UH��H��dH�%( H�E�H���z H��tHc���H�U�dH+%( u)�� @ H�Qcy H�oJ � �01�����������\� � � �UH��AWAVAUATSH�� H� $ H�� H� $ H��8dH�%( H�E�1����Z���Hc [�z � H�����H�7�z H���� ��~H��H�� �� � ^��H��I��H���d H����1�� � L��I � H�����=� �} H���B{�I��H��� L�= L�5�I � L���({�H���� �xu�L�`H�����1�L��L����@��~�H��H�����1�I��AT� � L�r � H��������ZH�����=� Y�� �z�I��H���t��� @ L���z�H��tB�x u�H�xH�����1�L���X@��~ԋ����H��z L�狍���� ��Vz�H��u�L��� w�L���Az�H������ � L����v�1�H�U�dH+%( �� H�e�[A\A]A^A_]� @ H�ay � H��% 1��01�袴����H��`y � H�b% 1��01���������H��`y H� �� H��G 1��01��X����j����kY�ff. � � �UH��AWA� AVE1�AUA�����ATI��S1�H��8H�u�H�U�dH�%( H�E�1�� f D ��L���Ni�A����< A�݃�L���6��9��� L���&��9�u�A����@ D��L��� i�s�A9�tuL���h�D��L��E���h�U�E��H�u�H� �� L� .� LE�RH�M�L)�PL�G J�<1� 1�A��E1�H��������H�I�XZ�Y���f. � D��L���h�E��H� /� L� ˇ LE�H�u�H�M�H��PL�tV L)�J�<1� H�1_y H�M�� H��F �01��в�H�E�dH+%( �� H�e�L��[A\A]A^A_]� �E���D��L��D)�E���g�U�)�9U���������� � ��L��A����g�E��H� u� L� � LE�H��H�M�H�u�PL��U � 1�L)�J�<1H��������Y^H�I��;����7W� � � �U� H��AUATL����I��L��H�� dH�%( H�E�1�藶�1�L�� H�TR L����Q�H�U�dH+%( uH�� H�A\A]]��V�ff. � � �UH��AWE1�AVI��AUATSH��H��(H�u�H�U�dH�%( H�E�1�膕�M��� ���xA��I�����Hc��3�I��H��� 1�H��E1��{f�A���9f D E��A�GD��� AIǃ�A��H����H�A4D���@f�A��H���5��A9�|�A�UE��H�u�AIՃ�y � � ��t>���F,H�����t:���H�A���������E��x0�HW< ��G���� t���H�����u�I��L+}�� L���0E�H�E�H�]��D� H�E�dH+%( u)H��(L��[A\A]A^A_]�f�H�E�� �� � E1���&U�f D � �UH��H��dH�%( H�E�H���z H��tH�U�dH+%( u��f. � �K~�H�d�z ����T�ff. � f�� �UH��H���dH�%( H�E�1�9tH�U�dH+%( uK��f D �V9Wu�V9WuًV 9W uыV9WuɋN9Ou��N9Ou��N 9O u��F 9G ����@T�� �UH��H��dH�%( H�E�1��?�tH�U�dH+%( u<�� � ��u��u܃ �uփ�uЃ�uʃ�uă �u�� ������S�� �Ufv�H��H��dH�%( H�U�1��G ����GH�U�dH+%( u�H����S�f. � � �UH��AWAVA��AUATSH��HdH�%( H�E�1�Hc�H��H�<� ���I��H��tOD�0E��~G1�L�}� � Hc�L����H��M�d� �Q���oE�AD$�oM�AL$�E�A�D$$A9�u�H�E�dH+%( uH��HL��[A\A]A^A_]���R� � � �UH��AWAVI��AUATSH��XH�u�H�U��M�dH�%( H�E�1��ɪ���"��I��H���� � 1�L��H�]��b��E� ��f � L���u�腪�9E��u��� H�E�H�U�H���A�$��~LM�l$E1��f. � A�$A��I��$D9�~'L��H���du��t�E��u�L���!b��� D Hc�foE���H��I��BfoM�J�M��J$A�$� @ A� $L���ܩ�9�u'�}� uFH�E�dH+%( uSH��XL��[A\A]A^A_]�Ic$L��H��H�4� ��7�H��LE�}� t�Ic4$I�|$�$ H� W��b����+Q�ff. � � �UH��AUA��ATI��H�}�H��0dH�%( H�E�1��2��D��� ��foMЉEȋE�foE�AL$A�D$ A$H�E�dH+%( u H��0L��A\A]]��P�f � � �UH��AVI��AUA��ATI����SH��`dH�%( H�E�1��N8�H�}�L��D����ø D�肪��oE��E�H�}��oM��E�)E�)M��A���u�]��E�foU�fo]�A�D$ A$A\$H�E�dH+%( uH��`L��[A\A]A^]���O�f � � �UH��AVI��AUA��ATI����SH��`dH�%( H�E�1���H�}�L��D����ø D�����oE��E�H�}��oM��E�)E�)M�聅��u�]��E�foU�fo]�A�D$ A$A\$H�E�dH+%( uH��`L��[A\A]A^]��)O�f � � �UH��AVI��AUA��ATI����SH��`dH�%( H�E�1��>J�H�}�L��D���� ���oE��E�H�}��oM��E�)E�)M��̄��u�]̋E�foU�fo]�A�D$ A$A\$H�E�dH+%( uH��`L��[A\A]A^]��tN� @ � �UH��ATI��SH�}���H��`dH�%( H�E�1��p��oE��E�H�}��oM��E�)E�)M��3���u�]�E�foU�fo]�A�D$ A$A\$H�E�dH+%( u H��`L��[A\]���M�ff. � @ � �UH��AUA��ATI��H�}�H��0dH�%( H�E�1����D���:/�foMЉEċE�foE�AL$A�D$ A$H�E�dH+%( u H��0L��A\A]]��YM�f � � �UH��ATI��H�}�H��8dH�%( H�E�1��g��foE�foM�A�D$ A$AL$H�E�dH+%( u L��L�e�����L�f. � f�� �UH��AUI��ATSH��dH�%( H�E�1��x_� � ��9�LÃ�D�`?��A��A��Mc�L����I�E H��tDH��Hc�1��P�L�� �ԓ�I�EH��t+A�E 1�H�U�dH+%( uH��[A\A]]Ã����0L�L���)���� � �UH��AUATA��SH��H��dH�%( H�E�1��^� ��9�L��A���t �� D9�#H�E�dH+%( u]H��[A\A]]�f � D��A� L�CHc�I��A�T$?E���CDH�L��1�A��Mc�I��O , I����{�LcM!,$��bK�f�� �UH��ATH��dH�%( H�E�1�H��t>I���]�A�|$ uFI�|$�(�H�E�dH+%( uML��L�e���x(� � H�E�dH+%( u)L�e��� � ��9�L�I�$1���Hc��*{����J� UH��ATH�� H� $ H�� dH�%( H�E�1�H��P��|-�A��1�E��x��T�x86_t&��T�s390tb1�H�U�dH+%( u^L�e��� f��X�64u����L����E1�H�� H��� L��1�� q�1�L����3������ ��X�xt�1���I�f D UH��AWAVAUATSH�� H� $ H��HH������L��������dH�%( H�E�1�HDž�� HDž�� �c�� L��A��H��H�> 1��gp�1�L��� 3����| H�5I� L�����I��H���� H����H����H��� �^��L��H����V�H���� H����� H���a�H��t � H����H�����L�p����L�������� E1��A��I��D9����C I�6H��萍�A�Ņ�u�H����H�x �� �b��D����� L��H��H� 1��bo�H�5W� L�����I��H���� H����H����H��� �l��L��H����U�H��~sH����� H���`�H��t � H����H�����HL�x����L�������� E1���A��I��D9����C I�7H��蠌�A�Ņ�u�脡�D����L�� H��H�� 1��n�1�L���:1����� H�5f� L���"��H����H��H���� H����H����� �w��H��~uH����� H���_�H��t � H����H����D�`H�@ H����E���� I��E1�� � A��I��E9��� I�6H��贋�A�Ņ�u�H�����T�H�����u6�H�E�dH+%( �� H��H D��[A\A]A^A_]� D A��������� D ����H����H��H��H����D�rH�H����E1�HDž�� D�0HDž�� ���f D H����D��A��H��H����H�H����E1�HDž�� D�`�!���f D 賟�D����� L��H��H�� 1��l��Z���f D 胟�D����� L��H��H� 1��l�� ���f D ����H����H��H��H����D�rH�H����E1�HDž�� D�pHDž�� ���A� L����H����A� ����A� �����E�� �UH��ATSH��dH�%( H�E�1�H���� �I����t!1�f D I�D$�ڃ�H�<��5"�A; $r�A�T$��t 1� @ I�D$�ڃ�H�<�� "�A;\$r�A�D$��t 1� I�D$ �ڃ�H�<���!�A;\$r�H�E�dH+%( u/H��L��[A\]�4� � H�E�dH+%( u H��[A\]��+D�ff. � � �UH��AUATSH��dH�%( H�E؋G��tbH�_ ��L�l�� D �- L���[\�H��u H��L9�tL�#�, L���=\�H��tи H�U�dH+%( uH��[A\A]]�1����C�� �UH��AWAVAUA� ATSH��(H�}�dH�%( H�E�1�H���� H��H��� 8�I�NjC���� �E� H�U��E�A� 1�H�R H�<���7�1�H��I���PS�A��� �?�E���L��E1���0S�A��L���%��9�}ID��L��E��u��Q?�8E�t�L����;�L���;�H�E�dH+%( uAH��(D��[A\A]A^A_]� L���;�H�U��E��E�9B�C���L��A� �n;���gB� � � �UH��AWAVAUATSH��dH�%( H�E�1��w������0e�A���k�H��� D��I��L�$� ���� H��� H��(�g��I��H��� I�G(I�GL�I�G E���� A�����1� ��L���>>��t��L�����A�ą��� ��A9�u�L���:�E��uxH�E�dH+%( �� H��L��[A\A]A^A_]� H�v� H�4�( ��I��H��tkI�W(J�"fHn�fH:"�L�AG�I���f � L���:�L��E1��?��x���H�)Hy H�24 � E1��01��ɛ��T�����@�L��E1���9��f�� �UH��H��dH�%( H�E�H�`�z H��tH�U�dH+%( u;��f. � ��H�4�z H��u�H��Gy H�!/ 1��01��F���w��\@�ff. � �� �UH��ATI��SH��dH�%( H�E�1����t"1� � ��H��I�|�} �A9 $w�H�E�dH+%( uH��L��[A\]�/���?� � �UH��AWAVAUATSH�� H� $ H�� H� $ H�� dH�%( H�E�1�L�����HDžx�� HDž��� �O��H�D. � L��H��1��Vf�H�5K� L�����H��8��H���� H��H������ H��x���\��H���c L��x��� L���W�H��t � L��x��L����3�H��P��H��H���% � ��lj�L��H��H��H��� �H��@��H��� ���� Džd�� H�XH����H��X��f���d��H��P���N�HDž��� HDž��� A�ƉC��`���'��E�� L��X��H��H�� 1�L���$e�H�5� L���ա�I��H���= H�����L�����H��h��L����� D L�� L��L�����H���� L������: L���HV�H��t�H��h��1�L��H�����H�5�, �#���� H�MemTotalH9�����d H�MemFree:H9�����- H�{ �j���H�{ �_���L���K����L��X��� D��`��H��H�� 1�L���d�H�5� L���Ġ�I��H���, H��� L��L���%��H���� L������ L���XU�H���� � H�����H�L��H�� �vJ��d����d��9�L��� ��� D H��x���L,�H��8���@J�H��P���t5�H�E�dH+%( �� H��@��H�Ĩ [A\A]A^A_]� � ����� ����H�����H�C��� f�����:�����H�����H�C�~���f�L�+�6��� � H������+�L���I�H��@���`��HDž@�� �(���HDž@�� HDžP�� � ���HDž@�� �!����;�� �UH��AUI��ATE1�SH��dH�%( H�E�1����t) @ D��A��H��I�| ��I�| ��E9e w�H�E�dH+%( uH��L��[A\A]]��*��;� D � �UH��AWAVAUATSH��8dH�%( H�E�1��A���' Hc���H��H��� �H�E�H��� �E1�H�XE1�L�5a3 � � I�<$H�E� H�E� �g�H�H���� L��L��耒�I��H���� H�u�H�}�H��� ���H��~dH�}�� �R�H��t� L��A��H����G�H�E�H�C�L�����I��H���h���H�E�dH+%( uLH�E�H��8[A\A]A^A_]�L���G�H�E�Mc�I��J�|(�9�H�}��)�H�}��h�H�E� ��9� � UH��AVAUATH�� H� $ H�� H� $ H��(H��� � dH�%( H�E�1�L����I��L���#���� L�����M��L�� H�sP L���`�1�L��1�踵�A�ă��t(H�E�dH+%( uIH��( D��A\A]A^]� � H��By L�� H��' H�81���3��f D A�������8� UH��AWAVAUATSH�� H� $ H��xdH�%( H�E�1�I��L�����C�H��� � L��L�H��x��"���a L���gC�1ɺ L��H�5f ��l�I���b���2 L����� � H�9#z �@H���� L�k�, L���kP�H��x�H��H��HE�I9�t�L)�L���z �H��p�H��H���� � L����=���� L�=�"z L�-�"z M9�t9 � K�t7�>/u�~H��E1�1�1�L��藙��uSA�GM�?M9�u�L���NF�H��p��'�H���=���H�E�dH+%( uH��l�H��x [A\A]A^A_]�f�M�?M9�u��H��p��&�Džl������Džl��������6�ff. � f�� �UH��AVE1�AUATSH��dH�%( H�E�1���t&H�E�dH+%( uhH��D��[A\A]A^]� � I���A�H�xI���,��H��H��t:�@ H�xI�UL���P�H��!z H� r!z H� s!z H� H�CH���*6�A���{����� �UH��AVAUATSH�� H� $ H�� H� $ H��@H� � � dH�%( H�E�1�L����H��L��� ���� L�C L�� A��L�����H��L 1�L���\�E1�L�������H�����H�����Dž��� �1s��H�����HI����H�CH�E�dH+%( u%H��@ D��[A\A]A^]�f. � A��������#5� � �UH��ATH�� H� $ H�� � dH�%( H�E�1�L����H��L��� ��t!�����H�U�dH+%( u2L�e��� � H��`�L���i���x�1�H��`�prgc����4�ff. � � �UH��AUI���0 ATS��H��dH�%( H�E�1���I��H��t&�@, L����I�D$ H��tL��u,A�D$(����H�E�dH+%( u=H��L��[A\A]]�f D L���X���A�D$(���u�I�|$ �T�L��E1��#����3�f�� �UH��ATH��dH�%( H�E�1�H��t)�W,I��� f D �J�9�r���A�L$,9�t ���u�H�E�dH+%( u>L�e��Å�u�A�|$(��x��*�I�|$ ���H�E�dH+%( u L��L�e���"��33� � �UI��H��H��dH�%( H�E�1�H��t&�W,� � ���A�H,9�t �B��J���v�H�E�dH+%( u�L�����2�ff. � � �UH��AVI��AUATSH��H� dH�%( H�E�1�H9�t(I��L��X M��tI�|$ L���Ww��t3H�I9�u�H�E�dH+%( uEH��L��� [A\A]A^]��� L���($�H��t�H�U�dH+%( u H��[A\A]A^]��2�f�� �UH��AUI��ATI��SH��H� dH�%( H�E�1�H9�tf�H��X t&H�I9�u�H�E�dH+%( u(H��[A\A]]� @ L���#�H��X H�L9�u����1�f�� �UH��AWAVAUATI��SH��(dH�%( H�E�H�GH��L�(�|<�L�H�E�M;m u&� f. � I9��� H�0;y � M�g�, L���I�I��H��u�L;e��� H�u�L)�L����I��H���� L��H����/�H��H��tiI�U I9�t[H��:y � � �E�D�p� @ H���I9�t5��D9�u�H��X L���W �H��:y D�0M���W�����tZ1�� �{�L���+ �����H�U�dH+%( �� H��([A\A]A^A_]� @ L���2���H�1:y �0�^���u�I�} I9�t�E1�1�� D H��X H�?A��I9��z���E��t�H��X �Q,� � ����q,9�t̉B��r���v��H�g9y �" � H�=�� H��6�������6����/� � � �UH��AWAVAUATSH�� ��g����OH��X���H��@���H��h���dH�%( H�E�1����� �^�H�E�H���R�I��H���� H���� H��X���H�}�H���_�H��h����C H��� �og �o�oW)E�)U�)�p���)e�荓�H�E�H��H���H��@���H�5� H���L�H��H���3 ���H� �z ���� H� �z H��p���H9��3 H�H�]�H��P���H��p����x �� H��P���H�|�?/u�H����g������I��H���� H�E�E1�H�H9�tb � H���h �I��H��� H��X �0y�L���� �I��X H9�� �� L��L���ɥ�L��L���NZ�H�H9]�u�L����x�H��7y � H��h��� t!H��H���H��h���L��L���0t���� H��X���L��� ^�A�F H��p���H� H��p���H;E�����H�]�H��X���H; �o H�{7y E1�� �G L��L�����L��L���Y�H�H9]��H���H��M���R�I��H�����H�]�A�����H�}��c-�L���[-�H��H�����Z�H�=�z H9�t H�H�GH�BH��] �H�;H9�u�H�E�dH+%( �a H�Ę D��[A\A]A^A_]��7�L�u�I��H�M��H� �z I�ǐ�, L����D�L��H��I��HE�I9��� L)�L�����I��H���� L�#I9�u�4 @ M�$$I9�t'I�|$L����p��u�L����M��toM�e� L����6�H�xH��p����z�I��H��� H��p����@ H�xL��H����H��z I� $L��L�%�z I�D$L� �7�M��u�H��z L�u�H��p���H9����� � �@H� H9�u�1����� D H�H9�t�x/u �x �:���H� H9�u� ��y�H���� �/ �@ f�PH�)z H�H� z H�PH����H�E�H��H��H���舏�����H�d4y � H��@���H�� A�����H�81��%����� H�04y � H�=� A��H��������" H�4y � H�=I� A���H��ӓ����L�u��S���M��L�u�L������?���� *�ff. � �� �UH��AWI��AVL��` AUATSH��L��H��(H�U�dH�%( H�E�1���C�L��� H��� M��u!�Rf D I�T$I�\$HG�H�H��tBI��I�D$I9�u�L���R�H�E�dH+%( uyH��(L��[A\A]A^A_]�H��f � �0 H�u��x�I��H��tZH�}��! �H�u�H��I�E t4H�-� f�M�e L��M�}M��I�E(AEL�+�J���p���� )�L��E1����[���E1��S��� � � �UH��H��dH�%( H�E�H�H��u �% D H�HH��H9�HG�H� H��t H�PH9�u�H�U�dH+%( u���(�f�� �UH��AUL��` ATI��L��SH��H��dH�%( H�E�1����M��$� M��u �' @ I�T$I��H9�LG�M�$$M��t I�D$H9�u�L���Mb�H�E�dH+%( uH��L��[A\A]]���'�ff. � � �UH��AVL��` AUI��L��ATSI��� H��dH�%( H�E�1��A�I��� H��t3f � H���h�H��I��H��芒�L���r�I��� H��u�H�E�dH+%( uH��L��[A\A]A^]�CP��>'�ff. � � �UH��AWAVAUATSH�� H� $ H��hH�� � H����L����L��dH�%( H�E�1�� ��t*H�E�dH+%( �� H��h [A\A]A^A_]� D L����1�1ɺ L��H�5��H�����{P��x�L�-�z H� �z I9�t�H����H����H����H��x� � H����I�uH���������H��x�I�����L� H��� A�9 Dž�� LD�E1�L�����c�L������H����LI���L�8M��u �e D I�WM�wLB�I�H��tTI��I�GL9�u�M�m I9��[���M�m I9�����L�� H�H�GH�BH��E�H�;H9�u����I�� D �0 L��p�� t�H��H����t�H��p��'�L����I�@ H��tDH�0� f�M�`L��M�8H����I�@(A@M��J��M�m I9�������M�����$�L�����.���f D � �UH��H��H�H�OdH�%( H�E�1�H���} H�WH� H�G tFH�G H���� �, H�G � H��t�/ H�G t�G/ ������ f�H���� H�G �����, H��tS�G, �M H�WH���z���H��t6H�WH���� �, H�G �� �G, 1Ҹ����af. � 1�H� tUH� �� H�G ���� H��tH�G �/ ����t@�G/ �:f D �, tz�G, ����H� us�/ t�, �� �������G/ D�H�U�dH+%( � �� � �, H�w t&�G, ����H��t�H�G �/ t��y��� D 1�H� t��w/H���� H�G ���� H��teH�G @��t]�G/ �����n���f�H� �S����\���H��u{�/ �M����G/ ���A��������7��� �����T���f D @��u���������f � 1Ҹ������� @ �G, 1ɸ�������H��t�����f D H�G �x����>"��w/H���f���1�����H���V���H�G ����������@��������G/ ���f. � � �UH��AWAVAUATSH��X L�gdH�%( H�E�1��G(����M��tBL������L������H��� L������M��L��L��L��諘�H������H��t/�@�C(1�H�U�dH+%( ufH��X [A\A]A^A_]�f D � L��H�������i�H������H�Ǹ����: u�M��� L��L����U�H������H��u������� �ff. � f�� �UI����I��H��H��H��dH�%( H�E�1���yv��' �� wzH�H�"hx ��' H� �v+H�UN L��1���6�1�H�U�dH+%( uG�� � M�II�Ⱥ L��H�����1�諙�1��� � H��L���U"�1�뱸������5 � D UH��AWAVA� AUI��ATI��SH��H��(�U�L�?dH�%( H�E�1�M��u�; @ H�H�CH��H��t'I��L��L��A�T$���tXH�E1�H�CH��H��uـ}� tcL��L��A�T$ I��H��tPf�L�8@H�E��tI�D$L��L��M��躑�A�D$H�E�dH+%( uH��(L��[A\A]A^A_]� E1����F �f D � �UH��AWI��AVAUATI��SH��L�7dH�%( H�E�1�M���� H��A� � � H�H�CH��H��t+I��L��L��A�T$����� H�E1�H�CH��H��u�L��L��A�T$ H��H��tqf�L�0@H�E��uOL���ϐ�A�D$1�H�U�dH+%( uFH��[A\A]A^A_]�W H��H��t%f�H� GI�<$ I�|$몐���벸���- �ff. � f�� �UH��AUI��ATI��H��dH�%( H�E�1�H;wt=L��L����A�l$H�E�dH+%( u,I�D$(H��L��L��A\A]]�� � H��� t�I�D$�� � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1��>����i �f � � �UH��H��dH�%( H�E�1�H�E�dH+%( u ɺ ����& �f D � �UH��H��dH�%( H�E�1�H��t�G f�H�E�dH+%( u���� �ff. � �� �UH��AUATSH��H�_dH�%( H�E�1�H��t%I�� @ H��I����r�L��L��H���gt�H��u�H�E�dH+%( u H��[A\A]]��c � � �UH��ATH��dH�%( H�E�1�H��t.I���VJ�H�E�dH+%( u,L��L�e���� �f. � H�E�dH+%( uL�e�����f D � �UH��SH��H�dH�%( H�E�1�H��t �^���u �f���r�r�H��H��u�1�H�E�dH+%( u H�]�H������f. � D � �UH��H��dH�%( H�E�1�� H9ww�H�U�dH+%( u���B�f�� �U�( H��SH��H��dH�%( H�E�1���i�H��t H�XH�@ H�U�dH+%( uH�]������ff. � �� �UH��H��dH�%( H�E�1�H�E�dH+%( u �H���m ��� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u��?��k�ff. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u��r��+�ff. � � �UH��H��dH�%( H�E�1�H��tH�E�dH+%( u ��ۋ� H�E�dH+%( u�1������ �UH��H��dH�%( H�E�1�H��tH�E�dH+%( u ���� H�E�dH+%( u�1����� �UH��H��dH�%( H�E�1�H��tH�E�dH+%( u��� H�E�dH+%( u���2�f�� �UH��AUI���0 ATSH��dH�%( H�E�1���g�I��H���� H���}�H� h���H�����fHn�fH:"�H���I�D$(AD$M��tTH�]��! � L���X��u/H�EЀ8 L�ht-H� L���Ga�H��H�E�� <,tɄ�t�L��E1��:a�H�E�dH+%( uH��L��[A\A]]��H� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u���c�� �f. � �� �UH��SH��H� dH�%( H�E�1�H��tKH��� �:/t H�U�dH+%( u4H�]���f. � H��H�6��;���C������ � 1���� � � �UH��ATSH��L�� dH�%( H�E�1�M��tvA�<$ H��u<A�|$0 uFA�|$` uPH�E�dH+%( ueH��H�� [A\]���f � I�|$���A�|$0 t�I�|$2���A�|$` t�I�|$b����H�E�dH+%( u H��[A\]���� � �UH��AWI��AVAUATSH��H��� dH�%( H�E�H�� H�����H���� H�;L��0���H�5m���L��0���L��M�� Dž8��� ��Q��8������� ��uI� H�5^ L���e�I��M��tL D H�E�dH+%( �� H��� L��[A\A]A^A_]�H�m� � L��H����I��M��u�H�N� H�����H�;L��H�5����L��0���Dž8��� �@Q�H������ L�����I��H���h���H������8 �� �x �N���H�5K� H�=� �y�I��H��� H��@���L���� H���0<�H���� 1�H��(���L��H��L��$���H�5y Dž$����������u�Hc�$�����x�H�����Hߺ � ��u�L���"�H��(���H��0���H)�H���/�I��H�������H�����L�`L����Dž�x%H��L���� �����t�� ���H9�� � �L��� �H������ f��4��� @ � H�5d L���t�I��H������H��� � L��H��H������J�I��H���;���L��H���8������L���{����� D �� H�=�[x �.�I�� I��H�������H������*��� � I��I��H������m+�I��H���i���L��H����1�L��L���Y ��L��� @ L���!��;����� �L����H������ f���0�H�� y � � H�=u H��|���ff. � � �UH�5x� H��AUA� ATH��L��� dH�%( H�E�1�L���W��tH�5� L���W��u H�E�dH+%( u&H��D��A\A]]�f�H�5� L���aW��A�����t� @ � �UH��AVA��AUA��� ATH��dH�%( H�E�1����I��H��t4�( D��D�����H��tLI�D$� D��D�����H��t(I�D$H�E�dH+%( u+H��L��A\A]A^]� D I�|$���L��E1�������� @ � �UH��ATH��dH�%( H�E�1�H��t6I��H����I�|$���H�E�dH+%( u&L��L�e���,� @ H�E�dH+%( uL�e����N�ff. � � �UH��SH��H��H�dH�%( H�E�1����H�E�dH+%( uH�{H�]�������f D � �UH��H��dH�%( H�E�1�H�E�dH+%( u H��� ��m��� @ � �UH��AUATSH��H��dH�%( H�E�1���e�H��� I���)2�L��A���h�D���� �H��� H������H�U�dH+%( u H��[A\A]]��5� D � �UH��SH��H��H��� dH�%( H�E�1���Hǃ� H�E�dH+%( uH�]������� �UH��H��dH�%( H�E�1��H�U�dH+%( u����ff. � f�� �UH��H��dH�%( H�E�H�H9��H�U�dH+%( u���h� � � �UH��H���� �XdH�%( H�E�1��H��x`f��H*��gf(��\�f(��^��X��\��O�Y��XG�GH9wsH�wH9w vH�w H�E�dH+%( u"��f�H��H��f�H���H ��H*��X����ff. � f�� �UH��H���GdH�%( H�E�1�H�E�dH+%( u���j�f. � � �Uf��H��H�����o dH�%( H�E�1�f/�v H�E�dH+%( u9�f(��f. � f(��\ �� �G�^��^�f.�wf(��Q���� �H�E�dH+%( u���="�ff. � f�� �Uf��H��H��dH�%( H�E�1�f.�zf��uH�E�dH+%( u�f(���Y� f(��^����i �f � � �UH��AWAVAUATSH��H� dH�%( H�E�1�H9�t:I��A��Lc� L��� M��tE�o(�0 L���{T�I�G0H��t(H�I9�u�1�H�U�dH+%( uH��[A\A]A^A_]ø�������� �ff. � � �UH��AUI��ATSH��H� dH�%( H�E�1�H9�tX D L��� M��tI�|$0����I�|$8����H��� ����H���:�H��� �� �Hǃ� H�I9�u�H�E�dH+%( u H��[A\A]]�� �ff. � � �UH��AWAVA��AUI��ATE1�SH��(dH�%( H�E�1�H��tH�� H��tD� I�] I9�� Ic�H�E��|f � D�`(H�}��0 �S�I�G0H��H���� fo v� I�G f��AA_IcG(1�H�@H��� �H����Q���� E��uYH�I9��� �@ ���I��H���� H��� E���g���fo �� H�x0f�H�@ HH��t�뀐H���8`�H��� c�H��� A���,�D������H��tJH��� H�I9��r���1�H�U�dH+%( u5H��([A\A]A^A_]�Hǃ� L���<�� @ L���Z�������d � @ � �UH��ATI��SH��H� dH�%( H�E�1�H9�tU � H��� fo � f�H�x0H�@ HH��tHc@(1�H�@H��� �H���*a�H�I9�u�H�E�dH+%( u H��[A\]��� � D � �UH��ATI��SH��H� dH�%( H�E�1�H9�t2 � H��� H�x0H��t8Hc@(1�H�@H��� �H�I9�u�H�E�dH+%( uH��[A\]� D H�I9�u����9 �f � � �UH��ATI��SH��H� dH�%( H�E�1�H9�t � H��� H��t,�e�H�L9�u�H�E�dH+%( uH��[A\]� � H�I9�u�����f � � �UH��AWAVAUATSH��L�?dH�%( H�E�1�L9��� I�� D I��� � *���� Hc�E1�f D E1� D L���]�H���`�D9��� I��� H�@L9hv~L;p sxH�HH�I��I��H�T(H�4I��� H�@L9h���I�ML;p ���H�PL�(�oI��H�L�I��@(�oNH�P(H8H�F H�B �^���f D 1�� @ I��I9��;���M�?M9�����H�E�dH+%( uH��[A\A]A^A_]��d� @ � �UH��AVAUATSH��dH�%( H�E�1��?ucL�.H��L9�tXI� ��f��H,�M�m H�L9�t9M��� L�����f/0? I�F0r��\"? M�m �H,�H�L1 L9�u�H�E�dH+%( u H��[A\A]A^]��� D � �UH��AWI��AVAUI��ATSH�� dH�%( H�E�H��� ��u H��H����� I��� �(�L�����[�H���^��d������] Hc�L��X���M��H��P���HDžx��� ��x�����d����E���� H��x���L��X���E1�H�@H��H��h���Hc�d���H��p���� D H�E�H�x0 �� I��� D��L�}����L��L����A�� H�E�D�@(E���� � 1�H�]�L�e�H��M��I��I�� L��L���(��� H��A�� L�e�H�IH�M�H�]�H��HA0�@(��u2I��� �:�t&A�} �� H�{ tH�{ �� f � �x, uH�@ f��@, � I��L;�p����� I��� E��H�XL9c�? H��x���H9C �. H�CH��H�I��H�D(H�I��� L��H�E�I��� H�E��Y�D��H��H�E���A��u �E��� H�}���R���� H�}� D�E�� H�{ �� H�{ �� D��D�E��/l�E����� �}�������E��� � �R�I��H���p �U�HcE�L��L�]�H�}�H�� H �I�1��?�L�]����� H�}�E1�E1�1ɺ L���3Y��� A��t �� A�u1�H���+��A�} �����H�H��u A�}( �m���H�M�H��h���I��HA0H�KHHHfHn@(fH:"� H�SHPL;�p����8���H��x���H��x���H9�P�������L��X���M��A�} �� 1�H�U�dH+%( �y H�e�[A\A]A^A_]�f�L��H� vjz �a��A��t �����U�H��D��L����M����� D 1������x, ������o�of� H�SHP�j���f. � H�E�H��I��$9X(�����L�e��B���f�1�H�5w�H�=0�D�E��x�H�E�H= ��� I��� D�E���� � H��H���H�_0H�3�Mq�H��y ������L�sL��L�cH��Y��H��I�}0M��AVH��H�B� I�ؾ 1���XZ��� @ H���P,�����H��y H��� 1��01��2\������t����C� � �UH��AWAVAUATSH��(H�}�dH�%( H�E�1������ L�6I���f D H�E��x �� M�6M9��� A��� u�A��y t�I��� M�>L9�u�� f D M�?L9�t�L���X��L��I���M��L��H���rE��u��A�H fA.�H z�u�I��X I9�X u�I��P I��P �5E��u�A�~A�G� I�VH���� � ���o���I���8��_���I�� I�� ��D���D���I��� I��� H�A0H��tu�I(;J(�� ��~9��H�R0H� IH��H�t0��o �o H��0f� H�J�HHH��0H9�u�AƇ� ����H����1҃��V���8�������Y���H�z0 �����AƇ� ��� � H�E�dH+%( uzH��([A\A]A^A_]�f�1Ƀ�����I������ � L���������I��� M�>L9��=���I�����H�y H��� 1��01��Y��+������f�� �UH��AWAVAUATSH�� H����dH�%( H�E�1������ L�6L9��� H�E�L��@���H�����f. � A��v �� I��� I��� 1�H����v�HDž���� Dž��� A��H��p���H�����I��� �DV�9�����8 H���H������H�@0�|- �� D��1�L��E1�� ��`���1�1��o�@���I��� �E�I��� )�p����o�P���H��0���)}��� �f�HDž��� )� ���A��� H��0���1�D��L��H�@0H��8���� ��o�@����o�P�����`���H�����H�����)M��E�)U�� ��t+L��8���M�I�L$H�����Ao$fԅ ���)� ���I��� ��I��0��� �A��I��� �U�9��R���I��� 1�E1�E1��� ��� � H��0���1�L��H�X0�C ��o�@����o�P�����`���H�����H�����)]��E�)e�� ��t H�����L�fo� ����C-H�C3I��� A��I��0D���W ��I��� ��8����CT��8���A9��\�������������I��� ��� �H������0A�����f � M�6L9����P���H�E�dH+%( uH�� [A\A]A^A_]���f. � � �UH��AVAUATI��SH�� �oFH�^(dH�%( H�E�1�H�vH�� )E��n)�H���� E�t$H��I���uP�H��D���*������ I��� IcL$H�H�RH;BsQH;J sKH�JfoM�H�H�D(H�1�H�Z Aƅ� H�U�dH+%( �� H�� [A\A]A^]� @ L���P��A�L$E�D$1�I��H��y H��� �01��ZU����H��y H�U� 1��01��:U����L�����A�L$H� � 1�I��H�[y �01�� U����T������ff. � � �UH�d� H��AUATI�� SH��H��H�OD�OdH�%( H�E�1�D�GL������H�KL�K(L��L�C Lc� 1�H�2� ���H�L�H�U�dH+%( u H��[A\A]]���� �UH��L�L� H��� H��H��H�HdH�%( H�U�1�H�xH�"� H�$� LE�1��1��H�U�dH+%( u�H�����f � � �UI���. H��AUATH��`���I��L��SH�� dH�%( H�E�1��H�H��`����Y � L��1�H��1 ����`���� L��Hc�H��� 1������h���� L��Lc�H��� 1��t��Iݾ L�狍����Hc�H�~� 1�L��O��H�H�H�U�dH+%( uH�Ĉ [A\A]]��(�� � � �UH��AVI��AUA��ATI��SH��H��dH�%( H�E�1�� g� ��� � HN�I�D$01��{ uI��$8 I9�$8 ��I�D$ � A�D$8�� Ѐ{ A�D$8t I�D$( �{ tA�D$8��σ� A�D$8�{ tA�D$8��σ�A�D$8A�F,M;�$� �| ��t8A�~/ t8H�E�dH+%( �� I��$� H��L��[A\A]A^]�"J�f�I�~ t�L���QL�H��H�E�dH+%( ukH��D��L��[A\A]A^]�x@� � A�L$8I�~ �s���I�> �i���I�~ �^������Z���I�~ u�A�F4���N���A�L$9�C������f. � D � �UH��AWfI~�AVAUI��ATSH��H��H�=y�x L�adH�%( H�E�1�L�1����f��f.�z$u"H�E�dH+%( u`f(�L�?� 1��6 @ H�E�dH+%( u>�Y�H fIn�L�� H� � �^�f(�H��L��L��L��[1�A\A]A^A_]����ff. � UH��AWAVAUI��ATSH��HH�}�L�g8H�u�dH�%( H�E�1�H�G@I�<$H�E�H���� Hc�L�<@I��L�}�E1�� D ���� �9 ���� � (X H�=I�x �M�A� ����M�K�<��Y��E��'�H������H��H���> �E�L��D��I���:��K�<��sH���Z ��h N�� D��D�����^���H�M�H��� E1�H��t8L��� M��t,L��x M��x M9�tH�U�L�Z8O� M;�x �S H�U�HP0�� ��� �� H�H���� f��H*�E��� ����E�� ��K�<��E�A������ � ��uH�l�x � �U H�x(�������= H��x H�� 1��01��N��T*� @ ��U E1����� �U H�=�x �s��� @ H�ƃ�f�H��H ��H*��X��G���f. � A��H�E�H��t)H��� � H��L��H�������� H�; u�H�E�dH+%( �� H��HD��[A\A]A^A_]�f D L��� M�M9������M;�x tM� M9�u�E1���� @ M;�� u�I��� A� �b��� D A���}���E1��C���A���j����@��H��� 1�H��H���x �01��TM��)��j��f. � UH��SH��H��dH�%( H�E�G��u'H�v1�H�U�dH+%( �9 H�]��� D ���L �[$��� H�{ �¸ ��u��C���# �2$���� H�{�¸ ��u��C���� � $���� H�{�¸ ���f����C���� ��#���� H�{�¸ ���9����C���� �#���� H�{�¸ ��� ����C��uw�#���~ H�{�¸ ������C��uN�]#���e H�{�¸ ��������C��u%�4#���L H�{�¸ ��������C��������#��� �) H�{ �h����{�\�����"��� H�{�¸ ���<����{�0����"���� H�{�¸ �������{�����"���� H�{�¸ ������{�����["���� H�{�¸ ��������{������/"��� �� H�{ ������{������"���� H�{ �¸ ���_����{�S�����!���g H�{ �¸ ���0����{�$����!���G H�{ �¸ �������{������x!���' H�{ �¸ ���������� �K������� �{������ @ �{���+��� @ �{���H��� @ �{���e��� @ �{���~��� @ �{����� @ �{����� @ �S�������:����{����� @ �{������ @ �{��� ����{���=����{ �g������{ ���u����{ ������{ ������{ ���������� D UH��AWA��AVAUATSH��H��� dH�%( H�E�1��G8H�A��A��A��E�D����DE�D����@DE�D����G:DE�D�����DH�H9��� I��Lc�A��u �5 D H;�� t!H�H9��� I9�t�I��� ��� ��S8�������ƃ���EƉƃ���@EƉƃ��C:EƉƃ���H�A9�u�H��X I9�X u�H���o���D9�uH��x I9�x �� I��� H�H9��h��� f�H�E�dH+%( �L H��[A\A]A^A_]�f. � H;�� u?�S8�������ƃ���EƉƃ���@EƉƃ��C:EƉƃ���H�D9�t`H�H9�t�I9�t�I��� ��� ��f � H��� K�dH��HB0H� H��xcf��H*��Y�H �3��� � H��X I9�X u�H���P�����ubH��� K�dH��HB0H� H��x)f��H*����H��f�H��H ��H*��X��H��f�H��H ��H*��X����I��� �����8�� � � �UH��ATI��H��S�ֺ H��H�� �E�dH�%( H�E�1������M�f�Һ f.���E�tlf.���E�t^�^�H�{� �Y S� f/ �M f(�vuH�E�dH+%( �� H�CH�3H�� L��[L� � H� � A\]�� � H�E�dH+%( u]H�CH�3H�� L��[f(�A\1�L��� 1�]��f D f/ �L H�U{ �v���f/ �K H��� H�$ HF��W������ff. � @ � �UH��AWI��AVA�ֺ AUD��ATI��L��SH��H��8�E�L�)dH�%( H�E�H�AH�E������ D��L���E����� D��L���E�����]��M�f���_�f.��]��� �� f(�L��� 1�1�H�E�L��L����e�f�Һ f.���E��� �m�f.���E�tsL��L��SH�E�dH+%( uy�E�H�E��^E�H��8[L��L��1�A\L�l� H� ${ A]A^A_]�� � �E�L�:� H� { �^��P��� @ H�E�dH+%( uH��8[A\A]A^A_]��m��ff. � f�� �UH��ATI��H��S�ֺ H��H�� �E�dH�%( H�E�1��H����M�f�Һ f.���E�t<f.���E�t.H�E�dH+%( uQ�^�H�CL��- H� � f(��# H�E�dH+%( u#H�Cf(�L�n- 1�H�3H�� L��1�[A\]�����f � � �UH��ATI��H��S�ֺ H��H�� �E�dH�%( H�E�1��x����M�f�Һ f.���E�tlf.���E�t^�^�H�۠ �Y �� f/ #J f(�vuH�E�dH+%( �� H�CH�3H�� L��[L��� H� k� A\]�� � H�E�dH+%( u]H�CH�3H�� L��[f(�A\1�L�`� 1�]��f D f/ �H H��w �v���f/ H H�� H�a HF��W����_��ff. � @ � �UH��ATI��H��S�ֺ H��H�� �E�dH�%( H�E�1��8����M�f�Һ f.���E�tlf.���E�t^�^�H��� �Y s� f/ �H f(�vuH�E�dH+%( �� H�CH�3H�� L��[L�|� H� +� A\]�� � H�E�dH+%( u]H�CH�3H�� L��[f(�A\1�L�;� 1�]��f D f/ �G H�uv �v���f/ �G H�՞ H�! HF��W���� ��ff. � @ � �UH��ATI��H��S�ֺ H��H�� �E�dH�%( H�E�1�����M�f�Һ f.���E�tlf.���E�t^�^�H�[� �Y 3� f/ �G f(�vuH�E�dH+%( �� H�CH�3H�� L��[L�Q� H� �� A\]�� � H�E�dH+%( u]H�CH�3H�� L��[f(�A\1�L�� 1�]��f D f/ `F H�5u �v���f/ �E H��� H�� HF��W�������ff. � @ � �UH��ATI��H��S�ֺ H��H�� �E�dH�%( H�E�1�����M�f�Һ f.���E�tlf.���E�t^�^�H�� �Y � f/ cF f(�vuH�E�dH+%( �� H�CH�3H�� L��[L�*� H� �� A\]�� � H�E�dH+%( u]H�CH�3H�� L��[f(�A\1�L��� 1�]��f D f/ E H��s �v���f/ [D H�U� H�� HF��W������ff. � @ � �UH��ATI��H��S�ֺ H��H�� �E�dH�%( H�E�1��x��M�f�Һ f.���E�tlf.���E�t^�^�H�ۛ �Y �� f/ #E f(�vuH�E�dH+%( �� H�CH�3H�� L��[L�� H� k� A\]�� � H�E�dH+%( u]H�CH�3H�� L��[f(�A\1�L��� 1�]��f D f/ �C H��r �v���f/ C H�� H�a HF��W����_��ff. � @ � �UH��ATI��H��S�ֺ H��H�� �E�dH�%( H�E�1��8��M�f�Һ f.���E�tlf.���E�t^�^�H��� �Y s� f/ �C f(�vuH�E�dH+%( �� H�CH�3H�� L��[L��� H� +� A\]�� � H�E�dH+%( u]H�CH�3H�� L��[f(�A\1�L��� 1�]��f D f/ hC H�uq �v���f/ KC H�ՙ H�! HF��W���� ��ff. � @ � �UH��ATI��H��S�ֺ H��H�� �E�dH�%( H�E�1����M�f�Һ f.���E�tlf.���E�t^�^�H�[� �Y 3� f/ �B f(�vuH�E�dH+%( �� H�CH�3H�� L��[L��� H� �� A\]�� � H�E�dH+%( u]H�CH�3H�� L��[f(�A\1�L�q� 1�]��f D f/ `A H�5p �v���f/ �@ H��� H�� HF��W�������ff. � @ � �UH��ATI��H��S�ֺ H��H�� �E�dH�%( H�E�1����M�f�Һ f.���E�tlf.���E�t^�^�H�� �Y �~ f/ cA f(�vuH�E�dH+%( �� H�CH�3H�� L��[L��� H� �� A\]�� � H�E�dH+%( u]H�CH�3H�� L��[f(�A\1�L�A� 1�]��f D f/ @ H��n �v���f/ [? H�U� H�� HF��W������ff. � @ � �Uf�H��H��dH�%( H�E�H���x H�@ @H���x @@ @0@@H�E�dH+%( u���-��ff. � f�� �UH��AUA��ATSH��H��dH�%( H�E�1�H�E� �ME�� ? H��t81�D��H��H��I���-���xH�SH�}�L��� 1��u-L�������E�H�E�dH+%( uH��[A\A]]�f D H�E� ���y��f � � �UH��AWM��AVM��AUATI��SH��� �� ���H�}1�H��0���H��(���dH�%( H�E�I�H�������)?�H���H���� M���� H���H��(H�� ���L9��� HDž ��� M��ƅ ��� �Ef D H���w H��@���f�I��1�H��H���1�L���L�����M�6L;� ����I A�|$ uIH����X ��t:H�� ���I�v0H��HD�H��H�� ����1 ���� �� ��� � @ H��(�����P���~H������L��A�UI�EI�^H��H���I�FH��8���I�F H�����I�F(H�����I�F8H��P���A�FH��X���I�E H��@����#C�I��H��� ���I�|$ H��t 舻�I�G��X����� ���L��L��H��0���A�GA�D$(A�G���������H��P���H�L��M��t A�} �����H� @ ��� � H��8���H��`���L��L��P����s.��u�H�����L��P���H��ttH��p���L���M.�L��P�����uZ��p���f.�zLf(�fT H? L��� f. �; w/f.�z)f/ �; s f.'? z L�^� t L�U� D H�����H��t H���� ��`���H���z I��H� � H��@���H��H���L��L������ D H��0���H�� �v��� D �;��H�=�Az A��H��t\H�� ����� ��uLA��~%H��0���H�=�Az L�� L���� ���� H������1�L��A�U�� ������f D A���� L�]�H�� ���H�] 1�L�߾@ L��X����~��L��X���H������L��L��A�UH�� ����� ���H�Az H��0���H�� H��@z ���� � 1�H�U�dH+%( �� H��� [A\A]A^A_]�f � H��0���L�� L�]�H�� ���M��1�L��H�a� �@ L��X������L��X����D��� H��h���H��x���L��P����N��L��P�����x��`����Y�h�����`���H��8����? L��P�������H��x���L��P���H���� L�]�D��X���I��1�L��H��� �@ L��X����!��L��X���L��P�����`���M��H� �� ��� @ L�p(��� � A�} H� � �t���H��0���H�� �a���L�]�I��H�P� 1�L�߾@ L��P���L��X�����L��P���L��X����r��� D L���J������ � �UH��AWA��AVI��AUM��ATI��SH��H��HdH�%( H�E�H�A� �E� H�E�H�H�E�tsH���{��H��H�M�D��I��AUE1�L��L�����M�XZ��uH�u�H�E�f�E1�1�1�L���H�E�dH+%( � H�e�[A\A]A^A_]�f. � H���E��S�H� x �M���H��H��t H��f(�D��L��L����Z��� D � D��L���M���f.�: �M�f(�zu�E� � ���f. � �Y �u 1�H�}��E� H�E�/secf�u�f(��^��U��D�M�H�}�A�� t/� � 1�H�}�L��� � �E��0N��E�H�}�I��H�u�H�E�1�H� � L��������� @ � �UI��H��H��dH�%( H�E�1���� ��tH����H�����tH�U�dH+%( u ��f D H��1�L���c7�H�������F��f D � �UH��H��dH�%( H�E�1��FH�E�dH+%( u��� ��ff. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u������ff. � @ � �UH�Y� H��AUATM��SH��H��L�.� dH�%( H�E�1�� L���~��1�L�� H�*� L���e��{ t H�E�dH+%( u6H��[A\A]]� D H�E�dH+%( uH��L��} [A\A]]�z���� D � �UH��AVAUATSH��H��PL�.dH�%( H�E�1�M���� H���� L�u�� �@ M��L��I�ȸ �@ � L�L�����I��� �PЀ� v<.�� L�� � �PH���JЀ� v�.t�� L����H��H�KXM��PH�{f � L��I��1��C��XZH�E�dH+%( uZH�e�[A\A]A^]� D H�KXH�E�dH+%( u5H�e�L��I�Ⱦ [H��O A\1�A]A^]���� � L���e������� UH��ATA��SH��H��dH�%( H�E�1��I�{ t%E���� H�E�dH+%( �� H��[A\]À{ tBE��t�H�E�dH+%( �� H�KXH�{0H��H�5� [� A\� ]�<�� @ f.h6 � ��E�t�A���{���H�E�dH+%( uAH�{0H��� � H�E�dH+%( u"H�{0H��� H��� � [A\]��������f�� �UH��SH��dH�%( H�E�1�H��t_H��H�0I��1�H�2� � � �}��H�U�dH+%( u[H�{0H�]��1 L�N �)�H��� � 1��D�� @ H�E�dH+%( u H�H�]��1 � �H�=П �9����ff. � � �UH��AVI��AUATM��SH��H�� L�nHdH�%( H�E�1�� tHI��� H��� H��� I9�� t*H�E�dH+%( � H�e�[A\A]A^]�f. � H�CPI9�X u�M��t�H�5�: L�����H��u�H�5�� L�����H��u�� H�59� L�������t^A�~ �y���A�~ H�;t)M�FXL��H��L 1�� ����P���f. � A�NDM��H�aa 1�� �����'����L��L������q��H��� L��ATI��L��O 1�� � M����G�XZ�`������f � Uf�H��AUI��ATI��S��H�d���H�� L�G0dH�%( H�E�1�H�E�E�� �h���H��P���H�)���E�E�E�E�fHn�fH:"�L�E�ƅp����X���ua� �� �O8���� A�|$ �X A�$H�=x H� ��;@��t5�I�t$0@��,�y � ��{H��@��u� � A�|$ � I��$` I�] t H��X H�E��H9�� t � H�I9�t8A�|$ uA�$��u�H��P���1�f�H��M��$ L��H�]������f�A�|$ �� H�E�dH+%( �� H�Ę [A\A]]� L�ƿ �C���C���A�$H�� � �H���x ���u I��$` t��I�|$01�L�� H�D� � ���A�|$ ����� � L���8?���� I�t$0� ���H���H�OXH�W� � 1�L���B���Y��� D I�|$XH������;@���^��������� @ UH��H��AWAVAUI��ATA��SH��� �M0�oE�oM � �����L�w0����D��$����� ����(�����0���D�� ���dH�%( H�U�1Ҁ ��4����� ���D��,�����(���D������� � t#L�WX�� �� ��H� � Hc<�H�>�� D�W�� w{H�=� ��Hc�H�>�� VL��@���A��APL�� �� � L��1��� �SD�AXAYH��Hc�A� M��ATH�� � L��� �H�� 1�����XZH�E�dH+%( �� H�e�[A\A]A^A_]�f � ��� w�L� Ic�L�>��f D H�E�dH+%( �� L�UE��M��D��H�� H�e�L��� 1�[A\A]A^A_]�<�� @ A��v u E���� ��������L���H�E�dH+%( �? D������ H�� H�e�L��� 1�[A\A]A^A_]���� @ �� ���H��� L��@����� L��P1�AQA�ɹ� APL�c� ��B�H�� ���f D RL��@���A��APL�/� �S��� � I��� D�����I��� D��������I��H�E�dH+%( �m �]H�e�L��A� [� A\� A]H�� A^1�A_]� ��L��@���A��L�Ѽ �� � L��1��� �&B������H��L��@���A��APL��� ��� @ L��@���E��L��� � D A��v t �x � D�����E�������H�E�dH+%( �� �����H�e�L��M��[H�� A\� A]1�A^A_]�4�� @ H�E�dH+%( �X L�UE��M��H��� ��� � H�E�dH+%( �( D�eL��M�Ѿ L�UH�e�H�T� 1�[A\A]A^A_]���f D H�E�dH+%( �� L�U A��H�� D�eL�UH�e�L��� 1�[A\A]A^A_]�r��f�H�E�dH+%( �� �� ���D�e L��� L�U(H��� �E1�L�UH�e�[A\A]A^A_]�$�� @ H�E�dH+%( �H A��L�U H�G� D�eL�U�c���f�I��� D��L�����蚭�I��� D�����I��L�����H��H�E�dH+%( �� H�e�A��L��M��[H�J� A\� A]1�A^A_]��f�H�E�dH+%( �� E��D��H�X� �j��� A��v u @���b ��������l���H�E�dH+%( �_ �����H�e�L��1�[H�1� A\� A]A^A_]��f. � H�E�dH+%( � E��H��� ����f D H�E�dH+%( �� E��H�C� H�e�L��� 1�[A\A]A^A_]��f D H�E�dH+%( �� D�eA��H�Ǖ H�e�L��� 1�[A\A]A^A_]�J��f. � H�E�dH+%( �h �� ���D�eL��H�A� � �EH�e�1�[A\A]A^A_]�� @ H�E�dH+%( � A��D�eH�ǔ �k���f�I��� D��聫�I��� D�����0��H��H�E�dH+%( �� H�e�A��L��� [H��� A\1�A]A^A_]�s��H�E�dH+%( �� L�UH�e�A��L��[H�� A\� A]1�A^A_]�5��RH��@���A�ɺ APH��L� � 1��� �� �X=�^I��_� � L��1�H�D\ �������H�E�dH+%( uA��H� �������� �U� H��ATI��H�=÷ SH��H��H�� dH�%( H�E�1��-�H�{H��tH�3�B���oC �C@H��0L���oK0�S H�sH�D$ $L$�5���H��0H�E�dH+%( u H�e�[A\]��$�� @ UH��H��H��H��dH�%( H�U�1Ҁx t ��� H�E�dH+%( �� �Àx tr��t�L�P0H�HX�^c H9�t#H��1�H��H��H��H��� f��H*�H�E�dH+%( �y �I��I�ɾ H��� L� �k�� H9��j������a���H�U�dH+%( �1 H��� f��H*��Y�b H���� f���H*��^�H�x0� H�.� ɸ �� � L�@0�|b H9�t H��1�H��H��H��H��xYf��H*�H�E�dH+%( �� �H��H�ʒ � L�Ǹ 鐼�H��f�H��H ��H*��X�����f�H��f�H��H ��H*��X�� D H����f��H��H ��H*��X�����f�H���f�H��H ��H*��X����� ��ff. � f�� �UH��AUI��� ATSH��H��H�6dH�%( H�E�1��-�H�{H��tH�3���C@�oC H��0L���oK0�S H�sH�D$ $L$��CH��0��~E1�I�}XH�3A���@��D9c�H�E�dH+%( u H�e�[A\A]]��K��ff. � � �UH��AVAUI��ATSH��H��dH�%( H�E؋FH���� I��E1�~ @ I�}XH�3A�����D9c�I�u0L�����H�3� �1�H�{H��tH�3���C@�oC H��0L���oK0�S H�sH�D$ $L$��CH��0��~ E1� D I�}XH�3A���@��D;c|�H�E�dH+%( u8H�e�[A\A]A^]�f D E1�~�I�}XH�3A��� ��C��A9�|��� ��ff. � � �UH��AWAVAUATSH��(�E�L�>dH�%( H�E�1��F�F M���C I��H���7 I��M�Ą�u}H�� � L��1�觹��E�L���M���� L��L��� �T��H�E�dH+%( �- �% M��H��� )�H�e�L��� 1�[A\A]A^A_]�A��H�}�H�� L����H�{L�M�H��t H�3����L�M��oK H��0�S L��H�sHL�M� $�oS0T$�C@�D$ ���L�M�H��0A���tsH� �1 � H�=w� �J'���� D � L��� 螸������ � H�E�dH+%( u?L�n� �& H�ɲ � ���f � H� � � H�=� ��&��o����=��ff. � f�� �UH��AWAVAUATSH��h ��x���dH�%( H�E�1�M��t I��H��L��I��H�5h( M���A��H��t,H�E�dH+%( �& H�e�[A\A]A^A_]�f. � H�5� L�����H��u�� H�5�� L��L�+�5����� M��H�g� ��x���L������LD�@ � L���@ � M���5�L���y��H��� �PЀ� H��v<.u @ �rH���~�@�� v�@��.t�� M�D$X� L��H��9 1�����C ����f�H�{H臩�H��� H������AWI��L��< 1�� � �4�XZ�&���螻�ff. � � �UH��AWAVAUATSH��8 ������dH�%( H�E�1�M��t#I��H��L��I��H�5�& I��M�����H��t)H�E�dH+%( �A H�e�[A\A]A^A_]� � H�5@� L���a��H��u�H�� L��E�vDH�5� H������芳���� L������D��PH9�DB�M��txL������M��E�tH��� LD�L������������L��L��L�Ǿ � L�������Ϣ�D�� 1�L������H������H��L �K���C � ���f�L�--� M��MD��H�{H�ק�H��H������� AWI��L��: 1�� � H�������C3�XL������Z�������� �UH��AWAVAUATSH��h ��x���L�&dH�%( H�E�1�M��t H��L��H�5% I��M������H��t,H�E�dH+%( �\ H�e�[A\A]A^A_]�f. � H�5�� L�����H��u�� H�5?� L�������� M��H�� ��x���L������LD� �@ L���@ � M���D2�L���,��I��� �PЀ� L��v <.u � �JH���q�@�� v�.t�� A�} � ���A�9 �����{ M�� L��H��� H� y� HD�H��� 1��s���C ����f. � H�{HL������� ��H��� L��AUI��L�'9 1�� � M���t1�XZ������ � UH��AVI��AUI��ATA��SH��H��0dH�%( H�E�1�� �L I�}H��t H�s0蚼�M�6H�� Ic�H��H��H��0H��I��� �P$�oH�o@H�IH��HF0�U�L��D�@(�T$ $D��D$)M�)E��W�I�EPH��0H���� H�O�x ���tQ�{ L�@ H�{0�� �{ tiH�E�dH+%( � H�KXH�e�H��4 1�[� A\A]A^]�� H��` u�H�E�dH+%( �� H�e�[A\A]A^]�f D H�E�dH+%( �� H�e� � 1�[H��� A\A]A^]鑱�H�w0�{ ������ D H�q�x I��X � ��tTH�������{ H�{0L�@� ����H�E�dH+%( u6H�e�L��H�q� 1�[� A\A]A^]��� D H��` u�������ff. � �� �UH��ATSH��dH�%( H�E�1�H��tyI��H�0H��H�Ѿ H�� 诰�H� � H�=�� � �& �H�{H��tH�3�U���oC H��0�S L��H�sH$�oK0L$�C@�D$ �H�H��0H�E�dH+%( u H�e�[A\]��7�� � UH��AWI��AVI��AUATSH�� H��`���H�^HH��h���D��\�����H�����P���dH�%( H�E�1�� �G�x ��H��L�-��H�����L�%��LE�H���LE�H��X � ��A�VH���� H���� H��� fIn�L�.�fI:"��:��� L�E�L�u��E� E����� ��� A� �� ��� �� �Aov A�V L��E1�I�� �Ao~0I�vHH��0H��H���A�F@L��p���4$�D$ |$���H��0H�E�A�LDžp��� H��@���t& D H��� �����P���� L�����H��h���H��`���� L���\�H��M��L��H�����\���H��L��L��@����4��I��XZM���� A� I�Džp��� �� H�=C� � � � �I�~H��tI�6���AoV �Ao^0H��0A�V I�vH$\$A�F@L���D$ ���H��0A�L�����+���f�L�y���! ��� �� L�m�L�e�L�E�L�u��E� D��� E��� �AoN A�F@H��L���AoF0A�V H��0�D$ $D$�E�)�p���)E��1�H��0A� �b ��H A� M�O0��� f(�f: � �r ��L�q� H�x� LD�A� �[ f.�z H��� tH�q� E��� ��H���L�Ϲ � � L��@���覬�L��@���L��P M��t(A�O@L��H��I 1�� L��@����r��L��@���H��L��@���� �� � H��@���I��H��� 1��:��H�3�x H��X � ��u I��` tAL� � H��tL�@ A� I�0� A� �� I�OXH�v. � 1��۫�A�Lt!H��� �����P���� L������H��h���H��`���� L���x�E��� A� �Q��� @ ��\���H�M�H��L����H���M�� �̽�A� u=A�Lt H��� �2����P���1�L���`��H��h���H��`���1�L����H�E�dH+%( �� H�e�[A\A]A^A_]�f D H��� L��@���H��8������L��@������� H��8���H�H9�u� f�H� H9��� ��� t�A�L�m�L�e�L�E�L�u��E� @�����f�L�b� 1�1�L��L��A��� ��� @ � tbL�[���L�%��L�-}������ H��h��� �v���H��`��� �h���H��� fIn�fI:"��:�������G��� � L�)��L�%���L�-����t�L�-@�H��h��� t6H��`��� t,H����fIn�fH:"�H��� �:��;���f � H�E�dH+%( �v H�e�L�f� L��1�[L��A\L��f�A]L��A^A_]�� @ L�-i��t��� @ � H����I�~H��tI�6����Aof �Aon0H��0A�V I�vH$$l$���� @ ��� A�GP A��H���H��� H�H9��5����K�f D 9��� H� H9������P��t�u߉��� f.�M�GXz H� � tH� � ��H� � H�� HD�E���� ��H���L��L�Ͼ � L��8���L��@����6��L��@���L��8���H��P H��t$L��H��* � 1�L��@�����L��@���H��L��@���虚�H��@���H��誱���� D ��� H� 2� H�9� M�G0HD�E���z ��H���L�Ǿ � H�A� L��@���肧�L��@���H��P H��t$L��H�J� � 1�L��@����R��L��@���H��L��@������H��@���� H� � H��1�� �����f. � � H�^� � 1������� L��H�.� � 1��ڦ���� D A�GT �-��� L�Ϲ � 1�H�)> L��@���螦�L��@�����f�f.�z H�/� �����H��= ����L��H��( � 1�L��8���L��@����L��L��8���L��@�������f � L��H�� � 1�L��@������L��@���������f�UH��AWAVAUATI��SH���H�� ��`���H��� dH�%( H�E�H�G0H��X���Hc�H�� L�4@H��H��I��Lr0��� �oHI�)�p����o@H��h����O)E��@$��g����E�A�D$@A�F(AL$ A�D$ I�\$HAD$0t*H�E�dH+%( �� H�Ĩ [A\A]A^A_]� D �I������ H�������� I�M�~I�� H��M�vL��H��P���L�����u�H��P��� �� H��h���H���R f�ɀ�g��� �H*��b A�} �i I�|$H���k H��X�����h����G����h���H��P���H���_ f��H*�D��`���L��L��L���Y�H L����H��X���� �������A�} ������� ������} �����L�� M�����L�����H��H��P���脖�H��P���L��H���r��������H�� �/ �)��I��H��� H�� 1�H�}�H�& � �O����$ ƃ� �h��� H��H��f�Ƀ�H Ѐ�g��� �H*��X������H��P���H���� f��H*�D��`���L��L��L���Y�H L�������� @ A�} � ��h �������H��x H��� ����x ����H�x01����1�L��H�����H�E�L��@���A��L��8���I��A���$f. � H��x A��D��H�x0蹷�A��H��x H�x0��A9�����L��L��D��A�� H��p���L������t�L��H���L��@���L��8����V���A�} �����A�} �����A�} �����A�E8�������M�EXH��X���1�H� < H�g$ � ��h����ơ���h����J���f � H��f�H��H ��H*��X��i���f�H��蘼���� H�� L�� H�}�1�H��Y � �+�������H�� ���H�E�H�� ��� � H��X����{ ��h����w����h����q���f. � H��H��f��H ��H*��X����f�A�}( ������H�� L�� H�}�1�H��� � �{���K���补�� �UH��AVAUATSH��dH�%( H�E�H�� H��t3� ��~-I��I��I��1� ��L��L��L���P���I��$ ��;|�H�E�dH+%( u H��[A\A]A^]�� ��� �Uf�H��AWAVI��AUI��ATI��SH��H�� D��p���H�V0L��x���dH�%( H�E�1��F�~ ���H������T����F8ƅ����������������(���� H�H��� ���u H���x H�8�^��{ u;� z ��uy�{ tM�{ uW���� z �; �� �H��� Hc�H�>��H�=e� ��� z ��t��{ t,�{ u �{ �� �{ t� L��H���k���� z ��u��~ z 닀�T��� �� M�<$M9�tnL��h��� � A��v H�� �� H��t7�8��~1E1�L����f D D��L��L��H���o���H�� A��D; |�M�?L9�h���u� H�{`��s8L�{0���� I� �� L#kM���� �{ � �{L�^�C ��x���� H�{`A� ����^nC f/~C ��X���� �{ �; E��D��H��t L����X���� ��x���� L�%�� 萝���x�����X������{ �| � L��� L���� �SP���� �CT���W L�{0L���*��H�E�dH+%( �� H�e�[A\A]A^A_]� � �������H��@����{ M�EH���I�M �� �{ �� L�KXH��� �@ 1�����E���f�H��` H�� �� H���R���H�� �D���I� $H��x���I9��0���L����f � H��x���H��X H9�0����� D�(H��0���E���� E1� � �{ ƅ��tD��L��L��H��� �M�,$M9�t �H��0���I9�X �� M�m M9�u�{ t1�{ L�k0t���� � L��} �)��L�� � ��H�� A��D;8�p���H��x���H� H��x���I9�� ����9����{ �� H��` �� M�<$M9��� @ H��0���I��X H9�tv�KH��tD���� �{ L�k0t���� �[ L��} �x��L�� �k��I��X �KH��0���ƅ����tL����1�L��H��L�����H�� H��t<D�E��~4E1�L����f � D��L��L��H����H�� A��D;(|�M�?M9��#���H��0��� �%����{ �C L�c0������t���� �� L��} ���L�� �������K8L�{0���� ��� �� H� �� Hc�H�>��H��@���H����x����{ �z���f. � ��E��_���H�{0� � H��� 趙��@���謵�fW� f: � �L,�A���{ ������x���H�}�D��H��� �@ � �V��}� �L � H�������H���< t�T���L�+� H��o L��1�� �!��KL���� H��p���M�� @ H��p���H�� J��H���� f��H*�H�<� E��D��L���^T> f(��\�x���� � ��h�����`���衘���`����Y )> ��h����^��,�Hc�� Hi�gfffH��!)�A��A��DH�1�A��f D L���# �����A9�u�L��� I�����H��p���D9hL����H�Ë�T���� L��1�L��� H�J� ���0���H��@���L��H��L��L����L�8����S���~���I�|$1����H��p���Dž`��� A��H������H��X���E�� D I�|$����9�`����� I� $D��T���I9��� L��x���I����M�$$L9�x���� L��I��$� ���D��H��贘��t�H��p���H�� ����r H��$E1�� � A��H��$A9�tD98u�Ic�L�,@I��H��X���1�D��D��h���L��(��������o������o�����E��������D��h���)� ����� ���)�����Z L����Lk0I�E I�MI�UH���� f��H*��AY�$H � �; L��E1�H��p�����M�$$L9�x������L��x���E��u@H��p����y �A L�i0t+��t���� �' L��} �U��L�� �H���`�����`���I�|$�����A���/���H���n���H�� �`���D�E���T���E1�L�����{ ƅ��tD��L��L��H���l�M�<$M9�t L��L��D��H���_�M�?M9�u�{ t1�{ L�{0t���� � L���} ���L��� ���H�� A��D;(�r������H�� �@ 1�����r���H���w H��� �4�H��� L��U D� �H� � � L��1�贔�XZ�{ �����H��D�K@L��� H�Q� L��� � PH��� 1��v��A^�z A_��� � L��L��D��H���O�M�m M9��2����J��� D H��p���ƅ��L����� �����H��x���D��L��D��h������D��h����i��� @ H�ƃ�f�H��H ��H*��X��i���f�L�� � H�=�� �G�����f��K��T���H�K0H��H���H���3���H�� �%����{ �8�� ��H��x���H���� H�� H����1�1�H��X���L������D� E���� H��p���A��L��`���A�� Ic�L��H�ҋt�$1��˹�E���� H��x���A�G�H��H�YL�l�(� � H��$I9�tgL��H���<���t�H��p���A��H�� D;0|�L��`���H��p���H��x����W���T��� �+�H��H���� ������ @ H��X���H��`���D��H��p����S�Ic�H��x���fo�����H��A��H��pfo�����x������P$�O���H��f�H��H ��H*��X�����H�� � L��� ���{ L�%� �^�f�f��L��� �H*Cp� �6 L�%�� � �H*ShL���^��X�f��H*�� ��p����^�f���H*Kx�X���x��������p���L��H�e� � � f(��;����x���� L��H�Q� � f(������L��� ��x����\����x������L���V � H�=sh �f�����\����s�L���� � H�=�g �;���U�E1�E1�������4�E1�L����f � D��L��L��H���o�H�� A��D; |���L��� ���L��� � H�=�f ���I�N H���* H��� � L��1����L���' �d��KL��~H�Ȋ � L��1����L��� � H�=�� �]��{ � �e�y ���H��0���ƅ�����H��p����I�{ ƅ��tH����1�L��H���h��M�<$M9����H�� L���� D H��tAD�E��~,E1� � D��L��L��H���/�H�� A��D;(|�M�?M9�u���I�I9����f D H� I9�u��~�H� � �@ 1��к��^�L�� � H�=�� �R�����H��A� L��� H�M� L�OO � PH�C� H�� jP1����H�� ����H��H��� A� � PL� O H��� ����{ ������ � L��1�L��N H��� � ���i���L��� � H�=� ������A�~, �� I�NH���� H��� � L��1��ύ����L�� � H�=�� �A����1�L��H��� ������H��H����. � H�=�c � ����L�� � H�=F� �����M�FI�M��tSH��tZH��� � L��1��3��� ���L��� � H�=�� �����DžT��� ��T�����H��u�I�~ t L��H��� L��1�� �����H��x��� trH��x���H��� � L��H�1�觌��p��������A� H�� H��x���� L��J� �1�I���o��D9�p���H�� ��I����U��H� �5 H�� L��1�� �8���"��� � �UH� >{ fHn�H��AWAVAUATSH��HdH�%( H�E�H�ч H�E� fH:"�H��z H�E�)E��H��H��� I��1�H�����L��L�e��E�賉���L��I���4��I�<$ �� M�,$���H���r�I��H���� L��H��聺��u�I�D�=�Ly H�E�L�h�M��* I��D��A�����L��1�譄�Dž�y'A���u����8 �s����=Ly E1�� @ 蛇�H�E��M�I�ً Ly �* A�����L��H�H( 1��N��Dž�y8�S��8����L���R��f�1�H�U�dH+%( u#H��H[A\A]A^A_]��+��L���#�� ��臏� � � �UH� �y fHn�H��AWAVAUATSH��HdH�%( H�E�H�!� H�E� fH:"�H�Cy H�E�)E�蘸�H��� I��1�H���R��L��L�e��E������L��I��脏�I�<$ �� M�,$� ��H���p�I��H���� L��H���Ѹ��u�I�D�=�Jy H�E�L�h�M��* I��D��A�����L��1���Dž�y'A���u����8 �s�����Jy E1�� @ ���H�E�I��L��* A������H;�M�1��[Jy 袂�Dž�y<���8� ���L��覎�f D 1�H�U�dH+%( u#H��H[A\A]A^A_]��{��L���s�� ���� � � �UH� �w fHn�H��AWAVAUATSH��HdH�%( H�E�H�q� H�E� fH:"�H��w H�E�)E����H��� I��1�H��袝�L��L�e��E��S����L��I���ԍ�I�<$ �� M�,$�P��H���Ho�I��H���� L��H���!���u�I�D�='Iy H�E�L�h�M��* I��D��A�����L��1��M��Dž�y'A���u��L��8 �s�����Hy E1�� @ �;��H�E�I��L��* A������H;�M�1���Hy ���Dž�y<���8� ���L����f D 1�H�U�dH+%( u#H��H[A\A]A^A_]��˃�L���Ì� ���'�� � � �UH� .v fHn�H��AWAVAUATSH��HdH�%( H�E�H��� H�E� fH:"�H��u H�E�)E��8��H��� I��1�H�����L��L�e��E�裄���L��I���$��I�<$ �� M�,$���H���m�I��H���� L��H���q���u�I�D�=wGy H�E�L�h�M��* I��D��A�����L��1���Dž�y'A���u����8 �s����-Gy E1�� @ 苂�H�E�I��L��* A������H<�M�1���Fy �B�Dž�y<�G��8� ���L���F��f D 1�H�U�dH+%( u#H��H[A\A]A^A_]����L����� ���w�� � � �U� H��AVAUL��P���ATL��H�� dH�%( H�E�1��H�ƅx��� DžP��� 蔳�H��tO1�H��I���R��L��A�����* E1�D��A����������L��1��W~�Dž�x�l�� � D 1�H�U�dH+%( uH�Ę A\A]A^]�諉�ff. � � �U� E1�A����������H��H�� dH�%( H�E�1�H��p���H��p����H��* �E� Džt���� �E� �}��x#���Ā� H�U�dH+%( u��f D ���8�������f D � �UH� s fHn�H��AWAVAUATSH��HdH�%( H�E�H�� H�E� fH:"�H��r H�E�)E����H��� I��1�H���Ҙ�L��L�e��E�胁���L��I�����I�<$ �� M�,$���H���xj�I��H���� L��H���Q���u�I�D�=WDy H�E�L�h�M��* I��D��A�����L��1��}|�Dž�y'A���u��|��8 �s���� Dy E1�� @ �k�H�E�I��L��* A������H<�M�1���Cy �"|�Dž�y<�'��8� ���L���&��f D 1�H�U�dH+%( u#H��H[A\A]A^A_]��~�L����� ���W�� � � �UH� ^q fHn�H��AWAVAUATSH��HdH�%( H�E�H��} H�E� fH:"�H�q H�E�)E��h��H��� I��1�H���"��L��L�e��E������L��I���T��I�<$ �� M�,$����H����h�I��H���� L��H��衰��u�I�D�=�By H�E�L�h�M��* I��D��A�����L��1���z�Dž�y'A���u�����8 �s����]By E1�� @ �}�H�E�I��L��* A������H<�M�1��+By �rz�Dž�y<�w��8� ���L���v��f D 1�H�U�dH+%( u#H��H[A\A]A^A_]��K}�L���C�� ��觅� � � �UH��AWI��AVAUATI��SH��H��8H�u�H�dH�%( H�E�1��Fb1��E�蝕��yA�GB��w�M�4$A��M9��5 � H�u�H��L���Im�A��� t E���v M�6M9�u�M�,$M9��� A� L�����H�E���p ���� L�����H��H���;p���S M�4$M9�u�0 � M�6M9�t L�����H9�u�L�����I9�t�L�� L9�tlI��� I��� 1�H9��� f. � �HD��H� ��Hc�H �H9�u�H��% ��u A�e9�I�E H���� H�M�H�C(H A(I�E(M�m M9�����H�E��xR u �@N���� � p�I� $I9�tD��f�H��D���5��H�I9�u�H�E�dH+%( �� H��8L��[A\A]A^A_]��� @ A�N;M�6M9��W����|���A�e9�I�E A�e;��L��� H���}�������H����z�����������A�|$~3I� $I9��i���H�K(H��H�I9��8���H;J(�%����� � �}� �9���I� $������ � � �UH��AUATSH��H��D�otdH�%( H�E�1�H��� A����� H���� A���tD�khH��� H���� �Ch��� H��� H�u�H�=�� �R��A�ą�uED�Sh�M�A����� A9�v/H�v�x �{a �0�� A��E��H�5V 1�1�� ��EԉChE1�H�E�dH+%( �� H��D��[A\A]]�f��Ch �r��� @ H����8���H��� �=���f. � A9�v�H��x A��H��V D��1��01����EԉCh�~���H��T H���x 1�A������01��b���Z���H��T ��H��T 1�1�A������>���6����T�� @ � �UH��AWAVE1�AUI��ATSH��H��dH�%( H�E�1��>c�H���� L��H��I�����A�Ņ�uvM�t$H��tH�{�m����� �P��I��H��t 1�H�����A��L����y�����I���* D��I��A����������1�L��� u�Dž�yd���8 t2E1�L�����H�E�dH+%( ucH��D��[A\A]A^A_]�f D �s��* D��1�I��A�����L��1��t�Dž�x��w�A� � H�{1��U��A���J������ � � �UH��ATSH��H�_dH�%( H�E�1�H���� I��H�5^ L������t/� 1�L���p��Ct1�H�U�dH+%( uhH��[A\]� H�u�H�=�� �`���u!H���x �M�H�cU 1��01��@��E��H�|�x H�U 1��01��"������됸����/�f. � D UH��AWI��AVI��AUM��ATI��SH��H��(D�M�dH�%( H�E�1�H��H��u LD�H��tL��1��P��H��I��LE�H���M H�s-L������t.�S*H�{H�s �������H)�M���ۂ�H��H��t�H+L���7n�M��� H��x �8 �� D�E�1�H�}�L��H�2u � ������ H�E�fHn˿ fH:"�)M��j[�H���� foM�H��x I�vH�H�z(tdI�VfHn�H�JfH:"�@1�I�NH�U�dH+%( uxH��([A\A]A^A_]� � L��/ �C��H�PH��LE��5��� I�VfHn�I�NfH:"�@1�H� 뛐1�1�1�1����� 1��%���������y����J}�f. � UH��AWI��AVAUATSH�� H�E����H����H�����H�EH�����D�����L������H�� ���D����dH�%( H�E�1�HDž0��� Dž,��� M��tL���)Z�H�����H��tH���Z�H�� ���H��t� H��0���E1�1��Bl�H��8���L�����M�oH���� � HcÃ���@���A�� �� L��M9o�� L�jM�oD�2D��E���� ��� u�I��$� H�����D�����H���nb�H���e fo�@���fo�P���H�����fo�`���fo�p���B$ foM�fo}�foU�foe�Bl �����Bt B\ 0BL @B| PBT `Bd p1�I�ܻ ��@���A�� � ���f � M��L�����Lc�L��K�\5 H�s�a�H���� L��@���J�<0L��H�����L��A������`�L�����A� L��0���H���* L���j�H������H��tH���NX�H�����H��tH���:X�H�U�dH+%( �n H�� D��[A\A]A^A_]�f�A�$ �5���A�W A���u:A�WI�wA�?�ڳ�H���� I�WH�fHn�fH:"�AG���� @ H���� ��8���Dž<��� �O{�H�H��u(���M��L������ n A�G$���f � �\ ��>����c����h��M��L������ ��f D H��x L����H� �� H��O � �01��������9 �����N ������� H����� �� L��0���L��1�E1�� i�I�W1�I��H��8���L�����H�����I��� � HcÃ�D��@���A�� �� L��M9g�+ L�fM�gD�E��E���� ��� u�I��� L��D�����H��D������;_�H���Z fo�@���foM�I��fo�P���fo�`���B(fo}�fo�p���Bl(foU�fom�Bt( D�����D�����B\(0BL(@B|(PBT(`Bl(pI��1�� ����L��0�������� �����H�Kx L����H� U� H�fN � �01�����H������H��tH��0����8��H���X�H�H��0���1�E1�H��H�����I��L���,U�H��0����pg�I�W1�H��8���L���A��H�����I��� D Ic�A��D��@���A�� �� L��L9c�2 L�fL�cD�E��E���� A��� u�M��� L��D�����L��D������]�H���� fo�@���fo�P���I��fo�`���foM�B,(fo}�fo�p���Bt(fou�D�����B\( fo]�D�����Bl(0Bt(@B\(PBL(`B|(p1�M��A� D��@���A�� ����f D L���L��D��Hc�L��L�,H�����I�u��\�H���� H�����H�<L��H�����A������0[�L�����C�) L��0���M������H�5}x L����H� ?� � H�kL �01�����H�� ���� L��0���H��,���H��L��HE�H�� ����:��H��t� H�5�l L��胺���� �: L�����H���h � H�x1�1�蕺�H�� ����H�����H��tH��0����4V�H�H�����A� �R��p���f. � �{$ ������S ����� �SH�s�;�k��H��� H�sH�fHn�fH:"�C���f D A�$ �� A�W A���� A�WI�wA�?���H���� I�wH�fHn�fH:"�AG���H������ ��8���Dž<��� �u�H�H���4 D�����L���I��L����������� n A�G$���� D L�����L��Hc�L��L�,H�����I�u�zZ�H���� H�����H�<L��H�����A�������X�L�����C�) L��0���M���������H������ ��8���Dž<��� �t�H�H���� �����L���L���������� n A�G$�E���f � L��0���H������A�9,����H��0���E1��P��g�����/ ��>�������D�����L���I��L���������� ��� � ��>������������L���L���H������� �D��� � H���� H���� H�C�L��0���H�K�H���z H��f�fo5�� fo-�� H���fo�f��L��fo%�� L�f��o@�Do@H��ft�fDt�fo�fDt�f��ft�fA��fD8 �fE8#�fs�fAs�f8 �fA��fE8#�fD��f8#�fs�fA��fD8 �f8#�fs�f��f8 �fA8#�fAs�f��fA8#�f��f8#�fs�f��f8#�f��H9��D���fo�H��fs�H���f��H�Gfo�fs�f��fo�fs�f~�f��fo�fs�f��f~�H9�u � �� �����H��H9�vsA� ��0u����H�>xx H��G � �01�������������L��0���E1����L��0���A�90�� ���� t<L��0���A�����������z�������"����������M��L������|���H��0���H��8�����M�I�GI�W� H�AI�G� ���� �� �� H��H9�u�A�$ u}A�W A���u2A�WI�wA�?茩�H��H��~MI�OH�fHn�fH:"�AG똾 H�߉�8���Dž<��� � q�H�H��� �]��� n I�GI�WA�G$H��8���� H�AI�G� ���� �� �� H��H9�u�A�$ uuA�W A���u2A�WI�wA�?�ۨ�H��H��~MI�OH�fHn�fH:"�AG똾 H�߉�8���Dž<��� �\p�H�H���� ���� n A�G$E1��O�A�yx�:�������� 1�1�����D��L���I��L�������L���L���b����������>���������=��� ����f�~���>�������� ��� �k����L�����L��A������;^�E1�HDž0��� �n�L��A��� ^�E1�HDž0��� �O��Dn� @ Uf�H��AWI��AVAUM��ATSH��H��x H�EH������H��x���M��� H������H�ED��p���H������dH�%( H�E�1�H��@���)����fHn�H��������HDž���� HDž��� Dž���� HDž� )�����)���M��� �=+�y tUD�5 �y E���� H������E1��]�H������ ]�H�E�dH+%( �� H�e�D��[A\A]A^A_]� D A�|$ � H�5$d �z��H��u�H������A�|$�� H��H��`�����h����>��H���� H��`���D������L�4A��,�( A��0�� H�_yx �x" �M L�=�sx A�7H�lD � 1��`������ H�5dc 輯�������L�5yx H�M� �@ H�����HDž0��� I��� H��H��h���HE�H�� ���H�c H�����H�c H�����H� H�� ���H��b H��(����6I�I��H���� H�+� A�L$,L��A�D$����I�D$H�� ���I�$�|��I�$ ���� M��� ����� �� 1�M��H������L��b �� ���A�|$ � H����������H���� L������L��H��D��A�D$fo�����H�����A� Dž���� �����H������L��`���H����H�#xx H��h���� �������H������PH������H�����PH�������z�AZA[A�ǃ���R ���� E1�H������ t H�����A� �cK�H������H�H��x���H��t�������H������H��t ��p��� �; L������L��`���D������L��h���L������L������f�������D��L��M��AUE1�� H����^_��t�L������D������L������D���H�������Y�H������Y�E���p���IDž� A�|$���t/� ���L�����A�|$ A�D$�����a�A�|$�a�L���.Y�� ���f � H�vx �x" ���H�ppx I��H� �� 1�H�5A �01�� ������ � H�Apx H��@ � H��`������y �01����y ����H��`���A� H��`���L��H��E��H������� f D H��H9�t8H�p� ��~ �� u�A��u� � H��`�����o����� � ��h����� H���͡�H��~�H�H��� � H� ux E1�I��H� �� D���H�U@ �x" �P���H�Lox 1��01�����9��� @ j H��h���E1�H��j A� � D����AXAY����� ����H��tx �x" ���H��nx I��H� -� 1�H� @ �01����D������f D H��nx � H��> �#�y � �y �01��C��H��`���A� �r����E1�E1�L������E1�H������L��M��I��D������D��M����Hc���D��@����� � L��M9��� �L�xA�Ӆ��� ��� u�H��� L�爕����H�Ή�����H�������.M�H���� fo�@���I�Ĺ fo�P���fo�`���fo�p���$foe�������lfom�D������t fou�|0fo}�d@lPt`|pH������1�� ���f D ��h����� L���������w�������H��~ M�,L������I��D������H������Lc�K�/L��D������H�pH�������>L�D������H��I���� J�<(H��@���L���J�H������D������A� L�=�lx I��1�1�H� � H�1= D������A�7�J�������A�71�M��H�]\ 1��.�����f � H��qx D����x" �L���I��H� �� H�^= ���H������H��L��D������L�����H���������1҅��x L��p���I��D��x���L��h���L������L��`���� � I��������H��M��E1�������� D��L���G�ZY��uPI��� w�D������L�����H������H������H������H�������(����� Džx��� � @ L��p���D��x���L�������3���L�=7kx A��1�I��H��h���H��: 1�A�7�Ͼ�A�|$���t/� �+��L������A�|$ A�D$�����P[�A�|$�F[�L���nS�IDž� A�~" �3���A�7I��H� � 1�H��: 1��[������L��p���L������D���E1��}���L�=yjx H�: 1�1�A�7� ����7c�H��ox �x" �����A��E1�E1�E1��(���D������H������L��D������E1��R�D�������S��� � � �UH��ATSH��L��� dH�%( H�E�1�M��t H��A�|$���u1L���aR�Hǃ� H�E�dH+%( u@H��[A\]�f D � 辬�L���V��A�|$ A�D$������Y�A�|$��Y���Bb�f�� �UH��AWI��AVI��AUA��ATE��SH��H��HH�EH�E�dH�%( H�E�1�H�E� �E� ��� uuE���� M���� E��I�O-L�E�H�}�H��� H��� HD�M+G1�� �z����� H�E�H�U�dH+%( �� H�e�[A\A]A^A_]� @ H��� H���� �?[D�M�t:H�}��V���u-AWD�M�H�M�H�U�j H�}�I��L��E�����ZY���� ��p ����p ��{� ������ �H��� t�E������ D M��t;E��t6H�E�dH+%( � A�w(H�e�I�-[A\A]A^A_]�gH� � H��jx H� �����L�M�D�E�M���� H�8hx L�ɀ8 u(L�Ͼ/ D�E�L�M�� ��L�M�D�E�H�HH��ID�1�H�}�� L�M�H�*W � ��L�M���xeH�E�L��H�E���O�H�E�H����ǃp �k���f � H��� H�}�M��H�W �0���f D H��� �l��� @ 1����_� � � �UH��AWAVAUATH��dH�%( H�E�1�H�E� ��� �� L��� I��I��I��M���� A�?[tIL���a���u=j H�U�L��A� j M��L��L����ZY��tADŽ$p H�E�� f D A��$p ��A��$p ��{w81�H�U�dH+%( u:H�e�A\A]A^A_]�f � L��� �e��� @ A��$� �L����q���^� � � �UH��SH��H��H�?dH�%( H�E�1�H��tH�bhx H;8t�8N�H� H�E�dH+%( uH�]����W^� � � �U��E��H��H��dH�%( H�E�1�AQE1��H�H�U�dH+%( u���^�ff. � � �UH��AUI��ATI���( SH��H��dH�%( H�E�1�� ;�H���� I�$H�L�@L�hH��th� � f � H��H�rH;Z�rH�r1�H�H��u�f�H�P@L�@��u=H�E�dH+%( u_H��L��L��[A\A]]��� D f�H�@ @M�$M�D$� D H�E�dH+%( uH��H�=�5 [A\A]]��]��\�ff. � � �UH��H��dH�%( H�E�H� @ H��tH9p�v H�@H��u�H�U�dH+%( u�� sH�@��H�@����\� D � �UH��AUATL�m�SH��H��(L�gdH�%( H�E�1�M��u'�ff D �c��H�E�H�x�֗�L���9�M��tAI�D$�L��H�E��x��H��I��H�E�H�xH;{u�H�}��[��H�}�H��H�C�f D H�E�dH+%( u H��([A\A]]���[�f � � �UH��AWAVI��AUI��ATSH��H��L��� dH�%( H�E�1�M���� A�?[t}L������uq�0 ��8�I��H��twH�@M�,$1�A� fHn�M��1�L��fl�L��AD$SAT��XZH�E�dH+%( uBH�e�L��[A\A]A^A_]�f. � E1��� L��� �i��� @ H�=�3 ��[����Z� D � �UH��AVL�wAUI��ATSH��dH�%( H�E�H�GH�L�`�H�Z�I9�u$�c L��I���UJ�H�SH�CH�J�L9�tDH��I�L$fHn�I�|$fl�H�JH�AD$���I�<$H��t��G+t������f D H�E�dH+%( uH��L��[A\A]A^]��I��Z� � � �UI��H��H��L�dH�%( H�E�1�H�H�~H��tSA� � H��H�HL;@�rH�HE1�H�H��u�f�H�FF H�9E��u+H�E�dH+%( u"�L������f�H�F F I�:I�z���rY�f�� �UH��H��dH�%( H�E�H� @ H��tH9p�v H�@H��u�H�U�dH+%( u�� sH�@��H�����Y� D � �UH��AVAUI��ATSH��H�_dH�%( H�E�1�H��u�@L��L������L���>�H��t(H��L�s�I��� ��H��M;eu�L����I�E��f�H�E�dH+%( u H��[A\A]A^]��X�f. � D � �UH��AWAVAUATI��SH��� �� ���H�����dH�%( H�E�1��D���H��y ��?L�,�H�����M��u�� M�m M���� I�u L���ל��u�I�MI�UI�EH�QH� H�)Cy H� "Cy H�Cy H�B�� ���I�UA�U8��I�M9�� I�U(L�$�M��t$I�U@IU0� L��L)��e�H�����L)�H�E�dH+%( �� H��� L��[A\A]A^A_]Ð��y L�5�By � f D H� �By H�H�CfHn�L�k���H�BH�H�C�H�S�H�H��tH�Pfo�� H�s0H�{ H)5��y S��y�H�{�F4�H�{�=4�L���F���y �����y ��@ H�=~�y ~ M96�c���1�L��1��/��A�ƅ�� H��0����������� �H �$��I��H���� L���07�I�E H���? H��y E1�E��1�H��`����I�U@H��H�T �� ��H!�H��H�� ���� 葋�D��I�E0�M�M�}0I����� I�E@H�� ������� Hc�L��E1�L�I9�r�� f D H�xA��H9�vH�ھ H)��c�H��u�A��E�e8Ic�� ���H��(���I�E(H���� L�8A� � f�E9�~IL�xH��(���N�<�I��L9�v1H�ھ L��D�� ���L)��9c�H��u�H��(���Ic�H�� A�U8H� W@y I�EH�L@y H�AH��y I�MH� 6@y I�MH�����H��I�E H��tL�hH�����H���y ���y L�,�H��I�EH�� ���Hs�y �� �����9����E1�� ���f�H��[x L�� E1�H��K �01��>�����f � A�E8 � 1�講�I�E(H��t\1�� ���H�M[x L�� H�RK �01����I�} �t1�L��E1��C��{���A�E8 � 1��P��I�E(H��u�H�� ���L���u���S�� �UH��H��dH�%( H�E�1��G��0�� ��H�U�dH+%( u�����S�ff. � @ UA��I��H� �J � H��ATSL��`���H�Ӻ� L��H�� dH�%( H�E�1����H�����L���+���u fo����H�E�dH+%( u H�� [A\]���R�ff. � �UH��AWAVAUATSH��H��hdH�%( H�E�1����� H�G(�oO0L�HH�U�H�� L��H�E�M�� ?�I��H��t ��� @�� �{L��p����y��L��H��I���1�L��H�u��x�L�����T ��L���G=�E�foU�1�f�K @�C<H�E��C) �C(f�S*S,M��tA��$� @�� D L��萹�H�E�dH+%( � H��h[A\A]A^A_]�f D H�u�H�=t� E1���[���� �{H/u�H��Xx H�KH� H��* �01��g��� D �o�� ��� 1��Ao�$� f�K @�C<)]�H�E��C) �C(f�K*)E�C,A��$� @�;���H�u�L���';��*���f��E�foe��C) E1�f�K @�C<H�E�c,�C(1�f�C*���f�諿�L����;�{H/����-�����P�ff. � @ UH��ATI��SH��H��H�?dH�%( H�E�1��ب�H�;1��C��`�1�H�;���@�Ɖs�`�H�;�C �|��HcS�s��+K �C�׃�)�9��� H�H�|H�� H��H��H�PH9�r2��u.H�x �C H��H��J�< H�{ H�E�dH+%( t*� P�H���C H��L�H�{ H�E�dH+%( u�H��[A\]� -�f D I�|$�C H�{ H�E�dH+%( u�H��[A\]��,�ff. � �UH��AVAUATSH��H��D�gdH�%( H�E�1�A��t5A���� E���� H�E�dH+%( � H��[A\A]A^]�f�HcGH�W(� E1�� H�?A� H�� f�r1�H��f� f�B�8_�A���6 E��A�U H�C(D��AI�D��H�;A����Hc� t�D��� _�A��H�;��A9�|��Y��� H�W(�C1�f�:f�B���>���H�;D����^�H�K(Ic�A��f�DQD;c|�����f. � H�G(� f��W�P�W f�P�Wf�P����6N�f D UH��AWAVAUATSH�� H� $ H��HH����I��A��L����L����L����dH�%( H�U�1������A� �������� H��A��� L��VL� E � 1�� ���XZ1�L��1��7��A�Ņ��� �Ǻ� L���݆�D��H���E�H���� L��H�5�D Ƅ �� �_�L��H�5;* H��H����HE��_�L��H�5�D H��I��HE��|_�H�5�D H��H��LE�L���c_�ƅ�� H����H��� H���� H�z�}� H��I���Je�H��t� L����W� H9�HG���� I� $M�FL��I��I���I�t �I�t�L��L)�H)�����r��1�����L� :M� 89�r�A� M��� I�}� 1�� ��H�����H���� H�{� 1��ޔ�H��������� H������ � 1�H�U�dH+%( �� H�e�[A\A]A^A_]�f. � A��L��( L��1�� � � ������� � ��� ���2���A� $A���"�����A�T �fA�T����� D � 1��b���f D H�yRx D��� H��$ �01����� ��� @ H�QRx D��� H��$ �01�������� @ H�)Rx D��� H�2$ �01��ɥ���� @ H�5~B L���1]�H����H���������� A� $A���A�T �A�T��B���H��Qx L�� H� B �01��a�������{���H��Qx D��H�v# 1��01��;�������U����LJ�ff. � �� �UI��I�ʹ� I��H��H��p fo{� dH�%( H�E�1�H������H�������H�H�T� L��L��HDž��������H�������FDž���������������&���A��H�U�dH+%( u���I� D UH��AWI��AVM��AUATI��SH��H��hH�}�H��H��x���L��p���dH�%( H�E�1��zT�H�E�L)�L�hA��tK�< D I��B�D(� A��u�f�E1�H�M�L��A�F H�U������� B�D(�E� f�C趆���g H�E�H�{L��H�CH��x���I�4��5�A�V 1�H��L��]K�H�}�L��H��H��p���觽���@ L���h�I��H���V �E� @ L���h�H���� �xu�x.L�xuA� tx.uA�.u A� t� @ L���XS�L��H�E��LS�H�U�H�DH=� w�H�E�A�|�/t �/ fA�L��L���Jw�H�}�M��L��L��p���H��x���H���:����E���x#H�E�L��A� ��g�H���J���f � L���d�H�E�dH+%( u_�E�H��h[A\A]A^A_]�L��H�� H��Nx � �01��H���E������H��Nx H��> � �01��#���E�������5G�L��H��> �f � � �UH��AWAVAUI��ATSH��H��L�fdH�%( H�E�1�� ���t)1�H�U�dH+%( �� H��[A\A]A^A_]� D L���x���u�L��輖��u�L��营��u�L��褢��u�M�u H� =Sx H�SA��� �R ������ ��y# �� ��HA�$ M�|$H1�fA�D$L���H�H�KI�UL��I��� �A fAD$I�E H)�fHn��AfH:"�A�D$A��� AD$H�P��*�H�s1�L����H�KH�SL��H�;�κ������� D ��(A�$ M�|$(1�fA�D$L��@H�H�KI�UL��I��� �A fAD$I�E H)�fHn��AfH:"�A�D$A��� AD$H�P�R*��l����HE� � � �Uf�I��H��AWI��AVAUM��ATI��SH��H�U�dH�%( H�E�1��E����FM���� E�pA����� D�u�L�]�E���� E�t$I�|$A�$ H�}���O�H�}�A�U 1�H�XH��H��=G�A�E L��L��H�M�L���DfA�D$�E�A�D$ �t���upH�E�dH+%( uiH��HD��[A\A]A^A_]� � H�M���1�H�M�I�T$L�M�L�E����L�]���u"D�u��9���f � D�4% � ��� A��������C� � �Ufn�f:"�H��AWAVAUATSH��8H�}�L�E�L�M�dH�%( H�E�1�f�E�H���� ��2 u'H�U�dH+%( �� H��8[A\A]A^A_]� D ��A�Q I��1�L��M�wE1�H� �E��~E�I�G 1�fA�G�H��D��M�$�0��L���H����A�UI��I;Wr�H�U�A� L��H�M�H�}��B f�E�f� fA�G������B����1��:�����B� @ � �UH��AWAVAUATSH�� H� $ H�� H� $ H�� �EH��p��fn�I��d��f:"�L��h��L�������c��dH�%( H�E�1�H��Jx fօx���詡�Dž��� H��X��H��tH���KM�����H�����H��t D�xE���k ��d��� � L�����L��9 � L��PPH�����L�H(1��"��X1�ZL��1�1��b��A�Ņ��+ Hi�@B � L��M��A�$ H�����H�����H��H������@G�I�t$Hƅb�� Hi���� ʚ;H����H�����H�����I�D$IH��P��H)�H��H��D�����M�� @ H��A�D$H �����A� I�D$ �4�H����� �H����� I�L$��7H�H��H �I�D$E1�H��L9�twH�P� ���� �HЃ� w�I�D$Hc�H��H ���A��E1�D���18�H�E�dH+%( �� H�e�D��[A\A]A^A_]� @ I�L$��WH�H��H ��{���f�� L����y�H��~�M�| L��H�P� ���m��� D H����� � ��-��D�u勝���H��A� I�D$ �3 �H���vX�H����� I�L$��7H�H��H �I�D$E1�H��L9�tCH�P� ��x��HЃ� w�I�D$Hc�H��H ��� � I�L$��WH�H��H �� D � L�����x�H�������M�| L��뛃� �%���E��� ���A�D$@ I9��� �H�Z��r�� ��-��L9��� �H�C��w�� ��-uaI9��\ H�X� ��x�� ��-�����I9�� �H�S��stk��p������ A�D$DL9�� �{ H�C�* H���j���A�L$@L9��s��������� L����w�I��H���� M�L���I���� �A�L$@�L��������� L���w�I��H���� M�L�����A�L$@�9���A�D$H �� ����H������ �C�Hi���� ʚ;H����H+����H;������ H�����A�T$@I�D$8 �x������D@fA�D$��u ��c�� �i������`����� fA�D$A�|$H �s �������t H��X��H�����Hc��6���� H������dH�H�����I�T$H�xH��I)T$H��PHH)�H����fA�T$�V 1�H��?�H������F fAD$H��x��I�D$H��Ix �x# �� H��h��H�����L��H��p��軱��� E���z���D������������� L����u�I��H��~�M�L���~���I�D$ A� �0�H���vU�H����� I�L$ ��7H�H��H �I�D$ E1�H��L9�t;H�P� �����HЃ� w�I�D$ Hc�H��H ���I�L$ ��WH�H��H �뵋����� L���Du�I��H���.���M�L��랋����� L��� u�I��H������M�L������������ L����t�I��H������M��� H������@���I�D$ H������ �&���E��� ���E1�� �$ �P���v=�P���wr��7I��H�I �H��1�L9�t-�H�J��xI�PЃ� w�Hc�I��I ��׃�WI��H�I ��ɋ����� L���:t�I��H���$���M�L���H�������:��H����@��z���� E�t$(H��H��E1����$ �P���v=�P���wi��7I��H�I �H��1�L9�t-H�H� ��x��PЃ� w�Hc�I��I ��׃�WI��H�I ��ɋ����� L���s�H���w���M�| L��뭃� ��H����@�����E�t$,1�A� �3 @ H�H�KH� ��� �pЃ� wsI�D$0H��E1�H��H�DB�I�D$0L9�uNj����� L���s�H��� M�| L����9�H��@x L�� H��0 A������01��G�����H��E���� �� t�2��� @ H�X� �� u6H��L9�u싽���� L���r�H���n���M�| L����H�������������� �� �� H��H��� �| H��P��H��H���E � H�H� ������ �C ���; H�SH��H+����H��� � H�ӈC�H��L9�u������� L����q�H�������M�| L���f � H�����D��d��1�H�� A� H�H(H�P?x E���01���fA�L$ A�|$H �������{ A�D$H�|{ fA�D$L�q{ A�D$N�g���1�L�������A�L$D �C{ A�D$H�;{ fA�D$L�0{ A�D$N�N���D�����A��������ƅb����b�� A�D$H �B�������H��� �W���H�������f � UH��AWAVM��AUI��L��ATE��SD��H��8�E L�}H�u�H�]H���E��E(L��I�؉E�dH�%( H�E�1��ˆ���tz��I��M��D��L��L���E��v��x]�M�A9�uQ�}� tK�E�H��H�u�D��I��M��L��P��x�ZY���H�U�dH+%( u#H�e�[A\A]A^A_]�f � 1��ո�������p6�UH��AWAVAUATSH�� H� $ H�� H�ED�}(�]0L�m H����H�EI��H��H�H��`�D��h�H����D��_���^�dH�%( H�E�1�E���r I��M��t E�EE���1 ��h�H��� L����� � L��PM�M(1�L��- ��X1�ZH����H���L����%���� �� H�E1�H��H����H����H��x�H����H��P��q f D �������L A�\$I�|$A�$ H��p��<@�H��p�A�U 1�H�HH��H�H��p��7�A�U 1�L��H��p������L A�D$ H�� fA�L$������p��\7�H������p�L��fnÿ A� H����9�fn�fA�~L��E�H����f:"�f:"�A�E fl��� AFfA�F�V����n L������l�M���H��`�H������s���A H����H����L��L������� ����9�h��� I��L9����� H����H��x�� ƅ�� J�<8H���v|�H����H��H�����8 u�f��l�A$AD$A�]Dž����������,���L��P���h�H����I�T$L����� ����Y���������� @ �����=�����_� �0�����^�H����M��H��H�L������h�H����P� u�Y^������� L����1� � H����H�H���-�L9�u�H�����l"�H�E�dH+%( �� H�e�[A\A]A^A_]�f. � E��H��H����M��H����D���1�����A�ă��t�L����M��D��H��`�H������q��x�E9��x���E���o���H�E�dH+%( u:��L����M��D�ዕh��]H��H�H����H�e�[A\A]A^A_]��s���1�ff. � f�UH��AWAVAUATSH��XD�j H�}�H�u�Hc]H�U�M�e D�uL�M�L��M�D�E�dH�%( H�E�1��0��H���' I��H I�����H�E�H���" L�����H�E�H��� I��� ���I��H���� B�39��� H�u�A�F�L�u�H�L�$�H�\�f. � I�<$�G��0�� wQH��� L���y�H�U��: u7�U�H��H�u�A��A� L��L��R�U�RH�U��u��u��u��#���H��0I��I9�u�L��E1��; �H�}��2 �H�}��) �L���! �H�E�dH+%( uH�e�D��[A\A]A^A_]�A�����50�A���A���A��� � �UH��H���OH�WdH�%( H�E�1��G(H�wL�O D�GP�G,H�?P� ���H�E�dH+%( u�1����/� � UH��AWAVAUATSH�� H� $ H��HE1�H����A��I��D��D����D��I��A��M�O(� � L����A��L�o' � dH�%( H�E�1�L��D����茨�H����1�L��H�i���d �������S ����D����L��������� ���� �����þ D����L����9�N�Lc�L���5v�I��H��� �0 L��� v�H����H��I��H���� �������A�ԅ��� H���H����L����H�4vH��L�D���� D L�)H��0L�Q�L�y�fD�Y�H�y�H9�u�1�1�E1Ʌ�t\�r�L�����xH�4vH��I�J(M�D2X1�fn�H��0f:"��f�A�L9�u�Lc�H����K�4IH���|1�|1�9�� A��O�$IL�~(L����A)�I��E��M�T5 I�L$(M�O� [I��M9�A��H��,H9�@��D��p A�p����c D��fn�fAnz(L��fo p� fp� fn���fp� fp� fo r� L� vH��� I��f��I��f. � H�� fo��f��f�A0f8@ʼnA`��� f��f~Af:A4f:Adf:�� H��L9�u�D�ƃ� A9�tfLc�L����O�@I��M�A�@(A�r(�A�p,�q9�~;Lc�)փ�O�@I��O� A�A(A�r(�A�q,9�~K�t0)щF(A�J(��N,L����E1�M���f D A��I��I��0D9��� 1�L��H����L������t�A�����E1�f�K�<�1�I���q.�D9��H������L����Lc���1�L��I����t @ H����H�H���- �I9�u�H�����l�H�E�dH+%( �� H�e�D��[A\A]A^A_]� � A���c��� � ����A��L��L��L����D��L��Pj ���A��XZ�X����T L������G�D����L�����#��� @ H����J�L",1�f. � �A�A�r(H��0�����q�A9�u���������������E1���k�������A������ ���A�������*�A������� �UH��AWAVAUATSH�� H� $ H�� H� $ H��hdH�%( H�E�1�H���� ��3 I��u/H�U�dH+%( �� H��h [A\A]A^A_]�f. � L����I��H�Ӿ H�� L���?��xRL���5� � H�5�� I��H)�I�<�CA�I��M��L��H��p��L��L������ �a���1��Z���H��0x H�� � �01��m�������4����~)�ff. � � �UH��ATSH��H��0L��` dH�%( H�E�1�H��5x H�U��R H�}��x#H�E� H�H�u�H���H��H �a�H�E�H��tK1҃{�H�5��L���TRf�PH�U��d�H�}�A����H�E�dH+%( u0H��0D��[A\]�H��/x H�� � A������01��{����(� @ � �UH��AWI��AVAUATSD��H��XD�i H�}�H�U�H�M�M�u D�E�L��dH�%( H�E�1��w�H���� I��H I����v�H�E�H���� L����v�H�E�H���f I��� �v�H�E�H���G ��A�WE1�M���E��E��E����" f�A��E9n� D��L���w�L�M�H�M�L��A���E�H�U�H�u�P�E�P�u��u��>�H�� A�Dž�� A�\$D��L���/�9�t�A�F��~% A�\$D��L����9��x���A��E9~ދE�L�M�L��H�M�H�U�P�E�H�u�PE�D$�u��u����H�� ���7��� � A�����H�}���H�}���H�}���L����H�E�dH+%( u5H�e�D��[A\A]A^A_]�f D E1��A���A���A���A����&�ff. � � �UH��H��dH�%( H�E�1�H��t �B��uH�E�dH+%( u&�1��f D H�E�dH+%( u ���E���d���� &�ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1����%�ff. � f�� �UH��AWAVAUATSH��(H�}�H��h dH�%( H�E�H�T2x �x#M�I���I��H H���� H��I��I��蓀�H�8 I���� A�} L���I��H���� 1�A�}�H� �1x ��M�M0�D@�y# fA�D$I�H� �� H��� I�|$(H�����PL��� � 1��E��A�U A�$ H�H��H��D(H�SfA�D$I�H�@I�D$ H�H)�fHn�A�EfH:"�A�D$AD$XZH�}�L��L��L��菙�L��A���D�E���� H�E�dH+%( � H�}�H�e�L��L��[A\A]A^A_]�KR� H��I�|$HL�ǡ H�����P� � 1��o��A�U A�$ L��H�H��H��DHH�SfA�D$I�H�@I�D$ H�H)�fHn�A�EfH:"�� A�D$AD$Y^L����������H��*x H�� � �01��z~�f. � A�����f. � H�E�dH+%( uH�e�D��[A\A]A^A_]��Z#�f. � � �UH��AWAVI��AUATSH��8H�}�H�U�H�M�dH�%( H�EȋF�@� � Hc��Z �H���� IcV� I I��f�XH�P��~JI�\$E1�D��L���U9�D��L��I��H��to� �H�ߺ L��H�A��H��H�C���E9n�H�}�H�M�1�L��H�E���L��A���@�H�E�dH+%( uHH��8D��[A\A]A^A_]� � � �f�A��H��H�C�H�C�E;n�S����A����$"� @ � �Uf�H��AWI��AVI��AUI��ATSH�]�H��H��HdH�%( H�E�1�H�u�� H�E� E�E�� ��H��teI��H�@H��H�E�H�E�A�$J fA�D$���L��L��1�L��A��L��A���G�H�E�dH+%( u H��HD��[A\A]A^A_]�f D A�����S!� � �UH��AWI���P AVI��AUI��ATSH��H��dH�%( H�E�1��f��H���� I��� K �P 1�fA�D$�L��L��foW� L��I�D$ I�D$�C8AD$I�D$(�CI�D$0 I�D$8�CI�D$@ I�D$HA��L��A���W�H�E�dH+%( uH��D��[A\A]A^A_]�A�����i �f � � �Ufn�f:"�1�H��H��@�AodH�%( H�E�H�L 0 H�u�H�M�H�Mf�E�M�H�E�I�@H�E�A��H�U�dH+%( u���� �f�� �UfHn�I��1�fH:"�L��H��H�� dH�%( H�E�H�M H�u�E�H�E�A��H�U�dH+%( u��� � @ � �UH��AUI��ATSH��H��dH�%( H�E�H��% H��M�I��I��H��H�H��H��@��LD�@��I�D$LE�@��I�D$LE�@��I�D$LE�@��@I�D$LE��I�D$LE�@�ƀI�D$LE��I�D$LE��tEI�D$I����LD��I�D$LE�H�Ѓ����e H��H�H��H��H��8 I�� tI��� H� M�d���t A�E\M�d��tI��� H� H�@M�d���tI��I��� �� �� tI�� I��J�T H��LE�I�D$�� @ LE�ǀI�D$LE�� I�D$LE�� tI��I��� unI�D$�� LE�� I�D$LE�� @ I�D$LE�� � I�D$LE�� t I��P M�dH�E�dH+%( uTH��L��[A\A]]ÐI��� �l�M�$��}��� I��� �l�M�$�� ��� I�T$I��H��LD�����6 �f D � �UH��H��dH�%( H�E�H�G8H�H�E�dH+%( u��� �f. � � �UH��H��AWAVAUI��ATI��SH�_H��dH�%( H�U�1�� t H�Q H�_H�WA��t I�U H��H�S�A��tI�UH��H�S�I��A��t I�UH��H�S�A��t I�UH��H�S�A��@t I�U H��H�S�A�� t I�U(H��H�S�A�Āt E�uXH��L�s�A�� t I�U0H��H�S�A��tdI��8 H����H��� H���tI��0 H��H�s�M��@ ��H��� L� H���� I��H H��H�C� � A�� �~ A�� �1 A�� �� A�� t@I��� L�sH���g H�I��� �j�I��� L��H� � H��L��; �A�� tM�� H��L�s�M���2 A�� @ �� A�� � t I�E`H��H�C�A�� t I�E@H��H�C�A�� t@I��� L�sH���� H�I��� ��i�I�� L��H� � H��L���A�� t I�EhH��H�C�A�� tI��� H��H�C�A�� @ t I�EpH��H�C�A�� � t I�ExH��H�C�A�� ubH�E�dH+%( �� H��1�[A\A]A^A_]�f D H� L���g����H� L������I��( H��H�s���� @ I��P I��X H�{H�������f � I��� H��H�H�@L�4� L��L������� � H��L��L��H���.:��\���f � A�U\H��H� ����I��� I!�I �L�s�H���5��A�E\H����f � I��� H��H�L�<� L��L�� ���]��� H���G��� � I�� H��L�����J�3L�0H�X���f D H��H�H��H��������1�A��I)ِJ� H�KH�H��H�J�D�J�D�H��H)�H)���I�҃�r��1�A�Ӄ�O�<N�<9�r�H��A;�8 |�����>�ff. � � �UH��H��H��dH�%( H�E�1�H��@��t H�BH�H�G@��t H�zH��H�x�@��@t H�z H��H�x��� t H�z(H��H�x�@�ƀt �zXH��H�x��� t H�R H��H�P�)�H�U�dH+%( u����f � � �UH��AWAVAUATSH��hH�}�L�"H�u�H�M�L��p���dH�%( H�E�1�L9�� 1�L�� � H9�w A��$� H�M�$$H��L9�u�H�M�H��1�H��� H�" x H� � �01���q�T H9�HF�H�<@H�E�H��H��H�����I��H���� I��A�E I��I�_I�EM�,$H�E�M9��e ���E� E1�L���L�e�M��M��f�E�HDžx��� H��x���H9�p����� H��x���H�H;]�u�H�E�1�M��H���H��H���}� D��H�M�H�}�1�fA�GH�E�L��I�GH�E���� @ L��������H�U�dH+%( �� H��h[A\A]A^A_]�f � ��� ���`���E1�M�� @ L9}��. 1��}� fEE�fE�1�H�M�L��fA�D$H�}�H�E��Ѕ�� H�}�H)}�I��E1��E� D��I��� ��M��H�}�I��H�4�K�t4�W��H���6���I�Of8%@ Hcx(H�P,H��CD4I�|4��tO�~@,I��H�E���M�f8%�AI��A9�� �� �E�H9M��s���A���E�L���*��� D L��f�A��I��f:"@0H��H�E�L��L�A��f8%�E9�� ����M���"��� @ I��D��� ��� D M��L���E���E��_���f. � L���E�M�������1��>���H�U�1�H��H�������!����� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �E1�� ����� � � �UH��AWI��AVM��AUI��ATI��SH��H��(�ED�M��E��E�E�dH�%( H�E�1��4���� H�{ tAH�E�dH+%( �� D�M�D�E�L��L��H��(L��L��[A\A]A^A_]� u� D H�; u�H�{ u��{, t=H�E�dH+%( uU�M�D�M�L��L��D�E�H��(L��[A\A]A^A_]�� D 1�H�{ u�H�U�dH+%( uH��([A\A]A^A_]��� @ H� �x H�"� 1��3�qm�3H�H� 1�1��_m�3H�n� 1�1��Mm�3H��� 1�1��;m������ @ � �UE��H��H��dH�%( H�E�1�AQD��H��APL�� x H��1����H�U�dH+%( u����ff. � @ � �UH��AWAVAUI��ATSH��H��(H�U�H��P dH�%( H�E�1��� �H��� L�x0I��L�2H�PL��H�U�����I�ĸ�M��tOfE�|$H�U�I�|$A�$N H��P I�D$ M�t$�F,�1�1�L��L��H�E���L��E�� �E�H�U�dH+%( uH��([A\A]A^A_]��� D � �UH��AWA��AVAUI���0 ATSH��H��(H�U�dH�%( H�E�H��� L�0���H��tL��H I��L��1�� N �0 1�L��fA�D$H�E�I�D$ M�t$�AD$��L��A���9 �H�E�dH+%( uH��(D��[A\A]A^A_]��S� � �UH��AWAVAUI��H��ATSH��H��(H�U�dH�%( H�E�1����H���2�H��� L�x0I��L�2H�PL��H�U��@��I�ĸ�M��tOfE�|$H�U�I�|$A�$N H�� I�D$ M�t$�*�1�1�L��L��H�E���L��E��W��E�H�U�dH+%( uH��([A\A]A^A_]��q�� �Uf�H��AWAVL�}�I��AUL��I��ATSH��H��HdH�%( H�E�1�H��� � E�H�E� H�E�E��S���H��tvI��H�@L��H�E�H�E�A�$N fA�D$H��� I�D$ H� I�D$�A���L��1�1�L��A��L��A���y��H�E�dH+%( uH��HD��[A\A]A^A_]�A������ff. � � �UH��AWAVAUATSH��H� dH�%( H�E�1�H9��x I��I��I�ׄ�t:� f D H��� tL��H��L���P�A�ą��a H�I9��1 ��� t�H��P H��t �8 tL��H��L����A�ą��. �n� f.�H zt�L��H��L���4V�A�ą��q���H�2� H��x 1��01��ph�� L��H��L���U�A�ą�x�H��� tL��H��L����A�ą��� L��H��L���2y�A�ą��� H�I9�tW��� t�H��P H��t�8 tL��H��L����A�ą�xX� �� f.�H �b����q����W��� � E1�H�E�dH+%( u6H��D��[A\A]A^A_]�H�e� ����H� � ���H�u� ���� �ff. � � �U��H��AWAVI��AUL�,� ATM��� SH��H��(H�}�L��L�E�dH�%( H�E�1����H���� �oI��L��L��A�����@�oKH�oS P(�o[0X8�oc@`H�okPhX�os`ph�o{pxxH��� I��$� A�D$ I�|���A�$@ fE�|$I�� ��uH�}�H�E�1�1�L���A��L���E��H�E�dH+%( uH��(D��[A\A]A^A_]�A�����W � � � �UH��AWAVAUATSH��H� dH�%( H�E�1�H9�tdI��I��I���f � H�I9�tH��� H�sM��L��H��� � S�A�ą�t�H�x H��� � �01��e�� � E1�H�E�dH+%( uH��D��[A\A]A^A_]�� � � � �UH��AWAVAUATSH�� H� $ H�� dH�%( H�E�1�I��H� A��I���&�H���� I��1�H����L��HDž�� H�� Dž��B H�Zf����H��I�؉���I)�1�L��H�A��L���,�H��H�1�1�f�H��P�)�P�)�`�D��X�)�p��>��u(��H�U�dH+%( u H�Ę [A\A]A^A_]� D ��������t � @ � �UH��AWAVAUATSH�� H� $ H�� L�]L��`�I��I��L����L��h�H��X�H��P�D��|�L�ML��dH�%( H�E�1�L��p���1��H L��L�P,H��M��L��H�I��L���i� �< L��h�H����I�SL��H9�HG�A������� �A�EH�SH��p�H�����$ Dž��C ������|�f ���A �D������ �L��`�M��t+H��H�I�p(L��� L�����x$�uAf���H��X�L��L��L��H��P���H�U�dH+%( u4H�Ę [A\A]A^A_]É�H� x H� 1��01��b������f. � � �UH��AWAVAUATSH�� H� $ H�� D�]@L�U8�ED�}HH��(�I��H�}(D��H�u L�MP��@H��0�H�� �H�U0�ۋML��8�D��\�L��@���x�H��p�H��h�L��H��`�D��X�L������|�dH�%( H�E�1�L��H���1��H L��L�hPI��L��H��H��P��g� H��P�L��@�fn�|�� f:"�x�H����Dž�� ��L��fօ�� �H��`��~�p�fH:"�h�����H����I�R)���H9�HGЈ���� � fn�\�H��H�I9�H����� f:"�X�IF�A�� fօ��H���\ �L��8�K�</L��I�p(���x+�L��0�uAf���L��L��L��H��(�H�� ���H�U�dH+%( u4H�ĸ [A\A]A^A_]É�H�� x H��� 1��01��J`�����^�ff. � � �UH��AWI��AVI��AUI��ATSD��H��(H�}�dH�%( H�E�1�E��t H��L��L���e�H�H� A�ą�xj��L��L��L�����I�w(1�L��L�����A�ą�x:I�w1�L��L���16�A�ą�x"H�u�1�L��L���*�A�ą�xJE1�� D H��� H�� x 1��01��__�H�E�dH+%( u!H��(D��[A\A]A^A_]�f D H��� ��J�f. � � �Uf�H��AWAVI��AUATI��SH��XH�}�H�M�dH�%( H�E�H��.y )E�)E�)E�� H��G H��H!�H���R�H�E�H���s L�e�I�� H��� L��H�]��H>��=� �� L�}��e D H�E�1�H�}�H�@ H�U�L�hH�u�f�P1�� P H�E��Ѕ��� �KE1�E1�� Hc�1�L������=� �� H�) x Lc�K�D� H�x! tGH�E� L��L�����u H�}��h���H�) x H�y� � �01���]��f. � H� x �ٿ H�#� �01��]��U��� D H�u�� H�}�1�1�f�FH�E�H�F �P ��H�}��E��C��E�H�U�dH+%( uH��X[A\A]A^A_]ø����V�f D � �UH��AWI��AVI��AUI��ATSH��(H�U�H�� H��H��dH�%( H�E�1�� b�A�ą�xvL��L��H��L���e>�A�Dž�x~H��A��c��t(H�E��x# �� �pH��L��L������Aą�~wH�E�dH+%( �� H��(D��[A\A]A^A_]�f�H��x H�� 1��01��W\�� D H��x H��� 1�E���01��4\��f�H�x�'v���r���H�ax H��� 1�A�܋01��\��h�����f. � � �UH��AWAVAUATSH��dH�%( H�E�1�H��� H�}�E1�L�m�H� h0 L�5n� f. � H��L���%]�I��H���� L��L����A���� H�5�� L����A��tsH�5~� L����A���� H�5p� L���A��u A��� H�5�� L���A��u A���t��� @ H�5�/ L���qA��u=A���T��� @ E1�H�E�dH+%( u&H��D��[A\A]A^A_]� @ A� ��A���������� UH��ATSH�� H� $ H�� dH�%( H�E�1��(tH��H�?H��P��a��t+1�H�U�dH+%( �� H�Ġ [A\]�f. � H���� t�L����L� � L�� L�� � �~x�L���VV��uJH�;L���wq��t��]�H��8�:�M��I��1�H��H�x H��� �01���Y������O���H� g� ���t�G]�8��9�H��H��x M��H�t� 1��01��Y����f. � UH��AUATSH��H��( �w$H�dH�%( H�E�1����A���� H��������A����.��xu�{" t<H���H��� H�CH�E�dH+%( �� H��( D��[A\A]]� @ D�����E��t���A9�t�H�KH��� H� x 1��01��X�D��A������O��� D �3\�H��P����� D� D����L�-�x H�K1�I��H�5� 1�A�u �ZX�A��t$A�u H��6 1�1�A���=X��0��� � H�{H�5 � � B��u�A�u H�� 1�� X��H�KH�e� �9������ UH��ATSH��H�� dH�%( H�E�1��(tBH��� �B 1��uy�A�ą�xFD�c1�H�U�dH+%( ukH�Đ [A\]� D ����A��E��y�H�{��������� �[�H��`����� �8��H�KH�Q� 1�I��H��x �01��0W���I��f � � �UH��AUATSH��L�o8dH�%( H�E؋G@��x?HcЉ�H�RH�@H��H��M�d�I�\ I)� @ �{�x��H��H���L��L9�u�H�E�dH+%( uH��L��[A\A]]�v����� �UH��AWAVAUATSH��(H�}��u�dH�%( H�E�1��! �E� �> Hc�H�<@I��H�����I��H���\ H��E1�L�e�E��~yH�E�E��� H��H�@� H�1��B��y%� D �Y�I�Ƌ ��u\L���A^��tMH�;1��� �B �w��x��E� A��H���C�D9}�u�H�E��M�E1�H�@0 L�h8�H@�[f�A���A��A�G�E��t@HcЉ�H�RH�@H��H��M�t�I�\ I)� D �{� ��H��H������L9�u�L�����H�E�dH+%( uWH��(D��[A\A]A^A_]�H��x A�+ H� &� H�4v � A���H�81�����A���Q���A������ff. � �� �UH��AWAVAUATSH�� H� $ H�� E1�dH�%( H�E�H�G0H���� �! H���� H��� H�;��I��H���d Dž,� E1� � L���x�H��� H��L�p� 1�AVL� L����� L�o � L���kr�H��0�L��� [�ZY��u���H�% � = � u�� H�5� L�������x�����,�L������(�H�H�@H��H��H�� �� ��I��H���^ H�� �L��L�|��m��I�H��H���� 1�1��u�A�ą��~ A�GH��`�L��I�G��(�M����,��d�H����� L����M��� ��,�L�{8E1�C@H�E�dH+%( �� H�e�D��[A\A]A^A_]�A��L�����Hc�,�M�n�H�@I� Ɛ�{�X��H��H���,��L9�u�L���o���H�Nx A�g H� �� H��s � A���H�81��}���a���H�x A�k H� h� H�vs � A�����H�81��H���,���L��M��A�����,���,�����e����3��� � A������� ��� �UH��AVAUATSH�� dH�%( H�E�1��! t}�G@I��1�L��@������`H��p���H��I�D$A9^@~JI�V8H�[L��L�$�A�|$�!'��t����H�U�dH+%( uRH�Ġ [A\A]A^]�f � 1��� @ H���w A�� H� H� H�Vr � H�81��.������"��f�� �UH��AUE1�ATI��H�� dH�%( H�E�1�H��(A��H���� �8-�� A�D$ A�D$# L��������� A�|$(�� A�D$!I� $���� 1�I�|$� H��� �Y=���� A�T$(��uI�<$�� �z����� L���J���A�Ņ�thA�D$(��u_I�<$�qL��T � �x �S���A�|$# �� A�|$(H��B H�5�� D��HE����I�D$H���D A�D$ E1�H�E�dH+%( �# H�Ġ D��A\A]]� � A�D$! I� $f D H�����I�D$H��� H�E�dH+%( �� H�Ġ L��A\A]]�c��� A�L$���o���E�l$E1�A�D$ �e���H��P���D����$��u��h���% � = �����I�$A�D$ A�D$# H���?���H��� I�$�/���f D I�<$H��P����U��� �����h���% � = @ ��A�D$!���� A������������E�l$E1�A�D$# A�D$ ���A�����ff. � �� �UH��SH��H��dH�%( H�E�1��! uSH�{����{# t$H�E�dH+%( u<H�{H�]���� � � H�E�dH+%( u�{H�]����� @ �sc�����ff. � �� �UH��ATI��SH��H��H��dH�%( H�E�1��{# tKH�K� L���� �H��u L��H�U�dH+%( uEH��[A\]ÐH�{����H��� � H�E�dH+%( uD�CH��[A\D��]�E���P��� �UH��H��dH�%( H�E�1�H�E�dH+%( u �������� � � �UI��H��ATI��H��dH�%( H�E�1��# t?H�O� L��L���c[�H��H�����ID�H�U�dH+%( u*L�e��� � H�E�dH+%( uL�e�H��������f D � �UH��AVAUATSH��dH�%( H�E�1��(�$ M��A��H�H��I��I��H�� L�� �8���� I�4$H�;�zc��u6D�cE��tVH�E�dH+%( �� H��D��[A\A]A^]�f. � M�$H� H��� 1�H��w �01��K�D�cE��u�D���?��H���WD�A�ą�x��{1�L���cD�H���t D�c�w��� @ �N�8A���+�L�� A��I��H���w H��� �01��,K��:��� � A���(��� D A�������� ��� �UH��H��L�GdH�%( H�E�1�H�0 t.�W@��~'H�O8��H�RH�AH�T�( � L H��H9�u�H�E�dH+%( u�L������ � �UH��ATSH��dH�%( H�E�1��! t\I��H��L�L��� H������ H��L���h��x1H�H9�s*H�E�dH+%( u8H��L�� [A\]�F��f D H�E�dH+%( uH�������[A\]����ff. � � �UH��AUATSH��dH�%( H�E�1����H��tcI��H� .� L�����H��tGH�x� H���^���t�A� L���| �H�E�dH+%( u H��D��[A\A]]� � E1���E1����i��f � � �UH��H�� dH�%( H�E�1��! tlH�L��X���1�H��� � L����5��xHH��X���H��`����P�A��H��X���E��uH�U�dH+%( u�� D H����� � 1������� � � �UH��H�� dH�%( H�E�1��! tlH�L��X���A��1�H�� � L���I5��xEH��X���H��`����rO�A��H��X���E��uH�U�dH+%( u��f�H����� � 1����'�� � � �UH�5 � H��AUATH��dH�%( H�E�1��P�H��tRH�}�H��� I�ľ E1����H��v H�}����A��L���z��H�E�dH+%( uH��D��A\A]]�E1������ @ � �U1�H��H��D�FH+~dH�%( H�E�1�H���I��H��H��1�H��H��I��H�H�U�dH+%( u���8�� � � �UH��H��H��dH�%( H�E�1��~! t H+~H#~H~� H������rH��H��H!�H��H��H��HzH��H�H�U�dH+%( u�����ff. � @ � �UH��H��H���O�' dH�%( H�U�1�� � ��to��P4�o@@�oHP�V�P2fl�f�H�PXFH�V�P(�����V �P(�����V!��ʋH9�u���u��~ ���H�U�dH+%( u%��H�-�w H�n� � �01���E��������� @ � �UH��AVAUATSH�� H� $ H�ĀdH�%( H�E�1�L����I��I��L��� �H�H�O 8 H����M���� I��L��H��`�H���kc����� ��t&H�U�dH+%( �� H�Ā [A\A]A^]� H�Y�w H��� � �01��D�L��1�L����`��o�h�L��fHn���d����fH:"�H��x����H��������f�������a��� � 1��S������ff. � �� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���m��ff. � f�� �UH��� H��AVAUI��� ATSH��H��H�OL��dH�%( H�E�1�� ��H�K� L��Lc�H��� 1����H�K� L��Lc�H��� 1�����M�Lc�M�f�{ w&H�E�dH+%( �� H��L��[A\A]A^]� H�K H��� L��1�� ���H�K(� L��A��H��� 1��y��Ic��K0L��H�� H�1�I�H�y� �T���K1� L��Lc�H�v� 1��7��M�Lc�M��S����$�� @ U� H��AWAVL������AUL��ATS�����H��8 dH�%( H�E�1��H�ƅ��� Dž���� � ��1҅�I�A���AF�I�ƿ* A� D���A�����L��1����E�&�Dž��� ���� 1�A�� tû����A���� H��߾�L���� E1�D��* 1�A�������L�����A�I�ĉ�A�� �����D �t]1ۃ� tŃ�@�ƃ� ��@��t ��t��Qy ���� ������ 1�H�U�dH+%( �� H��8 [A\A]A^A_]Ð���� �������M�������D���f����,����3�� � @ ��Qy ���)���H��@����� D�����D�� H�7� I��H��w H�81��S���=Qy �����H��@����� �������;�������� H�A� I��H���w H�81����������Py �������D����� @ � �UH��H��dH�%( H�E�1��=�Py H��x tH�U�dH+%( u5�� @ �{�����~H���x ��Py �� � H���x 1����l��f. � f�� �U�h H��H��dH�%( H�E�1����H��t+H�P(�@ f�H�P(H�PHH�@@ H�PHH�PP @H�U�dH+%( u����� D � �UH��AUI��ATL�gHSH��H�WHdH�%( H�E�1�H�H�� ���H�� ���I9�t7 � H��H H�PH��U��H��H�� H H�� H H�� ���L9�u�H�E�dH+%( uH��L��[A\A]]����R��f�� �UfHn�fH:"�H��AWI��AVI��AUI��ATSH��8dH�%( H�E�1�L9���M��LE�H���I H�^@L�F@H��u�*f�L�cwL�cI�$H��t H��L9k�u�L9s�u�L�{��{M�� D I�GXI;G`�� I�PH�� ���H�p��H��I�wX1�H��M��LE�L�<L��H�|(f�A�W M�wI�G I�G@ I�_(AG0I�<$�U�H�E�dH+%( �C H��8L��[A\A]A^A_]� � �H L�E��U�)E��[��H��H��� H�� H I�WHI�GPL�E�fHn�I�wPfoE�fH:"��U�� H H�0I�GXI�G` ����H�GXH;G`s\H�OPH�� H H�p��H��I�wX1�H��M��LE�L�<H�D(I� M�oM�wI�G A�W I�G(I�G@ �����H �U�蕿�H��H��t>H�� H I�WHI�GPfHn�I�wP�U�fH:"�� H H�0I�GXI�G` �\���E1��������f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1�������f � � �UH��H��dH�%( H�E�1�H�E�dH+%( u��P���{��ff. � � �UH��H��dH�%( H�E�H���w �8 tH�E�dH+%( u!�1�� � H�E�dH+%( u��K�����f D � �UH��H��dH�%( H�E�H���w �8 tH�E�dH+%( u!�1�� � H�E�dH+%( u��*����f D � �UH��H��dH�%( H�E�H�0�w �8 tH�E�dH+%( u!�1�� � H�E�dH+%( u��[J��V��f D � �UH��H��dH�%( H�E�H���w �8 tH�E�dH+%( u!�1�� � H�E�dH+%( u��)����f D UH��I��f�fIn�H��H��pL�VHdH� %( H�M�1�H�E�fHn�fH:"FPH�4�H�x(H�4�H�N8)E��~^H+~ fH:"V0H�M�H�H fI:"�H+NH�@0H+F(fHnɀ~@ fHn�fH:"F]�fH:"�M�E�U�tS� � � �E� E��t�}�Ȁ~B t�E�H��1�H�}�H��HD�I�RA�RH�U�dH+%( u�ø � � �����f. � UH��AWA��AVA��AUE��ATSH��H��8H�U�L��� dH�%( H�E�1�M��tLD�G A�T$X1�E��tN���$ I�<$ �i H�E�dH+%( �6 H��8L��[A\A]A^A_]� @ �G ���� � 1ҋ{��uE��j��t@��t�A� D�Ǿx �U�D�E��w%�D�E��U�H��H���� M���� ��H��L��D�E�H��H��H)�H������D�E�H���Y H� ��L��Ic�H�� H��� � � I� �L��uH����H� �H��u��H��H� �H���� H��H��?)�� ��H��A��9��!���@������E9t$X�����Mc�L��H��L)�M�$�I�<$ ����� @ E���/ E���� H�;H���� � �H���� H�;� �H�� H�����I��H��p H���B I�D$8H�5�o L���~!���� A�D$\ �z �x � ��#�H��H���= A� D�AXL��H�M����H�M��s H��� I�̅������S��u E�������I�����f D H� �I�D$8H�E�I�D$H��� D��H�@H�<� �<��I�D$`H���� E�l$h���� @ I�D$L�� K�<�H���w*�H���~ I�$M�|$���H��� � H��0��f. � ��H������ @ H���X�H��p ��� @ �x � �U��"�H��H��t�U�A� �E���E1�����#�� UH��AVAUL��p���ATI��SH��H��pdH�%( H�E�1�H�~H �� �- D H��H�f�H�{(H�4�E�fIn�H�KHH�4�fH:"CPH�CH�V8H+~ )�p����~VfH:"S@H�U�H�S H+VfHn�H�S0H+V(fH:"�H�~0�~@fHn�fH:"FH�E� H�}�����~@U��M����~B E��U�t�}�H�QH��H��u1�L��QA�ƅ�u1H�CH���$���E1�H�E�dH+%( u[H��pD��[A\A]A^]�f�H��w H�"� 1��01��4�H�C � D H�F`H�F �Fl H��t�H� ����f�UH��AWAVL��`���I��AUI��ATI��SH��H��xdH�%( H�E�1�I�FH��� I�H� �H�L��y �� H��f�I�~(I�NHH�4�E�fIn�fI:"FPH�4�fHn�I�FH�V8H+~ )�`����~VfH:"^0H��p���I�V H+VfI:"�fHn�I�V0H+V(�~@fH:"�fHn��fH:"FM����~@�x����E����~B ]��U�t�}�H�QH��tCH��L���Q��� ���f � H�U�dH+%( u+H��x[A\A]A^A_]�f�1��� @ 1�L���Q���������!��� �UH��AWAVE1�AUATSH�� H��X���L��� dH�%( H�E�1�M���Y A�EX���M E1�H��`���f � D��H��H��H)�M�|� I�H �[ I�GH���� H��f�I�W@M�GHI�GH�<�E��~�X���fI:"GP)�`���I�7H�4��~VH�~8fH:"�I�W H+VH��p���fHn�I�(H+~ fH:"�H�~0I�W0H+V(�~@H�}��fHn�fH:"F���~@H�E� ��x������~B M��U�E�t�}�I�PH��tkH��H��A�P������A��H���w H��� 1��01��|1�I�G A��E9eX����H�E�dH+%( uQH�Ĉ D��[A\A]A^A_]�f�1�H��A�P�������� D I�G`I�G A�Gl H��t�H� ��!��� �UfHn�H��AWE��AVAUATM��SfI:"�H��XL�MD�UdH�%( H�E�1�D�E D�](H���� A�ՋW H��� I�΅��) �G��� 1���I�H��t"9CXv H�H��H��H)�H� �H�; �� A��1�D�]�L�M�D�U�D�E�)E����D�E�D�U�H��foE�L�M�H��D�]��� L�HD�XpE���� � �Cl�KhD��H�s`��D�@�������ClH�@D��� H����DH�� CpH�B ��� �B H�H9�sjH��H�{H H�tc @ E1�H�E�dH+%( � H��XD��[A\A]A^A_]� � H������H�CL9�t H���� L�KE���@���H�{H u�E��t�A���� A�� � H�CH��H� ո���H���H�3H��H�4H��HI9��( H��u�H���J���H� H��H�T�� @ H�CH��HH���'���H���: u�����f � H��D�E�D�U�L�M�)E����D�E�D�U�L�M�foE��-���f�M������E��M�M9�����A�� H�SH�;E1�A��H;S�� H��H��H��D�hAH�SL�8��� � A������ D A���n���M���e���H�CH��H�ո���� H� H��H� H��HI9�tDH��u��2���f�H�SH������L�� K�4�H���@��H��H��tBH�H�SL�s�M���H�C���H���w H� � 1�A���01��p-��������H���w H� � A���01��I-�H�;1���ff. � @ � �UH��ATSH��dH�%( H�E�1�H��t\I�ԋW H��� ��u4�G��u-1���H�H��t89sXv3Hc�H��H��H)�H� �H�; u � H��tH�CL9�t H��u%L�cH�E�dH+%( u H��[A\]�f � H����������� �UH��AWAVAUATSH�� H��X���L��� dH�%( H�E�1�M���� A�FX���l E1�L��`���L�=�� D D��H��H��H)�I� �H�{H �� @ H�CH���� H��f�H�S@L�CHH�CH�<�E��~�X���fH:"CP)�`���H�3H�4��~VH�~8fH:"�H�S H+VH��p���fHn�H�{(H+~ fH:"�H�~0H�S0H+V(�~@H�}��fHn�fH:"F���~@H�E� ��x������~B M��U�E�t�}�I�PH���� H��L��A�P������H�U�w L��1��01��*�H�C H��A���{��H�{`�r��E9nX�����H��X���L��� L��袿�H��X���Hǀ� H�E�dH+%( uYH�Ĉ [A\A]A^A_]� � 1�L��A�P���w����^���f�H�C`H�C �Cl H���]���H� �Q����c�� � �UI��H��AUATSH��H��dH�%( H�U�1�H���) �W L��� ���� M9�M�1�I����I�fIn�fI:"�H���� ACM���� H���� M�D$� � L�k�K��H�4Ÿ����I D I�$H�<0L9�H�H%����H���L9�tI9�v'I�D�H��I�|�H��H��H��HH9�vI��I9�s�I�H�E�dH+%( �� H��[A\A]]�f D �G��� ���1���H�M��t)A9t$Xv"Hc�H��H��H)�M�$�I�<$ ���f D 1�M9�r!H��v�I�C����M�C� �v��� D H���g���I�C ���M�C������ � �UI��H��AWAVAUATSH��H��dH�%( H�U�1�H���] �W L��� ��� M9����M9�M�1�I����I�ƀH���� M���5 M�l$M���i I� $K�T� H�TѸ� H�2I9�w I9�u��uH��H��HL9�v�f D L��M��L�{�1�H)�H�4�H��� � I��I9��� I�$H�<0L9�H�H%����H���L9�tI9�v I�D�H��I�|�H��H��H��HH9�w�I�H�E�dH+%( �� H��[A\A]A^A_]�f D �G�����1���H�M��t)A9t$Xv"Hc�H��H��H)�M�$�I�<$ �����f D 1�M9�rAI�ƀ���H��v� @ fInƺ fI:"�AB�b��� D H��t��S���f D I�� ���H��w��;���� �������� � � �UH��AVAUATI��SH��dH�%( H�E�1�H��� �W H��� ��ut�G��um1���H�H���� 9sX�� Hc�H��H��H)�H� �H�; �� L�k`I�$ I�E H��u> @ H�E�dH+%( �� H��[A\A]A^]�I�$ H��t�L�k`I�E H��t�9�I�|$Gȉ�I�$�Ch+Cl9�G���L�4@�ClI��H�@L��I�t�软�ChI9E r��ClK�|4I�uH�@H��H�E�dH+%( u H��[A\A]A^]逯�I�$ �C����n��ff. � � �UH��H��AWAVAUATSH��8H�U�dH�%( H�U�1�H��� Hc��H H��� ��uI�@��uB1���HH�H���� 9zX�� H��H��H)�H��H�: �� H�E�H� � H�E�H� H���I H�Z`H�H�]�H�E�H���1 �Bl��@��H�@L�t��BhH�E�H�@L�d�H�E�M9�A��H�PA!�M9�� E���N M��1�1��/ D I�xH����I9�@��@ �uI��9�@��M9�v3@��t.��t��Ao ��H��I��B�I�H�H�J�9�D��@��M9�w�L�}�L9}�rtL�E�I��M9�A��A �u-�^ � I�xI9���H��@��@ �uI��M9�v79�s3��t��Ao��H��R�I�HH�J�D���� @ L�}�L9}��� H�u�H�H�E�dH+%( �Y H��8[A\A]A^A_]ÐE1�1�1�E��t�L��E1�E1�1�f � E��uM��tVL;ArPM;wK �o ��E��H��J�H�yH�z�9�H�YI��A��D��I9��]���E���T���H��� � L; w�H�yI9�A��H��@��A �t��f�L�]�I��M9���@ �uS� ��� � H��t M;CrL;v;M; w6I�KI9�A��H����A �u I�{L��I9�����9�����I��E��t��Ao��A��H��Z�I�KH�J��� � H�E�H� ���1�1��������f�� �UH��AUI��� ATSH��H��dH�%( H�E�1�� ��I��H��t���I�$H��t*M�l$I�\$H�E�dH+%( u H��L��[A\A]]� L��E1��E�����~��ff. � � �UH��ATH��dH�%( H�E�1�H��t.I��H�?�+�H�E�dH+%( u)L��L�e����� � H�E�dH+%( uL�e������f D � �UI��H��AWM��AVAUI��ATSH��H��� L�uHcrXH��H���L��P���dH�%( H�E�1�H���G D�W L��� E���* D�OE��� 1���HI�M��� A9D$X� H��H��H)�M�$�I�<$ �� I�|$H �� E�T$\I�D$PA��� I9�tA�E A9E�u M�\$M��� I�D$ I�T$(I�t$0H�KH��HSHD��� fHn�fH:"�AD$ H�CPI�L$@H�I�D$0A���� I�D$HH�8H�H���� H�KD��8���D��@���H���i D��� I�L9��U H��P���I�4$M�D$8H�PK��H��H�p�����fIn�fH:"CI��H���� I�T$I;T$D��@���D��8����� I�$�A~L$(H�JA�� H��fIn�H��A��I�L$fI:"T$ fI:"L$0L�p8�@@ D�HA�@B H�@0 PH A���� H��P���H�@H���} H��H���H;C�l H��P���H�@H9C(�W A�D$\ E1��I f D M������E1�� L��L��L��@����}�L��@���H��I���� D�P\L�XPA������L��A�D$\ A� �����A���� H�CH��@���H���� L� M���� A���< I���2 M�$H��K��L�� K�D�H;8�3 �xB �� I�S�H��H���@ H��H���H�@H��8���H��P���H�[fIn�M�T$8H�@fH:"�)� ���H�� ���I�D$HH� H��P���H��@���fHn�fH:"�)����M9��m I9��d L��H��L��L��L������L��0����m�A�ƅ��� I�D$L��0���L������H���� I� $H��H��H��H���L�Z�H�QI9S� H��@���H�� ���M��L��H��P���L��0���L��H������I��H���� I�D$I;D$I�<$L��H���L��0����L H�PH��fIn�L��H��A� M��L��I�T$�A~D$(fI:"L$ fo����fI:"D$0L�p8fD�X@H��8����@B H��P���H�@0 0H@ �\��I��H��� I�T$I�<$I;T$�~ �A~D$(H��fIn�fI:"D$0fI:"L$ H��fo� ���A� L�p8fD�P@�@B H�@0 8H@ I�T$H�E�dH+%( �G E1�M��H��� f�A��P�� f D E1�H�E�dH+%( � H��� D��[A\A]A^A_]� D I�D$HL�H�8M���� L�[M������H��P���H�PM�D$8L��H��L��@���D��8����6��L��@���H�KI��fIn�fH:"�H���� I�D$I;D$I�<$D��8����� L�XH��I�T$(I�t$0H�<�I�D$ M�\$A� fIn�fH:"�L�w8GfHn�fH:"�fD�G@�GB H�G0 G ���� D A�� � E1�A�� �� A�������H��P���H��H���H�PH9Q�����H�������H�JH9H(�����I�<$K��H�KM�D$8H��H�p�I�D$HH�8���L�sI��H���� I�D$I�T$I�<$H9��� H�PH��1�I�T$I�T$ H��L�pE1�H�PI�T$(H� H�P I�T$0L�xH�P(L�h8f�p@H�@0 �@B���H��H���H�P�,���M������M� $K��E1�I���x� �����I�S�I�T$H�E�dH+%( �� E1�M��H��� L��L��[A\A]A^A_]���H��H���H�@H��8���M��� ���M�$I���� K��H��@���I�D��H;8�����I�S�H��K��H��@���I���p���H;8�� �xB �� H��`���L��@���I��I��H��8���H���� f D f�I�T$M�D$HH��E�fIn��~�@���fI:"D$P)�`���I�$H�4�H�F8�~VfH:"^0H��p���I�D$ fI:"�H+FfHn�I�D$(H+F fH:"�I�D$0H+F(�~@fHn�fH:"F�x����M����~@E��]����~B �E�t�U�H��I�PH��A�P���" M�\$I�S�M9�����L��@���H��8���L��I�T$E1�M��L��L��� ��A��E������� D E�������H��H���L� H�@H��8���H�CH��@����5���f. � L��L��L��8���D��@����w�A�ƅ��_���L��8���D��@���M�\$P�O��� @ A�T$XL��L��L��8�����@����3�L��軘�I�|$`豘�I�|$L��1�H��I�$ I�D$p H)���x���H���@����sXL��8���A�T$X��� @ H�� )� ���H�4�H��@���H���F��H��H��� H��@���H�KI�$fo� ���I�D$I�T$D��8����%��� D H�E�dH+%( �| H�SL��L��L��H��� [A\A]A^A_]���f�H��HH��������� D M������I�$I��u L;x�����K��M�D$81�H�t��I�D$H1�H�8��I����� HfHn�fH:"CM���3 I�T$I�<$I;T$�� H�B�A~L$(fIn�E1�I�D$H��A� fI:"T$ fI:"L$0H��L�h8fD�@@�@B H�@0 PH �K��� � H�� I�<$D��8���H�4�D��@���H��)� ���賟�H���� I�T$I�$I�\$fo� ���D��8���D��@������L��@���H��8���A������f. � I�P8H9B�� H��@���I;8�M���A�xB �;���I�S����f D I�D$H���� M�4$H��I��L�Z�A�{ t M9��^ H��8�������H�@8I�T$HL��H���H�XH��P���L�:L�hH���_ H�{-� H�5�� L�� ���L��8������L��8���L�� �����L��H���A���P L9�� I��E1�M�\$����H�� )�P���H�4�H���K��H��H��� I�$I�T$I�\$fo�P�������H��8���H��P���I��H9P���H��P���H��@���M��H�� ���H����I��H���� I�D$I�<$I;D$�! �A~D$(fo����H�PH��fI:"D$0fIn�H��E1�fI:"L$ I�T$A� L�h8fD�`@�@B H�@0 8H@ ����K�t�H��@���L��L��M�D$8�X��H��t I�T$M�<$E1�H��I��H�B����A���~���H���� H��@���H�� ���M��L��H��P������I��H��t�I�D$I�<$I;D$�� H�PH��I�T$I�T$ H��H�X� H�PI�T$(H� H�P I�T$0L�xL�p8E1�H�P(f�X@H�@0 �@B����H�� L�� ���H�4�L��@���H��H��H����P��H��H��� ���H��H���I�$L�� ���I�D$I�T$L��@����W�E1�M��H��1�I�D$ L��L��L��8���L��H������A�ƅ��G���I�|$ L��H���L��8����������� D E1�M��1�L��I�D$ L���D��A���6���L��H��L��L��L������L��0����}��A�ƅ����I�D$H��H���L��0���L������H��H�Q�.���Hk�HI $L�Y���f. � I�C�I�D$H��L�� K�D�H�@H�������I9������H��P���I�]H9X(�����I��M�\$�@�H�� Hk�H�͚�H��H�������I�$I�D$I�\$����H�� Hk�HH��P���藚�H��H���e���H��P���I�$I�T$I�T$�E�H��P���H��@���M��H�� ���H���a��I��H��� ���I�D$I�<$I9D$�� I�D$H�PHk�HI�T$I�T$ H�H�PI�T$(H� H�P I�T$0H�XL�xH�P(L�h8f�@@ �@B H�@0 �:�L�� Ik�H�Ǚ�H��H�������I�$I�D$M�l$����H�� Hk�H蘙�H��H���f���I�$I�D$I�\$������H�� Hk�HH��P����]��H��H���+���H��P���I�$I�T$� ���ff. � �� �UH��H��dH�%( H�E�1�H��t@�O H��� ��u:�W��u31҅�H�H��t 9pXvHc�H��H��H)�H��H�8 u 1�� @ H��t�H�@H�U�dH+%( u���9��f � � �UH��AWAVAUATSH��8H�}��u��M�dH�%( H�E�1����� �A�I�Չ˃��� ��f��fv�H�Љ�fo%R ��H��I�Tf D �ofo�H��f��fo�fo�f��fo�f87�fo�f��f87�f8�fo�fo�f8�H9�u�fo�foً}�fs�f��fo�f�ă��f87�f8�fo�fH~�fo�f��fs�fo�f��f87�f8�fH~�t9Hc�H�4� I�L� H9�HG�H9�HB���9U�~I�T5H9�HG�H9�HB�H)�H�E� H��H��H��v!H��$I�$I�$H��H��H)�H��H�H��H�U�E1�L��L�5T� E1�M��I��f�K��1ҋu�Ic�H}�I��H)�D)�H��Hc�H�u�H�4�v H� �L��1��F��A�D9m��H�E�dH+%( u+H��8D��[A\A]A^A_]� @ E1���1�H�����1�������f. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���ͯ�f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ�����芯�f. � � �U1�H�"� H��H��dH�%( H�E�1�H�}�w �01��, �H�E�dH+%( uɸ������1��� �UH��H��dH�%( H�E�1�H�E�dH+%( u����ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u��迮�ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u�����ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u���?��ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u����ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u��迭�f. � D UH��AWAVAUI��� ATA��SH�Ӊ�H�50� H��( dH�%( H�E�1��1�I�ExH���� f��H*�H�CH���� f���H*��^�L��H�������Y�M �������r��������� H��H��H��� � ����E���� L�%�� H�ٿ 1�L�5�� L��L�=�� L��� �L��L�� H� �� 1��r �M�eI�EL������H������I9�tF � L��1ɺ L����L��L��� I��H��1��V��H���> �M�$$L;�����u�H�E�dH+%( �� H��( [A\A]A^A_]� @ L�%� H��M�u1�L�� �� �L�� 1�H�� � �M�eM9�t�L������L�=�� f D L��1ɺ L���&��L��� H��H��1����H��� �M�$$M9�u��J��� H��f��H��H ��H*��X��5���f. � H��f�H��H ��H*��X�����M��ff. � f�UH��AWI��� AVM��AUI��H�5� ATSH��H��8 dH�%( H�E�1�� �I�GxH���� f��H*�H�CH���� f���H*��^�L��H������L�%s� �YOK ��������L�� H��������H��� �z��I�ExH���� f��H*�I�FH���� f���H*��^�L��L�������Y�J ������苻�L��L��� ������H��� � ��L��H�ڿ L�5פ 1�L��� �L��� 1�H� � H�ߤ � �M�wI�GM�eH������I9��� I�EH������I9��� H������L������H������� L;�����t_L��1ɺ L���ݵ�L��1ɺ H������I���ĵ�L�� H��I��H�(� 1��8��H��� �M�$$M�6L;�����u�H�E�dH+%( �� H��8 [A\A]A^A_]� H��f�H��H �H�C�H*��X�H������H��f��H��H ��H*��X��� @ H��f��H��H ��H*��X��D���f�H��f�H��H ��H*��X������}��ff. � f�� �UH��AVAUI��ATSH��L�7dH�%( H�E؋G��~$��L��H��M�d @ H��H�� 蔅�L9�u�L���ח�H�E�dH+%( uH��L��[A\A]A^]鴗����ff. � @ � �UH��AWAVAUA��ATSH��HH�}��_� dH�%( H�E�1��]���I��H���n Hc�� ���I��H���� ��~Q�]�H�E�Mc�L�e�H��H�L��H�E�I�ľ L�����H�H���� D�kH�� �C��L9�u�L�e��E�M�'A�GH�E�H�H9��� L��� 1�L��谳�L��� M���� I�� �Ě�H��H��tt @ A�D$ M�$L�_�A;D$�� I�L�Bx���� I�JE1ɺ @ H�1H�vxL9�sI��Lcʃ�H��9�u�L9G8vI��O� ��H��H��u�L����I��H���d���L��I�� �ؕ�I�D$���� H�A�D$�H9]�����H�E�dH+%( uQH��HL��[A\A]A^A_]�f. � E1��u��� � HcЃ�H��M� A�D$ �c���L��E1�荕���ƥ�f D L�e�H�]�H��H�� � ��H;]�u�L��E1��[���k���f D � �UH��H���WdH�%( H�E�H���~=��H��H�T � � H�� H9�t 9pu�H�U�dH+%( u��f � 1����'�� � � �UH��AWAVAUATSH��(H�}��W dH�%( H�E�1����� I��E1� � H�E�M��I��L A�F ��~iE1�� D I��E9~ ~FL��I�<$H��I H�3���t�H�A�MI�D$I�$H�CH�E��@ 9�~ I��� � H�E�A�M�@ 9��H�E�dH+%( uH��([A\A]A^A_]��>��ff. � � �UH��AVE1�AUI��H�=+� ATE1�SH��H��dH�%( H�E�1����A�M ��(�F @ H�8A��L��I��D��I�����A�M D9�~ I�U L��H��H�H�pH��u�I��D9��H�=�� E1�E1��t�A�M ��~ I�U L��H��H�H�x t_I��D9��H�=w� E1�E1��<�S ��~ H� L��H��H�H�x tQI��D9��H�E�dH+%( ubH��[A\A]A^]� @ H�8A��1�L��D��I���P���A�M D9��g���냐H�8A��H�ڹ D��I���%����S D9��t�����¢�f�UI��A� H��H��H��dH�%( H�E�1�H����+t"��-t}�� th1�H�U�dH+%( �� �ÐL�PH��L��H��Q���v'f � �� �� H��I��H���Q���w��aD����A I�B��H��H��w��� @ L�PH��L��H��Q���v#f � �� u+H��I��H���Q���w��aD���� I�B�f D ������0���象�UH��AVAUI��ATI��SH��H� dH�%( H�E�1������H�5�� H��褽�E1�H�I�$�8#u$L�pM�4$�P��߀�Gu1H��I�$A�E H�E�dH+%( ubH��D��[A\A]A^]�f���H�u�1�L��� H���$��D�E��u H�U�I9$tH=���wI�$A�E �A��� A�����ˠ�ff. � UH��AWI��AVL�5+� AUL��I��ATSH��H��(H�U�L�'L��dH�%( H�E�1�讼�I�L�#A�$��0�� wcM��t6���H�u�1�L��� I�����I�A�E ��uH�U�H9tH������H�U�dH+%( u`H��([A\A]A^A_]� D L��L���-��L��I�H�E�L�#L��L� ���H��t�I�1�L�#A�<$ t�A�$ H��f D ���跟� � UH��SH�� H� $ H��(dH�%( H�E�1�H��H�HH���� H����� ���L� �� H��to�{ L�C8H����H�Ku:H��H�~� � P1����ZY��x<H����H�U�dH+%( u=H�]���P� H�/� 1�AQL�K@����^_��y�1��� @ H��� I���z����Ԟ� @ UH��AVAUL��p���I��ATI��L��SH��H��p H�� dH�%( H�E�1��г��u$H�}� t H�M�1�L��L��I��$ H)�L�PH�U�dH+%( uH��p [A\A]A^]��D�� @ � �UH��H��dH�%( H�E�1��y t�>Gt:1��9 t�> tH�U�dH+%( uU�� D H�E�dH+%( u?����� �Nf��/v%H�E�dH+%( u H�� H�H��1�H�@�����襝� D � �UH��ATI����SH��H��dH�%( H�E�1��Ć��t4A�|$ tHI�T$H� �x H��� �H�H �H�DH)�I;D$vI�D$H�E�dH+%( u H��1�[A\]�f�A�D$ H��I�\$�� ��ff. � UH��AWAVAUATSH��dH�%( H�E�1�H9�� uGI��H�I��H��H��H9�t3 H9�tSI9�tH� I9�u�f D H9��� I9�t H�I9�u�f�H�E�dH+%( �� H��[A\A]A^A_]�f D I9�t�L�#M9�u�f � M�$$M9�t*L���_ �H9�tL���R �I9�u�A��$� �M9�u�I�U � � I9��w���L�#A� M9�u �d��� @ M9��W���M�$$M9��J���H��L���?���u�H��L������ �B��ANlj�� M9�u�����蜛�ff. � �UH��AWAVI��AUE��ATI��SH��H��(H�}�dH�%( H�E�1�H� H� �ݨ��E� I��H��u;�y f � I�WH)�I�$E��~9H���a L�����I��H���C H�H���� I�<$ t�E���1 I�w-L�����A� �u�E���S H� �w 1�L��1�H��z D�U�E1�3��H�}��/��D�U�H��I���P � M�o-L��D�U�L���u�D�U���� A�G*A�g ���<t <E�A��A��wH��M�GA���3AUD��H�|� 1�1�D�U�A� ���XD�U�Z� f�I�w-L��������E��ugA�G*���<����I�WL��H�I�G H)�I�$�m��I��H��������H�; �� 1�H�U�dH+%( � H�e�[A\A]A^A_]�f�~��E��E�A9��g���� @ A�G*���<�Q������ E��urL��D�U�����D�U�H��I��������3H�nx L��1�1�� ��H��x �31�1�������Z���H� /�w �3E��<L��uVH��x 1�1������;�3L��H�:� 1�1�D�U�E1����D�U��i���M��D��H�ox 1�1����H��x �H�� 1�1��u����莘�ff. � UL�^ f�H��AWI��AVL�M�I��AUATA��SH��H��HdH�%( H�E�1�H� ��L��H� H� H�}�L��E�L�M��E��EM�E��H��L�M����� �}� �� �}� t<H�E�E1�I�H�E�H�H�E�dH+%( �$ H��HD��[A\A]A^A_]�f D H� ўw 1�1�H�(� �3�w��E��Z�3L��usH�tw 1�1��[��H��w �31�1�A����C��놐A��H�~�w H��w 1��01��$���d��� � �3M��D��H��v 1�1�� ���f D H��� 1�1������H� '�w L��1�1�H�qw L�M��3����L��\ H�u�H�D L���E� ���3H��u 1�L��1����H�)v �0���蟖�ff. � @ � �UH��AWD��AVAUA��ATI��SH��D��H��(H�M�dH�%( H�E�1����tOL�3L���d��L��L��H�E�����ua�{! �� H���w E��B�(�� �{" �� � �{$ uRH�E�dH+%( �� H�e�1�[A\A]A^A_]�f D H�U�L��L���q���u�H�E�A�< u��|��� D H�ɜw �C$ L��1�H�� �01��h���f D �{" tR�C �K���C 9��f���H��H���w ��1�ATL�E�H��� E���K �01����XZ�C$�5��� � �K �� ��ff. � � �UH��AWAVI��AUI��ATA��SH��H��(dH�%( H�E�1�� �� H�GH��u H��H+GH�G�{" t,H������H�U�dH+%( �_ H��([A\A]A^A_]ÐA����}��tCL�;L��蘟�L��L��I���J����� L��L��L������uC�|5 �� @ 1�� @ ���}��t�L�;L���A��L��L��H�E������t&H�U�L��L��诌��u�H�E�A�| u� � �{! uZ�{" t�C ���C ;Cu��C 1�L�s� ��� � �{! uR�{" t�C ���C ;C�Z����C#� ���� @ H��w E��B� u��{" u�1����f � H��w E��B� u��{" u�1�����<��ff. � �� �UA��H��AUI��ATI��SH��H��(dH�%( H�E�1�H�? �� I�D$ I�t$L�k�A~$H�C H�C(A�D$(fH:"��C0CH��tA�|$$ u*H� 1�H�U�dH+%( �� H��([A\A]]� M�L$A�T$� 1�fIn�fH:"�A�0 ���H�H���tQ1��f � �F�x ���H���H��w �M̺ � H�=ȍ H���D�E�� �x ����H�-�w H��� � �01�����H� ���0����ܑ�ff. � �� �UH��SH��H��H�?dH�%( H�E�1�H��tH�s�г�H� H�E�dH+%( uH�]������ff. � @ � �UH��H��H��dH�<%( H�}�1���tnH�pH�5�x ��D�L��1�L�@M��t I�P�1�I��HEր�H�҃����PH�E�dH+%( u;H�#�w L��� H�Ì �01������f�H�@ H�E�dH+%( u����f�� �UH��AVI��AUA��ATI��SH��H��H�~dH�%( H�E�1��9��A��� �S$��t2D�k ��uJI�|$ D��襠�I�|$(�C(H��tP1��w�C f D H�E�dH+%( u:H��[A\A]A^]� @ �C(����I�|$(D����v�C �� � �C �������f. � � �UH��AUATI��SH��dH�%( H�E�1��w��fffwrA����( L��� ��H��t[��t-K�L� H��H� � fHn�H�B H��(��B�H9�u�E1�I�$H�E�dH+%( u H��D��[A\A]]�f D 1�A�����A��� �UH��H��dH�%( H�E�1�H�E�dH+%( u ɾ ������f D � �UH��AVI��AUATI��S��H��H�?dH�%( H�E�1�A9v w8�� �� A� f D E�D9�s�D��H���u�H��H��t{I�E�n A�N�AA�F��u�/ @ �o ��t �ȍH�H����H���H��H�L;br�H�lj 1�L�gH�U�dH+%( u$H��[A\A]A^]þ A� �x���������� D � �UH��SH��H��dH�%( H�E�1��\k�H�C H�E�dH+%( uH�]����ʍ�f. � � �UH��H��D�OdH�%( H�E�1�E���� E�Q�D�WH�?A���� A���� � A� �) @ �o H��D���4 D�FE9�vG��A9��� D����H��H��H�H��H�L�ZH�L9Yr��o��4 D�FE9�w�I��J�H�rD���u�. �o��t �B�H����H���H��H�H;qr�H��D�H�wH�E�dH+%( u4�� D I���Bo ��D��H��H�H�pD� �H��A� ���v��f D � �UH��H��dH�%( H�E�1�H��t H�E�dH+%( u$H�G��f. � H�E�dH+%( u�1����� � � �UH��H��dH�%( H�E�1�H��tH�E�dH+%( u6H�G��H���w 1�H�rl �01����H�E�dH+%( uɸ���見�f D � �UH��H��dH�%( H�E�1�H��t H�E�dH+%( u"H�G��f. � H�E�dH+%( u���J��f. � � �UH��H��dH�%( H�E�1�H��t H�G H��tH�U�dH+%( u�� D H�E�dH+%( u�1����� � � �UH��H��dH�%( H�E�1�@��t'H��t"H�G(H��tH�U�dH+%( u �� � H�E�dH+%( u�1��耊�� �UH��H��dH�%( H�E�1�H��t H�G0H��tL�U�dL+%( u�� D H�E�dH+%( u�1���(�� � � �UH��H��dH�%( H�E�1�H��t H�wXH�E�dH+%( u H��� � H�E�dH+%( u�1���ȉ� � � �UH��H��dH�%( H�E�1�H��t H�E�dH+%( u$H�G@��f. � H�E�dH+%( u�1���h�� � UH��AWAVAUATSH�� H� $ H�� L�`H��h�H��M��I��H��`�E��dH�%( H�E�H��� 1�H��x�� ��H�����H�ChL�� L��p�E��� L��x�1�M9��� L��H����� H��i L)�� PH�Ϗw �01��~��H�Sp^_H���� H�KxH��p�1�H��H��x�H��1�H��H��H9�wHCxH)�L9��� E���� L��H��X����H��p�H;�x�H��X�I��w L9��� L)�I��I9��� L�[xM��I)�I�M)�M�A�L$P��tL��1�H��I)�I)�L��I�F� ��H)�H��H����LE�H��1�H���H��0 VL��f����fIn�H��H��� fI:"�L����H��h�M��H������� Dž��G ����H��`������ZY��� H��p�H��� E��u-H�Sh�$|��� H��( I�D$HH��t��� L��Ѕ�x� H�U�dH+%( �� H�e�[A\A]A^A_]� H��p�H!�H#�x��Z���f. � ��� H�S`L��L��L��x�L��p������uaL��p���� D L)�M��M� 7E1�1��y��� @ I������ � H�{p �8���H�{x1�H��H��H��H)��!���f D ������)����)��f � � �UH��H��dH�%( H�E�1�H��t0�:eu�FTH��H��t6H�G8H��t-H�M�dH+ %( u>�� 1�H�U�dH+%( u'�� D H�ٌw H��f 1��01��������蓅� � �UH��AUATSH��dH�%( H�E�H�GXH���� L� H��A��L9�u� f�M�$$L9cXtvL���p��t�1�A��$� ubH�[XH�{����ukH�{ D���P��I��$� ���.�Ƹ�����t*H�E�dH+%( uYH��L��[A\A]]��x� @ ���H�U�dH+%( u/H��[A\A]]�H�E�dH+%( uH��D��L��[A\A]]齙�舄� � � �UH��AWAVI��AUATSH��H��(H�}�H�M�dH�%( H�E�1�H���u H��� 1�H��H�u��N��H��H�E�H�ʀ8 ��H�� ����� H���� H�H9��j A��H9�� �� L�"���� I��E��$� M�$$L9�tM9�$� u�L���)o�I�$H9�u�L�;L9�� E1�E1�� @ A� M�?L9�tZL����n� L����ME����H��t؋@M��A�ą�A��� ��A �t�L��L��H���A�M�?L9�u�f � H�}� D���� �A���� H�}� � L�+L9�u:�rf�A�� � �� E��tHE���- L�� 訪�M�m A�FUL9�t:E��� M9�� u�L���"n�A��E��� L�� �I��M�m L9�u�A�~U �� 萏���� 1�H�U�dH+%( �} H��([A\A]A^A_]� @ I9������M9�$� ������s��� @ H�M��ITH������� ����f D I���G��� � H�!�w A� � D��1�H��c �01�������^��� @ L�>L9�� ����G��� � H��c H�҈w 1��01������� ���H�>d �� @ H���w �0E��tH��b 1�1��J�������H��b 1�1��0��������H�g�w H�M�H�lb 1��01�� �������H�@�w H�} �01����������H��| �A���H�3c �5������� �UH��AWAVAUATSH��(H�}�L�'dH�%( H�E�1�L9��� E1�f � L���l� L��A��ME����H���� L�xM��� H�5�kx H���� H� �kx � H�sH��H���� L������u�{ tuE���� �CA��$� M��tH�}�L��L����L��� ��H���ek��tiM�$$L9e��C���1�H�U�dH+%( �� H��([A\A]A^A_]� � E��t�L��H��b �Q � � L������H���q����H���w H��b 1��01��O����� � L��H�d{ H�w�w 1��01��$�����Y���L��H�b ���)�f � � �UH��H��dH�%( H�E�1�� H�E�dH+%( u�1����~� � � �UH��AUI��ATSH��H�?dH�%( H�E�1�H� I9�t f�H�GI��H�CH��]n�H��H�M9�u�H�E�dH+%( u H��[A\A]]��s~� � �UH��AVI��AUI��ATSH��H�� dH�%( H�E�1�H;?�� L�gfHn�I�T$fI:"�H��� wNH��H��A�NfIn�H��fH:"�ADI�D$1�H�U�dH+%( �� H�� [A\A]A^]� D � )E����H��tofoE�H�C� H�@ I�$I�ĸ �|��� � �F��I��H��t0H�@ H�CfHn�1�L�cfH:"�A$L� �5����N}���O��� @ � �UH��AWAVAUA��ATSH��HH�u�dH�%( H�E�1�H�H�E� H9�t1� HPH� H;E�u�H�U�H�u�� D���n\�H��t0�S�� ��H�U�dH+%( �� H��H[A\A]A^A_]� D H�E�L�u�L� L9�tb � E1�I�|$ I�\$u�>f D I��H��M;|$s)�o� L��D��)E���[�H��t����� ��uM�$$L;e�u�1��`������Y����#|� � �UH��AWA��AVI��H�u�AUA��ATL�� SH�Ӻ H��HdH�%( H�E�1���Z�H���q H�E�E��H��H�HE�H��H��H��L9��L H�P�H�U�H��� L�u�E��tz�~ D � �>��I��H��� H�@ fIn�1�H��( L��( fH:"�AL�8H��H��foM�H��ALI�GH�E�H�P�H�U�H���� � L��D���Y�H���� L;� �i���L��( fIn�I�WfI:"�H��� v�� )E����H���Z foE�H�@ � H��( I�I�Ǹ �N���f D � �>��I��H��� H�@ fIn�1�H��( L��( fH:"�AL�8H��H��foE�H��f8 �� ADI�GH�E�H�P�H�U�H���� � L��D����X�H���� L;� �`���L��( fIn�I�WfI:"�H��� v�� )E��z��H��tUfoE�H�@ � H��( I�I�Ǹ �I���f � 1�H�U�dH+%( uH��H[A\A]A^A_]ø�������Ty� @ � �UH��H��dH�%( H�E�1�H��t H�1�H9�HD�H�U�dH+%( u�� H�H9�HD����x�ff. � @ � �UH��SH��H�v dH�%( H�E�1�H��tCH��H�� ��^�H��t/�@ 9Cv'H��H�H��H�U�dH+%( uH�]��� � 1����x�ff. � @ � �UH��H��dH�%( H�E�1�@���H�� f�E�1�H��t�z tH�U�dH+%( uJ�� � H�� �z u�H�� H��t!H�x tH�WH�wL�E�H� ����hi�뮸�����w�f. � � �UH��AVAUATSH��L�g(dH�%( H�E�1���҃��M��t"H�E�dH+%( u^H��L��[A\A]A^]� L�O0L�wH��A��H��x 1�� � D�h�M!�M�M)�L���լ�H���t�N�$(H�C8L�s@L�c(��(w� � � �UH��SH��dH�%( H�E�1�H�( t5H��H�8H��t)H�s@���H�C8 H�C@ H�C( H�Cp H�E�dH+%( uH�]����v�ff. � � �UH��SH��H��dH�%( H�E�1�� ��{H uH�E�dH+%( u&H�]��Ð�CH H�{(��S�H�Cp H�C ���<v�ff. � �� �UH��ATI��H��dH�%( H�E�1�軇�H�E�dH+%( u L��L�e���e���u�f. � UH��AWI��H��AVAUM��ATA��SH��x H��(dH�%( H�E�1��w��H���� ��y I���� H�� �x �� A�OA9��� M�K��I���x u I�V �@H�PI�WfHn�E1�H�JI�OI�V`H�PL�p� fH:"�AL�2fA�G M��tM�u H�E�dH+%( �+ H��(D��[A\A]A^A_]� D A�OH�@0H+�� H�� I�F(A9��U���A�D$��� ��9�s f��t9�w�9�C�9��� ��fff�x �ھ( �M�H��H�U����I��H���V ��H�U��M�t0H��L��I�� � fHn�H�@ H��(��@�H9�u��tdI���L��H�4�H�J(L��� � H��(H�2H9�tL�@H�zL�FI�0H�H�xH�rH��(H�p��rH�R @�p�H�P�H��I9�u�A�_M��Q���f D � �� ������( � �M����I��H��ty�M�� �!��� �x# I�VuvD�@H��xNH��D�E�H�U�� ��H�U�D�E�H��H��t.H��D��H�U��.R�H�U�H9�uI�^(A�FH���H����b�I�F( A��L���Y���� @ H�xH�U�����H�U�A���u���A�����A��������r�ff. � @ � �UI�ɹ H��AVAUL��`���I��ATL��I��H�� H�r dH�%( H�E�1��H�H��P L�M�Džx�������H��p���L�E�H���� I��$ �gX�H���} �H(�P ��|����H$I��$ �M�H�pH���t!H��t �ɍA?I���H�H��H� H���tE1�L��L��L��� ���H�U�dH+%( u H�Ĉ A\A]A^]� ����ظ�������q� D � �UI��I��� H��H�Ā�oBdH�%( H�E�1�L�U�L���H�H�B�J(L�]��E�����H�E�H�B$)E�H�E�H�� H�xH���t!H��t �ɍA?I���H�H��H� H���t�R L��L���:���H�U�dH+%( u���q� @ UH��AVAUATSL��$ ��H�� H� $ L9�u�H�� E1�I��I��I��H��H�����L�����L��L��dH�%( H�E�1�� 蜶��u H������:Gt$H�U�dH+%( uDH�� [A\A]A^]� D �Jf��/v H9�uL�E1�L��L���HY��f D �����4p� @ � �UH��AWAVAUATSH��(dH�%( H�E�H�� H��tr�x ulL�� H�� I��H��H�E�I9�tOE1�I�|$ M�|$t, � I�OI�H��L�������u$I��I��M9t$w�M�$$L;e�u�f � 1�H�U�dH+%( uH��([A\A]A^A_]��ko�ff. � � �UH��AUATI��SH���OdH�%( H�E�1���tcH�E1�D��H� �H��H�H�8H9�t=f � H�H�GfHn���H�BH��A��I�$H�H�8H9�u�A�L$A��A9�r�L���;L�A�D$ H�E�dH+%( u H��[A\A]]��n� � �UA��fn�fAn�f:"��@ fA:"�H��AUfl�ATSH��H��H��L�k0H��(D�e(dH�%( H�E�1�fAn�f:"U0f�U�H�G� H�Gh H��H)���x���H�CL���H �~EfH:"E D�K�C H�uC �و�E��t4H�E��C H�Cp�x f�CH�E�dH+%( u H��([A\A]]�f�L����x��8�����m�ff. � � �UH��H��dH�%( H�E�1�j�j �u �u�u�c��H��0H�E�dH+%( u���Im�f � � �UH��AWI��� AVI��AUATSH��H��P H��(H�M�dH�%( H�E�1�H�$tw �01�����H�� L��蔶�H�xI���(J�H��tg� F I��A�EL��fA�D$L��H��L����A�Ņ�uH�E�1�1�L��L����A��L���M\�H�E�dH+%( uH��(D��[A\A]A^A_]�A�����_l�ff. � @ � �UH��ATI��SH��H��dH�%( H�E�H��zw �8 ujI��$ H��t�x t'H�CH�U�dH+%( �� H�e�[A\]� � I��$ H��tk�;GufI��$( H��L��PH�H��y�� @ �F(H��H�NH�fO P�F$P�F PH��tw L�NL�F� H�81��f�H�� �T���f D H����Y����_k�ff. � @ � �U� H��H��dH�%( H�E�1��Gf�W�G�G�G@��t9�G� �G8H�&� H�W0H�G(H�G@ H�E�dH+%( u �� D � ��� f�G� ��j�ff. � � �UH��AWAVAUI��ATSH��8dH�%( H�E�1�����> I��H���l H�u��H��1��E� L�5� L�=X( @ ���� �P�L�W��Yw��Ic�L�>�� � H�Iqw L��H� N 1��01�������H�U�dH+%( �� H��8[A\A]A^A_]� D L�U�<y�� A�E�G<,t< �� H�W �H��H�R< t�<,t�H�}��л ��0�� �>���H�u�� �0��H�u�I�E0I����� t��,u H�F @ �H��H���� t�,t�H�~H�}����^ ��i�� ����H� � ��Hc�H�>�� @ L�U�<L�� A�EA�E,@ �G< t<,� H�W �H��H�R< t�<,t�H�}��Ѓ�0�� �s���� H�u��խ�H�}��P�H�}���� �v���A�E,����G��� � ��t�}� uA�E8 I�E0�� 1��`��� � L�U�<G�D A�EA�E( �G< t<,�A H�W �H��H�R< t�<,t�H�}��Ѓ�0�� ������ H�u�� ��H�}��P�H�}���� �����A�E(����f. � A�L���t��� @ A�E�GL��L�U��[��� A�E�GL��L�U��C��� A�E �GL��L�U��+��� A�E�GL��L�U����� A�E �GL��L�U���� A�E�GL��L�U���� A�E�GL��L�U����� A�E�GL��L�U���� L��H�u�� L�U�� ��H�}�L�U�I�E@I9������H�}���z���f. � A�EA�E�GL��L�U��V���f D A�El�GL��L�U��;��� A�E�GL��L�U��#��� A�E �GL��L�U�� ��� A�E�GL��L�U��� A�E�GL��L�U����� A�E I�U`I�u\H�}�L�U��N��������H�}�����f. � A�E I�UhI�udH�}�L�U�����������A�Edt�H�U�1�L���E� H�=�a �+H�E�� @ ��D�A�Ep� � A�EA�E�GL��L�U��&���f D A�E�GL��L�U�� ��� A�E�GL��L�U��� �G �0��� � A�E� ���f D A�E�G���f D A�E����w�݊�1����L������L���D���L��� ����}� �f���A�E8 1����Mi�� Mi�� M�U0H�~�~sH�}��y���A�E8 � �F�E��7���A�E8 � �F�E�� ���A�E8 � �F�E������Nd�ff. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u H���l���d� � � �UH� 4` H��AWAVL�w0AUI��ATSH��H��D�GL�(dH�%( H�E�1�A�� Ic�H�ív H� �H��_ H��HD�H��_ � L��1��^�A�ċC ��t M���� H��_ � L��1��b^�AċC ��u`L�s(�C H���K� AVD�KH�hG L��PD�C1��s �&^�A�Ic�H�U�dH+%( �� H�e�[A\A]A^A_]�f D ��t��Kp��t�D�CtH�X_ L��1�� ��]�A��v���f. � L��� L��H�SZ��/�D H�� H��H��H��H��^ H�� Hi� ʚ;I)�1�M���]�A������rb�f�� �UH��H��dH�%( H�E�1��F��wH�� ���X H�E�dH+%( u���(b� � � �UH��SH��H����� dH�%( H�E�1���tH�0^ H�=x^ �Q��� ��t*H�E�dH+%( u0H�]�H�]^ H�=H^ 1����P�H�E�dH+%( uH�]����a�f D � �UH��H��dH�%( H�E�H�� H��t�x tH�E�dH+%( u�1��f�H��jw H��H�0莍����7a� � � �H� ����UH��H��H�WdH�%( H�E�1� � H�� L�� H�� H1�H��u�H�E�dH+%( u�L�����`�f. � � �UH��H��H�WdH�%( H�E�1�H� ����H��u*�$|��� H��( 1�H�U�dH+%( u�� � ��������\`�ff. � �� �UH��H��dH�%( H�E�1�H�E�dH+%( u �E1�E1�����`� D � �UH��H��dH�%( H�E�1�H�E�dH+%( u�M��A� �w����_�f�� �UH��AVI��AUATA���0 S��H�� dH�%( H�E�1���<�I��H��t^D�� � H��fHn�fI:"�)E��ߦ�foE�H��tSD��I�E H��(\��(H��E�e(H��AEH��H��H��I�UH�E�dH+%( uH�� L��[A\A]A^]��_�L��E1���N��� D � �UH��H��dH�%( H�E�1�H�E�dH+%( u H��錭���^� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H���MN��^� � � �UH��AUATSH��(dH�%( H�E�1�H���� H�WI��1�H���� D I�E H�4�H���� L�&H�VL�"M��tHfo � )M� @ I�T$fo� L���X��I�$I�T$L��H�H��t$I���� � fo �� I��)]�f � foU�L��L��A$� ��I�UH��H9��Z���I�E L���:�H�E�dH+%( u,H��(L��[A\A]]�)M�H�E�dH+%( u H��([A\A]]��J]�f. � � �UH��AWI��AVAUI��ATS��H��(H�OdH�%( H�E�1�H��u[H�A�]i�G��a� A+O(��H��H�I�U H��tL�jL�(I�EH�E�dH+%( �� H��(1�[A\A]A^A_]� @ H�G H�PH�H�W H9�s�H�WH���� E1� @ J�4�H���� L�&H�VL�"M��tDfo $� )M�I�T$fo� L��訂�I�$I�T$L��H�H��t$I���� � fo � I��)]�f � foU�L��L��A$�[��I�WI�I��I9��_���I�G ������[� D � �UH��H��dH�%( H�E�1�H��tci�G��a� +O(����H�H�4�H��u�.H��t)H��H�6;Pu�H�PH�2H��tH�Vfo(� H�� H�E�dH+%( u �魁�1����D[� @ � �UH��H��dH�%( H�E�1�H��t>i�G��aH�� +O(��H��H��u �f�H� H��t9pu�H�U�dH+%( u��1�����Z�f � � �UfHn���H��H��dH�%( H�E�1��G H�E�dH+%( u���Z�ff. � �� �UH��AVAUATSH��L�'dH�%( H�E�1�I� $L9�tII�� � I�D$fIn�I�|$PI����H�CH�A$A�m�7�L��I����I�H�M9�u�H�E�dH+%( u H��[A\A]A^]���Y� � � �UH��AWAVL�5JB AUI��ATSH��H��(dH�%( H�E�1��> �k f D �X ��6�I��H��t fHn��� H���Z:�I�D$PI��H���4 L��H���u�I�A���0�� � L��L���pu�L��I�M�|$L���=��H���� L��8 H�E�t� H��M�|$H�E�H�5+ L���ٝ���� � fA�T$L�}�I�T$ L��I�t$8L��� ������� D M�t$P�E�L��� 6�f�E�I�D$( I�D$H AD$L���E��5�L���>H�L�����E��5 f D I��L��L���t�I�A���0�� �� f D ����v���f D H�5*o L������u A�D$�,���f�H�5�T L�������� A�D$ ����f D I�|$ tI�t$0L���#������ ���H�U�L��H��H�U���s�H�U�H:/�� H��L��H�U���s�H�U�L�$� L�<A�?@L�}�����L��L���s�fIn�I�I�EI+T$PM�eH�fH:"�A$L� A�E�; �����1�H�U�dH+%( � H��([A\A]A^A_]� � H�5�S L������������ I�WfA�D$I�T$���H��I�t$@L��L��H�U�I�T$(�����������I�|$( tI�t$4L�����������A�D$H�U���� � L��L���r�L� � I�L��M�|$HL���s��H������I�L�� A�? L�}�����A� I�����M�t$P������!V�� �UH��AWAVAUATSH�� H��H���L�?dH�%( H�E�1�L9�� f D M��8 L��L��X���誟��E� H��H���� L�m�H��� 1�L��H�5o ��J�]�M���� ���� ILJ8 H�E�I��H��H��h����֞�L��L���˶���+ �M�9��� H�i\w H�]�H;�h���H��`����� � @ L�sHM���� L���o�I��H���� H��见���� I�|$ 赋�L��I���x�M���� H�s H���� �>*�+ �~ �! 1�L���E���0 I��0 H�C8 L��H�C@�$�� @ H���ȴ��H��H���� L���ԧ���� H�H;�h����, H�{ H��� ���H�{( t�L�sHM������H��`w �x �M H���� �?*� � � f�H�S���L��H�E� H�=� )E�)E��f�A�ą��� �}� �, �oM�H��K8���H��H���6���f�A���� D L��x���D�C0L��L��L��L��P������A�ą��� H��x����{ H�s(H�C8� H�{@ � H��L��P����� �D�C4L��L��L��获��A�ą��K L��x���H�E�H�S8L�H9��� H��`���L�K H�K(�0M���� H��1�1�A���RH��7 裭�XZ�H��h����D��H��`���L��X���1�1�H��8 �3L���q��3H��8 1�1��_��31�H� 9 1��M��L���%B�H�E�dH+%( �4 H�e�D��[A\A]A^A_]�H�s(H���� L��x������ � H��h���褧�H��X�����A�H��`���� I��8 H��N �01��Ŭ�M�?L9�H��������E1��h��� D M��E��L���Z����� D H�E�H�C@ � L���8������H��`���1�H��1 �01��Z��E�����E����� � H��`���L��H��6 1��01��$���P��� � H�KHH��6 H��`���1�A����01����P���H)�L��H�C@衸��|��� @ L��x����K0L��L��L��P����\���A�ą��a���H��x����{ H�{(L��P���H�C8t H�{@ �� H���!����K4L��L������A�ą�����H�M�L��x���H�S8J�H9��t���H)�H�C@H������H�K(H��t}H��5 ���� � H�{(L��x���H��u���� A��H�FWw H��`����R���f�I��1�H� 5 1��ݪ�A����2���f�H���F���H�E�H�C@H���V���H�K �z���H��`���H�_4 1�A����01�莪����H��Vw A��H��3 1�A����0H��`���1��`��H��h���������H��`���H�KHH�%5 1��01��2��L��A����������A��H��`���H��/ 1��01�����^����O�f � � �UH��H��dH�%( H�E�H�� H��tL�E�dL+%( u H� ��f D H�E�dH+%( u�1���N� � � �UH��H��dH�%( H�E�H�� H��t3H�@H��t*H�� H��t �z uH�U�dH+%( u��f D H�E�dH+%( u���BN�f�� �UH��H��dH�%( H�E�H�� H��tH�U�dH+%( u H�@ �� D H�E�dH+%( u�1����M� � � �UH��H��dH�%( H�E�H�� H��tH�U�dH+%( u H�@(�� D H�E�dH+%( u���M�f. � � �UH��H��dH�%( H�E�H�� H��tH�U�dH+%( u H�@0�� D H�E�dH+%( u���*M�f. � � �UH��H��dH�%( H�E�H�� H��tH�@8H��tH�U�dH+%( u��H�E�dH+%( u�1����L� � � �UH��AWAVAUI��ATI��SH��(�^dH�%( H�E�1�H��Zw �8 u ���� H��� Hc�H�>�� D H��Uw �پ H� I H�81��IG�� � L��L���K�E�f��E���uDI�� H�H9�t5f. � H��L����\�M�� ��t H9�� �� H�L9�u�H�E�dH+%( � �E�H��([A\A]A^A_]�L��L���Ew�E��L��L���e��E��m��� D L��L��� ��E��U��� D L��L���50�E��=��� D L��L���mW�E��%��� D M�'M9��W���E1��H��L��襅�I9�t<uM��L��MD�L�����M�$$M9�u�M��t?I�� �p(�H�� I�� ��� Hǃ ��A��� ǃ� M�� �����J��E�������� �U��H��H��dH�%( H�E�1�H���v H��H�U�dH+%( u���rJ�f�� �UH��H��dH�%( H�E����"wH���n� H��s � H�E�dH+%( u ��f � �� u�� �� ����J�f D � �UH��f�H��H��ATH��D� dH�%( H�U�1�H��� �I�ȉ�A���� A���^ ���� ���� ���� ���$ � ��@�� � � �� �V � � ���� ������ ������� ��1�� H��9�O� H�W� H9��� �< �� D�b���� Ic�H9��� �< u}D�b��ttIc�H9�vl�< ufD�b��t]Ic�H9�vU�< uOD�b��tFIc�H9�v>�< u8D�b��t/Ic�H9�v'�< u!���� H���� �xA� A�� L��蝇�H�E�dH+%( �L D��L�e��ÐA��A��A�������H���l � �A� H�@����H�G�W� ��� A��A�� A�� wbL�C� E��Oc �M�>A�� @ A��A��A���!���H���� � �� ���҉W�P�W� �z���f D A������ ��� D ��L�N�����A���� M���� �PH��H����� L у��� I���z D�PL��H�� �� � H �A���� I���Q D�PL��H���� �H �A���~ I���( D�PL��H���H��H �A���� I���� D�PL��H���H��!H �A���� I���� D�PL��H���H��(H �A���v I���� �pH��H���H��/H ʃ��m I���� �pH��H���H��6H ʃ��Q I���_ �H A�����H��H��H��=H ������A� � H�W�~��� � � � ��� H��� �P�у� ��t`����_ ��a�� ��#�T �� ��C�� ��S�� H�� �� �" �PA� H�@��?�WH�G������у��O�H�� ������� �������H�� �d H�@A� H�G����ʹ �������W���g���H� �� Hc�H�>��H��� �P�W�P� f�W � Hc������Y�� ����P ��� ���H���� � H�H�@A� �G�Af�G �A�G������W������H� ?� Hc�H�>��H���~ �P�W�P� f�W � �a������W�������H� � Hc�H�>��H���6 �P�W�P� f�W � �������W���:���H� � Hc�H�>��H���� �P�W�P� f�W � ����H���� �H� � H�O���H���� �P� H�W� ���H���� H�@A� � H�G���H���` H�@A� � H�G���H���= �P� H�W� �&���H��� �P� H�W� ����H���� �H� � H�O���H���� H�@A� � H�G����H���� �H� � H�O���H���� �P� H�W� �}���H��vv�H� � H�O�`���H��vYH�@A� � H�G���� � �1���� � �!���� � ����� � ����A������Q�����b��!����H� � ��Hc�H�>��� � � �e���H��v��x����x������x�����x������x������x�������x������x �������x ������x �������x �}����x ��s����x�i����x��_���� A� �q���H������� �PH�W�P�H���� ʹ �W� ���H������� �P� ���҉W�P�� H�W� �N���� � � �9��� D ���� ����������^��&�����H� � ��Hc�H�>��H���S���H� H��P� �W�P�W � ����H��� ����x��G���H�� � ���H�@� A� H�G�G���H�� ���� �z���� � � �n���H�������H��/ �f D ���f H��H� H��y�H��WA� � H�G����H���u���� �$��� ����� ��������� � � ���f � ��3�_���� � � ���f����O ��"u*H�������� �P� f�W� ��� ������H�������P� � H�W� �T��� � A����� � ���H��������P���� �������� �P����������ҹ H�W� ���H���?���� �P� H�W� ���ʹ ��ʹ ��ʹ ��A� �G����ʹ �q�A� �0���� � L�W����� � H�O���� �� ��H��������H� H�O� �+�� �P�W�P����� ���� �������H�G � � ��� �t���� �j���� �`���A� ����A� ����H�E� H�������� �PA� �@�U�f�E�H�E�H�G�(�� � � �d�H��������P� �� �� ��P�� �W�PH�W� �-�� � � ��H�G � � ��H�G@ � � ���� <�H������� �UH��AWI��AVAUATI��SH��H��(L�w�?dH�%( H�E�1��HG�I����"�� H�5� ��Hc�H�>�� � H��L��8 AV H�����L��L��1�� �Ǵ�ZYH�U�dH+%( �� H�e�[A\A]A^A_]� H�E�dH+%( �a H�e�L��L��L��[H��h A\1�A]A^A_]�xQ� � �{���e���H�E�dH+%( � L��7 H�e�L��L��� [H�����A\1�A]A^A_]��� @ H�E�dH+%( �� L�8 � @ H�E�dH+%( �� L��7 � @ �CH��L��! AVP1���!��PH�����L��L��1�� 蝳�H�� ���� @ M��D��L�M7 I���A��PAR����H�CM��L�B7 I���PAR�t��� @ H��L�F7 AV�^���f D L��L�� H����PL��H�� ��PL��H����PAV�S���f � L��H��L�� H�� ��PA��PAV�(���f D �CAVL��6 ����P����CL�^6 PAV����f D 1�L�9� L��L��H������ 舲�������D�KH�M��I�I)�E��~Q1�f. � �M�H��� M��xH�C L��L��1��MO�M����m���D�KH���M�I�I)�A9��� 1�L��L��L��6 H�������B� D)�I��%���f. � �CAVL�6 P���f D �CAVL�6 P����f D �sH��# H�$� AVL��5 ��HD�P���f. � L��L�^ H����PD���PL��H����PAV��� D H��L�75 AV�^����CL��5 PAV�L�����7� � � �U@��H��H��dH�%( H�E�1�H��>w ��H�U�dH+%( u���7�� �U@��H��H��dH�%( H�E�1��,;�� � � D�H�U�dH+%( u���G7� � � �U����H��H��H� wDw dH�%( H�E�1�H��H��H�H��t@@����� t��uH�U�dH+%( u#�� D Hc�H��H��H��t���� 1����6�ff. � @ � �U��A��H��H��H�5>w dH�%( H�U���%���� I��I��J� H��t����� ��� tE��u �H�U�dH+%( u �� D Ic�H��H��H��tڋ ����&6�f D � �UH��H��dH�%( H�E�1�@�� wG��wB@��H� w@w H��H��H�H��t'@������ u��u H�U�dH+%( u#�� @ 1��� @ ��H��H��H��t�����5�f D � �UI��H��A��L��fHn�H��H��dH�%( H�E�1�H�G� H��H)���p���H�� I�ph9�E�HSO�A�@PHc�H�A���fH:"���A@X��A�@QH�E�dH+%( u���4�ff. � �� �UH��AWAVAUATSH��D�dH�%( H�E�1�E��t"H�U�dH+%( � H��[A\A]A^A_]�H�GhH�W`H��H�HH9��` �8�a H�HH9��T �x �J H�HH9��= �xx�3 H�HH9��& �xe� H�HH9�� �xn� H�KhH��H�I�CH H9��� �8E1�A���7�� �P��� v^�e f. � Lc�u�sP @ H�Ch�CH�PH�ShH�PH9S`�� �xE��A���c7�� �P��� �� E��E��t3D:+t�A��t(D:kt�A��t D:kt�A��tD8kt�A���� F�,#A�T$�� �g����{S �CQ�� �� Lc�CQ�[��� �����\����8� ���H�HH9�� ����x �����H�HH9�����xk����H�HH9������xv����H�HH9�������xm�������� @ ��Lc�CQ����E��E��t�CD8�t ���3 D�k�{S H�ShH�C`�� H�JH9��>���D�*D��E���6�� �� tHH�ShH�s`��uYH�JD�kH9�� ����B�C H�Kh�C �t�CP�C �C1��C�E���H�ChA��D�k�C H�PH�Sht�CP�C H�BH9C`������:A���5�� �P�A�Ã�w�H�ShH�s`L�JI9������1��JD�CSD���̉�E��t'f�{A��tfA���� ���C�KL�Kh�S���A��A��A���B�����D:+u�A�������D8ku�CA�������D8k������C���H�BH9�����BH�J�CH9������B�CH�Kh�CE�������������CP���H�JH9�������B�CH�Kh�CE����������0�f. � � �UH��AVAUATE1�SH��dH�%( H�E�1�� t%H�E�dH+%( �� H��D��[A\A]A^]�f�H���#�A�ą�u�H�ShH�BH;C`�w D�2�{ H�Ch�C D�s�� �C���� �S�C���� �ƃ�D�k�� ��E�A��@��A��D����0�CL� t�{v�{ x A��u�CPf�� @ t�{ �/ �{�� �CL�� �� �C � ���f D H����"�S���[����{ uH���"�{ �� D���3�CL�`u.�) f � �{@��u�SLA�����CL�`� H�ShH�BH;C`wJD�*H�Ch�C �P�S D�l�{ t �s��t��{t@�s��@��� H��� "���f D A�����8��� D �B���u��� @ �s��� � �{ x"D���:2�CL���f�H����!����� � �2�{ A��tm�s��uS�C��uhD��D���3��CL��� ��� A���:��� � � ` �~����CL A����~����{t#�s��@���H���8!�����A����s�����-�ff. � �� �UH��AUATE1�SH��dH�%( H�E�1��$ t'H�E�dH+%( � H��D��[A\A]]�f D H��舓�A�ą�uʋCL�Āt)H�KhH�QH;S`�� D�)H�Sh�C%D�k �� u �{S t �CNt�CP�C$�f. � �{ tr�s��uC�C��u}�SLD���@$�{ �CLt_�C��t��CNu��CL A����1��� � �{tL�s��@��� D A�������� D H���� ��f D H���� �����F@����s����s����P,�� �UH��SH��dH�%( H�E�1��S u 1�H�U�dH+%( u2H�]��� � H���]��uր{% t��S � ��ǀ�u����+�f D � �UH��SH��dH�%( H�E�1��, t H�U�dH+%( uwH�]���f � H���(]��uր{% t �{Qt�S �����t ����tf��C,�f. � H�ShH�JH;K`w�H�Kh�C-�S(�Ҹ����z����3+� � �UH��SH��dH�%( H�E�1��4 t H�U�dH+%( �� H�]��� D H���h���uր{% tn�K �s(�����t^��ti����@�ǀ��{Qtt����@��u��u��@��u,@��t' � H�KhH�QH;S`wr� H�Sh�C5�K0 D �C4�Y��� � H�ShH�JH;K`wB�H�Kh�C5�S0��f�����@��u��t�H�ShH�JH;K`w�H�Kh�C5�S0� ��������*�� �UH��SH��dH�%( H�E�1��< t H�U�dH+%( �5 H�]��� D H���*��uSL�� u!��ptW��H�5�q �� ��Hc �H�>�� �SQ���; ���� ��uEH�ShH�JH;K`w7�H�Kh�C=�S8�CD�C<�f��� @ �KP�q��� t��t\ @ �����@���f D H�shH�NH;K`w�6H�Kh�C=�s8�� t�H�ShH�JH;K`w��H�Kh�CE�S@� � H�KhH�qH;s`w�� H�sh�C=�K8�f�H�KhH�qH;s`�v���� H�sh�C=�K8�f D �KP���� ���V ���A���H�KhH�qH;s`�/���� H�sh�C=�K8�CD�C<�?��� @ �KP���w �������L�ChH�{`I�pH9����E� D�C8L�FH�sh�K=I9������L�Ch�C<�K@� f�KD����f D H�KhH�s`H�yH9������D�H�{hH�y�C=D�C8H9��w����IH�{h�CE�K@��� @ H�ShH�K`H�rH9��K����:H�shH�r�C=�{8H9��1����RH�sh�CE�S@���f D H�KhH�QH;S`����� H�Sh�C=�K8����H�KhH�s`H�yH9�����D�H�{hH�y�C=D�C8H9������IH�{h�CE�K@���H�shH�NH;K`������6H�Kh�C=�s8�k���L�ChH�{`I�pH9��w���E� ����&�� �UH��SH��dH�%( H�E�1��R t H�U�dH+%( u(H�]���f � H���x��u�H�ShH+SX�SR���2&�f�� �UH��SH��H��dH�%( H�E�1����t\��������H�����u �{ u ���H�U�dH+%( u1H�]���f��{$ tހ{, t{4 tҀ{< ���D���1��I���%�f�� �UH��AVAUL��`���I��ATI��SH��1�H�ĀdH�%( H�E�1��҉�H����L���jz���� �E�L9��� ��d��� �C �C �� ��p�����uK��x���<�D <ov8�P�v3H� m ��Hc�H�>���E�������3 ��[ �U�H� �S H��<wKH�S��sb��Z ���� f. � 1�H�U�dH+%( �� H��[A\A]A^]�f D �Ao $K�� @ L�����.��� I� $H�� H�K�I�L�H��H�L�H)��I)ԃ��r���1҉у�I�4 H�4 9�r��s��� A� $�K��`���A�L�f�L��P���<5�x ���<����� � �C�E����fn�f:"E�f�C ���f��B�<�����U�� � �3�ЉK�S ��� @ �U�� � ���U�� � ���U�� � 빸 � �n���� � �_�����d��� �� �E�1�1���m������w���H�7� H��ЉS �2����U�� � �O���� � ���� � ��y���<4�� ����<�� <t?<�����E�<��~ <�������U�� � ������������f D �U�� � ���� D A� $�KA�L��L���� L�������� �U�� � ���<��=�����c���<�t<��*����U�� � �X����U�� � �E�����!� � � �UH��H��0dH�%( H�E�1�H�M��M�A�������E��x�Eԃ������H�U�dH+%( u���z!�f. � � �UH��AWL�=� AVI��AUL��M��ATA��SD��H��H�� �OH��P���dH�%( H�E�1��0v���� �E�D9�yM��tA�E L�{�: �}� �CinsnfA�GA�G tPE1�A�� � L�. �G� &Hc�Ic�1�L�H������ I����L� ��E�A)�D9��H�E�dH+%( uH�Ĉ L��[A\A]A^A_]��m �ff. � f�� �U��H��H��dH�%( H�E�1�H��(w H��H�U�dH+%( u���" �f�� �UH��AVAUI��ATI��SH��dH�%( H�E؋G��vz��E1���wKD�wH��Y H� x�r �?E��HN����AV� L��SI��L� L��H�����1����A��XZH�E�dH+%( uNH�e�D��[A\A]A^]� D �?豉�H��H�E�dH+%( u H�e�L��L��1�[H�M A\A]A^]�5��: �f. � � �U��H��H��dH�%( H�E�1��� w H�Vi ��H�U�dH+%( u���� �f. � � �UH��H��dH�%( H�E�1��0��H�E�dH+%( u�1��� � � � �UH��AWAVI��AUI��ATSH��H�?dH�%( H�E�1�H��tAH��H��t9I�FI�VI�� H)�L��H9�HG�H�H��I���=�I�VL�I�VL)�u%H�E�dH+%( u6H��L��[A\A]A^A_]� @ I�FH9�rI�F 1�A�FI�>M���� � UH��ATSH��0dH�%( H�E�1��=/�x �� H��&w H�H� �x H���� �=�x u&1�H�U�dH+%( �� H�e�[A\]� � f�=��x H�����H�E� )E�L�%|�x H�E�H�a���H�=r�x )s�x H�E���k�u�L��H�5 �u�u�u�H�=�x H� V�x �h�H�� H��tOH�a�x �V��� @ H�5�� H�=J�x 腀�H��H� ;�x H���#���H�K*w � ���������� �L�����H��x �� @ � �UH��H��dH�%( H�E�H��x H�U�dH+%( u���Z �f. � � �UH��H��dH�%( H�E�H��)w @�=��x �5{�x � H�E�dH+%( u��� �f. � � �UH��H��H�=]�x dH�%( H�E�1�H��t��0�H�])w � H�E�dH+%( u���� @ � �UH���� H�= �x H��H��dH�%( H�E�1���H��H�E�dH+%( uɺ H�5� �U��X� � � �UH��H��dH�%( H�E�1�H�=]�x �� H�=��x � 0� H� _�x � H�=� 莄�=?�x H� @�x u^H�5'�x H�=�x � �f�� H� �x � H�=x �I�����x H��x H�E�dH+%( �� ��f�H�Ʌx H�=��x H�5��x H�H)�u�1�H��t+�H��H��< u� ���H� ��x �X���f D 1�� �ă�H�5m�x H� v�x H�=O�x H��u�5��� D H���'����H��H��< u��������ff. � � �UH��AWAVAUATSH�� dH�%( H�E�H�D'w �8 �� I��H�=�x A��I��H��H���� 1�L�� H�V �y�E���� A�D$�L�- ( L�| � � H�=��x L��1�� H���;�I9�u�A��3H� �P f � H� ��x � � H��A��蓂�A��u�H�5f�x � L�������E`� L��L���Es�L�� 1�H�=4�x H�+ ��H�E�dH+%( u9H�� [A\A]A^A_]� � �����u�H�=�x ��� E1��@����k�ff. � � �UH��AWAVAUATSH��HH�u�Lcw dH�%( H�E�1�H��%w �8 �+ H�5��x I��M��H���^ � A� I9�IF�H�E���� @ H�5Y�x � �?_�A��u�H�M�H�=>�x 1�H�� � ��E��� H�E�M�uL�%_& ��M�| A�H�=��x L��1�� I���z�M9�u݃}�t0L�%�N � � � L���H� ��x �Ԁ��u�H�5��x � L�e��^� L��L���z��~>H�=�x L�� 1�H�l ��H�E�dH+%( uYH��H[A\A]A^A_]� H� A�x � � H�=� �K���f � ������u�H�5�x ��� 1��"�����ff. � �� �UH��AUATSH��8dH�%( H�E�H��#w �8 �� I��H�5��x I��H���� � � D H�5��x � �]��u�L�� 1�� H�=t�x H�� L�%�M ���H� Y�x � � L���g��u�H�5;�x � L�e�� ]� L��L��� ��~9H�=�x L�� 1�H�� ��H�E�dH+%( uCH��8[A\A]]�f�H� فx � � H�=: ��~��Ő�k���H�5��x ��� �����5� D � �UH��ATI��H��� H��H���H��P���H��X���L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�dH�%( H��8���H�K"w �8 tMH�= �x H��tZH�EH�� ���L�� H��(���H��@���Dž ��� Dž$���0 H��0����g�H��8���dH+%( uL�e��Ð�k�����u�H�=��x ��9�f � UH��H��H�O(dH�%( H�E�1��w?�GH��� Hc�H�>�� �oW�A2Q1�H�U�dH+%( u]�� � � ��f � �oO1��A1 ���A01�� � �oG1��A3A � � �A4� ��x� � Uf�H��AVAUA��ATSH��H��0L�5� w dH�%( H�E�1�H�E� A�> )E�LJH )E�uqH�s(H�}��A�ą�u5H�E�H�� H�E�H�� H���� H�uȀ}�H��x u@E��u;H�E�dH+%( �� H��0D��[A\A]A^]� � H�=� 蔏��f�H�E�A�> HǃP A�����ǃ Hǃ` ƃ$ H��p H�Cxƃ/ �x���H�=a 1��5���e���A�> A�����U���H�=0 ����D�����f. � UH��ATSH��H��H��� H��0 dH�%( H�E�H��� Ƈ% Hʀ�# H��� tH�� ƃ H���� ��x uN��T ���� H���� f��H*��Y�h H��y@H��f��H��H ��H*��X��.f D H���� f��H*��Y�p H��x�f���H*��X�� \I f/��� �L,�L�%� w H��` A�$L9�v}���� Hǃ0 H�E�dH+%( �� H��[A\]�f D H�у�f�H��H ��H*��X��d���f. � H�у�f�H��H ��H*��X����f�L��` Hǃ0 ��t�H�E�dH+%( uZH��L��H�5} 1�[H�=� A\]�+�� �\��L,�I��?���� D L��1�H�=�� ��L��` A�$���ff. � �UH��AUATH��� H��H���H��P���H��X���L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�dH�%( H��8���1�L��0���H�EI��H�� ���L������ L��H��@���� � Dž��� H��(���L�-� Dž ���0 ��L��L�� H��w H�81�� �H�� w �8 u!H��8���dH+%( u H��� A\A]]�f�L��L��1��Ë������ff. � �UH��AUATSH��H��H�O0dH�%( H�E�1�HLJ� �ʃ�f�� �W0�� ��D�� 1�D��� �� f�� ��L L��� �C0H��P fn�f:"�E��u��# �] �� �S0��� ��� D�� L�� ǃ� ��� � D�� E��t/��4 1��K0 @ ��3 ƃ ��3 ��f�C6D��A����� ��t0�C0�� ƃ� �ǃ��� ��@����� EljC0����� ��t"�K0H�� ��� ƃ� H��� ����� ��t�K0H�� ƃ� H��� ����� ��t�K0 H�� ƃ� H��� �Ѐ�� D��� ��� �� �C0��� ƃ� ��@�C0E��t\��ƃ� �C0��uO H��P H�CH A� H�C@E���� H�E�dH+%( �� H��HD��[A\A]]� D ��t�ƃ� � E��t�C0ƃ� ���C0��u�� D ��t\ƃ� ���u�����# uL��) �� �C0 �C0H��P A��ƃ# H�C@ H�CH�T���f. � ��� ����K0�:���D�� � L�� ǃ� fփ� ���f D ��! H�E� �� D��# E���� ��) �� H;�H �� ��" uƃ" ��� ���� ���� H��0 H�` ��� H��� H��� �� H!�H9�r H��� H��H9�wH�9H)�H��u[1�L�K(H�u�H�}�H��P A� �S��u9�E�H��P ���� H�@w �8 tH�5�� H�=� 1�膇�f D E���� � ǃ � �]���H��� H+�� �h���H��H!�H9��B���H��� H��� ƃ� �7����o�� ��� �E��o�0 f��f���� fH~��0 ��t=��u!H��� H�` H#�� H9�v+H��� HcE��K0H�H��P �!���Hǃ� ��H�� H��� ��� � D UH��AVAUATL��( SH��H��dH�%( H�E؋�( ��P f D Hc�H H�� H�� H�@ H�H)�H�� H�� u;H��p H���� H��x H�� Hǃp H�� Hǃx �� H�� L�≃ � ~�fn�fp���� fփH H�@w �: u;��( �F���E1�H�E�dH+%( �� H��D��[A\A]A^]� � H�� H��@ ��L���(���( ��E1��f D H�����A�Ņ�u�H�� H�� �3���f D L�5�w H��� ǃ A�����ƃ$ A�> H��H �G���H�� H��@ � L������ ��� ���A�> ����H�= 1�葄������� � UH��AWAVAUI��ATSH��(dH�%( H�E�H��w �8 �� M�� L�=� M��t^M�� � L��L��L���Rx�H���� � M�I9�rL��H��L��H)��zq��t^H��u�M�@ IDž M��p M��� M��x M�� IDžp M�� IDžx �i���f D I��p M�@ ��IDž H���� M��x I�� IDžp M�� IDžx A� A)�Mc�M9���I�4 L��H��H�M��p������H�M�fo�k M)�I��� M��x A� L�I)�@ I��p I�� IDž A�� ���H�=> 1�踂��d���1�L���I��u M�� �]���H�U�dH+%( ueH��([A\A]A^A_]�1�L��]����u�I�� M�� �U�� ���L)�A��H H�E�dH+%( uH��(L��[A\A]A^A_]����0�UH��H��D��� ��, dH�%( H�E�H��0 D��� E���� ��# ��% �� ��uƇ A!�A����� D)�H��� ��H��h A��E��H)Ƌ�� D��� ��� A��H)�H� w H��� HLJ� �8 Ƈ$ Ƈ& t/H�E�dH+%( �� �D��D��1�H�=\� �/�� � H�E�dH+%( �c �� ��( �� ���3���H��` H��� Ƈ H9�����H)�� f��H*�H��� �Y�� H���� f���H*��X�� �; f/��� �H,�H;�� �����H��� ���f D D��D��1�D��� H��I��H)�H��1�I��H��H)���� ���p����~�� fH:"�` �� �Q���f � �\��H,�H��?�n��� D H�у�f��H��H ��H*��X��0���f. � H�у�f�H��H ��H*��X������ff. � f�UH��H��H��L�H�(dH�%( H�E�1��F�� � ���8 �� �/ H�O� Hc�H�>��E1��0 �� A��� L�F�W ���� �1 �� A� � �G1 A)�D������D!� ʉW A9��� A��� D��)�A��� ��HGD�G H�GH�O���� E��� E��t&1�E��� I��I��H��1�I��M��I��I�J� H9O(w^�~$ �w H�O( E1�H�E�dH+%( �� �D��� D �P���w%H� �t� E1�H��rȃ�� �� �� A� � �2 u�H� �H�G(H!�H NH9�v H� H�fHnك~$ ���� G E1��_��� @ �2 u�E��� E1�E���B���H�VA��� �v ����A#�� H�O �� �W A��� H)���� 1�A��� I��H��H)�H��1�H��I��H)�H�O� E1�H�G f�O0���� � )��҉W A��� �A�� )�D9��4����*���f � �WH���u A��T ��� �A�h �W�G8H�������I+�` �� f��H*�H���^ f���H*��^��O8H�E w � f/�vf(��^�f/�a �� AƁx �A�p ���:���H�vH�=� � �X|�A� ���� D H�FH��� @ H�F�W9�t�����Gf�ɉ�E1��A�` �H*��^��G8��� D H��H��U��� @ ��H)��x��� D H�������I+�` �� f��H*�H���� f���H*��^�H�< w AƁx �8 �A�p �O���H�vH�=�� � �m{�A� ���f�H��f��H��H ��H*��X����f�H�ʃ�f�H��H ��H*��X��[���H��f��H��H ��H*��X��]���H�ʃ�f�H��H ��H*��X��-����������H�vH�=+� � ��z�A� �A������f � UH��AWAVI��AUI��ATSH��H��(dH�%( H�E�1���" H�E� uƇ" ��� ���� E1���uXH��0 H�` ��� H��� H��� �� H!�A� H9�w!H��� I��H9�rH�H)�I��f � H��P M��L��L��L�K(H�u��S�o�� �o�0 A��H�E�fHn���f��f��fH~��0 �� E��teH�> w ǃ\ ǃ �8 �A A��������A�����DE�H�E�dH+%( �F H��(D��[A\A]A^A_]�f � M���� M�G�L9��Z E�}A�E E��� ���� ���� E�u A���9 A�E ǃ\ ��� D��� �Aoe�� �� �V������ �J��� � L9�P �l���E�u A�E A������ L��� L+�� M���z���f. � H��H!�H9��?���H��� H��� ƃ� �4���f D H��P H�5�� H�=�� 1��$x���� � E�u A��uA�U��tJH��� Ic�H�P H��H���q Hc� �B�� �[ �� H�L���� A�UD��\ D�Hc�A�D$��\ H��P H�fHn�fH:"�H��P C@E���Z A���0 D;�X �� H;�@ �v ��d �) ��` H��@ A� ��fn�fp��fփ` A�E �.���f � H��P IcU �C0 A� H�CH I��H�H�K@H��P ���f. � ��� ��t=��u(H��� H�` H#�� H9��" H��� �K0�e��� � Hǃ� �� H�� H���% Hǃ H�01�H��H��� � �q��� @ H��� H��@ H��` A�E �7���f�A�E A� �&������ H��� ��tG���� H�H�D�H��� ���� H�yw �8 ugǃ A�E A�������� H��t.H�H�� H��� tP�j��H��� E�}�� H��u�1�뒐H�� H��� ����H�5� H�=�� 1��Xu�E�u �{���H�� H��봿 H�u�H�M��G�H�M�H�u�H������A��� ���� ��U1�H��AUATH�u�SH��H��HdH�%( H�E�1��6������� A�ą��� H��X ��3 1҈�2 ��4 �ʀ�2 ��8�t�K0 @ f�S6��3 �E����� ���� HcE�Lcm�H��P I�H�CI�fIn���)E�H���� �� �� H�s(L���foE����n �K0 ƃ# ƃ� ǃ L��P C@H�E�dH+%( �� H��HD��[A\A]]� H�CH��t �� tNE1���f � �� ��, H��P �� ǃ H�S@��utH�CH E1�� � �C0t�H�s(H�{H�Є�t�H��X �K0 ǃ\ ��2 ƃ# ��2 ƃ� ǃ �\���f. � H��H H�CHH��P ����f � H�S@1�ƃ# ƃ� ǃ ��tH��H H��P �K0 H�SH���H��P H�Rw �8 u>ǃ A�������� � H�)w �8 u,ǃ A�����k���H�5�� H�=�� 1��Zr��H�= � 1��Jr����S�� UH��AVI��AUL�-�� ATL�e�SH��0H��H dH�%( H�E�1�� Adž H��L��L���?������� ����� ��u A��8 u?AƆ� ��ujH�\w �E����t@���� ��t�L��1��q�� � �E���tXH�!w AƆ� ���u����� Adž �����H�U�dH+%( �� H��0[A\A]A^]�f � HcU�I�P H9�u�A�� L��Adž @����@���J���tX��tT1��f D ���w���I��P H�5�� H�=*� 1���p��V���I��P H�5�� H�= � 1��p��5���������;������ff. � @ � �U� H� � H��AWAVAUATSH��H��HL�L�'H�u�L��L��dH�%( H�E�1��gd�I��1�M��tKL���E� L)�I)�t7L�m�L�e����U���tH��t H�I�I)�tL��L��L��L���(h���1�H�U�dH+%( �� H��H[A\A]A^A_]�H� �H�SI��I!�L e�L9�wCH� � L��L�H)�H9�LG�H�" w �8 uEH�M�� L9!v�H�CH�A1�� H� � H��L)�H9�v�H� I�� @ L��H�=N� 1��'o���0��UH��AWAVAUATSH��H�� ��� L��0 dH�%( H�E�1���� ��~ ��& �M D��)�D9 C��ы�� H��� ��H�� H��� ���M H��H�H��` H9��z H� �v �8 H��8���� ��% �� ��# ƃ trH��� H9�sfH��H)�� f��H*�H��� �Y�� H���1 f���H*��X�� L) f/��� �H,�H;�� v H��� D ��P D��� Hǃ0 � H��8����8 �� H�E�dH+%( �� H�Ĩ [A\A]A^A_]� @ � � Ƈ& )�����D!� �A9��) )���� �|������� �������1�D��� H��H��H��1�I��I��H��H��` H�H�4H9������H���v H��` H��H��8������ � H�E�dH+%( � H�Ĩ H�5� H�=� 1�[A\A]A^A_]�l� � H��h H�M��o�� H��� H��x���H��@ H�E�1���$ ��& D�m�L�� L�� Hǃ� f�E��� ƃx ��L���Hc�H H�E� H��E� I�H�U��E�H�E� H��P�����p���Džt��� H��h���)U�I)��"���H��P���L��L���H��0���L��X����G D ��X�����p���t"H��0�������u8��X�����t�����p���H�H�h���I�I)�tL��L��L��L���c���H��` ��� D H�=�� 1��Jk�H��` ����f D D�艏� )��d��� � H�ȃ�f�H��H ��H*��X�����f��\��H,�H��?��� D H����f��H��H ��H*��X�������� D UH��AUATSH��H��(dH�%( H�E�1�H��p Ƈ$ H���� H� �H��H!�H �0 H9��� H��H�H)�H� � H9�HG�fHnʃ�P Hǃp ��L�%�v Hǃ0 �` uvA�<$ H��� Hǃ� ƃx t]H�E�dH+%( �C H��(H�5 � H�='� 1�[A\A]]��i� � H��` H��u<L�%M�v ��P t�A�<$ u�H�E�dH+%( �� H��([A\A]]� � I� �I!�L �0 L��h L9��� L�%�v ��, L��tDL9�x v L��L9�� v/L��H��� �u!H��H�=� H�U�H��� 1��!��H�U�H��` Hǃ0 �9���f D H� � H)�H9��z���H� H��h��� � H�ы�� L)�H9�s L�%8�v A�<$ �} I���8��� D L�%�v H��x I� M�A� $H��tL9�v&��uj��, L��h L���>���M���� ��ud��, ������ ���f. � L��H�5�� H�=Q� 1��g�H��` �_��� @ L��H�5�� H�=)� 1���g��y��� L��H�5�� H�= � 1��g�H��` �x������ff. � @ UH��AWI��AVL�5�� AUATL��( SH��dH�%( H�E�1�Ƈ( ��( M�� A��P @ Ic�H I�� I�� I�@ H�H)�I�� I�� u;I��p H���� I��x I�� ILJp I�� ILJx A�� L��L��A�� �^�fn�fp���� fAևH H� 9�v �; u,A��( ���D�����"�0�����Ic�L�>�� � I�� I��@ ��L���0��A��( ��� ����f D L�������Å�uNI�� I�� �D��� � L�-��v H� ALJ �����AƇ$ A�} I��H u,AƇ( H�E�dH+%( �~ H����[A\A]A^A_]�I��@ I�� � L���u��A�� ��t�A�} t�H�=�� 1��ue�� H� �v AƇ$ ������8 �w���H�=d� 1��Ee��d���H��v �8 �_ A��X �����ALJ ILJ0 ��ALJ A��1 A��2 I��P AƇ# I�G@A��4 ILJP A��3 H��I ALJ� I��� 1�fA�� ���I��0 I��X ��A��1 A��2 �&���I��0 I��( ��A;�T ����f��I��` �A�` A��T �*�A��# ILJ� f(�I��� �^��A�h f��H*��^��A�� �����A��% ������A~�� fH:"�A�� �w���L�����A��( �c���A��, AƇ# ���L���I��H ���G H� /� Hc �H�>��A��$ tL���K�A��( A��� ����A�O0���A��0 ��A�� ���A��, I��0 ��A��| ��A��3 A��4 A�W6A�W7���L�����A��( ���L���$���A��( ���1����H�=�� 1���b����I��0 I��H AƇ' I��h �J���H� ��H!�I �0 ��I��0 H��/s�H� ��H ��H� ����H!�I �0 �f1�I �0 �1���N��ff. � UH��AWAVL�5� AUATL��( SH��H��dH�%( H�E�1�Ƈ( ��( L�� ��P D Hc�H H�� H�� H�@ H�H)�H�� H�� u;H��p H���� H��x H�� Hǃp H�� Hǃx �� L��L�≃ �Y�fn�fp���� fփH H� ��v �9 u'��( ���H�����"�4�����Ic�L�>�� H�� H��@ ��L�������( ��� ���� � H���x��A�Dž�uPH�� H�� �K���f D L�-Q�v H�j� ǃ A�����ƃ$ A�} H��H �� ƃ( H�E�dH+%( �p H��D��[A\A]A^A_]�ƃ� f D H���v A������8 t�H�=G� 1��(`��ƃ# ƃ� ǃ H���v ƃ$ �8 uH��P t`ǃ A������[��� @ H��@ H�� � L������ ���.���A�} �#���H�= � 1��_�����ǃ A��������H�=�� 1��n_��n���H�����( �d���H���.����( �Q���H���v �8 �) ��X A�����ǃ Hǃ0 ��ǃ ��1 ��2 H��P ƃ# H�C@��4 HǃP ��3 H��C ǃ� H��� 1�f�� �'���H�A�v �8 �{ ǃ A����������, H��0 ����| ����3 ��4 �S6�S7�a�����0 ���� �M�����$ �@���H��� ���( �-�����, ƃ# ����������@��@�u ��' �����H��P H��H ���� H�= � Hc �H�>��H�������( ���H��0 H��X ����1 ��2 ���H��0 H��( ��;�T ����f����` H��` ��T �*Ҁ�# Hǃ� f(�H��� �^���h f��H*��^���� � �����% �����~�� fH:"��� ���E1��_���H��0 fHn�ƃ' ��H��h �H H�������H� K�v �9 �����1�H�5�� H�=�� �\��( ���H� ��H!�H �0 �H��0 H��/s�H� ��H ��s���H� ����H!�H �0 �Z���f1�H �0 �K���1��D���H�=�� 1��\��r���H�=5� 1��[��������f�UH��AWAVAUATSH��H�� dH�%( H�E�1���+ �� L�e�� @ ���( �}��. �E����� ���9 ��< H��@ H��P �P�� ����< ���� HcE�H���^ H�C0�� ƃ H��P ��� H� ��+ H��@ u_1�L��H���Z�A�����N����E�E1���+ �H�E�dH+%( �P H�Ĉ D��[A\A]A^A_]Ë�< H��@ �@ ƃ+ )�H�艍`���H��h���H�3�v �8 �� �� H��@ H��p���fn�H L�� ��\���H��`���f:"�P H�E�Hc�H L�� f�E�H�I�H�U�I)�tkL��\���L��x����/f. � H��� H���\ �U�H�HE�I�I)�t,L��L��L��L���R��~��x����E���t�H�u���"v�D��`���E���� H��P �C0 H�CH H�C@H��h���H��� ���f�ƃ+ ��� @ �� H��P �C H��� fHn�fH:"�H���J H��@ H���� ��< H��P C@�W�����< � ��H��� H��@ ����f D H���h��A���������( �c ��, ���U H��H ��� H� � Hc�H�>�␃�����D�L�U��@ D��|���H�~E9�EN�D)�I��D��H��I �E)�L�VD��^������ D H���v �8 �� ǃ A�����;��� H��` A�����H��� H��0 H��8 H��� H�C`����f D E�fHn�H�H�H��@ H�fH:"�H��P C@����f�H��C0 H��@ H�s@H�CH H��P ����~�0 � H��X ��3 1�ƃ' �~�P ��2 ��4 ��fl�fl���2 K@���H 8��F����K0 @ f�S6��3 �0���H� ��H!�H �0 fHn��z����~�0 fH~�H��/�b���H� ��fH~�H �fHn��F���H� ����H!�H �0 fHn��(���f1�H �0 fHn�����f�� ���H�=�� 1��V����H�=4� 1��rV��-���H��v �8 �� ǃ A�����ǃH �N���H���v �8 �� ǃ A������)���H���v �8 t�H�5�� H�=^� 1��U���H���v �8 t�H�5�� H�=;� 1���U��H��P H�5� H�= � 1��U��U���A��������H�5�� H�=�� 1��U��_������ � UH��AWAVAUATSH��H��dH�%( H�Eȋ�� ���� tLJ ������ ��( L��( L�� L�5�� ��P f�Hc�H H�� H�� H�@ H�H)�H�� H�� u;H��p H���� H��x H�� Hǃp H�� Hǃx �� L��L�≃ ��L�fn�fp���� fփH L�= �v A�? u&��( ���G�����"�� ��Ic�L�>��f�H�� H��@ ��L������( ��� ���� � H�����A�Dž�uLH�� H�� �K���f D L�-��v H��w ǃ A�����ƃ$ A�} H��H u%H�E�dH+%( �� H��D��[A\A]A^A_]�H��@ H�� � L���U��� ��t�A�} t�H�=�� 1��VS�� @ A�? �� ǃ A�����ǃH �r���H��P ��, H�C@1����w H��H ��� H� � Hc�H�>��A�? ƃ# �� ��, H�C@ 1����� H��H ���� H� ۖ Hc�H�>�⋓, H��0 ����| ����4 �e�����$ tH���L���( ��� �A����K0�8���H��0 H��( ��;�T ����f����` H��` ��T �*Ҁ�# Hǃ� f(�H��� �^���h f��H*��^���� �������% ������~�� fH:"��� ���H��0 H��X ����A�? �! ��X A�����ǃ Hǃ0 ��ǃ ��1 ��2 H��P ƃ# H�C@��4 HǃP ��3 H�96 ǃ� H��� 1�f�� �M���H��P ��, H�C@1����. H��H ���� H� � Hc�H�>��H�������( ���H��0 fHn�ƃ' ���H H�CHH��X E1��K0 ��2 ƃ# ��2 ƃ� ���A�? �* ǃ A�������H��0 fHn�ƃ' ���H �K0 ��% H�CHu�~�� fH:"�` �� ��X E1�����1 ��2 �"���H��0 fHn�ƃ' ���H H�CHH��X 1�E1���3 ��2 ��4 �ʀ�2 ��8������K0 @ f�S6��3 ���H�=�� 1��^O�����H�=�� 1��KO�� ���H��P H�=�� 1��1O��R���H�=�� 1�� O�����H� ��H!�H �0 ����H��0 H��/�����H� ��H ����H� ����H!�H �0 ���f1�H �0 �z���H� ��H!�H �0 ���H��0 H��/����H� ��H �����H� ����H!�H �0 ���f1�H �0 ���H� ��H!�H �0 �f���H��0 H��/�T���H� ��H ��B���H� ����H!�H �0 �)���f1�H �0 ����1����1�� ���1��)�������UH��AWAVI��AUA� ATL�% � SH��� H��@ dH�%( H�Eȋ�( ƅ ��� A��P M��( � A��( ���� I��@ Ic�H I�� I�� H�H�H)�I��@ I�� I�� u;I��p H���, I��x I�� Idžp I�� Idžx A�� I�� L��A�� �E�fn�fp���� fAֆH H� S�v �; �2���I�� I��@ ��L���r��A��( ������I� � I��� tA�� tA�� tAƆ A��H� @� A��) �� ��"�i ��Ic�L�>��A��# AƆ �Ao�( A�H �+ f�I��@ �i��� @ L��舻���Å�uRI�� I�� ���� � L�%a�v H�zo Adž �����AƆ$ A�<$ I��H �� H�E�dH+%( �� H��� ��[A\A]A^A_]�f � A��* t A��( t��������Hc�H�>���� I��@ AƆ' L��Idžh I��� IdžH �j��Ã���� ���W���I��h A�F0 H��tA�F0 I��P I�F@I�FH �#��� I�� I��@ � L���u��A�� �������A�<$ ���H�=�� 1��mJ�����L�������Å�����A��( H� <� ���A��X A��, AƆ# �����y A��1 A��2 I��@ �|���A��X A��, �����f I��H ���� H�5� Hc�H�>��H�e�v �8 �� Adž ��������Ic�� I��@ ��?�� �qA��, H��A��� I��0 L H��� ����L���W���A��( I��@ ����Ao�( L��A�H ����Å������A��( H� � �� �( H� ��v �; �����I��@ 1�H�5�� H�=B� ��H�A��( �Z���E��, E�������Ao�( L��Adž A�8 ���Ã������A��( I��@ ���A��, ���@ I��H ���& H� �� Hc�H�>��L�����A��( I��@ ���A��$ tL�����A��� u�A��" �x���I��` AƆ" �b���I��P A�F0 1�I�FH I�F@�C��� A��, ���� I��H ���o H� � Hc�H�>��A��, I��0 L����A��| ��A��4 ����Å�����A��( H� R� �� ����I��� AƆ �� � A��, ��� H� ��v I��@ ��� ����������1�H�5�� H�=[� �F�ƅ ��� A��( I��@ �R���L���U����Å��;���A��( H� �� �� �� H� M�v �; �,���I��@ 1�H�5a� H�=�� �F�A��( ����L���T��A��( I��@ ����I��0 A��# ������ A��( �� L��H����������西���Å������A��( �����H� �� H������� �V H� ��v �; �� A��0 ��A�� �X���I��@ f�A��! Idžh HDž@��� I��� )�0����7 I��� AƆ' IdžH Idžh H��t2f � H�I�� I��� �� ���I��� H��u�Adž L������Å�� A�F0 I��h �B���I��0 I��( ��A;�T �� f�҉��A�` I��` �*�A��# A��T f(�I��� Idž� �^��A�h f��H*��^��A�� t"A��% u�A~�� fH:"�A�� A9�X �U���A�F0 1����f D E1�AƆ� I��@ Adž fE��# ���I��0 I��X I��@ �q���H���v �8 �� A��X 1�Adž fA�� �������AƆ# A��1 A��2 I��P Idž0 I�F@A��4 Adž A��3 H��( IdžP Adž� I��� ����I��P A�F0 1�I�FH I�F@I��0 I��� ���I��0 L��I�� 蒼���Å��x���A��( H� � �� �� H� ��v �; �i���I��@ 1�H�5i� H�=)� ��B�A��( �A���I��P A�F0@ 1�I�FH I�F@����L�������Å������A��( H� k� �� �� H� �v �; ���I��@ 1�H�5� H�=�� �BB�A��( ���I��0 AƆ� I�� I��@ ��A��� I��0 �� I�� I��@ AƆ� �Y�I��P A�F0� 1�I�FH I�F@I��0 I��� �$���A�� ���� H��' f�I��0 �E� )E�H�U�H��' ��)E�)E�A�� �E� H�U��E� )E����[ �ʋT����A�� ��� ���E Hc�A���� ������H� ��v �; � ���1�H�= � �@�A��( I��@ �]� � Mc� A��, E���� �� �� �ٺ M�O4���C����tH�=B�v �? �� щ�C���� I��0 I��J�T> I� �I��@ ���I��P A�F0 1�I�FH I�F@��A��% AƆ# AƆ� u �A~�� fI:"�` A�� A��X ��A��1 A��2 A��, ���� H� ��v I��@ �; �K�1�H�5r� H�=%� �?�A��( I��@ �#�A��* A� �� ������<�@�� ���A��, ��� I��H ���- H� � Hc�H�>��I��0 H��/s H� ��H �I��H AƆ' Adž H�E�dH+%( uIH��� L��[A\A]A^A_]����I��0 I��H AƆ' Adž H�E�dH+%( t����f � I�� H���y���H���H���I��H ���y H�51� Hc �H�>��A��1 I��@ A��2 ���I��@ � ���A�� I�� L��P���fAn�H I�� ��,���H��0���fA:"�P H��x���Ic�H fօp���H�H�H��h���H)��� H��,���H�����H��X���H�� ��� � H�����H�� ���H��H�������5��~R��X�����p���H��������� L��x�����"w*�� �N �� �� ���� u A�y��tA�A ��@��� �����fo�0���I��H A�( A��, �� A��, H� ق Hc�H�>��I��H ���� H� Ԃ Hc�H�>��Adž ����H� ��v �; ���1�H�=�� ��<�A��( I��@ �+�I��� AƆ� t\A�� ƅ �����A"� �3�A��) AƆ @�������� ���A� � �%�I��� AƆ� u�ƅ ���� ���H�=b� 1��)<��8���A��, ��A��� ��������u�A��( ��I��� AƆ� t��>���I��� AƆ t��'���f�AƆ� Idž� Adž� A�� ���I��0 A��2 A��3 fHn�1�I�F@A��4 �Ĉ�AƆ' A�F0 ��I�FH A�H 8�tA�F0@ fA�V6A��3 1���H� ��H!�I �0 �I��0 H��/�o���H� ��H ��]���H� ����H!�I �0 �D���f1�I �0 �5���I��0 fHn�AƆ' fA��� ��A��! A�H � I�F@� L��1�A�F0 I�FH ������H� ��H!�I �0 �f1�I �0 �I��0 H��/�t���H� ��H ��b���H� ����H!�I �0 �I���H� ��v �9 ���A�� ��H�=� 1���9��M�H� ����H!�I �0 fHn�I�FH1���A�N0 AƆ' I�F@ A��2 A�H ��f1�I �0 �I��0 �H� ��H!�I �0 �I��0 H��/s�H� ��H ��z���1����1��u���H� ��H!�I �0 �(���1��L���I��0 H��/����H� ��H ����H� ����H!�I �0 ���f1�I �0 ����H� ����H!�I �0 �s���f1�I �0 �d���I��0 �X���H� ��H!�I �0 �?���I��0 A��! I��H AƆ' �� A��# �{ A��� �� �� ��� �� Adž L�������Ã�����H�E�dH+%( �3���H��� L��[A\A]A^A_]�h� � H� ��H!�I �0 �O���I��0 H��/�=���H� ��H ��+���H� ����H!�I �0 ����f1�I �0 ����1����I��0 I��H AƆ' Adž I9�P tL������Ã�����I��� Adž IdžH Idžh AƆ' H��t)H�I�� I��� �� 赩�I��� H��u�Adž L���6���Å����Adž �������H� ��H!�I �0 �!���I��0 H��/����H� ��H ����H� ����H!�I �0 ���f1�I �0 ����1��D���1��� @ � H��L���� A�Q���������A�Q�������t���H�H�h���H�H)��������f D �� �z���E�QE���m���A�y �b���D��\���E���R����o�X���A�AA9�� 0 �� A�Q���~����l��������A��# ������ ��� ����1�L��袩��A�N0L�������Å����I�~H �����Adž 1���H�=ҷ 1��5��O�I�� H���"���H�����������A�y �����A�A ����I��P �� ���L��� ����� ��������v���f � ��AƆ� ����A�� tI��� �8���A�� ��A�� � �A��) AƆ ���A��* A� �����f�I��@ 1�H�5�� H�=x� �4�A��( �"�I��� �� A�� @��A"� @�� ����� �� ����}�A�� 1���H�=� L�����������3�L�����A��( �����C����Adž L���?����Ã�����ƅ ��� A��( I��@ �����I��@ A�� ���� ������A��) AƆ �������A��* A� �� ���������� ����o�A��3 A��4 1�@���@8�tA�N0 @ fA�N6A��3 I��H ���� H� �x Hc�H�>��I��0 fHn�A�N0 A��) ��AƆ' I�F@ I�FHA�H �7���1������� H��0H!�I �0 �I��0 H��/s���� H��0H �덺����H�� H!�I �0 �u���f1�I �0 �f���1��_����I��P I��� 1�A�F0 I�F@I�FH �G�� L��1������3�H�\�v �����8 � �H�5�� H�=�� 1��1���1�� ���ff. � f�� �UH��ATSH��dH�%( H�E�1�H�? �� H� H���� �� 蠑�I��H���� �oC�o ��� @H�C �C8�KT�sPI�D$ H�C(I�D$(�C0fA��$ �Ch��A��$) ��A��$* �C2A�$� f�fA��$, �Cl�H*���D�H�S@A��$X �CdI��$� A��$8 H�CHA��$\ H��H��I��$� ����A��$� �A�$` HE�I��$� ���� �KX� �s`��A��$� ��A��$� �C\A��$� ��uNADŽ$� H� ��v ADŽ$� �; �� H�E�dH+%( �O H��L��[A\]� � A��$� ��t�1����u�A��$� �f�H��� 1� @ H��H��u�H��H��H��I��$� I��$� �)���f D E1��r��� � 1���H�=x� �P/�; �Q���A��$� 1�H�=�� �1/�; �2���A��$� 1�H�=�� �/�; ����A��$� 1�H�=4� ��.�; ��A��$� 1�H�=1� ��.�A��$) �����; ����H�=u� 1��.����f � H������ ���蟱�ff. � @ � �UH��H��dH�%( H�E�1�H��� H�E�dH+%( u���X�� � � �UH��AUL��� ATI��H��H��� dH�%( H�E�1�H��t+ I��$ H�I��$� tZ轠�I��$� H��u�ADŽ$ L���L��I��$ �?��H�E�dH+%( u-H��L��A\A]]�o�� � I��$ H��t�H���{���莰�ff. � � �UHc�H��H�5ϱ H��H��dH� %( H�M�1ɍH��� w H� ��u H�4��0��H�E�dH+%( u�1���(�� � � �UH��AWL�=t AVI��AUATL�%3s SH� �r H��� dH�%( H�E�1�A�� A�F0 Adž� � A�� Hc�H�>��AƆ' f�A�H A��4 1�A��! Adž� Idž� A��3 fA�� �0 L�-�v A�} �� @ L��谥����u0A��( w�A��( Ic�L�>��L���ɹ�����uL���,������"������d A�~0I��0 ��H��� �����# �����# �����# ����k# � ����( 1҃���� � � L���p����f D L���������k����^���I��� f�AƆ# AƆ� AƆ' Idžh A�H H��t0 � H�I�� I��� �� �ӝ�I��� H��u�Adž L���d��������A��, �< I��` AƆ( u Idž` A�F0 � Adž �R f�A��( )�p���)E�)E�)E�)E��� A��( M��( D A��P �Ic�H I�� I�� I�@ H�H)�I�� I�� u;I��p H���N I��x I�� Idžp I�� Idžx A�� I�� L��A�� �"�fn�fp��� fAֆH L�=E�v A�? �� A��( ���9����� �(���H� p ��Hc �H�>��I��P A�F0 Adž I�FH I�F@�����A�F8 A��T A9�X �% A�N0A��X ���� ��A��� A�N0I��( I��� ���� A��% uA��� A�N0I��8 A��1 A��2 M��� �� H����� I��h H���� I��� A�v4A�~5A��1 I�Nh��tA��\ ��t H�Ɖ�1�H���A~�� H�fI:"�I�F0I�NpAFPH�U�dH+%( � H��� [A\A]A^A_]�L���ص���������L���������I��H I9�P tL��誵��������I��� Adž IdžH Idžh AƆ' H��t- @ H�I�� I��� �` �[��I��� H��u�Adž L���ܿ������ I��h A�F0 I�FH I�F@A�� ��A�F8 A��T A;�X ������'���f D A��( �����AƆ# ��� D I��@ I�� ��L����A��( ���~����@���f � L���X������� I�� I�� ��� D H� 1�v H�JJ Adž AƆ$ �; I��H ukA�N0I��0 � �� �� I�� H���I���H������ � I�� H�������H���p������� ���A��( ��� I��@ I�� � L���ŕ�A�� ���k����; �b���H�=2� 1��%��O���f. � I��� ����H�=�v 1ɀ8 �� Adž I��0 � I��P A�V8H��I�F@H�6I��` M��� I��8 A��T I��� A��X M�F`��M��� A��2 ���m���Adž �����A�F0 ���I��` A�� I��� I��0 I��8 I��� I�F`����A��� I��� AƆ ����Adž �H���H�=� 1��$��U���I��P I�FH I�v@�b���A�} �� I��P 1�A�~01�Adž I�F@A��4 Idž0 A��3 H�C Adž IdžP AƆ# Adž� fA�� I��� 1���A�F8 �� �w���A��, ���� ������@��@�uA��' �� I��H ���% Ic�L�>��A��% AƆ# u �A~�� fI:"�` A�� A��, ���� ������@��@�uA��' �� I��H ���� H�5Oj Hc�H�>��I��@ I��� Idžh IdžH I��� AƆ' H��t. D H�I�� I��� �� 苕�I��� H��u�Adž L���l����������I��h I��P A�F0 I�FH I�F@H���� A��) I�F@ �I�VH���A��) Ƀ�� A�} A�� ���1�H�5l� H�=m� �"�A�� ������I��0 I��( ��A;�T �����f��I��` �A�` A��T �*�A��# Idž� f(�I��� �^��A�h f��H*��^��A�� �K���A��% �=����A~�� fH:"�A�� � ���A��, I��0 ��A��| ��A��3 A��4 A�F6A�F7���A��0 ��A�� ���A��$ ���L���ֱ����A��, AƆ# ���� ������@��@�uA��' �� I��H ���2 H�5�g Hc�H�>��L���ѵ���T�L���d����G�A��, AƆ� AƆ# ��� ������@��@�uA��' �� I��H ���� H�5�g Hc�H�>��L���������A�} �� Adž A�~0I��0 ��� �� �d��� � 1�AƆ� Adž fA��# �~�I��0 I��X ��A��1 A��2 �Z�AƆ' L��Adž �G������s�I��h I��P A�F0 I�FH I�F@�� A��) � Adž � ���A�� I��@ AƆ( A��# M�� Dž8��� ��4���Ic�H fAn�H I�� �����H��8���H�ƅ<��� I�fA:"�P L��@���H��h���H��X���fօ`���H)��� H��H���H��4���L��(���I��L�� ���M��I��H�� @ H��L��L��L������ ��H�����`������� D�B�H��h���A���� �� �� �� L��(���L�� ����A��<���A��# 8����t A�? � ������A��( AƆ0 ���i�I��0 I��X �V�1�AƆ0 fA��# �?�I��0 I��( ��A;�T �!�f��I��` �A�` A��T �*�A��# Idž� f(�I��� �^��A�h f��H*��^��A�� ���A��% ����A~�� fH:"�A�� ��AƆ( �E� ��f�A�� H��p����Ao�� )E�M�� M�� )E�)�p���)E�)E��Ao�� ��8���I��@ H��h���Ic�H f��E�fAn�H fA:"�P H�L��@���I�H��X���fօ`���I)��] H��@���H��8���L�����M��H�� ���H��H���L�����I��M��H���Qf � D��H�����`���A��t#H�� �����(���諊����(�����u0D��d���Hc�H�X���I�I)�tL��H��L��L����� ���E�L�����L������U���t���l A��( A��( ����I��0 H������ H9����I��� ���L���,���A��( ���A�� ���A��, ���I��� M��0 H������ I�~(H9Ƹ HD�A�V A��# �� A��X ���H���a L�@ L��I��` H�������� L)�H��H!�H� �H!�H �H9�� H� � H)�H9�v H� H�A�? �� I;�x s I;�� s$I��� �uH��H�=)� I��� 1��:���A��- I��0 ���I�� H�X��� D I��0 A�� ��A��$ �w�L��觪��A��( �c�L��蓗��A��( �O�A��( �� �}� �� �}� �l H�u�H������ I�~(H9Ƹ HD�A�V I��I��` H��uI��x H� �H��H!�I �0 H9��� H� � H)�H9�� I��� H�����H���� H�M�L�E�H�E��U�A��M�H�����D)Љ����H��I� H�� ���A��� H�� ������ H�����H����H�A�? H��(����� �E�I��L+�(������ D��x���A���+ M���; I�U I�uH���� H���Z A�}( uA"�( �T E1�I��0 H��H)�H�������� H!�A��- I��0 � A�? �� E��. L���'���A��# AƆ/ A��( A��0 �l�AƆ# AƆ0 �W�Adž A�~0I��0 ��� �� � �A�� ���9�f�AƆ' A�H �'� � �)t��d���H�H�X���I�I)�����L��(���L�� �����<����&���I�� H���_�H���.�I��P H�������H�=�� 1����A�N0�� �A�A�� H��p���)E��Ao�� )E�M�� M�� )�p���)E�)E��Ao�� ��8���I��@ H��h���Ic�H f��E�fAn�H fA:"�P H�L��@���I�H��X���fօ`���I)��� H��@���L�����L��8���M��H�� ���H��H���M���Kf D ��H�����`�������(���t H�� ���轄����(�����u0��d���Ic�H�X���I�I)�tL��H��L��L���� �A�Dž���U�L������E���t���$ A��( ��I��P H���4�A�N0 �� � I��P H����A�N0 ��� H��H�H)�H� � H9�HG�����I��� ���f�A�� H��p����Ao�� )E�I�� M�� )E�)�p���)E�)E��Ao�� ��8���I��@ H��h���Ic�H f��E�fAn�H fA:"�P H��E� H�L��@���H��X���fօ`���I)��� H��H���H��8���L��(���M��L�� ���I��I��H��H��L��L��L���g ���� ��H�����`�����teH��h����� tM�� tHL��(���L�� �����u�o�H����A3a A��# �3���I��X �E�H��x���� ����iHt��d���H�H�X���I�I)��\���L��(���L�� ����H�=�� 1��v���H�=%� 1��c��W�E��( E��� H;�(���rI;�� r I;�x �� M������I��� �u'H��H�=�� L�� ���I��� 1�����L�� ���I��0 H�������� H��H)�H�(���H!�A��- I��0 �� A�? �� E1����A��� 1������H�� ���A��1�A��� I��H��H��1�H��H��I��H����A��( � �}� uUAƆ. I;�x s I;�� �H���M��t I�U H���� H�=�� 1��7����#���H� H������x����� M��t I�U H���� H�=*� 1�������M������M���a I�U L��H�������� H1�H���< H;�(����/ I;�� ��I;�x @��@ �A������AƆ. �u���H�=� �x����E�����H�=8� �c������I��� AƆ. �;���H� ��H!�I �0 H��fHn�AƆ' ��A�H ���I��0 H� � H��t�H� ��H ��H� ����H!�I �0 H���f1�I �0 H���I��0 fHn�AƆ' ��A�H ���H� ��H!�I �0 H����I��0 H� � H��t�H� ��H ��H� ����H!�I �0 H���f1�I �0 H���y���I��0 fHn�AƆ' ��A�H ���H� ��H!�I �0 H����I��0 H� � H��t�H� ��H ��H� ����H!�I �0 H���f1�I �0 H���y���I��0 fHn�AƆ' ��A�H ��H� ��H!�I �0 H����I��0 H� � H��t�H� ��H ��H� ����H!�I �0 H���f1�I �0 H���y���I��0 ����H�=�� 1������������ AƆ# ���A�? ���1�H�=g� ��A��# ���H�5�V 1�L��L���H�=p� H��������A�? H������H�5�V L�������1���H�=Q� L�������I�A�? �����H������1�H�5OV H�=6� �#�A�? �����H�� ���1�H�5)V H�=$� � �A�? �b��������1�H�5V H�=� �� �A�? �=���H�� ���1�H�5�U H�=�� � �A�? ����H�����1�H�5�U H�=� � �A�? �������1�H�5�U H�=� �g �A�? ���A��� H�5oU ���� H�� ���H��1�H�=�} �. �A�? ���H��(���H�56U H�=�� 1�� ��r�H�=�� 1������U��}�A��( tx��ttA��. A��/ � A��0 �� ��tCL9��l M�E L��H�=^� A�E(1�D�����L�� ������I�U L�� ���D�����H���� A�}) �l���I�uH�=4} 1�L�� ����f��A�E)L�� ����B���Adž ��������I��0 H�="| 1�H������ � ��I���I�� A��0 H�A�yA��4 f�HA��6 �P����1�A�}( DD�����@���1����1�� ���A��� 1҅��X���H�� ���1�E��� H��H��H��1�I��H��H��I��H��'���E1���H;�(����)���I;�� � ���I;�x �������I��0 H��H)�H�������� H!�A��- I��0 �W A�? �����I�MI��0 H�=�z 1�M�E �� ����1��e�M;�x s M;�� ���H�����I��� �uH��H�=C� I��� 1��}��I��` �d�I��0 H��H)�H�������� H!�A��- I��0 �� A�? �V�I�MI��0 H�=Cz 1�M�E �( ��4�I�MI��0 H�=!z 1�M�E D��(���� �D��(�����I�� E��0 H�GD�GA��4 f�xA��6 �P��I�� E��0 H�GD�GA��4 f�xA��6 �P�?���H�HH��L��1�H�=�y �v ��!�H��H�H)�H� � H9�HG���H�=� �f|�����A8E(����I�U A�E(����5��1�H�=�� L�� ����0|��I��0 H�������� L�� ���H��H)�H�(���H!�A��- I��0 t`A�? �\���I��0 H�=�x 1�H������ ���8���I�� E��0 H�GD�GA��4 f�xA��6 �P�w���I�� A��0 H�A�yA��4 f�HA��6 �P�o���� � D���H�6�:���(��&w H��O Hc�H�>��f�� ��� ��� �w�� �m�� �c�ff. � � �UH��AWI��AVI��H�H� AUI��L��� ATE��SH��L��H��x�EL�M��E�dH�%( H�E�1���H�E�H���� � H�� H��L����H��p���H��H��ttH�E�L��L)�H)�H��L)�H��x���H)�E���� H9�� I��H��H��t:f D H�s�H�x� I��H��� � ��H��tH��L)�H)�I9�sAH��u�H�E�dH+%( �� H�E�H��x[A\A]A^A_]�f D K�.H�E���f D L�m�I��H��L��H��L����H���� H��t2H�s�I�|$� H�� ��H��tH��L)�I��H)�� D L�m��c��� � H���R���L�C�I��I�����L���� H��L)��t@H���$���� L�����H������L9púx ��u�f�x �u�1ɀx�u��H��H���E� I��H)�L�}�L�u�H��h���tHH�]�I��M��H���!f D �U����N ��t H�H�I)�tL��L��L��H������M��I���w���L��p���I�P�L��I������ �� H��L)���� H���@���� L�����H���*���L9`uȁx ��u�f�x �u�1ɀx�u�� D H�E�H�S�� L��H�L��8 �� H�HH�M��H8J����H�x�HH�}�8J�����H�x�HH�}�8J�����H�x�HH�}�8J�����H�xH�}��J8H�|���H�xH�}��J8H�g���H��H�E��Z���H�E�H�]�L��h���H�E�H��`���H��x��� D �E� H���$���L�e�I��� � �U���t`��t#H�I�I)�tL��L��L��L��� ���� @ H�E�H�s�� H�5� H�x���H��tFH��H+U�H�E�H)��{��� H�E�H;E�tVv4H������� H+E�H9�w��}� u����f D H]�H��x����l���H�U�H)�H������� H9��n����� @ L;�h����[���H�E�H��H��`���� H��h���H�D8�H��p���L)�HE�H�T ��:@88�� H�x�HH�}�8J���H�x�HH�}�8J����H�x�JH�}�8H����H�x�JH�}�8H� ������f D I��L�}�L�u�H��L���E� M��H)�H��h���I��u-�u���f � �U���tF���[���H�H�I)��M���L��L��L��H���P�����3���L�m�I���j���H�E�� ���H�E�L��h���L��H�E�������f D � �UH��AWI��AVAUATSH��hH��x���dH�%( H�E�1�H�;�v H�E� H�u��8 �� I�(H�U�H�5����A�W���� H�}� � I�� H���� M�� � H� H��L���b��H�E�H��tiH)�I)�L�m�L���E� H��tPL�u�I��L�e�H�]��" � �U����� ��t'H�I�I)�t L��H��L��L��� ���� � 1�H�U�dH+%( �� H��h[A\A]A^A_]� @ I�� I��x ILJp I�� ILJx H�E�I9�x �����I�� I�@ I��p ILJ H��u�� L����o����t�����_���� I��x H� �H!�H u�H9��� H� � H)�H��H� H�H9�HF�H9�x�������H�_�v �8 �� H�]�L�u�ILJP � I�� I�@ ALJ H�� H)�H�s�M�� I�~I��@ I�� ILJ` AƇ$ �v��H���}���H��H�E�L)�H)�H�]�H������ @ H� � H��H)�H� �H�H9�HG��$��� � H�=p 1�����'��� D H�=�o 1�����?����Ё�� �UH��H���NdH�%( H�E�H�� 9�� ��H�U�dH+%( u��莁�ff. � � �UH��AWAVAUATSH��L�� dH�%( H�E�1�A�OHM�o@���� I�W@E1�f D D��H� �H��L�d M���� I�|$hA����I�|$xI�D$h 讶�I��$� I�D$x 蘶�I�|$ IDŽ$� �_�I�|$@�8^�I�|$8�.^�I�|$0�$^�L���lp�I�W@A�OHH�D A9��Z����=�H�E�dH+%( u-H��L��[A\A]A^A_]��� � A��A9�������L��ff. � �� �UH��AVAUATSH��H��L�� dH�%( H�E�1�I�}XM��� 贴�H���|���L��Hǃ ��s�H��t*H�ÐI��H���%��L��L��H������L���o�H��u�I��� �^��I��� �2��I��� �]�I��� �\�I��� ��\�I��� ��\�H�E�dH+%( uH��L��[A\A]A^]�o��J�f. � UH�h � fHn�H��% fHn�H��AWA��AVAUI��ATL��P���SL��H�� dH�%( H�E�H�+ fH:"�H��) fH:"�1�)�0����H�I�Ex�( )� ���H�� H��H����[�I��H���{ A�� � A�� �� A�� �� � �'��I�F@H��� I�EpM�.E�~H�� H�2H9��p A��� H��� H� H9��4 9Hu�@8 u�H��� fo� ���AƆ� fo�0���M��� A�FX����I�FPA�F`����L��x���)�P����h���M���� �A��� H��� @ H� H9��$ 9Hu�L��H#xt�1�� � fo � fAn�� f8?�f~�H�@H�<� �Z�I�F8H������I�~@�Z�I�~8�Z�I�~0�Z�L��E1���l�f. � H�E�dH+%( �� H�ĸ L��[A\A]A^A_]� � H��� fo� ���AƆ� fo�0���M��� A�FX����I�FPA�F`����L��x���)�P����h���M�������E�H��� � H� H9�t 9Hu�H�x�� H��u�E1�� f D A� D�E�H��9HtH� H9�u�1��f�H�@H�E�I��p A��� �E�1�H��t@@���3 H��1ɐH���t�H9�t E��� H��D9H�U H� H9�u�1� fn�A��| A�� fA:"�x A��l �E�1�A�� �M���f�E�f�E�I��� H�E�A��� �E�E��t7H9�t2A��� �f � H�6H9�t9Fu�F �t��� D A��� ��~H�^/ H��`���H� �� I#� tEI��0 H��t!A��8 ��� ���� ���� H�E�H��u�E� H�E� H��H���H�x0H��t� H�5~ �ns��u�M�L���Nz�I�F H��������L��� @ H#xH��H�����f � � �E����� A��( ��H�<� �W�I�F0H�����������E� ����E� H�E��L���A��� 1�A��� �E� H��H��H��1�H��H��H��H�H�E�� ����E� H�E�����1������E�A��� �8���H�}� fo� ���AƆ� A� fo�0���A�FX����I�FP1�A�F`����L��x����E��E�)�P����h����3����jy�f. � UI��H��AWAVI��AUL��� ATSH��HH�u�H��� dH�%( H�E�1�I9��? H� [ M��H��IE�H�E��L �E� E1�E1�L�m�D�}�I��L�� @ E�oI�wHE��EE�H���� H��觽��uyM�O8M9�wpI�G@I� L9�vcH� 6�v �9 t:E��H�Ku H�M�H�u�L��J H�=1g LD�H��L��P1��^��E�oXZ�E�E�� DE��E�AEňE�M�?L;}��U���D�}�I���U��Ѓ�E��u��ucH���v �8 u/E��H�E�dH+%( �9 H�e�D��[A\A]A^A_]� � M��H��Y H�u�L��LD�H�=�f 1�L������A!�� 1�L�U�E1�E1�H�=Uf A� I��A��� � H�I9��� �C��DE�H�{H u�L�K8M9�r�H�s@N�M9�v�L��v A�8 tI��L�]I L��L�U�H��s LD�H��1�VH�u�����CYA� L�U�^H�=�e H� Y H���ED�DE�I9��m���D�u�M��L�U�����H�i�v E1�8 ����������v� � �UH��fHn�H��AWAVAUATSH��(dH�%( H�E�H�L��� L �fI:"��� L��� L��� M��u"�K � I�T$I�\$HB�H�H��t:I��I�D$H9�u�H�E�dH+%( ukH��(L��[A\A]A^A_]�L��f � �0 )E��RS�I��H��t2foE�M��L� L���@(H��M��@f�@H����� @ E1���u�ff. � Uf��H��AUATSH��H��dH�%( H�E�H�fnGPf8=�fA~�H�@pL�� H�GpH��t E1�D9`tZH�Cp H��� ��H���v Hǃ� �x$ uTD��L���Y��I��H��tiH����j�H��� H��tUL�cpE1�H�E�dH+%( uGH��D��[A\A]]�f � H�{x自�H�Cx D��L���t��H�Cx�f D A�������t�ff. � UH��ATSH��H��H�W(L�'dH�%( H�E�1�1���� f��� ���� LJ� � ���t ��� ��t ��� A��$� t/�J��@�� �B��u ��� 8�t ��� @ f�H�E�dH+%( �� H��[A\]� @ ��t3H�z �� �z �� �z �� LJ� # �S��� D H�z uqLJ� � ��t ����� ��� f��� �o�� � � ��� ���X������ �I���f � LJ� ! �������� 襷�H�S(��� ��� � ǃ� c ����r�ff. � �UH��AWAVAUI��ATI��SH��H�^ dH�%( H�E�1��~�tX��� ��uNH�ChH��tn�PA�|$��SPu�@�CXA��� uH�E�dH+%( �� H��[A\A]A^A_]� D �sXI�}x���CT����P H�{h��H�Ch �ST���t�I�}x�����詅�H�ChH���o���A��� t�f�H�D�cPH�xpE���m���H�� D���ݲ�I��H���R���H;CptPH�Cp H�{x�z��H�Cx H��� �f��1�1�L��Hǃ� � ��H��� H���� L�kpH�ChH���� D�xE���} L��D�����H�{xA��H��t;G t)� ��H�Cx L��D����踄�H�CxH��H��t8fAn�fAn�f:"GfA:"�fl��� �u��� @ �CP�������fo�� �� �Q�����p�ff. � UH��AWAVAUATSH�� H� $ H��� �ED��d D�] ��,�A��I��H�M��A��dH�%( H�E�1�D��% @ �� ���` ���* ��� ��� E1���� H�u��@ � D���H���L��0�L���D��(�D���H�� ��@v��,�H��H���H�� �L���E��L��D���� ASPQD��V� AQD��(�贄�H�=}v H��0�8 t �� �D������) � I�|$pL��1����A�Ņ��> H�E�dH+%( �K H�e�D��[A\A]A^A_]�f � E1��@u�H�u��@ ��D��(�D���L��0�H���L���D���H�� ��7u��,�E����H���H��L��H�� �L���D���ASPQD��V� AQD���讃�H�7|v H��0D��(��8 u'A��������������]���f. � �� ���u�D��,��:��D��,�H��H��t�L��蓚�D��,��f. � ��H�Ouv H�X] 1��01�������� n�ff. � � �UH��AVAUI��ATI��H��(H�� dH�%( H�E�1�L�v@H��uYI�}E1�H�G�H���v(H�E�dH+%( uaH��(L��L��L��A\A]A^]�@��H��� H�M��@��H�M�I��� � H�E�dH+%( uH��(H��E1�L��A\A]A^]�HV��Cm� � �UH��AUI��H�5�p ATI��SH��H��dH�%( H�E�1�����t7H�5lp L���ر��tDH�E�dH+%( uIH��1�[A\A]]� � L��L���5L����� �f. � H��� L��L���~����l� � � �UH��ATI��H�5�o SH��H��dH�%( H�E�1��@���t H�E�dH+%( u*H��1�[A\]�f�1�1�L�����H�P�H�����wˉ��� l�ff. � UH��H�}[ H��AWI��AVAUATSH� !� H��x H������L�%"uv H������H��I�<$dH�%( H�E�1�Dž���� �~��M��� H������L�-Sz HDžx��� H��h���H������L�= � H��p���H������H��`���f�L������H��h���H������H��p���L���l��. ��������� O��������I�<$H��1�H��x���H��n �λ��������I�DH������f � A�I�<$L��H��1�I��藻�L9�����uރ�����(D������f D I�<$L��H��1�A���c��A��u勅������� L��`���H��p���� L�������~I�<$L��H��� 1�H�����Hc�����H�x���H�����H)���������H�E�dH+%( u.H��x [A\A]A^A_]� D I�<$H��m H��1�軺����i� @ � �U� H��SH��H��dH�%( H�E�1����H�E�dH+%( uH��P H��X H�]������i�ff. � U�� fHn�I��fl�H��AWAVL��`���AUATSH��H�� L�+L�g(L��dH�%( H�E�1�L�S@L�v(�H�I��@ H��tII��� E1�H�JI��� H9�v/H�E�dH+%( � H�Ĩ D��[A\A]A^A_]� � � A� A��� fA�BH�CPH��h����� �CX�o� )�������������� �����f���A�C9u I�C H������A��$� ���- I��$� H��`���H���< A�|$ �� I��� �f��@I��� ���fA�R������A��tT���� A��� uAH��� H��t5I��� L��P���L��X���裔�L��P���L��X���H��p���f D A�� tA�� � A�� �F A��$� E��$� ��X���D ��' � I�KpA��$� H��`���H��`���M��$� A� H)�H��P���� H��P���H��X���L��@���H��H���H��, L��8���H�x`L��H���H��H���H�� @ ���x1E��A��E��t&A��L��t M �Hc�H��L��X���I� �H�N� D H���H9�u�H��P���L��L��@���L��8���H��H���H�� #�X���I��$� H��H�� H �H��X�����t � �t H� H��H�N�H����u�A�� t?A��$� L�K8���� I��$� �� A�� � I� L�� ���A��tA��$� �D A�� @ �G A��$� ���= I��$� H��H�� �� ��f������H������H��� ��t!I��$� ��H������A�� � A�� tB1�L��L��L��X����W�1�L��L��L��X���fA�BL���F��L��X�����A���-���I�}pL��L���U��A����������X�����H�3lv 1�H��T �01��ٿ�D��X������ D I�|$ � A�|$ � H��� fn�� f:"�� H��h���f֍����� A�� ����A��$� ����I��$� H�� ��A��$� t$�t I��$� �tH� � H��H!�H �H���������f. � A��$� �� I��$� H��`���H������A�|$ �� I;�� ��f��@I;�� ��Ѓ����f. � I�|$ ����A�|$ � ������ I��$� H��x������ @ H���������� @ I�D$�)���f D I��$� �y��� I��$� I� M�AH��X���I��$� M��$� �L�߅�tr D ����uZH�I��I�P�H�WI�P�H�OH��H��H��H��?H��?� �H��H��>���� �H����H��=������ � �I�P�I�H����u�H��I�� L9�X����m������f D H�S0�sXL��P���A��( H�{hL��X���M��� L��`���轺�H�C0L��P���L��X���H�������� � �@ � � ���f � H������H���r����H�H��?f��@����A��� �sXL��L��X���H�{h�e�L�K8L��X���������a�ff. � � �UH��AWAVL�}�AUATSH��H��hH�L�gH�U�H�u�L�wdH�%( H�E�1��GH��H�A@L�,� f�L��L��H�E� )E�)E����I��H���U H�P(L�H���� A��� % �� tA�|$It M���� I�L$pH���� I�t$hI�T$XH�M�H�u�H�U�M��t}���D �E�H���~ L;stL;stL���r�H�u�H�E�L��M��Ѕ��<���L9stL9stL���E��Ur�E�H�U�dH+%( �� H�e�[A\A]A^A_]�I�D$`�E� H��H�E�H��u�L;c���L;c����L���q�����f � H��I�vI�~(L�M�A�� I�L$�E� E��� L��x���P��u�H��XZH��� L��x���A�� �� I�t$It$(I�L$pH)�I�t$ht �}� tA�D$II�D$XH�M�H�u�H�E�A�|$I �����I�D$`�E� H��H�E�H�������� ���f D I�CpH�� �x# u7�p1�L������I�D$(H��H��teL����� D I�t$H���(��� H�x����� I�|$(H��1�H��x���H)��a�H��x���� ��� 1�M���S����4���H�CM9�tI9�t L;ctL���p�M��t ��� ���M��t��� ����^������ � � �UH��AWAVAUE1�ATSH��H�� dH�%( H�E�1���� uiH�� I��I���x# �� D�p�x up� 1�D��� ��H��H����� H�{@L�E�L��L���G�A�Ņ�uH�slv �8 uVf D H�E�dH+%( �� H��D��[A\A]A^A_]� 1�� @ H�x���A��I��$ �i��� � H�}�1�D���"��H��t�H�E�H�= L�pL�`(�e��L��L���j�H�}��q��l��� @ ���D�(A���X����S]� UH��AUI��ATI��SH��H��� dH�%( H�E�1�H��t*H�E�dH+%( �� H��D��[A\A]]�Mo� D L���[�Hc a�w H�Å�trH�ؿ H�H��H=� ~� H= ��� �� )Ǻ� �P ���I��$� H��H���n���H�E�dH+%( uGH��1�[A\A]]� @ H�5��w H�=�����Hc ��w ���l������w @ �@ �X����5\� D UH��AVI��AUI��ATI��SH��H��dH�%( H�E�1�� � f�BH�FPH�AH���� tAH�F(H�x � �x � H��� I�D$fn�� f:"�� fAք$� �CXA�D$X��� fA��$� �o� A�$� A��� � H�S(L�BH�BM�$I�D$M���� �z �� H� H;�� �҃�H;�� ��Ѓ�A��$� ��� A�� I�D$0 A��$� fA�V�� A�� �� H�E�dH+%( �" H��[A\A]A^]� @ H�x �����x � �������f D H�H��?�����k��� � �z �� H�L;�� �҃�L;�� ��Ѓ��6���f. � H��� I��� � ��I�D$���� A��� H�S8�sXH�{h�9]�H�C8I��$� �$��� � A��( H�S0�sXH�{hM��� �H�/��H�C0I��$� ����f D L��L��H��?H��?��������Y�f. � � �UH��AWAVAUI��ATSH��H��(H�vL�sdH�%( H�E�1��{I �� �� � A��� % �� tA�|$It M���� I�t$pH���{ I�L$hI�T$XI�u I�MI�UM���C � ���( �{J A�Ut�CIH���� L���j�{I H�sL�s�K �CH� H��H�A@H�<��W��I��H��� H�P(L�;H�CH���?���I�GpH�� �x# �� �p1�L�����I�D$(H��H���I L�;���� @ H��I�vI�~(L�M�A�� E��� �E� I�L$P��m�I��XZM��� A�� �� I�L$IL$(M�D$pL)�I�L$ht �}� tA�D$II�D$XM�E I�MI�EA�T$I������I�D$`1�H��I�E ��� D I�L$H���}��� H�x�w�������M��tL���3i�I�E 1�H�U�dH+%( uVH�e�[A\A]A^A_]� I�|$(L��1�L�E�H)���Y�L�E��,���f � M��tL����h�L�c1�뢸���W�ff. � @ UH��ATSH��dH�%( H�E�1����� H���H���� I��9��O�L�C@G�A�щ�H��I��;p� 1���tt�A�H��I��1��f D ��H��(9��� ;ru�L�b � M��ttA�|$L tlA�D$\��t<�~ ����wFE�L$`1�A�D$\ �B @ ��9�v2��H��I��;ru��A�|$H �} A�D$\ A�D$`����� H�U�dH+%( �� H��[A\]�f D ��u�H�\cv �8 t�H�=�E 1����� � 9��w����f D L�` � ���H��� L���H��A�t$H�{XI��$� H��蟺���m���A�D$H�H����WU� � � �UH��AWI��AVI��AUATI��SL��H��� H�����H��P���L��@���dH�%( H�E�I�H�@xH��H���H��`���H��H�� ����f��A�$ I�A�D$ M��t H;�P����� H�K(H��y �_ H�[hH�����H9�� �� H����� �\ Dž��� ƅ3���H�]�HDž(��� H�� ��������H������g�H���: H��p���L�w M���� A��$ ��- I��4 H������H�����uHGH+H�����H��P��� uR��3��� tIH�����H��H���L�����H��t H��@���H�PH���Z H9��Q I�H��p���H�������O��A��� L��8���L�����L��(���������4����i @ A�T$I������ H��@���H��t L9��� IcD$ I�H��P���H�H��I�@��H9���@���] H��p���H;Q�� I�H��H���H��8���H��L��A� �,5�H��H���@ ��4���L��H����~���? H� P`v �9 �G���I�7L�牅(���I���R��A�T$��(������0���A�|$A����L��(�����L��8������� ��� H�����H��(�����3��� H��( H��p���H��P��� H�z t1H�����H��H���D��P������H���� H��p���D��P���H�Z I��~�(���H+�����L��� fH:"�)�P���M���d L��D��H����<c�I��H��tSfo�P��������L��L��HI�$I�E(A�D$A�E0I�D$ I�E4�AoT$AU<�e�D��H������� E1��� f � ��� H��� ��u|H��]v �x$ �[ A� H���m�����E H�CpH��H���H�CxH�����H��� A��I�������e��� @ H���� Dž��� �I��� � A� H�CpH��H���H��t �CP9�� t�H�(^v �8 �� � A���H�� ���D��P����B�D��P���H�E�dH+%( �h H��� D��[A\A]A^A_]�A� ���x������� D HDž(��� H�����H��(���H�� ���H��PB�E1�� 1�L���~����� H��p������f. � H�Y]v �8 �8���H�=fS 1����A����%��� � H� )]v L��8����; ����1�L��H�=@ �h��; ����J��L��H����3�A������� @ L��(����'��� @ L��(���ƅ3��� ����H��� H��������H��\v �8 �����H�=�R 1�����A����o���A��tFH�t\v �8 �S���H�=�R 1����A����@���L��(���A�D$ A�$ ���H��� I�Dž��� H���������L��L��D��P�����t�D��P������H��H���H��D��@����!M�Hc ºw D��@���I�Ņ�u;H�5��w H�=��D��H���貆�Hc ��w D��H�����u�~�w @ �@ L�� H�H��H=� ~� H= ��� �� )Ǻ� �P D��H���� ��D��H���H��H��� I�������<��� D H�=�= 1��z�����IcT$ H��H���H�M�L��A� D��@���L��/�D��@���H��tlH��Zv ����� A�\$����H��Zv �8 � H�� ����h?�A������H��p��� u�H��Zv �8 t�I�7H�=M= 1������H�twrite H3E�H� perf,pH3U�H ��o���H�HZv D�(E���m���H�=T= 1�D��@���D�����D��@����I���H�=X= 1�D��@���1��`��D��@����&���H�����H�H�P IH�P(I�$�P0A�T$H�P4I�T$ �oX<H��Yv A\$�8 �����I�7L���?����I�7H�=<< 1���������A������k�����K� � � �UH��AWAVAUATI��SH��H��hdH�%( H�E�H�F(D�PE���F H���5 L�6I��� I�ư L9�� E1�L��E1�E1�H� t- H�=: E��� @ H�L9��� �C��DE�H�{H u�L�K8L9�r�H�s@M�1L9�s�L��Xv A�8 tT��L�- H��G D��w���LD�H��1�H��x���VH������Z�CH�=�9 D��w���H��x���YH� �, H���ED�DE�L9��b���E��I��D��E���� E��� H�!Xv �8 tH� �, L��L��1�H�=n9 �a��E��� f � H�>L;�� �� L�vhM���� L�m�L����L��L�� L���d]�H���� H�E�H�H H���� �x4 L��tAH�;H��� L�����L��A���4<�H�E�dH+%( uuH�e�D��[A\A]A^A_]� HPH+� � H�E�dH+%( uAH�e�L��L��1�[A\A]A^A_]�&��f D A!�E��� � E1�����E1��|����[I�ff. � U�� H��AWAVL��`���AUATSH��H��x L�/L�@L��dH�%( H�E�1��H�I��@ H��tEI��� E1�H�JI��� H9�v+H�E�dH+%( �� H��x D��[A\A]A^A_]� L��L��H��L����H�A�� M��� ��� )�����u<I�}pL��L�����A�ą�t���H��Ov H�8 1��01��;���k���f D L��1�L���s:�L��L��1�fA�GL���.y�A�ą�t��7���� H�ff. � f�U�� H��AWAVL��`���AUATSH��H�� L�/L�@L��dH�%( H�E�1��H�I��@ H��tEI��� E1�H�JI��� H9�v+H�E�dH+%( �� H�Ĉ D��[A\A]A^A_]� L��L��H��L���?�H�A�� Dž�� DžT��� M��� ��( H�C(Dž���� )�����H�@xH��X���H��T���H�����uAI�}pL��L���2��A�ą��L�����H�Nv H��6 1��01�輡��,��� � L��1�L����8�L��L��1�fA�GL���w�A�ą�t�����F�ff. � f�U�� H��AWAVL��`���AUATSH��H�� L�/L�@L��dH�%( H�E�1��H�I��@ H��tEI��� E1�H�JI��� H9�v+H�E�dH+%( � H�Ĉ D��[A\A]A^A_]� L��L��H��L����H��`��� �� H�A�� DžT��� Dž���� M��� �� H�C()�����H�@`H��X���H��T���H�����t-L��1�L���7�L��L��1�fA�GL���kv�A�ą��5���I�}pL��L��聿�A�ą�������H�eLv H��4 1��01�� �����f D Dž�� �0���� E�ff. � �U�� H��AWAVL��`���AUATSH��H�� L�/L�@L��dH�%( H�E�1��H�I��@ H��tEI��� E1�H�JI��� H9�v+H�E�dH+%( � H�Ĉ D��[A\A]A^A_]� L��L��H��L���/�H��`��� �� H�A�� DžT��� M��� �� H�C()�����H�@XDž���� H��X���H��T���H�����t-L��1�L��� 6�L��L��1�fA�GL����t�A�ą��5���I�}pL��L�����A�ą�������H��Jv H�V3 1��01��{�����f D Dž�� �0����|C�ff. � �U�� H��AWAVL��`���AUATSH��H�� L�/L�@L��dH�%( H�E�1��H�I��@ H��tEI��� E1�H�JI��� H9�v+H�E�dH+%( � H�Ĉ D��[A\A]A^A_]� L��L��H��L����H��`��� �� H�A�� DžT��� Dž���� M��� �� H�C()�����H�@hH��X���H��T���H�����t-L��1�L���4�L��L��1�fA�GL���Ks�A�ą��5���I�}pL��L���a��A�ą�������H�EIv H��1 1��01�������f D Dž�� �0�����A�ff. � �U�� H��AWAVAUL��`���ATSH��H�� L�'L�@L��dH�%( H�E�1��H�I��$@ H��tDI��$� E1�H�JI��$� H9�v(H�E�dH+%( � H�Ĉ D��[A\A]A^A_]�L��L��H��L����H��`��� �� H�M��$� Dž\��� Dž���� �� H�C()�������� ����A��$ ��\���H��\���H�����t-L��1�L���2�L��L��1�fA�GL���q�A�ƅ��/���I�|$pL��L���Ǻ�A�ƅ�������H��Gv H�,0 1��01��Q���� @ Dž�� �(����T@� @ U�� H��AWAVAUL��`���ATSH��H�� L�'L�@L��dH�%( H�E�1��H�I��$@ H��tDI��$� E1�H�JI��$� H9�v(H�E�dH+%( � H�Ĉ D��[A\A]A^A_]�L��L��H��L����H��`��� �� H�H�S(DžT��� M��$� ��� ��� )���������A��$ ��T���H�BPDž���� H��X���H��T���H�����t-L��1�L���\1�L��L��1�fA�GL���p�A�ƅ��$���I�|$pL��L���,��A�ƅ�� �����H�Fv H��. 1��01�趙�����Dž�� � ����>�ff. � �UH��AWAVE1�AUATSH��(D�n`dH�%( H�E�1�A����� H�Lv I��H��8 �� �sXI�|$xD��������A�ƋCH��I�D$@L�<�A��M�o tnA��$� ��ubI�EhH���� �PA��A�UPu�@A�EXA��$� �� �C`����H�E�dH+%( �� H��(D��[A\A]A^A_]� D A�uXI�|$x� ��A�ET���uA�EP����I�}h�Ps�I�Eh A�UT���t�I�|$x������ Q�I�EhH���V���A��$� �k��� @ I�E E�ePH�xpE���R���H�� D���,~�I��H���7���I;EptPI�Ep I�}x��r�I�Ex I��� �r�1�1�L��IDž� �nP�I��� H���� M�}pI�EhH���� �H���� ��L���M����I�}x�M���H��te;G uJfn�fAn�f:"Gf:"�fl�A�� ��� �vXD��H�=l@ 1��T����� � �E�� r�I�Ex �U��M�L��������M��U��O�U��M�H��I�ExH���w���fo�� A�� � ����;�ff. � @ U�� H��AWAVAUL��`���ATSH��H�� L�'L�@L��dH�%( H�E�1��H�I��$@ H��tI��$� E1�H�VH9��� H�C(L��L��H��L�狀� �� �;��H��`��� u Dž�� H�M��$� Dž\��� Dž���� �� H�C()������PpA��$� �� ���A��$� fn�A��$ H��T���H�����f:"�fօT���t)L��1�L��� -�L��L��1�fA�GL���k�A�ƅ�uI�|$pL��L���Դ�A�ƅ�u-H�E�dH+%( u;H�Ĉ D��[A\A]A^A_]�f � ��H��Av H�* 1��01��5����N:�ff. � U�� H��AWAVAUL��`���ATSH��H�� L�'L�@L��dH�%( H�E�1��H�I��$@ H��tDI��$� E1�H�JI��$� H9�v(H�E�dH+%( �E H�Ĉ D��[A\A]A^A_]�L��L��H��L���o��H��`��� �� H�H�S(DžT��� ��X �B)���������T������ ����T���H�BH��X������ M��$P Dž���� A��$ ����H��T���H�����t-L��1�L���3+�L��L��1�fA�GL����i�A�ƅ�� ���I�|$pL��L�����A�ƅ�����H��?v H�h( 1��01�荓����� � Dž�� � ����HDžx��� �9����{8�ff. � U�� H��AWAVL��`���AUATSH��H��x L�/L�@L��dH�%( H�E�1��H�I��@ H��tEI��� E1�H�JI��� H9�v+H�E�dH+%( �M H��x D��[A\A]A^A_]� L��L��H��L�����H���� A��l )�������H�C(H�P � �� �{M H�������� H������H��t$H��� H+�� �o�� H�������� A�� H��� M��� t-L��1�L���k)�L��L��1�fA�GL���&h�A�ą�����I�}pL��L���<��A�ą��������H� >v H��& 1��01��Ƒ������H��H+�� �{M H�������5���H��� H+�� H�������"����6�f D U�� H��AWAVAUL��`���ATSH��H�� L�'L�w@L��dH�%( H�E�1��H�I��$@ H��tDI��$� E1�H�JI��$� H9�v(H�E�dH+%( �t H�Ĉ D��[A\A]A^A_]�L��L��H��L������H��`��� �1 H�S(H���H ��� ��� )�������� ���� ��f��V��� Ȉ�T������ ��U�����~B�O�H��� H��X���H��H�� h��� @ � H� H��H���H�H�J�H�H�H9�u��H��T���M��$@ �� H�����A��$ ������t-L��1�L���R'�L��L��1�fA�FL��� f�A�Dž�����I�|$pL��L���"��A�Dž��������H�<v H��$ 1��01�謏���� � Dž�� ����4�ff. � �U�� H��AWAVAUL��`���ATSH��H��x L�7L�@L��dH�%( H�E�1��{M �H�t;H��� H+�� I��t(I��@ H��tLI��� H�JI��� H9�v5 D E1�H�E�dH+%( �� H��x D��[A\A]A^A_]� D L��L��H��L�����H��o�� L��������� H��� H+�� )�����fHn�A�� �� fI:"�M��� �����u=I�~pL��L��覭�A�ą��N�����H��:v H� # 1��01��0���.��� L��1�L���k%�L��L��1�fA�GL���&d�A�ą�t�����3� D U�� H��AWAVAUL��`���ATSH��H�� L�'L�@L��dH�%( H�E�1��H�A��$� ��t#�� t&I��$@ H��tHI��$� H�JI��$� H9�v/E1�H�E�dH+%( �� H�Ĩ D��[A\A]A^A_]� @ � A� A��$� fA�GH�CPH��h����� �CX�o� L�扅������� �����A��$� f����E H�S(�oBH�JfH:�H��`���H��x���H���� �z �� H;�� �҃�H;�� ��Ѓ���������� ��� A��$ HDž���� ����fA�W)�����t@H�a?v �8u4H��0���fo �� HDžP��� H�� ���)�0���)�@��� D �{M �& H������H��t$H��� H+� �o�� H������� A��$ M��$� t-L��1�L���#�L��L��1�fA�GL����a�A�ƅ��*���I�|$pL��L���ު�A�ƅ�������H��7v H�C 1��01��h����� H�C(H�x t5�x t/H��� fn�� f:"�� H��h���fօ������f�H�x ������x ����f � H�H��?�����[��� � H��� H+� H����������f D �z uJH;�� �҃�H;�� ��Ѓ�� ����H��� I��$� �|\�H�3H��p������ D H��H��?H��?�A�������}/�ff. � f�UH��AWAVAUI��ATSH��HH�u�dH�%( H�E�H�H��� H�E�u2L�`xH��I��$p H��� ��� H��� �� f D H��<v H�E�� ���R I�] L�e�H�E� A��� M�}(� �� Aƅ� �A~G ���[ fI:"G0A�� A�EMH�P;v �x$ t fA� �� ��1 A�t ��� �� t�� � ��@�5 ��� t]���D I�E(A�� 9�� tL���9�A�ƅ��� A���t'�� � �5 �@�� ���W � �t ��x �� ��� � A���� t��F ��� t��U ��� ��� I�WHA�uXI�}h� ��� E��� M�GI�OP��� E��� P��� PRD���U �H�� ��� t5A�GA8GtI�OH��t I�WH���� L������A��E���� A�}L t<I�U I�GH;�� �O H���> A�U\���R A�E\ f. � I�} �' �D�pI��E���� A���M A�}L tI��$� I9G�� I�@I�] A��$ I��� �����1���� E�uPE�ET� ��� t A� �� �����1�H��M�OA�UXA�wWH��QD��P�V���H�� A�ƅ��� I�] �,���f D A��� t;H9��@ I�] A��� Aƅ� H��H�� H�ZI��� H��� H9�� A��� I�] �Q;�� �� Aƅ� A� A�E\ f. � H�E�dH+%( �$ H�e�D��[A\A]A^A_]� A��� fI:"G(��A�� �����f D I�E(L��Aƅ� �|���A��$� t1I�GI��$� H��tH9�rI�GH��tH9�� f � A�}L t A�}\�� I�W8I��� H9�v I��� H��I��� H�������A��$� �~���H�M�I��� H;�j���H����f � �������f D I�E(I�M H��H�M���� tH��� H��� H�E���0 �7 H�E�H��8 L��H��� H����A�ƅ�����A���� � L���8����]��� H��� D�E��V�D�E��h��� � E�u`A�EL A�������H�E��8 �p A�uXI�|$xD�����:��A�EL��H��I�D$@H�4�聶��A�E`�������� @ A��� A��� E��� E��� ��� � ��� ���� ������ ����H�CpH�� H�H9��������� �f. � H� H9�����9Hu�@8 u逻� ������ �����Hǃ� H�CxL��h M��t~L���LU��urI�~ L�=�, �6�I��H��tZH�E�A�D$*���<u9I�|$-L���Bm��u(A�~4 I�D$I�u H��I+NH�H9�r I;F�� L����s�I��H��u�H��5v Hǃ� H�E�� ���� � I�] H��� I9G� ���A��� %� ������A�}`������H�E��8 �n I�G@I��� ���f D A��� ��� �������A�E\��~)��u(L��H�����A�ƅ����A�E\ ������y�A�E\ A� ����f � L����A�ƅ������A���@����L�����A�ƅ������A����f D L������A�ƅ�������h��� � L���h�A�ƅ��M������ ���L����A�ƅ������(��� � A�MPA�UX1�H�=� A�uE�ET�r����� D L��� ��A�ƅ����A���� D L��� �A�ƅ�����A���� D ���� � 1�f��uH���ф�u��H���u��H���u��H����H�]�I��L��H���� A��f D Ic�H��H�H��( H���� H��0 H���7������� A��Ic�A��@�~ � H��H��I#�� �f A� ��uH�� A�0 � f���T H����uA��H����uA��H����uA��H����H��A�� �J���f. � L���]�I��$p ��� H��� ������� � L������A�ƅ��]���A�� ����L���:��A�ƅ��?���A���� � A�E\ ���� L���(�A�ƅ�� ���A���� D I�G L��H�U�H�M��X�A�ƅ�����H�U�I�G L��I�W�5�H�M�A��I�O���� D A�uXD��H�=#( 1�� ���v���f D L���(�A�ƅ��}���A���� D H�+v H� 1��01��~�I�E H�E����f. � A��� H��H�� H�Aƅ� I��� ��� � �������H;�� �����A��� �������� � A� ���� D I�W@I�w8H�=�' 1��*���w���H�� �0 � ���f�I��A�H�]���A����� � A���x��� � H�E�D��I��H�]���0 t I�E ���H��)v H� 1��01��}���Aƅ� H9]������A�}L uI�} H���@���u�H�]�����I�} L�����A�E\ I��� ��H�E�L�e�H���/������ L�=_& H�p& LE�I�|$-L���g��u(A�~4 I�D$I�u H��I+NH�H9�r I;F�� L���m�I��H��u�H�E�H��� H�q/v �8 H�E�uO��� �����KHƃ� �����H�s@��H� �H�V H�t�HH� H��t�ALH��(H9�u���H��� H�u�1�H�=�% �`��H�E���� � �b�KHƃ� ��u��O��D!�H��� �E��� � UH��AWAVAUATSH��(�O`dH�%( H�E�1���� I��H���l D M�wXL�M�L���&�A�G`L�M���tI�GXH�@H��H�E�H9�vH�]�L��L���ȭ��H�u�L���<���� trA�EH A�W`���� I�GXH�PH9��� � H� �I��I�G@L� �H��-v M�i �8 �c���H��D��H�=� 1�L�M��3��L�M��B���f. � H�U�D��L���Q��A�����y���f D H�E�dH+%( u9H��(D��[A\A]A^A_]� � E1��� H�U�D��L���E���D�M���� � � �UE1�H��AWAVAUATSH�� dH�%( H�E�1�H��-v �8 �� ��0 H�� � H�zI��I��H�G�H����" ��� �� HDžx��� A��� �� �� �5 H��� t �� �� �� �� ���� �P�� L�=�,v ���l H�CxL�E�E�nL��L��p���H��@���H��� H��`���A�Ff��X���I�FH��h����$T�fA�~ L��p���H��h����� N�l(���X���H- H��P���H��p���H��`�����L��H���M��M��L��h���A��H�E�H���� L9 �� L9`�� H�H H��tbH��� H��tV�x4 L��uHPH+��H��X�����`����A0�H��t-H�P Hcp4D��`���H��X���L�H�I;V� �P,��uI��L;�p����d���f D H��P���L��H���M��L��h���L����� � E1�A�? �� I�L$H��P ��X ��d u��h uo��� A�T$XL��x���H�=, 1�A�6D��p������D��p���D��x������A�?D��x���H��u H��t1�L����D��x���f. � H�E�dH+%( �! H�e�D��[A\A]A^A_]� HDžx��� �{L �� ��� �� I��$P �� A��� �E����� tI��$� �� �� �& I��$� �w A�� ��� � H��� ���H��x���H�������{L �� ��� �b���H��� � H��x���H�����A� �������Q��� � A��������I�t$�KHH�E� E�nH��p������t���E1�A����q H�E�L��h���I��L��`���H��E��f � D��H�4�I�F@H�4�L�n M��t+E;eTu%H��p���L��I��� �L���H��L����A�NHA��A9�r�L��L��`���L��h������f D �KH�CL ���V���E1�L��p���I��D��f � ��H��I�D$@L�<�M�o M;?� M��� A�}H �� A�}L t A�}\�� A��$� �� L�=(v A�? �� A��� I�} t%I��� H��t� � ��� I�} � �P��u�H�P8H��t�A�? I��� H���� A��� I�M(Aƅ� t$I��� H��tI;�� vAƅ� � L���@���I��� I�|$X���~�A� ����A�EH D A�L$H��9�����L��L��p������ ���H��x��� �~������f D L�='v ��� A�������H A�N A�VA�t$XH�{x���A���� f. � H��� tBH�CpI�t$ H�� �AG�H;�� �� A�� ��� @ A�Ft �� �� L�=m&v �X��� � A�? ������H�=d 1�覕�A�L$H��� @ ��L���^���I��H���� I�G A�G���tA�EXA��$� A�GADž ����A�ETt#A��$� uA��$� t A�EJ � A��$� A��$� A�EL���h���I��$� H�ADž� I��� H���� Aƅ� �5���A�VA�Ѓ���fA�� ���� ��� E�l$X�� fE������E�D$E�L$ L�=6%v A����� ��� I�L$t1D��D��H��D��h���D��p����r���D��p���D��h�����A��~H�{xD��D��D����A��E������A��B��� � H�SpH�{@L��M�~� Q�I�t$ I��H�CpH�� �4?�M��� I�U H��� H��� I��@�� L��H��H�H��( I�D$ H��0 ���f � H�SpH�{@L��H�E� �P�H���� L�h M�������I�T$L�=$v A�EI �A~D$I��� �PI�E A�? fA:�f~�H�@xA�UXfA�EPH��p����" I�}h��K�A�UTI�Eh ���t A�uPH��p�������� �_�I�EhH�u�L����A���� � L��x����SHL��� ������E1� @ H�K@D��H��H��H�@ H��tH�x H��t L����SHA��A9�r����f D 1���H�= �`��A�? ���A�MPA�UX��1�E�ETH�=O �:������ D H�BAƅ� I��� �m��� � H��A�L$E1�H��A��$� A�T$X� PA��$� PE�D$ A�t$����H�� A� ������A���� � H�ɸ D��p���HE�H���-W�D��p����������A�? �x���I�L$�C���f. � H��� L��H����^�L�=�!v E�L$XA��A�? �� ��� I�L$t'D��D��H��D��p����2���D��p�����A������H�{xD�����D��輏�A�����H�CpA��$� D��p���H�� ��T��� ƃ� ƃ� D��p���I���p fE�������M���0 A�L$ A�T$L��A��$� �C��L�= !v A���<��� @ L��L��D��H���&�H��t H�E��7���M9f��������f���A� ����[��� fE���� ���� E�FE�N �k��� � I�|$H��� 迆�A�N A�VH�=( A�t$XM�D$I��1��̏����� � A�T$ A�t$H�{x��[��� M�$H��� A�t$XH��I��L��� ��/�H��� L��I��$� �.H��2���f � A�T$ A�t$H�{x�m[�H��� A�t$XH�Nj�( L��� M�$�H�� �H��� �� I��$� ������� @ A�uH�=� 1��������f � A�? �J���H�= 1�D��h���D��p���躎�D��h���D��p�������H��� H���� D��H��`����(_�H��`���H��h����8 ���H��� L��H�=8 1��Y����H��h�����H�= 1��=��H��h���� ����$�I�EhH���4����@A�EP�(���H�E�H�S@H��h��� @ D��H��H�4�L�n M��t<H��p���H��A��I��� ��H��h���L���c��KHD9��@�H�S@뱐A��A9�r��+�I�|$H��� D��p����Z��I�L$D�ꋵp���I��H�=� 1��k��D��p�������H��v H� 1��01��6k�A����k��� E�D$E�|$ �� E��x~�sH��tw�N�A9�H�{@AB͉�H��H��D;h�l 1����� �Q�1�Hk�(H����H��(9��8 D;ju�H�B H��t �xL t�p\�@`�����V���w�@\ H�{xD��D��p�����h�D��p���A9������H�{xD��D��D���,��L�= v A���%�����9�v���H��H��D;ju��x�����KHƃ� ���~���H�S@L��p���E1�E�� D D��H��H�t� H��t'�FL H��A���W���KHA9�sH�S@��f � A��A9�r�E��L��p�������H��@���H��D��X���H��`���� �H��`���D��X���H� {w ��uIH�5{w H�=���H��8����G��zw H��`���D��X���H��8�����u ��zw @ ��zw Hc�H�п H�H��H=� ~� H= ��� �� )Ǻ� �P D��X���H��`����h~�H��`���D��X���H��H��H��� �V����;���H�� H��v 1��01��h�L�=Rv A����:�A������ �9��9������H�@ ���A�����H�� �L�=v A�������KH�CL ���c��E� � � �UH��AWAVAUATSH��(dH�%( H�E�H��v �8 ur��0 �� L�� A�L �� A��� uqH�E�dH+%( �� H��(L��H�����[A\A]A^A_]��f � ��9�rQf � 1�H�U�dH+%( � H��([A\A]A^A_]� @ A�WHH�E� ��t�I�O@1�L�m�f D ��H��H�4�L�f M��t�IDŽ$� ����L�����N���L��L������A�WH9��w���I�O@빐A�WHA�GL ��� ���E1�L�-� D I�O@D��H��H� �L�c H;� M���K A�|$H �� A�|$L t A�|$\�� A��� �� H� 6v �; �� A��$� I�|$ t#I��$� H��t� ���� I�|$ ���H���@��u�H�Q8H��t�; I��$� �� A��$� I�L$(AƄ$� t(I��$� H��tI;�$� vAƄ$� � L���X���I��$� I�XD���p���� A�D$Hf D A�WHA��A9���������f. � �; t�D��H�=H 1�芇�A�WH�� @ D��L���E���I��H���S H�C �C���tA�D$X�CA��� ADŽ$ ����A�D$TtA��� �� A��� A�D$LA��� ���E���I��� H�ADŽ$� I��$� H��tUAƄ$� ���� � 1�D��L���ˆ�; �5���A�L$PA�T$XD��1�E�D$TH�=�� 袆����� D H�BAƄ$� I��$� ���f D A��� �>���A�D$J�3��� � ��������������K���D��H�= 1�H�M��)��H�M��������x������n���� � � � �UH��AWAVAUATSH��� H��0���dH�%( H�E�1�f�W�3 I���� I�����H��H���- Hǀ� H��� H��H��8���� R�H��H�=P����A�A�ą�tTH��8����^�H��� ����H��� ����H�����H�E�dH+%( �% H��� D��[A\A]A^A_]�H�C@H��H��(����mQ�A�ą�u�M�� A�<$ �, �Ao $� �AoT$� �Ao\$ � �Aod$0�0 �Aol$@�@ �Aot$P�P �Ao|$`�` I�D$pH��p ��e @�� H��0���L�-,Su M�wM�ePH�� fHn�fH:"�CpA�GI�0 �ChI�G��� I�Gf��� I�G ��� I�G(��� I�P H��� I�G8H��` I�G@H��� I�GH��� I�X ��� H�Pv ��� �8 t3 @ I�U H��tH�v I�� H�81���I��I��M9�u�A�Gf=� �� M��� M�,M9�s H�5�v I�> ���> ��� �� H�CpH��` H�� H� H��� D��� E���� �� �� H9��* E��H��� H� H9�� �@(�� ��� 9pu�I��L#H�� E1��� D H�5Iv �AoO`fAnGpI��� fA:"Gx�> �h H��� fփx tGL�-TQu M�w`M�e( @ I�UPH��tH��v I�� H�81��v �I��I��M9�u�A�Gf=� �����H�5�v I��� �> ��� �� L�%~v H�' � 1�M��� I�<$� �E�oL��M�f=� �t���H�dv M��� �8 �{ I�<$1�L��H�� � ���M���� M�gH� .� M��H�� I��K�>H�� ���L9��� L��L���a �H��� H���1 H��0����~ �� B�|8� �� H��8���L����e�A�ą��� L�� ���H�5�v H��� �> �����H��L�> H� g � LE�H�S v H�^ H�81����f��� D H�=�� ��V��U��� � A�t$H�� �)�A�|$ u A�|$ uA� ƃ fD�� A�D$�� ������ ƃ� ���� H9��� ��� E1�A� H��E1�� H� H9�t 9pu�I��L#P�� H� A� H9�u�D��� H9�t"H�Ȑ�@*tD��� E��� H� H9�u�1��� ��� D��� �& E��� H��0���H�� H�xP �� H9�� ��� � H� H9��� 9Au�H�qH#�h t�L�� M���� �`�L��@���I��H��� H�����A�E L��L��@����2�H��@����8 H��t1�L����B�I��A�E ���� H��@����Z2�H��@����8:�� L��� I���D��� ƃ� E��� �� ƃ� ƃ� ƃ� �� D ��ɚ;��ɚ;�Q��H��� H��H���N 1�1�H�5�/ �6�A�ą�� H��� ����H��� �7�Hǃ� � �H��(�����J�H��0���Hǀ ��� � D��� ƃ� E��u ǃ� E1�A� E1�����f�� ���D��� E���������� ���f��� � ǃ� �F���H� *� H��� H��v 1�A����01��{[��6���f D D��M��� M�f=� ���M��� M�����������H�sxH��� �s=�A�ą��� H�5��H�����fHn�H�5.���fH:"�H�@���fHn�H�5��fH:"�H��~��CfHn�H�5���fH:"�H�~��C fHn�fH:"�H��0���C0H�� H�$v �8 �[������ ���� ���4 �� � ��� ���� � ʚ;1���� H��H��H��1�H��H��H��L�,8��� ��u#I����H���a�w̫H��H��H����� ��L�5� v A�> �~ ��1�L��H��H��S㥛� H��H��H����� H��0���H�� D�hXL�pPE���M M���D ��� �7 Ic�� �%F�H��� H���� H�. v D��� �8 �� E���� D��L�����L��� H������HDž ��� H�� ���D����GL�3E1�M���� H�� v L�s�8 �� H�� ���H�� ���H�����H;������r H�� ���E1������H��H��H�� ���H�� H�����L� L�hM��t�L��L���q�I��� I��L��L���*�I9�v� @ I��L��L���i*�I9�w��=���H��D������H��� ����L�� ����� � �������A���K ���A����� D H��� H�Zv 1�A����01��X���� @ L�� ���H�x D 1�L��H��@����=�A�U fHn�fI:"����g���H���5 H��� H��u!�M � H�rL�rLB�I�H��t<H��H�JH9�u�H��@�����,�H��@����8,�� H�x�s���L����� @ �0 H�� ���)�������H��H��t@fo����H�� ���M��f���@(H�����H�@PI��\n��w��� � A��H�+v H��� 1��01���V������H�*v H�@ � H�81�����Z���H�� ��� H��� �s���E1��t���A����A�H�� ���D����� t ��� " �� t ��� f�� tL�- v A�} �� �� �= H�� H� �� H��tfn�, fp��fփ� �� �� H�CpH�� H�H9�t �@)�E H�� H� H9�u㋃� H�@H�<� � ��H��� H��� H�CpH�� H�H9��� ��� �f D H� H9��� 9Hu�@8 u遃� H�� H������ H��H��0������ �� ��� H�� ��� L�2H�� ���L9��� ��� �f�M�6L9��� A9Fu�E��� E��t�1�H��@���� H������H�DžD���� ��� I�F(�� %� H I����� L��X���u A��L��X���I�F0H��`�����h���A�V8%����p Љ�h���I��� H� L�� ʚ;� M��LD耻 �� �� t I�� L��X����� tI�� H�M� L��X����� �� ��8 H��0 HDžH��� u&��� 1���� H��H��H��1�H��H��H��H�H��P���M��H��u H� M� H��� � �01��vS�H�����H��0���L���0�H� � ��A���� L��X���ƃx fIn�fI:"�I���� �� �� ��8 H��0 HDžH��� u&��� 1���� H��H��H��1�H��H��H��H�H��P���M��H��u H� �� H�$� � �01��R�H�����H��0���L���h�H� �� ��A���� L��X���ƃ� fIn�fI:"�I���� I������ HDžP��� L��X���� I�� �� Dž@��� �L��X����� �� �� �� tA�F�� ��� � �� �Z H�CpH�� H�H9�u�B H� H9��3 �x; y�H��� t䀻0 � � H��8 f��0 ��H� H9���������D�����1�L��L��H�=c� D���cs�H��v �8 �4���H�KH�D��1�H�=h� �;s�����L��L���i�I��� f D I��L��L����"�I9�s� @ I��L��L����"�I9�r����H�CpH�� H�H9�t�@( �� H�� H� H9�u拃( ��H�<� � ��H��� H���p���A��� �A������I���)�A���+���d ��p �����o�����H��0���H�� H�H9�t��@;�����H� H9�u�H� �� H��� H�Q�u 1�A����01��O���H��0���L�� M�oM9��- L�5.� � M�mM9�� L�����L��H���9��u�L��� M��� ���H� $� H�u� �x���ƃ0 H��0���H�� �x � ��� �� H��0���H�� H9� �� H��(����52���� �{M tƃ� ��� ���H�T�u H��� � E1�01���N��� � H� H9������%���%� H I���3���I��H��u H� � 1�E��H�G� �01��N��6�H��0���� � �9��I���1�L��H�=� �}p�A�> t��� H�= � 1��cp��� �L�H���u I��M��fo�W H� �� H��� � L��X����01��H����N�H�����H��0���L�����H� `� ��A��� ���L��X���ƃ� fIn�I��fI:"�I���� L��X������Hǃ� � ������ H�� �H���D��H�5� H�=E� 1��o���H�=d�u A�E�:H���)���A�E fǃ �#���H���u H��� � �01��#M��6���H�_�u M��L�� H�n� L�ѿ HDžH��� �01���L�H�����H��0���L����L��� ��A���� L��X���H�� ���ƃ� fIn�L�8fI:"��� L9�t!I��� H��t L;(�E M�?L9� ���u�I���-���H���u H�*� 1��01��OL����A�����ƃ� �p�H�w�u M��L��� H��� L�ѿ HDžH��� �01��L�H�����H��0���L����L�A� ��A���� H�� ���ƃ� �~�X���L�8fI:"��� L9�t!I��� H��t L;(�� M�?L9� ���u�I���n���L��X���L�=��u M��1�ƃ� L�O� � H��� L��� A�7L��HDžH��� �:K�H�����H��0���L�����L� � ��A���� H�� ���L�� H�H9�t!H��� H��t L;(�� H�H9� ���u�L�� A�7M�E1�L��X���L��H�"� � L�����HDžH��� �J�H�����H�����H��0����T��L�����L�f� ��A��uSH�� ���L��( H�H9�t!H��� H��t L; � H�H9� ���u߀� M�EtA�Fu@M������A�7M��H� _� 1�H��� 1�D�� ����I�D�� �����M���#���L��� L��X���A�71�L��H�/� � L�����HDžH��� �I�H�����H�����H��0����a��L�����L�w� ��A���\���H�� ���L�� H�H9��� H��� H��t L; �Y H�H9� ���u�� I�� tI�� ���L��� L�����L��X���I�� ������I�� tI�� �u��L�:� L������I�� �=���H� �u L��X���M��L�=�� L��� H� � HDžH��� �01��H�H�����H��0���L���I��A�ƅ��� �~�X���H�� ���L�0fI:"��P L9�u�\��� @ M�6L9� ����H���I��� H��t�L9(u�I�� t I�� ���L�����I�� � ���H�6�u L��X���M��L�=�� L��� H�6� HDžH��� �01��G�H�����H��0���L���t��A�ƅ��� �~�X���H�� ���L�0fI:"��@ L9�t!I��� H��t L;(�� M�6L9� ���u�I���� �M����U���H�� t!H�� H��������H�����L�� L��H��������H�����H�� ���H�� t!H�� H������c��H�����L��� L��H��������H�����H�� L��� A�7M�E1�L��X���L��H��� � L�����HDžH��� �kF�H�����H�����H��0����!��L�����L�=� ��A��� ���H�� ���L�� H��H��� H��t L; �� H�H9� ���u�L��� A�7M�E1�L��X���L��H�K� � L�����HDžH��� ��E�H�����H�����H��0����}��L�����L��� ��A���x���H�� ���L�� H��H��� H��t L; �� H�H9� ���u�L�_� A�7M�E1�L��X���L��H��� � L�����HDžH��� �#E�H�����H�����H��0������L�����L�� ��A������H�� ���L�� L�8�I��� H��t L; �Q M�?L9� ���u�I����H���u M��1�E��H� � H�6� �01��D��%�I�� t I�� ���L���j��I�� � ���H�� t!H�� H���������H�����L� � L��H������$��H�����H�� �6���H�� t!H�� H��������H�����L��� L��H���������H�����H�� ���H�� t!H�� H������7��H�����L��� L��H��������H�����H�� ����I�� tI�� ����L�`� L���R��I�� ���f D � �UH��H���NdH�%( H�E�H�� 9�� ��H�U�dH+%( u��� ��ff. � � �UH��AVAUATSH��L�� dH�%( H�E�1�A�NHM�n@��t?I�V@E1� @ D��H� �H��H�| H��tK�v��I�V@A�NHA��H�D A9�r�H�E�dH+%( u(H��L��[A\A]A^]� 1�f � A��A9�r����`��UH��AUATH�� H� $ H��X� �NXD�N D�FdH�%( H�E�1�H�>� �vI��PL����� j L����I�|$pH�� 1�L���"a�A�ą�u#H�E�dH+%( u1H�e�D��A\A]]� � ��H���u H� � 1��01��A�����f D UH��AWAVAUATSH�� H� $ H��� �� L�'dH�%( H�E�1�L���H��I��L���H�I��$� H��t I��$P E1�H�JI��$P H9��� I�L$xM�.L��H��p L���H���G I9��oKD�A~FHDž@� Dž�� ��������I9��f����� ��f������A��$� ����H�S H���H��@ fH:"�H��8��S$�(���h��ST�����S<f����ueL����I�|$pL��L���~_�A�Ņ�t��H�f�u H��� 1��01�� @�H�E�dH+%( �~ H��� D��[A\A]A^A_]� @ I��$H I��$8 L��1�L����L��f�������A�Ņ��l���� � H��H���� �H���H�3H��p ������f D UH��AWL�XAVI��AUE1�ATSH���OHdH�%( H�E�1���u7� f. � A��� u�{ u H�{ �� A�NHA��A9�spD��H��I�F@L�$�I�\$ M;$$t�H��u��X �O��H��H���� L�0D�h�@ �����@$����I�D$ A�D$���u�C$�C$A�D$�C �l��� @ 1�H�U�dH+%( uVH��[A\A]A^A_]� � 1�L���&F�H�CH���D���H�PXD��L���H��u��C�(��� D ����L��ff. � �UH��ATSH�� H� $ H��XdH�%( H�E�1�H�� j H��PL����A�ɉ�AP� A��L�� ��H�{pH�� 1�L���]��u H�E�dH+%( u*H�e�[A\]� @ ��H���u H�� 1��01��}=������f D UA� H��AWAVAUATSH��xH�u�dH�%( H�E�1�� �� �w H�H��L�g�W H�xx���� �J+�I�ƋCH� M��H��H�A@H��H�E�M���� A�}I A����� M�}(L�M���d A��� ���� A��� �� I�EpE��4 H��H���� I�MhA��0 � H��H���� H�M�L�u�I��I��L��x���I��H��h����X � H��t:�CT H�;�C< ��� ucE��tD��#CTtL��H��������A I��K�D5 L)�H��vwI� $I�D$H��t�H�;H���� ��� �CT �C< t�H��x���M�D$�ST�s$j H�@`H�}�j jD�K<H�E�H��PI� $���H�� �]���f D L�u�L��x���E1�L��D�E��F��H�}�L���*C�D�E�H��H�CteH�@XH�U�H�L��D�E���D�E�H�E�dH+%( �6 H�e�D��[A\A]A^A_]� D ���I��H�����@�C ��� @ H���� u��CL��D�E���D�E��f D A��� � ���M������M��t$A��� u�����A�}I ��� � I�E`�s$L��H�P���L���� D I�@pH�� �x# �? �p1�L����R�I�E(I��H���2 L�A��� ���g���A�EI���Z���f D I�EH;E��E L�HI�UH�p(1�L��H�U�H)�L9�HC�I9��� L�u�I��L��x���M��H��h���H��L��p���L��`���� � H��I9��_ M��I�< L��I)�L��� I��u�L��L�u�L��x���L��p���H��h���L�L��`���H�u�I�Up� L�H)�I�uh��� � H�x�S �����H��p���H�}�����H���� L�]�H�u�H��H��p���L��h���A� L��H�E�L��p����yO�L�U���~yH��p����U�H�K0Hc�� �H�}���u]��{0�U"�I�4$�CTH�H�HxH��H��p H���� H9��I���I�L$H9�w �{Tt�CTc H���*��� @ L���0�H�;�CT �C< ��� � ����K �S �s$M�$����H�;��� � 1�H����?�I��H������H�A� ��� ��������� � I�MI�U(�@��� L�u�L��x���A���C���� ��� H��H��p���H�M���H�M�H��p���H;�p �� H�I�L$H�pxH��p H�����H��H��p���H�u��n�H�u�H�H��p���H��p ���L�u�L��x���L��p���H��h���L��`���L�����H�x�Q�����A�����H�;������ @ UH��AWAVAUATSH��(H�u��O`dH�%( H�E�1�H�E� ���� I��L�X�A�F A�E`H�E� ��� I�EXH�M�H9Hwq� I�U@L��H��H��H��L�p �\��H�u�L����A�ą�xIu�H�U���L���@�A�ą�y�f�H�E�dH+%( u1H��(D��[A\A]A^A_]� � E1��� H�U���L���R@�����ff. � � �UH��AWAVAUATSH��(L�� dH�%( H�E�1�H�F�u �8 uF��0 �c H�zH��I��1�H�G�H���vNA�~L u]L�������u����� �� tc1�H�U�dH+%( �8 H��([A\A]A^A_]� � I��� � N�A�~L H��t�A�FL L��H�u����H�u���t�� � �Ct�A��� t�H�E�dH+%( �� H��(L��L��[A\A]A^A_]�� @ A�VH�K���N���I�v@��H��H�F H�T�H D L�8M��tA;O tH��(H9�u�1�����f. � H�E� L�m��f�u L��L������y����f. � �����H���u H�3� 1��01��04�������A��� �UH��H�� dH�%( H�E�H���u �8 u;H�� ��� u+��0 tQ�L u4H�E�dH+%( uC�H���������1�H�U�dH+%( u%�� D �GL H�}��+�H�}�y��Ӹ������� D � �UH��AWAVAUATSH��HH�� dH�%( H�E�1��E� ��� � ��� �� H�� I��I���x# � D�h�x �� � 1�D����+�H��H����# H�{@L�E�L��L��� ��E����� H�V�u �8 �� H�}�1�D���WK�H���n H�E�H�=4 L�%�h L�=q� L�5D L�hH�@(L�m�H�E��y7�L��L��1�H� ��u H��� H�;�K(�H�E� M���� f. � H�U�� �. H9�HF�H�E��"F�H�M�H�;L��H��� 1��'�H�M�H�E�H�I��H�E� � A�M H�;L��L��1�I����'�L9m�u�H�}�L�m�w f D H�;L��L��1�I���'�I��u�H�}�H�;�� H�E�H�5� L� T� H�.� �@L�@LE�H�L��1��V'�H�U�HU�H)U�H�E�H�E�� ���H�}���� H�E�dH+%( uo�E�H��H[A\A]A^A_]� � 1�� ����H�x�K�A��I��$ ���� � H��� L��1���&��t���f. � �k4� �؉E������ff. � f�� �UH��AWAVAUATI��SH��(L�� dH�%( H�E�1�I�}X�I �M��$ A�NHI�F@H�E���tEI�V@E1�f. � D��H� �H��H�| H��t[���I�V@A�NHA��H�D A9�r�H�}��� �IDŽ$ H�E�dH+%( u#H��(L��[A\A]A^A_]����f�A��A9�r������� �UH��AWAVAUATSH�� dH�%( H�E�1�f�7�m I���X H����I��H���\ H�@@H��H��8����� �A�ą�t8L���@��H�E�dH+%( �2 H�Ĩ D��[A\A]A^A_]� � H�� fHn�H�5-���fH:"�L�5 u AGpA�EfHn�I�}0 H�5���A�GhI�EA��� I�EfA��� I�E A��� I�E(A��� I�}8 I��� H�0���fH:"�H���A��� I��AfHn�H�5���fH:"�H�8�AƇ� AG fHn�fH:"�H���u AG0�8 L�� tH � I�M I�� I��H���u I��H�81��;��H�� u L9�u�H���u �8 �����H�� �8 �W �oA�� �oPA�� �oX A�� �o`0A�� �oh@A�� �opPA� �ox`A� H�@pI��( A��� t A��4 " A��� �� H�� H�H9��� A��� � H�H9��| 9Ju� ��t�L��@���1�� L���H�DžD���� H�B0�J8H�r(H��`�����h�����p %��� �A��� ��h���H��� H�uPH��8���H������I A�M �N���AƇ� E1��>���f D A��4 �!��� � H�� ʚ;� L�-��u fo�5 HDȁ�K H��� 1�H�� � �H���I��H��X���A�u H��0����%,�H��0���L��H������H��0�����A���� H��X���AƇ0 fHn�fH:"�A�8 �yH�H�H��I��H ��� � H��u H�j� � �01��+����� � �pI��� ��H�� �@A��� ����A��H��8�����Hǃ ���A�u H� V� 1�1�H��� E���3+���A�������A������6��f D � �UH��H���NdH�%( H�E�H�� 9�� ��H�U�dH+%( u������ff. � � �UH��AWAVAUATSH��L�� dH�%( H�E�1�A�OHM�w@��tgI�W@E1�f�D��H� �H��L�d M��tsI�|$PA���-�I�|$8I�D$P �#�I�|$ �Ь�L�����I�W@A�OHH�D A9�r�H�E�dH+%( u*H��L��[A\A]A^A_]�� D A��A9��k�������� @ UH��AUI��ATI��SH��H�^ H��� dH�%( H�E�1��s4�(���uFA�D$�C0H�CPH��tI�PA�|$��S,t H�E�dH+%( uPH��[A\A]]� D �@�C4�ىC0H�{P�$�H�CP �S0���t�I��� ���������H�CPH��t���C�� UH��AWAVAUATSH��8�wHdH�%( H�E�1��GL ���� H�GXI��L�e�1�H�E��f D ��9��� ��H��I�E@L�4�M96t�I�~ u�f�` )E����I��H���� � �k �I�G H���� H��. M�/L��A�_I�G,H�� A�G4����I�GX H�E�L�}��-�I�G8H��H��tiA�FM�~ ���tA�G4A�( u A��( t � D I�8yZ�� ��u�A�uH��9��%���1�H�U�dH+%( uSH��8[A\A]A^A_]�f�I� �W��L��蟼���� � H�W0H�}���I�WH��1��u�A�G(A�uH����f � U�� E1�H��AWAVL��`���AUI��ATSH��H�� L�'H�W8dH�%( H�E�1�L�G L���H�H�CXI��$@ H��H�CXH9�s.H�E�dH+%( � H�Ĉ D��[A\A]A^A_]�f D H�CX I��A��$( �� H�B fIn�A� I;�$� fH:"���H��`�����I;�$� �1��Ѓ�������H�C,H��h����C4�������B�ǁ� �� t% = A���z�~J8fIn�fH:"B@��fI:"�����A��A���� AE��D �A�|$j @�Ƹ H�u�fA�@�B A� fA�HH������)������x��������tJM��$0 1�L��L��X���L�����1�L��L��L��X���fA�@L�����L��X�����A���x���I��$� L��L����D�A�����Z�����X�����H���u 1�H�P� �01��W%�D��X����-��� H�z0I��$ L��P���H��X������I��$@ L��P���H��p���H��X����1����"��f�UH��H�� H��AWI��AVAUATL�%2[ SH��h H������H� 2�u H������L��H�;dH�%( H�E�1���M���J H������L�-n� HDž���� H������H������L�=( H��x��� L������H������H������L���� �. ��������� O������)8�H�;L��1�H������H��� ���������I�DH������f � A�H�;L��L��1�I�����L9�����u߃�����(D������ � H�;L��L��1�A����A��u担������~dH��x���H������� � :��thHc�����H�����H�����H)��������H�E�dH+%( uUH��h [A\A]A^A_]� D H�;H��� L��1�� ��f. � H��x���H�;H�UC L������z���� ��ff. � f�� �UH��AWAVAUE1�ATSH��H�� dH�%( H�E�1���) uiH�� I��I���x# �� D�p�x up� 1�D���i�H��H����� H�{@L�E�L��L���y��A�Ņ�uH���u �8 uVf D H�E�dH+%( �� H��D��[A\A]A^A_]� 1�� @ H�x�<�A��I��$ �i��� � H�}�1�D���:�H��t�H�E�H�=cn L�pL�`(��&�L��L�����H�}��q���l��� @ �C%�D�(A���X������ � �UH��AVI��AUATSH��H��dH�%( H�E�1��#f D I�T$H�H�SH���� L�����A�FI�I�vM�nH��H�A@H�<���(�I��H��t[I�FH�@(H��u�I�H��� H�� �x# u'�p1�L���9�I�D$(H��u����0f � H�x��:���� M��tL�����H�C 1�H�U�dH+%( u'H��[A\A]A^]� D M��tL���K��M�f1������ff. � � �UH��AWAVAUATSH��H��(H�}�L�� I�~XdH�%( H�E�1���L�� A�uHI�E@H�E���tpI�M@E1� � D��H� �H��L�d M���� I�|$PA����I�|$8I�D$P �&�I�|$ �L��L��蔴�I�M@A�uHH�D A9�r�H�}��E�H�E�M��� Hǀ I��� ��~%��L��M�d�f � H��H�����I9�u�L���'��H�E�dH+%( u*H��(L��[A\A]A^A_]���f�A��A9������p����)��f � U�� H��H��AWAVL��`���AUATSH��H�� L�'L�o8dH�%( H�E�1�L�w L���H�A��$( �[ I�E I;�$� A� HDž���� ��H��`�����I;�$� �1��Ѓ�������H�C,H��h����C4������A�E�ǁ� �� t% = A��A�}�A~E(��fH:"�����A��A���� AE��D �A�|$j @�Ƹ H�u�fA�FA�E A� fA�NH������H�������x���t1M��$0 1�L��L�����L��L��1�fA�FL�����A�Ņ�uI��$� L��L����<�A�Ņ�u[H�E�dH+%( uiH�Ĉ D��[A\A]A^A_]� � I�}0H��X���I��$ �(��H��X���H��p����z��� D ��H�_�u H� � 1��01�� ��� ��ff. � U�� H��AWAVL��`���I��AUATSH��H�� L�'L�G8dH�%( H�E�1�L�o L���H�A��$( �k I�@ I;�$� A� HDž���� ��H��`�����I;�$� �1��Ѓ�������H�C,H��h����C4������A�@�ǁ� �� t% = A��A�x�A~@8��fI:"�����A��A���� AE��D �A�|$j @�Ƹ H�u�fA�EA�@ A�E fA�M�x���fHn�fI:"@@L������H������)�����t1M��$0 1�L��L���ܲ�L��L��1�fA�EL�����A�ƅ�uI��$� L��L���:�A�ƅ�ufH�E�dH+%( uwH�Ĉ D��[A\A]A^A_]�f�I�x0I��$ H��P���L��X������H��P���L��X���H��p����\��� � ��H�/�u H�з 1��01�����z������ff. � UH��AWAVAUI��ATSH��(H�u�H� I��dH�%( H�E�1�H��� u L��� I��$p H���4 H��� M�}8��( � ��usI�OHH���tiA�u4I��� ������;��t)H�U�dH+%( � H��([A\A]A^A_]� � A�EL��H��I�F@H�4���ƃ� M�}8M�u I��� �� IcM4���� I��� H���� I��� H���� 1�� H��H9��� H��H;Ju�H�B�ǹ�A%���� � H�܄ �f. � � ���� H�� 9z�@��9���@��t�9z�r�A�O�� �$ �� �� A�w� H� ���H!�H� H � �0t � H��������� H!¸ �H �I��A��8 tA�G��� ��� A��9 tA�G��� ��� A��: tA�G� �� �� A��; t A�G@� A��< t A�G�� A��= t M���- A��> �� I�}8������� M�}8��( x%I�O0I�UHH9�vI�MHH�ʄ�u H�u�H9�� M�u ��� A��� t I��� H��tH�H���5���f D A�G� tM� A�G� �� H�� ����� H�ʀ �D �������H��H�� ��H ��n���f D � � u�E1��x��� @ ��(w ���� I��� H�� H��h ��� 1�H�������� @ A�G�� � ������fA�P���A�OPH�5 � Hc �H�>�� � H!¸ �H ���� � � ��"���H�� ����� H�ʀ � ���� I��� L��L��������5���I�}8� ����7���H���u H�dz � �01��9� ��� � I��H L��L���&���������A�G��L���I��P L��L��� ������2������ I��X L��L�������������A�G��"���I��` L��L������������j��� I��h L��L��������M���A�G������I��p L��L���p����������"��� I��x L���A������������� @ I��� L��L���.�������������I��� L��L�����������������H��@ �B �^���H��@ � �M���H�B � ����H�B � ���H�B ���H�B ���H�B ���H�� � �|���H�B �m���H���u H��� 1��01��L���%w ����L���E��I��$p M�u ���H�1�����5�� D UH��AWAVAUATSH��(�O`dH�%( H�E�1���� H��I��L�X�4f � H�u�L���������� �� �S`A�D$( ���� H�CXL9h�� � L��H��I��H�C@H�4�H�u�L�f �f��C`H�u���tH�CXH�@H��H�E�L9�vL�m���� �u���H���]�H�u�L���q������m���H�U�D��L���E��g �D�E�H�E�dH+%( uAH��(D��[A\A]A^A_]�f�H�U�D��L���1 �A����xNjS`���*��� � E1����ff. � � �UH��AWAVAUATSH��(H�� dH�%( H�E�1�H��u �8 u.��0 �2 H�zI��I��H�G�H����� ��( u+1�H�U�dH+%( �C H��([A\A]A^A_]� � �{L �> A�<$u�I�E�KHH�E� E�t$H�E���t�E1�A����F L�}�f�D��H��H�C@H�4�L�n M��t$E;u0u H�E�H��I�E@���L��L������KHA��A9�r��K���f D H�� �d*�I��H���$����{L �� ��( �K���L��H���F������������ �����A�$�������A�D$ ����A�L$ E�t$E�eX����� H�E�dH+%( � H��� H��(D��D��[A\A]A^A_]�1� E1�H�������|�����( �����M���d����I���f. � H�S@L�m� � D��H��H�4�L�~ M��t4H�E�H��A��I�G@��L��L������KHD9�����H�S@� A��D9�w����H�{�u H�ܭ 1��01��!�������H�X�u H�ɧ 1��M��01���M�������ff. � � �UH��AVAUATSH��L�� dH�%( H�E�1�H�8�u �8 uI��0 � A�|$L �� A��$( uOH�����L���h���A�Ņ�uA��$� �� E1�H�E�dH+%( �� H��D��[A\A]A^]� @ A�T$HH�E� ��t�I�L$@1�L�u� @ ��H��H�4�L�n M��tMI�E@����L�����L��L���'�A�T$H9��x���I�L$@� H�=�� 1�����^��� D ��9�r��J��� @ L����A�Ņ������1���A����&���蠳�� �UH��AWAVAUATSH�� H�� ���H��(���dH�%( H�E�1��Gf�� �� ��H��L�L�b�H�� �� H�N(H�H�^� Lc�H��8���L���� ���H��0�����H�� ���H��H���� Hc�L��H��0���1�H��H)�M�, I������ Lc�A�H��L��0���H�D�L��H������H��H�����I��I���% L��L��H��H��薗�M�H�C�I9��� L���Ώ�H��u�H� L������L��0���H�����L��I����I9�u�H�� ���� ��H��8����k �� �x��HDž ��� H��0���H���� H��0���H�C@H��H����C����������� H��(���H��8���H�� fHn�fH:"�H�� ����� �@��� H�� ���� �@ Hc� ���H��0����~�8���H�� ������ 1�fH:"�H��� �� ��tE~>H����1���H9z�� H��H9�t H��H���� H��u�H��H�zH9�u� H��0���� ��� H��(���H�� H�H9�t1� � �@(H� E�H9�u�H��0���H��(�����( H��H f��F f�� H��P �� H��X H�� v2�o�` � ��p �� ��q )������! H�=����H��0���H�K�fHn�H�=?���fH:"�H�Q�fHn�H�=��fH:"�H����F fHn�fH:"�H��(���F0H�� H�S�u �8 �' H��8����! H�� ���H�P(H�@������ƅ��� ��L�%|�t L�4� H� �u E1�L��8���M��L�� ���L����M��I�݉�f. � K�L�K��� 1�I�} I���S��D9�w�L��8���L���������M���thDž8��� L�-��t f�A�_��t1L�%X�u E1� D K� �K�T� � 1�I�<$I�����D9�wމۃ�8�����8���M�<�;����r�H�,�u �8 �� H��(���H�� H��t �8 �� H��0���1�H�xh�m��H��(���H�� H�H9�� H��0������ � @ H�H9��� 9Bu�L��@���1�� H��0���L���H���( DžD���� H�B(� %� H � H��0 �J8H��X���H�B0��p H��`�����h���%��� ȉ�h���H��� L�(� I�� ʚ;LD�~~ �U H��0����x �� H��0������ �� H��0����xm �L H��0������ � H��0������ �E H��0����xk �� ��� ���S I��H��� H��v H�I�u H��� 1��01����I��� L��0���H��(���L��L��HDžH��� AƇ> I��@ H��P����~����� L�#M��� L9�u�\ f�M�$$L9��M I��$� H��t�L;(u�I��$ t I��$ ���H�=_ �M��I��$ � Ɔ8 H��(���I��L��L�������8 @ H�����������H��(���Hǀ H��0����ț�� �����~)D�� ���L�� ���1�f D I�|� H���J��A9��H�� ���艛�H�E�dH+%( �� ������H�� [A\A]A^A_]�f D �� L��0�����H��0���H���j���Dž������j��� � Dž ��� HDž8��� HDž ��� �� 膈�H��0���H������Dž������B����oH��0���^h�o`fx�oh �� �op0�� �ox@�� �oXP�� �o``�� H�@pH��� �&���Dž��� A� � L�%��t ���f�1��p����@���Dž������j���H���u H�l� � �01��6�H��(���H����#�������H��0����xM �a���ƀ) Dž���� �K���%� H � ���M��H L�;L9�t" D I��� H��t L;(� M�?L9�u�I�MH��(���L��H��H��8����f����v���H��0���H��8���L�;H��P L9�t I��� H��t H;�; M�?L9�u�I�����ƀ< L��L��I��H��(����������M��� L�;L9�t I��� H��t L;(� M�?L9�u�I�����ƀ= L��L��I��H��(���覴�������M��� L�;L9�t I��� H��t L;(�� M�?L9�u�I���b���ƀ9 L��L��I��H��(����M����]���M��X L�;L9�t#f D I��� H��t L;(�� M�?L9�u�I�MH��(���L��H��H��8����������H��0���H��8���L�;H��` L9�t I��� H��t H;�� M�?L9�u�I���W�����������%���ƀ: L��L��I��H��(���肳�������M��h L�;L9�t I��� H��t L;(�4 M�?L9�u�I�MH��(���L��H��H��8����.����>���H��0���H��8���L�;H��p L9�t I��� H��t H;� M�?L9�u�I�����ƀ; L��L��I��H��(����Dz������M��x L�;L9�t I��� H��t L;(�L M�?L9�u�I���[���Dž����������I�� t I�� �%��H�=�� 艇�I�� ����I�� t I�� ��H�=ݮ �[��I�� � ���I�� t I�� �Ƀ�H�=î �-��I�� ���I�� t I�� 蛃�H�=v� ��I�� ���I�� t I�� �m��H�=�� �ц�I�� ����H��u H� � 1��01�� ��q���H��u H�ٞ 1��01�� �Dž����������I�� t I�� ��H�=� �]��I�� ���I�� t I�� �˂�H�=�� �/��I�� �?���I�� t I�� 蝂�H�=�� ���I�� ����I�� t I�� �o��H�=�� �Ӆ�I�� �%������f�UH��AUI��ATI��SH��H��� L��P���L��X�����t&)�`���)�p���)U�)]�)e�)m�)u�)}�dH�%( H��(������uyH�EI�u I�<$I��H�����L�����H��0���H������ H�� ���Dž��� Dž���0 艚��xI�U Hc�I�4$H9�r5�D� ���u � � H��(���dH+%( u H��� [A\A]]�H�H)�I�4$I�U ���ˣ�ff. � � �U��H��H��dH�%( H�E�1�H���t H��H�U�dH+%( u��肣�f�� �Uf�H��H��dH�%( H�E�1�H���� ������� ��� ��q�� ���<B�[ <C�� �ȃ�<d�� <H�� < �� ������ ����� � �H��A� A� ���B� � H������A��M�L9��! I����g ���f ���F ���5 A�DЃ:H�JuUHc�� � � � � H9�v3�HHc�� �����d L�AH��H9�vL���< t� � H�U�dH+%( � �� H���� �G���� ��<��� <��� � ��OA� A� ������ �H�O���f. � � �A� H����A��E�HL��L9��� ���� A��w0��� ��u�OH�J�6���f D ������&���f D ��u�H�O�� D ��u�I���� � ��� D ��� ����Hc�H9�rq� �P�!�)Ѕ��������h��� D � ���f D � �� A��H����A��D�Z�H������D�HA��L��L9�� ���������`��� � �O���� � �O� ��� � � ��� D A���� � A���� � � ����B�r��� @ � ��� ����� ������ D � �UH��AWAVAUATSH��H��XH�u�D�oH�U�L�w�?dH�%( H�E�1��!��H�u�H�M��E� �; I��H�u�H�M�wF�H�Qf Hc�H�>�� � H�U�H�u�M��1�H�}�H� � �{����E� � ��t5�CH��H�U�H�u�H� �� H�}�M��M��P1��E� �<����E�ZYH�U�dH+%( �� H�e�[A\A]A^A_]� D H�U�H�u�M��M��H�}�H� � 1����E��x��� � L�{� H�u�L�m�H�M����H�U�H�u�L��I��E��1�H�U�H� � H�u��E� ����CH�u�H�U�<�s <�K ���� �E��E���� � H��A��H�u�M��AUH�}�H�U�M��H� �� 1��6���^�E�_��� @ �CL�kH�u�H�M��E� <� <�� �������L��H�U�H�u�%� L�}�H���� H� i� L��1�H�U�H�u�����A��H�U�L��H��� L�p� H�u�LD�H� � 1�����E����� �CL�CH�u�H�M��E� <�� �+ <�+ H�U�H�u�1�H�}�H� p� �A����E�����f � L�kL�}�H�U�H�u�H�M�H�u�1�L��H� � H�U�H�u��E� ���A��H�u�H�U��V A��� A���� A���� A���n A�� �4 A��@�� A�ŀ�� A�� �� A�� �v A�� �9 A�� �� A�� �� A�� ����H� ̦ L��1��A������� @ <����L��L�U�H�u�I�������� H��?M!�H�}�RL��H� � H��=��RH���t L��L��1����AZ�E�A[�l��� @ H� � L��1�H�U�H�u����H�U�H�u�����f�H� ҥ L��1�H�U�H�u����H�U�H�u����f. � H� �� L��1�H�U�H�u��g���H�U�H�u����f. � H� Z� L��1�H�U�H�u��7���H�U�H�u��l���f. � H� � L��1�H�U�H�u�����H�U�H�u��2���f. � H� � L��1�H�U�H�u�����H�U�H�u����f. � H� �� L��1�H�U�H�u����H�U�H�u����f. � H� j� L��1�����H�U�H�u����f�H� ͤ L��1�H�U�H�u��W���H�U�H�u�����f. � H� �� L��1�H�U�H�u��'���H�U�H�u����f. � H� R� L��1�H�U�H�u���H�U�H�u��d���f. � H� � L��1�H�U�H�u����H�U�H�u��'���f. � H� � L��1�H�U�H�u���H�U�H�u��+���f. � L��H�U�H�u�M��H��8I��?H�}�H� �� ��PL��H��>��PH�������� I!�1��<�AX�E�AY���H� �� L��1�� ����f. � H� s� L��1������f. � A��H��� H� � HD�L�}�H�U�1�H�u�L��H�U�H�u���L��H�u�H�U�%� H���" L��%� H��0w6H� ]_ Hc�H�>��H� V� @ L��1�H�U�H�u��f�H�u�H�U�L��� H������L��A� 1�L��H��H�U���H�u�A��H� ¢ �"�A��H�u�H�U��P A�� �����H� �� L��1����E��z���H� ٢ L��1�H�U�H�u����H�U�H�u��f���H� �� �@���H� �� �4���H� s� �(���H� V� � ���H� S� ���� � H� ߢ L���q���� @ L�}�H�U�1�H�u�H� ̕ L��H�U�H�u��C�A��H�u�H�U��� A�� I�������H� !� L��1������f. � H� �� L��1�H�U�H�u����L��H�U�H�u�H��A� 1�L����A��H� [� ��A��H�u�H�U��� A���,���H� A� L��1���E�����f D A���� A��ulA������H� � L��1�H�U�H�u��M�H�U�H�u����H� ;� L��1��/�H�U�H�u���H� �� L��1���H�U�H�u��[���H� �� L��1�H�U�H�u����H�U�H�u��n���H� �� L��1����H�U�H�u��J���H� b� L��1���H�U�H�u�����}��f. � � �UH��SH��dH�%( H�E�1�H�? t>H���x �r�H��tH�H�H�SH�PH�U�dH+%( uH�]���f � 1������ � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�鐄��˔�ff. � � �Uf�H��AWL�=�� AVI��AUL�-�� ATSH��8H�w`dH�%( H�E�1�G@H�GP H�GH����GG G0L�e�I�^h�Zf � H�E�H�u�I�FXI�v`H���� ��~mI�~XH�������� I�v`H�IFXH)�A�FhI�v`���� H��u�H��u f� L��)E��01�)E����I�vL��A����t���H�U�dH+%( �� H��8[A\A]A^A_]�f�H���u L��� �01��h��I�v`�H��� � A�^lI�Vp�ك� �� H�=[ Hc�H�>�� I�FX�����I�n`�x���fA�VP������tA�N��tA�N�� tA�N ��tA�N��tA�N��tA�N��tA�N� �tA�N@�� tA�N �� �`���A�N �S������+ ��� ���� H���u H�Q� 1��01��c���������I�V0� ������ ���A�V �����v]���� I�������� I!ԃ��b �5��v I��H��H��� ���� M�f I�v`���I�VH���� �4���I�������� I!�H��y�H��H��=��H��H��w�H� �I ��A�F�� ������ H��D�A�F�;���A�N�1�����uiM�f(I�v`� ���A�F�� �� ��E��� ���� H��D�A�F���I�������� I!�L��H��0%� H=� tLM�f8������t_��tHI�v`���� 1�H��� �H�.� �x�v H��u �01���������H� �I ��M�f@I�v`�d�����I�v`�f. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���}��ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���=��ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u����ff. � @ � �UH��H���NdH�%( H�E�H�� 9HX��H�U�dH+%( u��豏�� �UH��H��L�� dH�%( H�E�1�HLJ H�E�dH+%( u �L���+��f��f D � �UH��AWAVAUATI��SH��H��dH�%( H�E�H�� �x# �7 D�xH�[Lc�L������I��H��t|I��$ �x tNL��L��D����m�9�uTH�M�u �8 u`L���~�1�H�U�dH+%( � H��[A\A]A^A_]� @ 1�� D���q��H���u� L���P~�� �� ��� D H�=�5 L�=� �M��A�1�L��% ���= ���H�4V ��I��H��� ��!�H���u Hc�H�8H��1����H���@���E1� D D��D��L������t.H�I�H)�u����� � H�x���A����� � H��u H�i� L��H�81�����趍�f D � �UH��ATSH��dH�%( H�E�1�f��� H���` I����j�H���� I��$ fIn�H�5����fH:"�H�=����@H�SfHn�H�KH� ����P@H����fH:"�H����HX fHn�fH:"�H����@ fHn�fH:"�@0I��$ H�I�u E1�8 u!H�E�dH+%( uJH��D��[A\]�f D H���u H�W� � H�81�蛇��f � A����A����{��f. � �UH��AWI���. AVAUL�-� ATSHc�M�4 M�| H��(H�U�dH�%( H�E�1�� ��L�%m�u ��1�H��� L��H� mz I�<$����A�I�<$H��L��1�I�����M9�u� L�=s� D I�<$1�L��L������u�H�E�dH+%( u'H�M�I�<$H��(L��[H�� A\1�A]A^A_]�\��臋� � � �UH��AWI��AVAUATSH��(�u�dH�%( H�E�1����� Hc�L�-u L�4 �. A��E����L�%p�u ��1�H��� L��I�<$����I�D H� by H�E�A�I�<$H��L��1�I�����L9u�u� L�5l� f D I�<$1�L��L������u�M�H��I�<$L��L� �t H�.� ���PH�^v P��� %� PH��� P��� ��PH��� P��� ��PH��� P�����PH�e� P�����PH�W� P�ȃ���A��H� 0� �� P1�����]�H��pL��H�� �s����sH�� L������s H�� L���o���� H�U�dH+%( �� H�e�[A\A]A^A_]� � ��H�}� �v�/����sH�r� L��� ����s H�k� L��� ����sH�d� L������sH�]� L������s H�u L������� �a����6��f D � �UH��H��dH�%( H�E�1�H�E�dH+%( u����ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1��轈�ff. � f�� �UH��H��dH�%( H�E�1��~u H�~ � ��H�U�dH+%( u���n��ff. � UH��AVAUATSH�� H� $ H�� �� L�VD�ZL�NfAn�fp��dH�%( H�E�1�L�� �I��H��L��L�����H�� L��L�� ��H��N�FHDžP� D��x�fօ(���A�Ń�A������ ��tH�~ u f�~��� A�����A�����A��҃���L�-��u ��AS��VARARQH� TO PA�u 1������ f����� f����H� � Dž�� � ��H�H��0L��L��H�xh�C�A��� E��uNH�U�dH+%( uwH�e�[A\A]A^]�f. � A�����A�����E��A� AE��9��� @ A�u H��� 1�1����1��A�����A�����A��҃�����{��ff. � � �UH��ATI��H�5|� SH��H�� dH�%( H�E�1�� ��A��1�E��t#H�U�dH+%( �� H�Ġ [A\]� @ L����f�H��� H��H��taH��P��������t��h���� �� � �� @ t�H��u L��H�F� 1��01����H��� �c� �j���蘅�H���u L��H��� �01��^�� �A��� @ UH��AUATH�� H� $ H�� fo � dH�%( H�E�1�H�E�APA��P1�L��P�I��j A��L�� )E�fo�� f�M܉� )E�f�)E�H�E� �E� �E� 耱�I�|$hH�� 1�L����A�ą�u&H�E�dH+%( u4H�e�D��A\A]]�f. � ��H���u H�`� 1��01��e����~��ff. � � �UH��AWAVE1�AUATSH��H��(H�}�L�� I�}XdH�%( H�E�1����H�� H�C@H�E��CH��ti @ D��H�{@L�<�I��L�L�g M��t7I�|$ H��t讑�I�D$ I�|$(H��t薑�I�D$( H�{@L�H�� A���)a�D;sHr�H�}��:��H�E�I��� Hǀ �`�H�E�dH+%( uH��(L��[A\A]A^A_]�*s��e�� D � �UH��AWAVI��AUATI��SH�� H�� dH�%( H�E�1�H�� �x# �� D�h��� uSI��$ �x up� 1�D�����H��H����� H�{@L�����L��L����k�A�Dž�uH�(�u �8 uKE1�H�E�dH+%( �7 H�e�D��[A\A]A^A_]� 1�� @ H�x�_��A���`��� � H�����1�D�����H��t�H�����H�=�) L�-w L�pH�@(L������H���� ��L��1�L��H�=c�u H�$~ H�?����A�� D��� M���� H���f�; �� ��� ��� ��� f��f������ fA�� � fA�� �) fA��2wufA��0� ��D�� H��H���u H������1�RH��} �01��C��XZ�H����������� � ���� ��A������ � E1�1��A����f��w��J � ��D���ʉ�������D������ �H����M��H������H����H����N�48H���J� L9������� H�� Dž"��� �oCH�H��I��H��H��(I�� H��f��&���A��H��A�� f8 �� �� � H��!A���(���H�� L �I��A��I�� H�� A��A��A�� �� `H�� D�� ���L �I��f��A��I��f�� ���fH:� ���A�� I �H��H��L � �H �H� H!�H�������H#� ���H �H �H�sH�� ���H�H��8���f���� ��#���E��� �����VE��L���� AR�σ�)���� @����H�d$�E���f�$A���PH���u A��P@��AQD�� ������RH��{ ���APA� ��W���WH�8A�����1���TQL������J�;�U�K� <F�;H��PH�H�� ����fA�� ЈE�fA�� ��� �E�E��L��M�H� | L� ��)D�H H��u H�81��k��L�� �� H)�H9��������I�� H���f��H�E� I�� �)M�M�T$�)M�L��o@�o�oX �o`0�����)�@���)�p���H��p�����D���H��@���H�I��H��x���)E�H�H��H��I��?H��>H��?H�D�M���H�U��)�P��� �H��)�`���H��=���� Ή�f����D���@�u�f���� ��E�H��H���H�H�E�f�� �� ��N�D �����I�Ƀ���̃�T@��������@���H��R���H��z AQD�OAAPD�FFL��PH�w�u ASj H�81�QL������H��@�;��� @ D�����L��H�y H� �u 1��01�������� � D�����H��y ��D�����L��H�7z � D D������L���A��l�f��� ����p � �z����@ � �k����U � �\����i|�f � � �UH��AWAVAUATSH��H��XL�� dH�%( H�U�1�H�SH�U�H���u �: � ��0 � ��� �" �� u �F�L H�}� �� A�|$L �� I�D$XH�E�E�|$`E���� I�D$XH�]�H;X�� � M�\$@H�}��E�H��I��L�h �c��E�t$`H�]�E��tI�D$XH�@H��H9�HG�H�E�I�E M�uH�P@A�EM���� I�~( �� I�E H�@hH�� �x# �� �pL��1����I�F(H��H���� I�vI�M I�FpI�vhH���� � ���H���6 H� �u H��y 1�1��3���I�vhI�F D H��M�N`E�EH� �B VH��y � P1�A�vP�3�r��I�UI�E H�� L�JhL�Bp��� L�Ɂ� �h fA�8 �\ E��� A��� A��� E��� f��f��f�}�f�u�I��� I��� H�H���" I��� H�H�H)�H��%� H�� H��H��H)�L�<�H��H��H)�H��H�� L�H�E��� H�]�H9]��( M���� �]��E�L�e�L��L�u�M��M��I���M��Hc�L��L���#��tE�u��E�H�IǸ� L���� H)�H9��� M9��N K�t= L��L������u�M��A�����L�u�I�EH�@h H�@p �" @ E1�H�E�dH+%( � H�e�D��[A\A]A^A_]� � �K\�����H�� ���H��t�H�x � u�A��$� t�D�CXE9D$Hv�I�T$@D��H��H��L�h M���w���I�M(E1�H���� �C\H��� � �p�����H���I���H�wu H��v 1�A� �01�����%���f�f= �F f= �4 f=2�b f=0�� � H�E�����A�����I�I�FfIn�L��I�E ��H�BH�A���H�U��u�H�}��������f�I�vhI�FH� �~u ���� @ I�� H�� �I��I9��~ I�t H��� H��� H�H���O H��� H�H�H)�H��%� H�� I��I��I)�J��H��H��H)�H��H�� H�H�E�� H�M�H9M��z���I�FL�e�LxpL)xh�cf D H�J0�3H� v 1�1����I�EH�E�����H�@h H�@p I�I�FfIn�L��I�E ��H�BH�A���H�U��u�H�}���������� A���c���H��1�H�<����I�EI��H���~���H�x(I�M H��� H�pH�xpH�phH���� H� I}u H���Y���f � M��H�E�����L�e�L�u�I�UH�Bh H�Bp �&��� @ f-� f������A�p A� fD�]�fD�}���� � f- f��������J f�E�� f�E��_��� H�x�_����K��� � �@ � f�E�f�u��-���f � A�L$HA�D$L ���a���L�}�E1�H� p� �/ D I�|$XL��D���H��������A�L$HA��A9��"���D��H��I�D$@L�,�I�E M;m t�H��u��0 �%R�I��H���w A��$� L� D�p�@����tUI��$� H�E�H�}�H���& E��H�ھ 1��U��L�M����� I�A H���% H�}�L�M�� d�L�M�A�EM�M ����"���A�A�����H�����H�p� ���H������H� @{u H��r 1�1��3��������M��L�e�L�u�I�U�� @ �U A� f�}�fD�U���� � H�}�H�5�� L�M��d��L�M�I�A �2���H�E�dH+%( � �K �SL��sXL�E�H�e�[A\A]A^A_]��D��H�� � 1��+��L�M�����A���:���H�hzu H�M�H��q 1�L�M��01����L�M�AƄ$� ���H�E�A��H�E��:���H�"zu H��p 1�A����01���������I��$� H�}�H��tVH��~ � 1�艺�A��E��~H�}�H�5z� �Q��I�E(I�}( t;H�}��Mb�I�M(H���s��������vr�D��H��~ � 1��0��A���H�|yu H�M�H�yp 1�A� �01�����f D � �UH��AWAVAUATSH��dH�%( H�E�1�f��9 I���� H���AO�I��H���( H�� H���� �8 �� H� �� ���H#t]H��xu H�q 1�A����01��~��I��$� �O�L���Ia�H�E�dH+%( �� H��D��[A\A]A^A_]� @ H�� �� ��H#Pu�H������ H#Pu��@ A��$� ���, M�|$@L���o��A�ƅ��v���H�� fHn�H�U��E� fH:"�H�5@} AD$hA�EA�D$| A�D$xH�� H��h H�x01��V�H� W�A��1�fHn�A��fDE�H� ��fA��$� H�-�fH:"�H�O�A$fHn�H� ��fH:"�H���AD$ fHn�fH:"�H��~u AD$0�8 L�� �����H��L�����A�Ņ�u7A�|$M �����AƄ$� E1��y���f�L��H�=��聨���� @ L��E���m��Hǃ �/��� D A����4���A���)����o�f. � � �UH��AWAVAUATA���SH��XH�}�dH�%( H�E�1�f�v=H�GH�E�H��� H��}u �8 uMH�nvu H�Go 1�A������01����H�E�dH+%( � H��XD��[A\A]A^A_]�f � L�oL�L�5��t H� 2xu L�}�M�fD�m�f D I�I�� 1�H�;I��I���i�M9�u�E���`����E� E1� HcE�H�u�H�}� L� �L�� �A J�DH�E�D�hH�00000000I9��a H�@@@@@@@@I9��. H�PPPPPPPPI9�� E���� �E�H�M�D�e�D�m��p� N�4�M�9�M��N�E1���M��A��A�� D H���t K�L�H�;� J��1���h�A�L$C�'I��E9�}�D�m�D�e�A9�~TH�u�H�L�5�m D�e�L�|�M��M��E��A�� � M�$H�;D��L��� 1�A��I���oh�E9�u�D�e��E�H�u��D0�E�A��D9e��������� D H�00000000H�;I9�tH�@@@@@@@@I9��� L��H��y 1�L�M�� L�E�L�5#�t �g�H�E�H�;M�n8L�E�H�ry � J�L 1���g�H�E�L�E�L�M�N�| H�00000000I9�t7 � I�I�� 1�H�;I��I���g�M9�uރE� �%��� D L�5�t M�n I�VI�� 1�H�;I��I���Og�M9�u݃E�����H� asu H��1�H��k 1��3���3� 1�H�ox 1��������� � E��������E�D�e�L�5Y�t D�m��p� 9�N�E1�LE�M��M�ĉE��E���A�� � K�L�K�� 1�H�;�f�A�MC�/I��D9m�}�D�m�D�e�A9�~LH�u�H�L�5Tk D�e�L�<�M��M��E��A��M�D$H�;D��L��� 1�A��I���>f�E9�u�D�e��E�H�M��D�E�����f�E��������E�L� �t D�e�L�e�D�m��H� 9�N�E1�M)�E��M�։E��E�D�HMc�M�� � K�L�K�T��1�A��H�;� �e�Ic�I��D;m�~�E��D�m�D�e�E9��,���H�u�D�e�L�5cj L�L�M�� M�$H�;D��L�� 1�A��I���We�E9�u����L��H��i � 1��7e����H�;L��H��i 1�� �e������j�f. � D � �UH��AWAVAUATI��SH��(dH�%( H�E�1�H���� �J�H�E�H���� I��L�-�' @ �, L���#��H��H��t� L�=a�t L��� @ I�wI��H��t+L���ê��u�IcWI $I�$H��t\L�s� � H�qpu L��H�j 1��01��������H�}��E���X�E�H�U�dH+%( u+H��([A\A]A^A_]�H�����u�I�$ �H� ����h���ff. � �� �UH��H��dH�%( H�E�1���u)I��H�wH�> u/H�E�dH+%( u@�L���\�� @ 1�H�U�dH+%( u"��H��ou H�_i 1��01��<���������Ph�� �UH��H��dH�%( H�E�1�M��tA� H�E�dH+%( u �H�� �� h�ff. � �� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1����g�f. � UH��AWAVAUATSH��8H�}�H�u��M�dH�%( H�E�1����� H�? �� �}� �� �t��H��H�E�H���� H���<H�H�E�I��H���� @ �, L����I��H��t� A�??u A� �� ��k�H�0I��H��t- � M�uL��tL���G����� I�uI��H��uڀ}� H�gu L��H�Zu H�=�g HD�1���U�����H�}��E��jV�E�H�U�dH+%( �� H��8[A\A]A^A_]��c�H��H�E�H��� ���H�M�1�H�9 u�H�H�}��E��V�E��H�U�L 2M��t�M�|$��L�-�ou � � H�=�t L�=� I�M �����j�H�I��H��tf�H��I#D$u5I�L$I��H��u�I�u � �:��H�}�������E��U�E�����I�} L��� 1�I���`�I� $H��u�뷸��������e�� �UH��H��dH�%( H�E�1�H�E�dH+%( u H�1������Ue� D � �UH��H��dH�%( H�E�1�H�E�dH+%( uH�� ��W����e�f�� �UH��AWAVAUATSH��H��(dH�%( H�E�1���E�H�E�H���V L�-g� H��L���c�H��H���� f � �E�I��H��� �= H��E1��}�H��t� L�`H�3H���� I���f�I�wI��H���� L���7���u�M��tn� 1�L����I��I�GD�L����S�1�L���Sc�H��H���g���H�}���S�1�H�U�dH+%( �� H��([A\A]A^A_]�f. � I�G� � @ H��ju 1�L��H�pr �01�蔾�L���lS�H�}��cS������H��ju H�|F 1��01��c����H��ju H�aF 1��01��H����T����[c�f. � �� �UH��SH��H�=�� H��dH�%( H�E�1��ś�H��tHH�Ǻ 1��ѫ�H�=͛ f�袛�H��H��t"1�� 讫�f�; f�Ct f��u% � 1�H�ھT � �M��t � P H�E�dH+%( uH�]��� D f�; t�f�{ t����b�ff. � �� �UH��H��SH��1�H��XdH�%( H�E�1�藁�H�C0�o1��oK�oS 1�H�U�H�EЋC8)E��E�1��e��)M�)U�f�E��H{�H�E�dH+%( uH�]����a�f. � @ � �UH��H��H�?H�6dH�%( H�E�1�H�H�9�t)�H�U�dH+%( u!��f�H�E�dH+%( u�H��H���s���a�ff. � � �UH��AUI��H�59p ATI��H��dH�%( H�E�1��/���tH�E�dH+%( u6H��1�A\A]]�H�E�dH+%( uH��L��L��H�=��v A\A]]����a�� �Uf�H��AWAVAUL�m�ATI��H�=^���SH��1�H��8dH�%( H�E�1�)E�H�E� �D��L��H�=�� H������H�}�H���CH9�v0H�tR0H�{H��H9�HB�H�3H����F�H���� H�CH�}�H��tCL�CH�C1�L�]�I�PJ��f D I�4ˉ�I��I��D)�H��H��H�p�H9�r�L�SI�1H�}��=�H�sH�{� H� iu H�E� � ��H������H�{ u`L�5�iu 1�L��H��a � I�>�Z�H�{ �W L��E1��j��H�E�dH+%( �� H��8L��[A\A]A^A_]� D H�{E1�E1�f D J�4�1�L�� A� A� H��� ��H�{H�sH�J��E�wM��H�I9�r�H� 9���� �O��H�SH�KH�:L�H���� D��A� � � � A�FI��H9�s H��H90t�A����� R�v ���� ���� H� L�wL���k��M��L�� H� Ahu H��` 1�H�;�Y��v ������f�H�;� H��` �*�� �Z��^�� �MY�1�k��v d1��]_���� � L�=�gu 1�L��L�E�H��_ � I�?� Y�H�{ �L���L�E�A���>���A���� I�?H� �l H��l 1�� ��X�E��L�5/Y J�� E1�H�E� H�CI�?L�� J� 1�I��H���X�L9e�u�����H�$gu �< � H�=�^ H��������I�>H� 2l H�0l 1�� �AX����� A� �X���I�?1�H� �k H��k � �X�E���Q����5����\�f. � f�� �UH��H��dH�%( H�E�1�H��t<� � t$�G$�H�G(H�U�dH+%( u ��f. � �! uր" u�1����\�ff. � � �UH��H��dH�%( H�E�1�� t H�G@H��H�U�dH+%( u ��f D 1����7\� � UH��AUATSH�� H� $ H���/ dH�%( H�E�1�I���{t�H��t&L����<�H�U�dH+%( �� H�e�[A\A]]þ L���sE��t_���I��H��t�H��H����I��� AT� L��c 1�� H������L���:K� H��� E�ZY��LD��j���H����M�� � L�Hj � H��I������:����+[�ff. � � �UH��ATH��dH�%( H�E�1��>Wv>L�fPM��t5H�FP L���5M�H�E�dH+%( u+L��L�e���J�f � H�E�dH+%( uL�e����Z�f D � �UH��AUATSH��dH�%( H�E�1�H���� � � I��H���� H�W8H�: ��� u0��� f��td�H��� H�U�dH+%( urH��[A\A]]Ðf��u�L�oPI�E H��t6H�8H��t&�}�H��H��tI�|$8I�u � ��I�T$8� @ 1�� @ H�HL����q��x�I�E H�8H��u����Y� D � �UH��AUATSH��dH�%( H�E�1�� �E� �� H��H��tL�oPI�} t\I�}E1�H��t$L�g M��tI�u(���L��H�U�H���_L�I�ċEԉH�E�dH+%( u5H��L��[A\A]]�f. � H�W8H�HL��� q��y� @ E1����X�ff. � � �UH��AWAVAUATSH��xH��x���dH�%( H�E�1�� �� L�wPH��I��A��I�> �T I�FH��t;L; r6L9`v0L�{HI��p H���� H�S8I9���H�H9���8��9 �L�}�L���č�H�C8I�>L��L��A�������� �u=�H�M�H��t6�y4 H�sHL��t_H�AK�|% A��E)�H9�H�y H��x���MB��):�A��L���.J�H�E�dH+%( �� H��xD��[A\A]A^A_]�f � HQH+� � L��舏�H�C8M;�p L�{H��H�I��p H������L��H��h�����w����N��I��p H��h�����w������ @ H�W8H�HL���0o�������A������?��� D I�FH�sHL��x4 uHPH+H�HK�|% A��E)�H9�H�x H��x���MB��9�A������V�ff. � f�� �UH��AVAUATSH��L�ghdH�%( H�E�1�� �� E�4$E��t'H�E�dH+%( �� H��L��[A\A]A^]� @ L�oPH�W8H��H�HI�} �. I�uI�UA�$X H���� H� �bu H�F �y �� H��� I�L$(��� H� ����A�L$1�HA�L$4I�M(I�D$8H���" �oBH�B-I�D$fH:�fH~�AD$H9��� A��A)��B*E�t$��f�A�D$0A�D$@ AD$HH�C8H�[HI�L$L�0H��p H���� I9�H�hd A�D$2I�} H��t�S�I�D$HA�E1A�D$@��� � H��� H���������� L���m������ � E1��q��� � H���<���A��D+6A)��.���f � H��踌�H��p �R��� @ I�D$ f�1�A�D$ AD$��� D I�D$( 1�1�A�D$1 ����sT� � �UH��AWAVAUATSH�� dH�%( H�E�1�� �� H��H���� L�oPI��I��M�} M���| L��0���L��草�I�D$8L��L��L����� �A�H��@���Džp���X H��H���H���� H��`u H�F �z � H��� H�U���� H� �����U��P�U�H��X���H�E�H���z �oIH�A-H�yH��x���fH:�M�H9�� ��)���t����A*��M�d$H�E�f�H�U�I��$p �E� E�H��� I9Ƌ�X H��p����E�H9�H��HG�����sr��� ���" ���W�� �@ L���m�H�CP1�H�U�dH+%( �f H�Ĩ [A\A]A^A_]� � H��� H���������� H��p���H�{H��H� H�L�H�L�H��H)�H)�����H����W�q���L���D�1��u����1�H��������+)�����f. � L�����I��$p ��� Džt��� f�1�HDžx��� E���� @ H�E� 1�1��E� �2��� ��p�����������D�f�D ���� � H�W8H�HL���i��xM�} M���c��� � ��������f D ��p�����D��D ��i����NQ�ff. � � �UH��AWAVAUATSH��L�gpL�oXdH�%( H�E�1�� �: H�G`H����� �& E�4$E���� I�} H�W8�b I�uI�MA�$X H���� H�r]u H�F �z �� H��� I�T$(��� H� ����A�T$1�PA�T$4I�U(I�D$8H��� �oAH�A-I�D$fH:�fH~�AD$H9��� A��A)��A*E�t$��f�A�D$0A�D$@ AD$HH�C8H�[HI�T$L�hH��p H��tqI9�A�D$2H�E�dH+%( �� H��L��[A\A]A^A_]� E1��� H��� H���������� H���h���A��D+6A)��Z���f � H���x��H��p �{��� @ L�PI�?H��t\L���d����� � I�D$ f�1�A�D$ AD$���� D I�D$( 1�1�A�D$1 ��� � H�{HL���g���,���I�?H��� ���H�S8�{�����N�f�� �UH��AVI���� AUA��� ATSH��H��dH�%( H�E�1����I��H���� L���b�I�$H��H��� E�l$$� I�\$(� ��I�D$H��H���� H�5We �q>�I�|$H�5j] I�D$x�[>�I�|$H�5a] I��$� �B>�I�|$H�5�J I��$� �)>�I�|$H�5B] I��$� �>�I��$� H��t:H� �t H�xH�5�t H��H�H��t H��� H)�H)� �����H�H�E�dH+%( u@H��L��[A\A]A^]�H��Tu I� $H��\ �01��O��L����*�L��E1�� =���UM� D � �UH��SH��dH�%( H�E�1�H��t'H�GxH�wH��H��t�G!H��H����C! � @ 1�H�U�dH+%( uH�]�����L�ff. � �� �UH��ATH��dH�%( H�E�1�H��tVH��� I��H��t�G"L��H���A�D$" I�|$肰�L���)�H�E�dH+%( u(L��L�e���.<�f D H�E�dH+%( uL�e����NL�ff. � � �UH��fHn�fH:"�H��AVAUL�� ���ATI��SH��H�� D�mdH�%( H�U�1�G0fHn�H��@���fI:"�Dž ���� G@fIn�fH:"EDž@��� GPfIn�fH:"�H������Dž���� G`�oH�oP �oX0�o`@H�WpH������(���H�����H�P�8���H�������� �H��������H�PP�oh`�oppH��X����PX�h�����`������ �x�����d���H��� H�U���� �U���� f�U��P\�U�H��� H�U�H��� H�U�H��� H���� H� ��� H�M��} H��H��� H�U�1�H��tH�H��H�E�1�H�U�A�D$(unL��E��#8��C H�{H��H�E�L��E��t<��� �C H�U�dH+%( uPH�Ġ [A\A]A^]� H���~��� � ��� �� � I�|$��=�� @ H�E� �J�����I�ff. � � �UH��AUATSH�� H� $ H��0L�a dH�%( H�E�1�VL����I��� L��I��H�˺ � ���� L���(��ZYH���� H�5�X H��I���{9�H��tnH�5�X L���g9�H��t.H������H��H��t � *�I�E H����H��t�)�H�L���� H�U�dH+%( u,H�e�[A\A]]� D H�5X L���8�H���z���1�����H� � UH��AWAVAUATSH��8H�}�dH�%( H�E�1��h�H���D I��L�-]P H� q� D L���h�I��H���� M�~L���xS�A�~H�E� H�E� t�H��v�I�t�L������u�H�}�H�M�H�U�L������t�H�M�L��� H�5iW H��HD�1�豨�H�Ou � ��TH�}��7�H�}��7�L����g�I��H���Z���f D H�E�dH+%( u}H��8L��[A\A]A^A_]�sd� H�E�L�}�L�5�� H�E�� H��H�5�V � 1��"��L��L���ǣ�H��H��u��f���H�E�dH+%( uH��8[A\A]A^A_]��'G� � � �UH��AUATH�� H� $ H��H�={V dH�%( H�E�1��ɦ�H�=S� � ����8�H��t=I��I��L����1�L�XV � � L�� ��L������L���V6�1��or�f. � D UH��SH��dH�%( H�E�1���sH��tnHc�H��H�� t>H�PH��tU��uX�x �xuw1���u!H�H� W�v �d H��� m�H�� � H�U�dH+%( �� H�]��� � 1��� @ H�H� ��v �d 1�H���l�H���f. � H�)Su H�D� ��u H� زv �d 1�H���l�H��� @ H� ��v E���d I��H��1��dl�H���\����gE� � UH��ATH�� H� $ H�� dH�%( H�E�1�� H��t:L�L����H��I�Ѿ H��T L��1��k�H��P�L��� �����H�U�dH+%( uL�e�����D�f. � � �UH��H��dH�%( H�E�1���(H��t#Hc�H��H�� H�U�dH+%( u �� @ 1����D�ff. � @ � �U1�H��H��dH�%( H�E�1�� �H��� u ���H��H��u�H�E�dH+%( u�H���� D�� �UH��ATE1�H��dH�%( H�E�1��f D H��� A��视�H��H��u�H�E�dH+%( u D��L�e�����C�f�� �UH��H��dH�%( H�E�H��x H��t;H��� H��t/�@E1���tH9GA��H�E�dH+%( u�D���f � E1����VC�f D � �UH��AWAVAUATI��H��SH��H��8H�u�dH�%( H�E�1�H�E� �2N�L�hL���Ƒ�H�E�H���� H��L��H��H����'�L�}�L�5tr H��L��L���_D�H��H���� �E� � E1�L��D���*��H�xH��t H���T�H��tH�mMu �E�A�D I��I��u�L��L��1��C�H��H��u�H�}��2�}� t)1�H�U�dH+%( u<H��8[A\A]A^A_]�H�}���1�H�MIu H�M�H��D 1��01����������B���ff. � �� �UH��AWAVAUATE1�SH��dH�%( H�E�1�� � I��$� u5L���m��I��H��u�1�H�U�dH+%( umH��[A\A]A^A_]� D �[K�I��H��tEE1�E1�D��L�����H�x H��tH�PL��L����� �DE�A��A��u�E���y����������"A�f�� �UH��AWE1�AVL�5�P AUATI��SH� �z H��(dH�%( H�E�1�D��L��L�-�P �V��L�@�8 H�E�LD�M���� H��Gu �0��YH��E1�A� AUL��D�پ PH�8Ju A��H�81��;�XZA��u�H�E�dH+%( utH�e�[A\A]A^A_]� @ L��D������H�U�L�BM��uI��E1�E1�� D H� QGu A� A� � �ɹ DN��f��� H��I��E1�E1��R�����?�f�� �UH��AWAVAUE1�ATSH��H�� H����H�����dH�%( H�E�1��I�HDž���� H��������� @ I��� u^L���>��I��H��u�H������ t(�g��H������H����9���' H�������D8�H���������1��� f D L�%Ju 1ۉ�L��蕻�B�<# I���� �8 L����� �t���I��H��tiI�WH����L���y�����tRL��� �H���� Hc��H����H�=�5 H�<�H��H������H�D�I�u0������Z��H������H��H���V���������H�LA 1�H��H��Eu �01��/������H�U�dH+%( uUH�� [A\A]A^A_]�H������L�� ����� L��讝�H�/Eu L��1�H� A �01��Ҙ������������=�� �UH��AWAVAUATSH��H��8dH�%( H�E�1�H�F�� H�E�H��� H��� H��H�ȃ�H�E�H�ȃ���yH�E�I���: E1�E1�L�- �t �# K�T� 1��Ld�H�I�I��I��t>I��w8A��t�H�u�H��M��t��QH�H�u�I��H�J�<3� or L)��@ � �; �� H�}� u0H�}� uND��H�U�dH+%( �� H��8[A\A]A^A_]� @ H�u�J�<31�H�92 L)��c�H�I�H�}� t�H�u�J�<3H�I2 1�L)��c�H�I�� H�E� A� H�E� �� D H�u�M��L)�H�=L H��1��=c�Lc�O�48�:����H�u����5<� D � �UH��AWAVAUI��ATSH��(dH�%( H�E�1�H�F��E� �E� H�E�� H���� ��� ��� H��H��� ��� ��������f��?����G ��g �C��< �� ��f��ty��ttE1�E1�L�=��t 1��0 H�u�K��K�|5 1�L)��Qb�H�IƋE�I���t1I�� w+��t�H�M���t�L��I���PF�L�� or �@ 멐���� L���0F�A�D N/A � H�U�dH+%( �j H��([A\A]A^A_]�H��%�� H��(E1�L�M�L���8�� ��H�d�t ��H��H��� L��1��a�H�I�H�u�H�M�K�|% 1�H� - L)��ga�D��m��� � �hi �E�tf�EÍC��< �m�������� D �E�miss�� � H�u�H�M�K�|5 1�H��, L)��a�D�����f. � H��(L�I�I�}H�Remote ��8I�E A� ������ H�=�t L��H� �H��� 1��`�L�M�H�I�M)�K�|% ���f�H�_ L��1��`�H�I����9�� �UH��AWAVI��AUATSH��8H�U�dH�%( H�E�1�H�F�� H�E�H���A ��� �ÈE�����H���� E1�E1�L�=I�t �& � K��1��_�H�I�I��H��t?I��w9��t�H�u�L��M��t��C�H�u�I��L�K�<&� or L)��@ � D H�E�H��ta��� ����H��tO�t#L��M���� H�u�H�ZH 1��k_�H�I�H��t#L��M���� H�u�H�6H 1��C_�H�I�A�> t(D��H�U�dH+%( �� H��8[A\A]A^A_]�E1�H�u�H��G L��1�L)��^�H�I�빐� ����f D � C�H�u�I��L�K�<&� or L)��@ �A���f. � ��B�H�u�I��L�K�<&� or L)��@ �9���f. � ��� ����H���W����t H�u�E1����H��I������H�u�E1����M7�ff. � f�� �UH��H��dH�%( H�E�1�H��tP��� �uE�t!H�E�dH+%( uP�H��F 1���]� H�E�dH+%( u/�H�� 1���]�f�H�E�dH+%( u�H��F 1��]��6�ff. � f�� �UH��H��AUSH�� dH�%( H�E�1�� H��t>��� �Ӄ�t0��u+1�E1��ui��uDH�U�dH+%( uH�� [A]]� @ H�E�dH+%( ucH�� H�F 1�[A]]�]� L)�L�H��E 1���\�D�� � H��E H�u�H�}���\��H�u�H�}�Lc��t�����5�� �UH��AVI��H��E AUI��ATI��SH��dH�%( H�E�1��y\�L���H�H)�I�<M���j A��� ��Z �u.��~ ��� ��V H�LE 1��(\��f D H�$E 1��\��L��H�(E 1�Hc�H)�L��[�L��L���Hc�L�胕�L��H�E �1�Hc�H)�L���[�L��L���Hc�H)�L���G�L��H��D �1�Hc�H)�L��[�L��L���Hc�H)�L��/}�L��H��D �1�Hc�H)�L��c[�L��L���Hc�H)�L��=�L��H�}D �1�Hc�H)�L��1[�L��L���Hc�H)�I�<�*���H�U�dH+%( ulH��[A\A]A^]� @ H��C 1���Z����� D H�� 1���Z���� D H��C 1��Z���� D H��C 1��Z�����3� � � �UH��H��H��SH����� H�^XdH� %( H�M�1ɋ�� D��� D��� D��� �� ��� ��D��� A��� f��?A����A��t�@@��t�@p��t�@t@���� �@ H���w ��fA�� 8f�� ���C �� t�@,��t�@0��t�@<��t�@@�� t�@DA��t�@X�@`��@t A���� �@L�@TA��t�@X�@`��@��fA�� A��D ����7 �@hA���� �X(D�[D�X(@���� �@lA��D�X(f���� �@d��tL�@4�F����� �@H���� ��t�� t�@ ���� �� f�� �� ��t�@ H�zH �~ H�z �s 1�H�U�dH+%( �z H�]���f. � f��tXA���a���A���� �~ /� �~@Pf��f�@P�@��� @ �X$D�[D�X$@���� �@lA��D�X$f��u�fA�� � ����f D @���� �@lA��tmD�X(���� @ �@�� f�� �����@���� @ A��������~@\�@d�~ �� f��f�@\��� � �@H�&��� � D�X$�W��� � f���k����b���f�f��������V����@8���������@|��������f D f��������&����@x���������@������s����10�� �UH��H���o~�oF �oN0�oV@�ow�oo dH�%( H�E�1��og0�o_@f��f���o~P�oF`f��f���oO`�oWP�Dof��f���o~p�oGpf���o>wo fA��g0?_@WPO`GpH�E�dH+%( u���p/�� �UI��H��H��dH�%( H�E�1�H��t)��� � D ���A��� 9�t �B��J���v�H�E�dH+%( u�L���� /�ff. � � �UH��ATH��dH�%( H�E�1�H��t,��� I��� �J�9�r���A��$� 9�t!���u�H�E�dH+%( u=L�e��� D ��u�L����I�|$@��H�E�dH+%( u L��L�e���& ��a.�� �U�� H��H��dH�%( H�E�1�� �H��t ǀ� H�U�dH+%( u���.�f D � �UH��ATSH��H��dH�%( H�E�1���I��H��t(H��H����}�H�s@I�|$@��}�H��� I��$� H�E�dH+%( u H��L��[A\]��-�f. � � �UI��I�ɺ H�����H��SH��H��dH�%( H�E�1��#�S�Hc�H9�M�H�U�dH+%( uH�]����4-� @ � �UH��SH��H��� H��X���L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�dH�%( H��8���1�H�EI��H�����H��(���� H��H��@���L�� ���H��0���Dž ��� Dž$���0 ��"�S�Hc�H9�M�H��8���dH+%( uH�]����[,�ff. � � �UH��ATI��SH��H��� H��X���L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�dH�%( H��8���1�H�EH�� ���H��H��(���L��H��@���Dž ��� Dž$���0 H��0����5�9�~#�S�� )�H�H��I�<�..�Hc�A� ��HcȍS�H9�M�H��8���dH+%( u H��� [A\]��U+� D � �UH��AUATI��SH���6dH�%( H�E�1�@��tEI���A�t$I��@��t1L���C�H��H��t�H�uк L���p�H9]�u IcT$H��qH�����H�U�dH+%( u H��[A\A]]��*�f. � � �UH��H��� � dH�%( H�E�1�f/�w7� f/�v�^��Mf/�v�^��GH�E�dH+%( u��f � �^��K���B*�f�� �UH��H��H��H��dH�%( H�U�1�H��xJf��H*��L�� <b f/�s �H,�H�U�dH+%( u5�� � �\��H,�H��?��H��f�H��H ��H*��X���)�� �UH��A�B H��H��dH�%( H�E�1��E�BKMGH��� v/H��H�� H���� vTH��H��H�����v4H�� � D�D�H�E�dH+%( u0�H��: 1�� P� � H��� ��f D H��� �� )�f � UH��AWI��AVI��AUI���/ ATI��SH��8dH�%( H�E�1��JA�H��� � �% L��H���.A�H���� � H�u�L��H�u��R��L���E��3�I�L9}��� H�u�� H�{�U��^�� �U��q�H�U��: �� �U�f��f/��� �P�f�f���*��*�L��L)��Y��Y�f/��a ��� f/��O f/��E f/��; M��� f��I*��u�H���� f���H*��Y��M��U��gt��XE��U�f/�_ �M�sf�H,��Y�I�] f(��8t��XE�f/�_ sY�H,�H9�s I9�tH��I�E1�H�U�dH+%( �� H��8[A\A]A^A_]�f D �\X_ �H,�H��?� @ �\@_ �H,�H��?� @ H��f��H��H ��H*��X�� ���f. � L��A��f��H��L ��H*��X��U���� @ ������N����&�f � � �U� H��AWAVAUL�m�ATI��L��SH��(dH�%( H�E�1��g�H�u�H�����.t���� 1���.t:Hi� ʚ;H�1�I� $H�U�dH+%( �� H��([A\A]A^A_]� � L�vL��L�u��1�H�� �� L�}�� L��L�����L���E� ��0�H�� tLH�00000000� )�H�L���r]��H�0H�t�H�HH��H)���r��1��ǃ�H�499�r� L��L���f�H�U��: � ���������#��� D ��u��t�� 0��tù00 f�L��� 0000�D�0000��%�f D � �UH��AVAUATSH��dH�%( H�E�1�H���� E1�> H��H��u'H�E�dH+%( �\ H��D��[A\A]A^]� @ ��I��H���< �, H���=�I��H���� � f�A�<$ L�p�� A�} uvL��� �H�CH� H��uBE1�L�-p+u H��5 � 1�A�u ��H�KA�u 1�H��5 � �~��:����H9�s�A����)���E1��!��� � L��H�s�u�L��ub���u��� f�A�<$ �X���H��L����t���E���L��A������]�H� �F��� D H��L���t���������6�A�����H� �����c#�A����� � � �UH��AWAVAUI��Hc�ATH��I��SH��x�u�1�H�M�L�E�dH�%( H�E�1��%�/ L���;�H���� �- L���j;�H���� �% L���T;�I��H���c L����-�Hc�I�T �I9��J ��Hc��dq�I��H���F H��L��H��L���/1 L��L��H�M�H�U�f��C �h���L��A�Ņ�� DD���f�H�E�dH+%( �� H��xD��[A\A]A^A_]� L��� �H��`���H��H���� H���%-�H�H�H��H��x���H��H9��� �U���� L��I��H�E�H+E�H��p������E� H��h���� @ � A�<$ �� L�%�(u L�D��1�H�3 � A�4$�^|�L�CA�4$D��H�3 � 1��@|�D�m�L�e�I��L;�x����O �E�H��D9m��e �E��, L��D�x��9�H�E�H���d���A�<$ �Y L�����I��H���% �- H���h9�I��H��t� I���% L���L9�H���� � L�e�L��L���q��L���E���+�L�H9E��� �% L���U��^� �U��8�H���� � L��L���!��L��fI~��t+�L�H9E��o L��fIn��^ � �]����f��f/m��N ��� �u�f/��7 �e�f/��( f/�� H�E�H���q f���H*��m�H��p���H���3 f���H*��E��M��Y��gl��XE��M�f/�W �� �L,��E�L�+�Y��9l��XE�f/�W �� �H,�H9E�t{I9�svH��H�CL�%o&u M��D��1�H��0 � A�4$� z�L�CA�4$1�D��H��0 � ��y�H�}� D�m������ D H��`�������� � H�C�f. � �\ W �H,�H��?�X���f � �\�V �L,�I��?����f � H��f��H �h����H*��X���� @ H��H��f��H ��H*��X��E��z��� D L��� ��H�E�H���� H��H��E1��E)�H�H�H�E�H9��) �M����� L��E1�L�e�L�=�/ �} D � H�M�H��L��H�U������� L�%�$u L�D��L��� 1�A�4$�x�A�4$L�CD�� 1�M�fA��H�4/ �lx�L9e��� H��D9m�t0�, L����5�I��H���o���H�M�H�U�H��L���L��yH�}�A������ ���� @ L�%Q$u L�D��1�H��. � A�4$��w�L�CA�4$D��H��. � 1�A����w�H�}�� ���� @ L��� �H��`���A������~ ��i���f � L�%�#u L�D��1�H�(. � A�4$�lw�L�CA�4$D��H� . � 1��Nw�D�m��m���A������ ���E1��Z���A������B �f�� �UH��AUI��ATSH��(dH�%( H�E�1�H��t`H�}Ȼ �*'�H�}�L�$��, �v4�H��t H�x��I9�w�Hc�A�] H�E�dH+%( u#H��(� [A\A]]�+c� � � ���� � � �UH��H��dH�%( H�E�1�H��tH;7r+H�WH9���H����!�H�U�dH+%( u�� � � ���D� @ � �UI��H��H��dH�%( H�E�1�H�������� �H�����t1�H�U�dH+%( u]�� � ��t6��~+�V�H��H�L L9wH�WL9�s�H��t�H��H9�u� �H�E�dH+%( u �L��� t��� � � �UH��AWAVM��AUI��ATSD��H��XH�u��% H�U�H�M�dH�%( H�E�1���2�H�u�L��H��I���E����H���� �}� I���� ���� A�E L��E1���� f D <,��H����A����u�E���� L����H�E�I��H���� D�����E�� �]�1�M��D�}�A��L�u�M�־, L���2�H�x��I�H���,f � H� $u ��H�s� � <,�` H�����u�L��L���+Z���w A��I��D;}��� I��� @ H�E�H�� H��x H��uH��� �x M�����L��� �u�L��L���.� ��� ��t<��t8H�E��J�H��H�� I�L ��x L���o H��f�@�H9�u�E�H�}��H�E�A�L� 1�H�U�dH+%( �� H��X[A\A]A^A_]� @ � H�����Ic�I��D�}�L�u�H��L�Ƌ]�L��Y� �xlA�W�I�D$H��I�T� H��H9�tuH�xH98r�f D H�}���H��) H� u 1��01��r�L�������F���L�u��]���H�}��U��w�U�����L��L���X� �AI���D���Ҹ�����H�� ��}�ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u �E1��mm��8� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u[�I��H��H��H�SZ��/�D L��H�� H��H��H��H��S㥛� H�� Hi� ʚ;I)�I��L��H��1�I��H�~( I���=���f D � �UH��H��dH�%( H�E�1�H�E�dH+%( u@�I��H��H��H�SZ��/�D L��H�� H��H��H��H� ( H�� Hi� ʚ;I)�1��&=��1�� �UH��AWAVL��P���I��1�AUI��L��ATSH�� dH�%( H�E�1���*���� H��`���L��A��H����H��tpL�}�H�پ H��' L���Ub�H��tPD��X���L��L��L��Y��H�' L��1�I��-�u<�H�E�dH+%( u H�Ĉ D��[A\A]A^A_]ÐA��������S� UH��AWI��AVAUATSH��dH�%( H�E�1����� A��H��L�-Q I���<?tl�H��L��L�p�@��t*<\u�A�FH�S����� I�FH��L�p�@��u�� H�E�dH+%( �� H��L��[A\A]A^A_]� D 1�H�}�D��L�� �Z\��y�0H���t���f. � H�}�� H�wH�ٍP�H)�H��� ��� ���* ��1��H��f��oH��H9�u�ƃ��A��J� 9��� A��A)�A�q���v#J�4J�4E��A��D��D�H��E9��� Hc�D�B�47@�1��A9�}qMc�D�JF�D�AD9�~\Mc�D�BF� D�ID9�~GMc�D�JF�D�AD9�~2Mc�D�BF� D�ID9�~ Mc���F�D�A9�~ Hc���AH����=��� H���k�����1� @ ��H��H9�u�H���H���F���A��H��1�E1�� �����ff. � UH��H�S � H��H��dH�%( H�E�1�H�k u H�81�� � �>�ff. � @ � �UH��H��dH�%( H�E�1�H��t?H�G�G � H�G�@ H�GH�V(�G( H�G�G8 H��t H�NH;<�tH�E�dH+%( u"�ËW H�F@H��� �V4H�H�V� �F0��� �ff. � � �UH��H��dH�%( H�E�H�H�U�dH+%( u�����ff. � � �UH��H��dH�%( H�E�H�G(H��t&H�WH��H��t�@,H�U�dH+%( u �� D 1����o�ff. � @ � �UH��H��dH�%( H�E�H�G(H��t&H�WH��H��t�@0H�U�dH+%( u �� D 1�����ff. � @ � �UH��H��dH�%( H�E�H�GH�U�dH+%( u�����ff. � f�� �UH��H��dH�%( H�E�H�GH�U�dH+%( u����ff. � f�� �UH��H��dH�%( H�E��G8H�U�dH+%( u���N�ff. � � �UH��H��dH�%( H�E�H��� H�U�dH+%( u��� �f. � � �UH��H��dH�%( H�E�1�H�>H�E�dH+%( u�����ff. � �� �UH��H��dH�%( H�E�H�F(H��t!H�VH��H��t�x,H�E�dH+%( u��H�=� ����l�ff. � �� �UH��H��dH�%( H�E�H�F(H��t!H�VH��H��t�x0H�E�dH+%( u��H�=�� �!���� �ff. � �� �UH��H��dH�%( H�E�1�H�~H�E�dH+%( u�����ff. � � �UH��H��dH�%( H�E�1�H�~H�E�dH+%( u����ff. � � �UH��H��dH�%( H�E��G|H�U�dH+%( u���N�ff. � � �UH��H��dH�%( H�E�1��~|H�E�dH+%( u��� �ff. � �� �UH��H��dH�%( H�E�H��� H�U�dH+%( u���� �f. � � �UH��H��dH�%( H�E�1�H��� H�E�dH+%( u��� � � � �UH��H��dH�%( H�E�1�H�E�dH+%( u��\��K �ff. � � �UH��AWAVI��AUI���@ ATS��H��H��dH�%( H�E�1��g<�H���� �X�{L��I��Hc��J<�I�D$H���� A�D$ �Nk�L��L��D�8H���ML�I�F(M�,$A�D$4 H��t I�VL;$�t H��� I�D$,1�M��tL���b����\������A�D$$D�;H�E�dH+%( u H��L��[A\A]A^A_]�H�= � �N����9 �f � � �UH��SH��dH�%( H�E�1�H���� H��1��� �\;�H�H��t|H�xH� f�Hǀ� H��H)���� 1����H�H�H�@( H�@@ H�@H H�@T H�@` @@1�H�U�dH+%( u3H�]��� ��i�� � ��f D ��i�� � ��I �f � � �UH��AUATL��@���I��SH��L��H�� dH�%( H�E�1���H���� L� �R:�H�H���� H�xH� Hǀ� H��H)���� 1����H�L��H�3�P�H�f�H�@( H�@@ H�@H H�@T H�@` @@1�H�U�dH+%( uBH�Ĩ [A\A]]�f. � ��h�� � ��f D �h�� � ��! �� �UH��H��dH�%( H�E�1�H�E�dH+%( u��`���� �ff. � UH��ATSH��H��H�(dH�%( H�E�1�H��tjH�C H�P�H9Ss H�E�dH+%( u{H��[A\]� @ L�`H��J�4� ���H�C(H��tVH�S f�H�� @@ @0L�c �f�H� �8�H�C(H��t foR� H� C�v���� �H�=� �!����� �UH��AWAVAUI��ATI��SH��dH�%( H�E�H�F(H���� H�VH� �H���� �Eg�L��H��D�8I���DH�I�D$(L�+�C4 H��t I�T$H9 �t H��� H�S,1�M��tL���[}���X�1҅�I�D$(�S$I�T$E�>H�ЋB A�D$4H�BH�I�D$@I��$� I�T$� A�D$0H�E�dH+%( uXH��[A\A]A^A_]�f�L���(���I�T$I�D$(� @ I�|$H� �L�����H�I�D$(H�����I�T$H� ������� @ � �UH��AUI��ATSH��H��H�~(dH�%( H�E�1�H���� H�F H�VH�H�H9��� H��H�L9�tZH��t'H�C@�S0�H�SH�C(H�K@H��H�H�J�K4�J L�(A�E I�U �C4I�EH�SH�C@H��� � �CP �C0H�E�dH+%( �� H��[A\A]]� @ L�`H��J�4� �,�H�C(H���| H�S f�H�� @@ @0H�{(L�c H��uFM��t�H�CH���U��� D � ��5�H�C(H��t*H� fo�� H�{(CH��t�H�S����S�H�=D� �W� � � �UH��AVAUATSH��dH�%( H�E�1�H���� �|7� I��H���� �|7� u|H�ֿ@ I���L5�I��H��tn��L�hL��H��fn�L�hH� fp��H�@ �@( H�@4 f�@�G�H�E�dH+%( uH��L��[A\A]A^]� E1����v�H�=�� �z�f. � � �UH��AVI��AUD�nATMc�I��SL���H��H��dH�%( H�E�1��4�H���o H�Dž��� I�t$H���C���H)�H���& ��� ���/ ��1���H��f � �AoH��H9�u�ڃ���9��� ��)эq���vI�4H�4�ʃ��9�tvHc�A� � �P9�~dHc�A� � �P9�~RHc�A� � �P9�~@Hc�A� � �P9�~.Hc�A� � �P9�~ Hc҃�A� � 9�~ H�A��Hc�L��L���D � �2x�H��tb�@ H�U�dH+%( uGH��[A\A]A^]�f. � ��1� @ A��H��H9�u��1�1�� ���H�=� ����H�=[� ��ff. � @ � �UH��AUI��ATI��H��dH�%( H�E�1��v�H�U�dH+%( uH��L��L���A\A]]��d��,�ff. � �� �UH��AUATSH��dH�%( H�E�1�H���� I��H�~(H��H��� H�V H�NH�r�H�� H9��� H�H�8 t8H�C@�S0�H�K(H�SH�{@H��H�0H�~�{4�~ H��t H�BH�CH��L� A�D$ I�$�C4I�D$H�SH�C@H��� � �CP �C0H�E�dH+%( �� H��[A\A]]� � L�jH��J�4� �l �H�C(H��trH�S f�H�� @@ @0H�CL�k H��H�{(H���Y�������f. � � �&1�H�C(H��t foա H� 1�C���H�=�� �� D � �UH��H��dH�%( H�E�1�H�E�dH+%( u�� ���[�ff. � � �UH��ATH��(dH�%( H�E�1�H��tfH�F(I��H��t H�VH��H;8t%A�D$ ��u,H�E�dH+%( uJL��L�e���2�H� A�D$ ��t�I�|$H�u��2�H�u�� @ H�E�dH+%( uL�e���� �ff. � � �UH��SH��dH�%( H�E�H�G(H��tlH�WH��H�<�H��t\H���ED�H�S(H�CH�� H��tH��H�CH��t2H��H��t)�P �S4H�PH� H�S@H��� H�C��CP �C0H�E�dH+%( uH�]����� � � �UH��ATI��H��H�(dH�%( H�E�1�H��u:�� f�L��L���C�I�T$I�D$(L��H�� �Kh�I�|$(H���� I�D$L��M��u�L���G1�I�|$`L��I�D$( �11�f�L��L��I�D$` I�D$( I�D$@ I�D$H I�D$T AD$AD$��0�H�E�dH+%( uL�e�1���f�1��z������ @ � �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ ���f. � � �UH��AWAVI��AUATSH��xdH�%( H�E�1�H��� �vH��upA�NLA�FH ��uA�FL I�~ �� I�~ �� I�F(H���u I�VH��H���d �P A�V4H�PH� I�V@I��� I�F�A�F0L��L�-1� H� *� �W�L�%~� L�� M��H�E�L� �� L�=�� M�A@M��A�F0L�E�L� +� A� A�FL�E�L��M��I��HcU�A�LU f D A�6f�<S A�42t �E�M�ppA�@h�Hc�A�<K9}�t0f D A�Q��f��]~Hc�A�47Hc�A�LU �Hc�fA;Ku�I�LI��A�LU �U�f��� u��S��u Ic@hM�pp�CH�}�L��L�u�H)�I��� A�P8A�A�P0L��A� M�p@�� �� H�=� Hc�H�>��L�����I�VI�F(� @ I�~H� �L��� �I�VH�I�F(H���c���H��u H� I�FI�F(H���7����H� u I�~ H� I�F������H�}�H��I+�� ����|���A�@0�M�pI�x(J��H�H�E��A8�E����� Ic@4I�p@H�QH�u�I��� H�U�H�H�u�H9U�� H�U�H�DH9E��J H�E�H)�y4 H�E��� H���Y A�@P L��L�E���L�E�L��� L� G� ��� A�@LI��� L� �� �H�I�P@��� ���� ����| H�U�dH+%( � H��x[A\A]A^A_]�H�E�M��L��D�`�+��L��H��� �H�����D��H����H�H��H���� D����H�� �L�u�A�@0A�M�ppIcPh���� �i���� �_���� �U���� �K���� �A���� �7���� �-���� �#���M��L���x��L��H���M�H�u�H����l� f.�����H�}�� �� H�=ٚ H�;�����L���(��H� I\ H�� ���M��L��� ��L��I�����I���vX�1�L��� H���u�� ���t����A$� �d����& �Z����^ �P����, �F����) �<����( �2����% �(���I�HIcp8� L�E�I��� �b�L�M�L��� L� � ���M��I���~����+ �����- �����> �����< ����/ ����* ���1�����ǃ��}���� H�N��H)�H���� ���� ��� ��1���H���o H�}� H��H9�u�M�I���ȃ���H�}�H�>I�9��� �M�)��y����}���v*H�}�H� >H�}�H�u�H� 7�}�������H�I�9�tc� �}�A��H9�~S�JA�N�H9�~D�JA�N�H9�~5�JA�N�H9�~&�JA�N�H9�~�J��A�N9�~�BA�FI�PI�@(H��H�H�E��A8�E��}��� �A��+u������� I�P@I���U��~|�A�F��L��Hc�L�E��� �L�E�H��I�FtGLcu�I�HJ�0I�@(I�P@L�4�A�F��+u������8 I�~H)�H�U�A�V ��u�I�F H�=�� �D� @ �PI����v���I�PHcA �E� A�@4H��A8 ���A�@4 �A �E����C H�E�A�P4�E� L�0A�F8 �E�I�~� A;N�2 A�H4Hc�� I�@(I�PH��Ic@4H�R�D M�pI�x(J��H�@H�E�I��� �E��������L���� Hc�|���H�}�L�4A�@LM�p@�E�I9��� H�}�L�u�H�E�� ���� A���Hcu�f�<s t H�E�A�phI�@pA�Du �H�A� C9M�u$�2�Hc�A���Hc�A�Du �H�E�4CD9�tA� q��]�@����A�DH�E��E�H�E�H9E��p���L�u�H�E�H�E����� � �f����L�E��L��Hc�M���L�E��M�L��� I�FL� � L� �� I�PI�@(H��H�xH���� ���H�M�AH4�m���L�� 9�NƉE��A$�E����\ Lcu�1�I�x�U�L�E��o��L�E��U�L�� ���L� �� L� @� �� I�pI�H(��H� �H�yL�H���� �� �I��9U�u�A�P4I�HI�@(�E� H��L�0H�E�A�V ������������ ����L��H��Ic@4H�u�A�HLHBI�@@I��H9��� H�u�H�E�H�E�� ��tuA���Hc�f�<s t H�E�A�phI�@pA�Du �H�E�4CD9�t"A� q��]~Hc�Hc�A�����@��Hc���A�DH�E���H�E�H9E�u�L�u�Hc����� � �H��h���L��p����R�H��h���I��� HcE�L�u�L��p���H�E�HcE�H�E��Wf � I�~��,�L��� L� �� ��L� �� �J H�E��8�/ � I�~�>/�I�VI�F(H� �M�FH�U�� H�}�HyL��� �L� � L� �� ��A�F4��L� H� �r���I�vI�N(M��L�4�A�F ���}�L�u�H��1�H�E� �%���I�xL��L�E��/�L�E�L��� �E� L� (� L� � I�HI�@(A�P4L�4����H�=�� �`��1�� H�}�� H��H��H9�u��C���I�x�U�L�E��+�L�E��U�L�D� ��L� �� L� t� �a���H�=9� ���f�A�V4M���K���� �?���H�u��r���Hc�|���IcHLL�4M�p@I9��� H�u�L�u�H�u�H�E�� ���� A���Hc�f�<s t H�E�A�HhI�@pA�Du �H�E�4CA9�u,�:f � Hc�A���Hc�A�Du �H�E�4CD9�tA� q��]�@����H�E�I� DH�E�H9E��l���L�u�H�u�Hc�f�<S tA�HhM�ppA�DU ��H�A�<C9�t!H�U�I� IA�DM ��H�A�C9�u�H�U�A�D��]t��uH�u��� � � ���I���E�M�p@��H�=c� ���A�xP M�����I�xL��L�E��X-�L�M�L��� L� � ��H�=ҟ �U���@��UH��AUATI��H�� dH�%( H�E�1���uVH�U�A���+��2R ���� L���E�E1�����E�H�E�dH+%( �� H�� L��A\A]]� D ����I��H��tL��H��� ���tLH��t L��H�� 1��01��pJ�L���H����Q �f D H�}�E��t ����c��� D ��Q �f��� � 3��D����A��� �UE1�E��H��AWAVL����AUATSH� K� H��� H���H�� �H��(��k�dH�%( H�E�1�H�� ���ƅ ��� DžH� I��I��L��X�H��P�HDž`�� Džl����Mc�F�[E��A����� ��l��� ��l���9 = �_ = �; E�h� A��� �� Mc�H�S� B�*9��� H� � F�(D��D���E��~U��H�fo�p�L��Džl������Av��I����H�� � H��� B����� @ H�!� Lc�J� � )�I��Hc�H��L�L��B��w8H��� ��Hc�H�>��I�~�I�6L��@�� ���O L��@�I��L��L��L��H��L)�H)�H��� L�@L�p�@H��� �9B����� H������ wHc�H�=� @:4�q H��� D�D��H��`�L�y�QI�D4�I9�� L��D��8�L)�H��@�L�hH��' �B H��' H9�HN�H��H��H�|H��`��J;�H��� L��L��H��M���p��H��`�I��H��L��L�nH��X�H��0�L��H���L�,L���:��L;�P�H��0�D��8�t$L��H��8�D��X�����H��8�D��X�L��@�H��`�O�t5�I�H�D�I9��^ L��X�I��A��� ���E1큽l� �[ �) � H�q� B���������l�= � Hc�l��H�H�?� ����3 ��H�uz��l���� A� �� �Džl� 1����� � Hc�l�H�� �E�, ��� D ��l��g�����H���� ���� @ L�-�� �! � <�� M�_�I��I��F�[A���t"A��A��� wMc�H��� B�< �� M9��� C�D < t<!u�I�>���� D ��H��t.���u������M �����Džl�����X��� � H�Q�t H� �� H��� � D��@�01�L��H���D�L��H�D��@�� ��� @ I�>������� H��� B� � ��4���fo�p�I��L��A��DžH� A>��� D ��l� A� w{Hc�l�H�H� �<�L �� <w H��p���M9�tIH� �� � �� <wI�>���I��I��M9�t!I��<u�I�>I��I������M9�u�L;�P�tL�����H�E�dH+%( �! H��� D��[A\A]A^A_]�f�H��(�H��p�D��8�L��@�� �D��8�L��@��l�����f D H�y� D�D������AE1�����<�] �� <w`H��p�D��@�L��H����L��H�Džl����D��@��I���f � H��p��������Džl� � ���Džl��������M�F���k�L��0�H�� �L��L��8��i)�H��8���@��u����@�L��0�E1��>�����k�I�v� L��@�H�� ��;���L��@�I��� ����A^f(�fT�L f.�z$f.I wf/I sf��f.�z�� ��k� �AF�t(� �H f(�fT%}L f.��~���f.��t����^�E1������k� �AF�t6�~ FL ��H f(�fT�f.��7����ANfT�f.��#���f.��� �ANf.��� �Y�E1��"�����k� �AF�t6�~ �K �+H f(�fT�f.������ANfT�f.������f.��` �ANf.��P �\�E1������k� �AF�t6�~ pK ��G f(�fT�f.��a����ANfT�f.��M���f.��� �ANf.��� �X�E1��L�����k� �AF�t6�~ K �UG f(�fT�f.�������ANfT�f.����f.��� �ANf.��z f/�wqf�E1�������k� �AF�t6�~ �J ��F f(�fT�f.�������ANfT�f.��q���f.�� �ANf.�� f/�v��n� E1��f����Af��~(J �xF f(�fT�f.������A^fT�f.�����f.��� f.��� �->F f/��� f��1Ҹ f.���E�f.�z f.�� 1�9��_���f(�E1�����f � �AF��~�I �%�E �A^f(�fT�fT�f.�� f.�M�F��� f.�E �r���f.��h���f/�E �Z���f��f.��L����F���L��8�L����@��/����@�L��8�E1�f(������AFM�fW�H ����A^�f(�fT�H f.�z$f.E wf/E sf��f.�z�� ��k� �AF������ �D f(�fT%kH f.�r f.���I�v�I�~�L��@�����D L��@�I���`����AF�f(�fT H f.�z$f.hD wf/fD sf��f.�z�� � DD �AF�f.��� ��k� �� fA.FL��@���8��) �# I�~����I�~����I�>���L��@���8�E1����k� �1 H���H������AN����AF��~CG �%�C �A^f(�fT�fT�f.��n f.�M�F��] f.aC w f.�zf/YC sf��f.�z��L��L��@����� � L��@�E1�����AVf(�fT�F f.�B w f.�zf/�B sf��f.�z� ��k� �AN�t(� �B f(�fT%bF f.��c�f.��Y��H,�f�E1��H,�H�H���H*��^���k�I�61�L��@�H�� ��_�L��@�I���0��k� ������AF��AN�E1��_�� ��k� �s����AF��AN�E1��]����M�F��AF����M�F���k�L��0�H�� �L��L��8��_���A���H��p�D��@�L��H����L��H�Džl����D��@������A E1��c�M�F�I�~�L��0���8�L��@��@��I�>�8��L��@���8�L��0�� �I��A� ��H���t � H� � H��� A� �01��&:��}�f.�� f.�w@f.�z:�%�@ f/�s,f�ɺ f.���E�f.���tf.�@ �� �� ���f.�rvf.�z$f.�w f/ �@ sf��f.�z f(��q���f.��H �_���f.b@ �Q���f/\@ �C���f��f.�z�f(��/����|��� D f.��� f. @ wyf/ @ sof��f.�zeucL��8�I�>��@����f. �? w f.�zf/ �? s f��f.�zt&I�>L��@������~ L��@�E1��{�M�f(��o�H�� �I�>L��0�L��@�H�0��8����H�� �L��0���8�L��@�H����f.��1���f.��'���f/6? ����1�f��1�f.ٹ ��E�����I�6L��L��@��r���R? L��@�I����I�~�I�6�O��I�~�H���C���#? L��@�I�����AFM�L��0�I�~�L��@���8��d��I�~��[��L��@���8�L��0��@�H���t H��� � L��@�01��]7��k� L��@������I�~�� ����> L��@�E1����L��8�I�~���@����f/��������f/��'���1�f.�f� ��E��*����H��t H��� � M)�01��6�L��A� H��I)������� �UE1�H��H��dH�%( H�E�1�H���t$f. � L��H��H��L)�L�H���u�H�E�dH+%( u�L����]��ff. � f�� �UH��H��dH�%( H�E�1�� ����H�U�dH+%( u����� D UH��ATH�� H� $ H��dH�%( H�E�1��4�=tHv t-�jHv �n{ ��uf�H�E�dH+%( uOL�e��ÐL����I��� 1�L��� � � L����S�1�L���,��� Hv ������Gv ��c�� � �U1�H�5���H�=����H��H��dH�%( H�E�1���P�1�H=�HC�H�U�dH+%( u�����ff. � � �UH��AUATSH��dH�%( H�E�1�H��tkH�G I��E1�H��t; @ I�UJ� �H��t! H��� ��H�{���H�[H��u�I�E I��I9�r�H�E�dH+%( u,H��L��[A\A]]�7�H�E�dH+%( u H��[A\A]]��Q��� �U1ҹ H��ATL�M�L�E�H��(dH�%( H�E�1�H�E� H�E� �.�H�}�A������H�}����H�E�dH+%( u D��L�e�������ff. � f�� �UH��AWAVI��AUATSH��8H�u�dH�%( H�E�1�H�E� H�E� H��� I��I��H���� �� �L��H��� �H9��� H�E�H�E� L�u�H�@ H���� H�M�H�u�H�QH� �H���� L�m�� � H�[H��toH�SH�3M��M�� L���-�H�}�A�����H�}����E��t�L��E1��5�H�}���5�H�E�dH+%( uUH��8L��[A\A]A^A_]�f D H�E�H�@ H�E�H�M�H9��G���H�}�M���5��L�e�M������ @ I����f��f D � �UH��H��dH�%( H�E�1�H�E�dH+%( u H�?�靻��(�� � � �UH��AWfI~�AVI��AUI��� ATS��H��(dH�%( H�E�1�H�E� H�E� �%�H��tzL�8I�} L�M�L�E��X� H��L���@ I���D,�A�Ņ�u=H�}��T��H�}��K��H�E�dH+%( u.H��(D��[A\A]A^A_]�f. � L������A�����I��f � � �UH��H��dH�%( H�E�1�H�E�dH+%( u ɺ �{�����f D � �UH��AVAUI��� ATSH��H�� dH�%( H�E�1�H�E� H�E� ���H���� L�3I��L��臶�H��H���� fIn�I�} L�M�L��fH:"CL�Eй A�D$ AD$�+�A�Ņ�uWH���t L�CH��� � H� �01�� 0�H�}�����H�}�����H�E�dH+%( u5H�� D��[A\A]A^]� L������A����L��A����������� �UH��H��H�?dH�%( H�E�1�������H�U�dH+%( u������ �UH��AWAVAUATSH��dH�%( H�E�H�H�P H��trI��I��L�m�E1�H�HJ� �H��u�Mf D H�[H��t7H�3L��L���)#��t�1�H�U�dH+%( u+H��[A\A]A^A_]� D I�H�P I��I9�r�� ������ @ � �UH��H�� H�?dH�%( H�E�1�H�M�H�U�H�E� H�E� �4�H�}��l��H�}��c��H�E�dH+%( u�����ff. � f�� �U� H��ATH��dH�%( H�E�1��"�I��H��t91�H�5����H�=������I�I�$H= �w0I�D$ A�D$ A�D$ H�E�dH+%( uL��L�e���L��E1����������ff. � � �UH��AUI��ATSH��H�?dH�%( H�E�1�H�G H��tDE1�f D H�WJ� �H��t% H��� ��H�{��H�[H��u�I�} H�G I��I9�r�H�E�dH+%( uH��[A\A]]�/���J��f. � � �UH��AUATSH��dH�%( H�E�1�H���� I��H��{��I�} H�G H��tAE1� H�WJ� �H��t% H���P��H�{�G��H�[H��u�I�} H�G I��I9�r���/�H�E�dH+%( u,H��L��[A\A]]�W��H�E�dH+%( u H��[A\A]]��x�� � � �UH��H��AVI��� AUI��H��� ATI��H��dH�%( H�E�1�H�X�t �01��,�H�u�I�|$��-�A�������E��uIH�u�L���0J�H�M�1�L��L��I���\ �H�u�L��A���m�H�u�L����H�}����A���H�U�dH+%( u H��A\A]A^]���� � �UH��AWAVI��AUI��ATSH��H��dH�%( H�E�1��^ ���= H�H���1 A�ċC��t?���� ���� H�E�dH+%( �P H��D��[A\A]A^A_]�f � L�=1�t L�CL��1�H��� � A�7��*�A�7L�� H�g� 1��*�H�SL��H���C � $�A�ą��� �A�7L�� H��� � �r*��O��� D H���t �L��H��� � �0� �B*�� ��� D L�C�L�� H�i�t H�r� �0� �*����H�J�t L�� H�~� A������01���)����A�7L��H��� 1�� A������)��������f D � �UH��H��AWI��� AVI��AUI��H�� ATH��dH�%( H�E�1�H���t �01��e)�H�u�I�}�8+�A�ą�uFH�u�L���G�H�Mк 1�L��I����H�u�L��A���� �H�u�L����H�}����M��t L��L���K �H�E�dH+%( uH��D��A\A]A^A_]����f D � �UH��H���dH�%( H�E�1�H�E�dH+%( u�����ff. � � �Uf�H��H��dH�%( H�E�1��*GH�E�dH+%( u���v��f D � �UH��ATI��SH��H��H�=�� H�� dH�%( H�E�1�� ���� L��H�=�� ����V L��H�=�� �_���g L��H�=�� �H��� L��H�=�� ����Q L��H�=�� ����z L��H�=T� ����� L��H�=$� �|���� L��H�=[� �e���� L��H�=K� �N���~ H� ��t L��1�1�H�3� �3�*'��j. ��;��f�H� X�t �*��3L�� � H�� �E���&��E�H�E�dH+%( �5 H�� [A\]� �����tg�wl H� ��t �f D ��+�H��H��t[�#�f�H� ��t �*��v���f��A�H� ��t �c��� � �{ H�3����u�H� ��t f��<��� � ��- H� y�t � ��� @ �3 �f�H� `�t � �H*�� ��� @ � �f�H� @�t �@�H*����� �� �f�H� �t �@�H*���� ���H� �t ��� � ��H� ��t ������f. � � �UH��AUATI��1�S��L��H��(H�?dH�%( H�E�1��n��k ��uf��u"H�E�dH+%( �� H��([A\A]]� @ �c��I��H���� �@ L�����H��t}L����I��H���� �@ H�����@ L��� /� �L��L��� /����~j ��tf�L���E�艹��E�L���E��G���E��C��� D L��L������5j ��t�f��� ��+ �����v����+ �ff. � �� �UH��AUI��ATH�� dH�%( H�E�1��i��H������Q+ H��t,H��L��I�������i ��u2L���E�轸��E�H�E�dH+%( uH�� A\A]]� � f�������f. � � �UH��H��H��dH�<%( H�}�1��~A��A���H��tFE��tAA���tg@����H�D�A��uH9�soH��� � H1�H�� �t H��� H�E�dH+%( uG�� H�� �t�H��� �� D �v@����H��� �f. � H��� ������ �UH� �� H�5� fHn�H�� H� � H��H��PdH�%( H�E�H��� fH:"�H��� )E�fHn�fH:"�H��� )E�fHn�fH:"�H��� )E�fHn�fH:"�1�)E�wHc�H�D��H�U�dH+%( u���:��f. � � �UH� � Hc�E1�fHn�H�5d� H� H�=e� H��H�� dH�%( H�U�H� � fH:"�H�� )�p���fHn�H�5A� fH:"�H��u )E�fHn�H� � fH:"�H��� )E�fHn�H�5/� fH:"�H��� )E�fHn�H�=�u fH:"�H��� )E�fHn�fH:"�H��� )E�fHn�fH:"�H�# )E�fHn�fH:"�)E�wL���p���H�E�dH+%( u�L������ D � �UH��H��dH�%( H�E�1��G��� t'���tBH�U�dH+%( uS�����'�� � H�E�dH+%( u1�H�}� � � H�E�dH+%( u��@�����0=��[��ff. � � �UH��AVAUATSH�� �oF�oV�oN(�o^8dH�%( H�E�1�f���ofX�onhf��f��oNHf��f��oNxf��f�fo�fs�f�fH~�H��u#H�E�dH+%( �� H�� [A\A]A^]� L�50� I��H��I�� � L��� .�L�� � H�=� �.�L�� L��� ��-�I��$� H���_ I��$� H���� I��$� H���� I��$� H��� I�D$H���m I�D$H���D I�D$H���R I�D$ H���� I�D$(H��� I�D$0H���i I�D$8H���� I�D$@H���# I�D$HH���� I�D$PH���� I�D$XH���� I�D$`H���� I�D$hH���S I�D$pH���� I�D$xH��� I��$� H���j I��$� H���� I��$� H���� I��$� H���Y I��$� H���� I��$� H���s I��$� H��� I��$� H���� I��$� H�������� f��H*��Y2c H���a f���H*��^�� �E��E:��E�H��H�E�dH+%( �� H�� L�� � [H��� A\A]A^]�5���� f��H*��Y�b H���� f���H*��^�� �E���9��EȾ L��H��H��� � �ؼ������� f��H*��YTb H���� f���H*��^�� �E��g9��EȾ L��H��H�)� � �v������� f��H*��Y�a H���� f���H*��^�� �E��9��EȾ L��H��H��� � ����+����u f��H*��Y�a H���: f���H*��^�� �E��8��EȾ L��H��H�e� � 費������ f��H*��Y.a H���� f���H*��^�� �E��A8��EȾ L��H��H�� � �P���E����� f��H*��Y�` H���r f���H*��^�� �E���7��EȾ L��H��H��� � ��������� f��H*��Yj` H���� f���H*��^�� �E��-���EȾ L��H��H�?� � 茺�I�D$`H��� ����Z f��H*��Y�_ H��� f���H*��^�� �E������EȾ L��H��H��� � �!��I�D$hH��������� f��H*��Y�_ H���� f���H*��^�� �E��W���EȾ L��H��H�i� � 趹�I�D$pH���P���� f��H*��Y)_ H���� f���H*��^�� �E������EȾ L��H��H��� � �K��I�D$xH������ f��H*��Y�^ H���� f���H*��^�� �E�����EȾ L��H��H��� � ���I��$� H��������� f��H*��YP^ H���t f���H*��^�� �E�����EȾ L��H��H�%� � �r��I��$� H���9����� f��H*��Y�] H���X f���H*��^�1��E��4��EȾ L��H��H��� � ��������� f��H*��Y�] H���� f���H*��^�� �E��F���EȾ L��H��H�X� � 襷������ f��H*��Y!] H���� f���H*��^�� �E������EȾ L��H��H��� � �C��I�D$ H���Q����P f��H*��Y�\ H��� f���H*��^�� �E��y���EȾ L��H��H��� � �ض�I�D$(H�����C f��H*��YK\ H��� f���H*��^�� �E�����EȾ L��H��H� � � �m��I�D$0H��������� f��H*��Y�[ H���G f���H*��^�� �E�����EȾ L��H��H��� � ���I�D$8H���:����� f��H*��Yu[ H���� f���H*��^�� �E��8���EȾ L��H��H�J� � 藵�I�D$@H�������& f��H*��Y [ H���� f���H*��^�� �E������EȾ L��H��H��� � �,��I�D$HH��������T f��H*��Y�Z H��� f���H*��^�� �E��b���EȾ L��H��H�t� � ��� ����a f��H*��Y=Z H���& f���H*��^�� �E�� ���EȾ L��H��H�� � �_���Z����� f��H*��Y�Y H���� f���H*��^�H� �� � L��H��� � � ��I��$� H������ f��H*��Y}Y H���� f���H*��^�H� �� � L��H�b� � 诳�I�D$H������� f��H*��Y"Y H���] f���H*��^�1��E������EȾ L��H��H��� � �G���4��� f��H*��Y�X H���� f���H*��^�H� �� � L��H��� � ������ f��H*��YqX H��xqf���H*��^�H� `� � L��H�Z� � 觲��S�H��H��f��H���H ��H*��X����H��f�H��H ��H*��X����H��H��f��H���H ��H*��X��w���H��f�H��H ��H*��X��C���H��H��f��H���H ��H*��X����H��f�H��H ��H*��X��S���H��H��f��H���H ��H*��X�����H��f�H��H ��H*��X����H��H��f��H���H ��H*��X��T���H��f�H��H ��H*��X�� ���H��H��f��H���H ��H*��X��\���H��f�H��H ��H*��X��$���H��H��f��H���H ��H*��X��<���H��f�H��H ��H*��X�����H��H��f��H���H ��H*��X����H��f�H��H ��H*��X��X���H��H��f��H���H ��H*��X�����H��f�H��H ��H*��X�����H��H��f��H���H ��H*��X��6���H��f�H��H ��H*��X����H��H��f��H���H ��H*��X��K���H��f�H��H ��H*��X�����H��H��f��H���H ��H*��X��H�H��f�H��H ��H*��X���H��H��f��H���H ��H*��X��E�H��f�H��H ��H*��X�� �H��H��f��H���H ��H*��X��B�H��f�H��H ��H*��X�� �H��f��H��H ��H*��X���H��f�H��H ��H*��X��R�H��H��f��H���H ��H*��X��)�H��f�H��H ��H*��X����H��H��f��H���H ��H*��X���H��f�H��H ��H*��X��v�H��H��f��H���H ��H*��X�����H��f�H��H ��H*��X����H��H��f��H���H ��H*��X��=���H��f�H��H ��H*��X�����H��H��f��H���H ��H*��X����H��f�H��H ��H*��X��i���H��H��f��H���H ��H*��X��v�H��f�H��H ��H*��X��>�H��H��f��H���H ��H*��X��@���H��f�H��H ��H*��X�����H��H��f��H���H ��H*��X��t�H��f�H��H ��H*��X��<�H��H��f��H���H ��H*��X�����H��f�H��H ��H*��X�����H��H��f��H���H ��H*��X�� �H��f�H��H ��H*��X����H��H��f��H���H ��H*��X����H��f�H��H ��H*��X�����H��H��f��H���H ��H*��X����H��f�H��H ��H*��X���H��H��f��H���H ��H*��X����H��f�H��H ��H*��X���輰�ff. � �� �UH��AWAVE1�AUATSH��8�o_�oG�U��oO(�og8H�u�f���ooX�owhf���o�� �o�� dH�%( H�E�1�f��oOH�o�� f��f��f��oOxf��f��o�� f��f��fo�fs�f��fH~�fo�fs�f�fH~�H�� H��� I��� E1�H��� t1H���u�A� H� lg H� <- Hc�L�Z� H��1����A�1�M��� � H��tnH����H��t�I�|� t�E�H�U�Mc�D)�N�$�E�����E��A�WL��H�5�� H� �f �U�I��HE�Hcu�H��, 1����D�}�A�H��u�I��� M���� I��� � I��� �� I��$� �- I��$� �� I��$� �j I��$� �� I��$� �� I��$� ta�u�Ic�H� <f H}�H��� H� , D)�E��HE�1�Hc�H��L�� �D��A�I��$� ta�u�Ic�H� �� H}�D)��4I��$� t@�u�Ic�H� �� H}�H��e H� �+ D)�E��HD�Hc�L��� H��1�����A�H�E�dH+%( �� H��8D��[A\A]A^A_]�H��H� E+ 1�Hcu�L�I� H� Ze H��A� I�����I��$� A�����D��Hc�A� H}�)�H� � ����H�U�Ic�1��]�L�,D)��%�E��Hc�L��I��A�GH� �d �E�H��� H� �* HE�H��1����A�I��$� �� I��$� �w I��$� D�}������. �E�� Mc�Lm�D)�E��$�I��A�GE���� A� H� Zd H� ** Hcu�1�H��L���z��A�I��$� �� I��$� �9����u�Ic�H� ٔ H}�D)�����E�� Mc�Lm�D)�E��$�I��A�GE��� A� H� �c H� �) Hcu�1�H��L������A�I��$� � I��$� �D����E�� Mc�Lm�D)�E��#�I��H� 9� �4�E�� Mc�Lm�D)�E��p#�I��E���� H� Ec H� ) Hcu�1�H��L���e��A�I��$� �����I��$� �o���� ��� � �E�� Mc�Lm�D)�E��"�I��A�GE���� A� H� �b H� �( Hcu�1�H��L������A�I��$� �� I��$� �-����E�� Mc�Lm�A��D)�E��"�I��H� -� �����E�� Mc�Lm�D)�E��a"�I��A�GE���Q A� H� ,b H� �' Hcu�1�H��L���L��A�I��$� �� I��$� ������E�� Mc�Lm�A��D)�E���!�I��H� �� ����E�� Mc�Lm�D)�E���!�I��A�GE���� A� H� �a H� _' Hcu�1�H��L�����A�I��$� �� I��$� �����E�� Mc�Lm�A��D)�E��P!�I��H� � �g����E�H�U�� A��D)�E�Ic�L�,� !�H� ő I��Hcu�1�H��L���$��A�I��$� uI��$� �?����E�� Mc�Lm�A��D)�E��� �I��H� l� �}����E�H�U�� D)�E�Ic�L�,� �I��A�GE��uiA� H� k` H� ;& �b����E�� Mc�Lm�A��D)�E��Y �I��H� �� ����E�� Mc�Lm�A��D)�E��, �I����A��H� ʐ H� �% ����<��A��H� �% �A��H� �% �+���A��H� �% ���H� �% �C���A��H� �% ����A��H� |% �1��� � � �UH� �� H�5�� fHn�H��H��0dH�%( H�E�H�� fH:"�H��� )E�fHn�fH:"�1�)E�wHc�H�D��H�U�dH+%( u���f��f D � �Uf�H��AWAVAUATSH��H��8H�u�dH�%( H�E�H��H��� H�u�L��� H�G �Ph���U H�}�E1�L�fE1�D��I�� @ I�|$A�4$��I��� �A�A9_h�Mc�H�]�K�<vH�����I��H���2 H�E��@h���� L�M���H�]�E1�H�@I�D�I��f � M�QM���� M�Y1�1��=f � I�<I�t fHn�A��H�_(fH:"�L�B0H�?GH��H��L9�t\���P?I�t I��Hc�I��H�:Ic�H�RH��H��I��s�I�E��t�I�|�H9O u�H9_(u�H��H�w H��L9�u� D I��M9��C���L��L��H�]��$��H�E�H���6 E���� A�D$�H�u�L�5��t L�% � H�@H��I��L�|0 � I�M(M�M L�� M�EA�61��2 �H�H��trI�u� @ H��H�HH9pvH�HH�H��u�f�I�E L��H��AEL�)I��0�H�M9�u�H�E�H�C1�H�U�dH+%( utH��8[A\A]A^A_]� H��1�몐Ic�I��L�@I��M9��8�����1����1�L�����H�E�H��u��=*v t-H�E� ��� ���}����q��E��t�L�u�����H��t �3 � H�=�� H��� �H�E� ��v �)���ff. � �� �UH��H��dH�%( H�E�1�H�E�dH+%( u �H���\����� � � �UH��H��dH�%( H�E�H�H��u�) D H��H� H��tH9pw�H9p wH��H� H��u����� D �@(H�U�dH+%( u���o��f. � D � �UH��AWAVAUATSH��(L�dH�%( H�E�1����� I��H���n A��� �� AƇ� 1�L��I��� H�5�� ���� H�5� � M�uL�����H� ��s H�5�� ��ME�� � H�sH��H��t{L������A�ą�u�{H�u�ILJ� A��� �~���urHiE� ʚ;HE�I��� � D AƇ� E1�H�E�dH+%( �� H��(D��[A\A]A^A_]�AƇ� L��H�= � 1�A������1��� � H�)�t H��� 1��01����� D ILJ� A��� H�u�����uHiE� ʚ;HE�I��� E1��Y���H�Ϩt H�`� 1��01��u����A������3���胡� � �UL�l� H��H��dH�%( H�E�H�I�s � � L�@H��M��t#9xu�H�E�dH+%( u�L���f. � L�"� �����f�� �UH��AWAVAUATSH��hH�u�L�>dH�%( H�E�1�H�FH�E� L9��e H� E1�H��I��H�E�H�E� L��H��x���H�E�H�E�L�� � H�9H�E�H�AH�M�H�}�H� H���+ H�}�H����2 H�qH���H�u�tH��f�H�RH��H�r�u�H�u�H���� H�E�L�m�L�8I�GH�E�I��f D L��L��H��A�ԅ�~"M�} I�M��H��t)I��L��H��L��A�ԅ��M�u I�M��H��t7I���f�M�7H�M�H�E�H�QH�M�H�PH�H�E�H�M�����f � M�>��L�m�H�E�I�� f D H��H�L�xI��H��u�H�M�H�H�AH�E�dH+%( �9 H��h[A\A]A^A_]�H�E�I��H�@I��H�E�H���� H�E�H�E�f D L�m� @ L��L��H��A�ԅ�~"M�} I�M��H��t)I��L��H��L��A�ԅ��M�u I�M��H��t'I���f�M�7L�u�L�}�I�FL�u�H��tH�E��f�M�>��L�u�L�u�L�m� � L��L��H��A�ԅ�~)M�>I�M�wH������M��I��L��H��L��A�ԅ��M�.I�E M�uH��tM��I���L�}�M�����H�����H��x���H�E�H�}�������f. � � �UH��AUI��ATL��\���L��H�� dH�%( H�E�1����t6��H��`����� �՟�H� .s H��� 1�I��H�Ӥt �01���L��L���g��Dž�t4H��`����� 萟�H� �r H��� 1�I��H���t �01��=��L�����Dž�t4H��`����� �N��H� �r H�s� 1�I��H�L�t �01���H�E�dH+%( u H�Ġ A\A]]���f. � � �UH��AUI��ATL��\���L��H�� dH�%( H�E�1��|���t6��H��`����� 赞�H� r H�ڰ 1�I��H���t �01��b��L�� �u�Dž�t4H��`����� �n��H� �q H��� 1�I��H�l�t �01����L��L��� ��Dž�t4H��`����� �)��H� �q H�N� 1�I��H�'�t �01����L��螖�Dž�t4H��`����� ���H� @q H� � 1�I��H��t �01���H�E�dH+%( u H�Ġ A\A]]�蓛� � �UH��H�� dH�%( H�E�1��}���t6��H��p����� �f��H� �p H��� 1�I��H�d�t �01����H�E�dH+%( u��� ��ff. � f�� �UH��H�� dH�%( H�E�1��͘��t6��H��p����� ���H� p H� � 1�I��H��t �01���H�E�dH+%( u��蝚�ff. � f�� �UH��H�� dH�%( H�E�1��-���t6��H��p����� �f��H� �o H��� 1�I��H�d�t �01����H�E�dH+%( u��� ��ff. � f�� �UH��ATA� H�� dH�%( H�E�1�����t>��E1�t4H��`����� �֛�H� �n H��� 1�I��H�Ԡt �01����H�E�dH+%( u D��L�e���膙�f D � �UH��AUI��ATL��\���L��H�� dH�%( H�E�1�����t6��H��`����� �E��H� Nn H�j� 1�I��H�C�t �01�����L��L�����Dž�t4H��`����� � ��H� n H�%� 1�I��H���t �01����L������Dž�t4H��`����� 辚�H� �m H�� 1�I��H���t �01��k��H�E�dH+%( u H�Ġ A\A]]��j��f. � � �UH��AUI��ATL��\���L��H�� dH�%( H�E�1��|���t6��H��`����� �%��H� .m H�J� 1�I��H�#�t �01�����L�� �U��Dž�t4H��`����� �ޙ�H� �l H�� 1�I��H�ܞt �01����L��L��蠤�Dž�t4H��`����� 虙�H� �l H��� 1�I��H���t �01��F��L���n��Dž�t4H��`����� �W��H� `l H�|� 1�I��H�U�t �01����H�E�dH+%( u H�Ġ A\A]]���� � �UH��H�� dH�%( H�E�1��=���t6��H��p����� �֘�H� �k H��� 1�I��H�ԝt �01����H�E�dH+%( u��荖�ff. � f�� �UH��H�� dH�%( H�E�1�轮��t6��H��p����� �V��H� ?k H�{� 1�I��H�T�t �01����H�E�dH+%( u��� ��ff. � f�� �UH��H�� dH�%( H�E�1�����t6��H��p����� �֗�H� �j H��� 1�I��H�Ԝt �01����H�E�dH+%( u��荕�ff. � f�� �UH��H�� dH�%( H�E�1�����t6��H��p����� �V��H� j H�{� 1�I��H�T�t �01����H�E�dH+%( u��� ��f. � � �UH��AVAUATSH�� dH�%( H�E�1�H���� 1ɸ D ��I��I��I9�r� ��H�H��H�<� �M��]��I��H��t*�M�L�`1ۉf. � L��H��I��(��I9�u�H�E�dH+%( u#H�� L��[A\A]A^]� @ �0 1�A� ��4�� @ � �UH��AVA� AUI��ATL�gS1�H��dH�%( H�E�1� � L��H��I��(��A�M L��H��H9�w�H�E�dH+%( uH��L��[A\A]A^]�v��豓�� �UH��H��dH�%( H�E�1�H�~ vH�E�dH+%( u �1�� H�E�dH+%( u�����^��ff. � � �UH��H��AVI��AUL�-�u ATSH��dH�%( H�E�1��̀�H� �u L9�tYI��� H�L9�tIH�sL�������u�H�C A��� f�S(H���*S(H�C H��x9f���H*��^��C0H�E�dH+%( u3H��1�[A\A]A^]�f � H��f��H��H ��H*��X���p��� �Uf�1�H��ATL������H�� dH�%( H�E�1�H�@ �X���H��P����GL���x�����`���Džx��� �h�����������H�����1�L��H������H�4���H��P���H�E�H���t H��@������H= �wI��H�����L������H�E�dH+%( uL�e�1���菑�ff. � @ � �UH��AWAVAUATSH��(�u��U�dH�%( H�E�1��� �� �=�Mu �I��tGH��u � �x�y��H�=�u 1��VMu ����聓�H���u �x蒈�H�=��u ���I��� HcU�HcE�L�nI;E� I;U � I�E I�UH�D(I�L�=F}u H� ?}u I9��� M�� �& D I��` H��t �g���tM�?I9��� I�L9�u�fo6� �E�I�E E�AEt11�I�E 1�H�U�dH+%( �� H��([A\A]A^A_]� � �AG0� J� f: �f/�rF�\��H,�H��?�f D fo0 I�E 1�I�E AE � � E1������H,��g���������c���觏� � � �UH��AVAUATSH��dH�%( H�E�1��=�Ku ��� H��u � L�5�{u �x���H�=��u 1���Ku ����讑�H��u �x迆�H�=�u ��L�%�{u I� $L��M9�t=I�T$fHn�I�|$I��fl�H�SH�A$�Yl�L��I���~�H�L��M9�u�H�=t�u H��t�~�H�_�u H�E�dH+%( u H��[A\A]A^]�薎�f D � �UH��AWAVH�u�AUATSH�� D�-�Ju dH�%( H�E�1�H�G� fHn�fH:"�)�@���A���u H�w�t �8 u2E1�H�E�dH+%( �� H�Ę D��[A\A]A^A_]� � I��H��2 ���M�4$M9�u�� �M�6M9��� A�� t�H��t I�� � H�ؒ �01����M�� L��踘�X����� Hc�� � H���� A�< Ru�L���Gn�I��H���* A� p�8 �j�H���� I�� H�5�yu L�xH��u H�PH��yu H��yu H�0H�PH�M�6M9��-���H�=��u �����H� H��`���H��X����v����B H��h����b����. D��l�����`���1�L��p���H��� � L��耳�H�A�u � H�| ����I��H���2 H� ��t 1�� H�ّ �3�2��H� ,W H��n f�}�-1fHn�H� �� M�f fH:"�H�v� AfHn�fH:"�AF�� �@ �8 � fo�@���AV(H�rxu H�=kxu H9�t=��L�˂ H�f. � M�D��H�J��H�I�L�H��H9�u�Hc�H��H�qH�� �@ I�H�� I�6��h�H��u H��H���" L�0�@�����'��L��A��� {�E���� H� �u 1�H����H�=�u �A�cGu �����X ��d���� H�5�� �o��A�ƃ��� �3H�Ґ 1�1�����`����f���d����[���h����P���l����E��E���z���E��f � �kt��g���L���g���H���t H�֏ 1��01��S���`������d�������h�������l����ׁ��E���̀}� �1����0 �( � �9�����h����� � H��X�����X���� ����� ��^���th��h���� L���<��A�ƅ�~zH�5�. L�����A������L�%_�u � A�|$���A�|$�.��3H�E� 1�1��l�������3H�Ə 1�1��U������3H��� 1��@������3H� 1�1��)���c���L���x�A�����A������!��� �UH��AWAVAUI��ATSH��H��dH�%( H�E�1��Q��A�ą��� L���^������I��H���* L���{�L��w�` H���� ����`��I��M���� 1��A�} �} L��L��D���'���u3L��L��D��E�7�j��t�D��H�ל H��1�� �E��� L��E1��w�L����w�H�E�dH+%( umH��D��[A\A]A^A_]� @ A� D�� H��H�g� ����a���f D ���S A���n��A��A��A�}H���y��I������謇�A���l���A���i���f D � �UH��H��dH�%( H�E�H��` H�@@�@ H�E�dH+%( u�1���M��ff. � f�� �UH��H��dH�%( H�E�H��` H�@@�@ H�E�dH+%( u�1����ff. � f�� �UH��AVAUATSH��8 H�� �ủU�dH�%( H�E�H��8 H9�tgL�p�L�m�L�e��f � I�FL�p�H9�tCI�H�x��~�1�L��L���踿��t�H�U�dH+%( uH�� [A\A]A^]� � 1����G�� � � �UH��H�� �u�U�dH�%( H�E�H��` H�x�q~�H�U�1�H�u���@��H�U�dH+%( u�����f. � � �UH��AWI��AVAUATSH��8dH�%( H�E�1����H���H�H�@H�� H��H% �H)�H���H9�tH�� H��$� H9�u�� H)�H���� I��8 H�e��E� H�E�I;�8 �x E1� � L�����H���h��D9�~CI��� H�@L;`�\�H�x I�T$�L�L� f��J�D (I��H�@ 멐I��8 H�M�H�M�L�`�H9E��� I�$H�x �}�L�m�H�u���L���Qf�A�ƅ��� ��~kf�L������D��H���-���tDI��� H�H�vH;F���H�~ ���H��AoE H�D(I�u�oHpf� A��I��D9�u�I�D$L�`�H9E��T���E1�H�E�dH+%( u@H�e�D��[A\A]A^A_]�H��t H�t� 1��01������H�L� �e���A������轃�ff. � f�� �UH��ATL��8 SH��dH�%( H�E�H��8 I9�t!H�X� D H�H�8���H�CH�X�I9�u�H�E�dH+%( u H��1�[A\]��A��UH��AUATH�� H� $ H�ĀdH�%( H�E�1�H��� L����H��� H��� L�����1�L���l��t@E1�A� � 1��� � 襵�A�ą��� L����`���tD���4z�L������A�ą��� 1�H����� Dž|�X �H�H��|�D��H��������� H�� H9���um� D���x���u\H�E�dH+%( u]H�Ā D��A\A]]� D ����L����� L��� H��H��� L��1��Ԩ���� � D���`y�A�������Á� � �UH��AWAVAUATI��SH�� dH�%( H�E�H��` H��h����E��H�≅L�����H�@H�� H��H��H��H�� �H)�H9�tH�� H��$� H9�u�%� H)�H���~ H�=��u I��E1�H��x����U��A��H��p���H��`���E��~c � H�=��u D��A���%��f�H�C@ A��$X H��`���CC C0HDžp���P �E� �E��t�E9�u�H��h���H�x��x��L�����`����ȃ��艍H���1Ƀ�H�D@H��L�H��P���H��p���H��X��� D H��h�����p���H�x���9�p����V H��X�����`���L���a���; I��$` H�@@� ���� �� ���� L��E1��(��1�H�����Hc� L�����H�����D9��_ I��$� H�@L9x����H�x M�w���H�L��I��M��H�D(H�[�Aol� I�T�H�P(���D��H��葏�Hc�� @ ������ I��$� Hc�p���H�@H��H�x ����H;P �{��H�Pf�H�t(��L���H�F ���� ���< L��fo�fo�f D �o0�oxH��0f���op�f��f��H;�P���uً�H���fH:�fo�fH~�H�f��f�ˉ�9�L���tH�R�Aod� ID�f��H�F������f. � ��p����� � D��p���L�����H��D���f��I��$� Hc�p���H�RH��H;r�~��H�z �s��H�2��H�@�Ao\� I�D�H�T2(H�B�r��� @ 1�H�U�dH+%( u'H�e�[A\A]A^A_]�H�L� �w���f��1�1������}� � �UH��AVAUL��8 ATSH��dH�%( H�E�H��8 H�L�`�H�Z�I9�u�XH��I�L$fHn�fl�H�JH�M�4$AD$M��tI�>H��t�\��L����l�L��I����l�H�SH�CH�J�L9�u�H�E�dH+%( uH��1�[A\A]A^]���|� D � �UH��ATSH��H��L��` dH�%( H�E�1�M��tI�<$H��t���L���Ml��X �t��\ �t�H�E�dH+%( u H��1�[A\]��X|� � � �UH��AWAVAUATSH�� L�%�� dH�%( H�E�1�H��� L�������� �? �~, H��I���� H�~ � �7��H��� ��Dž��������Dž ��� A��H�=��u �� L��X I�~8�j���A�ą��� H�CL�����D��L��H��H������/]��t H�����1�L��D��觴�A������ ������c��\ �Dž��� L�� ���f�L�����Dž���@ L��L��)� ���)�0���)�@���)�P����^���(����c��� �����X ����X f�L���X��������HDžh��� HDž ���P Džd��� �(����8����H����~n���� �H � ���H���� �H � H������L���H��I���� H� H H�1� � � I�AI�@I�A H�� L����I�A(L����s��L���L����H��I�A0�z I�P� � H�PH� �� I�PH�H� Ύ H�P I�P H�HH� �K H�P8I�P(H�H0H� �� H�PPI�P@H�HHH�PXH��� I�A8���L���L����H��I�A@�� I�P0H� ~� M�1�H�PI�P8L��H�PH�H��N I�A& I�AL����ߓ�L��������� L��` I�x0H�� ��X ���H��` �����H�x�+|�H��` D��H�x�Hx�H��` D��H�x �5x�H��` H�8�6^���� Dž��� E��td1��������� �� ���uL � H��� 褈�� ���H��` H�x �p�L��1�L������������p�����D9�r�H��` �� ���H�P@H�8� 蠽�A�����+ �������xD������o�D������ D��D��������D���\o�D�����H�E�dH+%( � H�� D��[A\A]A^A_]� D H��� �L^�� ���H��` H�x ��o�L��1�L����觰������p�����D9�r��#���f D H�= �u A� Dž��������Dž ��� �f���苠�H���u H���Q���A������;����� ���H�~t H��~ 1��01����D�� �����\ ���� ��X �������D�� ����Bn�D�� ������f D �8 � ���I��H���� �H � ���I��H���� H� H H� � � � I�@I�FI�@ H��� L���I�@(蟽�L���I�@0H���z H� t I�V� � H�H� Њ H�PI�VH�HH� ˊ H�P I�V H�H0H�P8H�"� I�@8�9��L���I�@@H��� I�V(H� �� M�1�H�PI�V0L��H�PH�H� q I�@�! I�@�;�� ��� 輏�I�~����t�I�>��Z������; I�~(���H= ��� H��H������q�I�~ �����xm�L�� ���f����L��H�����L���)� ���)�0���)�@���)�P�������Dž���@ �%{��$���H��p���� H���H��p���Dž ���X �����1��H�������z��t���1�L��H�����D�牅 ���襭���������\�L��` �����H�߉�\ H�5��u �ӽ�L�����I�>H��tL������X��L�����L��L�������c�H�����膅������� ��\ ��� D H�~ t1H��� �u��Dž���� Dž ��� A�����f � H�> �� H��� �:��Dž���� Dž ��� A�����L��L�� ������L�� ����� I�8H��t L�������� ����v��L�������� ���L�lj� �����b����� ����ډH�-zt 1�H�{ Hǃ` �01������\ A����������� @ D�� ����Tj�D�� ������ � Dž�����������L������� @ I�>H��t������������L��������)b����������ډH�{yt H��y 1��01��!����\ ���� ��X ���� A������1���f � H�1yt 1�H�Xy �01�����I�>E1�H������L���a�1��i��� � �� ���H��xt 1�H��y �01����L��` D�� ���M��t+I�} H��t ����D�� ���L��D�� ����:a�D�� ���Hǃ` ��� ��h��X ���)�����h�� ���H�����H�]xt H��x 1��01����L�����D������H��� D��� A����b���H�xt H��w 1�D������01����D��������� @ H�Yw H��wt 1��01�������H��w ���p����� ������� �"���ff. � �� �UH��AWAVI��AUL��8 ATSH��dH�%( H�E�H��8 H�X�I9�u � � H�CH�X�I9��� H�H�8蜵�A�ą�t�I��8 H�L�p�H�Z�I9�u �_ @ H��I�NfHn�fl�H�JH�M�>AFM��tI�?H��t���L���o_�L��I���d_�H�SH�CH�J�L9�u���E1�H�E�dH+%( uH��D��[A\A]A^A_]��go� � � �UH��AWAVAUATSH��xH�}�H�~ H��`���dH�%( H�E�1�H�E� � P�H��h���H��� H��H�E�H�E� D H�U�H�5�� �p�H��H���[ H�u�� ��E������� H�E�� ��t<,�� �}�� ��A�Ņ��+ � ��K�H��H���k H�@�X � fHn�H�E���C��I��H���{ �H � 輵�I��H���8 H� H � � H�[� I�FI�D$I�F H�� I�F(�{��I�F0H���� I�T$� � H�PH� �k I�T$H�H� � H�P I�T$ H�HH� H�P8I�T$(H�H0H� � H�PPI�T$PH�HHH�PXH� I�F8��I�F@H���w I�T$0M�4$1�L��H�PI�T$@H� ʂ H�PI�T$8H�H� w� H�P I�T$HH�HH�P(H��� I�F�* I�F������ L�u�L���a��H���I��I�T$PL����J��H���2��I�|$���fl�I�|$� �Wl�I�|$ � �Hl� D��� e�I��H��� H= ��s ��� ���u L��p����}�H��H��x����y�L��x���L��p���H���� M��� L��L��p���L��x���A�v�rp�L��x���L��p���H��� �0L��L��p���L��x����M�H����L�H��x���I���l��H��p����[�M���� I�|$1��{��I��H��u$�> f D I�|$L���[��I��H��� L��D��L��衬��t�H��rt �M�H��t 1��01��a��H�E�L��8 I�<$H��t���L��� [�L���[�H���[�D����b�H�E�H��8 H�L�`�H�Z�L9�u@H��h�����Z�����H�U�dH+%( �9 H��x[A\A]A^A_]�f. � H��I�L$fHn�fl�H�JH�M�,$AD$M��tI�} H��t���L���sZ�L��I���hZ�H�SH�CH�J�L9�u��e���f�fv�H�u�� )E��J��I�<$�P�H�M�H��8 ��� H��8 H�u�L�#L��H�pH�CH�SH��8 �Y�D���a�1��&���f D L�5Aqt D��1�L�M�H��r � A�6����1��e��H�}��Y�A�6�M�H��r 1�1�E1����H�E�L��8 �M��� L�5�pt D��1�L�M�H��r � L�U�A�6�x��H�}����H�}��FY�� @ ��A��I�<$H��t���L���%Y�����D�0H�~pt H��~ 1�E1��01��!��H�E�L��8 �����L�5Qpt D�� 1�H��r A�6����� ���M��L�5)pt � A��� E�GH�{~ L�U�A�6L�M����H�}��A��H�}��X�����H��`���H� q 1�H�H H��ot �01����H��h����SX������m���H��h����=X�1��Z���H��ot �M�H��p 1��01��:��H�E�L��8 ����H�kot I��1�H��q �01�������f � D���_�H�E�L��8 ���L��A� �:���z���������L�5ot �����[��� �s�����g�ff. � � �UH��H��dH�%( H�E�H��0 H��tH�M�dH+ %( u H�@(�� D H�E�dH+%( u�1���hg� � � �UH��ATI��H��(dH�%( H�E�1�H�~ t9H�jut I��$0 H�U�dH+%( �� H� L��L�e���f. � H�Iqt �F0�: t��t H�ot � ��t H��qt � A��$| u�I��$ H�u����H�u�u�I��$0 H���q���H�E�dH+%( uL�e�1����f�ff. � @ � �UH��H��dH�%( H�E�H��0 H��tH�U�dH+%( u H�@�� D H�E�dH+%( u�1���f� � � �UH��H��dH�%( H�E�H��0 H��tH�U�dH+%( u H�@�� D H�E�dH+%( u�1���e� � � �UH��H��dH�%( H�E�H��0 H��tH�U�dH+%( u H�@��H�E�dH+%( uɸ������Ze�f. � � �UH��SH��dH�%( H�E�H��0 H��t H���P Hǃ0 Hǃ` H�E�dH+%( uH�]�����d� @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���d�ff. � f�� �UH��AWI��AVAUATSH�� dH�%( H�E�1�H��� �=@�u H��X t?H�8�u �)�u I��` 1�H�U�dH+%( �� H�ĸ [A\A]A^A_]� L��� ��v�� � ��\������I��H���p �H � �d��I��H���{ H� H � � H�~y I�EI�FI�E H�� I�E(�$��I�E0H���: I�V� � H�PI�VH� za H�P I�V H�P8I�V(H�H� /y H�PPI�V0H�HH� 1x H�PhI�VhH�H0H� y H�PpI�V8H�HHH� y H��� I�VpH�H`H� y H��� I�V@H�HxH� �x H��� I�VxH��� H��� H�c I�E8�R��I�E@H���h I�VHH� �x M�.1�H�PI�VXL��H�PI�VPH�H� �x H�P I�V`H�HH�P(H��� I�E�Y I�E�@}�A�Ņ�� A�D$L�-ilt H�=t� L�5+�u �A�} I�Vhfn�f:"�\���f�� ��H� �u ��~ H�Ah�@ ��\���A�D$H�y�A�} ���a�H���u A�u H�x�ua�A�D$�A�} ��H���u H�x �Ya�H���u A�t$H�x(�Da�H��p���fv�� H��)�p���H��P����n��H�g�u H�8� G�H��k ���� 1�H�=� u ��I�t$ �����H��H�6�u ����� I�|$ 1�Džh��� �{q��"f � ��h���I�|$ �p��h����Wq�I�|$ �M��A��Hc�h���D9��� H���u H��� H;B�q��H�z �f��H��t(H���u H�xH�O��H= �v�I��H��gt 1�H��j �01��{��E���#����H�!k H��gt 1��01��W����������L��A����� � I�>H��t���L��A��� P�軾�D�(H���u H�j � @ M�4$H��l���E1�Džh��� H��H���M9��� L��@���L��(����K � H���u H�x�0X�1�H��h���I�u������$�����h���M�6L9�@����} M��M��X M��tFI9�tAM9�t�L��� ���y�H��ft I�M � H��i �01��8��I�E �k��� I��� �����L��IdžX �ɨ��uAƆ� H���u 1�H�x�kW�I��� 1���8����7o�L��0���H��D��8���L��8���L��A��I��f D H��� ���D9�~H��� L9p�4��H�x M�n�%��H�H��P���1�D��I��M��D(H��H�����l�����\������ D�p���蝗�H��� D���n�A���v���f D L��8���I��L��0���L��X L�����L��(���H���u H�xP艙�H��P���f�H�E� ��E�HDžp���P �E� �x���E�E��Q���S���H��dt H�th 1��01�艸��5���H��g �����]����� �K��� UH��AWAVL��p���AUI��ATE1�SH��hdH�%( H�E�H� �u H�xP�Ř�I�} 1�A���wm���T f�L��D��A��E�H�E� �x����]�E�E�HDžp���P �E� ��P�I�} D���!m��I�} ���A9�|�H�E�dH+%( uH��h[A\A]A^A_]��\�ff. � � �UH��H��dH�%( H�E�1���� ��u H��� ���H�8�u H�@p� H�E�dH+%( u�1���F\�f D � �UH��H��dH�%( H�E�1���� ��u H��� ���H���u H�@p� H�E�dH+%( u�1����[�f D � �UH��AWAVAUATSH��H��8L��� dH�%( H�E�1�L�u��in�A�ċ�� �E���t1�E� H�E�dH+%( �{ �E�H��8[A\A]A^A_]� D H��� ����Ic�� 迢�I��H���3 H� �u H�x(�S�M�.�E�M9��� H�E�H�E� @ A��� H�u�L��}��E��<�Å��� I��� 1�E1��$k�HcؐI��� ���D9�~_I��� H�@L9x�R��H�x M�w�C��H�I��� D��I��M��H�D(H�[I���oH�RH�P �j�Hc�두M�m L9m��J���L���J�����I��X L��L�p ��G�M�1�H�ve I��H�Tat M��01�� ��L��]���I��~����E���r����Y�ff. � @ � �UH��ATH��dH�%( H�E�1���� ��tH�E�dH+%( u:L�e�1���f�L�%y�u M��tI�<$H��t����L���NI�H�=_�u �K���{Y�f. � �� �UH��AWAVAUATSH��XH�wPdH�%( H�E�1�H�GPH�u�H9��� H��H� Jo H;wXtGH�H`t H��d 1�A������01����H�E�dH+%( � H��XD��[A\A]A^A_]� �p � �A��I��H���� �H � �&��I��H���� H� H � � H��n I�D$I�EI�D$ H�ݻ I�D$(���I�D$0H���A I�U� � H�PI�UH� n H�P I�U H�H� It H�P8I�U(H�HH� cn H�PPI�U0H�H0H� 2� H�PhI�U`H�HHH� In H�PpI�U8H�H`H� Cn H��� I�UhH�HxH��� H�E� I�D$8�3��I�D$@H���� I�U@H� n L��1�H�PI�UPH�PI�UHH�H� �m H�P I�UXH�HH�P(H�T� I�D$�7 I�D$M�e � r�A�ą��B H�{ L�-&�u � H�H�x�t��E���H��u H�x�V�L�-��u I�Eh� H�{ �C H�H�x(�x�E���H���u H�x �bV�L�-��u I�Eh�@ ��� L�e�fv�� L��P)E��}}�I�} �4<�A�ƅ��I H�{ tVH�k�u �E�E1�L�m�H�x��N�U��E���~1 D H�D��A��H�x�f�}�1�L��L��E�肏�D9}�u�H�{ �� H� �u �E�L�m�H�x �yN�A�NjE���~3 � H�D��A��H�x(�<�1�L��L��D���E��"��D9u�u�L�%��u L�m�1�I�|$@I��L���.��I�D$PL�%��u I�|$P ��s I�|$HL�� ���I�D$XH�e�u H�xX ��w H�E�dH+%( �� H��X1�H�=�: 1�[A\A]A^A_]����f D H� e� � ��� @ �E� ����L��A���V��f D I�} H��t�B��L��A���D��r��D� H�\t 1�H�w` H���u A���01�觯����f�H�{ �����H�{ ������{4 u H�{ ������E� I�Eh���f � H�{ �D���H�{ �9����{4 �����H�{ �y���� ���H�q[t H�` 1��01�����*���f�H�Q[t H� ` 1��01���H��u D�pP��� � H�![t H�` 1��01��Ǯ�H���u D�pX������S��M��� ����f�� �UH��H��dH�%( H�E�H���u H�@`� H�E�dH+%( u�1���~S�ff. � � �UH��H��dH�%( H�E�H�0�u H�@`� H�E�dH+%( u�1���.S�ff. � � �UH��AWAVAUATSH��(H�u�dH�%( H�E�1��e�A��H��u H�x(�@K�Ic�� A���@��H���3 I��A�D$��E� L�}ĉE�D����X�D��H����H���E�L��"f��E�H�u��� H�B�Eă��� L��L��D���4��uU�E��~�H�}��у}�H�4��vNL��f�� D �o �oPH�� �f��H9�u�fo�fs�f��fo�fs�f��f~���E�D9�t)Hc�L� � A ��xD9�}��CLA9�~CL�B��Eă��L���L���tA�1�H�U�dH+%( uH��([A\A]A^A_]ø����Q� � � �UH��ATH��L�%K�u dH�%( H�E�1�M��tI�<$H��t���L���A�H�E�dH+%( uL�e�1����%Q� D � �UH��ATSH��dH�%( H�E�H��u H��� �J��t�R ��u(H�@x� H�E�dH+%( ubH��[A\]�f D H��H�(1��r7���t7H���u �E�H�x�H�H�{(1�A���K7�H�U�H�u�1�D��E�趉�H�W�u ��hP� � � �UH��ATH��L�%3�u dH�%( H�E�1�I�<$I�D$x� H��t�c��H�E�dH+%( u L��L�e����?��P�f�� �U� H��AWAVI��AUATI��H��P���SH��� H��(���dH�%( H�E�1��H�H��� H�="� HDžH��� H��@����x0�H���� H��@���1�I��H����z�I��H���� �H9foC� H��L��@ ��{�I�� �?�� � M�� 袖�I��H���� �H � 臖�I��H���� H� H � � H�pe I�EI�GI�E H�H� I�E(�G��I�E0H���N I�W� � H�PI�WH� �d H�P I�W H�P8I�W(H�H� e H�PPI�W0H�HH� e H�PhI�W8H�H0H� e H��� I�W@H�HHH� jj H��� I�WxH�H`H� �d H��� I�WHH�HxH� �d H��� I��� H��� H� �d H��� I�WPH��� H� �d H��� I��� H��� H��� H�K� I�E8�:��I�E@H���A I�WXH� �d M�/1�H�PI�WhL��H�PI�W`H�H� �b H�P I�WpH�HH�P(H��& I�E�` I�E�(h�A�Ņ��� H��(���L�=7�u H�x �L I�|$�z���$�����H��u H�x0�L�L�=�u I��� � H��(���H�8H���� 1��Ta�H�����H���{ L�xM��� � I�� H�����������wH��@���� ��t<,uA��L�����I��H��u�� A9�AMʼn� �����H�\�u H�x��K�L�=L�u I��� �@ �@ I�$H��X t:A�D$I�8�p��K�H�=;� ���L�=�u ��I��� �� �@ A�~W �� fv�H� )�@����r���i�H�5�b � H��I���h��ƅ�x.L����O�H��t!�pL����O�H��t�P�� f���t L����H�m�u H�8� 1�� ������� H��(���H�x taH�B�u ƅ<���E1�L��<���H�x0�C��$���A�Dž�~3 I�|$D��A���_[�1�L��H��D����@����I��D9�$���u�H��(���H�ڸu H�9 � H�xƅ;���L��;����1C�A��H�����L�hM���( f. � H���u I�$H��X tfƅ@���H�x8��B�M�<$A��M9�tC � M��X M��t(I�} uL������� I�u1�H��D��脃�M�?M9�u�H� �u H�8轏���� L��H�5����H�=a �ok���G L��H�5����H�=�` �Qk���) H�U�dH+%( �y H��� [A\A]A^A_]� @ H��<���1�L��D����<������L�����I��H�����I�}� H���A���������w�H��@������t���,u�롐�@�I��� � H�x �% I�|$(��j�� �����H��u H�x�H�L�=�u HDž��� I��� �@ ���f D Dž$��� ����f � H�y � ƅ<���H�xL��<���� A�A�Nj� ���������� D D�� ���I�|$(D��A���P/�1�L��H��D����@���躁�D�� ���D9� ���u���� D I��� H�=d� �@�����E���H�"�u H��� �@�.���f. � �pL���EL�H���x����P����� f�� �c���f���Y���H�εu H��� �@�B���Dž ��� � �G���f�H��Nt I�M H�~T 1��01�胢�L�%��u M��tkI�<$H��t����L���A7�������� � A��I�?H��t���L���7��ӥ�D�(H�-�u H��S H�_Nt 1��01�� �������9���f�H�@H�����H������H��(���Dž ��� �x, �����H�x �����I�� �h��� � H�y ������H��S H��Mt 1��01�臡����H��S ��L���Q6�H��R �G���H�&S ��L��A� ������H��R � ����XF��Ӥ�� ��� � � �UH���� H��AWAVL������AUATL�%�� SL��H�� dH�%( H�E�H�� L��H��H��X���1��H�H�� H� H������H���u H�@x� � ��H���) L�h(I�����< L���@ H��h����� H�k�u L��H�x(��=�A��H�U�u H�x��=�f�HDž���� ����L��% )�����H��H��P������E1���H��H���H� ������ ����������L���H��@���L���H��8���L���@H��0���L��%� H��(���L��% H�� ���L��A�� �� L�����L������H�����H������H��`����1 Hc� ��������HDŽ���� I��H��@��� t!������������Hcу�H�� H �H������H��8��� tHc���H������H��0��� tH��h���Hc���H������H��(��� tHc���HDŽ���� H�� ��� tH��x���Hc���H������H����� �� H����� �� H������Hc�H�������� f�����A�H��X���L����c�H���p H������fo�����H��H������)�����H��`���L��D���q���N H��x���L��D����$�H��P��� tH��h���H�����H��H��� �}����� ���A�������� @ �� f�����A��J���f��y�Afo¨ D������Lcω���H�����N�� A�H������K�������L�� ���L����9$�L�� ���Hc�����Lc�����J������ �� L���� K�t� @ ��H��H�|� u�B�TH�H������A���tJ������J���������K��� @ H�1It H�jO 1��01��ל�H�E�dH+%( �� H�� D��[A\A]A^A_]� � H��� HDžh��� H���#���H� H��h�������f D ����� �O���H��Ht L��1�E1�H��X �01��I���m���H��Ht L��H��N 1�A������01��"���F����8A� � UH��AUATI��SH���^(dH�%( H�E�1��K���� � ��H�H#G(�g �~ �5 ���� ���k �� �v ���w ���x ���y ���z ���{ ���| ���} ���$ ���u ���v � ��t��u� @ H�@H�ݖs L��H� �L�k��-�L�%^Gt H��M 1�H��M��1�A�4$��H�KH��tXA�4$H��M 1�1��ߚ������r � �C�v`�~ t2L���-�A��H��M 1�H��H��Ft �01�蛚������. @ L�nH�^I9�tL��L���h�����x�M�m I9�u� 1�H�U�dH+%( �� H��[A\A]]ø ����� ���� ��� ���� ����� ����� ����� ���� ���� ���� ���� �����>�ff. � U� H��AWAVAUATSH��8H�}�� dH�%( H�E�1�� ��H���� H�E� I��H�]��`��L� �U � H��H��L��U 1�H��U �9����� H�}�訋�H�}�A��� .�E���� �E� E1�1�L�u���L��L��D����l��u6H��L��D��� ��u�H�E�H9E�u�D;m�ttH�U�Ic�A��I��� E��t'A�E�L��M�l� � H��D��H���!E�I9�u�L���t-�D���<5�H�E�dH+%( uzH��8[A\A]A^A_]�f D C�D- L��Hc�E�H����#�H��t�I���h���H��Dt H�nK � �01��(��H�E�dH+%( uH��8L��[A\A]A^A_]��,�� =�ff. � UH��AWAVL�}�AUL�-8T ATSH��H��8dH�%( H�E�1�H�E� 襖�L�� L��H��L� �� 1�L��S 肄���8 H�}����H�}�A���U,�H�s D����C�D���4�H�{H���� H�{� l�I��H���� H�E� �"��L�� L��H��L� �S 1�L�eS ����� H�}��n��H�}�A����+�L���]�E���~6E1�H�CD��L��H�E� A��H�E��"�L��D���E��3C�D9m�u�H�E�dH+%( ubH��8D��[A\A]A^A_]�83� � ����"���f D H�E�dH+%( u%H��8[A\A]A^A_]�A���������A������J����W;� � � �UH��AWAVAUATSH��H��8 dH�%( H�E�1��~, Dž���� u H�~ �� � �@ �l��I��H���� L��H L��H M9��� E1�� @ M�6M9��� L��H��������A A��@�o Ic�I�v A�N A��H�@H��I�H�0A�v(�pI�v0H�p��u�I�FI�vH9�tGA��@�& I�T� � H��A��@� H�H A��H� �H(�JH�H0H� H�JH9�u�A��@�� Ic�M�6A��H�@A�� M9��4��� � A��?�� Dž ��� ��������t �7���� �P � �&��I��H���� �H � � ��I��H���) H� H � � H�"Q I�EI�FI�E H�Ԝ I�E(�ˀ�I�E0H���� I�VH�=iP � H�PI�VH�8H�=yP H�P I�V H�xH�=�� H�P8I�V(H�x0H�=�P H�PPI�V0H�xHH�=�P H�PhI�VHH�x`� H�PpH�'� I�E8�>��I�E@H���[ I�V8H�=NP M�.1�H�PI�V@H�8L��H�PH��r I�E�s I�E�GS���������) I�>� ��������� Dž0��� I�~ �0�1�H��0���L����}q���� H��� M�n8H�p���, E1�H�P L���M����� E1�� H��� I��H�P H�pD9��� L9�����I9�����H�0H�PL��I��I��H�t(�D��H= �v�H������H��>t 1�H�uG L����01��e��L������D�� ���L��L�-�$u �('�L�%�$u M9��� I� $�bf�1�H�~ ���������0��� ������� ���H�6G H�G>t 1�L�-v$u �01����L����&�L�%^$u M9�tNI� $E1�f�L������I�$I�D$L��I��H�BH��&�H�M9�u�M��tI�>H��t���L���k&�� ���������H�E�dH+%( �� ������H��8 [A\A]A^A_]� @ ����3���L��螲�Dž����� @ I�>H��t胲�L���%�趔�������ډ������H��E �� ������ @ A�|$9�� I�����f. � Dž��� L��0���HDž0��� 蟏�L� �� � L��H��L��L 1�H��L �x}���� H��0������H��0���A���E%�E���� L�����Dž��� L�������f���������������?� L��L��D���yn��u�D���,�����@�� �( �f�H������H���� H�XH�Nj�����G HDž(��� HDž0��� 諎�L� �K � L��H��L��K 1�H��K �|��� H��0������H��0���A���Q$�E���� H��� H�H���� L������H�P E1���� E1� @ I9����I9�����H�H�H�$�I��I��H�L���|(1�� ��xYH��(��� uH��0���H��(���H��(���1�L��D���1m�H��� I��H�P H�HD9��A�u9��I I���]���H� �:t 1�H� K 1�L�������3脎�H��(���H���� �3H��J 1�1��b��H������L�-� u H���\���H���$#�Dž �������L���#�L�%� u M9��I������踑�H��B 1�� �؉� ���H�F:t �01������Mc�K�Dm I��� ����L���L���"�L��` �?������@���A�����H��9t H� A 1��01�蕍�D�� ���L�- u �H���H� �9t H��@ 1�1��3�i����L������D���*�H��(���H����H���q H��H������H�xH����a�H���H���� HDž0��� ��L� nI � L��H��L�@I 1�H�CI ��y���� H��0����=�H��0���A�Ɖ�����!�E���Z H����sS��������� H�����L������H��(���E1�H����H�� ���H��@���Dž��������H�����H������H��L�����I�� H���D����H�{ �� H��HDž8��� ��H����H��0���1��X�H����L��H���~W���� L�����H�5� L���PC�H���< H�����1�H�x�y�H�����I��� �H�� ����8 �� E��x}D9�����ttH������H�����1�D��8����������i���J D�����H������D������� �D������D��H��? I��H�q7t � �01����D������A��D9��������L������H������L�����H������H�` u L�-Y u H�xH�L�oH�=G u ������l'������� ������n���HDž0��� 舉�L� AG � L��H��L��F 1�H��F �aw���� H��0�����|�H��0���A���. �E���g 1�H�����H�� ���D���h�D����&�HDž0��� ���L� �F � L��H��L�MF 1�H�PF ��v���K H��0����J|�H��0���������� �D������E���! H��� H�H���1 E1�H�P L������E��M����� E1�f D I9��=��L9��4��H�H�H�$@I��I��H�D��|(1��I�� �����xmH��� I��H�P H�HD9��A�t$9��� I���H�U5t 1�H�4= L�������01���������%����A�����D�� ������H�5t 1�H�B= L������D�������01�諈�������P%��a���A��D�� ����Q���L���c ��j���L������E��D��� %�L���D �Dž���� ����H�V< H��4t 1��01��<������H�< ��H��; ��H�f4t H��; 1�L�-�u �01����Dž �������葋�Dž������ ����Dž���������N���H� 4t �M�����,�ff. � �� �UH��AVI��AUM��H ATSH��H��H dH�%( H�E�1�L�'I9�t% D H�GL��I�D$L� �< �L��M�$$L9�u�M��` M��tI�<$H��t薨�L��� �L�%�u L�-�u I� $M9�t2 � L����I�$I�D$L��I��H�BH����H�M9�u�H�E�dH+%( uH��1�[A\A]A^]���+�f�� �UH��AUATSH��(dH�%( H�E�1��E� H��H H9�H �� L�%�u H��M9$$�� H�E� �T��H�}�L� C � H��L��B 1�H��B �,s���� H�}��x�H�}�A����E��xzH�5�u L9�tH9^tpH�6L9�u�D���"�HcE��3f�H��` 1�H��t#H�z(�Y#�H�U�H�u��E� ��� �HcE�H�U�dH+%( u6H��([A\A]]� D 1��� @ H�U�H�� D���X �D���0"�HcE���*� D � �UH��AVA���8 AUA��ATA��SH��H��dH�%( H�E�1��y�H��t!H�X0H�XfHn�D�p(D�h$fl�D�` @H�U�dH+%( u H��[A\A]A^]��*�� �UH��AUI��H��ATH��dH�%( H�E�1��F �L��I��� ��L��A��� ��L���h���>�H�E�dH+%( u H��D��A\A]]��)�f�� �U�P � H��AWAVAUATSH��dH�%( H�E�1�H�E� ��p�H���� �H � I���p�I��H���� H� H � � H��@ I�EI�D$I�E H��� I�E(�yp�I�E0H���h I�T$H� @ � � H�PI�T$H� #@ H�P I�T$ L�=�� H�P8I�T$(H�PPI�T$0H�H� :@ H�HH� \@ H�PhI�T$HL�x0H�XHH�H`H�PpH�ϋ I�E8��o�I�E@H���� I�T$8M�,$L��1�H�PH� �? I�T$@H�H�PH��b I�E�s I�E��B�A�Ņ��Y I�|$ �@ �'�I�|$� �'�I�|$� @ �t'�I�|$(�@ �e'�I�D$HI�<$� �a ���I 蔁�H�}�� L��> H��H�`< 1��so���� I�|$H�u��u�A�Ņ�� H�}�� 1����A�ƅ��� �� 1�H�5�` ��� �H�? ���R �� 1�H�5�� D��� �H��7 ���- 1ɺ� H��D���l ���� 1ɺ� L��D���R ���* 1ɺ� H�5> D���4 ���� 1ɺ� H�5 > D��� ���� 1ɺ� H�50> D��� ���� D��� ��*f D ��H��5 D�(A��H��-t 1��01��<��H�}���I�<$H��t腢�L����H�E�dH+%( �� H��D��[A\A]A^A_]� � 苄�H�l6 D�(A��� @ H�)> H�-t � �01�輀��W��D�(A���<��� @ ���I�<$H��t��L���n��)��H��,t 1�H��5 �01��n��H�}��E��C���H�6 ���� @ I�|$H�u�E���_ ����f. � H�q,t H�26 � �01����诃�D�(A��� ��� @ H�A,t H�/= � �01�������D�(A���F��� @ H�,t H��< � �01����O��D�(A����� @ H��+t H��< � �01���� ��D�(A�����L�� A���������A��� ����a$�� �U�P � H��AUATSH��dH�%( H�E�1�H�E� �k�H���� �H � I���~k�I��H���� H� H � � H��; I�EI�D$I�E H�F� I�E(�=k�I�E0H���r I�T$� � H�PI�T$H� �: H�P I�T$ H� �: H�P8I�T$(H�H� U� H�PPI�T$0H�HH� �: H�X0H� ; H�PhI�T$HH�HHH�X`H�PpH��� I�E8�j�I�E@H���� I�T$8M�,$L��1�H�PH� �: I�T$@H�H�PH�Q] I�E�s I�E�=��A��ۅ��� I�<$�h�A�Ņ�� �|�H�}о L��9 H��H�d7 1��wj���� I�|$H�u���A��H�}��E�I�<$H��t跞�L���/�H�E�dH+%( �� H��D��[A\A]]�L�� A���{�� I�<$H��t�j��L�����蝀�H�<)t 1�H�C2 �01���|�H�}���� � �k��H�L2 1�D�(H� )t �01�A���|��9��� � I�<$H��t���L���j��%��D��ډ����A��� �k����!�UH��AWAVAUATSH��(D�=��u dH�%( H�E�1�H��(t L�H�x�u H�E�I9��� E1�L� �� L�z� D��L� 0� H� �� f � A����� H�=�� �4��Hc�H��� f�<P � DE�A�SME�DE��H�A� @9�tP D A�Q��f��~&Hc��43�F1��H�fA;@t(Hc�A�Q��f���Hc�@��A�S�H�fA; @u�H�=�� I���G��L;U��J���A��E��tL�5c�u D�-d�u H�E�dH+%( u$H��(D��[A\A]A^A_]� � � ����� �ff. � �UH��H�c � H��H��dH�%( H�E�1�H�{)t H�81���� �K�ff. � @ � �UH��H��dH�%( H�E�1�H��tEH�G�G H���u � H�G�@ H�G�G( H�G�G8 H��t H� ��u H;<�tH�E�dH+%( u>��f. � �W H�H�S�u �U�u H��&t H�H�,*t H� � �<�u �� �f � � �UH��H��dH�%( H�E�H� &t � H�U�dH+%( u��� � � � �UH��H��dH�%( H�E�H��)t H� H�U�dH+%( u���w � � � �UH��H��dH�%( H�E�H�+t H� H�U�dH+%( u���7 � � � �UH��H��dH�%( H�E�H��)t � H�U�dH+%( u��� � � � �UH��H��dH�%( H�E�H�X%t H� H�U�dH+%( u��� � � � �UH��H��dH�%( H�E�H��$t �8H�E�dH+%( u���x � � � �UH��H��dH�%( H�E�H�p(t H�8H�E�dH+%( u���7 � � � �UH��H��dH�%( H�E�H��)t H�8H�E�dH+%( u��� � � � �UH��H��dH�%( H�E�H�p$t � H�U�dH+%( u��� � � � �UH��H��dH�%( H�E�H�0$t �8H�E�dH+%( u���x � � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�� k��; �ff. � � �UH��AVAUI���@ ATS��H��dH�%( H�E�1���H���� �X�{I��Hc���I�D$H���� A�D$ �Iz�L��D�0H��� ��H��u M�,$A�D$4 H��t H��u L;$�t H��} I�D$,1�M��tL���Z����k������A�D$$D�3H�E�dH+%( u H��L��[A\A]A^]�H�=� �8����3� � �UH��H��dH�%( H�E�1�H�E�dH+%( u��p���ff. � UH��SH��H�= �u dH�%( H�E�1�H��t|H� �u H�P�H; �u v H�E�dH+%( �� H�]��� � H�XH�4� �w��H���u H��thH���u f�H� ��u H�� @@ @0� @ � ��H��u H��t'H� H�p�u H�m�u �`�����H�=� ���� � � �UH��AWAVAUATI��SH��(dH�%( H�E�H��u H���� H��u H� �H���� L�-�$t �+x�H��D�8I�����H�ևu L�#�C4 H���� H�̇u H��H9t H�t{ H�C,1�M��t L��H�U��5����i�H�U�������H�H� � t �C$E�>�B �a�u H�BH�H�K�u H�I�U � �G�u H�E�dH+%( u{H��([A\A]A^A_]� D H�1�u H�� �a��� @ ����L�-�#t � @ H��u H��u I�} H� ��D1�H�H�چu H���R��H�چu H� ������|�ff. � �� �UH��AWAVAUATSH��xD�-|�u dH�%( H�E�1�E���� H�� t L� ^�u �c�u H�E�H��L�i� L��L�-_� L�=� I��L�5�� H�؋ �u �H�]�D��I��Hc�1�A� A��A�Rf D H� �� A�4$f�<Q D��AE�L� �� ME�AE�A�41�H�E�LE D9�tJ D A�W��f��~#A�46�F1H�fA;TE t%Hc�A�W��f���Hc�A�R�H�fA;LE u�H�5t� I��H�FA�RA��f=;�Y���@��t � >�u L� /�u �]�L�]�H�=�� �W��uHc�u L�% �u �GH�]�H�}�L��L�e�L�% �u M��H�;H� l"t H)��A�$A�$ ��u ��U�r H� �� Hc�H�>��D� ��u ���u E��u ���u L�-�!t I�} �� H�$#t H�8 �� H���u H��tHH���u H��H��t8L�X�P H�=� t H� �_�u L� I�E A�L� E�u H�}��G�u �������H�J�u I�} � @ H�*�u L�4��.�H�*�u I�H��u H���H� t H�H�H���u H���_����H�D#t H� I�E H�V"t H�8 �2����H��#t H� � � H�U�dH+%( � H��x[A\A]A^A_]�H�o#t H� � ��H�Z#t H� � �H�M!t H� � H�.#t H�� �H� #t H� � �t���H�#t H� � �\���H��"t H� � �D���H�� t H� � H��"t H�8� ����H�� t H� � H��"t H�� ���H�"t H� @ � ����H�g"t H� � ���H�O"t H� � ���H�� t L�]�� D�e�Hc0H�� t L�]�H�H�E�H�8�u}�H� �u L�]�L�#� ��u ����H�� t � H��!t H� � �2���H��!t � � ����H��!t � � ����H��!t � � ���H�~!t � � ����H�g!t � � ���H�X t � H�C!t H� � ���H�+!t H� � ���H� t H� � H�� t H�� �W���H�� t � H�� t H� � �2���H�� t � H�� t H� � � ���H�� t � H�� t H� � ���H�� t � H�l t H� � ����H�\ t H� � H�= t H�� ���H�1 t � H� t H� � �s���H� t � H�� t H� � �N���H�� t � H�� t H� � �)���H�� t H� � H�� t H�8� ���H�� t � H�� t H� � ����H�r t H� � H�S t H�8� ���H�G t H� � H�( t H�� ���H� t H� � H�� t H�8� �X���H�� t H� � H�� t H�� �-���H�]�H�}�H��~u H� �~u H��H+����t�����~u �H��H�0D�F8E���; Hc=�~u H�^L�E�M�L�;H�]�M9��- H�|;I9�� L�ˋ~4L)�H�]����� H���� �)~u L� .~u M�ٍP���� ����U�0���H� t H� � �_���H��t � H�� t H� � �:���H�� t H� � �"����, ����� ����H�� t � � ���H�� t � � ���H�yt H� � H�Z t H�8� ���H�E�H�H�Gt D�E���� H�, t H�� ���1����H�t � H� t H� � �[���H�� t H� � �C���H�� t H� � �+���H�� t H� � ����H�� t H� � ���H��t � H� t H� � ����H�ot � H�Z t H� � ���H�Jt H� � H�+ t H�� ����ql� � H��H�E�1�H�8�R�D�E���� H��t H�� �E����0l� � H���D�e�L�]�L����{u ���L�e���{u Hc�{u A�$L�%�{u �W���H��t � H�{t H� � ����H�5S � 1���m� ����}�D�g�E���F �w�H�}�M�CL)�H���� ���� ���� D���H��1�H���Ao3H�]�3H��H9�u�D��I���I�4H��x���I؉�H�u�A9��� �}�)ߍw����u���v6H��x���H�u�I�<;L��x���J�< �u�����A���L]�M�9��� H�}��?A�8�{A9�~pH�}��A�x�{A9�~\H�}��A�x�{A9�~HH�}��A�x�{A9�~4H�}��A�x�{A9�~ H�}��A�x�{A9�~ H�}��wA�pH�0�~8I���� �F��D)������ D��I���Z���� �A�D$��Hc�M��z��M�H��I�D$tMHc�H��yu L� H��yu L� �yu L�$�A�D$��)ʃ���`I�|$A�T$ L��H)���u�I�D$ H�=�� �$� @ H� 9t Hc~ �F8 L��==yu L�����PI����P���M��A�̸ 9�N�A��A�@$�E����� H� �t Mc�1�D�e�A��H��L��H�>H�u�D�M��"�H�u�L�� ���� H��xu H� �xu A��D�M�H�<�L�GI� L���� �H��E9�u�D�e�H��D� xu D��L� E�H �E� �/�bxu �F E���F A�@8 �5Dxu �E� I�xA� 4A;X�� � %xu Hc�� H�0H�v�D H� L�XH�E�L��E��������H��H�˃�t[Hc�t���M��L�]��]�M�$L�]�L�%�wu ��L�]�L�� ��H�E�H� H�E���D��A� D�e�A������H��H��H��Lc%�wu L`L�%twu ��H�}�L��� Hc�H� H�]����L�E��Hc����L�E�H�Zwu L�S� H� <wu I�@H��H�0H�~H��tQ���^� wu D����H� �t H�;��#�H�wu H� �vu �E� �5�vu L�� H��L� ���H�=� ��H�>D�e�D�e���A�u�L��� ��� H��vu H� �vu �5�vu H��L� A�p ���������� D L��h���D�M��f�H� At L��h���H�E�� HcE�H�E�Ic�H��x����D @ H�;�`A�L�9� ���� H�E��8up� H�;��C�H�vu H��uu L��H� H�U�� H��x���Ix� �L�� ����uu H�lj�t�H��uu H� �uu H��L� A�x �c���H�=�� �\�H��uu H� �uu H��L� A�@ ����A��1�A�<3H�]�@�<3H��H��I9�u��E���H�=� � �Lc�t���M�L�%*uu �u�L�>� Hc�H��� f�<P H��t ��tu L�%�tu A�R��H�A�tE 9�tI� OA�J��H�A�|E 9�u�H� ɸ � CH�E�H� H�E��� �n����f�I���]�L�]�L�%�tu �v�D�e�L�E�1�L�]�HDžx��� ����<�H�=�� �0�� �UH��ATSH��H��H�=Wtu dH�%( H�E�1�H���� H�@tu H�Atu H�H�H9��� H��H�H9�t\H��t H� �su �tu �H�H�J� �su �J H�4 t H� H��C ��su H�CH�H��t H��su H� � ��su H�E�dH+%( �� H��[A\]�L�`J�4� �?}�H��su H���� H��su f�L�%usu H��BB B0H�csu H��H��*��� � � ��H�/su H��t0H� H� su H� su H�������C�����H�=�� ��ff. � � �UH��AUATSH��dH�%( H�E�1�H���� �|7� I��H��uy�|7� ur�@ ��I��H��tj��L�hH��fn�L�hH� fp��H�@ �@( H�@4 f�@�1D�H�E�dH+%( uH��L��[A\A]]� @ E1������H�=� ���f. � � �UH��AUD�nATMc�I��SL���H��dH�%( H�E�1��\ �H���_ H�Dž��� I�t$H���C���H)�H��� ��� ��� ��1���H����AoH��H9�u�ڃ���9��� ��)эq���vI�4H�4�ʃ��9�tvHc�A� � �P9�~dHc�A� � �P9�~RHc�A� � �P9�~@Hc�A� � �P9�~.Hc�A� � �P9�~ Hc҃�A� � 9�~ H�A��Hc�L���D � �4�H��t]�@ H�U�dH+%( uBH��[A\A]]� � ��1� @ A��H��H9�u��1�1�����H�=�� �(��#�H�=�� �� � � �UH��ATI��H��dH�%( H�E�1�� �H�U�dH+%( uL��L�e�����]���� � � �UH��ATSH��dH�%( H�E�1�H���� H��H�=�ou H��� H��ou H��ou H�H�H9��� H��H�H��t0H� �ou �5�ou H��H��ou @�1H� H�H� nou �H H��H��t H� H��C �Qou H�CH�H�+ t H�4ou H� � �4ou H�E�dH+%( �� H��[A\]� @ L�`J�4� �x�H� ou H��H��tuH��nu H��nu f�L�%�nu H�� @@ @0H��H�� ���� �6��H��nu H��t'H� H��nu H��nu �����C �H�=4� �7� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u������ff. � � �UH��ATH��dH�%( H�E�1�H��tnH�nu I��H��tH�nu H��H;8t/A�D$ ��u6H�E�dH+%( uLL��L�e���l�f. � H� A�D$ ��t�I�|$�l�� @ H�E�dH+%( uL�e����F��f D � �UH��H��dH�%( H�E�H�`mu H��t}H�dmu H�<�H��tm�q�H�?mu H�Hmu H�� H��t H��H�0mu H��t=H��H��t4�P H� Pt ��lu H�PH�H�H�� t H��lu H����lu H�E�dH+%( u���� � � �UH��H��H�=�lu dH�%( H�E�1�H��u<�� @ L����p�H��lu H�zlu H�� �=��H�=flu H���� H�flu L��M��u��8k�H�! t H�6lu H�;lu H� H�� t H�lu H��ku ��ku ��ku H� H�E�dH+%( u�1��f � 1��|����� @ UH��AWAVAUATSH��HH�}�H�u�dH�%( H�EȋB����� �E�H�H�ٺ H� ������ ��1ɾ ��I�)ֹ 9�O�9��� � H�=b� Hc�� 9�u ���F ��1�9��q D�Mc�F�A9�u ���7 ��9��D D�Mc�F�A9��� ��9��$ D�Mc�F�A9��� ��9�� D�Mc�F�D9�� ��9��� D�Mc�F�A9��� ��9��� D�Mc�F�A9��� ��9��� D�Mc�F�A9��� ��9��� D�Mc�F�A9��� ��9�~hD�Mc�F�A9��� ��9�~L�� HcҀ< u@��tJHc����D�� D �A���E����� H��� Hc�H�>�� D ��u� @ �E������E� A� H� > D �E�L�}�L�%RSs ��L�l���% � �K�L�L9�|cI��M9��� I��IcI�<Ā?"u�I��1�A�H��,t���"tƀ�'t� @ I���f���\u�A�x\I�Hu�I��H���� � �����H�U�dH+%( �\ H��H[A\A]A^A_]�f � H�? � �E� H� �� H�E�1�L�%{Rs H�8�s �s�f D H����H�����tH�S<%u�;M�}�su�HcD��D�iI�4Ā>"�h �{R�H���CIc�H�����u� � 1��>���f � A�. H� k ���f D A�2 H� �v���f D A�* H� s �^���f D �E���9��� � ���Lc���B�D����9���������� D �������Lc���B�D����9��5������ @ A��A�HMc�B�D����9��������f � H�u�H9�����H� H9��� H�������������H� �4��� � �E� A�& H� � ���� � Lc���B�D����9������ ��� D D�AHcɉD����D��9����� Hc�D� D��A9�����A���)���� ���f � �����Lc���B�D����9�������� @ ������Lc���B�D����9�� ����t��� @ �������Lc���B�D����9������L��� @ ���v����� Lc�B�D���������� 9���������� H��1��B<,�����<"u+H�� �~���<\u$�BL�B<\�b���L�H����<'�N���H����H� ��������H�������G�� � � �U1�H��AWAVAUATL��@���SM��H�� H����dH�%( H�E�1�H������ƅ ��� H����H�� ���H�+t HDž(���� � ����H�� ���Dž ��� H��I��L�����H�����HDž���� Lc�H�0� F�< D��A����� H�� t � ���� ���D = �� = �F A�W� �� whHc�H�=�� � 9�uVH��� � �ȅ��� �� ���H�<t H�5U t H����������I��I�U H�ډ� ����] � H�a� B� ��ujH� t �����~ �� �� �� ���H�U� Hc��4���� �� ����$ ���� M��I��L��A� �6 D ��H��� Lc�J�8� )�I��H�I�D� ��wQH�5V� ��Hc�H�>��f D I�E�x �� H�PfHn�H�HI�U H�@0fH:"�H�PH� J�� L��H)�H��H�AH� � L)�L�iB�8H� B� �:�� ��H�� ��� wHc�H�=� @:4�` H� � � ��H������BH�ZI�D6�H9��� H��L)�H������L�xH��' �� Hѥ���H������' ���H9�HN�H�|�H�������B���H��I���� L��L��H�lj�����H�����N�,� H�����L��L�xI��M�L������L;�������tL��������q������H������H�����O�l/�L�I�D�H9�� L�����M������H���s M��I��L��E1�M��I��Hc ����_ = �T L��H�� M��M��I���! @ H�i�s � 1����� @ H��� H��A����f. � �� ������ ��ux��� unM��H�y� I��1�L���D��� @ H�!� B� 8�ȅ��� f�L9�t\H�� B� < t<u I�} �>��L�c�H� � H��I��F�< A���t�A��A�� w�Mc�H��� B�<8t�L9�u�H���s M��I��Hc ����� = �u M��A� H��� �< t<uH� t H�8���M9�t0H� 4� @ I���� <w I�<$���I��I��M9�u�L;����tL���j��H�� ���H;���t�U��H�E�dH+%( �3 H�� D��[A\A]A^A_]� D D������� i�H�5��s ����������� � D�� ���E������L��(���H���s H��0�����8���H�� ���L��H���� H������L�� ���H��0����g�L�� ���H��������H������� L� B� ����� 1�L�ڿ ������H�5� H�� ����UQ������H�� ����������M��I��L�� 1�M��A� H��� I���Q�H���s Hc �� � A�}��� I�} 1�����I��H��t H��H�������4�L���������� 1�A�U�A�u�L���A�}���H���H�������;�H���������� H����I�U H�OfHn�H�WfH:"�H����f D H����I�U H�NfHn�H�VfH:"�H��~���f D I�E �o��� � A�U�A�u�A�}�I�M ���N���f D H��� � �����H�� ���H�5 � 1���O����H�(�s I��Dž ��� H�I�U H���X���@������ ����� @��wH��s H�8�x��H���s � �����A���A� ���H��s � �$���� � 1�1��6 �H�PH�HfHn�I�U�fo�fH:"�H�P H��:���H�=d I��H���N�L�#H�ī F�< ���I�J����H�� ���H;���t/L���H������H�� ������L���H������H�� ���H��(���L���H������H�� ����y<�H�� ���H��tcH�� ���H������H�����L�� ���������M��H�5� I��L�����H���s M��I��M��M��A� Hc ����J��H����H�5A � M��H��� H�����I��L��H�� ���1�HDž(���� ��M�H��������f. � �Uf�H��AWAVAUATSH��HM�(dH�%( H�E�1�)E�I9�s A��H�Ӄ��� ���� ��t$H�E�dH+%( �� H��H[A\A]A^A_]�f�I�@H�E�L�}�L�u�D��L��L������x�L)�E�H]�H9]�sH�]�H9]�vH�]�� L��L��D���l%��f. � A�@�E�� � �u�����f D � �U�� H��AWAVAUATSH��H��XL�/dH�%( H�E�1�H�G� H�E��/3�H���I �H � I���3�I��H��� H� H � � H�( I�FI�D$I�F H��N I�F(��2�I�F0H���� I�T$� � H�PI�T$H� � H�P I�T$ H�P8I�T$(H�H� � H�PPI�T$0H�HH� � H�PhI�T$8H�H0H� � H��� I�T$@H�HHH� � H��� I�T$HH�H`H� � H��� I�T$PH�HxH� � H��� I�T$XH��� H� � H��� I�T$`H��� H� U H��� I�T$hH��� H� G H�� I��$� H��� H� � H�� I�T$pH��� H� H��( I��$� H�� H� H��0 I�T$xH�� H� H��@ I��$� H��8 H��H H�N� I�F8�51�I�F@H���4 H� � M�4$1�L��I��$� H�H� � H�PI��$� H�PI��$� H�P I��$� H�P(I��$� H�P8I��$� H�HH� | H�P@I��$� H�H0H� w H�PPI��$� H�HHH�PXH�ݧ I�F�� I�F���E���� �CHI�|$L�%bYu �4� �(�H�OYu �s@H�x(�S��H�<Yu �s@H�x �@��{P�� H� Yu � H�x0�!��H� Yu �{\ H�x�, � ���H�E��x, �* H��Xu I�}H��� �@ �@�E��E�H�E�H�x � H��Xu I�}(H��� �@ �� �E��E�H�C �E� ���tH� uXu �U�H��� �A �P �E� ��tH� OXu �U�H��� �A D�`E���� H�*Xu A� H�x@�u��(��H�Xu �u�H�xH���H��Wu �u�H�xP���H��Wu D��H�xX����H��Wu �u�H�x`�����K\�SPH��Wu fn�fn�f:"CLf:"KTH��� fl���t H�S D�Z E��t%H�=#F �� ��H�sWu tH��� �B$ H�8�{����4 H�E��x, �� �E�E1�L�e�L�u�H�/Wu H�x@�����E���~BH�]�L��E��M��A�� D I�}D��A�����1�L��H��D���E�� �D9e�u�H�]�H�E�H�x �| �E�E1�L�e�L�u�H��Vu H�xH���U�����~AH�]�L��E��M��A�� @ I�}(D��A������1�L��H��D���E��= �D9e�u�H�]�H�E�H�x �� H�C D�E���w D�@E���� �p ���" �{P�w H�Vu 1�H��� �&�H�Vu H�8� +�H�E�dH+%( � �E�H��X[A\A]A^A_]�f � �s@����H�E��x, ����H�x ����H�E��E� �E� H�x ���H�8 ����H�x �����E� �E� ����f. � �� E1�L�e��]��HH�x�qHc�H���:��H��H��� H�C H�}�I�wHcH�4 D�AH� �D�@uH7H+wH�1H�PI��D9p~dH�@ L��J�4�H�CH��` �y��I��H�C M���y���H�@ H��� 1�J� �H�i�s I���01��?�H�C D9p�f. � D�`H��Tu H��� �B �N���f�H�x � ���H�E�H�x �����f D H�8 �z���H�x �o���H�E�H�x �����x, ����H�x ����A��� ��������E�H��Su L�e��E�H�xH����H�U�1�L���� �H�C D�E�������H��Su �E�H�xP���A��H�C D�E���b���E1�L�e� � H�@1�L��D��J�4�I���O �H�C D90�D�@E���2���H�bSu �E�H�xX�E��A��H�C �x��� ���E1�L�e� @ H�@1�L��D��J�4�I�����H�C D9pp ������H�Su �E�E1�L�e�H�x`����A��H�C �H ������� D H�@(1�L��D��J�4�I����H�C D9h ݃{P�����H�{8�" ��{��� D H��Ru �s@H�x0����o���H�8 �"����6�������I�<$H��t�.^�L������a@�H�DRu H�%� H���s 1��01��<��E������!���H�0� ��H���s H��@ 1��01��m<�H�C ���L��� �]��v����m����?�� �� �UH��H��dH�%( H�E�H��Qu H��� � H�E�dH+%( u�1�����ff. � � �Uf�H��ATL�e�H��hdH�%( H�E�H�VQu H��� H��� � E�H�E� H�E�P �E� E�E�E��& �L������H�E�dH+%( uL�e�1������� �Uf�H��AWAVAUATI��SH�� dH�%( H�E�1�H�G)�0���)�@���H�����HcGH)�P���H� � H��Pu H�����H�x(�o��A��H�uPu H�x�\��H�߉� ���H�\Pu H��� �o@�oHf8 �E f8 �E f�AD$(� ��H�����H���� H�Pu L��,���L��`���H��� H�x H�JH���A�L$P�� ��������H��Ou H�x(���1������ L��L������L����� L����� ��tڋ� ������� A�D$P���H ���p H�����L��0���H��` ����L����1�� f. � A�D$P���� �� ���� ��uoD��4���L��� ��H��H���� H��@���HA`H�A`H��P���H9QpsH�QpH��H���H9QhvH�Qh��X���QH�QHt��1�H��H�AXf. � L��L��D���� �Å��x H��@���L��D���ƿ�A�|$\ �:���L������� ���L��L��袿�H�����L����X��� �����X���AD$X�f D ��u�L��8���L���4��H��H��������\���M�D$��,���A�D$P���� ���� ���H H�����L�� ���D������M��L���I��A��L���f D A�GHI����A9�}A��I�6H��M������u�L��I��H��`���M��H�I��` L�� ���D������H��L����+�H���� H��`����z4 uHZH+H�p-H+Xt<H��I�� 1�S� � L�1� H�= Ku ��U�ZH�5 Ku Y � ��\���L���*��H��H��ts��X���H��P���fo�@����PHH��@���H�KpS`��t ��1�H��H�CXA�|$P��H�Q�s � ������H�����H��������H�C8H�������A������G @ Lc�0����<��� @ H�ILu L�� ���H�x8�)��H�5*� �Ë�,������*���H�5 � � @����L�� ���H��8���H��`���I��` �/*�H�p-H�����H����H��8������ ��H�5J ��������,���H�5�� H�- HE������ �����,���� �� ���H���M�苽����L������f. � ��4���L�� �����`���H�FKu H�x0�-���`����Å�uIH�5� �-��� D E1�H������a��H�E�dH+%( �� H�e�D��[A\A]A^A_]� @ H�� ���������w#�H��H�� ���t�L�M�H��`�����L��L���������L������L�� ������h���L��1�1�L��L�� ����#�H�� ������|����>��� � ���������H�TJu H�x�;��Hc�� A���;!�H������H��H��������C�D�����1�L�����H�D@H� �L��D���A���� L������L��D��L���$��L����xы������~cD�����I��D����L����H���D�� ��� D I�|$ tM��D��H�ھ����D���*�I��M9�u�D�����L����L��L��L��D������a���L�����H������D��������A�D$P�������H�����1�1���!�1�1�H�5ٝ H��� �A�D$P�������H��Hu f�H�E� L��`���E��h����x���E�H��� HDž`���P �E� ���L����*���3��� D H��8���I�|$8H���L�H��tZH�p ���f D A�|$T��������p�������I��L��� � � � 1�H�=>Fu �Q�H�52Fu �5���I��L�5� ��A������������� �UH��AUI��ATSH��L�%�Gu dH�%( H�E�1�M��t$I��$� I�<$� H��t�S�L��� ��I�E8I�]8H��t'H�����H��I��H���:B�L���b"�I�E8H��u�H�E�dH+%( u H��1�[A\A]]���� � � �UH��H��dH�%( H�E���� ��t ��tXH�E�dH+%( �� �� H�IGu � H��� ��H�E�dH+%( uYH�"Gu � H��� ����H� Gu � H��� ��H�E�dH+%( uH��Fu � H��� ����+��ff. � � �UH��H��dH�%( H�E���� ��t ��tXH�E�dH+%( �� �� H�yFu � H�xh�+�H�E�dH+%( uYH�UFu � H�xx���f D H�9Fu � H��� ���H�E�dH+%( uH�Fu � H�xp�����^��ff. � � �UH��H��dH�%( H�E�1���� ��tH�E�dH+%( uF��f. � H��Eu � H�xX�[�H�E�dH+%( uH��Eu � H�x`��6������ �Uf�H��AUATI��SH��H�� dH�%( H�E�1�H�<Eu )�P���)�`���)�p���)E�)E�)E�)E�)E�H�x����H� ��xL��P�����L��L�����t'1�H�U�dH+%( uyH�Ę [A\A]]� � ��P��� t�L�����H�H��u�H�(�s H��� 1��01���.���f � H��s H�g� � �01��.�1��x������ � � �UH�54Du � H��H��dH�%( H�E�1��D��H� Du H��� � H�E�dH+%( u���Z��f. � � �UH�5�Cu � H��H��dH�%( H�E�1�����H��Cu H��� � H�E�dH+%( u�����f. � � �U� H��AWAVAUATSH��� H��(dH�%( H�E�1��*�H���� �H � I����I��H���I H� H � � H�@� I�EI�D$I�E H��5 I�E(���I�E0H��� I�T$� � H�PI�T$H� � H�P I�T$ H�H� � H�P8I�T$(H�HH� � H�PPI�T$0H�H0H� �� H�PhI�T$8H�HHH� � H��� I��$� H�H`H� �� H��� I�T$@H�HxH� �� H��� I��$ H��� H� �� H��� I�T$HH��� H� 9 H��� I�T$PH��� H��� H��4 I�E8��I�E@H���� I�T$XH� �� L��I�Eм H�PI��$� H�5�� H�PI�T$`H�P I��$� H�P(I�T$hH�P8I��$� H�P@I�T$pH�PPI��$� H�PXI�T$xH�PhI��$� H�PpI��$� H��� I��$� H��� I��$� H��� I��$� H�H� �� H��� I��$� H�HH� �� H��� I��$� H�H0H� �� H��� I��$� H�HHH� � H��� I��$� H�p`H�5�� H�HxH� �� H��� I��$� H��� H�5�� H��� H� �� H��� I��$� H��� 1�H��� H��� H�8 I�EM�,$�k����� I�|$1�L�%5@u �0;�I��H��t- � L��1����H�@u L��H�x�;�I��H��u�L��@ L��@ L�5�'s M9�t:�A�D$���� I��H���� L� H�@H���� H���M�$$M9�u�H��� H��?u t H�� � H��� tH�� �B H�8�Y��A�ą��A H��� �� H�I?u H�x(� ��A�ƅ��u H��� �Y��I��H���Q ����1�L��L�}ÉE����E��5f��E��E�;E��� H�u�1�L��D����A��L��D���p��E�L���e&�A9�|�L�����L��� M��tEL���$��H���� H��>u H�x0�J��Dž��� H��� H�u�1��E� ��H�`>u H�8�H���� H�i� H���s � �01��t(��@f�M�$$M9��|���A�D$���C��� D H���s I�L$H��� 1��01��2(�L�%�=u M���� I�<$H��t�tI�L���������H�U�dH+%( � H��([A\A]A^A_]� D �؉�I�<$H��t�.I�L��覼��a+�H� �s � H��� H�a=u �01��'�����느���������L�����H���s �M�1�H��� �01��b'��+���H��� ����H���s A� L��1�H��� �01��/'����L�� �}H��<���H�g� ���H�t� �w���H� � �k����*�� �%������ff. � @ � �UH��AWAVAUI��ATSH��8 dH�%( H�E�1�H�_<u HDž���� HDž���� HDž���� H�x HDž��� ������= A��H������L������L�=�#s � � fo�����)�����H��L��D�������� H�����H��D���٬���i H����� t�H�� ���1�� H���H�H������������H�� �����������(������n I��H�0H�@H�����H��t)H������H��0���H��Ѕ�� H�����H������L��肯�H���� A��� ��uv�~��H�����fH:"�����~���fH:"���H�P8�� HpHi�:u ʚ;H�:u I��� Hi�:u ʚ;H�:u I��� ��� ���� �~��H�����fH:"�����~���fH:"���H�P8�� �� �y��� H�� H���s � �01��|$�����H�U�dH+%( uLH��8 [A\A]A^A_]�f D 1���H�M� H���s � �01��0$��H��� ��H��� ��7�� � � �UH��ATH��L�%�9u dH�%( H�E�1�M��t/I�<$H��t�9E�H�E�dH+%( u'L��L�e��靸� D H�E�dH+%( uL�e������f. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( uH�'9u � H�xH��� ��k��ff. � � �U� H��H��dH�%( H�E�H��8u H�x`� �H�E�dH+%( uH��8u � H�xh��m ���� � � �U� H��H��dH�%( H�E�H��8u H�xP�2 �H�E�dH+%( uH�d8u � H�xX�� ���� � � �U� H��H�� dH�%( H�E�1�H�u��7��H�8u � HiM� ʚ;HM�H�h� H��� � H�HH�h�s �01��"�H�E�dH+%( u���!��� �U� H��SH�u�H��(H� �7u dH�%( H�E�1�H��� � ���H��� � HiM� ʚ;HM�H��� H�HH���s �01��!�H�E�dH+%( uH�]������ D � �U�� H��AWAVAUATSH��� H��dH�%( H�E�1��� �H���� �H � I��� �I��H���� H� H � � H��� I�EI�D$I�E H�_) I�E(�n �I�E0H���p I�T$� � H�PI�T$H� {� H�P I�T$ H�H� {� H�P8I�T$(H�HH� {� H�PPI�T$0H�H0H� w� H�PhI�T$8H�HHH� s� H��� I��$� H�H`H� n� H��� I�T$@H�HxH� d� H��� I��$� H��� H��� H��( I�E8� �I�E@H���� I�T$HM�,$1�L��H�PI�T$pH� �� H�PI�T$PH�P I�T$xH�P(I�T$XH�P8I��$� H�H� �� H�P@I�T$`H�HH� �� H�PPI��$� H�H0H� �� H�PXI�T$hH�HHH� �� H�PhI��$� H�H`H�PpH��� I�E�b I�E� ����> I�|$1�L�%�4u ��/�I��H��t( L��1���H��4u L��H�x�/�I��H��u�L��@ L��@ L�5� s M9�t?f � A�D$���Z I��H���M L� H�@H��� ��M�$$M9�u�H��� H�S4u t H��� � H�8�$��A�ą��� H��� H�"4u �� H�x0�˻�A�ƅ��� H��� �$��I��H���� ���1�L��L�}É��s��E��6f D �E�;]��e H�u�1�L��D���J��A��L��D���;��E�L���0�A9�|�L�����H��3u H�8�d���� H�e� H���s � �01�� ��Df D M�$$M9����A�D$������� D H���s I�L$H��� 1��01��J �L�% 3u M���� I�<$H��t�>�L���������H�U�dH+%( �� H��[A\A]A^A_]� D �؉�I�<$H��t�F>�L��辱��y �H��s � H�4� H��2u �01�� ������f � ������w���L��论�H���s �M�1�H��� �01��r ��#���H��� ���L�� �=��[���H��� ���H�_� ����� �� �P����B��f�� �UH��AWAVAUATSH��H H������dH�%( H�E�H��1u H�x(�d����������c �A�� Hc؉�����H���K�I��H��� H������f�L�� ���H������H�����H������)����H������H�������������8����� H������������L�������� ������E1���.� �H����H������������ I��L9��� K�<� t�1�� L��D�������H������D��(���H�� ���A���� H��s H������L��J��H�0H�����軤�I��H���� K��fAnG fA:"G(I��� H�G0u fօ����H�x ���Dž��4���H���s H�� � I���01��D�L9��3��� fo�����)������� @ ����H����A��� ������A��� ��I�G0����H�/�s D�ɿ H��� �01��������H�U�dH+%( uQH��H [A\A]A^A_]ø������L���z��1���H�3� H���s � �01��z������H��� ��腾� D � �UH��ATH��L�%/u dH�%( H�E�1�M��t/I�<$H��t�:�H�E�dH+%( u'L��L�e����� D H�E�dH+%( uL�e������f. � @ � �U�����H��H��dH�%( H�E�H�H9����B�H�U�dH+%( u��载�ff. � f�� �UH��H��dH�%( H�E�H�G H��tH9�vH�W H�E�dH+%( u�1���m��ff. � f�UH��AWAVAUATSH�� H� $ H��X�E(L�}L�uM�/����H�E0H��I���M H����H����H�E8H����L����L��������H����dH�%( H�E�1���tH�BH+CHCH�BA��$� L��I�� ��A������ H�5Z� L���y�A������ H���� �( ���� � ���� �� �C������ H��� � 1�AVM��$� L����L��9 � L���r5�H����XL��Z�!��I��H���� I�?�#�I�~ ����I��M�/L�����E1�H�E�dH+%( �� H�e�D��[A\A]A^A_]�f D H�����8 �� A��$� � ���� � H����� H�CH��tH�H��tH�JH��tHBH)ȐH�S H����fHn�H�H���� fH:"�H�C�G4 H�Gtl�W(H��� D ����N(9�t �B��J���v�L����H����D����H��L���)�H��L�����L�������A�����D����M�/L��D�����O"�L���w��D����I���� � ���� t�H����� H�CH����H�C� @ H��� � 1�AVM��$� L����L��7 � L���3�H����Y^L���2��I��H������H�������� L�p�� L������I��H���� A��$� ��� L��L����� �A��� I��$� ���I��� A��$� fA��� A��$� A��� A��$� �� �A��� �8�I��H���D A��� � ���� � H����H�CH�H��tH�JH��tHBH)�H�S fHn�H�fH:"�AH�CI�FA��$� H����L��A��� H������� H�����L��H�� ���Aƅ� I�?�^ �����f � H����H9C�H���L���7 �L���_��E1�I���� @ H����L�pH����H� HCI��a��� � E1��m���A�F4�7���f D H���X�H����H�H����L��� �A������2������UH��AUI��ATA��SH��H��dH�%( H�E�1��W��tlH���ܨ����t=��1Ҿ �g,�H�CH��H��tbD����H��tLf�1�CC C0C@H�U�dH+%( uFH��[A\A]]�f D � �� L��1��4��H�{��(�;���L���*��������>��ff. � UH��AWAVA��AUI��ATA��SL��H��(H�u�dH�%( H�E�H���t �8��H���� 1�L��D��I��� �L9�t6A�����L��舦�H�E�dH+%( �� H��(D��[A\A]A^A_]� L�m�1�D��L���_ �L9�u�H��u"�I H��L��D�����L9�u�H��x�L)�t)H� �t L��D���H9�HG����I��H���f���u�E1��b����-��A���\��� @ � �UH��AVI��AUATI��SH����H��dH�%( H�E�1��=���t.�[ L���\��H��tGH�C(H��tL9�vL�c(L9c0�� E1�H�E�dH+%( �� H��D��[A\A]A^]� D H�CH��L9�rL�cH�CI9�wH��uL�cH�5Ho L���>��A�Ņ�tH�5�z L���(��A�Ņ�tqH�5�n L�����A�Ņ��l���� �m��H��tXH�HH�SXL� H��PH�KfHn�fH:"�@H� �5��� D L�c0�$��� � L�#����L�c���� � A��������谴�� �UH��AVAUL�m�ATI��SH��H�� �7H�zdH�%( H�E�1��z L��tU�@)�L�u��{ A�4$L��H�{tK�&)�H�E�L9�������G�H�U�dH+%( u-H�� [A\A]A^]� D �{��L�u�� D �k��H�E��� ��� �UH��AWI��AVE1�AUA� ATI��SH��H��(H�u��v>L�E�dH�%( H�E�1����1�H����H��uA�R � L��L���e��H�E�A�$H���p>��H��H��t L���Q���t=I��L��H�����I��H��u�E1�H�E�dH+%( u"H��(L��[A\A]A^A_]�f�H�E�H��t�L�(��� ��ff. � f�UH��AVAUATI��SH��H�� dH�%( H�E�1��T����K L�m�L��L���L��H��� L��P���L��E1�L��H� �� L����(�H��H���� 1���H���� H�H�xH�H9�r�� @ H�H9��� �2�B�N�����zH�L u׃�uҁz GNU uɺ H9�HG��� ��@ ��t��� H�E1�H)��� ���( ��td� �_f. � L��E1�H� �� L��L���(�H��H���$���L��E1�H� �� L��L����'�H��H��� ��� � �����H�U�dH+%( �� H�Đ [A\A]A^]�H�L�CI��H�H�T�H�T�H��L)�H)����&�����1�����L� 9M� 89�r�� ���H�s��H� H�D � H��H)�ڃ���h�����1ɉσ�L�>9�r��Q������T��T������� �D� �+���H�s H� X9 H�`� 1��01��v ���������臰� � � �UH��AWE1�AVI��1�AUATSH�� dH�%( H�E�1���,��x\1Ҿ ��A����$�I��H��t;H�]�H��H�����H��t E1�H��@���L��H��L���C&�H��A��L���!�D���|��H�E�dH+%( uH�Ę D��[A\A]A^A_]��ï� � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1��药�ff. � f�� �Uf�E1�H� �� H��AWI��AVH��0���I��AUL������ATSH��x L�f�o^dH�%( H�E�1��of(�on8HDžp��� �ovHL��L��)�0���)�@���)�P���)�`���)�����)�����)�����)������%�H���� H��H���L���)��H��t H��H���H9PsH;P �� D ������f��+�� �� f=� t f=�h HDž��� � H��H���L��� � H� 葲�H������H���� H��I�G0H��H����������������f���� f��>�� H��H���ƅ����H������H���E1�L��L��H� � H�������$�H������H��H���� �����t �� �q ��������c I;� �& I;�� �� M��� E��� M���2 1����H��H���H���� 1�L����H������H���� L��D�����H��H���z 1���H������H���c H�x �X H�����1�H��(��������@��������� ��0���A��t ��H�����H;�P����w H�����������f���S f��>�I 1�E��� H������L������L������1�H������H���H������H� �s H������H��h���H��p����Y � H��p�������t���H������H������� �H������H������D����QL8�AH��������� E��� H��s 1�L��� ��@�Ɖ��$�I��H���� H���#��L���������� A�> M��L��� u&H��`���f������>H��x����� M��L�s� H������� � 1�� �$�H��������L������ L��L������� L���b��H��H���� H������M�H������������9�0����o H��8�����������H��t�4���@��� H��H��������H��P����w ��\����~��� @ f���� HDž��� � f��(�����0 f������H��h���H���� H�v�s I��� � H�� �01���f�1�H�U�dH+%( �� H��x [A\A]A^A_]�f��>u�H��h���H�C�H�����t�H��`���H���� HDž��� � �i���f. � H�P � ���H�����L��������� @ H��8������H���s M��� H� _2 H�`� � �01��J�1��5��� f�E1�L��L��H��p���H� @� L�����������������d �H���� H������ �� f������>� 1�H������H������ H�������� L������L������H������H��L������L������L������L�������q I�L��� L��1�� � � ��!�H������H������M�� � H�責�H��H�������L�����H�����H;������� L�����L������M���{���H������H�7Hދ9O� ������Hc�����u ��Hc������>����|%�3����PHcҋ�D��� ���H�O1�L�H�ϋ� ���H�H�f D H9������H�1H��H��H��L�H;:� � H�pH9�w�����L������H������L������L������L������H�����貄�������f���� E1�H������L��L��H� ?� �U �H��� ���������f��+�w �� f���� HDž��� � f��(�i H������H��P���ƅ���� HAH�A H�����H����������HDž��� �� �*��� f��>�M����y���f � H����� � �rL���H�����L�����H��������H���HH��s ��� I���P�@D��� H�-�s 1�L����@�Ɖ�� �I��H���E H���]��M������ L��1�M��� L��� � � L������� �E�/H�������X��E��� ���L���������� H��������� @ M��E1�떻0 f�������H����H����H������l��� D f=� tf=uHDž��� � �F���f��>u�H����H�C�H�����t�H����HDž��� H������HDž��� � ��� D L��E1�H� �� L�����H��H�����r���f�L���x��I��I��H�������� L��M���i��H��I��LE����f. � M��� E��0 ���L��L���������L�������`���HDž��� ���HDž���� M���{���L�����H������I��H���`���L��� ����H��H������LE�M���=�����@��� �\�����X���%�O���H�����L������8���E1�H����� L��p���� ���H��h���L��L��x����R D ��p���u7H������H������H9�HB�H��t H������I9�rH�I9��M D H��H;����sL���L���6 �H��u�H��h������L�����d���1�H���n �L��E1�L��H������H� � H������� �H��H�������������������H����H�������H�����1�1�H�� ���� �����L��H�� ����S��H��H���h���H���H�������$��H���L�����������>���H������1�� �����L��H��������1�H��� �H������ H����������H����H����� ���H�� ��� ����D�� ���� L��D������L�������$��H�����H��H�������D������L������E���0 E1�1�L������H�����L������I��M���E��H�� �����H������� �����H������H���� H�����D���A��H��H��pH�����H�0;� ���r�E��L��M��L������L������M��� f D L��x���H������H��h���I)�L�x���L���1��I��H���M���M;y�C���A�A*��< t A�A+�,���I��-L��� �&���HDž��� �� ���H��8����������}������$���L���������E�� L�����H��8���H��H�������E��tmA�E����� D��fo fo. H����H��H�fo�H��f��H�H9�u�D���A��t ���PD9�s�у���A9�v��L��0���H� ��� L������D��0������;� �������E��L��M��L������L������H�����M��H� S�� L��D�� ����o���;���H������L�����D��0����u����1��C��� � �UH��AUI��ATH��dH�%( H�E�H���s �P�@��� u��D��� H��s 1�L�� ��@�Ɖ���I��H��t(H��� ���u\H�E�dH+%( uWH��L��A\A]]�L���X��I��H��u�H�E�dH+%( u+H��L�� A\A]]�;�� E1�� L��������1��� �UH��AWAVAUATSH�� H� $ H��8f�dH�%( H�E�1�)���H���_ I��H��H����1�L���u���5 �������� 1�L��1��S�A�Ņ�� 1Ҿ ���:�I��H���� H��H���s�A�Dž�~H�H�CL����D���������ulH�E�dH+%( �� H��8 D��[A\A]A^A_]� @ L����L�� Dž�� L����L���H��Dž��| 艔�M���2����L���Ȕ��f D H��s M��H� �% H�� � A������01����A��� � A������7��� D A������1���A���&���H���s ����M��H�{� � A������01��7������M��ff. � f�� �UH��AWAVAUATSH�� H� $ H�� H� $ H��8H�����1�I��dH�%( H�E�1����� A��L�����H������! � � H��D���`�I9��_ � L��D�����H�� �E D����������A�A��A������A��uA��tOA�Lc�L��= ~�H��H�{�s M�� QH�{� H� �# A� �01�� ��XZ� �Q����� H��D��H�������H�����H9��� �����GNU uu� H�����D��I9�IF�H��H������(��L�����I9�����H������ 1�L)�J���su��� ��t� H�����E1�L�@�- � � L��H��D����I9������ @ A�����D���ڑ�H�E�dH+%( uqH�e�D��[A\A]A^A_]É�H� H�D � H�JH��H)�Ѓ���o�����1҉׃�H�499�r��X���A�����땉�� �D� �;����ř� D � �UH��AWI��AVI��1�AUATSH��H�� dH�%( H�E�1��)���A 1Ҿ ��A����I��H���� H���̧��tGA�����L���� �D���ѐ�H�E�dH+%( �� H�Ę D��[A\A]A^A_]�f � H�]�L��H�����H���� L��H��@���E1�H��H� E� � �H��H���y���1��I�H���i���H�0L��L��E1�诅��Y���f. � H���s I��H� � H�η � A������01��T���&��� � H���s H� � H�� 1��01��(����� A��������0��� �UH��H��dH�%( H�E�1�H��� � tH�U�dH+%( u�� D H�X �������� �UH��H��dH�%( H�E�1�H��� ��H�U�dH+%( u��褗� @ � �UH��SH��H��dH�%( H�E�1���t�H�{� �H�E�dH+%( u �{H�]������R��f�� �UH��H��PdH�%( H�E�1��E ��f����H�U�dH+%( u������ �UH��AWI��AVI��H��AUATSH��H�� H��H�����D���dH�%( H�E�1��y��� L��H�����A�Ņ�� ��� ��D���1Ҿ D���1 �I��H���� L��p���H��L������H��� ��� ��u���������� ��t���� ������� ��� @tH�ޢs �x �� L��蔭�I��� L��L��Idž� ��M��� H� ^� A��I � �1�L��A��� HE�I�� L��Idž M�� H� %� I��� �� �1�I�VhM�F`A�� I�F` H� � L��HE�L��I��� � �1�A�~lHE�I�FX� ��� �� A��H H��H����v�I�H��� ��D���foM�M�ffoU�fo�p���E�nfo]�A�F 1�AFAN(AV8A^HH�U�dH+%( �� H�e�[A\A]A^A_]�f D H��H���1�1��P�A�Ņ������ �� ��| �����멐H���s H� � 1��01��W��ǃ| ���L����D����������k��� �u��u��u��u��u��u���x�����p������H��@���� @ H�u�L��H��8��������� H��8���L��P���Hc�L��L��8����Et�H��8���H�����������H��s L��H���H� H�b� � �01���������| �'�����������H���s L��H���H� � H��� � �01��@��ǃ| ������H�r�s H� � ǃ| ���H�� � �01������������v������ �j������ @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u���ϒ�ff. � @ UH��AWAVE��AUE��ATSH�� H������H��@���H��x���H������dH�%( H�E�1���� � HDž��� ƅ��� HDžX��� HDž8��� H��x����H*L�`�XVf������E���� �o�� �o�� �o�� L��� )� ����o�� )����)� ���)�����)�0���H������E1�H��@���H� z� H�xH�p���H��t3�o�X���fo�P���fo�P���H������f��f��f���� H������H�@XH��P���H��t1�H���K��H��P���1�L�����H������H���_ ��(���L��� ��H��H���E 1���H������H���. H������H�x�pV���H��H��� 1��b��H��0���H���� L������H��H���� 1��4��H��h���H���� H�� ���1�f�HDž� )���H��8���H��X��� ������I���W H��X���H����H������H� H��tH�8 tH�x � f � H������H��葐��tH��@���H�H+�� H�AH��������H ���� H��X���H��tH� H��t H�PH���� H��������� ��߈�� ��� Dž`��� E��HDžH��� ������H�������U��H������H������1�H�����I������E���� ������Džp��� f��(��f=� ��E1� ������X���t,����f���t f��t��������<�E D A��H������H������D���f��D9������y H����������H������ƃ�t���<� ��t�����f��t�Džt��� H������� H������t �8$�� H������E1�H�yX t ��H;A`�� f����Q���H��x�����H�x� ��H��H���W L�� ���L������������������H��h����� �� ���H�D��t���H�E��tH�5�� H���;��H���� f������(�4 H��������� ��t������o E���F H��x�����H �& H������H�����L����H�XH���y���ueE1�H����� L�e�uA�Rf��}�u*H�E�H�U�H9�HB�H��tL�M�M9�r L�I9��p �I��L;����sL��D��H���%�H��u�H� !�s L����1�H� ) L������H��� � �3���H���3� �����L�����1�H� � L����H��� �{��H�����AXH���AYH+����H����H��������� ��t�����H��s �J�R��u ������ Dф��� H�`�s 1��8��H������@�Ɖ����H��H���� H��I��艵���1 ����H���I��H������������)��L��I���{�L�����M���� H������L���?��1�I�|$0L��H��������� ���?���p������ �o�8 �o� �o� �o�( L��� )� ���)����)� ���)�����)�0����X���H����H������1�1�H��H���������E������H��X�������L� H������I�4$H8������< H����I�D$H��@���H)�I�T$H�C��� � H��x���H����L�}�D��d���+CxH��P���H�H������H� H������L�s� ��� H��H����<HE�E1�M��M��M��H����I���+f D L��L����H�E�I9�r HE�I9��� H��L��L��蘐�I��H��u�D��d��������f����A� ���f��pH�=i� I���M��H���K���A�G�������<.�6������f. � @���������������<�����H����������H��H������� � H��������H ��������� � H�������H���L��X���L��L��8���P������H������H��@���H������P��`���PH�����SP���H��0���`���L�����L���l��Džp�������H�E�dH+%( �O ��p���H�e�[A\A]A^A_]�f. � H������E1�����H����������H�x�I��H��H��t�L���)��H��0����K��� D D��d����H��� @ H������� ��H��I��H��� ���H������� H�����H��I��HE����f. � H�5� H���A��H���������� H���h������ Džt��� ����H�Ҏs H���u�H� � L����H�� � �01��`��H�E�ZH���YH+E����f. � H����������p����������L������1�I��0L���q��L����j�H��X��� �Y���H��8�����e��H���f. � Dž`��� H�������у���� ����������� Ȉ�� �����E��ƅ����� ������Q H������H�X�@*f���� f=&��� H������H���pV�V��1�H���\��H���f E1�L�e�HDžH��� L�5إ f. � L��H���Ō�I��H���7 L��L�����H���# �E�����u�H�������U�H���pV���H��H���� � H�5d� H�������~���� H������� L���d~���� H��H���H�E�H��H��t H�U�H��t H�L�H��H!�H9��� HE�H��H����,���H��H�����H��X���H�����H���p�ƅ��� H��8���HDž��� H�����Džp��������V��� � H����H���������HDžH��� Dž`��� �R���H9P��������`�������E��ƅ���Dž`��� HDžH��� ������������H������H�����������9������u����G�L�����Džp��� ����[�������HDžH��� �� D � �UH��AWAVI��AUI��ATI��SD��H��(dH�%( H�EȋB ��I ������� ��� �� Ј�� fA�|$(��� I��$� E��tH���� H�0H�M��)��H�M�I��$� trE1�A��L��L��L��H�M�����x2H�M�A��I��$� t A� A��L��L��L����ADž�AI�H�U�dH+%( u)H��([A\A]A^A_]�f D �����A��� u�E1��� ��ff. � @ � �UH��AWM��AVI��AUATS�� H��hH��x���1�dH�%( H�E�1��q��H���@ I��M��tH���8���A�H�u�L�����A�Dž�uwH�}� tvE1��H�]��� �Lf D �}�u6�E�t0H�u�H�E�H9�HG�H��t H�U�H�}�L��H��x����Ѕ��� I��L;m�sH��D��L���L��H��u�A�����L�����H�E�dH+%( �� H��hD��[A\A]A^A_]� @ �}�u2�E�t,H�u�H�E�H9�HG�H��tH�U�H�}�L��H��x����Ѕ�u(I��L;m�s�H��D��L����H��u�A������o���A���g���A������d����x�� � � �U1Ҿ H��AUATH��PdH�%( H�E�1����H���| H��I��衏�A�Ń�t)E1�L�����H�E�dH+%( uTH��PD��A\A]]�f�L���x���t#H�u�L���g��H��t�f�}�>� DE��f�A� � � E1��趀�f D � �UH��AWAVAUATSL��$ ���H�� H� $ L9�u�H��� f�L��7 H��� H��8���H��� H�� ���fHn�L�����L�����fIn�L����dH�%( H�E�1�)�����)�о��)���)����H�� ���L��)� �����)����L������Ѧ� L��1�H��8���H�� L�7 警� L��L��� y���o H�� ���L�ID � L��H�ϖ �s�� L��1�H��8���H��� L�D �O�� L��L���x���� � L��1�A�����H��8���L�|6 H�i� � ��L���v�H�� ���H�H�z�L�p�H9�t*f D H�W(H�PH��n�L��I�F H�W L�p�H9�u�H�����H�H�z�H�X�I9�t) D H�WH�PH��hn�H��H�CH�WH�X�L9�u�H�E�dH+%( �� H���A D��[A\A]A^A_]� @ H�� ���L������� H�� L���6��H��8���� 1�H�����H�Ý H�� ������L��1�1���� ����ǃ���� 1Ҿ ���H��(���H��H���� �]���$������o H��(���H��0����<��H���S H��(���L�� ���� L��H�e H��(���L��1��u��H�5!C L���Vs��� L������H�@��L��L��蕏���� � L��1�L��H�ۜ �$��H�5�A L���s���� H�f���L��L��蛀���� L�=��t H������A�7�~�I��I��H���� H��о��L!�H��Ⱦ��H������H���_ H��H �H��H��Ⱦ��L����H����M��t L�R�M9�IF�I!�H���L����H��uyH��tH��tM���� f D H��(�������� �����s�H��8���L��1�L��@ H�v� � ���L���s����� � L!��2��� � H��H �H�T2H���H��t�H��t�M��t H���u���H��(���H��x���������Z���H������H��x��� HDžh��� H������� H��@���L��`���L�����f D H�������h���H��(������H���T �������i �������\ L������H������I9�IF�H��H���; H������L������L������H��Ⱦ��H��0���N�,#M9��� M9�v}L��H��fIn�L)�L)�I9�H��HGǿ8 fH:"�)�P����X�H���� H��0���fo�P���H��@���J�1H�H `L)�H�H�����H�����H�p H�P(H� L����H���M9�wM9�vzH��L��fIn�L)�L)�I9�HGǿ8 fH:"�)�P����qW�H��� H��0���fo�P���H��@���J�1H�H hL)�H�H�����H�����H�p H�P(H� H�����L�p�H9�`����� L��M��I���] @ H��0���H��H���fo�P���H��@���L)�H�H�x HH�H�����H�����H�H H�P(H�:I�D$L�`�H9�`���twA��P�H��I#$I9�w�I9�v�H�<L��fHn�H��H���H)�I9��8 HG�fH:"�)�P����[V�H���R���H��@���L��`���L�������� � H��h���H��h���H;�x����L���H��@���L��`���L�����H�� ���L������H�A�M���i H��H9��� � H�JH�rH�|1�I9�w I9��� H�J H�Q�H9�u�H������H��E1�H��� D H�r H�yH�V�H9�tH��H�z0 u�L�BLB�� H�������H�H0H���3 H�H+HQH�PH�P H�B�H9�u؋�$���H�� ���H��p���1�轿��A�Ņ��b����@ �@ H��@���� L������fo�0���HDž���� H��������`���H��x���fD������������1���$���f�������4 HD�Dи8 HDž���� D�L��h���H������H������Dž���� f������f������)������X����� H��h���H��x���� �H���� � � � H��x����Y� � H������H��x���H��h����5�L��h���A�I�D ��J�H �H��H��h���H�� ���H�H�H9��� H������D��H���1�I��L��P���I��L��`���� A�D��I�}H��h���D�fIEH� �� fHn�I�EHDž���� fH:"�H��x���H������H������H��������L��H������������9����� I�E L�h�H9��x���D��H���L��`���L��P���H��x���� �J��H���} H9�h���|tH�� ���L�H�H9��f L��`���I��L��� D H�C H�X�I9��7 H�{0 H�Cu�H��h���L�C��p���H�3�� ���H�����t�L��L��`���H��x�������p����l�H�� �����l�H��(����u��� ����jl���� D H�P H�B�H9����������L� H��LΐH�9L�AI�L9�rH9�A��I9�@��A��uH�y H�O�H9�u��$��� @ H�y H�Q0H�O�H9�u�� ���f�H��ؾ��H�������H����H �H�DH��Ⱦ�����A��������H9��:������� D L��L��`���H�� ���H�����1�L�J+ H�7� � �֚� L��1�H��8���L�!+ H�� 貚�H�����1�1��R���h����������1�L��1��8���H������� A�H��H��`����8��H��`���H��@���H��H��(������I��H��@���H���� M���� D��0���H��(���M��H��`���H��L��(���D��H���L��P����4�� H��L��D����Q�I��Ic�I9�u+L��L��H���P���uA���h���H���+��I��H��y�H��`���L��P���M��L��(���L���cb�H��@����Wb��H���� j��h����j��h��� @ M��H��`���D��0���L��L��P����b�H��@���� b��H�����i��h�����i�H��x�������p����i�H��(������� ����i����L��`���L��P���������q�ff. � � �U1�H��AWAVAUATSH��H�� L�5`�t H�?dH�%( H�E�1�E�.�B��� ���A�ă���� ��1Ҿ �"��H��(���H��H���[ ����$������< H��(���H��0����ɪ�H��� L�{ �XX foO� ��$���H��p���� L��A�����C A�GXXXXfA�GA�G �����tEH��(����y��� ����nh�H�E�dH+%( �� H�� D��[A\A]A^A_]�f D �@ �@ � H��@�����$���fo�0���H�E� H�E���`���H��x���H�E� �E�H�h� )M�H�E��4 HD�Dи8 D�H�u�H�M�f�U�f�E������� H��x���� �6x�H��txH�CH��� fIn�1�fH:"CH��x���HDž���� H�� ���H�����A�H����H����H������������tH��x���� �N��L9�v1H��x���� ���p���A������ g�L���Tg��z��� � �� ���H�sL��L�C��p���� ���H��x���A�ą�u������p����f��4���f � H��(������� ���A������f�� ����n�f � � �UH��H��dH�%( H�E�1�H�E�dH+%( u �H�� �f��n� � � �UH��AWAVAUATSH�� H�����H��1�dH�%( H�E�1������������� ��1Ҿ ���Dž��������H�����H��H���M L��@���L��谧�H���K H�����H�����H���q����������' H��H������E1�L��H� �� �'��H��H���W �������J L������A��L�� ����2 1�L��(���L�� ����!��L�� ���L��4���H��L��M��L��L��H��� ��I��H���� ��4���u�L�#H�� ���H�stapsdt I9 u���<���L����; ��8���� � H�����L�(���� H�� ���H�� ���H��@���H�� L����H��H����wu�H � L��p���H��H��P���H�u H������H����HDžX��� HDž`��� H��x���HDž���� HDž���� ���H����L���H��I���� H�@8H��fHn�H�����AD$8H9� ����* H�����1�L�����5��H�����H��p���H��@����H�wQ�L����H���* 1�H����H�� ���L�����H�P���H+�P���H������y�H����L�����H���� L�����H�����|L�H����L�����H��I�D$� H�zL�����H�����IL�H����L�����H��I�$�� H����H� ���1�L����H��H�� ���H)��5y�L����H��tyH�� ���H)�H��~i�P��ta��:t\H�xL�� �����K�L�� ���H��I�D$uDL��L�� ����<H�L�� ���I�z�,H�H�� ����pZ�Dž������ �I�D$ H�����L�� ������L�� ���I�T$ ���� H��0���fo� ���AT$ H�B1�A�D$H�����H�u�L����H�� ���豣�H�� ���L����H���� H�����H����E1�H� � L����H����H�� ����(��H�� ���H����H��L����t'H������H��tA�|$ �d AD$ A+D$$A�D$ H�����E1�H� �� L�� �������L�� ���H��t>H������H��t2A�|$ H����� A�T$(���� )��A�D$(f � H�����H���H�AfHn�H�qfH:"�AD$8H�0���L����X�Dž������H��������������w`�H�E�dH+%( �� ������H�� [A\A]A^A_]� @ H�� ���I�D$ ��(����B� �E���f � H�����H; u�Dž���������w��� D I�T$0H���"���H)�H�I�D$0����ID$ I+D$(I�D$ ���H�_os H� P� H��� � L�� ����01�����L�� ���I�z�tE�H�� ����hE�L�� ���I�z�XE�H�� ����W�Dž�����������������L�� ����ܷ�H�p� 1�H��H��ns �01����H�� ����TW�Dž���������Dž�����������L�� ���I�|$���L��� W�Dž������P����Ig�f � � �UH��AVAUATSH��dH�%( H�E�H�H�H9��� H��L�`�L�j�E1���I��I�L$@fHn�I�|$A��fl�H�JH�AD$8�DD�L���<D�I�|$�2D�L��M���wV�I�U8I�E8H�J�H9�u�H�E�dH+%( u H��D��[A\A]A^]� � E1����vf�f D � �UH��H��dH�%( H�E�H�H9�t7H�P�E1� � H�B8A��H�P�H9�u�H�E�dH+%( u �D��� E1����f�ff. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u ɿ �����e�f D UH��AWAVAUATSH�� H� $ H��hH��x�I��dH�%( H�E�1�H��t*H��I������� H�5�V L���C����; H����H�=" A� H��L�-�V �X��A��L��H��{ E���� H��蚫���� L��E1�D��L��H������I��M���h M�� � 1�L����L�� � L������ L��1��B �T��A�ą��� L���aT�H��x�D� H�E�dH+%( �$ H�e�D��[A\A]A^A_]�f�H��L��E1�E1�j D��L��H���CP�A��XZE���3���L��H� { H�Yks � �01����느L����L��H����L���WC�H��L���L��L��E1�A��������f � L�����) L��L���~�1�1�L����p�I����� D ��H��js M��H�ƃ � �01��o�����H��js L�� H�v� A���01��E�������[c�ff. � UH��AWAVAUATSH�� H� $ H��8dH�%( H�E�1�I���?�:����� H�5�� ��A���G�I��H���% E1�E1�H���� � L����E��utL�� H���ĉ�H��t_� H���2{�H��t� ������#��tlM���s I��$� H���H�A�ǃ��u�H��is H�ey 1��01��B��f�L���p�H�E�dH+%( �p H��8 D��[A\A]A^A_]ÿ� �v?�H����I��H���� fHn�1�1��� �^v�I��$� L����I��$� �� ����%uA�D$L����L���B�M�D$I��$� H���� L��L��L�������L������A���y I�FI�NM�ffHn�fH:"�A$L� ��� H������>�L����M���d��� @ A������ D 諿�D�8A������A������A��I��$� L�������H�����?��I��$� �R>�L���P��u�����`�D��A����RX��e���ff. � f�� �UH��AUATSH�� H� $ H��dH�%( H�E�1�I����L�������M�� L��H��H��w 1��'`��y#H�U�dH+%( uuH�� [A\A]]�f D H�Qgs D��L�� H�]� �01����1҄�t H�ms �8 t1�L��1�����y��f�� ��덾 L��1��q������_�f. � UH��AWL�=�Mt AVAUATS��H��(D�-N�t dH�%( H�E�1�H�E� H�E� E��t2H��E�l H�E�dH+%( �� H��(D��[A\A]A^A_]� 1�H�=� �ڼ�A�ƅ�x�H�5� ���%C�I��H���6 L�u�L�m��L�� L��L���-��H���� �=Mt �� �=Mt �� �= Mt tq�=Mt tH�=Mt t'�= Mt u�H�5Mt H�}����Mt �f D H�5�Lt H�}����Lt �H�5�Lt H�}�����Lt � � H�5�Lt H�}����Lt �t��� D H�5YLt H�}�蠲�RLt �K��� D I�7H�}�脲�&Lt �"���f � L�����t �k�H�}��M��i���D���kU��f�����]�� �U1�H��AUA��ATS��H�� dH�%( H�E�1�A��@�ƃ�t9H�=�} �-��A��E��x9H�E�dH+%( �p H�Ę D��[A\A]]ÐH�=�} ���A��E��yǃ�A���uKE��H�e> H� � HD�L�Gt H�ht LD�H�=ds H��t 1��01�����y���f D ��udL�-u} H� |} A����� �GO��u �E���� �a��I��M��1�H��H��cs H��t �01��������f. � A���tRD��H��P����� A�u ���~^�H�����I��E��1�H��H�|cs H��t �01��$����� � L�-�| H� �| �I��� D H�Acs H��s 1��01�����}����[�D��H��P����� A�k ����]�H���n���f � � �UH��AWAVAUATSH�� dH�%( H�E�1�H���� I��H���� ��H��H�=| A��A��E��D�����D��H�=�{ ����A��;A��1�D��x,H�U�dH+%( �� H�Ę [A\A]A^A_]� � D9�uS���uNE��H�@< H� ̸ HD�L�"r H�Cr LD�H�bs H�qr 1��01�辵��f. � ���ukA���� ���u\L�%={ L�-D{ �M��u ��C���� �3��M��M��1�H��H��as H��r �01��Q������f. � A���uL�%�z L�-�z �f. � L��@����ߺ� L���:\�I���¤�L�-Cas M��1�H��H��r 1�A�u ���D�纀 L�����[�I��臤�A�u M��1�H��H��r 1�譴��r���f D ����b���f D L�%Vz L�-r ���H��`s H�?q 1��01��d���)����xY� � � �UH��AVAUATSH�� H� $ H��dH�%( H�E�1����� A��1�1��m�I��H���� D���:��A�Ņ��� H�5�� ���=�I��H���� L�����C @ L�� L�����H��H��t3H����c��H�HÀ; u� L��L���>��xL���;��t�L���Uf��4 ��H��_s � H�:y �01��R��L���*f�L��肋�E1�H�E�dH+%( uH�� L��[A\A]A^]��8X�D���O���ff. � UA��� H��AWAVAUA��ATSH����H��H�� dH�%( H�E�1��H�D��� ��H�����H���m 1�1�I���!l�M�gI��E���� M��tR @ I�|$H���˴��� H����L���=�H��A���٬�A���t E���� L��貭�I��H��u�H������n��H�E�dH+%( �� H�� L��[A\A]A^A_]�f D L�-�� M��u-�f�H�߉�����b���������uwL���?��I��H��t�I�|$H��� ���xVL��@���L����1�L��H������ L���V��x�L��L���<�H�߉��������������t���y� H�����蔉�L��E1�艉����� @ E1�� ����SV� � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1�����V�f � � �UH��AUA��H��ATSH�� dH�%( H�E�1����H���� H� �\s H��I��H��v 1�� �3藰�H��bs �8 t3E1�L���`E�H�E�dH+%( �� H�Ę D��[A\A]]� @ L���`�D��L��H���ҵ�L��I���w`�H�L9�~��˳�H��P����� �8A���EW�3H�v 1�H��1�A�����p���H�9\s H� n � A����01��֯��Q�����T�ff. � �� �UH��AWAVAUATSH��(dH�%( H�E�1�H���� H�� I�����H�E�H���� L�`A�����M��tj � M�|$�: L����l�H��tH�pH������uM�|$L��H���ٍ��tI�t$L���H:�A�Ń��t@E1�L���u��I��H��u�H�}��4��H�E�dH+%( u@H��(D��[A\A]A^A_]� H�[s H��j 1��01�跮��A����A�������S�� �UH��AWAVAUATSH�� ��8���L�~dH�%( H�E�1�M���� L��@���L�-t H��B����s � �: H����k�H�|Zs �2H���) � /L��H�t 1�� E1�� ��L���E^��8���L��H��脳���� L���T��I��H��tNI�OL�꾀 L��1��R�A�ƅ��s�����ߺ� L����T�H��s 1�H��H��Ys �01�莭�H�E�dH+%( �� H�Ĩ D��[A\A]A^A_]�f D ��� L��D�D��E��D��<����nT�H�cs 1�A��H��H�pYs �01�� ��D��<���E���#����|���f. � I�O� H�@k A��������_ �$��� E1��B�����Q�ff. � � �UH��AVA��1�AUATI��1�H��dH�%( H�E�1��f�H��tLL��H��D��I���J[�A�ą�xL��D���hl�A��L��蝄�H�E�dH+%( uH��D��A\A]A^]�A�����RQ�f�� �UH��AVAUATSH��H�6_s dH�%( H�E�H��� Hc@9B�� H��H��I��H�<PH���N.�I�H��H��txH��� L�`M��t[1�E1�� @ I�6I�|$H�A������xL��H��X���I��H��u�H�E�dH+%( u*H��D��[A\A]A^]� D E1���A�������A�����nP�ff. � � �UH��AUL�oATSH��L�gdH�%( H�E�1�I� $L��M9�u�af. � H��I�T$fHn�fl�H�SH�I��$� A$���I�|$�<��I��$� �O-�L��I���?�H�H��L9�u�H�E�dH+%( u H��[A\A]]��O�f. � � �UH��ATH��dH�%( H�E�1�H��t>I��薙�A�<$�� H�E�dH+%( u4L��L�e���?�f���F���f � H�E�dH+%( uL�e����&O�f D � �UH��AVI��AUI��� ATH��dH�%( H�E�1��?,�I��H��tBH�@L��L��L��fHn�A�$��fl�AD$��H��o ����x:L���Y���x%H�E�dH+%( uAH��L��A\A]A^]� � ��H��o H��Us � �01��B��L��E1��K���PN�� �UH��AWAVAUI��H��ATSH��H��(dH�%( H�E�1��E�H��� M�eI��I��M9�� D�{D�gf. � I�|$H��tFH�3H9�tH��t9贒��u0H�sH���� I�|$ H9��� H��t苒��t{ � M�$$M9��� E��u�L�M��tFH�sI�|$ H9�tL�E�H��t/H��t*�E��L�E���u I�|$I9�t'H��tL���&���tf�I��$� L������u�L����<�H�E�dH+%( u"H��(L��[A\A]A^A_]� E1��� E1�����L�ff. � � �UH��AVAUL�oATSH��L�gdH�%( H�E�1�M9��} H��I���$ D H��tM��t L���n���t3M�$$M9�tQI�|$ H9�tH��t�H��t�H���E���u�I�|$L9�u�H�E�dH+%( u H��L��[A\A]A^]� � E1����&L�f D � �UH��AWAVAUATSH��(H�}�dH�%( H�E�1�H���� I��H���� H��H���� A�΅��� �gz�I��H��tEH�H�@fIn���H�BH�I��� AE �~�I�}�ާ�I��� ��(�L���:;�� �(�H�E�I��H���� fHn�1�1��� �_�I��� L�m�I��� � L���B�I��� L�m�I��� �! I�}L���H��� L�}�M���0 A��E1� � H�{ t<H�����H���8 I��� H��H�E���0�L�E����A���e L���]:�A��H��XE9��H�M�H��k � E1�H�AL�yH��fHn�D��fH:"�AL�8H�|Qs �01��+���+f � H�aQs H��k � A����01���H�E�dH+%( �� H��(D��[A\A]A^A_]�L�m�M��t0I��� �}�I�}�+��I��� �?'�L���9� � H��Ps H�k � A���01��~���{���f � H� �Ps �3H��j � 1��T��I��� �|�I�该�I��� ��&�L��� 9��(���f D H� aPs H�*` 1�1��3����H�}��&������I�f�� �UH��AWAVAUATSH�� H���H����dH�%( H�E�1�H��P���fHn�H��H������)�P����e��A�ą�� H��P���L�p�H9����� H�E�H������ � M�N�@ � 1�H������L�j �@ H����A�ą��d I�H���H���H��H�����H���` L��`���� L���L���� A�~ �� E�N L����I�1�L��H������H�5�i ��y�A�~ �h A�V(H��t���E H�5}i L��1��y���, I�~H���k H��<����]/�H�� ���H��� D��<���1�Dž��� L�=1i H��@���E��� L�� ���E��I��L������ f. � � � 1�L��L�`�ڏ�H��H���� H�՟r L��H��H���L��L��(����;����3 �������L��H���L��(����� L���~6�L���v6�H��@����j6�D��<���A9��R Hc�L��D�sH�� H�����H�� ���H� �H��H��(�����X�H��(���H��t E9��� H�t L��1�D�� � ����� H��@����'�HDžH��� I��H���� �@ H���^�H������M��L�� ���f � �����H�� ���L��1�H�5�g ��w�L��A���w5�H��H����k5�E�����L�� ���� f D H�� ���H�����L���� L�DH�Z� 1��4����+���L�� ���H�� ����0�L���A��H�����L��� A��H�����H�H�CfHn���H�BH�H��� � x�H�{�F��L���^"�H���4�H�������H�E�dH+%( �� H�� D��[A\A]A^A_]�f�L�� ���M��L���^4�H��H����R4�H��@����F4�H�� �����/�L���r���-��� D I�V0��� � M�N �R��� � L�����L�� ���H�� ����/�1�L���T:�L��I�����H�����M������H��� L��� *�L��A���3�A����( I�F8L�p�H9����P������ �� �!�H��`���H��H���� fHn�1�1��� �W�H��� H��`���H��� H������� H�����M�1�H� e L������� �CL��� M��L��L��� ��A�ą�����I�>�$�L��H�C�#�H���H�C H�qH�AH�YfHn�fH:"�H�����H��`����R �H��`���H�����H���X��� A������H��Is H��Y 1��01�脝������H��Is H�d � �01��a�����H��Is � M��H��[ L�� ����01��6�����H�rIs H�d � L�� ����01��������$B� @ � �U1�1�H��AWAVAUATSH��H�� H�������?dH�%( H�E�1�贕�A������ �;1��`f�A������ H��H�[H��H����H9��� H��0���L�5�z H���� D H������H����L�-�� �{ D� H�� LE�D����q���� H�zHs L��L��� H�2c � �01����H��� L�� ���L�� ���HDž��� H������'L� L��D��H�����L�� ���HDž(��� ��~�����A���Q9��� H��� L�xM��t^f. � I�H�� ����K� L��D��H�����L�����HDž��� �w~�A��9����}lL��贖�I��H��u�H�}Gs 1ɿ H�Mb �01�� ��H�H;��������E1� H�E�dH+%( �� H�� D��[A\A]A^A_]�E��D���H��`���D��~:�ud���� H��Fs ������ H��a �01�蜚�A������ @ �;d�D�����x�H��Fs D��H��a � D����01��Z��D���E���,����=��� D ��������� H�tFs H�Ka �01�� ��D�����������+?�H�LFs ��� H�a �01����A������ � �UH��AWAVAUL�oATSH�� L�gdH�%( H�E�1�I� $M9��� I��L��� @ H�H��L9��� I��H��fHn�I�D$I��$� fl�)�0���H��t6H��M�L$ � L��@���P�� L��� L���� 1�蠷�XL��ZL����w��t�H�`Es I��$� H�D` 1��01���I�$I�D$fo�0���H�BH�I��$� A $�q�I�|$�:��I��$� �M�L���-�H�H��I9�� ���H�E�dH+%( uH�e�1�[A\A]A^A_]��=�� �UH��AWAVI��AUATSH�� dH�%( H�E�1��!A�H� �Ds � H��_ H��I��1��3�/��L���-� �mj�H��0���H���? L�`H��@���H��8���M���� f�I�|$1��t�I��H���� H�XH;X�� I�|$蠱�I�L$� H�5 _ I��H��1�肝�L���z,�M�}L9�t[�I�GI��� H��t6H��M�O � H��8���P�� L��� 1��� �õ�H��8���XZL����u��uVM�?L9�u�L���9�L��薒�I��H���*���H��0����No�1�H�U�dH+%( uRH�e�[A\A]A^A_]�f D I��� �ܛ�M�?L9��@�����i��3� H��� �1�貖������;�f D � �UH��H��dH�%( H�E�1���w � ��t H�U�dH+%( u&�� D 1��� @ H�E�dH+%( u�1�����\;�ff. � �� �UH��H��dH�%( H�E�1�H�E�dH+%( u ɿ �[���;�f D � �UH��H��dH�%( H�E�1�H�E�dH+%( u ɿ �����:�f D � �UH��H��dH�%( H�E�1�H�E�dH+%( u ɿ �����:�f D � �UH��H��dH�%( H�E�1�H�E�dH+%( u ɿ ����V:�f D � �UH��H��dH�%( H�E�1�H�E�dH+%( u ɿ �[���:�f D U�@ H��AUATL�e�SH��L��H��(dH�%( H�E�1��`>���( L�kM��tXL����D�L��L��H���)K���� H�S H���� �S���� �{ t � H�5r\ L����J���� L�+M��tKL���D�� ~ H��/ M�l�L����Q�H�PH��LE�1�L��L��H�5X� �/k��u[H�{ t41�L���J/�I��L�����H�E�dH+%( unH��(L��[A\A]]�f��S��t�H�5k L����j��t�f D E1�� H�5J L��1��j��3���f�E1�� H�5�^ L��1��j������8�ff. � f�U1�H��AVE1�AUATH�� dH�%( H�E�1������ 1Ҿ ��A���ݬ�I��H��tuL�u�H��L���q�H���� L��H��P���E1�L��H� �Z �A��H��H��ti1��r��H��t]H�8H��tU�}�� � HE�H���L��I���P��D���H/�H�E�dH+%( u.H�Ę L��A\A]A^]� � L��E1����D��� /����v7�f D � �UH��AVAUATI��SH��H��L�6dH�%( H�E�H�G L����� H��� I�Ճ�H��Hc���/��u,C�|.� t,H�U�dH+%( uIH��[A\A]A^]� � 1��� @ �S(� ����K(9�t �B��J���v�I�\$� ��6� � UH��AVAUL��@���ATI��H��SH��L��H�� dH�%( H�E�1����L��1�1�� ��L��A��� ��E���� 1Ҿ D��A������I��H��tQL�u�H��L���o�H��t~E1�H��P���L��L��H� �T �J��H��t]H��`���H+�h���E1�H�L���y��D���q-�H�E�dH+%( u2H�Ġ D��[A\A]A^]� � �3��D�0A���� A�������5�ff. � UH��AWAVAUI��ATI��S��H�� dH�%( H�E�1�H���t �/ ��M�H��t]L��0���L��L����L���ï�I��H��u ���� L���ڣ�H�E�dH+%( �� H�Ĩ L��[A\A]A^A_]�f�L��@���M�Ṁ � L��) �� L�����H���t L��H��` ��K�H��H���8 L�` L��0����FX�L��L��M��$� ���L��� ��I�ŀ��M���H���D���f D H� �;s 1�1�L��H��N �3�$��H�5% L����X��u1�3H�N 1�1���3H�.N 1�1�E1������� D �3H� W 1�1��Ύ��� @ H�5��t L��h M�~ A��� @�� H�y@s ALJ| H�P0H��t}1�L��L���`y��x|M��� L��0���L��L�����L��� ��I�ŀ��M���H���D���H� �:s L��1�1�H��M �3�*������ D L���8��k��� L��L����o������L��@�����A��| ��uB�� L��� 5�H��th��u\H� :s �3M��t9L��H�\L 1�1�賍�E1���� �� L��L���(.��u H� �9s �3L��H�aL 1�1��x��E1��v���H�(unknown�) H��@���f��H����v���H��9s � L��H�eU �01��/�� �;����@2�UH��AUI��ATSH��H��dH�%( H�E�H��t L��h M��tlA�T$(�f D ���A�L$(9�t �B��J���v�I; $w0H�9s L��H� U 1��01�褌�L���lU� �C D I;\$w�L���QU�H� t H� t H9�tf D H;XrH;Xr,H� H9�u�1�H�U�dH+%( u6H��[A\A]]� � H�q8s L��H��K 1��01���� ��(1� � UH��AWAVA��AUATI��SH��H��(�M�dH�%( H�E�H���t L��h L���]��xLL�����H��t?L�8L�m�M��t3I�7L���u��u$I�} I�OI�WtE��HD�H� �Qf � H�Y�t H�U�L��H��` �?�H��tVH�U�H�@�z4 uHH+BE��uH+B�}� u-H�1�H�U�dH+%( u%H��([A\A]A^A_]�f. � H+�θ�������0�ff. � @ UH��AWL�=�] AVAUI��ATL�%�i SH������H�� ��4���dH�%( H�E�1���H�� H�S LD�H�� HE�E1�H��8���f D L�� H���V�H���� M��tZH��8s L��H��L��H�81��(�� H����G�H��t�� H�U�dH+%( �� H�Ĩ [A\A]A^A_]� @ L�5Y8s ��4���L��1�H��8���I�>���I�>L��1�H��L���� H���WG�H��u�L��8����6���f D L���(h���o����+��H��@����� �8�0�H��Q 1�H��H��5s �01��\�������1����m.�ff. � f�UH��AUATI��SH��H�5�S H��H�?dH�%( H�E�1��P�H��� � �{D I��I�<$tV�qm�H�CH���E I�}I�<$�Wm�H�H���, E1��{D tzH�E�dH+%( � H��D��[A\A]]Ð�H� F8s �u ��_�� �GH�W��t� ��1u���0�� v<_�� �BH����u��U��� �0H� �7s �1u@��_uZH�P�@��t*f D ��1u���0�� v<_u0�BH����u�E1��2��� @ H�C I�<$���� � H���` �H�{�W �H�4s I� $1�H�kG �01�誇�A�������A�������,�ff. � @ UH��AWAVAUI��ATI��S��H��(L�7dH�%( H�E�1�M���� M�>M���� I�H���T H�9H���x �RH�M����H�M������� �y H�Q�` H��H�5�O L��1�H�}O �^���� ��x2A� I�W�� H��H�5VO L��1�H�GO ��]��xc��y ���[ ��A�~ I�V�� H��H�5O L��1�H� O �]��x'��x�A�|$ I�T$u>H�5�N L��1��m]��I�H�U�dH+%( �� H��([A\A]A^A_]�f D H��H�5�N L��1�H��N �%]�� H�5�N L��1��]��w���f. � ��A� I�W����H�5dN L��1���\�� ��� � ����� � H�56N L��1��\�����*� D UH��AWAVI��AUI��ATSH��(H�H�_dH�%( H�E�1�H���: H�5�M L���[\�A��E���� M�~A�?@�� H���� L�;M���\ I�H���� H�9H���? � L��H�M��c���H�M���A��x+�y H�Q�� H�5`M L��1���[���� �A��H�E�dH+%( �� H��(D��[A\A]A^A_]� � L���4�L��L��H���:��u�A�\$�E��u�bf. � ��rS�) L���P�A�ą�t�� D I�FH������H�H�������� f�� L����P�A������ I�VE1�H���;���H�E�dH+%( �+ H��(L��H�5�I 1�[A\A]A^A_]��Z�f D A� �{ H�St`H��H�5,L L��1�H� L �Z������M�~A�?@���I�FH�����H�HL��H�5�K L��1��jZ����� D H�5�K L��1��OZ�� D A� A� I�Wt/H��H�5�K L��1�H��K � Z���J����?��� � H�5~K L��1��Y���H��H�5aK L��1�H�RK ��Y����A� ������'� D � �UH��SH��H��� H��X���L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�dH�%( H��8���1�H�EI��L�� ���H��(���H������ H��H��@���Dž ��� Dž$���0 H��0����t �9�} H��8���dH+%( uH�]��� � ���������&� @ UH��AWAVA��AUATI��H��SH��H��(D�E�dH�%( H�E�1�1��>.��H���H��� H�5(J H��I���eD�H��tI9�t� E��H�b` L��L��L��I H�� �@ LD�1��&�A�Dž��o L��H��蔏�H���� �}� A� uTH�@-s L��H�6A 1�A����01��݀�L�����q L��H���E��H���� A��A�� � E��L��H�C L��@ 1��%�A�Dž�y���H��,s H�3I � �01��j��L���B�H�E�dH+%( �� H��(D��[A\A]A^A_]� D L����A�$H�5�/s �u��_u=A�D$I�T$��u� � �BH����t���u��ȃ�0�� v�<_t�H� ,s L��H��@ 1�A����01����S��� D ��H��+s M��1�H��? �01����#���H��+s H��@ 1�A�����01��n�L���F����A�����q$�UH��AWAVAUATSH�� H� $ H��8dH�%( H�E�1��/�H���� H����H��� 1�H��G H����#�A�ą��- H�5� H��謇�I��H���� E1�L�-Vt �� ��( �&�I��H��� H�@I�OI�WH��H�,t L�=%t H�5mG M�/I�GL�81�L����� ���E H�߾ �;�H�=�Q H��t0H�xH����H�����u.�H����H����H: u� ��I�G I��H���� H�H*s I�OA��H��F M�G� �01���}�L�� H����I�H������L���0�H�E�dH+%( �� H��8 D��[A\A]A^A_]�f D H�t H����A��L�-t L;���t� @ I�EI�U fIn�I�} ��H�BH�AE ���L����H����L�(I9�u��`���f D A����A������O����("�裀�D� A���:��� � � �UH��AUATS��1�H��L�-�.s dH�%( H�E�1�A�E �KJ�A�ą��� H�=��t u��t*E1�H�E�dH+%( �� H��D��[A\A]]�f D I�M0H��t H��(s H��E � �01��S|��~��H�7�t H��u�H� �(s H�pE � A������3�"|��]W�� H� Y(s H�E � 1��3�{�3H�LE 1�1���{��F���� !�� �UH��H��H�=��t dH�%( H�E�1��.�H���t H�E�dH+%( u���V�� � @ � �UH��AVAUATI��H��(dH�%( H�E�1���thI���:�I��H��t0L�p M��t'L���G�L����L��H���T��L���<9� @ H�E�dH+%( �� H��(L��A\A]A^]�f D H�}�H�E� H��tG�/ �8�H��u(H�ɐt H�U�H�5~�H��` �[�L�e�� @ L����9�I��� H���t L��h M���i���A�T$(� f. � ���A�L$(9��G����B��J���v��5����x � � UH��AWAVAUATSH��H��(H�}�dH�%( H�E�1�H�~ �> H�> �4 I��H��L��A��E����e�I��H���M H�sH�U�H���# �H���� H�sH�x-� H�E���>�H�M���A���� L�AE���� �A*��< �� M��tdH��%s H�KH�z; � L�E��01��py�H�u�H�}�L��� +��~ H�C IF �CAF�CA�F� A�Dž�uf � A�����L����A�H�E�dH+%( uxH��(D��[A\A]A^A_]ÐA�|$4 u M$M+D$M+D$�L��� D A������ � H�%s H�KH�: 1�L�E��01��x�L�E�� ���A����y���� �f D Uf�H��AWAVI��AUI��1�ATL��S��1�H��X dH�%( H�E�1�ƅ8��� HDž0��� )����)� ������H���� L��H��I��� ��f��A���. I�t$ H��t1L���� D������L���j��H�����L���ˁ�D������L��D��������D������A�B���! E���� M�f I�V(I�N H�����L��� �A��M9f tL�牅�����V �D������D������E���� � ��I�ND������H���j H��%s M�F H��@ � E�NE+NH�81��=�D������I�~ H�5� D���������I��H���� A�~D������A� H�������� @ A��� f. � � H���S4�H���� L�� H���B�H��u�L��� U���e H��"s H��8 1��01��lv�A�����L��D�������7)�D������H�E�dH+%( � H��X D��[A\A]A^A_]� � E9n�F���A� I�F0H�XH���� Mc�L;{s6f D D��1�A+vL����A� ��O����h���A��I��L9{w�D�� A+vL�����E�}A� ������1���H�߉�����E���p�D������H��H���t���A�F=���u7A�EA�F�-f D D��1�A+vL���g�A�]A� �����A�FA��A9�~���� � �x�H��@����� �8�8 �H�= 1�H��H�=!s �01���t�A������{���A�FA�VD��L���AoL������)�������������L��)�=���H������)�����DE�E1�L��)�����)�����D������)����)���� �����uYfo����������A�~���A�FAtD������D�A�FL�����H��������H��������L��L�����A�����D������H�q= H�; s 1��01���s�D���������H�="s I�N H�i= � E�FD������H�81����D���������H��5 �A������@���H�� s H��5 1��01��ws�A������ ����w�H�������� �8H����I�N H��< 1�I��H�� s �01��1s�D�A�������A�� �UH��H��dH�%( H�E�1�H�E�dH+%( u����ff. � @ � �UH��AWI��AVI��AUI��ATS�ى�H��8dH�%( H�E�1��9C�A�ą�x1L�E�L��L��L�E����L��L����H�}�A���V����-�H�E�dH+%( uH��8D��[A\A]A^A_]��k�ff. � � �UH��AWI��AVA��AUATSH��H�� ��P����EdH�%( H�E�1��B��p������� H�shH�{H1��t�H��X���H���� �}�E���� DžT��� H�CH��`����H��`���H�E� L�g����H��h���H��H���J H� � s H�6; � 1�L�m��3�eq�H��X���L��L���;��p������% ��p������� H�� s H��h���� E1�H��: H�81��0�H�q s L�� H��: H��H]�H�8H�K1�L�C� �H�{�g��H�C8H��tNL�pE1�M��t4f�I�~� �R.�L��H�p�VO���� L���l�I��H��u�H�{8��H�E��u H�� s � � H�=i: H���I��D9�p����?���H�}��&��T���9�P�����H��h���� �H��`���p��T������d���H��X����H���s+�H�E�dH+%( �� ��p���H�Ĉ [A\A]A^A_]� � H�1 s I�NH�J � A��H�81����L���k�I��H������H�{8��G��)���H��`���fo}�8fo}�xfo}�x ��p����3������ H��h���H��1 1�1�H���:o�H����Džp����������� H��`���f�H��X���L�u�L���oh �o@ H���oXH�H8 D�H5L�@X@)M�)]�)�p���)m��v��p������/����{���H��X���L��L��� 9�L����p����"��H�}����H�}�����6���H��7 1�1��kn��p�����T���9�P�������� !�����Džp��������3���Džp����������G� � � �UH��SH��H��H��dH�%( H�E�1����H�����H�{ �w��H�{(�n��H�E�dH+%( uH�{0H�]���[����ff. � �� �Uf�H��SH��H��dH�%( H�E�1�H�G0 GG 1��A�H�C0H������H�U�dH+%( uH�]����l�ff. � �� �UH��AWAVAUATSH��H��(dH�%( H�E�1����H���� I��H��u �: L��H�C�*�H���? � L�pL�}�L�u��sp�L��1�L��� I���Z�CA�u ����� H�U�I9��� ���+��uUL�rL��L�u��L��1҈E��ZZ�CA�U A������ L;u��� �}�+�KuD�D�D�C�f. � D�CL�-}s H�]6 � 1�A�u � l�C9C�* H�M��9 �E �@ L���)�H��t[� H�x����H�H���` L�cE1�H�E�dH+%( �6 H��(D��[A\A]A^A_]� � H�E� �f D �/ L���+)�H��tL�#E1��f D �. L��� )�H��u�A�$H�5 s �u��_u?A�D$I�T$��u�`��� �BH�����M�����u��ȃ�0�� v�<_t�L��H�^. H�Gs 1�A����01���j�� @ A�u H��- 1�1�A�����j�L��������A�u H��- 1�1�A����j���H� �4 H�N- �H� �4 ����A�����A��� � �UH��AWAVAUATSH��hH�u�H�u�dH�%( H�E�1��/��H��x���H���` �M���� � L� L�e�M���� A�<$%�� � H�5�> L�����u-�: L���'�H��t�= L���n'�H���� D H�5 4 L���a1�H��H�E�D�xDE���� H��tK�;@�^ L�cL���� �H�E�H��H���� �M��L�u�H�}�I�FH�<��I�FHH���7 � H�u�H�}����A�ą��� E���� H�E�H�8 �� �E�H�]����C@H�H�<�H���q��H�CPH��H���� H�E��@@���� H�#s H�E� H�E� � H�U�H��L�u�� H��A�6H��H��p���H�H��x���H�]�L�l�H� 3 1�L���h�= L���&�H�E�H��t;L)�L��H���.��H�H��H���7 A�6H��2 � 1��9h�H�E�L�h�@ L����%�H�E�H��t I9�tH�xH�5E� �R���n �: L���%�H�E�H��t=� H�E�H�x����H��H�E�H�HH���� H�E�H�v2 � �01��g�L�5j2 L��L���*�H� Bs H�E�A�M H�� ����_��шM��� H���� L)�L��H���'��H�]�I��H�CH���+ H��H�E�H��� H��� �01��#g� � ���H�I��H���� H�M��<[� <.� �y>�� �E�L�iA�GL��L����)�H�E�H���; L)�L��H�����I�GH��H���� A�} [E�G� H�X1 LE�H�E��01��}f�H�}� H��O���L�;�� � H��- H�E�1��01��Jf�A���H��x�����H�E�dH+%( �� H�e�D��[A\A]A^A_]� H�E��@DA�<$%�=���I��L�e��0���L�i1����� D L�i1�H�u�H�M�L���S�H�U�I�GL�;A�G�:]�� I9�H�M��� H�BH�E��z �� H�E� I��L�����I�GH��H���W A�} [E�G� H�,0 LE�H�E��01��He�H�E�H�8 �b f. � H�E�H� �s H�HPH��p���H�D��u��_uH�E��x$ �����H�]�H�E�H�E�9C@����E1���� L������H��H�E�H�HH���� H�E�H�? � �01��d��n���f D I�������;����i H�E�H�(/ � � H�E��@ H�E��01��[d��X���f D A��@�6 H�E�H�x �P L���H�H�U�H�BH���% f D A������ D H�Is ��H��' 1�A�����01���c�����H��t �;=�Q H�5>. L���s+�H��� H� $. L��H���X+�H���� D�(� L�pA�<$ � H�E� 1�E���$ H�U�H�BM���� L�u�A��;� H��L���*�H��t{D� L�x� A��:tv���A��%�N A��+� 1�H�u�L���NM�H�U�H�B0H�E��8 � M���D L�}�A��;�� M��H��E��L���*�H��u�E��E1�A��:u�1�H�u�L����L�H�U��B H�E��8 t�H��& � f D H�HH���f���D�@ E���Y���H�x( �N���H�x0 �C���H��H��, 1�� �:O���%����%��� D H�E�L��H�r) �01�1�� b�����f. � H�Qs A�U H� s, H��& 1�A������01���a���� � H�5�) L����K���� H�E��@$���H��( �O���H�E�H�, � H�H�x1��zN���W���� e�D� A���>���L����E�H�E�H���E���E������H�U�H�B�80�����xx����1�H�u�H���F�H�U�H�B8H�E��8 �����H��$ H�P s 1��01��`����E1�E1��Y���L���eE�H�U�H�BH���L������H�]�H�H���������� H�5 + L���Y(�H�����L)�. L��H����H��A������� H��H��H�}�H�]��*��A�ą�����L�e�L�e����H�E�H�@ ����M��L���6��H��H�E�H�H(H��� ���D�H E���� H�E�H�P0H���� H�E s H�E�H�]�H�}��C$�7���Y L�CL�SH��� E1�QL��PH�E�RH�f& �01��_�H�� ���H�E�H�H(D�H H���y���E��tH�P0H��t�H�"% �n��� D L�@L�PM���� H�� s H�E��0M���� H�E�H�P0H���G���H�E��@$�X��� H�q s L��H��" ��H��% ���H�O s L��H��# 1�A������01���^����H��# ����H�4# ���H� s H�) � A���01��^��p���H�P0H��thM�������H��$ �{���H��$ 1�1�A����t^��+���H��# �T���H�|# �H����r�H�#$ 1�1�A����<^���H� x s �@$H�]��H��� � �UH��AWAVAUATSH��(dH�%( H�EȋG@���� H�WP��L�%�( L�-�( H��H�ZL�t�0H�;H� w s �H������_���A��t%H�E�dH+%( uVH��(D��[A\A]A^A_]� @ L��H�}��|G��t(H�}�L���lG��tH��(I9�u�� D E1�� A� ��c� � �UH��H��dH�%( H�E�1�H� t H�E�dH+%( u2ɸ � � �G ��u�H�( u�H�E�dH+%( u��mL��� � � �UH��H��' H��AWAVAUATI��� SH��H��HdH�%( H�E�1�H��s �01��\�H�u�L���k��H�E�H���� �}��� H�8�\��H�E�H��H���y L�u�H�5�& L�����1�L��H�5"� I�����L��1�H�5 ' H�E���L�E�M��I����M������� M���� L��L�M�E�?����H�}�H�CH�E�����H�M�H�I��H���� H���� H��s E�Ͽ H��& �01��[�H�E�A��r�: �C@L�xL����H��t.H��L��H�E�L)��+��H�C H���{ H�U��8/�CLL�zL��L��H�5��n ���80H��� �xx�g 1�1���@�H�C8�{L t#�( L����H��tH�x1�1��%E�H�C0�E����CHHc�H���<��H�CPH���� �CH��~pE1� D L�}��= O�d�L���:�L��H��t � K�|�L�`M��I��L{P�v��L��I�I���h��I�GH���� M��� I��D9sH�E1��) H�E�H�%" 1�A���H�H�ks �01��Z�H�}�����H�}����H�E�dH+%( �j H��HD��[A\A]A^A_]� H�!s H��! 1�A�����01��Y�H�E� � � �x �����L�m�I�}H���� H�5{ H�}�A����C���]���H�C8 H�}��F��I�UH���� � @ H�M�H��H��H�T�H��u�H��H� �m����� D ���H�CH��t?1�L��H�58 ��H��H��t� 1��-C�H�C(���� @ H�C( ����A�����H�M�� �A������H��s H��" � A���01��X������f D � �U�@ H��AWAVI��AUATL�e�SH��8H�}�H�_L��dH�%( H�E�1������ M�.I�NM��t H��tL��H�5 � L��1��3/���I��L���E�L��L��H����L�=# L�5z� L�-�z ��t%�\ @ �{ L��L��L��IE�1���.�H���u9H��tdH�K�9[u�H��H�M����H�u�L��H��� �H���t�f � E1�L���`�H�E�dH+%( uSH��8L��[A\A]A^A_]� @ H�E�H�PH��t1�H�5b L���R.��x�1�L���t��I��� � E1���.��ff. � � �U�@ H��AWAVL�u�AUI��L��ATSH��(dH�%( H�E�1��h ��� I�M H��t.I�UH��� H�5�! L��H��HD�1�E1��-���� I�}���I��H���� H����L��L��H���� ��xjL���2��A�E@���� 1�L�=�� �) H��L��1�L���H-��x4L��H�����A9]@~bI�UPH��H�<��a=�I��H��u�f � L��E1�����L���^�H�E�dH+%( u-H��(L��[A\A]A^A_]� @ E1��� 1�L�����I�����ff. � �� �U� H��AVAUL�m�ATSH��L��H�� dH�%( H�E�1������ �{@H�KL��H�5l �L�1����r�N,���� �{L � L�c M���� L�s8M��u!H�{H���� H�5( ��>���� 1�L��L��L��H�5 ��+��x*H�{0 t#��L��tzH�S0H�5� L��1���+� D 1҅�O �xU�CH��~7E1��f � I����x8L��L��H��H{P����A�T$;SH|ۅ�x1�L�����I��� � E1�L���U]�H�E�dH+%( �� H�� L��[A\A]A^]�f�L�CA�80u6A�xxu/H�S L�C8H� _ H��t[H�5/ L��1��*��<��� D H�S L�K(H� 0 H��t<H�5 L��1���*�� ���f D E1��c��� � H� �2 H��� @ H� �2 H�����ff. � @ � �UH��AVAUI��ATSH��dH�%( H�E�1�����I�}���I�}H���I�}���I�}���I�}(���A�E@��~xE1�f D I�}PK� �H��H��t��I�}PH�H���d��I�}PH�H���T��I�EPH�\H��t#f D I��H�I�|$�0��L���x��H��u�I��E9u@�A�E@ H�E�dH+%( uH��I�}P[A\A]A^]�����x�� � � �UH��AWAVAUI��ATSH��(H�}�H�>dH�%( H�E�1�H��t���H��H���� H�E�H�8I�}H��t���H��H���� H�E�H�xI�}HH��t����H��H���� H�M�A�EEH�yHI�}�AEH��t���H��H���� H�E�H�xI�}H��t���H��H���� H�E�H�xI�}(H��t�g��H��H���r H�]�A�E �C A�E$H�{(�C$I�E0H�C0IcE@H�<�H�����H�CPH��H���� A�E@H�u�E1�F@A�]@���� �M�}PK��H��I�L�4I�?H��t����H��H���� I�>I�H��t ����H��H��t}I�~I�H��t ���H��H��tcM�I�~I��M��u=�jf D I�H��t �z��H��H��t4I�GH�{I��H�CA�GM�?�CM��t+� ���I�H��H��u�H�}��Q���"f D A�]@I��D9�~ H�E�H�PP����1�H�U�dH+%( uH��([A\A]A^A_]�� ��H�]�H�{�l��H�{�c��H�{(�Z��� � � �UH��AUATI��SH��dH�%( H�E�1��(��I�|$� ��I�|$���I�|$� ��I�|$ � ��A�D$H��~jE1� @ I�|$PL��H��H�����I�|$PH�H������I�|$PH�H�����I�D$PH�\H��t H��H�����H��u�I��E9l$H�I�|$P���A�D$H H�E�dH+%( u H��[A\A]]�����ff. � UI��H��AWAVI��AUATA��SH��8Lc.H�dH�%( H�E�1�E��� H��s A�T ;P~gA�����E��~-A�D$�H��H�PL�d�Xf. � H��H��X��H�L9�u�L������H�E�dH+%( �� H��8D��[A\A]A^A_]�f�Hc�L�H�}�H��H�u�L�<PK�D� L�U�M�lE J� � I��H�M�J�<)�A�I��H��tZH�u�L��H������H�U�K�</H��E1�����H�}����L�M�L�E�M�9E �N��� D H� A�H� �?������A�����f D UH��AWAVAUATSH��H��HH�u�H�whH��H�U�dH�%( H�E�1�H�E� �E� ��)�H���A L�xL�`I��M9�� H�E�H�E�� M�?M9��� I�H��t�M�O M��t�H�sH��tL���QF��t�I�H�3�AF��t�H�u�L���QQ�A�ƅ�~H�U�H�}�H�u�������A��E��y�L������H�E��U�H���~-��H� �H�JL�$�f. � H����F�H��H��XL9�u�H�}�����H�U�dH+%( uYH��HD��[A\A]A^A_]�f�D�u�L��E��A��H�}� ��A!��R��E��t�H�E��8/u��CE�H���6��f D E1������f D � �UI��f�H��AWI��L��AVH�}�E��I��AU� ATSH��H� � H��8dH�%( H�E�1�H���r )E�H�E�1��P8��� H�U�L�m�1�H�5� L���_"�H�}�A�����E��tfE��xH�M�E��t8H���P�L���0T�H�E�dH+%( �Y H��8D��[A\A]A^A_]� H�)�r H�h� 1��01���J�� D H�{�ϵ��H�E�I��H��� H�����L��L��H���)�H�}�A���m��E���V���M��tL��H�5� L��1��!�A��E���1����C@��0�) L��� �A������ ��M�L�m�D� A����� @ � H�5� L��E1�� �A�ą�t4���� D H�5�� L��1�I��� !�H�}�A�����E�������D9{@�t���H�SPK��H�<��1�H�E�H��H��u�A��������ff. � @ UA��� H��AWAVL��p���L�����AUL��ATSH��� H��0���@�� ���dH�%( H�E�1��H�� L���H�D���4�H�����H���� L�hM���� H��^t H�����H��P���H��(��� � I�}L���4K�A�ą�ymL���EJ�L���MC�H������!�H�=�^t ���H�����H��^t �.��H�E�dH+%( �h H��� D��[A\A]A^A_]�f D H��p���H��0���� '��uHH��@���L��p���H��x���H�ѓ �� H��� ���� H��0���H����&���� H�"�r H��p���f�)�P���H��`�������H��x���H�����H������H�����H���` H���� L�������� ��� HDž@��� L��H����� M���� H� ��r H�� � 1��3�rG�L������HDž@��� L��H���H�������}�H��@���H��H���� L���" �� D L���H�L���A� � L���xB�I��H��� ����*��� � H������L������H��t=1�M��H��H�����1��Ǻ�����W L��H���L�����L��H���L������M��H� ��r M��� L��L�ԧ H�� MD31��sF�L�������L��� H�=<\t M����8���ME�H��t:L��L������L�� ���H�� ����-0�H�� ���L�� �����L�������� L�� ���L�� �������H�� �������L�� ���H��H��[t �� ��8���1�L�Dž���1��S���H��[t H��H��� H����L���A����� �31�H�� � �E�L�������� ��� HDž@��� L��H�������H������M��uH��� M���# H�)[t L�����H��@���L��L��H���H��` ��8�L��@���H���� ������A�x4 ���H�P�I I)�H�x-L��8���L�� �������H��8���H��H�����o � ������������Hc�����H�<������H�����H�� ���H��� ������1�1�E1��~ L�� ���L�� ���E��I��H������L��H��H�<H���� L�� ����)��I�I�H���" A�D$;�����} I��H��(� E��L�� ���L�� ���E���� H������H�����A� L��H��������L��A���(E�L���0>�E�����������f�L��(���� H��8���L���%��A�Ņ�xvH��8���H�����L��H�����H�� ���1�L��A��H�H��8������H��8���H�H�� ���H�< uE��y2A�D$9���������I��H��(E�������L�� ���E��� @ L�� ���A��L���SD�����f D H������1�H��@����3�����xWL�@���L������L��H������� D II+P��� @ H��������H�=eXt H��������� � H� ��r ���� @ H�1Xt E1�H������u���f�1�H��H���� �-�����x L��H�������H��@����� �3� H�� 1��A�H������H��t0����H������H����H�� ���H��� ���A�����f�H������H��@���H��� 1��� H�����A�ą������H�����1�H�����A������L���; ��U���L��A����B�L����;��~���1�� ��.���H�= Wt �s��H�Wt ����>��ff. � � �UH��AUI��ATH��dH�%( H�E�1��L�H��r �x u\1��e�A�ą�x-H�u�H�}�1���\�A�ą�x�}�yQ�}��~ ���H�E�dH+%( uyH��D��A\A]]� D H�E�dH+%( uXH��L��A\A]]���L�� �����}�A�ĉ�D �y �}�~����}�~������ @ L��1����A�����4�� @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u�����ff. � @ � �UH��AWAVA��AUATSH��1�H��x��h���1�dH�%( H�E�1����H���e I��E���� Džd��� L�m��C`���N Džl��� H�CXHDžx��� H��x���L�40I�~ � L�M���� �{D �� L�cM���� A�N@L��L��L��A� �>������ L������L��I�H��p�������H��p���I�FH���� H���� �3���" L����G�I��H���E H���C�L���n���l���;C`}hH�CXH��x���X��l������� M� M���� L�cM��t �{D �2���M�fH�� M��LD�����f��{E �����l���;s`|���d���9�h�������d���H��p�������1� � L����x����"��x���H�U�dH+%( �� H��x[A\A]A^A_]�f. � L�[M��t A�;0u!A�{xuM�^�5����L��L���������L��H�5W� L��p����j �L��p���H��u����H���r H�k� � �01��==����C������9������C����:��f. � � �UH��AWAVI��1�AUATS��H�� ��<���1�dH�%( H�E�1��U��H��P���H���� ���� DžD��� HDžX��� �} M�M���� A�~D �� M�~M��� L�m��K@H��P���L��A� L��蜺������ L���L��L��H�H��H����:��H��H���H�CH��� H��� ��0���0 H��X���L�+H���� L��H����%�H�G ���� L��H�5� � 1��A�H�H��X���L��`���� L���O����� L�CA�80�9 A�xx�. H�S L�C8H� � H���� H�5� L��1�������. A��L���pD��D���I��p��D���9�<����� ��C��� �� M�fM��tH�5� L���%���� A�FE��C������� A�V`1�A�ą�~<f D Ic�H� �H� HI�FXH� �H�{ �"���A�~E ����A��H��XA9�|�ƅC���E1��K��� L�M���� M�~M��t A�~D �����L�{H�H� M��LD�����H�S L�K(H� � H���� H�5� L��1��W���������CH���� E1�� D I�����D L��L��H��H{P�y���A�W9SH����������1�L�H����#��L��I����B�M����H���t$L��H�5� � 1��?�L������H���A�V`A��D9�~���������C���A���&���f D A�ǿ �cM�H��P�����H�E�dH+%( �= H�Ĩ D��[A\A]A^A_]� � H�5 �9��� @ H�5a� � 1���>��=���M�VM��t A�:0uQA�zxuJL�S�U����H��P���L�������� @ A���h���H� � H���i����H� � H���+����L��H�5w� L��H�����L��H���H��u����H���r L��H� 1��01��]8�A�FE��C������W���H���r H� 1�A����01��+8����� 1��7���A�����E1�����"��f�A����� D � �UH��AWAVAUATSH��� dH�%( H�E�1����~ �V�I��H�� H)�H��H�DpH�����H���r A�^Ef�)�p���D�hA�F`�{��,���I�FXH�� ���H��= H��h�����=�A�Dž�� ���G��H���p���H���A ��,���D���h������+ ��,���H�� ���E1���H��H�PD��I��H�D�XH��8���H�E�H��@���H��P���H��� f � J���p���M� E��H��H���M��� A�~D �� M�nM��� H��H���A�O@L��H��@���辴��� ��� H��@����h��L��I�H��0����V��H��0���I�GH��� H���� �+���< I�~hH��萺�B���h���L����2�H�߉�H�����I��H������\ A� I��XL9�8����� E�gLB���h����L��tZI� ���A�~E �����f�M� M���� M�nM��t A�~D �����M�oH�`� M��LD����f � ����H�����;��H������� �lj�0�����H����A��D��H�����0���H��J���p����� F���h����L���f D M�^M��t A�;0u1A�{xu*M�_�M����H��@���H��H���� ����� � L��H�5�� D��(���L��0�����L��0���D��(���H��u���� L��A�׃��u A�~E �� H��p���� ��h�����x���H��x���� ��l�����x���E��xI��pL;���������f D H�E�dH+%( �W H��� D��[A\A]A^A_]� � A�ׅ��s���H��r E1��x �_���I�vhI�~H��I��H��t ��,���H�� ���L��H���d����� H���r H��� 1��01��3�L��E1���������H���<�H�{0 H��H����� �{L �� H��H��� �CHt��~{L��@���E1��'f�H�5�� L���,���� I��D9cH�� H�CPM��@ I��N�t(L�����H��t�L��L��@���H��� H��H�&�r 1��01���2�H��H�������@���L������� ��������*���7���H�KL�H�� 1�H���r �01��2����� B���h���A�����L��@����H�CPL��@���H�U� J�L(�^���E1�� ���A�����H�q�r � A��H�J� �01��2��H������BDŽ�h�����s���H�6�r H�� � �01���1�D��A���{���������� �UH��AVAUATSH��dH�%( H�E�1����� �V�L�gXH�� H)�H��L��� � A�D$M�l$���~"1�H��H�CI�$H��H�<���+�A9\$�L��I��p�ij�I�|$�A�D$� �Q��L��I�D$� �2�M9�u�H�E�dH+%( u H��[A\A]A^]�� ��f. � � �UH��AVI��AUATH��dH�%( H�E�1��E�����E�����y��H���� H�u�H�}Ժ I���L�A�ą�x/�}�L����A�ą�yJ���tE�}ԅ�x���}Ѕ�x���L���-��H�E�dH+%( u:H��D��A\A]A^]� � �}�L���M�A�ą�y���u�E1��A����� ��ff. � @ � �UH��AWI��AVI��AUATD��SH��D��H��(dH�%( H�E�1��G �A�Ņ�xkD��L��H����H�E�H��� H���]�A�Ņ�tf����� H��H��� H� � HD�H���r 1��0H��1��S/�H�}�������H�E�dH+%( �� H��(D��[A\A]A^A_]�H�E�L�x L������:�I�H t�1�f�I�G@L��L�$�I��-L��� ��uH��I;_Hr����f D L��H����3�I9_Hw��f���f � L���x��1�H� � I��H��H���r �01��.�L���a���)���H��H��� H�� A���HD�H���r 1��0H��1��L.������b��f�� �UH��ATI��SH��H��H�~dH�%( H�E�1����I�D$H��tUH�{H��t��I�D$H��t=H�;H��t)���I�$H��t'1�H�U�dH+%( u H��[A\]ÐI�$ 1��۸������� � � �UH��AWAVAUATSH�� dH�%( H�E�1����� �V�L�oXH�� H)�H��H��� H������WA�}� �� � I�U�H���Z H��0���L�������8������F ��8���I��pA�E�L;����� I�E�A�}� H��0����� I�}� �r I�E�H���{����80�r����xx�h���H��0����V+���T����X ���I�E H��H���:���I�M�H�{� H�ex H�H8A�ËC@A�E�CL1��E���� �{L H�s8uH�{�������� H�K81�H�{� H��� ����� I�}�H��t���H�C H���� H�{ tI�}����H�CH��t{I�}�H��t �ͱ�H�H��teIc}�{HH���%��H�CPH��tL�sHE1�H�Dž� �. D H�{PI�E�K��H�4�L��I��H��H���-�D9cH�Dž8��� �R���I�} ��%�A�}� I�E � ���I�uI�}���I��H���~ H��0���H�����H��H���� H��� H�"�r Hc@;B�K I�M�H�7� � H��� H��HD�H��r �01���*�L��� ��A�}� � H��0����X)�A�}� ��� A�U�I�uI�}��i�H�� ���H���a L�5��r Ic~H���E �H��(���H���� L�� ���I�]�HDžP��� L�������� �@ H������I�W L�b8M���I Dž���� L��P���H���� L�� ���E1� D I�|$-�~4�H��H��tx�@ H��8����e��H��8���H��t H)�H���~��H��P���H��H���� H���##��t A��E;n}H��(���Ic�L�d�f D H��P��� tL�����L����$�I��H���b���D������L�� ������������� ������A9F�+ A�}� u I�}� �4 HDž� Hc�����H��H�<PH���Y��I�E H��� ������L�����E1�Dž�� �p�H�����H����Dž8��� � D I��L;������ H��(���N�4�A�F*��<u�E��M��tPM�FH��(���1�� ���H��D9�t4H�L;Bu�H���r I�N-� H��� �01��+(�A9�u�f D Hc�8���H��H��H�PH�����H� H��H�� ���9������% H�����I�V ��8���H�p�I�FH)�H9��$ H�� ����y4 uHH+AH�H�� ���H�p8H������x� u H�x� �T H���H���� H�8H��t�p��H��H���\ H�� ���H���H�A8H+FH�yI�~-H�A(�=��H���, H�����L�� ���I�G�A�H�y�A�G@�Y�H��t��� � ��H���� I�G H�����H�� ����@�^L�FH���+ H�� ���H�� ���L��I��H��0�����L;��������L�������8���9����: H�� ����Q��H��(����U���8������Y���� f�A�}� uyA�}� �� H�="� �B��I�E�H���- I�E�H���c������� H���s H9 �3���軦�����&���H�D�r H��� � �01���%�����f�I�E�H���������f D A�}� � ������@���Dž8�������H�E�dH+%( �� ��8���H�� [A\A]A^A_]�I�}��w��I��H���� H���C��I��H��� ���t.H�=��r H��f D ��u ��_�� �QH����u�L�u�H� � �@ 1�H��� L�������8������# L�����L��I�E�H���E 趹����HDžP��� � DžH��� ���H�� ���H���^ L�xH��P���L��H���M��tL��8���L��(���L��0���f D I��G>�H��L��H��I�����A�ą�~H��(���H��8�����H���w��A��L��� ��E���� L��� �I��H��u�L��8���H�� ����@���H�����8�������L�%x�s H� q�s I9�t< @ I�$I�D$fIn�I�|$ ��H�BH�A$�@��L��舸�L�#I9�u�Dž8��� �����I�uI�}����� ���H��(���H���p H���r H��� � �01��P#�H��0���H��(���L���!��8������Y ���� H��(����X��H�Y�r D��8���� H�V� �0D��1���"�A����< ���k���H��� �� @ L��訷�H� �r H�u� 1��01��"����H��H�<PH��� ��I�E I��H���} H��� 1�Dž8��� L�pM���� L��L��8���E1��f. � I�U L�$I�~A��L���$���� A�E�L��H��XA�D$L� �I��H��u�L��8���D��8���L���\���8������茎��I��H���� H���ا�L��I��H�� ���L�h 袶�M���� H������X����Hc�H��� ��H��H�� ���H�PPH���~ �@H�������H�����H��I��H� L�~��I I�E I�H��t �N��H��H��t>I�}I�H��t�4��H��t'I�EI�� I��(I9��F���I�?H��t�� ��H��u�Dž8����L�����H����I�} H��L�gXH�FI� ��f. � I��X�G�L��I9�u�L���G���%���� ��A�}� ������I�~-H�����荦�H��t�H�� ���H�����H�FH�����H�@�H�F(� ���� �8���H�� ���L��8���D��8������H���M�e ��~#H��H�PI� �f D L��I��X��I9�u�L��藢��8��������� H��� H�.�r � �01��� ��8����AoU�f��Ao]�M�e��Aod$ AE�)�P���L��X���AD$AD$ A�U�M��I�uL�� ���I�}�8���)�`���)�p����� H��P��� �� �5 �I��H���� H�� ���H��H���H���s��L�� ���H���S L��H�x-� L�� ���H��������L�� ���H�������� ��8��� L�y� �A*��< �e M���� H��r H��� M��L�ɿ �01�� �H��(���L��L���1����� H��p���IE�L����`���AE���d���A�E��1��H��0���H��(���L���+ �L�牅8���A���ʠ�I�}���I�}�踠�fo�P���fo�`���fo�p�����8���A,$At$A|$ E���� H��(����$���8�����������A @ L�����fo�P���fo�`���fo�p���H��(���A$A\$Ad$ �ө�L��蛈��H��� 1�H��I��H���r �01��l �L���D��Dž8�������� D L���(��Dž8������q���I�~-H������ ����������H�� �������H�����H�@ ���L��8���M��I��1�I�}-�'�H��H��t9L���g��t��A9^~H��(���Hc�L�l� H��P��� tL���6��L����I��H��u�������L��8����H�A�}� L�������Ѿ�A�}� �������L��8�����8����J���H���r H�'� � �01��2 �A�}� M�u�I�] �� M���H 1�1�L��HDžH��� ���H�����H���_ H��(���H��H���� �7����? L���g���L������H��H���Dž ��� LE�H��L�� ����_L���s��L��苡�H�CH���� M+fL)k(L�cH�� ����f��H�CH���� �� ���H��X�� ���;�8����� L��H���L�c(H�����M)�L�����I��H���M L�KL�x-L��L��L�������L��������l���H�; �E���L� �E���A�}� �� H��0t L��h L������x L�����H��tH� H���H�����H���r H� � 1��01��z�H�� ����>��H��(����B��Dž8�������Dž8��������M����� �H�[r � � �؉�8�����H�h�r �01����8�����L���d��A�}� �E�Dž8�����?�f. � �'���������H���r �x �> H��/t L��h L���w����L L�����H���; H� H�� ���H���( H��E1�E1�H��D��I���KH������:��H�����I�FH�� ���I�|$ H�HHDHI�F(H)�I�F��I��X;�8����� I�v(H��t�A�~0 t �&��t�I�v(L�����I�~H���ʋ������ A��1�I�> I�~�h���I�>�s���H���r �x �C���L������A�����H����|��H������`��E��ynE��H���r D�� 1�H��� �01��g�H��0���D��8���L�`XL���I��X���D9�|�L���ɚ�H��(����m��L��0���I�������8���H��0������i��D9��u���H��(����4���z�H�� ���H�8���H�������A���D��� @ H� �r H��� 1�L������01�����H���r H��M�F-1�H��� L������01��|�Dž8��������v���HDžH��� I�UM���& H��H���L��超��A�Dž������H��H���H�� E1�H�� ���L��M��I��H�� ���H)CL��� ��H�H���� �C,A��H��XD;�8���|�M���Q���L���9��A�}� ����A�~4 u M�M�M+FM��M+~����H���r H�&� 1��01�����L������E1�����HDžH��� L�p0L�����H�����H��� 1�H��H���L��跄����� H��H���H��Dž ��� H������ML����L�����H�CH���� M+fH�����H)C(L�c�� ���H��X�� ���;�8����� L�c(H�����L+����L�����I��H��t7L�CL�x-L��L��L�� �����L�� �����t�H�; �b���L��b���H�L�r �x �y���A�����H������(������H���r H��� 1�A����01��4������8���H��0����}������1�����Dž8������W�Dž8�������H�H��0���H��� H�HHH�'v H��HD�H��r 1��01���H�� ������H��(���艩�Dž8����������H�� ����^��Dž8�������H���L������A���F��H������*������M��A����� � �������uoL��0���H� q�r H��~ H�� I�NH�3H��HD�1�1���I�~H H�1� tH��� �31�1����H�� ������H��(���譨���H��0���L�u H�3� H�AHH�IH��LE�H��r 1��01����L��H�οr H��� 1�A����01��n����H���r L��H��� 1�L��8����01��F�L��8����l�L���A������f. � E1����H�����H�x��+�H�I�r H��� 1��01����Dž8�����5�Dž8����� �H�� ������H��(���虧�Dž8������Dž8����������趷��q��Dž8������f�� �UH��AVI��AUA��ATH���EdH�%( H�E�1�����A�ą�x"D��L�����A�ą�t7D��L���L�����H�E�dH+%( u(H��D��A\A]A^]�f � D��L�����A���� ��f. � �� �UfHn�fH:"�H��H��dH�%( H�E�1�H�OH�G H�G0 f�G H�E�dH+%( u��褶� @ � �UH��AWI��AVI��AUI���8 ATH��dH�%( H�E�1��*�H��t4L��L��L��H��I�����H�E�dH+%( uH��L��A\A]A^A_]�I������#�� � �UH��AUI��ATSH��dH�%( H�E�H�G H�H��t<E1� � J� �H��t � H��H�[茥�H��u�I�E I�}I��I9�r��q��I�E f�I�E0 AE H�E�dH+%( u H��[A\A]]��y��f � � �UH��ATH��dH�%( H�E�1�H��t.I��H�� �w"� ��H�E�dH+%( u#L��L�e�����H�E�dH+%( uL�e������f D � �UH��H��dH�%( H�E�H�G0H�U�dH+%( u���ʹ�ff. � f�� �UH��H��dH�%( H�E�H�G H�U�dH+%( u��荴�ff. � f�� �UfHn�fH:"�H��AWI��AVAUATM��SL��H��XH�u��M�dH�%( H�E�1�)M�M��tI� H��tH� M�o(I�wE1�H�}�A�E��t H�|J�y7�H���@ D)�H��I�ƃ}�toI�GH���� N�,�M��u� M�mM���� I�WH�u�I�} A�W��t�M��tI�E I�$H��tI�EH��E������_ �U����n M�G M���� H���������I�G0H�� H��H��H��I9��* I�G(� L�E�H�P� H9�HC�H��H�E�� ��H��H��H�E��}��L�E�H��H���� �E�A�@ H�E� I�|J�y7�I�A)ĉE�D�e� @ H�E�L�4�M��tL�E����� � M��I�wM�vI�<$A��M�I��H��H��H�I�L$L� M��u�M�G I�H�E�H�E�L9�r��~E�fH:"E�E1�AG ���I�_I�_(I�wH�}�A���tH�|J�y7��@ H��)�H��I�ƿ �� �H���� I�WfoU�J��H� H�HH�1�I�G0H�U�dH+%( �� H��X[A\A]A^A_]� � M��I�wM�vI�<$A�H�I�D$L�#M��u�����f � I�G(� H�P� H9�HC�H��H�E�� ��H��H��H�E����H��H��u;���_��� � �}������������C��� @ fo]�1�A] �.���I�������������ff. � @ � �UH��AVI��AUI��ATI��SH��H�_(H�wL��dH�%( H�E�1�A�1҅�tH�|J�y7��@ H��)�H��H��I�FH��tUH� �H��u �Jf�H�[H��t?I�VH�;L��A�V��t�M��tH�SI�U H�U�dH+%( uH��[A\A]A^]� @ 1����/��ff. � @ � �UH��AWI��AVI��AUATSH��H��(L�g(H�wH�M�H��dH�%( H�E�1�A�1�E��t H�|J�y7��@ H��D)�H��H��I�FH���� L�,�M�e M��u� � M�l$M�d$M��tqI�VI�<$H��A�V��t�M��tI�$I�H�M�H��tI�T$H�I�T$L��E�I�U ���I�n0�E�H�U�dH+%( uH��([A\A]A^A_]�f D 1������f. � D UH��AWI��AVI��H��AUA��ATI��SL��H��HL�E�dH�%( H�E�1�������� H�u�L���a���t}L��H�U�1�L���ܮ�H��H�E�H�E�H���� L�u�L��L�c(L)�H�C�Q��H�CH���� 1�E��t M9�uc�C0H�U�dH+%( �� H��H[A\A]A^A_]�f�L����H��� L�����H�9� 1�H��H�-�r �01�������H��r H�M�H�K� 1��0I��1������w���H��r L��H�� �01��������S������I���蘭� � UH��AWE1�AVL�u�AUI���? ATI��SL��H��xH��x���L��H�M�D�E�dH�%( H�E�1�H�E� � ��H���� H��twL����H���>��D�hMc�L���_��H�CH��� L���ʟ�H�{� L��I��L�` 1�H������&&� � ��H���� H�@ H�CH�E�dH+%( �� H��xD��[A\A]A^A_]�f�L�� L���P��H��t �F����� L�� L���.��H���� H�E�H�M�L��L��A� H��E1�H��h���H��p����h����0 H�}� �� H�U��<����E1�E1�<��� �H��� �� D�p�LbA� H��� ����u�D���z��H��H���� 虌�H�CH���� E������ ���H���� L�`H�C���� H��t+H�u�L���_�H�M�1�H�{H�x� � �$���xPE1���� � �H�D�p��� �R���<��B <��� D�r�9��� � H�C � A���>��� D H�}�H�u�H��`���茬�H��`�����A��uH�Ǹr �x �� L9m�uhL��H��`����8�H��`�����uMH�}�蓾��u@I��L;m�w6 D H��h���H��p���L��L��A� �����9���I��L9m�s�A�������� @ H��x���H���� H�E�L�bA� H��� � ��� � L��H��`�����H��`�����4�4���A�����J���D�rLbA� ���A��������é�H��r D��H�z� A������01��������H���r H��� � A������01��Y����A��������f � � �UH��AVAUI��ATSH��H��L�&dH�%( H�E�1����tQ��4tFH�L��A� H�p �1���A��H�E�dH+%( �� H��D��[A\A]A^]� � �{ t�H�I�L$PE1�L��E��$� H��� H�p �$���A�ą�u�HcCL��H��H�CL�4��e��H�SI�FHcCH��H��H�HH��t(H���r H��� � �01��<�C�-��� �C ��:����?��ff. � @ � �UH��H���odH�%( H�E�H�F �oOH�F H�E�dH+%( uɸ ���� @ UH��AWI��� AVM��I��AUL�m�ATI��SH��hH��p���H�H��x���H�JH��� D�M�dH�%( H�E�1�H���r H�]��01��W�L��L�����H���L L���+�L��H�E�� ��L�E�� H��� H��H�]�r �01�� �L����I�L$A���9[�� ���� ����� A�|$ �� H���e I�t$L��L��D�M��ŏ�D�M�H���� A���� H�E� 1�HC�E�L���C�q��H���H I�$E1�H��t I�t$D�M�M��L��H�M����A��H�E�dH+%( �� H��hD��[A\A]A^A_]� A�|$ �P L��L���Q��H��� L����A������� � D�M��S��H�E�H��H���Q H��x���D�M�H� H���| H���� @ H�u�L��贸�A��H�E�E��� ���H�լr I�L$H��� 1��01��v ��!������tk��tfA��A���� H��p���H��� H���r 1�A����01��2 ����� D L��D�M�� ��D�M�H���=���I�L$H��� 뷐foE�foM�L��L��D�M�AAN� ��D�M�H���� L��D�M���L��I��誗�E��� H�3� H��H��r �01���D�M�A��u,� ���H�E�H��H���� H��x���H� H��teH�L�����H�I�D$HC�E��C����f�H��x����x��� @ D�M�H�M�M��L��H��p���L���R���A�����f. � H��x����H�8�r H��p���1�A�����H� � �01�����|���H�� �v���L��I�\$A���蝖�H��p���H��� 1�I��H�۪r I�ً01����2���A���'���H��p���H�� ����H���r H�f� 1�A������01��E�����[��ff. � � �UH��AWI��AVAUATSH��H H�����Lc�� dH�%( H�E�1�E��~cA�H�H�V H��� H�<�H� yH�F8H��ΐ �f D H��XH9�t/H;u�E1�H�E�dH+%( �4 H�e�D��[A\A]A^A_]�f�I�E9�� �� A�@M�W �J$I�PA��� K��I��� I�@I��� L�BL��H��H������H�L�KH�������N�A�ƅ��c H��������H�����H�CH���2 H������H��� � H�HL�@(H�(�r �01���� �=�fIn�H������fH:"�H���� M�/)����f��)� ���Dž$���� A�}@���r L������1�E1�M��� f�ƅ ���H���r L�� H�� �01��J��H�����H���H�����H�5��D��(�������(���� H�X�r H��� �0D)�1���D��,���E���= H������D��(���H��L�8A9_@�~ I�OPH��H�5�� L�,�M�eL�������7���H�5{� L�������'���Ic�H������A��H���AoU H��H���Ao]XI�M H�H A9_@� D L������E���� Ic�H��H������D�sH�}�H�CPH���S �sH���1 H������E1�I���:f���_t`H��L���`��A�ƅ��0 H������I��H��(D9`H�\ L�hPL��L�sI��� H��H�5_�r I�M��� A��t�H�;H���� 芀�I�E H���� H���r L��H� � � L������01��W��I��� I�W L��H�����H�p�i �H���� L�����H�!� � H��H�Z�r �01�� ��I��� I�w L��M��� E��� H�������q�A�ƃ��� ���� ���� ��� I��� I��� H�PD�H H������H��tIH��L���L��H��H�pL���������L������A��E���� I��� I��� H�������p L�p@������M���� H�5h� L���(����� H�5�� L������t}A���xuA�~ tm��suA�~ ta��uuA�~ tUL����~�H������H�GH�����A��� �HDž���� H�������)��A��� H�������u������L������������� L���"��L��������������� ��` ��D������L��0���L�� PR� � L��1�� ��ZY���� �� H��@���� A������*��H� � 1�H��H�/�r �01�����$���f � A��� ����I��� H��� 1�H�HH��r �0I��1����)���f D H������I��H��������: H�����H��t� _I��� L�(I��� L�p���� D I��� 1�I�0L��H�p�_�H�������A��� �3���I��� H��� H�HH�G�r 1��01����A������4���f � E���6���� ���f�HDž���� A������f. � L���������H��r H�n� 1��01�������H�����L��H��H���������H���� H�������H��L��H�������9��L������� H�� H��H�t�r �01��#��M���� H�5K� L��� ����� H�5�� L��������� A���u�� A�~ �� A�u H������������������@�� H��L��0���E��PL��� �Y���L���{�H������H�FH����������f�E1�����H������� ��t ���� H������������H���w�������H���� ��uUH������H�@H���x � H��H� H��u�� H�������\w�H������H�H���� ������@�pH������H�5� �k������H������H�5�� �P�������L��A����z��H�+� 1�H��H���r �01��n�����f � H�������D ��t~A�s �w�����suA�~ t�xu�A�~ uͿ �c���t�A�x �F���1�E1�����H���������A�@ H��� 1�H��H�-�r �01�����@ �$���� ��������H���r D��H�5� 1�A�����01�������H������H�P���L���o��H��� H���j���苘�H������A����I��L��H���>��I��H��� 1�H��H���r �01��/���u���H�k�r H��� 1�A������01�� ���Q���H�G�r H�� 1�A���01������-���f�UH��AWAVAUATSH��8dH�%( H�E�1�H�E� H���� H��I���D��L�kP���� �Ao$CP�AoL$AML�u�L��L�}��@ L��L��� �S��H�s L��L��A� L��諺���� H�E�H���� H���� @ L��H��SH�}�A�����Hǃ� H�E�dH+%( �p H��8D��[A\A]A^A_]� L�s0H�s L��L���}��H���B���H�s L��L�����H��� L��E1�葉�H��� 1�H��H�֝r �01�����x���Hǃ� �H���H��� �8��8���H�{xH��twL�u�H�s L���'���tH�s H��� L������uH�}�L��L���} �����H�V�r H�K H��� 1�A������01�����H�}��Ʌ����� @ H��� �{������H��r H��� 1�A����01�������H��r H� � 1�A������01�����}���蠕�� �UH��AWAVAUATI��SH��H��L�6dH�%( H�E�1�M�.I�} t�$��H��H��t I�} ����uI�uL���s���u'1�H�U�dH+%( �) H��[A\A]A^A_]� L������t�L������I�uL��I�F�4��I�NE�E1�L�= �r H�� � A�7���E�E����A�7� H�� D��AMH�A�NEEDH�1�E�F�v��I�FL��I�E�Fz��u"L��H�5� L�����C� �&��� I�FM��L��LD�H�5� L�����A�ą�x-I�E1�H�@0�@��tA�FX A� D�c� ����I�>H�� �sq�����ff. � �� �UH��AWAVAUI��ATI��SH��HHc�� dH�%( H�E�1���~[H�V �K�H��� H��H�F(H�Lh�f D H��@H9�t/H;u�E1�H�E�dH+%( �S H��HD��[A\A]A^A_]�f�I�$A9�$� �� �S�H$L�@H��A��$� I�T$ I�|$PI�$� I��$� I����A�ƅ�x�H�/�r H�KH�~� � L�C�01�����1�1��A��H�C8H���� AƄ$� L�=� L��L��H�M�L��H�M��. �H���r �8 u"H�{8�G��� ������H�C8 ����H�M�I�|$0L��L��AƄ$� ���H�{8�G�������H�s�r ��H��� 1�A�����01�������A������ ��ff. � �� �Uf�H��AWI��AVI��AUATSH��8L��� Hc�� dH�%( H�E�1�H�Śr )E�H�E��P���t[��4tVA��� t<I�w L����A��� E��t#H�U�dH+%( �1 H��8[A\A]A^A_]Ð� ��f � I�w M�oPE1�L��I��� E��� L����� �t ����w���L�E�A��� �@ �U�L��L�E��E�芕�L�E���xGH���r �U��x tb�}� � ��H�,� L��L�E�H�5� � HD��3��L�E���t+L�����H�ԗr � H� � �01��w��1����L��L��L�E����L�E���uyH�r�r �x t �}� �� H���r H�M�H��� � L�E��01�� ��L�E�L��1�H��L�E��X��I�| �H���+v�L�E�L������T���f. � H�!�r H�M�H�I� � L�E��01����L�E��f D L�Ǻ H�5� L�E��(��L�E���L�Ǿ L�E��>��L�E�������L��L��L���$��H�M�� H�Ϸ A��H���r �01��A��E��L�E��=��������J��f. � � �UH��AUI��ATI��SH��H��H�RH�vdH�%( H�E�1�� ��H��tH�{���.t 1�H�U�dH+%( ufH��[A\A]]� H�{H�3����t�H�SI�u L�����H��t�H�{ t H�{�c��H��H��t�H�{�2���u��C � ��{��ff. � � �UH��ATI��SH��H��dH�%( H�E�1�H�~ t� ��H��H��t!H�{����uH�3H��t+L���K���ug1�H�U�dH+%( u|H��[A\]� D H�u�L���,��C�U�9�~�)�9C~ĉCH�C�Ao$�Ao\$X�C �f. � H�C�Ao$ �AoL$H� �C �u���腍� D � �UH��AVI��AUI��ATA��SH��H�� H�qdH�%( H�E�1�����u]D9cWD9c|QH�M�H�U�L��H�{�5n��~D9e�u3H�u�L�������u#H�H�{ tAH�{0D��襄��y ���u @ 1�H�U�dH+%( u/H�� [A\A]A^]�f. � L���m�H�C H��u�����裌� � �UH��H��SH��H��(dH�%( H�E�1�H�FH��H�5�HD�����x;H�H�P01��R��uH�U�dH+%( u0H�]���f D �CX �� � H�;�E�H�� �i�E�����ff. � @ � �UHc�H��AWAVI��AUI��ATI��SH��H��XH�ypdH�%( H�E�1��Tl�H��tI�t$(L���R���t.1�H�U�dH+%( �� H��X[A\A]A^A_]�f. � H���r ��M��L�}�H�� � M�t$0�01��6��I�$�]�L��A�\$H�]�H����L��M�l$ �~@H��fI:"D$(�E����L�}��E� )E������u �}� u I�t$ H��H���L������}� t L��L�����1҅�O��!��� D H��r H��� 1��01�����������蠊�� �UH��AWAVAUATSH��xdH�%( H�E�1�9qt'1�H�U�dH+%( �+ H��x[A\A]A^A_]� ��H�q(I��I��I���ܮ��u�M�|$0H��t���L�p���H��x���L���$k��xOH� 1�r D��t���� 1�H��x���H�j� �3����H��x���L������u��t���9�p����� I�$M�l$ H�]�L��L�u�H��H�3���L���~@A�D$L�u�fI:"D$(�E�����E��E� )E��R���u5�}� tL��L���]�1҅�O������I�t$ H��H��L�����}� u�H�T�r H��� 1��01������������3H��� 1�1�����I�$H�@H��ttM�l$ fHn�L��L��A�D$L�u�H�M��E� fI:"D$(H�P���L�u��E��E����H��h���)E�����u_�}� H��h���t>I�$L��H�p����uKD��t���H��x����3H��� 1�1��=����������I�t$ H��L��� ��}� t���2��H��p���L���c���u�L����z�D��t���D+�p���D��t���H��H��u�� � � �UH��AWAVL��P���AUATI��L��SH��H�� H��8���1�dH�%( H�E�1�HDžH��� HDžP��� HDžX��� Dž@��� DžD��� 越��uL�P���L��`���H�;L��L����h�H���� H��D���H��X���L��L���Dh�L�u�L��L��L�����H��H���� L����y�H��H���� L��L���w����� DžD��� H��8���L+�P���L�` H���g�H��8���H�AH���Q H��X���H��tq�g�H��8���H�H���7 � H�U�dH+%( � H�ĸ [A\A]A^A_]�f � ��D�����t6H��8���H��X���+�@����AH��u�1�H�����DžD��� f D 1��b���f � H��@���L��H��H��0����7���� ���L��L�}����H�� ���H��X���H��H���H��(���L9�P���uj�� f � H��(���L���!��L����u L9�H����� �Xx�I��H��t?H��0���L��豠��u,foE�foM�L�� ���)E�)M�L��L��L���6��H��u�L�����H��H���>���H��X���H��t �����%�����D������!���H��8���+�@���H�� ����A����f. � ��@�����D��������H��8���+�@����A��� � � ��L����D�����H��X����P���H���r L��H�ش 1��01��U���������f�������H��H���a�����f D � �U� H��AWAVL�u�AUI��H��h���ATL��x���SfIn�H��fI:"�H��� dH�%( H�E�1�H��`���H��`���H������1��H�H�FH���� fHn�I�} fH:"1�H������H��0���H�5b�DžP��� )�0���L�� ���H�� ���Dž(��� )�@����Ͱ��P������� D�]�E���k H�����1�E1�H�� ���H��0���H����H��I�} E1�E1�j H�� ���L��H������ ��AYAZ���V I�} H�����L��H� ������H���s H�3H��� L������H�; H��h���t H���i H�{ tlH������H���L��1�H�5��Dž8��� H��0����Z��}�D��8���H��������m E���(���� HDžh��� H�{ u�H�CH������H�5��L��H��p�������A��H��`���E���* H�@0�p���� D�u�H�����E�������L���/��H��H��t � �b�H�C(H���� f D H�وr H�K � H��G �01��x��D�u�H�E�dH+%( �� H�e�D��[A\A]A^A_]� � D�E�H�����E���$����h��� � �E�H�����������L���~��H��H���� �e��� D L���E� �Y��H��H���-����@��� � L�� ������ @ H�x �G^�M���u`H��r H�K � H��F �01�������� �U��������� � L��L�����D�u�E���&������ L�����H��H��t��;a�H�C(H��t.H�s�r H�K � H�F �01����E����������H�E�r H�K � H��E A���01������e������L���<��H��H��u��f�� �UH��AWI��AVAUATI��SH��(dH�%( H�E�H�i�r H�X@H���� H��輊�L��I��豊�I�|�G��I�$H��H��� L�5�� � 1�M��I��L��H��������I�<$� �h���� H��r L�h@���M��t���$wH�@ @ H��r:L��H�E��v\�H�E�� ��H�U�dH+%( �� H��([A\A]A^A_]� @ I��/ �J��I��H��tWI�<$�I���f � �?/t H��H�������� L���Bh��t � �� ���L���[_�I�$H��t1��m���L����[������[������Q����J~�f. � Uf�H��AWAVAUI��ATSH��8 H������dH�%( H�E�1�H�Fpƅ8��� HDž0��� )����)� ����@���j H�~0L������ ��I��I�EH�p H��t L���� L��� ^�L��L���q��I�}(L��H�����L����A�ą��` I�E H�����H�5Z HDž�� H�@(H������H������I�EpH����������I��H���n H����� E1�H�����L����� f D H��H�����L�� L���%��H��~@H����H�D��8 u � H����H�������٥��t�H������H��A���bt��L������utH�����Xl�L���P��E���� H������;l�E��~H������L��H�5e����A��H�E�dH+%( �~ H��8 D��[A\A]A^A_]� D ���D� A���|���H�A�r H�2� 1��01������ D H�!�r H������� H�v� �01����H������k��o�����{��B��H��@����� �8H���}�H������H�&� 1�I��H���r �01��i��D�#A�����ff. � � �UH��AWAVI��AUATSH��H��(L�&dH�%( H�E�1�M�,$躷��u&1�H�U�dH+%( �. H��([A\A]A^A_]�f�I�uL���4���t�L�����I��H���D I�}H��t H���{���u�L�����L��H�E��m�L�E�� H�F� H��H�сr �01����A�U M�|$(��tSI�t$L���ƕ�A�E L��AD$I�|$0H�5�����CI�}H�5 Y �6��H��t�C��yY� � ���L���_��uTH�-�r �x u�L��H�5� L��赣�C���u��C I�}H�5�X �֗�H��t��C 1���� M�|$ L��L���P��I�D$ H��t<I�}( taL��L���t����C�F��� @ H�ɀr H�J� 1��01��o���T���L���Rl�H�*� � H��H���r �01��C���Q���I�$�zE H�U�tAI�D$0H��H�E���H�U���I�D$ u#H��t H�z tH������ H#J uH�z( t!IE0L��L��I�D$ ���C�����x�H�z0 u�H�z8 u�I�<$�G���t-H��r I�L$ H��� 1��01����H�u�L��L�����I�D$ �ff. � @ UH��AWAVAUI��1�ATI��SH��xH� dH�%( H�E�1����I�D$pH���= L�sL�}�M��t H�5�V L��L�}����H���� H�E�1�M�t$0Džt��� H��h���H�E�H��`����bL�����H�{ I�D$(tH��tEH�{ �� H��`���1�L��L�e�H�5U����E� 虺�E���t�����t������� H�u�H��I�} E1�E1�j H��h���L��H��x����x��ZH��x�����YucI�} Hu�L���[��H��t�H�sH���I���I�D$( H�{ �Y���H�{( tfL��L�������t�����t������m��� � I�|$p�ο�I�D$p H�E�dH+%( �� ��t���H�e�[A\A]A^A_]� D �C L��H�5�L��A�D$�^���t����� fIn�I�D$0I�} 1�fH:"CM�D$PH�U��E� H�51�L��x���)E�fHn�fI:"�H�E� L�e�)E�襣�}�L��x������ ���L��L�������t�������� ���Džt���������v�UH��AWAVI��AUI��ATH�� H�?dH�%( H�E�1�蠰�H���� L�}�H��I��L���5��H���� �E�E1�L��L��H��P���H� ]� A��� ����H��t ��T���t?I�>���L��L��I��� ����H�U�dH+%( u5H�Đ A\A]A^A_]� D L���P��I�Ex�f. � �����u� @ � �U� fHn�H��AWI��AVAUATI��H�����SfI:"�H��H�� H�����L�5ɂr H����dH�%( H�E�1�)� ����H�H�R��H�����I�D$H�E�IcFH��� H�<PH���E���Q�I�H���� �s@H�E��E� ���� H��x��� H�� ���L��u H�}� �� �����D�e�D����Z �}� u7D��E���u H�U�dH+%( �0 H�� [A\A]A^A_]�f D H�u�H�����E���� H�����S@��~�A�D$�D����HDž� H� �H�HH��ƨ �������C H�����L�������L�`PI��1�L���f D ��H��X9��1 H� L�H�y t�L�i;���u� I��XL9��� I�<$L�H� u�I�NH��1�� H�՛ �ʺ��x.M��t�I�$L��L�H�������S�H������H�BH��u� ���E���~&E1�E1�f D H�}�A��L�I��X���D9e��H������O���x��� �Kh���!����E�����f. � �[������(��� @ H�����P@H���H���9������D�e�1�� ��� @ H���H����1������H�� H��H��HFPH�HH�yr �0I��1��������������������2�����q� � �U� fHn�H��AUI��ATH�����fI:"�I��SH��� dH�%( H�E�1�)� ����H�H�~��H�����I�EH�E�H�Xr Hcx�}�H���N�I�$H���� H��x��� H�E�L��H�� ����E� u H�}� �� �|�����D�E���x*H�E�dH+%( �� H��� D��[A\A]]�f D A�@��E�E��t: @ Hc�H��H}�H���$N�HcE�H��HE�H�x8迣�U��B��E���u�L���M�A��� D �{������j���A���g����dp� @ � �UH��AUI��ATI��SH��H� dH�%( H�E�1�H�{( t(H�E�dH+%( �� H��[A\A]]���f D H�u������� H�M�H��tJH�wr HK0� H��� I�L$ �01����L��L�����H�U�dH+%( udH��[A\A]]�L���lb�H�5� � H��H��vr �01��]�������L���>b�H�ߠ 1�H��H��vr �01��2��������Fo�f D � �UH��ATI��SH��H��dH�%( H�E�1����� t"� H�U�dH+%( u!H��[A\]� D H�3L������t�1�����n� � � �UH��ATI��SH��H��dH�%( H�E�1��7���.t"1�H�U�dH+%( u=H��[A\]� � I�4$H��蔞��t�I�D$�o �oKH� ��On�ff. � @ � �UH��AUI��ATI��H��dH�%( H�E�1�����.t!� H�U�dH+%( u1H��A\A]]� L���`�H��H��t�L��踲����������m� � � �UH��ATI��SH��H��dH�%( H�E�1�H�E� � ���.t1�H�U�dH+%( u?H��[A\]�H�u�H���d���u�H�E�I9$u�I�D$�o �oKH� ��5m� D � �UH��ATI��SH��H��H�6dH�%( H�E�1��$��A��� E��u H�U�dH+%( uYH��[A\]� � �CH�{�pHc�H���2S�H��t3HcS�Ao$H��H��AoL$JH�C� �C��l�1��f D � �UH��AUATSH��(dH�%( H�E�1�H��t{I��H�U�H�u�� ���ugH�}� t`1�� @ H�E�H��H9�v&H�}�1�1�H���;��L��H��I��譐��u�H�E�H9�t H�E�dH+%( uH��(L��[A\A]]� E1�����k�f D � �U� H��ATL�e�L��H��(dH�%( H�E�1��rW�H��tL���u��H�U�dH+%( uL�e����{k�ff. � � �U�n H��ATL�e�L��H��(dH�%( H�E�1����H��tL�����H�U�dH+%( uL�e����k�ff. � � �UH��ATI��H��dH�%( H�E�1��]�H��1�H��t L��蹯����H�U�dH+%( uL�e����j�f. � � �UH��AUATI��SH��H��(dH�%( H�E�1�����t@��4t;H�sL��菚��� ��H�U�dH+%( uzH��([A\A]]�f. � H�3L�������t�L�m��? L��L����U�H��t1�� @ L�� L����U�H��u�L�� L���U�H���g���1��w�����i�f D � �UH��AUI��ATI��H��dH�%( H�E�1��v\�H��tH��L������u2L�����H��1�H��t H�E�dH+%( u*H��L��A\A]]�н�H�U�dH+%( u H��A\A]]��Bi�f�� �U�Y H��ATL�e�L��H��8dH�%( H�E�1���T�H��t$H�u�L������E�H�U�dH+%( u L�e��ø��������h�ff. � f�� �UH��AUATL�m�I��I L��H�� dH�%( H�E�1�� ��H��t0L��L���-\�H��t H�E�dH+%( uH�� L��A\A]]� @ E1����^h�ff. � � �UH��AUI����ATI��SH��H��dH�%( H�E�1�L��H�����I��H��tH������&��v H�E�dH+%( uH��L��[A\A]]� I��s�����g� � �UH��ATI��SH��H��dH�%( H�E�1��f. � H���(���uL��H���H`�I��H��u�H�E�dH+%( u H��L��[A\]��`g�� �UH��AUATI��SH��H�� dH�%( H�E�1������4t-A� ��t"H�E�dH+%( �x H�e�D��[A\A]]ÐL�m�� L��L���R�H��tdH��H�E�L�M�1�PH��p���L��H��h���L��x����a�ZYH��~1H�E�H�M�H�P H��u�0<�w<uH�� H��t �<�v�<�t�A� �V��� � L�m�L��L��聎�H��tٿ ���I��H���� L�����H�M�fHn�fH:"�p���AD$����txwB��ov%��pA�T$�AA�D$ H�A� L�#I�$������Ow;A�D$����������� ���t���u�H�AA�D$�A�A�D$��� � D ��P1�A�T$�H�AA�D$1���e�E1��h���f. � � �UH��AUATI��SH��H�� dH�%( H�E�1�����A��� A��4t$H�U�dH+%( � H�e�[A\A]]�f D L�m�� L��L����P�H���� H��H�E�L�M�1�PH��p���L��H��h���L��x����_�ZYH���� H�U��:�� H�M�H�� H��u{�L�m�L��L����H��tq� �R��I��H��tnL���R��H�U�fHn�H�r� fH:"BI�D$H�AD$I�$� L�#���� <�w<uH�� H��t��<�v�<�t� ����� d�1����� D � �UH��AWAVI��AUATSH��� H��8���H��@���dH�%( H�E�1��c��A��� A��4t%H�U�dH+%( �� H�e�[A\A]A^A_]� H�]�� L��H���\O�H���s H��p���E1�L��h���H��H���H�E�L��`���H��0���L��X���L��P��� H����H���L��L��M��M��L��H���]�I��XZM��� H��h����>u�H��p���H�V H��u$�7f. � <�w<u�H�� H��tf D �<�v�<�u�H�� H��u�H��@���H�NH�PH9��� H�� ���H��(����O���H��0���H��8���L�����蝊�L�����H���%���H��0���H��x����*��L�����������H��(���H��x���H�� ���H�H9����H��@���)ʉP1��R��� � � �A���f D �@ 1��-�����a�ff. � f�� �UH��AWAVAUATI��SH��� H��8���dH�%( H�E�1��:���4t5A� ��t*H�E�dH+%( � H�e�D��[A\A]A^A_]� D H�]�H��8���� H���(M�H���� H��P���E1�L��h���H��H���H��p���L��`���H��@���H�E�L��X���H��0���H����@���L��M��H��H���M��L��H���[�I��XZM���m I�$H;�`���s�H;�X����S H��h���A�|$ �t ����� A�T$�� � �rP9�� ��p9��t���H��p���H�H H��u#�<����w ���R���H�� H��t# � ����v���/���H�� H��u�H�HIcT$H��(���H9�H�� ����� �����H��0���H��8���L��������L�����H������H��0���H��x���袒�L������������H��(���H��x���H�� ���H�H9������)�E1�A�T$��� ���tk����r���A�T$H;P�c���H��p���H�H H��u&� D ���w ���:���H�� H���� ����v܀��t�����f. � H9P����H��p���H�� H��u!� ���w �����H�� H���� ����v܀��t�����f�H��p���H�H H��u'�Z f. � ���w��uH�� H���8 ����v��t�A�T$�� �m����� ��� H��p���H�� H��u �8 D ���w ���:���H�� H��t����v��� ���H�� H��u�IcD$L��(��������H�� ���H���^ H��0���H��8������L��(���H���h H��0����d��L��(������! H��0���H��x���L��(����z��L��(������# H�� ���H;�x���� �����E1�A�D$���� @ A� ���� D H�HIcT$H9��� H�� ���H��(����*���H��0���H��8���L������@��L�����H��(���H��H�� ���tTH��0���H��x���H�����H�� ���L��(���讏�L��(���H�� �����H�����xH��x���H�H9�����H��h�������H��0���L��(���H��譄�L��(���H������� D H��h���A�T$����� @ A�D$ E1����IcD$L��(��������H�� ���H���� H��0���H��8����:��L��(���H��tQH��0������L��(�����tYH��0���H��x���L��(���謎�L��(�����xH�� ���H;�x����6���H��h�����#���H�H�t���E1�����H��0���L��(���H��觃�L��(���H��u���t[� @ � �U�> H��ATL�e�L��H��8dH�%( H�E�1���H��t=H�u�L���!���u-H�U�H�B�H����H�� �� �H�U�dH+%( u L�e���1����Z� � � �UH��AUATH��0dH�%( H�E�1�H��t`I��I���q\��u H�U�dH+%( uPH��0A\A]]� @ H�UоU L���_F�H��t%H�U�L�E�L��1�L���U��H��?��미��머������YZ�f � � �UH��AUATI��H��0dH�%( H�E�1�H�E� ����.t 1�H�U�dH+%( uTH��0A\A]]ÐL�mо< L��L���E�H��u�L�� L���E�I��� M��u�H�u�L���>���� ��Y�f�� �UH��ATI��H��8dH�%( H�E�1�����.t&E1��� t H�E�dH+%( u?L�e�D����f D H�u�L���[�A� ��t�H�UоU L��� E�H��A����+Y�ff. � � �UH��AVAUATI��SH��H�ĀdH�%( H�E�1��>�A��� E��t;L��H��p����1 �D�H��H��tH�u��aL�I��H��t H�I9E t(� H�U�dH+%( �� H��[A\A]A^]� L������ tH�sL��S�C1���u�� @ L��H��d����s�L��詫�;�d���u�L�u��: L��L��蝾�H��tjH��h���L��� ���uW��h���L��X L�牅d����i��H��t/H��h���L�������u ��h���9�d����T���������W����������� � � �UH��ATSL�e�H��8 L��H��0dH�%( H�E�1��NC�H��tiH��L���^���uH�U�dH+%( u{H��0[A\]�f�H�U�H�u�L���0S��x,L�E�M��t#H�E��I��u ��#uH�@H�1��f D ������H�*^r �ʿ H�È �01��ʱ������v�����V�ff. � � �UH��AVAUATI��SH��H��@dH�%( H�E�1��3��� t.� H�U�dH+%( �� H��@[A\A]A^]�f � L�m�L��L���Qi��xmH�U�1�H9�t�L�m�L��L���c~�H��t�H�u�L������x H�E�H9�s�HE�H9�������x����H�E�H�E� H9�r��\���f. � L�u��k L��L���L��H��tL��L������t1�H�U��d��� D H�U�H�����U�f � � �U�X H��AVAUL�m�ATL��I��SH��`dH�%( H�E�1��ڻ�H��tuL�u�L��L���F���ubH�]���xZL��: L��誻�H��tEj H�}�1�1�j E1�E1�L���k��ZYH��t$1�H�u�L���ƫ��uH�}�Hc�1�1�����1�H�U�dH+%( u H�e�[A\A]A^]���T�ff. � f�� �U�: H��AVAUL�m�ATL��I��SH��`dH�%( H�E�1���H��tuL�u�L��L���f���ubH�]���xZL��: L���ʺ�H��tEj H�}�1�1�j E1�E1�L��苅�ZYH��t$1�H�u�L������uH�}�Hc�1�1��2���1�H�U�dH+%( u H�e�[A\A]A^]���S�ff. � f�� �UH��AUATI��SH��H��(dH�%( H�E�1�H�E� �=��� tpH�}� u)� H�U�dH+%( �� H��([A\A]]�f D L���0��I��H��t�H�u�L���n��u�H�KH�U�L��u�S�C��t�1�� @ L�����L��I��腦�E�M��t-��~)H�u�L��荵��uH�KH�U�L��u�S�C��u���; � �:����A�����R� � � �UH��AWI��AVAUI��ATI��H��SH��8dH�%( H�E�1��S��ugL�u�����t[L��L���P���uLL��L��A�ԉÅ�t]�t�L��L��L��L���ؿ�H��t�fAofAoNL��AAO� f. � 1�H�U�dH+%( uH��8[A\A]A^A_]�L�����R�f D � �UH��AWAVAUATI��SH��H��hL�~L�vdH�%( H�E�1��E�L�u�L�}��E� �v��H��tH��t���L��I����l��tKH�M�H�U�L��H�5�������E��C������H�U�dH+%( uIH��h[A\A]A^A_]� � H��x���L�����u�H��x�����t���L��L��A�։E���t���Q�f � � �U1�H��SH��H��(dH�%( H�E�1�H�u�H�5$�H�U�H�U�跓�H��� HE�H�U�dH+%( uH�]����P�� �U1�H��SH��H��(dH�%( H�E�1�H�u�H�5��H�U�H�U��W��H��� HE�H�U�dH+%( uH�]����QP�� �UH��AWAVL�u�AUI��ATI��SH��xH��`���L��H��h���dH�%( H�E�1�蜣�H��tH�u�L���{����+ H�U�H�u�L���>���� L�e�M���� I���� E1�L�}� D L��L��H�}�L)�H��H)�H���=G�H��H��teL���ͷ��uYL;m��� L�c�M9�w�L��L�u�� D L��蠷��u,L;m��� H�}�I��H�[�H����F�H��H��u� � H��h���� ���X H��`��������H�9 D�H�U�dH+%( �- H��x[A\A]A^A_]�f. � L9��d���I������ � L9m�����L���v��H��`���H��h���L��H���i��h��� � H������@ � L��H��赶���=���H��L�������*���L;m�� �������� u'H�}�L��I����E�I��H��u����f. � H��h���L���Q�������1�1�L��� ��H��`���H�H�������H��h���� ���������1��Y�����M��������ff. � f�� �UH��AWAVL�u�AUI��ATSH��HH�U�L��H�u�dH�%( H�E�1����H��t\I��L�=&��� @ L��H�U�L��L���κ�I��H��tH�E�L��L��ЉÅ�t�H�E�dH+%( uH��H��[A\A]A^A_]û�������M� � � �UH��H��H�� H�u�H�U�H�5���dH�%( H�E�1��N��H�U�dH+%( u���L� � � �UH��AVI��AUL�m�ATL�e�L��SH� L��L��H��@H�u�H��dH�%( H�E�1����H��tLH��f��oL��L��H��A�oOAN��H��H��u�H�E�dH+%( uH��@L��[A\A]A^]�E1����L�ff. � @ � �UH��AUATL�m�I��H��L��H�5���H��0dH�%( H�E�1��H��H��t3L��L����s�H��t#H�E�dH+%( uH��0L��A\A]]� � E1����K�f D � �U1�H��ATL�e�H��xdH�%( H�E�H�H�u�L��H�U�1��E����H�E��o;�H��t/H�M�H�U�L��H�5�裸�E�H�U�dH+%( u L�e��ø�������J�ff. � @ � �UH��AWAVI��AUATSH��� H�����H�� ���dH�%( H�E�1�Dž4��� �9����� L�����HDž���� H�����H��P���H��@����8���� L�%�Qr 1�� 1�H��P���H�Cs L�-�| A�4$� ��H��P��� �H H��@���H���A�I��H���� H��0���H���F����� H��H���L���/����� H��/���L��H�����聽���� ��/��� �� H�����L���]����� ��/��� �� L;������ H��H���L���y��txH��`���H��H���L��H��H������h��H���G H�����製�H��H��tH�����������m H�����H��8����Td��4���9�8����� f�H��H9�P�������� � L;������ H�����L���E� �E� H�E�H�� ���H�E��r��I��H��tH��<���L����c���� H�M�H�U�L��H�5����E�H�U�dH+%( � H��� [A\A]A^A_]� @ A�4$L�� 1�H�����H9�P���������?���H������ۣ�H9���������f D 1�1�L��� ��H�� ���H��H���H�Nj�0���H������Ѕ��[���H��H9�P������������f D 1�1�H��`���L����7�H��4���L��H�������b�L���G��H������H��� H����� ����H��Nr H��y � �01��-�������� H�����f�1�L��)E�H�U�H�5!���H�E�H�� ���)E�H�E����E����H��X���L���r����W���H�� �����<���L��H��X���H������ЉE����,����A���H��������9�0����{������H��Mr H��x � �01��a���������L���?9�H�hx � H��H��Mr �01��0���������AF�� �UH��H�� dH�%( H�E�1�H�u�H�5j��H�U�H�U�荳�H�U�dH+%( u���E� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�H��H��H�5 �3���E�ff. � � �UH��AWAVI��AUATI��H��PdH�%( H�E�1����� t-A� H�E�dH+%( uaH��PD��A\A]A^A_]� � L��L��E1�����u�L���7�H��u�L�}�L��L����\�H��t�H�U�L��L����-�H��u����D�f�� �UH��AUATL�m�I��L��H��0dH�%( H�E�1��=�H��t$L��L���r�H�U�dH+%( uH��0A\A]]ø�������D�ff. � f�� �UH��AUI��ATI��SH��dH�%( H�E�1������� �Ã�tu���$ L���7�H�����0 ���G ���N H���N H��} H�E�dH+%( �> H��L��H�5t� 1�[A\A]]��u� � L��L����j� H�5�l ��yyH�U�dH+%( �� H��[A\A]]� � L��L���j��y9���u�H�E�dH+%( �� H��L��H�5�l 1�[A\A]]�Nu�f D � H�5�e H�E�dH+%( uxH��L��[A\A]]�T� H�E�dH+%( uT� H�5&l �� H�l H��H��| HD�����f D H��k �� � H��k �θ����� ����B�� �UH��AUI��ATI��H��dH�%( H�E�1��i��x:L���J5�H��H�E�dH+%( umH��L��H�5p 1�A\A]]�Nt�f D H�iIr H��t � �01�� �� H�5_k L���S��y�H�U�dH+%( u H��A\A]]��A�f D � �UH��AWAVI��AUI��ATSH��H��� H�����H��p���H�����dH�%( H�E�1��&��A�Dž�t/H�E�dH+%( �' H�e�D��[A\A]A^A_]�f. � H���84�H�� ���H���� L�e�� L��L���-�H���� H��x���E1�L�� H��0���H��h���E��I��H��8���H��`���H��@���H��X���H��H���H�E�H��(���L��M��I��f D H����(���H��H���L��L��0���L��L��8���H��@����w;�I��XZM���� H��`���H���� L��h���H+�p���L+�p���H��`���L��h�����t2H��H�� ���L��1�H�5�i �Gr�A�ƅ�x+1��a���f � L��H�5�i L��1�� r�A�ƅ�y�E���n��� D L��E�����[���� H�5Si H���VQ�A���?���f D H�����H�u�H��0���M��H���;��A�Dž�����H���x2�H��8���H��� H�����H�u��X����� � L�m�L�e�L��@���H�E�E��A��L��H��H���M��L��0����, H��H��@���H��8���1�H�5|h �)q�A�ƅ�xdE1�H�E�L��I��L��H��H���H�x ���I��H��tMH�U�L�E�H+U�L+E�H�U�L�E�E��u�H��@���L��H�5(h 1���p�A�ƅ�y�E��H�}��r.�����D��E��L��@�����u� H�5�g L���O�A����A����A���������A��������`>�� �Uf�H��SH��L��H��8dH�%( H�E�1��E�H�u�H�5I���U�H�U�H�E� �E�D�E�莫�H��t�UԉH�U�dH+%( uH�]�����=�f. � � �UI��f�H��SH��L��H�U�H��8dH�%( H�E�1�)E�H�u�H�5���)E����H��t�UԉH�U�dH+%( uH�]����w=� � � �UH��H�5��H��H��0dH�%( H�E�1�H�M��ª�H�E�dH+%( u���,=�ff. � �� �UH��H�5���H��H��0dH�%( H�E�1�H�M��r��H�E�dH+%( u����<�ff. � �� �UH��AUI��ATI��SH��H��(dH�%( H�E�1�H�E� H�E� �|�H��tbH��H�U�L���>w��uOH�}�H�U�H�u�詯�A����u7H�u�H�M�H�V H��u�Nf D <�w<uH�� H��t6�<�v�<�t�A�����H�E�dH+%( �� H��(D��[A\A]]� @ ��Ѐ���� w0��ov��p��FA�$� D ��OwC����������A�$�f����t���u�H�F��FA�$� � ���� � � ��P��P< �������A�$�P��� D H�F�1�����^;�ff. � � �UH��AUATI��L�m�H��0dH�%( H�E�1�赦��th��4tcL��L��� <��t,L��L���Ѯ��t81�H�U�dH+%( uZH��0A\A]]�f�L�������u�L��L��虮��u�L���m���� L�� L�����H��t��}�� �y�����:�ff. � f�� �UH��AWAVAUATI��H�u�SH��H��hH�U�dH�%( H�E�1�H�E� H�E� �9N��t%H�E�dH+%( �z H��h[A\A]A^A_]� H�U�H�u�L���0(��u�L�m�L�;L�u�M��t�1�L�e�� @ H��I9�t�H��L���l1�L��H������u�L;}�u�L�u�H�E�H��L�m�L��H�E�L��p����51�H�u�H��I���Ǝ���I���I9�I���� H�E�H��x����% D �}� up�E�9E�uhI9�ucI��L9�p���tVL��L����0�L��H��I���g������H��x���L���P�������H�u�L����v�������H�E�H;E�w�L�e�L��L�����H�E�H9E�v H�M�H����I�u�L���Y0�L��H�����H�E����8� � �Uf�H��SH��H�M�H�U�H��XdH�%( H�E�1�H�u�H�5:��E����H�E�H��E�H�U�dH+%( uH�]����=8�ff. � f�� �UH��AWAVAUATI��SH��H��X�u�dH�%( H�E�1�莣����� H�E��o�oKL�=�H�E�Lcm�H�]�)E�)M�L��L��L��H���9��I��H���� H��H����_�H��tuH���%����t=foU�fo]�L��A$A\$H�U�dH+%( �~ H��X[A\A]A^A_]� H�u�L���4J���r����M�)M�Lcm��c��� D 1�� @ H�u�H����i�A��1�E��x�D�u�L;u�s��o#L��A$$�okAl$�o�����6�ff. � @ � �UH��AWAVA��AUI��ATI��H��0dH�%( H�E�1��/���u*L�}�L��L���^�H��tL��D��L���8h��f D 1�H�U�dH+%( uH��0A\A]A^A_]��L6�f. � f�� �UH��H��dH�%( H�E�1���^wH�� ��Hc�H�>�� D ��� �� �� u,1��� w ��H�T�q H��H�U�dH+%( �� �� H��<r ��H��h 1��01�荐�1���f � 1���ww���H���q H���f. � 1���_w���H���q H���f. � 1����u���H�Cr ��H���c��� 1����U�����H�<�q H���C��� 1����5�����H���q H���#��� 1���������H�|�q H������ 1���A�������H�<�q H����� H�E�dH+%( uf�雉� 1���A�������H���q H����� 1����������H��q H����� 1��� �}�����H��q H���k����F4�f D � �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ������ 4�f. � � �UH��AUA��ATH��dH�%( H�E�1���H��t}H�55] H��I���Q�H��t� E��u5L���M*�A��L���b#�H�E�dH+%( u7H��D��A\A]]�f D H��:r D��H�Of 1�A������01��>����W3�A����f. � D UH��AVAUI���( ATH��(dH�%( H�E�1��f�H�E�I��H���� 1�L��1�蚯�A�ƅ��� H�=��q ���I�D$H��H���� ��I�|$H�5�l D��H���F��I�D$H��H��t~I�t$�O�I�$H��tkI�|$H�U�I�t$ �`�I�|$1�1�� �L�e�M��t#H��9r L�� H��_ �01��-��L�e�H�E�dH+%( uOH��(L��A\A]A^]�I�|$H��t,�T�I�D$ f�A$AD$ @ H�}��g��D���})�����1�f D � �UH��AWAVAUATSH�� H� $ H��HdH�%( H�E�1�I��ƅ�� �I�H��tyL��I���,���� H� �9r L����� f � L���(���I��H���� �3��t*L����A� L��L��L�����H����y3��u�L���Ø�L������I��H�E�dH+%( uSH��H L��[A\A]A^A_]� @ L����L��L���W���M���L��L������=���f D L���X����0�� �UH��ATH��dH�%( H�E�1�H��t.I��H�H��t�R�H�E�dH+%( u#L��L�e���! �H�E�dH+%( uL�e����F0�f D � �UH��AWAVAUA��ATSH��H�� H��`���H�wH�dH�%( H�E�1��_W�H��h���H���Y H�{�Vs�A�ą��; �� E1�H�E�E��H��X���L��|���L�-oN �� �Pf D H��h�����|����v_�H��H���� H��X����N0�H���� H�@H��`���A��H�E9�t'H�{D��L���?�L��H���$t��t�A��E9�u�1�H�U�dH+%( �� H�Ĉ [A\A]A^A_]�H��h�����|�����^�H��H��tVH��X����/�H��tEH�PH��`���H�H+PH�A��E9�t�H�{D��L���h?�L��H���s��u�� � ������a�������W����.� � UH��AVI��AUATI��SD��H��PdH�%( H�U�1ҁ���� t9O@t E���� L��L���&�H��� L��跙���� �Ao$�AoL$L�m�H�u�L��)E�)M���`���� H;]�����H�U�dH+%( �� H��P[A\A]A^]� D H�?H�5�� �M��d��t �M����[���L��L���S&�H��tnL������t��t � � D L��L���%&�H��t�L�������1���L�m�L��L���`U�H�u�L���`���;���� �=���f�� �1����-�� �UH��AWA� AVAUATI��SH��H��� dH�%( H�E�1�HDž8��� �]��� t(H�E�dH+%( �� H��� D��[A\A]A^A_]ÿ8 E1��� �I��H��t�L��`���� L���0�L��L���|S�L�E�L��L��L������%�H������ڗ�L�������� foM�foU�L�u�)M�)U�H��(���L����^���- L��@����8 L��L��L������_��L�����H��� H��0���L����1�L���!�L��I�E � �H��t_L��8���L��M��t6�q �I�}(M��H��� H��� 1��Ts���| I�E(�f D �; �H���C �I�E(H���V �C0�0���H��L��fn�I�EA� f:"�(���I�EI�EH�CfA�E0L�kI�] I�EL�(蘖����4���L��L��H�5���L���g������f�HDž(��� ����L�¾k L��L������)��L�����H��t!L��H��0���L�����臘�L�������t|1�L�¾ L��H��0���L������ܐ�H�������H�����H��8����@����x���H��8���H��H��H��(����]��� D L�u�L��L���9R��� @ H��0���H���v���L��E1����(�����)�ff. � UH��AWAVAUI��ATI��SH��H��8�M�L�5t6r dH�%( H�E�1�A�~ �E� ���� �E�H���T H�u�I��I��� �M�?M���4 M9�$� �& M9�� � A�~) t A��P ��t�I�EXIc�� 1�1�H�<�H�E�D�P4E���M E�Z��p0A���C Hc�f��f��D��H����H��H��H�H�TH�f � �o �o`H��@H��@�oH��oh��or��oz��Ĉ�͈���oJ�f���oB�fl�fl�f�f��H9�u�fo�A��fs�f��fo�fs�fH~�f��fo�fs�f��f~�B� H�H��H�HHXA�CA9�~e�H�H��H�HHXA�CA9�~J�H�H��H�HHXA�CA9�~/�A��H�H��H�HHXE9�~B� H�H��H�HHXH�Gf�H��t0H���� f��H*��YG� H���� f���H*��^��M��E��*�A�~ �E��M�H���F H��0r A�~ H�8� H��T 1��#x�M�?�E�M������ L��L�e�I�D$(L� !a A�T$0H�5�T A�L$4D�E�� M�|$H��ID�P1�A�t$ 躇�XZL�}�M;|$tsH�=�\ ��M�t$M9�t/�E�D�xH��L��I��H��D��L��L������H�H9]�u�M�t$L9u�t(�E��E�H� �` � �]�H�5AT �T1��:��H�E�dH+%( �� H�e�H�=�� [A\A]A^A_]�-�� D H� � � �w�����f�H�q/r H��H�]� H�81���v����H��f��H��H ��H*��X��U���f�H��H��f�H���H ��H*��X�����1�1�E1��k����%�ff. � UH��AVI��H��AUI��ATSH��`dH�%( H�E�1����������t1H�]�L��A��H���M�H��tHL�e�L��I��L��M���hM�H��tSH�u�L���X��xCH�u�L���W��x3H�E�H9E�t1A��H�E�dH+%( ulH��`D��[A\A]A^]�f D E1��� L���p��L����f��L���������8�t�H����A��� @ �3���A����$� D UH��AWAVI��AUI��ATSH��H�u�H��dH�%( H�E�H�GH��L�x �%W���� �8 �s�I��H���� M���� L����I�D$H���� H�E�fHn�L��H�fH:"�AD$ �ǔ�M�GxI�D$0I�GxH��tuI�t$ � f D H��H�HH;p sH�HH�H��u�f�I�$L��L��AD$L�!���H�E�dH+%( uPH��[A\A]A^A_]� D H�@ �[��� L��1��H�E�dH+%( uH��L��[A\A]A^A_]���?#�ff. � @ UH��H��H��AWAVAUATSH��� H�OdH�%( H�U�1�H��8���H��p���H9�� H�H��`���H��H��p���fo �� H�FH�AH�H�� H�vH��H�� ���H�u�H9��� H�H��X���H��H�u�fo%I� H�FH�BH�H��&H�vH��H��(���H�u�H9��A H�H��P���H��H�u�fo-� H�FH�AH�H��H�VH��.H�U�H��0���H9��� H�H��h���H��H�u�fo5�� H�FH�AH�L�fH�FH�E�6L9��1 M�4$I�D$fo�� I�FL�0I�\$I�D$H�E�A$H9��% L�;L�e�L�u�L��I��H��I�GfoF� H�CH�M�gI�GH��@���AL9��� I�$H�E�H��I�D$fo= � H�FH�0M�t$I�D$H��x���A<$I9�� M�.H��H���L��I�Vfo ̃ I�NH�SH�M�nAI9��� I�U I�Efo �� L��H�����H�����H�BH�A] ���I�} �%��I�}(� ��L���d�H�����H�����H9�tAI��H��L�e�L�u�I�|$ ���I�|$(���L���%�L;u��� M��M�6�z���I�~ ��I�~(��L����H;�x���t I��H�� ���f�H��H���I�|$ ���I�|$(�u��L����H�E�H9�@���tI��H� H�E�H�����f D I� �?��I�(�6��L���~�H;]��+���I��H�����H�]�H�{ � ��H�{(���H���K�H��h���H��0���H9�tH�E�H� H��h���H���Y���H�]�H�{ ���H�{(��H����H��P���H��(���H9�tH�E�H� H��P���H������H�]�H�{ �~��H�{(�u��H����H��X���H�� ���H9�t7H�E�H� H��X���H���?���H�E�dH+%( u_H��� [A\A]A^A_]�H��p���H�{ ���H�{(� ��H���R�H��`���H��8���H9�t�H��p���H� H��`���H������a �� �UH��AUATI��SH��8H� m%r dH�%( H�E�1�H�',r H�E� � ��u �;�� ��w%H��� ��Hc�H�>��3H��K 1�1���x�L�m�H�u�L���P�L�� �Q"�L��L���K�1�L�����L��I��聎�L�E��31�I��L��H��P 1��ux�L���M �H�E�dH+%( ujH��8[A\A]]� �3H�AK 1�1��>x��� @ �3H��V 1�1��&x�� @ �3H��J 1�1��x�� @ �3H��J 1�1��w��� �ff. � @ � �UH��H��dH�%( H�E�1�����H�U�dH+%( u���� �f � � �UH�ǀ H��H��dH�%( H�E�H�H9�u�>f D H� H9�t0�P09�t�x8 t�9�}�P49�~�H�U�dH+%( u �� � 1����O �ff. � @ � �UH��AVA��AUA��H�u�ATI��SH��H��H��dH�%( H�E�1���N��yH�E� L��肇��Ao $fAn�1҃�f:"E�K�AoT$S ��uA����D�s9�S8f�C0H�E�dH+%( u H��[A\A]A^]��� � �UH��AWA��AVI��AUI��ATS����H��dH�%( H�E�1���~�H��t4L���D��H��I��� �H�E�dH+%( u`H��L��[A\A]A^A_]ÿ@ ��i�I��H��t͉�H��L��D���n �I��� I��� fHn�L�`fH:"�M��� A$����ff. � f�� �UH��ATSH��dH�%( H�E�H�H��t<H��f � H���h�H��I��H��芅�I�|$���L���( �H�H��u�H�E�dH+%( u H��[A\]��C� � �UH��AWAVL�}�I��AUI��ATI��SH��XdH�%( H�E�H�GL��H�@H�XH��zO�I�|$L��H��A�t$(�t�H��t_H�P-H�@I�U H�U��z4 t9)�A� L��� �I�} ��H�U�dH+%( u/H��X[A\A]A^A_]�f D HH+B� � I�E ��q�� �UH��AWAVAUM��ATI��SH��H��� H��0���H��(���L��H���dH�%( H�E�1�H�FHDžX��� H�@H�@ H�pxH���g L�px M��tI;^ �� M�vM��u�L�u�H��0���H�M�H��L���3�H��t#D�E�E1ɹ��� L��L��L���/����� L��H���H��X���H��L��L���u��uvf D 1�H�U�dH+%( �� H�e�[A\A]A^A_]� @ I;^(rM�v�I���f � I�D$8I�v0L��H�8�,T�H��t�H��H���A+^ �� � I�D$H��(���H�x�K��H��X���H��0���L��H�����H���Y���E�E1ɹ��� L��L��L���@����7���H��H���L��X���Hc� �I�D$8H��p���L�}�H�����H�� ���H��L�0H��h���L�����H��8���H��`���H��@���H�E�I���H��`���H��E1�E1�H��j H��8���L��H��@����$u�ZY���� H��h���L��L��HDžp��� H��R�H��t�H�� ���L���v��H��p���H��u� � H�H��txHDžx��� �{�DžT��� u�H�sL��L���R�H��t�H�sH��T���H��x���L���s��t���T�����u�H�sI�|$L��H��x������H�H��u��H��p���H����H��H���H��u����� I�D$H�����L�����H�@H�@ ����L�����HcU�H��X���I��H��H����I�|$H��L��H)�L���C� �K������ @ � �UH��AWAVAUI��ATSH��( H�_0dH�%( H�E�1�H�� ���HDž���� fHn�{ D� H����H�����H��0���fHn�H�����H����fHn���H�� ���H�G��)����H�@)��Dž��������H�@ )�����Dž���� H�����C�G@�����GH�������� A����� �� H��@���L�C �@ 1�� �@ H���������L�%�N ��y��L�%�� ������H��r H��G �0H�l"r �8���� 1�1��Ao�H� �r I�EI�UD�������1H� :"r H�@� H+PH��-��� RI��L��H��G P1�1���n�A_XI�EI�uH�x�P��I�]8H��@���H��H��H������H�;H��8����Y��I��H���� H��0���D�8�@������H��!r ����� L��8���L���j��L��H���_�1�I��H��A H��H��r �01��Pn�A����� �� H������H��8���H���������H�������@ ��t�������B ��t���L������E1��C�������� ���H�H��H�����D9�������uH��0����S+������������� ������� A����� L�����ƅs��� H��`����� ���M�剅������t�����(���������H������H��h���� @ �C��H��I���8��H��I���-�AVD������1�H����t���M��H�'F PH�_r �01��m�A\A^D������D��H��D������H������L������L����A�ƃ��� H�� r H� �? D�E���* A��t)�� H� �? A��tA��H� �? H��? HE�H��r H��� 1��01��rl�H�� r D� E��uH��r �8�s L�� ���� H��L��L��x����%��H���L H�����L�����1�L��x���H��`���L�����H������H������D��X���I��L��P���I��H��H���L��L��@���E��M��H����`���L��L��M��I��L��L��x���� �YL��x���H��H��_�\ A����� �w H������H;����s�E��D��X���L��P���H��H���L��@���H;�����roH��r H� ? 1��01��6k�H������ ����� �% ��o�� ��O�� ���� H�JH�-? H�8r 1��01���j� D � L���w�I�� �������" ������H������������L�A����� �� D������H��h���I��D��H��������H��t�H�� r H������� L������J��H��I���?��H��I���4�AVM�� H����t���D������H�+C PH�cr �01��j�AZA[���f � A�PC ƅB��� H��@���fD��@����T��� � H������H��h���H��H�p � )�H���;���I�� ��������� @ ��s��������� H��0����X��s������� D;8� �@A9�� A���x���f D H�a r H� �r D������� �1A����� �j ��(��� � ������H�PB ��� 1�1��h� � ��s��� �[ fo�����fo�����ƅs���������H������)� ����AH)�0����?����A��H� �; H��; HE�� ��� D A��t%wHH� �; A��tA��H� �; H��; HE�H��r H�h� � �01��Ih����� @ A��H� w; H��; HE��� � L�B��pH��; H�Sr 1��01�� h����� ����_ ����v H�'r H�J1�L�BH��; �01���g����H������H�`; H�I ���v 1�1��g��s��� �����L�� ���L��L��`����*x�L������ �x����x�L��`��������� �8�x����% L����w�������� Є��2������ � D��H��: ��� 1�1��f����RL��I��H�r? P� 1���f�A\A^���� @ � 1��f��v��� � L��8���L���|�L��H����I�ؿ H�: H��H��r �01��tf�A����� �$���I�M I�UL�� ���L������H��8���M��L���� ��s������ H������H��8���H����������t������� @ H��`���L������E1�L��8���L������L������I���= D H������H�;L��L���F�H��tH������L����:���� L��`���H��H�;E1�E1�j L��L��L���h�AZA[��t�H��r L�������0H�|r � ���* H������H� > � 1��@e�H��r �@ � � 1��$e��'��� � L��L���}���� � � 1���d���� � � 1���d����� � H��H���@ � �@H��@����@ L�8 H��P1����AYAZ� ��� D H�JH��8 ���H�JH�l8 �y���L�BH��= �N���H��r ��PH�>� 1��01��Dd��_��� � E��D��X���L��P���H��H���L��@����4��� @ E��D��X���L��P���H��H���L��@������ @ � �R���f D L������� ��� @ L������H�������@ L�����H�������H��`���L��H���!�������H��`����r���H��h���� <o�[ <O�� D������H��r A�MDH��6 �0H�Wr �8���� 1�1��,c�� ��� � H�ar D������H��; I�M �0H�r E�EHD�E��� 1�1���b� L���o�Dž���� H�r H��7 �0H��r ����� 1�1��b��s��� �� H��r �H��r �0���������� � ������ ������H� _5 H�l5 HDȅ�H�� �V 1�1��3b�H��r H������E1�@$���{ @ L�� ���� L���,n�H���������H��`���� H��H���y �H��L����4���� 1�H��� ��L��I���ar���a H��8���L���9�H������@���L�`p � M��tA;\$L�� �� M�d$M��u�` ����I��H���� H��@���M�l$8A�D$LI�D$(fHn�H� r fl��x' AD$(� H����H�XpL�hpH���� E�t$L� D }+H�SH�H���� H��D;sLu�H�s8I�|$8��J��x�H�S�� D I�t$8L���J��x7�7���L���y��H�E�dH+%( �w H�e�L��[A\A]A^A_]� @ M�d$����������� ��H� �3 H�� �O � 1��7`�H�� r H������E1�@,���낿 1��`��f���L��1�f�I� $L��L��AD$L�"�Iw��K���� 1���_����D������L������A����� �� Ј��������fo�����I�} H�5�� HDž���� H������)�����;���= I�} H�5N� ��;���% Dž���� ����D������L������ƅs��� �n��� H������H��7 1�1��_�����H������I�T$L��H�5���q����1�1���^����� 1���^����� H�5!4 H���Q������H� �1 H�:� �H 1�1��^�H� r H������E1�@(�c�������H��3 � 1�1��f^�H�� r H������E1�@ �,�����L��L���|+����I�E�� ���H��H������� H����M��Dž���� H��P���H��H�����H������H�����H�����H������H�� ���f D L������H�����1�fo��H�� ���H��P���)���J�H���w H�� r D��t���H��1 ������0H��r � ���� 1�1��^]�H�or � ��u H�� r �8~iL��P���L���&s�H��1 1�H��H�k r �01��]�L����m����.�� �� �� H�? r �0�� �� H�j1 1�1���\�I�GH�����H�x�xN�L��H���L�����H��@���I��I�GL��L��L��H�x��r���u I9�t I���� � I�GH��@���M��L��H���H��5 H�@H�@I)�H)�H��r �0H�^r � ���� 1�1��3\�H��P��� ������N���H����L�� ���H� L9�t# � H�GH�CH�����H��H�L9�u�H������H��tf � H��H����H��u�������H�,r Dž���� �@0�������s������ @ � 1��|[����� � � 1��d[��,���H��/ 1�1��O[��n���H��P����.��H��/ H��H�ur 1��01��"[��A���L��H���H����H;� ���t.H������H�RH�GH9��P H;G�T H�@xH��pH�GH���H;����t'H����H������H����H�� ���H�XH�H�JH��P���H�������b�H������H�����H��X���H��t @ H�x �E H�PH� H��u�I�GL�������S M�L��fo����H�5Z� H�XH� r �@H��h���H)�1��H�L��H��x���)� ����p6��tMH��b ƅ���ƅ��ƅ���ƅe���ƅ����ƅ���ƅ-���ƅU���ƅ}���H��0���H����H��`���H;� ����r L������H��`���H�. L�hH�@L��� H��r I��� �0H�q r � ���l 1�1��FY�H��x���I�EpM��H9�� � H��h���I��$� HCH������H��I�GH�x�ny�I��I��$� H������H����� A�G@A�D Dž ��� ������� H��X���H������H��� L������I��� M�$$M���� M;l$u�I�G8I�t$H��H�8�9�H��t�A�t$����� �� ;������ H�������zv��t�E�\$ E��u�McL$K��M�Ȁ����� H�� t������� K��fo�����fo�����L��0���H��H��, H������Ƅ���Ƅ���H������H����������������H��r H��(���H�������0H�� r D�E���� 1�1��W�L��0���� H��L��0����c�L��0���H������K��������L�4� �nu�������B��5���H�������� H�4� �s�����5����e���H��(���H;�5����L��0����I���H������H;�5�����4���H������H��H������L��(���L��L��L��0����Xg�H�߃������� �A���?g�L��(���H�������������� �A8��� H��H��(���L��0����g�L��0���H��(������������� Ȅ������fo�����H��H������H��* H�������fo����������H�9r �0H� r D� K��E��D�������� 1�1���U�f D � H����a�M�$$M������f D L������H������I;G�� I�H�@`H��tH��8���H������L��L����H��`���L9`tI�D$pH��x���L�`�H9����H��`���H� H��`���H;� ��������H�� ���L����L�/Dž���� H;����z f. � H�GL��I�EL�(���L��M�m L9�uჽ�����y �����������H��@���H��H���H��H����j��� D E�D$ D+� ���E��H������D���*]�H��t �x9�� H������D��H�ٺ ��H�er E��A��D�0E��t/H�� r H������H��( 1��01�� T��Z���f. � H�Q r H������H��( �0� 1���S��(��� � E�t$ �M���f D I�G8H�� ���H�����L��H�8�S�����Dž����������� @ L�PL��L��(����5d�H�߃����� �0����d�L��(��������� �8�0���tDH����c�������� Є��������� � H� H���������� � H��L���m���ǿ 1���R�L��0����j���� 1���R����A��$� L������M�剅����I�G0D� �@���� H� �1 ������H������Ic������L������H��h���H� �H��x���A��H�\���o @ H��L������E��1�Q������RH�9, P1��9R�H�� ��� t'������<�� <�Y <�� <�� E;g@�� I�GA�D H�x�M I�w�Or�H��& I��H��r L������D�H��q E�ɋ0� 1�1��Q�L������I�G8H������H�� ���L��H�8�%���� �� ���A9��! A�wHL��+������ Z�H���� H�dr H� ��q � �1E���� H�A& ���� 1�1�� Q�I�H�@`H��tH������H��8���L��L���Ћ�����E1�H�=r H�5/�q ����������?�6���m���H��L������E�� Q������RH��* P1��P�H�� �e���f. � � 1��P��_��� � H���q H�t% �0H�yr D�E���� 1�1��LP�A�wHL����X�H������H9��� H� ;r ����2 �op�ox �@0A)GH)� ���)�0������� Dž���� H� H# H�!�q H�P� 1��01���O�H�� ���L����L�/L9���������� � � 1��O�L���������Dž ���������������� 1��hO�����H��P����G��H��# H����H������L��(���L�4L����_�H�߃����� �0�����_�L��(��������� �8�0���L��0����� H���_�L��0����������� Є��#���E�D$�����H� �u ������H������� ���H��� H��q � L��� H�5( �01��tN��� 1��cN���� 1��RN���H�^r ����� Dž���� H� 4! �F���H��L�����L��0����D���<����I�E8A�EDH������H������H������H�8����w�Dž��������A������i�L��0���H��H��(���L��0���L�����H��(���L��0����[����P9���w H� � r � ��� ���.���Dž���� H� b H���q H�ɯ � �01��=M��q���L�� ���� L�����H��x���L��M�4�L��� �H� r H�����H�A� � ��H�6�q �0�4 1�1���L�L���U�L���}]���k ���b I�G0�@���, D;�4���� I�GH�@H�@ ��� tI�G0�x � �@���� H���q H� � Dž���� �0���o������ 1��>L��/��H�z�q H� ! �0H�:�q D�(E���t 1�1�� L�I�?H�5)� �n(���M I�G0�@ �@�@( H��q �8���< Dž���� H� ����H���q H�� �0H���q D�0E��� 1�1��K�H��h���H�����H�� ���H��H���o������o�����I�G0)� ����@)�0���A�GH�3#��H�R�q �� � A�WHH;�����. ���(���Dž���� H� p ���H�D�q H� �0H��q �8 � 1�1���J�I�G0I�WL�� ���L������H��8���L��HcH�Q����. H���q D� E������Dž���� H� � �'���I�G0H�t LchH���q �0H�y�q ����� 1�1��NJ�I�G0�x t@HcXA9�uHc��L���^h��t&H�������� tHk�(�� ���u �� ����I�I�WL��L��H��8���L�� ���L�����������/���������A�GHH��q D�E���������D�@�E�E@D�������G�� 1��I����� 1��I���H���q H� � Dž���� � ���~���� ���L�� ���L��L���'��H��t�I�G0L��@A�GH��Y���; fo� ���fo�0���L������)�����)�����H�����L���� ��H��q �� � A�WHH;������������� Dž���� H� � �Y���� 1��H������ 1��H��B���H�H�GH�BH��]����H����Dž���� H� H;� ����% L�� ����K�I�G0M��L�%Q' �X��y ��L�%Qo �x D�L�u�� AW�@� �@ L�t �@ L��P1��ff�XZH� 5�q A�EH�1H� ��q D�)E���� ARA��M��L��PH��! 1�1��G�A[[H����H� H;� ����G���H������H��������f � Dž���� ���op�ox ������P0)� ���A)WH)�0������S����&���WM��A��L��PH�U! � 1��!G�AXAY�c����@ � L��1�L�w �@ �he�����������P�����������o���D;�4����[���I�WHc�H��8���L�� ���L������L���H��������H���q H�� �0H���q �8 tg1�1��{F������A�GHH���q �8 �p����C����x ����I�?H�5n~ �"���8���I�G0���H������H���R��O�� 1��F���*��8 �9���Dž���� H� 2 � ���L������L��L��������� 1���E���� � �UH��AWAVAUATSH��dH�%( H�E�H�H���� I�� � L�����L��I��H���U�M�l$(M�|$(M9�tSI�] I�Efo3M L��H�CH�AE �/��I�} ����I�}(���L�����L9�tI��H�� � A�D$P1ۅ�~ D I�D$XH�<�H���~��A9\$P�I�|$X�m��I�|$8A�D$P �Z��L�����I�H���.���H�E�dH+%( uH��[A\A]A^A_]���� � �UH��AWAVAUATSH��HH�u�L�E�dH�%( H�E�1�H���� H�X I��A��A���� E���= E9}L�3 H�E�H�u�Ic�H��Hc�� I�EXH� �Ic�fHn��o fH:"�H�D`f�Hp1�H�U�dH+%( �� H��H[A\A]A^A_]� @ 1��� @ H��� LcwL� Hc@I��I��H�ljE�L�u�H�E��!0�I�EXH���� �U�E1���� D I��L9u�tvH�}�J� �D�u�����H�I�EXJ�<� u}��W���t3Hc�Lc���I)�H��N�$��� @ I�EXH�<H�����I9�u�I�}X�������� ��� � �E�A�EP������ff. � @ � �UH��AWI��AVAUATI��SH��(L�-��q D��� dH�%( H�E�H��� A�} H�H t H9�� �s I�� H��� � H�5� H�P81��6H�A�} � tM9�$� �� A�} � L�51b u A�} L�5 y � H�b LE�H�=� �U��F�U�H��L��H�� L� � � P��L� �m 1�H�5E �G�I�� X1�ZL��H�w��� �U�H�E�dH+%( �� H�eظ> [A\A]A^A_]�1�L��A��$� S� L9�� � ���A�}) t ��P ��t!H�� D�r� 1�H�5� � G�D��H�H�����I9�$� u�����f D ��� �����H�G0H��0H9��o���f. � D�� H�@0H��0I9�u��L��� � � �z�������UH��AWAVAUATSH�� H� $ H��8dH�%( H�E�1�H��H�zI��H��I��H�� ��$�H�[H���Z L�s M���M I��� � H�5� ���L�;��� I�<$L���^��H��H��t9j L����1�1�j E1�E1�L��H��L�����9�L9���YL����^thH���q L����� I��� L��L����H�� �=�I�<$E1�M��I��� H�������������L����L����H��H��t}j E1�E1�1�j 1�L��H���,9�H����L��L�0I�<$XZ���H9�������H�U�dH+%( �� H�e�[A\A]A^A_]� � L+{���� � 1��� @ 1�L� L��L������L����L����H��t8I��� E1�M��L��I�<$�����L�������L����H��H��� ���������Q������ D � �UH��AWAVAUI��ATI��SH��H��hdH�%( H�E�H�AH�� �u�L�sH���IZ�H�KH��x�����H��� �PW�A��1�E���� I����� H��x���M�� I�L9�wI�T$L9��� L�u�L���x�H�{L��L�� �$��H���� H�u�H�~ H���� H�SA� M��L����L��H�����H���� � H�U�dH+%( �� H��h[A\A]A^A_]�f � E��I�� L�� A)�Ic�L�H�u�q H�6 M�E �01��=�� � H� Q�q L���q��L��x����3M��L��H�� � 1���<�1��]��� � H� �q �� � H� �q L�� H�B �3�<�����ff. � �� �UH��H��dH�%( H�E�1�H�: tH�E�dH+%( u �1�� @ H�2H�E�dH+%( u��@���[��ff. � � �UH��ATSH��H�]dH�%( H�E�H�L��� M��tL��L���%��u"H�E�dH+%( u H�������[A\]� D L�����H�������ff. � � �U1�H��AWAVL��x���AUATI��SH��L��H��hdH�%( H�E�1��E���ua�{8 t+� H�U�dH+%( �z H��h[A\A]A^A_]� @ ������/�H� 1�H��H�k�q �01��;�� � L�m�L��x���L����H��L��L���?���L���W��H��w���L��L�������\�����w��� L��x����� Lcc4L��A�D$�C4�E�H��L��L��������� L��H�U�L�M�I���oE�H��H�L�pXAD @H�PPM��tA�y4 ujI�AL�I+I��H��H�J-M�� H�� H�x HD�H�m�q �01�� :�L�����1��k0�����f D I��L��x����7���M���L���S�� �s������� @ � �Uf�H��AWI��AVE��AUI��ATE��SH��H�� H��(���H�:dH�%( H�E�1�)E�)E�H�M��[�H��(���L�}�fHn�H�� D�u�fI:"�H�u�D�e�)E��x��H��� �" Ic�I��H��H��藻�I��H��� foM�foU�H�=:�q fo]�foe�PX `0� O�I�$H��t!L������H��� H��8������Q��tb������x-�H�d � H��H���q �01��8�I�<$�0 �L���h��1�H�U�dH+%( �o H�ĸ [A\A]A^A_]ÐL��8���H��@���H�����L��H��L�����H��A�����E���f���A�U I�<$1�M��H� �q ��.���E���A�u I�<$H�H���L���$�A�T$4���� ���B���H� ��q �C(��th D Ic�Ic�A��H��L�H�xX u H�� E9|$4����Ic�A��H�xX t�H��I�t$(H��L�A�T$ A�T$4D9�~<��������C(��u���D)�A����Hc�H��H��I�|X u�A9�|���� D ��������i��� E9t$0�:����V������������~���� ��f. � D � �UH��AUI��H�5� ATI��SH��H��dH�%( H�E�1�� ��t H�E�dH+%( u;H��1�[A\A]]� H�E�dH+%( u H��H��� L��L��[A\A]]� ����� � UH��AWAVI��AUI��ATI��SH��H��(dH�%( H�E�1���L��E��T<�H���� I��H�NjE�H�ޅ�us���A�ą�usL��L��L�����A�ą��~ H���q I��L��H� � �01���5�L����H�E�dH+%( uxH��(D��[A\A]A^A_]� � �A�ą�t�L��H� H���q 1��01��p5��f D L��H�y ��H���q L��H�+ 1�A������01��:5��y����P��UH��AWI��AVAUATSH��8H�}�H��dH�%( H�E�1��A��H��� L�4� I��E1�1�H�E�L�]�E1�H�E�L��M��I���"f D M��tG�L% H��I��I��H9]�t|E� H� P�q A���u�H�}�1�� � L�� � ��R�M��t�E�C�D% I���f�L���ȶ�I��H���� H��t�H��L��H���Y���� � M��M��t8H�}�L���|�L��A������H�E�dH+%( ulH��8D��[A\A]A^A_]�H�E�dH+%( uKH�}�H��8L��[A\A]A^A_]�'�H��q L��H� 1��01��3�H�}�H�5� ��A������UH��AWAVAUI��� ATS��H��dH�%( H�E�1��ѵ�I��H���� I�uI�} �8 �I��H���� H������H�� I��H��tlH��H�5� �B�L��I����M��tF��L��� ���uhL�����A�\$M�,$H�E�dH+%( �� H��L��[A\A]A^A_]�f�H�7 H���q 1��01��2�L�����L��E1��t���f�H���q 1�H� �01��w2�L���_��� D H���q H�� 1��01��O2��c���f. � H���q H�� 1��01��'2���@��UH��AUI��ATL�gXSH�_(H��dH�%( H�E�1�f � H�;H���D�L9�u�I�} 1��4�A�E��)�<f. � I�<$H�����L�����A�E9�~I�UL�$�M��u�H��9��I�}���I�}� �I�} �K� 1�L���H�H�E�dH+%( u H��[A\A]]��g�� � UH��AWI��AVAUATI��SH��hI�X8E�h,H�M�H��p���I�H L�E�dH�%( H�E�1�H�M�A�H(�M���ugI��A����ugM���� H�E�H�E� � �p,H�E�H�@8��� ��� �"�6 ��� I�D$@H�E�� � H��E1���t�H�M�D��u�Hu�H�AH�8�r��A���ЉU�A�����i���H�M��A,A(U�M���Z��� @ H�u�L����H��I���I6�L��I��H�E��j�M���� H�E�1ҋp,�H0���A��H�E�H�@8��(���I�D$HH�E����� H��E1��H��x���1�H�E���H�E��y @ H�}�H���\ �I��M��tw�u�D��H�Hu�H�}� �� L���D������ M��uH�u�H��p���L���t����� L��H��E��-�H9]��S M��u�H�}��U5�I��M��u�H�M�H�� H�S�q 1��01�� /�����H�U�dH+%( �� H��h[A\A]A^A_]�f � ��� I�D$8H�E����f � H�E�D��H�@H�8���H��x��� H���| A���� A��tLH�����A��tFL���W����H�M�H� H���q 1��01��B.�L���* ������5���H� �H��H �H��HE��f. � L�������� H� ���H��H �H��HE��x��� � 1�M������H�U�H�u�H��p��������u[H�}��E�� �E����I�D$(H�E�����I�D$0H�E���� D H�M�H�� �$��� � I�D$XH�E����H�M�H�+ �@���H�M�H� �0����]��ff. � f�� �UH��AWL��@ AVAUATI��SH��H��xH�M�H�y(dH�%( H�E�H��� H�}�H���� L�0�F� H� � �Ao�$� fHn�� fH:"�H���q f��0fI:�1�A�$� H�R���L���g �I��H���� H�sI��$` ��N�H�E�L�@(A��� A���> A��@ �� A�� �� A�� �� A�� @ � A�� � �0 A�� �[ H�E��x�~ �E� �� H�E��x�� H�E�E��$P 1�@(�� A9�� Lc�I��I��$H J� 0H���� �C =�� �� ���C H�;L��E1��+��L���#�H�E�dH+%( �, H��xD��[A\A]A^A_]�f D H�x �c����K\����E�L�� H�E���I9�t I)�H�]�q H�n 1��01��+�H�5� L���T�H��H�E��1�H�E�H���| H�u�H������H�� ���7 H�U�H�5k L�������� L��H�5Y ��H��H�E��0�H���t H�u�H��H�E��a��L�E���� �E�E1����� L�m�M��L��x���M��L�}��I��L9e��� L��L��D�e���I��H��� L��B�4�� ��L��A�����E��t�H�>�q �M�1�L�m�H�� �01���)�L�E�L����H�}��(���L �KXA9������H���q H�. 1�E1��01��)�1������H�;����P H�a�q �KH�' � D�C �01��])� ���� I��$� H� H�L L��L�E����L�E�������f D A�������� D HcK I��$x L��L�E�H� ���u�HcKI��$x H��� L���r�L�E���u�A��@ �|���H�K I��$p L��L�E�H�� �>�L�E����r���A�� �Q���H�K(I��$p L��L�E�H��� ��L�E����:���A�� �&���H�K0I��$p L��L�E�H�r� ���L�E�������A�� @ �����H�K8I��$p L��L�E�H�F� ��L�E�������A�� � ����H�K`I��$p L��L�E�H�� �^�L�E��������A�� �����H�K@I��$p H��� L���*���b���H�E��x�����H��0 L�@ L�H(M���w L�e�I��L��L�M�� @ H�H���L I��L��L��L��I��$� �����t����f. � H��� H�5x� L��H�E�H� H�E��O�H��H�E��-�H�E�H���J H�NjE�H��H�E�����H� ���T H�U�H�5 � L��������2 L��H�5� ���H��H�E��,�H���� H�u�H��H�E��V��L�E���� �M�1҅��= L��p���M��L��h���L�e�L�}�H�]�H��L��x���� @ H��H9]��� H��L��]���I�t�H��I�����L��A�����E��t�H�%�q �M�1�L�m�H�f� �01���%�L�E�L���� � H�}�����V D ��L����H��I��$H J� 0H�����L��A������ ����� H�� H���q 1��01��O%�H�}�A������0�H�}������f�H�q�q �KH�� 1��01��%���� � D�% ;s E��� E1��}���L��L�M�L�e�M�����L�e�I��L���H�H��t(I��L��L��L��I��$� �o��t����f D L��L�e���� @ H�� H���q 1��01��w$�H�}��^�H�}�����@���L�E�H�� H���q 1��01��C$�L�E��a���f. � M��L�}�H�]�L��x���L��p���L��h���L��H�5�� L��L�E����L�E����� L�����H�}��=��H�}����H�}��+������f D H��q H�z 1��01��#���f�M��L�}�L�m�L��x���L��H�5B� L��L�E����L�E����� L���T�H�}���H�}��B�H�}����j��� @ L�E�H�= H�v�q 1��01��##�L�E��Z���L�E�H�G ��H�N�q H�' 1��01���"�� ���H���q � � H�=� H��1���8s �M���L�E�H�� �[���H���q H��� 1�A������01��"�����H���q H��� 1�A������01��m"�H�}�������H���q H�� 1�A���01��B"�H�}�������O��ff. � @ UH��AWI��AVI��AUATI��H��dH�%( H�E�1��#(�H��t|L��H��I����L��H�� A�ą�uIL��L��L������A�ą�u*L��� �H�E�dH+%( uUH��D��A\A]A^A_]�f�L��H��� H���q 1��01��t!��H���q L��H�A� 1�A������01��P!���i��f � UH��AWAVAUI��ATSH��HH�}�H�U�dH�%( H�E�1�H��u;� I�U M�eL9��W H�u�H�}������O M�m M���J H���q I�MH�� � I�]8�01�� �I�E8A�U,��� ��� H�E����� H�@8H�E�H�}� �� ���h�����H�]��� A�u0H�}�覧�I�U M�eH�E�L9��� L�������� M���� � �?�H��H�u�� H��SM��L�6� 1�H������g>�XZM9�tL���ȴ�]�M��H�}�L���6 �H��H��� �%��CM�u�E��� t$L������H�pH��H�u��~�I��H���r���M9�t L���e��M�eH� ��q 1�1�L��H�t� �3�e �H�}� t H�}��������I�M�3A��H�|� 1�1��7 �����H�U�dH+%( �� H�e�[A\A]A^A_]�H�E�H�@HH�E�H�}� �����������f��"H�E��� ��� H�@@H�E��J���f D H�u�H�}�L��������� H�}� M�e �����H�}����M�m M�������1��R��� @ M�e L��M9e�x���L���'����.��� � M�uM��M��MD�L�����H�XH����I��H���� H��M��1�H�����L�e� � H���w<�M9�����L���ֲ������H�@XH�E��_��� H�}� tFH�}��E��-��E����� D H�@0H�E��/��� H�@(H�E�� ��� H�E� �R���H� ��q �7���L��M9�tH���W��H� ��q 1�1�H�E� �3�^ �H�}� ��������H�u�H�}��q���c����W�� � � �UH��AWI��AVI��AUATI��SH��H��(H��� dH�%( H�E�1��FI�$� I��$� � �H���� I�wI��$` I���B?�A�NI��$� L��H�u� �G���� A�N I��$� H�"gm L���$����\ I��$� I�NH�<� L���A������9 I��$H L�M���� A�A =�� wR��A�A I�9L���ث�L������H�E�dH+%( � H��(H��L��L��[L��A\A]A^A_]�>9�f D I�9L�M��L��L�M���ulH���q A�IL�M�H�v� E�A � �01���L�M�� �g���f D I��$@ 1���I��I��$H L�M���J����(��� D H���q A�IH�9� 1��01��K�L�M��n���H���q H�,� 1��01��)�f � H�E�dH+%( uH��(�����[A\A]A^A_]���� � � �UH��AWI��AVI��AUATI��SH��H��(H��� dH�%( H�E�1��FI�$� I��$� � �H���� I�wI��$` I���=�A�NI��$� L��H�5� ������ A�N I��$� H��dm L��������| I�NI��$� H�J� L�������Y I��$� I�N(H�`� L���������6 I��$H L�M���� A�A =�� wO��A�A I�9L���u��L���m��H�E�dH+%( � H��(H��L��L��[L��A\A]A^A_]�;�� I�9L�M�����L�M���ulH�U�q A�IL�M�H�� E�A � �01��L�L�M�� �j���f D I��$@ 1���I��I��$H L�M���M����+��� D H�I�q A�IH��� 1��01����L�M��n���H�#�q H��� 1��01����f � H�E�dH+%( uH��(�����[A\A]A^A_]�踽� � � �UH��AWI��AVI��AUATI��SH��H��(H��� dH�%( H�E�1��FI�$� I��$� � �H���� I�wI��$` I���:�A�NI��$� L��H�ծ ������ A�N I��$� H��bm L�������| I�NI��$� H��� L���a����Y I��$� I�NHH� � L���~������6 I��$H L�M���� A�A =�� wO��A�A I�9L�����L��� ��H�E�dH+%( � H��(H��L��L��[L��A\A]A^A_]��� I�9L�M����L�M���ulH���q A�IL�M�H��� E�A � �01����L�M�� �j���f D I��$@ 1��9�I��I��$H L�M���M����+��� D H���q A�IH�y� 1��01���L�M��n���H���q H�l� 1��01��i�f � H�E�dH+%( uH��(�����[A\A]A^A_]��X�� � � �UH��AWI��AVI��AUATI��SH��H��(H��� dH�%( H�E�1��FI�$� I��$� ��H���� I�wI��$` I���B8�A�NI��$� L��H�u� �G������ A�N I��$� H�nam L���$������ A�NI��$� H��_m L��������y A�NI��$� H�3am L���������V I�NI��$p H��u L��������3 I��$H L�M���� A�A =�� wT��A�A I�9L��蒤�L�����H�E�dH+%( � H��(H��L��L��[L��A\A]A^A_]�خ� � I�9L�M����L�M���ulH�m�q A�IL�M�H�.� E�A � �01��d�L�M�� �e���f D I��$@ 1���I��I��$H L�M���H����&��� D H�a�q A�IH��� 1��01���L�M��n���H�;�q H��� 1��01����H�E�dH+%( uH��(�����[A\A]A^A_]��ظ� � � �UH��AWI��AVI��AUATI��SH��H��(H��� dH�%( H�E�1��FI�$� I��$� �?�H���� I�wI��$` I����5�A�NI��$� L��H��� �������� A�N I��$� H��^m L��������� A�NI��$� H�]m L��������y A�NI��$� H��^m L���^�����V I�NI��$p H�us L���;�����3 I��$H L�M���� A�A =�� wT��A�A I�9L�����L��� ��H�E�dH+%( � H��(H��L��L��[L��A\A]A^A_]�8�� � I�9L�M����L�M���ulH��q A�IL�M�H��� E�A � �01����L�M�� �e���f D I��$@ 1��1��I��I��$H L�M���H����&��� D H��q A�IH�q� 1��01���L�M��n���H���q H�d� 1��01��a�H�E�dH+%( uH��(�����[A\A]A^A_]��X�� � � �Uf�= H��AWI��AVAUATSH����H�� H��P����~ F�q � �~a�q H��X���fH:" _�q fH:"��q �~ �q fH:" Y�q dH�%( H�E�1��H������H���������������1��H�H��)�`���)�p���)���������������Dž���� �����[��H��fo�`���fo�p���H����H�ֽq fo�����A� ƅ���H��(���H�,�q ����H������H�'�q )��H������)� ���tPH���H����fHn�H�� ���H�����H���fH:"�H��������fHn�fH:"�)��H��H�=����)��A�ą�t2H�E�dH+%( �s H�Ę D��[A\A]A^A_]�f. � H������1�H����H������D������H= �w�H��X���H��P���D�h�q)�I��H���D H�=\� H�� ������I��H���o H��@���E���� H�������� �+ �� I�����I��L��M��� L+�� � ʚ;L��蓚���8 L��L���&���% L��L������� � L���h����� 1�L�������� H�=�� ���I��H���� L��H��H��8�������� �@ ���H���! � H��H��p����e��L��p������� L� L��p���L�5�� �;��H���q L�� L� �� L�^� �@ �01�� �L��p����@ L��H������H���D � H��H��p�������H�,�q � L��L� I� �@ �0M��1��$ �L��p���� L��P������H���+ � H��H��p������L��p������ L� L��p����\��H���q L�� L� �� L�� � �01�� �L��p���� L��X������H���u � H��H��p������H�M�q � L��L� j� � �0M��1��E �L��p���� L��`������H���l � H��H��p���� ��L��p������A L� L��p����}��H�λq L�� L� !� L��� � �01��� �L��p����@ L��p����:��H��� � H��H��p�����L��p������� L� L��p������H�K�q �@ L� �� L�d� L�� �01��? �L��p���L��x����|��H��h���H���_ L������I��H���) H��`���H��H��� �r��L����H���� L��L���%����~ H�E�H��tH������H��� H������L�� ���H�5o H�P@L���e���� H�� H�5~� L���G����� H������H�5�� L��H�PH�%����� H������H�5˷ L��H�PP������ H������H�5$� L��H�PX������ H�Ok H�5 � L���ë���k H��y H�5�� L��襫���M H������L�-�� H�� H�H��p���H9�H�� ���H��`����� �2 f�A���^ A��@ �� A�� �< A�� � A�� @ �� A�� � � A�� �T A�� �� �C���) ��u H�{ �� H��8���L��� ���B � ���H���P L� H��� H�H9�p����n H��薛�D�C� H��� H��I��H���q �01���L�����I��H���i L�s(A�����H�_�q L�� H� v� �01��_�H��x���H�_� L���y��������L�-��q H� A� �� f D H� �q L�� H� (� �01�� �H��X���H�� L���#����' H�̷q L�� H� �� �01����H��X���H��� L��������(���L�-�q H� �� �Uf D H�y�q H� �� L�� �01��y�H� �� H��P���L��H�����H� �� �������L�-��q A�u H�}� 1�1��5�� H��q H� R� L�� �01���H� :� H��P���L��H���(��H� !� ��u�A�� �����H���q H� � L�� �01���H� �� H��P���L��H������H� �� ���I���A�� @ �:���H�m�q H� �� L�� �01��m�H� �� H��P���L��H�����H� �� �������A�� � ��H��q H� �� L�� �01���H� i� H��P���L��H���0��H� P� �������A�� �����H�ŵq H� ;� L�� �01����H� #� H��P���L��H������H� � ���M���A�� �e���H�t�q L�5�� L�� L��01��q�H��`���L��L�������� H�8�q H� �� L�� �01��8�H��x���L������H� �� L��H��H���D��H� �� ��������C������H��0 H��`���L��H�p L�p(����u?H��`���L��L������u)�C���H���q H��� � �01��� D L�-ٰq L���i��A�u L��1�H��� 1��r�H��`����F��H������A������ �A�u 1�1�H�� �@���� H��p���L�5�� H��`���L��L��H��H����A����q���H��H���L�����H��H���V���H��� L�����������:���f�L���(��HDžH��� L�����H��h H�����I9�u�L�-�q H�Q� 1�1�A�u ��H�� ����Z��A�u H�K� 1�1��f�����H��X����x �� H�0�q H��� � �01��3�H�=�� �7��I��H���� H���q L�5֙ � L�%$� L��L��01����H��`���L��L�������r H���q L�=`Mm L�� L���01���H��`���L��L��������� H�}�q H� a� L�� H�ً01��z�H��h���H��L�������� H��8���L�����H��� ��� L��L�m����H��q � H��� �01���H�=�� � ��I��H���� H��q L�� L��01����H��`���L��L�������g H���q H� �Mm L�� H�ً01���H��`���H��L��������� H�r�q L�� L���01��v�H��`���L��L�������� H�=�q L�� H� 3Mm �01��=�H��`���H� Mm L���W����� H� �q L�� H� �a �01�� �H��P���H��a L�������� H��8���L���c�H�\� ���� L��L�m����H���q � H�T� �01�� �H�=W� ���I��H���a H�e�q L�� L��01��i �H��`���L��L�������� H�0�q L�� H�ً01��4 �H��`���H��L���R����� H���q L�� L���01���H��`���L��L��� ����@ H�Ưq L�� H� �Km �01����H��`���H��Km L��������x H���q L�� H� d` �01���H��P���H�M` L�������( H��8���L�����H�� ��� L��L�m��!��H�"�q � H��� �01��%��H�=�� �)��I��H���� H��q L�� L��01����H��`���L��L�������r H���q L�� L���01���H��`���L��L��������� H���q H� �� L�� H�ً01���H��x���H��L�������� H�H�q L�� H� �� �01��H��H��h���H��� L���b����+ H��8���L����H�� ���� L��L�m�����H��q � H��� �01����H�=�� ����I��H���� H���q L�� L��01���H��`���L��L��������1 H�x�q L�� L���01��|��H��`���L��L�������� H�C�q L�� H�ً01��G��H��x���H��L���e����� H��q L�� H� q� �01����H��h���H�Z� L���(����� H��8���L���q���� L��L�m���� D H�������Xd���& Hc�H����H���� H������H��(�����0������A�ą�� ��0���1�L�-&� ���^ E1� H� !�q H������1�H��� L��P���� H�;�U��H�E�H�M�H��� f��H*�� �A H�;� H��� � �Y��Y����H�M�H���e H� � � H�=!� �| �H������L�� I�] I9�t( D H��� H�8���H��� �%~�H�I9�u�L���5��H������Hǀ H�����H��`����?�����f. � I�>���A�NA�ą�u]H� �q E�F L�� �01��!���0����CA�F 9������H��(���H�L�4���M��u�H��9����� � H�!�q H��� 1��01����H���q A�NH�m� E�F � �01���A�F �6���f D � � � �����H�;H��� � 1�芚���� D H���q H�w� 1��01��G�����H�[� H��q � �01��#��L�-d�q ��� � H��f�H��H ��H*��X�����f�E1�L�-I� �Q��L���8��HDžX��� � ��� � L�����HDžp��� ��� � L�����HDžx��� ���� � H�� ���L�-��q H��`������L�-��q L��A�u H��� 1�1��H�����L�-��q H� �q H��� � �01�� �����HDžP��� �N���HDž`��� �>���H��� H�ըq � �01����L�- �q �M���L�-�q L���{�L�-�q H� �� �h�L�-�q �+���L�-�q L���:���L�-פq H���+���L�-Ȥq H��� 1�1�A�u �l���+���H��� �g���H��� �[���H�X� �O���L�-��q H� Y ����L�-q�q H� Dm ���L�-^�q H�� 1�A�u �����L�-@�q H� K� ������ � UH��AWI��H��AVI���" AUATSH��dH�%( H�E�1��-��A���trL�-�� H� G' L�%�� <"�H <~ �P���w��Hc�H�>�� � ��< �@ H��� � L��1��g�� � A�GI����u�H�E�dH+%( � H��L���" [A\A]A^A_]��� D L�� � H�=A� ��� D L�� � H�=-� �w�� D L�� � H�= � �W��b���f�L�� � H�=�@ �7��B���f�L�� � L�����&���f D L�� � H�=�� ������f�<\u L�� � L��������f���L������������)��f � UH��AVI��AUM��ATI��H��� L��X�����t&)�`���)�p���)U�)]�)e�)m�)u�)}�dH�%( H��(���1�@���� L�� � ��L�� � ��L�� ����L�� ����L��L���{���L�� � H�=�X ���H�EL��L��H������ H��0���H�����Dž���( Dž���0 H�� ����n��H��(���dH+%( u&H��� A\A]A^]� D L��, �K���,������UH��AVI��AUM��ATI��H��� L��X�����t&)�`���)�p���)U�)]�)e�)m�)u�)}�dH�%( H��(���1�@���� L�� ����L�� ���L�� ���L��L���H���L�� � H�=ZW ��H�EL��L��H������ H��0���H�����Dž���( Dž���0 H�� ����;��H��(���dH+%( u+H��� A\A]A^]�f. � L��, ����4���詘�f � UH��AUI��ATI��H��� L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�dH�%( H��8���1�L��, ���L�� ���L�� �}��H�EL��L��H��(���� H��@���H�� ���Dž ��� Dž$���0 H��0����)��H��8���dH+%( u H��� A\A]]�赗� D UH��AVI��AUA��ATI��SH��� L��P���L��X�����t&)�`���)�p���)U�)]�)e�)m�)u�)}�dH�%( H��(���1�L�� ���E��t 1� � L�� �����A9�u�H�EL�� L��H�����H�����H��0���Dž��� Dž���0 H�� ����'��H��(���dH+%( uH��� [A\A]A^]�谖�UH��AUI��ATI��SH��� L��X�����t&)�`���)�p���)U�)]�)e�)m�)u�)}�dH�%( H��(���1�L�� � ��� D L�� ����u�L��L���#���L�� � H�=5T ��H�E� L��H�����H�����H��0���H�0� H�� ���Dž���( Dž���0 ���H��(���dH+%( uH��� [A\A]]�蝕�ff. � f�UH� �� H��AWAVAUI��1�ATSH�Ӻ H��L��@ dH�%( H�E�1�L�����1�1�M��L��� H� #� � L���{���H���� H�CH���� f�x( �� L�kM��tM�m L��, �P��L�sL�� �?�� I��-f D L�� �#���u�H�5�� L��L�=�R ���� L��L�� �#��L��L�����M��tM��� M��tA�} u@H�E�dH+%( �� H��L��H� FC 1�[� A\1�A]A^A_]��� � L��, � �~��L�� �q��L�� �c���u�L��H�5[ ���L��L�� � �j��L��L�������Z����œ� D � �UH��AWM��AVAUI��ATSH��� H��(���L��@ H�����H��� dH�%( H�E�1�肵�H��H��@���I��H��H�� �������L��L��L���H����� H��(���H��P ��H �� ƀH 1�1�H� /� � L���U���M�M1�1�L�g� H� ֒ � L������H��@���� L��L�u H� n� � D�H1����H��@���� L��L��t H� 8m � D�H 1��h����� �T H��@���D�OE���D 裐�L��, H�����L�� ���L�� ���L�� ���L�� ���H�5˃ L������L�� � H�="P ��H��L����� L��1�L�p� H� C� � ���I��� H���, H� H��� 1�L��0���1�L��(���ƅ8���A� A���of. � E���� L�u�L��������8���L��H��H��@������H��L��H��H��IE����L��腃�I��� E1�H� A�D$I��H9�s{H�\�H�� �v�H����S H����9 H�� ���� H� �q H��H�' � D��(����01����I��� A�D$D��(���I��H� H9�r� � L��0���1�1�H� �� � L������I��� �� H�����H��0 � ��I��H���� H�8 H��L�u��� H��0��� @ L��H���<�H�S�I��� L���y��H�C�L��L�}��, L�HL��8����Y��L�� �L��L�� �?��L�� �2��L�� �%��H��8���L����L�� � H�=�M �-��L��L����H�; �P���L��0���L���9�1�H� g> � 1�L�����H�� ���襁�1�H�U�dH+%( �� H��� [A\A]A^A_]�f D E�MXL�� � 1�L�Iq H� :� ���H��@������f D H��0����, �?���c���f. � ƅ8������ @ ƅ8������ @ ƅ8����|��� @ L��, �����q���H�� ���I�u H��(����������H���q H��� 1��01��9��H�� ���蝀��������>��ff. � � �Uf�I���+ H��AWAVH�����I��� AUL�����ATSH��H��� �~�q �~ ��q dH�%( H�E�1������fH:"��q fH:" ��q �~5�q �����fH:"5U�q �~-��q )����fH:"-�q �~%�q )� ���fH:"%��q �~ ɔq )�0���fH:" ߕq )�@����H�)�P���L��)�`��������ƅ���������L������������Dž���� ���H�9���fo�0���fo�@���H�����H�C�q fo�P���fo�`���ƅ���H������fo����H�&�q fo� ���)����{ )��H������)� ���)����)������x����H �{ � �;�� L���1�������A ���A�ă���� H�5� ���'p�H�����H��� L��H������1��F��I��H= ��] H�x@�^����� H������{ �5��H�����1�1�H� �� � � �H�����1�H� �� � � ��I�� �x# �� D�xL�����E�M 1�1�L�sI H� U� � L���{�H��0���D���ܻ���� H������H��x���H������L�=NI H��x�����H�� � H��H�����L��, �X��L�� �K��L�� �>��L�� �1��H�5� L������ L��L�� �=��H��L����M�ML�� L��1�H� �� � � ��M�M� 1�L�q H� ~� � L���v�M�M� 1�L�K H� b� � L���P�L��, I�]@���L�� �r��L�� �e��L�� �X��H�5>^ L�����L�� L��� �d��H��L�����L��, I�]H���L�� � ��L�� ���L�� ����H�5�� L����L�� L��� ���H��L���b�L��, I�]X���L�� ���L�� ���L�� ���H�5� L����L�� L��� ���H��L����I�]hH��tcL��, �E��L�� �8��L�� �+��L�� � ��H�5� L����� L��L�� �*��H��L����L��, I�]p����L�� ����L�� ����L�� ���H�5� L���H�L�� L��� ����H��L���(�E�M`1�� L�F H� T� � L���"�E�Md1�� L��E H� <� � L����A�� �� L��, I�]P� ��L�� ���L�� ���L�� ���H�5� L����L�� L��� ���H��L��1��e�1�� L��L�� H� Ͻ � �c�A��� ���kf D L��, ���L�� �v��L�� �i��L�� �\��L�� �O��I��� H�����H�4�H�����A9�� �L�=� L��1�1�L��� L�%�5 ��H�����1�1�L�� ���H������ 1�H� � � ���L���ʤ�H�����1�1�L��� ��H�����1�1�L��1���H������ ���M�� 1�H� Ïq H������H��� H�;���H�����L�� ���肁�f�H�;L���H*�� +& � E1�H��� � �Y��Y�躀�L������H������f��H�E�dH+%( �� H��� D��[A\A]A^A_]�H���q H��� � L�=�C �01��;������ H��q � H�=� A�����H�����q���L��1�� � E�� L�C H� l3 �"�L��1�� M��� L�� � H� >� ��� L��1�M��� L�� � H� � �������H�x��A������� H�6�q � H�=� A�����H�����������H���q �8�2tBH�ʹ 1�1��,�����H�H� H�a�q 1�A������01�����}���H�� ��H�S� 1�1������_���H���q � � H�=b� H��u��D��A���i{��.����σ�f. � D � �1��f � � �UH�4�q H�5 � H��AUL�-� ATL��I�����H��q L��L��H�5� A\A]]�ƫ�f D � �UH��AWAVAUATSH�� H� $ H��8H� � � dH�%( H�E�1�H����I��I��H����H��H�þ 1��n��H�5�� H�����H���� I��H���? � H�=_� �Z��L���= � H�=�� �A��L���I � H�=�� �(��L���J � H�=� ���L���I � H�=� ���L���D � H�=R� ����L���7 � H�=�� ����L���C � H�=�� ���L���! � H�=�� ���L��� � H�=�� �y��L��� � H�=�� �`��L��� � H�=�� �G��L���! � H�=�� �.��L��� � H�=�� ��� L��1�H��� �o|�L����j�1�L�牅��A����H����H���" E��� HDž�� H����H����� L��H�� L�$�1�M�D$I�L$H�{�L��� � H�=�� �u��L��� � H�=� �\��L��� � H�=߷ �C��L��� � H�=ѷ �*��L��� � H�=Ʒ ���L��� � H�=�� ���L��� � H�=�� ����L��� � H�=�� ����L��� � H�=�� ���M�l$(M��� 1��& I�MH��� L��1�� ��z�M�m M��tU����t�L��� � H�=�r �T��i��������=2333w�L��� � H�=1� �)��� � L��� � � H�=� L�-� ���L���� � H�=� ����L��� � H�=� ����M�t$(M��u0�r D H�� � L��1��z�M�6M��tO���� ��I�NL�� L��1���y�I�F8���� �u�H��� � L��1���y�M�6M��u�L��� � � H�=T� �-��M�t$(E1�M��� ����E��� f D Ei�����A�ř��A��2333�} L��� � H�='� ����I�L$HL��1�M�D$H�� � A���!y�I�N� 1�H�� L��I���y�M�6M���p ������tL��� � H�= q �e�����A�]i��������=2333�� I�F8�@�0������� Ei�����A�ř��A��2333�E L��� � H�=o� �#��� @ L��� � H�=�p ������D���L��� � H�=� ����&��� � H�c� � L��1�� x��� D L��� � H�=�� �w���.���f�L��� � � H�=}� �R���`��� D I�NH�G� L��1�� A���w�M�6M������� � L��� � H�=I� ���L���% � H�= � ����L��� � H�= � ����H����H����9�����L���� � H�=� ���L���� � H�=e� ���L���% � H�=�� �g��L��� � H�=�� �N�� L��1�H��� �v�L��� � H�=L� � ��L���G��H�(�q � H����H�x� H�81��cv�1�H�U�dH+%( u^H��8 [A\A]A^A_]�L��� � � H�=ݲ ������H���q H����� H��r H�81��u�����z�ff. � @ UH��AWI��� AVI��AUI��ATSH��H� چq H�;�"e�H�E�H��� H�V�q �x � I��� � �!��jE1�E1�I��H�'�q L��L��L�� PI�>�+��AZA[���� M���� I�D$ I�D$I�D$ 1�H�;I9$�� M�t$ M���� � �|d�I��H���z I�6H�;�E��H��L��A�$ j H�;I��� H��v � �AXAYH���/ I�~ H�;�f � �d�I��H��� I�FH�;H�p����H��L��A�$ j H�;I��� H�n� �~�^_H���� I�FH�;H�p ���H��� H�U j H�;I��A�$ L���w~�ZYH���| I�FH�;�p*@��@���T��H��L��A�$ j H�;I��� H� � �.~�AZA[H���1 I�vH�;�V(H��-�=��H��L��A�$ j H�;I��� H�6 ��}�AXAYH���� H�;L����}�H��L��A�$ j H�;I��� H��\ �}�^_H���� I�FH��thH�@ H�5� H��t!H� �q �y �� H��� H���� H�;1��J��H��� H�? j H�;I��A�$ L���4}�ZYH��tJI�D$ H�;L��H�@PI�D$I�D$ �.}�H�u�H�;H��迂�I�D$�t��� D H�;1�L���c��H�;1�L���V��H�u�H�;H�e�[A\A]A^A_]��|� @ H��� �H��� @ H�y~q H�"� 1��01�� ���ff. � f�� �UH��AUATSH��L�%8�q I�<$H�GxH� H��H�GxH;�� t\H+_L�- � 1�H��L��I�<$��i�H��tI�<$� L���nj�I�<$�.��I�<$���H��1�[A\A]]� � �l�I�<$� D � �UH��AWI��AVI��AUATD�fSIc���H��H��H���q H� H�H8���H���? I��H�6� I�E M�uA��~�C�I�}L��H�� � [��x��H� 1�q H��H����H�;E1�L��H�5ށq D���~k��� H�;�^��A�ƅ��� L�#I��$p H�FL�8M���H A�G �u I��$8 L��H)�H��H�� L�#I9��� I�D$xM�<$H��I�D$xI;�$� �! M+|$L�%�� 1�I��L��D�8H�;�Yh�H��tH�;� L���4��L����d�H��D��[A\A]A^A_]�f. � A�G ��tg��trI�L�#H���j���H�@H���� H�;A��������L���d���tI�G�@t�H� H� �@t�1�L��L������u��L�#���� � ��t�I�L�#H�x ��� � L��1���j�L�#H�@L�8M���������f D L���i�L�#����L��L������{���H�������I�G�80�-������A������f�UH��AWI��H��AVAUATSH��H� �q H�U�H�L� �S��H�;I���8��H�;� ��H�;H�GxH��H�GxH;�� �T L��H+WH���H�;H�G L)�H���D 1�H�5��r M�l$��H�;H���Vv�H�;I�D$H�G L)�H���. 1�L��M�e��H�;H���%v�H�;I�EH�G L)�H��� L��M�l$�a��H�;H���u�H�;I�D$H�G L)�H���~ H�u�1�I��L�%-� ��H�;H���u�1�L��I�E H�L�(H�;��e�H��tH�;� L��衈�H�;H�GXH9GPH��[A\A]A^A_]�q�����H�;��f D L��L�� �`��H�;I���g��� D ��g�H�;��� L��L�� �0��H�;I����� D L��L�� ���H�;I����� D L��L�� ���H�;I������ D H��� UH��AWAVAUATI��SH��( A�|$�4 A�D$H� �� Hc�H�>��f D I�T$H�=��r H�5wm ���M�$$M��u�H��([A\A]A^A_]� � I�|$�v���I�|$�l���M�$$M��u��ʐI�|$ �V���I�|$(�L���M�$$M���_���� D I�|$�.���H� '}q L�5�r H�;L�/�e��H�;�-��H�;H�GxH��H�GxH;�� �� L��H+WH���H�;H�G L)�H���� 1�H�5��r M�}��|�H�;H���s�H�;I�EH�G L)�H���� 1�L��I���|�H�;H���Ts�1�H�5ۨ I�H�L�8H�;�Zc�H��tH�;� H�5�� �1��H�;H�GXH9GP�x � ��H�$�r M�t$H�E��f � ���M�6M���o���I�FI�~H�E�H�L�(�X��H�;H�E��<��H�;���H�;H�GxH��H�GxH;�� �X L��H+WH���H�;H�G L)�H���� 1�H�5��r M�}�{�H�;H���[r�H�;I�EH�G L)�H���T H�u�1�M�o�{�H�;H���*r�H�;I�GH�G L)�H��� H�u�M�}�f��H�;H���q�H�;I�EH�G L)�H���� H�u�1�I���%{�H�;H����q�1�H�5m� I�H�L�8H�;��a�H��tH�;� H�5H� 规�H�;H�GXH9GP��������H�;���f � I�|$���H� �zq I�D$L�=s�r H�;H�E�L�/����H�;���H�;H�GxH��H�GxH;�� �� L��H+WH���H�;H�G L)�H���� 1�H�5�r M�u�>z�H�;H����p�H�;I�EH�G L)�H���� 1�L��M�n�z�H�;H���p�H�;I�FH�G L)�H���o H�u�1�I����y�H�;H���p�1�I�E H�L�(L�-� H�;L���`�H��tH�;� L���_��H�;H�GXH9GP�� �9��H� R�r M�l$ D I�UI�uH���(���M�m M��u�M�$$M���R������ D I�|$� ���M�$$M���1����u��� @ I�|$���I�|$��I�|$ ���M�$$M��������A��� � H�=��r �d\�I�|$�zM�M�$$H���r M������� ����H��sq H�*� 1��0H��(1�[A\A]A^A_]�9��f � ��a�H�;��� L��L��� �0��H�;I���1��� D L��L�� ���H�;I����� D L��L��� ���H�;I����� D L��L�� �з�H�;I���=��� D � � ����H�;�]��� ����H�;�{���L��L��� 苷�H�;I�������`�H�;�C���L��L�� �c��H�;I���H���L��L��� �H��H�;I���a���L��L�� �-��H�;I���v����`�H�;�D���L��L�� ���H�;I���I���f. � UH��AWAVAUATSH�� H� $ H�� H� $ H��h�OXL��� H�����I��L�����H�����H�����dH�%( H�E�H��0 �����H�OH�:H�����H������h�H� �vq � L��H�����1�A�~�H�H�L� �v H����� �@ L�����L��H�5� L���wO�M�NM�FHH� � H������ � 1�H�=��r �Y��A�N� H��A?��I�H���H�I� �H�H �H�1H���' H�����H�;H�SZ��/�D H��H�� H��H��H�� Hi� ʚ;I��H)�H��x������H�;���H�;H�GxH��H�GxH;�� �� L��H+WH���H�;H�G L)�H���e 1�H�5<�r M�|$�bu�H�;H���l�H�;I�D$H�G L)�H���O H� vq M�gH�0�܀�H�;H����k�H�;I�GH�G L)�H���: Hc����M�|$H��H��������H�;H���k�H�;I�D$H�G L)�H��� L��M�g����H�;H���ek�H�;I�GH�G L)�H��� H��x��M�|$���H�;H���2k�H�;I�D$H�G L)�H���� Hc����M�gH��H������ ��H�;H���j�H�;I�GH�G L)�H���� H�����1�M�|$�t�H�;H���j�H�;I�D$H�G L)�H���� H�����H�����M�gH�������H�;H���j�I�GH�����L�p(M��ue� f D �tD�>��t AV,D�Lc�H�;H�G L)�H���6 K�t= 1��zs�H�;H��M�|$�j�I�D$M�6M��M���� Mc~(I�F8L��K�t= �u�H�����A�V,�2��H�;A�F8I��H�G tAL)�H��� L���~�� H�E�dH+%( � H��h [A\A]A^A_]� L)�H���� L�������M��� � H�1�H�5��r L� H�;�yY�H���� H�;� H�5a�r �L|�H�;H�GXH9GP�� H�E�dH+%( �� H��h [A\A]A^A_]���f�L��L�� � ��H�;I����� D H�E�dH+%( �H H�����H�Ϭ � H�HH��lq �0H��h 1�[A\A]A^A_]�� D ����H�;�X��� H�����H�x8������ L�5W� H�;1�L���tX�H������H�;H�G L)�H���d 1�H�5O�r M�l$�uq�H�;H���h�H�;I�D$H�G L)�H��� H�3rq M�eH�0��|�H�;H����g�H�;I�EH�G L)�H���� H�����M�l$� ��H�;H���g�H�;I�D$H�G L)�H���t H�����M�e����H�;H���~g�H�;I�EH�G L)�H���' H�����M�l$�V|�H�;H���Kg�H�;I�D$H�G L)�H���� H�����1�M�e�qp�H�;H���g�H�;I�EH�G L)�H���� H�����H�����H�������H�;H����f�H�;� L��I�D$��y����L��L�� ��H�;I����� D L��L�� 蠯�H�;I�������c�L��L�� 耯�H�;I����� D L��L��� �`��H�;I������ D L��L�� �@��H�;I������ D L��L��� � ��H�;I����� D L��L�� � ��H�;I������ D L��L��� ���I��� ��� � L��L�� ��H�;I����� D L��L��� 蠮�H�;I����� D � X�H�;�.���L��L�� �s��I���\���L��L�� �[��H�;I��� ���L��L�� �@��H�;I�����L��L�� �%��H�;I���q���L��L�� � ��H�;I���"���L��L�� ���H�;I������L��L�� �ԭ�H�;I�����f � � �UM��I��H��AWL�=�� AVI��H��AUI��H��ATI��H��SH��H��nq H�}�H�8��s�L��L��L���{���H� �mq 1�L��H�;L�7�dT�H���c H�;���H�;�{��H�;L�U�H�GxH��H;�� H�Gx�K L��H+WH���H�;H�G L)�H���C A�RL���n��H�;H��I�FH�E���c�H�;I�FH�G H+E�H���3 I�u�� �5��H�;L�u�H���c�H�;M�nI�FH�G L)�H��� �h L��M�u��H�;H���_c�H�;I�EH�G L)�H��� A�T$\I��$� I���³�H�;H���'c� L��I�H�L�0H�;� v�H�;H�GXH9GPH��[A\A]A^A_]���f D �#��H�;��f D H��[A\A]A^A_]�f � �KU�H�;L�U���� � L��L��� L�U�褫�H�;L�U�I����� D H�Uȹ H�����H�;H�E���� L��L�� �`��H�;I������ D L��L��� �@��H�;I������ D � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���^�ff. � f�� �UH��AWAVAUATSH�� H� $ H��HH� җ � dH�%( H�E�1�H����I��I��H����H��H�þ 1����H�5[� H���/��H���� I��H���A � H�=� ����L���= � H�=� ����L���I � H�==� ���L���J � H�=t� ���L���I � H�=�� ���L���E � H�=J� �m��L���Q � H�=y� �T��L���' � H�=�� �;��L��� � H�=�� �"��L��� � H�=�� � ��L���1 � H�=�� ����L���3 � H�=�� ����L���" � H�=ӥ ���L��� � H�=B� ���L��� � H�=?� ���L��� � H�=:� �s��L��� � H�=<� �Z��L��� � H�=5� �A��L��� F�1�L�牅�����כ�H�������� H���� HDž�� L�%�O D H����H����L��E1� H��H�ܕ L�@H�HHH����H��1��+W�L��� � H�=1� ���L��� � H�=&� ���L��� � H�=�� �p��L��� � H�=}� �W��L��� � H�=s� �>��L��� � H�=�� �%��L��� � H�=P� � ��L��� � H�=F� ����L�s(M��u � D I�~L���`�M�6M��tLD��A��A��t�L��� � L�����Ai�����=3333w�L��� � H�=Ӕ ���롐��L��� � i�����L���b���3333�& L��� � � H�=�� L�5*~ �1��L��� � H�=� ���L���_ � H�=<� ���L��� � H�=a� ����H����L�h(M��u[� �H�� � L��1��*U�M�m M��t{�CL��� � i۫���L�牅������UUUU�� ����I�ML�� L��1���T�I�E8���I �u�H��� � L��1��T�M�m M��u�H��� L��1�E1� �T�H����H�X(H���� �t @ Ei�����A��3333�l L��� � H�=&� ���� L��E��H����H�~� H�HHL�@1��T�H�K� 1�H�g� L��I���S�H�H���� L��� � L���m��E�uAi�����=3333�� H�C8�@�K������� Ei�����A��3333�� L��� � H�=�� �>���f D H��} � L��1��jS��;��� D L��� � H�=g� ����Q���f�L��� � H�= � ���[���f�H�{L��E����\�H�H������ D L��� � H�=� �w��L���O � H�=�� �^��L��� � H�=2� �E��L��� � H�=ɑ �,�� L��1�H�#� �R�L���& � H�=2� ��L���E � H�=A� ���L���< � H�=p� ���L���B � H�=�� ��L��� � H�=L� �� L��1�H��� ��Q�L��� � H�='� �j��H����H����9����W���L���O � H�=�� �6��L���/ � H�=¡ � ��L���O � H�=�� ��� L��1�H�á �^Q� L��1�H�U� �HQ�L��� d�H��_q � H����H��� H�81�� Q�1�H�U�dH+%( �� H��H [A\A]A^A_]� D L��� � A� H�=Ǐ �a���p��� @ L��� � A� H�=�� �9������ @ L��� � H�=}� ������H�#_q H����� H��L H�81��^P���<����QU�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�I��H��H��L���ď��U�ff. � @ UH�5}� H�=)� H��H��dH�%( H�E�1���d�f D UH��AUI��ATSH��� H��dH�%( H�E�1����H��trH�{I���i�1�L��H�����H�;�i� L��H����A��u H�E�dH+%( u?H��L��[A\A]]� H�{�Oi� L��H��迤���H�5�� H�=?� �*d��T� D UH��H��dH�%( H�E�1���P�H�5}� H�=� ��c�UH��AWAVAUATSH��HH�}�H�u�H�M�D�E�dH�%( H�E�1�� E���< I��H�WH���, H���# ���C H�� E1�f��uH��A�Ʉ�uA��H���uA��H���uA��H����L�=� H��A�� 1�E1�E��f D D��L��D��L��L�E��R��u�L�E�L��H��Hc�1�H}�)�Hc���y�A�L$��A��?t}� H��H��H#E�tl���� H�� �0 A� f��uH��A�Ʉ�uA��H���uA��H���uA��H�����A��H��H�E�A�� H�PE���D��� @ H�E�dH+%( uFH��H[A\A]A^A_]�f. � H�� �0 A� H�����f � � E1��V����R�ff. � � �UH��AWAVL�5]�r AUATSH��HH�u�H��� H�U�L��� dH�%( H�E�1�H�M�H�E� H�]�H�}��]��Ps�9��b 1�L��E1���a�L��A����D9��� � H�E�H��� H�XL9c�� H�E�H9C �� H�CH��H�I��H�D(HËu�H�}���7�@ �E��I��H�E�H���� H�}��>�L��� H��� H��1���w�L��� D � _H�x�: �Oi�H��u�H�=k�r L��諒�H���2 H��H�E��u�L�E���� Ic�L�E��N2�H�}�1�H�����Hc}��72�H�}�� H����H�}�L�m��y�� L��H���٠�H�;L�m��]�� L��H��轠�H�{L�m��@�� L��H��蠠�H�{L�m��#�� L��H��胠�H�}�� 蕛�L�E������ H�u�L����N�H��H���� H�(tzH�}�H�/t`A�t$L��I����_�L��A���ԧ�D9�����H�E������H��Vq L�� H� � �01��A��� � 1�� �����0��f � �0��|���H�E�dH+%( u"H��H[A\A]A^A_]�H�5�� H�=�� �_�� O����H�5ȉ H�=�� �^� � UH��AWI��AVAUATSH�� H��p���H��� dH�%( H�E�1�H��`���H����� t H��`���H�X1���H��X���H���� H��`���H���� H�8 �� HDžx��� L������f. � L��踃��cx�I��H���t H��p���H�L��L����� �;�H������H���� �y- �� L������H�AL;A r H������HL������I)�H��-1�H�ˈ � L���t�L���zI�H�5�6 L��H��H��h����!5�L��h���I�(�� H��p���H�SL��L����� ��:�H������H���� �y- �� L������H�AL;A r H������HI)�H��-H�,� 1�� L���t�L����H�H�5W6 L��H��H��h����4�L��h���I�(� H�CH� �� �tH� �� �uH� �� H�pz � L��1��s�L���pH�H�5�� L��I��H���4�I�m �� H�=u� �CuH�=p� �7H�H�5�5 L��I��H����3�I�m �g H�=(\ �CuH�=7� �G�H�5�6 L��I��H���3�I�m � H��X���L����V�I�,$�� L��H���8>�H��`���H��x���H��x���H9�����H�E�dH+%( �) H��X���H�Ĉ [A\A]A^A_]� D H� �� H�Cy L��1�� �kr��e���f D L������H� �� � 1�H� y L���<r���� � L��H���,�L���|=�H��`���H��x���H��x���H;�����?��� � L���X,��s��� L���H,����� L���8,���� L���(,��C��� L���,�����H�5d� H�=e� �Z�H�5�� H�=R� �Z��J� � � �UH��AVI��AUI��� ATS��H��dH�%( H�E�1��|��H���� Hc�I���+�1�L��H��軚�L����E� L��H��裚�I�� L���I�H��H��tGH�(t&I�,$t+H�E�dH+%( u&H��1�[A\A]A^]Ð�++�I�,$u�L��� +����I������ff. � � �UH��AUI��ATSH��� H��dH�%( H�E�1�蠵�H���� I��� I���+�1�L��H���ۙ�L����6�H��� E� L��H��軙�H��� L��� H�H��H��tGH�(t&I�,$t+H�E�dH+%( u&H��1�[A\A]]� �C*�I�,$u�L���4*�����H������ � �UH��AWI��AVI��AUI��ATSH��� H��dH�%( H�E�1�趴�H���� L��I���2*�1�L��H����I�~(� *� L��H���ܘ�I��� � *� L��H����H��� L���!G�H��H��tLH�(t+I�,$t0H�E�dH+%( u+H��1�[A\A]A^A_]� @ �C)�I�,$u�L���4)�����G������ � �UH��AUI��� ATSH��H��dH�%( H�E�1���H���� H��� I���8)�1�L��H����Hc{�")� L��H�����H�{(H�;� H��HD�� C� L��H��軗�I��� L��� F�H��H��tGH�(t&I�,$t+H�E�dH+%( u&H��1�[A\A]]� �C(�I�,$u�L���4(�����F������ � �UH��AWI��AVI��AUI��� ATSH��H��dH�%( H�E�1�趲�H���� H��� I���.(�1�L��H�����I��� �(� L��H���Ֆ�L���'� L��H��轖�Hc{��'� L��H��褖�Hc{ ��'� L��H��苖�I��� L����D�H��H��tOH�(t.I�,$t3H�E�dH+%( u.H��1�[A\A]A^A_]� � � '�I�,$u�L���&����E�����ff. � � �UH��AWE1�AVAUI��ATSH��H��dH�%( H�E�H�H��tL�xH�CE1�H��tH��Qq �RH)�L�0� �R��I��H���� H�{��&�1�L��H��萕�L���&� L��H���x��L���&� L��H���`��H�{�&� L��H���G��I�� L���C�H��H��tKH�(t*I�,$t/H�E�dH+%( u*H��1�[A\A]A^A_]� ��%�I�,$u�L���%����UD��@��K�ff. � � �UH��AVI��AUI��� ATSH��H��dH�%( H�E�1��;��H���� H�{(I���%�1�L��H���y��H���x�H���?� L��H���Y��I��� �}%� L��H���=��H�{�d%� L��H���$���{ �K%� L��H��� ��I��� L���lB�H��H��tOH�(t.I�,$t3H�E�dH+%( u.H��1�[A\A]A^]�f � �$�I�,$u�L���|$����C�� �� �ff. � � �UH��AWAVL�}�I��AUI��H��� ATSH��L��H��HdH�%( H�E�1�萧� ���H���� H��� I���^$�1�L��H���!��I��� �E$� L��H�����H��� �9>� L��H�����H��� � >� L��H���͒�L���>� L��H��赒�I��� L���A�H��H��tIH�(t(I�,$t-H�E�dH+%( u(H��H1�[A\A]A^A_]Ð�;#�I�,$u�L���,#�����A�����ff. � � �UH��AWI��AVI��AUI��� ATSH��H��dH�%( H�E�H�.Nq �@I)�蚭�H��� I�?I���#�1�L��H���ّ�I��� �"� L��H��轑�H�{��"� L��H��褑�H�{ ��"� L��H��苑��{*@��@���"� L��H���j��H�{-�<� L��H���Q��I��� L���?�H��H��tMH�(t,I�,$t1H�E�dH+%( u,H��1�[A\A]A^A_]� D ��!�I�,$u�L����!����]@��H��S� � �UH��AVAUI���@ ATH��dH�%( H�E�1��R��H�E�H���� H�=��r L�5�� L�����I��H���� H���[d��twL�u�L����1�L��H���^��H�}о �p������ H�u�L���>�H��H���� H�(tQH�}�H�/tVH�E�dH+%( uNH��A\A]A^]� @ H��Fq L�� H�z �01��1��� � � �H�}�H�/u�� ���-?�H�5�y H�= � �*O���H�5�y H�=� �O�f�� �UH��AWAVM��AUM��ATSH��H��HH�EL�}H�}�H�u�� H�E��E H�U��E�dH�%( H�E�1��۪�H�u�H���N H��I���S �1�L��H�����H�E�H��� �6 � L��H����H�{� � L��H���ݎ�Hc{X� � L��H���Ď�L���� � L��H��謎�L���� � L��H��蔎�L��� � L��H���|��H�}�� � L��H���c��Hc}�� � L��H���J��H�E�L��H��( �<�H��H��tJH�(t)I�,$t.H�E�dH+%( u)H��H1�[A\A]A^A_]�f��� �I�,$u�L��� ����U=��@��K�ff. � � �UH�5hu H��ATH��H�=̲r dH�%( H�E�1�� �H��t+H��I���pa��t L��1���;�H��H���� H�/tpH�=I�r ��,�H�=u�r H��tH�/tBH�=k�r H��tH�/t �l�H�E�dH+%( u3L�e�1��� @ �� ���f � �� ��f � �� ���d<��O�ff. � @ UH��AWAVAUATI��SH��H��xH�EH��x���H�E�H�EH�E�dH�%( H�E�H�FH���� I��H�H M��M��H��� H��h����7�H��x���L��H��H��p����_#�L��p���H��h���I�(�O L�E�H��� L��L��x����m��H��x����a7�L��L��H��H��x���� #�L��x���I�(�# H�CH�8���L��L��I��H����"�I�/� H�CH�x�W��L��L��I��H���"�I�.�� H�{H��tUH��-��6�H�u�L��I��H���"�I�m tiH�SH�{(H�BH;z sGH)���H�u�L��I��H���U"�I�m tFH�E�dH+%( �� H��x[A\A]A^A_]� @ H�SH� � L������f D L������f D L��H��x�����H��x������ D L�������� L������� L��������:�f D � �UH��AVI��H�5u AUATSH��H��dH�%( H�E�1��?H��t H�=x�r HE��{�H���� H��I���#^���� � �ѥ�I��H��� H�{謫�1�L��H�����H�{薫� L��H����H�{�}�� L��H���݉�Ic~X�� L��H���ĉ�Ic~��� L��H��諉�Ic~ ��� L��H��蒉�L��L���7�H��H��tjH�(tQI�,$t"H�E�dH+%( uIH��[A\A]A^]�f D H�E�dH+%( u'H��L��[A\A]A^]�� D ���I�,$u����8��p��{�ff. � UH��AVAUI��ATH��dH�%( H�E�1���tk� I���n��I��H���2 H�=��r �3�1�L��H��詈�L����3� L��H��葈�L����3� L��H���y��H�5Pp �N� ���I��H���� H�=3�r �3�1�L��H���A��L���y3� L��H���)��H�5p H�=3�r �vy�I��H��t%H����[��tL��L���g6�H��H��twH�/tQI�,$t"H�E�dH+%( uVH��A\A]A^]� � H�E�dH+%( u4H��L��A\A]A^]�n�f D �c�먐H�5~q H�=�� �F���6���� UH��AWI��AVI��AUL�- o ATSH��H��dH�%( H�E�1���H�Ho � LD��Ȣ�H��� H��I���~�H�=�r H���E2�1�L��H����L���02� L��H�����H���� L��H���Ȇ�L��� 2� L��H��谆�H�=��r L���x�I��H��t%H���qZ��tL��L����4�H��H��tyH�/tTI�,$t%H�E�dH+%( uXH��[A\A]A^A_]� � H�E�dH+%( u3H��L��[A\A]A^A_]��� ����H�5p H�=+� �E��q5��\�ff. � �UH��AWAVAUATSH��dH�%( H�E�1�H��t[H��L�-q� L�5 1 f. � �{w:�CIcD� L�>�� @ H�KH�5��r L�� ����H�H��u� � H�E�dH+%( �� H��[A\A]A^A_]�f D H�{�O���H�{�F���H�H���z���� � H�{�'���H�58�r 1ҿ ����L�=%�r L�cf � I�L$I�T$L��� �i���M�$$M��u�H�H�������O��� � H�{���H�S� H�5ǩr ���L�=��r L�c � I�L$I�T$L��� ����M�$$M��u�H�H���������� � H�=q�r �t#�H�{��H�H�Y�r H���x������ H�{ �'���H�{(� ���H�H���R������ D H�{���H�H���3����n���f D H�{����H�{����H�{ ����H�H�������<����3� � � �UH��AVE1�AUI��ATSH��H��dH�%( H�E�H�FH��tL�p(� � ��I��H���� H�{P�{�1�L��H���>��H�H��� �_� L��H��� ��L���G� L��H�����H�CH�x�*� L��H�����H�{�� L��H���т�H�{ �� L��H��踂�H�{(��� L��H��蟂�H�{@��� L��H��膂�H�{H�� L��H���m��H�CH� H�x�� L��H���M��Hc{`�t� L��H���4��H�{X�[� L��H�����H�{0�B� L��H�����H�{8�)� L��H�����I�� L���J0�H��H��tMH�(t,I�,$t1H�E�dH+%( u,H��1�[A\A]A^]� � �k�I�,$u�L���\����0���������ff. � � �UH��AWAVAUATSH��H��(H�=i�r L�v(dH�%( H�E�1��FH�5�k ���E��r�H���d H��I����T���Q �C L�{0���e � 蓜�I��H���� �{�o��1�L��H���Ҁ�{ �Z�� L��H��躀�Hc{��� L��H��血�Hc{��� L��H��舀�Hc{�� L��H���o��H�{ �� L��H���V��L���ޡ� L��H���>��L���v+� L��H���&���}�譡� L��H��� ��Hc{p�4� L��H�����Hc{t�� L��H�����L��L���@.�H��H��ttH�(tbI�,$t3H�E�dH+%( uSH��([A\A]A^A_]� D L�{(E1���� @ H�E�dH+%( u H��(L��[A\A]A^A_]�3� �+����.�������f. � � �UH��AWAVI��AUI��ATI��SH��(dH�%( H�E�1��= �r t:H�E�dH+%( �> H��(H��H��H��[H�=¢r A\A]A^A_]�d�� @ �GH�=ݣr H�5�� ��f% `f�� �у�f= `�M���� p�I��H���t H���lR���d A�<$�y �E������E������ ���I��H���� I�}�ܟ�1�L��H���?~�Ic}X�f� L��H���&~�Ic}�M� L��H��� ~�Ic} �4� L��H����}�Hc}��� L��H����}�Hc}��� L��H����}�Ic~��� L��H���}��}��Pt� L��H���}����8t� L��H���x}�Ic�� �� L��H���\}�Ic�� �� L��H���@}�L��L���+�H��H��tyH�(tgI�,$t8H�E�dH+%( uXH��([A\A]A^A_]�f�A�D$�E�A�D$ �E���� H�E�dH+%( u H��(L��[A\A]A^A_]� � � ���$,�������f. � � �UH��AUI��� ATSH��H��dH�%( H�E�1����H���n H�{ I��� �1�L��H���N|�H�CH��� �n � L��H���.|�H�CH� H�8�OO�H��� �C � L��H���|�H�CH� H��� � � L��H����{�H�{(� � L��H����{�H�{0�� � L��H���{�H�{8�� � L��H���{�H�{@� � L��H���|{�H�CH�8� � L��H���`{�H�CH�x� � L��H���C{�H�CHcxX�f � L��H���&{�H�{H�M � L��H��� {�H�{P�4 � L��H����z�H�{X� � L��H����z�H�CH�x� � L��H���z�H�CH�x0�� � L��H���z�H�CH�x8�� � L��H���z�H�CH�x@� � L��H���gz�H�CH�x`� � L��H���Jz�H�C��� �� �e � L��H���%z�H�C��� �� ���@ � L��H��� z�H�{`�' � L��H����y�H�CH�xH� � L��H����y�H�CH�xP�� � L��H���y�H�CHc�� �� � L��H���y�H�CH�x � � L��H���py�H�CH�x(� � L��H���Sy�H�C��� �Ӛ� L��H���3y�I�� L���'�H��H���$ H�(�� I�,$�� H�C�x �t&H�E�dH+%( �� H��1�[A\A]]�f D I�� tп �\��I��H���� H�{ �� �1�L��H���x�H�CH�x� � L��H���}x�H�C�p\H��� ��� L��H���Zx�I�� L���&�H��H��tOH�(t=I�,$�<���L�����/��� D L��������� ������f D �����d���O���Z'�f. � UH��AWAVI��AUI��ATI��1�SH��hdH�%( H�E�1�萎�H���� I��H��3q �x �� I��$� �� �M�jI�} L��H��H��1q L��E1�E1�H�ދ P蘎�ZY���> H��tH�CH�C H�C H���` H�CH9�S L�k M���F �P�I��H��� I�} �|;�H�5P# L��I��H���� �I�.�5 I�} �b �mP�I��H���� I�EH�x�4;�H�5 = L��H��H��x���� �L��x���I�(�* I�EH�x �:�H�5�� L��H��H��x����d �L��x���I�(�� I�E�x*@��@���n�H�5�] L��H��H��x����% �L��x���I�(�� I�}�w(H��-�S,�H�5�� L��H��H��x����� �L��x���I�(�I L��H�5� L���� �I�.�e M�uM���m I�} H���� �?:�" �� �H�54` L��I��H��� �I�.�V f D I�EH��tVH�@ H�=+� H��t!H� x1q �y �� H��� H���� �q �H�5�� L��I��H��� �I�m �� H�C L��L��H�@PH�CH�C �U/�I�,$�����L����H�������f � H�E�dH+%( �� H�e�L��[A\A]A^A_]� L���p���� H��� �V��� @ L���P��j��� �0����� ������ � L��� �M�uM�������H�}�H��x����#Y�A�~4 I�E H��x����� H�E�A�V(� ���A�N(9�t �B��J���v�I�MH�E�L�u�H�QI��I)�H;A �� L��x�����H��x����?8�H�5V^ L��I��H��� �I�.ttI�} H�����"���f�L���X���� L���H��_��� L���8����� L���(����� IH)�I���k���f�IFI+���� @ L�������� L�������� H��)q H�Ji 1��01��G}��"���H�5o H�=Ԯ �_2�H�58] H�=�� �L2��7"� � � �UH��AWAVAUATSH�� H� $ H��Hfo7� dH�%( H�E�1�H�/q ��I���xt ƅ�� I��H� f����)���H�H8�CHc�����H���sp�H���� 1�L��I��A� �7��I�$��~ � K�|��1�� ��K��I��D9�}�H�5P+q H����蜊��7U����L��� �L��H�5+� ���H��H���� 1�1�L���6�A�Ņ�� H�=p\ �[��H���r H��H���� H� �_�H���r H���� H� H�==\ � ��H��H���S �.�H���E H����H��-q 1�1�H�8��G�L����H��I��� H�5�[ H��L����H�5�[ ��� I�M H�=�r H�Q�I�U H��� H��t H�/�� H�=�r H��t H�/�� H��)q L�� H�m A�����H�81�� �� P������~"M��I�\�f � I�>I���t�I9�u�L����H�E�dH+%( �� H��H D��[A\A]A^A_]� � H�9)q L�� H�bl H�81��x��s��� �� ��*���f D H�=�r L�����I�m uL���� ����H�=הr ������H�5dW � a�I��H��t,H���{C��t L��1�� �H��H���� H�/�7 L�5P�r 1��' L���H�L���)�A�Ņ��\ H�=a�r H�5^Z �`�H��H���� �_����B ���� H�=,�r H�5=Z H�B�r �]`�H��H��t�_���� ���� H�=�r H�5Z H��r �!`�H��H��tI�D_����� ��t7H��r H���� H� H�Ւr H��uH�5Ak H�=j� �-� D H��*q H�=z�r � H�5�Y �_�r f�H�_�H���� H��H�����B�H�������� H����H���r H��r H�=�r H�5gY �W_�H���n H��H�����A�H�������P H�y��H�r�r H���r H�=̒r H�56Y �_�H���/ H��H�����pA�H������� H�*��H�+�r H�\�r H�=}�r H�5�X �^�H���� H��H�����!A�H�������� H�[��H��r H��r H�=.�r H�5�X �j^�H���� H��H������@�H�������� H����H���r H�ΐr H�=ߑr H�5VX �^�H���� H��H�����@�H�������� H����H�V�r H���r H�=��r H�5X ��]�H���� H��H�����4@�H�������� H����H��r H�@�r H�=A�r H�5�W �}]�H���d H��H������?�H�������F H����H�Ȑr H���r H�=�r H�5�W �.]�H���% H��H�����?�H������� H� �H���r H���r H�=��r H�5PW ��\�H���� H��H�����G?�H�������h H�A��H�:�r H�k�r H�=T�r H�5W �\�H���G H��H�����>�H�������) H�b�H��r H�$�r H�=�r H�5�V �A\�H���� H��H�����>�H�������� H�#��H���r H�ݎr H�=��r H�5�V ��[�H��twH��H�����^>�H������t]H�l�r �=u�r t L���E��uE���������M��I�\��I�>I���D �L9�u�����f. � ����`���1��A���z����6��l���H���r �K���H�Վr ���H�͎r ����H���r �A���H���r ���H���r ���H�}�r ���H�-�r �v���H�%�r ���H� �r ��H��r �3���H� �r �r���� �����L��H�=L���W?�H�`�r H���8���H�5�e H�=�� �(� @ H�=�r ����H�5�S H�=֣ �a(��<��M�� � 1�L����H� qS L��藐�L��A��������A���F����� � UH��AWAVAUI��ATSH�� H���H����H����L�����dH�%( H�E�1���A�H�����H���� ��A�I��H���� H����<�H���T�H�����H�5$T I��H����I�.�! H����� H�x茔�H�����H�5v� I��H�����I�.�� I�} �0,�H�5� L��I��H����I�.�� I�}(�,�H�5��l L��I��H���s��I�.�i A�}��H�5r L��I��H���K��I�.�1 A�} �h��H�5�l L��I��H���#��I�.�� A�}X�@��H�5� L��I��H����I�.�� I�} �h+�H�5< L��I��H�����I�.�� I�}�@+�H�5�� L��I��H����I�.�� I�}0�+�H�5�� L��I��H����I�.�I I�}h��*�H�5�R L��I��H���[��I�.� I�}��*�H�5Y�l L��I��H���3��I�.�� H���H�X0���� ���L ���� � ��|�I��H���� I��8 H���~���I�T$H�L��H�5R L�����I�,$�i I�}8�0*�H�5IG L��I��H����I�.�1 A��� ���H�5� L��I��H���o��I�.�� I�}@��)�H�5 � L��I��H���G��I�.�� 踃�I��H���� I�}`�)�H�5�Q L��H��H�����H�+�t I�E`L��d I��� H��`���H��H��H������ �L���� �H����H�53Q L��I��H����I�.� H�����L��H�5� ��I�/�� A�u\I��� �)��H�����H�5�P I��H���`��I�.�� H����H�8��H����H�����H�5T I��H���&��I�.�4 H�=Q L�����H����L� �P PH�e� L��P PH� �P H�p� L�����H�����YL��^H�5�E H����H�H�����H��H��� H����A��� L�0I��� H�� ���H�XtH�X1��Wz�H������H��� H�� ���H���� H�8 �� HDž��� L�����M�� � ��<�I��H���� H�;�'�H�5� L��I��H�����I�.� H�{�o'�H�5�� L��I��H�����I�.�� �{���tY�H�5FO L��I��H����I�.�� �{@����FY�H�5>� L��I��H����I�.�W �{@�����Y�H�5 � L��I��H���R��I�.�� �{@������X�H�5�� L��I��H���#��I�.�q �{�����&�H�5R� L��I��H����I�.�d L�� ���L����F�H�L��L��A��� ��H��0���H�=�� H��t4H�@ H��t+H�� q �z �� H��� H���� f. � � �H�5N L��H��H������b��L�����I�(�� H�SA��� L��L����H��0���H�=�� H��t/H�@ H��t&H�? q �z �= H��� H���- D �3 �H�5�M L��H��H��������L�����I�(�� L����H������L����I�,$�? H�� ���H�����H��H�����H;�T���L�����H������H�����H�5M H���`��H�H�����H��H��� H����L��H�0����H�����H�5�L I��H��� ��I�,$�� A��� ��� A��� �'��H�5�L L��I��H�����I�,$�� H���� tg� �sV�H�5�L L��I��H����I�,$�[ H��L H����H��L L��PH��L L� eL PL�nL H� zL ���XZA��� ��� I�}HH��t I�}P �# H���H����H���/�H�{pI���]���XHc��B]�I��H���� H���A��L��L��I��� H�pp�v���L��� �H�����H�5'L I��H�����I�/�; H���L��A��L��I��� H�p`�+���L���� �H�����H�5�K I��H���z��I�,$�� L����H�E�dH+%( �� H�����H�e�[A\A]A^A_]�f D I��8 � u�I��H���� A��8 I��@ ���4���H��L�� ���I�׃�H��H�E1�H��H��H������L��H���u���I�T$L����J��I��E9�8 �L�� ������� @ L���p����� L���`���C��� L���P����� L���@������ L��H���,��H�� ���H�����H�����H9� ������ � L������Z��� L��������� L�������^��� L�������#��� L�������� H��� �T��� @ H��� ���� @ I��0 �4!�H�5�H L��I��H�����I�.�����L���]���|��� � I��( �� �H�5�H L��I��H���_��I�.�@���L��� ���3��� � L������ ��� L������2��� L�������� L��������� L�������� L������R� L������� L�������� L������]��� L���x������ L���h����� H���X������ L���H���6��� L���8����� L���(������ L�������� L�������� L������� L�������r� L�������:� H����������G��� � L�������� H�����H��F �b D ��� H���H�~��� H����u�� H��������H�5 � L��I��H���~��I�,$�� H�����A��� �@ H���G�H����H�5�G L��I��H���;��I�,$����L��������� �JH������N����g���f � L������� ��� ���H�5�F L��I��H������I�,$� A��� ����H�5�F L��I��H�����I�,$�����L���g�����f�L���X������ L���H����� L���8���P��� H�������$������ � L�������� H�5�C H�=ڔ �� D � �H�5ZF L��I��H�����I�,$t\I�}P�v �H�5>F L��I��H������I�,$�����L��������f � L������@��� L���x������L���k���H�5�T H�=ۓ ��H�5�T H�=H� ���H�5�D H�=Փ ������H�5�B H�=�� ���H�5!U H�= � �� D UH��AWAVAUATSH�� H� $ H�� H� $ H��xL�oL��0 H�����H�����H��`��H�����H��x��dH�%( H�E�1��GX�����H��� H�:H������[� H��H��h��1��H�M���� H�����L�5�? L��L�%Vyr L���>��M�OM�GHL��H��p��H� �D � 1�� �$�A�O� H��A?��I�H���H�H� �H�H �H�1H���J H�=#|r L���cH�H�����H���C H����*���3 1ۿ@ �wr�H�����H���R H�Xq 1�1�H�8�T-�L��H��������H�����1�H���V�H������ H������|V�H��x��H�����H��������L��H�SZ��/�D Hc����H�� H� Lc�p��H�����H��H��H�� Hi� ʚ;I)�H���{ H��p���?��H�5�C H��H��H��������L�����L��p��I�)�8 L�����H�5`C H��H��H��������L�����I�(�� L������H�57C H��I��H�����I�m �$ L�����L��H��I��H���k��I�,$�� H��h��� �H�5�B H��I��H���?��I�,$�� L�����H�5�B H��L�����I�H�����H��I��y M�o(A� M���� L�����L������s����� ��M�<t ��L����������������� L�����g�I�e8�I��H��trf � I�uL��H�����I�/�' M�m M��ttI�M8A�U,A�E(���y���H�����H�I�4�o�H��A�E8u H���� �_��I��H��u�H�����A�D$D��L�������� T�M�m D�����M��u�D��H���� D�����E�t$I��L�����H�5�A L���g�I���}�H��t�(�H�5{A L���hg�I���(�E1�M��tBL��H�5bA �Ig�H��H��t H�������J�H�����A��H�/� I�,$�V E9�� H�����H�H�����H��H��o H�����L���@N����� H�����H������t�H��H���k H�(�> H�����H�/u���H�E�dH+%( �� H��x [A\A]A^A_]� � H�=�wr H�5�: �C�H�����H��t�H���i&��t�� ,�H��H�������H�5�? H�=�� ������I����� L��������� I�4H��q H� H�8���I�M8���������>���A�u,Au(��/���f D L���8��I���R���E�l$E�t$D�����H�����H����Q���� I�8�������f. � �{�����f D H���������H������ H���Q�H��������H������ H���`Q�L�����H������ H���DQ�L��A� �f��H������ H���"Q�H��h���V��H������ H���Q�H������ H�������P�M�o(M�����Dž��� A� A� ���f�H��������L���{�����L��L������g��L��������H������O���v���L���B���9���L���5��� ���L���(������� �����L�����H��`��H��x��H�����H�������H�����L��H���P�����D�h����L���������Dž��� A� A� � ���>�� H�����L�%�qr L�$F L�� � L�H1��\x�L��H�= � ����H�5�9 H�=�� ��H�5c9 H�=�� ���f�� �UM��H��AWM��I��AVI��H��AUI��ATI��H��H��SH��H��dH�%( H�E�1�H�� q H�8���A�|$�K �= tr tBH�E�dH+%( �~ H��M��M��L��L��H��H�=�rr [A\A]A^A_]�y�f D H�=�sr H�process_H�5@pr �>pr evenH�/pr �t f�/pr ��?�H��H���� H���J"���� �@ �i�H�E�H���� L��L��L���]��L��L��L��I��L����H�}�1�H���N�H�}�� �-I����� H�u�H���h��H��H���� H�(tvH�}�H�/t\H�E�dH+%( udH��[A\A]A^A_]�f D H�E�dH+%( u@H��L��L��L��[L��A\A]A^A_]�Z���f. � �K���f � �;������H�5�7 H�=f� �� �謨��H�5:7 H�=N� � �f � � �UH��AWAVAUATSL��$ ���H�� H� $ L9�u�H��8 � dH�%( H�E�1�L������I����L��1��H�L����x���� H��0�����A���,���� H��`���E1�E��1�� � �1�I��H����� �p H�W: � L���z��A�Dž�ucH��`���L��������Ⱦ��H������H������H������1�L��Dž�� @ H��ؾ���_ ���|b���� L���In�f � H��`���L��� �D������A�����H�E�dH+%( uXH��8A D��[A\A]A^A_]�f D ���}�H������� @ ��+���Hc�H���������H������H9��?����j������H������� @ ��+���Hc҉�����H�������M��H������H9��,��������������L���fm�H��`���L��� �D������(���f. � � �U1�H��ATSH��dH�%( H�E�1���v�A��1�f�E� E��x$H�u� D���3�D��H�����1�H��t H�U�dH+%( u H��[A\]� @ �h8 f9E�������� � �UH��AWAVAUATSL��$ ���H�� H� $ L9�u�H��� � ��$���L��0���I��H�5F8 L��dH�%( H�E�1��H�L���&]�H���� � H�����L��I���f$�Å��l L�����1�H������HDž0��� HDž8��� L��H���HDžP��� H������ H��t;E��uzH��8���H��uL�������� ��L���8J�A��H��P���A��u���$���� L��H)�H��(����;��H��(���H9��� L��H���HDžP��� E��t�E1�A���� L���O��L���'�H�E�dH+%( �� H���@ D��[A\A]A^A_]� � H�����L�� � H��H��0����%�L��H��8����v1���� L������� E����� � �@����� H�� Hc�H�>�� �;V�8��2�H�y6 H��H��p � A������01��oR�����f. � A�O����� H�Ȅ Hc�H�>��H� �\ H�y�p A�ؿ H�rE A������01��R����H� �D ��H� �D ��H� �5 �H� �D �H� �5 ��|U�8�2�H��5 H���<���H� 0\ � H��5 �"���H� �D ��H� 65 ��H� CD ��H� ZD ��H� 65 ���U�8�1�L�� H��D I��H���p A���01��MQ������c�� � �U1�H��ATSH�� dH�%( H�E�1���r�1��E�7zXA�ĸZ �E� f�E� f�U�E��x$H�u� D���`/�D��H�����1�H��t H�U�dH+%( u4H�� [A\]� D �E�9E�t� ������ @ �E�f9E�u�1����� D � �Uf�H��H��dH�%( H�E�1��wH�E�dH+%( u�1���c�� � �UH��SH��H��H�dH�%( H�E�1�H��t �cH�H�C H�;H��t ���H� H�E�dH+%( uH�]�1������ff. � � �UH��AWAVI��AUATI��SH�� H�EH�}�H��X���L��P���L��p���H�E�dH�%( H�E�1�H�? H�M�L�E�H�E� �P L��H�M�L�}�M��HDž`��� H��h���H9�w7�^ f D L��H�u�H�E���H�M�,I)�H�`���H�E�H9E��� 1�L��H�E���H��h���L��H�E� I)�M�t H��H��p���L�u�I9�IF�H�E�H�E�H�8�^�H�M�L��H��x���H�9��1�H��x����P���`���H��x����,�L��P���H�VB 1�I��H���p L��01��fN�H��X���L��L���t��H�E�dH+%( �� H�Ĉ L��[A\A]A^A_]� @ L��`����� � �c �H��H�E�H�8H��t)�p���H��I�����u2H�U�H�E��{���E1��H� �p H�MA I���01��M��g���L��I���O�H�PA 1�H��H��p �01��M��:������f � � �UH��AWAVAUATI��SL��H��XH�U�H�M�dH�%( H�E�1�H� H�u�H�U�H�E� H�M�L�E�H�E� �� L�u�L�m�H9�w*�� �H�E�H�M�H�u�H�H�U�H��H)�H�U�H9u�sVI�|$L��L����a�H��I�����t�L���e�H��H�M�I��PL�E�H�A 1�H��p �01��L�H�E�ZYH�U�dH+%( �� H�e�[A\A]A^A_]� @ �?�I�D$H��H��t'�)C�H��I�����u.H�U�H�E�����H�E��H�x�p H�)@ �01�� L�1��L����H�5@ 1�H��H�I�p �01��K�1��[���� ��f. � f�� �Uf�H��AWAVL�}�L�u�AUA��ATSH��H��8dH�%( H�E�1�H�E�" H�E� � )E�1�L��L���} ���H���us�O�D� A��u �}�0�t�D���+�E�� H��? H��H���p �01��:K��������H�U�dH+%( uCH��8[A\A]A^A_]� � A�� ~"1��}�" uʋU�� D�������� �U������UH��H�� H�}��ЉʈU�E�H�U�H�E�H�Ѻ � H�����H�E�H�E��� � � �U� H�5�� H��AWAVI��AUATSH��(dH�%( H�E�1��(����� L���p A�FA� �� L���q��x�E�I��Hc�� >�I��H���| A���u�� H��L���p A� �R @ <$t|A��A�D �H��A9�}2Ic�A��A�<_u�A�|_u. A��A�D �H��A9�|� @ Ic�L�� � D E1�H�E�dH+%( u}H��(L��[A\A]A^A_]� @ E�LL��C�D�p���I�TD� C�D�\���@���u�A��H�U��8�H�U��E��:�u8�u�L��p A���E���D ��!����$�� @ UI��H��AWAVI��AUE��ATI��SH��H�M�dH�%( H�E�1�H��� M9��Z D�]�A���L �E� M��E��1��E� L�=({ E��M��f D A�$�B�<3w��Ic�L�>�� � HcÃ�A�f D I��M9�tD9�u�Hc�M��L�� L��H�U�dH+%( �� H��H[A\A]A^A_]�f � Hc�I�<A���� ���� � � L���A A�D$H���p �� A���0 A� �]��� D � D�E�L���� �u�Hc�H�!� 1�L�L�M�)�Hc���L�M�D�E������f D A���� Hc��E� ��A�)��� � A���� Hc�A� ��A�(����A���v �E���� D Hc�L�A���� �V����� D � L��sA��t?A� �t��� @ HcÃ�A�L�`��� � A��A��E��A���C��� �M����� �E�A� �&���f D �U����� A�$�u�I�<1�H� HTp D�E���A)�L�M�Hc�Hc�H� �H� �E�L�M�D�E�ËE����H�t]D�E�D�u�D�u�L�e�A��L��L�m�A�� @ D��Ic�H�9 1�D)�H�Hc����A�A��s�I��D�u�D��L�m�L�e�D�E��E��E� �\��� @ ���M�����f�1��^���f � �u�Hc�H�� 1�L�L�M�)�Hc���L�M�A� ������u�1�H�g) D�E�L�M�)�Hc��Q�L�M�D�E�ËE����H�����D�E�D�u�D�u�L�e�A��L��L�m�A�� @ D��Ic�H�A 1�D)�H�Hc���A�A��s�L�m�I��D�u�D��D�E�L�e��E� �h����u�Hc�H�� 1�L�L�M�)�Hc���L�M�������u�H��� 1�D�E�L�M�)�Hc���D�E�L�M��Hc����L��� ����x�� � � �UH��AWAVAUATSH��dH�%( H�E�1�H���� A���) I����=�H��H���� L���?��L�t@L����7�I��H���� H��A��� tAH��1�D��E1�H��L��)����H��t\H�E�dH+%( uZH��L��[A\A]A^A_]� 1�A� D��H��H�����H��t L�����H�PA� ��L�� D L���8��E1���n��f. � @ UH��AWA��AVAUI��ATI��SH��H��H��dH�%( H�E�1��L��H�;L��H��I������A��1�E��uI�E D�8� L3I�E H�U�dH+%( uH��[A\A]A^A_]�����f. � � �UH��AWAVAUATSH��(dH�%( H�E�1�H��tI�����H��w)1�H�U�dH+%( �a H��([A\A]A^A_]� D M�t�A�>:u�A�~:u�A�~hu�f�I�VI�F)E�H9��} A�F�PЀ� �� �P���w���WH���D�A�F�PЀ� �� �P����c�����WH���D�A�F�PЀ� �� �P����:�����WH���D�A�F�PЀ� �� �P���������WH���D�A�F�PЀ� �� �P��������WH���D�A�F�PЀ� �� �P����������WH���D�A�F �PЀ� �k �P����������WH���D�A�F �PЀ� �R �P����m�����WH���D�A�F �PЀ� �9 �P����D�����WH���D�A�F �PЀ� � �P���������WH���D�A�F �PЀ� � �P�������WH���D�A�F�PЀ� �� �P���������WH���D�A�F�PЀ� �� �P����������WH���D�A�F�PЀ� �� �P����w�����WH���D�A�F�PЀ� �� �P����N�����WH���D�A�F�PЀ� �� H���D��E��}����}����}����}����}����}����}����}����}����}����}����}����}����}����}����� �����M9�vSH� X# L�%V# I����C���A�M ��.�� �� ��$�x���A�}Cu*A�}$u#I�� � M9�wŸ �R���f � � H��L�������0 � L��L���h���� � H�5�" L���L����� � H�5�" L���0����� � H�5�" L�������� � H�5�" L�������� � H�5k" L��������� � H�5T" L������td� H�5B" L������tL� H�50" L������t4� H�5 " L���x���t � H�5 " L���`�������I����� � I����� � ��:~+��A��9����L��H�������I���g��� � ��/������� D A�}.u�A�}.u���� D H���D�� ���f�H���D��"���f�H���D��;���f�H���D��T���f�H���D��m���f�H���D����f�H���D����f�H���D����f�H���D�����f�H���D����f�H���D�����f�H���D�� ���f�H���D��5���f�H���D��N���f�H���D��g���f��P����������WH���D��b���� ��ff. � � �UH��AWAVAUATSH��8dH�%( H�E�1�H���� I��H�}�H�}�����M�l�M9��� L��L�5� L�=� � ��:D��/M��$�� ��.uh�{.H�E��; H�P� -H�U�H��H�]�I9�w�L�e��Y D ��_t{~)�A�<w)H�E�H��H�]�H�P�H�U�I9�w��� D �A�<v�H�R�p H� 0 1��01��:�L�e�A�$ H�E�dH+%( �� H��8[A\A]A^A_]� D I9��� �{�:�� H�E�H��H�]�H�P� _H�U��u���f � �{Cu*�{$u$H�E�H��H�]�� ,H��H�E��D��� � � L��H��� ���uLH�E�H��H�]�� @H��H�E�� ���H�PH��H�U��:: f�H�]���� �{$�Q�������� L��H�����L�, ��u H�E�H��H�]�� *H��H�E����� L��H�����L� � ��u H�E�H��H�]�� &H��H�E��n���� L��H���R���u H�E�H��H�]�� <H��H�E��>���� H�5� H��� ���u H�E�H��H�]�� >H��H�E�� ���H�]�H�u��( H�l H��H�u�����H�u���tH�]��������) H�C H�����H�u���uֹ H�, H��H�u����H�u���u��' H� H��H�u��d���H�u���u��[ H�� H��H�u��D���H�u����r����] H�� H��H�u�� ���H�u����N����~ H�� H��� ������2���H�y�p H�- 1��01�� 8�L�e��"���f D � �UH��AWAVAUATSH�� H� $ H�� H�EH����H��fHn�H��H����D��D��fH:"�D����H����dH�%( H�E�1�)�����%�H���x H��� I���AK�L���~���I��fH:"�)����0�H���p HDž � �8�� H�����/ ��0�I��H���� � H�5� H��������� A�EI�}��0�� �� H�� �� H��H�����$�H�� �I��H���� �������[ H�5L � ���g H���p � ���� H��0�1�� fo���H��fo����H�H�� )�0�)�@�H� H�@(H��`�H����H� H����L��H��蟺�H����H�5-r ��>�H��H��p���I�L��p�M���� �( ��)�I��H���� L����A�H��p�� L��( ���������� A�$E�t$E�l$A�L$ A�T$M�L$I�\$ =DTiJ�Z =JiTD�� ƅx�A�A���I�H�H�5��p ���6��y����� A���� H��� ��y� H��8��� H��P � D��H��(H��(~6L����H��p�H��H���� � 1�H��I��� ����� H����H����� H��H��H�������H���<�L��E1��z��f. � H��p�H���� H��X�H��� � � H�������e ��x� D�+�Ct H�SA�fAn��f:"�H�H�Sf��Ã��, A���R H��X�H;�h��n H��p�H��H�s� ������ H��X�A���� � E���l ��x� �� �C�S�fn��H�C8f:"�f�C�oCH�H�C8f8 -= C�oC(f8 = C( � D�#A���� �� E��� H��8�H��H�D�cL��( H���" �=����� D�sH��H�H��t � ����� �CfAn�X � f:"�H����f֭��H����H��@�D�p �I �I��H���N �s8H�xH1�L����AT� � L�M � H����L��0���P�H��H�AXL��H����H�AYH�����o0���7 H��0�H��8�H��H��H��H�� % �� �H����H�� 0� ȋ�H�L����� L����A� fA�H�{(I��I�G � I��I�H�{0G�d&HfE�gE��tH��Mc�H��L�A�G,L��E��L)�I�H����I�H��`�I�w0I�A�W(A�O@A�GD I�G8 �tI�<$��o L����1��� L��L��L���H�H����ƅV�L��H��@�H����I�D$H����H�C(H�����(�A�ą��o���A�WH��0�L��� ��H���� L��@�1�L��L��L��H����4��H��p�H���4��� @ H���p � ��~'H�d�p E��H����H�� � H�81�������H������� �H��H���u Hǀ� � �H����H����H�H��H��_��H��X����H�E�dH+%( � ����H�e�[A\A]A^A_]� L�-��p H����H�� 1�� I�} ����H��p H��0�� H��fo���fo����01��H�H�� )�0�)�@�H� H�@(H��`�H����H� ���,���H����I�} � 1�H�d9 �o��L��H����� L���h�����H����������H��H���( H��� �� �H��� H����� H�5�� H�����Dž�� �������� H�5~ H������������ H�5i H���v������������p��� H�Q�p H����� H�� H�81�����"��� � L���H��D9�����H�� ���� H�� H�H9�u���� @ �xluH� H9������@;u�H��$ H�J�p 1��01��-�L������H��p�����H��p����Dž��������� � A��u\�CD�h�L���!�I��H���@ H�s(L��H��谷�H�C�~CH����fH:"C H����)����E��L����E1�����f D ��x� t=�C�Sfo �6 �fn��f:"�f�C�oCf8 �C�oC(f8 �C(����H�������f. � H��p�H���0���H�����H��p����HDžp� � ��� @ A��u���x� t��oCH�C D�#f8 D6 H�H�C CA���,��� � D�cI�� L���H �H��� L��H�s H��E1��m��H����H�CH�������f D H��8�H��H�D�sH��( H��x�H���� �"����� D�kH��H�H��t ������ �CfAn�H����� f:"�H�C(H��X�H�K Hc�H�����CH����H�K8H�H����H)�H����H����H�C0f֥��H����H��@��@ H��H f����H��p����I��H���� ����L�xH1�L����AV� � L��L�� H������xI�A[L����H�H��H��H��@�H����H����H����H��h�H����H��`�H����H��P�XH���p � ��~ H�i�p L��� H�i H�81����H����H��H����� L��1��A �!L��L��-�H����� ��H��">�D��L�A����� ����H����M��D��D����H����D����P��h�H����P��P���`�P�������H�� A�����E���� H���� tH���� �� H���� tH���� �� E���� L��0�H��H�L��L���'���# H��0�H��8���H�I��H��H����I��H�� H�� A�� �� �@0�A � �������@�A� A�E L��X�fE�U�THH����I�E � fA�UI�EE��t��������D�H�H����H����L����E�e(��M��L+�p�I�M0I�EH��`�I�M�]A�u,A�}@A�ED I�E8 �tM� $��l L����1��� L��L��H��x�L���H�H����ƅV�H��@�H��H����I�D$H����H����H������ �A�ą�u;A�UH��0�L�����H���� L��@�1�L��L��H��H����C��L��諼��6�f D H��p 1�D��H�% �01��'�H��X�H;�h����H�����H��H�������H��X�H��h��k�f � H�����4:�Lc� I9�LB�L��� �H����H��H��X�H���C���L��h��� � E���+��� � E��� � � ��x� ����oCf8 �0 fH:�CH���a�H�~�H���� H��H�C 1�H��f D �op�ox0H��H��@�oH��o@�fl�fl��ox�f8 0 f8 0 f�@�fH:H��op�fH:@�f�H��o@��oH���D��Df8 �/ f8 �/ f�H�fH:H�fH:@�f�@�H9��_���H��H��H��L�BH��M��H�I��H�H �x,H�H�H �H(��fn�H�Jf:"�fB�D H9��P�H�H0�x<L�JM��H�H�H0�H8I����fn�f:"�fB�DL9���H�H@�xLI��I��H�H�H@�HH��fn�f:"�fA�DHL9����H�HPH�H�HP�HX�@\�fn��f:"�fA�DX�� D � 1�L��1��H�1����f. � f��y� H�{HDž � H��8�)� �)��twH��H f��F f�� �H��P ���H��X H���v5�o�` )����p ���� ���q ��!����b H�����;��H��I�|$���f D H����H��H�蕨�L��� ��H������7��?��� @ f��y� H�{HDž � H��8�)� �)��twH��H f��F f�� �H��P ���H��X H���v5�o�` )����p ���� ���q ��!����� H�����S��H��I�|$���f D � 1�L��1��H�1�����f. � ��x� �����f D H�Y�p H�J 1��01��"�Dž�� ���Dž�� ��H�����d��HDž�� ���� @ H�����D��f�HDž�� )������f � H����E�� P1�QD��RH�� �m"�H�� �� @ H��H��� ��Z� � H��H�� ��]��� � H��H�����H��H�A��� � D H��H�����H��H�A������1����1����H�(�p D����H� :U H�s �01���!��q�1����L��A�����舶�����H�A��������L��H�s 1�I��H���p �01��s!����Dž�������$�A��������H���p D��H� 1��01��8!��<�A������U���H�i�p H��H� 1��01�� !���H�0 ������f D � �UH��AWAVAUE��ATA��� SH��X�EH�u�H�]L�}(H�U��E�H�E H�M�L�M�H�E�dH�%( H�E�1���<���� D��1Ҿ �?:�I��H���� H��苧�I��H���� � H��� L��fA�FH� > I�F���I�F� ��fA�F>�!��H��( Ic�L��fo�W fHn�H�M�H�@� H�H�@0 @��@ ���I��H���� H���&�H���� H�u�L�-�& L��H�@ H�@ H�0H�u�L�hH�p��H���� H�Pe fo�* H�@8 H�@H��� H�E�L��L+}�H� H��I���3�H��H���� H�E�� &�H���% H�@ H�}�H�@ H�L�xL�h���H��� H��' L�pL��H�@ H�H�@8 ���H��H���v H�E��%�H���� H�M�J�;H�}�L�hH�@ H�@ H�H�H�x��H���� H�H' H�@ H�@8 H�K�>H�PL���E�I��H���� H���1%�H���8 H� ��q L�hL��H�@ H�@ H�H�@r ��H���! H��& H�@ L��H�@8 H�H�E�H�E�q � H�F�q ��I��H���m H���$�H���� H��& H�5�q H�@ L��H�@ H�0H�@0 H�P�g��H���� H�O& H��H�}�H�@ H�@8 H�҃���P(�|�� I�Ǎ@Hc�H��� �I��H���f H�u�I�WH�x�)��L�����I��H���� H����#�H���� H�@ L��H�@ L�0H�XL�h��H���� H��% H�@ L��H�@8 H���H���% H��H�E��q#�L�M�H��H���� H�E�L�M�H�E��@��L�M�H��I���� L�M��G�1�L��H���:�H�u�� L��艪�H�U�H�u�L���y��1�H�57r L����9�L��� ��H��$ ��6r ��6r GNU H�}�H��6r H��6r H�C H�C H�H�C$ L�k��H���� H��$ fo' H�@ $ H�@8 H�H�U�@H���+ �M���� H�u�L���|��A��� � H�=� 1�A�����E1�����L����1�L��� ��H�E�dH+%( �] H��XD��[A\A]A^A_]� @ H�=f 1�A�����E1��y��� � H�=Z 1�A�����E1��Y��� � H�=� 1�E1�A������9���k��� @ H�=� 1�A������ ���N���H�=� 1�A���������5���f D H�=�� 1�A������������� � � L��E1�� �H�������H�=�� 1�A������������f D H�=�� A�����������f � H�=V� A������n�����f � H�=� A������N������Ծ�H�=H� 1�A���2���d���H�5H� � 1��*��f. � � �Uf�H��AWAVE1�AUI��ATA��SH��H��� H�����H��X���dH�%( H�E�1�H�E� HDžp��� H�E� )�`���)E�)E���~ D L)+H�{A���8��H�\E9�u�1�A� � � � K�D- M��HD�I��L���Q��H��H���� H�E�H�E�L�m�H�P L9�s�H��{q H���{q f�T��{q �T H�E�H�� H�E�L�m�H�PH�}�� I9�w< @ M��K�D- HD�H��I���ѣ�H��H���� H�E�H�E�L�m�H�PL9�s��H�E�H��H�E�H�]�H�PH�}�A� H9�w7H��H�ID�H��H���s��H��H���� H�E�H�E�H�]�H�PH9�s�� H�E�H��H�E�H�U���� H��p����Ic�L��h���H�����H��`���H��(���H��I9��� f D M��K�$HD�H��I�����H��H���� H��p���H��`���L��h���H�PL9�s�H��J H���J �T��J f�T ��J �TH��`���H��H��`���L��h���H�P � H��p���I9�wFf D M��K�$HD�H��I���B��H��H���� H��p���H��`���L��h���H�P L9�s�H��yq H���yq �TH��`���H�� H��`���L��h���H�P� H��p���I9�wE D M��K�$HD�H��I��躡�H��H���K H��p���H��`���L��h���H�PL9�s�� H��`���H��H��`���L��h���H�P� H��p���I9�wFf D M��K�$HD�H��I���B��H��H���� H��p���H��`���L��h���H�PL9�s�� H��`���H��H��`���H��(�����H��p���� L��h���)ʃ� �T�� f�U�H�PI9�wC M��K�$HD�H��I��負�H��H���� H��p���H��`���L��h���H�PL9�s�� H��`���H��H��`���L��h���H�P� H��p���I9�wFf D M��K�$HD�H��I���:��H��H��� H��p���H��`���L��h���H�PL9�s�� H��`���H��H��`���L��h���H�P� H��p���I9�w@M��K�$HD�H��I���ȟ�H��H��� H��p���H��`���L��h���H�PL9�s��H��`���H��H��`���L��h���H�P� H��p���I9�wD @ M��K�$HD�H��I���R��H��H���� H��p���H��`���L��h���H�PL9�s�H�� H��`���H�PH��`���H����� �� H�E�L�zHDžH��� H��h���Dž<��� L��p���A� HDž@��� HDž ��� HDž ��� H����� � H��X���H�� ���H�pH��P���H��tH��0������H��0�����t)H��P���H�����H��0�����H��0������@ L��X���I��L��A�J��+�<�������� w M�M��L+�@���L��0���I���� ��<���9��� )�Lc�L9�wH � M��K�6ID�H��I���ʝ�H��H���C H��`���H��p���L��h���H�BL9�s��H��`���H�PH��`���f. � D��D���I���- E1��@t �ˀA� L��h���H�BH��p���L9�rFf D M��K�6ID�H��I���*��H��H���� H��`���H��p���L��h���H�BL9�s�� H��`���H�PH��`���E���b���H��X���H��h���L�zL��p����HL�0��<���L;�@����" L+�@���L��L9�wA�H��H�ID�H��H��芜�H��H���� H��`���H��p���H��h���H�BH9�s��H��`���H�PH��`���f. � E��H��h���H��p���A��D��ȀI��DE�H�BH9�rD @ H��H�ID�H��H����H��H���G H��`���H��p���H��h���H�BH9�s�D�,H��`���H�PH��`���M���q���H��X���H��h���L�zL��p���H� H��@���L��I9�rFf D H��H�ID�H��H���j��H��H���� H��`���H��p���H��h���H�BH9�s��H��`���H��h���L��p���H�PL�xH��`���H��P���H��H���H��0���L��H���覿�H��X���L9����H��0���H�DH��X����/���L��L��H��A� H9�rC H��H�ID�H��H��袚�H��H���� H��`���H��p���H��h���H�BH9�s�� H��`���H��H��`���L��h���H�P� H��p���L9�rFf D M��K�$HD�H��I���*��H��H���� H��p���H��`���L��h���H�PL9�s��H��`���H��H��`���H��h���H�PH��p���A� H9�w@H��H�ID�H��H��跙�H��H���` H��p���H��`���H��h���H�PH9�s��H��`���H��H��`���L��h���H��p���I9�wH� � M��K�$HD�H��I���B��H��H���" H��p���H��`���L��h���L9�s�H��(���H�]�A� )ȃ��H�E�H�}�H�PH9�r9f�H��H�ID�H��H���ژ�H��H���� H�E�H�E�H�]�H�PH9�s��H�E�H��H�E�H�]�H�PH�}�A� H9�r9f�H��H�ID�H��H���z��H��H���G H�E�H�E�H�]�H�PH9�s��H�E�H��H�E�H�]�H�PH�}�A� H9�w9f�H��H�ID�H��H�����H��H��� H�E�H�E�H�]�H�PH9�s��H�E�H��H�E�H�]�H�PH�}�A� H9�w9f�H��H�ID�H��H��躗�H��H���� H�E�H�E�H�]�H�PH9�s��H�E�H��H�E�H�]�H�PH�}�A� H9�r9f�H��H�ID�H��H���Z��H��H���Z H�E�H�E�H�]�H�PH9�s��H�E�H��H�E�H�]�H�PH�}�A� H9�r9f�H��H�ID�H��H����H��H��� H�E�H�E�H�]�H�PH9�s�� H�E�H��H�E�H�]�H�PH�}�A� H9�w9f�H��H�ID�H��H��蚖�H��H���� H�E�H�E�H�]�H�PH9�s�� H�E�H��H�E�H�]�H�PH�}�A� H9�w5f�H��H�ID�H��H���:��H��H��t H�E�H�E�H�]�H�PH9�s�� H�E�H������h��I��H���h H���T�H���� H��p���H� ] L��H�@ H�@ H�H��`���H�XH�P���H���/ H� L�����H�@8 f��HH�L������I��H���� H�����H���o H�U�H�@ L��H�@ H�H�U�H�XH�P���H���� H�� H�@8 f��L��HH��n��I��H���n H���Z�H���� H�U�H�@ L��H�@ H�H�U�H�XH�P�&��H���B H�> H�@8 f��L��H� H��� �H���� E1�H��p����~��H�}��u��H�}��l��H�E�dH+%( �4 H��� D��[A\A]A^A_]� @ I�������E1��@�������H��X���L�1L;�@����_���������t���L��L9�wJf. � H��H�ID�H��H���ړ�H��H���G H��`���H��p���H��h���H�BH9�s�� H��`���L�hL��`���H��P����>��L�pf. � E��H��h���H��p���A��D���ȀI��DE�I�EH9�wD @ H��H�ID�H��H���:��H��H���� L��`���H��p���H��h���I�EH9�s�F�</H��`���L�hL��`���M���q���H��h���I�EH��p���H9�wJf. � H��H�ID�H��H��躒�H��H���� L��`���H��p���H��h���I�EH9�s�B�/H��`���L�pL��`���H��P���� ��L��h���H��p���H�XJ�3I9�wCf�M��K�D- ID�H��I���9��H��H���, L��`���H��p���L��h���J�3L9�s�H��P���H��L�荐�H�`���H��`���L��h���H�CH��p���L9�rI � M��K�D- ID�H��I��蹑�H��H���e H��`���H��p���L��h���H�CL9�s�� H��`���H��H��`���H��h���H�PH��p���H9�rBf�H��H�ID�H��H���J��H��H���� H��p���H��`���H��h���H�PH9�s�� H��`���H��H��`���H��h���H�PH��p���H9�wC H��H�ID�H��H���ڐ�H��H���K H��p���H��`���H��h���H�PH9�s�� H��`���H��H��`���H��h���H�PH��p���H9�r@H��H�ID�H��H���m��H��H���0 H��p���H��`���H��h���H�PH9�s��H��`���H�PH��`���H�� ���L�� ���f D E��H��h���H��p���A��D��ȀI��DE�H�BH9�wD @ H��H�ID�H��H���ҏ�H��H���O H��`���H��p���H��h���H�BH9�s�D�4H��`���H�PH��`���M���q���H��P���H��h���L�zL��p���H�� ���� � �Mi�� I�t1 H������H��� �?��M9�wJ � M��K�6ID�H��I�����H��H���� H��`���H��p���L��h���H�BL9�s����������H��`���H�PH��`���H��0�����<���L�zH��h���L��p���H��@�����H��`������H��`�����H��`����y���H��`�������H��`�������H��h���H��p���H�B��L��`����N���H��`�������H��`����F�H�E��~���H�E�����H��(����Z�H��`���� �H�E�����H�E��k���H�E�����H�E�����H�E��p���H�E��0�H��`���H��h���L��p���L�z��H�=�� 1�A�����螰�����H�E��Q�H�E���L��`������H��`������H��`����a�H��`������H��`����Z�H��`������H��`������_���H��`������谦�L��`������H��p���H��`������H��`�������H�=�� 1�A���������R���H��`����V�H��`�����H��`����F�H��`�����H��`�����H��`����2�H�=T� 1�A�����耯���H�=e� 1�A������g������f�� �UH��H�� H�}�dH�%( H�E�1�H��tHH�GH��t?H�8 t9� H�=�r ��� ���H�E�u0H��r H�xH�@�H��r H�E�dH+%( u5�� H�H���p H�O� 1��01��4 �H�ur H�@H� ��;��ff. � � �UH��H��dH�%( H�E�1�H�=5r uH�E�dH+%( u�þ H�= r ������ @ � �UH��AVI��AUI��ATI��SH��H� 5�p dH�%( H�E�1�H�3����uRH�CH�8 t H���p L��H�a� 1��01��\��H�CL�(1�L�cH�U�dH+%( uKH��[A\A]A^]� H� �p L��H�3� ���t�H� ;�p L��H�3���A�������E���u�������� �UH��ATI��SH��H� o�p dH�%( H�E�1�H�3����u$H�CH� H�U�dH+%( uGH��[A\]� D H� y�p L��H�3����t�H� ��p L��H�3�p��A��H�����E��t���z��f. � � �UH��AWI��� AVAUI��ATI��L��SH��( dH�%( H�E�1�賻�H��tH�xH�5� H�����A�ƅ�t4E1�H�E�dH+%( �@ H��( D��[A\A]A^A_]�f � L)�L��H�s衽�I��H���� � H��1�H������H�5�� 詈��t41�H������H�5�� L��茈��tL���?���i���f. � M�4$�C I�\$� H���q L���1��H�M�nL��I�~H� A�VH��� I�� fA�F1�����S 1�����fAFfA�F��L�藤��C L��H��fAFI�|$I�L$���L��A��莑����A�����蹡�f � UH��AWE1�AVAUA�� ATSH��H��8H�u�H�U��M�dH�%( H�E�H��_ H��� H��� �@hf�sH�}��E�H�bpf_progH���H��L�$L�t Ic�E� $L�� H)�H�| 1�H�����L�ͯ I���W�A�M9�u�L�u�E�o M���� H�U��E�L����� H�U��t� ��L���0趁�I��H��u-H�E�dH+%( uoH��8D��[A\A]A^A_]� D L� Al � Ic�L��h H�����D)�H�<� 1�Hc���A�뢋E���u��}�u�H�E��x@ t�I��I��@��;��ff. � � �UH��AWAVAUATSH��(dH�%( H�E�1��?�� �Of��tYE1�f��u(H�E�dH+%( �� H��(D��[A\A]A^A_]� H��p H� � � �01����f. � � I��E1����A�ƅ�x��� ���ϗ�I��H���� H= ��� � ��� ���H��H���+ L�&L���P��E1���� ���N��H��I���C��H���� H�u�L������U�fn�H�E���f:"�H�{ f�E����I��H��t5�~E�H�u�H�x H��f�@�˃�L��L�������u L���t�� @ L��E1���D���-����� � H���p H� �, � E1�H��� �01��J��� � H���p A��H� �, H�h� � �01����� � A������5���� ��L���؍����� � �UH��AWAVAUATI��SH��H��(dH�%( H�E�H�I�p �8 �� �Kf��tNf��t H��p H� � � �01���H�E�dH+%( �� H��(1�[A\A]A^A_]� � M��$ M��t�D�k L��D���T��H��t�L�8A�Gx��t�1�f�I��� ��fAn�I��$` f:"�H�4�f�E��&��H��H��tNH�@ H�U���ƀ� H��� L�� ��A9_xw��B���f D H�)�p H��H�0���������A;_x�s�������蹜�f � � �UE1�H��AWAVAUATSH�� H��H���H��`���H��8���dH�%( H�E�1��yc �E� t,H�E�dH+%( �� H�ĸ D��[A\A]A^A_]� @ �z H��H�� ����I��H���W H�E�1�M��H��P���H�E�H��0���f D H��P����l�E����k �}��I���\������� H��H���H�� L��( �o H��@H��@�����\����� ���I��H���` H= ��T �8� �# I�EI��� H��x����� A�MxA;�� �� A;M|�� A��� ��� A��� ��� A��� ���� 9�� �M�� ��H��I�����M�H���' A��� H��0���L����p����E����U�fnE�H��(���f:"�H�z H��h���f�E��_���p���H��tL�~E�H��h���H�x H�E�H��(���f�@�o�H�u�H��@������L�E���p������� D ���� I�D$L�}�E1�H��h�����H��p���L�u�M�� D I��� �C L��J�4�I��� B��1��H�I�t$H��h���D��A�T$� H��x���I��H� fA�T$H�U�I�$�����S 1�����fAD$I��fA�D$��L��.��H�}�H��L��fE|$H��`����r�L9�p����M���L�}�L�u��E�H��8����xc tmL�����L����E����' ��\���跐�}��'��� � E1�����H�1�p D�E�H� �' H��� � �01������ � A�E�S 1�I�|$H� I�D$ I� $I�D$ A�D$ I�E�U�I�D$�;��M�� �AfA�D$�E��H��H���� L�(H��@���E1��w��H��L��L��H��`����R �E����f. � H� �p H��@������ D H�I�p H� �& � M��H��� �01������\���臏�A�����H���p fHn�D�M�H�j�H��0���L�}�H�x8H�g] H��HD�H��H���fH:"�( H��`���)E�H�E��ש�D�M����� L��D�M��?��D�M��������M��E1ɋ8I�Ń��l�����H�G� L�%n� LE��S��H� & � I��H�U�p M��H��� �01����A�E ��A������A �E��A�������t��8���H� �% H�O� 1�I��H���p �01����D�M��6���H��p � M��E��� H� 4% H��� �01��t��L���L��L������\���� ��A������}���M��L���#���\������A������\���H��M�����H�c�p � H� �$ H� � �01�����\���褍�D�M�����M�狽\���荍�A���������H��p H� t$ � M��H��� �01�����\�����A���U���L��M���n��L�����L�ljM��Y��M��I����� �UI��� I��H�I���H��H�� dH�%( H�E�1�H�}�H��p���HDžx��� �H�H� � L��L���E�@H��p����E��E�@�E� ���H�U�dH+%( u����� D � �UH��AWAVAUATSH��H��8 D�WhdH�%( H�E�1�D9�� uD9Wlt#H�E�dH+%( �� H�e�[A\A]A^A_]ÐH�CpH����� I��L�cxH���������� E1�A��� �K1�H��� L��� D������L�������I��D������L������E���� D������E1�L������H������H������L������E��M��f D H������D��L��L��I��H���3�A�D$�D��M��H��L�K�A��H������PH��� � 1�豎�XZD9�����u�M��L��� �����f D D���������D������H��������p H�x ���D������I������f � L������L��1�H��L��L��������A�$H���K� M��H��� L��PH������L�1����YL������^�R������� �U� H��AWI����AVA��AUATSH��H����H��H�� dH�%( H�E�1�Dž���� �H�H��H�� t/H�E�dH+%( �s H�� L��[A\A]A^A_]� � H�����D��H��H�����诘�A�ą��� D�����L�-FPq 1�1�L��A� M���m @ LcxI�WM��I9�rkHcP��~A9�r^H��tYD���E��x I��B��=��A��A�څ�x H��D����D�փ�H�� I��I��D׃� t$HcL��H��H��I9�s�H�փ�H�� H!� u܉����H�� �A��I��H���i L�PH�X1�� L��I��� � �H�D���A � ��A��D����E��yqIc} ��xH��I�:A��H��H��H�I�� �� tnH��H��H��t�A�EMcE��x�Hc�H��D��=��E��x3I��E� :B����C�� D I��B������f. � D��E� :���i���f�H�����L��D��L�����L�%�Nq L�-~ �ٖ�L�������A��� L�����M��M���" � IcG��y^A��I�� A�� �� � D��H��H��t�Ic��x�H�����A9<t�H�/�p L��H��� 1��01�����IcG��x�H�����A9<t�H���p L��1�A��H�%� I�� �01����A�� �u���L����������A�� A�G���f D ���I����8���H��� � H��H���p �01��6����������8�T��H��� � H��H�V�p �01����L��I�����~��z���� ��I����i���� �UH��H��H��dH�%( H�U�H�W��tHc �Lq ���� ��tHc �Lq ���h ��tHc �Lq ���4 ��tHc �Lq ��� ��tHc �Lq ���� �� tHc �Lq ���� ��@t Hc �Lq ��yh�t Hc �Lq ��y@��t Hc�Lq ��yH�E�dH+%( � �� H��H��� H)L��f D H��H��� H)TH�P�f�H��H��� H)TH�P���� � H��H��� H)TH�P�O��� � H��H��� H)TH�P���� � H��H��� H)TH�P��� � H��H��� H)TH�P��� � H��H��� H)TH�P���� � H��H��� H)TH�W�K������f�� �UH��H��H��dH�%( H�U�H�W��tHc �Jq ���� ��tHc �Jq ���h ��tHc �Jq ���4 ��tHc �Jq ��� ��tHc �Jq ���� �� tHc �Jq ���� ��@t Hc �Jq ��yh�t Hc �Jq ��y@��t Hc�Jq ��yH�E�dH+%( � �� H��H��� HL��f D H��H��� HTH�P�f�H��H��� HTH�P���� � H��H��� HTH�P�O��� � H��H��� HTH�P���� � H��H��� HTH�P��� � H��H��� HTH�P��� � H��H��� HTH�P���� � H��H��� HTH�W�K����"��f�UH��AWAVAUATSH�� H� $ H��8dH�%( H�E�1�I��H�=8� HDž�� �z��H���� H���k�H����H��H���� L����L�-�� L��L���-��H��H���� H����L�=ʡ ��L��L��1����H��H��t[� H��1�M��L���F��1�H���s��u�A� H�����y�H�E�dH+%( u$H��8 D��[A\A]A^A_]�f�E1��� E1�����ff. � UH��AWAVAUATSH�� H� $ H��(H�H����dH�%( H�E�1�H��t}1�L����L�=4 L�-�B � @ H����H��H� �H��tLL��1�M��L��� A���\��L���D�����t�H�E�dH+%( u!H��( D��[A\A]A^A_]� @ A��������+��ff. � � �UH��AUATSH��dH�%( H�E�1�H� t2H�����1�H�E� I�����L��H������u0H�U�1�H�H�U�dH+%( �x H��[A\A]]�f � H�=� �4��H��H��tKL�m�1�L��A � H� L���;���� H�}Ѐ?/�> �1������y���L���e�H�5�" L�������� H�5�S L�������� H�5X" L��������� H�5�! L��������� H�5i� L�������� H�5(" L�������� A�<$s�� A�|$h�� A�|$ �� L�-u�p � L�-�p L��������� H�H�}�L��@ � I�L� H�� 1�� ����t���H�}��v�1Ҹ�����e��� � L�-�p � � 1��p���9����� � L�-q�p �s��� @ L�-a�p �c���L�-��p �W���L�-�p �K���H�5z L������teH�5! L������t^H�5� L���w���t\H�5� L���d���uUL�-�p ��H�5�? L��H�=�� 1�H���������L�-��p ����L�-�p ����7��L�-�p ���L��H�=9� 1�誺����� D � �UH��H��dH�%( H�E�1�� ��H�5R H��������H�U�dH+%( u���ƅ�f D � �U1�H��SH��H��(dH�%( H�E�1���H���H���H�u܉}�H�߉U� �M��yr�H�u�H�{� �gr�H�u�H�{� �Ur��C H�E�dH+%( uH�]����7�� � � �UH��AUATL�m�I��H�u�SH��L��H��8dH�%( H�E�1��j��M���tK1ɸ H���H��A��A����A��A����A��A��A���� A��~"�� %� A�� @ �����A�����A�����H��L��L��H��R1�H�� �k��$ H��A�����I��X�i ZM��t Ic��D� 1�H�U�dH+%( u2H�e�[A\A]]� � A���� A��%� E��A�A���z���� ��ff. � �� �U�� H��AUATSH��8dH�%( H�E�1����I��H��teL�m�H�u�L���.��u���uw�����A�����A�����H��L�龀 L��R1�H�2� �x��$ L�����ZYH��t Hc�A�D� H�E�dH+%( �� H�e�L��[A\A]]� � 1ɸ H���H��A��A����A��A����A��A��A��t A���`����� %� A��P���f D A���� A��%� E��A�A���+����̂�ff. � �� �UH��AWAVI��AUI��ATS1�H��XdH�%( H�E�1�� f���H�x�- ��H��u�L��E1�� f�A��H�x�- �ޚ�H��u�A���� E1�L��H��� ���� L�}�� L��L���E���uaH�M�E1�� L��L���:��L��A���� E��uVD�u�D+u�Mc���tuE��tp�- L���s��L)�L9������& D L��H�� H�p 1��01���� H�U�dH+%( u*H��X[A\A]A^A_]ÐA� �<��� D L��舌���a��UH�5D H�=/A H��AWAVAUATSH��8dH�%( H�E�1�H�E� H�E� H�E� ����H��� I��H�E�L�m�H�E�H�]�L�5�@ f�L�� L��H��� ��H��~`L�}�� L��L���ty��u�I� H�5g� ���H��H��t�H�U�1�H�5Q� �f��u�� ! �YM��M�� D �M�f(�fT�� f.�z!f.!� wf/ � s f. �� zt5�H�}��o�L������E�H�E�dH+%( u*H��8[A\A]A^A_]�H�-�p H� � 1��01���������H� �p H��� 1��01������� �f � � �UH��H��dH�%( H�E�1�1H�� ��H �H�U�dH+%( u���� @ � �UH��ATH��8�z�q dH�%( H�E�1��=l�q t"H�E�dH+%( �� L�e���f � L�e�H�u��9�q L��艷�H�5�x L���j��H��t}�}�v_1ɸ H���H����� �@��@�u@��t<��f����f���H*��H*��Y�f���H*��^����q �T���f D �;������q �<���f D f��-����z~�f. � � �UH�5< H��ATSH��H��L�'dH�%( H�E�1�L��� ���uH��p �C �C H�C(H�5�� L������u�C �C �v���t2H�;H�5�� �����tOH�E�dH+%( u`H��[A\]� � �{ t�H�5�# H������t'H�x�p H��� � � H� �p H��� �H���p H��� ��{}�f. � �� �UL��� H��H��dH�%( H�E�1��F��H� � LD�H�E�dH+%( uH�H�( 1��H��� ����}�� �UL��� H��H��dH�%( H�E�1��F��H��� LD�H�E�dH+%( uH�H�( 1��H��� 饣��|�� �UL��� H��H��dH�%( H�E�1��~H�^� LE�H�E�dH+%( uH�H�( 1��H�7� �F���Q|�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�頬��|�ff. � � �UH��AVI��H�5� AUI��ATSH��H��dH�%( H�E�1��^�A�Ą�u"H�E�dH+%( u?H��D��[A\A]A^]� H��� L��L��� ��H�V� L��L��H�� ��C��{�ff. � @ � �UH��AVI��H�5L� AUI��ATSH��H��dH�%( H�E�1���]�A�Ą�u"H�E�dH+%( u?H��D��[A\A]A^]� H� � L��L���~��H��= L��L��H��i��C���z�ff. � @ � �UH��AWAVI��AUI��ATSH��H��dH�%( H�E�1�� ��A�Ą�t'H�E�dH+%( u~H��D��[A\A]A^A_]�f D H�5e� L���]�A�DŽ�t�L�h9 L��L��L������H��u�H�A� L��L��E�����L�89 L��L��H�L�����C�s����z� D � �UH��H��dH�%( H�E�1�H�E�dH+%( u��P����y�ff. � � �UH��AWAVI��AUI��ATSH��H��dH�%( H�E�1����A�Ą�t'H�E�dH+%( u~H��D��[A\A]A^A_]�f D H�5U� L���\�A�DŽ�t�L�X8 L��L��L�����H��u�H�1� L��L��E�����L�(8 L��L��H�L�����C�s����x� D � �UH��ATI��H�5�r SH��L��H��dH�%( H�E�1�� ��H��t@H� apq H��� fHn�fH:"�1��� H�U�dH+%( uiH��[A\]� D H�5= L���Ɋ�H��t,H�-iq H�g� fHn�fH:"�1��� � � H�5F� L��艊�H��u��������x� � � �U1�H��AWAVAUATI��SH��H�� � �q dH�%( H�E�1�1��E� f�E�f�U��E� ��tr�, L���5��H��u�$ L���#��H���� H��~p L�� H�� A� �01��U��H�E�dH+%( �! H�e�D��[A\A]A^A_]ú H�5�� H�=��q �X}�A�ƅ��- �S�q �\���f D H�M�E1�� L��H�=R�q �-��A�ƅ��X���Hcu��U�)��F����}��E��M���h����}���p�����t���H�}���`���H��x���9�tHcE�;E��� A��E�L�=��o L�Hc�E1�D��\���H�=p� I��H��P���L��I��� � H�;H��A��H���t L��L����n��u�Ic�L�m�H� ?�o � H��L��D��\���H��P���H�t���H��x���� ��L��I�����U�+U�I����t���+�h����t��`���+�p����D�D�Hc�H��H��`����S�H�I��H���Z D�M�L��D��p���賀�U�H��x���H��h����]���t���蔀�H��L��h���L��H��Hc�p���H��`���I��L�P�E�D)�D�M�PHc�t���AUA)�H��L�APL��x���P�E�)�H�3� PHc�I�1�AT��H��@���f�H�!|p H�� � �01������j��� � L�m�L��L��� L��D��\���H��P����s}����f D ��t���9�h���t �E�+���H��� � 1��n��E�Hcu��U���t����E�)�h����E���`����E���p������A�������<t�ff. � �� �UH��H��dH�%( H�E�1�H�E�dH+%( u �H�n�o ��s� � � �U� H��ATL��`���L��H�� dH�%( H�E�1��H��!���HDžp��� f�E�H� ����HDžx��� H�E��z��OL�����A�����E1�1ҿ* �����L��1���g�A��� �ǃ��uCH�E�dH+%( uEL�e�L���� 1��!��H� H��t�PH�� H �h����f��j�I��� ������r�f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ�� ��r�f. � � �UH��H��dH�%( H�E�1��= �q ��q tH�U�dH+%( uG�� @ � �6��H��H��tH�5)� 貯��u���q ���q �f D ���q ���*r�f. � � �UH��SH��H��dH�%( H�E�1�����t H�{ ��H�U�dH+%( uH�]�����q� � �UH��AVI��AUI��ATSH��H�� dH�%( H�E�1�H� u��WtH�"|p ��uAH�5%+ L���Z��A�ą�tKE1�H�E�dH+%( �� H�� D��[A\A]A^]� D H�57 L�����A�ą�u�L�k� @ H�śq fInŋSH�{� L�fH:"�Hc9�|0��t^�Hc�Hi� �S)E��VW�H��H��tOH�CfoE�HcHi� � L��H�H�G H��G�蛋��3��� � # � ��p�A������f D � �UH��AWAVAUATSH�� H� $ H��8f� E1�dH�%( H�E�1�L����I��H��L��)���)������H�5�5 L����e��t.H�E�dH+%( �� H��8 D��[A\A]A^A_]�f D H����H����L��� ��A�Ņ�u`H����H��tT������~]E1�E1��" D ����A��I�� D9�~:H����H����L��H��L�H�B芞��t�A��H�����_��D���f���H������� �^��(����1o�� �UH��AWAVAUATI��SH��H��L�ndH�%( H�E�1����A��1�E��u#H�U�dH+%( �� H��[A\A]A^A_]ÐL������L�pL����y�H�S1�L��H���R H��L�|(L���:q�H�CA�E H��tq�P���ty� A���A~$I�}(L��D �A�EI�D$I+$fH:"�I�D$A�U� AEI�E �(��H�KH�SL��H�;�%�����)��� @ �% � � � ��m�ff. � �� �UH��ATH��8L��` dH�%( H�E�1�H�}��z H�u�H��( H�U�� K�H�E�H��t7L��H�U�H�5i����4��H�}�A���H]�H�E�dH+%( u-D��L�e���H��tp H� � � A������01��.�����Gm� � � �UH��H��dH�%( H�E�H���@u H��H�� f��� H��H��0f��� H�G8H�E�dH+%( u����l� � � �UI��H��H��H�W8dH�%( H�E�1�H�A�� t!��� ��� ��H�� H��0H �H �H�H�E�dH+%( u���{l�ff. � � �UH�5]W H��SH��H��dH�%( H�E�1��%��A��H�q� E��t H�5.W H������H�Z� HE�H�U�dH+%( uH�]���� l�� �UH�5�R H��ATI��H��dH�%( H�E�1�贰�A��� E��tH�5�R L��蘰������H�U�dH+%( uL�e����k�f D � �UH��AWAVAUATSH��8H�}�H�u�dH�%( H�E�1�H��u'H�U�dH+%( �� H��8[A\A]A^A_]� D L�e�I��I��H��fIn�E1���)E� H��I��H�È ���M9�u�� r���" L��H�M�H��L�L�<�E1�A�} uh�� �1�L�����H��H���� A�FI�~0H�� H C�U��H��� H���F��I�>H��� �gK�H�� H�E�H�]�L�#H�CH�L���V��I��H��u�I�ň M9��n���H�}�L�����1����� H�}�H� L9�t @ �3\�H��H�L9�u������f D 1�L���N��H��t�H�U�I�ň H�E�L� H�PH�M9������� D H�u�H�}�L���@���\����i�f D � �UH��AWAVAUATI��SH��H��dH�%( H�E�1������u]A��$ �� t;���� ��� A+�$� H�U�dH+%( �� H��[A\A]A^A_]� ��tɸ������ D H���H����� L�� L�=�{ L��L���|�H��tH�56� L���|�H��t�M��$ L��L���{|�H��tH�5 � L���g|�H��tJL�= � L��L���P|�L��L��I���B|�M��tH�������S��� � H���� � � � ���f D L��耜���8��������>h�f. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u ɾ �ˏ��g�f D � �UH��H��L�� dH�%( H�E�1�H��] M��LD��tH�E�dH+%( u*�1�� � H�E�dH+%( u�H�5[z L����c��|g�ff. � �� �UH��AUATSH��H��dH�%( H�E�1��8w�A�Ą�t#L�� M��tH�5y� L����z�H��t!E1�H�E�dH+%( u;H��D��[A\A]]ÐH�5W� L���z�H��u�H�5�y L���z�H��A�����f�ff. � @ � �UI��H��L�( H��H��dH�%( H�E�H�GH��H�� �� w��H��pp L��H�� M��LD�H��t:H�� H��\ H��HD�H�E�dH+%( u:�H�} L��1��$�� @ H�E�dH+%( u�L��H�ϓ L��1����f� � � �UH��AUATSH��dH�%( H�E�1��n�q ��t&H�E�dH+%( �� H��[A\A]]� � I��H���{��t�L���y��I��H��t�H�=�3 ��U�H�=v I����U�M��t A�L$A9MtFH��t�A�T$9Pu��C �w���H�nlp H�_� 1��01�������q �O��� D �C�@������e�ff. � @ � �UH��AUI��ATI��SH��H��dH�%( H�E�1��Bz��t �C8� � uDH�� H��t�:it# H�E�dH+%( uUH��1�[A\A]]� @ �zbuڀzsu� @ �� t�H�E�dH+%( u H��L��L��1�[H�� A\A]]�<���Gd� � UH��AVAUATE1�SH�� dH�%( H�E�1����H��tVI��H�����L�5p� � � A��H��A�Ĺ M��P� M�� H��1�� ��1�H���rM�ZY��t�H�E�dH+%( uH�e�D��[A\A]A^]��c� � UH��AWD��AVL������AUI��ATS1�H��X ������@������dH�%( H�E�1�� f D ���0M�9��! H��� L��1�A�ؾ D��� ��H������H������L����i���� H������1�H������H������H�5�� ��H�H������A���R�A���� 1Ҋ������������ � �މ��������������������I��H���� �������������f�P������A�D$M������A�EI�} �pA�D$A�uHc�H���H�H��toIcT$L�$�I�E ���� � ������ tu1�H�U�dH+%( �� H��X [A\A]A^A_]�H�ip A��D��1�H� � �01�豼������H��hp H��� 1��01�葼�L���iQ���H��hp H�8� 1��01��i�������j����za�f. � � �UH��AWAVI��AUATSH��H���dH�%( H�E�1���~2H�`hp H��� 1��01����L���a��9C�I��H���< �C� � L�%��q � �]��I��H��� A�t$���� 1��H��A9\$�� I�$H� f� � L�� H��D�@1�APE��AP���ZL��YL��蕊�A�Dž�t�A�D$��~ 1� I�$H�<�H����=�A9\$�L���=�L���P�L��� P�H�E�dH+%( uhH�e�D��[A\A]A^A_]� � I�I9�t.I�4$ @ ��� �ɍAI���H�H��H��� H�I9�u�A�D$ E1��y���A�����_� @ � �UH��AWAVI��AUATSH�� dH�%( H�E�H�GPH��h����H������ � � A���ަ�I��H��� 1�L����������ur��A8�w�A��H��h���L�=��q �@ M���� H�5,� L�����H�jp �} � H�E�dH+%( �� H�Ĉ D��[A\A]A^A_]�A�A��1ۅ�~ I�H�<�H���0<�A9_�L���"<�L���jN�� � H��ip � 뉾 � � ���I��H���� L���H?�H��X���H��H��� H��x���L�=ލ H��L��H��P�����_�I��H���� H��s���D��`���H�]�L��P���Džd����H��h����B D H�ep 1�L��H�=� �01�輸�H����l�L��L��1��W_�I��H���� � H�5�� H����c�E1�1�1�L��H���ſ��u�H��h���H��t���H�5d� L���tC��t H��dp L��H��� 1��01��3��H���Kl�H���q D��s�����t���H���� �PH�0��� ��H��H�T�� f�H��H9�tgL�0M��t�A;u�E:Fu�IcFA�UI�} H�� �BA�EH�A�VH�4� �6C�H���� Džd��� IcVL�4�I�E ����f�A�UI�E ��~<��H�t��f. � H��H9�t H�H��t�; u�D:B�����H��H9�u�H�ycp H�z� 1��01�� ���f���A�ED��`������ L�=��q M���� A�w1ۅ�~ D I�H�<�H���h9�A9_�L���Z9�L���K��d�����uL�-i�q H��X����K����D��d���M��t�A�E1ۅ�~!f. � I�E H�<�H���8�A9]�L����8�L���9K�릋�d�����t�D��d����H��bp H�� 1�A������01��%���8���A�E��t%L�=��q Džd����M������A���c���H�4bp H� � 1��01��ڵ�L�=��q Džd�����M������A�EA����!���H��ap H��� 1�L��h���D��`����01�芵�H��h����^J�L�=/�q Džd����M���m���A�E�]���HDžX��� Džd�����J���A���N����QZ�Džd�����+���f�� �UH��AWAVAUATSH��H� dH�%( H�E�1�H9�tpI��I��L�=�� �A D M��tLA�D$H��E�D$L��A�L$� PE� $1���T�XL��ZH�I9�t L��� I9�t�I�~0H��u�H�L��I9�u�H�E�dH+%( uH�e�[A\A]A^A_]��Y�� �UH��AUATSH��H� dH�%( H�E�1�H9�t3I��� H��� �6�H�L9�tL��L��� I9�u�H�I9�u�H�E�dH+%( u H��[A\A]]��Y�f D � �UH��H��dH�%( H�E�H��� H��� H��tBI��D�HH�VXD� H��t@R� L��1�AQAPRL�IH�����L�H� �� ���H�� H�E�dH+%( u)�ÐH��H� �� L��1�R� H���������XZ���UX� D � �UH��H��H�O0dH�%( H�E�1�� u[�G8��t,H�E�dH+%( ukɺ � H�=˱ ��f D H�E�dH+%( u?ɺ � H�=� �b��f�H�E�dH+%( uɺ � H�=٦ �:���W� D � �UH��H��H��H��dH�%( H�E���� ��� Ѓ�)�H�9�o H�L��H��� �PH��� H�@H;Ps H�x tL�L��J�D(L�HM��u+f�H�E�dH+%( � H�FH� J� H�61���L�PM��t�H��� H��t;�~ u5H�IH;Q����H�y ����H�L�H�L(H�L�� � 1�H� H)�x>f��H*�M��xpf���I*�M��xBf���I*��^��^��Yq� �E��� @ H��f�H��H ��H*��X�� D L��A��f��H��L ��H*��X�� @ L��A��f��H��L ��H*��X��z����V� @ � �UH��AWI��AVI��AUM��ATI��SH��H��(L�E�H�7H�U�dH�%( H�E�1����L��L��H��L��� ��H�s0L���pZ�M�<$M9�tr � I��$� H��� H��t@I9�� t7L��L��蘽�H�M�L��H��L�����H�{0L��1�H��� � �<P�L��H�E�L��H���M�?M9�u�H�E�dH+%( u H�s0H��(� [A\A]A^A_]�Z���T� D � �U�; H��ATL�����L��H��� dH�%( H�E�1��H��X�q ��t$����H�U�dH+%( u[L�e���f. � L����y�H��@��������H��t � H�5.� �M�������L����q �-����q ��@T�� �UH��H��dH�%( H�E�1���w��H�'�o H��H�8H�U�dH+%( u���S�f � � �UH��ATI��H�=@� SH� ��o H��dH�%( H�E�1�� � H�{H��H��t+L��胘��u�CH�U�dH+%( uH��[A\]� @ ������tS� @ � �UH��AVAUATSH��dH�%( H�E�1��?%uhL�-2�o L�w1�M��� � ��I����At<I�<$L�����u�H��A�D H�U�dH+%( u"H��[A\A]A^]� � ������ָ������R� D � �U� H��AVI��AUL��H���ATL��H�� dH�%( H�E�H�FL��� H��� HDžH��� L���� ��� L��L��H��H���HDžH��� H��P����W�� L��L��H��H���HDžH��� H��X����.�� L��L��H��H���HDžH��� H��`������ L��L��H��H���HDžH��� H��h������� L��L��H��H���HDžH��� H��p������ L��L��H��H���HDžH��� H��x������ L��L��H��H���HDžH��� H�E��d�� L��L��H��H���HDžH��� H�E��>�� L��L��H��H���HDžH��� H�E���� L��L��H��H���HDžH��� H�E����� L��L��H��H���HDžH��� H�E����� L��L��H��H���HDžH��� H�E���� L��L��H��H���HDžH��� H�E���� L��L��H��H���HDžH��� H�E��Z�� L��L��H��H���HDžH��� H�E��4�� L��L��H��H���HDžH��� H�E����H��H���� H�E�1�H��P���L���:�H�U�dH+%( �n H�Ĩ A\A]A^]� ���� L��L��H��H���HDžH��� H��P������ L��L��H��H���HDžH��� H��X����q�� L��L��H��H���HDžH��� H��`����H�� L��L��H��H���HDžH��� H��h���� �� L��L��H��H���HDžH��� H��p������ L��L��H��H���HDžH��� H��x������� L��L��H��H���HDžH��� H�E���� L��L��H��H���HDžH��� H�E����H��H���� H�E��n����WN� � � �UH��AUATI��SH��H�}�H��XdH�%( H�E�1�� �@ 覐���� H�GenuineIH9E�t&1�H�U�dH+%( �b H��X[A\A]]�f D �}�nteluр}�,u�H�=a � >�H�=v� I���>�H�H9�t�M��tiH���� E�ED�H1�1�� � �JH�A9�D�A9�D�H9�u�@��tR���� L���ԅ��S��� � A�$1��A��� D H��t;�p� 1�f � ;rH�D�H9�u�� ���L�������� D H�H9����H�H9�u���� � A�u� � ;rH�D�H9�u�������Q���H��Sp H��� 1��01��t��A�$������L�f�� �UH��AUATSH��H�� H�dH�%( H�E�1�ƅ_��� H��u#H�E�dH+%( ukH�Ę [A\A]]�f D L��� H��H��A� L��_���L���v��A�ą�~���_���H��`�����L�����x��U�D9��f��� ���K�f. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�����K�ff. � � �UH��ATI��SH��H��dH�%( H�E�1�H��tGH��H�u�1���H�U�: u4H��� �CSI��$� 1�H�U�dH+%( uH��[A\]� 1��̸������� K�� �UH��H��H��dH�%( H�E�H�GpH�8H9�t8H�R`�R� � H�?H9�t 9Wu�H�E�dH+%( u"��3�f D H�E�dH+%( uɸ����J� D � �UH��H��H��dH�%( H�E�H�GpH�8H9�t8H�R`�R� � H�?H9�t 9Wu�H�E�dH+%( u"��F�f D H�E�dH+%( uɸ����J� D � �UH��ATI��SH��dH�%( H�E�1���� ��~(1� I��$� H�[H��H�<��''�A9�$� �I��$� �'�H�E�dH+%( uH��L��[A\]�A9��|I�ff. � �� �UH��SH��H��H�W`dH�%( H�E�1�H�H9�tU�R�H� H9�tH9Pu�H��8 H��t7�BT�A�� H��u7L��� H�E�dH+%( u2H�]�L���� � A�� �� � H��H��L��� ���H�f. � UH��AWM��AVL������A��AUI��H� �S ATI��SL��H��8 dH�%( H�E�1�諡��t HDž���� 1�L������L��D��H� O� L���}����� H������H��L��L��H��������7�H!�H��t$�u1�� � �u��H��u�H��H��?wc� ��L������E1���H�L��tPH�E�dH+%( �� H��8 D��[A\A]A^A_]�f � ������� ���d����T���L������ƅ���� E1�A���� H�z L������M��1�H������H��L��1�� L������I���7n��A��� L������M��I��A��� H�� � A� H)�I�<H�ZS 1���m��f. � D��A��uD�aI��@�" D��A��t�Hc�� H�Vv 1�H)�L��m� M���Hc�H)�L��; D A��I��A��A�~ A��t�H�~ L������� 1�H������L��H������D��1�L�������:m�L������A�L$�M��I��A��@t{A�D$A���:�����AtgM��A��I��A���� A��AtLA��u{E��A��Hc�� D��1�H)�H�� L�I��D�������l�D�������E�aA��@����H��Lp M��L��1�L�> H��� �01��o��A������ @ E�L$I��A��@t�A���s���E��I��E�L$A��@u�� D Hc�� H��Q 1�H)�L��$l��A��A�8����n���� �2���� A� ����L�������H����D� � UH�� H��ATI��H�5~� SH�M�H��H��dH�%( H�E�1���9��tT�E� A� H��Kp H� M��H�^� � �01��e��H�E�dH+%( �� H��L��[A\]�f D �E��� H�5� H���3�H��tiI�$I9�t`�K� H�I9�tP9Ju�H�J1��@ � H��yH�H��H��H��HH�H�HɃ�uߍN A� A��Mc��4��� A� �&���A� �����C�ff. � f�� �UH��AWL�=�� AVI��� AUI��H�� ATM��SL��H��`H�M�L��dH�%( H�E�1�H��Jp A�0A��M� �u��01��*��A�~y YLcU�^� A��� D9��� I��� K�RM��� H��H�M���� � uXI�U1�H���� �����H�9��� ��L�]�Hc�)�H�I��I�T��f. � H��H9��S H�8 t��GI� $L��| H� IMI� $L� H��H��Ip � H�� QL���01��L��X1�ZH�U�dH+%( �w H�e�[A\A]A^A_]�f D L�M���� L�_M�UI� $K�I9��K �E�L9��� L)�H��H9�r{L�u�L��L�U�H�M�K�4 L�E�L�M�L�]�H�E��K��L�M�L�E���H�M�L�U�u?L�]�L��H�U�L��H�M�L)�I�<L�E�H��L�U����H�M�L�E���L�U�L�M��E�L9��_ H�u�L)�L��L��H��j&�}� �����M�MH�M���� I!�L� I� $L��P L9������IMI� $L� ���f D I��� I�MA�FyH�M�vVI�vpI�~`D�U�����LcU�H�M�� H��tH� H�B�H= � HC�H9�vI��� H��H9�r � 1�I��� A��� D9��n���� �Ҹ D�A9�| D �A9�}�Hc�� D�U��U��M��҇�H��H���L HcU�I��� H�RH���>%�M�LcU�I��� H��A��� ����L�u�H��L��L�U�L�E�L��H�M��%�H�M�L�U�L�E�J�4H�<L)�L��H)�H��L��H���$��h���f�L9���H9��� U��1���H�E�L��L��L�U�H�M�J�4L�E�L�M����L�M�L�E���H�M�L�U��E��� 1�I�uI��� ���f. � I�EL��H�U�L�E�H�E�� �H��t9I��� H�U�L�E�H�H�H�E�I��� L)�H�H�AM��� L�����H�+Fp A��L��1�H�ώ �01��ș���v�����>�f � UH��AWAVL������AUATI��SH� �z H��� dH�%( H�E�1�Dž��� �mM�H��E � L��A��1��de�H��D��L��A��L�����1�H�L� 胗��tFDž��� 1�L�����D��L��H� �I H�$� �R���� Dž��� � D �������u�1�L�����H��D��H� � L�������� Dž��� ��������g H� �v 1�D��L��L�����H��H�� L�������Ö�L���������� H��Dp I� $M��� H�ڍ H��0����01�L�� ����2��1�� H���H�L��� 7�1�L��L���P!��tTE1�L����i�D���4�H�E�dH+%( � H��� L��[A\A]A^A_]Ð��������#������� D E1�� L��H��HDž8��� L���g1�������L��8����z��� 1�H��H�� D��L��蹕�������Mc�� H� 1�L)�K�<7�Sc�����f D 1�L�� ���D��L��H� �G H�i� �f����� Dž ��� �_���f D �������� ����������t)��Dʉ��t ��� Eʉ��t ��t0� �ѐIc�� H�ϋ 1�H)�L��b�A���� @ ��tӺ �t ��yƉ���f����u�� � �� �����������������t6��Dʉ��t/��� Eʉ��t ��uP��t� �t2��y�� @ Ic�� H�X� 1�H)�L��a�A��E��� @ ���u��� � � �����:�f�� �Uf�H��AWAVAUATSH��( H������L�`H���dH�%( H�E�1�)����HDž0��� )� ���H9�� �7 L��@���1�� I��L��L�� ����H�L���'4�1�H�5�A L���f ���& 1�L����f�1�� L���H�L����3�1�H�5�� L���. ���� 1�fHn�L��fH:"�)����f�1�� L���H�L���3�1�H�5ĉ L���� ���+ HDž���� L���hf�H�53� L���I)� L��H�����1��H�L���M3�1�H�5�� L��� ���� HDž��� L���f�1������ � ������1�L��H�2� L��H�5�� �L.��t HDž@��� 1�L��H��t L��H�5�� �!.��t Dž ��� H������H�H`H���H�� H�H9�� �I� � H� H9��� 9Hu�L��8 M���� L��H�������C�H������I�ċJ0���% H��� H�8H���� H������L����d ����E H�= � 1��M'�H���HDž� H�� H�zI�Ř 脆�����H������ADžp��� fAnG�������I�M�HcNh��fH:"��Vx�~����M�e�A�x���fHn�fH:"��fo���fH:"�AE�fHn���fH:"�����AM�AE��~����A]�fH:"�H��@���AE�fn����fH:"����I�E�AE�M��t.M���� L��L���=B�H��H���� L��L��I���$�Hc� ���I�E 1�H�U�dH+%( �� H��( [A\A]A^A_]ÐE1�� L��L��HDžH��� L���_+���C���H��H���H������;��� @ E1�� L��L��HDžH��� L��� +�������H��H���H��������� @ E1�� L��L��HDžH��� L����*���!���H��H������� E1�� L��L��HDžH��� L���*�������H��H������ ������������H���HDž� H�� ��� @ E1�E1��/��� D Dž��� 1��X��� � HDž� �d��� � H�XH��H��H��L��I���f. � L��1��5�������F����75� � � �UH��AWAVI��AUATI��SH��H��� H�� ���L�o`�����dH�%( H�E�1�H�FH��(�����M�<$M�fp������CSA�FxE1�M9�u� D M�?M9�tyA�EA9Gu�M���� A�g9�H��@���H�=�� I�G �Ͱ�A��1�E��u ��@�������AƇ� M����A�G:AƇ� ��� �A�G:M�?�CRM9�u��CS���[ ��� ��������� I�$I9�t 1� �P;H� �� �I9�u��f �{R �� �{U �� M���� �B�A�Dž��� ��L��@���L��1�H� �l H�� �Ќ�M�N���� H�X� L��� D��L��H� 9� ��� �t D����(�����*��(���A���T M�ND��L��H�=� L�-� H� ă �m�� �u�M�ND��L��H�D� L�0� H� Ȃ �C�D��������*�������u��{S �� �{U �� �{R �Kp�R ��� �{S �� L��@���1�� L��L��0���L������H�L���^,�1�H�5�9 L������u L���-_�{R �# M��� H�� ���D�xhE��uJH��(���辀��u:H�{ �( H�; � H�{ � �{, � H�{ �� D E1�H�E�dH+%( �� H��� D��[A\A]A^A_]� D �{R �� �{U �����H�U� � H��� H��8p 1�A����01��q��� � H��� �� � H�\q �0���� ����� �@ 1Ҹ ���{l����Kp�x���� 1���Cl�g�����{U �n���H��[q ������ H��H��H9�HG�A�Fx�H���H�����E1�L��L��HDžH��� � �%���^���L��L��H����]�{R �W���M#nttH��(����(��uG�{Y �� 腎��������� H�{ �% �ס���� H�� ����CX�@h A�F8 u�!\���` f � L��L����?�H��(����~���� �{R �����1�H�{ tA�v8@������L���7q�I��H���k H��L���`����� tAƅ� H��(����C~��� � L���^���O���H�FZq � ��H��H� � � H#SPH��M�A��I��H��Hҁ� H�� H9�w H�P�H�������H�x6p L��H�v� 1�A����01�����3���1�H��~ L��L���Q��=���L��L��� �L��� �KpI��H��Yq M���� �0���� ����� � � @ 1���Cp����A��I��M��L��� ���� �V�I�A�� H �1�H��I��H���� H� ����H���, H�� � � H� ��H��uH����H� �H��u��H��H� �H��u��H��H� �H��u��H��H��H��?)�� ��H����L���Kp�� L��L����I�$I��I9��C E1�E1���� H��tI�O�H9�LC�I9�LB�H�I9�uۋSp��� H�=Xq ����� I�J��8u�{l�u � 1���Cl�G�A��1�H �H��I�� H���� H� ����H���� H� ��H��H�� H���B H��0� H��H� �H��u��H��H� �H��u��H��H� �H��u��H��H��H��H��?)�� ��H���L���Sp�/ A������L� �3p H�� 1�1�A�3�q��M�NI��M�N����� L���CT��M���D� ��L�ƅ�u;����� ������{l������� 1���Cl�����A��I��M��L��� L��L� D3p A�3M9�� M��� ��� 1�L�ɿ H��| �Ɇ�M�������H��� I�� H9����L��H�= 1��������L�� �vS�� L���iS�����H�1Vq D� L��L� �2p A�3M9��� M��L��H�� 1�� L������3��L�����M���l���I�� L9��\���L��L��H�=� 1��?��C���� @ 1�����Kp�=���A�F8�����H�=͉ 1�������D���������Ce���1Ҹ ���{l��Cp����� 1���Cl����CX�������������6����Cp��uYH�)Uq ����� �8uE1�E1�H���������A��E1�E1ҹ? H������0����/ �? ����H� � ���L� T1p E1�1�1�H�· � L�����A�3���L�����M���#���E1����H��� 1�1�A���輄�����L� L��L���U���� � L���@y�L�� H= �I���7 ƀ� H�� ����@h �#���A���x���L��H�ˆ 1�1��B��A����Z���H�; ����H�{ t"H�{ �����H�� ����CX�@h �����{, u�H�{ u����H�c� �]���L��H�t� 1�1��Ӄ�A������� ���� L���j�I��H���E����H;H�Ǿ ƀ� �}P� L���pP�� L���cP� L���6��H�� ����CX ƅ��� �@h � ����c(�L� �/p A��A��1�H� m� H�Ά � A�3L��������A���L�����tE��� ������L� 8/p A�3H��� � 1��ڂ���� D � �UH��SH��H��dH�%( H�E�1��=z�q H�k�q t!H�CH�E�dH+%( u#H�]��� � ����D�q H�5�q ���'�f D � �UH��ATSH��H�= � H�� dH�%( H�E�H����fHn�fH:" S3p )M���I��H���� � H�52# H�=x �FA���� �� �T�H���� H� ��L�``I��H�v��fHn�H���foU�H� N��fH:"�H����H� �A�D$T A$fHn�fH:"�H����AT$@AD$fHn�fH:"�H����AD$ fHn�fH:"�AD$0H�E�dH+%( u-H�� L��[A\]�f D 軄�E1� �؉����E1���� &�� �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ0 ���%�f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u��v��%�ff. � � �UH��ATI��SH��H��dH�%( H�E�1�H��tGH��H�u�1��f�H�U�: u4H��� �CSI�D$x1�H�U�dH+%( uH��[A\]�f D 1��̸������� %�� �UH��AWM��AVL�5j� AUI��� ATM��SHc�H��@H�U�H�@ H�M�L��dH�%( H�E�1�H��+p A�0A��M� �01���A��� Y^9�� I��� H�[H�<ǀ uVH�E�H�p1�H��H��D�� ���E��DH�D9��� ��H�M�Mc�D)�L�J��H�T�� H��H9�twH�8 t��GI�$L�&^ I�H�E�H�@I$I�$M�H��H��~ L�� PH�)+p �01���~�X1�ZH�U�dH+%( � H�e�[A\A]A^A_]�f�H�E�H�PI�I��I!�H���� M�I�$L� 3 L9�s�H�M�HAI�$M��s��� � D��Ҹ DD�D9�| @ E�D9�}�Ic�� �U�D�E���j�D�E�HcU�H��H��tAI��� H�RD�E�H���,�D�E�I��� H��E��� �q���f�1�H��I���M���H�$*p A��L��H��r �01���}�������"� @ � �UH��H��H��dH�%( H�E�H�GhH�8H9�t8H�R`�R� � H�?H9�t 9Wu�H�E�dH+%( u"�� �f D H�E�dH+%( uɸ����U"� D � �UH��H��H��dH�%( H�E�H�GhH�8H9�t8H�R`�R� � H�?H9�t 9Wu�H�E�dH+%( u"��� �f D H�E�dH+%( uɸ�����!� D � �UH��ATI��SH��dH�%( H�E�1���� ��~(1� I��$� H�[H��H�<���A9�$� �I��$� ���H�E�dH+%( uH��L��[A\]���L!�ff. � �� �Uf�H��AUATSH��8L�o`dH�%( H�E�1�H�E� )E�)E�H��0�� H�� �H0���� H��� I��H��H�8H���� H�u��ʙ��t&���t(�H�U�dH+%( �� H��8[A\A]]�f��E���uiH�=�q 1����M�fnE�f��H�U�A�D$pfAnMfH:"��C C fH:"�fH:"�1�KS0�f�f��1�f�1��f�fn�� �M�H�U�fHn�� � ����F���� �� �UH��AWI��AVAUATI��SH��H��(L�w`�����L�ndH�%( H�E�1���{U � �KSA��I�$M�ghA�OpI9��� A�VE1�� f�H� I9�t09Pu�M���� �`9�I��H�@ ƀ� H� �CRI9�u��CR���t ���� L��D�M��m�D�M����� �sp�{S ���� H��Iq L��� D� L��M���� ��� E��� � @ 1�A��Cp�Ɖ�I��M��L��� ���� L��H��%p D�M9��@ ��� M��� L��H��o D��1�� D�M��by�KpD�M��sR@��tAH�Iq �8���� E���P 1Ҹ ���{l����Kpu� 1���Cl � ���� M��t L��L���-�L���l���� �sR@��uW1�H�U�dH+%( �� H��([A\A]A^A_]� ��t���� � H�} H��$p 1��01��x����H�5; L���G��u�I�\$L��E�H����c9��E�H�C �q���H� Hq � H���{SHɃ�H���{SHҁ� H�� H9�w H�P�H������H�N$p H�} 1��01���w���� ���f. � ���/���E��u�{l�u � 1��Cl�Q�I�B�� H �1�H��I��H���� H� ����H���� H�� � � H� ��H��uH����H� �H��u��H��H� �H��u��H��H� �H��u��H��H��H��?)�� ��H��Ɖ�L���sp�^����� L����C�����E1����� @ 1�����Kp������I��M��L��� ����1Ҹ A��{l��Cp������ 1�A��Cl�����/ �? � ���H��z ����H�Zx D��1�1��fv�������H�={ ���L��H��w D��1�1��:v����S���H��z ����?�ff. � @ � �UH��ATSH��H�=�` H�� dH�%( H�E�H�#���fHn�fH:" 'p )M��J �I��H���� � H�5� H�=�k �4���� �� ���H���� H� ����L�``I��H�v�fHn�H�J���foU�H� .���fH:"�H�����H� I���A�D$P A$fHn�fH:"�H�x���AT$@AD$fHn�fH:"�H���AD$ fHn�fH:"�AD$0H�E�dH+%( u-H�� L��[A\]�f D �kx�E1� �؉����E1������� �UH��AWAVAUATSH��H� � p �;��;L� ���;H�PxH�J�H�HxLc2�݁�H�@J��I)�I��A���f �;E�nMc�趁�N�,� �;H�@J��@ % = �� 茁�;H�@N�$��}�� L��H���i�I�ċ;�c��;H�@�@#�� �N��H�����I��L���kD�;Lc��1��;H�@N�t(�A�G %������E������ �� �}� �� A�O M�gM�~�;���;L�`��M�L� H��[A\A]A^A_]� 軀�;L�p谀�H�@H�@M�<��\��� � 蓀�H�@J��H� L�` ���� � �;�q��L��L��H���c��p����;�W��H� |� H�Ax H��H�5Ei 1��xf� � � �UH��AWAVAUATSH��H� � p �;� ��;L� ���;H�PxH�J�H�HxLc2���H�@J��I)�I��A���f �;E�nMc����N�,� �;H�@J��@ % = �� ��;H�@N�$��� L��H���g�I�ċ;�s�;H�@�@#�� �^�H�����I��L���[�;Lc��A�;H�@N�t(�A�G %������E��!��� �� �}� �� A�O M�gM�~�;��~�;L�`��~�M�L� H��[A\A]A^A_]� ��~�;L�p�~�H�@H�@M�<��\��� � �~�H�@J��H� L�` ���� � �;�~�L��L��H���#a��p����;�g~�H� �� H�qv H��H�5Ug 1��d� � � �UH��AWAVAUATSH��H� � p �;� ~�;L� �~�;H�PxH�J�H�HxLc2�}�H�@J��I)�I��A���f �;E�nMc���}�N�,� �;H�@J��@ % = �� �}�;H�@N�$��}� L��H���e�I�ċ;�}�;H�@�@#�� �n}�H���&��I��L���+�;Lc��Q}�;H�@N�t(�A�G %������E��1}��� �� �}� �� A�O M�gM�~�;�}�;L�`�|�M�L� H��[A\A]A^A_]� ��|�;L�p��|�H�@H�@M�<��\��� � �|�H�@J��H� L�` ���� � �;�|�L��L��H���3_��p����;�w|�H� �� H��t H��H�5ee 1��b� � � �UH��AVAUATL�%Oe SH� �p �;�,|�;�%|�;H�PxH�J�H�HxD�*A��� |�;�|�H�m p E1�L��L��R H�5�s H���J�;��{�H�� p E1�L��L��R H�5�s H���WJ�;�{�H�p E1�L��H��L��R H�5�s �-J�;�{�H��� t.�;�u{�;L��� �g{�;D�`@�\{�L��H��D���>��;�G{�;I���={�I��8 I��Ic�I�PL�,� L�$;�{�;L�`�{�M�L� [A\A]A^]�f. � D � �UH��E1ɹ � H�5 � H��AVAUL�u�ATM��E1�H��dH�%( H�E�1���m��tkH�}�1��J0��E� I��H��tQH�@(H�xH��tfL�o 1�M��t H�p(�j��L��L��H���,�U�I��H�=mc L��1��t�L��I����H�E�dH+%( uH��L��A\A]A^]� @ E1�1����ff. � �� �UH��� � H�55c H��ATE1�L�M�L�E�H��(dH�%( H�E�1���l��tCH�}�1��`/�I��H��t0H�@8H��tgH�� H��t[�8 � t)H�=n� 1���s�I��H�E�dH+%( u8L��L�e���H�}���{�1�H��I�D$8H�� �QB��� D ���������ff. � �� �UH��E1ɹ � H�50� H��H��dH�%( H�E�1�L�E��l��tAH�}�1��.�H��H��t.�;��H�E�dH+%( u+�H�=�� 1��s�f � H�E�dH+%( u�1���8� � � �UH��E1ɹ � H�5�� H��H��dH�%( H�E�1�L�E��ek��tAH�}�1���-�H��H��t.�9��H�E�dH+%( u+�H�=�� 1��yr�f � H�E�dH+%( u�1���� � � �UH��E1ɹ � H�5� H��H��dH�%( H�E�1�L�E���j��tAH�}�1��F-�H��H��t.��%��H�E�dH+%( u+�H�=\� 1���q�f � H�E�dH+%( u�1���� � � �UH��E1ɹ � H�5P� H��ATE1�L�E�H��dH�%( H�E�1�� j��toH�}�1��,�I��H��t\H�xH�? ��� t3f��ucH�@(H� H�8H��t+�/2�I�|$H��I�D$(H�0�z\�I�|$��� f��u)L�%�p I�$H�E�dH+%( u.L��L�e��� D H�E�dH+%( uL�e�H�ǟ ��@��� �ff. � � �UH��E1ɹ � H�5P� H��AVAUL�u�ATM��E1�H��(dH�%( H�E�1��i���� H�}�1��+��E� �E� I��H��ttH�@(L�hM���� M�e M��t~H�p(L��誈�H�U�L��H���k �I��H��t{�u�L��H���{�LcEЋU�I��L��H�=�^ L��1���o�L��I�����H�E�dH+%( uAH��(L��A\A]A^]�f D E1�1�E1��f D E1�1�E1��f D LcEЋU�E1��� � � � �U�� H�=o q H��ATH��dH�%( H�E�1����H�p H�5�G H��I�����H�E�dH+%( u L��L�e����L �f. � f�UH��r H��H��SH��dH�%( H�E�1�Hc�H�1Ҁ8 HE�H� @ H��H���x� u�z � HE�H�Q f. � H��H���x� u�z � HE�H�Qf�H��H���x� u�z � HE�H�Qf�H��H���x� u�z � HE�H�Qf�H��H���x� u�1ۀx0�Àz0�x ��H�P� HE�f�Y@H�A8 � H��H���z� u�x � HD�H�Q(H�E�dH+%( uH�]���� � � UH��AWAVAUATSH��(H�}�dH�%( H�E�1��=łq tH9=��q L�-��q �� H�}��F �I��H���� �=s�q �� H� �p E1���H�{L��H��0�'���� L�+M��I��M��u�H�=*�q � ��fIn��!�q fI:"�)�q fIn��'�q fH:"E�)�q H�E�dH+%( uiH��(L��[A\A]A^A_]� � H�=��q H����N���L���L��L�-��q ��� � O�,I��L-�p �S��� @ E1��m���� �ff. � � �UH��AWI��AVI��AUL�m�ATSH��xH��h����wH��x���dH�%( H�E�1�HDžp��� ���� f D L��p���H��o I��M&Ict$ H�H��h���H���� H���cX���} IcD$ H� oo f�A�T$)E�H�H�E� H�E�)E�)E�)E���ta1ېI�$��L��<�����H�}� tH��x���L��L��L��Ѕ�u2��A;\$r�H��h��� u H��p���A�FH��p���H9��*���1�H�U�dH+%( u@H��x[A\A]A^A_]�f�A�D$f�H�E� )E�)E�H�u�)E�)E����P����� �ff. � �� �UH��AWAVAUATSH�� H��`���H��h���H��X���L��P���dH�%( H�E�1��G���2 I��E1��df. � H��h�����H���� �N H��X��� �P H��P���H��X���L��L����=����1 A�EI��L9��� M��L�=�m H��`���I��Mu Icv L��V��t�I�A�^f�H��x���IcF )E�L�H�E� H�E�)E�)E�)E���x�H��h��� L�}�teE1�L�}�B�3H��x���L�����t���H��<��~���H�}�H������D��t���A��D9�}�A�EI��L9��:��������Sf � H��x����L��HcË<�I���&���H�}� ����A�^�E��u���� D ��t������ D 1�H�U�dH+%( uH�Ĉ [A\A]A^A_]���� �UH��AWAVAUATSH��dH�%( H�E�1��G��tuI��I��E1�E1�f � L��H�6l L��H��I Hcs H�� U��t�CI�A�FI��L9�w�H�E�dH+%( u H��L��[A\A]A^A_]� � E1����f�f D � �UH��AWAVI��AUATSH�� H��X����WdH�%( H�E�1����: H��h���I��E1�HDžP��� H��H��� D L��P���I� $L��� H��H���I���H�L�H�=Ek HcC H�H��`����C���� E1�f � H�D��H� k Hc�L��HȀ8 HE�H��h��� H��H���x� u�z L��HE�H��p���f � H��H���x� u�z L��HE�H��x����H��H���x� u�z L��HE�H�U� @ H��H���x� u�z L��HE�H�U� @ H��H���x� u�z L��HE�H�U� @ H��H���x� u�z L��HE�H�U� @ H��H���x� u�z L��HE�H�U� @ H��H���x� u�z L��HE�H�U� @ H��H���x� u�z L��HE�H�U� @ H��H���x� u��R�@�JЃ�0fn�f:"�f�E�H��tH��X���H��`���L��L��Ѕ�u/A��D;k�Y���A�T$H��P���H��P�����H9����1�H�U�dH+%( uH�Ę [A\A]A^A_]����f�� �UH��AVAUATSH��H��dH�%( H�E�1����H��tqI��H��tD�@E1�L�%�h ��u�Vf D A�FI��L9�vCL��H��H��IVHcr L��Q��t�I�FH�U�dH+%( uH��[A\A]A^]� D 1����� � � �UH��AVAUATSH��H��dH�%( H�E�1����H��tqI��H��tD�@(E1�L�%<h ��u�Vf D A�F(I��L9�vCL��H��H��IV Hcr L���P��t�I�F H�U�dH+%( uH��[A\A]A^]� D 1����g� � � �UH��AUI��ATI��H�="� SH��H� + p dH�%( H�E�1��f. � H�{0H��0H��t L����E��u�H�{L��� ��u�H�{H�E�dH+%( uH��H��[A\A]]��� �� �UH��AUI��ATI��H�=�� SH��H� �p dH�%( H�E�1��f. � H�{0H��0H��t L���[E��u�H�{L���k ��u�H�{ H�E�dH+%( uH��H��[A\A]]��A �� �UH��AUI��ATI��SH��dH�%( H�E�H�p H�X� � H��0H�{� t1�L��L��H��� ���t�H�U�dH+%( u H��[A\A]]����f. � � �UH��AUI��ATI��SH��dH�%( H�E�H��p H�X � � H��0H�{� tL��L��H�������t�H�U�dH+%( u H��[A\A]]��L��ff. � �� �UH��H�=�� H��H��dH�%( H�E�1��C� ��H�@�o HE�H�U�dH+%( u�����ff. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�H��H�=�o H��1�������ff. � �� �UH��H��dH�%( H�E�1�H�E�dH+%( u�H��H��H�=��o ����N��ff. � � �UH��AWA�� AVE1�AUI��� �T ATL�%�d S�� H��dH�%( H�E�1��# D D�{�E9�|1C� 7H� �{h ���H�Hc<�L�L����B��t1y�D�sE9�~�1�H�U�dH+%( u)H��[A\A]A^A_]�f D Hc�H�^{h HcD�L������f. � D � �H�U�n 1��.H�f. � @ � �UH��H��dH�%( H�E�1�HcG H�U�dH+%( u�����ff. � � �UH� 4�p H��SH��H��L�E�H��H�՞k H��dH�%( H�E�1�H�E� �<��t(H�}����H��H�C�H�U�dH+%( u H�]��ø�������� @ � �UH��H��H�dH�%( H�E�1��T�H�U�dH+%( u�H���T�� @ � �UH��ATI��SH��H��H�dH�%( H�E�1��cT�H�H9�~<I�|$���P ��H�E�dH+%( u9H��H�=0� 1�[A\]�5�f � H�E�dH+%( u H��1�[A\]���� �UH��H��dH�%( H�E�1�HcG H9�~LH�GH��H9�t H��u� � H��tH� H9�u�H�U�dH+%( u&�H�p�H�=� 1�� 5�H�E�dH+%( u�1���8�� � � �UH��ATI��H��H�dH�%( H�E�1����H�E�dH+%( uI�D$L��L�e�H��@ �����ff. � f�� �UH� �p H��SH��H��L�M�H��L�E�H���k H��0dH�%( H�E�1�H�E��E����P1��E����E������ZY��t.�U�u�}��*�H��H�C�H�U�dH+%( uH�]��Ð��������4�� @ � �UH��H��H�dH�%( H�E�1���H�U�dH+%( u�H����� @ � �UH��ATI��SH��H��H�dH�%( H�E�1��s�H�H9�~<I�|$���p���H�E�dH+%( u9H��H�=�� 1�[A\]�93�f � H�E�dH+%( u H��1�[A\]��a��� �UH��ATI��H��H�dH�%( H�E�1����H�E�dH+%( uI�D$L��L�e�H��@ ��� ��ff. � f�� �UH�$�k � H��ATL�U�H��D��� ��� dH�%( H�E�1�D��� L��fA�� A���}@��x1H�}��p��H�}�I���T��H�E�dH+%( uL��L�e��� @ ���I�����i��f � � �UH�E�k � H��ATH�}�H��dH�%( H�E�1��?��x2H�}�����H�}�I������H�E�dH+%( uL��L�e��� D ���I�������f � � �UH�T�k � H��ATL�M�H��H��� L��� L��dH�%( H�E�1��m?��x1H�}��`��H�}�I���D��H�E�dH+%( uL��L�e��� @ ���I�����Y��f � � �UH��k � H��ATL�U�H�� ��� dH�%( H�E�1�H��� P1���� ��� L��� D��� L���>�H�� ��x1H�}����H�}�I�����H�E�dH+%( uL��L�e��� @ ����I������f � � �UH��AWAVAUI��ATI��SH��dH�%( H�E�H�G�xt.H�E�dH+%( �x H��L��L��[A\A]A^A_]�l�f�H����c�H����`�I�\$I��H��0 H���� L��� ,�H��H��t�H�@M��$� �S,�{(L� H�C8�tcA�ר�� I��tD��L���N����� D��L���[Y�H�c8�H���?���H�U�dH+%( �� H��[A\A]A^A_]� Hc�I�4>L���i��H��H�C8�u�t �%��� �{g��f � �{���H��H������H= �����H��0 � ��� @ I�4>L�����A����H�C8A����� ����S,S(�����L������-�������ff. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u��� ��� 1�H�=��k ��������f D � �UH�5h. H��H��L��� H��� dH�%( H�E�1���� H��� H��� HE�H�E�dH+%( u�H�=P�k 1��y����� @ � �UH�5�� H��H����� ��� dH�%( H�E�1���� H��� ��� HE�D��� 1�D��� H�=#�k ���H�U�dH+%( u����� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u"��� ��� H��� 1��H�=��k ����?��ff. � @ � �U� I��H��H���k H��ATSH��H��`���L��`���L��h���M��H��� dH�%( H�E�1�HDžX��� Dž��� Dž ��� Dž��� Dž��� Dž��� �H�L��H��T���HDžx��� PH�E�H� ��p PH�E�PH�E�Dž ��� Dž ��� Dž$��� Dž(��� Dž,��� Dž0��� Dž4��� Dž8��� Dž<��� Dž@��� DžD��� DžH��� DžL��� DžP��� DžT��� PH�E�PH��P���PH��L���PH��H���PH��D���PH��@���PH��<���PH��8���PH��4���PH��0���PH��,���PH��(���PH��$���PH�� ���PH�� ���PH�����PH�����PH�����PH�� ���PH�����PH�E�PH��x���PH��X���PH��p���P1���H��� ���� H��X���H��tH��p��� �~ H��p����� ��������H�{L��Džd���� ���������� Ѝ� ������� Ѝ� �� Ћ�������� Ћ� ������� Ћ� �������@ Ћ�$������� Ћ�(������� Ћ�0����� �� Ћ�4����� �� Ћ�8����� �� Ћ�<����� �� Ћ�@����� �� Ћ�D������� @ Ћ�H������� � Ћ�L������� Ћ�P������� Ћ�,������� ЋU��� �� Ћ�T����E����1�H�U�dH+%( uH�e�[A\]�f D ��������l��ff. � �� �UH��ATI��H��H��dH�%( H�E�1�� �H�E�dH+%( uI�D$L��L�e�H��@ ��� ��ff. � f�� �UH��SH��H��H�M�H�U�H�5�� H��(dH�%( H�E�1�H�E� H�E� ����t6H�E�H�{H�PH�E�H�p��1�H�U�dH+%( uH�]���f D ��������t�� @ � �UH� �p H��AVAUL�M�L�E�ATSH��H��H��H�D�k H��dH�%( H�E�1��E� � ���; �S@�Eԅ��- �J�L��� H��H��H)�H��I��� � I��� L9��� A;D$u�L���I���� L���I�I��H���� � �P���v �P��� H�`~o H�<��� �I��H���� A�VH��� L���g��H�{L���[j�H��H��tCI�EL��I�U�c@�L��A���4�E��t/H���o D��H�5"�k H�81��[�I��� L�-��o I�E H�E�dH+%( u'H��L��[A\A]A^]� D E1��� ����I��������f � � �UH��SH��H��H�U�H�5-� H��dH�%( H�E�1���A��1�E��t3H�E�H�{H� H�u�C H����� ���s H�=�� 1��&�H�U�dH+%( uH�]����7�� � � �UH��ATI��H��H��dH�%( H�E�1��W�H�E�dH+%( uI�D$L��L�e�H��@ ������ff. � f�� �UH��AWAVAUATI��1�SH��dH�%( H�E�1��S�A�L$PI�Ņ�~f1�L�=y� D I�T$`Hc�E1�E1������H�5O� �<�j L��j � f�I��XZM��tnL��L���:���I�uSH��I�t2��A9\$P�H�E�dH+%( ukH�e�L��[A\A]A^A_]� � L�����]��A9\$P�j����H��I�t'H�E�dH+%( u"H�e�[A\A]A^A_]���� D L����������� �UH� t�p H��ATSL�M�H��L�E�H��H��H���k H�� dH�%( H�E�1�H�E��E� PH�E�P1�H�E� H�E� �E� ��ZY��tnL�E�L�cM��tM�@H�u�H��tH�v�U��CHL������ �L�CH� ���x4H�}�o H� H�U�dH+%( u-H�e�[A\]�f � 1��� @ H�A�o H�8�6�1������� �UH� 4�p H��ATE1�SL�E�H��H��H��H���k H��dH�%( H�E�1��E�������t#�u�H�{���ƅ�x2H�=�� 1���"�I��H�E�dH+%( u#H��L��[A\]�f D H���o H�8��5���� ��f. � � �UH��H��H��dH�%( H�E�1��<b��x H�Y�o H� H�U�dH+%( u�� @ H�1�o H�8�5�1������� �UH� �p H��ATE1�SL�M�H��L�E�H��H��H��k H��dH�%( H�E�1��E� �E� ���t �u�H�{�] ��x)L�%��o I�$H�E�dH+%( u H��L��[A\]�f�H���o H�8��4������f. � � �UH��H� 1�p H��H��k H��H�� dH�%( H�E�1�L�E�L�M�H�E� H�E� ��A��1�E��t H�u�H�}���2�H= �w Hcx�<��H�U�dH+%( u�� H������ �����U�� D � �U�� H�=��p H��AWAVAUATSH��dH�%( H�E�1��K��I��H���_ H� ��o L�-� q L�5��p L��L�=`�p H� q H� ��p H� ��p H� ��p H� u�p H� �q H� � q H� � q ��!���� L����!���� H�=Dq ��!���� H�=Pq �!���� H�=\ q �!���� H�=H�p �!���� H�=�p �!���� L���o!���w H�=0�p H� a�p �T!���\ H�=��p H� &�p �9!���A H�=��p H� ��p � !���& L���p H� ��p L��� !��� � �N�H�Kq L��H�5|� H���p �H���p ��H�p�p L��H�5p� H�^�p ���L��L��H�53�k H�$ q L�-��k ��L��L��H�5��k H���p ��H��q L��H�5��k H��q ��H��q L��L��H��q �f�H��p L��H�5r�k H��p �H�H��q L��L��H�sq �.�H���p L��H�5��k H���p ��H�)�p L��H�5ϊk H��p ���L��L��H�5��k H�=�p ���H�1�p L��H�5Y� H� �p ��L��p L��H�5R�k L��H���p ��L�����I��H��tCH� �po L�=�� Hc;���I��H��t"H��L��L���z��I�m t[L�{H��M��u��]�H��t H���o H�5҅k H�8�f��f D H�E�dH+%( u4H��L��[A\A]A^A_]� � L��H������L�{�M���g�����h�� � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���-��ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1������ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1�����ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���m��ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u���/��ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ���������f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�����ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( u���o��ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ������*��f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1������ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1�����ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u���o��ff. � @ � �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ������*��f. � � �UH��H��dH�%( H�E�1�H�E�dH+%( u�1������ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1�����ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( u�1���m��ff. � f�� �UH��H��dH�%( H�E�1�H�E�dH+%( uɸ������*�� H��H���� � H��H�� r~@8�|5H�� H�� L�L�NL�VL�^H�v L�L�OL�WL�_H� sԃ� �DH�H�H�� H�� L�F�L�N�L�V�L�^�H�v�L�G�L�O�L�W�L�_�H��s҃� H)�H)׃�r$L�L�NL�T�L�\�L�L�OL�T�L�\�Ð��rL�L�L�L�L�L��f. � ��r�D�D��D�D��ff. � ���r�tL�FL� D�GD� �ÐI��@��H���L��ÐI��@��H�H��A��A��upH��H��t9f � H��H�H�GH�GH�GH�G H�G(H�G0H�G8H�@u� � �у�8t��f D ��H�H�u���t �ʈH�u�L���H��v�H�I� M)�L�L)��r���� �H��H��� fs__init_once %d [ /proc/mounts %*s %4096s %99s %*s %*d %*d PERF_%s_ENVIRONMENT fs/fs.c !fs->path %s/sys/%s hugetlbfs tracefs debugfs procfs /sys/fs/bpf /sys/kernel/tracing /sys/kernel/debug/tracing /trace /sys/kernel/debug /sys tracing/ sdt_ cgroup , devices/system/cpu/online Error: File %s/events/%s not found. Hint: SDT event cannot be directly recorded on. Please first use 'perf probe %s:%s' before recording it. Error: File %s/events/%s not found. Hint: Perhaps this kernel misses some CONFIG_ setting to enable this feature?. Error: Unable to find debugfs/tracefs Hint: Was your kernel compiled with debugfs/tracefs support? Hint: Is the debugfs/tracefs filesystem mounted? Hint: Try 'sudo mount -t debugfs nodev /sys/kernel/debug' Error: No permissions to read %s/events/%s Hint: Try 'sudo mount -o remount,mode=755 %s' devices/system/cpu/cpu%d/cpufreq/cpuinfo_max_freq INTERNAL ERROR: strerror_r(%d, [buf], %zd)=%d perf_cpu_map__merge cpu_map__trim_new refcount_sub_and_test refcount_inc_not_zero refcount_inc refcount_sub_and_test refcount_inc_not_zero refcount_inc mmap_per_cpu mmap_per_thread overwrite_rb_find_range refcount_sub_and_test perf_mmap__put refcount_inc_not_zero refcount_inc ion j <= nr_cpus !(new == (~0U)) !(!refcount_inc_not_zero(r)) !(new > val) cpu_map refcnt unbalanced k <= tmp_len thread map refcnt unbalanced mmap.c libperf: move evt_head: %lx lib.c /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/include/linux/refcount.h Perf can support %d CPUs. Consider raising MAX_NR_CPUS libperf: Unexpected characters at end of cpu list ('%s'), using online CPUs. libperf: Number of online CPUs (%d) differs from the number configured (%d) the CPU map will only cover the first %d CPUs. libperf: idx %d: mmapping fd %d libperf: idx %d: set output fd %d -> %d libperf: %s: nr cpu values (may include -1) %d nr threads %d libperf: Miscounted nr_mmaps %d vs %d libperf: %s: nr cpu values %d nr threads %d !(map->base && refcount_read(&map->refcnt) == 0) failed to keep up with mmap data. (warn only once) libperf: %s: buf=%p, start=%lx libperf: Finished reading overwrite ring buffer: rewind libperf: Finished reading overwrite ring buffer: get start !((size_t)(buf - buf_start) != n) �C������p����(�����@�������������x�� Fatal: PWD Too long path: %.*s PREFIX %s%s/%s /usr/local/bin:/usr/bin:/bin LINES COLUMNS Out of memory, realloc failed perf- %s%s/ available %s in '%s' FRSX LESS /usr/bin/pager /usr/bin/less PAGER cat -c -%c --%s [=<n>] [<n>] <n> [=<%s>] [<%s>] <%s> [=...] [...] ... %*s%s %*s(not built-in because %s) Error: %s Usage: %s or: %s Error: switch `%c' %s Error: option `no-%s' %s Error: option `%s' %s requires a value is being ignored because %s is not available because %s is being ignored is not available takes no value isn't available is not usable cannot be used with %s Warning: switch `%c' %s Warning: option `no-%s' %s Warning: option `%s' %s expects a numerical value vasprintf failed no- %s%s %s [<options>] { help-all list-opts list-cmds --%s %sunknown option `%s' %sunknown switch `%c' Error: waitpid failed (%s) exec %s: cd to %s failed (%s) BUG: signal out of range: %d Cannot determine the current working directory Error: too many args to run %s %s available from elsewhere on your $PATH cannot be used with switch `%c' expects an unsigned numerical value should not happen, someone must be hit on the forehead STOP_AT_NON_OPTION and KEEP_UNKNOWN don't go together Error: did you mean `--%s` (with two dashes ?) Error: Ambiguous option: %s (could be --%s%s or --%s%s) SUBCMD_HAS_NOT_BEEN_INITIALIZED ELF � � @ @ � � a c1 � e %uc�� ch u prob{� perf ben{� � s�� �� ��� � � � � � a c1 robe %u {�� ch u retp{� perf ben{� �� ��� � � � Dual BSD/GPL perf bench uprobe %u perf bench uretprobe %u %%%r%U#st 4 %I?: ; I ! I7 $ %> $ % > 4 %I: ; & I I I' I I%: ; .@z%: ; 'I? %: ; I .%: ; 'I ! 4 %: ; I %< 1X Y W 4 1 { 6 '� B F U �U � l �q v � � � � B U Z � � � � � � B F � Z � � � � � � Z � � � � !D B F � Z � � + � � ; �� \ < ] � � � � � � ! 2 6 : B F [ a n x clang version 20.1.8 (AlmaLinux OS Foundation 20.1.8-3.el9) util/bpf_skel/bench_uprobe.bpf.c /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf LICENSE char __ARRAY_SIZE_TYPE__ nr_uprobes unsigned int nr_uretprobes bpf_trace_printk long __u32 ____trace_printk int ctx pt_regs fmt ____trace_printk_ret empty trace_printk empty_ret trace_printk_ret < �� \ \ R � 9 j � , 7 E J pt_regs ctx int empty uprobe /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf/util/bpf_skel/bench_uprobe.bpf.c int BPF_UPROBE(empty) trace_printk bpf_trace_printk(fmt, sizeof(fmt), ++nr_uprobes); char fmt[] = "perf bench uprobe %u"; int BPF_UPROBE(trace_printk) empty_ret uretprobe int BPF_URETPROBE(empty_ret) trace_printk_ret bpf_trace_printk(fmt, sizeof(fmt), ++nr_uretprobes); char fmt[] = "perf bench uretprobe %u"; int BPF_URETPROBE(trace_printk_ret) char __ARRAY_SIZE_TYPE__ LICENSE unsigned int nr_uprobes nr_uretprobes .bss license �� 4 4 � � C � ( � %P @ � H � � P � @ C M d { %� H � � � { � � � | ���� | � � � i � a z � [,��g��܉�1����� ��ps>c�~��$n� ih�7� i;��<�6� % .d�* % .r�* /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf /usr/include/asm-generic /usr/include/bpf util/bpf_skel/bench_uprobe.bpf.c int-ll64.h bpf_helper_defs.h � � � o ( 2 � z L # ' $ ( , 0 4 8 < @ D H L P T X \ ( 0 8 H T l , 4 D L ` p � � � � � � � � , 0 D H \ ` " & * 6 K ` } � empty .debug_abbrev .text .rel.BTF.ext empty_ret trace_printk_ret .debug_rnglists .rel.debug_str_offsets .bss nr_uprobes nr_uretprobes .debug_str .debug_line_str .rel.debug_addr .rel.debug_info trace_printk .llvm_addrsig license .rel.debug_line .rel.debug_frame .reluprobe .reluretprobe bench_uprobe.bpf.c .strtab .symtab .rel.BTF LICENSE .rodata.str1.1 3 � c @ @ � @ 8 � � @ H � � j � T 2 � - � � � � � @ X P C Z W s ` S @ � ` � 0 � � � \ @ � @ p G � � C @ x 0 d @ � � � p p � @ � � � � � � @ � � 0 � � � L�o � � ; p � Usage: %14s: %s # Running %s/%s benchmark... default # Running '%s/%s' benchmark: --help Unknown collection: '%s' default|simple repeat sched Scheduler and IPC benchmarks System call benchmarks Memory access benchmarks numa futex Futex stressing benchmarks epoll Epoll stressing benchmarks internals Perf-internals benchmarks Breakpoint benchmarks uprobe uprobe benchmarks All benchmarks trace_printk empty_ret trace_printk_ret enable Run all breakpoint benchmarks kallsyms-parse Benchmark kallsyms parsing inject-build-id Benchmark build-id injection evlist-open-close pmu-scan Run all futex benchmarks wake-parallel lock-pi memcpy find_bit basic getpgid Benchmark for fork(2) calls execve Benchmark for execve(2) calls Run all syscall benchmarks messaging Run all scheduler benchmarks Benchmark for NUMA workloads Run all NUMA benchmarks CLIENT: ready write SERVER: read SENDER: write pipe() socketpair() main:malloc() fork() pthread_attr_init: pthread_attr_setstacksize pthread_create failed Reading for readyfds Writing to start them # %d groups == %d %s run Total time %14s: %lu.%03lu [sec] %lu.%03lu Unknown format:%d Specify number of groups nr_loops cgroup.threads cgroup.procs Cannot enter to cgroup: %s perf_event Hint: try to run as root memory allocation failure %14s: %lu.%03lu [sec] %14lf usecs/op %14d ops/sec Specify number of loops threaded SEND,RECV getppid() # Executed %'d %s calls %'14d ops/sec getpgid() fork failed waitpid failed /bin/true execve /bin/true failed execve() perf bench syscall <options> # function '%s' (%s) # Copying %s bytes ... %14lf cycles/byte %14lf bytes/sec %14lfd KB/sec %14lf MB/sec %14lf GB/sec %lf Invalid size:%s Unknown function: %s Available functions: %s ... %s x86-64-unrolled x86-64-stosq x86-64-movsq 1MB shared private mlockall pthread_attr_setaffinity_np pthread_create pthread_join calloc Specify amount of threads Specify runtime (in seconds) silent nwakes Must be perfectly divisible nwakers futex_wait futex_wait_requeue_pi PI cpu_map__new nrequeue broadcast Requeue all threads at once multi Use multiple futexes epoll_create epoll_ctl epoll_wait lineal single (EPOLLONESHOT semantics) (nonblocking) CPU affinity Using %s queue model Nesting level(s): %d getrlimit setrlimit eventfd main thread: toggling done nfds noaffinity Disables CPU affinity randomize verbose Verbose mode multiq nonblocking nested oneshot Use EPOLLONESHOT semantics edge epoll_ct data Session creation failed. Thread map creation failed. Run single threaded benchmark mt Run multi-threaded benchmark min-threads max-threads single-iterations multi-iterations outer-iterations inner-iterations Adding DSO: %s Iteration #%d [%d] injecting: %s Child %d exited with %d Build-id injection failed inject -b --buildid-all Memory allocation failed /usr/lib/ Collected %d DSOs nr-mmaps nr-samples strbuf_init: %s strbuf_add: %s strbuf_addch: %s Number of cpus: %d Number of threads: %d Number of iterations: %d Started iteration %d evlist__mmap: %s Iteration %d took: %luus nr-events all-cpus user to profile per-thread use per-thread mmaps dummy %14lf usecs/op/cpu Unknown format: %d ioctl(PERF_EVENT_IOC_DISABLE) ioctl(PERF_EVENT_IOC_ENABLE) passive Specify amount of breakpoints Specify amount of parallelism Cannot find PMU %s core bench_uprobe_bpf bench_up.bss .rodata.str1.1 usleep libc.so.6 usleep(1000) usec %14s: %'lu %ss %s%'ld to baseline %s%'ld to previous %'.3f %ss/op %'.3f %ss/op to baseline %'.3f %ss/op to previous perf bench uprobe <options> got NODE list: {%s} got CPU list: {%s} thread %d/%d # %5.1f%% [%.1f mins] %2d/%-2d [%2d/%-2d] l:%3d-%-3d (%3d) [%4.1f%%] {%d-%d} (%6.1fs converged) (%6.1fs de-converged) main, g->p.nr_tasks: %d # binding tasks to CPUs: # token: {%s}, end: {%s} CPUs: %d_%d-%d#%dx%d %2d/%d # binding tasks to NODEs: NODEs: %d-%d #%d ,%2d ### # # process %2d: PID %d process %d NUMA-convergence-latency %-30s %15.3f, %-15s %s secs latency to NUMA-converge %14.3f %s runtime-max/thread runtime-min/thread runtime-avg/thread secs average thread-runtime spread-runtime/thread %, data/thread GB, GB data processed, per thread data-total GB data processed, total runtime/byte/thread nsecs, nsecs/byte/thread runtime thread-speed GB/sec, GB/sec/thread speed total-speed GB/sec total speed process%d:thread%d GB/sec thread-system-time system CPU time/thread thread-user-time user CPU time/thread RAM-bw-local, -p -t -P 1024 -C -M -s -zZq --thp --no-data_rand_walk RAM-bw-local-NOTHP, RAM-bw-remote, RAM-bw-local-2x, 0,2 RAM-bw-remote-2x, 1x2 RAM-bw-cross, 0,8 1,0 1x3-convergence, -zZ0qcm 1x4-convergence, 1x6-convergence, 1020 2x3-convergence, 3x3-convergence, 4x4-convergence, 4x4-convergence-NOTHP, 4x6-convergence, 4x8-convergence, 8x4-convergence, 8x4-convergence-NOTHP, 3x1-convergence, 4x1-convergence, 8x1-convergence, 16x1-convergence, 32x1-convergence, 128 2x1-bw-process, -zZ0q 3x1-bw-process, 4x1-bw-process, 8x1-bw-process, 512 8x1-bw-process-NOTHP, 16x1-bw-process, 1x4-bw-thread, -T 1x8-bw-thread, 1x16-bw-thread, 1x32-bw-thread, 2x3-bw-process, 4x4-bw-process, 4x6-bw-process, 4x8-bw-process, 4x8-bw-process-NOTHP, 3x3-bw-process, 5x5-bw-process, 2x16-bw-process, 1x32-bw-process, 2048 numa02-bw, numa02-bw-NOTHP, numa01-bw-thread, 192 numa01-bw-thread-NOTHP, perf bench numa <options> nr_proc number of processes nr_threads number of threads per process mb_global global memory (MBs) mb_proc process memory (MBs) mb_proc_locked mb_thread thread memory (MBs) nr_secs data_reads data_writes data_backwards data_zero_memset init_zero bzero the initial allocations init_random init_cpu0 perturb_secs show_details Show details Run all tests in the suite show_convergence measure_convergence measure convergence latency quiet serialize-startup serialize thread startup cpu[,cpu2,...cpuN] memnodes node[,node2,...nodeN] perf bench [<common options>] <collection> <benchmark> [<options>] # List of all available benchmark collections: Unknown format descriptor: '%s' Invalid repeat option: Must specify a positive value # List of available benchmarks for collection '%s': Unknown benchmark: '%s' for collection '%s' Specify the output formatting style Specify number of times to repeat the run NUMA scheduling and MM benchmarks Baseline libc usleep(1000) call Attach empty BPF prog to uprobe on usleep, system wide Attach trace_printk BPF prog to uprobe on usleep syswide Attach empty BPF prog to uretprobe on usleep, system wide Attach trace_printk BPF prog to uretprobe on usleep syswide Benchmark thread start/finish with breakpoints Benchmark breakpoint enable/disable Benchmark perf event synthesis Benchmark evlist open and close Benchmark sysfs PMU info scanning Benchmark epoll concurrent epoll_waits Benchmark epoll concurrent epoll_ctls Benchmark for futex hash table Benchmark for futex wake calls Benchmark for parallel futex wake calls Benchmark for futex requeue calls Benchmark for futex lock_pi calls Benchmark for memcpy() functions Benchmark for memset() functions Benchmark for find_bit() functions Run all memory access benchmarks Benchmark for basic getppid(2) calls Benchmark for getpgid(2) calls Benchmark for scheduling and IPC Benchmark for pipe() between two processes # %d sender and receiver %s per group perf bench sched messaging <options> Use pipe() instead of socketpair() Be multi thread instead of multi process Specify the number of loops to run (default: 100) Failed to open cgroup file in %s Hint: create the cgroup first, like 'mkdir %s/%s' it should have two cgroup names: %s # Executed %d pipe operations between two %s perf bench sched pipe <options> Specify threads/process based task setup Put sender and receivers in given cgroups # Memory allocation failed - maybe size (%s) is too large? No CONFIG_PERF_EVENTS=y kernel support configured? Failed to open cycles counter Default memset() provided by glibc unrolled memset() in arch/x86/lib/memset_64.S movsq-based memset() in arch/x86/lib/memset_64.S perf bench mem memset <options> perf bench mem memcpy <options> Default memcpy() provided by glibc unrolled memcpy() in arch/x86/lib/memcpy_64.S movsq-based memcpy() in arch/x86/lib/memcpy_64.S Specify the size of the memory buffers. Available units: B, KB, MB, GB and TB (case insensitive) Specify the function to run, "all" runs all available functions, "help" lists them Specify the number of loops to run. (default: 1) Use a cycles event instead of gettimeofday() to measure performance Non-expected futex return call Run summary [PID %d]: %d threads, each operating on %d [%s] futexes for %d secs. [thread %2d] futex: %p [ %ld ops/sec ] [thread %2d] futexes: %p ... %p [ %ld ops/sec ] %sAveraged %ld operations/sec (+- %.2f%%), total secs = %d perf bench futex hash <options> Specify amount of futexes per threads Silent mode: do not display data/details Use shared futexes instead of private ones Lock all current and future memory Run summary [PID %d]: blocking on %d threads (at [%s] futex %p), waking up %d at a time. Wokeup %d of %d threads in %.4f ms (+-%.2f%%) [Run %d]: Wokeup %d of %d threads in %.4f ms perf bench futex wake <options> Specify amount of threads to wake at once couldn't wakeup all tasks (%d/%d) Run summary [PID %d]: blocking on %d threads (at [%s] futex %p), %d threads waking up %d at a time. Avg per-thread latency (waking %d/%d threads) in %.4f ms (+-%.2f%%) [Run %d]: Avg per-thread latency (waking %d/%d threads) in %.4f ms (+-%.2f%%) perf bench futex wake-parallel <options> Specify amount of waking threads Run summary [PID %d]: Requeuing %d threads (from [%s] %p to %s%p), %d at a time. Requeued %d of %d threads in %.4f ms (+-%.2f%%) couldn't requeue from %p to %p [Run %d]: Requeued %d of %d threads in %.4f ms [Run %d]: Awoke and Requeued (%d+%d) of %d threads in %.4f ms perf bench futex requeue <options> Specify amount of threads to requeue at once Use PI-aware variants of FUTEX_CMP_REQUEUE thread %d: Could not lock pi-lock for %p (%d) thread %d: Could not unlock pi-lock for %p (%d) Run summary [PID %d]: %d threads doing pi lock/unlock pairing for %d secs. [thread %3d] futex: %p [ %ld ops/sec ] perf bench futex lock-pi <options> starting writer-thread: doing %s writes ... exiting writer-thread (total full-loops: %zd) Setting RLIMIT_NOFILE rlimit from %lu to: %lu Run summary [PID %d]: %d threads monitoring%s on %d file-descriptors for %d secs. starting worker/consumer %sthreads%s Averaged %ld operations/sec (+- %.2f%%), total secs = %d [thread %2d] fdmap: %p [ %04ld ops/sec ] [thread %2d] fdmap: %p ... %p [ %04ld ops/sec ] perf bench epoll wait <options> Specify amount of file descriptors to monitor for each thread Enable random write behaviour (default is lineal) Use multiple epoll instances (one per thread) Nonblocking epoll_wait(2) behaviour Nesting level epoll hierarchy (default is 0, no nesting) Use Edge-triggered interface (default is LT) Run summary [PID %d]: %d threads doing epoll_ctl ops %d file-descriptors for %d secs. [thread %2d] fdmap: %p [ add: %04ld; mod: %04ld; del: %04lds ops ] [thread %2d] fdmap: %p ... %p [ add: %04ld ops; mod: %04ld ops; del: %04ld ops ] Averaged %ld ADD operations (+- %.2f%%) Averaged %ld MOD operations (+- %.2f%%) Averaged %ld DEL operations (+- %.2f%%) perf bench epoll ctl <options> Perform random operations on random fds Average %ssynthesis took: %.3f usec (+- %.3f usec) Average num. events: %.3f (+- %.3f) Average time per event %.3f usec Computing performance of single threaded perf event synthesis by synthesizing events on the perf process itself: Computing performance of multi threaded perf event synthesis by synthesizing events on CPU 0: Number of synthesis threads: %u Average synthesis took: %.3f usec (+- %.3f usec) Average num. events: %.3f (+- %.3f) Average time per event %.3f usec perf bench internals synthesize <options> Minimum number of threads in multithreaded bench Maximum number of threads in multithreaded bench Number of iterations used to compute single-threaded average Number of iterations used to compute multi-threaded average Average kallsyms__parse took: %.3f ms (+- %.3f ms) perf bench internals kallsyms-parse <options> Number of iterations used to compute average %d operations %d bits set of %d bits Average for_each_set_bit took: %.3f usec (+- %.3f usec) Average test_bit loop took: %.3f usec (+- %.3f usec) perf bench mem find_bit <options> Number of outer iterations used Number of inner iterations used Build-id%s injection benchmark Build-id injection setup failed Average build-id%s injection took: %.3f msec (+- %.3f msec) Average time per event: %.3f usec (+- %.3f usec) Average memory usage: %.0f KB (+- %.0f KB) Cannot collect DSOs for injection perf bench internals inject-build-id <options> Number of iterations used to compute average (default: 100) Number of mmap events for each iteration (default: 100) Number of sample events per mmap event (default: 100) be more verbose (show iteration count, DSO name, etc) Not enough memory to create evlist Run 'perf list' for a list of valid events Not enough memory to create thread/cpu maps Number of events: %d (%d fds) Average open-close took: %.3f usec (+- %.3f usec) perf bench internals evlist-open-close <options> event selector. use 'perf list' to list available events number of dummy events to create (default 1). If used with -e, it clones those events n times (1 = no change) Number of iterations used to compute average (default=100) system-wide collection from all CPUs list of cpus where to open events record events on existing process id record events on existing thread id Skipping perf bench breakpoint thread: No hardware support # Created/joined %d threads with %d breakpoints and %d parallelism Skipping perf bench breakpoint enable: No hardware support # Enabled/disabled breakpoint %d time with %d passive and %d active threads perf bench breakpoint enable <options> Specify amount of passive threads Specify amount of active threads perf bench breakpoint thread <options> Computing performance of sysfs PMU event scan for %u times pmu[%d] name=%s, nr_caps=%d, nr_aliases=%d, nr_formats=%d Failed to initialize PMU scan result Unmatched number of event caps in %s: expect %d vs got %d Unmatched number of event aliases in %s: expect %d vs got %d Unmatched number of event formats in %s: expect %d vs got %d Average%s PMU scanning took: %.3f usec (+- %.3f usec) perf bench internals pmu-scan <options> Failed to open and load uprobes bench BPF skeleton Failed to load and verify BPF skeleton Failed to attach bench uprobe "%s": %s binding to node %d, mask: %016lx => %d WARNING: Could not enable THP - do: 'echo madvise > /sys/kernel/mm/transparent_hugepage/enabled' WARNING: Could not disable THP: run a CONFIG_TRANSPARENT_HUGEPAGE kernel? # thread %2d / %2d global mem: %p, process mem: %p, thread mem: %p (injecting perturbalance, moved to CPU#%d) #%2d / %2d: %14.2lf nsecs/op [val: %016lx] Test not applicable, system has only %d CPUs. Test not applicable, bind_cpu_0 or bind_cpu_1 is offline # NOTE: ignoring bind CPUs starting at CPU#%d # # NOTE: %d tasks bound, %d tasks unbound Test not applicable, system has only %d nodes. # NOTE: ignoring bind NODEs starting at NODE#%d # NOTE: %d tasks mem-bound, %d tasks unbound # %d %s will execute (on %d nodes, %d CPUs): # %5dx %5ldMB global shared mem operations # %5dx %5ldMB process shared mem operations # %5dx %5ldMB thread local mem operations # Startup synchronization: ... # process %2d global mem: %p, process mem: %p threads initialized in %.6f seconds. secs slowest (max) thread-runtime secs fastest (min) thread-runtime % difference between max/avg runtime # Running %s "perf bench numa echo ' #'; echo ' # Running test on: '$(uname -a); echo ' #' perf bench numa mem [<options>] process serialized/locked memory access (MBs), <= process_memory max number of loops to run (default: unlimited) max number of seconds to run (default: 5 secs) usecs to sleep per loop iteration access the data via reads (can be mixed with -W) access the data via writes (can be mixed with -R) access the data backwards as well access the data via glibc bzero only access the data with random (32bit LFSR) walk randomize the contents of the initial allocations do the initial allocations on CPU#0 perturb thread 0/0 every X secs, to test convergence stability MADV_NOHUGEPAGE < 0 < MADV_HUGEPAGE show convergence details, convergence is reached when each process (all its threads) is running on a single NUMA node. quiet mode (do not show any warnings or messages) bind the first N tasks to these specific cpus (the rest is unbound) bind the first N tasks to these specific memory nodes (the rest is unbound) SSSSSSSSSSSSSSSS��������@B �������� � � ��.A �@ P? 0A �A @�@ � e��A N@ Y@ �? �? ���� event-hyphen event-two-hyph test__syscall_openat_tp_fields ���P������`������������N�� print_hists_out print_hists_in ��@��P����0�� write_mmap write_comm leafloop sqrtloop brstack datasym � � � � � �Q � �� � � / F ������� / F������ - M m � � 1 Q q � � ! A a � � = ] } � � C C � � @ � � � @ � � �! �" � Y s s s � � s�� � � �� � �� � ��� �� ���� ��� ����� ���� ������ ����� ������� ����� � �������� ������? @ ��������� ������� ��������� �������� � � � � �������� �������� �������� # È 2 � � b � � � � � " " "�4 �4 " V V � � ������ ����� c c� c c� � � � � 3 � 3 � � ! �� ! � S " S? " ? bp_2 bp_1 v � annotate.objdump --- start --- test child forked, pid %d ---- end(%d) ---- %3d.%1d: %-*s: %3d: %-*s: Ok Skip (%s) [33m Skip FAILED! [31m %3d: %-*s: %3d.%1d: %s: %3d: %s: ---- end ---- tests to skip dont-fork Do not fork for testcase Run the tests in parallel sequential workload workload to run for testing dso to test %3d: %s %3d:%1d: %s No workload found: %s Skip (user override) ./tools/perf/tests/shell ./tests/shell ./source/tests/shell /proc/self/exe %s/tests/shell %s/source/tests/shell -v /proc/%d/fd/%d .sh base_ wrong number of entries tests/parse-events.c FAILED %s:%d %s wrong type wrong config wrong period wrong time wrong callgraph wrong config1 wrong config2 wrong config3 wrong bp_type wrong bp_len wrong exclude_user wrong exclude_kernel wrong exclude_hv wrong precise_ip wrong sample_type wrong sample_period wrong type term wrong type val wrong val r0xead wrong pinned wrong exclusive check_parse_fake %s failed %s/bus/event_source/devices/ ... SKIP Failed allocation can't access trace events %s/event=1/,%s/event=1/ wrong number of groups krava wrong name cpu/config=2/u breakpoint1 breakpoint2 intel_pt event not parsed as raw type PMU type expected once No PMU found for type Raw PMU not matched can't open pmu event dir: %s %s:u,%s/event=%s/u cachepmu wrong name setting wrong complex name parsing intel_pt//u numpmu rawpmu Can't open events dir header_event header_page Can't get sys path Can't open sys dir wrong events count running test %d '%s' unexpected PMU type PMU missing event wrong exclude guest wrong exclude host wrong leader wrong core.nr_members wrong group_idx wrong sample_read wrong exclude idle cache-misses wrong group name group1 branch-misses mem:0:u mem:0:r:hp mem:0:w:up mem:0:x:k l1d mem:0:rw:kp Test event parsing permissions pmu_events pmu_events2 alias no aliases in sysfs pmu_events_alias2 Parsing of aliased events terms2 software/r1a/ software/r0x1a/ cpu/L1-dcache-load-miss/ cpu/L1-dcache-load-miss/kp cpu/instructions/ cpu/instructions/h cpu/instructions/G cpu/instructions/H cpu/instructions/uDp cpu/instructions/I cpu/instructions/kIG cpu/cycles/u cpu/cycles/k cpu/instructions/uep cpu/cycles,name=name/ cpu/cycles,name=l1d/ syscalls:sys_enter_openat syscalls:* r1a 1:1 cycles/period=100000,config2/ L1-dcache-load-miss mem:0 mem:0:x mem:0:r mem:0:w syscalls:sys_enter_openat:k syscalls:*:u r1a:kp 1:1:hp instructions:h faults:u L1-dcache-load-miss:kp instructions:G instructions:H mem:0:rw {instructions:k,cycles:upp} {cycles:u,instructions:kp}:p *:* {cycles,cache-misses:G}:H {cycles,cache-misses:H}:G {cycles:G,cache-misses:H}:u {cycles:G,cache-misses:H}:uG instructions:uDp mem:0/1 mem:0/2:w mem:0/4:rw:u instructions:I instructions:kIG task-clock:P,cycles instructions/name=insn/ r1234/name=rawpmu/ 4:0x6530160/name=numpmu/ cycles//u cycles:k instructions:uep cycles/name=name/ cycles/name=l1d/ mem:0/name=breakpoint/ mem:0:x/name=breakpoint/ mem:0:r/name=breakpoint/ mem:0:w/name=breakpoint/ mem:0/name=breakpoint/u mem:0:x/name=breakpoint/k mem:0:r/name=breakpoint/hp mem:0:w/name=breakpoint/up mem:0:rw/name=breakpoint/ mem:0:rw/name=breakpoint/kp mem:0/1/name=breakpoint/ mem:0/2:w/name=breakpoint/ mem:0/4:rw/name=breakpoint/u 9p:9p_client_req %s/self/fd fd path: %s failed to open fd directory tests/dso-data.c mkstemp failed No test file Failed to add dso Wrong size Wrong data ENOMEM Failed to access to dso file limit %ld, new %d failed to set file limit failed to get dso file failed to get dso failed to add dso failed to create dsos failed to get fd failed to read dso dsos[0] is not open failed to close dsos[0] nr start %ld, nr stop %ld failed leaking files failed to open extra fd failed to close dso_0 failed to close dso_1 DSO data tests dso_data dso_data_cache dso_data_reopen %s/event-%d-%llu-%d w+ [event-%d-%llu-%d] group_fd=%d cpu=%d pid=%d flags=%lu size=%u config=%llu sample_period=%llu read_format=%llu disabled=%d inherit=%d pinned=%d exclusive=%d exclude_user=%d exclude_kernel=%d exclude_hv=%d exclude_idle=%d mmap=%d comm=%d freq=%d inherit_stat=%d enable_on_exec=%d task=%d watermark=%d precise_ip=%d mmap_data=%d sample_id_all=%d exclude_host=%d exclude_guest=%d exclude_callchain_kernel=%d exclude_callchain_user=%d mmap2=%d comm_exec=%d context_switch=%d write_backward=%d namespaces=%d use_clockid=%d wakeup_events=%u bp_type=%u config1=%llu config2=%llu branch_sample_type=%llu sample_regs_user=%llu sample_stack_user=%u Skip test on hybrid systems ./tests ./perf %s/tests /usr/bin %s/perf PERF_TEST_ATTR test attr FAILED Setup struct perf_event_attr : WARN: *%lx-%lx %lx kallsyms_addresses _from_arm .long_branch. machine__load_kallsyms failed __kernel_syscall_via_break __kernel_syscall_via_epc __kernel_sigtramp __gp WARN: Maps only in kallsyms: WARN: Maps only in vmlinux: .plt_branch. _from_thumb _veneer __crc_ __efistub_ __kvm_nvhe_$ __kvm_nvhe_.L __AArch64ADRPThunk_ __ARMV5PILongThunk_ __ARMV7PILongThunk_ __ThumbV7PILongThunk_ __LA25Thunk_ __microLA25Thunk_ kallsyms_offsets kallsyms_relative_base kallsyms_num_syms kallsyms_names kallsyms_markers kallsyms_token_table kallsyms_token_index _SDA_BASE_ _SDA2_BASE_ vmlinux_matches_kallsyms thread_map__new syscalls /etc/passwd evsel__read_on_cpu Detect openat syscall event openat_syscall_event perf_cpu_map__new Ignoring CPU %d %s: evlist__new %s: evsel__newtp %s: evlist__create_maps perf_evlist__open: %s Can't parse sample, err = %d %s: no events! syscall_openat_tp_fields failed to create threads tests/mmap-basic.c failed to create evsel failed to open evsel: %s failed to mmap evsel: %s loop = %u, count = %llu getsid getppid sys_enter_%s evsel__new(%s) unexpected %s event mmap interface tests basic_mmap mmap_user_read_instr mmap_user_read_cycles Couldn't run the workload! sched_getaffinity sched_setaffinity: %s Couldn't parse sample %lu %d %s with different pid/tid! %s with unexpected comm! coreutils libc [vdso] No PERF_RECORD_EXIT event! %s with unexpected pid/tid PERF_RECORD Failed to alloc evlist Roundtrip evsel->name %s: "%s" field not found! evsel__newtp failed with %ld prev_comm prev_prio prev_state next_comm next_pid next_prio sched_wakeup target_cpu perf_evsel__tp_sched_test fdarray__new() failed! before %s: after before growing array after 3rd add after 4th add fdarray__add fdarray__filter pmuname Exact match tests/pmu.c FAILED %s:%d %s (%d != %d) longertoken Longer token Shorter token pmuname_10 pmuname_2 Diff suffix_ pmuname_1 Sub suffix_ Same suffix_ No suffix_ pmuname_ Underscore_ pmuna Substring_ pmuname_ab23 Diff suffix hex_ pmuname_ab Sub suffix hex_ Same suffix hex_ No suffix hex_ Underscore hex_ Substring hex_ pmuname10 pmuname2 Diff suffix pmuname1 Sub suffix Same suffix No suffix Underscore Substring pmunameab23 Diff suffix hex pmunameab Sub suffix hex Same suffix hex No suffix hex Underscore hex Substring hex pmuname_a3 Diff suffix 2 hex_ pmuname_a Sub suffix 2 hex_ Same suffix 2 hex_ No suffix 2 hex_ Underscore 2 hex_ Substring 2 hex_ pmuname_5 pmu* Glob 1 nomatch* Glob 2 pmuname_[12345] Seq 1 pmuname_[67890] Seq 2 pmuname_? ? 1 pmuname_1? ? 2 i915 cpum_cf cpum_ce cpum_d0 Strips uncore_cha suffix Strips mrvl_ddr_pmu suffix Sysfs not mounted Error opening "%s" krava01 config:0-1,62-63 krava02 config:10-17 krava03 config:5 krava11 config1:0,2,4,6,8,20-28 krava12 config1:63 krava13 config1:45-47 krava21 krava22 config2:8,18,48,58 krava23 config2:28-29,38 /tmp/perf-pmu-test-XXXXXX mkdtemp failed rm -fr %s perf-pmu-test perf-pmu-test/type 9999 perf-pmu-test/format perf-pmu-test/format/%s Failed to write to file "%s" perf-pmu-test/events Test PMU creation failed Failure to "%s" Term parsing failed perf_pmu__config_terms failed Unexpected config value %llx perf-pmu-test/test-event/ Sysfs PMU tests pmu_format Parsing with PMU event pmu_event_names PMU event names name_len PMU name combining name_cmp PMU name comparison pmu_match PMU cmdline match mrvl_ddr_pmu_87e1b0000000 mrvl_ddr_pmu_87e1b1000000 mrvl_ddr_pmu_87e1b2000000 mrvl_ddr_pmu_87e1b3000000 mrvl_ddr_pmu_87e1b4000000 mrvl_ddr_pmu_87e1b5000000 mrvl_ddr_pmu_87e1b6000000 mrvl_ddr_pmu_87e1b7000000 mrvl_ddr_pmu_87e1b8000000 mrvl_ddr_pmu_87e1b9000000 mrvl_ddr_pmu_87e1ba000000 mrvl_ddr_pmu_87e1bb000000 mrvl_ddr_pmu_87e1bc000000 mrvl_ddr_pmu_87e1bd000000 mrvl_ddr_pmu_87e1be000000 mrvl_ddr_pmu_87e1bf000000 uncore_cha_0 uncore_cha_1 uncore_cha_2 uncore_cha_3 uncore_cha_4 uncore_cha_5 uncore_cha_6 uncore_cha_7 uncore_cha_8 uncore_cha_9 uncore_cha_10 uncore_cha_11 uncore_cha_12 uncore_cha_13 uncore_cha_14 uncore_cha_15 uncore_cha_16 uncore_cha_17 uncore_cha_18 uncore_cha_19 uncore_cha_20 uncore_cha_21 uncore_cha_22 uncore_cha_23 uncore_cha_24 uncore_cha_25 uncore_cha_26 uncore_cha_27 uncore_cha_28 uncore_cha_29 uncore_cha_30 uncore_cha_31 parsing '%s': '%s' expr__ctx_new failed expr__find_ids failed check_parse_fake failed expr__parse failed for %s tma_clears_resteers tma_mispredicts_resteers Found metric '%s' duration_time Didn't find parsed metric %s Result %f Broken metric %s pmu_events__test_soc_sys testcpu testarch skipping testing core PMU %s bp_l1_btb_correct default_core testing event table %s: pass PMU JSON event tests pmu_event_table PMU event table sanity PMU event map aliases some metrics failed parsing_fake parsing_threshold hisi_sccl1_ddrc2 uncore_cbox_0 hisi_sccl3_l3c7 uncore_imc_free_running_0 uncore_imc_0 uncore_sys_ddr_pmu0 v8 uncore_sys_ccn_pmu4 0x01 uncore_sys_cmn_pmu0 43401 43602 43c03 43a01 sys_cmn_pmu.hnf_cache_miss (434|436|43c|43a).* eventid=1,type=5 uncore uncore_sys_cmn_pmu eventid=0x1,type=0x5 sys_ccn_pmu.read_cycles config=0x2c ccn read-cycles event uncore_sys_ccn_pmu sys_ddr_pmu.write_cycles event=0x2b ddr write-cycles event uncore_sys_ddr_pmu uncore_imc.cache_hits event=0x34 Total cache hits uncore_imc event=0x12 Total cache misses uncore_imc_free_running uncore_hisi_l3c.rd_hit_cpipe event=7 Total read hits hisi_sccl,l3c event=0x7 event-two-hyph event=0xc0 UNC_CBO_TWO_HYPH uncore_cbox event-hyphen event=0xe0 UNC_CBO_HYPHEN event=0x22,umask=0x81 uncore_hisi_ddrc.flux_wcmd event=2 DDRC write commands hisi_sccl,ddrc event=0x2 l3_cache_rd event=0x40 L3 cache access, read eist_trans event=0x3a,period=200000 other event=0x3a,period=0x30d40 dispatch_blocked.any segment_reg_loads.any bp_l2_btb_correct event=0x8b L2 BTB Correction event=0x8a L1 BTB Correction ----- %s -------- bash [kernel] schedule page_fault sys_perf_event_open realloc xmalloc xfree run_command cmd_record Can't find the matched entry cpu-clock task-clock Match and link multiple hists hists_link No memory tests/hists_filter.c Normal histogram Invalid nr samples Invalid nr hist entries Invalid total period Unmatched nr samples Unmatched nr hist entries Unmatched total period Histogram for thread filter Histogram for dso filter Histogram for symbol filter Histogram for socket filters Histogram for all filters Filter hist entries hists_filter tests/hists_output.c cpu,pid,comm,dso,sym dso,pid [fields = %s, sort = %s] Invalid hist entry overhead,cpu dso,sym,comm,overhead,dso Sort output of hist entries hists_output tests/hists_cumulate.c callchains expected Invalid hist entry #%zd Cumulate child hist entries hists_cumulate 2> /dev/null '/usr/bin/python3' python usage test: "%s" 'import perf' in python python_use failed opening event %llx failed to read: %d bp_signal count %lld, overflow %d Breakpoint overflow sampling bp_signal_overflow failed to create wp tests/bp_account.c wp %d created failed to modify wp wp 0 modified to bp failed to create max wp wp max created Breakpoint accounting bp_accounting failed opening event %x WO watchpoint tests/wp.c RW watchpoint Modify watchpoint missing kernel support wp_ro Read Only Watchpoint missing hardware support wp_wo Write Only Watchpoint wp_rw Read / Write Watchpoint wp_modify Modify Watchpoint evlist__new_dummy Couldn't open the evlist: %s received %d EXIT records task_exit evsel__new Error during parse sample sw_clock_freq mmap failed tid = %d, map = %p failed to notify tests/mmap-thread-lookup.c failed to destroy threads failed to synthesize maps looking for map %p failed, couldn't find map map %p, addr %lx failed with sythesizing all Lookup mmap thread mmap_thread_lookup tests/thread-maps-share.c wrong refcnt maps don't match failed to find other leader Share thread maps thread_maps_share thread_map__new failed! perf_cpu_map__new failed! evlist__new failed! cpu-clock:u cycles:u Failed to parse event %s sched:sched_switch No sched_switch Failed to create event %s cycles event already at front dummy:u Tracking event not tracking Not supported evlist__mmap failed! spin_sleep failed! Test COMM 1 PR_SET_NAME failed! Test COMM 2 Test COMM 3 Test COMM 4 malloc failed evlist__parse_sample failed event with no time Missing sched_switch events cycles event Duplicate comm event comm event: %s nr: %d Unexpected comm event Missing comm events Missing cycles events %u events recorded Track with sched_switch switch_tracking threads failed! cpus failed! evlist failed! keep_tracking qsort failed map__load failed perf_cpu_map__new failed evlist__new failed Parsing event '%s' parse_events failed evlist__mmap failed pipe failed thread__find_map failed File is: %s On file address is: %#lx dso__data_read_offset failed kcore map tested already - skipping decompression failed Objdump command is: %s 2>/dev/null popen failed getline failed Reducing len to %zu objdump failed for kcore read_via_objdump failed buf1 (dso): 0x%02x buf2 (objdump): no vmlinux no kcore no access no kernel obj Object code reading code_reading Samples differ at 'pid' Samples differ at 'tid' Samples differ at 'time' Samples differ at 'addr' Samples differ at 'id' Samples differ at 'cpu' Samples differ at 'period' Samples differ at 'raw_size' Samples differ at 'raw_data' Samples differ at 'weight' Samples differ at 'data_src' Samples differ at 'cgroup' perf_event__synthesize_sample evsel__parse_sample Samples differ at 'ip' read_format %#lx parse_no_sample_id_all kmod_path__parse tests/kmod-path.c wrong kmod wrong comp [x_x] /xxxx/xxxx/x-x.ko is_kernel_module false [x] /xxxx/xxxx/x.ko.gz /xxxx/xxxx/x.gz [test_module] [test.module] [vdso32] [vdsox32] [vsyscall] [kernel.kallsyms] failed to set process name tests/thread-map.c failed to alloc map wrong nr wrong pid wrong comm failed to synthesize map failed to allocate map string failed to allocate thread_map failed to remove thread thread_map count != 1 thread_map count != 0 failed to not remove thread Remove thread map thread_map_remove Synthesize thread map thread_map_synthesize Thread map can't get templ file tests/topology.c templ file: %s can't get session can't get evlist failed to write header failed to get system cpumap s390 aarch64 CPU %d, core %d, socket %d Cpu map - Node ID is set Cpu map - Thread IDX is set Core map - Node ID is set Core map - Thread IDX is set Die map - Node ID is set Die map - Core is set Die map - CPU is set Die map - Thread IDX is set Socket map - Node ID is set Socket map - Die ID is set Socket map - Core is set Socket map - CPU is set Node map - Socket is set Node map - Die ID is set Node map - Core is set Node map - CPU is set Node map - Thread IDX is set ppc64le Session topology session_topology tests/mem.c N/AL4 hit N/ARemote L4 hit N/APMEM miss N/ARemote PMEM miss FwdRemote RAM miss Test data source output 1-2 tests/cpumap.c not equal 4,2,1 4,5,7 failed to merge map: bad nr 1-2,4-5,7 0,2-20 1,256 1-256 wrong cpu wrong any_cpu wrong start_cpu wrong end_cpu wrong long_size 6-8 6-9 1-8 6-8,15 6-9,15 1-8,12-20 failed to convert map 1,5 2-5 1,3-6,8-10,24,35-37 1-10,12-20,22-30,32-40 CPU map cpu_map_synthesize Synthesize cpu map cpu_map_print Print cpu map cpu_map_merge Merge cpu map cpu_map_intersect Intersect cpu map cpu_map_equal Equal cpu map tests/stat.c wrong thread wrong id wrong run wrong ena wrong aggr_mode wrong scale wrong interval Synthesize stat round synthesize_stat_round Synthesize stat synthesize_stat Synthesize stat config synthesize_stat_config failed to get evlist tests/event_update.c failed to allocate ids KRAVA 1,2,3 wrong cpus wrong unit Synthesize attr update event_update failed to create event list SKIP : not enough rights failed to attach tests/event-times.c failed to detach OK %s: ena %lu, run %lu Event times event_times ids__new tests/expr.c foo ids__insert bar baz get_cpuid Intel ids_union expr__ctx_new FOO 1+1 parse test failed unexpected value FOO+BAR (BAR/2)%2 1 - -4 (FOO-1)*2 + (BAR/2)%2 - -4 1-1 | 1 1-1 & 1 min(1,2) + 1 max(1,2) + 1 1+1 if 3*4 else 0 1.1 + 2.1 .1 + 2. d_ratio(1, 2) d_ratio(2.5, 0) 1.1 < 2.2 2.2 > 1.1 1.1 < 1.1 2.2 > 2.2 2.2 < 1.1 1.1 > 2.2 1.1e10 < 1.1e100 1.1e2 > 1.1e-2 FOO/0 division by zero BAR/ missing operand FOO + BAR + BAZ + BOZO find ids BAZ EVENT1,param=3@ EVENT2,param=3@ dash\-event1 - dash\-event2 dash-event1 dash-event2 EVENT1 if #smt_on else EVENT2 EVENT1 0 & EVENT1 > 0 EVENT1 > 0 & 0 1 & EVENT1 > 0 EVENT1 > 0 & 1 1 | EVENT1 > 0 EVENT1 > 0 | 1 0 | EVENT1 > 0 EVENT1 > 0 | 0 #num_cpus #num_cpus >= #num_cpus_online #num_cpus >= #num_cores #num_cores >= #num_dies #num_dies >= #num_packages #system_tsc_freq #system_tsc_freq > 0 #system_tsc_freq == 0 source_count(EVENT1) source count strcmp_cpuid_str(0x0) \- \, \= strcmp_cpuid_str(%s) has_event(cycles) Simple expression parser p:%d Unexpected record of type %d Read backward ring buffer backward_ring_buffer test_target sdt_perf Probe SDT events sdt_event failed: test %u is_printable_array bitmap: %s tests/bitmap.c Print bitmap bitmap_print Setting failed: %d (%p) perf hooks perf_hooks 1B 10K 20M 30G 0B n %lu, str '%s', buf '%s' unit_number__scnprintf unit_number__scnprint failed: alloc bitmap tests/mem2node.c failed: mem2node__init failed: mem2node__node mem2node 5-7,9 Expected %d maps, got %d Expected: Got: bpf_prog_1 bpf_prog_2 bpf_prog_3 kcore1 kcore3 failed to create maps tests/maps.c failed to create map failed to insert map kcore2 failed to merge map merge check failed maps__merge_in parse_nsec_time("%s") failed to keep 0 failed to skip %lu failed to keep %lu 0.000000001 1.000000001 123456.123456 18446744073.709551615 perf_time__parse_str("%s") Error %d Failed. Expected %lu to %lu 1234567.123456789, 0,1234567.123456789 10%/1 10%/1,10%/2 10%/1,10%/3,10%/10 time utils time_utils Writing jit code to: %s Test jit_write_elf short write Failed to open '%s' Failed to allocate memory tests/api-io.c %s:%d: %d != %d %s:%d: %lld != %lld 12345678abcdef90 a b c d 1 2 3 12345678ABCDEF90;a;b 0x1x2x x1x 12345678;1;2 Test api io api_io Ljava/lang/Object;<init>()V void java.lang.Object<init>() FAILED: %s: %s != %s Demangle Java demangle_java (null) camlStdlib__array__map_154 Stdlib.array.map_154 Stdlib.bytes.++_2205 Demangle OCaml demangle_ocaml Test libpfm4 support pfm_events not compiled in pfm_group test groups of --pfm-events inst_retired.any cpu_clk_unhalted.thread IPC failed to compute metric tests/parse-metric.c idq_uops_not_delivered.core cpu_clk_unhalted.ref_xclk Frontend_Bound_SMT IPC failed l2_rqsts.demand_data_rd_hit l2_rqsts.pf_hit l2_rqsts.rfo_hit l2_rqsts.all_demand_data_rd l2_rqsts.pf_miss l2_rqsts.rfo_miss DCache_L2_Hits frontend failed DCache_L2_Misses DCache_L2 failed failed to find recursion l1d.replacement L1D_Cache_Fill_BW recursion fail failed l1d-loads-misses l1i-loads-misses cache_miss_cycles Memory bandwidth cache_miss_cycles failed group IPC failed, wrong ratio test metric group Parse and process metrics parse_metric PE file support pe_file_parsing evlist is empty tests/expand-cgroup.c event count doesn't match event name doesn't match: cgroup name doesn't match: failed to expand event group libpfm was not enabled failed to parse '%s' metric Event expansion for cgroups expand_cgroup_events evlist__open() failed Convert perf time to TSC tsc_is_supported TSC support perf_time_to_tsc Perf time to TSC >/dev/null 2>&1 Command: %s Failed with return value %d dlfilter-test-api-v%d.so dlfilter to test v%d C API /tmp/dlfilter-test-%u-prog.c /tmp/dlfilter-test-%u-prog %s/dlfilters/%s dlfilters not found Checking for gcc gcc --version gcc not found dlfilters path: %s Failed to write test C file cat %s ; echo gcc -g -o %s %s objdump -x -dS %s Failed to write sample %s script -i %s -D dlfilter C API dlfilter FAILED sigaction(): %s sigtrap FAILED pthread_create(): %s misfired signal? tests/sigtrap.c enable failed pthread_join() failed disable failed spinlock rt_mutex_base unexpected sigtraps unexpected si_addr Sigtrap Fail Pass amd_l3 amd_df hv_24x7 Event groups event_groups Overlapping symbols: Zero-length symbol: machine__new_host() failed! Testing %s Failed to create map! dso__load() failed! DSO has no symbols! Symbols symbols 123 empty string tests/util.c no match 124 replace 1 ef abcabc efbcefbc replace 2 longlong longlongbclonglongbc replace long util got: %s 0x%lx, expecting %s failed to get unwind sample unwind failed Could not get machine Failed to create kernel maps Could not init machine Could not get thread test__arch_unwind_sample test_dwarf_unwind__thread test_dwarf_unwind__compare bsearch test_dwarf_unwind__krava_3 test_dwarf_unwind__krava_2 test_dwarf_unwind__krava_1 test__dwarf_unwind Test dwarf unwind noploop thloop landlock failed to get stack map x86 hybrid x86 hybrid event parsing not hybrid AMD IBS via core pmu amd_ibs_via_core_pmu x86 Sample parsing x86_sample_parsing x86 bp modify bp_modify Intel PT intel_pt_pkt_decoder Intel PT packet decoder intel_pt_hybrid_compat Samples differ at 'ins_lat' arch/x86/tests/hybrid.c wrong hybrid type missing pmu cpu_ unexpected pmu cpu_core/cycles/ {cpu-clock,cpu_core/cycles/} {cpu_core/cycles/,cpu-clock} cpu_core/r1a/ cpu_core/LLC-loads/ %02x intel_pt_pkt_desc failed! eax = 0x%08x ebx = 0x%08x ecx = 0x%08x edx = 0x%08x Decoding failed! Decoding: Packet context changed! Decoded ok: not CPU %d not found CPU %d OK failed to PTRACE_TRACEME tracee exited prematurely 1 failed to set dr7: %s failed to PTRACE_CONT: %s tracee exited prematurely 2 rip %lx, bp_1 %p failed to PTRACE_DETACH: %s modify test 1 failed arch/x86/tests/bp-modify.c failed to set breakpoint: %s modify test 2 failed ibs_op Fail Pass perf test [<options>] [{list <test-name-fragment>|[<test-name-fragments>|<test-numbers>]}] be more verbose (show symbol address, etc) Run the tests one after another rather than in parallel objdump binary to use for disassembly and annotations Out of memory while building script test suite list Out of memory while duplicating test script string failed to parse event '%s', err %d %s/bus/event_source/devices/%s/alias %s/bus/event_source/devices/%s/events/ skipping PMU %s events tests: %s pmu event name crossed PATH_MAX(%d) size can't open pmu event file for '%s' pmu event: %s is a null event skipping parameterized PMU event: %s which contains ? Test PMU event failed for '%s' COMPLEX_CYCLES_NAME:orig=cycles,desc=chip-clock-ticks config=10,config1,config2=3,config3=4,umask=1,read,r0xead failed to parse terms '%s', err %d Event test failure: test %d '%s' Parse event definition strings Parsing of all PMU events from sysfs Parsing of given PMU events from sysfs Parsing of aliased events from sysfs Parsing of terms (event modifiers) cpu/config=10,config1=1,config2=3,period=1000/u cpu/config=1,name=krava/u,cpu/config=2/u cpu/config=1,call-graph=fp,time,period=100000/,cpu/config=2,call-graph=no,time=0,period=2000/ cpu/name='COMPLEX_CYCLES_NAME:orig=cycles,desc=chip-clock-ticks',period=0x1,event=0x2/ukp cpu/L1-dcache-misses,name=cachepmu/ cpu/cycles,period=100000,config2/ {cpu/instructions/k,cpu/cycles/upp} {cpu/cycles/u,cpu/instructions/kp}:p {cpu/cycles/,cpu/cache-misses/G}:H {cpu/cycles/,cpu/cache-misses/H}:G {cpu/cycles/G,cpu/cache-misses/H}:u {cpu/cycles/G,cpu/cache-misses/H}:uG {cpu/cycles/,cpu/cache-misses/,cpu/branch-misses/}:S {cpu/instructions/,cpu/branch-misses/}:Su {cpu/cycles/,cpu/cache-misses/,cpu/branch-misses/}:D {cpu/cycles/,cpu/cache-misses/,cpu/branch-misses/}:e r1,syscalls:sys_enter_openat:k,1:1:hp {faults:k,branches}:u,cycles:k group1{syscalls:sys_enter_openat:H,cycles:kppp},group2{cycles,1:3}:G,instructions:u {cycles,instructions}:G,{cycles:G,instructions:G},cycles {cycles,cache-misses,branch-misses}:S {instructions,branch-misses}:Su {cycles,cache-misses,branch-misses}:D L1-dcache-misses/name=cachepmu/ cycles/name='COMPLEX_CYCLES_NAME:orig=cycles,desc=chip-clock-ticks'/Duk {cycles,cache-misses,branch-misses}:e mem:0/1/name=breakpoint1/,mem:0/4:rw/name=breakpoint2/ test attr - failed to open event file test attr - failed to write event file '/usr/bin/python3' %s/attr.py -d %s/attr/ -p %s %.*s WARN: Maps in vmlinux with a different name in kallsyms: WARN: %lx-%lx %lx %s in kallsyms as machine__create_kernel_maps failed Couldn't find a vmlinux that matches the kernel running on this machine, skipping test WARN: %#lx: diff end addr for %s v: %#lx k: %#lx WARN: %#lx: diff name v: %s k: %s ERR : %#lx: %s not on kallsyms vmlinux symtab matches kallsyms failed to open counter: %s, tweak /proc/sys/kernel/perf_event_paranoid? evsel__read_on_cpu: expected to intercept %d calls, got %lu sched_setaffinity() failed on CPU %d: %s evsel__read_on_cpu: expected to intercept %d calls on cpu %d, got %lu Detect openat syscall event on all cpus openat_syscall_event_on_all_cpus %s: Expected flags=%#x, got %#x syscalls:sys_enter_openat event fields failed to get mmapped address userspace counter access not %s userspace counter width not set (%d) failed to read value for evsel failed to mmap events: %d (%s) event with id %lu doesn't map to an evsel expected %d %s events, got %d Read samples using the mmap interface User space counter reading of instructions User space counter reading of cycles sched__get_first_possible_cpu: %s %s going backwards in time, prev=%lu, curr=%lu %s with unexpected cpu, expected %d, got %d %s with unexpected pid, expected %d, got %d %s with unexpected tid, expected %d, got %d Unexpected perf_event->header.type %d! Excessive number of PERF_RECORD_COMM events! Missing PERF_RECORD_COMM for %s! PERF_RECORD_MMAP for %s missing! PERF_RECORD_* events & perf_sample fields Failure to parse cache event '%s' possibly as PMUs don't support it perf_evsel__roundtrip_name_test %s: "%s" signedness(%d) is wrong, should be %d %s: "%s" size (%d) should be %d! Parse sched tracepoints fields fdarray__filter()=%d != %d shouldn't have filtered anything fdarray__filter()=%d != %d, should have filtered all fds filtering all but fda->entries[2]: fdarray__filter()=%d != 1, should have left just one event filtering all but (fda->entries[0], fda->entries[3]): fdarray__filter()=%d != 2, should have left just two events %d: fdarray__add(fda, %d, %d) failed! %d: fdarray__add(fda, %d, %d)=%d != %d %d: fda->entries[%d](%d) != %d! %d: fda->entries[%d].revents(%d) != %d! Add fd to a fdarray, making it autogrow Filter fds with revents mask in a fdarray uncore_cha suffixes ordered lt uncore_cha suffixes ordered gt mrvl_ddr_pmu suffixes ordered lt mrvl_ddr_pmu suffixes ordered gt %s/bus/event_source/devices/%s/type %s/bus/event_source/devices/%s/events Skipping as no event directory "%s" Invalid sysfs event name: %s/%s sysfs event '%s' should be all lower/upper case, it will be matched using legacy encoding. config2:0-3,10-13,20-23,30-33,40-43,50-53,60-63 Failed to open test directory "%s" Failed to mkdir PMU directory Failed to open for writing file "type" Failed to write to 'type' file Failed to mkdir PMU format directory ) Failure to set up path for "%s" Failed to open for writing file "%s" Failed to mkdir PMU events directory perf-pmu-test/events/test-event krava01=15,krava02=170,krava03=1,krava11=27,krava12=1,krava13=2,krava21=119,krava22=11,krava23=2 Failed to write to 'test-event' file Failure to set up buffer for "%s" krava01=15,krava02=170,krava03=1,krava11=27,krava12=1,krava13=2,krava21=119,krava22=11,krava23=2 Unexpected config1 value %llx Unexpected config2 value %llx Parsing with PMU format directory Expected broken metric %s skipping testing event table: found %d, but expected %d Missing test event in test architecture testing core PMU %s aliases: failed testing core PMU %s aliases: no events to match testing core PMU %s aliases: pass testing aliases uncore PMU %s: mismatch expected aliases (%d) vs found (%d) testing aliases uncore PMU %s: mismatched matching_pmu, %s vs %s testing aliases uncore PMU %s: could not match alias %s testing aliases uncore PMU %s: mismatch found aliases (%d) vs matched (%d) testing aliases PMU %s: mismatched name, %s vs %s testing aliases PMU %s: mismatched desc, %s vs %s testing aliases PMU %s: mismatched long_desc, %s vs %s testing aliases PMU %s: mismatched topic, %s vs %s testing aliases PMU %s: mismatched str, %s vs %s testing aliases PMU %s: mismatched pmu_name, %s vs %s testing aliases core PMU %s: matched event %s testing event e1 %s: mismatched name string, %s vs %s testing event e1 %s: mismatched compat string, %s vs %s testing event e1 %s: mismatched event, %s vs %s testing event e1 %s: mismatched desc, %s vs %s testing event e1 %s: mismatched topic, %s vs %s testing event e1 %s: mismatched long_desc, %s vs %s testing event e1 %s: mismatched pmu string, %s vs %s testing event e1 %s: mismatched unit, %s vs %s testing event e1 %s: mismatched perpkg, %d vs %d testing event e1 %s: mismatched deprecated, %d vs %d testing sys event table %s: pass testing sys event table: could not find event %s testing event table: could not find event %s Parsing of PMU event table metrics Parsing of PMU event table metrics with fake PMUs Parsing of metric thresholds with fake PMUs (unc_p_power_state_occupancy.cores_c0 / unc_p_clockticks) * 100. imx8_ddr0@read\-cycles@ * 4 * 4 imx8_ddr0@axid\-read\,axi_mask\=0xffff\,axi_id\=0x0000@ * 4 (cstate_pkg@c2\-residency@ / msr@tsc@) * 100 (imx8_ddr0@read\-cycles@ + imx8_ddr0@write\-cycles@) Counts total cache misses in first lookup result (high priority) uncore_imc_free_running.cache_miss unc_cbo_xsnp_response.miss_eviction A cross-core snoop resulted from L3 Eviction which misses in some processor core Attributable Level 3 cache access, read Number of Enhanced Intel SpeedStep(R) Technology (EIST) transitions event=9,period=200000,umask=0x20 Memory cluster signals to block micro-op dispatch for any reason event=0x9,period=0x30d40,umask=0x20 event=6,period=200000,umask=0x80 Number of segment register loads event=0x6,period=0x30d40,umask=0x80 Not enough memory for machine setup %2d: entry: %-8s [%-8s] %20s: period = %lu %2d: entry: %8s:%5d [%-8s] %20s: period = %lu/%lu Invalid count for matched entries: %zd of %zd A entry from the other hists should have pair Invalid count of dummy entries: %zd of %zd Invalid count of total leader entries: %zd of %zd Invalid count of total other entries: %zd of %zd Other hists should not have dummy entries: %zd Not enough memory for adding a hist entry Unmatched nr samples for thread filter Unmatched nr hist entries for thread filter Unmatched total period for thread filter Unmatched nr samples for dso filter Unmatched nr hist entries for dso filter Unmatched total period for dso filter Unmatched nr samples for symbol filter Unmatched nr hist entries for symbol filter Unmatched total period for symbol filter Unmatched nr samples for socket filter Unmatched nr hist entries for socket filter Unmatched total period for socket filter Unmatched nr samples for all filter Unmatched nr hist entries for all filter Unmatched total period for all filter use callchain: %d, cumulate callchain: %d Incorrect number of hist entry Invalid callchain entry #%zd/%zd Incorrect number of callchain entry echo "import sys ; sys.path.insert(0, '%s'); import perf" | %s %s failed setting up signal handler failed setting up signal handler 2 count1 %lld, count2 %lld, count3 %lld, overflow %d, overflows_2 %d failed: RF EFLAG recursion issue detected failed: wrong count for bp1: %lld, expected 1 failed: wrong overflow (%d) hit, expected 3 failed: wrong overflow_2 (%d) hit, expected 3 failed: wrong count for bp2 (%lld), expected 3 failed: wrong count for bp3 (%lld), expected 2 Breakpoint overflow signal handler Wrong number of executions %lld != %d Wrong number of overflows %d != %d way too many debug registers, fix the test watchpoints count %d, breakpoints count %d, has_ioctl %d, share %d ioctl(PERF_EVENT_IOC_MODIFY_ATTRIBUTES) failed Failed after retrying 1000 times Number of exit events of a simple workload /proc/sys/kernel/perf_event_max_sample_rate Couldn't open evlist: %s Hint: check %s, using %lu in this test. failed to mmap event: %d (%s) All (%d) samples have period value of 1! Software clock events period values failed with sythesizing process Failed to parse event dummy:u Failed to move cycles event to front Front event no longer at front Non-tracking event is tracking perf_evlist__disable_event failed! sched_switch: cpu: %d prev_tid %d next_tid %d cycles events even though event was disabled parse_event(evlist, "dummy:u") failed! parse_event(evlist, "cycles:u") failed! Unable to open dummy and cycles event evlist__mmap(evlist, UINT_MAX) failed! prctl(PR_SET_NAME, (unsigned long)comm, 0, 0, 0) failed! First time, failed to find tracking event. evsel__disable(evsel) failed! Second time, failed to find tracking event. Use a dummy software event to keep tracking machine__create_kernel_maps failed thread_map__new_by_tid failed perf_event__synthesize_thread_map failed machine__findnew_thread failed perf_evlist__open() failed! %s temp-perf-code-reading-test-file-- Reading object code for memory address: %#lx Hypervisor address can not be resolved - skipping Unexpected kernel address - skipping skipping the module address %#lx after text end Too many kcore maps - skipping addr going backwards, read beyond section? Bytes read differ from those read by objdump Bytes read match those read by objdump machine__process_event failed, event type %u objdump read too few bytes: %zd %s -z -d --start-address=0x%lx --stop-address=0x%lx %s Samples differ at 'stream_id' Samples differ at 'read.group.nr' Samples differ at 'read.one.value' Samples differ at 'read.time_enabled' Samples differ at 'read.time_running' Samples differ at 'read.group.values[i]' Samples differ at 'read.one.id' Samples differ at 'read.one.lost' Samples differ at 'callchain->nr' Samples differ at 'callchain->ips[i]' Samples differ at 'branch_stack->nr' Samples differ at 'branch_stack->hw_idx' Samples differ at 'branch_stack->entries[i]' Samples differ at 'user_regs.mask' Samples differ at 'user_regs.abi' Samples differ at 'user_regs' Samples differ at 'user_stack.size' Samples differ at 'user_stack' Samples differ at 'transaction' Samples differ at 'intr_regs.mask' Samples differ at 'intr_regs.abi' Samples differ at 'intr_regs' Samples differ at 'phys_addr' Samples differ at 'data_page_size' Samples differ at 'code_page_size' Samples differ at 'aux_sample.size' Samples differ at 'aux_sample' %s failed for sample_type %#lx, error %d Event size mismatch: actual %zu vs expected %zu parsing failed for sample_type %#lx perf_event__process_attr failed Parse with no sample_id_all bit set %s - alloc name %d, kmod %d, comp %d, name '%s' %s (cpumode: %d) - is_kernel_module: %s Session header CPU map not set Cpu map - CPU ID doesn't match Cpu map - Core ID doesn't match Cpu map - Socket ID doesn't match Cpu map - Die ID doesn't match Core map - Core ID doesn't match Core map - Socket ID doesn't match Core map - Die ID doesn't match Die map - Socket ID doesn't match Die map - Die ID doesn't match Socket map - Socket ID doesn't match Socket map - Thread IDX is set Node map - Node ID doesn't match failed to intersect map: bad nr failed to intersect map: bad result failed to merge map: bad result 1,3,5,7,9,11,13,15,17,19,21-40 failed to synthesize stat_config failed to synthesize attr update unit failed to synthesize attr update scale failed to synthesize attr update name failed to synthesize attr update cpus failed to parse event cpu-clock:u attaching to spawned child, enable on exec attaching to current thread as enabled failed to call thread_map__new attaching to current thread as disabled Failed to open event cpu-clock:u attaching to CPU 0 as enabled failed to call perf_cpu_map__new 100 if 1 else 200 if 1 else 300 100 if 0 else 200 if 1 else 300 100 if 1 else 200 if 0 else 300 100 if 0 else 200 if 0 else 300 EVENT1\,param\=?@ + EVENT2\,param\=?@ EVENT1 if #core_wide else EVENT2 1.0 if EVENT1 > 100.0 else 1.0 syscalls:sys_enter_prctl/overwrite/ Failed to parse tracepoint event, try use root Unexpected counter: sample_count=%d, comm_count=%d Failed to get correct path of perf Failed to make a tempdir for build-id cache Failed to read build id of %s Failed to add build id cache of %s Failed to open probe cache of %s Failed to find %s:%s in the cache SIGSEGV is observed as expected, try to recover. start: %lu end: %lu name: '%s' refcnt: %d start: %lu end: %lu name: '%s' refcnt: 1 Failed. ptime %lu expected %lu perf_time__parse_for_ranges("%s") first_sample_time %lu last_sample_time %lu bad size: range_size %d range_num %d expected num %d bad range %d expected %lu to %lu 1234567.123456789,1234567.123456789 1234567.123456789,1234567.123456790 1234567.123456789,1234567.123456790 7654321.987654321,7654321.987654444 8000000,8000000.000000005 10000000000000000000000000000abcdefgh99i 10000000000000000000000000000000000000000000000000000000000123456789ab99c Ljava/lang/StringLatin1;equals([B[B)Z boolean java.lang.StringLatin1.equals(byte[], byte[]) Ljava/util/zip/ZipUtils;CENSIZ([BI)J long java.util.zip.ZipUtils.CENSIZ(byte[], int) Ljava/util/regex/Pattern$BmpCharProperty;match(Ljava/util/regex/Matcher;ILjava/lang/CharSequence;)Z boolean java.util.regex.Pattern$BmpCharProperty.match(java.util.regex.Matcher, int, java.lang.CharSequence) Ljava/lang/AbstractStringBuilder;appendChars(Ljava/lang/String;II)V void java.lang.AbstractStringBuilder.appendChars(java.lang.String, int, int) camlStdlib__anon_fn$5bstdlib$2eml$3a334$2c0$2d$2d54$5d_1453 Stdlib.anon_fn[stdlib.ml:334,0--54]_1453 camlStdlib__bytes__$2b$2b_2205 test of individual --pfm-events cpu_clk_unhalted.one_thread_active Frontend_Bound_SMT failed, wrong ratio DCache_L2_Hits failed, wrong ratio DCache_L2_Misses failed, wrong ratio L1D_Cache_Fill_BW, wrong ratio cache_miss_cycles failed, wrong ratio group cache_miss_cycles failed, wrong ratio failed to expand events for cgroups evsel[%d]: %s expected: %s event group doesn't match: got %s, expect %s event group member doesn't match: %d vs %d failed to expand default events failed to expand metric events perf_read_tsc_conversion is not supported in current kernel prctl(PR_SET_NAME, (unsigned long)comm1, 0, 0, 0) failed! prctl(PR_SET_NAME, (unsigned long)comm2, 0, 0, 0) failed! evsel = evlist__event2evsel(evlist, event) failed! evsel__parse_sample(evsel, event, &sample) failed! 1st event perf time %lu tsc %lu rdtsc time %lu tsc %lu 2nd event perf time %lu tsc %lu This architecture does not support perf_read_tsc_conversion is not supported -- Testing version %d API -- /tmp/dlfilter-test-%u-perf-data Filter used by the 'dlfilter C API' perf test Failed to get expected filter description int bar(){};int foo(){bar();};int main(){foo();return 0;} Creating new host machine structure Failed to find program symbols Failed to create test perf.data file perf_header__write_pipe() failed perf_event__synthesize_attr() failed perf_event__synthesize_sample() failed %s script -i %s --dlfilter %s/%s --dlarg first --dlarg %d --dlarg %lu --dlarg %lu --dlarg %d --dlarg last perf_event_attr doesn't have sigtrap missing signals or incorrectly delivered FAILED sys_perf_event_open(): %s Expected %d sigtraps, got %d, running on a kernel with sleepable spinlocks. See https://lore.kernel.org/all/e368f2c848d77fbc8d259f44e2055fe469c219cf.camel@gmx.de/ Using %s for uncore pmu event 0x%x 0x%lx, 0x%x 0x%lx, 0x%x 0x%lx: %s machine__findnew_thread() failed! Failed to find map for current kernel module %s failed: crossed the max stack value %d failed: got unresolved address 0x%lx got wrong number of stack entries %lu != %d failed to allocate sample uregs data Intel PT hybrid CPU compatibility Samples differ at 'retire_lat' {cpu_core/cycles/,cpu_core/branches/} {cpu_core/cycles/k,cpu_core/branches/u} cpu_core/config=10,config1,config2=3,period=1000/u {cpu_core/cycles/,cpu_core/cpu-cycles/} sched_setaffinity() failed for CPU %d CPU %d CPUID leaf 20 subleaf %d intel_pt_get_packet returned %d Expected length: %d Decoded length %d Expected type: %d Decoded type %d Expected count: %d Decoded count %d Expected payload: 0x%llx Decoded payload 0x%llx Expected packet context: %d Decoded packet context %d Is %shybrid : CPUID leaf 7 subleaf 0 edx %#x (bit-15 indicates hybrid) CPU %d same caps as previous CPU CPU %d subleaf %d reg %d FAIL %#x vs %#x CPU %d subleaf 1 reg 0 FAIL address filter count %#x vs %#x failed to set breakpoint, 1st time: %s failed to set breakpoint, 2nd time: %s failed to PTRACE_PEEKUSER: %s failed, breakpoint set to bogus address type: 0x%x, config: 0x%lx, fd: %d - �������� � ����� ����f g n �rh��|�? @ @ @ i@ �r@������ @������ @������� �?�������?333333�?ffffff�?{�G�z�? �?90 :0 gfffgfffgfffgfff���� ������������ �� �� �� �� � � � � � � � � /tmp/perf-test-X d �� �� �� �� �� � � � ��������� � xV4 w�Uf3D" Z� ��� ����h i j k l m o q s t ާ�d�Y ��S�j ����������������������xc d � ������� ./test-buildid-X� , � X � , � X � � � L d � & : p L S��b S��b S��b S��b ���1 ,��1 4&�k 4&�k ���1 -��1 ��3&�k 4&�k �3|�1 d�3|�1 �3|�1 �3|�1 ��3|�1 �3|�1 �3|�1 �3|�1 �3|�1 �3|�1 �Oh��' d�Oh��' �Oh��' �Oh��' �Oh��' �Oh��' ��Oh��' �Oh��' �Oh��' �Oh��' �Oh��' �Oh��' �Oh��' �Oh��' �Oh��' �Oh��' Z�Oh��' d�Oh��' ��Oh��' �Oh��' �Oh��' �Oh��' Y�Oh��' e�Oh��' {cycles,instruct @ @ @ test-prog �� �� �T�T�T� U� U�T�U�U�T�T�T�Ĝ���l��t��$����$�� v��@��@��@��0��@��@��@��@��@��D��@��@��@����@��@��@��@��@��@��@��@��@��@��@��@��@��0��@��@��@��@��@��@��@��@��@��@��@��@��@��@��@��@��@��@��@����@��@��@��@��@��@��@��@��@��@��@��@��0��@��0��a��@��@��A��@��κ�@��@��@����@��W��@��@��@��@��'����@��@��@��@��@��@��@��@��@��@��@��@��@��@��@��@��@����"��@��@����@����@��Թ���g��@����μ���0������ֻ���h��h��h��X��h��h��h��h��h��u��h��h��h�� ��h��h��h��h��h��h��h��h��h��h��h��h��h��X��h��h��h��h��h��h��h��h��h��h��h��h��h��h��h��h��h��h��h��-��h��h��h��h��h��h��h��h��h��h��h��h��X��h��X����h��h��i��h����h��h��h��8��h����h��h��h��h��O��߸�h��h��h��h��h��h��h��h��h��h��h��h��h��h��h��h��h����J��h��h��/��h����h��������h��������X��ֺ� ����÷� �� �� ���� �� �� �� �� ��`�� �� �� ���� �� �� �� �� �� �� �� �� �� �� �� �� ���� �� �� �� �� �� �� �� �� �� �� �� �� �� �� �� �� �� �� ���� �� �� �� �� �� �� �� �� �� �� �� ���� ������ �� ���� ���� �� �� ��`�� ���� �� �� �� ��t���� �� �� �� �� �� �� �� �� �� �� �� �� �� �� �� �� ��ͳ�o�� �� ��T�� ��8�� ��!������ ��:����ͳ�����E��#�� �B�0B�B�HA�HA�A�HA�HA�HA�HA�HA�HA�HA�HA�HA�HA�HA�HA�HA�HA�HA�HA�HA�HA�HA�HA�HA�HA�HA�HA�HA�HA�xA�HA�A�F�JF�8F�@�@��E�@�@�@�@�@�@�@�@�@�@�@�@�@�@�@�@�@�@�@�@�@�@�@�@�@�@�ED�@�bD�L�M�M�M�M�M�L�M�M�M�M�M�M�M�M�M�M�M�M�M�M�M�M�M�R�M�M�M�M�M�M�M�M�M�M�M�M�M�M�M�M�M�M�M��R� M� M� M� M� M� M� M� M� M� M�M�M�M�M�M�XR�M�M�M�M�M�M�lR�M�M�M�M�M�!X�M�M�M��U�M�M�gU�M�M�0U�M�M�M�M�M�M�M�M�M�M�T�M�M�zT�M�T�M�XR�S�M��S�M�M�M�M�M�L�S�mS�RS�M�M�M�M�M��R� q Quit B Branch counter abbr list (Optional) h/?/F1 Show this window UP/DOWN/PGUP PGDN/SPACE Navigate q/ESC/CTRL+C Exit browser or go back to previous screen For multiple event sessions: TAB/UNTAB Switch events For symbolic views (--sort has sym): ENTER Zoom into DSO/Threads & Annotate current symbol ESC Zoom out + Expand/Collapse one callchain level a Annotate current symbol C Collapse all callchains d Zoom into current DSO e Expand/Collapse main entry callchains E Expand all callchains F Toggle percentage of filtered entries H Display column headers k Zoom into the kernel map L Change percent limit m Display context menu S Zoom into current Processor Socket P Print histograms to perf.hist.N t Zoom into current Thread V Verbose (DSO names in callchains, etc) z Toggle zeroing of samples f Enable/Disable events / Filter symbol by name h/?/F1 Show this window UP/DOWN/PGUP PGDN/SPACE Navigate q/ESC/CTRL+C Exit browser or go back to previous screen For multiple event sessions: TAB/UNTAB Switch events For symbolic views (--sort has sym): ENTER Zoom into DSO/Threads & Annotate current symbol ESC Zoom out + Expand/Collapse one callchain level a Annotate current symbol C Collapse all callchains d Zoom into current DSO e Expand/Collapse main entry callchains E Expand all callchains F Toggle percentage of filtered entries H Display column headers k Zoom into the kernel map L Change percent limit m Display context menu S Zoom into current Processor Socket i Show header information P Print histograms to perf.hist.N r Run available scripts s Switch to another data file in PWD t Zoom into current Thread V Verbose (DSO names in callchains, etc) / Filter symbol by name 0-9 Sort by event n in group h/?/F1 Show this window UP/DOWN/PGUP PGDN/SPACE LEFT/RIGHT Navigate q/ESC/CTRL+C Exit browser color.ui libperf-gtk.so Error: Warning: %*.1f %*.2f%% Self Overhead guest sys guest usr Children Samples Period Weight1 Weight2 Weight3 Not enough memory! | | %s Bad callchain mode / # %s%-.*s %*sno entry >= %.2f%% %.10s end UNKNOWN %20s events: %10d (%4.1f%%) %20s events: %10d colors. Press any key... Warning! medium green normal selected black yellow blue magenta white assertion failed at %s:%d %s %s [Percent: %s] String not found! Couldn't annotate %s: %s Press ESC to exit No source file location. Source file location: %s ENTER: OK, ESC: Cancel String: Search ui/browsers/annotate.c Invalid jump offset: %lx local hits global hits local period global period %10s %10s %*s}; %10lu %10d %10.2f %#10x %#10x %s%s %#10x %#10x %*s%s %s%s %*s %10s %10s %10s %s Field %*s%c %s lost: %lu/%lu drop: %lu/%lu [z] -c %s -S %s --time %s,%s # Samples: %lu of event '%s' %lu%c%s%s : %ld%c%schunks LOST! <...> no entry >= %.2f%% Run scripts for all samples%s the Kernel %.*lx Annotate %s ui/browsers/hists.c out of into Collapse Expand Collecting samples... perf.hist.%d Couldn't write to %s: %s %s written! Verbosity level set to %d Symbol to show Percent Limit Invalid percent: %.2f Do you really want to exit? Annotate type %s Zoom %s %s(%d) thread Zoom %s %s thread Browse map details Zoom %s Processor Socket %d with assembler with source Exit Available samples ? - help Branch counter abbr list %*lx %*lx %c restart with -v to use Search by name/addr %s not found! scripts. Running %s Cannot run %s [c[H[J --inline -i perf script -s Show individual samples %s script %s -F +metric %s %s -F +disasm -F +srcline,+srccode perf script command %s script %s %s%s %s %s%s 2>&1 | less Press 'q' to exit Header information samples.context --tid --cpu %s: CPU %d tid %d --show-lost-events [m TUI initialization failed. ^(kB) Fatal Error -------- backtrace -------- Error: Warning: Help Enter: Yes, ESC: No %s [%s/%s] GTK browser requested but could not find %s Not enough memory to display remaining hits WARN: jump target inconsistency, press 'o', notes->offsets[%#x] = NULL Press 'h' for help on key bindings ui/browsers/../../util/annotate.h UP/DOWN/PGUP PGDN/SPACE Navigate </> Move to prev/next symbol q/ESC/CTRL+C Exit ENTER Go to target H Go to hottest instruction TAB/shift+TAB Cycle thru hottest instructions j Toggle showing jump to target arrows J Toggle showing number of jump sources on targets n Search next string o Toggle disassembler output/simplified view O Bump offset level (jump targets -> +call -> all -> cycle thru) s Toggle source code view t Circulate percent, total period, samples view c Show min/max cycle / Search string k Toggle line numbers l Show full source file location P Print to [symbol_name].annotation file. r Run available scripts p Toggle percent type [local/global] b Toggle percent base [period/hits] B Branch counter abbr list (Optional) ? Search string backwards f Toggle showing offsets to full address Only available for source code lines. %d: nr_ent=%d, height=%d, idx=%d, top_idx=%d, nr_asm_entries=%d Actions are only available for assembly lines. Actions are only available for function call/return & jump/branch instructions. The branch counter is not available. Huh? No selection. Report to linux-kernel@vger.kernel.org The called function was not found. Not enough memory for annotating '%s' symbol! Annotate type: '%s' (%d samples) UP/DOWN/PGUP PGDN/SPACE Navigate </> Move to prev/next symbol e Expand/Collapse current entry E Expand/Collapse all children of the current q/ESC/CTRL+C Exit Can't search all data files due to memory shortage. Too many perf data files in PWD! Only the first 32 files will be listed. Data switch failed due to memory shortage! Won't switch the data files due to no valid data file get selected! Run scripts for samples of thread [%s]%s Run scripts for samples of symbol [%s]%s To zoom out press ESC or ENTER + "Zoom out of %s DSO" To zoom out press ESC or ENTER + "Zoom out of %s(%d) thread" To zoom out press ESC or ENTER + "Zoom out of %s thread" Events are being lost, check IO/CPU overload! You may want to run 'perf' using a RT scheduler policy: perf top -r 80 Or reduce the sampling frequency. %d: nr_ent=(%d,%d), etl: %d, rows=%d, idx=%d, fve: idx=%d, row_off=%d, nrows=%d Press 'f' again to re-enable the events Press '?' for help on key bindings Press 'f' to disable the events or 'h' to see other hotkeys Max event group index to sort is %d (index from 0 to %d) Annotation is only available for symbolic views, include "sym*" in --sort to use it. No samples for the "%s" symbol. Probably appeared just in a callchain Too many perf.hist.N files, nothing written! Please enter the name of symbol you want to see. To remove the filter later, press / + ENTER. Please enter the value you want to hide entries under that percent. Zoom %s %s DSO (use the 'k' hotkey to zoom directly into the kernel) %s [%s] callchain (one level, same as '+' hotkey, use 'e'/'c' for the whole main level entry) Show context for individual samples %s Switch to another data file in PWD ESC: exit, ENTER|->: Browse histograms Press ESC to exit, %s / to search Prefix with 0x to search by address Show individual samples with assembler Show individual samples with source Show samples with custom perf script arguments Enter perf script command line (without perf script prefix) --show-switch-events --show-task-events %s script %s%s --time %s %s%s %s%s --ns %s %s %s %s %s | less +/%s ESC: exit, ENTER|->: Select option maximum size of symbol name reached! {�G�z�? � � � � h h X X Sort by index only available with group events! -F +brstackinsn� � evsel__get_arch __symbol__inc_addr_samples �����t��d��T������ add_config_item add_section collect_config (((((�AAAAAABBBBBB ������(��H��x���� symbol__disassemble ��l��|���� ������ ���������� ����,��,��4��L������<��T�� evlist__prepare_workload �w�hw�8w��v�hv��w�H��Ȗ���H��H��H��H��H��H��H��H��H��p��Ȗ�H��H����H��H��8��H��H��8��H����H��H��H��H��H��H��H��H��H��H��H��H��H��H��H��H��H��H��H��H��H��H��H��H��H��H��H��H��H��H��H��H��H��H��H��H��P��8����������P��0������(����(��p�� ��c��K��W��o����{������������g������������s������4��T��D��$��������{�������������� �t�L�����|�\� ����|�T�4���l�,�M�HL�XM��M�M�(L��K��K�L�M�(L��K��K��K��K��K��K��K�M�xM��K�(L�(M�(L�(L� ����Ȁ���������x��h��X��H��8��(���������X��H��8��(��������������x��h������ȁ����������������,��������̂�܂����� ��l��|������L��\��<����ă�ԃ���������������$��4��D��T��d��t����������l��D��\��L��<��,�� �� ������܅�̅���������|��܆�̆���������|��l�� �� ������<��,��L��|����l��\��L��<��,�� �� ������܈�̈���������|��l��\��L��<��,�� �� ����������܇�̇��� ����������|��l��\��L��<��,�� �� ������܌�̌���������|��l��\��L��<��,�� �� �� ������܊�̊���������|��l��\��L��<��,������|��l��\��L��<��,��܋�̋��������� ��������������p��`��P��@��0�� ���� ������Ѝ�0�� ���� ������Ў���p��`��P��@�������� ������ ���� ������А�����������p��`��P��@��0��������p��`��P��@��0����Б����� ���� ������ؔ�Ȕ���������x��h��X��H��8��(����������ؓ�ȓ���������h��h��h��h��h��h��h��h��������������ؒ�ؒ�Ȓ�Ȓ�������������H��H��8��8��(��(������h��h��X��X��x��x������`�� �� �� �� ���� �� �� ��p�� ���� �� �� �� �� �� ��@�� �� �� �� �� �� �� �� �� �� �� �� �� ��`�� �� �� �� ���� �� �� ��p�� ���� �� �� �� �� �� ��@�� See 'perf help COMMAND' for more information on a specific command. perf [--version] [--help] [OPTIONS] COMMAND [ARGS] ����������p������ ��x���� ����(��(������P��P��P��kgvVjlBDfuxbdGMKm o pg�g�pg�g�pe�pe�e�e�pe�pe�pe�pe�pe�Pg�Pg�Pg�Pg�pg�g�pe�symbol__new symbols__fixup_end perf_event__process_tracing_data do_write_feat write_tracing_data write_build_id write_auxtrace build_mem_topology 5.14.0-611.16.1.el9_7.x86_64 get_tls_callchain_cursor <�����������4��T��������� E�0E�F�0F�PF�E�E�pF�E�E�F�F��F��F��D��D�E�E��E��E�PE�pE� maps__set_modules_path_dir machine__process_text_poke pstack__pop pstack__push pstack__remove ���h�����Ȥ�x��P��0���� ��0���� ����`��H�����0����d��D����̾����d��4����Ի����t��<�� ���ܺ�\�� prefetch_event ����x�������d����D��T��T��� z��>�� l� l� ���s��0������p��-�����<���ew�"w��v�v��g��$�����[�� ���J�����9����I����Av�n�t�pt�2t��s��u�u�su�os�s�r�,r�`���k�|k�Cm�@o�p�Pp�n��q�q�`q� q�l� p��o�o�Yn��p����a�� �����Q� ��~�A~�~��}�}�$}��x�~x��k�|k�z�y�Yy�y��|�|�|��{�{�Ak�Ak�T|�w�8k�?n�8k��z�3��Ny�Ny����{��Ny�Ny�Ny�Ny�Ny�Ny�=��Ny����Ny�Ny�Ny���Ny�Ny�Ny�Ny�Ny�Ny�Ny�Ny�Ny�Ny���Ny�Ny�ފ�Ny�Ny��Ny�Ny��Ny�Ny�Ny�Ny���Ny�Ny�Ny�Ny� �� H V U$ & . $ T. . H & + + + + + / SG �/ / 6 � - - - - - l C G 6 C Rl 0 V V < Qb � 0 b � < � V � y 0 y y , , , , , � PO # # # # # 7 N? # # # # 7 7 ? 7 � ? # # # # # # 8 7 9 i 7 z ? , 4 � z z 8 )� ML9 B 9 4 9 9 )K8 4 4 4 i B 4 = 4 i 4 4 ; 8 4 �; 4 B = 4 { 8 > ; 4 � > �� 4 : = { = > ; ; JI@ B �: � E { > > FV= @ > A � : E : ; � � F > : @ A @ � �E @ : : F @ : V�A � A : �U�BF �F �E �� 3A E F A D M M M M M �D D D D D D 2� D D D D w w w w w 1D UD D D D D D N N N N N � N N N N (�,� (� N N N N N N O O O � O � � � �O +*O 4� O �4O )#�� O �� � O o o o o o � �"o o o o � o o o o o o ~ ~ ~ � ~ � ~ ~ � ~ � � ~ � ~ � � � � ~ � �� ~ �� � � � �� � �� � � � � � �� � � � � � � ��� �� � � � � � � �� � � � � � �� � � � � � �� � � �� � � � � �� � �� �� � �� �� � � �� �� � � � �� � � � � � � �� �� � � � ��� �� � �� �� � �� � � � � � � � � �� � � � � � � �� � � � � ��� � � �� � � � �� � ��� �� �� � � ���� � � � � � � � � � � � � mkji� � g� � � � � � � � � � f� � � edc� � ba`� _� � ^]\� � � [932� � � � � � � � � � � � � 10� /.,� +� � � � � � � � � � � � � � � *� )� � � � � � � � � ('&� � � %� � � � $� � #� � � � "� ! �� � �� � � � � �� �� � � � � � �� � � � � � ������� � � � � � � � � � � � � � � � � � � ��� �� � � �� � � � � � � � � � � � � �� � � �� �� � �� � ���� � �� � �� � � � � ���� �� � �� �� � � � � � � � � � � � � � � � � �� � � �� �� � � � � �� � �� �� �� � � � � � �� � � � � �� � �� � � � � �� � � � �� � �� � � � � �� �� � ��� ��� �� ���� ��F EDCA @?>=< ; : 9CBH B CBH8 65 43ICBH2 DI10HC/.D-IIDD,D+F*)'&%$#"F! �88888�F�8888F�����E�888888AAAJEAG�K�AL�AMJAEGAKENLAOM�JA�GEKNGLO�M��LP�JQN�ROSK��PM�Q�MR�S�ONTPUPQ�UR�SVRTSU�WPX�QPV��T�UW�XT�YZV[�\��W]X^YZ�[X\W��]�^VYZ�[Y\[Z_]`^a^Y�cbut_b`sardecb]\f_h`iadeacbjfqhoinkdel_jmflhcikimlknjhdepqjkmflnihoypqojgm�fnloyepqudc�ba`_oy]�umpq�nrrrrr�\urrrr[Z�YX��urrrrrrssssstvwssssTSzRQtvwsssssszPOxtvwxtN��wzzxv �� x|||||���||||����||||||}}}��}����}��}��}��}����}����}�������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������~=�����<;�:976�5��3�21������0������/�.-,+*��������������(����'&�����������%�$#"!��� ������ ����� � � � � � ����������� � � �� ��� � �� � � �� � � � � � � � � � � ! � � " � � !� # "� $ � %!&'� #� ("$ (%� &'� � #(!� $)#%� &'"*� ((� )} t (+s &*$r .%/)',+)q ,*p .n /m 0,k +j h 1-*.g /0*,---1-f 2+3405/60.1-2e 34d 516c 789<2a 34:5` 6789<_ 4] ;:\ 3;=789<>8;[ :9:=6<?@>Z A;Y 7BX =W ?@U >A=CT B>S R Q ?@P K ACAJ B5 % @" GB! C?DDDDDG DDDD G DDDDDDEEEEEFHIEEEEG JK�FHIEEEEEEJK� FHIIFxH JK� � x KxJLLLLLy xLLLL y LLLLLLMMMzyM{ ~ M| M}zM {M~ |My} zMW{ ~W�|z�}{ � WW�WW�WW~�|W^} �^ � �� ^ ^^ ^^^^��^ppppp pppp ppppppwww� w��� w�w �w �w� �w�� �w ���������� ��� � ���� � �� ��� � ��� � �� ���������� ���� �� ������������������������������ �� �� ���� �� �� ���� �� ���� � ������������� � �� ������ � � ���������� ���� �������� ������ � �� ���� ��� �������� ������ ������������������� � �� ���������� � � � �� � ��� ������ ����� � ������������ � � �� � �� ������ ����� ��������������� � �� � ������ �� ����� ��� �� ������ � �� ��� � �� ������������ ��� ����� ������������ � ��� ��� ������� ����� ��� �� � O O JO O KJ K J LK KJ R L R L BBBBBMRPBBBBRL M PBBBBBBIIINMIP QSIM I NI TIQS UIVPWNIT NQSUSV W SXT Z[YUTVYWQX WZ[YV]\^U_ X XZ[Y]\^ _ ` aZ]\^b_`[\c a d b e`fc]^a_d be f cg` hdc ieafjgdbh kei k j gmlhk ni fojpml kn ohp mliq njlrosptuvqm nzr s tuv qy z r s tuv y {z rtq z y{s vwwwww |{wwww y | wwwwwwxxxxx|}{xxxx ~���}|xxxxxx~��� } ~���} �� ���������� ���� ��� � � �� ��������������� ���������������� ���� ���� �� � ��� ��� ������ �� ��� �� ���� � �� ������������� ������ � ����� � �� ��� ��� �� ������ ������� � �� ��� ���� ��������� ��� �� ��� ��� ������ ��� � � ����� � � �� � ��� ��������� ����� ������������� ������� ������������������� �� ���������� ��� � �� � � �� ������ ���� ���������� � �� � � � < < << ?? ?= = > ? => @ > = B> @ B @ 88888AB 8888 A@B888888;;;CA;D EG;F ;HC; D;EG F;AH C;ID EGJFKLHMNI GO JCKLDMN IEOFPJHKL MNQRMOPLS IOKTQRNU PS tXT QRUQ SQtX T PUVVVVVtXtVVVVX pVVVVVVWWWWWp WWWW p pqWWWWWWYYYYYq rYYYY qrYYYYYYZZZ} Zrq Zu Z }Z Z r uZ }Zlllllsuwllllu s}wllllllooovsow sxoz oyvo yo{x zo|y vo~{wx�z|xyzv~ {�� �|{� �~ �|������� � ��� � � � � � ������ ������ � �������������� ����� ���������������������� � ��������������� � �� �� � ��� �������� ����� ������������ �� � ������� ��� �� ���� ����� � � ������ ������ � � ������������ ����� � �������������������� � �������������� � � ��� � �� � �������� ����� � �������������� ���� ���� ���� �������� ��� �� � �� � � ��� ������� ����� �� �������������� ���� � ������� ��� � ������ ������� ������������������� ���� ���������� ��� ����� �� � � � ������� ����� ������������� ���� �������� � �������� ����� ���� ���������� ��� ��� � � � ��������� ���� � ������� � �� $% &'( $ % &' ( -. $ %/&' (%-. (0/$456' -.-.0 /456 / 0 456 456 088888888888889999999999999: : ::; ; ;; ; ;;<<<<<<<<<<<<<= = == ====> > >???? ???????@@@@@@@@@@@@@AAAAA AAAAC CC CCCDDDDDDDDDDDDDEEEE EE EEEEG G GGGHHHH HH HHHH7777777777777777777777777777777777777777777777777777777777 ! " # $ % & ' ( * L � I R S * + , - - - - . Q L I T * M M M M M M M M M M V L W j X Y ` k �q L l y c r / �y y � / / * J * �a �t + , - - - - . J * N Z v v v v v [ z �{ b �z z \ ] { �^ w w w w w _ � � � / � � �� / / 0 1 2 3 0 0 0 4 5 6 0 7 5 0 0 8 9 : ; < = 0 5 > 0 5 ? @ A B C 0 D E F G 0 0 0 0 0 ' ( O O O L S O e � { P O n� O � | O � O � � O � f �L O � � g w w w w w �{ :�h o o o o o L �L o o o o �� � � �| � | o o o o p o L � { � L � L x L S � � | �S H�� L � | � � �vL ~ ~ ~ S | ~ L L S ~ L � ~ �� ~ L | ~ L � L | ~ � � �� ~ L L | � | � L �L � ^| � L L � L >W� | � L ?L | � � ??L � � L | � L _L � � � | � � ��L | � � �Wa� L )� b� *L !� � � � L M M M M M W� � � � � | �� � � � � w w w w w �L �� � � � � � � � � � � L L � � � � ��3W| �| � � � � � � � � � L L � L � � W� 2� j| � (k� 1,�L � � �� L � � � � � � | ,+� � � � *)#"!L � � � � � � � � � L � L { � L �� L | � �| � � L L | � | L � L L | | L L L L � � L | L L L | � L | | L L � | � L | �L � L L L | �� L L L L � �| � | �L � L | | �� � �L �L � �| �L L L �L �� L � L �L L � | � | � ^ | �| � L | ��L �L L �L �L | �L � � � L | � � �L L � L � L | �L � � | ��| | �L L L �L ��L �L �| | ��S L L L ����L | �L | �L | ��WL L ���L � L ��S | | �mihL L BgfOedcL bL | L PL a`QL | L | | ��_L | ^L L �L �D| CL ]E\[9 7 L 6R5!888884UL 88883210/.L | 888888AAAL | AL SL L A-+A*| AL )A| | VL AL TYL AL L �L L | '| &L W%| | $�#ZL "L | �FXL L G! �L �[L ]�HI\JK| LML � L NL L L L L �L L | �| �| | | | | �� | �L �L �L L L L L L �L L ^b_�ca�L | `L | �L fdL L L g�L | �L | � L | | | � L �L L L �L | eL L L L �| �| k�L L �L �| hjL iL l| �� | �mL L ����oL ��L n�| pL ����qrrrrrL | wrrrr�����x�L rrrrrrsssssL L �ssssz�L L L | | �ssssss| | | L L ��u��yL L L L �v|||||L | �||||�����| �L ||||||}}}�L }����}L �}��}��}���| }���G}�����FL E�����DCA@?L >���������L | �L =L <�L ;�L | �L | �| �L | �L | :L �9L �L | �L | 8L 76�L 5�L L 4L L L �32| �� | 1�| 0| /��L L L �L .�L -L L �| �| ,L �L +��| ('L &L | %| �$L L L L #L "�L L L L | | �| �| �! | S | �L L S L �L � �L L L L L �� L L ��| �| �| �L L | | ��L L L L L L | | � L L L | �| �| �L L L L �| �L �L �L | �L | �L L ���L L �L | �L | ��L L | | ���L L �L �| | �L L L ��| ����L L �L | ���L ������| �L ������!��L ������������L L L ������L ��| | | ������| ��L L L L ��S L L �L �| ut�srq| | onmlL �����L L L ����kjih| gf���������L �edc`�L ]�\[�ZY���X| �WVU� L L T SRQP| S O L L NL L L L | | | | L | L L L L L L | L L L L | L | L L | | | L | L | L L L L $L L "&L L L L #L *L | L | | | | %| | �L | ��L L L L L L �L L (L +L L L -| �'L | �,�| | | )L L �| �L L .L L L L | �/1L �| �| 3L �L L L 092L L L L | 6| 4| �L L | 7| 5L L L L =L | | �L L L | ;| ���L L L �| 8L L :L >�| �<?L L | �G@��AL L L | ��L ����C�| | �L ��BDDDDDS L L DDDD�H���S �L DDDDDDEEEEE| F�EEEE��L L L L L L EEEEEE| | | | �| IL ����xL L L L JL | y�z������L ~L � KLLLLLL | tLLLL� =<;:| 9L LLLLLLMMML L M7S {6ML 5M|| M43M21S | M0/.L MpppppL L L pppp}-,S +| �| ppppppwwwL L wL �L wL ~wL | w*L w| )(| wL | 'L w| &L L %$L | � L � L L | #L �"L L L L | L L | �| � | | � � L | �L L �L { L L �L L �� | � � �L � �| �� L �L L �L | �� �L � | � | � L | � L � � L L �L � L | �L ���| | � L �L L L L �L ��L L | � | | � | �| � L L L L L � L L L L � L | | | | � �� L | � ��L L L L L L �| � L ��| ��L L | � L L � �L S L � | | � L | �L S | �� � � L L � � L | �� L { s �n L �m i d L ������| U L ����777777L 7�����������L L L �����7L L L | | | ������| | | 7L L L ��L �77L L L 7777| 77�� ������L 7L ����77777| 77���������L L �L 7L 7�L 7�L | �7| �| 77| ��| 7L ��L 7L �L L �L L �7L 77��| ��| ���| ���7L 7L 77�L 7�77�7 L ���!�����| 77����777777L 7���������L 7�L �L 7�L �7| �7| �| 77| �L L 7L �7L L L �L L | | �L 7 L | 77| 77L L | �7| 7L �7L ��77L 7�L L 7L 7��7�����| �| �F7L �GL 77L L 7L �L | H�| JK| LML �| NL L L L L L | L L | 7L | 7L | 7L L L | 7L | 7L | 7L | | 7L L 7L L L L 77L L L | L | | L L 7| 7L | 7L L | | 77L 77L 7L L L L L L L 7| | | 7L L L | | L 7L L L | | | 7L 7L | 77777L L L 77L 77JP7L 7777777| L L L 77L 7L | 7| | | 7L 7L 777L 7� L 7L 7777� | 7777 77L 777777L 7 K| 7777 77 77 L 7 777L 7777 BBBBB77L BBBB777777L | BBBBBBIIIL | IL 7L 7IL 7I7| IL L I| 77| I7 L L I| 7L L M7L 7| NL L L | 77L 7OL 7L | | 77L 7| Q7| SL L L L �L L RL L 7L | | 7L L | | T7| VUXL L | | WL L L 7L 7L L L L L L � 7| ZY| | | | 7[\^]L L 7L L L L L 7L _aL | 7| 7L 7L 7| 77| 7L bL | `| 7cL L L L 7L 7L L L L d7| | 7h| 7| g| 7feL L L iL L jL 7L L L | 7L 7| kL mlL | | 7L | 77L | 7L | 7L L L 7L poL L | 7L n7| 7q7s| 7L L L 77rL u7t7L | 7| 77y7vwwwwwL 7L wwww77777|77wwwwwwxxxxxL zL xxxx77L 7L | 7| xxxxxx| 7| 7L 7L 7{7}77L L L 7�7~L | 777777| 7L ���L L �77���L 7�7| �77�777| �777L ������L L L ������777| 7| ���������L L �L 7L L ��7�7| �7L �| | 7L �L �L L �| 7�L L | �| 7| 7�L L 7L L L L �L �L �| 7�| | | �L L L �L 7L 7�L L L | | | 7| 7L 7777L �L L L L L | ��L 7| 77L 7| 7L L L | ��L �| 77L | 7| 7L L �7L L �7L L �L L | ��| 7L �| 7�7| 7L L L L | 7L L 7�L L L | | 77L | 777| 2| 7L L �L 7L ��L L L L L L L | �7�L | 7| 7| | | 7L L 7| 7L 7L 7L L L 7| 7L L 7���7�777L | �777������7L L ����7�7777| 7�����������L L �����77L L L L | �������| | | | 7L 7777777L L L L ������77L �����7777�L | ���������L | �L 777�L ��7| �L 7�7�7| �777L ������L L L ���� 7777| | ���������L L �L 7L ��7�L | �77�| 7L 7�L | 7L �L 7L L | L | 7L L 7| | 77L | 7L L | �7L 7L L 7L L | L L L | | 7L L L L | 7| 7L L L | | 7| 7L L 7L L | 7L L L 7L | 7 L | L | 7L L L L | 7L 77L | 77| | 7L L L 7L L L L L L | 7| | 7| 7L L | 7L L L 7L L L | | 7L L | 777| 7L L L | 7L 777L | 7777L 77L 7<L 5| 7L 777777L | 7L L 777777| L L L 7777=| 7| L L L 777 7 7| 77 777> 777L 88888L 7L 888877777| ?| 888888;;;L L ;L 7L 7;L 7;E| ;7L ;| 77| ;L �7L ;| 77L @L L | 7AL L L L �L �| 7CL L | | | 7�| B7L 7F| 7L L L L L L DL I77L 7L L | | 7L | 7GL 7H| | 7L L | 7L L | KLQL L L L L L L | 7L JP7L | | | N| OL M777| 7L L L L L L 7777UL 777| 7| 77RSTVVVVVL pL VVVV777777XL VVVVVVWWWWW| 77WWWW777777L L WWWWWWYYYYY| 7L YYYY�77777L | YYYYYYZZZL 7ZL 7q7ZL rZ7| Z77Z777| Z777L ZlllllL L 7llll77777| �tlllllloooL L oL 7L L oL 7oL | o7| o| | 7| os| 7L oL L 7L L L L L L L L L | 7wL 7| �| | | | 7L u| vL L xL L 7L L L L |L | {L 7y~zL | | }L 7L | 77L L | 7L L | �77L �| | 7L 77L �����L L ������777777L �����������| 77����777�77L L �����������| 7L ����777777L | ���������L 7�L � 77�L 7�7| �77�7�7| �777L ������L L L �����7777| �| ���������L L �L 7�L �L 7�L | �7��L | 7| �L | 7L �L L | �L L L | �L ��| | 7L L | 7L L �L 7L L L 7| �L | �L | � | 77�7L 7L L | 7L 7L 777�7| 77L 7������7�L ����7777�7�L �����������| 7L ����777777L | �����������L L L ������777| 7| ���������L L �L �77�7��7| �77�777L ��77L ������| 7L ����777777L | ���������L 7�L 7L 7�L ��L | �7��| 77| �7| �L �777L �L L �7L 7777777| 7777������7L L ����7�7777| 7�����������L 7L ����777�777| �����������L L L �����7777| 7| ���������L L �L 777�77�7| ��7�777��7�7L ������L 7L ����77777| 7| ���������L L �L 7L L �L 7��| �7L �| | 7| �L �L L �| 7L L L 7L | 7| 777L | 777�7L 7L � �77L ������77L ����7��7777| �����������L L 7����77777| 7L ������777�L | 7�777������7L L �����777777| �����������L L L ����77L L L | 7| ������| | | 7L L L 777777L L L L | 77��777777| 7L 7�77������L 7 ����7777777L �����������| 77����777777L L ������77777| 77777������L L 7���� 7L L L | 7L ������| | | 7L | 777777L L L 77L 7777L 777 L | 777L L L | L | | | 7L L L 7L 7L L L L L | | L | 7| 7L 7| 7L L 7| 7L L | 77L 7777L 77L L $L % L L L | 7| | | | 7L L L L 7L L &L L L L 7| 7| '| | 7| 77L L 7L 7L L L L (L .| | 770L | -L L L /7L L 45| 7L | | | 777777L 77L L L 77��&77776) ) ) ) ) ) ) ) ) ) ) ) ) H H H H H H H H H H H H H K 7777K 7K K L 7L 7L L 7L 7L L u u u u u u u u u u u u u { 7{ 7{ { 7{ { { { } 7} 7} � � � � 7� � � � � � � � � � � � � � � � � � � � � � � � � 7� � � � | 7| | 7| | | 77@77@7@@@{{{{7{{7{{{{ 777777777777777777777777777777777777777777777777777777777 7 887 99777:;77;;77; ;; ;; ;;;;; ;;; 7777<7777=77>=4 4 ==4 ==4 ======4 ===4 ?7@A;;;;;;;;;;O ;;O ;;;;;;;;;;;;;;;;;;;;;;o ;;;;777B77=C>4 =======~ ==~ =========================~ D � � =====?D@@E7A;;;;;;;;� ;;;;;;;;;;;;;;;;;;;;;;;;;� ;;;;F77G~ =======� =================================D D =====DHE;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;7;;;;;;;;;I7G� =====================================C=================H;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;J� =======================================================;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;K� ========================================================;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;L� ===================�===================================;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;M� ========================================================;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;N� ===================================================;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;O� ==============================================;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;P� ================================;;;;;;;;;;;;;;;;;;;;;;;;;;;;Q� ===========================;;;;;;;;;;;;;;;;;;;;;R� ===================;;;;;;;;;;;;;;;;;S� ===============;;;;;;;;;;;;;;;;T� ==============;;;;;;;;;;;;;;;U=============;;;;;;;;;;V=========;;;;;;;;;7========;;;;;;=======;;;;;=====;;;;====;;;=== 7777777777777777777777777777777 8 l � 7 D � I D � � 3 �+ a W ; �� �= ��� 0 �D v � � 5 W � %�q UB� =M ^l/{ �ctj 3 �� ���������� ������w �p�� d`^hNB JEt KF�EG,(3 � � � K D��z��3�"!",14<7F?OQVWaqsxv{������ �� ������ < 9�� % ���� �����������������I����� A X� �� �%mb0Wr�s���������������������� /I�U"V0� u��wS � ��w|tq|� ehfqmZIT EG/3E0;L#! / C�) $>" �_^����`v���������!#2357;=SUW\[efk mov}��������������� # � ���i���������� �� ��{�r�e�bBKZNWA Q��Nfk�lqn|6���������������������������� %+Ke?5@ez{��T?@<;)71)A!" \d/ �� � ���������� �|}�������� &*-/04DKT_qZ\jp������������������� � 0 ? ��������dX ������s ��������wtrx_jZaK� R`456 � % < T W \ _ Y � � � t � � � { � w � � � � � ! + 0 3 6 ; > A E F U X Y c ` i h ~ � � � � � � � � � � � 7.)& � d������������������������6 ����� E � � � � D O Z b _ � i r w � � � � � � � � � � � � � � � � � � � � � � � � � � � + 0 P j 5 C v E x � � ������{z���y|�s�][VMGTN? @/)D' � � � � � � � � � � � � � / . 0 2 @ E J O T X Z i l p t z � � � � � � � � � � � � � � � � � � '� � ��������� �� ���������� ~P �� _1&D\<t^y�������������������������� 6P D"jy��okjwtaok�Y]J�HBC156AQ! � �6^xv�������������� %,-.0UoH7��* ����� ������� �� �J��o��������� %&+04Ga;{�������������� ����� �a{��:������������(B\k����������}�t�� � �BPhj��������&qoha \eV TLOJO� ^� �#%;[]sxy{����� A<@H ; ?,�8 ������ <V$V|%'& � p/�������� !������� ��������� ������� ��)+-.0����?@EP��vSTU {�������������aWV/'&� � � � ~ _ W B !"#$%&'()*+,-./0123456789 # ' + . 1 5 8 ; ? B E H K N R U X [ _ b e g h j m p r u y } � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � "&(*,/1368:<>ACEGIKMOQSUWY[]_acfhjmquy{}�������������������������������������������������������������������������������������� ""#$&()*+,-./0123456789:;<=>?@ABCDEFGHIJKMNOPQRSTUXZ\^`bdfhjlnprtvxz|~��������������������������������������������������������������������������������� !#%')+-/13579;=?ACFHJLNPRTVXZ\^`bdfhloqsuwy{}������������������������������������������������������������������������������� $')+-/135789:;<=>@BCDEFGHIJKLMNOPQRSTUVWXYZ[]^_`abcfhjlnprtx|~����������������������������������������������������������������������� "$&(*,.02468:<>@BFHJLNPRTV\^`bdfhjlnprtvxz|~���������������������������������������������������������������������������������� "$&(+-1468:<>ACEFGHIJKLNOPQRSTUVWYZ[]^_`abcdefgijkmopqstwy{}������������������������������������������������������������� "&(*,.2468:>ACEGIKMOQSUWY]`begijklmnoprstuvwyz{|}~������������������������������������������������������������������ "$&()*+,-./012345789<>@BDFHJLNPRTVX\_acefhijklmopqrsuvwz|������������������������������������������������������������������ " $ % & ' ) - 1 3 6 8 : ; < > ? @ B D H J L M N O P R T V X Y Z [ ] _ a a a _ ` ^ ` _ ` V _ ` Y _ ` X _ ` S V _ ` S V _ ` Z _ ` ] _ ` U V _ ` U V _ ` U V _ ` V _ ` V _ ` U V _ ` V _ ` V _ ` U V _ ` V _ ` V _ ` V _ ` V _ ` V _ ` U V _ ` V _ ` V _ ` V _ ` U V _ ` [ _ ` \ _ ` 4 ` ` 4 ` 2 4 ` 2 4 ` 4 ` . 4 ` , V _ ` ' Y _ ` ( X _ ` _ ` , U V _ ` , U V _ ` , U V _ ` , V _ ` , V _ ` , U V _ ` , V _ ` , V _ ` , U V _ ` , V _ ` , V _ ` , V _ ` , V _ ` , V _ ` , V _ ` , U V _ ` , V _ ` , V _ ` , V _ ` , U V _ ` ` ` ` V S V V U V V V V N V V V U V V V U V V V V V D V V V V V V V V V V V V V V V V V R V R V V V V V 1 0 2 / . , V , - , U V , V , V , V ) , N V , V , V , V , U V , V , V , U V , V , V , V , V , D V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , U V % , R V % , R V % , R V , V , V , V , V , V W T V U V V V V V V V N U V V V V V V V V V V V V V V V V V V V V V V V V V R V R V V V V V 3 / . , U V , V , V , V , V , V , V , V ) , N U V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V % , R V , V % , R V , V , V , V , V , V T V U V V V V V V V V V V V V V V V V V V V V V V V V V V V V V V V V Q V V V R V V V V V V 3 / - , U V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , Q , V , V , V , V , V , V , V , V , V , V % , R V & , V , V , V , V , V , V , V , V T V U V V V V V V V V V V V V V V V V V V V V V V V V V V V H V V V V V V V V V V R V V V V V V 3 , U V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , H V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V % , R V & , V , V , V , V , V , V , V T V U V V V V V V V V V V V O V V V V V V V V V N V V V V V V V V 5 V V V A V V V V V V V R V V V V V V 3 , U V , V , V , V , V , V , V , V , V , V , V * , O V , V , V , V , V , V , V , V , V , V , V , V ) , N V , V , V , V , V , V , V , V , V , V , 5 V , V , V , A V , V , V , V , V , V , V , V , V , V , V , V , V , V , V % , R V & , V , V , V , V , V , V , V T V U V V V V V V V V O V O V V V V V V V V V V V V V V V V V V V V V V V V V V R V V V V V V 3 , U V , V , V , V , V , V , V , V * , O V * , O V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V % , R V & , V , V , V , V , V , V , V T V U V V V V V V V V V V V V V V V V V V V O V V V V V ; N V V V V V V V V V V V V V V V V V R V V V V V V 3 , U V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V * , O V , V , V , V , V , V , V , V , V ! ) , ; N V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V % , R V & , V , V , V , V , V , V , V T V U V V V V V V V V V V V V V V V V V V V V V V V V V ? V V V V V V V V V V V R V V V V V J V 3 , U V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , ? V , V , V , V , V , V , V , V , V , V , V , V , V , V , V , V % , R V & , V , V , V , V , V , V , J V T V U V V V V V V V V P V V V V V V V V V V L V V V = V V V V V V V V V V V E V V V R V > V V V @ V 3 , U V , V , V , V , V , V , V , V + , P V , V , V , V , V , V , V , V , V , V , V , V , V , L V , V , V , V # , = V , V , V , V , V , V , V , V , V , V , V , V , E V , V , V , V , V % , R V & , V $ , > V , V , V , V , @ V T V U V V V V V V P V P V V V V V O V V V V O V V V V V V V V V V V V R V V K V 3 , U V , V , V , V , V , V + , P V + , P V , V , V , V , V * , O V , V , V , V , V * , O V , V , V , V , V , V , V , V , V , V , V , V , V , V % , R V & , V , V , K V T V U V V V V V V V V P V V V V V V : V V V V V V V V 8 V C V B V R V V 3 , U V , V , V , V , V , V , V , V + , P V , V , V , V , V , V , V , : V , V , V , V , V , V , V , V , 8 V , C V , B V , V % , R V & , V , V T V U V V V V V V V V V < O V V V V V I V V V V R V V 3 , U V , V , V , V , V , V , V , V , V , V " * , < O V , V , V , V , V , I V , V , V , V % , R V & , V , V T V U V V V V V V V V V V V V V V R V V 3 , U V , V , V , V , V , V , V , V , V , V , V , V , V , V , V % , R V & , V , V T V U V V P V V V V V V M V V V V V R V V 3 , U V , V + , P V , V , V , V , V , V , V , M V , V , V , V , V % , R V & , V , V T V U V V V V V F V V 9 V G V V V R V V V 3 , U V , V , V , V , V , F V , V , 9 V , G V , V , V % , R V & , V , V , V T V V V V V V V R V V V 3 , V , V , V , V , V , V % , R V & , V , V , V T V V V V V V V V V 3 , V , V , V , V , V , V & , V , V , V V ; V 7 V V V V , V ! , ; V , 7 V , V & , V , V , V V V 6 V V V , V , V , 6 V , V , V V V V V , V , V , V , V V V V , V , V , V ��`���8������H���X�(���x�P�P���P�(����1��$��$���H1��e2�&2��$���3��0���������x0�~3���*�0)�(�'��&� .�-��,�,�/�.�)/�H%�@%�@%�H%�@%�'&�M3�%����R%�I&�+�2�4�4�T4�p*�*�}1�1�����[��[�[��[�[���[�[�[�[�[�[�[�[�[� �h!� � � � �8 �� �X �[� �� �h �� �� �����[���x � !!""#$$%%&&&&&&&''(()))*++++,-./0001123344445555555555566777 !#$%&'()*+,-./ 2345 7 &0160"# 76660663 "30 # 3 4540#000 04 8>GI; J U ijp 3;H 7) *RSn D0 ! 0 0" !#$8;"ML#$QG HP !fTHZ"Hh#$la[dK\X<]^e@+c_,`]^23=4_ABC`EFk� .mo�+ >q� . !�H "I2#$4UUJVgNKYjipOW/b? �9: 15%&'(6- ����K�R ���������������@6r F -C- FCCC-CC@7;:A<0 2 E !C *B "- B' -D, ( / & ?>3456=198)+ .-- % $-# B�c���*a�3�Q� �%��?��J�)))�)) >EN�U�[Z��w�f�_��sQ���d�t� ��������2c=����e�u}�Q���������������������v�� t�����d��n���C��C���5��P�� ���8��`��x��� �� � � ��� � ��������� P��p��(����������������������������������������������������������� ��trace dso,symbol dso,symbol local_weight,mem,sym,dso,symbol_daddr,dso_daddr,snoop,tlb,locked,blocked,local_ins_lat,local_p_stage_cyc comm,dso_from,symbol_from,symbol_to,cycles ^sys_|^do_page_fault init_cpunode_map 8���������`�������P��p����������x����� ��@�������(�������@������ ����� ������������������ ��������)���)��A#��A#��A#��A#��A#��s)��~#��A#��~#�� read_addr2line_record addr2line_configure addr2line //anon �T��LR��LR��LR��LR��LR��LR��LR��LR��LR��LR��LR���T��LR��LR��LR��LR��LR��LR��LR��LR��LR��LR��LR��LR��LR��LR��LR��LR��LR��LR��LR��LR���T��LR��LR��LR��LR��LR��T��LR���T��LR��LR��\S���T��LR��LR��LR��LR��LR��LR��U��LR��LR��LR��LR��LR���T��LR��LR��LR��LR��LR��LR�� W��W���V���V��LV��4V��T��LR���R��LR��LR��\S�� V��LR��V���U���U���U��tU��\U��LR��LR��DU��,U���R���V���P���P���P��GV��YV���P���P���P���P���P���V��NV�� p��o��(o��@o��Xo��po���n�� s���v��s��s��s��s��s��s��s��s��s��s��s���u��s��s��s��?v��s��s��s��s��s��s��s���u��s��s��s���v��/x��Jw��lw��Ju��Ju���r��x��3x�� w���w���u���u���r��qw��x���w��xw���u���u��hr���v�� x��lv��Kv��#v��#v��Lr���v��Vy�� y��0r��0r��0r��0r��0r��0r��0r��0r��0r��0r��0r��0r��0r��0r��0r���x��0r��0r��0r��0r��0r��0r��0r��0r��0r��0r��0r��0r��0r��0r��?x��*x���y���y���q���q���q���q���q���q���q���q���q���q���q���q���q���q���q���y���q���q���q���q���q���q���q���q���q���q���q���q���q���q���y��My���q���q���q���q��y��T}��T}��L���}���}��}��4�� ��d~��}���}���}��}��}��T}��T}��}��T}���~��T}��}�������~��~���}���~���~��t���D������~���}��$~��$~��,��� ��`���@�������@���؏��Ў������������������������������������������������������������������������������������������������������������������������������������p������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������ �������K�������������������������������������������������������������������� E C E E � � �P �P �P �P �P �P �P �P �0 �0 �0 � � � � � � � � � � � � � � � � � � � � � �P �P � � � � � � � � � � � � � ` � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �X �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �X �P �P �X �X �X �X �X �X �X �X �X �X �X �X �X �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P P �P �P �P �P �P �P �P �P �P �X �P �X �P �X �P �X �P �X �P �X �P �X �P �X �P �X �P �X �X �P �X �P �X �X �P �X �P �X �P �X �P �X �X �X �X �X �X �X �X �X �X �X �X �X �X �X �X �X �X �X �X �X �X ��P ��P ��P P X �X �P �X �X �X ��P ��P ��P ��P��P ��P �X �X �X �X �P ��P �P �P ��P �0 �P � �0 �0 �0 �P �0 �0 �0 � � � � � � � � � � � � �0 �0 �P �P �0 �P �P � � � �P �P �P �P �0 �0 �0 �0 �0 �0 �P �P �P �P � � � �P � �0 �0 �0 � �P �P �P �P �P �P � � � � �P �P �P �P �P �P � � � � � � � �X �X �X �X �X �X �X � � � �0 �0 �P �P � � �P �P �P �P �P �P �0 �0 �0 �0 �0 � � �0 �0 �0 � � �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �P �0 �0 �0 �P � � � �0 �0 �0 �0 � �0 � � � � �0 � �0 � � � � � � � � � � � � � � � � �0 �0 �0 �0 � �P �P �0 � � �0 � �0 �0 �0 �P � � � �P � � � � � � �P �P � � � � �0 �0 �0 �0 � � � � � � �0 � � � � � � � � � � � �P �P �P �0 �0 �0 � � �P �P �P �P � � � � �P �P �0 �0 �0 �P � �P �P �P �P �P � �P �P �P �P �P �P �P �0 �0 �P �P �P �P �P �P � � � �P �P �P �P �P �0 �P �0 �P �0 �0 �0 �0 �0 �0 �0 �0 �0 �0 �0 �0 �0 �0 �P �P �P �P �0 �0 �0 �0 �0 �0 �0 �0 �0 �0 �0 �0 � � �0 �0 �0 �0 �0 �0 �0 �0 �0 �0 �P �P �P �P �P �P � �0 �0 � � � � � � � � � � � � � � � � � � � � � � � � � � �0 � � � � � � � � � � � � � � � � � � �8 �8 � � �8 �� � � � � � � � �8 �8 � � � �0 �� �8 � �8 � � � � � � � � � � � � � � � � � � �P � �P �P �P �P � � �P � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � �P �P �P �P � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � �P �P �P �P � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � �� � � � � � � � � � � � � �� � � � �� � � � � � � � � � � � � � � � � � � � � @ ` � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � �� � � � � � � � � ` ` ` ` ` ` ` ` ` ` ` ` ` ` ` ` � � � � � � � � � � � � � � � � � � � �� � � � � �� � � � � � � � � � � �� � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � ` � � � � ` � � � � ` � � � � ` � � � � ` � � � � ` � � � � ` � � � � ` � � ` � � � � � � � � � � � � � � � � � � �� �� �� �� � � � � � � � � � � � � P � � � � � � � � � `� � � � � � � p p p p p p p p �� �� � � � �� �� �� �� �� � � � � � � � � � � � � ` ` P � � � � � �� � �� �-���-���-���-���-���-���-���-���-���-���-���-���-��x-���-���-���-���-���-���-���-���?���?���?���?���?���?��4@���?���?���>��tX���V��tX��tX��tX���Z���Z���Z���Z��gZ��tX��/Z��Z���V��tX�� [��lY��tX��HY���X���V��tX��tX��tX��tX��tX��tX��tX��tX��tX��tX��tX��tX��tX��tX��[��[���Z���Z���Z��[���Z���^��Q[��.]���\���\���]���]���^���^���^���\�� _��y_��Q[��Q[��T`���_��]���_���]��Q[���\���\���\���\���\���\���\���\���\���\���\���\���\���\���`��}`��d`��D`��.`���`���_���e���e���e���e��te���e���d��(i��l��(i��Qi���i��(i��(i���i��(i���i��vk��(i���k��`g��(i��(i��(j��(i���j���j��`g��(i��(i��(i��(i��(i��(i��(i��(i��(i��(i��(i��(i��(i��(i��n���m��um��Qm��8m��n��9k���m�� m���l���l���l���m���k���m���m���m��~m��em���m���k���q���o���r��s��M{��Hs�� u���s��7u��cs���s��^t��9r���o���u���o���v��Xw���w���w���o��@x��px���x��y��by���y���y���y���z��+{���t��oo��Tr���q���n���n�� o���p���n���n���n���n���n���n��q���{���n���n���o����������������������4��y��������Y{�� ���y������V���������������`���V����{��=���'���W���3������=������A���π������������A���ۀ�������ڃ��������������Ђ��������������a���H������������������݇�������������c�������Q���e�����x���x���h���h���Б��ߍ��������\���������������=���)���#���0���d�����������˘�����������������������������G���������b�������b���ş����������������b���T���8��������������՛����������I���������������������������|���L�����������t���������������i���t���D���X���������������i���X���D���<����������ب������<������� �����ȧ������n��� �������l���v�������v���v���v���v���v���v���v���v���v�������v���v���v���v���v���v���v���v���v���v���v���v���v���v���v�������v���v���v���v���v���v���v���v���v�����intel_pt_calc_expected_tsc intel_pt_synth_event intel_pt_setup_time_ranges intel_pt_process_auxtrace_info intel_bts_synth_events /����{���{���{���{���{���{���{�� ���������\������M���>��� �A � p�A � ��A � ��A � P�A � ��A � ��A � �A � ��A � ������������H���Л��x�������0���(���H�������Ҡ��Ҡ��Ҡ������Ҡ��Ҡ��Ҡ��Ҡ��Ҡ��Ҡ��Ҡ��Ҡ��Ҡ��Ҡ��Ҡ������Ҡ��Ҡ��Ҡ��x���Ҡ��Ҡ��Ҡ��Ҡ��Ҡ��Ҡ��Ҡ��Ҡ��Ҡ��Ҡ��Ҡ��l���Ҡ��Ҡ��Ҡ��Ҡ��F���Ҡ��Ҡ��Ҡ��Ҡ��Ҡ��Ҡ��Ҡ��Ҡ��Ҡ��Ҡ������������J���ӥ�����A������������� s390_cpumsf_make_event s390_cpumsf_run_decoder �<��C=��9=��/=��%=��=��=��=���<���=��M=���=���<��k<��>�� >���>���>���>���>���>���>��>>��4>��*>�� >��|>��H>��v;���>�� ! ) \ ! " " ! # $ " $ ( % ) # % * $ & & # , % $ - . ( / 2 W 4 0 * 4 5 2 - 6 0 6 5 , / . 0 9 : < > ? : @ A ? > B D C E F 9 A @ C < F G H G H D E J K B L M K N L O Q R S J U X T X Y Z N V M O S T V [ Q R P U I = Y ; Z 8 7 3 1 + [ ^ ^ _ _ ' ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ! # " $ " & ( " ' ' " " " " " ' % * ! + " ) " , " " . ' ' - / % 0 # ' $ " 1 5 " 2 " " 3 " % " " % " " 4 " 2 " " 0 6 < " " 8 " " > = 7 : 9 % " " " " " @ " " C B " " " " " ? E D G A J " " K L H I " " F " " N " O " " " " M " " " Y " " Q " P R U V X " S T " W " " Z ; [ " " " ; " \ " " " ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ] ^ ] ] ] ] ] ] ] ] _ ] _ _ ] ] _ ] ] _ _ _ _ _ _ ] ^ _ _ ] _ _ _ _ _ _ _ _ _ _ _ _ _ _ ] _ _ _ _ _ _ _ _ _ ] _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ ] ] � � � � � � � � � � � � � � � ) � ! $ " * # � � / < = @ E B � : , ? � D G H J U � R � M Q T � � \ ] � ^ � _ ` b c f h g i j q r � w x z { } � � � � � � � L � � � � . � � � !"#$%&'()* �B���B��N��PM���B���G��RO��rH�� H���O��/N���K��JK���J��dJ���I���I��#I���H���N���L���L���O���O���O���G�� !!!!!!!!!!!!!!!!!!!!! !! !!! !!!!!!!!!!! !!! !" 567;� ���������� ���� ���� ��� ��� ��� !"#$% !"*+,-./01234 &') <=>?( 89: !"; !" !" 5 !" 6 !" 7 !" @ !" A !" B !" !" !"� �� ����� ' �( % & . � � C R a �9 � � � ��������� ��� p ~ � ���� cond_broadcast cond_signal cond_wait cond_destroy __cond_init mutex_trylock mutex_unlock mutex_lock mutex_destroy __mutex_init ELF � @ @ � c�� a 2 �� ���� a f ) � $ � w � c �� �� ���� � � �� ���� � � �b � yq y { y yr ! { yq y { � � Dual BSD/GPL e E M U �z��P��z��P��z��P��z ��V ��W ��P %%%r%s� 4 %I?: ; I% : ; ( % $ %> I ! I7 $ % > : ; %I: ; 8 I 4 %I: ; & I I' I%: ; 4 %I: ; I' I & .%: ; 'I ! %: ; I 4 %: ; I %: ; % : ; %I: ;8 .@z%: ; 'I? 1X Y W 4 1 4 "1 1 w � 2 � H W � f N�r v � � � � � � � W v � W v � W v � W v � � � � � � 1 � � � � Y � ^ c h H y r ~ � � � � 8 � � � � � � W � #h #h $� " $ " % > � h #�!� � � �"� � � Z& W � � � � � � � � � � � < _ � � � � � , 4 8 @ E Y g p { � � � � � � � � $ . 7 ? G \ f m clang version 20.1.8 (AlmaLinux OS Foundation 20.1.8-3.el9) util/bpf_skel/bperf_follower.bpf.c /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf type unsigned int BPERF_FILTER_GLOBAL BPERF_FILTER_CPU BPERF_FILTER_PID BPERF_FILTER_TGID bperf_filter_type enabled int LICENSE char __ARRAY_SIZE_TYPE__ diff_readings key_size value_size max_entries accum_readings filter bpf_get_smp_processor_id __u32 bpf_get_current_pid_tgid unsigned long long __u64 bpf_map_lookup_elem ____fexit_XXX ctx zero filter_key accum_key diff_val counter running bpf_perf_event_value accum_val do_add fexit_XXX L �� � � � @ ' � 2 � > @ ' � 2 � L @ ' � [ b @ u y a s � � � � � � � � � int __ARRAY_SIZE_TYPE__ type key_size value_size max_entries diff_readings accum_readings filter unsigned long long ctx fexit_XXX fexit/XXX /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf/util/bpf_skel/bperf_follower.bpf.c int BPF_PROG(fexit_XXX) __u32 filter_key, zero = 0; if (!enabled) switch (type) { filter_key = bpf_get_smp_processor_id(); break; filter_key = bpf_get_current_pid_tgid() >> 32; filter_key = bpf_get_current_pid_tgid() & 0xffffffff; accum_key = bpf_map_lookup_elem(&filter, &filter_key); if (!accum_key) diff_val = bpf_map_lookup_elem(&diff_readings, &zero); if (!diff_val) accum_val = bpf_map_lookup_elem(&accum_readings, accum_key); if (!accum_val) accum_val->counter += diff_val->counter; accum_val->enabled += diff_val->enabled; accum_val->running += diff_val->running; bperf_filter_type BPERF_FILTER_GLOBAL BPERF_FILTER_CPU BPERF_FILTER_PID BPERF_FILTER_TGID enabled char LICENSE .bss .maps license �� � � � � � � � ) � � F � ( � F � @ � U � X � U � x � f � � � � � � � U � � � � � � � � +� � � � � � � � � � ; � � L � 0 � � 8 � � X � � ` � � " h � � � � � � " � � � � 7 "$ � � 7 $ � � � ���� | � . � � a o � � � ��ꓲp��ts�͢d Br��PҠ�N���u" ��ps>c�~��$n- ih�7� i;��<�6�? �$iL!���)�� 1נ ##<Z ).<O!z <+ L 1 O :<KE ?.K#K"# =" "/ W< /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf util/bpf_skel /usr/include/asm-generic /usr/include/bpf /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools util/bpf_skel/bperf_follower.bpf.c bperf_u.h int-ll64.h bpf_helper_defs.h include/uapi/linux/bpf.h � � � � � � @ c T = @ � 8 # $ ( , 0 4 8 < @ D H L P T X \ ` d h l p t x | � � � � � � � � � ( 0 8 @ H p | � � � � , @ P ` p � � � � � � � � 0 @ P ` p � � � � � � " & * . 2 > S h } � � .debug_abbrev .text .rel.BTF.ext .debug_loclists .rel.debug_str_offsets .bss .maps accum_readings diff_readings .debug_str .debug_line_str filter .rel.debug_addr .rel.debug_info .llvm_addrsig license type .rel.debug_line .rel.debug_frame enabled bperf_follower.bpf.c .strtab .symtab fexit_XXX .relfexit/XXX .rel.BTF LICENSE � E @ * @ � & @ 8 P I � N X " x i � t � U { � @ � P 6 � � 2 @ � p q 0 t w � � P � @ H � 8 < � 4 @ � ` � � @ 8 � � � ( � @ � � � 2 � @ � | 0 * X � L�o � � � � ELF � @ @ � � � c� �� �� � � ! �� �� � � �� �� �� � � 7 U ya y�� {' ya y�� {' ya y��� {' y��� { y�� { y�� { � � Dual BSD/GPL 6 & �X P�V ��W ��P %%%r%s� 4 %I?: ; I ! I7 $ %> $ % > : ; %I: ; 8 I ! I7 4 %I: ; & I I' I%: ; I' I & 4 %I: ; % : ; %I: ;8 .%: ; 'I ! %: ; I 4 %: ; I .@z%: ; 'I? 1X Y W 4 1 4 "1 � p 2 7� > B Q � z z z � � B � � B � � � z � � � � B � � B � � B � � z � � D � I N S [ g 8 l q � � � � � � � � � � � � S � � �� � � �� � � 0 � !S S � ! � " "� � p Z# � 0 � ` �� � ' � < ] � � � � � � � � ' 5 N [ a u � � � � � � � � � � � � � clang version 20.1.8 (AlmaLinux OS Foundation 20.1.8-3.el9) util/bpf_skel/bperf_leader.bpf.c /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf LICENSE char __ARRAY_SIZE_TYPE__ events type int key_size value_size map_flags prev_readings max_entries diff_readings bpf_get_smp_processor_id unsigned int __u32 bpf_map_lookup_elem bpf_perf_event_read_value long unsigned long long __u64 counter enabled running bpf_perf_event_value ____on_switch ctx val zero key prev_val diff_val err on_switch , �� t t @ ' � 2 � < @ ' � C � O @ ' � C � ] k @ ~ � int __ARRAY_SIZE_TYPE__ type key_size value_size map_flags events max_entries prev_readings diff_readings unsigned long long ctx on_switch raw_tp/sched_switch /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf/util/bpf_skel/bperf_leader.bpf.c __u32 key = bpf_get_smp_processor_id(); __u32 zero = 0; prev_val = bpf_map_lookup_elem(&prev_readings, &zero); if (!prev_val) diff_val = bpf_map_lookup_elem(&diff_readings, &zero); if (!diff_val) err = bpf_perf_event_read_value(&events, key, &val, sizeof(val)); if (err) diff_val->counter = val.counter - prev_val->counter; diff_val->enabled = val.enabled - prev_val->enabled; diff_val->running = val.running - prev_val->running; *prev_val = val; int BPF_PROG(on_switch) char LICENSE .maps license �� | � � � � " � � K � 0 � \ � P � � � h � � � � � � � � � � +� � � � � � � / � � � 9 .� � � 9 � � � 9 "� � � 9 � � � o .� � � o � � o "� � o � � � .� � � � � � "� ( � � � 0 � � � ` � � t ���� | p � � � a z � � �L��!�(o�Ro�; ��ps>c�~��$n ih�7� i;��<�6�% �$iL!���)�� 1נ `.! ?K[ (.K+#<K.# " .! " .! " !jf /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf /usr/include/asm-generic /usr/include/bpf /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools util/bpf_skel/bperf_leader.bpf.c int-ll64.h bpf_helper_defs.h include/uapi/linux/bpf.h � � p V d @ 2 2 0 h � # $ ( , 0 4 8 < @ D H L P T X \ ` d h l p t x | � � � � � � ( T ` l � , @ P ` p � � � � � � � � 0 @ P ` p � � � " & * . : O d y � .debug_abbrev .text .rel.BTF.ext .debug_loclists events .rel.debug_str_offsets .maps prev_readings diff_readings .debug_str .debug_line_str .rel.debug_addr .rel.debug_info on_switch .relraw_tp/sched_switch .llvm_addrsig license .rel.debug_line .rel.debug_frame bperf_leader.bpf.c .strtab .symtab .rel.BTF LICENSE � : @ � @ p � @ X 0 � � P � ` " : Z Q � � � � @ � P = / � 9 @ � @ r 0 � � � 0 � @ P - � ) @ h @ � � @ � � � p ( � @ ( � � � @ H � } 0 � > � L�o � � ! � � ELF � �" @ @ � � � c�� �� ���� � �b � � � 7 � � � � �� �� � � 7 V % � c�� �� ���� � y y {� y {� y�� y�� y�� �� ���� � y�� y � y {p {� y�� y {` � � Dual BSD/GPL � % . 6 K U � �V H�P @P @� p ���� ���� � ��P ��w x ���v z ����w x ��Y�v z ����w x ���v z ����W��v z ���� �v z �����V� ��P %%%r%U#st� $ %> 4 %I?: ; & I 5 I I%: ; I ! I7 $ % > : ; %I: ; 8 I 4 %I: ; I' I' I & 4 %I: ; % : ; %I: ;8 .%: ; 'I ! %: ; I 4 %: ; I .@z%: ; 'I? 1X Y W 4 1 4 "1 .%: ; ' ! 1 0 *)B � G L T c \�o s � � � � � � � s � � � � � � � s � s � s ) � � � � Z �_ d L q 8v { � � � � � �� � � � � � L � � �� � � �� � !� !* %L #L $� &� � � Z+ !� !* � � !� ! M� M* " O� # PL Q� $ 5% 5� 8L & 7� ' 7� ( =� � Z, M� M* i p M�y � � � X ��� �,� � � � � �� � < b � � � � � � � # 3 ? N g { � � � � � � � � � � � � 0 6 = B H [ n y clang version 20.1.8 (AlmaLinux OS Foundation 20.1.8-3.el9) util/bpf_skel/bpf_prog_profiler.bpf.c /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf num_cpu unsigned int __u32 LICENSE char __ARRAY_SIZE_TYPE__ events type int key_size value_size fentry_readings max_entries accum_readings bpf_get_smp_processor_id bpf_map_lookup_elem bpf_perf_event_read_value long unsigned long long __u64 counter enabled running bpf_perf_event_value ____fentry_XXX ctx zero key ptr err ____fexit_XXX reading cpu fexit_update_maps after before diff accum DW_ATE_unsigned_32 DW_ATE_unsigned_64 fentry_XXX fexit_XXX L P � �� � � x @ ' � 2 @ ' � 9 � E @ ' � 9 � U d @ w { w � : @ M U Z b h p int __ARRAY_SIZE_TYPE__ type key_size value_size events max_entries fentry_readings accum_readings unsigned long long ctx fentry_XXX fentry/XXX /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf/util/bpf_skel/bpf_prog_profiler.bpf.c __u32 key = bpf_get_smp_processor_id(); __u32 zero = 0; ptr = bpf_map_lookup_elem(&fentry_readings, &zero); if (!ptr) err = bpf_perf_event_read_value(&events, key, ptr, sizeof(*ptr)); int BPF_PROG(fentry_XXX) fexit_XXX fexit/XXX __u32 cpu = bpf_get_smp_processor_id(); err = bpf_perf_event_read_value(&events, cpu, &reading, sizeof(reading)); if (err) before = bpf_map_lookup_elem(&fentry_readings, &zero); if (before && before->counter) { diff.running = after->running - before->running; diff.enabled = after->enabled - before->enabled; diff.counter = after->counter - before->counter; accum = bpf_map_lookup_elem(&accum_readings, &zero); if (accum) { accum->enabled += diff.enabled; accum->counter += diff.counter; accum->running += diff.running; int BPF_PROG(fexit_XXX) __u32 unsigned int num_cpu char LICENSE .maps .rodata license �� $ $ ( � � � � � � A � 0 � R � H � � � P � � +� X � � � � � � � � � @ � + +P � + P @ � v T P � A � h � � � � � � � � � � � � � � � � � � + � � + � � � � � � � @ � � � s � � � � ! � � � @ !� ( � � @ � � H � � ! X � � p � " 4 ���� | � � ) � � a z � � y�[��7�>�$; ��ps>c�~��$n ih�7� i;��<�6�* �$iL!���)�� 1נ "].% @=+# tX � +$<K� 8 > > +% /- A � .=! 4!y.&=!4B /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf /usr/include/asm-generic /usr/include/bpf /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools util/bpf_skel/bpf_prog_profiler.bpf.c int-ll64.h bpf_helper_defs.h include/uapi/linux/bpf.h � � / � n J : � ~ 8 j 0 X h � # ' + $ ( , 0 4 8 < @ D H L P T X \ ` d h l p t x | � � � � � � � � � � � � � � � ( 0 8 @ H � � � � � , < P ` p � � � � � � � � ( 8 H X h x � � � � � � � � ( 8 , 0 " & * . : O d y � � .debug_abbrev num_cpu .text .rel.BTF.ext .debug_rnglists .debug_loclists events .rel.debug_str_offsets .maps fentry_readings accum_readings .debug_str .debug_line_str .rel.debug_addr .rel.debug_info .llvm_addrsig license .rel.debug_line .rel.debug_frame bpf_prog_profiler.bpf.c .strtab .symtab .rodata fentry_XXX fexit_XXX .relfentry/XXX .relfexit/XXX .rel.BTF LICENSE ~! r @ H @ � D @ ( W � � S @ H 0 ' P � T h h X : � � � x � " 4 � @ x ` * V U o � Q @ � � � 0 + � � � P � @ � � e P a @ 8 P ! P H @ � � � @ � @ � @ � � - � @ � � � 0 C � L�o � x! H � ELF � 0Q @ @ " � � a c��� � � �a g � g �� ���� a c � Q �a N �q � { { � U �a H �� �� � U � � � # aa V ���� c � 0 �� ���q � � � q � y�� aa g � g �q � � q � y�� �� ����� � q � y��� �c �� ����� � q � � a��� g � {�� �q g � g �� ���� a c � �q U � c�� � ����{�� ^ y��� � �q � � �c � �x �� ����q � � q y�� � �q �� a��� � � q y�� � �c � �� ��� � q y�� {�� �� ���� � U �� � % �a y��� ]b y�� { y�� { y�� { a��� d � a� a" , � c*�� �� ���� � y y�� ! { y y�� ! { y y�� ! { � �� ������ ��� � � � a > c��� �� ���� � � U � {� {� {� �� ������ �� �r � � �r � � ! ab ,� � c*�� �� �� � � 7 U a �� yq y�� {*� yq y�� {*� yq y�� {*� a��� �� � �� ���� �� V �� � � ����� � � ����� � ����Dual BSD/GPL � L � � � � � � � $ . H R � � � � � � � z� � � 0��0��0��� �z� �z� #�z� #� � 0�� �Y � �� � Q� � V�� � �X P�P��P P�V��Q��V ��z� � � z� ��z��� z� �� ��� � ��P �� ���Y�� Y ��V �� ���W��W��Q��W��W ��P� � P ��Q��z � �z � � W� � W��W � � Q � � P ��P %%%r%U#st� 4 %I?: ; & I 5 I I%: ; $ %> I ! I7 $ % > : ; %I: ; 8 I 4 %I: ; I' I' I & 4 %I: ; % : ; %I: ;8 I : ; ( % I% : ; % : ; ! I .%: ; 'I ! %: ; I .@z%: ; 'I? 1X Y W H } .@z%: ; '6 I !4 %: ; I "4 "%: ; I # 1X Y W $4 "1 %4 1 & U# ' 1U#X Y W ( "1 ) * 1 +4 %: ; I , � : :� ? D L : ;�f <�k p p >� p ?� � ��� � � � � � � � � p � � p � � � 3 � � 8 p � O $� o ! � " � # t p � � p � � ,� ( o ) � * � + � �� � D � 8� � � � � � N ( � � � , 4 A �F K ( � , e D j � , � , � , � � � � � , p !� �� � , "� � � � ( � D � L @# $%& L ( ' L +&) * L 2, -./01 A T8d 3L e 4� f >� g @� h A� i B� j( I( k0 � =` 5� a <F 6� G � ;6� :4 2 � 3 � 9� 8 7p ?� � � HB C C G@ > D ? F8 Ep 9 - Sp[ JE \ Re ]h Q � V QW Ke X j KR L� S Pp T � ON M� O , N � V / Pp 0 U� 1 e � � X 5 Pp 6 W� 7 � � Y �p Z � 4 Zk �p Z � � � / � Zm �p !�� n �j !� �� !�� o �D " p �j "q �D "r �p "s �D "t �p "u �e "e �D "v �e "w �( #� � �$� %W� $� & %�� � ' �( ( $ % $ - $ 5 $ = $ E )� %�V )� %�� _ )H %�j &$t #~ � k *Y� )� %�� � )� %�� � ) %�� � [ �p Z � Zl �p Z � � � / \ xp ] x ^ xp +_ { +` zp +a |p ,+b , D c Pp ] P ^ Pp +d R< +` Tp +e Se +a Wp +_ U +P Vp ,+f ae ,+g a� ,+f bp ,+b e, h A, e Ae P Ap +i D� ,+f G� ,+g G� ,+j J� ,+f L� D � I ) 6 P��� ���� ���� � � < ] � � � � � � � � / 6 ; D O [ d r � � � � � � � � A V l t � � � � � � � � - > S h | � � � � � � � � � � � � � � � � � # 2 : A H K N R ^ d x � � � � � � � � � � 0 2 7 ; ? Y b k z � � � � � � � � � � � clang version 20.1.8 (AlmaLinux OS Foundation 20.1.8-3.el9) util/bpf_skel/bperf_cgroup.bpf.c /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf num_events unsigned int __u32 num_cpus use_cgroup_v2 int enabled perf_subsys_id LICENSE char __ARRAY_SIZE_TYPE__ events type key_size value_size max_entries cgrp_idx prev_readings cgrp_readings bpf_get_smp_processor_id bpf_map_lookup_elem bpf_map_update_elem long unsigned long long __u64 bpf_perf_event_read_value counter running bpf_perf_event_value bpf_get_current_ancestor_cgroup_id bpf_get_current_task bpf_probe_read_kernel BPF_ANY BPF_NOEXIST BPF_EXIST BPF_F_LOCK perf_event_cgrp_id cgroup_subsys_id BPF_ENUMVAL_EXISTS BPF_ENUMVAL_VALUE bpf_enum_value_kind BPF_FIELD_BYTE_OFFSET BPF_FIELD_BYTE_SIZE BPF_FIELD_EXISTS BPF_FIELD_SIGNED BPF_FIELD_LSHIFT_U64 BPF_FIELD_RSHIFT_U64 bpf_field_info_kind flags mm mmap_lock owner long long __s64 s64 atomic64_t atomic_long_t rw_semaphore mm_struct pid pid_t tgid comm sighand siglock rlock rawlock raw_spinlock spinlock_t sighand_struct cgroups subsys cgroup kn id u64 kernfs_node level cgroup_subsys_state dfl_cgrp css_set task_struct ancestors cgroup___new ancestor_ids cgroup___old ____on_cgrp_switch ctx ____trigger_read get_cgroup_v2_idx cgrps size elem i cnt cgrp_id get_cgroup_v1_idx p cgrp __r __t get_cgroup_v1_ancestor_id cgrp_new cgrp_old on_cgrp_switch trigger_read bperf_cgroup_count delta key val idx c cpu cgrp_cnt prev_val cgrp_val err � P � p � � H �� @ ' � 2 � > @ ' � 2 � E @ ' � N @ ' � \ j @ } � } X � o 8 { � @ � ! � � ! � � # � � $ @ � % � � E � � " F & p * ) @ ( - ) + ' - 8 , ; @ / � ; � . @ ) % 1 0 4 1 8 u ; � 3 @ 0 5 6 � � 4 � 4 : � 9 � � " � > � < � = � � 7 8 ; � ? � � int __ARRAY_SIZE_TYPE__ type key_size value_size max_entries events cgrp_idx prev_readings cgrp_readings unsigned long long ctx on_cgrp_switch perf_event /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf/util/bpf_skel/bperf_cgroup.bpf.c return bperf_cgroup_count(); int BPF_PROG(on_cgrp_switch) trigger_read raw_tp/sched_switch int BPF_PROG(trigger_read) bperf_cgroup_count .text __u32 cpu = bpf_get_smp_processor_id(); if (use_cgroup_v2) cgrps[cnt++] = *elem; for (cnt = 0; i < MAX_LEVELS; i++) { __u64 cgrp_id = bpf_get_current_ancestor_cgroup_id(i); if (cgrp_id == 0) elem = bpf_map_lookup_elem(&cgrp_idx, &cgrp_id); if (!elem) struct task_struct *p = (void *)bpf_get_current_task(); if (perf_subsys_id == -1) { cgroup_subsys_id perf_event_cgrp_id 0 perf_subsys_id = bpf_core_enum_value(enum cgroup_subsys_id, task_struct flags mm pid tgid comm sighand cgroups unsigned int pid_t char 0:6 cgrp = BPF_CORE_READ(p, cgroups, subsys[perf_subsys_id], cgroup); css_set subsys dfl_cgrp cgroup_subsys_state cgroup 0:0 kn level 0:1 level = BPF_CORE_READ(cgrp, level); for ( ; idx < MAX_EVENTS; idx++) { if (i > level) cgroup___new ancestors if (bpf_core_field_exists(cgrp_new->ancestors)) { return BPF_CORE_READ(cgrp_new, ancestors[level], kn, id); kernfs_node id u64 __u64 return BPF_CORE_READ(cgrp_old, ancestor_ids[level]); cgroup___old ancestor_ids cgrp_id = get_cgroup_v1_ancestor_id(cgrp, i); for (c = 0; c < MAX_LEVELS; c++) { *prev_val = val; cgrp = cgrp_idx[c]; key = cgrp * num_events + idx; cgrp_val = bpf_map_lookup_elem(&cgrp_readings, &key); if (cgrp_val) { cgrp_val->counter += delta.counter; cgrp_val->enabled += delta.enabled; cgrp_val->running += delta.running; } else { bpf_map_update_elem(&cgrp_readings, &key, if (idx == num_events) key = idx; prev_val = bpf_map_lookup_elem(&prev_readings, &key); if (!prev_val) { val.counter = val.enabled = val.running = 0; bpf_map_update_elem(&prev_readings, &key, &val, BPF_ANY); prev_val = bpf_map_lookup_elem(&prev_readings, &key); if (!prev_val) key = idx * num_cpus + cpu; err = bpf_perf_event_read_value(&events, key, &val, sizeof(val)); if (err) if (enabled) { delta.counter = val.counter - prev_val->counter; delta.enabled = val.enabled - prev_val->enabled; delta.running = val.running - prev_val->running; return 0; __u32 num_events num_cpus use_cgroup_v2 enabled perf_subsys_id LICENSE .bss .data .maps .rodata license mm_struct sighand_struct �� 4 4 � 0 � � e � � � h � ; ` e � � � y x � Z � � X � � p P � � $ � � � $ � � � $ � � � $ � � !� � � � � � ( � � � ( � � � a � u � � 0 � � "H 8 � � d P � � d h � 1 l � � � � H � � � p � E � � � E � � � � � � � � � � � � � � � � � � � !� 0 � � H � j � x � � � � � � � � � H � > 0 � � � � � � u � � � � � � � � � � � � � � � � � � � � D P � � X � p � x � � � � � 3 � � m � � � � � � ! � � � � � � � � � ! � � � � � � $ � � !$ � � $ � � ( @ � , h � 8 � � � 8 � � � Q � � � ^ � � � � � � � � � � � � 0 � � X � O � ` � a � h � a � p � a � x � a � � � � � � � � � � � � � � � ,� � � � � � � � � � � � � � � ,� � � � � � � � G ,� � G � ( � G � 0 � G � 8 � � � h � j � p � j � x � { L � X / p � � & 4 ( 4 @ + A � - A � - A � + 4 8 / 4 P 2 A ���� | � � � a z � � � lT@rԙ�S �T��� ��ps>c�~��$n! ih�7� i;��<�6�3 �$iL!���)�� 1נL `��$�A�����o_�'.V %��+�0��n(��- � � �4�~X�<t .�~ !� � � ! ."�~ �J=�~ "� '<� � .� � J�J� ��� �f� �< � .�.� .�<� .t .� � ! � � � �. Ff�.� . /�X� ��. � f� � .=� � <.�~� � #< = =!! /! /! /�~ �J�~J� <$>K�~ � �~<�JZY% =K#,K ,! ,! "�~. �J 2 /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf /usr/include/asm-generic /usr/include/bpf /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools util/bpf_skel util/bpf_skel/bperf_cgroup.bpf.c int-ll64.h bpf_helper_defs.h include/uapi/linux/bpf.h vmlinux.h bpf_core_read.h � � / � � s � \ Q z � X � @ ~ k � 8 ` � 0 X � @ h � 0 � � # ' + $ ( , 0 4 8 < @ D H L P T X \ ` d h l p t x | � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � $ ( , 0 4 8 < @ D H L P T X \ ` d h l p t x | � � � � � � � � � � � � � � � � � � � � � � � � � � ( 0 8 @ H P X ` h p x � � � � � � \ t � � � � � � � � , < L ` p � � � � � � � 0 @ P ` p � � � � � � � � 0 @ P ` p � � � � � � � � 0 @ P ` p � � � � � � � � 0 @ P ` p � � � � � � � � 0 @ P ` p � � � � � � � � 0 @ \ l | � � � � � � � , 0 D H " & * . 2 > S h } � � � � � cgrp_idx .debug_abbrev .rel.text .rel.BTF.ext bperf_cgroup_count .relperf_event num_cpus .debug_rnglists .debug_loclists num_events .rel.debug_str_offsets .bss .maps prev_readings cgrp_readings .debug_str .debug_line_str .rel.debug_addr .rel.debug_info on_cgrp_switch .relraw_tp/sched_switch .llvm_addrsig license .rel.debug_line .rel.debug_frame perf_subsys_id enabled trigger_read bperf_cgroup.bpf.c .strtab .symtab .rodata .data .rel.BTF LICENSE use_cgroup_v2 � ZO � @ � @ �< � ! F � B @ p= ! � @ �= ! � � � � � � 3 � p j � � n � � � @ �= ` ! Z S M � � � � @ �= � ! � 0 � � � Y � � @ pE P ! � � @ �F � ! & ,. � " @ `G � ! O (5 X K @ N ` ! ? �5 ; @ pN � ! � 0 �8 f % L�o � PO ! � �9 � ELF � �/ @ @ a $ � � {j�� a � c � �� � � a cj� �� � � � { � �� ������ � � � � � a � � � a o � { �� �� ���� � � f � � yw �� ���� � v �\ � ��P � �� g �&L � �� g �&H � �� g �&D � �� g �&@ � �� g �&< � �� g �&8 � �� g �&4 � �� g �&0 � �� g �&, � �� g �&( � �� g �&$ � �� g �& � �� g �& � �� g �& � �� g �& � �� g �& � �� g �& � �� g �& � �� g �& � g �� � c� �� � � y { � � & 0 � � � � ��P ��P ��1���2���3���4���5���6���7���8���9���:���;���<���=���>���?���@���A���B���C���D� 0�X ��W ��V ��P %%%r%U#st� 4 %I?: ; $ %> & I 5 I : ; %I: ; 8 I I ! I7 $ % > ! I7 4 %I: ; I' I%: ; 4 %I: ; I' I & I : ; ( % .%: ; 'I ! %: ; I 4 %: ; I .@z%: ; 'I? 1X Y W 4 1 4 "1 � : '� I )�N : I *�I +�t � � � � � � : � � : � � : � ' � � � � � : � % � � � � Y $� � ! � " � # � : � � : � � r� � � � � �� � � � � 8� � � r$ N) . H � T XY ^ H � @ .: ! .� " 0� # 0� $ 8� % 9� ( A� % B� � � � '&P Z1 .: ! .� � @ . �� � � @ � � � 8 � � � ) Q: ! Q� * S� + U� , T� " _� - ^� 0 `� � � / . � Z2 Q: ! Q� ? � Q �O W _ 0 h p x � � � < ] � � � � � � � � & 1 = E ^ q w � � � � � � � � � - 1 5 9 = @ N S W d h q w } � � � � clang version 20.1.8 (AlmaLinux OS Foundation 20.1.8-3.el9) util/bpf_skel/func_latency.bpf.c /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf enabled int has_cpu has_task use_nsec functime type __ARRAY_SIZE_TYPE__ key_size value_size max_entries cpu_filter task_filter latency bpf_get_current_pid_tgid unsigned long long __u64 bpf_get_smp_processor_id unsigned int __u32 bpf_map_lookup_elem bpf_ktime_get_ns bpf_map_update_elem long bpf_map_delete_elem BPF_ANY BPF_NOEXIST BPF_EXIST BPF_F_LOCK ____func_begin ctx key now cpu ok unsigned char __u8 pid ____func_end tid cmp_base start delta long long __s64 hist func_begin func_end l X � � �� ` ` i ' @ ' � 2 � > @ ' � 2 � G @ ' � 2 � R @ ' � 2 � ^ f @ y } y | 4 < D M V [ a ! " int __ARRAY_SIZE_TYPE__ type key_size value_size max_entries functime cpu_filter task_filter latency unsigned long long ctx func_begin kprobe/func /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf/util/bpf_skel/func_latency.bpf.c if (!enabled) key = bpf_get_current_pid_tgid(); if (has_cpu) { __u32 cpu = bpf_get_smp_processor_id(); ok = bpf_map_lookup_elem(&cpu_filter, &cpu); if (has_task) { __u32 pid = key & 0xffffffff; ok = bpf_map_lookup_elem(&task_filter, &pid); now = bpf_ktime_get_ns(); bpf_map_update_elem(&functime, &key, &now, BPF_ANY); int BPF_PROG(func_begin) func_end kretprobe/func __u64 cmp_base = use_nsec ? 1 : 1000; tid = bpf_get_current_pid_tgid(); start = bpf_map_lookup_elem(&functime, &tid); if (start) { __s64 delta = bpf_ktime_get_ns() - *start; bpf_map_delete_elem(&functime, &tid); if (delta < 0) if (delta < (cmp_base << key)) for (key = 0; key < (NUM_BUCKET - 1); key++) { hist = bpf_map_lookup_elem(&latency, &key); if (!hist) *hist += 1; int BPF_PROG(func_end) enabled has_cpu has_task use_nsec .bss .maps .rodata �� $ $ � � � � � � � � � � % � 0 � % � 8 � H � X � X � ` � X � x � � � � � � � � � � � � � � $ � � $ � - 0 @ � c � � : � � T 0 � \ H � \ P � � h X � � h p � � p � � t � � x � � &x � � H � � � $x � � p � � � � � � � � � � � � � � 0 � � � @ � � � P � � � ` � � � p � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � 0 � � � @ � � � P � � � ` � � � p � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � 0 � � � @ � � � P � � � ` � � � h � � � x � � � � � � � � � � � � � � � D ���� | P � ] � � a z � � �:� 2R�;�Ӂ�i��� ��ps>c�~��$n ih�7� i;��<�6�% �$iL!���)�� 1נ 1<#."K ?E<� K?�<� [bJ � �X� <# >K!&.� � .$8 &� � � � .� � .� � .� � .� � .� � .� � .� � .� � .� � .� � .� � .� � .� � .� � .� � .� � .� � .� � .� � � � A= #`< /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf /usr/include/asm-generic /usr/include/bpf /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools util/bpf_skel/func_latency.bpf.c int-ll64.h bpf_helper_defs.h include/uapi/linux/bpf.h O � � P � � � @ � � F ` 8 x � � 0 p � � # ' + $ ( , 0 4 8 < @ D H L P T X \ ` d h l p t x | � � � � � � � � � � � � � � � � � � � � � ( 0 8 @ H P X ` h ( 4 @ X d p , < P ` p � � � � � � � � 0 H X h x � � � � � � � � ( 8 H X h x � � � � � � � � ( 8 H X h x � � � � � � � � ( 8 H X h x � � � � � � , 0 " & * . : O d y � � latency .debug_abbrev has_cpu .text .rel.BTF.ext .debug_rnglists .debug_loclists .rel.debug_str_offsets .bss .maps .debug_str .debug_line_str cpu_filter task_filter .rel.debug_addr .rel.debug_info func_begin has_task .llvm_addrsig .rel.debug_line functime .rel.debug_frame func_end enabled .relkretprobe/func .relkprobe/func use_nsec func_latency.bpf.c .strtab .symtab .rodata .rel.BTF b I. � @ : @ P 6 @ # ` ' � � # @ �# P i h r h n x � B � � b � ` � � @ �# ` 2 G V ` � R @ 0$ 0 t 0 4 � � � p � @ `' � ~ L � z @ 0( � ) 0 � % @ �( � @ @ `- @ � X a � @ �- � 0 � > � L�o � @. j � ( ELF � PX @ @ " � q V � 0 �� ��a � � q � h y�� �a � � q � y�� �a % aq V ���� c � 0 �� ��a � � q � y�� aq g � g �a � � q � y�� �� ����� � q � y��� �� �� � q � y�� �� ����� � q y��� � � � s�� a � # � �� �����q � � � q �r � ya a yb c�� W U �� ������ ���� � � � � a" � y y q" {� V y � � � �� �� ��� � q y�� � � a� T VC T � �� �����? ���� a � c � �� �� � 3 a a � � �� ! a c� �� �� � a �� � ����{ � �� �� � y�� � � { � �� � � � � c� {p y�� c �b � � � � � ) y� ' ab c*� ab c*� a� c*� a� c*� � q" V �a � ����y� { �� {z� �� �� � y q { �� ���� �� � � � { � � ���� Dual BSD/GPL e T b t | � � � � � � � � � � � . ? I Q�V �z��z @PP ��R pQ ��z (� V 0�X `h y ���� ���� ���Y �� z ��X ��W ��z ��Y ��Y ��P ��P ��z ����� ���� � ��P�� X �� P Q8S��S %%%r%U#st� $ %> 4 %I?: ; & I 5 I 4 %I: ; I I' I%: ; I' I & 4 %I: ; 4 %I?: ; I ! I7 $ % > : ; %I: ; 8 ! I7 ! I7 % : ; I : ; ( % I% : ; .@z%: ; 'I? "%: ; I 4 %: ; I 4 "%: ; I 4 %: ; I !.%: ; 'I ! " %: ; I # $ %: ; %.@z%: ;'I? & "%: ;I '4 "%: ;I ( 1X YW ) 1 *4 1 + "1 ,4 "1 - 1 . 1X Y W /H } 0.@z%: ; 'I � ��B W� Q Y�V B Q Z�Q [�Q \� � ^�� � � _� � `� B b�� �� � � � � � � � ! 8& + C NH M � s � � � (� #� $ � % � & � ' � B � � B � � B � � B � � /� *7 + H ,!Y -"^ . < B � M B � B c & # $ %� '� 6� 1H 2 � 3 � 4 � 5 � B � � B � (� =� 8H 9 � : H ; H < ) D� ?H @ � A H B H C *M K� FH G � H H I H J +� r,� �� � � -� �� � � � � P8d. e / f:r g<r h=z i>� j(E� k0 " 9`01 a 8F1@ G H 76 P 6422^ 3 f 5 n 4 3 B ; � � DB?� C � C@>@� ? B8AB 9 � Op[F� \ N� ]h � � � MWG� X GRH S LB T KNI- O � JQ= �B G @R STU \V WXYZ[ �]�^�_�`�a� �bc e d h&f g � j Ni O � k S$ T ( Z� �B r �� �� �� : �� � �� � �- o �r !l jB "m j� n m� # o p # p s� # o u !q �B "r �� "s �� "t �� "$ �B u �� # � v �^ $t �# ! �� y �� z � - x : < # $ w� � !{ �B "m �� "$ �B # | � } �a # : � } �a # � �� } �a f n ~%� Z� B &r � 't � 's � '� B (? X )XG *XO (v � )� ~ + � )V� +� , � ,� ,� -� . � �)X + " @ *�+ ,3 � ,= ,E @ , O 8 *�� , � ,� /� /� 0 8 Z� y� m y� � {� p �o ~- p � � ~ � �o �� � � � � f � � �� � < < X � � � � � � � � + @ S Y o t � � � � � � � � � � � � & 0 < D O [ i z � � � � � � � � � � � � � ( . 6 C N ] e l s v y } � � � � � � � � � � , = N c x � � � � � � + > O b t � � � � � � � � � � � � � � � % ) , : ? G Z m x � � � � � � � � � clang version 20.1.8 (AlmaLinux OS Foundation 20.1.8-3.el9) util/bpf_skel/off_cpu.bpf.c /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf enabled int has_cpu has_task has_cgroup uses_tgid has_prev_state _Bool needs_cgroup uses_cgroup_v1 perf_subsys_id bpf_get_current_task unsigned long long __u64 bpf_probe_read_kernel long unsigned int __u32 bpf_map_lookup_elem bpf_map_update_elem LICENSE char __ARRAY_SIZE_TYPE__ stacks type key_size value_size max_entries tstamp map_flags key value stack_id state timestamp tstamp_data off_cpu cpu_filter task_filter cgroup_filter bpf_ktime_get_ns bpf_get_stackid bpf_task_storage_get flags mm mmap_lock owner counter long long __s64 s64 atomic64_t atomic_long_t rw_semaphore mm_struct pid pid_t tgid comm sighand siglock rlock rawlock raw_spinlock spinlock_t sighand_struct cgroups subsys cgroup kn id u64 kernfs_node level cgroup_subsys_state dfl_cgrp css_set task_struct bpf_get_smp_processor_id BPF_ANY BPF_NOEXIST BPF_EXIST BPF_F_LOCK BPF_FIELD_BYTE_OFFSET BPF_FIELD_BYTE_SIZE BPF_FIELD_EXISTS BPF_FIELD_SIGNED BPF_FIELD_LSHIFT_U64 BPF_FIELD_RSHIFT_U64 bpf_field_info_kind BPF_F_SKIP_FIELD_MASK BPF_F_USER_STACK BPF_F_FAST_STACK_CMP BPF_F_REUSE_STACKID BPF_F_USER_BUILD_ID BPF_LOCAL_STORAGE_GET_F_CREATE BPF_SK_STORAGE_GET_F_CREATE perf_event_cgrp_id cgroup_subsys_id BPF_ENUMVAL_EXISTS BPF_ENUMVAL_VALUE bpf_enum_value_kind __state task_struct___new task_struct___old get_task_state t t_new __r t_old off_cpu_stat ctx prev next ts pelem cgroup_id offcpu_key delta total can_record cpu ok unsigned char __u8 cgrp_id DW_ATE_unsigned_32 DW_ATE_unsigned_64 on_newtask on_switch get_cgroup_id val u8 u32 task clone_flags prev_state __t cgrp ` p � � 0 � 8 X H � H �� � � � @ ' � 2 � > � @ ' � 2 � J Q ] f l @ v | � � @ � @ � � � � � @ ' � 2 � � @ ' � 2 � � " @ ' � 2 � � $ ' � � & � ( � 8 � + @ , � , � . � / @ 0 � W " ( - X 9 � & 6 1 � � 4 � @ 1 f 4 * U 6 W 7 � p � = < @ ; < > : + ? . @ A Q b � ' D C C C + C J K 5 ; I J I W I f - u P } B � O � ! # % � E F G H L M N � Q � � int __ARRAY_SIZE_TYPE__ type key_size value_size max_entries task_filter stacks tstamp_data stack_id state timestamp __u32 unsigned int __u64 unsigned long long map_flags key value tstamp off_cpu cpu_filter cgroup_filter u64 ctx on_newtask tp_btf/task_newtask /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf/util/bpf_skel/off_cpu.bpf.c int on_newtask(u64 *ctx) u8 val = 1; if (!uses_tgid) task = (struct task_struct *)bpf_get_current_task(); task_struct flags mm pid tgid comm sighand cgroups pid_t char 0:3 pid = BPF_CORE_READ(task, tgid); if (!bpf_map_lookup_elem(&task_filter, &pid)) task = (struct task_struct *)ctx[0]; pid = task->tgid; clone_flags = ctx[1]; if (!(clone_flags & CLONE_THREAD)) bpf_map_update_elem(&task_filter, &pid, &val, BPF_NOEXIST); } on_switch tp_btf/sched_switch if (!enabled) next = (struct task_struct *)ctx[2]; prev = (struct task_struct *)ctx[1]; if (has_prev_state) prev_state = (int)ctx[3]; task_struct___new __state long 0:0 if (bpf_core_field_exists(t_new->__state)) { task_struct___old ts = bpf_ktime_get_ns(); if (t->flags & PF_KTHREAD) if (has_cpu) { __u32 cpu = bpf_get_smp_processor_id(); ok = bpf_map_lookup_elem(&cpu_filter, &cpu); if (has_task) { if (uses_tgid) 0:2 ok = bpf_map_lookup_elem(&task_filter, &pid); if (has_cgroup) { __u64 cgrp_id = get_cgroup_id(t); ok = bpf_map_lookup_elem(&cgroup_filter, &cgrp_id); if (!can_record(prev, state)) stack_id = bpf_get_stackid(ctx, &stacks, pelem = bpf_task_storage_get(&tstamp, prev, NULL, if (!pelem) pelem->state = state; pelem->timestamp = ts; pelem->stack_id = stack_id; pelem = bpf_task_storage_get(&tstamp, next, NULL, 0); if (pelem && pelem->timestamp) { .pid = next->pid, struct offcpu_key key = { .tgid = next->tgid, .stack_id = pelem->stack_id, .state = pelem->state, .cgroup_id = needs_cgroup ? get_cgroup_id(next) : 0, __u64 delta = ts - pelem->timestamp; total = bpf_map_lookup_elem(&off_cpu, &key); if (total) *total += delta; bpf_map_update_elem(&off_cpu, &key, &delta, BPF_ANY); pelem->timestamp = 0; t get_cgroup_id .text static inline __u64 get_cgroup_id(struct task_struct *t) if (!uses_cgroup_v1) 0:6 return BPF_CORE_READ(t, cgroups, dfl_cgrp, kn, id); css_set subsys dfl_cgrp cgroup_subsys_state cgroup 0:1 kn level if (perf_subsys_id == -1) { cgroup_subsys_id perf_event_cgrp_id 0 perf_subsys_id = bpf_core_enum_value(enum cgroup_subsys_id, cgrp = BPF_CORE_READ(t, cgroups, subsys[perf_subsys_id], cgroup); kernfs_node id enabled has_cpu has_task has_cgroup uses_tgid _Bool has_prev_state needs_cgroup uses_cgroup_v1 perf_subsys_id LICENSE .bss .data .maps .rodata license mm_struct sighand_struct �� 4 4 P L � ) @ 2 e 8 � � � � � � � 0 � � 8 � � ` 1 � � S � � S � � � � � � � � � � � � � � � � � 4 @ 6 T 8 T 8 c H ( � D 0 � P X � T ` � T p � � C � ] @ � ] @ y \ 0 � ` 8 � ` P � l p � � � � � � � 8 � 8 K � H K � ` o � x � � � � � $ � ! , � . < � E 8 � ] @ z L @ � T H � T P � T X � \ ` � X h ` p � X x d � � X � ; h � � X � U l � U l � � t � � X � � t � � t � � � � � � 8 � � ` � � = � � 4 h e k � � � � � H � � � 4 � 4 � w � $ � � $ 0 4 , � @ * - � * - @ h 3 � x 3 � � 5 � � * � � * - � * X * h * - e ( * � ` 9 ' � > � � @ u � * � ( 9 � � ; � � > � � A � ���� | ( � 8 � � � a z � � � ���a�X���$l3ݿF ��ps>c�~��$n ih�7� i;��<�6�. `��$�A�����o_�'.8 �$iL!���)�� 1נQ %��+�0��n(��- � 2"< #�~ �JKJ ## "! �} �JM �< $ #Y �} � � �� O. �~.�<'K ?�~<� N�~J���~<� L .�~ �.< # ih$ " 1 v " " # $ 3 J 0y ' �~ �.= !<�~ �J�~J� 3 � #<� � J�<� �X� L<� �.�~ �J�~<� �~�� �~f� �~.�� /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf /usr/include/asm-generic /usr/include/bpf util/bpf_skel /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools util/bpf_skel/off_cpu.bpf.c int-ll64.h bpf_helper_defs.h vmlinux.h include/uapi/linux/bpf.h bpf_core_read.h � � � 8 � ( � � * � � Z � � ! � � � x � @ � ` � � � � � � 0 P p � � @ ` � � � � ` # ' + $ ( , 0 4 8 < @ D H L P T X \ ` d h l p t x | � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � $ ( , 0 4 8 < @ D H L P T X \ ` d h l p t x | � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � $ ( , 0 4 8 < ( 0 8 @ H P X ` h p x � � � � � � � � � � � � � � � � � ( 4 @ L X p | � � � � � � , < L ` p � � � � � � � � 0 @ P h x � � � � � � � � ( 8 H X h x � � � � � � � � ( 8 H X h x � � � � � � � � ( 8 H X h x � � � � � � � 0 @ P ` | � � � � � � � , < L \ l | � � � , 0 D H " & * . 2 > S h } � � � : .debug_abbrev has_cpu off_cpu .rel.text .rel.BTF.ext .debug_rnglists .debug_loclists .rel.debug_str_offsets .bss .maps stacks .debug_str .debug_line_str cpu_filter cgroup_filter task_filter .rel.debug_addr needs_cgroup has_cgroup tstamp .rel.debug_info on_newtask .reltp_btf/task_newtask has_task on_switch .reltp_btf/sched_switch .llvm_addrsig has_prev_state license .rel.debug_line .rel.debug_frame uses_tgid perf_subsys_id get_cgroup_id enabled off_cpu.bpf.c .strtab .symtab .rodata .data .rel.BTF LICENSE uses_cgroup_v1 � @V # @ 8 @ �@ ! x ( @ A 0 ! 8 � � 4 @ @A ! m @ � @ � T r X � i F % i � S � � � � @ PB ` ! 6 � Z � @ V @ �B � ! 0 9 � � � � @ �K ! � � � @ �M ! - �2 � ) @ �N ` ! � h9 X � @ �T ` ! u �9 � q @ PU � ! � 0 r< a L L�o � 0V ! � �= ELF � Xl @ @ � ����{ � � cj�� a * � cj� w c � y�� y! y {� y! y y! y y {� �� �� � y {� �� �� � U �� ���� � � � � �! � a c�� �� ���� � y�� { � � � � � � � � � �6 �) y�� � yS � � � ar & �! ����� l y3 _C � � f f f. O � y�� � a j yQ a0 � f f - � yQ y � f Q � yQ yh � f 8 � yQ aH � ; ( � � y�� � & yQ yX | ' y yQ y v $ s yQ y p y�� � a f* f5 Q f yQ y w ! W c yQ yP ` � y�� � g w Z yQ y( W yQ y@ T yQ y8 Q yQ y N y�� � a , & V� yQ a E yQ y` B f + < yQ y w W 9 yQ a4 6 % 1 yQ y w % W . & ) yR � � ' y! w + W # yQ � ! i yQ � ! i yQ y W yQ y w W yQ y � w W w ! W ` O! yQ y w ( W yQ y � at f f / �c �� 5� y�� � y" ]!V � �c � -� f 1 �c �� '� y�� � y" _ U; � �c � � + �c �� � y�� � y" �!= � �c �� � % � �c �� �� � y�� � y" !7 � �c � � y�� � y" =! � �c � �� y�� � y" �! � �c � � y�� � y" -! � �c � � � � � � �c � � �c � � �c � � �c � � �c � � �c � � �c � � � � Dual BSD/GPL � 8 > � � $ , < K s { � Q @H 0��z#�H�0��z#�z# ���z�z#�z# ���z�z#�z# � � ��� ���Y��R��Y�����Y � ��� ���V��S��V�� ���V��� �z ��P ��P��P ��Q ��P��z ��Q��Q ��x ��� x "���x � ��S ��q ���� ���� C%O� ��q &%���� ���� 3� %%%r%st� $ %> 4 %I: ; & I I I' I%: ; 4 %I: ; I' I & 4 %I?: ; I ! I7 $ % > 4 %I?: ; % : ; %I: ; 8 I% : ; ( % 5 I .%: ; 'I ! %: ; I 4 %: ; I % : ; � : ; % : ; %I: ;8 I: ;8 : ; ! %I: ; k "% : ; # I: ; 8 $ %I: ; k %.@z%: ; 'I? & "%: ; I '4 %: ; I (4 "%: ; I ) %: ; * U# + 1X Y W , 1 -4 "1 . /H } 0.%: ; 'I<? } � ��< rA F K S _ 8d i y y z � *� � � � � � � � ?� � � � � � � @ >;* < V = ^ >K ? R R R = !"#$%&'() * + , - ./0123456789:;< @� �@ � � � ?� K A $�A � 1 !� "?� # 6 EBBK C CV DDV E Fb ,�G ' � ( � )� *?� + � � � H� .�� � I< }R PJ KLMNO Q JK R J � K� S M� S � � �V � �V �S1 � |� � 6 {��@T� � V� �W� �_� �`2 � n� �(o{ �0 �p� � r� � s� �8t� �@u� �H �v� � w� �Px� �Xy� �`z� �h K U ^� XK � � � YV � Z& � ]& � . \[ m aK K !bK !cK !dK !eK !fK !gK !!hK %!iK &!jK (!kK +!lK . V q� ~�}� � t� � � � 3�K 4 "� 8aK 9 #$ : :$bK ; $cK <$dK =$eK >$fK ?$gK @!$hK A%$iK B&$jK C($kK D+$lK E. %� Z� �� & � �y '�,� �� (� �� (� �� (R � (� �� (� �� ( � �K ( � �� )� " * '�� �K ( �6 (� � (� �� +� � �,� � , x �"�� - � .H - - /r 0� 0y y @��� X < ^ � � � � & . 3 7 ; A D Q [ f p z � � � � � � � � � � � ) 7 E X k w � � � � � � � - B V i } � � � � � � - 9 D M T Y b o w � � � � � � � 1 A F K P T [ b g o v � � � � � � � � � � � � � � / 2 < @ D H M P Z ^ h o ~ � � � � � � � � � 3 F Y l n r v � � � � � � clang version 20.1.8 (AlmaLinux OS Foundation 20.1.8-3.el9) util/bpf_skel/sample_filter.bpf.c /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf bpf_get_current_pid_tgid unsigned long long __u64 bpf_map_lookup_elem LICENSE char __ARRAY_SIZE_TYPE__ filters type int key value op unsigned int PBF_OP_EQ PBF_OP_NEQ PBF_OP_GT PBF_OP_GE PBF_OP_LT PBF_OP_LE PBF_OP_AND PBF_OP_GROUP_BEGIN PBF_OP_GROUP_END PBF_OP_DONE perf_bpf_filter_op part __u32 term PBF_TERM_NONE PBF_TERM_SAMPLE_START PBF_TERM_IP PBF_TERM_TID PBF_TERM_TIME PBF_TERM_ADDR __PBF_UNUSED_TERM4 __PBF_UNUSED_TERM5 PBF_TERM_ID PBF_TERM_CPU PBF_TERM_PERIOD __PBF_UNUSED_TERM9 __PBF_UNUSED_TERM10 __PBF_UNUSED_TERM11 __PBF_UNUSED_TERM12 __PBF_UNUSED_TERM13 PBF_TERM_WEIGHT PBF_TERM_DATA_SRC __PBF_UNUSED_TERM16 PBF_TERM_TRANSACTION __PBF_UNUSED_TERM18 PBF_TERM_PHYS_ADDR __PBF_UNUSED_TERM20 PBF_TERM_CGROUP PBF_TERM_DATA_PAGE_SIZE PBF_TERM_CODE_PAGE_SIZE PBF_TERM_WEIGHT_STRUCT PBF_TERM_SAMPLE_END PBF_TERM_UID PBF_TERM_GID perf_bpf_filter_term perf_bpf_filter_entry max_entries event_hash idx_hash evt_id tgid reserved idx_hash_key dropped lost_count use_idx_hash bpf_get_current_uid_gid BPF_FIELD_BYTE_OFFSET BPF_FIELD_BYTE_SIZE BPF_FIELD_EXISTS BPF_FIELD_SIGNED BPF_FIELD_LSHIFT_U64 BPF_FIELD_RSHIFT_U64 bpf_field_info_kind perf_get_sample kctx data addr u64 period weight full var1_dw var2_w unsigned short __u16 var3_w perf_sample_weight txn data_src val mem_op mem_lvl mem_snoop mem_lock mem_dtlb mem_lvl_num mem_remote mem_snoopx mem_blk mem_hops mem_rsvd perf_mem_data_src ip tid_entry pid u32 tid time id cpu_entry cpu phys_addr cgroup data_page_size code_page_size perf_sample_data event parent perf_event bpf_perf_event_data_kern entry sample_flags perf_sample_data___new perf_mem_data_src___new snoop snoopx bpf_cast_to_kern_ctx DW_ATE_unsigned_32 DW_ATE_unsigned_64 perf_sample_filter k eid ctx in_group group_result key_id idx losts sample_data i drop \ 8 � ( �� d d 9 @ 2 = B @ F � L � 2 X e l @ q ` z � � = B @ F � L � � � � � � @ F � � � � � � � � ' 8 D Y g } � � � � � � � � ( < P d t � � � � � � � * A U b @ o = B @ F � L � o w = B @ F � L � � � � � � � " � # @ ' $ � # % @ * A q � � % � % @ � ( � � % � � , � % @ � . � � % � % � 0 @ � % � � % � � % � % @ � ) * * 0 + ! 0 B - � F M U _ h q ! } % � & � ( � + � . � / � / � � / � B 2 � F M U _ h q ! } % � & � ( � + � . 4 3 6 7 # ) 5 1 8 int __ARRAY_SIZE_TYPE__ __u64 unsigned long long event_hash type key value max_entries idx_hash_key evt_id tgid reserved __u32 unsigned int idx_hash perf_bpf_filter_entry op part term perf_bpf_filter_op PBF_OP_EQ PBF_OP_NEQ PBF_OP_GT PBF_OP_GE PBF_OP_LT PBF_OP_LE PBF_OP_AND PBF_OP_GROUP_BEGIN PBF_OP_GROUP_END PBF_OP_DONE perf_bpf_filter_term PBF_TERM_NONE PBF_TERM_SAMPLE_START PBF_TERM_IP PBF_TERM_TID PBF_TERM_TIME PBF_TERM_ADDR __PBF_UNUSED_TERM4 __PBF_UNUSED_TERM5 PBF_TERM_ID PBF_TERM_CPU PBF_TERM_PERIOD __PBF_UNUSED_TERM9 __PBF_UNUSED_TERM10 __PBF_UNUSED_TERM11 __PBF_UNUSED_TERM12 __PBF_UNUSED_TERM13 PBF_TERM_WEIGHT PBF_TERM_DATA_SRC __PBF_UNUSED_TERM16 PBF_TERM_TRANSACTION __PBF_UNUSED_TERM18 PBF_TERM_PHYS_ADDR __PBF_UNUSED_TERM20 PBF_TERM_CGROUP PBF_TERM_DATA_PAGE_SIZE PBF_TERM_CODE_PAGE_SIZE PBF_TERM_WEIGHT_STRUCT PBF_TERM_SAMPLE_END PBF_TERM_UID PBF_TERM_GID filters lost_count dropped ctx perf_sample_filter perf_event /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf/util/bpf_skel/sample_filter.bpf.c kctx = bpf_cast_to_kern_ctx(ctx); k = 0; if (use_idx_hash) { .tgid = bpf_get_current_pid_tgid() >> 32, struct idx_hash_key key = { bpf_cast_to_kern_ctx bpf_perf_event_data_kern data event 0:1 __u64 eid = kctx->event->id; parent id u64 if (kctx->event->parent) 0:0 eid = kctx->event->parent->id; key_id = bpf_map_lookup_elem(&event_hash, &eid); if (key_id == NULL) key.evt_id = *key_id; idx = bpf_map_lookup_elem(&idx_hash, &key); if (idx) losts = bpf_map_lookup_elem(&dropped, &k); if (losts != NULL) __sync_fetch_and_add(losts, 1); } k = *idx; entry = bpf_map_lookup_elem(&filters, &k); if (entry == NULL) if (group_result == 0) for (i = 0; i < MAX_FILTERS; i++) { struct perf_sample_data___new *data = (void *)kctx->data; perf_sample_data___new sample_flags if (!bpf_core_field_exists(data->sample_flags)) if (entry->term >= PBF_TERM_SAMPLE_START && entry->term <= PBF_TERM_SAMPLE_END && (data->sample_flags & (1 << (entry->term - PBF_TERM_SAMPLE_START))) == 0) switch (entry->term) { if (entry->part) return kctx->data->tid_entry.pid; perf_sample_data addr period weight txn data_src ip tid_entry time cpu_entry phys_addr cgroup data_page_size code_page_size perf_sample_weight full var1_dw var2_w var3_w __u16 unsigned short perf_mem_data_src val mem_op mem_lvl mem_snoop mem_lock mem_dtlb mem_lvl_num mem_remote mem_snoopx mem_blk mem_hops mem_rsvd pid tid u32 cpu 0:6:0 return kctx->data->weight.var1_dw; return kctx->data->txn; 0:3 return kctx->data->code_page_size; 0:13 return kctx->data->cpu_entry.cpu; 0:9:0 return bpf_get_current_uid_gid() >> 32; return kctx->data->cgroup; 0:11 return kctx->data->addr; return kctx->data->weight.full; 0:2 if (entry->part == 1) return kctx->data->data_src.mem_lvl_num; 0:4 return kctx->data->phys_addr; 0:10 return bpf_get_current_uid_gid() & 0xFFFFFFFF; return kctx->data->ip; 0:5 return kctx->data->id; 0:8 return kctx->data->time; 0:7 return kctx->data->period; return kctx->data->data_page_size; 0:12 return kctx->data->data_src.mem_dtlb; return kctx->data->tid_entry.tid; 0:6:1 return kctx->data->data_src.mem_remote; union perf_mem_data_src___new *data = (void *)&kctx->data->data_src; perf_mem_data_src___new 0:1:9 if (bpf_core_field_exists(data->mem_hops)) return data->mem_hops; return kctx->data->weight.var2_w; return kctx->data->weight.var3_w; return kctx->data->data_src.mem_op; return kctx->data->data_src.mem_lock; __u32 snoop = kctx->data->data_src.mem_snoop; return (snoopx << 5) | snoop; return kctx->data->data_src.mem_blk; return kctx->data->data_src.val; switch (entry[i].op) { CHECK_RESULT(sample_data, !=, entry[i].value) CHECK_RESULT(sample_data, &, entry[i].value) CHECK_RESULT(sample_data, <, entry[i].value) CHECK_RESULT(sample_data, ==, entry[i].value) CHECK_RESULT(sample_data, >=, entry[i].value) CHECK_RESULT(sample_data, <=, entry[i].value) CHECK_RESULT(sample_data, >, entry[i].value) break; use_idx_hash char LICENSE .ksyms .maps .rodata license �� � � � � � / \ � R d � Z l @ � o t H � � p P � o 't X � � p h � � | p � � | x � � | � � $ � � � $ � � � $ � � � C � � � C � � � C � � � C � � � e � � � � � � � � � � � � � � � � � � � 8 � � � ` � + � p � ? � x � a � � � c � � � c � � � p � � � � � � � X � � � � � � 8 � � 64 H � N < X � � ` � +� p � � /� � � � � � � � � � � � � � � Q� � � ! � � � 9 � � � 9 � � L � � L !� � � � ! � @ � � � H � � � X � ! � x � 8 � � 8 � � ! � � � 1 � � � 1 � � � � � � ! � � � [ � � ! � � � 0 ( � � 0 8 � ! � P � � � X � � � h � ! � � � � � � � � � � H � � � H � � T � � T � � T � 0 ( � 0 ( � U � 0 � U $� H � � � P � � � ` � � � h � � � x � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � @ � � � @ � � H ( � & � 0 � & � H � & � P � O � X � O !� ` � � h � � H � � z t � � z t � � z t � � � H � � � 9� � � � � � 9 � � � 9 � � T � T � T ( � y @ � y H � y P � � L X � � L h � � L p � � | x � � | � � � | � � � \ � � � '\ � � � \ � � h � � h � � @ � � � @ � � 9 � � h � � h � � � � ( � � � ` � � � � � � � � � � � � < � � < � � � H � $ x � $ � � � � � � 5 � � � 5 � � � f ( � f 8 � � 0 h � � 0 x � � � � � � � � P � � � < � f � � 0 @ � � ` � $ � � � � � 5 � � � 5 � � ? h ! � p $ � � ! � � $ ? � ! � � $ ? � $ � 8 ! ? H & ? � & ? ! ? ' � @ ! ? H ' x ! ? � ' , � ! ? � ' U ! ? ( ' � P ! ? X ' ? � ! ? � ' � � ! ? � ' , ! ? ' P H ! ? P ' � ` ! ? h ' � x ! ? � ' � � ! ? � ' � � ! ? � ' � � ! ? � ' ! ( ! ? 0 ' , P ! ? X ' t � ! ? � ' , � ! ? � 1 � ' , ! ? ' � ( ! ? 0 ' � P ! ? X ' , p ! ? x ' , � ! ? � ' , � ! ? � ' , ! ? ' , ���� | � � � � a z � � � 50ԅ�ó :��� ��ps>c�~��$n" ih�7� i;��<�6�4 R����� �b��!&�D %��+�0��n(��-T `��$�A�����o_�'.^ ��M�G �+��?�� ��~.� " L '! 1 % ! �~ �.=# �~ �.=�~ �.�}J � �} � #G �~ �.�~< �.�~ �fb �~ 6� J� � .+ // . . Q-$l<!! j X m.#J ]. J j � J�~ � �.!< _.< q. < .<[ <u %.�~ � $ �~ � . 0 . 2 2<= 0J <S ! < <u 9<�~ � /<[ < " < . <x ' ?. . A% �~ � �~<�.3�~J�.)�~.�..�}X�.l.�~.�..�}J�.r.�~.�.0�~J�. .�}J�.4�}J�.w.�}J�.�}.�.�} �. �} �< �} �< �} �< �~ �< �} �< �} �<�~ �. /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf /usr/include/asm-generic /usr/include/bpf util/bpf_skel /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools util/bpf_skel/sample_filter.bpf.c int-ll64.h bpf_helper_defs.h sample-filter.h bpf_core_read.h vmlinux.h include/uapi/linux/perf_event.h 0 � � � � � � ( ` } @ e � 8 � # ' $ ( , 0 4 8 < @ D H L P T X \ ` d h l p t x | � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � $ ( , 0 4 8 < @ D H L P T X \ ` d h l p t x | � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � $ ( , 0 4 8 < @ D H L P T X ( 0 8 @ H P X , 8 D \ t , @ P ` p � � � � � � � � 0 @ P ` p � � � � � � � � 0 @ P ` p � � � � � � � � 0 @ P ` p � � � � � � � � 0 @ P ` p � � � � � � � � 0 @ P ` p � � � � � � � � 0 @ P ` p � � � � � � � � 0 @ P ` p � � � � � � � � 0 @ P ` p � � � � � � � � 0 @ P ` p � � � � � � � � 0 L \ l | � � � � � � � � , < L \ l | � � � � � � � � , < L \ l | � � � � � � � � , < L \ l | � � � � � � � � , " & * . 2 > S h } � � � � bpf_cast_to_kern_ctx .debug_abbrev .text .rel.BTF.ext .relperf_event .debug_rnglists .debug_loclists .rel.debug_str_offsets filters .maps .debug_str .debug_line_str perf_sample_filter .rel.debug_addr .rel.debug_info use_idx_hash event_hash .llvm_addrsig license .rel.debug_line .rel.debug_frame dropped sample_filter.bpf.c .strtab .symtab .rodata .rel.BTF LICENSE D �j m $ @ ; @ � 7 @ �P ` T � � � � V � � M V � � � � @ Q ` F $ j > \ f @ �Q P � 0 � � � J! ` � @ �Z � ` �! � \ @ �[ p . d: < * @ �[ �H ( @ �i �H � @ j � � 0 aM ~ � L�o � �j L �N � �D��[D��D��pD��R@��-@��@���?���?���?��n?��I?��I>���@�� ?��\=���<��\=���<���<��AB�� C���D���B���=���=��w@��HA�� A���@���@���C���C���C���>���>���>���>���>��n>���B���B���<���<���<��=���=���<���<��,=���<��fB���=��]C��D=���C��uC���<���<��=���=���<���<���<���<���=��D=��?��EC���<���<��)B���=���=���<���<���<���<��,=���<��~B���B���B���=��sA��C�� Z Z O ! O ! B B & & & & & & ' ' ' ' ' ' g I ' g Q ' ' ' ' ' ' I Q h � � h � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � ~ { y x w u s r q p o n m l k j f e d a ` _ \ [ Y X U T S R P N M L K J H F D C A > = : 8 7 6 5 4 3 2 1 0 / . - , + $ " ! " & & & & & & # + 4 ' & & & & & & , 7 . C 9 � 8 D � / 0 E 5 : ; < ' 1 = > ? @ N H F Q O I J w K L T A M x U R j k B & & & & & & W W W W W W � p W � z W W W W W W q { � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � ~ } | y v u t s r o n m l i h g f e d c b a ` _ ^ ] \ [ Z Y X $ V S P G 6 3 2 - * ) ( % $ ' : 7;* % 0 )(' & " # + G ) 5 B @ ; K * a g � � � � Q � � � � ^ � � � � � = � c � � � � � � / � � � � � � � � Z h � � � � � � � � � � � � � � � � � n � � � � � � � � � � � � � } � � � � � � � � � � � � � � � � � � � � � � � � � d � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � r q t t q v g t g _ < 4 ;1 !"#$%&'()*+ T R S R ) P & R % R R R R R R R R R R R R R R R R R R R R R $ R ( # ' R R R R R R R R R R R R R R R 4 / 0 1 2 R R R R * R H R R R R R R R R R R R R R R Q R R R R R 3 R R R = ! : R R R R 6 R R R R R R R R R R R 7 R R R R R R R R R R R R . R < R R R R R R + R R ; 9 R > R R R 8 R R R G R R R R R R R R R I L M N O R R R R R R R R R R R R R R R R R R R , R R R R R R " R R R A R C R @ R R R R R R R R - R ? R R E R K J R R B D R R R R R R R R R F R R R R R R R R 5 R R R R R 0I�� I��I���M���M��LS�� S���M��|S���S���R�� � � ���� �� ���������� ELF � Ƞ @ @ # � V � � y � � y � � b � � y � � b � � y( � ! � @ a � � � a a � c � �� �� � a � c � �� �� � a ya c� �� �� � � a ya {� �� �� � � a > a � P 1 � � a� V ���� c � 0 �� ���q � � � q � y�� a� g � g �q � � q � y�� �� ��� � q � y�� �� ��� � q � y�� �� ��� � q y�� { � �� �� � � ya W ! U � c� �� �� � � � yq � � c � �� �� � � yq � � { yc {7 ya c a" * a D g � �a � c f y ����� � t � {�� {� {� �� ���� �� � � � �� �� � � U� � � [ a" VW a" � T � VJ � � � D � �� ��� � q y�� W ����; � �c �� ��� � q a�� c � � � 0 � �c �� ��� � q V " �� �� � U " a V � {� {� � �� ���q � �c � s �� �� �s � � U ���� � c! a � ����c � � � � c� c� � {� {� a � �� � � � ya � yr ! � � c � �� � � � � � yq yb ]� � � ya e ����� � � a f � a a` ya {� a K a�� � c � c � a @ V aa c� : a � P 3 � � a! V ���� c � 0 �� ������ � � � q � y��� a g � g �� � � q � y��� �� ����� � q � y��� �� ����� � q � y��� �� ����� � q y��� { � �� �� � U * a � � + � c� {z� {z� {z�� ah c�� a V ya �� � ����L c�� �� ���� ���� � � f ���� ����V ����� �� � � �q � � � y =q {p y �q {p � { �� � � � � � c! �� � � � � � �b � � c�� p { �� �� ������ � � � V� � � � { � � ���� Dual BSD/GPL � " � � � � � � � � � � . @ X c m � � � � $ . F W e t � � � � � Q�V��V ��z ��P ��P ��P ��P ��P �� q ���� ���� � � � z ��W�� W� � W � � S � � Q� � Q � �0���V ��V��V��V ��z ��V �� p ���� ���� � ��P 0 Q�W 0�z �� z �P�z #���z �� z �z #���z ��z �� z �z #� ��z 08�0� 0�� V� � V 0�� W� � W 0��P 0� � P� � P� � P 0� � P� � P 5 Q�V 5 (R��R 5(hPx�P��P 5X`R 5��R 5��Q 6 W(�W 6XpP %%%r%U#st� $ %> 4 %I?: ; 4 %I: ; & I I I' I%: ; 4 %I: ; I' I & % : ; %I: ; 8 : ; I ! I7 $ % > 4 %I?: ; ! I7 5 I 4 %I?: ;< % : ; I : ; ( % I% : ; % : ; %I: ;8 .%: ; 'I ! %: ; I !4 %: ; I ".%: ;'I ! # %: ;I $4 %: ;I %.@z%: ;'I? & "%: ;I ' 1X YW ( 1 ) *4 1 +4 "1 , 1X Y W - 1U#X YW . "1 /4 "%: ;I 04 %: ;I 1 %: ; 2 U# 3H } 4.@z%: ;'I 5 1X YW ��B �� N rS X ] e r �w | � � � ] � � � � � � � � � � � �� � � � 28d� e 2 f� g � h � i � j('� k0 7 `F a FU G ] 6e 42s 3 { � B � � � &B!� C � %@>"� ? $8#B 9 � 1p[(� \ 0 ]h � /W) X )R*6 S .B T ; -N+J O ] ,3Z 8_ d � � � 4N r5� N� � � � � � ] 6� X� � � � � 7� 6�� � 8� � 9 :( ;9 <J B � - B � > B � O B � @ =g $� 9� >� !?� "<J # � B � B � F@J AJ � C� � B� EB DG� ,� '9! ( :( );2 *<� + & B � 7 B � HN 4� /9� 0 :w 1;� 2<J 3 | B � � B � I� ;� 69� 7 :( 8;w 9<J : J� B� =9� > :9 ?;( @<J A K I� D9� E :( F;� G<� H L@ P� K9� L :( M;� N<� O Mt W� R9� S :( T;� U<� V N� ^� Y9� Z :9 [;� \<� ] O� e� `9� a :9 b;� c<� d P x� B Q y�R z�S {�T |�U }�V ~�W �X ��Y ��ZB ��[] ��\B ��]B ��^B ��_B �� `B �� aB �� b� � c �d� �� � � e� . fN G g T " � � � � �h�i�j�k�l� � q-m nop � @r stu � y v wx � { z � ~&| } � � ����� � �4� � � �JU K �� � g� h � kU l � �. � �<; � A. � �B � �� !� �� !� �� ! �� !� �� ! �� !� �� !� �] !� ɼ !� �] !� Ҽ J � � �� � �] !� �� !� � !� � !� �� !� �J !� �� "� A� # A� $ C� $� D� $� H� $� X� � �� A �] �� ! �] !� �� $� $� s $� � $� � !� �� !� �s � �B � �� ! �B !� �B !� �� !� �� � � � % Z� iB & � i� $� k� 'L !� m(VT )"@ *�] +e )#@ *�o +w )$@ *�� +� )%@ *�� +� )&� +� ,� &� �+� )'� *�� )'� *� � )(P *�� - p . *� + ) ))X *�3 )*� +> )+� / � ~� 'I ,� � . Q . Y + a )- 0�� �� '� .( �.� *� � +� +� )/� +� %0� Z� �B &� �� 0�4 �� 0�0� �� /> �� /� �� /� �� /� �] /� �� 1� �:1� ;20� � �� /� �B '� 1� � +� )2� *� � )2� *�8� )3P *� � 3] 4 45 Z� � &A ] & � / � � / � � / � � / � "� B #� � $� ] $� � $� ] $� "B $c #� e � %6� Z� B #� � '� 7� *�� *�� + � )8� *V� )8� +!� "� 0B #� 0� %90 Z� 0B #� 0� 5R 9 0 � %�J & �J '�J (�� )� * � C� � �J �� � � sF t � o�F p D + �� � � 0��� � � � �0� 5�6� $ < ` � � � � � � ) 6 < U [ ^ h n v � � � � � � � � � � � � � � � � , 4 ; B E H L X ^ r { � � � � � � � � � # ) 3 8 < E K O [ f p z � � � � � � � � � � � � # - 5 < F Q [ e s � � � � � � � ' ; O ^ m ~ � � � � � � � � � - @ R f | � � � � � � ! ' 5 H [ b q z � � � � � � � � � � � � � � � � � " $ 9 > T ^ h q s � � � � � � � � $ 4 H W c i r x | � � � � � clang version 20.1.8 (AlmaLinux OS Foundation 20.1.8-3.el9) util/bpf_skel/lock_contention.bpf.c /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf perf_subsys_id int bpf_ktime_get_ns unsigned long long __u64 bpf_get_stackid long bpf_probe_read_kernel unsigned int __u32 bpf_get_current_task_btf flags mm mmap_lock owner counter long long __s64 s64 atomic64_t atomic_long_t rw_semaphore mm_struct pid pid_t tgid comm char __ARRAY_SIZE_TYPE__ sighand siglock rlock rawlock raw_spinlock spinlock_t sighand_struct cgroups subsys cgroup kn id u64 kernfs_node level cgroup_subsys_state dfl_cgrp css_set task_struct bpf_map_lookup_elem bpf_get_current_pid_tgid bpf_map_update_elem bpf_map_delete_elem LICENSE stacks type key_size value_size max_entries tstamp key value timestamp lock u32 stack_id __s32 s32 tstamp_data tstamp_cpu lock_stat task_data lock_syms cpu_filter task_filter type_filter addr_filter cgroup_filter has_cpu has_task has_type has_addr has_cgroup needs_callstack stack_skip lock_owner use_cgroup_v2 aggr_mode enabled end_ts task_fail stack_fail time_fail data_fail task_map_full data_map_full runqueues rq bpf_get_smp_processor_id bpf_probe_read_kernel_str bpf_get_current_cgroup_id bpf_per_cpu_ptr BPF_F_SKIP_FIELD_MASK BPF_F_USER_STACK BPF_F_FAST_STACK_CMP BPF_F_REUSE_STACKID BPF_F_USER_BUILD_ID LOCK_AGGR_ADDR LOCK_AGGR_TASK LOCK_AGGR_CALLER LOCK_AGGR_CGROUP lock_aggr_mode BPF_ANY BPF_NOEXIST BPF_EXIST BPF_F_LOCK BPF_TYPE_EXISTS BPF_TYPE_SIZE BPF_TYPE_MATCHES bpf_type_info_kind perf_event_cgrp_id cgroup_subsys_id BPF_ENUMVAL_EXISTS BPF_ENUMVAL_VALUE bpf_enum_value_kind BPF_FIELD_BYTE_OFFSET BPF_FIELD_BYTE_SIZE BPF_FIELD_EXISTS BPF_FIELD_SIGNED BPF_FIELD_LSHIFT_U64 BPF_FIELD_RSHIFT_U64 bpf_field_info_kind LOCK_CLASS_NONE LOCK_CLASS_RQLOCK lock_class_sym mutex unsigned long rw_semaphore___old rw_semaphore___new __lock raw_spinlock_t rq___new rq___old can_record ctx cpu ok unsigned char __u8 addr cgrp get_current_cgroup_id task __r __t get_tstamp_elem pelem idx zero get_lock_owner rwsem update_task_data err p contention_task_data data ____collect_lock_syms lock_addr lock_flag lock_off i ____end_timestamp DW_ATE_unsigned_32 DW_ATE_unsigned_64 contention_begin contention_end check_lock_type collect_lock_syms end_timestamp first total_time min_time max_time count contention_data lock_addr_or_cgroup contention_key need_delete _Bool duration found out curr mm_new mm_struct___new mm_old mmap_sem mm_struct___old � ( H � h � X 0 � p P p H � � ( P 8 � � 8 �� � � � @ @ ' � 2 � > @ ' � 2 � E P \ f @ k � q � z ~ � @ � � � � � � @ � � 2 � � # % " @ ' $ � 2 � � & @ ' " � 2 � � ( @ ' � 2 � � * @ ' � 2 � � , @ ' � 2 � � . @ ' � 2 � � 0 @ ' � 2 � 2 @ ' � 2 � 4 $ 6 ( 7 5 F � 8 k � ; @ � < � � < � � > � � ? @ � @ � � � � = Z A p # E * D @ C 3 G D F B G R G U @ H � � 4 : J @ K N L Y M a N e O k @ � : Q : : J $ 6 X S f k , U � � X � : J s � X W f [ n \ y ] � $ ^ � _ � � b � ] 1 f b $ ^ 5 d } � i � h � h � � h � h � � � = � r � h h h h h ' h 5 < F T W } a g l o p q z { | f f l ~ s ! ' ) + - / 1 3 5 y j k m n t u v w x y � s � int __ARRAY_SIZE_TYPE__ type key_size value_size max_entries stacks tstamp_cpu tstamp_data timestamp lock flags stack_id u64 __u64 unsigned long long u32 __u32 unsigned int s32 __s32 key value tstamp lock_stat task_data lock_syms cpu_filter task_filter type_filter addr_filter cgroup_filter ctx contention_begin tp_btf/contention_begin /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf/util/bpf_skel/lock_contention.bpf.c int contention_begin(u64 *ctx) if (!enabled || !can_record(ctx)) if (has_cpu) { __u32 cpu = bpf_get_smp_processor_id(); ok = bpf_map_lookup_elem(&cpu_filter, &cpu); if (has_task) { __u32 pid = bpf_get_current_pid_tgid(); ok = bpf_map_lookup_elem(&task_filter, &pid); if (has_type) { __u32 flags = (__u32)ctx[1]; ok = bpf_map_lookup_elem(&type_filter, &flags); if (has_addr) { __u64 addr = ctx[0]; ok = bpf_map_lookup_elem(&addr_filter, &addr); if (has_cgroup) { if (use_cgroup_v2) return bpf_get_current_cgroup_id(); task = bpf_get_current_task_btf(); if (perf_subsys_id == -1) { cgroup_subsys_id perf_event_cgrp_id 0 perf_subsys_id = bpf_core_enum_value(enum cgroup_subsys_id, task_struct mm pid tgid comm sighand cgroups pid_t char 0:6 cgrp = BPF_CORE_READ(task, cgroups, subsys[perf_subsys_id], cgroup); css_set subsys dfl_cgrp cgroup_subsys_state cgroup 0:0 kn level return BPF_CORE_READ(cgrp, kn, id); kernfs_node id __u64 cgrp = get_current_cgroup_id(); ok = bpf_map_lookup_elem(&cgroup_filter, &cgrp); pelem = get_tstamp_elem(ctx[1]); if ((flags & (LCB_F_SPIN | LCB_F_MUTEX)) == LCB_F_SPIN) { __u32 idx = 0; pelem = bpf_map_lookup_elem(&tstamp_cpu, &idx); if (pelem && pelem->lock) pid = bpf_get_current_pid_tgid(); pelem = bpf_map_lookup_elem(&tstamp, &pid); if (pelem && pelem->lock) pelem->timestamp = bpf_ktime_get_ns(); pelem->lock = (__u64)ctx[0]; pelem->flags = (__u32)ctx[1]; if (needs_callstack) { BPF_F_FAST_STACK_CMP | stack_skip); pelem->stack_id = bpf_get_stackid(ctx, &stacks, if (pelem->stack_id < 0) __sync_fetch_and_add(&stack_fail, 1); struct tstamp_data zero = {}; if (bpf_map_update_elem(&tstamp, &pid, &zero, BPF_NOEXIST) < 0) { pelem = bpf_map_lookup_elem(&tstamp, &pid); if (pelem == NULL) { } else if (aggr_mode == LOCK_AGGR_TASK) { if (lock_owner) { if (flags & LCB_F_MUTEX) { mutex owner atomic_long_t atomic64_t counter s64 __s64 long long 0:0:0 } else if (flags == LCB_F_READ || flags == LCB_F_WRITE) { rw_semaphore___old if (bpf_core_type_matches(struct rw_semaphore___old)) { rw_semaphore___new } else if (bpf_core_type_matches(struct rw_semaphore___new)) { if (!owner) if (task) 0:2 pelem->flags = BPF_CORE_READ(task, pid); if (task) { task = bpf_get_current_task_btf(); err = bpf_core_read(&pid, sizeof(pid), &task->pid); if (err) p = bpf_map_lookup_elem(&task_data, &pid); if (p == NULL && !task_map_full) { struct contention_task_data data = {}; 0:4 BPF_CORE_READ_STR_INTO(&data.comm, task, comm); if (bpf_map_update_elem(&task_data, &pid, &data, BPF_NOEXIST) == -E2BIG) task_map_full = 1; if (update_task_data(task) < 0 && lock_owner) } contention_end tp_btf/contention_end int contention_end(u64 *ctx) __u32 pid = 0, idx = 0; struct contention_key key = {}; if (!enabled) pelem = bpf_map_lookup_elem(&tstamp_cpu, &idx); if (pelem && pelem->lock) { if (pelem->lock != ctx[0]) pid = bpf_get_current_pid_tgid(); if (!pelem || pelem->lock != ctx[0]) duration = bpf_ktime_get_ns() - pelem->timestamp; if ((__s64)duration < 0) { __sync_fetch_and_add(&time_fail, 1); goto out; switch (aggr_mode) { if (lock_owner) key.pid = pelem->flags; key.lock_addr_or_cgroup = pelem->lock; if (needs_callstack) key.stack_id = pelem->stack_id; if (!need_delete) key.pid = pid; pid = bpf_get_current_pid_tgid(); break; key.lock_addr_or_cgroup = get_current_cgroup_id(); data = bpf_map_lookup_elem(&lock_stat, &key); if (!data) { if (data_map_full) { struct contention_data first = { .flags = pelem->flags, if (aggr_mode == LOCK_AGGR_ADDR) first.flags |= check_lock_type(pelem->lock, pelem->flags); err = bpf_map_update_elem(&lock_stat, &key, &first, BPF_NOEXIST); if (err < 0) { if (err == -EEXIST) { data = bpf_map_lookup_elem(&lock_stat, &key); if (data != NULL) __sync_fetch_and_add(&data->total_time, duration); __sync_fetch_and_add(&data->count, 1); if (data->max_time < duration) data->max_time = duration; if (data->min_time > duration) data->min_time = duration; pelem->lock = 0; if (need_delete) bpf_map_delete_elem(&tstamp, &pid); data_map_full = 1; check_lock_type .text static inline __u32 check_lock_type(__u64 lock, __u32 flags) switch (flags) { curr = bpf_get_current_task_btf(); 0:1 if (curr->mm == NULL) mm_struct___new mmap_lock rw_semaphore if (bpf_core_field_exists(mm_new->mmap_lock)) { mm_new = (void *)curr->mm; if (&mm_new->mmap_lock == (void *)lock) mm_struct___old mmap_sem if (bpf_core_field_exists(mm_old->mmap_sem)) { mm_old = (void *)curr->mm; if (&mm_old->mmap_sem == (void *)lock) 0:5 sighand = curr->sighand; if (sighand && &sighand->siglock == (void *)lock) sighand_struct siglock spinlock_t rlock raw_spinlock rawlock collect_lock_syms raw_tp/bpf_test_finish rq___new __lock raw_spinlock_t int BPF_PROG(collect_lock_syms) if (bpf_core_field_exists(struct rq___new, __lock)) rq___old struct rq *rq = bpf_per_cpu_ptr(&runqueues, i); if (rq == NULL) lock_flag = LOCK_CLASS_RQLOCK; lock_addr = (__u64)(void *)rq + lock_off; bpf_map_update_elem(&lock_syms, &lock_addr, &lock_flag, BPF_ANY); for (int i = 0; i < MAX_CPUS; i++) { end_timestamp end_ts = bpf_ktime_get_ns(); int BPF_PROG(end_timestamp) perf_subsys_id enabled needs_callstack stack_skip stack_fail aggr_mode lock_owner time_fail data_map_full data_fail LICENSE has_cpu has_task has_type has_addr has_cgroup use_cgroup_v2 end_ts task_fail task_map_full rq runqueues .bss .data .ksyms .maps .rodata license mm_struct �� L L $ p $ 9 8 g T < V � ` � e 9 ^ Q � � Q � � Q � � ( Q � H Q ( � P Q ( � h Q R � � Q � � � Q � � � Q � � � Q � � � Q � � Q � Q � ( Q H Q N h Q _ ( p Q _ ( � Q v 0 � Q � D � Q � d � Q � h � Q � h � Q � p Q x Q x 0 Q [ � X Q � � Q � � 0 Q [ � x Q [ � � Q � L � Q � T � Q � � � Q � � � Q + � Q G � Q X ( Q � 0 Q � 0 Q � 0 0 Q � D 8 Q � D P Q � H p Q � P x Q � P � Q � P � Q � � Q � � Q 9 � � Q 9 � � Q W � � Q W � � Q v � � Q � � � Q � � Q � � Q � � 0 Q � � 8 Q � � H Q � p Q 0 ` � Q P h � Q P >h � Q � | Q � � ( Q � 0 Q � � H Q � � P Q p Q � � Q { !� � Q � � Q $ Q W P Q d H Q u X Q u ` Q u h Q � 4 p Q � ( � Q � 4 � Q � � � Q � � Q � � Q A � Q e � P Q � � � Q � � � Q � A� � Q � � Q % &8 � Q % #8 Q V P g U Q } \ Q � d Q � d ( Q � l 8 Q � � P Q � � h Q � � � Q � � Q � � Q � � Q 1 � � Q 1 � � Q N � � Q N � � Q � � Q r � Q r � Q r � Q r � ( Q � � 8 Q � )� @ Q � � H Q � � X Q � � p Q x x Q � � Q � � Q 2 � Q D � Q D � Q _ $8 � Q _ 8 � Q � < Q � @ Q � Q � ( Q � 0 Q � 8 Q � H Q � ( h Q � @ p Q � � Q � Q � d � Q � h � Q � h � Q � p � Q x � Q x Q [ � ( Q � � � Q � � Q [ � X Q [ � ` Q L x Q M h � Q | l � Q � p � Q x � Q � "� Q � � Q � "� Q � � 0 Q � � 8 Q *� @ Q � P Q � � Q ? � � Q � � � Q � � � Q � � � Q � � � Q � � Q ) � Q Q Q Q Q q Q � ( Q � 0 Q � @ Q � H Q � ` Q � $ x Q V , � Q � < Q B l Q � Q � � ( Q � � 0 Q � � @ Q � � P Q + � h Q H � � Q � � � Q � � � Q � � � Q � � � Q � � Q # � � Q V � � Q � ` Q � t 8 Q : � X Q l � ` Q ~ � h Q � !� p Q � � � Q � � � Q !� � Q � � Q � ` � Q C � � Q C � � Q a � 9 9 Y 8 : � x A N � C N F N @ H N � I u � P Y � P N � R Y � R u : q � : q 0 : � g � 9 Y : � H A N � C N � F N H N < ( : � 8 W N H W N P : � x Y N � Y N � : � � : � Z N � a N a N c N ���� | � � � 0 � � � a z � � � ����+��?���k�� ��ps>c�~��$n$ ih�7� i;��<�6�6 `��$�A�����o_�'.@ ��,�����Z`�� :B�L �$iL!���)�� 1נe %��+�0��n(��- � #<�~ K ?�~<� L >�~<� L >�~<� L >�~<� HJ K ""<�~ �.�~ �J�~J� �~�� �~f� �~.�.�~.� f+ �~ �.�<#+W �}. � > L 3 = L . ! ! " L < -J"�} � �}J� �}<�J>J�} �. K�} �J !<# �~J�~<!�.�~.� �} �<�} �t� �| �X. ( 1�| �X/�~ �.=�~ �<�~ � �~.�J�~J�.AX!&�X#<�| �. � / 03<�| �. K �| � 1 =K�| � %). !�| � $< ` <OK $ !Kv " ! �| � Pn �|.�.�} K ""<�~ �.�~ �J�~J� �~�� �~f� �~.�.�~.� f� �| �.=!�|J�J�| "� O" <*! .�|. �J K !�|.�.= = # ! ! !�{ � !�{ �.>k. � & ? ! �} � �} � �} �.�}.� �} � �} �. 3!"�} �<�} � � %�{ �X L $! Z!xJ v . : /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf /usr/include/asm-generic /usr/include/bpf util/bpf_skel /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools util/bpf_skel/lock_contention.bpf.c int-ll64.h bpf_helper_defs.h vmlinux.h lock_data.h include/uapi/linux/bpf.h bpf_core_read.h � � m z � � � � � � � ' � $ k � @ 2 @ � G � � � G � � ~ $ \ � � 5 ` � � � � � � � 9 � 0 v � ( h � � � ( H � � � � � P � � ! " H # � � $ 0 % P & � ' � ( � ' � ( � & 8 h � X * x % � & � H � � ` x + � , � - % H � + � + ` � , 8 / � 0 � 2 # ' + $ ( , 0 4 8 < @ D H L P T X \ ` d h l p t x | � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � $ ( , 0 4 8 < @ D H L P T X \ ` d h l p t x | � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � $ ( , 0 4 8 < @ D H L P T X \ ` d h l p t x | � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � $ 3 " ( 0 + 8 ' @ 0 H P X ` h p x � � � � � ! � & � � % � � 2 � $ � # � * � - � ( � , / ( 0 8 @ H P X ` h p x � � � � � � � � � � � � � � � # � * , - 2 $ $ 0 ( H ` / x " � � � + � ' � 0 � � � � � ! % , & 8 D P \ h t � 3 , < L \ d x � � � � � � � � ( 8 H X h x � � � � � � � � ( 8 H X h x � � � � � � � � ( 8 H X h x � � � � � � � � ( 8 H X h x � � � � � � � � ( 8 H X h x � � � � � � � � ( 8 H ` p � � � � � � � � 0 @ P ` p � � � � � � � � 0 @ P ` p � � � � � � � � 0 @ P ` p � � � � � � � � 0 @ P ` p � � � � � � � � 0 @ P ` p � � � � � � � � ( 8 H X h x � � � � � � � 0 @ P ` p � � � � � � � � , < L \ l � � � � � � � � , < L \ l � � � , 0 D H \ ` t x " & * . 2 > S h } � � � � 9 # � ).1 "!#%& *+-3'0 $/ .debug_abbrev has_cpu tstamp_cpu .text .rel.BTF.ext lock_stat .debug_rnglists .debug_loclists .rel.debug_str_offsets end_ts .bss .maps collect_lock_syms stacks runqueues .debug_str .debug_line_str cpu_filter addr_filter cgroup_filter task_filter type_filter lock_owner has_addr .rel.debug_addr has_cgroup tstamp end_timestamp stack_skip .rel.debug_info .reltp_btf/contention_begin task_map_full data_map_full task_fail stack_fail time_fail data_fail has_task needs_callstack .relraw_tp/bpf_test_finish .llvm_addrsig license has_type check_lock_type .rel.debug_line .rel.debug_frame aggr_mode .reltp_btf/contention_end perf_subsys_id enabled lock_contention.bpf.c .strtab .symtab .rodata task_data .data .rel.BTF LICENSE use_cgroup_v2 � � � " @ f @ b @ �v � " U X � Q @ �x @ " � � @ z 0 " � } ( � ( � @ ` � O � � t � V R @ 8z ` " ? "' H c j' ( _ @ �z � " � 0 �* � J4 � @ � � " � 46 3$ � @ ؊ " , hZ � ( @ ، P " : j � 6 @ (� � " * �j � & @ Ȝ " � 0 �p u � L�o � ȝ " � r � ELF � P� @ @ . � � cz`� � c d� aa g � {h� aa T �� �� t���� � �c � s cz�� � c � a ; a �� � � 1 a �� ���� � � �! �� t��� � q" q3 ^2 � � � { �� �� `����� ���� �b � � �b � U �� `����� t��� � � � � � � c� � c � aa g � {� � c � a a �� ��� � U ; a �� ��� � � 1 �� ��� � yh � � �i � � & �� ��� � U � {�� {� {� {� {� �� ����� ��� �r � � �r � y - U {` {� {� y � { y { � � a � c� � c � {z� &E � c�� � c � a = a �� � � 3 g v a �� ���� � � �! �c � q" q3 ^2 � � � { �� �� ���� ���� �r � � �r � U �� �� �c � � � � � � c� � c � aa {� � c � a a �� ��� � U ; a �� ��� � � 1 �� ��� � yh � � �i � � & �� ��� � U � {�� {� {� {� {� �� ����� ��� �r � � �r � y - U {` {� {� y � { y { � � � � c� � c � aa {� � c � a a �� ��� � U ; a �� ��� � � 1 �� ��� � yh � � �i � � & �� ��� � U � {�� {� {� {� {� �� ����� ��� �r � � �r � y - U {` {� {� y � { y { � � a � c� � c � {z� &E � c�� � c � a = a �� � � 3 g v a �� ���� � � �! �c � q" q3 ^2 � � � { �� �� ���� ���� �r � � �r � U �� �� �c � � � � � � c� � c � ya {� � c �� a a �� ���� � U a � { �� �� ���� ���� � � � � � � c@� � c D� ya {H� ya {8� � {P� {X� {`� {h� {p� {x� {�� {�� {�� {�� {�� {�� {�� {�� {�� {� �� P����� 8���� � � � � � c� � c � a i a �� ��� � _ a �� ��� � � �! �� P��� � q" q3 ^2K � � �� @��� � � 1 �� @��� � yh � � �i � � & �� @��� � U � {�� {� {� {� {� �� @����� ��� �r � � �r � y - U {` {� {� y � { y { �� @��� � U �� @����� P��� � � � � � � c@� � c D� ya {H� ya {8� � {P� {X� {`� {h� {p� {x� {�� {�� {�� {�� {�� {�� {�� {�� {�� {� �� P����� 8���� � � � � � c� � c � a i a �� ��� � _ a �� ��� � � �! �� P��� � q" q3 ^2K � � �� @��� � � 1 �� @��� � yh � � �i � � & �� @��� � U � {�� {� {� {� {� �� @����� ��� �r � � �r � y - U {` {� {� y � { y { �� @��� � U �� @����� P��� � � � � � � c� � c � ya {� � c �� a a �� ���� � U a � { �� �� ���� ���� � � � � HI TIMER NET_TX NET_RX BLOCK IRQ_POLL TASKLET SCHED HRTIMER RCU %ps Dual BSD/GPL � _ | � � � � � � � � # - 8 B L ] c l v � � � � � � � � � & 0 : K Q Z d n x � � � � � � � � ! + < J \ l ~ � � � � � � � ! - 9 C T ^ l ~ � � � � � � � � � ( 2 < F R ^ h y Q`V `�V ��P ��P ��Q��R ��r ���� ���� s ���� ���� ��� � ��Q ��Q Q�V ��P ��Q ��V ��Y ��z ��Z ��X ��P��P Q 0�W ��V ��V ��P ��P ��Q��R ��r ���� ���� s ���� ���� ��� � ��Q ��Q Q�V ��P ��Q ��V ��Y ��z ��Z ��X ��P��P Q 0�W ��V ��V ��P ��P ��Q��R ��r ���� ���� s ���� ���� ��� � ��Q ��Q ��Q��V ��P ��Q ��V �� Y �� z �� Z �� X �� P� � P $ Q�V $8�z��z $8�Z��Z $8�0���0� $8�0���0� $��P $��Q ' Q�V '��P '��P '��Q��R '��r ���� ���� s ���� ���� ��� � '��Q '��V '��Y '��z� '��z� '��X '��P��P '��Q - Q�V -8�z��z -8�Z��Z -8�0���0� -8�0���0� -��P -��Q $��Q��V $��P $��P $��Q��R $��r ���� ���� s ���� ���� ��� � $��Q $��V $�� Y $�� z� $�� z� $�� X $�� P� � P $� � Q %%%r%U#st� $ %> 4 %I?: ; & I 5 I 4 %I: ; I I' I%: ; 4 %I: ; I' I & 4 I: ; I ! I7 $ % > 4 %I?: ; : ; %I: ; 8 4 %I: ; I% : ; ( % I : ; I : ; .%: ; 'I ! %: ; I 4 %: ; I % : ; .%: ; ' ! .@z%: ; 'I? ! "%: ; I "4 %: ; I #4 "%: ; I $ 1X Y W % 1 &4 1 '4 "1 ( "1 ) 1 *4 1 +.@z%: ;'I? , "%: ;I -4 %: ;I .4 "%: ;I / 1U#X YW 0 1U#X Y W 1 1X YW 2! I � `_B F� Q H�V B Q I�n �s x } � � . � � � � } � � � n� � � � } � } � � � \�� ) 9 ��� ) P (� #y $ � %� &� ' ~ B ) � B ) � B ) � � B ) d � /� *y + � ,� -� . � B ) 6� 1y 2 � 36 4� 5 ; B ) ( R =� 8y 9 { :y ;y < � B ) � D� ?� @ { A� By C � B ) � 8� � � � � � r N � � � � > XC H � � � c �� � ) ) � � $ !"# � #% &'()*+,-. / � @0 123 45 ZB 6 Z : Z� ; ^} 7 _} < \. > ]� 9 } 7} 8 3 � =? �B @ �� A �� 6 � : �� B KB C K� D L� E L� F O� G NB H � I �� 6 � J � K � I �� 6 � : �� � Za �B ! k �J "�: �> "� 6 � #w � $; � %ZS %��[ $� P �%Z� %��� &��� &��� '� '� $d X m'� '� $� X �(� %Z� &��� $� h �(� %Z� %��� L �B M µ @ õ 6 � N � M �� @ �� 6 � O � P u I u� 6 u Q v R v S yF ; xR \ x� N U T [( V W X Y Z R � Zb �B !k � "� 6 � $� ` � %Z� $� � �%Z� ) � &�� * � ' � $� � �( � %Z� ' $ H �( ( %V% ' - ' 5 '= +p Zc B ,k � -� 6 .y � /; %ZS ([ 0� �%Z� (� &�� &�� '� '� $d ` m'� '� $� X �(� %Z� &�� $� ` �(� %Z� %V� +� Zd B ,k � -� 6 1� ` " %Z� $� � �%Z� ) � &�� * � ' � $� � �( � %Z� ' $ H �(! (" %V% ' - ' 5 '#= + p Ze &B ,$k &� -� 6 ) .%y (� /; 0 %ZS (&[ 0� �%Z� ('� &�� &�� '(� ')� $d ` m'*� '+� $� X �(,� %Z� &�� $� ` �(-� %Z� %V� + � Zf 9B ,.k 9� -� 6 ; 1� !` A %Z� $� !� �%Z� ) � &�� * � '/� $� "� �(0� %Z� '1 $ #H �(4 (5 %V% '2- '35 '6= ] �B I �� 6 � +$8 Zg EB ,7k E -� 6 G 1| %� M %Z� 0� �(9� (:� '8� ';� '<� $� &P �(=� %Z� &�� ^ �B M ͵ @ ε A ϵ 6 � : �� +'� Zh QB ,>k Q> -�: S> -�6 T -� ~ Y 1 (� ^ %��= %��E $� (P �%��� %��� &��� &��� '?� '@� $d )X m'A� 'B� $� *� �(C� %��� 'D $ +H �(G (H %V% 'E- 'F5 'I= $� ,` �(J� %��� %��� +-8 Zi cB ,Kk cm -� 6 e 1| .� k %Z� 0� �(M� (N� 'L� 'O� 'P� $� /P �(Q� %Z� &�� +0� Zj oB ,Rk o -�: q> -�6 r -� ~ w 1 1� | %��= %��E $� 1P �%��� %��� &��� &��� 'S� 'T� $d 2X m'U� 'V� $� 3� �(W� %��� 'X $ 4H �([ (\ %V% 'Y- 'Z5 ']= $� 5` �(^� %��� %��� � ) � O vuly v rB ws� x u� y qn� o n� po� qpB r m } t� 2) � x|ly } rB ~GB u� � � z �ly � y� �u� � }�ly � {� �|� �u� � C �ly � {� �|� �u� � r ��ly � {� �u� � � ( 4 @ L X d @��� @��� @��� @��� $8��� -8��� �� ��� � �$ ��� '� -� < \ � � � � � . 3 @ E X ^ r z � � � � � � � � � $ 8 L ^ n � � � � � � � � � - = I U ] i s ~ � � � � � � � � � � � � � � 0 4 7 F U ` r w � � � � � � � � � � � � � 0 B [ s � � � � � $ D H L [ a o s � � � � � � � � = G m clang version 20.1.8 (AlmaLinux OS Foundation 20.1.8-3.el9) util/bpf_skel/kwork_trace.bpf.c /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf enabled int has_cpu_filter has_name_filter bpf_get_smp_processor_id unsigned int __u32 bpf_probe_read_kernel_str long bpf_snprintf char unsigned long long __u64 __ARRAY_SIZE_TYPE__ LICENSE perf_kwork_names type key_size value_size max_entries perf_kwork_time perf_kwork_report perf_kwork_cpu_filter perf_kwork_name_filter bpf_map_lookup_elem bpf_ktime_get_ns bpf_map_update_elem bpf_map_delete_elem softirq_name_list KWORK_CLASS_IRQ KWORK_CLASS_SOFTIRQ KWORK_CLASS_WORKQUEUE KWORK_CLASS_MAX kwork_class_type HI_SOFTIRQ TIMER_SOFTIRQ NET_TX_SOFTIRQ NET_RX_SOFTIRQ BLOCK_SOFTIRQ IRQ_POLL_SOFTIRQ TASKLET_SOFTIRQ SCHED_SOFTIRQ HRTIMER_SOFTIRQ RCU_SOFTIRQ NR_SOFTIRQS BPF_ANY BPF_NOEXIST BPF_EXIST BPF_F_LOCK unsigned char trace_event_match key cpu id work_key name zero cpu_val __u8 name_val update_timestart_and_name time_map names_map local_strncmp s1 sz s2 i ret do_update_timestart map ts do_update_name update_timeend report_map do_update_timeend time do_update_time time_start time_end delta long long __s64 nr total_time max_time max_time_start max_time_end report_data data update_timestart update_timeend_and_name DW_ATE_unsigned_32 DW_ATE_unsigned_8 report_irq_handler_entry report_irq_handler_exit report_softirq_entry report_softirq_exit latency_softirq_raise latency_softirq_entry report_workqueue_execute_start report_workqueue_execute_end latency_workqueue_activate_work latency_workqueue_execute_start ctx ent unsigned short flags preempt_count pid trace_entry irq __data_loc_name u32 __data trace_event_raw_irq_handler_entry name_addr trace_event_raw_irq_handler_exit vec trace_event_raw_softirq work function trace_event_raw_workqueue_execute_start func_addr trace_event_raw_workqueue_execute_end trace_event_raw_workqueue_activate_work � � � � 0 H � ` H � 8 � P H � p � X � 8 � � � @ 8 � 8 X P � x �� � � d @ ' � 2 � > � @ ' � 2 � N ( @ ' � 2 � _ @ ' � 2 � q @ ' � 2 � � � � � @ � " ` � & � � � ! � ! � # $ $ * 7 % < @ ' * ~ � � @ � ` � & � < ) � + . � � � $ @ � & ` < - � / < - H 1 < - � 3 < - 5 8 X � � 9 @ � 9 � � & � < 7 � : = � � � 9 @ � 9 � � & � < < � > A b � � 9 @ � & � < @ � B < 7 0 D � H � G � G % � K � L % % � O � F � M � � I J P int __ARRAY_SIZE_TYPE__ type key_size value_size max_entries perf_kwork_time perf_kwork_names perf_kwork_report perf_kwork_cpu_filter perf_kwork_name_filter trace_event_raw_irq_handler_entry ent irq __data_loc_name __data trace_entry flags preempt_count pid unsigned short unsigned char u32 __u32 unsigned int char ctx report_irq_handler_entry tracepoint/irq/irq_handler_entry /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf/util/bpf_skel/kwork_trace.bpf.c int report_irq_handler_entry(struct trace_event_raw_irq_handler_entry *ctx) struct work_key key = { .cpu = bpf_get_smp_processor_id(), 0:1 .id = (__u64)ctx->irq, 0:2 void *name_addr = (void *)ctx + (ctx->__data_loc_name & 0xffff); bpf_probe_read_kernel_str(name, sizeof(name), name_addr); __u32 zero = 0; __u32 cpu = bpf_get_smp_processor_id(); if (!enabled) if (has_cpu_filter) { cpu_val = bpf_map_lookup_elem(&perf_kwork_cpu_filter, &cpu); if (!cpu_val) if (has_name_filter && (name != NULL)) { name_val = bpf_map_lookup_elem(&perf_kwork_name_filter, &zero); if (name_val && ret = (unsigned char)s1[i] - (unsigned char)s2[i]; if (ret || !s1[i] || !s2[i]) __u64 ts = bpf_ktime_get_ns(); bpf_map_update_elem(map, key, &ts, BPF_ANY); if (!bpf_map_lookup_elem(map, key)) bpf_map_update_elem(map, key, name, BPF_ANY); return update_timestart_and_name(&perf_kwork_time, trace_event_raw_irq_handler_exit ret report_irq_handler_exit tracepoint/irq/irq_handler_exit int report_irq_handler_exit(struct trace_event_raw_irq_handler_exit *ctx) __u64 *time = bpf_map_lookup_elem(time_map, key); if (time) { bpf_map_delete_elem(time_map, key); do_update_time(report_map, key, *time, bpf_ktime_get_ns()); __s64 delta = time_end - time_start; if (delta < 0) data = bpf_map_lookup_elem(map, key); if (!data) { __builtin_memset(&zero, 0, sizeof(zero)); bpf_map_update_elem(map, key, &zero, BPF_NOEXIST); data = bpf_map_lookup_elem(map, key); if (!data) if ((delta > data->max_time) || data->max_time_end = time_end; data->max_time_start = time_start; data->max_time = delta; data->total_time += delta; data->nr++; return update_timeend(&perf_kwork_report, &perf_kwork_time, &key); trace_event_raw_softirq vec report_softirq_entry tracepoint/irq/softirq_entry unsigned int vec = ctx->vec; if (vec < NR_SOFTIRQS) { } report_softirq_exit tracepoint/irq/softirq_exit int report_softirq_exit(struct trace_event_raw_softirq *ctx) .id = (__u64)ctx->vec, latency_softirq_raise tracepoint/irq/softirq_raise latency_softirq_entry int latency_softirq_entry(struct trace_event_raw_softirq *ctx) trace_event_raw_workqueue_execute_start work function report_workqueue_execute_start tracepoint/workqueue/workqueue_execute_start int report_workqueue_execute_start(struct trace_event_raw_workqueue_execute_start *ctx) .id = (__u64)ctx->work, if (!trace_event_match(key, NULL)) return update_timestart(&perf_kwork_time, &key); trace_event_raw_workqueue_execute_end report_workqueue_execute_end tracepoint/workqueue/workqueue_execute_end int report_workqueue_execute_end(struct trace_event_raw_workqueue_execute_end *ctx) unsigned long long func_addr = (unsigned long long)ctx->function; __builtin_memset(name, 0, sizeof(name)); bpf_snprintf(name, sizeof(name), "%ps", &func_addr, sizeof(func_addr)); return update_timeend_and_name(&perf_kwork_report, &perf_kwork_time, trace_event_raw_workqueue_activate_work latency_workqueue_activate_work tracepoint/workqueue/workqueue_activate_work int latency_workqueue_activate_work(struct trace_event_raw_workqueue_activate_work *ctx) latency_workqueue_execute_start int latency_workqueue_execute_start(struct trace_event_raw_workqueue_execute_start *ctx) enabled has_cpu_filter has_name_filter softirq_name_list LICENSE .bss .data .maps .rodata license �� � � T � Y ( � , � 0 p 6 \ 2 � 4 � ; 8 E � ? � C Y " z � t z G � z ` � z G � ( z � � @ z G � H z � (� P z � 8� X z � � p z � � � z & x � z 7 | � z 7 | � z ` � � z ` � � z o � � z � � z � � z � � ( z � � @ z � � X z A � � z S /H � z S H � z S /H � z � L � z � L � z � P � z � P z � X 0 z � � P z � � x z � � z J � � # z � � z G � z ` � z G � ( z � � @ z G � H z 7 | P z 7 | X z ` � p z ` � x z o � � z � � � z � � � z � � � z % p z X x 0 z e | H z � #� P z � *� ` z � � p z � � � z � � � z & � � z 4 � z ` z � @ z � H z � P z � ` z � , h z ( p z 3 $ x z S 8 � z o < � z | � � @ z $ z G ( z ` 0 z G ( 0 z , @ @ z & x H z 7 | P z 7 | X z ` � p z ` � x z o � � z � � � z � � � z � � z � � z � � 0 z A � H z S /H X z S H p z S /H x z � L � z � L � z � P � z � P � z � X z � � z � � 8 z � ` z F \ p z � � z G � � z ` � � z G � � z � � � z G � � z 7 | � z 7 | � z ` � � z ` � � z o � z � � z � � 0 z � � X z % p x z X x � z e | � z � #� � z � *� � z � � � z � � � z � � z & � z 4 X z ` � z � � z � � z � � z � � z � , � z ( � z 3 $ � z S 8 � z o < z | \ # z x h z G p z ` x z G p ( z � | 0 z G p 8 z 7 | @ z 7 | H z ` � ` z ` � h z o � � z � � � z � � � z � � � z % p z X x z e | 8 z � #� @ z � *� P z � � ` z � � x z � � � z & � � z 4 � z ` z � 0 z � 8 z � @ z � P z � , X z ( ` z 3 $ h z S 8 � z o < � z | � � z � z G � z ` � z G � 0 z , � @ z & x H z 7 | P z 7 | X z ` � p z ` � x z o � � z � � � z � � � z � � z � � z � � 0 z A � H z S /H X z S H p z S /H x z � L � z � L � z � P � z � P � z � X z � � z � � 8 z � ` z F � � F z � z G z ` $ z G ( z 2 ( 0 z G 8 z 7 | @ z 7 | H z ` � ` z ` � h z o � � z � � � z � � � z N � � z � � � z � P � z � P z � X ( z r 4 8 z P � H z G � P z ` � X z G � ` z 2 � h z G � p z f :� x z f � � z � � ( z � � X z & x ` z 7 | h z 7 | p z ` � � z ` � � z o � � z � � � z � � � z � � � z � � z � � ( z A � P z S /H X z S H p z S /H x z � L � z � L � z % p � z X x � z e | z � #� z � *� z � � 0 z � � H z � � ` z & � p z 4 � z ` � z � z � z � z � z � , ( z ( 0 z 3 $ 8 z S 8 P z o < x z � � � z � � � z � � z � � 3 z D z G P z ` X z G P ( z 2 \ 0 z G P 8 z f :d @ z f d P z � l � z � p z & x ( z 7 | 0 z 7 | 8 z ` � P z ` � X z o � � z � � � z � � � z � � � z � � � z � � � z A � z S /H z S H 8 z S /H @ z � L H z � L � z % p � z X x � z e | � z � #� � z � *� � z � � � z � � z � � ( z & � 8 z 4 � z ` � z � � z � � z � � z � � z � , � z ( � z 3 $ z S 8 z o < @ z � � X z � � � z � � z x � z � � z G � z ` � z G � ( z 2 � 0 z G � 8 z 7 | @ z 7 | H z ` � ` z ` � h z o � � z � � � z � � � z N � � z � � � z � P � z � P z � X ( z r � Y ( � H � � ( * � � . � � . � \ ( . � � . � � ( 8 � ` 8 � p 8 � � ( = � 8 = � � ( A � ���� | � � p � p p � 8 � 8 8 � � � a z � � � ො���0 �)��\m ��ps>c�~��$n ih�7� i;��<�6�2 `��$�A�����o_�'.< �$iL!���)�� 1נ � 0 " #9(%8 �~ �.�~<! "<#�J � .=$<� � .=� /� J /< ! � � . � . �~.�<XJ�~ �J� J � / " #9�~ "<#�J � .=� � �<�.L�~ �.#=* Y. 0� � .=� � � YK$ 2 % =� < �/ " 4�} � ! "<#�J � .= � � J<� � .=� /� ../< ! � � . � . ZXJ�~ �.� X p � / " # �~ "<#�J � .=� � �<�.L�~ �.#=* Y. 0� � .=� � � YK$ 2 % =�< � / " # �~ "<#�J � .=� � �<�.L�~ �.#=* Y. 0� � .=� � � YK$ 2 % =�< �/ " 4�} � ! "<#�J � .= � � J<� � .=� /� ../< ! � � . � . ZXJ�~ �.�X � / " # �~ "<#�J � .=� � *< Z�J 8 � 0 " # :% 0=�}X� ! "<#�J � .=$<� � .=� /� J /< ! � � .�.�.L�~ �.#=* Y. 0� � .=� � � YK$ 2 % =�~<�.<�~ �J�J � 0 " # :% 0=�}X� ! "<#�J � .=$<� � .=� /� J /< ! � � .�.�.L�~ �.#=* Y. 0� � .=� � � YK$ 2 % =�~<�.<�~ �J�J � / " # �} "<#�J � .=� � *< Z�J /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf /usr/include/asm-generic /usr/include/bpf util/bpf_skel /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools util/bpf_skel/kwork_trace.bpf.c int-ll64.h bpf_helper_defs.h vmlinux.h include/uapi/linux/bpf.h � � � ! ' ) + � � - ` C S � 8 � @ � � @ U p | � � p ? p � � 8 Y � � 8 � 8 � � � � � @ 0 x X x � � � 0 � � X x � � � � 8 � � 0 X � � X � H h � � � x � X x � � � � 8 H h � � 0 p � � � � � H � � x � � 8 X � � � � � � � @ � H h � � # ' + $ ( , 0 4 8 < @ D H L P T X \ ` d h l p t x | � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � $ ( , 0 4 8 < @ D H L P T X \ ` d h l p t x | � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � ( ( 0 8 @ H P X ` h p x � � � � � � � � � � � � � � � � ( 0 8 @ H P X ` h p x � � � � � � � < T l x � � � � � � ( , < L T d t � � � � � � � � 0 @ P ` p � � � � � � � � 0 @ P ` p � � � � � � � � ( 8 H X h x � � � � � � � � ( 8 H X h x � � � � � � � � 0 @ P ` p � � � � � � � � 0 @ P ` p � � � � � � � � 0 @ P ` p � � � � � � � � 0 @ P ` p � � � � � � � � ( 8 H X h x � � � � � � � � ( 8 H X h x � � � � � � � � ( 8 H ` p � � � � � � � � 0 @ P ` p � � � � � � � � 8 H X h x � � � � � � � � ( 8 H X h x � � � � � � � � ( 8 H X h x � � � � � � � � ( 8 H X h x � � � � � � � � ( 8 H X h x � � � � � � � 0 @ P ` p � � � � � � � � 0 @ P ` p � � � � � � � � 0 @ P ` p � � � � � � � � ( 8 H X h x � � � � � � � � $ < T d | � � � � � � , 0 D H \ ` t x � � � � � � � � � � " & * . 2 > S h } � � u 3 � � f � � � !"#$%&' ( report_irq_handler_entry .reltracepoint/irq/irq_handler_entry latency_softirq_entry report_softirq_entry .reltracepoint/irq/softirq_entry .debug_abbrev .text .rel.BTF.ext softirq_name_list perf_kwork_report latency_workqueue_execute_start report_workqueue_execute_start .reltracepoint/workqueue/workqueue_execute_start report_irq_handler_exit .reltracepoint/irq/irq_handler_exit report_softirq_exit .reltracepoint/irq/softirq_exit .debug_rnglists .debug_loclists .rel.debug_str_offsets .bss .maps perf_kwork_names .debug_str .debug_line_str has_cpu_filter perf_kwork_cpu_filter has_name_filter perf_kwork_name_filter .rel.debug_addr .rel.debug_info latency_workqueue_activate_work .reltracepoint/workqueue/workqueue_activate_work .llvm_addrsig license latency_softirq_raise .reltracepoint/irq/softirq_raise .rel.debug_line perf_kwork_time .rel.debug_frame report_workqueue_execute_end .reltracepoint/workqueue/workqueue_execute_end enabled kwork_trace.bpf.c .strtab .symtab .rodata .data .rel.BTF LICENSE .rodata.str1.1 � S� � � @ @ � @ @� � - \ � � X @ �� � - n � j @ P� - � � � � @ p� � - ` p @ � � - � � @ �� - z � � v @ �� � - � h 8 � @ �� P - � � � � � � � � H � 2 H! � L! � Y! � � �' ~ ~ f* � z @ Ї ` - � �9 � � �: � @ 0� - 0 �< � n :D � j @ @� ` - ! � �E � � @ �� � - # � �\ � @ @� � - % L t H @ �� @ - ' , u ( @ � @ - ) 0 } U � L�o � @� - � h~ � ELF � hY @ @ & a" c y y � � c�� a �� �� � U S {j� � � �� � � � � � y � c*� a� {�� c*� �g �� ��� � y q { {z� �� ����� �� � � a� c��� c�� �� ���� � U a� c� a� � c*� c*� c*� c*� t T c� � �� ��� �� � s �� ������ �� � � y�� � � � � {` � � a % � c � a �� � � U � � � # � c� � � �� �� � � q {z�� {j� �� ��� �� � � � � a ; � c � a �� �� � U . � � � # * � c� � � �� ��� � � q {z� �� �� � y U y �� �� � y a { {j�� �� ���� ���� � � � � a % � c � a �� � � U � � � # � c� � � �� �� � � q {z�� {j� �� ��� �� � � � � a : � c � a �� �� � U - � � � # ) � c� � � �� ��� � � q {z� �� �� �r � � y �r � y a { {j�� �� ���� ���� � � � � Dual BSD/GPL - ( � � � � � � � * 4 > } � � � � � � � " , = G Q [ � � � � � � � � � 8Q (�V 0�X @�Y ��P ��V ��z�� z�z#� ��z�z#�z#��� z�z#� ��X ��P ��W ��P ��z�� z�z#��� z�z#����z#�z#� ��X ��P �z�� z�z#� �� z��z#� (xP x�P ��V ��P��W �z ��z �z� �� z ��z� (xP x�P ��V ��P��W ��P ��V ��P �z�� z�z#� �� z��z#� (xP x�P ��V ��P��W �z ��z �z� �� z ��z� (xP x�P ��V ��P��W ��P ��V ��P %%%r%U#st� 4 %I?: ; $ %> & I 5 I I%: ; 4 %I: ; I I' 4 %I: ; I' I & 4 %I?: ; I ! I7 $ % > : ; %I: ; 8 % : ; ! I7 ! I7 I% : ; ( % I : ; .%: ; 'I ! %: ; I 4 %: ; I .%: ; ' ! .@z%: ; 'I? ! "%: ; I "4 "%: ; I # 1X Y W $ 1 %4 "1 & "1 ' (4 1 )4 %: ; I * 1X YW +.@z%: ;'I? , %: ;I -4 %: ;I .4 "%: ;I /4 %: ;I � : W� I Y�N : ^ [�f ^ \� } �� � � � � r� � ^ � � � � � � � � � � � � N� � � � � � ^ 8$ ) � � � E T�Q U d 9� 4� 5 � 6� 7� 8 � : U � : U : � ^ � @� ;� < = > / ? : U : U # : U 4 : U � !N G� B� C D w E / F | : U "� N� I� J K L / M #� U� P� Q � R � S T � : U : U $ �! & � � @ � ^ E G8d%� e &� f1� g3� h4� i5� j(<, k0 � 0`'� a /F(� G � .6� -42)� 3 � ,� + *: 2Q U � ;B6 C :@>7 ? 988: 9 1 Fp[=I \ Ei ]h U U Z DW>i X n >R?� S C: T � BN@� O ^ A H� . � N I JKLM � @O PQR � �ST U ^: V ^� W ` YX Z � [ �@ \ �^ V �� �I _ �� ` �^ ^ )� * 1� +]^ , a } }� ` }^ b � e �� I � d c^ f k [ k@ V k� m� b s� g /1� 0 V� 1 i #3� $ h� %4� & j � [ �@ \ �^ _ �� H Zk �: ! p �� "q �@ "r �@ "V �� "\ �^ #� P �$�� %� # @ �& $V $Y( %0 %8 % @ #j � �$��n $Wv % ~ 'H (�� #� �& � $Y� (�0� '� % � # @ �$� $V % X Zl �: s Ň )� b ݹ " �I "V ̌ "\ �^ "[ �@ #� P �$�� %� ' t �� Zm �: s � " �I "V � "\ �^ "[ �@ "_ � "` �^ #� P �$� � %� ' t �� *j � $Zn $Vv %~ 'H (�� +X Zn : ,s � -� b %� . I . V � . \ ^ . [ @ *� P $�� % � ' /t !� + Zo /: ,s /� . CI .!V 8� .#\ =^ .$[ 2@ .%_ 3� .&` 1^ *� P :$� � %"� ' /t E� *j � O$Zn $Vv %'~ '!H (�� � ! ���� � � < Z � � � � � � � $ 1 7 H ] s x � � � � � � � � � � � ) 5 E U j � � � � � � � � � � � � � � � � # . = E L S V Y ] i o � � � � � � � � ' / ; E P o � � � � � � � � � � � � � � � ( 1 < F R \ q � � � � � � � clang version 20.1.8 (AlmaLinux OS Foundation 20.1.8-3.el9) util/bpf_skel/kwork_top.bpf.c /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf enabled int has_cpu_filter from_timestamp unsigned long long __u64 to_timestamp bpf_get_smp_processor_id unsigned int __u32 bpf_ktime_get_ns bpf_get_current_task bpf_probe_read_kernel long bpf_map_update_elem bpf_map_lookup_elem LICENSE char __ARRAY_SIZE_TYPE__ kwork_top_task_time type map_flags key value timestamp time_data kwork_top_irq_time key_size value_size max_entries kwork_top_tasks kwork_top_works kwork_top_cpu_filter bpf_task_storage_get flags mm mmap_lock owner counter long long __s64 s64 atomic64_t atomic_long_t rw_semaphore mm_struct pid pid_t tgid comm sighand siglock rlock rawlock raw_spinlock spinlock_t sighand_struct cgroups subsys cgroup kn id u64 kernfs_node level cgroup_subsys_state dfl_cgrp css_set task_struct bpf_probe_read_kernel_str KWORK_CLASS_IRQ KWORK_CLASS_SOFTIRQ KWORK_CLASS_WORKQUEUE KWORK_CLASS_SCHED KWORK_CLASS_MAX kwork_class_type BPF_ANY BPF_NOEXIST BPF_EXIST BPF_F_LOCK BPF_LOCAL_STORAGE_GET_F_CREATE BPF_SK_STORAGE_GET_F_CREATE cpu_is_filtered cpu cpu_val unsigned char __u8 on_sched_out task ts task_p work_key pelem delta update_work data runtime work_data new_data update_task_info task_key is_kthread task_data on_sched_in on_switch on_irq_handler_entry on_irq_handler_exit on_softirq_entry on_softirq_exit ctx next prev cxt __r H � X � � ( � 0 � 0 � p � 0 � 0 � ` � �� � � � � @ ' � 2 � > Q [ e k @ ~ @ � � � � � @ ' � 2 � � @ ' � 2 � � ! @ ' � 2 � � " % � � $ � & � 8 � ) � * @ � + � � + � � - � � . @ � / � � D � � , E F w $ { 0 w $ j 2 w $ 4 w $ 9 6 ] : e 9 t � , � > � 8 < = � # � ; � ? � � � int __ARRAY_SIZE_TYPE__ type key_size value_size max_entries kwork_top_irq_time time_data timestamp __u64 unsigned long long map_flags key value kwork_top_task_time kwork_top_tasks kwork_top_works kwork_top_cpu_filter u64 ctx on_switch tp_btf/sched_switch /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf/util/bpf_skel/kwork_top.bpf.c if (!enabled) __u32 cpu = bpf_get_smp_processor_id(); if (has_cpu_filter) { cpu_val = bpf_map_lookup_elem(&kwork_top_cpu_filter, &cpu); if (!cpu_val) if (cpu_is_filtered(cpu)) __u64 ts = bpf_ktime_get_ns(); pelem = bpf_task_storage_get(&kwork_top_task_time, task, NULL, 0); struct work_key key = { task_struct flags mm pid tgid comm sighand cgroups unsigned int pid_t char 0:2 .pid = task->pid, data = bpf_map_lookup_elem(&kwork_top_works, key); if (data) { data->runtime += delta; } else { struct work_data new_data = { bpf_map_update_elem(&kwork_top_works, key, &new_data, BPF_ANY); struct task_key key = { if (!bpf_map_lookup_elem(&kwork_top_tasks, &key)) { 0:3 .tgid = task->tgid, struct task_data data = { 0:0 .is_kthread = task->flags & PF_KTHREAD ? 1 : 0, 0:4 BPF_CORE_READ_STR_INTO(&data.comm, task, comm); bpf_map_update_elem(&kwork_top_tasks, &key, &data, BPF_ANY); pelem = bpf_task_storage_get(&kwork_top_task_time, task, NULL, if (pelem) pelem->timestamp = ts; } cxt on_irq_handler_entry tp_btf/irq_handler_entry task = (struct task_struct *)bpf_get_current_task(); if (!task) .pid = BPF_CORE_READ(task, pid), struct time_data data = { bpf_map_update_elem(&kwork_top_irq_time, &key, &data, BPF_ANY); on_irq_handler_exit tp_btf/irq_handler_exit pelem = bpf_map_lookup_elem(&kwork_top_irq_time, &key); if (pelem && pelem->timestamp != 0) delta = ts - from_timestamp; on_softirq_entry tp_btf/softirq_entry on_softirq_exit tp_btf/softirq_exit enabled has_cpu_filter from_timestamp to_timestamp LICENSE .bss .maps .rodata license mm_struct sighand_struct css_set �� T T ` � � ' � 1 ~ 3 $ 5 I 7 � " � � � � 0 � � H � � x � � � � � � � 8 � � X H � ` h ( � ` X p L x Y � s � } � � $ � � � � � � � � � ( 1 � 0 H � 8 h � H H � h h � x H � � � � � � � � � ( P � 0 \ � 8 u � � $ � $ � 0 0 � � ` � � x � � 8 � 8 D � � L � � P � � \ � � d � � \ t ( ) � H u � ~ � � � � � � 0 � � ` � � x � � 8 � � � � � � � � � � � � � � � � � ( � 0 � 8 � @ � p � L � Y � s � } � � $ � u ( $ � D � D � P 0 � � ` � � x � � X � 8 d � � l � � p � � | � � � � � | � ( ) � H u � I � � � � � � 0 � � ` � � x � � 8 � � � � � � � � � � � � � $ ` � L � Y � s � } � � $ � u H � ( � ( ( ( - 8 ( d � ( � � � ( ~ � ( $ � ( I � ( ���� | H X X d � � a z � � � ����t����=�v�| ��ps>c�~��$n ih�7� i;��<�6�0 `��$�A�����o_�'.: �$iL!���)�� 1נ �< �~ �.�~.� �J � .=� �~ � V.�~f�f" �~. �J=!= !\eJ O<" ",L,� � .2�<� J -Jh! �<#�~ � �J � .=� # 0!�~ � h:&\M �<#�~ � �J � .=� � 0!�~ � h: B = # �}< �<=!= !\�J �<#�} � �J � .=� # 0!�} � h:&\M �<#�} � �J � .=� � 0!�} � h:�}. � �}J �fK!= !\�J /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools/perf /usr/include/asm-generic /usr/include/bpf util/bpf_skel /builddir/build/BUILD/kernel-5.14.0-611.16.1.el9_7/linux-5.14.0-611.16.1.el9_7.x86_64/tools util/bpf_skel/kwork_top.bpf.c int-ll64.h bpf_helper_defs.h vmlinux.h include/uapi/linux/bpf.h ; � ! # � H 3 S b � � ( ` @ X � ~ 3 X � � l H x � � X � � � 0 ` ( 0 ` @ p � 0 ` ( 0 ` 0 ` � # ' + $ ( , 0 4 8 < @ D H L P T X \ ` d h l p t x | � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � � $ ( , 0 4 8 < @ D H L P T X \ ` d h l p t x | � � � � � � � � � � � � � � � � � � � � � � � ( 0 8 @ H P X ` h p x � � � � � � � � � � � � � � � � T ` l � � � � � � � , < L \ l � � � � � � � � 0 @ P ` p � � � � � � � � 0 @ P ` p � � � � � � � � ( 8 H X h x � � � � � � � 0 @ P ` p � � � � � � � � 8 H X h x � � � � � � � � ( @ P ` p � � � � � � � � 0 @ P ` p � � � � � � � , , 0 D H \ ` t x " & * . 2 > S h } � � � � } � on_irq_handler_entry .reltp_btf/irq_handler_entry on_softirq_entry .reltp_btf/softirq_entry .debug_abbrev .text .rel.BTF.ext on_irq_handler_exit .reltp_btf/irq_handler_exit on_softirq_exit .reltp_btf/softirq_exit .debug_rnglists .debug_loclists .rel.debug_str_offsets .bss .maps kwork_top_tasks kwork_top_works .debug_str .debug_line_str has_cpu_filter kwork_top_cpu_filter .rel.debug_addr to_timestamp from_timestamp .rel.debug_info on_switch .reltp_btf/sched_switch .llvm_addrsig license .rel.debug_line kwork_top_irq_time kwork_top_task_time .rel.debug_frame enabled kwork_top.bpf.c .strtab .symtab .rodata .rel.BTF LICENSE K �V t k @ � @ H � @ (A � % � X @ �A @ % � � � @ B p % H � X D @ xB @ % � @ � @ �B p % @ [ @ H � � � � � 1 ] & I � o � � @ (C ` % � � % � ! � � @ �C P % 8 0 � � { �! w @ �J % g �" � c @ �L � % u �0 < q @ �M � % & �8 � " @ XU � % � �9 h � @ �U � % ! C 0 �< S � L�o � �V % S @> � populate_sdt_note dso__load_sym_internal symsrc__init filename__read_debuglink sysfs__read_build_id elf_read_build_id read_build_id dso__synthesize_plt_symbols DB��<A���A��B��<A��<A��<A��<A��$B��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��dA��dA��\B��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��|B��<A���A���A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A���A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A��<A���A��0X���W��HX��`X���W��X�����������������p��������������������������������������������������������������P�� ���h��P�����������������������������������������?���?�� A���@��0@��@��xA��XA���?���?���?��0A���?���?���?��@��set_table_handlers python_process_general_event python_process_brstacksym python_process_brstack set_sample_datasrc_in_dict get_sample_value_as_tuple set_sample_read_in_dict get_perf_sample_dict python_process_callchain define_field define_value python_process_tracepoint process_stat stat__interval python_process_stat_interval handler_call_die tuple_new Z{���{���{���{���{���{���{���{���{���{���{���{��,����������������������������������������������������������|���������������������\���\���\������\���������\���\����������������������������\���������d������������\���L��� jit_add_pid ���� ������ perf_env__add_bpf_info perf_event__synthesize_one_bpf_prog perf_event__synthesize_bpf_events get_bpf_prog_info_linear intel_pt_track_switches intel_pt_find_snapshot intel_bts_find_snapshot local ↓ ↑ ← → Sorted summary for file %s Nothing higher than %1.1f%% %7.2f annotate. annotate.offset_level annotate.disassemblers llvm capstone Invalid disassembler '%.*s' annotate.hide_src_code annotate.jump_arrows annotate.show_linenr annotate.show_nr_jumps annotate.show_nr_samples annotate.show_total_period annotate.use_offset annotate.disassembler_style annotate.addr2line annotate.demangle annotate.demangle_kernel [35m [34m %7lu %11lu %*lx: # +%.2f%% -%.2f%% (p:%.2f%%) // %s %*s: %*s: %-*d %s %s: addr=%#lx account_cycles failed %d %s: unsupported arch %s Percent util/annotate.h %-*.*s---- %*lx: %lu h->nr_samples %*s: %lu %#lx %s %.*s %s # Branch counter abbr list: %s = %s '-' No event occurs =- %7.2f %7lu %11lu %*.2f %*s %*lu %lu(%lu/%lu) Cycle(min/max) Branch Counter %-*s %lx: %*lx: %s.annotation %s() %s Event: %s %s, [percent: %s] %s() %s x86 %gs: push (stack canary) (stack operation) [%s -> %s] [%7lx -> %7lx] %.1fM %.1fK %1d [unknown] Sampled Cycles% Sampled Cycles Avg Cycles% Avg Cycles [Program Block Range] %s/sys/kernel/notes %s/%s/%s/kallsyms %s/%s/%s %s/.build-id/%.2s/%s vdso %s/.build-id/ Error in lsdir(%s): %d %s%s%s%s%s /usr/lib/debug/.build-id/ %.2s/%s.debug Can't read link: %s Found %d SDTs in %s util/build-id.c yes core. core.proc-map-timeout core.addr2line-timeout hist. ui.show-headers call-graph. buildid. buildid.dir Invalid buildid directory! stat. stat.big-num stat.no-csv-summary stat.bpf-counter-events /etc/perfconfig %s: strdup failed PERF_CONFIG_NOSYSTEM PERF_CONFIG_NOGLOBAL HOME %s/.perfconfig Missing value for '%s' PERF_BUILDID_DIR %s.XXXXXXx no branch trace begin / %s %s / trace end unconditional jump software interrupt return from interrupt return from system call asynchronous branch hardware interrupt transaction abort trace begin vm entry vm exit %-*s %s %-*s %s,%s nop %-*s %.*s%lx (%r mov [%x] reg%d -> reg%d sub dec ^blr?$ %-*s *%lx brinc bper bnl+ bnl- bnla bnla+ bnla- bnl bez bnez bnezad bhsz bhz blsz blz jmpi bsr jsri jsr rts bras brasl basr lrl lgrl llgfrl strl stgrl (%rip) %*[^,],%u,%u,%u AuthenticAMD jirl bltu bgeu bgezal bltzal bgtzal blezal beqzal bnezal bgtzl bltzl bgezl blezl jialc beql bnel jal jr jmpl retl mov ^/[^:]+:([0-9]+) %-*s __fentry__ call [%x] %s call [%x] return -> reg%d this_cpu_off add [%x] percpu %#lx -> reg%d mov [%x] imm=%#x -> reg%d mov [%x] -%#x(stack) -> reg%d mov [%x] %#x(reg%d) -> reg%d __per_cpu_offset mov [%x] percpu base reg%d mov [%x] reg%d -> -%#x(stack) Invalid BPF file: %s. --prefix-strip= --prefix -S --no-show-raw-insn -l -M /bin/sh %#lx <%s>: capstone powerpc LLVM Executing: %s Failure starting to run %s Error running %s No output from %s nop nopl nopw Disassembled with %s arm64 csky mips bwlq riscv64 sparc loongarch mulli subfic addic addic. addi addis SUB_CARRY_XO_FORM MUL_HDW_XO_FORM1 ADD_CARRY_XO_FORM MUL_HW_XO_FORM1 SUB_XO_FORM MUL_HDW_XO_FORM MUL_HW_XO_FORM SUB_EXT_XO_FORM ADD_EXT_XO_FORM SUB_ZERO_EXT_XO_FORM ADD_ZERO_EXT_XO_FORM SUB_EXT_XO_FORM2 MUL_DW_XO_FORM ADD_EXT_XO_FORM2 MUL_W_XO_FORM ADD_XO_FORM DIV_DW_XO_FORM1 DIV_W_XO_FORM1 DIV_DW_XO_FORM DIV_W_XO_FORM OP_31_XOP_LXSIWZX OP_31_XOP_LWARX OP_31_XOP_LDX OP_31_XOP_LWZX OP_31_XOP_LDUX OP_31_XOP_LWZUX OP_31_XOP_LXSIWAX OP_31_XOP_LDARX OP_31_XOP_LBZX OP_31_XOP_LVX OP_31_XOP_LBZUX OP_31_XOP_STXSIWX OP_31_XOP_STDX OP_31_XOP_STWX OP_31_XOP_STDUX OP_31_XOP_STWUX OP_31_XOP_STBX OP_31_XOP_STVX OP_31_XOP_STBUX OP_31_XOP_LHZX OP_31_XOP_LHZUX OP_31_XOP_LXVDSX OP_31_XOP_LWAX OP_31_XOP_LHAX OP_31_XOP_LWAUX OP_31_XOP_LHAUX OP_31_XOP_STHX OP_31_XOP_STHUX OP_31_XOP_LXSSPX OP_31_XOP_LDBRX OP_31_XOP_LSWX OP_31_XOP_LWBRX OP_31_XOP_LFSUX OP_31_XOP_LXSDX OP_31_XOP_LSWI OP_31_XOP_LFDX OP_31_XOP_LFDUX OP_31_XOP_STXSSPX OP_31_XOP_STDBRX OP_31_XOP_STXWX OP_31_XOP_STWBRX OP_31_XOP_STFSX OP_31_XOP_STFSUX OP_31_XOP_STXSDX OP_31_XOP_STSWI OP_31_XOP_STFDX OP_31_XOP_STFDUX OP_31_XOP_LXVW4X OP_31_XOP_LHBRX OP_31_XOP_LXVD2X OP_31_XOP_LFIWAX OP_31_XOP_LFIWZX OP_31_XOP_STXVW4X OP_31_XOP_STHBRX OP_31_XOP_STXVD2X OP_31_XOP_STFIWX adc andps bt btr cmovbe cmove cmovae cmpxch cmpxchg divsd divss imul ja jae jb jbe jc jcxz je jecxz jg jge jl jle jna jnae jnb jnbe jnc jne jng jnge jnl jnle jno jnp jns jnz jo jp jpe jpo jrcxz js jz lea movapd movaps movdqu movss movsb movsw movsl movupd movups movzb movzw movzl mulss paddq pcmpeqb por rcl sbb sete tzcnt ucomiss vaddsd vandpd vmovdqa vmovq vmovsd vmulsd vorpd vsubsd vucomisd xadd xbegin xor xorpd xorps to be implemented duplicated bpf prog info %u duplicated btf %u pmu mappings not available %u:%s x86_64 mips64 parisc64 s390x sparc64 parisc sun4u sa110 Old New %s bytes: INVALID exec %s: %s:%d/%d %u/%s: %lu/%#lx%s cgroup: %llu %s nr: (%d:%d):(%d:%d) pid: %u tid: %u hw_id: %#llx IN next prev OUT OUT preempt %s %s pid/tid: %5d/%-5d type %u, flags %u, id %u %llx old len %u new len %u lost %llu <not found> [hypervisor] ... thread: %s:%d ...... dso: %s TOTAL NAMESPACES KSYMBOL BPF_EVENT TEXT_POKE AUX_OUTPUT_HW_ID EVENT_TYPE TRACING_DATA BUILD_ID FINISHED_ROUND ID_INDEX AUXTRACE_INFO AUXTRACE AUXTRACE_ERROR THREAD_MAP CPU_MAP STAT_CONFIG STAT STAT_ROUND EVENT_UPDATE TIME_CONV FEATURE COMPRESSED FINISHED_INIT kernel/perf_event_mlock_kb mmap size %zuB %s && common_pid != %d failed to create 'ready' pipe failed to create 'go' pipe failed to fork perf-exec unable to read pipe unable to write to pipe Hint: Shouldn't get there Weak group for %s/%d failed fifo: ack \0 \n disabled Message from ctl_fd: "%s%s" disable is snapshot failed: wrong command Event %s %s ctlfd: unsupported %d Events disabled Events enabled , %u - %u %n timerfd_create failed: %s timerfd_settime failed: %s cycles:P cycles:Pu %s... mem-loads-aux %-32s %s %s/%s/comm oprofiled ppp user_time system_time ftrace:function msec %s:%s unknown-hardware %s-%s-%s unknown-ext-hardware-cache-op invalid-cache unknown-software raw 0x%lx unknown tracepoint mem:0x%lx: unknown attr type: %d anon group %s { (%s) && (%s) %.60s perf_event_attr: %s%su fs/selinux/enforce wrong clockid (%d). offcpu-time Opening: %s /proc/%d/stat /proc/stat broken group leader for %s switching off bpf_event switching off ksymbol switching off write_backward switching off clockid switching off cloexec flag switching off mmap2 switching off sample_id_all switching off group read user stack dump failure Reference prefetch prefetches speculative-read speculative-load L1-dcache l1-d L1-data L1-icache l1-i l1i L1-instruction LLC L2 dTLB d-tlb Data-TLB iTLB i-tlb Instruction-TLB bpu btb bpc page-faults context-switches cpu-migrations minor-faults major-faults alignment-faults emulation-faults cache-references bus-cycles stalled-cycles-frontend stalled-cycles-backend ref-cycles sample_freq %s{ %s=%lu (not a tracepoint) (no trace field) trace_fields: %s <- %c%16lx (inlined) PERF_TYPE_RAW PERF_TYPE_BREAKPOINT PERF_TYPE_HARDWARE PERF_TYPE_SOFTWARE PERF_TYPE_TRACEPOINT PERF_TYPE_HW_CACHE PERF_COUNT_HW_CACHE_L1D PERF_COUNT_HW_CACHE_L1I PERF_COUNT_HW_CACHE_LL PERF_COUNT_HW_CACHE_DTLB PERF_COUNT_HW_CACHE_ITLB PERF_COUNT_HW_CACHE_BPU PERF_COUNT_HW_CACHE_NODE PERF_COUNT_HW_CACHE_OP_READ PERF_COUNT_HW_CACHE_OP_WRITE PERF_COUNT_HW_REF_CPU_CYCLES PERF_COUNT_HW_BUS_CYCLES PERF_COUNT_HW_BRANCH_MISSES PERF_COUNT_HW_CACHE_MISSES PERF_COUNT_HW_INSTRUCTIONS PERF_COUNT_HW_CPU_CYCLES PERF_COUNT_SW_CGROUP_SWITCHES PERF_COUNT_SW_BPF_OUTPUT PERF_COUNT_SW_DUMMY PERF_COUNT_SW_PAGE_FAULTS_MAJ PERF_COUNT_SW_PAGE_FAULTS_MIN PERF_COUNT_SW_CPU_MIGRATIONS PERF_COUNT_SW_PAGE_FAULTS PERF_COUNT_SW_TASK_CLOCK PERF_COUNT_SW_CPU_CLOCK %lu (%s) %#lx (%s) %#lx (%s | %s | %s) BRANCH_STACK REGS_USER STACK_USER IDENTIFIER REGS_INTR read_format exclude_idle inherit_stat enable_on_exec mmap_data exclude_host exclude_guest exclude_callchain_kernel exclude_callchain_user comm_exec use_clockid context_switch write_backward namespaces ksymbol bpf_event aux_output text_poke build_id inherit_thread remove_on_exec { bp_addr, config1 } { bp_len, config2 } KERNEL HV ANY ANY_CALL ANY_RETURN IND_CALL ABORT_TX IN_TX NO_TX CALL_STACK IND_JUMP NO_FLAGS NO_CYCLES TYPE_SAVE HW_INDEX PRIV_SAVE COUNTERS branch_sample_type sample_regs_user sample_stack_user sample_regs_intr aux_watermark sample_max_stack aux_sample_size sig_data aux_start_paused aux_pause aux_resume %p: %s mask[%zd]: %s event syntax error: %s'%s' %*s\___ %s %s hardware-cache No PMU found for '%s' <no help> failed to add tracepoint *? nr_addr_filters unknown term %s=%#lx valid terms: %s,%s valid terms: %s expected numeric value expected string value invalid branch sample type expected 0 or 1 too big Invalid term_type %s// Attempt to add: %s %s -> %s/%s/ %s -> fake/%s/ Bad event or PMU <sysfs term> branch_type call-graph stack-size no-inherit max-stack no-overwrite driver-config percore aux-output aux-action aux-sample-size metric-id legacy-cache bpf-output cgroup-switches cpu-cycles branch-instructions idle-cycles-frontend idle-cycles-backend tracepoint/config=0x%llx/ Tracepoint event Failed to get buildids: %d %s:%s@%s %s@%s(%.12s) SDT event %s/%s/ Hardware cache event tool Tool event %s OR %s OR rNNN Raw event descriptor mem:<addr>[/len][:access] Hardware breakpoint Hardware event Software event %s/%s/id riscv vg regs0 regs1 regs2 regs3 regs4 regs5 regs6 regs7 regs8 regs9 %r1 %r2 %r3 %r4 %r5 %r6 %r7 %r8 %r9 %r10 %r11 %r12 %r13 %r14 %r15 %r16 %r17 %r18 %r19 %r20 %r21 %r22 %r23 %r24 %r25 %r26 %r27 %r28 %r29 %r30 %r31 $1 $2 $3 $4 $5 $6 $7 $8 $9 $10 $11 $12 $13 $14 $15 $16 $17 $18 $19 $20 $21 $22 $23 $24 $25 $28 $29 $30 $31 nip orig_r3 ccr softe sier mmcra mmcr0 mmcr1 mmcr2 mmcr3 sier2 sier3 pmc1 pmc2 pmc3 pmc4 pmc5 pmc6 sdar siar tp t0 s10 s11 t5 R0 R1 R2 R3 R4 R5 R6 R7 R8 R9 R10 R11 R12 R13 R14 R15 FP0 FP1 FP2 FP3 FP4 FP5 FP6 FP7 FP8 FP9 FP10 FP11 FP12 FP13 FP14 FP15 MASK CX SI DI SP DS FS XMM0 XMM1 XMM2 XMM3 XMM4 XMM5 XMM6 XMM7 XMM8 XMM9 XMM10 XMM11 XMM12 XMM13 XMM14 XMM15 /bad-path/ devices/system/cpu/smt/active == || != && %s %s %d file:// %lu%s ], (target_pid: %s (target_tid: %s (uid: %s (all , CPU%s: %s) , %d CPU%s) /usr/lib/debug .debug%s [guest.kernel.kallsyms [%.*s] dso open failed: %s failed to get fd limit dso cache fstat failed: %s NOT dso: %s ( %sloaded, /tmp/perf-%d.map Invalid ELF file Can not read build id Mismatching build id Decompression failure %.0s%s %s/.debug/%s /usr/lib/debug%s/%s [JIT] tid %d %-40s %s /boot/vmlinux compat_SyS %s sym:%s end:%#lx %s: %s %#lx-%#lx acpi_idle_do_entry arch_cpu_idle cpu_startup_entry idle_cpu intel_idle intel_idle_ibrs default_idle native_safe_halt enter_idle exit_idle mwait_idle mwait_idle_with_hints poll_idle ppc64_runlatch_off pseries_dedicated_idle_sleep psw_idle psw_idle_exit __entry_SYSCALL_64_trampoline [guest.kernel].%d [kernel].%d @@ _stext Using %s for kernel data Using %s for symbols [kernel.kcore] /proc/kcore (deleted) problems parsing %s list Invalid file: %s /boot/vmlinux-%s /lib/modules/%s/build/vmlinux %lx-%lx %c %s +0x%lx [%#lx] [32m never always auto TERM dumb TopdownL No_group found event %s ,metric-id= /metric-id= ,-=@ }:W Parsing metric events '%s' Default Matched metric-id %s to %s metric expr %s for %s __threshold__ %s/level %s/coherency_line_size %s/number_of_sets %s/ways_of_associativity %s/type %s/size %s/shared_cpu_list # hostname : %s # os release : %s # arch : %s # cpudesc : %s # nrcpus online : %u # nrcpus avail : %u # perf version : %s # clockid frequency: %lu MHz # hybrid cpu system: # %s cpu list : %s , %s = %s # total memory : %llu kB # cpuid : %s # contains stat data # CPU cache info: L%d %-15s %8s [%s] Zstd Unknown # sibling sockets : %s # sibling dies : %s # sibling threads : %s # btf info of id %u # %3lu [%s]: %s # time of first sample : %s # time of last sample : %s # group: %s{%s # pmu mappings: %s%s = %u # node%u cpu list : # cmdline : %s\' unknown feature %d broken or missing trace data # %s pmu capabilities: # reference time disabled %F %T %s.%06d # clockid: %s (%u) legacy perf.data format %s/devices/system/node/ node%u memory%u util/header.c branch_counter_nr branch_counter_width group desc not available {anon_group} invalid group desc # event : name = %s, , id = { /proc/meminfo MemTotal: %*s %lu failed to write feature %s failed to write perf header /proc/cpuinfo model name /sys/devices/system/cpu/cpu%d # captured on : %s # header version : %u # data offset : %lu # data size : %lu # feat offset : %lu # missing features: magic/endian check failed endian/magic failed incompatible file format ... id: %llu ... scale: %f ... unit: %s ... name: %s ... failed to get cpus ... unknown type %s: reading input file HOSTNAME OSRELEASE VERSION ARCH NRCPUS CPUDESC TOTAL_MEM CMDLINE EVENT_DESC CPU_TOPOLOGY NUMA_TOPOLOGY PMU_MAPPINGS GROUP_DESC MEM_TOPOLOGY CLOCKID DIR_FORMAT BPF_PROG_INFO BPF_BTF CPU_PMU_CAPS CLOCK_DATA HYBRID_TOPOLOGY flat fractal folded Chain comparison error dwarf record-mode dump-size print-type Invalid callchain mode: %s order caller callee Invalid callchain order: %s sort-key print-limit none percent %s %s%s (calltrace) %s%s:%.1f%% %s%s:%ld iter avg_cycles %s: not enough memory # %*s %*s %*s %*s %*s Count Raw Name %*d %*d %*s %*lx %*lu # %*s %*s %*d %*d %04x: debug_file not set %F %H:%M:%S [%s.%06lu] [%13lu.%06lu] Obtained %zd stack frames. ordered-events stderr data-convert perf-event-open kmaps type-profile %s: cannot open %s dir build %s/proc/version Linux version %s/lib/modules/%s %s/proc/modules Thread init failed thread %d [guest/%d] [guest.kernel.kallsyms.%d] [guest.kernel.kallsyms] %s/%d Can't access file %s swapper : id:%llu: lost:%llu bpf_trampoline_ bpf_dispatcher_ [0] %s [%d] %s _etext _edata [guest.kernel] %s/%s/proc/kallsyms Threads: %zu _entry_trampoline __entry_trampoline_start [kernel.vmlinux] __sched_text_start __sched_text_end __lock_text_start __lock_text_end __traceiter_contention_begin trace_contention_begin _text /data/app-lib/ /system/lib/ //anon /dev/zero /anon_hugepage [stack /SYSV [heap] APP_ABI APK_PATH %s/libs/%s/%s NDK_ROOT APP_PLATFORM bpf_prog_ %s with build id %s not found Failed to open %s , continuing without symbols %lx-%lx %lx %s Map: Map missing from maps overlapping maps: %s: %p not on the pstack! %s: top=%d, overflow! %s: underflow! failed to mmap file %#lx@%s [%#x]: event: %d -1 -1 %u %lu %#lx [%#x]: PERF_RECORD_%s .... %-5s 0x%016lx non matching sample_type non matching sample_id_all non matching read_format Cannot read kernel map ... LBR call chain: nr:%lu ..... %2d: %016lx ... FP chain: nr:%lu ... branch stack %s: nr:%lu ... branch callstack ..... %2lu: %016lx ... weight: %lu ,0x%x . data_src: 0x%lx .. phys_addr: 0x%lx .. data page size: %s .. code page size: %s ... transaction: %lx ... sample_read: ...... time enabled %016lx ...... time running %016lx .... group nr %lu ..... id %016lx, value %016lx , lost %lu : %d %d %s %llu ... time enabled : %llu ... time running : %llu ... id : %llu ... lost : %llu Processing events... failed to read event header bad event header size failed to read event data Aggregated stats:%s Kernel and module maps: Invalid cpu_list # ======== # ======== # Too big: nr %zu max_nr %zu Too big2: nr %zu max_nr %zu nr: %zu ... id: %llu idx: %llu cpu: %lld tid: %lld machine_pid: %lld vcpu: %llu 32-bit 64-bit : unhandled! Couldn't decompress data decomp (B): %zd to %zd event= event=%x <unknown> NNPA_ALL CRYPTO_ALL L2Miss 1 L2Miss 0 uOps OpReturn 1 OpReturn 0 CacheHitSt 1=O-State CacheHitSt 0=M-state OpBrnTaken 0 OpBrnTaken 1 OpBrnMisp 0 OpBrnMisp 1 L1TlbPgSz 4KB L1TlbPgSz 16KB L1TlbPgSz 1GB L1TlbPgSz 2MB L1TlbPgSz RESERVED IcMiss 0 IcMiss 1 IbsFetchLinAd: %016llx IbsFetchPhysAd: %016llx L3MissOnly %d IbsOpRip: %016llx L2Miss %d OpDcMissOpenMemReqs %2d OpMemWidth %2d bytes IbsDCLinAd: %016llx IbsDCPhysAd: %016llx IbsBrTarget: %016llx %u:%9s ibs_fetch zen4_ibs_extensions %*[^,],%u,%u problem parsing cpuid DataSrc 1=(reserved) DataSrc 2=Local node cache DataSrc 3=DRAM DataSrc 4=Remote node cache DataSrc 5=(reserved) DataSrc 6=(reserved) DataSrc 7=Other DataSrc 4=(reserved) DataSrc 6=Long-latency DIMM DataSrc 8=Extension Memory DataSrc 9=(reserved) DataSrc 10=(reserved) DataSrc 11=(reserved) fstat lstat lseek munmap brk rt_sigaction rt_sigprocmask rt_sigreturn ioctl pread64 pwrite64 select sched_yield mremap msync mincore shmget shmat shmctl dup dup2 getitimer alarm setitimer getpid sendfile connect sendto recvfrom sendmsg recvmsg shutdown listen getsockname getpeername socketpair setsockopt getsockopt clone vfork wait4 semget semop semctl shmdt msgget msgsnd msgrcv msgctl fcntl flock fsync fdatasync ftruncate getdents getcwd fchdir rename mkdir rmdir creat symlink readlink fchmod fchown lchown gettimeofday getrusage sysinfo ptrace getuid syslog getgid setuid setgid geteuid getegid setpgid getpgrp setsid setreuid setregid getgroups setgroups setresuid getresuid setresgid getresgid setfsuid setfsgid capget capset rt_sigpending rt_sigtimedwait rt_sigqueueinfo rt_sigsuspend sigaltstack utime mknod uselib personality ustat fstatfs getpriority setpriority sched_setparam sched_getparam sched_setscheduler sched_getscheduler sched_get_priority_max sched_get_priority_min sched_rr_get_interval mlock munlock munlockall vhangup modify_ldt pivot_root _sysctl arch_prctl adjtimex chroot acct settimeofday umount2 swapon swapoff reboot sethostname setdomainname iopl ioperm create_module delete_module get_kernel_syms query_module quotactl nfsservctl getpmsg putpmsg afs_syscall tuxcall security gettid readahead lsetxattr fsetxattr lgetxattr fgetxattr llistxattr flistxattr lremovexattr fremovexattr tkill sched_setaffinity set_thread_area io_setup io_destroy io_getevents io_submit io_cancel get_thread_area lookup_dcookie epoll_ctl_old epoll_wait_old remap_file_pages getdents64 set_tid_address restart_syscall semtimedop fadvise64 timer_create timer_settime timer_gettime timer_getoverrun timer_delete clock_settime clock_gettime clock_getres clock_nanosleep exit_group tgkill utimes vserver mbind set_mempolicy get_mempolicy mq_open mq_unlink mq_timedsend mq_timedreceive mq_notify mq_getsetattr kexec_load waitid add_key request_key keyctl ioprio_set ioprio_get inotify_init inotify_add_watch inotify_rm_watch migrate_pages mkdirat mknodat fchownat futimesat newfstatat unlinkat renameat symlinkat readlinkat fchmodat faccessat pselect6 ppoll unshare set_robust_list get_robust_list tee sync_file_range vmsplice move_pages utimensat epoll_pwait signalfd timerfd_create fallocate timerfd_settime timerfd_gettime accept4 signalfd4 eventfd2 epoll_create1 dup3 pipe2 inotify_init1 preadv pwritev rt_tgsigqueueinfo recvmmsg fanotify_init fanotify_mark prlimit64 name_to_handle_at open_by_handle_at clock_adjtime syncfs sendmmsg setns getcpu process_vm_readv process_vm_writev kcmp finit_module sched_setattr sched_getattr renameat2 seccomp getrandom memfd_create kexec_file_load execveat userfaultfd membarrier mlock2 copy_file_range preadv2 pwritev2 pkey_mprotect pkey_alloc pkey_free statx io_pgetevents rseq pidfd_send_signal io_uring_setup io_uring_enter io_uring_register open_tree move_mount fsopen fsconfig fsmount fspick pidfd_open clone3 close_range openat2 pidfd_getfd faccessat2 process_madvise epoll_pwait2 mount_setattr quotactl_fd landlock_create_ruleset landlock_add_rule landlock_restrict_self memfd_secret process_mrelease futex_waitv set_mempolicy_home_node cachestat fchmodat2 map_shadow_stack futex_wake futex_requeue queue_event nr_events %u empty queue max_timestamp last_flush out of order event NONE FINAL HALF TOP TIME Tgid: NStgid: nsinfo refcnt unbalanced /proc/%d/ns/mnt /proc/%d/status util/namespaces.c /proc/self/status net uts ipc %d/task/%d/comm Thread %d %s :%d /proc/%s %d thread%s: %s/%d/comm Bad base %d number "%s" bad buffer in yy_scan_bytes() Duplicate modifier '%c' (%s) hypervisor non_idle Maximum precise value is 3 precise_max weak input in flex scanner failed Unrecognized input Bad event name syntax error memory exhausted PERF_CPUID Using CPUID %s kprobe *?[ uncore_ %s/events/%s.%s %s/events/%s.unit %s/events/%s.scale long_desc topic %s (%s) no value assigned for term Invalid sysfs entry %s=%s value too big for format %s/events Cannot parse alias %s: %d .per-pkg .snapshot Cannot open %s Cannot set up %s %.*s/%s ,%s=%s %G%s %.*s/%s/ Failure to duplicate terms caps cpumask caps/max_precise config=0..0xffffffffffffffff config1=0..0xffffffffffffffff config2=0..0xffffffffffffffff config3=0..0xffffffffffffffff name=string period=number freq=number branch_type=(u|k|hv|any|...) call-graph=(fp|dwarf|lbr) stack-size=number max-stack=number nr=number aux-sample-size=number Unexpected event %s/%s/ %s=0..0x%llx %s=0..%llu Kernel PMU event %.*s/ ,.../modifier Cannot open %s for output ]]> </style> </defs> <g> </g> %.1f us %.1f ms <desc>Blocked on: %s</desc> blocked sample_hi waiting WAITING <desc>Waiting on: %s</desc> CPU %i c%i %9lli %6lli Mhz %6.2f Ghz <desc>%s</desc> disk Disk Network Sync Poll Running Deeper Idle Deepest Idle process2 Sleeping Waiting for cpu Blocked on IO </svg> topology: no memory Can't read '%s' writing file size failed can't read directory '%s' can't write count %s/%s/format Can't make temp file 0.6 can't read '%s' can't write header_page can't write header_event ftrace can't get tracing/events printk_formats saved_cmdlines Python Perl perl common_lock_depth common_flags common_preempt_count %d %16s HI_SOFTIRQ NET_TX_SOFTIRQ NET_RX_SOFTIRQ BLOCK_SOFTIRQ IRQ_POLL_SOFTIRQ TASKLET_SOFTIRQ SCHED_SOFTIRQ HRTIMER_SOFTIRQ RCU_SOFTIRQ HRTIMER_NORESTART HRTIMER_RESTART repiping input file no data repiping input file string no trace data in the file trace_event__init failed did not read header page did not read header event error reading ftrace file. error parsing ftrace file. error parsing event file. error reading saved cmdlines %7d:%-*.*s [other] %*.*d %lu/0x%lx %-*llu %-*u [%c] %-#*llx %s: cache-line %d %-5.2f [%5.1f%%] %-5s %2s :%lx %*.*s SVE n/a [e] %s [p] %s [.] %s %-*hd [%c] %-#.*llx [%c] %s+0x%llx %-#*llx %c Memory allocation failed %s +%#x (%s) local_ins_lat local_p_stage_cyc Invalid regex: %s %s unsupported field option %s trace_fields Cannot find event: %s %s is not a tracepoint event # %s: %s sym_from sym_to dso_from dso_to addr_from addr_to Invalid --sort key: `+' overhead overhead_children {}, dcacheline Invalid --sort key: `%s' Unknown --sort key: `%s' parent Invalid --fields key: `+' Invalid --fields key: `%s' Unknown --fields key: `%s' overhead_sys overhead_us overhead_guest_sys overhead_guest_us weight1 weight2 weight3 symbol_daddr dso_daddr snoop symbol_iaddr phys_daddr data_page_size symbol_from symbol_to mispredict in_tx srcline_from srcline_to ipc_lbr srcfile local_weight symbol_size dso_size cgroup_id ipc_null code_page_size local_retire_lat simd typeoff typecln Data Type Cacheline Data Type Offset Data Type (unknown) DSO size Symbol size Transaction Branch in transaction Transaction abort Code Page Size Data Page Size Data Physical Address Blocked Data Cacheline Snoop Memory access TLB access Locked Data Object Code Symbol Data Symbol Local Pipeline Stage Cycle Local INSTR Latency Local Weight Branch Mispredicted Basic Block Cycles Target Address Source Address Target Symbol Source Symbol Target Shared Object Source Shared Object Trace output Time Socket Cgroup cgroup id (dev/inode) Parent symbol Source File IPC [IPC Coverage] To Source:Line From Source:Line Symbol Offset Simd Pid:Command comm,dso,symbol %s stats: LOST_SAMPLES (BPF) call-graph=no , UID: %s , Thread: %s(%d) , Thread: %s , DSO: %s , Processor Socket: %d %d Hz, relative absolute Invalid percentage: %s hist.percentage kcore_dir__[1-9]* kernel/perf_event_max_stack kernel/nmi_watchdog data.* kernel/perf_event_paranoid /proc/version_signature %d.%d.%d tips.txt Tip: %s DEBUGINFOD_URLS system DEBUGINFOD_URLS=%s /proc/%d/root %s/devices/system/cpu/present physical_package_id die_id cluster_id core_id cpu_map not initialized %s: calloc failed %s/devices/system/node cpu%u %s%d-%d cpumask list: %s Error creating CPU topology %s/devices/system/node/online %*s %*d %31s %lu MemFree: no access to cgroup %s memory allocation failed {}[]()|*+?^$ no cgroup matched: %s PID/TID switch overriding CPU PID/TID switch overriding UID UID switch overriding CPU UID switch overriding SYSTEM BPF switch overriding CPU BPF switch overriding PID/TID BPF switch overriding UID BPF switch overriding THREAD Invalid User: %s /proc/self/maps cannot open maps %p-%p r-xp %*x %*x:%*x %*u %n perf-read-vdso32 perf-read-vdsox32 %s: %lu %lu %lu Invalid CPU %d for event %s. INTERVAL ... time %llu, type %s ... aggr_mode %d ... scale %d ... interval %u CPUs utilized %8.3f Invalid tool event 'max' Unknown tool event '%s' of all cache refs %7.2f%% insn per cycle stalled cycles per insn of all dTLB cache accesses frontend cycles idle of all LL-cache accesses of all L1-dcache accesses of all L1-icache accesses backend cycles idle of all branches of all iTLB cache accesses %s (%s) %s %s_%d %s %s %8.1f %8.2f %c/sec "metric-value" : "%f", "metric-unit" : "%s" "variance" : %.2f, %s%.2f%% ( +-%6.2f%% ) of all time%s "core" : "S%d-D%d-C%d" "cpu" : "%d", "thread" : "%s-%d", S%d-D%d-C%d%s%d%s S%d-D%d-L%d-ID%d%s%d%s S%d-D%d-CLS%d%s%d%s S%d-D%d%s%d%s N%d%s%d%s S%d-D%d-C%d%s CPU%d%s %s-%d%s S%d-D%d-C%d S%d-D%d-L%d-ID%d S%d-D%d-CLS%d S%d-D%d N%d S%d-D%d-C%d CPU%-*d %*s-%-*d %-*s %*d { %s%lu%s%.2f (%.2f%%) # %s"%s" : "%s" "cgroup" : "%s", "metricgroup" : "%s"} <not counted> <not supported> %.2f%s %.0f%s %'*.2f %'*.0f %*.0f "counter-value" : "%f", "counter-value" : "%s", "unit" : "%s", "event" : "%s", %s [%s] "interval" : %lu.%09lu, %lu.%09lu%s %6lu.%09lu [H[2J #%*s %-*s cpus #%*s %-*s #%*s %*s-%-*s #%*s counts %*s %*s events 'BPF program(s) %s 'system wide 'CPU(s) %s process id '%s thread id '%s (%d runs) : "metric-value" : "none" %17.9f seconds time elapsed %17.9f seconds user %17.9f seconds sys %17.*f %*s# Final result: %17.*f (%+.*f) die cluster comm-pid cpu, socket,cpus, die,cpus, cluster,cpus, cache,cpus, core,cpus, comm-pid, node, instructions:u ?? %s:%u ??:0 .debug_line -e -a -f %c%s %016lx , %s[%lx] cannot open source file %s cannot mmap source file %s /proc/%u/ns/%s /proc/%d/task/%d/status couldn't open %s Name: PPid: VmPeak: Threads: process synth event failed failed to open directory: %s %s/proc/%d/task/%d/maps %s/proc/%d/task %s/proc Synthesizing id index Bad id sample size %d Couldn't synthesize attrs. Couldn't synthesize config. Error writing feature Unknown file found %s.old failed to open %s: %s perf.data (try 'perf record' first) failed to open %s : %s util/data.c %s/data.%d data. %s/data Failed to rename %s to %s Failed to lseek to %zu: %s %s/kcore_dir %s/kcore_dir/kallsyms %s/kcore_dir__%d/kallsyms ... Time Shift %llu ... Time Muliplier %llu ... Time Zero %llu ... Time Cycles %llu ... Time Mask %#llx ... Cap Time Zero %d ... Cap Time Short %d Error flushing thread stack! __x86_indirect_thunk_ ▁ ▂ ▃ ▄ ▅ ▆ ▇ █ hot chain %d: cycles: %ld, hits: %.2f%% %35s %35s %35s %35s hot chain pair %d: --------------------------- [ Matched hot streams ] %s 0x%lx/0x%lx%s%s %s 0x%lx%s%s #%d 0x%lx %c %s which is near %s Symbol '%s' not found. Kernel symbol lookup: Uninitialized auxtrace_mmap failed to mmap AUX area AUX area mmap length %zu No AUX area event to sample Bad aux-action '%s' itrace.debug-log-buffer-size unknown AUX %s error type %u time %lu.%09llu time 0 machine_pid %d vcpu %d %u %s errors instruction trace tracestop Address filter: %s type: %u start-paused %s no ip %s 0x%llx %s CTC 0x%x FC 0x%x %s IF:%d %lld %s TXAbort:%u InTX:%u %s 0x%llx (NR=%d) %s 0x%llx IP:0 %s 0x%llx IP:1 %s IP:0 %s IP:1 %s SZ %s-byte Type 0x%llx %s ID 0x%02x Value 0x%llx %s Type 0x%02x Payload 0x%llx %s 0x%llx (%d) Bad Packet! PAD TNT TIP.PGD MODE.Exec MODE.TSX MTC TIP CYC PSB CBR TraceSTOP PIP OVF MNT PTWRITE EXSTOP PWRE PWRX BBP BIP EVD <bad> %s %s%d Call Jcc Jmp Loop IRet Int Syscall Sysret VMentry Erets Eretu .log Dumping debug log buffer End of debug log buffer dump %08lx: Bad instruction! Getting more data No more data Reference timestamp 0x%lx Setting timestamp %s to 0x%lx %s at 0x%lx ERROR: Bad packet Scanning for PSB �������� ERROR: Never-ending loop ERROR: Internal error Wraparound timestamp Suppressing bad timestamp Timestamp out of range ERROR: Unexpected packet ERROR: Buffer overflow Setting IP Emulated ptwrite detected ERROR: Missing TIP after FUP Omitting PGE ip 0x%lx Skipping zero TIP.PGE Skipping zero FUP ERROR: Missing FUP after BEP ERROR: Missing FUP after CFE ERROR: Too many EVD packets timestamp: mtc_shift %u timestamp: tsc_ctc_mult %u timestamp: tsc_slip %#x Unknown error! Scanning for full IP ERROR: PSB without PSBEND Surprising PGE change in OVF! ERROR: TSC without TMA %s: last_mtc_ctc %#lx %s: last_ctc %#x %s: ctc_delta %#lx %s: delta %#lx %s: ctc %#x %s: new_ctc_delta %#lx %s: last_ctc_timestamp %#lx %s: fc %#x %s: expected_tsc %#lx ERROR: Missing VMCS ERROR: Unknown VMCS VMCS: %#lx TSC Offset %#lx Internal error Bad packet No more data Failed to get instruction Overflow packet Lost trace data Broken emulated ptwrite GenuineIntel,6,92, intel-pt.mispred-all intel-pt.max-loops intel-pt.cache-divisor %08x: Bad packet! ERROR: no guest machine ERROR: no guest thread ERROR: no thread perf,ptwrite switch: cpu %d tid %d perf_trace_sched_switch __perf_event_task_sched_out __switch_to switch_ip: %lx ptss_ip: %lx TSC %lx est. TSC %lx queue %u getting timestamp queue %u has no timestamp queue %u timestamp 0x%lx Bad AUX output hardware ID Max non-turbo ratio %lu Filter string len. %lu %s: bad filter string length Filter string %-20s%s Cap Event Trace %d TSC frequency %lu Maximum non-turbo ratio %u %s: %u range(s) transactions cbr psb mwait pwre exstop pwrx evt iflag PMU Type %ld Time Shift %lu Time Muliplier %lu Time Zero %lu Cap Time Zero %ld TSC bit %#lx NoRETComp bit %#lx Have sched_switch %ld Snapshot mode %ld Per-cpu maps %ld MTC bit %#lx MTC freq bits %#lx TSC:CTC numerator %lu TSC:CTC denominator %lu CYC bit %#lx %lx -> %lx %s Bad record! PMU Type %ld Time Shift %lu Time Muliplier %lu Time Zero %lu Cap Time Zero %ld Snapshot mode %ld l1d-miss l1d-access llc-miss llc-access tlb-miss tlb-access branch-miss remote-access Magic :0x%lx CPU # :%ld Num of params :%ld MIDR :0x%lx PMU Type :%ld Min Interval :%ld Header version :%ld Header size :%ld PMU type v2 :%ld CPU number :%ld PMU Type :%ld Per CPU mmaps :%ld COND-SELECT INSN-OTHER EV EXCEPTION-GEN RETIRED L1D-ACCESS L1D-REFILL TLB-ACCESS TLB-REFILL NOT-TAKEN MISPRED LLC-ACCESS LLC-REFILL REMOTE-ACCESS ALIGNMENT SVE-PARTIAL-PRED SVE-EMPTY-PRED SVE-OTHER EVLEN %d FP PRED AT EXCL AR SIMD-FP GP-REG UNSPEC-REG NV-SYSREG MTE-TAG MEMCPY MEMSET SG COND IND %s %lld %s 0x%llx el%d ns=%d VA 0x%llx PA 0x%llx ns=%d ch=%d pat=%x %s 0x%lx el%d %s %d TOT ISSUE XLAT TGT PA PBT CONTEXT OP-TYPE EVENTS DATA-SOURCE Get packet error! Prefix Header DW0 Header DW1 Header DW2 Header DW3 Format Length SO T8 T9 auxtrace.dumpdir %s/aux.ctr.%02x %s/aux.smp.%02x %*[^,],%u , version supported <= %x Magic number %llx CPU %lld NR_TRC_PARAMS %llx TRCCONFIGR %llx TRCTRACEIDR %llx TRCIDR0 %llx TRCIDR1 %llx TRCIDR2 %llx TRCIDR8 %llx TRCAUTHSTATUS %llx TS_SOURCE %lld ETMCR %llx ETMTRACEIDR %llx ETMCCER %llx ETMIDR %llx Header version %llx Snapshot %llx any_call any_ret ind_call abort_tx no_tx cond ind_jmp no_flags no_cycles save_type hw_index priv counter -I --user-regs= available registers: Unknown option name '%s' help.autocorrect this Did you mean %s? one of these ./%s :-1 dlopen failed for: '%s' filter_event filter_event_early perf_dlfilter_fns filter_description %-36s %s %39s%s List of available dlfilters: %s/dlfilters %s/devices/%s/events/%s : available %-*s%-*s%s Fwd Peer Yes N/A Data Addr |OP LOAD STORE PFETCH EXEC |LVL |SNP |TLB |LCK |BLK None Hit Miss HitM core, same node node, same socket socket, same board Uncached CXL I/O Any cache LFB/MAB PMEM HIT L1 L3 Local RAM Remote RAM (1 hop) Remote RAM (2 hops) Remote Cache (1 hop) Remote Cache (2 hops) Walker Fault ldlat-loads %s/mem-loads,ldlat=%u/P mem-loads ldlat-stores %s/mem-stores/P mem-stores %lu%c start time %lu, end time %lu start time %d: %lu, end time %d: %lu Invalid time string %lu.%06lu %lu.%09lu %Y%m%d%H%M%S %s%02u Error creating IDs for '%s' division by zero %s/firmware/acpi/tables/NFIT adding ref metric %s: %s parsing metric: %s %s not found lookup(%s): val %f processing metric: %s ENTRY %s failed to count #smt_on #core_wide #slots #has_pmem Unrecognized literal '%s' literal: %s = %f FAULT_ALGN FAULT_DATA FAULT_INST ARCH_1 ARCH_2 ARCH_3 ARCH_4 ARCH_5 UNCOND SYSCALL SYSRET COND_CALL COND_RET ERET SERROR # # Branch Statistics: COND_FWD %8s: %5.1f%% COND_BWD CROSS_4K CROSS_2M SPEC_WRONG_PATH NON_SPEC_CORRECT_PATH monotonic CLOCK_ (not found) monotonic_raw realtime boottime tai mono real %s error: '%s' -W --synth=no --control=fd:%d,%d -o [%d] = %d, [%d] = ERROR, failed to read value perf_attr_map %s/fs/bpf/%s bperf_leader_bpf prev_readings diff_readings on_switch bperf_follower_bpf accum_readings bperf_fo.bss fexit_XXX bpf_prog_profiler_bpf fentry_readings bpf_prog.rodata fentry_XXX Failed to open bpf skeleton btf %d doesn't have type %d bperf_cgroup_bpf cgrp_idx cgrp_readings bperf_cg.rodata bperf_cg.bss bperf_cg.data on_cgrp_switch trigger_read Too many func_latency_bpf functime task_filter func_lat.bss func_lat.rodata func_begin func_end off_cpu_bpf stacks tstamp off_cpu cgroup_filter off_cpu_.bss off_cpu_.rodata off_cpu_.data on_newtask btf_trace_sched_switch record_start record_end %s evsel not found event_hash perf_filter %s/fs/bpf/%s/%s idx_hash Failed to get the event id Cannot update the event hash dropped perf_sample_filter sample_filter_bpf sample_f.rodata chmod for BPF-fs failed chmod for filters failed chmod for event_hash failed chmod for idx_hash failed chmod for dropped failed PERF_SAMPLE_IP PERF_SAMPLE_TID PERF_SAMPLE_PERIOD PERF_SAMPLE_ID --sample-identifier PERF_SAMPLE_CPU --sample-cpu PERF_SAMPLE_TIME PERF_SAMPLE_ADDR PERF_SAMPLE_DATA_SRC PERF_SAMPLE_PHYS_ADDR --phys-data PERF_SAMPLE_WEIGHT PERF_SAMPLE_WEIGHT_STRUCT PERF_SAMPLE_TRANSACTION --transaction PERF_SAMPLE_CODE_PAGE_SIZE --code-page-size PERF_SAMPLE_DATA_PAGE_SIZE --data-page-size PERF_SAMPLE_CGROUP --all-cgroups syntax error, unexpected %s perf_bpf_filter: %s "end of file" "invalid token" BFT_SAMPLE BFT_SAMPLE_PATH BFT_OP BFT_ERROR BFT_NUM BFT_LOGICAL_OR BFT_PATH ',' $accept filter_term filter_expr lock_contention_bpf tstamp_cpu lock_stat task_data type_filter addr_filter lock_con.data lock_con.bss lock_con.rodata contention_end collect_lock_syms end_timestamp ignore unknown symbol: %s mmap_lock siglock rq_lock cgroup:%lu %s+%#lx Invalid names map fd Failed to copy work name kwork_trace_bpf perf_kwork_time perf_kwork_names perf_kwork_report perf_kwork_cpu_filter perf_kwork_name_filter kwork_tr.bss kwork_tr.rodata kwork_tr.data report_irq_handler_entry report_irq_handler_exit report_softirq_entry latency_softirq_entry report_softirq_exit latency_softirq_raise report_workqueue_execute_end Invalid cpu filter fd Requested cpu %d too large Invalid name filter fd Invalid report fd Failed to lookup report elem Invalid bpf report type %d kwork_top_bpf kwork_top_irq_time kwork_top_task_time kwork_top_tasks kwork_top_works kwork_top_cpu_filter kwork_to.bss kwork_to.rodata on_irq_handler_entry on_irq_handler_exit on_softirq_entry on_softirq_exit Invalid top runtime fd Failed to lookup top elem Invalid top tasks map fd .text %s: cannot get elf header. .note.gnu.build-id .notes .note .plt.got .rela.dyn %s@plt offset_%#lx@plt .plt.sec .rela.plt .rel.plt � � %s: cannot read %s ELF file. .gnu_debuglink .symtab .dynsym .opd .init .exit adtx %s/kcore %s/modules .note.stapsdt gelf_xlatetom : %s %s : cannot get elf header. .stapsdt.base .probes Failed to get cache from %s %s/probes Failed to open cache(%d): %s Opening %s write=%d README uprobe_events CONFIG_UPROBE_EVENTS=y kprobe_events CONFIG_KPROBE_EVENTS=y {k,u}probe_events strlist__add failed (%d) Writing event: %s Failed to write event: %s -:%s Failed to delete event: %s Cache open error: %d Cache read error: %d Failed to add probe caches Added probe cache: %d Failed to get sdt note: %d sdt_%s %s:%s=%s p:%s/%s %s:0x%llx (0x%llx) [sp, Allocation error arg%d=%s%s Writing cache: %s%s Cache committed: %d Removed cached event: %s list cache with filter: %s %s (%s): *type: * x8/16/32/64,* *place (kretprobe): * *ref_ctr_offset* *u]<offset>* *Create/append/* *\imm-value,* :s64 :s32 :s16 :s8 :u8 :u16 :u32 :u64 %return .gnu.linkonce.this_module Failed to find module %s. Rebuild with -g, %s is out of .text, skip it. %7d File read error: %s +u %s%ld( %+ld( %s= %s%+ld __return .@ snprintf() failed: %d %s/kprobes/blacklist 0x%lx-0x%lx Blacklist: 0x%lx-0x%lx, %s Failed to init symbol map. Use vmlinux: %s machine__new_host() failed. Failed to init vmlinux path. Debuginfo analysis failed. <%s@%s:%d> <%s:%d> Failed to open %s: %s Searching variables at %s Available variables at %s @<%s+%lu> (No matched variables) start line end line Line range is %d to %d Failed to split arguments. ;=@+% %%%s ;: ;:+@% util/probe-event.c %s_L%d parsing arg: %s into name:%s user_access type:%s -.[ %s(%d), %s(%d) $params $vars Parsing probe_events: %s Group:%s Event:%s probe:%c -> %s:%s= %c:%s/%s 0x0 %s:0x%lx (0x%lx) %s%s0x%lx %s%s%s+%lu %-20s (on in %s with [$+-]* Failed to get a map for %s Failed to load symbols in %s Failed to make a group name. %s_%s abs_%lx Found %d probe_trace_events. Probe point '%s' not found. Trying to use symbols. \%ld DW_OP %x is not supported. converting %s in %s Var real type: %s (%x) Array real type: %s (%x) Probe point found: %s+%lu Expanding %s into: ustring b%d@%d/%d %s type is %s. Out of memory error unsigned char %c%d Ignoring tail call from %s fname: %s, lineno:%d New line range: %d to %d [INV] [VAL] [EXT] Add new var: %s Error in strbuf Reversed line: %s:%d Matched function: %s [%lx] %s has no entry PC. Skipped .eh_frame \%lx found inline addr: 0x%jx Get %zd lines from this CU union struct enum [] (function_type) void* (unknown_type) @<%s+[%lu-%lu ,%lu-%lu ]> ,) %r0 $0 $26 $27 %29 $hi $lo %g0 %g1 %g2 %g3 %g4 %g5 %g6 %g7 %o0 %o1 %o2 %o3 %o4 %o5 %sp %o7 %l0 %l1 %l2 %l3 %l4 %l5 %l6 %l7 %i0 %i1 %i2 %i3 %i4 %i5 %fp %i7 %f0 %f1 %f2 %f3 %f4 %f5 %f6 %f7 %f8 %f9 %f10 %f11 %f12 %f13 %f14 %f15 %f16 %f17 %f18 %f19 %f20 %f21 %f22 %f23 %f24 %f25 %f26 %f27 %f28 %f29 %f30 %f31 %f32 %f33 %f34 %f35 %f36 %f37 %f38 %f39 %f40 %f41 %f42 %f43 %f44 %f45 %f46 %f47 %f48 %f49 %f50 %f51 %f52 %f53 %f54 %f55 %f56 %f57 %f58 %f59 %f60 %f61 %f62 %f63 %c0 %c1 %c2 %c3 %c4 %c5 %c6 %c7 %c8 %c9 %c10 %c11 %c12 %c13 %c14 %c15 %a0 %a1 %a2 %a3 %a4 %a5 %a6 %a7 %a8 %a9 %a10 %a11 %a12 %a13 %a14 %a15 %pswm %pswa %gpr0 %gpr1 %gpr2 %gpr3 %gpr4 %gpr5 %gpr6 %gpr7 %gpr8 %gpr9 %gpr10 %gpr11 %gpr12 %gpr13 %gpr14 %gpr15 %gpr16 %gpr17 %gpr18 %gpr19 %gpr20 %gpr21 %gpr22 %gpr23 %gpr24 %gpr25 %gpr26 %gpr27 %gpr28 %gpr29 %gpr30 %gpr31 %msr %xer %link %ctr %dsisr %dar %x0 %x1 %x2 %x3 %x4 %x5 %x6 %x7 %x8 %x9 %x10 %x11 %x12 %x13 %x14 %x15 %x16 %x17 %x18 %x19 %x20 %x21 %x22 %x23 %x24 %x25 %x26 %x27 %x28 %x29 %lr %ip %pc %ax %dx %cx %bx %si %di %bp $stack Open Debuginfo file: %s %7d %#10x %#10x %*s%s %s %*s} percpu base constant stack canary no type information no/void pointer type size is unknown offset bigger than size invalid state Good! reg%d, reg%d CU for %s (die:%#lx) frame base: cfa=%d fbreg=%d addr=%#lx type_offset=%#x variable location: base=reg%d, offset=%#lx reg%ld base=reg%ld, offset=%#lx use frame base, offset=%#lx address=%#lx scope: [%d/%d] (die:%lx) [function] %s [inlined] %s [block] [unknown] tag=%x bb: [%lx - %lx] var [%lx] -%#x(stack) var [%lx] reg%d var [%lx] copyback reg%d percpu ptr stack canary percpu var fbreg : retry cfa this-cpu var global var final result: no variable found (unknown type) event[%d] = %s %*s %10s %10s %s /tmp/jitted- unwind: no map for %lx '' unwind: failed with '%s' convert.queue-size failed to create a field %s failed to set field value %s failed to set payload %s SET [%s = %lu] \x%02x UNPRINTABLE-STRING Failed to create CTF stream Failed to obtain cpu field Failed to update CPU number failed to set file value %s Failed add payload array %s Failed to setup all events. perf_ip perf_tid perf_pid perf_id perf_stream_id perf_period perf_weight perf_data_src perf_transaction perf_callchain_size perf_callchain failed to set callchain[%d] raw_len raw_data failed to set raw_data[%d] CTF stream %d flush failed sample %lu failed to set value %s field '%s' %s_dupl_%d Failed to add field '%s': %d filename perf clock perf_clock Failed to create CTF clock. perf_stream Failed to setup CTF clock. Failed to create data types. Failed to setup CTF writer. Linux sysname machine domain tracer_name Adding event '%s' (type %d) Failed to add field '%s'; Failed to add event '%s'. Adding comm event perf_comm Adding exit event perf_exit Adding fork event perf_fork Adding mmap event perf_mmap Adding mmap2 event perf_mmap2 Failed to allocate streams. Error during conversion. , %lu non-samples) ] \" \\ \b \f \r \t \u%04x "0x%lx" Sample resolution failed! %li Error opening output file! Error creating perf session! Symbol init error! "linux-perf-json-version": 1 "headers": { header-version %FT%TZ captured-on data-offset data-size feat-offset os-release cpu-desc nrcpus-online nrcpus-avail clock-time real-time perf-version cmdline "samples": [ DynaLoader::boot_DynaLoader %s.pl use Perf::Trace::Core; use Perf::Trace::Context; use Perf::Trace::Util; sub %s::%s { my ( $event_name, $context, $common_cpu, $common_secs, $common_nsecs, $common_pid, $common_comm, $common_callchain, $%s ) = @_; printf(" \n", ". " %%d %%u ); } flag_str(" %s::%s", "%s", $%s) symbol_str(" generated Perl script: %s binding main::trace_end main::trace_begin main::define_flag_value main::define_flag_field main::define_symbolic_field main::define_symbolic_value Unsupported print arg type common_pid %s::%s main::trace_unhandled process_event %s.py import os import sys from Core import * def trace_begin(): print("in trace_begin") def trace_end(): print("in trace_end") def %s__%s( common_cpu, common_secs, common_nsecs, common_comm, common_callchain, perf_sample_dict print(" " %% \ ( " \ " )) if 'sym' in node: else: print() %s__%s", "%s", %s) generated Python script: %s couldn't create Python tuple %5s:0x%lx stat__%s can't find python handler %s error resizing Python tuple couldn't create Python list %s+0x%x unthrottle auxtrace_error sym_off sym_srcline Can't open python script "%s" __main__ perf_trace_context perf_script_context failed to initialize export perf_db_export_mode perf_db_export_calls perf_db_export_callchains evsel_table machine_table comm_table comm_thread_table dso_table symbol_table branch_type_table sample_table call_path_table call_return_table context_switch_table synth_data bcrosyiABExghDt ev_name phys_addr time_enabled time_running values couldn't create mem-info datasrc datasrc_decode raw_buf mispred from_dsoname to_dsoname brstack brstacksym machine_pid vcpu cpumode addr_correlates_sym addr_dso_map_end addr_dso_map_start addr_dso_bid addr_dso addr_symoff addr_symbol flags_disp insn_cnt cyc_cnt iregs uregs %s__%s couldn't create Python dict common_cpu common_s common_ns common_comm common_callchain func_code __code__ co_argcount 1.2.11 � Compressed file is corrupt Unknown error, possibly a bug rb lzma: read error: %s lzma: write error: %s lzma: failed %s void byte double float short boolean $SP$ $BP$ $RF$ $LT$ $GT$ $LP$ $RP$ $u20$ $u27$ $u5b$ $u5d$ $u7e$ jit marker trying : %s /jit- .dump jit marker found: %s [anon: /memfd: %s/jitted-%d-%lu.so write ELF image %s cannot create jit ELF %s: %s injected: %s (%d) ELF initialization failed elf_begin failed cannot get ehdr cannot create section cannot get new data cannot get section header cannot allocate strsym failed to create EVP_MD_CTX elf_update 4 failed elf_update debug failed Overwrite existing hook: %s [bpf] bpf_trampoline_%lu bpf_dispatcher_%s -- kernel too old? # bpf_prog_info %u: can't get prog info: %s %s: mismatch in rec size CROSS_COMPILE riscv32 mips-unknown-linux-gnu- mipsel-linux-android- mips-linux-gnu- mips64-linux-gnu- mips64el-linux-gnuabi64- mips64-linux-gnuabi64- mipsel-linux-gnu- x86_64-pc-linux-gnu- x86_64-unknown-linux-gnu- i686-pc-linux-gnu- i586-pc-linux-gnu- i486-pc-linux-gnu- i386-pc-linux-gnu- i686-linux-android- i686-android-linux- x86_64-linux-gnu- i586-linux-gnu- sparc-unknown-linux-gnu- sparc64-unknown-linux-gnu- sparc64-linux-gnu- sh-unknown-linux-gnu- sh64-unknown-linux-gnu- sh-linux-gnu- sh64-linux-gnu- s390-ibm-linux- s390x-linux-gnu- riscv64-unknown-linux-gnu- riscv64-linux-android- riscv64-linux-gnu- riscv32-unknown-linux-gnu- riscv32-linux-android- riscv32-linux-gnu- powerpc-unknown-linux-gnu- powerpc-linux-gnu- powerpc64-unknown-linux-gnu- powerpc64-linux-gnu- powerpc64le-linux-gnu- aarch64-linux-android- aarch64-linux-gnu- arm-eabi- arm-linux-androideabi- arm-unknown-linux- arm-unknown-linux-gnu- arm-unknown-linux-gnueabi- arm-linux-gnu- arm-linux-gnueabihf- arm-none-eabi- arc-linux- arc-snps-linux-uclibc- arc-snps-linux-gnu- %s,%u,%u,%u$ %s-%u-%X-%X$ @ @ %lfGHz intel_bts %#llx:%s POUT PIN %#lx:%s kvm:kvm_msr kvm:kvm_pio kvm:kvm_mmio gpa VMX SVM Hygon HLT vmexit ioport kvm:kvm_entry kvm:kvm_exit MSR Access IO Port Access MMIO Access exit_reason vcpu_id VM-EXIT read_cr0 read_cr2 read_cr3 read_cr4 read_cr8 write_cr0 write_cr2 write_cr3 write_cr4 write_cr8 read_dr0 read_dr1 read_dr2 read_dr3 read_dr4 read_dr5 read_dr6 read_dr7 write_dr0 write_dr1 write_dr2 write_dr3 write_dr4 write_dr5 write_dr6 write_dr7 DE excp DB excp BP excp OF excp BR excp UD excp NM excp DF excp TS excp NP excp SS excp GP excp PF excp MF excp AC excp MC excp XF excp nmi smi vintr cr0_sel_write read_idtr read_gdtr read_ldtr read_rt write_idtr write_gdtr write_ldtr write_rt rdtsc rdpmc pushf popf rsm iret swint hlt invlpg invlpga task_switch ferr_freeze vmrun hypercall vmload vmsave stgi clgi skinit rdtscp icebp wbinvd monitor xsetbv write_efer_trap write_cr0_trap write_cr4_trap write_cr8_trap invpcid npf avic_incomplete_ipi avic_unaccelerated_access vmgexit vmgexit_mmio_read vmgexit_mmio_write vmgexit_nmi_complete vmgexit_ap_hlt_loop vmgexit_ap_jump_table vmgexit_page_state_change vmgexit_guest_request vmgexit_ext_guest_request vmgexit_ap_creation vmgexit_hypervisor_feature invalid_guest_state EXCEPTION_NMI EXTERNAL_INTERRUPT TRIPLE_FAULT INIT_SIGNAL SIPI_SIGNAL INTERRUPT_WINDOW NMI_WINDOW TASK_SWITCH INVLPG RDPMC RDTSC VMCALL VMCLEAR VMLAUNCH VMPTRLD VMPTRST VMREAD VMRESUME VMWRITE VMOFF VMON CR_ACCESS DR_ACCESS IO_INSTRUCTION MSR_READ MSR_WRITE INVALID_STATE MSR_LOAD_FAIL MWAIT_INSTRUCTION MONITOR_TRAP_FLAG MONITOR_INSTRUCTION PAUSE_INSTRUCTION MCE_DURING_VMENTRY TPR_BELOW_THRESHOLD APIC_ACCESS EOI_INDUCED GDTR_IDTR LDTR_TR EPT_VIOLATION EPT_MISCONFIG INVEPT RDTSCP PREEMPTION_TIMER INVVPID WBINVD XSETBV APIC_WRITE RDRAND INVPCID VMFUNC ENCLS RDSEED PML_FULL XSAVES XRSTORS UMWAIT TPAUSE BUS_LOCK NOTIFY %eax Regex compilation error. +0 %.*s%.*s%.*s%.*s%.*s %rax %al %ah %ebx %rbx %bl %bh %ecx %rcx %cl %ch %edx %rdx %dl %dh %esi %rsi %sil %edi %rdi %dil %ebp %rbp %bpl %rsp %esp %spl %r8b %r8w %r8d %r9b %r9w %r9d %r10b %r10w %r10d %r11b %r11w %r11d %r12b %r12w %r12d %r13b %r13w %r13d %r14b %r14w %r14d %r15b %r15w %r15d Local Retire Latency uops_retired.slots topdown mem-ldst %s/devices/uncore_iio_%d devices/uncore_iio_%d/die%d Mode iostat is not supported %04x:%02hhx Failed to realloc memory %08x:%02hhx S%d-uncore_iio_%d<%04x:%02x> %6lu.%09lu%s%04x:%02x%s port, port %8.0f Inbound Read(MB) Inbound Write(MB) Outbound Read(MB) Outbound Write(MB) rip GenuineIntel, -%u caps/topa_multiple_entries psb_period %s psb_period %zu %s: failed, error %d caps/mtc caps/mtc_periods ,mtc,mtc_period=%d caps/psb_cyc caps/psb_periods ,psb_period=%d format/pt format/branch ,pt,branch %s default config: %s noretcomp mtc_period max_nonturbo_ratio caps/event_trace cyc_thresh caps/cycle_thresholds Intel PT snapshot size: %zu JITDUMP_USE_ARCH_TIMESTAMP Intel BTS: TSC not available Intel BTS snapshot size: %zu Usage: %s(%s) Context.c (sI) (sIs#) common_pc perf_sample_insn perf_set_itrace_options Set --itrace options. perf_sample_srcline perf_sample_srccode ---------------------------------------------- Failed to add disassembler %d Not enough memory for annotate.disassembler_style Not enough memory for annotate.objdump Not enough memory for annotate.addr2line %s variable unknown, ignoring... %s(%d): ERANGE! sym->name=%s, start=%#lx, addr=%#lx, end=%#lx %s(%d): ENOMEM! sym->name=%s, start=%#lx, addr=%#lx, end=%#lx, func: %d %#lx %s: period++ [addr: %#lx, %#lx, evidx=%d] => nr_samples: %lu, period: %lu BB with bad start: addr %lx start %lx sym %lx saddr %lx %s: failed to initialize %s arch priv area %-*.*s| Source code & Disassembly of %s for %s (%lu samples, percent: %s) '+' Event occurrences may be lost due to branch counter saturated (Average IPC: %.2f, IPC Coverage: %.1f%%) --prefix-strip requires --prefix problem processing %d event, skipping it. build <%s> already linked to %s Failed to update/scan SDT cache for %s bad config value for '%s' in %s, ignoring... bad config value for '%s', ignoring... bad config file line %d in %s Not enough memory to process %s/.perfconfig, ignoring it. File %s not owned by current user or root, ignoring it. Error in the given config file: wrong config key-value pair %s=%s ^[ct]?br?\.?(cc|cs|eq|ge|gt|hi|hs|le|lo|ls|lt|mi|ne|pl|vc|vs)?n?z?$ ^blx?(cc|cs|eq|ge|gt|hi|le|ls|lt|mi|ne|pl|vc|vs)?$ ^bx?(cc|cs|eq|ge|gt|hi|le|ls|lt|mi|ne|pl|vc|vs)?$ %*[^,],%u,%[^,],%[^,],%[^,],%s mov [%x] stack canary -> reg%d mov [%x] this-cpu addr=%#lx -> reg%d mov [%x] global addr=%lx -> reg%d mov [%x] percpu %#x(reg%d,reg%d) -> reg%d mov [%x] percpu %#x(reg%d) -> reg%d mov [%x] pointer %#x(reg%d) -> reg%d No vmlinux file%s was found in the path. Note that annotation using /proc/kcore requires CAP_SYS_RAWIO capability. Please use: perf buildid-cache -vu vmlinux or: --vmlinux vmlinux Please link with binutils's libopcode to enable BPF annotation Problems with arch specific instruction name regular expressions. Problems while parsing the CPUID in the arch specific initialization. The %s BPF file has no BTF section, compile with -g or use pahole -J. Internal error: Invalid %d error code %s: filename=%s, sym=%s, start=%#lx, end=%#lx annotating [%p] %30s : [%p] %30s Reading raw instruction from : %s using dso__data_read_offset The %s disassembler isn't linked in for %s in %s %s %s%s --start-address=0x%016lx --stop-address=0x%016lx %s -d %s %s %s %c%s%c %s%s -C "$1" Failure allocating memory for the command to run Failure creating FILE stream for %s Failure allocating memory for tab expansion no arch specific strerrno function unknown stat config term %llu %d/%d - nr_namespaces: %u [ %d/%d: [%#llx(%#llx) @ %#llx]: %c %s %d/%d: [%#llx(%#llx) @ %#llx <%s>]: %c%c%c%c %s %d/%d: [%#llx(%#llx) @ %#llx %02x:%02x %llu %llu]: %c%c%c%c %s failed to get threads from event failed to get cpumap from event offset: %#llx size: %#llx flags: %#llx [%s%s%s] addr %llx len %u type %u flags 0x%x name %s rounding mmap pages size to %s (%lu pages) Invalid argument for --mmap_pages/-m Read format differs %#lx vs %#lx FATAL: evlist->threads need to be set at this point (%s:%d). Error: %s. Hint: Check /proc/sys/kernel/perf_event_paranoid setting. For your workloads it needs to be <= 1 Hint: For system wide tracing it needs to be set to -1. Hint: Try: 'sudo sh -c "echo -1 > /proc/sys/kernel/perf_event_paranoid"' Hint: The current value is %d. kernel/perf_event_max_sample_rate Error: %s. Hint: Check /proc/sys/kernel/perf_event_max_sample_rate. Hint: The current value is %d and %lu is being requested. Error: %s. Hint: Check /proc/sys/kernel/perf_event_mlock_kb (%d kB) setting. Hint: Tried using %zd kB. Hint: Try 'sudo sh -c "echo %d > /proc/sys/kernel/perf_event_mlock_kb"', or Hint: Try using a smaller -m/--mmap-pages value. Control descriptor is not initialized Failed to add ctl fd entry: %m failed to write to ctl_ack_fd %d: %m Failed to read from ctlfd %d: %m failed: can't find '%s' event WARNING: A requested CPU in '%s' is not supported by PMU '%s' (CPUs %s) for event '%s' cannot locate proper evsel for the side band event enabling sample_id_all for all side band events unknown-ext-hardware-cache-type unknown-ext-hardware-cache-result decreasing precise_ip by one (%d) The cycles event is not supported, trying to fall back to %s kernel.perf_event_paranoid=%d, trying to fall back to excluding kernel and hypervisor samples Access to performance monitoring and observability operations is limited. Enforced MAC policy settings (SELinux) can limit access to performance monitoring and observability operations. Inspect system audit records for more perf_event access control information and adjusting the policy. No permission to enable %s event. Consider adjusting /proc/sys/kernel/perf_event_paranoid setting to open access to performance monitoring and observability operations for processes without CAP_PERFMON, CAP_SYS_PTRACE or CAP_SYS_ADMIN Linux capability. More information can be found at 'Perf events and tool security' document: https://www.kernel.org/doc/html/latest/admin-guide/perf-security.html perf_event_paranoid setting is %d: -1: Allow use of (almost) all events by all users Ignore mlock limit after perf_event_mlock_kb without CAP_IPC_LOCK >= 0: Disallow raw and ftrace function tracepoint access >= 1: Disallow CPU event access >= 2: Disallow kernel profiling To make the adjusted perf_event_paranoid setting permanent preserve it in /etc/sysctl.conf (e.g. kernel.perf_event_paranoid = <setting>) The %s event is not supported. Too many events are opened. Probably the maximum number of open file descriptors has been reached. Hint: Try again after reducing the number of events. Hint: Try increasing the limit with 'ulimit -n <limit>' Not enough memory to setup event with callchain. Hint: Try tweaking /proc/sys/kernel/perf_event_max_stack Hint: Current value: %d No such device - did you specify an out-of-range profile CPU? %s: PMU Hardware or event type doesn't support branch stack sampling. %s: PMU Hardware doesn't support 'aux_output' feature %s: PMU Hardware doesn't support 'aux_action' feature %s: PMU Hardware doesn't support sampling/overflow-interrupts. Try 'perf stat' 'precise' request may not be supported. Try removing 'p' modifier. No hardware sampling interrupt available. The PMU counters are busy/taken by another profiler. We found oprofile daemon running, please stop it and try again. Asking for the code page size isn't supported by this kernel. Asking for the data page size isn't supported by this kernel. Reading from overwrite event is not supported by this kernel. clockid feature not supported. The 'aux_action' feature is not supported, update the kernel. The 'aux_output' feature is not supported, update the kernel. Cannot collect data source with the load latency event alone. Please add an auxiliary event in front of the load latency event. The sys_perf_event_open() syscall returned with %d (%s) for event (%s). /bin/dmesg | grep -i perf may provide additional information. /proc/sys/kernel/perf_event_max_stack Invalid event (%s) in per-thread mode, enable system wide with '-a'. LBR callstack option is only available to get user callchain information. Falling back to framepointers. Cannot use LBR callstack with branch stack. Falling back to framepointers. WARNING: The use of --call-graph=dwarf may require all the user registers, specifying a subset with --user-regs may render DWARF unwinding unreliable, so the minimal registers set (IP, SP) is explicitly forced. Cannot use DWARF unwind for function trace event, falling back to framepointers. Disabling user space callchains for function trace event. per-event callgraph setting for %s failed. Apply callgraph global setting for it sys_perf_event_open: pid %d cpu %d group_fd %d flags %#lx sys_perf_event_open failed, error %d WARNING: Ignored open failure for pid %d failed to attach bpf fd %d: %s switching off exclude_guest for PMU %s switching off branch counters support switching off branch HW index support switching off branch sample type no (cycles/flags) Using PERF_SAMPLE_READ / :S modifier is not compatible with inherit, falling back to no-inherit. switching off PERF_FORMAT_LOST support switching off weight struct support Kernel has no PERF_SAMPLE_CODE_PAGE_SIZE support Kernel has no PERF_SAMPLE_DATA_PAGE_SIZE support Kernel has no cgroup sampling support Kernel has no attr.aux_output support <not enough memory for the callchain cursor>%s PERF_COUNT_HW_CACHE_OP_PREFETCH PERF_COUNT_HW_CACHE_RESULT_ACCESS PERF_COUNT_HW_CACHE_RESULT_MISS PERF_COUNT_HW_STALLED_CYCLES_BACKEND PERF_COUNT_HW_STALLED_CYCLES_FRONTEND PERF_COUNT_HW_BRANCH_INSTRUCTIONS PERF_COUNT_HW_CACHE_REFERENCES PERF_COUNT_SW_EMULATION_FAULTS PERF_COUNT_SW_ALIGNMENT_FAULTS PERF_COUNT_SW_CONTEXT_SWITCHES { sample_period, sample_freq } { wakeup_events, wakeup_watermark } ERROR: switch-%s event not found (%s) HINT: use 'perf evlist' to see the available event names failed to mmap perf event ring buffer, error %d failed to alloc mmap affinity mask, error %d failed to init mmap compressor, error %d failed to mmap data buffer, error %d failed to allocate aiocb for data buffer, error %m failed to allocate cblocks for data buffer, error %m failed to allocate data buffer, error %m failed to allocate data buffer area, error %m Failed to allocate node mask for mbind: error %m Failed to bind [%p-%p] AIO buffer to node %lu: error %m invalid or unsupported event: WARNING: failed to set leader: empty list WARNING: event parser found nothing WARNING: events were regrouped to match PMUs WARNING: failed to provide error string or struct Failed to allocate memory for event parsing error: %s (%s) Weak modifier is for use with groups Maximum combined precise value is 3, adding precision to "%s" --filter option should follow a -e tracepoint or HW tracer option not enough memory to hold filter string --exclude-perf option should follow a -e tracepoint option '%s' is not usable in 'perf stat' Failed to find PMU for type %d ..after resolving event: %s/%s/ Unable to find PMU or event on a PMU of '%s' valid terms: call-graph,stack-size Error: failed to open tracing events directory Failed to allocate new strlist for SDT Failed to allocate new strlist for symbol events Fail to find IP register for arch %s, returns 0 Fail to find SP register for arch %s, returns 0 Couldn't bump rlimit(MEMLOCK), failures may take place when creating BPF maps, etc this should not happen, your vsnprintf is broken ............................................................................................................................................................................................................... --------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------- PerfTop:%8.0f irqs/sec kernel:%4.1f%% exact: %4.1f%% lost: %lu/%lu drop: %lu/%lu [ PerfTop:%8.0f irqs/sec kernel:%4.1f%% us:%4.1f%% guest kernel:%4.1f%% guest us:%4.1f%% exact: %4.1f%% [ Internal error: passing unmasked cpumode (%x) to is_kernel_module Failed to check whether %s is a kernel module or not. Assume it is. DSO data fd counter out of bounds. DSO %s is still in rbtree when being deleted! %s/sys/module/%.*s/notes/.note.gnu.build-id Internal tools/perf/ library error acpi_processor_ffh_cstate_enter mwait_idle_with_hints.constprop.0 %s/proc/{kallsyms,modules} inconsistency while looking for "%s" module! Failed to open %s. Note /proc/kcore requires CAP_SYS_RAWIO capability to access. Using %s for kernel object code Looking at the vmlinux_path (%d entries long) No kallsyms or vmlinux with build-id %s was found Annotation needs to be init before symbol__init() '.' is the only non valid --field-separator argument /proc/sys/kernel/kptr_restrict /usr/lib/debug/boot/vmlinux-%s /usr/lib/debug/lib/modules/%s/vmlinux /usr/lib/debug/boot/vmlinux-%s.debug Bad metric-id encoding in: '%s' Cannot find metric or group `%s' Try disabling the NMI watchdog to comply NO_NMI_WATCHDOG metric constraint: echo 0 > /proc/sys/kernel/nmi_watchdog perf stat ... echo 1 > /proc/sys/kernel/nmi_watchdog Events in '%s' fully contained within '%s' Cannot resolve IDs for %s: %s failed: recursion detected for %s Not grouping metric %s's events. Use hardware aware grouping instead of traditional metric grouping method copying metric event for cgroup '%s': %s (idx=%d) devices/system/cpu/cpu%d/cache/index%d/ # directory data version : %lu # contains samples with branch stack # contains AUX area data (e.g. instruction trace) # compressed : %s, level = %d, ratio = %d # CPU %d: Core ID %d, Die ID %d, Socket ID %d # Core ID, Die ID and Socket ID information is not available # CPU %d: Core ID %d, Socket ID %d # Core ID and Socket ID information is not available # memory nodes (nr %d, block size 0x%llx): # sample duration : %10.3f ms Error: calling %s in pipe-mode. Failed to write auxtrace index # pmu mappings: not available # pmu mappings: unable to read # node%u meminfo : total = %lu kB, free = %lu kB Failed to lseek to %lu offset for feature %d, continuing... # %s info available, use -I to display failed to write buildid table cannot find event format for %d # %s pmu capabilities: not available # reference time: %s = %ld.%06d (TOD) = %ld.%09ld (%s) Failed to process auxtrace index Pipe ABI%d perf.data file detected ABI%d perf.data file detected, need_swap=%d unknown feature %d, continuing... build id event received for %s: %s [%zu] Failed to read buildids, continuing... %s: couldn't read %s, does this arch have topology information? Failed to write MEM_TOPOLOGY, size %zd nodes %s/devices/system/node/node%lu failed: can't open memory sysfs data # AMD systems uses ibs_op// PMU for some precise events, e.g.: cycles:p, see the 'perf list' man page for further details. cpu pmu capabilities not available pmu capabilities not available %s pmu capabilities not available interpreting btf from systems with endianness is not yet supported interpreting bpf_prog_info from systems with endianness is not yet supported detected invalid bpf_prog_info Reserved bits are set unexpectedly. Please update perf tool. Unknown sample type (0x%llx) is detected. Please update perf tool. Unknown read format (0x%llx) is detected. Please update perf tool. Unknown branch sample type (0x%llx) is detected. Please update perf tool. # event desc: not available or unable to read devices/system/memory/block_size_bytes failed to write feature section File contains data but offset unknown failed to write perf header attribute Invalid regular expression %s /sys/devices/system/cpu/cpu%d/online devices/system/cpu/cpu%d/online failed to write perf pipe header Perf file header corrupt: header overlaps attrs Perf file header corrupt: header overlaps data Perf file header corrupt: Attributes and data overlap In-place update not supported when byte-swapping is required WARNING: The %s file's data size field is 0 which is unexpected. Was the 'perf record' command properly terminated? ERROR: The %s file's attr size field is 0 which is unexpected. Was the 'perf record' command properly terminated? cannot read %d bytes of header attr file uses a more recent and unsupported ABI (%zu bytes extra) invalid record type %d in pipe-mode failed to get event_update cpus %s: repiping tracing data padding %s: tracing data size mismatch not enough memory to create child for code path tree Warning: empty node in callchain tree not enough memory for the code path tree not enough memory for the code path branch statistics callchain cursor creation failed callchain: Incorrect stack dump size (max %ld): %s callchain: No more arguments needed for --call-graph lbr callchain: Unknown --call-graph option value: %s Invalid callchain sort key: %s Invalid callchain threshold: %s Invalid callchain print limit: %s Can't register callchain params failed to allocate read_values threads arrays failed to allocate read_values counters arrays failed to enlarge read_values threads arrays failed to allocate read_values counters array failed to enlarge read_values rawid array failed to enlarge read_values ->values array INTERNAL ERROR: Failed to allocate counterwidth array . ... raw event: size %d bytes Problems setting modules path maps, continuing anyway... invalid callchain context: %ld Discarding thread maps for %d:%d Failed to join map groups for %d:%d problem inserting idle task for machine pid %d problem processing PERF_RECORD_COMM, skipping event. WARNING: kernel seems to support more namespaces than perf tool. Try updating the perf tool.. WARNING: perf tool seems to support more namespaces than the kernel. Try updating the kernel.. problem processing PERF_RECORD_NAMESPACES, skipping event. : id:%lu: lost samples :%llu%s %s: unsupported cpumode - ignoring Failed to write kernel text poke at %#llx Failed to find kernel text poke address map for %#llx Added extra kernel map %s %lx-%lx Problems creating extra kernel maps, continuing anyway... Problems creating module maps, continuing anyway... Problems creating module maps for guest %d, continuing anyway... invalid directory (%s). Skipping. removing erroneous parent thread %d/%d problem processing PERF_RECORD_FORK, skipping event. Failed to allocate space for stitched LBRs. Disable LBR stitch corrupted branch chain. skipping... Not resolving symbols with an unwinder isn't currently supported problem processing PERF_RECORD_MMAP2, skipping event. problem processing PERF_RECORD_MMAP, skipping event. %.*s/platforms/%.*s/arch-%s/usr/lib/%s %.*s was updated (is prelink enabled?). Restart the long running apps that use it! no symbols found in %s, maybe install a debug package? Internal error: map__kmap with a non-kernel map Internal error: map__kmaps with a non-kernel map Internal error: kernel dso with non kernel map overlapping maps in %s (disable tui for more info) Reloading kvm_intel module with vmm_exclusive=0 will reduce the gaps to only guest's timeslices. Processed %d events and lost %d chunks! Check IO/CPU overload! Processed %lu samples and lost %3.2f%%! AUX data lost %lu times out of %u! module/kvm_intel/parameters/vmm_exclusive AUX data had gaps in it %lu times out of %u! Are you running a KVM guest in the background?%s AUX data detected collision %lu times out of %u! Found %u unknown events! Is this an older tool processing a perf.data file generated by a more recent tool? If that is not the case, consider reporting to linux-kernel@vger.kernel.org. %u samples with id not present in the header Found invalid callchains! %u out of %u events were discarded for this reason. Consider reporting to linux-kernel@vger.kernel.org. %u unprocessable samples recorded. Do you have a KVM guest running and not using 'perf kvm'? %u out of order events recorded. %d map information files for pre-existing threads were not processed, if there are samples for addresses they will not be resolved, you may find out which are these threads by running with -v and redirecting the output to a file. The time limit to process proc map is too short? Increase it by --proc-map-timeout cpu_map swap: unsupported long size ... %s regs: mask 0x%lx ABI %s incompatible file format (rerun with -v to learn more) WARNING: No sample_id_all support, falling back to unordered processing (IP, 0x%x): %d/%d: %#lx period: %lu addr: %#lx ..... %2lu: %016lx -> %016lx %hu cycles %s%s%s%s %x %s %s ..... %2lu: %016lx ..... %2lu: %016lx ... branch stack counters: nr:%lu (counter width: %u max counter nr:%u) ... ustack: size %lu, offset 0x%x Unexpected perf_event_attr size %s: head=%#lx event->header.size=%#x, mmap_size=%#zx: fuzzed or compressed perf.data? %#lx [%#x]: failed to process type: %d %#lx [%#x]: failed to process type: %d [%s] failed to allocate memory to read event unexpected end of event stream No trace sample to read. Did you call 'perf %s'? (excludes AUX area (e.g. instruction trace) decoded / synthesized events) File does not contain CPU events. Remove -C option to proceed. Requested CPU %d too large. Consider raising MAX_NR_CPUS Couldn't allocate memory for decompression Invalid counter set entry at %zd Invalid counter set data encountered [%#08zx] Trailer:%c%c%c%c%c Cfvn:%d Csvn:%d Speed:%d TOD:%#llx 1:%lx 2:%lx 3:%lx TOD-Base:%#llx Type:%x [%#08zx] Counterset:%d Counters:%d Counter:%03d %s Value:%#018lx Invalid %s raw data encountered Invalid raw IBS Fetch MSR data encountered L3MissOnly %d FetchOcMiss %d FetchL3Miss %d ibs_fetch_ctl: %016llx MaxCnt %7d Cnt %7d Lat %5d En %d Val %d Comp %d%s PhyAddrValid %d%s L1TlbMiss %d L2TlbMiss %d RandEn %d%s%s ic_ibs_ext_ctl: %016llx IbsItlbRefillLat %3d ibs_op_ctl: %016llx MaxCnt %9d%s En %d Val %d CntCtl %d=%s CurCnt %9d ibs_op_data: %016llx CompToRetCtr %5d TagToRetCtr %5d%s%s%s BrnRet %d RipInvalid %d BrnFuse %d Microcode %d ibs_op_data2: %016llx %sRmtNode %d%s ibs_op_data3: %016llx LdOp %d StOp %d DcL1TlbMiss %d DcL2TlbMiss %d DcL1TlbHit2M %d DcL1TlbHit1G %d DcL2TlbHit2M %d DcMiss %d DcMisAcc %d DcWcMemAcc %d DcUcMemAcc %d DcLockedOp %d DcMissNoMabAlloc %d DcLinAddrValid %d DcPhyAddrValid %d DcL2TlbHit1G %d%s SwPf %d%s%s DcMissLat %5d TlbRefillLat %5d Invalid raw IBS Op MSR data encountered DataSrc 1=Local L3 or other L1/L2 in CCX DataSrc 2=Another CCX cache in the same NUMA node DataSrc 5=Another CCX cache in a different NUMA node DataSrc 7=MMIO/Config/PCI/APIC DataSrc 12=Coherent Memory of a different processor type next_flush - ordered_events__flush PRE %s, nr_events %u Processing time ordered events... next_flush - ordered_events__flush POST %s, nr_events %u last flush, last_flush_type %d alloc size %luB (+%zu), max %luB allocation limit reached %luB broken map groups on thread %d/%d parent %d/%d scandir for %d returned empty, skipping Couldn't resolve comm name for pid %d yyset_lineno called with no buffer yyset_column called with no buffer out of dynamic memory in yy_create_buffer() out of dynamic memory in yyensure_buffer_stack() out of dynamic memory in yy_scan_buffer() out of dynamic memory in yy_scan_bytes() out of dynamic memory in yylex() flex scanner push-back overflow fatal flex scanner internal error--end of buffer missed input buffer overflow, can't enlarge buffer because scanner uses REJECT out of dynamic memory in yy_get_next_buffer() fatal flex scanner internal error--no action found Unable to find event on a PMU of '%s' WARNING: event '%s' not valid (bits %s of %s '%llx' not supported by kernel)! alias %s differs in field '%s' ('%s' != '%s') WARNING: '%s' format '%s' requires 'perf_event_attr::config%d'which is not supported by this version of perf! unknown term '%s' for pmu '%s' Required parameter '%s' not specified value too big for format (%s), maximum is %llu Attempt to set event's unit twice Attempt to set event's scale twice Attempt to set event snapshot twice aux-action=(pause|resume|start-paused) Failure to set up any core PMUs FATAL: not enough memory to print PMU events (see 'man perf-list' or 'man perf-record' on how to encode it) fatal error - scanner input buffer overflow <?xml version="1.0" standalone="no"?> <!DOCTYPE svg SYSTEM "http://www.w3.org/Graphics/SVG/1.1/DTD/svg11.dtd"> <svg width="%i" height="%lu" version="1.1" xmlns="http://www.w3.org/2000/svg"> <defs> <style type="text/css"> <![CDATA[ rect { stroke-width: 1; } rect.process { fill:rgb(180,180,180); fill-opacity:0.9; stroke-width:1; stroke:rgb( 0, 0, 0); } rect.process2 { fill:rgb(180,180,180); fill-opacity:0.9; stroke-width:0; stroke:rgb( 0, 0, 0); } rect.process3 { fill:rgb(180,180,180); fill-opacity:0.5; stroke-width:0; stroke:rgb( 0, 0, 0); } rect.sample { fill:rgb( 0, 0,255); fill-opacity:0.8; stroke-width:0; stroke:rgb( 0, 0, 0); } rect.sample_hi{ fill:rgb(255,128, 0); fill-opacity:0.8; stroke-width:0; stroke:rgb( 0, 0, 0); } rect.error { fill:rgb(255, 0, 0); fill-opacity:0.5; stroke-width:0; stroke:rgb( 0, 0, 0); } rect.net { fill:rgb( 0,128, 0); fill-opacity:0.5; stroke-width:0; stroke:rgb( 0, 0, 0); } rect.disk { fill:rgb( 0, 0,255); fill-opacity:0.5; stroke-width:0; stroke:rgb( 0, 0, 0); } rect.sync { fill:rgb(128,128, 0); fill-opacity:0.5; stroke-width:0; stroke:rgb( 0, 0, 0); } rect.poll { fill:rgb( 0,128,128); fill-opacity:0.2; stroke-width:0; stroke:rgb( 0, 0, 0); } rect.blocked { fill:rgb(255, 0, 0); fill-opacity:0.5; stroke-width:0; stroke:rgb( 0, 0, 0); } rect.waiting { fill:rgb(224,214, 0); fill-opacity:0.8; stroke-width:0; stroke:rgb( 0, 0, 0); } rect.WAITING { fill:rgb(255,214, 48); fill-opacity:0.6; stroke-width:0; stroke:rgb( 0, 0, 0); } rect.cpu { fill:rgb(192,192,192); fill-opacity:0.2; stroke-width:0.5; stroke:rgb(128,128,128); } rect.pstate { fill:rgb(128,128,128); fill-opacity:0.8; stroke-width:0; } rect.c1 { fill:rgb(255,214,214); fill-opacity:0.5; stroke-width:0; } rect.c2 { fill:rgb(255,172,172); fill-opacity:0.5; stroke-width:0; } rect.c3 { fill:rgb(255,130,130); fill-opacity:0.5; stroke-width:0; } rect.c4 { fill:rgb(255, 88, 88); fill-opacity:0.5; stroke-width:0; } rect.c5 { fill:rgb(255, 44, 44); fill-opacity:0.5; stroke-width:0; } rect.c6 { fill:rgb(255, 0, 0); fill-opacity:0.5; stroke-width:0; } line.pstate { stroke:rgb(255,255, 0); stroke-opacity:0.8; stroke-width:2; } <title>fd=%d error=%d merges=%d</title> <rect x="%.8f" width="%.8f" y="%.1f" height="%.1f" class="%s"/> <title>#%d blocked %s</title> <title>#%d running %s</title> <desc>Switched because: %s</desc> <text x="%.8f" y="%.8f" font-size="%.8fpt">%i</text> <g transform="translate(%.8f,%.8f)"> <title>#%d waiting %s</title> <rect x="0" width="%.8f" y="0" height="%.1f" class="%s"/> <text transform="rotate(90)" font-size="%.8fpt"> %s</text> <rect x="%.8f" width="%.8f" y="%.1f" height="%.1f" class="cpu"/> <text x="%.8f" y="%.8f">%s</text> /sys/devices/system/cpu/cpu0/cpufreq/scaling_available_frequencies <text transform="translate(%.8f,%.8f)" font-size="1.25pt">%s</text> <title>%d %s running %s</title> <text transform="rotate(90)" font-size="%.8fpt">%s</text> <rect class="%s" x="%.8f" width="%.8f" y="%.1f" height="%.1f"/> <text x="%.8f" y="%.8f" font-size="%.8fpt">C%i</text> <line x1="%.8f" x2="%.8f" y1="%.1f" y2="%.1f" class="pstate"/> <text x="%.8f" y="%.8f" font-size="0.25pt">%s</text> <title>%s wakes up %s</title> <line x1="%.8f" y1="%.2f" x2="%.8f" y2="%.2f" style="stroke:rgb(32,255,32);stroke-width:0.009"/> <g transform="translate(%.8f,%.8f)"><text transform="rotate(90)" font-size="0.02pt">%s ></text></g> <g transform="translate(%.8f,%.8f)"><text transform="rotate(90)" font-size="0.02pt">%s <</text></g> <circle cx="%.8f" cy="%.2f" r = "0.01" style="fill:rgb(32,255,32)"/> <title>Wakeup from interrupt</title> <circle cx="%.8f" cy="%.2f" r = "0.01" style="fill:rgb(255,128,128)"/> <rect x="%i" width="%.8f" y="0" height="%.1f" class="%s"/> <text transform="translate(%.8f, %.8f)" font-size="%.8fpt">%s</text> <line x1="%.8f" y1="%.2f" x2="%.8f" y2="%lu" style="stroke:rgb(%i,%i,%i);stroke-width:%.3f"/> topology: can't parse siblings map No memory to alloc tracepoints list can't get tracing/events/header_page can't record header_page file can't get tracing/events/header_event can't record header_event file can't get tracing/events/ftrace can't get tracing/printk_formats can't get tracing/saved_cmdline Python scripting not supported. Install libpython and rebuild perf to enable it. For example: # apt-get install python-dev (ubuntu) # yum install python-devel (Fedora) etc. Perl scripting not supported. Install libperl and rebuild perf to enable it. For example: # apt-get install libperl-dev (ubuntu) # yum install 'perl(ExtUtils::Embed)' (Fedora) etc. Error registering Python script extension: disabling it Error registering Perl script extension: disabling it printk format with empty entry reading input file (size expected=%d received=%d) not a trace file (missing 'tracing' tag) '%s' event is ambiguous: it can be %s or %s Cannot find event field for %s.%s --fields weight shows the average value unlike in the --sort key. Not enough memory to set up --sort Not enough memory to setup sort keys Not enough memory to setup overhead keys The "dcacheline" --sort key needs to know the cacheline size and it couldn't be determined on this system Not enough memory to setup output fields Samples: %lu%c of event%s '%s',%s%sEvent count (approx.): %lu FATAL ERROR: Couldn't setup hists class kernel/perf_event_max_contexts_per_stack Open /proc/version_signature failed: %s Reading from /proc/version_signature failed: %s Parsing /proc/version_signature failed: %s Unable to get kernel version from /proc/version_signature '%s' Unable to get kernel version from uname '%s' WARNING: debuginfod support requested, but perf is not built with it devices/system/cpu/cpu%d/topology/%s %s/devices/system/cpu/possible sysfs path crossed PATH_MAX(%d) size Failed to read max cpus, using default of %d %s/devices/system/node/possible Failed to read max nodes, using default of %d cpu_map__new_data unknown type %d %s/devices/system/cpu/cpu%d/topology/die_cpus_list %s/devices/system/cpu/cpu%d/topology/package_cpus_list %s/devices/system/cpu/cpu%d/topology/core_siblings_list %s/devices/system/cpu/cpu%d/topology/core_cpus_list %s/devices/system/cpu/cpu%d/topology/thread_siblings_list %s/devices/system/node/node%d/meminfo %s/devices/system/node/node%d/cpulist must define events before cgroups PID/TID switch overriding SYSTEM SYSTEM/CPU switch overriding PER-THREAD Problems obtaining information for user %s failed to read per-pkg counter Unmatched aggregation mode between aliases Failed to resolve counter for stat event. Failed to find perf count for CPU %d thread %d on event %s. ... id %llu, cpu %d, thread %d ... value %llu, enabled %llu, running %llu "core" : "S%d-D%d-C%d", "aggregate-number" : %d, "cache" : "S%d-D%d-L%d-ID%d", "aggregate-number" : %d, "cluster" : "S%d-D%d-CLS%d", "aggregate-number" : %d, "die" : "S%d-D%d", "aggregate-number" : %d, "socket" : "S%d", "aggregate-number" : %d, "node" : "N%d", "aggregate-number" : %d, "event-runtime" : %lu, "pcnt-running" : %.2f, Performance counter stats for Cannot allocate per-core aggr map for display %*s# Table of individual measurements: %17.*f +- %.*f seconds time elapsed Some events weren't counted. Try disabling the NMI watchdog: echo 0 > /proc/sys/kernel/nmi_watchdog perf stat ... echo 1 > /proc/sys/kernel/nmi_watchdog The events in group usually have to be from the same PMU. Try reorganizing the group. cannot set frequency and period at the same time frequency and count are zero, aborting error: Maximum frequency rate (%'u Hz) exceeded. Please use -F freq option with a lower value or consider tweaking /proc/sys/kernel/perf_event_max_sample_rate. warning: Maximum frequency rate (%'u Hz) exceeded, throttling from %'u Hz to %'u Hz. The limit can be raised via /proc/sys/kernel/perf_event_max_sample_rate. The kernel will lower it when perf's interrupts take too long. Use --strict-freq to disable this throttling, refusing to record. Lowering default frequency rate from %u to %u. Please consider tweaking /proc/sys/kernel/perf_event_max_sample_rate. couldn't read /proc/sys/kernel/perf_event_max_sample_rate info: Using a maximum frequency rate of %'d Hz %s %s: addr2line read address for sentinel: %s %s %s: addr2line read line: %s %s %s: addr2line filename:number : %s addr2line missing ':' in filename split Failed to allocate memory for addr2line could not start addr2line (%s) for %s: start_command return code %d %s %s: addr2line_subprocess_init failed Detected LLVM addr2line style Detected binutils addr2line style %s %s: addr2line configuration failed Unknown/broken addr2line style %s %s: could not send request %s %s: could not read first record %s %s: could not read sentinel record %s %s: unexpected record instead of sentinel not enough memory for the srcline node not enough memory for the inline node Failed to read build ID for %s Couldn't get COMM, tigd and ppid for pid %d Name: string not found for pid %d Tgid: string not found for pid %d PPid: string not found for pid %d Reading %s/proc/%d/task/%d/maps time out. You may want to increase the time limit by --proc-map-timeout cannot find cgroup mount point Not enough memory synthesizing mmap event for kernel modules Perf runs in non-root PID namespace but it tries to gather process info from its parent PID namespace. Please mount the proc file system properly, e.g. add the option '--mount-proc' for unshare command. Couldn't synthesize evsel unit. Couldn't synthesize evsel evsel. Couldn't synthesize evsel cpus. Couldn't synthesize evsel name. failed to create perf header attribute Couldn't synthesize thread map. No record header feature for header :%d Couldn't synthesize features. Couldn't record tracing data. Can't remove old data: %s (%s) Can't move data: %s (%s to %s) File %s not owned by current user or root (use -f to override) zero-sized data (%s), nothing to do! failed to get perf_event_mmap_page lock Synthesizing TSC conversion information perf_event_open(..., PERF_FLAG_FD_CLOEXEC) failed with unexpected error %d (%s) perf_event_open(..., 0) failed unexpectedly with error %d (%s) Out of memory: no thread stack Out of memory: discarding thread stack iostat mode is not supported on current platform [ Hot streams in old perf data only ] [ Hot streams in new perf data only ] Disambiguate symbol name by inserting #n after the name e.g. %s #2 Or select a global symbol by inserting #0 or #g or #G N'th occurrence (N=%d) of symbol '%s' not found. Global symbol '%s' not found. Note that symbols must be functions. Multiple symbols with name '%s' Failed to parse /proc/kallsyms Multiple kernel symbols with name '%s' AUX area tracing is not supported on this architecture auxtrace idx %d old %#lx head %#lx diff %#lx No AUX area tracing to snapshot Bad AUX area sampling option: '%s' Cannot add AUX area sampling to an AUX area event Cannot add AUX area sampling to a group leader AUX area sample size %u too big, max. %d Cannot add AUX area sampling because group leader is not an AUX area event AUX area sampling requires an AUX area event group leader plus other events to which to add samples AUX area sampling is not supported by kernel aux-action '%s' can only be used with AUX area event aux-action '%s' cannot be used for AUX area event itself Events with aux-action must have AUX area event group leader Synthesizing auxtrace information size: %#llx offset: %#llx ref: %#llx idx: %u tid: %d cpu: %d Bad Instruction Tracing options '%s' cpu %d pid %d tid %d ip %#llx code %u: %s Error: number of address filters (%d) exceeds maximum (%d) Kernel addresses are restricted. Unable to resolve kernel symbols. Symbol '%s' (0x%lx) comes before '%s' (0x%lx) Symbol '%s' (0x%lx) comes before address 0x%lx) Cannot determine size of symbol '%s' Failed to load symbols from: %s File '%s' not found or has no symbols. Failed to determine filter for %s Cannot determine file size. Failed to parse address filter: '%s' Filter format is: filter|start|stop|tracestop <start symbol or address> [/ <end symbol or size>] [@<file name>] Where multiple filters are separated by space or comma. %s 0x%llx Hints 0x%x Extensions 0x%x %s 0x%llx HW:%u CState:%u Sub-CState:%u %s 0x%llx Last CState:%u Deepest CState:%u Wake Reason 0x%x %s IP:%d Type 0x%02x Vector 0x%llx Suppressing CYC timestamp 0x%lx less than current timestamp 0x%lx ERROR: Unexpected branch at FUP instruction CTC timestamp 0x%lx last MTC %#x CTC rem %#x Timestamp: calculated %g TSC ticks per cycle too big (c.f. CBR-based value %g), pos 0x%lx Timestamp: calculated %g TSC ticks per cycle c.f. CBR-based value %g, pos 0x%lx Timestamp: calculated %g TSC ticks per cycle c.f. unknown CBR-based value, pos 0x%lx ERROR: Failed to get instruction ERROR: Conditional branch when expecting indirect branch ERROR: Unexpected indirect branch ERROR: Unexpected conditional branch Buffer 1st timestamp 0x%lx ref timestamp 0x%lx Suppressing MTC timestamp 0x%lx less than current timestamp 0x%lx Suppressing backwards timestamp ERROR: RET when expecting conditional branch ERROR: Bad RET compression (stack empty) ERROR: Bad RET compression (TNT=N) ERROR: Missing deferred TIP for indirect branch ERROR: Missing FUP after MODE.TSX ERROR: Missing FUP after PTWRITE ERROR: Missing FUP after EXSTOP WARNING: Unknown block type %u WARNING: Duplicate block type %u WARNING: Unknown block item %u type %d WARNING: Duplicate block item %u type %d timestamp: tsc_ctc_ratio_n %u timestamp: tsc_ctc_ratio_d %u Hop mode: decoding FUP and TIPs, but not TNT ERROR: First TSC is not in PSB+ Translated VM TSC %#lx -> %#lx VMCS %#lx TSC Offset %#lx ERROR: First TSC, unknown TSC Offset ERROR: First TSC, no PIP, unknown TSC Offset %s: intel_pt_ctc_to_tsc(decoder, new_ctc_delta) %#lx ERROR: Unknown TSC Offset for VMCS %#lx Fast forward towards timestamp 0x%lx Fast forward to next PSB timestamp 0x%lx Trace doesn't match instruction Never-ending loop (refer perf config intel-pt.max-loops) TIP.PGD ip %#lx offset %#lx in %s hit filter: %s offset %#lx size %#lx TIP.PGD ip %#lx offset %#lx in %s is not in a filter region Intel Processor Trace: failed to deliver error event, error %d . ... Intel Processor Trace data: size %zu bytes Intel PT: failed to deliver event, error %d ERROR: cpu %d expecting switch ip ERROR: guest sideband but no guest machine ERROR: thread has no dso for %#lx ERROR: thread has no map for %#lx ERROR: failed to read at offset %#lx Emulated ptwrite signature found Emulated ptwrite signature not found queue %u decoding cpu %d pid %d tid %d PEBS-via-PT record with no applicable_counters PEBS-via-PT record with no matching event, hw_id %d queue %u processing 0x%lx to 0x%lx Intel Processor Trace requires ordered events queue %u cpu %d pid %d tid %d sched_switch: cpu %d tid %d time %lu tsc %#lx itrace_start: cpu %d pid %d tid %d time %lu tsc %#lx Expecting CPU-wide context switch event context_switch event has no tid Invalidated instruction cache for %s at %#lx event %u: cpu %d time %lu tsc %#lx %s: filter string not null terminated Intel PT has no time information for VM Time Correlation Time ranges cannot be specified with VM Time Correlation %s: missing sched_switch event range %d: perf time interval: %lu to %lu range %d: TSC time interval: %#lx to %#lx Synthesizing '%s' event with id %lu sample type %#lx %s: failed to synthesize '%s' event type WARNING: Intel PT with pipe mode is not recommended. The output cannot relied upon. In particular, timestamps and the order of events may be incorrect. Intel PT decoding without timestamps There are no selected events with Intel Processor Trace data %s: missing context_switch attribute flag Failed to parse VM Time Correlation options MTC packets must have been enabled for VM Time Correlation Intel BTS: failed to deliver error event, error %d Intel BTS: failed to deliver branch event, error %d Intel BTS requires ordered events . ... Intel BTS data: size %zu bytes Synthesizing 'branches' event with id %lu sample type %#lx %s: failed to synthesize 'branches' event type There are no selected events with Intel BTS data ARM SPE: failed to deliver event, error %d . ... ARM SPE data: size %#zx bytes Old SPE metadata, re-record to improve decode accuracy No data or all data has been processed. SPE trace requires ordered events Arm SPE CONTEXT packets not found in the traces. Matching of TIDs to SPE events could be inaccurate. Failed to parse Arm SPE metadata. Only instruction-based sampling period is currently supported by Arm SPE. Arm SPE has a hardware-based sample period. Additional instruction events will be discarded by --itrace No selected events with SPE trace data ignoring unsupported address packet index: 0x%x . ... HISI PTT data: size %zu bytes %s %x %s %x %s %x %s %x %s %x %s %x %s %x %s %x %s pos:%#zx ip:%#lx P:%d CL:%d pid:%d.%d cpumode:%d cpu:%d s390 Auxiliary Trace: failed to deliver event Failed to find auxtrace log directory %s, continue with current directory... Missing auxtrace log directory %s, continue with current directory... s390 Auxiliary Trace: failed to deliver error event,error %d . ... s390 AUX data: size %zu bytes Invalid AUX trace data block size:%zu (type:%d bsdes:%hd dsdes:%hd) Invalid AUX trace basic entry [%#08zx] [%#08zx] Basic Def:%04x Inst:%#04x %c%c%c%c AS:%d ASN:%#04x IA:%#018llx CL:%d HPP:%#018llx GPP:%#018llx Invalid AUX trace diagnostic entry [%#08zx] [%#08zx] Diag Def:%04x %c Invalid AUX trace trailer entry [%#08zx] [%#08zx] Trailer %c%c%c bsdes:%d dsdes:%d Overflow:%lld Time:%#llx C:%d TOD:%#lx s390 Auxiliary Trace requires ordered events Failed to open counter set log file %s, continue... Failed to write counter set data Failed to open auxiliary log file %s,continue... Failed to write auxiliary data %s queue_nr:%d buffer:%ld offset:%#lx size:%#zx rest:%#zx [%#08lx] Invalid AUX trailer entry TOD clock base Unsupported --itrace options specified CS ETM Trace: Unknown Header Version = %#lx Magic number Unknown %lx Unknown parameter [%d] %lx CS ETM Trace: OpenCSD is not linked in, please recompile with CORESIGHT=1 TRCDEVARCH %llx TS_SOURCE %lld PMU type/num cpus %llx unknown branch filter %s, check man page Error: Can't use --branch-any (-b) with --branch-filter (-j). Unknown register "%s", check man page or run "perf record %s?" ERROR: Failed to allocate command list for unknown command. perf: '%s' is not a perf-command. See 'perf --help'. WARNING: You called a perf program named '%s', which does not exist. Continuing under the assumption that you meant '%s' in %0.1f seconds automatically... failed: event '%s' not found, use '-e list' to get list of available events failed: event '%s' not supported Memory events are enabled on a subset of CPUs: %s HINT: no first/last sample time found in perf data. Please use latest perf binary to execute 'perf record' (if '--buildid-all' is enabled, please set '--timestamp-boundary'). lookup(%s): ref metric name %s processing metric: %s EXIT: %f lookup(%s): ref val %f metric name %s No memory nodes, is CONFIG_MEMORY_HOTPLUG enabled? mem2node %03lu [0x%016lx-0x%016lx] WARNING: Failed to determine specified clock resolution. unknown clockid %s, check man page tpebs: Retire_latency of event %s is required tpebs: Failed to create control fifo tpebs: Prepare perf record for retire_latency Could not create thread to process sample data. perf record control write control message failed tpebs failed: perf record ack timeout tpebs failed: did not received an ack tpebs: perf record control ack failed bpf managed perf events do not yet support groups. bpf managed perf events do not yet support these targets. Failed to lock perf_event_attr map Failed to open leader skeleton Failed to load leader skeleton Failed to attach leader program The kernel does not support test_run for raw_tp BPF programs. Therefore, --use-bpf might show inaccurate readings Failed to open follower skeleton Failed to load follower skeleton Failed to parse bpf prog ids %s Failed to open fd for bpf prog %u prog FD %d doesn't have valid btf failed to load btf for prog FD %d Failed to get program name for bpf prog %u. Does it have BTF? bpf_program__set_attach_target failed. Does bpf prog %u have BTF? bpf_prog_profiler_bpf__load failed failed to get info_linear for prog FD %d Failed to open cgroup skeleton Failed to load cgroup skeleton Failed to open cgroup switches event Failed to attach cgroup program Failed to get cgroup id for %s Failed to update cgroup index map The kernel does not support test_run for raw_tp BPF programs. Therefore, --for-each-cgroup might show inaccurate readings bpf map lookup failed: idx=%u, event=%s, cgrp=%s ERROR: %s target function(s). Failed to open func latency skeleton Failed to load func latency skeleton Failed to attach fentry program Failed to attach fexit program Failed to config off-cpu BPF event Failed to open off-cpu BPF skeleton Failed to create a strlist for pid Failed to load off-cpu skeleton Failed to read cgroup id of %s Failed to attach off-cpu BPF skeleton Failed to attach off-cpu skeleton not supported sample type: %llx failed to write perf data, error: %m Error: %s event does not have %s Error: %s event does not have sample flags %d Hint: please add %s option to perf record cannot get fd for 'event_hash' map cannot get fd for 'filters' map Too many users for the filter map Cannot save pinned filter index Cannot get the thread list of the event cannot get fd for 'idx_hash' map Failed to update the idx_hash bpf-filter: idx_hash (task=%d,%s) -> %d Failed to attach perf sample-filter Failed to load perf sample-filter BPF skeleton Failed to update the filter map Failed to attach perf sample-filter program Failed to process filter entries Failed to open perf sample-filter BPF skeleton Failed to allocate pathname in the BPF-fs Failed to pin BPF filter objects chmod for perf_filter directory failed? chmod for perf_sample_filter failed perf_bpf_filter: Error: Unexpected item: %s syntax error, unexpected %s, expecting %s or %s or %s or %s syntax error, unexpected %s, expecting %s or %s or %s syntax error, unexpected %s, expecting %s or %s syntax error, unexpected %s, expecting %s perf_bpf_filter: cgroup accepts '==' or '!=' only Failed to open lock-contention BPF skeleton Failed to load lock-contention BPF skeleton report_workqueue_execute_start latency_workqueue_execute_start latency_workqueue_activate_work Failed to open kwork trace skeleton Unsupported bpf trace class %s Failed to load kwork trace skeleton Requested name filter %s too large, limit to %d Failed to attach kwork trace skeleton Invalid class type %d to add work perf kwork top start at: %lld perf kwork top finish at: %lld Failed to open kwork top skeleton Failed to load kwork top skeleton Failed to attach kwork top skeleton Missing PLT entry size for %s %s: problems reading %s PLT info. Failed to decompress (error %d) %s %s: truncating reading of build id in sysfs file %s: n_namesz=%u, n_descsz=%u. unrecognized DSO data encoding %d %s: build id mismatch for %s. %s: failed to find program header for symbol: %s st_value: %#lx %s: adjusting symbol: st_value: %#lx sh_addr: %#lx sh_offset: %#lx %s: adjusting symbol: st_value: %#lx p_vaddr: %#lx p_offset: %#lx Failed to get build-id from %s. Failed to add build-id cache: %s strlist__add failed with -ENOMEM run this command again with sudo. try 'sudo mount -o remount,mode=755 /sys/kernel/tracing/' No permission to %s tracefs. Please %s Debugfs or tracefs is not mounted Please try 'sudo mount -t tracefs nodev /sys/kernel/tracing/' %s/%s does not exist. Please rebuild kernel with %s. Failed to open %s/%cprobe_events: %s CONFIG_KPROBE_EVENTS=y and CONFIG_UPROBE_EVENTS=y Failed to open %s/kprobe_events: %s. Failed to open %s/uprobe_events: %s. Failed to synthesize probe trace event. Internal error: %s should have ':' but not. Failed to get a valid sdt type Module %s is not loaded, please specify its full path name. Failed to find the path for the kernel: %s Rebuild with CONFIG_DEBUG_INFO=y, or install an appropriate debuginfo package. The %s file has no debug information. %s is blacklisted function, skip it. Semantic error :%s is bad for event name -it must follow C symbol-naming rule. snprintf() failed: %d; the event name nbase='%s' is too long Error: event "%s" already exists. Hint: Remove existing event by 'perf probe -d' or force duplicates by 'perf probe -f' or set 'force=yes' in BPF source. Internal error: "%s" is an invalid event name. Too many events are on the same function. Warning: The probe function (%s) is a GNU indirect function. Consider identifying the final function used at run time and set the probe directly on that. Symbol %s address found : %lx Specified source line is not found. Failed to find source file path. Source file is shorter than expected. Failed to find the address of %s Semantic error :'%s' is not a valid number. Semantic error :Start line must be smaller than end line. Semantic error :Tailing with invalid str '%s'. Semantic error :'%s' is not a valid function name. Semantic error :Too many probe arguments (%d). Semantic error :%s must be an SDT name. Semantic error :Invalid absolute address. Semantic error :There is non-digit char in line number. Semantic error :There is non-digit character in offset. Semantic error :SRC@SRC is not allowed. Semantic error :%%%s is not supported. This program has a bug at %s:%d. Semantic error :Lazy pattern can't be used with line number. Semantic error :Lazy pattern can't be used with offset. Semantic error :Offset can't be used with line number. Semantic error :File always requires line number or lazy pattern. Semantic error :Offset requires an entry function. Semantic error :Offset/Line/Lazy pattern can't be used with return probe. symbol:%s file:%s line:%d offset:%lu return:%d lazy:%s Semantic error :ftrace does not support user access Semantic error :Array index must be a number. Semantic error :Argument parse error: %s Semantic error :You can't specify local variable for kretprobe. Semantic error :Too few probe arguments. Semantic error :Failed to parse event name: %s try to find information at %lx in %s Failed to find corresponding probes from debuginfo. Failed to find probe point from both of dwarf and map. WARN: Group name %s is ignored ERROR: Bootconfig doesn't support uprobes %sftrace.event.kprobes.%s.probe = Failed to get current event list. A semaphore is associated with %s:%s and seems your kernel doesn't support it. %s accesses a variable by symbol name, but that is not supported for user application probe. Please upgrade your kernel to at least 3.14 to have access to feature %s Failed to add event to probe cache Failed to find symbols matched to "%s" No kprobe blacklist support, ignored Too many entries matched in the cache of %s Could not open debuginfo. Try to use symbols. Try to find probe point from debuginfo. Failed to get ELF symbols for %s Relocated base symbol is not found! Check /proc/sys/kernel/kptr_restrict and /proc/sys/kernel/perf_event_paranoid. Or run as privileged perf user. Post processing failed or all events are skipped. (%d) An error occurred in debuginfo analysis (%d). Warning: No dwarf info found in the vmlinux - please rebuild kernel with CONFIG_DEBUG_INFO=y. Failed to load symbols from %s Please ensure the file is not stripped. Please ensure you can read the /proc/kallsyms symbol addresses. If /proc/sys/kernel/kptr_restrict is '2', you can not read kernel symbol addresses even if you are a superuser. Please change it to '1'. If kptr_restrict is '1', the superuser can read the symbol addresses. In that case, please run this command again with sudo. Failed to find symbol %s in %s Too many functions matched in %s Found duplicated symbol %s @ %lx Too many symbols are listed. Skip it. Offset %ld is bigger than the size of %s Specified offset is out of %s Failed to find symbol at 0x%lx Failed to find "%s%%return", because %s is an inlined function and has no return point. Mapping for the register number %u missing on this architecture. Failed to get the type of %s. Semantic error: %s must be referred by '->' %s is not a data structure nor a union. Semantic error: %s is not a pointer nor array. Semantic error: %s must be referred by '.' Structure on a register is not supported yet. %s(type:%s) has no member %s. Failed to get the offset of %s. Too many( > %d) probe point found. Searching '%s' variable in context. Failed to find '%s' in this function. Converting variable %s into trace event. Failed to find the location of the '%s' variable at this address. Perhaps it has been optimized out. Use -V with the --range option to show '%s' location range. Sorry, we don't support this variable location yet. Failed to get a type information of %s. Failed to cast into string: %s(%s) is not a pointer nor array. Failed to get a type information. Failed to cast into string: %s is not (unsigned) char *. %s exceeds max-bitwidth. Cut down to %d bits. Failed to convert variable type: %s Caller must pass a scope DIE. Program error. Failed to find probe point in any functions. Failed to get call frame on 0x%jx Probe line found: line:%d addr:0x%llx Failed to find scope of probe point. This line is sharing the address with other lines. Please try to probe at %s:%d instead. Failed to find debug information for address %#lx No matched lines found in %s. A function DIE doesn't have decl_line. Maybe broken DWARF? Target program is compiled without optimization. Skipping prologue. Probe on address 0x%lx to force probing at the function entry. Failed to get entry address of %s. %s has no valid entry address. skipped. Unable to get offset:Unexpected OP %x (%zd) Failed to get the declared file name of %s Failed to get CU from given DIE. Failed to get source lines on this CU. Failed to get line info. Possible error in debuginfo. Failed to get type, make it unknown. ELF MACHINE %x is not supported. type='%s' size=%#lx (die:%#lx) ----------------------------------------------------------- find data type for %s%#x(%s) at %s+%#lx cannot find CU for address %lx found by addr=%#lx type_offset=%#x found "%s" (die: %#lx) in scope=%d/%d (die: %#lx) stack_offset=%#x type_offset=%#x unknown: code=%#x, number=%#lx cannot find a basic block from %lx to %lx prepend basic blocks: mismatched disasm line %lx -> %lx chk [%x] reg%d offset=%s%#x ok=%d kind=%d found by insn track: %s%#x(%s) type-offset=%#x Annotate type: '%s' in %s (%d samples): ============================================================================ unwind: access_mem 0x%lx not inside range 0x%lx-0x%lx unwind: access_mem addr 0x%lx, val %lx, offset %d unwind: %s:ip = 0x%lx (0x%lx) failed to set unprintable string '%s' Failed to allocate ctf stream Failed to obtain packet context Failed to create array type %s Failed to create an CTF event failed to create 'perf_callchain_size' for callchain output event failed to set field value for perf_callchain_size failed to set payload to perf_callchain_size failed to create 'perf_callchain' for callchain output event failed to set length of 'perf_callchain' failed to set payload for raw_data Incorrect raw_size (%u) in bpf output event, skip %zu bytes failed to create 'raw_len' for bpf output event failed to set field value for raw_len failed to set payload to raw_len failed to create 'raw_data' for bpf output event failed to set length of 'raw_data' Event was recorded for CPU %d, limit is at %d. Flush stream for cpu %d (%u samples) Failed to fix invalid identifier. Failed to create dup name for '%s' Can't provide --tod time, missing clock data. Please record with -k/--clockid option. Failed to create CTF stream class. Failed to assign CTF clock to stream class. Created type: INTEGER %d-bit %ssigned %s Failed to assign CTF clock to writer. Failed to add event class into stream. Failed to add event class 'comm' into stream. Failed to add event class 'exit' into stream. Failed to add event class 'fork' into stream. Failed to add event class 'mmap' into stream. Failed to add event class 'mmap2' into stream. [ perf data convert: Converted '%s' into CTF data '%s' ] [ perf data convert: Converted and wrote %.3f MB (%lu samples Error during conversion setup. --all is currently unsupported for JSON output. --tod is currently unsupported for JSON output. Output file exists. Use --force to overwrite it. Failed to get mtime of source file, not writing captured-on [ perf data convert: Converted '%s' into JSON data '%s' ] [ perf data convert: Converted and wrote %.3f MB (%lu samples) ] util/scripting-engines/trace-event-perl.c Perf::Trace::Context::bootstrap # perf script event handlers, generated by perf script -g perl # Licensed under the terms of the GNU GPL License version 2 # The common_* event handler fields are the most useful fields common to # all events. They don't necessarily correspond to the 'common_*' fields # in the format files. Those fields not available as handler params can # be retrieved using Perl functions of the form common_*($context). # See Context.pm for the list of available functions. use lib "$ENV{'PERF_EXEC_PATH'}/scripts/perl/Perf-Trace-Util/lib"; use lib "./Perf-Trace-Util/lib"; sub trace_begin { # optional } sub trace_end { # optional } sub print_backtrace { my $callchain = shift; for my $node (@$callchain) { if(exists $node->{sym}) { printf( "\t[\%%x] \%%s\n", $node->{ip}, $node->{sym}{name}); } else { printf( "\t[\%%x]\n", $node{ip}); } } } print_header($event_name, $common_cpu, $common_secs, $common_nsecs, $common_pid, $common_comm, $common_callchain); print_backtrace($common_callchain); sub trace_unhandled { my ($event_name, $context, $common_cpu, $common_secs, $common_nsecs, $common_pid, $common_comm, $common_callchain) = @_; print_header($event_name, $common_cpu, $common_secs, $common_nsecs, $common_pid, $common_comm, $common_callchain); sub print_header { my ($event_name, $cpu, $secs, $nsecs, $pid, $comm) = @_; printf("%%-20s %%5u %%05u.%%09u %%8u %%-20s ", $event_name, $cpu, $secs, $nsecs, $pid, $comm); } # Packed byte string args of process_event(): # # $event: union perf_event util/event.h # $attr: struct perf_event_attr linux/perf_event.h # $sample: struct perf_sample util/event.h # $raw_data: perf_sample->raw_data util/event.h sub process_event { my ($event, $attr, $sample, $raw_data) = @_; my @event = unpack("LSS", $event); my @attr = unpack("LLQQQQQLLQQ", $attr); my @sample = unpack("QLLQQQQQLL", $sample); my @raw_data = unpack("C*", $raw_data); use Data::Dumper; print Dumper \@event, \@attr, \@sample, \@raw_data; } Failed to resolve callchain. Skipping ug! no event found for type %lu # perf script event handlers, generated by perf script -g python # be retrieved using Python functions of the form common_*(context). # See the perf-script-python Documentation for the list of available functions. from __future__ import print_function sys.path.append(os.environ['PERF_EXEC_PATH'] + \ '/scripts/python/Perf-Trace-Util/lib/Perf/Trace') from perf_trace_context import * print_header(event_name, common_cpu, common_secs, common_nsecs, common_pid, common_comm) print('Sample: {'+get_dict_as_string(perf_sample_dict['sample'], ', ')+'}') for node in common_callchain: print(" [%%x] %%s%%s%%s%%s" %% ( node['ip'], node['sym']['name'], "+0x{:x}".format(node['sym_off']) if 'sym_off' in node else "", " ({})".format(node['dso']) if 'dso' in node else "", " " + node['sym_srcline'] if 'sym_srcline' in node else "")) print(" [%%x]" %% (node['ip'])) def trace_unhandled(event_name, context, event_fields_dict, perf_sample_dict): print(get_dict_as_string(event_fields_dict)) def print_header(event_name, cpu, secs, nsecs, pid, comm): print("%%-20s %%5u %%05u.%%09u %%8u %%-20s " %% \ (event_name, cpu, secs, nsecs, pid, comm), end="") def get_dict_as_string(a_dict, delimiter=' '): return delimiter.join(['%%s=%%s'%%(k,str(v))for k,v in sorted(a_dict.items())]) problem in Python trace event handler couldn't create Python dictionary Error running python script %s Error starting python script %s failed to create calls processor failed to create call path root Failed to setting regs in dict Unsupported decompressor flags The input is not in the .xz format Compressed file is truncated or otherwise corrupt lzma: fopen failed on %s: '%s' lzma: lzma_stream_decoder failed %s (%d) Couldn't create compression stream. Failed to initialize compression stream: %s failed to compress %ld bytes: %s Couldn't create decompression stream. Failed to initialize decompression stream: %s failed to decompress (B): %zd -> %zd, dst_size %zd : %s capget syscall failed (%s - %d) fall back on root check demangle-rust: unexpected escape sequence demangle-rust: unexpected character '%c' in symbol problem processing JIT mmap event, skipping it. version=%u hdr.size=%u ts=0x%llx pid=%d elf_mach=%d use_arch_timestamp=%d wrong jitdump version %u, expected 1 jitdump file contains invalid or unsupported flags 0x%llx jitdump file uses arch timestamps but there is no timestamp conversion next_entry: unknown record type %d, skipping %s: thread %d not found or created error, jitted code must be sampled with perf record -k 1 Fatal error (SEGFAULT) in perf hook '%s' %s: failed to get BTF of id %u, aborting unexpected bpf event type of %d %s: failed to get BPF program info. aborting %s: can't get next program: %s%s %s: failed to get fd for prog_id %u %s: the kernel is too old, aborting %s: mismatch in BPF sub program count and BTF function info count, aborting %s: failed to synthesize bpf images: %s # bpf_prog_info %u: %s addr 0x%llx size %u # sub_prog %u: %s addr 0x%llx size %u %s: mismatch in element count binutils for %s not supported. Please install %s for %s. You can add it to PATH, set CROSS_COMPILE or override the default using --%s. Invalid CPUID %s. Full CPUID is required, vendor-family-model-stepping Failed to read /proc/cpuinfo for TSC frequency Failed to find TSC frequency in /proc/cpuinfo ^([+\-]?)([0-9]*)(\(?)(%[a-z][a-z0-9]+)(\)?)$ Skipping unsupported SDT argument: %s Not enough memory synthesizing mmap event for extra kernel maps {%s/mem-loads-aux/,%s/mem-loads,ldlat=%u/}:P WARNING: Hw internally resets sampling period when L3 Miss Filtering is enabled and tagged operation does not cause L3 Miss. This causes sampling period skew. AMD IBS doesn't support privilege filtering. Try again without the privilege modifiers (like 'k') at the end. Invalid mapping data: iio_%d; die%d The -e and -M options are not supported.All chosen events/metrics will be dropped {uncore_iio_%x/event=0x83,umask=0x04,ch_mask=0xF,fc_mask=0x07/, uncore_iio_%x/event=0x83,umask=0x01,ch_mask=0xF,fc_mask=0x07/, uncore_iio_%x/event=0xc0,umask=0x04,ch_mask=0xF,fc_mask=0x07/, uncore_iio_%x/event=0xc0,umask=0x01,ch_mask=0xF,fc_mask=0x07/} Unsupported uncore pmu configuration ^([a-f0-9A-F]{1,}):([a-f0-9A-F]{1,2}) Requested root ports were not found Root port %04x:%02x were not found Unrecognized root port format: %s Please use the following format: [domain]:[bus] for example: 0000:3d # time port intel_pt and intel_bts may not be used together Invalid %s for %s. Valid values are: %s %s: mmap index %d old head %zu new head %zu %s: wrap-around %sdetected, adjusted old head %zu adjusted new head %zu Intel Processor Trace: TSC not available There may be only one intel_pt event module/kvm_intel/parameters/pt_mode Snapshot mode (-S option) requires intel_pt PMU event (-e intel_pt) Snapshot mode (intel_pt PMU) and sample trace cannot be used together Cannot use clockid (-k option) with intel_pt intel_pt supports at most one event with aux-output pt=0 doesn't make sense, forcing pt=1 Snapshot size %zu must not be greater than AUX area tracing mmap size %zu Failed to calculate default snapshot size and/or AUX area tracing mmap pages Intel PT snapshot size (%zu) may be too small for PSB period (%zu) Sample size %zu must not be greater than AUX area tracing mmap size %zu Intel PT min. sample size: %zu max. sample size: %zu Intel PT sample size (%zu) may be too small for PSB period (%zu) Invalid mmap size for Intel Processor Trace: must be at least %zuKiB and a power of 2 %s: failed to create %s, error = %d Unable to select sched:sched_switch Intel Processor Trace decoding will not be possible except for kernel tracing! Intel BTS does not support AUX area sampling There may be only one intel_bts event Snapshot mode (-S option) requires intel_bts PMU event (-e intel_bts) intel_bts does not support per-cpu recording Invalid mmap size for Intel BTS: must be at least %zuKiB and a power of 2 Perf::Trace::Context::common_pc Perf::Trace::Context::common_flags Perf::Trace::Context::common_lock_depth Get the common preempt count event field value. Get the common flags event field value. Get the common lock depth event field value. Get the machine code instruction. Get source file name and line number. Get source file name, line number and line. � �?�������? j�@ � ���ư> ���� �������? � >@ �? )@ 9@ $@ �K@ @ @ ��@�������? �?�������? �? �? �1@ `]@ 0k@ �s@ z@ �v@ ��@ ܄@ ��@333333�? .@333333�?���� ��&� .> 4@ I@ �R@ @ ��� h Z ! 4 @ L �> with build id � /tmp/perf-kmod-XPERFILE2h PERFILE2 �������� /proc/self/ns/mn/tmp/perf-XXXXXX show reference � 0000000000000000 �������� � ���������` ������������Lost Auxiliary Trace Buffer ������� ���������������� /tmp/perf-kcore-perf_trace_conte � ���= default_core bp_l1_btb_correct branch L1 BTB Correction event=0x8a 00 bp_l2_btb_correct branch L2 BTB Correction event=0x8b 00 l3_cache_rd cache L3 cache access, read event=0x40 00 Attributable Level 3 cache access, read segment_reg_loads.any other Number of segment register loads event=6,period=200000,umask=0x80 00 dispatch_blocked.any other Memory cluster signals to block micro-op dispatch for any reason event=9,period=200000,umask=0x20 00 eist_trans other Number of Enhanced Intel SpeedStep(R) Technology (EIST) transitions event=0x3a,period=200000 00 hisi_sccl,ddrc uncore_hisi_ddrc.flux_wcmd uncore DDRC write commands event=2 00 DDRC write commands uncore_cbox unc_cbo_xsnp_response.miss_eviction uncore A cross-core snoop resulted from L3 Eviction which misses in some processor core event=0x22,umask=0x81 00 A cross-core snoop resulted from L3 Eviction which misses in some processor core event-hyphen uncore UNC_CBO_HYPHEN event=0xe0 00 UNC_CBO_HYPHEN event-two-hyph uncore UNC_CBO_TWO_HYPH event=0xc0 00 UNC_CBO_TWO_HYPH hisi_sccl,l3c uncore_hisi_l3c.rd_hit_cpipe uncore Total read hits event=7 00 Total read hits uncore_imc_free_running uncore_imc_free_running.cache_miss uncore Total cache misses event=0x12 00 Total cache misses uncore_imc uncore_imc.cache_hits uncore Total cache hits event=0x34 00 Total cache hits uncore_sys_ddr_pmu sys_ddr_pmu.write_cycles uncore ddr write-cycles event event=0x2b v8 00 uncore_sys_ccn_pmu sys_ccn_pmu.read_cycles uncore ccn read-cycles event config=0x2c 0x01 00 uncore_sys_cmn_pmu sys_cmn_pmu.hnf_cache_miss uncore Counts total cache misses in first lookup result (high priority) eventid=1,type=5 (434|436|43c|43a).* 00 l1d.hwpf_miss cache L1D.HWPF_MISS event=0x51,period=1000003,umask=0x20 00 l1d.replacement cache Counts the number of cache lines replaced in L1 data cache event=0x51,period=100003,umask=1 00 Counts L1D data line replacements including opportunistic replacements, and replacements that require stall-for-replace or block-for-replace l1d_pend_miss.fb_full cache Number of cycles a demand request has waited due to L1D Fill Buffer (FB) unavailability event=0x48,period=1000003,umask=2 00 Counts number of cycles a demand request has waited due to L1D Fill Buffer (FB) unavailability. Demand requests include cacheable/uncacheable demand load, store, lock or SW prefetch accesses l1d_pend_miss.fb_full_periods cache Number of phases a demand request has waited due to L1D Fill Buffer (FB) unavailability event=0x48,cmask=1,edge=1,period=1000003,umask=2 00 Counts number of phases a demand request has waited due to L1D Fill Buffer (FB) unavailability. Demand requests include cacheable/uncacheable demand load, store, lock or SW prefetch accesses l1d_pend_miss.l2_stall cache This event is deprecated. Refer to new event L1D_PEND_MISS.L2_STALLS event=0x48,period=1000003,umask=4 10 l1d_pend_miss.l2_stalls cache Number of cycles a demand request has waited due to L1D due to lack of L2 resources event=0x48,period=1000003,umask=4 00 Counts number of cycles a demand request has waited due to L1D due to lack of L2 resources. Demand requests include cacheable/uncacheable demand load, store, lock or SW prefetch accesses l1d_pend_miss.pending cache Number of L1D misses that are outstanding event=0x48,period=1000003,umask=1 00 Counts number of L1D misses that are outstanding in each cycle, that is each cycle the number of Fill Buffers (FB) outstanding required by Demand Reads. FB either is held by demand loads, or it is held by non-demand loads and gets hit at least once by demand. The valid outstanding interval is defined until the FB deallocation by one of the following ways: from FB allocation, if FB is allocated by demand from the demand Hit FB, if it is allocated by hardware or software prefetch. Note: In the L1D, a Demand Read contains cacheable or noncacheable demand loads, including ones causing cache-line splits and reads due to page walks resulted from any request type l1d_pend_miss.pending_cycles cache Cycles with L1D load Misses outstanding event=0x48,cmask=1,period=1000003,umask=1 00 Counts duration of L1D miss outstanding in cycles l2_lines_in.all cache L2 cache lines filling L2 event=0x25,period=100003,umask=0x1f 00 Counts the number of L2 cache lines filling the L2. Counting does not cover rejects l2_lines_out.non_silent cache Modified cache lines that are evicted by L2 cache when triggered by an L2 cache fill event=0x26,period=200003,umask=2 00 Counts the number of lines that are evicted by L2 cache when triggered by an L2 cache fill. Those lines are in Modified state. Modified lines are written back to L3 l2_lines_out.silent cache Non-modified cache lines that are silently dropped by L2 cache event=0x26,period=200003,umask=1 00 Counts the number of lines that are silently dropped by L2 cache. These lines are typically in Shared or Exclusive state. A non-threaded event l2_lines_out.useless_hwpf cache Cache lines that have been L2 hardware prefetched but not used by demand accesses event=0x26,period=200003,umask=4 00 Counts the number of cache lines that have been prefetched by the L2 hardware prefetcher but not used by demand access when evicted from the L2 cache l2_request.all cache Counts the total number of L2 Cache accesses. Counts on a per core basis event=0x24,period=200003 00 Counts the total number of L2 Cache Accesses, includes hits, misses, rejects front door requests for CRd/DRd/RFO/ItoM/L2 Prefetches only. Counts on a per core basis l2_request.all cache All accesses to L2 cache [This event is alias to L2_RQSTS.REFERENCES] event=0x24,period=200003,umask=0xff 00 Counts all requests that were hit or true misses in L2 cache. True-miss excludes misses that were merged with ongoing L2 misses. [This event is alias to L2_RQSTS.REFERENCES] l2_request.hit cache Counts the number of L2 Cache accesses that resulted in a hit. Counts on a per core basis event=0x24,period=200003,umask=2 00 Counts the number of L2 Cache accesses that resulted in a hit from a front door request only (does not include rejects or recycles), Counts on a per core basis l2_request.miss cache Counts the number of L2 Cache accesses that resulted in a miss. Counts on a per core basis event=0x24,period=200003,umask=1 00 Counts the number of L2 Cache accesses that resulted in a miss from a front door request only (does not include rejects or recycles). Counts on a per core basis l2_request.miss cache Read requests with true-miss in L2 cache. [This event is alias to L2_RQSTS.MISS] event=0x24,period=200003,umask=0x3f 00 Counts read requests of any type with true-miss in the L2 cache. True-miss excludes L2 misses that were merged with ongoing L2 misses. [This event is alias to L2_RQSTS.MISS] l2_rqsts.all_code_rd cache L2 code requests event=0x24,period=200003,umask=0xe4 00 Counts the total number of L2 code requests l2_rqsts.all_demand_data_rd cache Demand Data Read access L2 cache event=0x24,period=200003,umask=0xe1 00 Counts Demand Data Read requests accessing the L2 cache. These requests may hit or miss L2 cache. True-miss exclude misses that were merged with ongoing L2 misses. An access is counted once l2_rqsts.all_demand_miss cache Demand requests that miss L2 cache event=0x24,period=200003,umask=0x27 00 Counts demand requests that miss L2 cache l2_rqsts.all_hwpf cache L2_RQSTS.ALL_HWPF event=0x24,period=200003,umask=0xf0 00 l2_rqsts.all_rfo cache RFO requests to L2 cache event=0x24,period=200003,umask=0xe2 00 Counts the total number of RFO (read for ownership) requests to L2 cache. L2 RFO requests include both L1D demand RFO misses as well as L1D RFO prefetches l2_rqsts.code_rd_hit cache L2 cache hits when fetching instructions, code reads event=0x24,period=200003,umask=0xc4 00 Counts L2 cache hits when fetching instructions, code reads l2_rqsts.code_rd_miss cache L2 cache misses when fetching instructions event=0x24,period=200003,umask=0x24 00 Counts L2 cache misses when fetching instructions l2_rqsts.demand_data_rd_hit cache Demand Data Read requests that hit L2 cache event=0x24,period=200003,umask=0xc1 00 Counts the number of demand Data Read requests initiated by load instructions that hit L2 cache l2_rqsts.demand_data_rd_miss cache Demand Data Read miss L2 cache event=0x24,period=200003,umask=0x21 00 Counts demand Data Read requests with true-miss in the L2 cache. True-miss excludes misses that were merged with ongoing L2 misses. An access is counted once l2_rqsts.hwpf_miss cache L2_RQSTS.HWPF_MISS event=0x24,period=200003,umask=0x30 00 l2_rqsts.miss cache Read requests with true-miss in L2 cache. [This event is alias to L2_REQUEST.MISS] event=0x24,period=200003,umask=0x3f 00 Counts read requests of any type with true-miss in the L2 cache. True-miss excludes L2 misses that were merged with ongoing L2 misses. [This event is alias to L2_REQUEST.MISS] l2_rqsts.references cache All accesses to L2 cache [This event is alias to L2_REQUEST.ALL] event=0x24,period=200003,umask=0xff 00 Counts all requests that were hit or true misses in L2 cache. True-miss excludes misses that were merged with ongoing L2 misses. [This event is alias to L2_REQUEST.ALL] l2_rqsts.rfo_hit cache RFO requests that hit L2 cache event=0x24,period=200003,umask=0xc2 00 Counts the RFO (Read-for-Ownership) requests that hit L2 cache l2_rqsts.rfo_miss cache RFO requests that miss L2 cache event=0x24,period=200003,umask=0x22 00 Counts the RFO (Read-for-Ownership) requests that miss L2 cache l2_rqsts.swpf_hit cache SW prefetch requests that hit L2 cache event=0x24,period=200003,umask=0xc8 00 Counts Software prefetch requests that hit the L2 cache. Accounts for PREFETCHNTA and PREFETCHT0/1/2 instructions when FB is not full l2_rqsts.swpf_miss cache SW prefetch requests that miss L2 cache event=0x24,period=200003,umask=0x28 00 Counts Software prefetch requests that miss the L2 cache. Accounts for PREFETCHNTA and PREFETCHT0/1/2 instructions when FB is not full l2_trans.l2_wb cache L2 writebacks that access L2 cache event=0x23,period=200003,umask=0x40 00 Counts L2 writebacks that access L2 cache longest_lat_cache.miss cache Counts the number of cacheable memory requests that miss in the LLC. Counts on a per core basis event=0x2e,period=200003,umask=0x41 00 Counts the number of cacheable memory requests that miss in the Last Level Cache (LLC). Requests include demand loads, reads for ownership (RFO), instruction fetches and L1 HW prefetches. If the core has access to an L3 cache, the LLC is the L3 cache, otherwise it is the L2 cache. Counts on a per core basis longest_lat_cache.miss cache Core-originated cacheable requests that missed L3 (Except hardware prefetches to the L3) event=0x2e,period=100003,umask=0x41 00 Counts core-originated cacheable requests that miss the L3 cache (Longest Latency cache). Requests include data and code reads, Reads-for-Ownership (RFOs), speculative accesses and hardware prefetches to the L1 and L2. It does not include hardware prefetches to the L3, and may not count other types of requests to the L3 longest_lat_cache.reference cache Counts the number of cacheable memory requests that access the LLC. Counts on a per core basis event=0x2e,period=200003,umask=0x4f 00 Counts the number of cacheable memory requests that access the Last Level Cache (LLC). Requests include demand loads, reads for ownership (RFO), instruction fetches and L1 HW prefetches. If the core has access to an L3 cache, the LLC is the L3 cache, otherwise it is the L2 cache. Counts on a per core basis longest_lat_cache.reference cache Core-originated cacheable requests that refer to L3 (Except hardware prefetches to the L3) event=0x2e,period=100003,umask=0x4f 00 Counts core-originated cacheable requests to the L3 cache (Longest Latency cache). Requests include data and code reads, Reads-for-Ownership (RFOs), speculative accesses and hardware prefetches to the L1 and L2. It does not include hardware prefetches to the L3, and may not count other types of requests to the L3 mem_bound_stalls.ifetch cache Counts the number of cycles the core is stalled due to an instruction cache or TLB miss which hit in the L2, LLC, DRAM or MMIO (Non-DRAM) event=0x34,period=200003,umask=0x38 00 Counts the number of cycles the core is stalled due to an instruction cache or translation lookaside buffer (TLB) miss which hit in the L2, LLC, DRAM or MMIO (Non-DRAM) mem_bound_stalls.ifetch_dram_hit cache Counts the number of cycles the core is stalled due to an instruction cache or TLB miss which hit in DRAM or MMIO (Non-DRAM) event=0x34,period=200003,umask=0x20 00 Counts the number of cycles the core is stalled due to an instruction cache or translation lookaside buffer (TLB) miss which hit in DRAM or MMIO (non-DRAM) mem_bound_stalls.ifetch_l2_hit cache Counts the number of cycles the core is stalled due to an instruction cache or TLB miss which hit in the L2 cache event=0x34,period=200003,umask=8 00 Counts the number of cycles the core is stalled due to an instruction cache or Translation Lookaside Buffer (TLB) miss which hit in the L2 cache mem_bound_stalls.ifetch_llc_hit cache Counts the number of cycles the core is stalled due to an instruction cache or TLB miss which hit in the LLC or other core with HITE/F/M event=0x34,period=200003,umask=0x10 00 Counts the number of cycles the core is stalled due to an instruction cache or Translation Lookaside Buffer (TLB) miss which hit in the Last Level Cache (LLC) or other core with HITE/F/M mem_bound_stalls.load cache Counts the number of cycles the core is stalled due to a demand load miss which hit in the L2, LLC, DRAM or MMIO (Non-DRAM) event=0x34,period=200003,umask=7 00 mem_bound_stalls.load_dram_hit cache Counts the number of cycles the core is stalled due to a demand load miss which hit in DRAM or MMIO (Non-DRAM) event=0x34,period=200003,umask=4 00 mem_bound_stalls.load_l2_hit cache Counts the number of cycles the core is stalled due to a demand load which hit in the L2 cache event=0x34,period=200003,umask=1 00 mem_bound_stalls.load_llc_hit cache Counts the number of cycles the core is stalled due to a demand load which hit in the LLC or other core with HITE/F/M event=0x34,period=200003,umask=2 00 Counts the number of cycles the core is stalled due to a demand load which hit in the Last Level Cache (LLC) or other core with HITE/F/M mem_inst_retired.all_loads cache Retired load instructions Supports address when precise event=0xd0,period=1000003,umask=0x81 00 Counts all retired load instructions. This event accounts for SW prefetch instructions of PREFETCHNTA or PREFETCHT0/1/2 or PREFETCHW Supports address when precise mem_inst_retired.all_stores cache Retired store instructions Supports address when precise event=0xd0,period=1000003,umask=0x82 00 Counts all retired store instructions Supports address when precise mem_inst_retired.any cache All retired memory instructions Supports address when precise event=0xd0,period=1000003,umask=0x83 00 Counts all retired memory instructions - loads and stores Supports address when precise mem_inst_retired.lock_loads cache Retired load instructions with locked access Supports address when precise event=0xd0,period=100007,umask=0x21 00 Counts retired load instructions with locked access Supports address when precise mem_inst_retired.split_loads cache Retired load instructions that split across a cacheline boundary Supports address when precise event=0xd0,period=100003,umask=0x41 00 Counts retired load instructions that split across a cacheline boundary Supports address when precise mem_inst_retired.split_stores cache Retired store instructions that split across a cacheline boundary Supports address when precise event=0xd0,period=100003,umask=0x42 00 Counts retired store instructions that split across a cacheline boundary Supports address when precise mem_inst_retired.stlb_miss_loads cache Retired load instructions that miss the STLB Supports address when precise event=0xd0,period=100003,umask=0x11 00 Number of retired load instructions that (start a) miss in the 2nd-level TLB (STLB) Supports address when precise mem_inst_retired.stlb_miss_stores cache Retired store instructions that miss the STLB Supports address when precise event=0xd0,period=100003,umask=0x12 00 Number of retired store instructions that (start a) miss in the 2nd-level TLB (STLB) Supports address when precise mem_load_completed.l1_miss_any cache Completed demand load uops that miss the L1 d-cache event=0x43,period=1000003,umask=0xfd 00 Number of completed demand load requests that missed the L1 data cache including shadow misses (FB hits, merge to an ongoing L1D miss) mem_load_l3_hit_retired.xsnp_fwd cache Retired load instructions whose data sources were HitM responses from shared L3 Supports address when precise event=0xd2,period=20011,umask=4 00 Counts retired load instructions whose data sources were HitM responses from shared L3 Supports address when precise mem_load_l3_hit_retired.xsnp_hit cache Retired load instructions whose data sources were L3 and cross-core snoop hits in on-pkg core cache Supports address when precise event=0xd2,period=20011,umask=2 00 Counts retired load instructions whose data sources were L3 and cross-core snoop hits in on-pkg core cache Supports address when precise mem_load_l3_hit_retired.xsnp_hitm cache Retired load instructions whose data sources were HitM responses from shared L3 Supports address when precise event=0xd2,period=20011,umask=4 00 Counts retired load instructions whose data sources were HitM responses from shared L3 Supports address when precise mem_load_l3_hit_retired.xsnp_miss cache Retired load instructions whose data sources were L3 hit and cross-core snoop missed in on-pkg core cache Supports address when precise event=0xd2,period=20011,umask=1 00 Counts the retired load instructions whose data sources were L3 hit and cross-core snoop missed in on-pkg core cache Supports address when precise mem_load_l3_hit_retired.xsnp_none cache Retired load instructions whose data sources were hits in L3 without snoops required Supports address when precise event=0xd2,period=100003,umask=8 00 Counts retired load instructions whose data sources were hits in L3 without snoops required Supports address when precise mem_load_l3_hit_retired.xsnp_no_fwd cache Retired load instructions whose data sources were L3 and cross-core snoop hits in on-pkg core cache Supports address when precise event=0xd2,period=20011,umask=2 00 Counts retired load instructions whose data sources were L3 and cross-core snoop hits in on-pkg core cache Supports address when precise mem_load_l3_miss_retired.local_dram cache Retired load instructions which data sources missed L3 but serviced from local dram Supports address when precise event=0xd3,period=100007,umask=1 00 Retired load instructions which data sources missed L3 but serviced from local DRAM Supports address when precise mem_load_misc_retired.uc cache Retired instructions with at least 1 uncacheable load or lock Supports address when precise event=0xd4,period=100007,umask=4 00 Retired instructions with at least one load to uncacheable memory-type, or at least one cache-line split locked access (Bus Lock) Supports address when precise mem_load_retired.fb_hit cache Number of completed demand load requests that missed the L1, but hit the FB(fill buffer), because a preceding miss to the same cacheline initiated the line to be brought into L1, but data is not yet ready in L1 Supports address when precise event=0xd1,period=100007,umask=0x40 00 Counts retired load instructions with at least one uop was load missed in L1 but hit FB (Fill Buffers) due to preceding miss to the same cache line with data not ready Supports address when precise mem_load_retired.l1_hit cache Retired load instructions with L1 cache hits as data sources Supports address when precise event=0xd1,period=1000003,umask=1 00 Counts retired load instructions with at least one uop that hit in the L1 data cache. This event includes all SW prefetches and lock instructions regardless of the data source Supports address when precise mem_load_retired.l1_miss cache Retired load instructions missed L1 cache as data sources Supports address when precise event=0xd1,period=200003,umask=8 00 Counts retired load instructions with at least one uop that missed in the L1 cache Supports address when precise mem_load_retired.l2_hit cache Retired load instructions with L2 cache hits as data sources Supports address when precise event=0xd1,period=200003,umask=2 00 Counts retired load instructions with L2 cache hits as data sources Supports address when precise mem_load_retired.l2_miss cache Retired load instructions missed L2 cache as data sources Supports address when precise event=0xd1,period=100021,umask=0x10 00 Counts retired load instructions missed L2 cache as data sources Supports address when precise mem_load_retired.l3_hit cache Retired load instructions with L3 cache hits as data sources Supports address when precise event=0xd1,period=100021,umask=4 00 Counts retired load instructions with at least one uop that hit in the L3 cache Supports address when precise mem_load_retired.l3_miss cache Retired load instructions missed L3 cache as data sources Supports address when precise event=0xd1,period=50021,umask=0x20 00 Counts retired load instructions with at least one uop that missed in the L3 cache Supports address when precise mem_load_uops_retired.dram_hit cache Counts the number of load uops retired that hit in DRAM Supports address when precise event=0xd1,period=200003,umask=0x80 00 mem_load_uops_retired.hitm cache Counts the number of load uops retired that hit in the L3 cache, in which a snoop was required and modified data was forwarded from another core or module Supports address when precise event=0xd1,period=200003,umask=0x20 00 mem_load_uops_retired.l1_hit cache Counts the number of load uops retired that hit in the L1 data cache Supports address when precise event=0xd1,period=200003,umask=1 00 mem_load_uops_retired.l1_miss cache Counts the number of load uops retired that miss in the L1 data cache Supports address when precise event=0xd1,period=200003,umask=8 00 mem_load_uops_retired.l2_hit cache Counts the number of load uops retired that hit in the L2 cache Supports address when precise event=0xd1,period=200003,umask=2 00 mem_load_uops_retired.l2_miss cache Counts the number of load uops retired that miss in the L2 cache Supports address when precise event=0xd1,period=200003,umask=0x10 00 mem_load_uops_retired.l3_hit cache Counts the number of load uops retired that hit in the L3 cache Supports address when precise event=0xd1,period=200003,umask=4 00 mem_load_uops_retired_misc.hit_e_f cache Counts the number of load uops retired that hit in the L3 cache, in which a snoop was required, and non-modified data was forwarded Supports address when precise event=0xd2,period=1000003,umask=0x40 00 mem_load_uops_retired_misc.l3_miss cache Counts the number of load uops retired that miss in the L3 cache Supports address when precise event=0xd2,period=1000003,umask=0x20 00 mem_scheduler_block.all cache Counts the number of cycles that uops are blocked for any of the following reasons: load buffer, store buffer or RSV full event=4,period=20003,umask=7 00 mem_scheduler_block.ld_buf cache Counts the number of cycles that uops are blocked due to a load buffer full condition event=4,period=20003,umask=2 00 mem_scheduler_block.rsv cache Counts the number of cycles that uops are blocked due to an RSV full condition event=4,period=20003,umask=4 00 mem_scheduler_block.st_buf cache Counts the number of cycles that uops are blocked due to a store buffer full condition event=4,period=20003,umask=1 00 mem_store_retired.l2_hit cache MEM_STORE_RETIRED.L2_HIT event=0x44,period=200003,umask=1 00 mem_uops_retired.all_loads cache Counts the number of load uops retired Supports address when precise event=0xd0,period=200003,umask=0x81 00 Counts the total number of load uops retired Supports address when precise mem_uops_retired.all_stores cache Counts the number of store uops retired Supports address when precise event=0xd0,period=200003,umask=0x82 00 Counts the total number of store uops retired Supports address when precise mem_uops_retired.load_latency_gt_128 cache Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 128 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled Supports address when precise event=0xd0,period=1000003,umask=5,ldlat=0x80 00 Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 128 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled. If a PEBS record is generated, will populate the PEBS Latency and PEBS Data Source fields accordingly Supports address when precise mem_uops_retired.load_latency_gt_16 cache Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 16 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled Supports address when precise event=0xd0,period=1000003,umask=5,ldlat=0x10 00 Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 16 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled. If a PEBS record is generated, will populate the PEBS Latency and PEBS Data Source fields accordingly Supports address when precise mem_uops_retired.load_latency_gt_256 cache Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 256 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled Supports address when precise event=0xd0,period=1000003,umask=5,ldlat=0x100 00 Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 256 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled. If a PEBS record is generated, will populate the PEBS Latency and PEBS Data Source fields accordingly Supports address when precise mem_uops_retired.load_latency_gt_32 cache Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 32 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled Supports address when precise event=0xd0,period=1000003,umask=5,ldlat=0x20 00 Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 32 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled. If a PEBS record is generated, will populate the PEBS Latency and PEBS Data Source fields accordingly Supports address when precise mem_uops_retired.load_latency_gt_4 cache Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 4 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled Supports address when precise event=0xd0,period=1000003,umask=5,ldlat=0x4 00 Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 4 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled. If a PEBS record is generated, will populate the PEBS Latency and PEBS Data Source fields accordingly Supports address when precise mem_uops_retired.load_latency_gt_512 cache Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 512 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled Supports address when precise event=0xd0,period=1000003,umask=5,ldlat=0x200 00 Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 512 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled. If a PEBS record is generated, will populate the PEBS Latency and PEBS Data Source fields accordingly Supports address when precise mem_uops_retired.load_latency_gt_64 cache Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 64 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled Supports address when precise event=0xd0,period=1000003,umask=5,ldlat=0x40 00 Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 64 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled. If a PEBS record is generated, will populate the PEBS Latency and PEBS Data Source fields accordingly Supports address when precise mem_uops_retired.load_latency_gt_8 cache Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 8 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled Supports address when precise event=0xd0,period=1000003,umask=5,ldlat=0x8 00 Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 8 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled. If a PEBS record is generated, will populate the PEBS Latency and PEBS Data Source fields accordingly Supports address when precise mem_uops_retired.lock_loads cache Counts the number of load uops retired that performed one or more locks Supports address when precise event=0xd0,period=200003,umask=0x21 00 mem_uops_retired.split_loads cache Counts the number of retired split load uops Supports address when precise event=0xd0,period=200003,umask=0x41 00 mem_uops_retired.stlb_miss cache Counts the total number of load and store uops retired that missed in the second level TLB Supports address when precise event=0xd0,period=200003,umask=0x13 00 mem_uops_retired.stlb_miss_loads cache Counts the number of load ops retired that miss in the second Level TLB Supports address when precise event=0xd0,period=200003,umask=0x11 00 mem_uops_retired.stlb_miss_stores cache Counts the number of store ops retired that miss in the second level TLB Supports address when precise event=0xd0,period=200003,umask=0x12 00 mem_uops_retired.store_latency cache Counts the number of stores uops retired. Counts with or without PEBS enabled Supports address when precise event=0xd0,period=1000003,umask=6 00 Counts the number of stores uops retired. Counts with or without PEBS enabled. If PEBS is enabled and a PEBS record is generated, will populate PEBS Latency and PEBS Data Source fields accordingly Supports address when precise mem_uop_retired.any cache Retired memory uops for any access event=0xe5,period=1000003,umask=3 00 Number of retired micro-operations (uops) for load or store memory accesses ocr.demand_code_rd.l3_hit cache Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x1F803C0004 00 ocr.demand_code_rd.l3_hit.snoop_hitm cache Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0004 00 ocr.demand_code_rd.l3_hit.snoop_hit_no_fwd cache Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0004 00 ocr.demand_code_rd.l3_hit.snoop_hit_with_fwd cache Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0004 00 ocr.demand_data_rd.l3_hit cache Counts demand data reads that were supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x1F803C0001 00 ocr.demand_data_rd.l3_hit.snoop_hitm cache Counts demand data reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0001 00 ocr.demand_data_rd.l3_hit.snoop_hitm cache Counts demand data reads that resulted in a snoop hit in another cores caches, data forwarding is required as the data is modified event=0x2a,period=100003,umask=1,offcore_rsp=0x10003C0001 00 ocr.demand_data_rd.l3_hit.snoop_hit_no_fwd cache Counts demand data reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0001 00 ocr.demand_data_rd.l3_hit.snoop_hit_with_fwd cache Counts demand data reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0001 00 ocr.demand_data_rd.l3_hit.snoop_hit_with_fwd cache Counts demand data reads that resulted in a snoop hit in another cores caches which forwarded the unmodified data to the requesting core event=0x2a,period=100003,umask=1,offcore_rsp=0x8003C0001 00 ocr.demand_rfo.l3_hit cache Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x1F803C0002 00 ocr.demand_rfo.l3_hit.snoop_hitm cache Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0002 00 ocr.demand_rfo.l3_hit.snoop_hitm cache Counts demand read for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that resulted in a snoop hit in another cores caches, data forwarding is required as the data is modified event=0x2a,period=100003,umask=1,offcore_rsp=0x10003C0002 00 ocr.demand_rfo.l3_hit.snoop_hit_no_fwd cache Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0002 00 ocr.demand_rfo.l3_hit.snoop_hit_with_fwd cache Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0002 00 ocr.swpf_rd.l3_hit cache Counts L1 data cache software prefetches which include T0/T1/T2 and NTA (except PREFETCHW) that were supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x1F803C4000 00 ocr.swpf_rd.l3_hit.snoop_hitm cache Counts L1 data cache software prefetches which include T0/T1/T2 and NTA (except PREFETCHW) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C4000 00 ocr.swpf_rd.l3_hit.snoop_hit_no_fwd cache Counts L1 data cache software prefetches which include T0/T1/T2 and NTA (except PREFETCHW) that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C4000 00 ocr.swpf_rd.l3_hit.snoop_hit_with_fwd cache Counts L1 data cache software prefetches which include T0/T1/T2 and NTA (except PREFETCHW) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C4000 00 offcore_requests.all_requests cache OFFCORE_REQUESTS.ALL_REQUESTS event=0x21,period=100003,umask=0x80 00 offcore_requests.data_rd cache Demand and prefetch data reads event=0x21,period=100003,umask=8 00 Counts the demand and prefetch data reads. All Core Data Reads include cacheable 'Demands' and L2 prefetchers (not L3 prefetchers). Counting also covers reads due to page walks resulted from any request type offcore_requests.demand_code_rd cache Cacheable and noncacheable code read requests event=0x21,period=100003,umask=2 00 Counts both cacheable and non-cacheable code read requests offcore_requests.demand_data_rd cache Demand Data Read requests sent to uncore event=0x21,period=100003,umask=1 00 Counts the Demand Data Read requests sent to uncore. Use it in conjunction with OFFCORE_REQUESTS_OUTSTANDING to determine average latency in the uncore offcore_requests.demand_rfo cache Demand RFO requests including regular RFOs, locks, ItoM event=0x21,period=100003,umask=4 00 Counts the demand RFO (read for ownership) requests including regular RFOs, locks, ItoM offcore_requests_outstanding.all_data_rd cache This event is deprecated. Refer to new event OFFCORE_REQUESTS_OUTSTANDING.DATA_RD Spec update: ADL038 event=0x20,period=1000003,umask=8 10 offcore_requests_outstanding.cycles_with_data_rd cache OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DATA_RD Spec update: ADL038 event=0x20,cmask=1,period=1000003,umask=8 00 offcore_requests_outstanding.cycles_with_demand_code_rd cache Cycles with offcore outstanding Code Reads transactions in the SuperQueue (SQ), queue to uncore event=0x20,cmask=1,period=1000003,umask=2 00 Counts the number of offcore outstanding Code Reads transactions in the super queue every cycle. The 'Offcore outstanding' state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.cycles_with_demand_data_rd cache Cycles where at least 1 outstanding demand data read request is pending event=0x20,cmask=1,period=2000003,umask=1 00 offcore_requests_outstanding.cycles_with_demand_rfo cache For every cycle where the core is waiting on at least 1 outstanding Demand RFO request, increments by 1 event=0x20,cmask=1,period=1000003,umask=4 00 OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO offcore_requests_outstanding.data_rd cache OFFCORE_REQUESTS_OUTSTANDING.DATA_RD Spec update: ADL038 event=0x20,period=1000003,umask=8 00 offcore_requests_outstanding.demand_code_rd cache Offcore outstanding Code Reads transactions in the SuperQueue (SQ), queue to uncore, every cycle event=0x20,period=1000003,umask=2 00 Counts the number of offcore outstanding Code Reads transactions in the super queue every cycle. The 'Offcore outstanding' state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.demand_data_rd cache For every cycle, increments by the number of outstanding demand data read requests pending event=0x20,period=1000003,umask=1 00 For every cycle, increments by the number of outstanding demand data read requests pending. Requests are considered outstanding from the time they miss the core's L2 cache until the transaction completion message is sent to the requestor sq_misc.bus_lock cache Counts bus locks, accounts for cache line split locks and UC locks event=0x2c,period=100003,umask=0x10 00 Counts the more expensive bus lock needed to enforce cache coherency for certain memory accesses that need to be done atomically. Can be created by issuing an atomic instruction (via the LOCK prefix) which causes a cache line split or accesses uncacheable memory sw_prefetch_access.any cache Counts the number of PREFETCHNTA, PREFETCHW, PREFETCHT0, PREFETCHT1 or PREFETCHT2 instructions executed event=0x40,period=100003,umask=0xf 00 sw_prefetch_access.nta cache Number of PREFETCHNTA instructions executed event=0x40,period=100003,umask=1 00 Counts the number of PREFETCHNTA instructions executed sw_prefetch_access.prefetchw cache Number of PREFETCHW instructions executed event=0x40,period=100003,umask=8 00 Counts the number of PREFETCHW instructions executed sw_prefetch_access.t0 cache Number of PREFETCHT0 instructions executed event=0x40,period=100003,umask=2 00 Counts the number of PREFETCHT0 instructions executed sw_prefetch_access.t1_t2 cache Number of PREFETCHT1 or PREFETCHT2 instructions executed event=0x40,period=100003,umask=4 00 Counts the number of PREFETCHT1 or PREFETCHT2 instructions executed topdown_fe_bound.icache cache Counts the number of issue slots every cycle that were not delivered by the frontend due to instruction cache misses event=0x71,period=1000003,umask=0x20 00 arith.fpdiv_active floating point Counts the number of cycles the floating point divider is in the loop stage event=0xcd,period=1000003,umask=2 00 arith.fpdiv_active floating point ARITH.FPDIV_ACTIVE event=0xb0,cmask=1,period=1000003,umask=1 00 arith.fpdiv_uops floating point Counts the number of floating point divider uops executed per cycle event=0xcd,period=1000003,umask=8 00 assists.fp floating point Counts all microcode FP assists event=0xc1,period=100003,umask=2 00 Counts all microcode Floating Point assists assists.sse_avx_mix floating point ASSISTS.SSE_AVX_MIX event=0xc1,period=1000003,umask=0x10 00 fp_arith_dispatched.port_0 floating point FP_ARITH_DISPATCHED.PORT_0 [This event is alias to FP_ARITH_DISPATCHED.V0] event=0xb3,period=2000003,umask=1 00 fp_arith_dispatched.port_1 floating point FP_ARITH_DISPATCHED.PORT_1 [This event is alias to FP_ARITH_DISPATCHED.V1] event=0xb3,period=2000003,umask=2 00 fp_arith_dispatched.port_5 floating point FP_ARITH_DISPATCHED.PORT_5 [This event is alias to FP_ARITH_DISPATCHED.V2] event=0xb3,period=2000003,umask=4 00 fp_arith_dispatched.v0 floating point FP_ARITH_DISPATCHED.V0 [This event is alias to FP_ARITH_DISPATCHED.PORT_0] event=0xb3,period=2000003,umask=1 00 fp_arith_dispatched.v1 floating point FP_ARITH_DISPATCHED.V1 [This event is alias to FP_ARITH_DISPATCHED.PORT_1] event=0xb3,period=2000003,umask=2 00 fp_arith_dispatched.v2 floating point FP_ARITH_DISPATCHED.V2 [This event is alias to FP_ARITH_DISPATCHED.PORT_5] event=0xb3,period=2000003,umask=4 00 fp_arith_inst_retired.128b_packed_double floating point Counts number of SSE/AVX computational 128-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 2 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=4 00 Number of SSE/AVX computational 128-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 2 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.128b_packed_single floating point Number of SSE/AVX computational 128-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 4 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=8 00 Number of SSE/AVX computational 128-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 4 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.256b_packed_double floating point Counts number of SSE/AVX computational 256-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 4 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=0x10 00 Number of SSE/AVX computational 256-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 4 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.256b_packed_single floating point Counts number of SSE/AVX computational 256-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=0x20 00 Number of SSE/AVX computational 256-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.4_flops floating point Number of SSE/AVX computational 128-bit packed single and 256-bit packed double precision FP instructions retired; some instructions will count twice as noted below. Each count represents 2 or/and 4 computation operations, 1 for each element. Applies to SSE* and AVX* packed single precision and packed double precision FP instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=0x18 00 Number of SSE/AVX computational 128-bit packed single precision and 256-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 2 or/and 4 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point and packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.scalar floating point Number of SSE/AVX computational scalar floating-point instructions retired; some instructions will count twice as noted below. Applies to SSE* and AVX* scalar, double and single precision floating-point: ADD SUB MUL DIV MIN MAX RCP14 RSQRT14 RANGE SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform multiple calculations per element event=0xc7,period=1000003,umask=3 00 Number of SSE/AVX computational scalar single precision and double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.scalar_double floating point Counts number of SSE/AVX computational scalar double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=1 00 Number of SSE/AVX computational scalar double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.scalar_single floating point Counts number of SSE/AVX computational scalar single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=2 00 Number of SSE/AVX computational scalar single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.vector floating point Number of any Vector retired FP arithmetic instructions event=0xc7,period=1000003,umask=0xfc 00 Number of any Vector retired FP arithmetic instructions. The DAZ and FTZ flags in the MXCSR register need to be set when using these events machine_clears.fp_assist floating point Counts the number of floating point operations retired that required microcode assist event=0xc3,period=20003,umask=4 00 Counts the number of floating point operations retired that required microcode assist, which is not a reflection of the number of FP operations, instructions or uops uops_retired.fpdiv floating point Counts the number of floating point divide uops retired (x87 and SSE, including x87 sqrt) event=0xc2,period=2000003,umask=8 00 baclears.any frontend Counts the total number of BACLEARS due to all branch types including conditional and unconditional jumps, returns, and indirect branches event=0xe6,period=100003,umask=1 00 Counts the total number of BACLEARS, which occur when the Branch Target Buffer (BTB) prediction or lack thereof, was corrected by a later branch predictor in the frontend. Includes BACLEARS due to all branch types including conditional and unconditional jumps, returns, and indirect branches baclears.any frontend Clears due to Unknown Branches event=0x60,period=100003,umask=1 00 Number of times the front-end is resteered when it finds a branch instruction in a fetch line. This is called Unknown Branch which occurs for the first time a branch instruction is fetched or when the branch is not tracked by the BPU (Branch Prediction Unit) anymore decode.lcp frontend Stalls caused by changing prefix length of the instruction event=0x87,period=500009,umask=1 00 Counts cycles that the Instruction Length decoder (ILD) stalls occurred due to dynamically changing prefix length of the decoded instruction (by operand size prefix instruction 0x66, address size prefix instruction 0x67 or REX.W for Intel64). Count is proportional to the number of prefixes in a 16B-line. This may result in a three-cycle penalty for each LCP (Length changing prefix) in a 16-byte chunk decode.ms_busy frontend Cycles the Microcode Sequencer is busy event=0x87,period=500009,umask=2 00 dsb2mite_switches.penalty_cycles frontend DSB-to-MITE switch true penalty cycles event=0x61,period=100003,umask=2 00 Decode Stream Buffer (DSB) is a Uop-cache that holds translations of previously fetched instructions that were decoded by the legacy x86 decode pipeline (MITE). This event counts fetch penalty cycles when a transition occurs from DSB to MITE frontend_retired.any_dsb_miss frontend Retired Instructions who experienced DSB miss event=0xc6,period=100007,umask=1,frontend=0x1 00 Counts retired Instructions that experienced DSB (Decode stream buffer i.e. the decoded instruction-cache) miss frontend_retired.dsb_miss frontend Retired Instructions who experienced a critical DSB miss event=0xc6,period=100007,umask=1,frontend=0x11 00 Number of retired Instructions that experienced a critical DSB (Decode stream buffer i.e. the decoded instruction-cache) miss. Critical means stalls were exposed to the back-end as a result of the DSB miss frontend_retired.itlb_miss frontend Retired Instructions who experienced iTLB true miss event=0xc6,period=100007,umask=1,frontend=0x14 00 Counts retired Instructions that experienced iTLB (Instruction TLB) true miss frontend_retired.l1i_miss frontend Retired Instructions who experienced Instruction L1 Cache true miss event=0xc6,period=100007,umask=1,frontend=0x12 00 Counts retired Instructions who experienced Instruction L1 Cache true miss frontend_retired.l2_miss frontend Retired Instructions who experienced Instruction L2 Cache true miss event=0xc6,period=100007,umask=1,frontend=0x13 00 Counts retired Instructions who experienced Instruction L2 Cache true miss frontend_retired.latency_ge_1 frontend Retired instructions after front-end starvation of at least 1 cycle event=0xc6,period=100007,umask=1,frontend=0x600106 00 Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of at least 1 cycle which was not interrupted by a back-end stall frontend_retired.latency_ge_128 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 128 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=1,frontend=0x608006 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 128 cycles which was not interrupted by a back-end stall frontend_retired.latency_ge_16 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 16 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=1,frontend=0x601006 00 Counts retired instructions that are delivered to the back-end after a front-end stall of at least 16 cycles. During this period the front-end delivered no uops frontend_retired.latency_ge_2 frontend Retired instructions after front-end starvation of at least 2 cycles event=0xc6,period=100007,umask=1,frontend=0x600206 00 Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of at least 2 cycles which was not interrupted by a back-end stall frontend_retired.latency_ge_256 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 256 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=1,frontend=0x610006 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 256 cycles which was not interrupted by a back-end stall frontend_retired.latency_ge_2_bubbles_ge_1 frontend Retired instructions that are fetched after an interval where the front-end had at least 1 bubble-slot for a period of 2 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=1,frontend=0x100206 00 Counts retired instructions that are delivered to the back-end after the front-end had at least 1 bubble-slot for a period of 2 cycles. A bubble-slot is an empty issue-pipeline slot while there was no RAT stall frontend_retired.latency_ge_32 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 32 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=1,frontend=0x602006 00 Counts retired instructions that are delivered to the back-end after a front-end stall of at least 32 cycles. During this period the front-end delivered no uops frontend_retired.latency_ge_4 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 4 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=1,frontend=0x600406 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 4 cycles which was not interrupted by a back-end stall frontend_retired.latency_ge_512 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 512 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=1,frontend=0x620006 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 512 cycles which was not interrupted by a back-end stall frontend_retired.latency_ge_64 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 64 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=1,frontend=0x604006 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 64 cycles which was not interrupted by a back-end stall frontend_retired.latency_ge_8 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 8 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=1,frontend=0x600806 00 Counts retired instructions that are delivered to the back-end after a front-end stall of at least 8 cycles. During this period the front-end delivered no uops frontend_retired.ms_flows frontend FRONTEND_RETIRED.MS_FLOWS event=0xc6,period=100007,umask=1,frontend=0x8 00 frontend_retired.stlb_miss frontend Retired Instructions who experienced STLB (2nd level TLB) true miss event=0xc6,period=100007,umask=1,frontend=0x15 00 Counts retired Instructions that experienced STLB (2nd level TLB) true miss frontend_retired.unknown_branch frontend FRONTEND_RETIRED.UNKNOWN_BRANCH event=0xc6,period=100007,umask=1,frontend=0x17 00 icache.accesses frontend Counts the number of requests to the instruction cache for one or more bytes of a cache line event=0x80,period=200003,umask=3 00 Counts the total number of requests to the instruction cache. The event only counts new cache line accesses, so that multiple back to back fetches to the exact same cache line or byte chunk count as one. Specifically, the event counts when accesses from sequential code crosses the cache line boundary, or when a branch target is moved to a new line or to a non-sequential byte chunk of the same line icache.misses frontend Counts the number of instruction cache misses event=0x80,period=200003,umask=2 00 Counts the number of missed requests to the instruction cache. The event only counts new cache line accesses, so that multiple back to back fetches to the exact same cache line and byte chunk count as one. Specifically, the event counts when accesses from sequential code crosses the cache line boundary, or when a branch target is moved to a new line or to a non-sequential byte chunk of the same line icache_data.stalls frontend Cycles where a code fetch is stalled due to L1 instruction cache miss event=0x80,period=500009,umask=4 00 Counts cycles where a code line fetch is stalled due to an L1 instruction cache miss. The decode pipeline works at a 32 Byte granularity icache_data.stall_periods frontend ICACHE_DATA.STALL_PERIODS event=0x80,cmask=1,edge=1,period=500009,umask=4 00 icache_tag.stalls frontend Cycles where a code fetch is stalled due to L1 instruction cache tag miss event=0x83,period=200003,umask=4 00 Counts cycles where a code fetch is stalled due to L1 instruction cache tag miss idq.dsb_cycles_any frontend Cycles Decode Stream Buffer (DSB) is delivering any Uop event=0x79,cmask=1,period=2000003,umask=8 00 Counts the number of cycles uops were delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path idq.dsb_cycles_ok frontend Cycles DSB is delivering optimal number of Uops event=0x79,cmask=6,period=2000003,umask=8 00 Counts the number of cycles where optimal number of uops was delivered to the Instruction Decode Queue (IDQ) from the DSB (Decode Stream Buffer) path. Count includes uops that may 'bypass' the IDQ idq.dsb_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path event=0x79,period=2000003,umask=8 00 Counts the number of uops delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path idq.mite_cycles_any frontend Cycles MITE is delivering any Uop event=0x79,cmask=1,period=2000003,umask=4 00 Counts the number of cycles uops were delivered to the Instruction Decode Queue (IDQ) from the MITE (legacy decode pipeline) path. During these cycles uops are not being delivered from the Decode Stream Buffer (DSB) idq.mite_cycles_ok frontend Cycles MITE is delivering optimal number of Uops event=0x79,cmask=6,period=2000003,umask=4 00 Counts the number of cycles where optimal number of uops was delivered to the Instruction Decode Queue (IDQ) from the MITE (legacy decode pipeline) path. During these cycles uops are not being delivered from the Decode Stream Buffer (DSB) idq.mite_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from MITE path event=0x79,period=2000003,umask=4 00 Counts the number of uops delivered to Instruction Decode Queue (IDQ) from the MITE path. This also means that uops are not being delivered from the Decode Stream Buffer (DSB) idq.ms_cycles_any frontend Cycles when uops are being delivered to IDQ while MS is busy event=0x79,cmask=1,period=2000003,umask=0x20 00 Counts cycles during which uops are being delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Uops maybe initiated by Decode Stream Buffer (DSB) or MITE idq.ms_switches frontend Number of switches from DSB or MITE to the MS event=0x79,cmask=1,edge=1,period=100003,umask=0x20 00 Number of switches from DSB (Decode Stream Buffer) or MITE (legacy decode pipeline) to the Microcode Sequencer idq.ms_uops frontend Uops delivered to IDQ while MS is busy event=0x79,period=1000003,umask=0x20 00 Counts the total number of uops delivered by the Microcode Sequencer (MS) idq_bubbles.core frontend Uops not delivered by IDQ when backend of the machine is not stalled [This event is alias to IDQ_UOPS_NOT_DELIVERED.CORE] event=0x9c,period=1000003,umask=1 00 Counts the number of uops not delivered to by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycle. [This event is alias to IDQ_UOPS_NOT_DELIVERED.CORE] idq_bubbles.cycles_0_uops_deliv.core frontend Cycles when no uops are not delivered by the IDQ when backend of the machine is not stalled [This event is alias to IDQ_UOPS_NOT_DELIVERED.CYCLES_0_UOPS_DELIV.CORE] event=0x9c,cmask=6,period=1000003,umask=1 00 Counts the number of cycles when no uops were delivered by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycle. [This event is alias to IDQ_UOPS_NOT_DELIVERED.CYCLES_0_UOPS_DELIV.CORE] idq_bubbles.cycles_fe_was_ok frontend Cycles when optimal number of uops was delivered to the back-end when the back-end is not stalled [This event is alias to IDQ_UOPS_NOT_DELIVERED.CYCLES_FE_WAS_OK] event=0x9c,cmask=1,inv=1,period=1000003,umask=1 00 Counts the number of cycles when the optimal number of uops were delivered by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycle. [This event is alias to IDQ_UOPS_NOT_DELIVERED.CYCLES_FE_WAS_OK] idq_uops_not_delivered.core frontend Uops not delivered by IDQ when backend of the machine is not stalled [This event is alias to IDQ_BUBBLES.CORE] event=0x9c,period=1000003,umask=1 00 Counts the number of uops not delivered to by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycle. [This event is alias to IDQ_BUBBLES.CORE] idq_uops_not_delivered.cycles_0_uops_deliv.core frontend Cycles when no uops are not delivered by the IDQ when backend of the machine is not stalled [This event is alias to IDQ_BUBBLES.CYCLES_0_UOPS_DELIV.CORE] event=0x9c,cmask=6,period=1000003,umask=1 00 Counts the number of cycles when no uops were delivered by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycle. [This event is alias to IDQ_BUBBLES.CYCLES_0_UOPS_DELIV.CORE] idq_uops_not_delivered.cycles_fe_was_ok frontend Cycles when optimal number of uops was delivered to the back-end when the back-end is not stalled [This event is alias to IDQ_BUBBLES.CYCLES_FE_WAS_OK] event=0x9c,cmask=1,inv=1,period=1000003,umask=1 00 Counts the number of cycles when the optimal number of uops were delivered by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycle. [This event is alias to IDQ_BUBBLES.CYCLES_FE_WAS_OK] cycle_activity.stalls_l3_miss memory Execution stalls while L3 cache miss demand load is outstanding event=0xa3,cmask=6,period=1000003,umask=6 00 ld_head.any_at_ret memory Counts the number of cycles that the head (oldest load) of the load buffer is stalled due to any number of reasons, including an L1 miss, WCB full, pagewalk, store address block or store data block, on a load that retires event=5,period=1000003,umask=0xff 00 ld_head.l1_bound_at_ret memory Counts the number of cycles that the head (oldest load) of the load buffer is stalled due to a core bound stall including a store address match, a DTLB miss or a page walk that detains the load from retiring event=5,period=1000003,umask=0xf4 00 ld_head.l1_miss_at_ret memory Counts the number of cycles that the head (oldest load) of the load buffer and retirement are both stalled due to a DL1 miss event=5,period=1000003,umask=0x81 00 ld_head.other_at_ret memory Counts the number of cycles that the head (oldest load) of the load buffer and retirement are both stalled due to other block cases event=5,period=1000003,umask=0xc0 00 Counts the number of cycles that the head (oldest load) of the load buffer and retirement are both stalled due to other block cases such as pipeline conflicts, fences, etc ld_head.pgwalk_at_ret memory Counts the number of cycles that the head (oldest load) of the load buffer and retirement are both stalled due to a pagewalk event=5,period=1000003,umask=0xa0 00 ld_head.st_addr_at_ret memory Counts the number of cycles that the head (oldest load) of the load buffer and retirement are both stalled due to a store address match event=5,period=1000003,umask=0x84 00 machine_clears.memory_ordering memory Counts the number of machine clears due to memory ordering caused by a snoop from an external agent. Does not count internally generated machine clears such as those due to memory disambiguation event=0xc3,period=20003,umask=2 00 machine_clears.memory_ordering memory Number of machine clears due to memory ordering conflicts event=0xc3,period=100003,umask=2 00 Counts the number of Machine Clears detected dye to memory ordering. Memory Ordering Machine Clears may apply when a memory read may not conform to the memory ordering rules of the x86 architecture memory_activity.cycles_l1d_miss memory Cycles while L1 cache miss demand load is outstanding event=0x47,cmask=2,period=1000003,umask=2 00 memory_activity.stalls_l1d_miss memory Execution stalls while L1 cache miss demand load is outstanding event=0x47,cmask=3,period=1000003,umask=3 00 memory_activity.stalls_l2_miss memory Execution stalls while L2 cache miss demand cacheable load request is outstanding event=0x47,cmask=5,period=1000003,umask=5 00 Execution stalls while L2 cache miss demand cacheable load request is outstanding (will not count for uncacheable demand requests e.g. bus lock) memory_activity.stalls_l3_miss memory Execution stalls while L3 cache miss demand cacheable load request is outstanding event=0x47,cmask=9,period=1000003,umask=9 00 Execution stalls while L3 cache miss demand cacheable load request is outstanding (will not count for uncacheable demand requests e.g. bus lock) mem_trans_retired.load_latency_gt_1024 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 1024 cycles Supports address when precise event=0xcd,period=53,umask=1,ldlat=0x400 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 1024 cycles. Reported latency may be longer than just the memory latency Supports address when precise mem_trans_retired.load_latency_gt_128 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 128 cycles Supports address when precise event=0xcd,period=1009,umask=1,ldlat=0x80 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 128 cycles. Reported latency may be longer than just the memory latency Supports address when precise mem_trans_retired.load_latency_gt_16 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 16 cycles Supports address when precise event=0xcd,period=20011,umask=1,ldlat=0x10 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 16 cycles. Reported latency may be longer than just the memory latency Supports address when precise mem_trans_retired.load_latency_gt_256 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 256 cycles Supports address when precise event=0xcd,period=503,umask=1,ldlat=0x100 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 256 cycles. Reported latency may be longer than just the memory latency Supports address when precise mem_trans_retired.load_latency_gt_32 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 32 cycles Supports address when precise event=0xcd,period=100007,umask=1,ldlat=0x20 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 32 cycles. Reported latency may be longer than just the memory latency Supports address when precise mem_trans_retired.load_latency_gt_4 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 4 cycles Supports address when precise event=0xcd,period=100003,umask=1,ldlat=0x4 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 4 cycles. Reported latency may be longer than just the memory latency Supports address when precise mem_trans_retired.load_latency_gt_512 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 512 cycles Supports address when precise event=0xcd,period=101,umask=1,ldlat=0x200 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 512 cycles. Reported latency may be longer than just the memory latency Supports address when precise mem_trans_retired.load_latency_gt_64 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 64 cycles Supports address when precise event=0xcd,period=2003,umask=1,ldlat=0x40 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 64 cycles. Reported latency may be longer than just the memory latency Supports address when precise mem_trans_retired.load_latency_gt_8 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 8 cycles Supports address when precise event=0xcd,period=50021,umask=1,ldlat=0x8 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 8 cycles. Reported latency may be longer than just the memory latency Supports address when precise mem_trans_retired.store_sample memory Retired memory store access operations. A PDist event for PEBS Store Latency Facility Supports address when precise event=0xcd,period=1000003,umask=2 00 Counts Retired memory accesses with at least 1 store operation. This PEBS event is the precisely-distributed (PDist) trigger covering all stores uops for sampling by the PEBS Store Latency Facility. The facility is described in Intel SDM Volume 3 section 19.9.8 Supports address when precise ocr.demand_code_rd.l3_miss memory Counts demand instruction fetches and L1 instruction cache prefetches that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84400004 00 ocr.demand_data_rd.l3_miss memory Counts demand data reads that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84400001 00 ocr.demand_data_rd.l3_miss memory Counts demand data reads that were not supplied by the L3 cache event=0x2a,period=100003,umask=1,offcore_rsp=0x3FBFC00001 00 ocr.demand_data_rd.l3_miss_local memory Counts demand data reads that were not supplied by the L3 cache. [L3_MISS_LOCAL is alias to L3_MISS] event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84400001 00 ocr.demand_rfo.l3_miss memory Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84400002 00 ocr.demand_rfo.l3_miss memory Counts demand read for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the L3 cache event=0x2a,period=100003,umask=1,offcore_rsp=0x3FBFC00002 00 ocr.demand_rfo.l3_miss_local memory Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the L3 cache. [L3_MISS_LOCAL is alias to L3_MISS] event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84400002 00 ocr.swpf_rd.l3_miss memory Counts L1 data cache software prefetches which include T0/T1/T2 and NTA (except PREFETCHW) that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84404000 00 offcore_requests.l3_miss_demand_data_rd memory Counts demand data read requests that miss the L3 cache event=0x21,period=100003,umask=0x10 00 offcore_requests_outstanding.l3_miss_demand_data_rd memory For every cycle, increments by the number of demand data read requests pending that are known to have missed the L3 cache event=0x20,period=2000003,umask=0x10 00 For every cycle, increments by the number of demand data read requests pending that are known to have missed the L3 cache. Note that this does not capture all elapsed cycles while requests are outstanding - only cycles from when the requests were known by the requesting core to have missed the L3 cache assists.hardware other Count all other hardware assists or traps that are not necessarily architecturally exposed (through a software handler) beyond FP; SSE-AVX mix and A/D assists who are counted by dedicated sub-events. the event also counts for Machine Ordering count event=0xc1,period=100003,umask=4 00 Count all other hardware assists or traps that are not necessarily architecturally exposed (through a software handler) beyond FP; SSE-AVX mix and A/D assists who are counted by dedicated sub-events. This includes, but not limited to, assists at EXE or MEM uop writeback like AVX* load/store/gather/scatter (non-FP GSSE-assist ) , assists generated by ROB like PEBS and RTIT, Uncore trap, RAR (Remote Action Request) and CET (Control flow Enforcement Technology) assists. the event also counts for Machine Ordering count assists.page_fault other ASSISTS.PAGE_FAULT event=0xc1,period=1000003,umask=8 00 core_power.license_1 other CORE_POWER.LICENSE_1 event=0x28,period=200003,umask=2 00 core_power.license_2 other CORE_POWER.LICENSE_2 event=0x28,period=200003,umask=4 00 core_power.license_3 other CORE_POWER.LICENSE_3 event=0x28,period=200003,umask=8 00 lbr_inserts.any other This event is deprecated. [This event is alias to MISC_RETIRED.LBR_INSERTS] event=0xe4,period=1000003,umask=1 10 ocr.corewb_m.any_response other Counts modified writebacks from L1 cache and L2 cache that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x10008 00 ocr.demand_code_rd.any_response other Counts demand instruction fetches and L1 instruction cache prefetches that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x10004 00 ocr.demand_code_rd.dram other Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x784000004 00 ocr.demand_data_rd.any_response other Counts demand data reads that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x10001 00 ocr.demand_data_rd.any_response other Counts demand data reads that have any type of response event=0x2a,period=100003,umask=1,offcore_rsp=0x10001 00 ocr.demand_data_rd.dram other Counts demand data reads that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x784000001 00 ocr.demand_data_rd.dram other Counts demand data reads that were supplied by DRAM event=0x2a,period=100003,umask=1,offcore_rsp=0x184000001 00 ocr.demand_rfo.any_response other Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x10002 00 ocr.demand_rfo.any_response other Counts demand read for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that have any type of response event=0x2a,period=100003,umask=1,offcore_rsp=0x10002 00 ocr.demand_rfo.dram other Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x784000002 00 ocr.full_streaming_wr.any_response other Counts streaming stores which modify a full 64 byte cacheline that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x800000010000 00 ocr.partial_streaming_wr.any_response other Counts streaming stores which modify only part of a 64 byte cacheline that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x400000010000 00 ocr.streaming_wr.any_response other Counts streaming stores that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x10800 00 ocr.streaming_wr.any_response other Counts streaming stores that have any type of response event=0x2a,period=100003,umask=1,offcore_rsp=0x10800 00 ocr.swpf_rd.any_response other Counts L1 data cache software prefetches which include T0/T1/T2 and NTA (except PREFETCHW) that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x14000 00 ocr.swpf_rd.dram other Counts L1 data cache software prefetches which include T0/T1/T2 and NTA (except PREFETCHW) that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x784004000 00 rs.empty other Cycles when Reservation Station (RS) is empty for the thread event=0xa5,period=1000003,umask=7 00 Counts cycles during which the reservation station (RS) is empty for this logical processor. This is usually caused when the front-end pipeline runs into starvation periods (e.g. branch mispredictions or i-cache misses) rs.empty_count other Counts end of periods where the Reservation Station (RS) was empty event=0xa5,cmask=1,edge=1,inv=1,period=100003,umask=7 00 Counts end of periods where the Reservation Station (RS) was empty. Could be useful to closely sample on front-end latency issues (see the FRONTEND_RETIRED event of designated precise events) rs.empty_resource other Cycles when Reservation Station (RS) is empty due to a resource in the back-end event=0xa5,period=1000003,umask=1 00 rs_empty.count other This event is deprecated. Refer to new event RS.EMPTY_COUNT event=0xa5,cmask=1,edge=1,inv=1,period=100003,umask=7 10 rs_empty.cycles other This event is deprecated. Refer to new event RS.EMPTY event=0xa5,period=1000003,umask=7 10 serialization.c01_ms_scb other Counts the number of issue slots in a UMWAIT or TPAUSE instruction where no uop issues due to the instruction putting the CPU into the C0.1 activity state. For Tremont, UMWAIT and TPAUSE will only put the CPU into C0.1 activity state (not C0.2 activity state) event=0x75,period=200003,umask=4 00 xq.full_cycles other Cycles the uncore cannot take further requests event=0x2d,cmask=1,period=1000003,umask=1 00 number of cycles when the thread is active and the uncore cannot take any further requests (for example prefetches, loads or stores initiated by the Core that miss the L2 cache) arith.divider_active pipeline This event is deprecated. Refer to new event ARITH.DIV_ACTIVE event=0xb0,cmask=1,period=1000003,umask=9 10 arith.div_active pipeline Counts the number of cycles when any of the floating point or integer dividers are active event=0xcd,cmask=1,period=1000003,umask=3 00 arith.div_active pipeline Cycles when divide unit is busy executing divide or square root operations event=0xb0,cmask=1,period=1000003,umask=9 00 Counts cycles when divide unit is busy executing divide or square root operations. Accounts for integer and floating-point operations arith.div_occupancy pipeline Counts the number of active floating point and integer dividers per cycle event=0xcd,period=1000003,umask=3 00 arith.div_uops pipeline Counts the number of floating point and integer divider uops executed per cycle event=0xcd,period=1000003,umask=0xc 00 arith.fp_divider_active pipeline This event is deprecated. Refer to new event ARITH.FPDIV_ACTIVE event=0xb0,cmask=1,period=1000003,umask=1 10 arith.idiv_active pipeline Counts the number of cycles any of the two integer dividers are active event=0xcd,cmask=1,period=1000003,umask=1 00 arith.idiv_active pipeline This event counts the cycles the integer divider is busy event=0xb0,cmask=1,period=1000003,umask=8 00 arith.idiv_occupancy pipeline Counts the number of active integer dividers per cycle event=0xcd,period=1000003,umask=1 00 arith.idiv_uops pipeline Counts the number of integer divider uops executed per cycle event=0xcd,period=1000003,umask=4 00 arith.int_divider_active pipeline This event is deprecated. Refer to new event ARITH.IDIV_ACTIVE event=0xb0,cmask=1,period=1000003,umask=8 10 assists.any pipeline Number of occurrences where a microcode assist is invoked by hardware event=0xc1,period=100003,umask=0x1b 00 Counts the number of occurrences where a microcode assist is invoked by hardware. Examples include AD (page Access Dirty), FP and AVX related assists br_inst_retired.all_branches pipeline Counts the total number of branch instructions retired for all branch types event=0xc4,period=200003 00 Counts the total number of instructions in which the instruction pointer (IP) of the processor is resteered due to a branch instruction and the branch instruction successfully retires. All branch type instructions are accounted for br_inst_retired.all_branches pipeline All branch instructions retired event=0xc4,period=400009 00 Counts all branch instructions retired br_inst_retired.call pipeline This event is deprecated. Refer to new event BR_INST_RETIRED.NEAR_CALL event=0xc4,period=200003,umask=0xf9 10 br_inst_retired.cond pipeline Counts the number of retired JCC (Jump on Conditional Code) branch instructions retired, includes both taken and not taken branches event=0xc4,period=200003,umask=0x7e 00 br_inst_retired.cond pipeline Conditional branch instructions retired event=0xc4,period=400009,umask=0x11 00 Counts conditional branch instructions retired br_inst_retired.cond_ntaken pipeline Not taken branch instructions retired event=0xc4,period=400009,umask=0x10 00 Counts not taken branch instructions retired br_inst_retired.cond_taken pipeline Counts the number of taken JCC (Jump on Conditional Code) branch instructions retired event=0xc4,period=200003,umask=0xfe 00 br_inst_retired.cond_taken pipeline Taken conditional branch instructions retired event=0xc4,period=400009,umask=1 00 Counts taken conditional branch instructions retired br_inst_retired.far_branch pipeline Counts the number of far branch instructions retired, includes far jump, far call and return, and interrupt call and return event=0xc4,period=200003,umask=0xbf 00 br_inst_retired.far_branch pipeline Far branch instructions retired event=0xc4,period=100007,umask=0x40 00 Counts far branch instructions retired br_inst_retired.indirect pipeline Counts the number of near indirect JMP and near indirect CALL branch instructions retired event=0xc4,period=200003,umask=0xeb 00 br_inst_retired.indirect pipeline Indirect near branch instructions retired (excluding returns) event=0xc4,period=100003,umask=0x80 00 Counts near indirect branch instructions retired excluding returns. TSX abort is an indirect branch br_inst_retired.indirect_call pipeline Counts the number of near indirect CALL branch instructions retired event=0xc4,period=200003,umask=0xfb 00 br_inst_retired.ind_call pipeline This event is deprecated. Refer to new event BR_INST_RETIRED.INDIRECT_CALL event=0xc4,period=200003,umask=0xfb 10 br_inst_retired.jcc pipeline This event is deprecated. Refer to new event BR_INST_RETIRED.COND event=0xc4,period=200003,umask=0x7e 10 br_inst_retired.near_call pipeline Counts the number of near CALL branch instructions retired event=0xc4,period=200003,umask=0xf9 00 br_inst_retired.near_call pipeline Direct and indirect near call instructions retired event=0xc4,period=100007,umask=2 00 Counts both direct and indirect near call instructions retired br_inst_retired.near_return pipeline Counts the number of near RET branch instructions retired event=0xc4,period=200003,umask=0xf7 00 br_inst_retired.near_return pipeline Return instructions retired event=0xc4,period=100007,umask=8 00 Counts return instructions retired br_inst_retired.near_taken pipeline Counts the number of near taken branch instructions retired event=0xc4,period=200003,umask=0xc0 00 br_inst_retired.near_taken pipeline Taken branch instructions retired event=0xc4,period=400009,umask=0x20 00 Counts taken branch instructions retired br_inst_retired.non_return_ind pipeline This event is deprecated. Refer to new event BR_INST_RETIRED.INDIRECT event=0xc4,period=200003,umask=0xeb 10 br_inst_retired.rel_call pipeline Counts the number of near relative CALL branch instructions retired event=0xc4,period=200003,umask=0xfd 00 br_inst_retired.return pipeline This event is deprecated. Refer to new event BR_INST_RETIRED.NEAR_RETURN event=0xc4,period=200003,umask=0xf7 10 br_inst_retired.taken_jcc pipeline This event is deprecated. Refer to new event BR_INST_RETIRED.COND_TAKEN event=0xc4,period=200003,umask=0xfe 10 br_misp_retired.all_branches pipeline Counts the total number of mispredicted branch instructions retired for all branch types event=0xc5,period=200003 00 Counts the total number of mispredicted branch instructions retired. All branch type instructions are accounted for. Prediction of the branch target address enables the processor to begin executing instructions before the non-speculative execution path is known. The branch prediction unit (BPU) predicts the target address based on the instruction pointer (IP) of the branch and on the execution path through which execution reached this IP. A branch misprediction occurs when the prediction is wrong, and results in discarding all instructions executed in the speculative path and re-fetching from the correct path br_misp_retired.all_branches pipeline All mispredicted branch instructions retired event=0xc5,period=400009 00 Counts all the retired branch instructions that were mispredicted by the processor. A branch misprediction occurs when the processor incorrectly predicts the destination of the branch. When the misprediction is discovered at execution, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path br_misp_retired.cond pipeline Counts the number of mispredicted JCC (Jump on Conditional Code) branch instructions retired event=0xc5,period=200003,umask=0x7e 00 br_misp_retired.cond pipeline Mispredicted conditional branch instructions retired event=0xc5,period=400009,umask=0x11 00 Counts mispredicted conditional branch instructions retired br_misp_retired.cond_ntaken pipeline Mispredicted non-taken conditional branch instructions retired event=0xc5,period=400009,umask=0x10 00 Counts the number of conditional branch instructions retired that were mispredicted and the branch direction was not taken br_misp_retired.cond_taken pipeline Counts the number of mispredicted taken JCC (Jump on Conditional Code) branch instructions retired event=0xc5,period=200003,umask=0xfe 00 br_misp_retired.cond_taken pipeline number of branch instructions retired that were mispredicted and taken event=0xc5,period=400009,umask=1 00 Counts taken conditional mispredicted branch instructions retired br_misp_retired.indirect pipeline Counts the number of mispredicted near indirect JMP and near indirect CALL branch instructions retired event=0xc5,period=200003,umask=0xeb 00 br_misp_retired.indirect pipeline Miss-predicted near indirect branch instructions retired (excluding returns) event=0xc5,period=100003,umask=0x80 00 Counts miss-predicted near indirect branch instructions retired excluding returns. TSX abort is an indirect branch br_misp_retired.indirect_call pipeline Counts the number of mispredicted near indirect CALL branch instructions retired event=0xc5,period=200003,umask=0xfb 00 br_misp_retired.indirect_call pipeline Mispredicted indirect CALL retired event=0xc5,period=400009,umask=2 00 Counts retired mispredicted indirect (near taken) CALL instructions, including both register and memory indirect br_misp_retired.ind_call pipeline This event is deprecated. Refer to new event BR_MISP_RETIRED.INDIRECT_CALL event=0xc5,period=200003,umask=0xfb 10 br_misp_retired.jcc pipeline This event is deprecated. Refer to new event BR_MISP_RETIRED.COND event=0xc5,period=200003,umask=0x7e 10 br_misp_retired.near_taken pipeline Counts the number of mispredicted near taken branch instructions retired event=0xc5,period=200003,umask=0x80 00 br_misp_retired.near_taken pipeline Number of near branch instructions retired that were mispredicted and taken event=0xc5,period=400009,umask=0x20 00 Counts number of near branch instructions retired that were mispredicted and taken br_misp_retired.non_return_ind pipeline This event is deprecated. Refer to new event BR_MISP_RETIRED.INDIRECT event=0xc5,period=200003,umask=0xeb 10 br_misp_retired.ret pipeline This event counts the number of mispredicted ret instructions retired. Non PEBS event=0xc5,period=100007,umask=8 00 This is a non-precise version (that is, does not use PEBS) of the event that counts mispredicted return instructions retired br_misp_retired.return pipeline Counts the number of mispredicted near RET branch instructions retired event=0xc5,period=200003,umask=0xf7 00 br_misp_retired.taken_jcc pipeline This event is deprecated. Refer to new event BR_MISP_RETIRED.COND_TAKEN event=0xc5,period=200003,umask=0xfe 10 cpu_clk_unhalted.c01 pipeline Core clocks when the thread is in the C0.1 light-weight slower wakeup time but more power saving optimized state event=0xec,period=2000003,umask=0x10 00 Counts core clocks when the thread is in the C0.1 light-weight slower wakeup time but more power saving optimized state. This state can be entered via the TPAUSE or UMWAIT instructions cpu_clk_unhalted.c02 pipeline Core clocks when the thread is in the C0.2 light-weight faster wakeup time but less power saving optimized state event=0xec,period=2000003,umask=0x20 00 Counts core clocks when the thread is in the C0.2 light-weight faster wakeup time but less power saving optimized state. This state can be entered via the TPAUSE or UMWAIT instructions cpu_clk_unhalted.c0_wait pipeline Core clocks when the thread is in the C0.1 or C0.2 or running a PAUSE in C0 ACPI state event=0xec,period=2000003,umask=0x70 00 Counts core clocks when the thread is in the C0.1 or C0.2 power saving optimized states (TPAUSE or UMWAIT instructions) or running the PAUSE instruction cpu_clk_unhalted.core pipeline Counts the number of unhalted core clock cycles. (Fixed event) event=0x3c,period=2000003 00 Counts the number of core cycles while the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. The core frequency may change from time to time. For this reason this event may have a changing ratio with regards to time. This event uses fixed counter 1 cpu_clk_unhalted.core_p pipeline Counts the number of unhalted core clock cycles event=0x3c,period=2000003 00 Counts the number of core cycles while the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. The core frequency may change from time to time. For this reason this event may have a changing ratio with regards to time. This event uses a programmable general purpose performance counter cpu_clk_unhalted.distributed pipeline Cycle counts are evenly distributed between active threads in the Core event=0xec,period=2000003,umask=2 00 This event distributes cycle counts between active hyperthreads, i.e., those in C0. A hyperthread becomes inactive when it executes the HLT or MWAIT instructions. If all other hyperthreads are inactive (or disabled or do not exist), all counts are attributed to this hyperthread. To obtain the full count when the Core is active, sum the counts from each hyperthread cpu_clk_unhalted.one_thread_active pipeline Core crystal clock cycles when this thread is unhalted and the other thread is halted event=0x3c,period=25003,umask=2 00 Counts Core crystal clock cycles when current thread is unhalted and the other thread is halted cpu_clk_unhalted.pause pipeline CPU_CLK_UNHALTED.PAUSE event=0xec,period=2000003,umask=0x40 00 cpu_clk_unhalted.pause_inst pipeline CPU_CLK_UNHALTED.PAUSE_INST event=0xec,cmask=1,edge=1,period=2000003,umask=0x40 00 cpu_clk_unhalted.ref pipeline This event is deprecated. Refer to new event CPU_CLK_UNHALTED.REF_TSC_P event=0x0,umask=0x03,period=2000003 10 cpu_clk_unhalted.ref_distributed pipeline Core crystal clock cycles. Cycle counts are evenly distributed between active threads in the Core event=0x3c,period=2000003,umask=8 00 This event distributes Core crystal clock cycle counts between active hyperthreads, i.e., those in C0 sleep-state. A hyperthread becomes inactive when it executes the HLT or MWAIT instructions. If one thread is active in a core, all counts are attributed to this hyperthread. To obtain the full count when the Core is active, sum the counts from each hyperthread cpu_clk_unhalted.ref_tsc pipeline Counts the number of unhalted reference clock cycles at TSC frequency. (Fixed event) event=0,period=2000003,umask=3 00 Counts the number of reference cycles that the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. This event is not affected by core frequency changes and increments at a fixed frequency that is also used for the Time Stamp Counter (TSC). This event uses fixed counter 2 cpu_clk_unhalted.ref_tsc pipeline Reference cycles when the core is not in halt state event=0,period=2000003,umask=3 00 Counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. It is counted on a dedicated fixed counter, leaving the eight programmable counters available for other events. Note: On all current platforms this event stops counting during 'throttling (TM)' states duty off periods the processor is 'halted'. The counter update is done at a lower clock rate then the core clock the overflow status bit for this counter may appear 'sticky'. After the counter has overflowed and software clears the overflow status bit and resets the counter to less than MAX. The reset value to the counter is not clocked immediately so the overflow status bit will flip 'high (1)' and generate another PMI (if enabled) after which the reset value gets clocked into the counter. Therefore, software will get the interrupt, read the overflow status bit '1 for bit 34 while the counter value is less than MAX. Software should ignore this case cpu_clk_unhalted.ref_tsc_p pipeline Counts the number of unhalted reference clock cycles at TSC frequency event=0x3c,period=2000003,umask=1 00 Counts the number of reference cycles that the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. This event is not affected by core frequency changes and increments at a fixed frequency that is also used for the Time Stamp Counter (TSC). This event uses a programmable general purpose performance counter cpu_clk_unhalted.ref_tsc_p pipeline Reference cycles when the core is not in halt state event=0x3c,period=2000003,umask=1 00 Counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. It is counted on a dedicated fixed counter, leaving the four (eight when Hyperthreading is disabled) programmable counters available for other events. Note: On all current platforms this event stops counting during 'throttling (TM)' states duty off periods the processor is 'halted'. The counter update is done at a lower clock rate then the core clock the overflow status bit for this counter may appear 'sticky'. After the counter has overflowed and software clears the overflow status bit and resets the counter to less than MAX. The reset value to the counter is not clocked immediately so the overflow status bit will flip 'high (1)' and generate another PMI (if enabled) after which the reset value gets clocked into the counter. Therefore, software will get the interrupt, read the overflow status bit '1 for bit 34 while the counter value is less than MAX. Software should ignore this case cpu_clk_unhalted.thread pipeline Counts the number of unhalted core clock cycles. (Fixed event) event=0x3c,period=2000003 00 Counts the number of core cycles while the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. The core frequency may change from time to time. For this reason this event may have a changing ratio with regards to time. This event uses fixed counter 1 cpu_clk_unhalted.thread pipeline Core cycles when the thread is not in halt state event=0x3c,period=2000003 00 Counts the number of core cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. This event is a component in many key event ratios. The core frequency may change from time to time due to transitions associated with Enhanced Intel SpeedStep Technology or TM2. For this reason this event may have a changing ratio with regards to time. When the core frequency is constant, this event can approximate elapsed time while the core was not in the halt state. It is counted on a dedicated fixed counter, leaving the eight programmable counters available for other events cpu_clk_unhalted.thread_p pipeline Counts the number of unhalted core clock cycles event=0x3c,period=2000003 00 Counts the number of core cycles while the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. The core frequency may change from time to time. For this reason this event may have a changing ratio with regards to time. This event uses a programmable general purpose performance counter cpu_clk_unhalted.thread_p pipeline Thread cycles when thread is not in halt state event=0x3c,period=2000003 00 This is an architectural event that counts the number of thread cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. The core frequency may change from time to time due to power or thermal throttling. For this reason, this event may have a changing ratio with regards to wall clock time cycle_activity.cycles_l1d_miss pipeline Cycles while L1 cache miss demand load is outstanding event=0xa3,cmask=8,period=1000003,umask=8 00 cycle_activity.cycles_l2_miss pipeline Cycles while L2 cache miss demand load is outstanding event=0xa3,cmask=1,period=1000003,umask=1 00 cycle_activity.cycles_mem_any pipeline Cycles while memory subsystem has an outstanding load event=0xa3,cmask=16,period=1000003,umask=0x10 00 cycle_activity.stalls_l1d_miss pipeline Execution stalls while L1 cache miss demand load is outstanding event=0xa3,cmask=12,period=1000003,umask=0xc 00 cycle_activity.stalls_l2_miss pipeline Execution stalls while L2 cache miss demand load is outstanding event=0xa3,cmask=5,period=1000003,umask=5 00 cycle_activity.stalls_total pipeline Total execution stalls event=0xa3,cmask=4,period=1000003,umask=4 00 exe_activity.1_ports_util pipeline Cycles total of 1 uop is executed on all ports and Reservation Station was not empty event=0xa6,period=2000003,umask=2 00 Counts cycles during which a total of 1 uop was executed on all ports and Reservation Station (RS) was not empty exe_activity.2_3_ports_util pipeline Cycles total of 2 or 3 uops are executed on all ports and Reservation Station (RS) was not empty event=0xa6,period=2000003,umask=0xc 00 exe_activity.2_ports_util pipeline Cycles total of 2 uops are executed on all ports and Reservation Station was not empty event=0xa6,period=2000003,umask=4 00 Counts cycles during which a total of 2 uops were executed on all ports and Reservation Station (RS) was not empty exe_activity.3_ports_util pipeline Cycles total of 3 uops are executed on all ports and Reservation Station was not empty event=0xa6,period=2000003,umask=8 00 Cycles total of 3 uops are executed on all ports and Reservation Station (RS) was not empty exe_activity.4_ports_util pipeline Cycles total of 4 uops are executed on all ports and Reservation Station was not empty event=0xa6,period=2000003,umask=0x10 00 Cycles total of 4 uops are executed on all ports and Reservation Station (RS) was not empty exe_activity.bound_on_loads pipeline Execution stalls while memory subsystem has an outstanding load event=0xa6,cmask=5,period=2000003,umask=0x21 00 exe_activity.bound_on_stores pipeline Cycles where the Store Buffer was full and no loads caused an execution stall event=0xa6,cmask=2,period=1000003,umask=0x40 00 Counts cycles where the Store Buffer was full and no loads caused an execution stall exe_activity.exe_bound_0_ports pipeline Cycles no uop executed while RS was not empty, the SB was not full and there was no outstanding load event=0xa6,period=1000003,umask=0x80 00 Number of cycles total of 0 uops executed on all ports, Reservation Station (RS) was not empty, the Store Buffer (SB) was not full and there was no outstanding load inst_decoded.decoders pipeline Instruction decoders utilized in a cycle event=0x75,period=2000003,umask=1 00 Number of decoders utilized in a cycle when the MITE (legacy decode pipeline) fetches instructions inst_retired.any pipeline Counts the total number of instructions retired. (Fixed event) event=0xc0,period=2000003 00 Counts the total number of instructions that retired. For instructions that consist of multiple uops, this event counts the retirement of the last uop of the instruction. This event continues counting during hardware interrupts, traps, and inside interrupt handlers. This event uses fixed counter 0 inst_retired.any pipeline Number of instructions retired. Fixed Counter - architectural event event=0xc0,period=2000003 00 Counts the number of X86 instructions retired - an Architectural PerfMon event. Counting continues during hardware interrupts, traps, and inside interrupt handlers. Notes: INST_RETIRED.ANY is counted by a designated fixed counter freeing up programmable counters to count other events. INST_RETIRED.ANY_P is counted by a programmable counter inst_retired.any_p pipeline Counts the total number of instructions retired event=0xc0,period=2000003 00 Counts the total number of instructions that retired. For instructions that consist of multiple uops, this event counts the retirement of the last uop of the instruction. This event continues counting during hardware interrupts, traps, and inside interrupt handlers. This event uses a programmable general purpose performance counter inst_retired.any_p pipeline Number of instructions retired. General Counter - architectural event event=0xc0,period=2000003 00 Counts the number of X86 instructions retired - an Architectural PerfMon event. Counting continues during hardware interrupts, traps, and inside interrupt handlers. Notes: INST_RETIRED.ANY is counted by a designated fixed counter freeing up programmable counters to count other events. INST_RETIRED.ANY_P is counted by a programmable counter inst_retired.macro_fused pipeline INST_RETIRED.MACRO_FUSED event=0xc0,period=2000003,umask=0x10 00 inst_retired.nop pipeline Retired NOP instructions event=0xc0,period=2000003,umask=2 00 Counts all retired NOP or ENDBR32/64 instructions inst_retired.prec_dist pipeline Precise instruction retired with PEBS precise-distribution event=0,period=2000003,umask=1 00 A version of INST_RETIRED that allows for a precise distribution of samples across instructions retired. It utilizes the Precise Distribution of Instructions Retired (PDIR++) feature to fix bias in how retired instructions get sampled. Use on Fixed Counter 0 inst_retired.rep_iteration pipeline Iterations of Repeat string retired instructions event=0xc0,period=2000003,umask=8 00 Number of iterations of Repeat (REP) string retired instructions such as MOVS, CMPS, and SCAS. Each has a byte, word, and doubleword version and string instructions can be repeated using a repetition prefix, REP, that allows their architectural execution to be repeated a number of times as specified by the RCX register. Note the number of iterations is implementation-dependent int_misc.clears_count pipeline Clears speculative count event=0xad,cmask=1,edge=1,period=500009,umask=1 00 Counts the number of speculative clears due to any type of branch misprediction or machine clears int_misc.clear_resteer_cycles pipeline Counts cycles after recovery from a branch misprediction or machine clear till the first uop is issued from the resteered path event=0xad,period=500009,umask=0x80 00 Cycles after recovery from a branch misprediction or machine clear till the first uop is issued from the resteered path int_misc.recovery_cycles pipeline Core cycles the allocator was stalled due to recovery from earlier clear event for this thread event=0xad,period=500009,umask=1 00 Counts core cycles when the Resource allocator was stalled due to recovery from an earlier branch misprediction or machine clear event int_misc.unknown_branch_cycles pipeline Bubble cycles of BAClear (Unknown Branch) event=0xad,period=1000003,umask=0x40,frontend=0x7 00 int_misc.uop_dropping pipeline TMA slots where uops got dropped event=0xad,period=1000003,umask=0x10 00 Estimated number of Top-down Microarchitecture Analysis slots that got dropped due to non front-end reasons int_vec_retired.128bit pipeline INT_VEC_RETIRED.128BIT event=0xe7,period=1000003,umask=0x13 00 int_vec_retired.256bit pipeline INT_VEC_RETIRED.256BIT event=0xe7,period=1000003,umask=0xac 00 int_vec_retired.add_128 pipeline integer ADD, SUB, SAD 128-bit vector instructions event=0xe7,period=1000003,umask=3 00 Number of retired integer ADD/SUB (regular or horizontal), SAD 128-bit vector instructions int_vec_retired.add_256 pipeline integer ADD, SUB, SAD 256-bit vector instructions event=0xe7,period=1000003,umask=0xc 00 Number of retired integer ADD/SUB (regular or horizontal), SAD 256-bit vector instructions int_vec_retired.mul_256 pipeline INT_VEC_RETIRED.MUL_256 event=0xe7,period=1000003,umask=0x80 00 int_vec_retired.shuffles pipeline INT_VEC_RETIRED.SHUFFLES event=0xe7,period=1000003,umask=0x40 00 int_vec_retired.vnni_128 pipeline INT_VEC_RETIRED.VNNI_128 event=0xe7,period=1000003,umask=0x10 00 int_vec_retired.vnni_256 pipeline INT_VEC_RETIRED.VNNI_256 event=0xe7,period=1000003,umask=0x20 00 ld_blocks.4k_alias pipeline This event is deprecated. Refer to new event LD_BLOCKS.ADDRESS_ALIAS event=3,period=1000003,umask=4 10 ld_blocks.address_alias pipeline Counts the number of retired loads that are blocked because it initially appears to be store forward blocked, but subsequently is shown not to be blocked based on 4K alias check event=3,period=1000003,umask=4 00 ld_blocks.address_alias pipeline False dependencies in MOB due to partial compare on address event=3,period=100003,umask=4 00 Counts the number of times a load got blocked due to false dependencies in MOB due to partial compare on address ld_blocks.data_unknown pipeline Counts the number of retired loads that are blocked because its address exactly matches an older store whose data is not ready event=3,period=1000003,umask=1 00 ld_blocks.no_sr pipeline The number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in use event=3,period=100003,umask=0x88 00 Counts the number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in use ld_blocks.store_forward pipeline Loads blocked due to overlapping with a preceding store that cannot be forwarded event=3,period=100003,umask=0x82 00 Counts the number of times where store forwarding was prevented for a load operation. The most common case is a load blocked due to the address of memory access (partially) overlapping with a preceding uncompleted store. Note: See the table of not supported store forwards in the Optimization Guide load_hit_prefetch.swpf pipeline Counts the number of demand load dispatches that hit L1D fill buffer (FB) allocated for software prefetch event=0x4c,period=100003,umask=1 00 Counts all not software-prefetch load dispatches that hit the fill buffer (FB) allocated for the software prefetch. It can also be incremented by some lock instructions. So it should only be used with profiling so that the locks can be excluded by ASM (Assembly File) inspection of the nearby instructions lsd.cycles_active pipeline Cycles Uops delivered by the LSD, but didn't come from the decoder event=0xa8,cmask=1,period=2000003,umask=1 00 Counts the cycles when at least one uop is delivered by the LSD (Loop-stream detector) lsd.cycles_ok pipeline Cycles optimal number of Uops delivered by the LSD, but did not come from the decoder event=0xa8,cmask=6,period=2000003,umask=1 00 Counts the cycles when optimal number of uops is delivered by the LSD (Loop-stream detector) lsd.uops pipeline Number of Uops delivered by the LSD event=0xa8,period=2000003,umask=1 00 Counts the number of uops delivered to the back-end by the LSD(Loop Stream Detector) machine_clears.count pipeline Number of machine clears (nukes) of any type event=0xc3,cmask=1,edge=1,period=100003,umask=1 00 Counts the number of machine clears (nukes) of any type machine_clears.disambiguation pipeline Counts the number of machine clears due to memory ordering in which an internal load passes an older store within the same CPU event=0xc3,period=20003,umask=8 00 machine_clears.mrn_nuke pipeline Counts the number of machines clears due to memory renaming event=0xc3,period=1000003,umask=0x80 00 machine_clears.page_fault pipeline Counts the number of machine clears due to a page fault. Counts both I-Side and D-Side (Loads/Stores) page faults. A page fault occurs when either the page is not present, or an access violation occurs event=0xc3,period=20003,umask=0x20 00 machine_clears.slow pipeline Counts the number of machine clears that flush the pipeline and restart the machine with the use of microcode due to SMC, MEMORY_ORDERING, FP_ASSISTS, PAGE_FAULT, DISAMBIGUATION, and FPC_VIRTUAL_TRAP event=0xc3,period=20003,umask=0x6f 00 machine_clears.smc pipeline Counts the number of machine clears due to program modifying data (self modifying code) within 1K of a recently fetched code page event=0xc3,period=20003,umask=1 00 machine_clears.smc pipeline Self-modifying code (SMC) detected event=0xc3,period=100003,umask=4 00 Counts self-modifying code (SMC) detected, which causes a machine clear misc2_retired.lfence pipeline LFENCE instructions retired event=0xe0,period=400009,umask=0x20 00 number of LFENCE retired instructions misc_retired.lbr_inserts pipeline Counts the number of LBR entries recorded. Requires LBRs to be enabled in IA32_LBR_CTL. [This event is alias to LBR_INSERTS.ANY] event=0xe4,period=1000003,umask=1 00 Counts the number of LBR entries recorded. Requires LBRs to be enabled in IA32_LBR_CTL. This event is PDIR on GP0 and NPEBS on all other GPs [This event is alias to LBR_INSERTS.ANY] misc_retired.lbr_inserts pipeline Increments whenever there is an update to the LBR array event=0xcc,period=100003,umask=0x20 00 Increments when an entry is added to the Last Branch Record (LBR) array (or removed from the array in case of RETURNs in call stack mode). The event requires LBR enable via IA32_DEBUGCTL MSR and branch type selection via MSR_LBR_SELECT resource_stalls.sb pipeline Cycles stalled due to no store buffers available. (not including draining form sync) event=0xa2,period=100003,umask=8 00 Counts allocation stall cycles caused by the store buffer (SB) being full. This counts cycles that the pipeline back-end blocked uop delivery from the front-end resource_stalls.scoreboard pipeline Counts cycles where the pipeline is stalled due to serializing operations event=0xa2,period=100003,umask=2 00 serialization.non_c01_ms_scb pipeline Counts the number of issue slots not consumed by the backend due to a micro-sequencer (MS) scoreboard, which stalls the front-end from issuing from the UROM until a specified older uop retires event=0x75,period=200003,umask=2 00 Counts the number of issue slots not consumed by the backend due to a micro-sequencer (MS) scoreboard, which stalls the front-end from issuing from the UROM until a specified older uop retires. The most commonly executed instruction with an MS scoreboard is PAUSE topdown.backend_bound_slots pipeline TMA slots where no uops were being issued due to lack of back-end resources event=0xa4,period=10000003,umask=2 00 Number of slots in TMA method where no micro-operations were being issued from front-end to back-end of the machine due to lack of back-end resources topdown.bad_spec_slots pipeline TMA slots wasted due to incorrect speculations event=0xa4,period=10000003,umask=4 00 Number of slots of TMA method that were wasted due to incorrect speculation. It covers all types of control-flow or data-related mis-speculations topdown.br_mispredict_slots pipeline TMA slots wasted due to incorrect speculation by branch mispredictions event=0xa4,period=10000003,umask=8 00 Number of TMA slots that were wasted due to incorrect speculation by (any type of) branch mispredictions. This event estimates number of speculative operations that were issued but not retired as well as the out-of-order engine recovery past a branch misprediction topdown.memory_bound_slots pipeline TOPDOWN.MEMORY_BOUND_SLOTS event=0xa4,period=10000003,umask=0x10 00 topdown.slots pipeline TMA slots available for an unhalted logical processor. Fixed counter - architectural event event=0,period=10000003,umask=4 00 Number of available slots for an unhalted logical processor. The event increments by machine-width of the narrowest pipeline as employed by the Top-down Microarchitecture Analysis method (TMA). The count is distributed among unhalted logical processors (hyper-threads) who share the same physical core. Software can use this event as the denominator for the top-level metrics of the TMA method. This architectural event is counted on a designated fixed counter (Fixed Counter 3) topdown.slots_p pipeline TMA slots available for an unhalted logical processor. General counter - architectural event event=0xa4,period=10000003,umask=1 00 Counts the number of available slots for an unhalted logical processor. The event increments by machine-width of the narrowest pipeline as employed by the Top-down Microarchitecture Analysis method. The count is distributed among unhalted logical processors (hyper-threads) who share the same physical core topdown_bad_speculation.all pipeline Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear event=0x73,period=1000003 00 Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear. Only issue slots wasted due to fast nukes such as memory ordering nukes are counted. Other nukes are not accounted for. Counts all issue slots blocked during this recovery window including relevant microcode flows and while uops are not yet available in the instruction queue (IQ) even if an FE_bound event occurs during this period. Also includes the issue slots that were consumed by the backend but were thrown away because they were younger than the mispredict or machine clear topdown_bad_speculation.fastnuke pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to fast nukes such as memory ordering and memory disambiguation machine clears event=0x73,period=1000003,umask=2 00 topdown_bad_speculation.machine_clears pipeline Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a machine clear (nuke) of any kind including memory ordering and memory disambiguation event=0x73,period=1000003,umask=3 00 topdown_bad_speculation.mispredict pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to branch mispredicts event=0x73,period=1000003,umask=4 00 topdown_bad_speculation.nuke pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to a machine clear (nuke) event=0x73,period=1000003,umask=1 00 topdown_be_bound.all pipeline Counts the total number of issue slots every cycle that were not consumed by the backend due to backend stalls event=0x74,period=1000003 00 topdown_be_bound.alloc_restrictions pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to certain allocation restrictions event=0x74,period=1000003,umask=1 00 topdown_be_bound.mem_scheduler pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to memory reservation stalls in which a scheduler is not able to accept uops event=0x74,period=1000003,umask=2 00 topdown_be_bound.non_mem_scheduler pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to IEC or FPC RAT stalls, which can be due to FIQ or IEC reservation stalls in which the integer, floating point or SIMD scheduler is not able to accept uops event=0x74,period=1000003,umask=8 00 topdown_be_bound.register pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to the physical register file unable to accept an entry (marble stalls) event=0x74,period=1000003,umask=0x20 00 topdown_be_bound.reorder_buffer pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to the reorder buffer being full (ROB stalls) event=0x74,period=1000003,umask=0x40 00 topdown_be_bound.serialization pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to scoreboards from the instruction queue (IQ), jump execution unit (JEU), or microcode sequencer (MS) event=0x74,period=1000003,umask=0x10 00 topdown_fe_bound.all pipeline Counts the total number of issue slots every cycle that were not consumed by the backend due to frontend stalls event=0x71,period=1000003 00 topdown_fe_bound.branch_detect pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to BACLEARS event=0x71,period=1000003,umask=2 00 Counts the number of issue slots every cycle that were not delivered by the frontend due to BACLEARS, which occurs when the Branch Target Buffer (BTB) prediction or lack thereof, was corrected by a later branch predictor in the frontend. Includes BACLEARS due to all branch types including conditional and unconditional jumps, returns, and indirect branches topdown_fe_bound.branch_resteer pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to BTCLEARS event=0x71,period=1000003,umask=0x40 00 Counts the number of issue slots every cycle that were not delivered by the frontend due to BTCLEARS, which occurs when the Branch Target Buffer (BTB) predicts a taken branch topdown_fe_bound.cisc pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to the microcode sequencer (MS) event=0x71,period=1000003,umask=1 00 topdown_fe_bound.decode pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to decode stalls event=0x71,period=1000003,umask=8 00 topdown_fe_bound.frontend_bandwidth pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to frontend bandwidth restrictions due to decode, predecode, cisc, and other limitations event=0x71,period=1000003,umask=0x8d 00 topdown_fe_bound.frontend_latency pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to a latency related stalls including BACLEARs, BTCLEARs, ITLB misses, and ICache misses event=0x71,period=1000003,umask=0x72 00 topdown_fe_bound.itlb pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to ITLB misses event=0x71,period=1000003,umask=0x10 00 Counts the number of issue slots every cycle that were not delivered by the frontend due to Instruction Table Lookaside Buffer (ITLB) misses topdown_fe_bound.other pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to other common frontend stalls not categorized event=0x71,period=1000003,umask=0x80 00 topdown_fe_bound.predecode pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to wrong predecodes event=0x71,period=1000003,umask=4 00 topdown_retiring.all pipeline Counts the total number of consumed retirement slots event=0xc2,period=1000003 00 uops_decoded.dec0_uops pipeline UOPS_DECODED.DEC0_UOPS event=0x76,period=1000003,umask=1 00 uops_dispatched.port_0 pipeline Uops executed on port 0 event=0xb2,period=2000003,umask=1 00 Number of uops dispatch to execution port 0 uops_dispatched.port_1 pipeline Uops executed on port 1 event=0xb2,period=2000003,umask=2 00 Number of uops dispatch to execution port 1 uops_dispatched.port_2_3_10 pipeline Uops executed on ports 2, 3 and 10 event=0xb2,period=2000003,umask=4 00 Number of uops dispatch to execution ports 2, 3 and 10 uops_dispatched.port_4_9 pipeline Uops executed on ports 4 and 9 event=0xb2,period=2000003,umask=0x10 00 Number of uops dispatch to execution ports 4 and 9 uops_dispatched.port_5_11 pipeline Uops executed on ports 5 and 11 event=0xb2,period=2000003,umask=0x20 00 Number of uops dispatch to execution ports 5 and 11 uops_dispatched.port_6 pipeline Uops executed on port 6 event=0xb2,period=2000003,umask=0x40 00 Number of uops dispatch to execution port 6 uops_dispatched.port_7_8 pipeline Uops executed on ports 7 and 8 event=0xb2,period=2000003,umask=0x80 00 Number of uops dispatch to execution ports 7 and 8 uops_executed.core_cycles_ge_1 pipeline Cycles at least 1 micro-op is executed from any thread on physical core event=0xb1,cmask=1,period=2000003,umask=2 00 Counts cycles when at least 1 micro-op is executed from any thread on physical core uops_executed.core_cycles_ge_2 pipeline Cycles at least 2 micro-op is executed from any thread on physical core event=0xb1,cmask=2,period=2000003,umask=2 00 Counts cycles when at least 2 micro-ops are executed from any thread on physical core uops_executed.core_cycles_ge_3 pipeline Cycles at least 3 micro-op is executed from any thread on physical core event=0xb1,cmask=3,period=2000003,umask=2 00 Counts cycles when at least 3 micro-ops are executed from any thread on physical core uops_executed.core_cycles_ge_4 pipeline Cycles at least 4 micro-op is executed from any thread on physical core event=0xb1,cmask=4,period=2000003,umask=2 00 Counts cycles when at least 4 micro-ops are executed from any thread on physical core uops_executed.cycles_ge_1 pipeline Cycles where at least 1 uop was executed per-thread event=0xb1,cmask=1,period=2000003,umask=1 00 Cycles where at least 1 uop was executed per-thread uops_executed.cycles_ge_2 pipeline Cycles where at least 2 uops were executed per-thread event=0xb1,cmask=2,period=2000003,umask=1 00 Cycles where at least 2 uops were executed per-thread uops_executed.cycles_ge_3 pipeline Cycles where at least 3 uops were executed per-thread event=0xb1,cmask=3,period=2000003,umask=1 00 Cycles where at least 3 uops were executed per-thread uops_executed.cycles_ge_4 pipeline Cycles where at least 4 uops were executed per-thread event=0xb1,cmask=4,period=2000003,umask=1 00 Cycles where at least 4 uops were executed per-thread uops_executed.stalls pipeline Counts number of cycles no uops were dispatched to be executed on this thread event=0xb1,cmask=1,inv=1,period=2000003,umask=1 00 Counts cycles during which no uops were dispatched from the Reservation Station (RS) per thread uops_executed.stall_cycles pipeline This event is deprecated. Refer to new event UOPS_EXECUTED.STALLS event=0xb1,cmask=1,inv=1,period=2000003,umask=1 10 uops_executed.thread pipeline Counts the number of uops to be executed per-thread each cycle event=0xb1,period=2000003,umask=1 00 uops_executed.x87 pipeline Counts the number of x87 uops dispatched event=0xb1,period=2000003,umask=0x10 00 Counts the number of x87 uops executed uops_issued.any pipeline Counts the number of uops issued by the front end every cycle event=0xe,period=200003 00 Counts the number of uops issued by the front end every cycle. When 4-uops are requested and only 2-uops are delivered, the event counts 2. Uops_issued correlates to the number of ROB entries. If uop takes 2 ROB slots it counts as 2 uops_issued uops_issued.any pipeline Uops that RAT issues to RS event=0xae,period=2000003,umask=1 00 Counts the number of uops that the Resource Allocation Table (RAT) issues to the Reservation Station (RS) uops_issued.cycles pipeline UOPS_ISSUED.CYCLES event=0xae,cmask=1,period=2000003,umask=1 00 uops_retired.all pipeline Counts the total number of uops retired event=0xc2,period=2000003 00 uops_retired.cycles pipeline Cycles with retired uop(s) event=0xc2,cmask=1,period=1000003,umask=2 00 Counts cycles where at least one uop has retired uops_retired.heavy pipeline Retired uops except the last uop of each instruction event=0xc2,period=2000003,umask=1 00 Counts the number of retired micro-operations (uops) except the last uop of each instruction. An instruction that is decoded into less than two uops does not contribute to the count uops_retired.idiv pipeline Counts the number of integer divide uops retired event=0xc2,period=2000003,umask=0x10 00 uops_retired.ms pipeline Counts the number of uops that are from complex flows issued by the micro-sequencer (MS) event=0xc2,period=2000003,umask=1 00 Counts the number of uops that are from complex flows issued by the Microcode Sequencer (MS). This includes uops from flows due to complex instructions, faults, assists, and inserted flows uops_retired.ms pipeline UOPS_RETIRED.MS event=0xc2,period=2000003,umask=4,frontend=0x8 00 uops_retired.slots pipeline Retirement slots used event=0xc2,period=2000003,umask=2 00 Counts the retirement slots used each cycle uops_retired.stalls pipeline Cycles without actually retired uops event=0xc2,cmask=1,inv=1,period=1000003,umask=2 00 This event counts cycles without actually retired uops uops_retired.stall_cycles pipeline This event is deprecated. Refer to new event UOPS_RETIRED.STALLS event=0xc2,cmask=1,inv=1,period=1000003,umask=2 10 uops_retired.x87 pipeline Counts the number of x87 uops retired, includes those in MS flows event=0xc2,period=2000003,umask=2 00 uncore_arb unc_arb_coh_trk_requests.all uncore interconnect Number of requests allocated in Coherency Tracker event=0x84,umask=1 01 unc_arb_dat_occupancy.all uncore interconnect Each cycle counts number of any coherent request at memory controller that were issued by any core event=0x85,umask=1 01 unc_arb_dat_occupancy.rd uncore interconnect Each cycle counts number of coherent reads pending on data return from memory controller that were issued by any core event=0x85,umask=2 01 unc_arb_dat_requests.rd uncore interconnect This event is deprecated. Refer to new event UNC_ARB_REQ_TRK_REQUEST.DRD event=0x81,umask=2 11 unc_arb_ifa_occupancy.all uncore interconnect This event is deprecated. Refer to new event UNC_ARB_DAT_OCCUPANCY.ALL event=0x85,umask=1 11 unc_arb_req_trk_occupancy.drd uncore interconnect Each cycle count number of 'valid' coherent Data Read entries . Such entry is defined as valid when it is allocated till deallocation. Doesn't include prefetches [This event is alias to UNC_ARB_TRK_OCCUPANCY.RD] event=0x80,umask=2 01 unc_arb_req_trk_request.drd uncore interconnect Number of all coherent Data Read entries. Doesn't include prefetches [This event is alias to UNC_ARB_TRK_REQUESTS.RD] event=0x81,umask=2 01 unc_arb_trk_occupancy.all uncore interconnect Each cycle counts number of all outgoing valid entries in ReqTrk. Such entry is defined as valid from its allocation in ReqTrk till deallocation. Accounts for Coherent and non-coherent traffic event=0x80,umask=1 01 unc_arb_trk_occupancy.rd uncore interconnect Each cycle count number of 'valid' coherent Data Read entries . Such entry is defined as valid when it is allocated till deallocation. Doesn't include prefetches [This event is alias to UNC_ARB_REQ_TRK_OCCUPANCY.DRD] event=0x80,umask=2 01 unc_arb_trk_requests.all uncore interconnect Counts the number of coherent and in-coherent requests initiated by IA cores, processor graphic units, or LLC event=0x81,umask=1 01 unc_arb_trk_requests.rd uncore interconnect Number of all coherent Data Read entries. Doesn't include prefetches [This event is alias to UNC_ARB_REQ_TRK_REQUEST.DRD] event=0x81,umask=2 01 uncore_imc_free_running_0 unc_mc0_rdcas_count_freerun uncore memory Counts every 64B read request entering the Memory Controller 0 to DRAM (sum of all channels) event=0xff,umask=0x20 01 Counts every 64B read request entering the Memory Controller 0 to DRAM (sum of all channels) unc_mc0_wrcas_count_freerun uncore memory Counts every 64B write request entering the Memory Controller 0 to DRAM (sum of all channels). Each write request counts as a new request incrementing this counter. However, same cache line write requests (both full and partial) are combined to a single 64 byte data transfer to DRAM event=0xff,umask=0x30 01 uncore_imc_free_running_1 unc_mc1_rdcas_count_freerun uncore memory Counts every 64B read request entering the Memory Controller 1 to DRAM (sum of all channels) event=0xff,umask=0x20 01 Counts every 64B read entering the Memory Controller 1 to DRAM (sum of all channels) unc_mc1_wrcas_count_freerun uncore memory Counts every 64B write request entering the Memory Controller 1 to DRAM (sum of all channels). Each write request counts as a new request incrementing this counter. However, same cache line write requests (both full and partial) are combined to a single 64 byte data transfer to DRAM event=0xff,umask=0x30 01 unc_m_act_count_rd uncore memory ACT command for a read request sent to DRAM event=0x24 01 unc_m_act_count_total uncore memory ACT command sent to DRAM event=0x26 01 unc_m_act_count_wr uncore memory ACT command for a write request sent to DRAM event=0x25 01 unc_m_cas_count_rd uncore memory Read CAS command sent to DRAM event=0x22 01 unc_m_cas_count_wr uncore memory Write CAS command sent to DRAM event=0x23 01 unc_m_clockticks uncore memory Number of clocks event=1 01 unc_m_dram_page_empty_rd uncore memory incoming read request page status is Page Empty event=0x1d 01 unc_m_dram_page_empty_wr uncore memory incoming write request page status is Page Empty event=0x20 01 unc_m_dram_page_hit_rd uncore memory incoming read request page status is Page Hit event=0x1c 01 unc_m_dram_page_hit_wr uncore memory incoming write request page status is Page Hit event=0x1f 01 unc_m_dram_page_miss_rd uncore memory incoming read request page status is Page Miss event=0x1e 01 unc_m_dram_page_miss_wr uncore memory incoming write request page status is Page Miss event=0x21 01 unc_m_dram_thermal_hot uncore memory Any Rank at Hot state event=0x19 01 unc_m_dram_thermal_warm uncore memory Any Rank at Warm state event=0x1a 01 unc_m_prefetch_rd uncore memory Incoming read prefetch request from IA event=0xa 01 unc_m_pre_count_idle uncore memory PRE command sent to DRAM due to page table idle timer expiration event=0x28 01 unc_m_pre_count_page_miss uncore memory PRE command sent to DRAM for a read/write request event=0x27 01 unc_m_vc0_requests_rd uncore memory Incoming VC0 read request event=2 01 unc_m_vc0_requests_wr uncore memory Incoming VC0 write request event=3 01 unc_m_vc1_requests_rd uncore memory Incoming VC1 read request event=4 01 unc_m_vc1_requests_wr uncore memory Incoming VC1 write request event=5 01 uncore_clock unc_clock.socket uncore other This 48-bit fixed counter counts the UCLK cycles event=0xff 01 dtlb_load_misses.stlb_hit virtual memory Loads that miss the DTLB and hit the STLB event=0x12,period=100003,umask=0x20 00 Counts loads that miss the DTLB (Data TLB) and hit the STLB (Second level TLB) dtlb_load_misses.walk_active virtual memory Cycles when at least one PMH is busy with a page walk for a demand load event=0x12,cmask=1,period=100003,umask=0x10 00 Counts cycles when at least one PMH (Page Miss Handler) is busy with a page walk for a demand load dtlb_load_misses.walk_completed virtual memory Counts the number of page walks completed due to load DTLB misses to any page size event=8,period=200003,umask=0xe 00 Counts the number of page walks completed due to loads (including SW prefetches) whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to any page size. Includes page walks that page fault dtlb_load_misses.walk_completed virtual memory Load miss in all TLB levels causes a page walk that completes. (All page sizes) event=0x12,period=100003,umask=0xe 00 Counts completed page walks (all page sizes) caused by demand data loads. This implies it missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_load_misses.walk_completed_1g virtual memory Page walks completed due to a demand data load to a 1G page event=0x12,period=100003,umask=8 00 Counts completed page walks (1G sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_load_misses.walk_completed_2m_4m virtual memory Page walks completed due to a demand data load to a 2M/4M page event=0x12,period=100003,umask=4 00 Counts completed page walks (2M/4M sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_load_misses.walk_completed_4k virtual memory Page walks completed due to a demand data load to a 4K page event=0x12,period=100003,umask=2 00 Counts completed page walks (4K sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_load_misses.walk_pending virtual memory Number of page walks outstanding for a demand load in the PMH each cycle event=0x12,period=100003,umask=0x10 00 Counts the number of page walks outstanding for a demand load in the PMH (Page Miss Handler) each cycle dtlb_store_misses.stlb_hit virtual memory Stores that miss the DTLB and hit the STLB event=0x13,period=100003,umask=0x20 00 Counts stores that miss the DTLB (Data TLB) and hit the STLB (2nd Level TLB) dtlb_store_misses.walk_active virtual memory Cycles when at least one PMH is busy with a page walk for a store event=0x13,cmask=1,period=100003,umask=0x10 00 Counts cycles when at least one PMH (Page Miss Handler) is busy with a page walk for a store dtlb_store_misses.walk_completed virtual memory Counts the number of page walks completed due to store DTLB misses to any page size event=0x49,period=2000003,umask=0xe 00 Counts the number of page walks completed due to stores whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to any page size. Includes page walks that page fault dtlb_store_misses.walk_completed virtual memory Store misses in all TLB levels causes a page walk that completes. (All page sizes) event=0x13,period=100003,umask=0xe 00 Counts completed page walks (all page sizes) caused by demand data stores. This implies it missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_store_misses.walk_completed_1g virtual memory Page walks completed due to a demand data store to a 1G page event=0x13,period=100003,umask=8 00 Counts completed page walks (1G sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_store_misses.walk_completed_2m_4m virtual memory Page walks completed due to a demand data store to a 2M/4M page event=0x13,period=100003,umask=4 00 Counts completed page walks (2M/4M sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_store_misses.walk_completed_4k virtual memory Page walks completed due to a demand data store to a 4K page event=0x13,period=100003,umask=2 00 Counts completed page walks (4K sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_store_misses.walk_pending virtual memory Number of page walks outstanding for a store in the PMH each cycle event=0x13,period=100003,umask=0x10 00 Counts the number of page walks outstanding for a store in the PMH (Page Miss Handler) each cycle itlb_misses.miss_caused_walk virtual memory Counts the number of page walks initiated by a instruction fetch that missed the first and second level TLBs event=0x85,period=1000003,umask=1 00 itlb_misses.pde_cache_miss virtual memory Counts the number of page walks due to an instruction fetch that miss the PDE (Page Directory Entry) cache event=0x85,period=2000003,umask=0x80 00 itlb_misses.stlb_hit virtual memory Instruction fetch requests that miss the ITLB and hit the STLB event=0x11,period=100003,umask=0x20 00 Counts instruction fetch requests that miss the ITLB (Instruction TLB) and hit the STLB (Second-level TLB) itlb_misses.walk_active virtual memory Cycles when at least one PMH is busy with a page walk for code (instruction fetch) request event=0x11,cmask=1,period=100003,umask=0x10 00 Counts cycles when at least one PMH (Page Miss Handler) is busy with a page walk for a code (instruction fetch) request itlb_misses.walk_completed virtual memory Counts the number of page walks completed due to instruction fetch misses to any page size event=0x85,period=200003,umask=0xe 00 Counts the number of page walks completed due to instruction fetches whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to any page size. Includes page walks that page fault itlb_misses.walk_completed virtual memory Code miss in all TLB levels causes a page walk that completes. (All page sizes) event=0x11,period=100003,umask=0xe 00 Counts completed page walks (all page sizes) caused by a code fetch. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB. The page walk can end with or without a fault itlb_misses.walk_completed_2m_4m virtual memory Code miss in all TLB levels causes a page walk that completes. (2M/4M) event=0x11,period=100003,umask=4 00 Counts completed page walks (2M/4M page sizes) caused by a code fetch. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB. The page walk can end with or without a fault itlb_misses.walk_completed_4k virtual memory Code miss in all TLB levels causes a page walk that completes. (4K) event=0x11,period=100003,umask=2 00 Counts completed page walks (4K page sizes) caused by a code fetch. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB. The page walk can end with or without a fault itlb_misses.walk_pending virtual memory Number of page walks outstanding for an outstanding code request in the PMH each cycle event=0x11,period=100003,umask=0x10 00 Counts the number of page walks outstanding for an outstanding code (instruction fetch) request in the PMH (Page Miss Handler) each cycle ld_head.dtlb_miss_at_ret virtual memory Counts the number of cycles that the head (oldest load) of the load buffer and retirement are both stalled due to a DTLB miss event=5,period=1000003,umask=0x90 00 mem_uops_retired.dtlb_miss virtual memory This event is deprecated. Refer to new event MEM_UOPS_RETIRED.STLB_MISS Supports address when precise event=0xd0,period=200003,umask=0x13 10 mem_uops_retired.dtlb_miss_loads virtual memory This event is deprecated. Refer to new event MEM_UOPS_RETIRED.STLB_MISS_LOADS Supports address when precise event=0xd0,period=200003,umask=0x11 10 mem_uops_retired.dtlb_miss_stores virtual memory This event is deprecated. Refer to new event MEM_UOPS_RETIRED.STLB_MISS_STORES Supports address when precise event=0xd0,period=200003,umask=0x12 10 bp_dyn_ind_pred branch Dynamic Indirect Predictions event=0x8e 00 Indirect Branch Prediction for potential multi-target branch (speculative) bp_de_redirect branch Decoder Overrides Existing Branch Prediction (speculative) event=0x91 00 bp_l1_tlb_fetch_hit branch The number of instruction fetches that hit in the L1 ITLB event=0x94 00 ic_fw32 cache The number of 32B fetch windows transferred from IC pipe to DE instruction decoder (includes non-cacheable and cacheable fill responses) event=0x80 00 ic_fw32_miss cache The number of 32B fetch windows tried to read the L1 IC and missed in the full tag event=0x81 00 ic_cache_fill_l2 cache The number of 64 byte instruction cache line was fulfilled from the L2 cache event=0x82 00 ic_cache_fill_sys cache The number of 64 byte instruction cache line fulfilled from system memory or another cache event=0x83 00 bp_l1_tlb_miss_l2_hit cache The number of instruction fetches that miss in the L1 ITLB but hit in the L2 ITLB event=0x84 00 bp_l1_tlb_miss_l2_miss cache The number of instruction fetches that miss in both the L1 and L2 TLBs event=0x85 00 bp_snp_re_sync cache The number of pipeline restarts caused by invalidating probes that hit on the instruction stream currently being executed. This would happen if the active instruction stream was being modified by another processor in an MP system - typically a highly unlikely event event=0x86 00 ic_fetch_stall.ic_stall_any cache Instruction Pipe Stall. IC pipe was stalled during this clock cycle for any reason (nothing valid in pipe ICM1) event=0x87,umask=4 00 ic_fetch_stall.ic_stall_dq_empty cache Instruction Pipe Stall. IC pipe was stalled during this clock cycle (including IC to OC fetches) due to DQ empty event=0x87,umask=2 00 ic_fetch_stall.ic_stall_back_pressure cache Instruction Pipe Stall. IC pipe was stalled during this clock cycle (including IC to OC fetches) due to back-pressure event=0x87,umask=1 00 ic_cache_inval.l2_invalidating_probe cache IC line invalidated due to L2 invalidating probe (external or LS). The number of instruction cache lines invalidated. A non-SMC event is CMC (cross modifying code), either from the other thread of the core or another core event=0x8c,umask=2 00 ic_cache_inval.fill_invalidated cache IC line invalidated due to overwriting fill response. The number of instruction cache lines invalidated. A non-SMC event is CMC (cross modifying code), either from the other thread of the core or another core event=0x8c,umask=1 00 bp_tlb_rel cache The number of ITLB reload requests event=0x99 00 l2_request_g1.rd_blk_l cache All L2 Cache Requests (Breakdown 1 - Common). Data cache reads (including hardware and software prefetch) event=0x60,umask=0x80 00 l2_request_g1.rd_blk_x cache All L2 Cache Requests (Breakdown 1 - Common). Data cache stores event=0x60,umask=0x40 00 l2_request_g1.ls_rd_blk_c_s cache All L2 Cache Requests (Breakdown 1 - Common). Data cache shared reads event=0x60,umask=0x20 00 l2_request_g1.cacheable_ic_read cache All L2 Cache Requests (Breakdown 1 - Common). Instruction cache reads event=0x60,umask=0x10 00 l2_request_g1.change_to_x cache All L2 Cache Requests (Breakdown 1 - Common). Data cache state change requests. Request change to writable, check L2 for current state event=0x60,umask=8 00 l2_request_g1.prefetch_l2_cmd cache All L2 Cache Requests (Breakdown 1 - Common). PrefetchL2Cmd event=0x60,umask=4 00 l2_request_g1.l2_hw_pf cache All L2 Cache Requests (Breakdown 1 - Common). L2 Prefetcher. All prefetches accepted by L2 pipeline, hit or miss. Types of PF and L2 hit/miss broken out in a separate perfmon event event=0x60,umask=2 00 l2_request_g1.group2 cache Miscellaneous events covered in more detail by l2_request_g2 (PMCx061) event=0x60,umask=1 00 l2_request_g1.all_no_prefetch cache event=0x60,umask=0xf9 00 l2_request_g2.group1 cache Miscellaneous events covered in more detail by l2_request_g1 (PMCx060) event=0x61,umask=0x80 00 l2_request_g2.ls_rd_sized cache All L2 Cache Requests (Breakdown 2 - Rare). Data cache read sized event=0x61,umask=0x40 00 l2_request_g2.ls_rd_sized_nc cache All L2 Cache Requests (Breakdown 2 - Rare). Data cache read sized non-cacheable event=0x61,umask=0x20 00 l2_request_g2.ic_rd_sized cache All L2 Cache Requests (Breakdown 2 - Rare). Instruction cache read sized event=0x61,umask=0x10 00 l2_request_g2.ic_rd_sized_nc cache All L2 Cache Requests (Breakdown 2 - Rare). Instruction cache read sized non-cacheable event=0x61,umask=8 00 l2_request_g2.smc_inval cache All L2 Cache Requests (Breakdown 2 - Rare). Self-modifying code invalidates event=0x61,umask=4 00 l2_request_g2.bus_locks_originator cache All L2 Cache Requests (Breakdown 2 - Rare). Bus locks event=0x61,umask=2 00 l2_request_g2.bus_locks_responses cache All L2 Cache Requests (Breakdown 2 - Rare). Bus lock response event=0x61,umask=1 00 l2_latency.l2_cycles_waiting_on_fills cache Total cycles spent waiting for L2 fills to complete from L3 or memory, divided by four. Event counts are for both threads. To calculate average latency, the number of fills from both threads must be used event=0x62,umask=1 00 l2_wcb_req.wcb_write cache LS to L2 WCB write requests. LS (Load/Store unit) to L2 WCB (Write Combining Buffer) write requests event=0x63,umask=0x40 00 l2_wcb_req.wcb_close cache LS to L2 WCB close requests. LS (Load/Store unit) to L2 WCB (Write Combining Buffer) close requests event=0x63,umask=0x20 00 l2_wcb_req.zero_byte_store cache LS to L2 WCB zero byte store requests. LS (Load/Store unit) to L2 WCB (Write Combining Buffer) zero byte store requests event=0x63,umask=4 00 l2_wcb_req.cl_zero cache LS to L2 WCB cache line zeroing requests. LS (Load/Store unit) to L2 WCB (Write Combining Buffer) cache line zeroing requests event=0x63,umask=1 00 l2_cache_req_stat.ls_rd_blk_cs cache Core to L2 cacheable request access status (not including L2 Prefetch). Data cache shared read hit in L2 event=0x64,umask=0x80 00 l2_cache_req_stat.ls_rd_blk_l_hit_x cache Core to L2 cacheable request access status (not including L2 Prefetch). Data cache read hit in L2 event=0x64,umask=0x40 00 l2_cache_req_stat.ls_rd_blk_l_hit_s cache Core to L2 cacheable request access status (not including L2 Prefetch). Data cache read hit on shared line in L2 event=0x64,umask=0x20 00 l2_cache_req_stat.ls_rd_blk_x cache Core to L2 cacheable request access status (not including L2 Prefetch). Data cache store or state change hit in L2 event=0x64,umask=0x10 00 l2_cache_req_stat.ls_rd_blk_c cache Core to L2 cacheable request access status (not including L2 Prefetch). Data cache request miss in L2 (all types) event=0x64,umask=8 00 l2_cache_req_stat.ic_fill_hit_x cache Core to L2 cacheable request access status (not including L2 Prefetch). Instruction cache hit modifiable line in L2 event=0x64,umask=4 00 l2_cache_req_stat.ic_fill_hit_s cache Core to L2 cacheable request access status (not including L2 Prefetch). Instruction cache hit clean line in L2 event=0x64,umask=2 00 l2_cache_req_stat.ic_fill_miss cache Core to L2 cacheable request access status (not including L2 Prefetch). Instruction cache request miss in L2 event=0x64,umask=1 00 l2_cache_req_stat.ic_access_in_l2 cache Core to L2 cacheable request access status (not including L2 Prefetch). Instruction cache requests in L2 event=0x64,umask=7 00 l2_cache_req_stat.ic_dc_miss_in_l2 cache Core to L2 cacheable request access status (not including L2 Prefetch). Instruction cache request miss in L2 and Data cache request miss in L2 (all types) event=0x64,umask=9 00 l2_cache_req_stat.ic_dc_hit_in_l2 cache Core to L2 cacheable request access status (not including L2 Prefetch). Instruction cache request hit in L2 and Data cache request hit in L2 (all types) event=0x64,umask=0xf6 00 l2_fill_pending.l2_fill_busy cache Cycles with fill pending from L2. Total cycles spent with one or more fill requests in flight from L2 event=0x6d,umask=1 00 l2_pf_hit_l2 cache L2 prefetch hit in L2. Use l2_cache_hits_from_l2_hwpf instead event=0x70,umask=0xff 00 l2_pf_miss_l2_hit_l3 cache L2 prefetcher hits in L3. Counts all L2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit the L3 event=0x71,umask=0xff 00 l2_pf_miss_l2_l3 cache L2 prefetcher misses in L3. All L2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches event=0x72,umask=0xff 00 amd_l3 l3_request_g1.caching_l3_cache_accesses cache Caching: L3 cache accesses event=1,umask=0x80 00 l3_lookup_state.all_l3_req_typs cache All L3 Request Types event=4,umask=0xff 00 l3_comb_clstr_state.other_l3_miss_typs cache Other L3 Miss Request Types event=6,umask=0xfe 00 l3_comb_clstr_state.request_miss cache L3 cache misses event=6,umask=1 00 xi_sys_fill_latency cache L3 Cache Miss Latency. Total cycles for all transactions divided by 16. Ignores SliceMask and ThreadMask event=0x90 00 xi_ccx_sdp_req1.all_l3_miss_req_typs cache All L3 Miss Request Types. Ignores SliceMask and ThreadMask event=0x9a,umask=0x3f 00 ex_ret_instr core Retired Instructions event=0xc0 00 ex_ret_cops core Retired Uops event=0xc1 00 The number of uOps retired. This includes all processor activity (instructions, exceptions, interrupts, microcode assists, etc.). The number of events logged per cycle can vary from 0 to 4 ex_ret_brn core Retired Branch Instructions event=0xc2 00 The number of branch instructions retired. This includes all types of architectural control flow changes, including exceptions and interrupts ex_ret_brn_misp core Retired Branch Instructions Mispredicted event=0xc3 00 The number of branch instructions retired, of any type, that were not correctly predicted. This includes those for which prediction is not attempted (far control transfers, exceptions and interrupts) ex_ret_brn_tkn core Retired Taken Branch Instructions event=0xc4 00 The number of taken branches that were retired. This includes all types of architectural control flow changes, including exceptions and interrupts ex_ret_brn_tkn_misp core Retired Taken Branch Instructions Mispredicted event=0xc5 00 The number of retired taken branch instructions that were mispredicted ex_ret_brn_far core Retired Far Control Transfers event=0xc6 00 The number of far control transfers retired including far call/jump/return, IRET, SYSCALL and SYSRET, plus exceptions and interrupts. Far control transfers are not subject to branch prediction ex_ret_brn_resync core Retired Branch Resyncs event=0xc7 00 The number of resync branches. These reflect pipeline restarts due to certain microcode assists and events such as writes to the active instruction stream, among other things. Each occurrence reflects a restart penalty similar to a branch mispredict. This is relatively rare ex_ret_near_ret core Retired Near Returns event=0xc8 00 The number of near return instructions (RET or RET Iw) retired ex_ret_near_ret_mispred core Retired Near Returns Mispredicted event=0xc9 00 The number of near returns retired that were not correctly predicted by the return address predictor. Each such mispredict incurs the same penalty as a mispredicted conditional branch instruction ex_ret_brn_ind_misp core Retired Indirect Branch Instructions Mispredicted event=0xca 00 ex_ret_mmx_fp_instr.sse_instr core SSE instructions (SSE, SSE2, SSE3, SSSE3, SSE4A, SSE41, SSE42, AVX) event=0xcb,umask=4 00 The number of MMX, SSE or x87 instructions retired. The UnitMask allows the selection of the individual classes of instructions as given in the table. Each increment represents one complete instruction. Since this event includes non-numeric instructions it is not suitable for measuring MFLOPS. SSE instructions (SSE, SSE2, SSE3, SSSE3, SSE4A, SSE41, SSE42, AVX) ex_ret_mmx_fp_instr.mmx_instr core MMX instructions event=0xcb,umask=2 00 The number of MMX, SSE or x87 instructions retired. The UnitMask allows the selection of the individual classes of instructions as given in the table. Each increment represents one complete instruction. Since this event includes non-numeric instructions it is not suitable for measuring MFLOPS. MMX instructions ex_ret_mmx_fp_instr.x87_instr core x87 instructions event=0xcb,umask=1 00 The number of MMX, SSE or x87 instructions retired. The UnitMask allows the selection of the individual classes of instructions as given in the table. Each increment represents one complete instruction. Since this event includes non-numeric instructions it is not suitable for measuring MFLOPS. x87 instructions ex_ret_cond core Retired Conditional Branch Instructions event=0xd1 00 ex_div_busy core Div Cycles Busy count event=0xd3 00 ex_div_count core Div Op Count event=0xd4 00 ex_tagged_ibs_ops.ibs_count_rollover core Tagged IBS Ops. Number of times an op could not be tagged by IBS because of a previous tagged op that has not retired event=0x1cf,umask=4 00 ex_tagged_ibs_ops.ibs_tagged_ops_ret core Tagged IBS Ops. Number of Ops tagged by IBS that retired event=0x1cf,umask=2 00 ex_tagged_ibs_ops.ibs_tagged_ops core Tagged IBS Ops. Number of Ops tagged by IBS event=0x1cf,umask=1 00 ex_ret_fus_brnch_inst core The number of fused retired branch instructions retired per cycle. The number of events logged per cycle can vary from 0 to 3 event=0x1d0 00 amd_df remote_outbound_data_controller_0 data fabric event=0x7c7,umask=2 01 Remote Link Controller Outbound Packet Types: Data (32B): Remote Link Controller 0 remote_outbound_data_controller_1 data fabric event=0x807,umask=2 01 Remote Link Controller Outbound Packet Types: Data (32B): Remote Link Controller 1 remote_outbound_data_controller_2 data fabric event=0x847,umask=2 01 Remote Link Controller Outbound Packet Types: Data (32B): Remote Link Controller 2 remote_outbound_data_controller_3 data fabric event=0x887,umask=2 01 Remote Link Controller Outbound Packet Types: Data (32B): Remote Link Controller 3 dram_channel_data_controller_0 data fabric event=7,umask=0x38 01 DRAM Channel Controller Request Types: Requests with Data (64B): DRAM Channel Controller 0 dram_channel_data_controller_1 data fabric event=0x47,umask=0x38 01 DRAM Channel Controller Request Types: Requests with Data (64B): DRAM Channel Controller 0 dram_channel_data_controller_2 data fabric event=0x87,umask=0x38 01 DRAM Channel Controller Request Types: Requests with Data (64B): DRAM Channel Controller 0 dram_channel_data_controller_3 data fabric event=0xc7,umask=0x38 01 DRAM Channel Controller Request Types: Requests with Data (64B): DRAM Channel Controller 0 dram_channel_data_controller_4 data fabric event=0x107,umask=0x38 01 DRAM Channel Controller Request Types: Requests with Data (64B): DRAM Channel Controller 0 dram_channel_data_controller_5 data fabric event=0x147,umask=0x38 01 DRAM Channel Controller Request Types: Requests with Data (64B): DRAM Channel Controller 0 dram_channel_data_controller_6 data fabric event=0x187,umask=0x38 01 DRAM Channel Controller Request Types: Requests with Data (64B): DRAM Channel Controller 0 dram_channel_data_controller_7 data fabric event=0x1c7,umask=0x38 01 DRAM Channel Controller Request Types: Requests with Data (64B): DRAM Channel Controller 0 fpu_pipe_assignment.dual floating point Total number multi-pipe uOps assigned to all pipes event=0,umask=0xf0 00 The number of operations (uOps) and dual-pipe uOps dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number multi-pipe uOps assigned to all pipes fpu_pipe_assignment.dual3 floating point Total number multi-pipe uOps assigned to pipe 3 event=0,umask=0x80 00 The number of operations (uOps) and dual-pipe uOps dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number multi-pipe uOps assigned to pipe 3 fpu_pipe_assignment.dual2 floating point Total number multi-pipe uOps assigned to pipe 2 event=0,umask=0x40 00 The number of operations (uOps) and dual-pipe uOps dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number multi-pipe uOps assigned to pipe 2 fpu_pipe_assignment.dual1 floating point Total number multi-pipe uOps assigned to pipe 1 event=0,umask=0x20 00 The number of operations (uOps) and dual-pipe uOps dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number multi-pipe uOps assigned to pipe 1 fpu_pipe_assignment.dual0 floating point Total number multi-pipe uOps assigned to pipe 0 event=0,umask=0x10 00 The number of operations (uOps) and dual-pipe uOps dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number multi-pipe uOps assigned to pipe 0 fpu_pipe_assignment.total floating point Total number uOps assigned to all fpu pipes event=0,umask=0xf 00 The number of operations (uOps) and dual-pipe uOps dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number uOps assigned to all pipes fpu_pipe_assignment.total3 floating point Total number of fp uOps on pipe 3 event=0,umask=8 00 The number of operations (uOps) dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one-cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number uOps assigned to pipe 3 fpu_pipe_assignment.total2 floating point Total number of fp uOps on pipe 2 event=0,umask=4 00 The number of operations (uOps) dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number uOps assigned to pipe 2 fpu_pipe_assignment.total1 floating point Total number of fp uOps on pipe 1 event=0,umask=2 00 The number of operations (uOps) dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number uOps assigned to pipe 1 fpu_pipe_assignment.total0 floating point Total number of fp uOps on pipe 0 event=0,umask=1 00 The number of operations (uOps) dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number uOps assigned to pipe 0 fp_sched_empty floating point This is a speculative event. The number of cycles in which the FPU scheduler is empty. Note that some Ops like FP loads bypass the scheduler event=1 00 fp_retx87_fp_ops.all floating point All Ops event=2,umask=7 00 The number of x87 floating-point Ops that have retired. The number of events logged per cycle can vary from 0 to 8 fp_retx87_fp_ops.div_sqr_r_ops floating point Divide and square root Ops event=2,umask=4 00 The number of x87 floating-point Ops that have retired. The number of events logged per cycle can vary from 0 to 8. Divide and square root Ops fp_retx87_fp_ops.mul_ops floating point Multiply Ops event=2,umask=2 00 The number of x87 floating-point Ops that have retired. The number of events logged per cycle can vary from 0 to 8. Multiply Ops fp_retx87_fp_ops.add_sub_ops floating point Add/subtract Ops event=2,umask=1 00 The number of x87 floating-point Ops that have retired. The number of events logged per cycle can vary from 0 to 8. Add/subtract Ops fp_ret_sse_avx_ops.all floating point All FLOPS event=3,umask=0xff 00 This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15 fp_ret_sse_avx_ops.dp_mult_add_flops floating point Double precision multiply-add FLOPS. Multiply-add counts as 2 FLOPS event=3,umask=0x80 00 This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15. Double precision multiply-add FLOPS. Multiply-add counts as 2 FLOPS fp_ret_sse_avx_ops.dp_div_flops floating point Double precision divide/square root FLOPS event=3,umask=0x40 00 This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15. Double precision divide/square root FLOPS fp_ret_sse_avx_ops.dp_mult_flops floating point Double precision multiply FLOPS event=3,umask=0x20 00 This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15. Double precision multiply FLOPS fp_ret_sse_avx_ops.dp_add_sub_flops floating point Double precision add/subtract FLOPS event=3,umask=0x10 00 This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15. Double precision add/subtract FLOPS fp_ret_sse_avx_ops.sp_mult_add_flops floating point Single precision multiply-add FLOPS. Multiply-add counts as 2 FLOPS event=3,umask=8 00 This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15. Single precision multiply-add FLOPS. Multiply-add counts as 2 FLOPS fp_ret_sse_avx_ops.sp_div_flops floating point Single-precision divide/square root FLOPS event=3,umask=4 00 This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15. Single-precision divide/square root FLOPS fp_ret_sse_avx_ops.sp_mult_flops floating point Single-precision multiply FLOPS event=3,umask=2 00 This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15. Single-precision multiply FLOPS fp_ret_sse_avx_ops.sp_add_sub_flops floating point Single-precision add/subtract FLOPS event=3,umask=1 00 This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15. Single-precision add/subtract FLOPS fp_num_mov_elim_scal_op.optimized floating point Number of Scalar Ops optimized event=4,umask=8 00 This is a dispatch based speculative event, and is useful for measuring the effectiveness of the Move elimination and Scalar code optimization schemes. Number of Scalar Ops optimized fp_num_mov_elim_scal_op.opt_potential floating point Number of Ops that are candidates for optimization (have Z-bit either set or pass) event=4,umask=4 00 This is a dispatch based speculative event, and is useful for measuring the effectiveness of the Move elimination and Scalar code optimization schemes. Number of Ops that are candidates for optimization (have Z-bit either set or pass) fp_num_mov_elim_scal_op.sse_mov_ops_elim floating point Number of SSE Move Ops eliminated event=4,umask=2 00 This is a dispatch based speculative event, and is useful for measuring the effectiveness of the Move elimination and Scalar code optimization schemes. Number of SSE Move Ops eliminated fp_num_mov_elim_scal_op.sse_mov_ops floating point Number of SSE Move Ops event=4,umask=1 00 This is a dispatch based speculative event, and is useful for measuring the effectiveness of the Move elimination and Scalar code optimization schemes. Number of SSE Move Ops fp_retired_ser_ops.x87_ctrl_ret floating point x87 control word mispredict traps due to mispredictions in RC or PC, or changes in mask bits event=5,umask=8 00 The number of serializing Ops retired. x87 control word mispredict traps due to mispredictions in RC or PC, or changes in mask bits fp_retired_ser_ops.x87_bot_ret floating point x87 bottom-executing uOps retired event=5,umask=4 00 The number of serializing Ops retired. x87 bottom-executing uOps retired fp_retired_ser_ops.sse_ctrl_ret floating point SSE control word mispredict traps due to mispredictions in RC, FTZ or DAZ, or changes in mask bits event=5,umask=2 00 The number of serializing Ops retired. SSE control word mispredict traps due to mispredictions in RC, FTZ or DAZ, or changes in mask bits fp_retired_ser_ops.sse_bot_ret floating point SSE bottom-executing uOps retired event=5,umask=1 00 The number of serializing Ops retired. SSE bottom-executing uOps retired ls_locks.bus_lock memory Bus lock when a locked operations crosses a cache boundary or is done on an uncacheable memory type event=0x25,umask=1 00 ls_dispatch.ld_st_dispatch memory Counts the number of operations dispatched to the LS unit. Unit Masks ADDed. Load-op-Stores event=0x29,umask=4 00 ls_dispatch.store_dispatch memory Counts the number of stores dispatched to the LS unit. Unit Masks ADDed event=0x29,umask=2 00 ls_dispatch.ld_dispatch memory Counts the number of loads dispatched to the LS unit. Unit Masks ADDed event=0x29,umask=1 00 ls_stlf memory Number of STLF hits event=0x35 00 ls_dc_accesses memory The number of accesses to the data cache for load and store references. This may include certain microcode scratchpad accesses, although these are generally rare. Each increment represents an eight-byte access, although the instruction may only be accessing a portion of that. This event is a speculative event event=0x40 00 ls_mab_alloc.dc_prefetcher memory LS MAB allocates by type - DC prefetcher event=0x41,umask=8 00 ls_mab_alloc.stores memory LS MAB allocates by type - stores event=0x41,umask=2 00 ls_mab_alloc.loads memory LS MAB allocates by type - loads event=0x41,umask=1 00 ls_l1_d_tlb_miss.all memory L1 DTLB Miss or Reload off all sizes event=0x45,umask=0xff 00 ls_l1_d_tlb_miss.tlb_reload_1g_l2_miss memory L1 DTLB Miss of a page of 1G size event=0x45,umask=0x80 00 ls_l1_d_tlb_miss.tlb_reload_2m_l2_miss memory L1 DTLB Miss of a page of 2M size event=0x45,umask=0x40 00 ls_l1_d_tlb_miss.tlb_reload_32k_l2_miss memory L1 DTLB Miss of a page of 32K size event=0x45,umask=0x20 00 ls_l1_d_tlb_miss.tlb_reload_4k_l2_miss memory L1 DTLB Miss of a page of 4K size event=0x45,umask=0x10 00 ls_l1_d_tlb_miss.tlb_reload_1g_l2_hit memory L1 DTLB Reload of a page of 1G size event=0x45,umask=8 00 ls_l1_d_tlb_miss.tlb_reload_2m_l2_hit memory L1 DTLB Reload of a page of 2M size event=0x45,umask=4 00 ls_l1_d_tlb_miss.tlb_reload_32k_l2_hit memory L1 DTLB Reload of a page of 32K size event=0x45,umask=2 00 ls_l1_d_tlb_miss.tlb_reload_4k_l2_hit memory L1 DTLB Reload of a page of 4K size event=0x45,umask=1 00 ls_tablewalker.iside memory Total Page Table Walks on I-side event=0x46,umask=0xc 00 ls_tablewalker.ic_type1 memory Total Page Table Walks IC Type 1 event=0x46,umask=8 00 ls_tablewalker.ic_type0 memory Total Page Table Walks IC Type 0 event=0x46,umask=4 00 ls_tablewalker.dside memory Total Page Table Walks on D-side event=0x46,umask=3 00 ls_tablewalker.dc_type1 memory Total Page Table Walks DC Type 1 event=0x46,umask=2 00 ls_tablewalker.dc_type0 memory Total Page Table Walks DC Type 0 event=0x46,umask=1 00 ls_misal_accesses memory Misaligned loads event=0x47 00 ls_pref_instr_disp.prefetch_nta memory Software Prefetch Instructions (PREFETCHNTA instruction) Dispatched event=0x4b,umask=4 00 ls_pref_instr_disp.store_prefetch_w memory Software Prefetch Instructions (3DNow PREFETCHW instruction) Dispatched event=0x4b,umask=2 00 ls_pref_instr_disp.load_prefetch_w memory Software Prefetch Instructions Dispatched. Prefetch, Prefetch_T0_T1_T2 event=0x4b,umask=1 00 ls_inef_sw_pref.mab_mch_cnt memory The number of software prefetches that did not fetch data outside of the processor core. Software PREFETCH instruction saw a match on an already-allocated miss request buffer event=0x52,umask=2 00 ls_inef_sw_pref.data_pipe_sw_pf_dc_hit memory The number of software prefetches that did not fetch data outside of the processor core. Software PREFETCH instruction saw a DC hit event=0x52,umask=1 00 ls_not_halted_cyc memory Cycles not in Halt event=0x76 00 ic_oc_mode_switch.oc_ic_mode_switch other OC Mode Switch. OC to IC mode switch event=0x28a,umask=2 00 ic_oc_mode_switch.ic_oc_mode_switch other OC Mode Switch. IC to OC mode switch event=0x28a,umask=1 00 de_dis_dispatch_token_stalls0.retire_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. RETIRE Tokens unavailable event=0xaf,umask=0x40 00 de_dis_dispatch_token_stalls0.agsq_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. AGSQ Tokens unavailable event=0xaf,umask=0x20 00 de_dis_dispatch_token_stalls0.alu_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. ALU tokens total unavailable event=0xaf,umask=0x10 00 de_dis_dispatch_token_stalls0.alsq3_0_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. ALSQ 3_0 Tokens unavailable event=0xaf,umask=8 00 de_dis_dispatch_token_stalls0.alsq3_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. ALSQ 3 Tokens unavailable event=0xaf,umask=4 00 de_dis_dispatch_token_stalls0.alsq2_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. ALSQ 2 Tokens unavailable event=0xaf,umask=2 00 de_dis_dispatch_token_stalls0.alsq1_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. ALSQ 1 Tokens unavailable event=0xaf,umask=1 00 all_dc_accesses recommended All L1 Data Cache Accesses event=0x29,umask=7 00 l2_cache_accesses_from_ic_misses recommended L2 Cache Accesses from L1 Instruction Cache Misses (including prefetch) event=0x60,umask=0x10 00 l2_cache_accesses_from_dc_misses recommended L2 Cache Accesses from L1 Data Cache Misses (including prefetch) event=0x60,umask=0xc8 00 l2_cache_misses_from_ic_miss recommended L2 Cache Misses from L1 Instruction Cache Misses event=0x64,umask=1 00 l2_cache_misses_from_dc_misses recommended L2 Cache Misses from L1 Data Cache Misses event=0x64,umask=8 00 l2_cache_hits_from_ic_misses recommended L2 Cache Hits from L1 Instruction Cache Misses event=0x64,umask=6 00 l2_cache_hits_from_dc_misses recommended L2 Cache Hits from L1 Data Cache Misses event=0x64,umask=0x70 00 l2_cache_hits_from_l2_hwpf recommended L2 Cache Hits from L2 HWPF event=0x70,umask=0xff 00 l3_accesses recommended L3 Accesses event=4,umask=0xff 00 l3_misses recommended L3 Misses (includes Chg2X) event=4,umask=1 00 l2_itlb_misses recommended L2 ITLB Misses & Instruction page walks event=0x85,umask=7 00 l1_dtlb_misses recommended L1 DTLB Misses event=0x45,umask=0xff 00 l2_dtlb_misses recommended L2 DTLB Misses & Data page walks event=0x45,umask=0xf0 00 all_tlbs_flushed recommended All TLBs Flushed event=0x78,umask=0xdf 00 uops_dispatched recommended Micro-ops Dispatched event=0xaa,umask=3 00 sse_avx_stalls recommended Mixed SSE/AVX Stalls event=0xe,umask=0xe 00 uops_retired recommended Micro-ops Retired event=0xc1 00 bp_l1_btb_correct branch L1 Branch Prediction Overrides Existing Prediction (speculative) event=0x8a 00 bp_l2_btb_correct branch L2 Branch Prediction Overrides Existing Prediction (speculative) event=0x8b 00 bp_l1_tlb_fetch_hit branch The number of instruction fetches that hit in the L1 ITLB event=0x94,umask=0xff 00 bp_l1_tlb_fetch_hit.if1g branch The number of instruction fetches that hit in the L1 ITLB. Instruction fetches to a 1GB page event=0x94,umask=4 00 bp_l1_tlb_fetch_hit.if2m branch The number of instruction fetches that hit in the L1 ITLB. Instruction fetches to a 2MB page event=0x94,umask=2 00 bp_l1_tlb_fetch_hit.if4k branch The number of instruction fetches that hit in the L1 ITLB. Instruction fetches to a 4KB page event=0x94,umask=1 00 bp_tlb_rel branch The number of ITLB reload requests event=0x99 00 bp_l1_tlb_miss_l2_tlb_miss cache The number of instruction fetches that miss in both the L1 and L2 TLBs event=0x85,umask=0xff 00 bp_l1_tlb_miss_l2_tlb_miss.if1g cache The number of instruction fetches that miss in both the L1 and L2 TLBs. Instruction fetches to a 1GB page event=0x85,umask=4 00 bp_l1_tlb_miss_l2_tlb_miss.if2m cache The number of instruction fetches that miss in both the L1 and L2 TLBs. Instruction fetches to a 2MB page event=0x85,umask=2 00 bp_l1_tlb_miss_l2_tlb_miss.if4k cache The number of instruction fetches that miss in both the L1 and L2 TLBs. Instruction fetches to a 4KB page event=0x85,umask=1 00 ic_oc_mode_switch.oc_ic_mode_switch cache OC Mode Switch. OC to IC mode switch event=0x28a,umask=2 00 ic_oc_mode_switch.ic_oc_mode_switch cache OC Mode Switch. IC to OC mode switch event=0x28a,umask=1 00 ex_ret_cops core Retired Uops event=0xc1 00 The number of micro-ops retired. This count includes all processor activity (instructions, exceptions, interrupts, microcode assists, etc.). The number of events logged per cycle can vary from 0 to 8 ex_ret_cond_misp core Retired Conditional Branch Instructions Mispredicted event=0xd2 00 ex_ret_fus_brnch_inst core Retired Fused Instructions. The number of fuse-branch instructions retired per cycle. The number of events logged per cycle can vary from 0-8 event=0x1d0 00 fpu_pipe_assignment.total floating point Total number of fp uOps event=0,umask=0xf 00 Total number of fp uOps. The number of operations (uOps) dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS fpu_pipe_assignment.total3 floating point Total number uOps assigned to pipe 3 event=0,umask=8 00 The number of operations (uOps) dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one-cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number uOps assigned to pipe 3 fpu_pipe_assignment.total2 floating point Total number uOps assigned to pipe 2 event=0,umask=4 00 The number of operations (uOps) dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number uOps assigned to pipe 2 fpu_pipe_assignment.total1 floating point Total number uOps assigned to pipe 1 event=0,umask=2 00 The number of operations (uOps) dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number uOps assigned to pipe 1 fp_ret_sse_avx_ops.all floating point All FLOPS. This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15 event=3,umask=0xff 00 fp_ret_sse_avx_ops.mac_flops floating point Multiply-add FLOPS. Multiply-add counts as 2 FLOPS. This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15 event=3,umask=8 00 fp_ret_sse_avx_ops.div_flops floating point Divide/square root FLOPS. This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15 event=3,umask=4 00 fp_ret_sse_avx_ops.mult_flops floating point Multiply FLOPS. This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15 event=3,umask=2 00 fp_ret_sse_avx_ops.add_sub_flops floating point Add/subtract FLOPS. This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15 event=3,umask=1 00 fp_num_mov_elim_scal_op.optimized floating point Number of Scalar Ops optimized. This is a dispatch based speculative event, and is useful for measuring the effectiveness of the Move elimination and Scalar code optimization schemes event=4,umask=8 00 fp_num_mov_elim_scal_op.opt_potential floating point Number of Ops that are candidates for optimization (have Z-bit either set or pass). This is a dispatch based speculative event, and is useful for measuring the effectiveness of the Move elimination and Scalar code optimization schemes event=4,umask=4 00 fp_num_mov_elim_scal_op.sse_mov_ops_elim floating point Number of SSE Move Ops eliminated. This is a dispatch based speculative event, and is useful for measuring the effectiveness of the Move elimination and Scalar code optimization schemes event=4,umask=2 00 fp_num_mov_elim_scal_op.sse_mov_ops floating point Number of SSE Move Ops. This is a dispatch based speculative event, and is useful for measuring the effectiveness of the Move elimination and Scalar code optimization schemes event=4,umask=1 00 fp_retired_ser_ops.sse_bot_ret floating point SSE bottom-executing uOps retired. The number of serializing Ops retired event=5,umask=8 00 fp_retired_ser_ops.sse_ctrl_ret floating point The number of serializing Ops retired. SSE control word mispredict traps due to mispredictions in RC, FTZ or DAZ, or changes in mask bits event=5,umask=4 00 fp_retired_ser_ops.x87_bot_ret floating point x87 bottom-executing uOps retired. The number of serializing Ops retired event=5,umask=2 00 fp_retired_ser_ops.x87_ctrl_ret floating point x87 control word mispredict traps due to mispredictions in RC or PC, or changes in mask bits. The number of serializing Ops retired event=5,umask=1 00 fp_disp_faults.ymm_spill_fault floating point Floating Point Dispatch Faults. YMM spill fault event=0xe,umask=8 00 fp_disp_faults.ymm_fill_fault floating point Floating Point Dispatch Faults. YMM fill fault event=0xe,umask=4 00 fp_disp_faults.xmm_fill_fault floating point Floating Point Dispatch Faults. XMM fill fault event=0xe,umask=2 00 fp_disp_faults.x87_fill_fault floating point Floating Point Dispatch Faults. x87 fill fault event=0xe,umask=1 00 ls_bad_status2.stli_other memory Non-forwardable conflict; used to reduce STLI's via software. All reasons. Store To Load Interlock (STLI) are loads that were unable to complete because of a possible match with an older store, and the older store could not do STLF for some reason event=0x24,umask=2 00 Store-to-load conflicts: A load was unable to complete due to a non-forwardable conflict with an older store. Most commonly, a load's address range partially but not completely overlaps with an uncompleted older store. Software can avoid this problem by using same-size and same-alignment loads and stores when accessing the same data. Vector/SIMD code is particularly susceptible to this problem; software should construct wide vector stores by manipulating vector elements in registers using shuffle/blend/swap instructions prior to storing to memory, instead of using narrow element-by-element stores ls_locks.spec_lock_hi_spec memory Retired lock instructions. High speculative cacheable lock speculation succeeded event=0x25,umask=8 00 ls_locks.spec_lock_lo_spec memory Retired lock instructions. Low speculative cacheable lock speculation succeeded event=0x25,umask=4 00 ls_locks.non_spec_lock memory Retired lock instructions. Non-speculative lock succeeded event=0x25,umask=2 00 ls_locks.bus_lock memory Retired lock instructions. Bus lock when a locked operations crosses a cache boundary or is done on an uncacheable memory type. Comparable to legacy bus lock event=0x25,umask=1 00 ls_ret_cl_flush memory Number of retired CLFLUSH instructions event=0x26 00 ls_ret_cpuid memory Number of retired CPUID instructions event=0x27 00 ls_dispatch.ld_st_dispatch memory Dispatch of a single op that performs a load from and store to the same memory address. Number of single ops that do load/store to an address event=0x29,umask=4 00 ls_dispatch.store_dispatch memory Number of stores dispatched. Counts the number of operations dispatched to the LS unit. Unit Masks ADDed event=0x29,umask=2 00 ls_dispatch.ld_dispatch memory Number of loads dispatched. Counts the number of operations dispatched to the LS unit. Unit Masks ADDed event=0x29,umask=1 00 ls_smi_rx memory Number of SMIs received event=0x2b 00 ls_int_taken memory Number of interrupts taken event=0x2c 00 ls_rdtsc memory Number of reads of the TSC (RDTSC instructions). The count is speculative event=0x2d 00 ls_st_commit_cancel2.st_commit_cancel_wcb_full memory A non-cacheable store and the non-cacheable commit buffer is full event=0x37 00 ls_dc_accesses memory Number of accesses to the dcache for load/store references event=0x40 00 The number of accesses to the data cache for load and store references. This may include certain microcode scratchpad accesses, although these are generally rare. Each increment represents an eight-byte access, although the instruction may only be accessing a portion of that. This event is a speculative event ls_mab_alloc.dc_prefetcher memory LS MAB Allocates by Type. DC prefetcher event=0x41,umask=8 00 ls_mab_alloc.stores memory LS MAB Allocates by Type. Stores event=0x41,umask=2 00 ls_mab_alloc.loads memory LS MAB Allocates by Type. Loads event=0x41,umask=1 00 ls_refills_from_sys.ls_mabresp_rmt_dram memory Demand Data Cache Fills by Data Source. DRAM or IO from different die event=0x43,umask=0x40 00 ls_refills_from_sys.ls_mabresp_rmt_cache memory Demand Data Cache Fills by Data Source. Hit in cache; Remote CCX and the address's Home Node is on a different die event=0x43,umask=0x10 00 ls_refills_from_sys.ls_mabresp_lcl_dram memory Demand Data Cache Fills by Data Source. DRAM or IO from this thread's die event=0x43,umask=8 00 ls_refills_from_sys.ls_mabresp_lcl_cache memory Demand Data Cache Fills by Data Source. Hit in cache; local CCX (not Local L2), or Remote CCX and the address's Home Node is on this thread's die event=0x43,umask=2 00 ls_refills_from_sys.ls_mabresp_lcl_l2 memory Demand Data Cache Fills by Data Source. Local L2 hit event=0x43,umask=1 00 ls_l1_d_tlb_miss.all memory All L1 DTLB Misses or Reloads event=0x45,umask=0xff 00 ls_l1_d_tlb_miss.tlb_reload_1g_l2_miss memory L1 DTLB Miss. DTLB reload to a 1G page that miss in the L2 TLB event=0x45,umask=0x80 00 ls_l1_d_tlb_miss.tlb_reload_2m_l2_miss memory L1 DTLB Miss. DTLB reload to a 2M page that miss in the L2 TLB event=0x45,umask=0x40 00 ls_l1_d_tlb_miss.tlb_reload_coalesced_page_miss memory L1 DTLB Miss. DTLB reload coalesced page miss event=0x45,umask=0x20 00 ls_l1_d_tlb_miss.tlb_reload_4k_l2_miss memory L1 DTLB Miss. DTLB reload to a 4K page that miss the L2 TLB event=0x45,umask=0x10 00 ls_l1_d_tlb_miss.tlb_reload_1g_l2_hit memory L1 DTLB Miss. DTLB reload to a 1G page that hit in the L2 TLB event=0x45,umask=8 00 ls_l1_d_tlb_miss.tlb_reload_2m_l2_hit memory L1 DTLB Miss. DTLB reload to a 2M page that hit in the L2 TLB event=0x45,umask=4 00 ls_l1_d_tlb_miss.tlb_reload_coalesced_page_hit memory L1 DTLB Miss. DTLB reload hit a coalesced page event=0x45,umask=2 00 ls_l1_d_tlb_miss.tlb_reload_4k_l2_hit memory L1 DTLB Miss. DTLB reload to a 4K page that hit in the L2 TLB event=0x45,umask=1 00 ls_pref_instr_disp memory Software Prefetch Instructions Dispatched (Speculative) event=0x4b,umask=0xff 00 ls_pref_instr_disp.prefetch_nta memory Software Prefetch Instructions Dispatched (Speculative). PrefetchNTA instruction. See docAPM3 PREFETCHlevel event=0x4b,umask=4 00 ls_pref_instr_disp.prefetch_w memory Software Prefetch Instructions Dispatched (Speculative). See docAPM3 PREFETCHW event=0x4b,umask=2 00 ls_pref_instr_disp.prefetch memory Software Prefetch Instructions Dispatched (Speculative). Prefetch_T0_T1_T2. PrefetchT0, T1 and T2 instructions. See docAPM3 PREFETCHlevel event=0x4b,umask=1 00 ls_sw_pf_dc_fill.ls_mabresp_rmt_dram memory Software Prefetch Data Cache Fills by Data Source. From DRAM (home node remote) event=0x59,umask=0x40 00 ls_sw_pf_dc_fill.ls_mabresp_rmt_cache memory Software Prefetch Data Cache Fills by Data Source. From another cache (home node remote) event=0x59,umask=0x10 00 ls_sw_pf_dc_fill.ls_mabresp_lcl_dram memory Software Prefetch Data Cache Fills by Data Source. DRAM or IO from this thread's die. From DRAM (home node local) event=0x59,umask=8 00 ls_sw_pf_dc_fill.ls_mabresp_lcl_cache memory Software Prefetch Data Cache Fills by Data Source. From another cache (home node local) event=0x59,umask=2 00 ls_sw_pf_dc_fill.ls_mabresp_lcl_l2 memory Software Prefetch Data Cache Fills by Data Source. Local L2 hit event=0x59,umask=1 00 ls_hw_pf_dc_fill.ls_mabresp_rmt_dram memory Hardware Prefetch Data Cache Fills by Data Source. From DRAM (home node remote) event=0x5a,umask=0x40 00 ls_hw_pf_dc_fill.ls_mabresp_rmt_cache memory Hardware Prefetch Data Cache Fills by Data Source. From another cache (home node remote) event=0x5a,umask=0x10 00 ls_hw_pf_dc_fill.ls_mabresp_lcl_dram memory Hardware Prefetch Data Cache Fills by Data Source. From DRAM (home node local) event=0x5a,umask=8 00 ls_hw_pf_dc_fill.ls_mabresp_lcl_cache memory Hardware Prefetch Data Cache Fills by Data Source. From another cache (home node local) event=0x5a,umask=2 00 ls_hw_pf_dc_fill.ls_mabresp_lcl_l2 memory Hardware Prefetch Data Cache Fills by Data Source. Local L2 hit event=0x5a,umask=1 00 ls_tlb_flush memory All TLB Flushes event=0x78 00 de_dis_uop_queue_empty_di0 other Cycles where the Micro-Op Queue is empty event=0xa9 00 de_dis_uops_from_decoder other Ops dispatched from either the decoders, OpCache or both event=0xaa,umask=0xff 00 de_dis_uops_from_decoder.opcache_dispatched other Count of dispatched Ops from OpCache event=0xaa,umask=2 00 de_dis_uops_from_decoder.decoder_dispatched other Count of dispatched Ops from Decoder event=0xaa,umask=1 00 de_dis_dispatch_token_stalls1.fp_misc_rsrc_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. FP Miscellaneous resource unavailable. Applies to the recovery of mispredicts with FP ops event=0xae,umask=0x80 00 de_dis_dispatch_token_stalls1.fp_sch_rsrc_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. FP scheduler resource stall. Applies to ops that use the FP scheduler event=0xae,umask=0x40 00 de_dis_dispatch_token_stalls1.fp_reg_file_rsrc_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. Floating point register file resource stall. Applies to all FP ops that have a destination register event=0xae,umask=0x20 00 de_dis_dispatch_token_stalls1.taken_branch_buffer_rsrc_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. Taken branch buffer resource stall event=0xae,umask=0x10 00 de_dis_dispatch_token_stalls1.int_sched_misc_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. Integer Scheduler miscellaneous resource stall event=0xae,umask=8 00 de_dis_dispatch_token_stalls1.store_queue_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. Store queue resource stall. Applies to all ops with store semantics event=0xae,umask=4 00 de_dis_dispatch_token_stalls1.load_queue_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. Load queue resource stall. Applies to all ops with load semantics event=0xae,umask=2 00 de_dis_dispatch_token_stalls1.int_phy_reg_file_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. Integer Physical Register File resource stall. Applies to all ops that have an integer destination register event=0xae,umask=1 00 de_dis_dispatch_token_stalls0.sc_agu_dispatch_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. SC AGU dispatch stall event=0xaf,umask=0x40 00 de_dis_dispatch_token_stalls0.retire_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. RETIRE Tokens unavailable event=0xaf,umask=0x20 00 de_dis_dispatch_token_stalls0.agsq_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. AGSQ Tokens unavailable event=0xaf,umask=0x10 00 de_dis_dispatch_token_stalls0.alu_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. ALU tokens total unavailable event=0xaf,umask=8 00 de_dis_dispatch_token_stalls0.alsq3_0_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. ALSQ3_0_TokenStall event=0xaf,umask=4 00 bp_dyn_ind_pred branch Dynamic Indirect Predictions event=0x8e 00 The number of times a branch used the indirect predictor to make a prediction bp_de_redirect branch Decode Redirects event=0x91 00 The number of times the instruction decoder overrides the predicted target bp_l1_tlb_fetch_hit.if1g branch The number of instruction fetches that hit in the L1 ITLB. L1 Instruction TLB hit (1G page size) event=0x94,umask=4 00 bp_l1_tlb_fetch_hit.if2m branch The number of instruction fetches that hit in the L1 ITLB. L1 Instruction TLB hit (2M page size) event=0x94,umask=2 00 bp_l1_tlb_fetch_hit.if4k branch The number of instruction fetches that hit in the L1 ITLB. L1 Instrcution TLB hit (4K or 16K page size) event=0x94,umask=1 00 l2_cache_req_stat.ls_rd_blk_l_hit_x cache Core to L2 cacheable request access status (not including L2 Prefetch). Data cache read hit in L2. Modifiable event=0x64,umask=0x40 00 l2_cache_req_stat.ls_rd_blk_l_hit_s cache Core to L2 cacheable request access status (not including L2 Prefetch). Data cache read hit non-modifiable line in L2 event=0x64,umask=0x20 00 l2_cache_req_stat.ls_rd_blk_c cache Core to L2 cacheable request access status (not including L2 Prefetch). Data cache request miss in L2 (all types). Use l2_cache_misses_from_dc_misses instead event=0x64,umask=8 00 l2_cache_req_stat.ic_fill_hit_s cache Core to L2 cacheable request access status (not including L2 Prefetch). Instruction cache hit non-modifiable line in L2 event=0x64,umask=2 00 l2_cache_req_stat.ic_fill_miss cache Core to L2 cacheable request access status (not including L2 Prefetch). Instruction cache request miss in L2. Use l2_cache_misses_from_ic_miss instead event=0x64,umask=1 00 l2_pf_miss_l2_l3 cache L2 prefetcher misses in L3. Counts all L2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches event=0x72,umask=0xff 00 ic_cache_fill_l2 cache Instruction Cache Refills from L2. The number of 64 byte instruction cache line was fulfilled from the L2 cache event=0x82 00 ic_cache_fill_sys cache Instruction Cache Refills from System. The number of 64 byte instruction cache line fulfilled from system memory or another cache event=0x83 00 bp_l1_tlb_miss_l2_tlb_hit cache L1 ITLB Miss, L2 ITLB Hit. The number of instruction fetches that miss in the L1 ITLB but hit in the L2 ITLB event=0x84 00 bp_l1_tlb_miss_l2_tlb_miss.coalesced_4k cache The number of valid fills into the ITLB originating from the LS Page-Table Walker. Tablewalk requests are issued for L1-ITLB and L2-ITLB misses. Walk for >4K Coalesced page event=0x85,umask=8 00 bp_l1_tlb_miss_l2_tlb_miss.if1g cache The number of valid fills into the ITLB originating from the LS Page-Table Walker. Tablewalk requests are issued for L1-ITLB and L2-ITLB misses. Walk for 1G page event=0x85,umask=4 00 bp_l1_tlb_miss_l2_tlb_miss.if2m cache The number of valid fills into the ITLB originating from the LS Page-Table Walker. Tablewalk requests are issued for L1-ITLB and L2-ITLB misses. Walk for 2M page event=0x85,umask=2 00 bp_l1_tlb_miss_l2_tlb_miss.if4k cache The number of valid fills into the ITLB originating from the LS Page-Table Walker. Tablewalk requests are issued for L1-ITLB and L2-ITLB misses. Walk to 4K page event=0x85,umask=1 00 ic_tag_hit_miss.all_instruction_cache_accesses cache All Instruction Cache Accesses. Counts various IC tag related hit and miss events event=0x18e,umask=0x1f 00 ic_tag_hit_miss.instruction_cache_miss cache Instruction Cache Miss. Counts various IC tag related hit and miss events event=0x18e,umask=0x18 00 ic_tag_hit_miss.instruction_cache_hit cache Instruction Cache Hit. Counts various IC tag related hit and miss events event=0x18e,umask=7 00 op_cache_hit_miss.all_op_cache_accesses cache All Op Cache accesses. Counts Op Cache micro-tag hit/miss events event=0x28f,umask=7 00 op_cache_hit_miss.op_cache_miss cache Op Cache Miss. Counts Op Cache micro-tag hit/miss events event=0x28f,umask=4 00 op_cache_hit_miss.op_cache_hit cache Op Cache Hit. Counts Op Cache micro-tag hit/miss events event=0x28f,umask=3 00 l3_lookup_state.all_l3_req_typs cache All L3 Request Types. All L3 cache Requests event=4,umask=0xff 00 xi_ccx_sdp_req1 cache L3 Misses by Request Type. Ignores SliceID, EnAllSlices, CoreID, EnAllCores and ThreadMask. Requires unit mask 0xFF to engage event for counting event=0x9a,umask=0xff 00 ex_ret_ops core Retired Ops. Use macro_ops_retired instead event=0xc1 00 The number of macro-ops retired ex_ret_brn_misp core Retired Branch Instructions Mispredicted event=0xc3 00 The number of retired branch instructions, that were mispredicted ex_ret_brn_ind_misp core Retired Indirect Branch Instructions Mispredicted event=0xca 00 The number of indirect branches retired that were not correctly predicted. Each such mispredict incurs the same penalty as a mispredicted conditional branch instruction. Note that only EX mispredicts are counted ex_ret_mmx_fp_instr.sse_instr core SSE instructions (SSE, SSE2, SSE3, SSSE3, SSE4A, SSE41, SSE42, AVX) event=0xcb,umask=4 00 The number of MMX, SSE or x87 instructions retired. The UnitMask allows the selection of the individual classes of instructions as given in the table. Each increment represents one complete instruction. Since this event includes non-numeric instructions it is not suitable for measuring MFLOPS ex_ret_ind_brch_instr core Retired Indirect Branch Instructions. The number of indirect branches retired event=0xcc 00 ex_ret_msprd_brnch_instr_dir_msmtch core Retired Mispredicted Branch Instructions due to Direction Mismatch event=0x1c7 00 The number of retired conditional branch instructions that were not correctly predicted because of a branch direction mismatch ex_ret_fused_instr core Counts retired Fused Instructions event=0x1d0 00 fp_ret_sse_avx_ops.mac_flops floating point Multiply-Accumulate FLOPs. Each MAC operation is counted as 2 FLOPS. This is a retire-based event. The number of retired SSE/AVX FLOPs. The number of events logged per cycle can vary from 0 to 64. This event requires the use of the MergeEvent since it can count above 15 events per cycle. See 2.1.17.3 [Large Increment per Cycle Events]. It does not provide a useful count without the use of the MergeEvent event=3,umask=8 00 fp_ret_sse_avx_ops.div_flops floating point Divide/square root FLOPs. This is a retire-based event. The number of retired SSE/AVX FLOPs. The number of events logged per cycle can vary from 0 to 64. This event requires the use of the MergeEvent since it can count above 15 events per cycle. See 2.1.17.3 [Large Increment per Cycle Events]. It does not provide a useful count without the use of the MergeEvent event=3,umask=4 00 fp_ret_sse_avx_ops.mult_flops floating point Multiply FLOPs. This is a retire-based event. The number of retired SSE/AVX FLOPs. The number of events logged per cycle can vary from 0 to 64. This event requires the use of the MergeEvent since it can count above 15 events per cycle. See 2.1.17.3 [Large Increment per Cycle Events]. It does not provide a useful count without the use of the MergeEvent event=3,umask=2 00 fp_ret_sse_avx_ops.add_sub_flops floating point Add/subtract FLOPs. This is a retire-based event. The number of retired SSE/AVX FLOPs. The number of events logged per cycle can vary from 0 to 64. This event requires the use of the MergeEvent since it can count above 15 events per cycle. See 2.1.17.3 [Large Increment per Cycle Events]. It does not provide a useful count without the use of the MergeEvent event=3,umask=1 00 fp_retired_ser_ops.sse_bot_ret floating point SSE/AVX bottom-executing ops retired. The number of serializing Ops retired event=5,umask=8 00 fp_retired_ser_ops.sse_ctrl_ret floating point SSE/AVX control word mispredict traps. The number of serializing Ops retired event=5,umask=4 00 fp_retired_ser_ops.x87_bot_ret floating point x87 bottom-executing ops retired. The number of serializing Ops retired event=5,umask=2 00 ls_locks.bus_lock memory Retired lock instructions. Comparable to legacy bus lock event=0x25,umask=1 00 ls_ret_cl_flush memory The number of retired CLFLUSH instructions. This is a non-speculative event event=0x26 00 ls_ret_cpuid memory The number of CPUID instructions retired event=0x27 00 ls_dispatch.ld_st_dispatch memory Load-op-Store Dispatch. Dispatch of a single op that performs a load from and store to the same memory address. Counts the number of operations dispatched to the LS unit. Unit Masks ADDed event=0x29,umask=4 00 ls_dispatch.store_dispatch memory Dispatch of a single op that performs a memory store. Counts the number of operations dispatched to the LS unit. Unit Masks ADDed event=0x29,umask=2 00 ls_dispatch.ld_dispatch memory Dispatch of a single op that performs a memory load. Counts the number of operations dispatched to the LS unit. Unit Masks ADDed event=0x29,umask=1 00 ls_smi_rx memory Counts the number of SMIs received event=0x2b 00 ls_int_taken memory Counts the number of interrupts taken event=0x2c 00 ls_st_commit_cancel2.st_commit_cancel_wcb_full memory A non-cacheable store and the non-cacheable commit buffer is full event=0x37,umask=1 00 ls_mab_alloc.all_allocations memory All Allocations. Counts when a LS pipe allocates a MAB entry event=0x41,umask=0x7f 00 ls_mab_alloc.hardware_prefetcher_allocations memory Hardware Prefetcher Allocations. Counts when a LS pipe allocates a MAB entry event=0x41,umask=0x40 00 ls_mab_alloc.load_store_allocations memory Load Store Allocations. Counts when a LS pipe allocates a MAB entry event=0x41,umask=0x3f 00 ls_dmnd_fills_from_sys.mem_io_remote memory Demand Data Cache Fills by Data Source. From DRAM or IO connected in different Node event=0x43,umask=0x40 00 ls_dmnd_fills_from_sys.ext_cache_remote memory Demand Data Cache Fills by Data Source. From CCX Cache in different Node event=0x43,umask=0x10 00 ls_dmnd_fills_from_sys.mem_io_local memory Demand Data Cache Fills by Data Source. From DRAM or IO connected in same node event=0x43,umask=8 00 ls_dmnd_fills_from_sys.ext_cache_local memory Demand Data Cache Fills by Data Source. From cache of different CCX in same node event=0x43,umask=4 00 ls_dmnd_fills_from_sys.int_cache memory Demand Data Cache Fills by Data Source. From L3 or different L2 in same CCX event=0x43,umask=2 00 ls_dmnd_fills_from_sys.lcl_l2 memory Demand Data Cache Fills by Data Source. From Local L2 to the core event=0x43,umask=1 00 ls_any_fills_from_sys.mem_io_remote memory Any Data Cache Fills by Data Source. From DRAM or IO connected in different Node event=0x44,umask=0x40 00 ls_any_fills_from_sys.ext_cache_remote memory Any Data Cache Fills by Data Source. From CCX Cache in different Node event=0x44,umask=0x10 00 ls_any_fills_from_sys.mem_io_local memory Any Data Cache Fills by Data Source. From DRAM or IO connected in same node event=0x44,umask=8 00 ls_any_fills_from_sys.ext_cache_local memory Any Data Cache Fills by Data Source. From cache of different CCX in same node event=0x44,umask=4 00 ls_any_fills_from_sys.int_cache memory Any Data Cache Fills by Data Source. From L3 or different L2 in same CCX event=0x44,umask=2 00 ls_any_fills_from_sys.lcl_l2 memory Any Data Cache Fills by Data Source. From Local L2 to the core event=0x44,umask=1 00 ls_l1_d_tlb_miss.all memory All L1 DTLB Misses or Reloads. Use l1_dtlb_misses instead event=0x45,umask=0xff 00 ls_l1_d_tlb_miss.tlb_reload_1g_l2_miss memory L1 DTLB Miss. DTLB reload to a 1G page that also missed in the L2 TLB event=0x45,umask=0x80 00 ls_l1_d_tlb_miss.tlb_reload_2m_l2_miss memory L1 DTLB Miss. DTLB reload to a 2M page that also missed in the L2 TLB event=0x45,umask=0x40 00 ls_l1_d_tlb_miss.tlb_reload_coalesced_page_miss memory L1 DTLB Miss. DTLB reload coalesced page that also missed in the L2 TLB event=0x45,umask=0x20 00 ls_l1_d_tlb_miss.tlb_reload_4k_l2_miss memory L1 DTLB Miss. DTLB reload to a 4K page that missed the L2 TLB event=0x45,umask=0x10 00 ls_l1_d_tlb_miss.tlb_reload_coalesced_page_hit memory L1 DTLB Miss. DTLB reload to a coalesced page that hit in the L2 TLB event=0x45,umask=2 00 ls_misal_loads.ma4k memory The number of 4KB misaligned (i.e., page crossing) loads event=0x47,umask=2 00 ls_misal_loads.ma64 memory The number of 64B misaligned (i.e., cacheline crossing) loads event=0x47,umask=1 00 ls_pref_instr_disp.prefetch_w memory Software Prefetch Instructions Dispatched (Speculative). PrefetchW instruction. See docAPM3 PREFETCHW event=0x4b,umask=2 00 ls_pref_instr_disp.prefetch memory Software Prefetch Instructions Dispatched (Speculative). PrefetchT0, T1 and T2 instructions. See docAPM3 PREFETCHlevel event=0x4b,umask=1 00 ls_sw_pf_dc_fills.mem_io_remote memory Software Prefetch Data Cache Fills by Data Source. From DRAM or IO connected in different Node event=0x59,umask=0x40 00 ls_sw_pf_dc_fills.ext_cache_remote memory Software Prefetch Data Cache Fills by Data Source. From CCX Cache in different Node event=0x59,umask=0x10 00 ls_sw_pf_dc_fills.mem_io_local memory Software Prefetch Data Cache Fills by Data Source. From DRAM or IO connected in same node event=0x59,umask=8 00 ls_sw_pf_dc_fills.ext_cache_local memory Software Prefetch Data Cache Fills by Data Source. From cache of different CCX in same node event=0x59,umask=4 00 ls_sw_pf_dc_fills.int_cache memory Software Prefetch Data Cache Fills by Data Source. From L3 or different L2 in same CCX event=0x59,umask=2 00 ls_sw_pf_dc_fills.lcl_l2 memory Software Prefetch Data Cache Fills by Data Source. From Local L2 to the core event=0x59,umask=1 00 ls_hw_pf_dc_fills.mem_io_remote memory Hardware Prefetch Data Cache Fills by Data Source. From DRAM or IO connected in different Node event=0x5a,umask=0x40 00 ls_hw_pf_dc_fills.ext_cache_remote memory Hardware Prefetch Data Cache Fills by Data Source. From CCX Cache in different Node event=0x5a,umask=0x10 00 ls_hw_pf_dc_fills.mem_io_local memory Hardware Prefetch Data Cache Fills by Data Source. From DRAM or IO connected in same node event=0x5a,umask=8 00 ls_hw_pf_dc_fills.ext_cache_local memory Hardware Prefetch Data Cache Fills by Data Source. From cache of different CCX in same node event=0x5a,umask=4 00 ls_hw_pf_dc_fills.int_cache memory Hardware Prefetch Data Cache Fills by Data Source. From L3 or different L2 in same CCX event=0x5a,umask=2 00 ls_hw_pf_dc_fills.lcl_l2 memory Hardware Prefetch Data Cache Fills by Data Source. From Local L2 to the core event=0x5a,umask=1 00 ls_alloc_mab_count memory Count of Allocated Mabs event=0x5f 00 This event counts the in-flight L1 data cache misses (allocated Miss Address Buffers) divided by 4 and rounded down each cycle unless used with the MergeEvent functionality. If the MergeEvent is used, it counts the exact number of outstanding L1 data cache misses. See 2.1.17.3 [Large Increment per Cycle Events] ls_tlb_flush.all_tlb_flushes memory All TLB Flushes. Requires unit mask 0xFF to engage event for counting. Use all_tlbs_flushed instead event=0x78,umask=0xff 00 de_dis_cops_from_decoder.disp_op_type.any_integer_dispatch other Any Integer dispatch. Types of Oops Dispatched from Decoder event=0xab,umask=8 00 de_dis_cops_from_decoder.disp_op_type.any_fp_dispatch other Any FP dispatch. Types of Oops Dispatched from Decoder event=0xab,umask=4 00 de_dis_dispatch_token_stalls1.fp_flush_recovery_stall other Cycles where a dispatch group is valid but does not get dispatched due to a Token Stall. Also counts cycles when the thread is not selected to dispatch but would have been stalled due to a Token Stall. FP Flush recovery stall event=0xae,umask=0x80 00 de_dis_dispatch_token_stalls1.fp_sch_rsrc_stall other Cycles where a dispatch group is valid but does not get dispatched due to a Token Stall. Also counts cycles when the thread is not selected to dispatch but would have been stalled due to a Token Stall. FP scheduler resource stall. Applies to ops that use the FP scheduler event=0xae,umask=0x40 00 de_dis_dispatch_token_stalls1.fp_reg_file_rsrc_stall other Cycles where a dispatch group is valid but does not get dispatched due to a Token Stall. Also counts cycles when the thread is not selected to dispatch but would have been stalled due to a Token Stall. Floating point register file resource stall. Applies to all FP ops that have a destination register event=0xae,umask=0x20 00 de_dis_dispatch_token_stalls1.taken_brnch_buffer_rsrc other Cycles where a dispatch group is valid but does not get dispatched due to a Token Stall. Also counts cycles when the thread is not selected to dispatch but would have been stalled due to a Token Stall. Taken branch buffer resource stall event=0xae,umask=0x10 00 de_dis_dispatch_token_stalls1.store_queue_rsrc_stall other Cycles where a dispatch group is valid but does not get dispatched due to a Token Stall. Also counts cycles when the thread is not selected to dispatch but would have been stalled due to a Token Stall. Store Queue resource stall. Applies to all ops with store semantics event=0xae,umask=4 00 de_dis_dispatch_token_stalls1.load_queue_rsrc_stall other Cycles where a dispatch group is valid but does not get dispatched due to a Token Stall. Also counts cycles when the thread is not selected to dispatch but would have been stalled due to a Token Stall. Load Queue resource stall. Applies to all ops with load semantics event=0xae,umask=2 00 de_dis_dispatch_token_stalls1.int_phy_reg_file_rsrc_stall other Cycles where a dispatch group is valid but does not get dispatched due to a Token Stall. Also counts cycles when the thread is not selected to dispatch but would have been stalled due to a Token Stall. Integer Physical Register File resource stall. Integer Physical Register File, applies to all ops that have an integer destination register event=0xae,umask=1 00 de_dis_dispatch_token_stalls2.retire_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. Insufficient Retire Queue tokens available event=0xaf,umask=0x20 00 de_dis_dispatch_token_stalls2.agsq_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. AGSQ Tokens unavailable event=0xaf,umask=0x10 00 de_dis_dispatch_token_stalls2.int_sch3_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. No tokens for Integer Scheduler Queue 3 available event=0xaf,umask=8 00 de_dis_dispatch_token_stalls2.int_sch2_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. No tokens for Integer Scheduler Queue 2 available event=0xaf,umask=4 00 de_dis_dispatch_token_stalls2.int_sch1_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. No tokens for Integer Scheduler Queue 1 available event=0xaf,umask=2 00 de_dis_dispatch_token_stalls2.int_sch0_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. No tokens for Integer Scheduler Queue 0 available event=0xaf,umask=1 00 all_data_cache_accesses recommended All L1 Data Cache Accesses event=0x29,umask=7 00 l2_cache_accesses_from_dc_misses recommended L2 Cache Accesses from L1 Data Cache Misses (including prefetch) event=0x60,umask=0xe8 00 l2_cache_hits_from_dc_misses recommended L2 Cache Hits from L1 Data Cache Misses event=0x64,umask=0xf0 00 l2_cache_hits_from_l2_hwpf recommended L2 Cache Hits from L2 Cache HWPF event=0x70,umask=0xff 00 l3_cache_accesses recommended L3 Cache Accesses event=4,umask=0xff 00 l3_misses recommended L3 Misses (includes cacheline state change requests) event=4,umask=1 00 l1_data_cache_fills_from_memory recommended L1 Data Cache Fills: From Memory event=0x44,umask=0x48 00 l1_data_cache_fills_from_remote_node recommended L1 Data Cache Fills: From Remote Node event=0x44,umask=0x50 00 l1_data_cache_fills_from_within_same_ccx recommended L1 Data Cache Fills: From within same CCX event=0x44,umask=3 00 l1_data_cache_fills_from_external_ccx_cache recommended L1 Data Cache Fills: From External CCX Cache event=0x44,umask=0x14 00 l1_data_cache_fills_all recommended L1 Data Cache Fills: All event=0x44,umask=0xff 00 all_tlbs_flushed recommended All TLBs Flushed event=0x78,umask=0xff 00 macro_ops_retired recommended Macro-ops Retired event=0xc1 00 bp_l2_btb_correct branch L2 branch prediction overrides existing prediction (speculative) event=0x8b 00 bp_dyn_ind_pred branch Dynamic indirect predictions (branch used the indirect predictor to make a prediction) event=0x8e 00 bp_de_redirect branch Instruction decoder corrects the predicted target and resteers the branch predictor event=0x91 00 ex_ret_brn branch Retired branch instructions (all types of architectural control flow changes, including exceptions and interrupts) event=0xc2 00 ex_ret_brn_misp branch Retired branch instructions mispredicted event=0xc3 00 ex_ret_brn_tkn branch Retired taken branch instructions (all types of architectural control flow changes, including exceptions and interrupts) event=0xc4 00 ex_ret_brn_tkn_misp branch Retired taken branch instructions mispredicted event=0xc5 00 ex_ret_brn_far branch Retired far control transfers (far call/jump/return, IRET, SYSCALL and SYSRET, plus exceptions and interrupts). Far control transfers are not subject to branch prediction event=0xc6 00 ex_ret_near_ret branch Retired near returns (RET or RET Iw) event=0xc8 00 ex_ret_near_ret_mispred branch Retired near returns mispredicted. Each misprediction incurs the same penalty as a mispredicted conditional branch instruction event=0xc9 00 ex_ret_brn_ind_misp branch Retired indirect branch instructions mispredicted (only EX mispredicts). Each misprediction incurs the same penalty as a mispredicted conditional branch instruction event=0xca 00 ex_ret_ind_brch_instr branch Retired indirect branch instructions event=0xcc 00 ex_ret_cond branch Retired conditional branch instructions event=0xd1 00 ex_ret_msprd_brnch_instr_dir_msmtch branch Retired branch instructions mispredicted due to direction mismatch event=0x1c7 00 ex_ret_uncond_brnch_instr_mispred branch Retired unconditional indirect branch instructions mispredicted event=0x1c8 00 ex_ret_uncond_brnch_instr branch Retired unconditional branch instructions event=0x1c9 00 ls_mab_alloc.load_store_allocations cache Miss Address Buffer (MAB) entries allocated by a Load-Store (LS) pipe for load-store allocations event=0x41,umask=0x3f 00 ls_mab_alloc.hardware_prefetcher_allocations cache Miss Address Buffer (MAB) entries allocated by a Load-Store (LS) pipe for hardware prefetcher allocations event=0x41,umask=0x40 00 ls_mab_alloc.all_allocations cache Miss Address Buffer (MAB) entries allocated by a Load-Store (LS) pipe for all types of allocations event=0x41,umask=0x7f 00 ls_dmnd_fills_from_sys.local_l2 cache Demand data cache fills from local L2 cache event=0x43,umask=1 00 ls_dmnd_fills_from_sys.local_ccx cache Demand data cache fills from L3 cache or different L2 cache in the same CCX event=0x43,umask=2 00 ls_dmnd_fills_from_sys.near_cache cache Demand data cache fills from cache of another CCX when the address was in the same NUMA node event=0x43,umask=4 00 ls_dmnd_fills_from_sys.dram_io_near cache Demand data cache fills from either DRAM or MMIO in the same NUMA node event=0x43,umask=8 00 ls_dmnd_fills_from_sys.far_cache cache Demand data cache fills from cache of another CCX when the address was in a different NUMA node event=0x43,umask=0x10 00 ls_dmnd_fills_from_sys.dram_io_far cache Demand data cache fills from either DRAM or MMIO in a different NUMA node (same or different socket) event=0x43,umask=0x40 00 ls_dmnd_fills_from_sys.alternate_memories cache Demand data cache fills from extension memory event=0x43,umask=0x80 00 ls_dmnd_fills_from_sys.all cache Demand data cache fills from all types of data sources event=0x43,umask=0xff 00 ls_any_fills_from_sys.local_l2 cache Any data cache fills from local L2 cache event=0x44,umask=1 00 ls_any_fills_from_sys.local_ccx cache Any data cache fills from L3 cache or different L2 cache in the same CCX event=0x44,umask=2 00 ls_any_fills_from_sys.local_all cache Any data cache fills from local L2 cache or L3 cache or different L2 cache in the same CCX event=0x44,umask=3 00 ls_any_fills_from_sys.near_cache cache Any data cache fills from cache of another CCX when the address was in the same NUMA node event=0x44,umask=4 00 ls_any_fills_from_sys.dram_io_near cache Any data cache fills from either DRAM or MMIO in the same NUMA node event=0x44,umask=8 00 ls_any_fills_from_sys.far_cache cache Any data cache fills from cache of another CCX when the address was in a different NUMA node event=0x44,umask=0x10 00 ls_any_fills_from_sys.remote_cache cache Any data cache fills from cache of another CCX when the address was in the same or a different NUMA node event=0x44,umask=0x14 00 ls_any_fills_from_sys.dram_io_far cache Any data cache fills from either DRAM or MMIO in a different NUMA node (same or different socket) event=0x44,umask=0x40 00 ls_any_fills_from_sys.dram_io_all cache Any data cache fills from either DRAM or MMIO in any NUMA node (same or different socket) event=0x44,umask=0x48 00 ls_any_fills_from_sys.far_all cache Any data cache fills from either cache of another CCX, DRAM or MMIO when the address was in a different NUMA node (same or different socket) event=0x44,umask=0x50 00 ls_any_fills_from_sys.all_dram_io cache Any data cache fills from either DRAM or MMIO in any NUMA node (same or different socket) event=0x44,umask=0x48 00 ls_any_fills_from_sys.alternate_memories cache Any data cache fills from extension memory event=0x44,umask=0x80 00 ls_any_fills_from_sys.all cache Any data cache fills from all types of data sources event=0x44,umask=0xff 00 ls_pref_instr_disp.prefetch cache Software prefetch instructions dispatched (speculative) of type PrefetchT0 (move data to all cache levels), T1 (move data to all cache levels except L1) and T2 (move data to all cache levels except L1 and L2) event=0x4b,umask=1 00 ls_pref_instr_disp.prefetch_w cache Software prefetch instructions dispatched (speculative) of type PrefetchW (move data to L1 cache and mark it modifiable) event=0x4b,umask=2 00 ls_pref_instr_disp.prefetch_nta cache Software prefetch instructions dispatched (speculative) of type PrefetchNTA (move data with minimum cache pollution i.e. non-temporal access) event=0x4b,umask=4 00 ls_pref_instr_disp.all cache Software prefetch instructions dispatched (speculative) of all types event=0x4b,umask=7 00 ls_inef_sw_pref.data_pipe_sw_pf_dc_hit cache Software prefetches that did not fetch data outside of the processor core as the PREFETCH instruction saw a data cache hit event=0x52,umask=1 00 ls_inef_sw_pref.mab_mch_cnt cache Software prefetches that did not fetch data outside of the processor core as the PREFETCH instruction saw a match on an already allocated Miss Address Buffer (MAB) event=0x52,umask=2 00 ls_inef_sw_pref.all cache event=0x52,umask=3 00 ls_sw_pf_dc_fills.local_l2 cache Software prefetch data cache fills from local L2 cache event=0x59,umask=1 00 ls_sw_pf_dc_fills.local_ccx cache Software prefetch data cache fills from L3 cache or different L2 cache in the same CCX event=0x59,umask=2 00 ls_sw_pf_dc_fills.near_cache cache Software prefetch data cache fills from cache of another CCX in the same NUMA node event=0x59,umask=4 00 ls_sw_pf_dc_fills.dram_io_near cache Software prefetch data cache fills from either DRAM or MMIO in the same NUMA node event=0x59,umask=8 00 ls_sw_pf_dc_fills.far_cache cache Software prefetch data cache fills from cache of another CCX in a different NUMA node event=0x59,umask=0x10 00 ls_sw_pf_dc_fills.dram_io_far cache Software prefetch data cache fills from either DRAM or MMIO in a different NUMA node (same or different socket) event=0x59,umask=0x40 00 ls_sw_pf_dc_fills.alternate_memories cache Software prefetch data cache fills from extension memory event=0x59,umask=0x80 00 ls_sw_pf_dc_fills.all cache Software prefetch data cache fills from all types of data sources event=0x59,umask=0xdf 00 ls_hw_pf_dc_fills.local_l2 cache Hardware prefetch data cache fills from local L2 cache event=0x5a,umask=1 00 ls_hw_pf_dc_fills.local_ccx cache Hardware prefetch data cache fills from L3 cache or different L2 cache in the same CCX event=0x5a,umask=2 00 ls_hw_pf_dc_fills.near_cache cache Hardware prefetch data cache fills from cache of another CCX when the address was in the same NUMA node event=0x5a,umask=4 00 ls_hw_pf_dc_fills.dram_io_near cache Hardware prefetch data cache fills from either DRAM or MMIO in the same NUMA node event=0x5a,umask=8 00 ls_hw_pf_dc_fills.far_cache cache Hardware prefetch data cache fills from cache of another CCX when the address was in a different NUMA node event=0x5a,umask=0x10 00 ls_hw_pf_dc_fills.dram_io_far cache Hardware prefetch data cache fills from either DRAM or MMIO in a different NUMA node (same or different socket) event=0x5a,umask=0x40 00 ls_hw_pf_dc_fills.alternate_memories cache Hardware prefetch data cache fills from extension memory event=0x5a,umask=0x80 00 ls_hw_pf_dc_fills.all cache Hardware prefetch data cache fills from all types of data sources event=0x5a,umask=0xdf 00 ls_alloc_mab_count cache In-flight L1 data cache misses i.e. Miss Address Buffer (MAB) allocations each cycle event=0x5f 00 l2_request_g1.group2 cache L2 cache requests of non-cacheable type (non-cached data and instructions reads, self-modifying code checks) event=0x60,umask=1 00 l2_request_g1.l2_hw_pf cache L2 cache requests: from hardware prefetchers to prefetch directly into L2 (hit or miss) event=0x60,umask=2 00 l2_request_g1.prefetch_l2_cmd cache L2 cache requests: prefetch directly into L2 event=0x60,umask=4 00 l2_request_g1.change_to_x cache L2 cache requests: data cache state change to writable, check L2 for current state event=0x60,umask=8 00 l2_request_g1.cacheable_ic_read cache L2 cache requests: instruction cache reads event=0x60,umask=0x10 00 l2_request_g1.ls_rd_blk_c_s cache L2 cache requests: data cache shared reads event=0x60,umask=0x20 00 l2_request_g1.rd_blk_x cache L2 cache requests: data cache stores event=0x60,umask=0x40 00 l2_request_g1.rd_blk_l cache L2 cache requests: data cache reads including hardware and software prefetch event=0x60,umask=0x80 00 l2_request_g1.all_dc cache L2 cache requests of common types from L1 data cache (including prefetches) event=0x60,umask=0xe8 00 l2_request_g1.all_no_prefetch cache L2 cache requests of common types not including prefetches event=0x60,umask=0xf9 00 l2_request_g1.all cache L2 cache requests of all types event=0x60,umask=0xff 00 l2_cache_req_stat.ic_fill_miss cache Core to L2 cache requests (not including L2 prefetch) with status: instruction cache request miss in L2 event=0x64,umask=1 00 l2_cache_req_stat.ic_fill_hit_s cache Core to L2 cache requests (not including L2 prefetch) with status: instruction cache hit non-modifiable line in L2 event=0x64,umask=2 00 l2_cache_req_stat.ic_fill_hit_x cache Core to L2 cache requests (not including L2 prefetch) with status: instruction cache hit modifiable line in L2 event=0x64,umask=4 00 l2_cache_req_stat.ic_hit_in_l2 cache Core to L2 cache requests (not including L2 prefetch) for instruction cache hits event=0x64,umask=6 00 l2_cache_req_stat.ic_access_in_l2 cache Core to L2 cache requests (not including L2 prefetch) for instruction cache access event=0x64,umask=7 00 l2_cache_req_stat.ls_rd_blk_c cache Core to L2 cache requests (not including L2 prefetch) with status: data cache request miss in L2 event=0x64,umask=8 00 l2_cache_req_stat.ic_dc_miss_in_l2 cache Core to L2 cache requests (not including L2 prefetch) for data and instruction cache misses event=0x64,umask=9 00 l2_cache_req_stat.ls_rd_blk_x cache Core to L2 cache requests (not including L2 prefetch) with status: data cache store or state change hit in L2 event=0x64,umask=0x10 00 l2_cache_req_stat.ls_rd_blk_l_hit_s cache Core to L2 cache requests (not including L2 prefetch) with status: data cache read hit non-modifiable line in L2 event=0x64,umask=0x20 00 l2_cache_req_stat.ls_rd_blk_l_hit_x cache Core to L2 cache requests (not including L2 prefetch) with status: data cache read hit modifiable line in L2 event=0x64,umask=0x40 00 l2_cache_req_stat.ls_rd_blk_cs cache Core to L2 cache requests (not including L2 prefetch) with status: data cache shared read hit in L2 event=0x64,umask=0x80 00 l2_cache_req_stat.dc_hit_in_l2 cache Core to L2 cache requests (not including L2 prefetch) for data cache hits event=0x64,umask=0xf0 00 l2_cache_req_stat.ic_dc_hit_in_l2 cache Core to L2 cache requests (not including L2 prefetch) for data and instruction cache hits event=0x64,umask=0xf6 00 l2_cache_req_stat.dc_access_in_l2 cache Core to L2 cache requests (not including L2 prefetch) for data cache access event=0x64,umask=0xf8 00 l2_cache_req_stat.all cache Core to L2 cache requests (not including L2 prefetch) for data and instruction cache access event=0x64,umask=0xff 00 l2_pf_hit_l2.l2_stream cache L2 prefetches accepted by the L2 pipeline which hit in the L2 cache of type L2Stream (fetch additional sequential lines into L2 cache) event=0x70,umask=1 00 l2_pf_hit_l2.l2_next_line cache L2 prefetches accepted by the L2 pipeline which hit in the L2 cache of type L2NextLine (fetch the next line into L2 cache) event=0x70,umask=2 00 l2_pf_hit_l2.l2_up_down cache L2 prefetches accepted by the L2 pipeline which hit in the L2 cache of type L2UpDown (fetch the next or previous line into L2 cache for all memory accesses) event=0x70,umask=4 00 l2_pf_hit_l2.l2_burst cache L2 prefetches accepted by the L2 pipeline which hit in the L2 cache of type L2Burst (aggressively fetch additional sequential lines into L2 cache) event=0x70,umask=8 00 l2_pf_hit_l2.l2_stride cache L2 prefetches accepted by the L2 pipeline which hit in the L2 cache of type L2Stride (fetch additional lines into L2 cache when each access is at a constant distance from the previous) event=0x70,umask=0x10 00 l2_pf_hit_l2.l1_stream cache L2 prefetches accepted by the L2 pipeline which hit in the L2 cache of type L1Stream (fetch additional sequential lines into L1 cache) event=0x70,umask=0x20 00 l2_pf_hit_l2.l1_stride cache L2 prefetches accepted by the L2 pipeline which hit in the L2 cache of type L1Stride (fetch additional lines into L1 cache when each access is a constant distance from the previous) event=0x70,umask=0x40 00 l2_pf_hit_l2.l1_region cache L2 prefetches accepted by the L2 pipeline which hit in the L2 cache of type L1Region (fetch additional lines into L1 cache when the data access for a given instruction tends to be followed by a consistent pattern of other accesses within a localized region) event=0x70,umask=0x80 00 l2_pf_hit_l2.all cache L2 prefetches accepted by the L2 pipeline which hit in the L2 cache of all types event=0x70,umask=0xff 00 l2_pf_miss_l2_hit_l3.l2_stream cache L2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache of type L2Stream (fetch additional sequential lines into L2 cache) event=0x71,umask=1 00 l2_pf_miss_l2_hit_l3.l2_next_line cache L2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache of type L2NextLine (fetch the next line into L2 cache) event=0x71,umask=2 00 l2_pf_miss_l2_hit_l3.l2_up_down cache L2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache of type L2UpDown (fetch the next or previous line into L2 cache for all memory accesses) event=0x71,umask=4 00 l2_pf_miss_l2_hit_l3.l2_burst cache L2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache of type L2Burst (aggressively fetch additional sequential lines into L2 cache) event=0x71,umask=8 00 l2_pf_miss_l2_hit_l3.l2_stride cache L2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache of type L2Stride (fetch additional lines into L2 cache when each access is a constant distance from the previous) event=0x71,umask=0x10 00 l2_pf_miss_l2_hit_l3.l1_stream cache L2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache of type L1Stream (fetch additional sequential lines into L1 cache) event=0x71,umask=0x20 00 l2_pf_miss_l2_hit_l3.l1_stride cache L2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache of type L1Stride (fetch additional lines into L1 cache when each access is a constant distance from the previous) event=0x71,umask=0x40 00 l2_pf_miss_l2_hit_l3.l1_region cache L2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache of type L1Region (fetch additional lines into L1 cache when the data access for a given instruction tends to be followed by a consistent pattern of other accesses within a localized region) event=0x71,umask=0x80 00 l2_pf_miss_l2_hit_l3.all cache L2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache cache of all types event=0x71,umask=0xff 00 l2_pf_miss_l2_l3.l2_stream cache L2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of type L2Stream (fetch additional sequential lines into L2 cache) event=0x72,umask=1 00 l2_pf_miss_l2_l3.l2_next_line cache L2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of type L2NextLine (fetch the next line into L2 cache) event=0x72,umask=2 00 l2_pf_miss_l2_l3.l2_up_down cache L2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of type L2UpDown (fetch the next or previous line into L2 cache for all memory accesses) event=0x72,umask=4 00 l2_pf_miss_l2_l3.l2_burst cache L2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of type L2Burst (aggressively fetch additional sequential lines into L2 cache) event=0x72,umask=8 00 l2_pf_miss_l2_l3.l2_stride cache L2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of type L2Stride (fetch additional lines into L2 cache when each access is a constant distance from the previous) event=0x72,umask=0x10 00 l2_pf_miss_l2_l3.l1_stream cache L2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of type L1Stream (fetch additional sequential lines into L1 cache) event=0x72,umask=0x20 00 l2_pf_miss_l2_l3.l1_stride cache L2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of type L1Stride (fetch additional lines into L1 cache when each access is a constant distance from the previous) event=0x72,umask=0x40 00 l2_pf_miss_l2_l3.l1_region cache L2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of type L1Region (fetch additional lines into L1 cache when the data access for a given instruction tends to be followed by a consistent pattern of other accesses within a localized region) event=0x72,umask=0x80 00 l2_pf_miss_l2_l3.all cache L2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of all types event=0x72,umask=0xff 00 ic_cache_fill_l2 cache Instruction cache lines (64 bytes) fulfilled from the L2 cache event=0x82 00 ic_cache_fill_sys cache Instruction cache lines (64 bytes) fulfilled from system memory or another cache event=0x83 00 ic_tag_hit_miss.instruction_cache_hit cache Instruction cache hits event=0x18e,umask=7 00 ic_tag_hit_miss.instruction_cache_miss cache Instruction cache misses event=0x18e,umask=0x18 00 ic_tag_hit_miss.all_instruction_cache_accesses cache Instruction cache accesses of all types event=0x18e,umask=0x1f 00 op_cache_hit_miss.op_cache_hit cache Op cache hits event=0x28f,umask=3 00 op_cache_hit_miss.op_cache_miss cache Op cache misses event=0x28f,umask=4 00 op_cache_hit_miss.all_op_cache_accesses cache Op cache accesses of all types event=0x28f,umask=7 00 l3_lookup_state.l3_miss cache L3 cache misses event=4,umask=1 00 l3_lookup_state.l3_hit cache L3 cache hits event=4,umask=0xfe 00 l3_lookup_state.all_coherent_accesses_to_l3 cache L3 cache requests for all coherent accesses event=4,umask=0xff 00 l3_xi_sampled_latency.dram_near cache Average sampled latency when data is sourced from DRAM in the same NUMA node event=0xac,umask=1,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency.dram_far cache Average sampled latency when data is sourced from DRAM in a different NUMA node event=0xac,umask=2,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency.near_cache cache Average sampled latency when data is sourced from another CCX's cache when the address was in the same NUMA node event=0xac,umask=4,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency.far_cache cache Average sampled latency when data is sourced from another CCX's cache when the address was in a different NUMA node event=0xac,umask=8,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency.ext_near cache Average sampled latency when data is sourced from extension memory (CXL) in the same NUMA node event=0xac,umask=0x10,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency.ext_far cache Average sampled latency when data is sourced from extension memory (CXL) in a different NUMA node event=0xac,umask=0x20,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency.all cache Average sampled latency from all data sources event=0xac,umask=0x3f,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency_requests.dram_near cache L3 cache fill requests sourced from DRAM in the same NUMA node event=0xad,umask=1,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency_requests.dram_far cache L3 cache fill requests sourced from DRAM in a different NUMA node event=0xad,umask=2,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency_requests.near_cache cache L3 cache fill requests sourced from another CCX's cache when the address was in the same NUMA node event=0xad,umask=4,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency_requests.far_cache cache L3 cache fill requests sourced from another CCX's cache when the address was in a different NUMA node event=0xad,umask=8,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency_requests.ext_near cache L3 cache fill requests sourced from extension memory (CXL) in the same NUMA node event=0xad,umask=0x10,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency_requests.ext_far cache L3 cache fill requests sourced from extension memory (CXL) in a different NUMA node event=0xad,umask=0x20,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency_requests.all cache L3 cache fill requests sourced from all data sources event=0xad,umask=0x3f,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 ls_locks.bus_lock core Retired Lock instructions which caused a bus lock event=0x25,umask=1 00 ls_ret_cl_flush core Retired CLFLUSH instructions event=0x26 00 ls_ret_cpuid core Retired CPUID instructions event=0x27 00 ls_smi_rx core SMIs received event=0x2b 00 ls_int_taken core Interrupts taken event=0x2c 00 ls_not_halted_cyc core Core cycles not in halt event=0x76 00 ex_ret_instr core Retired instructions event=0xc0 00 ex_ret_ops core Retired macro-ops event=0xc1 00 ex_div_busy core Number of cycles the divider is busy event=0xd3 00 ex_div_count core Divide ops executed event=0xd4 00 ex_no_retire.empty core Cycles with no retire due to the lack of valid ops in the retire queue (may be caused by front-end bottlenecks or pipeline redirects) event=0xd6,umask=1 00 ex_no_retire.not_complete core Cycles with no retire while the oldest op is waiting to be executed event=0xd6,umask=2 00 ex_no_retire.other core Cycles with no retire caused by other reasons (retire breaks, traps, faults, etc.) event=0xd6,umask=8 00 ex_no_retire.thread_not_selected core Cycles with no retire because thread arbitration did not select the thread event=0xd6,umask=0x10 00 ex_no_retire.load_not_complete core Cycles with no retire while the oldest op is waiting for load data event=0xd6,umask=0xa2 00 ex_no_retire.all core Cycles with no retire for any reason event=0xd6,umask=0x1b 00 ls_not_halted_p0_cyc.p0_freq_cyc core Reference cycles (P0 frequency) not in halt event=0x120,umask=1 00 ex_ret_ucode_instr core Retired microcoded instructions event=0x1c1 00 ex_ret_ucode_ops core Retired microcode ops event=0x1c2 00 ex_tagged_ibs_ops.ibs_tagged_ops core Ops tagged by IBS event=0x1cf,umask=1 00 ex_tagged_ibs_ops.ibs_tagged_ops_ret core Ops tagged by IBS that retired event=0x1cf,umask=2 00 ex_ret_fused_instr core Retired fused instructions event=0x1d0 00 local_processor_read_data_beats_cs0 data fabric event=0x1f,umask=0x7fe 01 Read data beats (64 bytes) for local processor at Coherent Station (CS) 0 local_processor_read_data_beats_cs1 data fabric event=0x5f,umask=0x7fe 01 Read data beats (64 bytes) for local processor at Coherent Station (CS) 1 local_processor_read_data_beats_cs2 data fabric event=0x9f,umask=0x7fe 01 Read data beats (64 bytes) for local processor at Coherent Station (CS) 2 local_processor_read_data_beats_cs3 data fabric event=0xdf,umask=0x7fe 01 Read data beats (64 bytes) for local processor at Coherent Station (CS) 3 local_processor_read_data_beats_cs4 data fabric event=0x11f,umask=0x7fe 01 Read data beats (64 bytes) for local processor at Coherent Station (CS) 4 local_processor_read_data_beats_cs5 data fabric event=0x15f,umask=0x7fe 01 Read data beats (64 bytes) for local processor at Coherent Station (CS) 5 local_processor_read_data_beats_cs6 data fabric event=0x19f,umask=0x7fe 01 Read data beats (64 bytes) for local processor at Coherent Station (CS) 6 local_processor_read_data_beats_cs7 data fabric event=0x1df,umask=0x7fe 01 Read data beats (64 bytes) for local processor at Coherent Station (CS) 7 local_processor_read_data_beats_cs8 data fabric event=0x21f,umask=0x7fe 01 Read data beats (64 bytes) for local processor at Coherent Station (CS) 8 local_processor_read_data_beats_cs9 data fabric event=0x25f,umask=0x7fe 01 Read data beats (64 bytes) for local processor at Coherent Station (CS) 9 local_processor_read_data_beats_cs10 data fabric event=0x29f,umask=0x7fe 01 Read data beats (64 bytes) for local processor at Coherent Station (CS) 10 local_processor_read_data_beats_cs11 data fabric event=0x2df,umask=0x7fe 01 Read data beats (64 bytes) for local processor at Coherent Station (CS) 11 local_processor_write_data_beats_cs0 data fabric event=0x1f,umask=0x7ff 01 Write data beats (64 bytes) for local processor at Coherent Station (CS) 0 local_processor_write_data_beats_cs1 data fabric event=0x5f,umask=0x7ff 01 Write data beats (64 bytes) for local processor at Coherent Station (CS) 1 local_processor_write_data_beats_cs2 data fabric event=0x9f,umask=0x7ff 01 Write data beats (64 bytes) for local processor at Coherent Station (CS) 2 local_processor_write_data_beats_cs3 data fabric event=0xdf,umask=0x7ff 01 Write data beats (64 bytes) for local processor at Coherent Station (CS) 3 local_processor_write_data_beats_cs4 data fabric event=0x11f,umask=0x7ff 01 Write data beats (64 bytes) for local processor at Coherent Station (CS) 4 local_processor_write_data_beats_cs5 data fabric event=0x15f,umask=0x7ff 01 Write data beats (64 bytes) for local processor at Coherent Station (CS) 5 local_processor_write_data_beats_cs6 data fabric event=0x19f,umask=0x7ff 01 Write data beats (64 bytes) for local processor at Coherent Station (CS) 6 local_processor_write_data_beats_cs7 data fabric event=0x1df,umask=0x7ff 01 Write data beats (64 bytes) for local processor at Coherent Station (CS) 7 local_processor_write_data_beats_cs8 data fabric event=0x21f,umask=0x7ff 01 Write data beats (64 bytes) for local processor at Coherent Station (CS) 8 local_processor_write_data_beats_cs9 data fabric event=0x25f,umask=0x7ff 01 Write data beats (64 bytes) for local processor at Coherent Station (CS) 9 local_processor_write_data_beats_cs10 data fabric event=0x29f,umask=0x7ff 01 Write data beats (64 bytes) for local processor at Coherent Station (CS) 10 local_processor_write_data_beats_cs11 data fabric event=0x2df,umask=0x7ff 01 Write data beats (64 bytes) for local processor at Coherent Station (CS) 11 remote_processor_read_data_beats_cs0 data fabric event=0x1f,umask=0xbfe 01 Read data beats (64 bytes) for remote processor at Coherent Station (CS) 0 remote_processor_read_data_beats_cs1 data fabric event=0x5f,umask=0xbfe 01 Read data beats (64 bytes) for remote processor at Coherent Station (CS) 1 remote_processor_read_data_beats_cs2 data fabric event=0x9f,umask=0xbfe 01 Read data beats (64 bytes) for remote processor at Coherent Station (CS) 2 remote_processor_read_data_beats_cs3 data fabric event=0xdf,umask=0xbfe 01 Read data beats (64 bytes) for remote processor at Coherent Station (CS) 3 remote_processor_read_data_beats_cs4 data fabric event=0x11f,umask=0xbfe 01 Read data beats (64 bytes) for remote processor at Coherent Station (CS) 4 remote_processor_read_data_beats_cs5 data fabric event=0x15f,umask=0xbfe 01 Read data beats (64 bytes) for remote processor at Coherent Station (CS) 5 remote_processor_read_data_beats_cs6 data fabric event=0x19f,umask=0xbfe 01 Read data beats (64 bytes) for remote processor at Coherent Station (CS) 6 remote_processor_read_data_beats_cs7 data fabric event=0x1df,umask=0xbfe 01 Read data beats (64 bytes) for remote processor at Coherent Station (CS) 7 remote_processor_read_data_beats_cs8 data fabric event=0x21f,umask=0xbfe 01 Read data beats (64 bytes) for remote processor at Coherent Station (CS) 8 remote_processor_read_data_beats_cs9 data fabric event=0x25f,umask=0xbfe 01 Read data beats (64 bytes) for remote processor at Coherent Station (CS) 9 remote_processor_read_data_beats_cs10 data fabric event=0x29f,umask=0xbfe 01 Read data beats (64 bytes) for remote processor at Coherent Station (CS) 10 remote_processor_read_data_beats_cs11 data fabric event=0x2df,umask=0xbfe 01 Read data beats (64 bytes) for remote processor at Coherent Station (CS) 11 remote_processor_write_data_beats_cs0 data fabric event=0x1f,umask=0xbff 01 Write data beats (64 bytes) for remote processor at Coherent Station (CS) 0 remote_processor_write_data_beats_cs1 data fabric event=0x5f,umask=0xbff 01 Write data beats (64 bytes) for remote processor at Coherent Station (CS) 1 remote_processor_write_data_beats_cs2 data fabric event=0x9f,umask=0xbff 01 Write data beats (64 bytes) for remote processor at Coherent Station (CS) 2 remote_processor_write_data_beats_cs3 data fabric event=0xdf,umask=0xbff 01 Write data beats (64 bytes) for remote processor at Coherent Station (CS) 3 remote_processor_write_data_beats_cs4 data fabric event=0x11f,umask=0xbff 01 Write data beats (64 bytes) for remote processor at Coherent Station (CS) 4 remote_processor_write_data_beats_cs5 data fabric event=0x15f,umask=0xbff 01 Write data beats (64 bytes) for remote processor at Coherent Station (CS) 5 remote_processor_write_data_beats_cs6 data fabric event=0x19f,umask=0xbff 01 Write data beats (64 bytes) for remote processor at Coherent Station (CS) 6 remote_processor_write_data_beats_cs7 data fabric event=0x1df,umask=0xbff 01 Write data beats (64 bytes) for remote processor at Coherent Station (CS) 7 remote_processor_write_data_beats_cs8 data fabric event=0x21f,umask=0xbff 01 Write data beats (64 bytes) for remote processor at Coherent Station (CS) 8 remote_processor_write_data_beats_cs9 data fabric event=0x25f,umask=0xbff 01 Write data beats (64 bytes) for remote processor at Coherent Station (CS) 9 remote_processor_write_data_beats_cs10 data fabric event=0x29f,umask=0xbff 01 Write data beats (64 bytes) for remote processor at Coherent Station (CS) 10 remote_processor_write_data_beats_cs11 data fabric event=0x2df,umask=0xbff 01 Write data beats (64 bytes) for remote processor at Coherent Station (CS) 11 local_socket_upstream_read_beats_iom0 data fabric event=0x81f,umask=0x7fe 01 Read data beats (64 bytes) for local socket upstream DMA at IO Moderator (IOM) 0 local_socket_upstream_read_beats_iom1 data fabric event=0x85f,umask=0x7fe 01 Read data beats (64 bytes) for local socket upstream DMA at IO Moderator (IOM) 1 local_socket_upstream_read_beats_iom2 data fabric event=0x89f,umask=0x7fe 01 Read data beats (64 bytes) for local socket upstream DMA at IO Moderator (IOM) 2 local_socket_upstream_read_beats_iom3 data fabric event=0x8df,umask=0x7fe 01 Read data beats (64 bytes) for local socket upstream DMA at IO Moderator (IOM) 3 local_socket_upstream_write_beats_iom0 data fabric event=0x81f,umask=0x7ff 01 Write data beats (64 bytes) for local socket upstream DMA at IO Moderator (IOM) 0 local_socket_upstream_write_beats_iom1 data fabric event=0x85f,umask=0x7ff 01 Write data beats (64 bytes) for local socket upstream DMA at IO Moderator (IOM) 1 local_socket_upstream_write_beats_iom2 data fabric event=0x89f,umask=0x7ff 01 Write data beats (64 bytes) for local socket upstream DMA at IO Moderator (IOM) 2 local_socket_upstream_write_beats_iom3 data fabric event=0x8df,umask=0x7ff 01 Write data beats (64 bytes) for local socket upstream DMA at IO Moderator (IOM) 3 remote_socket_upstream_read_beats_iom0 data fabric event=0x81f,umask=0xbfe 01 Read data beats (64 bytes) for remote socket upstream DMA at IO Moderator (IOM) 0 remote_socket_upstream_read_beats_iom1 data fabric event=0x85f,umask=0xbfe 01 Read data beats (64 bytes) for remote socket upstream DMA at IO Moderator (IOM) 1 remote_socket_upstream_read_beats_iom2 data fabric event=0x89f,umask=0xbfe 01 Read data beats (64 bytes) for remote socket upstream DMA at IO Moderator (IOM) 2 remote_socket_upstream_read_beats_iom3 data fabric event=0x8df,umask=0xbfe 01 Read data beats (64 bytes) for remote socket upstream DMA at IO Moderator (IOM) 3 remote_socket_upstream_write_beats_iom0 data fabric event=0x81f,umask=0xbff 01 Write data beats (64 bytes) for remote socket upstream DMA at IO Moderator (IOM) 0 remote_socket_upstream_write_beats_iom1 data fabric event=0x85f,umask=0xbff 01 Write data beats (64 bytes) for remote socket upstream DMA at IO Moderator (IOM) 1 remote_socket_upstream_write_beats_iom2 data fabric event=0x89f,umask=0xbff 01 Write data beats (64 bytes) for remote socket upstream DMA at IO Moderator (IOM) 2 remote_socket_upstream_write_beats_iom3 data fabric event=0x8df,umask=0xbff 01 Write data beats (64 bytes) for remote socket upstream DMA at IO Moderator (IOM) 3 local_socket_inf0_inbound_data_beats_ccm0 data fabric event=0x41e,umask=0x7fe 01 Data beats (32 bytes) at interface 0 for local socket inbound data to CPU Moderator (CCM) 0 local_socket_inf0_inbound_data_beats_ccm1 data fabric event=0x45e,umask=0x7fe 01 Data beats (32 bytes) at interface 0 for local socket inbound data to CPU Moderator (CCM) 1 local_socket_inf0_inbound_data_beats_ccm2 data fabric event=0x49e,umask=0x7fe 01 Data beats (32 bytes) at interface 0 for local socket inbound data to CPU Moderator (CCM) 2 local_socket_inf0_inbound_data_beats_ccm3 data fabric event=0x4de,umask=0x7fe 01 Data beats (32 bytes) at interface 0 for local socket inbound data to CPU Moderator (CCM) 3 local_socket_inf0_inbound_data_beats_ccm4 data fabric event=0x51e,umask=0x7fe 01 Data beats (32 bytes) at interface 0 for local socket inbound data to CPU Moderator (CCM) 4 local_socket_inf0_inbound_data_beats_ccm5 data fabric event=0x55e,umask=0x7fe 01 Data beats (32 bytes) at interface 0 for local socket inbound data to CPU Moderator (CCM) 5 local_socket_inf0_inbound_data_beats_ccm6 data fabric event=0x59e,umask=0x7fe 01 Data beats (32 bytes) at interface 0 for local socket inbound data to CPU Moderator (CCM) 6 local_socket_inf0_inbound_data_beats_ccm7 data fabric event=0x5de,umask=0x7fe 01 Data beats (32 bytes) at interface 0 for local socket inbound data to CPU Moderator (CCM) 7 local_socket_inf1_inbound_data_beats_ccm0 data fabric event=0x41f,umask=0x7fe 01 Data beats (32 bytes) at interface 1 for local socket inbound data to CPU Moderator (CCM) 0 local_socket_inf1_inbound_data_beats_ccm1 data fabric event=0x45f,umask=0x7fe 01 Data beats (32 bytes) at interface 1 for local socket inbound data to CPU Moderator (CCM) 1 local_socket_inf1_inbound_data_beats_ccm2 data fabric event=0x49f,umask=0x7fe 01 Data beats (32 bytes) at interface 1 for local socket inbound data to CPU Moderator (CCM) 2 local_socket_inf1_inbound_data_beats_ccm3 data fabric event=0x4df,umask=0x7fe 01 Data beats (32 bytes) at interface 1 for local socket inbound data to CPU Moderator (CCM) 3 local_socket_inf1_inbound_data_beats_ccm4 data fabric event=0x51f,umask=0x7fe 01 Data beats (32 bytes) at interface 1 for local socket inbound data to CPU Moderator (CCM) 4 local_socket_inf1_inbound_data_beats_ccm5 data fabric event=0x55f,umask=0x7fe 01 Data beats (32 bytes) at interface 1 for local socket inbound data to CPU Moderator (CCM) 5 local_socket_inf1_inbound_data_beats_ccm6 data fabric event=0x59f,umask=0x7fe 01 Data beats (32 bytes) at interface 1 for local socket inbound data to CPU Moderator (CCM) 6 local_socket_inf1_inbound_data_beats_ccm7 data fabric event=0x5df,umask=0x7fe 01 Data beats (32 bytes) at interface 1 for local socket inbound data to CPU Moderator (CCM) 7 local_socket_inf0_outbound_data_beats_ccm0 data fabric event=0x41e,umask=0x7ff 01 Data beats (64 bytes) at interface 0 for local socket outbound data from CPU Moderator (CCM) 0 local_socket_inf0_outbound_data_beats_ccm1 data fabric event=0x45e,umask=0x7ff 01 Data beats (64 bytes) at interface 0 for local socket outbound data from CPU Moderator (CCM) 1 local_socket_inf0_outbound_data_beats_ccm2 data fabric event=0x49e,umask=0x7ff 01 Data beats (64 bytes) at interface 0 for local socket outbound data from CPU Moderator (CCM) 2 local_socket_inf0_outbound_data_beats_ccm3 data fabric event=0x4de,umask=0x7ff 01 Data beats (64 bytes) at interface 0 for local socket outbound data from CPU Moderator (CCM) 3 local_socket_inf0_outbound_data_beats_ccm4 data fabric event=0x51e,umask=0x7ff 01 Data beats (64 bytes) at interface 0 for local socket outbound data from CPU Moderator (CCM) 4 local_socket_inf0_outbound_data_beats_ccm5 data fabric event=0x55e,umask=0x7ff 01 Data beats (64 bytes) at interface 0 for local socket outbound data from CPU Moderator (CCM) 5 local_socket_inf0_outbound_data_beats_ccm6 data fabric event=0x59e,umask=0x7ff 01 Data beats (64 bytes) at interface 0 for local socket outbound data from CPU Moderator (CCM) 6 local_socket_inf0_outbound_data_beats_ccm7 data fabric event=0x5de,umask=0x7ff 01 Data beats (64 bytes) at interface 0 for local socket outbound data from CPU Moderator (CCM) 7 local_socket_inf1_outbound_data_beats_ccm0 data fabric event=0x41f,umask=0x7ff 01 Data beats (64 bytes) at interface 1 for local socket outbound data from CPU Moderator (CCM) 0 local_socket_inf1_outbound_data_beats_ccm1 data fabric event=0x45f,umask=0x7ff 01 Data beats (64 bytes) at interface 1 for local socket outbound data from CPU Moderator (CCM) 1 local_socket_inf1_outbound_data_beats_ccm2 data fabric event=0x49f,umask=0x7ff 01 Data beats (64 bytes) at interface 1 for local socket outbound data from CPU Moderator (CCM) 2 local_socket_inf1_outbound_data_beats_ccm3 data fabric event=0x4df,umask=0x7ff 01 Data beats (64 bytes) at interface 1 for local socket outbound data from CPU Moderator (CCM) 3 local_socket_inf1_outbound_data_beats_ccm4 data fabric event=0x51f,umask=0x7ff 01 Data beats (64 bytes) at interface 1 for local socket outbound data from CPU Moderator (CCM) 4 local_socket_inf1_outbound_data_beats_ccm5 data fabric event=0x55f,umask=0x7ff 01 Data beats (64 bytes) at interface 1 for local socket outbound data from CPU Moderator (CCM) 5 local_socket_inf1_outbound_data_beats_ccm6 data fabric event=0x59f,umask=0x7ff 01 Data beats (64 bytes) at interface 1 for local socket outbound data from CPU Moderator (CCM) 6 local_socket_inf1_outbound_data_beats_ccm7 data fabric event=0x5df,umask=0x7ff 01 Data beats (64 bytes) at interface 1 for local socket outbound data from CPU Moderator (CCM) 7 remote_socket_inf0_inbound_data_beats_ccm0 data fabric event=0x41e,umask=0xbfe 01 Data beats (32 bytes) at interface 0 for remote socket inbound data to CPU Moderator (CCM) 0 remote_socket_inf0_inbound_data_beats_ccm1 data fabric event=0x45e,umask=0xbfe 01 Data beats (32 bytes) at interface 0 for remote socket inbound data to CPU Moderator (CCM) 1 remote_socket_inf0_inbound_data_beats_ccm2 data fabric event=0x49e,umask=0xbfe 01 Data beats (32 bytes) at interface 0 for remote socket inbound data to CPU Moderator (CCM) 2 remote_socket_inf0_inbound_data_beats_ccm3 data fabric event=0x4de,umask=0xbfe 01 Data beats (32 bytes) at interface 0 for remote socket inbound data to CPU Moderator (CCM) 3 remote_socket_inf0_inbound_data_beats_ccm4 data fabric event=0x51e,umask=0xbfe 01 Data beats (32 bytes) at interface 0 for remote socket inbound data to CPU Moderator (CCM) 4 remote_socket_inf0_inbound_data_beats_ccm5 data fabric event=0x55e,umask=0xbfe 01 Data beats (32 bytes) at interface 0 for remote socket inbound data to CPU Moderator (CCM) 5 remote_socket_inf0_inbound_data_beats_ccm6 data fabric event=0x59e,umask=0xbfe 01 Data beats (32 bytes) at interface 0 for remote socket inbound data to CPU Moderator (CCM) 6 remote_socket_inf0_inbound_data_beats_ccm7 data fabric event=0x5de,umask=0xbfe 01 Data beats (32 bytes) at interface 0 for remote socket inbound data to CPU Moderator (CCM) 7 remote_socket_inf1_inbound_data_beats_ccm0 data fabric event=0x41f,umask=0xbfe 01 Data beats (32 bytes) at interface 1 for remote socket inbound data to CPU Moderator (CCM) 0 remote_socket_inf1_inbound_data_beats_ccm1 data fabric event=0x45f,umask=0xbfe 01 Data beats (32 bytes) at interface 1 for remote socket inbound data to CPU Moderator (CCM) 1 remote_socket_inf1_inbound_data_beats_ccm2 data fabric event=0x49f,umask=0xbfe 01 Data beats (32 bytes) at interface 1 for remote socket inbound data to CPU Moderator (CCM) 2 remote_socket_inf1_inbound_data_beats_ccm3 data fabric event=0x4df,umask=0xbfe 01 Data beats (32 bytes) at interface 1 for remote socket inbound data to CPU Moderator (CCM) 3 remote_socket_inf1_inbound_data_beats_ccm4 data fabric event=0x51f,umask=0xbfe 01 Data beats (32 bytes) at interface 1 for remote socket inbound data to CPU Moderator (CCM) 4 remote_socket_inf1_inbound_data_beats_ccm5 data fabric event=0x55f,umask=0xbfe 01 Data beats (32 bytes) at interface 1 for remote socket inbound data to CPU Moderator (CCM) 5 remote_socket_inf1_inbound_data_beats_ccm6 data fabric event=0x59f,umask=0xbfe 01 Data beats (32 bytes) at interface 1 for remote socket inbound data to CPU Moderator (CCM) 6 remote_socket_inf1_inbound_data_beats_ccm7 data fabric event=0x5df,umask=0xbfe 01 Data beats (32 bytes) at interface 1 for remote socket inbound data to CPU Moderator (CCM) 7 remote_socket_inf0_outbound_data_beats_ccm0 data fabric event=0x41e,umask=0xbff 01 Data beats (64 bytes) at interface 0 for remote socket outbound data from CPU Moderator (CCM) 0 remote_socket_inf0_outbound_data_beats_ccm1 data fabric event=0x45e,umask=0xbff 01 Data beats (64 bytes) at interface 0 for remote socket outbound data from CPU Moderator (CCM) 1 remote_socket_inf0_outbound_data_beats_ccm2 data fabric event=0x49e,umask=0xbff 01 Data beats (64 bytes) at interface 0 for remote socket outbound data from CPU Moderator (CCM) 2 remote_socket_inf0_outbound_data_beats_ccm3 data fabric event=0x4de,umask=0xbff 01 Data beats (64 bytes) at interface 0 for remote socket outbound data from CPU Moderator (CCM) 3 remote_socket_inf0_outbound_data_beats_ccm4 data fabric event=0x51e,umask=0xbff 01 Data beats (64 bytes) at interface 0 for remote socket outbound data from CPU Moderator (CCM) 4 remote_socket_inf0_outbound_data_beats_ccm5 data fabric event=0x55e,umask=0xbff 01 Data beats (64 bytes) at interface 0 for remote socket outbound data from CPU Moderator (CCM) 5 remote_socket_inf0_outbound_data_beats_ccm6 data fabric event=0x59e,umask=0xbff 01 Data beats (64 bytes) at interface 0 for remote socket outbound data from CPU Moderator (CCM) 6 remote_socket_inf0_outbound_data_beats_ccm7 data fabric event=0x5de,umask=0xbff 01 Data beats (64 bytes) at interface 0 for remote socket outbound data from CPU Moderator (CCM) 7 remote_socket_inf1_outbound_data_beats_ccm0 data fabric event=0x41f,umask=0xbff 01 Data beats (64 bytes) at interface 1 for remote socket outbound data from CPU Moderator (CCM) 0 remote_socket_inf1_outbound_data_beats_ccm1 data fabric event=0x45f,umask=0xbff 01 Data beats (64 bytes) at interface 1 for remote socket outbound data from CPU Moderator (CCM) 1 remote_socket_inf1_outbound_data_beats_ccm2 data fabric event=0x49f,umask=0xbff 01 Data beats (64 bytes) at interface 1 for remote socket outbound data from CPU Moderator (CCM) 2 remote_socket_inf1_outbound_data_beats_ccm3 data fabric event=0x4df,umask=0xbff 01 Data beats (64 bytes) at interface 1 for remote socket outbound data from CPU Moderator (CCM) 3 remote_socket_inf1_outbound_data_beats_ccm4 data fabric event=0x51f,umask=0xbff 01 Data beats (64 bytes) at interface 1 for remote socket outbound data from CPU Moderator (CCM) 4 remote_socket_inf1_outbound_data_beats_ccm5 data fabric event=0x55f,umask=0xbff 01 Data beats (64 bytes) at interface 1 for remote socket outbound data from CPU Moderator (CCM) 5 remote_socket_inf1_outbound_data_beats_ccm6 data fabric event=0x59f,umask=0xbff 01 Data beats (64 bytes) at interface 1 for remote socket outbound data from CPU Moderator (CCM) 6 remote_socket_inf1_outbound_data_beats_ccm7 data fabric event=0x5df,umask=0xbff 01 Data beats (64 bytes) at interface 1 for remote socket outbound data from CPU Moderator (CCM) 7 local_socket_outbound_data_beats_link0 data fabric event=0xb5f,umask=0xf3e 01 Data beats (64 bytes) for local socket outbound data from inter-socket xGMI link 0 local_socket_outbound_data_beats_link1 data fabric event=0xb9f,umask=0xf3e 01 Data beats (64 bytes) for local socket outbound data from inter-socket xGMI link 1 local_socket_outbound_data_beats_link2 data fabric event=0xbdf,umask=0xf3e 01 Data beats (64 bytes) for local socket outbound data from inter-socket xGMI link 2 local_socket_outbound_data_beats_link3 data fabric event=0xc1f,umask=0xf3e 01 Data beats (64 bytes) for local socket outbound data from inter-socket xGMI link 3 local_socket_outbound_data_beats_link4 data fabric event=0xc5f,umask=0xf3e 01 Data beats (64 bytes) for local socket outbound data from inter-socket xGMI link 4 local_socket_outbound_data_beats_link5 data fabric event=0xc9f,umask=0xf3e 01 Data beats (64 bytes) for local socket outbound data from inter-socket xGMI link 5 local_socket_outbound_data_beats_link6 data fabric event=0xcdf,umask=0xf3e 01 Data beats (64 bytes) for local socket outbound data from inter-socket xGMI link 6 local_socket_outbound_data_beats_link7 data fabric event=0xd1f,umask=0xf3e 01 Data beats (64 bytes) for local socket outbound data from inter-socket xGMI link 7 fp_ret_x87_fp_ops.add_sub_ops floating point Retired x87 floating-point add and subtract ops event=2,umask=1 00 fp_ret_x87_fp_ops.mul_ops floating point Retired x87 floating-point multiply ops event=2,umask=2 00 fp_ret_x87_fp_ops.div_sqrt_ops floating point Retired x87 floating-point divide and square root ops event=2,umask=4 00 fp_ret_x87_fp_ops.all floating point Retired x87 floating-point ops of all types event=2,umask=7 00 fp_ret_sse_avx_ops.add_sub_flops floating point Retired SSE and AVX floating-point add and subtract ops event=3,umask=1 00 fp_ret_sse_avx_ops.mult_flops floating point Retired SSE and AVX floating-point multiply ops event=3,umask=2 00 fp_ret_sse_avx_ops.div_flops floating point Retired SSE and AVX floating-point divide and square root ops event=3,umask=4 00 fp_ret_sse_avx_ops.mac_flops floating point Retired SSE and AVX floating-point multiply-accumulate ops (each operation is counted as 2 ops) event=3,umask=8 00 fp_ret_sse_avx_ops.bfloat_mac_flops floating point Retired SSE and AVX floating-point bfloat multiply-accumulate ops (each operation is counted as 2 ops) event=3,umask=0x10 00 fp_ret_sse_avx_ops.all floating point Retired SSE and AVX floating-point ops of all types event=3,umask=0x1f 00 fp_retired_ser_ops.x87_ctrl_ret floating point Retired x87 control word mispredict traps due to mispredictions in RC or PC, or changes in exception mask bits event=5,umask=1 00 fp_retired_ser_ops.x87_bot_ret floating point Retired x87 bottom-executing ops. Bottom-executing ops wait for all older ops to retire before executing event=5,umask=2 00 fp_retired_ser_ops.sse_ctrl_ret floating point Retired SSE and AVX control word mispredict traps event=5,umask=4 00 fp_retired_ser_ops.sse_bot_ret floating point Retired SSE and AVX bottom-executing ops. Bottom-executing ops wait for all older ops to retire before executing event=5,umask=8 00 fp_retired_ser_ops.all floating point Retired SSE and AVX serializing ops of all types event=5,umask=0xf 00 fp_ops_retired_by_width.x87_uops_retired floating point Retired x87 floating-point ops event=8,umask=1 00 fp_ops_retired_by_width.mmx_uops_retired floating point Retired MMX floating-point ops event=8,umask=2 00 fp_ops_retired_by_width.scalar_uops_retired floating point Retired scalar floating-point ops event=8,umask=4 00 fp_ops_retired_by_width.pack_128_uops_retired floating point Retired packed 128-bit floating-point ops event=8,umask=8 00 fp_ops_retired_by_width.pack_256_uops_retired floating point Retired packed 256-bit floating-point ops event=8,umask=0x10 00 fp_ops_retired_by_width.pack_512_uops_retired floating point Retired packed 512-bit floating-point ops event=8,umask=0x20 00 fp_ops_retired_by_width.all floating point Retired floating-point ops of all widths event=8,umask=0x3f 00 fp_ops_retired_by_type.scalar_add floating point Retired scalar floating-point add ops event=0xa,umask=1 00 fp_ops_retired_by_type.scalar_sub floating point Retired scalar floating-point subtract ops event=0xa,umask=2 00 fp_ops_retired_by_type.scalar_mul floating point Retired scalar floating-point multiply ops event=0xa,umask=3 00 fp_ops_retired_by_type.scalar_mac floating point Retired scalar floating-point multiply-accumulate ops event=0xa,umask=4 00 fp_ops_retired_by_type.scalar_div floating point Retired scalar floating-point divide ops event=0xa,umask=5 00 fp_ops_retired_by_type.scalar_sqrt floating point Retired scalar floating-point square root ops event=0xa,umask=6 00 fp_ops_retired_by_type.scalar_cmp floating point Retired scalar floating-point compare ops event=0xa,umask=7 00 fp_ops_retired_by_type.scalar_cvt floating point Retired scalar floating-point convert ops event=0xa,umask=8 00 fp_ops_retired_by_type.scalar_blend floating point Retired scalar floating-point blend ops event=0xa,umask=9 00 fp_ops_retired_by_type.scalar_other floating point Retired scalar floating-point ops of other types event=0xa,umask=0xe 00 fp_ops_retired_by_type.scalar_all floating point Retired scalar floating-point ops of all types event=0xa,umask=0xf 00 fp_ops_retired_by_type.vector_add floating point Retired vector floating-point add ops event=0xa,umask=0x10 00 fp_ops_retired_by_type.vector_sub floating point Retired vector floating-point subtract ops event=0xa,umask=0x20 00 fp_ops_retired_by_type.vector_mul floating point Retired vector floating-point multiply ops event=0xa,umask=0x30 00 fp_ops_retired_by_type.vector_mac floating point Retired vector floating-point multiply-accumulate ops event=0xa,umask=0x40 00 fp_ops_retired_by_type.vector_div floating point Retired vector floating-point divide ops event=0xa,umask=0x50 00 fp_ops_retired_by_type.vector_sqrt floating point Retired vector floating-point square root ops event=0xa,umask=0x60 00 fp_ops_retired_by_type.vector_cmp floating point Retired vector floating-point compare ops event=0xa,umask=0x70 00 fp_ops_retired_by_type.vector_cvt floating point Retired vector floating-point convert ops event=0xa,umask=0x80 00 fp_ops_retired_by_type.vector_blend floating point Retired vector floating-point blend ops event=0xa,umask=0x90 00 fp_ops_retired_by_type.vector_shuffle floating point Retired vector floating-point shuffle ops (may include instructions not necessarily thought of as including shuffles e.g. horizontal add, dot product, and certain MOV instructions) event=0xa,umask=0xb0 00 fp_ops_retired_by_type.vector_logical floating point Retired vector floating-point logical ops event=0xa,umask=0xd0 00 fp_ops_retired_by_type.vector_other floating point Retired vector floating-point ops of other types event=0xa,umask=0xe0 00 fp_ops_retired_by_type.vector_all floating point Retired vector floating-point ops of all types event=0xa,umask=0xf0 00 fp_ops_retired_by_type.all floating point Retired floating-point ops of all types event=0xa,umask=0xff 00 sse_avx_ops_retired.mmx_add floating point Retired MMX integer add event=0xb,umask=1 00 sse_avx_ops_retired.mmx_sub floating point Retired MMX integer subtract ops event=0xb,umask=2 00 sse_avx_ops_retired.mmx_mul floating point Retired MMX integer multiply ops event=0xb,umask=3 00 sse_avx_ops_retired.mmx_mac floating point Retired MMX integer multiply-accumulate ops event=0xb,umask=4 00 sse_avx_ops_retired.mmx_cmp floating point Retired MMX integer compare ops event=0xb,umask=7 00 sse_avx_ops_retired.mmx_shift floating point Retired MMX integer shift ops event=0xb,umask=9 00 sse_avx_ops_retired.mmx_mov floating point Retired MMX integer MOV ops event=0xb,umask=0xa 00 sse_avx_ops_retired.mmx_shuffle floating point Retired MMX integer shuffle ops (may include instructions not necessarily thought of as including shuffles e.g. horizontal add, dot product, and certain MOV instructions) event=0xb,umask=0xb 00 sse_avx_ops_retired.mmx_pack floating point Retired MMX integer pack ops event=0xb,umask=0xc 00 sse_avx_ops_retired.mmx_logical floating point Retired MMX integer logical ops event=0xb,umask=0xd 00 sse_avx_ops_retired.mmx_other floating point Retired MMX integer multiply ops of other types event=0xb,umask=0xe 00 sse_avx_ops_retired.mmx_all floating point Retired MMX integer ops of all types event=0xb,umask=0xf 00 sse_avx_ops_retired.sse_avx_add floating point Retired SSE and AVX integer add ops event=0xb,umask=0x10 00 sse_avx_ops_retired.sse_avx_sub floating point Retired SSE and AVX integer subtract ops event=0xb,umask=0x20 00 sse_avx_ops_retired.sse_avx_mul floating point Retired SSE and AVX integer multiply ops event=0xb,umask=0x30 00 sse_avx_ops_retired.sse_avx_mac floating point Retired SSE and AVX integer multiply-accumulate ops event=0xb,umask=0x40 00 sse_avx_ops_retired.sse_avx_aes floating point Retired SSE and AVX integer AES ops event=0xb,umask=0x50 00 sse_avx_ops_retired.sse_avx_sha floating point Retired SSE and AVX integer SHA ops event=0xb,umask=0x60 00 sse_avx_ops_retired.sse_avx_cmp floating point Retired SSE and AVX integer compare ops event=0xb,umask=0x70 00 sse_avx_ops_retired.sse_avx_clm floating point Retired SSE and AVX integer CLM ops event=0xb,umask=0x80 00 sse_avx_ops_retired.sse_avx_shift floating point Retired SSE and AVX integer shift ops event=0xb,umask=0x90 00 sse_avx_ops_retired.sse_avx_mov floating point Retired SSE and AVX integer MOV ops event=0xb,umask=0xa0 00 sse_avx_ops_retired.sse_avx_shuffle floating point Retired SSE and AVX integer shuffle ops (may include instructions not necessarily thought of as including shuffles e.g. horizontal add, dot product, and certain MOV instructions) event=0xb,umask=0xb0 00 sse_avx_ops_retired.sse_avx_pack floating point Retired SSE and AVX integer pack ops event=0xb,umask=0xc0 00 sse_avx_ops_retired.sse_avx_logical floating point Retired SSE and AVX integer logical ops event=0xb,umask=0xd0 00 sse_avx_ops_retired.sse_avx_other floating point Retired SSE and AVX integer ops of other types event=0xb,umask=0xe0 00 sse_avx_ops_retired.sse_avx_all floating point Retired SSE and AVX integer ops of all types event=0xb,umask=0xf0 00 sse_avx_ops_retired.all floating point Retired SSE, AVX and MMX integer ops of all types event=0xb,umask=0xff 00 fp_pack_ops_retired.fp128_add floating point Retired 128-bit packed floating-point add ops event=0xc,umask=1 00 fp_pack_ops_retired.fp128_sub floating point Retired 128-bit packed floating-point subtract ops event=0xc,umask=2 00 fp_pack_ops_retired.fp128_mul floating point Retired 128-bit packed floating-point multiply ops event=0xc,umask=3 00 fp_pack_ops_retired.fp128_mac floating point Retired 128-bit packed floating-point multiply-accumulate ops event=0xc,umask=4 00 fp_pack_ops_retired.fp128_div floating point Retired 128-bit packed floating-point divide ops event=0xc,umask=5 00 fp_pack_ops_retired.fp128_sqrt floating point Retired 128-bit packed floating-point square root ops event=0xc,umask=6 00 fp_pack_ops_retired.fp128_cmp floating point Retired 128-bit packed floating-point compare ops event=0xc,umask=7 00 fp_pack_ops_retired.fp128_cvt floating point Retired 128-bit packed floating-point convert ops event=0xc,umask=8 00 fp_pack_ops_retired.fp128_blend floating point Retired 128-bit packed floating-point blend ops event=0xc,umask=9 00 fp_pack_ops_retired.fp128_shuffle floating point Retired 128-bit packed floating-point shuffle ops (may include instructions not necessarily thought of as including shuffles e.g. horizontal add, dot product, and certain MOV instructions) event=0xc,umask=0xb 00 fp_pack_ops_retired.fp128_logical floating point Retired 128-bit packed floating-point logical ops event=0xc,umask=0xd 00 fp_pack_ops_retired.fp128_other floating point Retired 128-bit packed floating-point ops of other types event=0xc,umask=0xe 00 fp_pack_ops_retired.fp128_all floating point Retired 128-bit packed floating-point ops of all types event=0xc,umask=0xf 00 fp_pack_ops_retired.fp256_add floating point Retired 256-bit packed floating-point add ops event=0xc,umask=0x10 00 fp_pack_ops_retired.fp256_sub floating point Retired 256-bit packed floating-point subtract ops event=0xc,umask=0x20 00 fp_pack_ops_retired.fp256_mul floating point Retired 256-bit packed floating-point multiply ops event=0xc,umask=0x30 00 fp_pack_ops_retired.fp256_mac floating point Retired 256-bit packed floating-point multiply-accumulate ops event=0xc,umask=0x40 00 fp_pack_ops_retired.fp256_div floating point Retired 256-bit packed floating-point divide ops event=0xc,umask=0x50 00 fp_pack_ops_retired.fp256_sqrt floating point Retired 256-bit packed floating-point square root ops event=0xc,umask=0x60 00 fp_pack_ops_retired.fp256_cmp floating point Retired 256-bit packed floating-point compare ops event=0xc,umask=0x70 00 fp_pack_ops_retired.fp256_cvt floating point Retired 256-bit packed floating-point convert ops event=0xc,umask=0x80 00 fp_pack_ops_retired.fp256_blend floating point Retired 256-bit packed floating-point blend ops event=0xc,umask=0x90 00 fp_pack_ops_retired.fp256_shuffle floating point Retired 256-bit packed floating-point shuffle ops (may include instructions not necessarily thought of as including shuffles e.g. horizontal add, dot product, and certain MOV instructions) event=0xc,umask=0xb0 00 fp_pack_ops_retired.fp256_logical floating point Retired 256-bit packed floating-point logical ops event=0xc,umask=0xd0 00 fp_pack_ops_retired.fp256_other floating point Retired 256-bit packed floating-point ops of other types event=0xc,umask=0xe0 00 fp_pack_ops_retired.fp256_all floating point Retired 256-bit packed floating-point ops of all types event=0xc,umask=0xf0 00 fp_pack_ops_retired.all floating point Retired packed floating-point ops of all types event=0xc,umask=0xff 00 packed_int_op_type.int128_add floating point Retired 128-bit packed integer add ops event=0xd,umask=1 00 packed_int_op_type.int128_sub floating point Retired 128-bit packed integer subtract ops event=0xd,umask=2 00 packed_int_op_type.int128_mul floating point Retired 128-bit packed integer multiply ops event=0xd,umask=3 00 packed_int_op_type.int128_mac floating point Retired 128-bit packed integer multiply-accumulate ops event=0xd,umask=4 00 packed_int_op_type.int128_aes floating point Retired 128-bit packed integer AES ops event=0xd,umask=5 00 packed_int_op_type.int128_sha floating point Retired 128-bit packed integer SHA ops event=0xd,umask=6 00 packed_int_op_type.int128_cmp floating point Retired 128-bit packed integer compare ops event=0xd,umask=7 00 packed_int_op_type.int128_clm floating point Retired 128-bit packed integer CLM ops event=0xd,umask=8 00 packed_int_op_type.int128_shift floating point Retired 128-bit packed integer shift ops event=0xd,umask=9 00 packed_int_op_type.int128_mov floating point Retired 128-bit packed integer MOV ops event=0xd,umask=0xa 00 packed_int_op_type.int128_shuffle floating point Retired 128-bit packed integer shuffle ops (may include instructions not necessarily thought of as including shuffles e.g. horizontal add, dot product, and certain MOV instructions) event=0xd,umask=0xb 00 packed_int_op_type.int128_pack floating point Retired 128-bit packed integer pack ops event=0xd,umask=0xc 00 packed_int_op_type.int128_logical floating point Retired 128-bit packed integer logical ops event=0xd,umask=0xd 00 packed_int_op_type.int128_other floating point Retired 128-bit packed integer ops of other types event=0xd,umask=0xe 00 packed_int_op_type.int128_all floating point Retired 128-bit packed integer ops of all types event=0xd,umask=0xf 00 packed_int_op_type.int256_add floating point Retired 256-bit packed integer add ops event=0xd,umask=0x10 00 packed_int_op_type.int256_sub floating point Retired 256-bit packed integer subtract ops event=0xd,umask=0x20 00 packed_int_op_type.int256_mul floating point Retired 256-bit packed integer multiply ops event=0xd,umask=0x30 00 packed_int_op_type.int256_mac floating point Retired 256-bit packed integer multiply-accumulate ops event=0xd,umask=0x40 00 packed_int_op_type.int256_cmp floating point Retired 256-bit packed integer compare ops event=0xd,umask=0x70 00 packed_int_op_type.int256_shift floating point Retired 256-bit packed integer shift ops event=0xd,umask=0x90 00 packed_int_op_type.int256_mov floating point Retired 256-bit packed integer MOV ops event=0xd,umask=0xa0 00 packed_int_op_type.int256_shuffle floating point Retired 256-bit packed integer shuffle ops (may include instructions not necessarily thought of as including shuffles e.g. horizontal add, dot product, and certain MOV instructions) event=0xd,umask=0xb0 00 packed_int_op_type.int256_pack floating point Retired 256-bit packed integer pack ops event=0xd,umask=0xc0 00 packed_int_op_type.int256_logical floating point Retired 256-bit packed integer logical ops event=0xd,umask=0xd0 00 packed_int_op_type.int256_other floating point Retired 256-bit packed integer ops of other types event=0xd,umask=0xe0 00 packed_int_op_type.int256_all floating point Retired 256-bit packed integer ops of all types event=0xd,umask=0xf0 00 packed_int_op_type.all floating point Retired packed integer ops of all types event=0xd,umask=0xff 00 fp_disp_faults.x87_fill_fault floating point Floating-point dispatch faults for x87 fills event=0xe,umask=1 00 fp_disp_faults.xmm_fill_fault floating point Floating-point dispatch faults for XMM fills event=0xe,umask=2 00 fp_disp_faults.ymm_fill_fault floating point Floating-point dispatch faults for YMM fills event=0xe,umask=4 00 fp_disp_faults.ymm_spill_fault floating point Floating-point dispatch faults for YMM spills event=0xe,umask=8 00 fp_disp_faults.sse_avx_all floating point Floating-point dispatch faults of all types for SSE and AVX ops event=0xe,umask=0xe 00 fp_disp_faults.all floating point Floating-point dispatch faults of all types event=0xe,umask=0xf 00 amd_umc umc_mem_clk memory controller event=0 01 Number of memory clock cycles umc_act_cmd.all memory controller event=5 01 Number of ACTIVATE commands sent umc_act_cmd.rd memory controller event=5,rdwrmask=1 01 Number of ACTIVATE commands sent for reads umc_act_cmd.wr memory controller event=5,rdwrmask=2 01 Number of ACTIVATE commands sent for writes umc_pchg_cmd.all memory controller event=6 01 Number of PRECHARGE commands sent umc_pchg_cmd.rd memory controller event=6,rdwrmask=1 01 Number of PRECHARGE commands sent for reads umc_pchg_cmd.wr memory controller event=6,rdwrmask=2 01 Number of PRECHARGE commands sent for writes umc_cas_cmd.all memory controller event=0xa 01 Number of CAS commands sent umc_cas_cmd.rd memory controller event=0xa,rdwrmask=1 01 Number of CAS commands sent for reads umc_cas_cmd.wr memory controller event=0xa,rdwrmask=2 01 Number of CAS commands sent for writes umc_data_slot_clks.all memory controller event=0x14 01 Number of clocks used by the data bus umc_data_slot_clks.rd memory controller event=0x14,rdwrmask=1 01 Number of clocks used by the data bus for reads umc_data_slot_clks.wr memory controller event=0x14,rdwrmask=2 01 Number of clocks used by the data bus for writes ls_bad_status2.stli_other memory Store-to-load conflicts (load unable to complete due to a non-forwardable conflict with an older store) event=0x24,umask=2 00 ls_dispatch.ld_dispatch memory Number of memory load operations dispatched to the load-store unit event=0x29,umask=1 00 ls_dispatch.store_dispatch memory Number of memory store operations dispatched to the load-store unit event=0x29,umask=2 00 ls_dispatch.ld_st_dispatch memory Number of memory load-store operations dispatched to the load-store unit event=0x29,umask=4 00 ls_stlf memory Store-to-load-forward (STLF) hits event=0x35 00 ls_st_commit_cancel2.st_commit_cancel_wcb_full memory Non-cacheable store commits cancelled due to the non-cacheable commit buffer being full event=0x37,umask=1 00 ls_l1_d_tlb_miss.tlb_reload_4k_l2_hit memory L1 DTLB misses with L2 DTLB hits for 4k pages event=0x45,umask=1 00 ls_l1_d_tlb_miss.tlb_reload_coalesced_page_hit memory L1 DTLB misses with L2 DTLB hits for coalesced pages. A coalesced page is a 16k page created from four adjacent 4k pages event=0x45,umask=2 00 ls_l1_d_tlb_miss.tlb_reload_2m_l2_hit memory L1 DTLB misses with L2 DTLB hits for 2M pages event=0x45,umask=4 00 ls_l1_d_tlb_miss.tlb_reload_1g_l2_hit memory L1 DTLB misses with L2 DTLB hits for 1G pages event=0x45,umask=8 00 ls_l1_d_tlb_miss.tlb_reload_4k_l2_miss memory L1 DTLB misses with L2 DTLB misses (page-table walks are requested) for 4k pages event=0x45,umask=0x10 00 ls_l1_d_tlb_miss.tlb_reload_coalesced_page_miss memory L1 DTLB misses with L2 DTLB misses (page-table walks are requested) for coalesced pages. A coalesced page is a 16k page created from four adjacent 4k pages event=0x45,umask=0x20 00 ls_l1_d_tlb_miss.tlb_reload_2m_l2_miss memory L1 DTLB misses with L2 DTLB misses (page-table walks are requested) for 2M pages event=0x45,umask=0x40 00 ls_l1_d_tlb_miss.tlb_reload_1g_l2_miss memory L1 DTLB misses with L2 DTLB misses (page-table walks are requested) for 1G pages event=0x45,umask=0x80 00 ls_l1_d_tlb_miss.all_l2_miss memory L1 DTLB misses with L2 DTLB misses (page-table walks are requested) for all page sizes event=0x45,umask=0xf0 00 ls_l1_d_tlb_miss.all memory L1 DTLB misses for all page sizes event=0x45,umask=0xff 00 ls_misal_loads.ma64 memory 64B misaligned (cacheline crossing) loads event=0x47,umask=1 00 ls_misal_loads.ma4k memory 4kB misaligned (page crossing) loads event=0x47,umask=2 00 ls_tlb_flush.all memory All TLB Flushes event=0x78,umask=0xff 00 bp_l1_tlb_miss_l2_tlb_hit memory Instruction fetches that miss in the L1 ITLB but hit in the L2 ITLB event=0x84 00 bp_l1_tlb_miss_l2_tlb_miss.if4k memory Instruction fetches that miss in both the L1 and L2 ITLBs (page-table walks are requested) for 4k pages event=0x85,umask=1 00 bp_l1_tlb_miss_l2_tlb_miss.if2m memory Instruction fetches that miss in both the L1 and L2 ITLBs (page-table walks are requested) for 2M pages event=0x85,umask=2 00 bp_l1_tlb_miss_l2_tlb_miss.if1g memory Instruction fetches that miss in both the L1 and L2 ITLBs (page-table walks are requested) for 1G pages event=0x85,umask=4 00 bp_l1_tlb_miss_l2_tlb_miss.coalesced_4k memory Instruction fetches that miss in both the L1 and L2 ITLBs (page-table walks are requested) for coalesced pages. A coalesced page is a 16k page created from four adjacent 4k pages event=0x85,umask=8 00 bp_l1_tlb_miss_l2_tlb_miss.all memory Instruction fetches that miss in both the L1 and L2 ITLBs (page-table walks are requested) for all page sizes event=0x85,umask=0xf 00 bp_l1_tlb_fetch_hit.if4k memory Instruction fetches that hit in the L1 ITLB for 4k or coalesced pages. A coalesced page is a 16k page created from four adjacent 4k pages event=0x94,umask=1 00 bp_l1_tlb_fetch_hit.if2m memory Instruction fetches that hit in the L1 ITLB for 2M pages event=0x94,umask=2 00 bp_l1_tlb_fetch_hit.if1g memory Instruction fetches that hit in the L1 ITLB for 1G pages event=0x94,umask=4 00 bp_l1_tlb_fetch_hit.all memory Instruction fetches that hit in the L1 ITLB for all page sizes event=0x94,umask=7 00 resyncs_or_nc_redirects other Pipeline restarts not caused by branch mispredicts event=0x96 00 de_op_queue_empty other Cycles when the op queue is empty. Such cycles indicate that the front-end is not delivering instructions fast enough event=0xa9 00 de_src_op_disp.decoder other Ops fetched from instruction cache and dispatched event=0xaa,umask=1 00 de_src_op_disp.op_cache other Ops fetched from op cache and dispatched event=0xaa,umask=2 00 de_src_op_disp.loop_buffer other Ops dispatched from loop buffer event=0xaa,umask=4 00 de_src_op_disp.all other Ops dispatched from any source event=0xaa,umask=7 00 de_dis_ops_from_decoder.any_fp_dispatch other Number of ops dispatched to the floating-point unit event=0xab,umask=4 00 de_dis_ops_from_decoder.disp_op_type.any_integer_dispatch other Number of ops dispatched to the integer execution unit event=0xab,umask=8 00 de_dis_dispatch_token_stalls1.int_phy_reg_file_rsrc_stall other Number of cycles dispatch is stalled for integer physical register file tokens event=0xae,umask=1 00 de_dis_dispatch_token_stalls1.load_queue_rsrc_stall other Number of cycles dispatch is stalled for Load queue token event=0xae,umask=2 00 de_dis_dispatch_token_stalls1.store_queue_rsrc_stall other Number of cycles dispatch is stalled for store queue tokens event=0xae,umask=4 00 de_dis_dispatch_token_stalls1.taken_brnch_buffer_rsrc other Number of cycles dispatch is stalled for taken branch buffer tokens event=0xae,umask=0x10 00 de_dis_dispatch_token_stalls1.fp_reg_file_rsrc_stall other Number of cycles dispatch is stalled for floating-point register file tokens event=0xae,umask=0x20 00 de_dis_dispatch_token_stalls1.fp_sch_rsrc_stall other Number of cycles dispatch is stalled for floating-point scheduler tokens event=0xae,umask=0x40 00 de_dis_dispatch_token_stalls1.fp_flush_recovery_stall other Number of cycles dispatch is stalled for floating-point flush recovery event=0xae,umask=0x80 00 de_dis_dispatch_token_stalls2.int_sch0_token_stall other Number of cycles dispatch is stalled for integer scheduler queue 0 tokens event=0xaf,umask=1 00 de_dis_dispatch_token_stalls2.int_sch1_token_stall other Number of cycles dispatch is stalled for integer scheduler queue 1 tokens event=0xaf,umask=2 00 de_dis_dispatch_token_stalls2.int_sch2_token_stall other Number of cycles dispatch is stalled for integer scheduler queue 2 tokens event=0xaf,umask=4 00 de_dis_dispatch_token_stalls2.int_sch3_token_stall other Number of cycles dispatch is stalled for integer scheduler queue 3 tokens event=0xaf,umask=8 00 de_dis_dispatch_token_stalls2.retire_token_stall other Number of cycles dispatch is stalled for retire queue tokens event=0xaf,umask=0x20 00 de_no_dispatch_per_slot.no_ops_from_frontend other In each cycle counts dispatch slots left empty because the front-end did not supply ops event=0x1a0,umask=1 00 de_no_dispatch_per_slot.backend_stalls other In each cycle counts ops unable to dispatch because of back-end stalls event=0x1a0,umask=0x1e 00 de_no_dispatch_per_slot.smt_contention other In each cycle counts ops unable to dispatch because the dispatch cycle was granted to the other SMT thread event=0x1a0,umask=0x60 00 all_data_cache_accesses recommended All data cache accesses event=0x29,umask=7 00 bp_l1_tlb_miss_l2_tlb_hit branch prediction Instruction fetches that miss in the L1 ITLB but hit in the L2 ITLB event=0x84 00 bp_l1_tlb_miss_l2_tlb_miss.if4k branch prediction Instruction fetches that miss in both the L1 and L2 ITLBs (page-table walks are requested) for 4k pages event=0x85,umask=1 00 bp_l1_tlb_miss_l2_tlb_miss.if2m branch prediction Instruction fetches that miss in both the L1 and L2 ITLBs (page-table walks are requested) for 2M pages event=0x85,umask=2 00 bp_l1_tlb_miss_l2_tlb_miss.if1g branch prediction Instruction fetches that miss in both the L1 and L2 ITLBs (page-table walks are requested) for 1G pages event=0x85,umask=4 00 bp_l1_tlb_miss_l2_tlb_miss.coalesced_4k branch prediction Instruction fetches that miss in both the L1 and L2 ITLBs (page-table walks are requested) for coalesced pages. A coalesced page is a 16k page created from four adjacent 4k pages event=0x85,umask=8 00 bp_l1_tlb_miss_l2_tlb_miss.all branch prediction Instruction fetches that miss in both the L1 and L2 ITLBs (page-table walks are requested) for all page sizes event=0x85,umask=0xf 00 bp_l2_btb_correct branch prediction L2 branch prediction overrides existing prediction (speculative) event=0x8b 00 bp_dyn_ind_pred branch prediction Dynamic indirect predictions (branch used the indirect predictor to make a prediction) event=0x8e 00 bp_de_redirect branch prediction Number of times an early redirect is sent to branch predictor. This happens when either the decoder or dispatch logic is able to detect that the branch predictor needs to be redirected event=0x91 00 bp_l1_tlb_fetch_hit.if4k branch prediction Instruction fetches that hit in the L1 ITLB for 4k or coalesced pages. A coalesced page is a 16k page created from four adjacent 4k pages event=0x94,umask=1 00 bp_l1_tlb_fetch_hit.if2m branch prediction Instruction fetches that hit in the L1 ITLB for 2M pages event=0x94,umask=2 00 bp_l1_tlb_fetch_hit.if1g branch prediction Instruction fetches that hit in the L1 ITLB for 1G pages event=0x94,umask=4 00 bp_l1_tlb_fetch_hit.all branch prediction Instruction fetches that hit in the L1 ITLB for all page sizes event=0x94,umask=7 00 bp_redirects.resync branch prediction Redirects of the branch predictor caused by resyncs event=0x9f,umask=1 00 bp_redirects.ex_redir branch prediction Redirects of the branch predictor caused by mispredicts event=0x9f,umask=2 00 bp_redirects.all branch prediction Redirects of the branch predictor event=0x9f 00 local_or_remote_socket_read_data_beats_dram_0 data fabric event=0x1f,umask=0xffe 01 Read data beats (64 bytes) for transactions between local or remote socket and DRAM Channel 0 local_or_remote_socket_read_data_beats_dram_1 data fabric event=0x5f,umask=0xffe 01 Read data beats (64 bytes) for transactions between local or remote socket and DRAM Channel 1 local_or_remote_socket_read_data_beats_dram_2 data fabric event=0x9f,umask=0xffe 01 Read data beats (64 bytes) for transactions between local or remote socket and DRAM Channel 2 local_or_remote_socket_read_data_beats_dram_3 data fabric event=0xdf,umask=0xffe 01 Read data beats (64 bytes) for transactions between local or remote socket and DRAM Channel 3 local_or_remote_socket_read_data_beats_dram_4 data fabric event=0x11f,umask=0xffe 01 Read data beats (64 bytes) for transactions between local or remote socket and DRAM Channel 4 local_or_remote_socket_read_data_beats_dram_5 data fabric event=0x15f,umask=0xffe 01 Read data beats (64 bytes) for transactions between local or remote socket and DRAM Channel 5 local_or_remote_socket_read_data_beats_dram_6 data fabric event=0x19f,umask=0xffe 01 Read data beats (64 bytes) for transactions between local or remote socket and DRAM Channel 6 local_or_remote_socket_read_data_beats_dram_7 data fabric event=0x1df,umask=0xffe 01 Read data beats (64 bytes) for transactions between local or remote socket and DRAM Channel 7 local_or_remote_socket_read_data_beats_dram_8 data fabric event=0x21f,umask=0xffe 01 Read data beats (64 bytes) for transactions between local or remote socket and DRAM Channel 8 local_or_remote_socket_read_data_beats_dram_9 data fabric event=0x25f,umask=0xffe 01 Read data beats (64 bytes) for transactions between local or remote socket and DRAM Channel 9 local_or_remote_socket_read_data_beats_dram_10 data fabric event=0x29f,umask=0xffe 01 Read data beats (64 bytes) for transactions between local or remote socket and DRAM Channel 10 local_or_remote_socket_read_data_beats_dram_11 data fabric event=0x2df,umask=0xffe 01 Read data beats (64 bytes) for transactions between local or remote socket and DRAM Channel 11 local_socket_write_data_beats_dram_0 data fabric event=0x1f,umask=0x7ff 01 Write data beats (64 bytes) for transactions between local socket and DRAM Channel 0 local_socket_write_data_beats_dram_1 data fabric event=0x5f,umask=0x7ff 01 Write data beats (64 bytes) for transactions between local socket and DRAM Channel 1 local_socket_write_data_beats_dram_2 data fabric event=0x9f,umask=0x7ff 01 Write data beats (64 bytes) for transactions between local socket and DRAM Channel 2 local_socket_write_data_beats_dram_3 data fabric event=0xdf,umask=0x7ff 01 Write data beats (64 bytes) for transactions between local socket and DRAM Channel 3 local_socket_write_data_beats_dram_4 data fabric event=0x11f,umask=0x7ff 01 Write data beats (64 bytes) for transactions between local socket and DRAM Channel 4 local_socket_write_data_beats_dram_5 data fabric event=0x15f,umask=0x7ff 01 Write data beats (64 bytes) for transactions between local socket and DRAM Channel 5 local_socket_write_data_beats_dram_6 data fabric event=0x19f,umask=0x7ff 01 Write data beats (64 bytes) for transactions between local socket and DRAM Channel 6 local_socket_write_data_beats_dram_7 data fabric event=0x1df,umask=0x7ff 01 Write data beats (64 bytes) for transactions between local socket and DRAM Channel 7 local_socket_write_data_beats_dram_8 data fabric event=0x21f,umask=0x7ff 01 Write data beats (64 bytes) for transactions between local socket and DRAM Channel 8 local_socket_write_data_beats_dram_9 data fabric event=0x25f,umask=0x7ff 01 Write data beats (64 bytes) for transactions between local socket and DRAM Channel 9 local_socket_write_data_beats_dram_10 data fabric event=0x29f,umask=0x7ff 01 Write data beats (64 bytes) for transactions between local socket and DRAM Channel 10 local_socket_write_data_beats_dram_11 data fabric event=0x2df,umask=0x7ff 01 Write data beats (64 bytes) for transactions between local socket and DRAM Channel 11 remote_socket_write_data_beats_dram_0 data fabric event=0x1f,umask=0xbff 01 Write data beats (64 bytes) for transactions between remote socket and DRAM Channel 0 remote_socket_write_data_beats_dram_1 data fabric event=0x5f,umask=0xbff 01 Write data beats (64 bytes) for transactions between remote socket and DRAM Channel 1 remote_socket_write_data_beats_dram_2 data fabric event=0x9f,umask=0xbff 01 Write data beats (64 bytes) for transactions between remote socket and DRAM Channel 2 remote_socket_write_data_beats_dram_3 data fabric event=0xdf,umask=0xbff 01 Write data beats (64 bytes) for transactions between remote socket and DRAM Channel 3 remote_socket_write_data_beats_dram_4 data fabric event=0x11f,umask=0xbff 01 Write data beats (64 bytes) for transactions between remote socket and DRAM Channel 4 remote_socket_write_data_beats_dram_5 data fabric event=0x15f,umask=0xbff 01 Write data beats (64 bytes) for transactions between remote socket and DRAM Channel 5 remote_socket_write_data_beats_dram_6 data fabric event=0x19f,umask=0xbff 01 Write data beats (64 bytes) for transactions between remote socket and DRAM Channel 6 remote_socket_write_data_beats_dram_7 data fabric event=0x1df,umask=0xbff 01 Write data beats (64 bytes) for transactions between remote socket and DRAM Channel 7 remote_socket_write_data_beats_dram_8 data fabric event=0x21f,umask=0xbff 01 Write data beats (64 bytes) for transactions between remote socket and DRAM Channel 8 remote_socket_write_data_beats_dram_9 data fabric event=0x25f,umask=0xbff 01 Write data beats (64 bytes) for transactions between remote socket and DRAM Channel 9 remote_socket_write_data_beats_dram_10 data fabric event=0x29f,umask=0xbff 01 Write data beats (64 bytes) for transactions between remote socket and DRAM Channel 10 remote_socket_write_data_beats_dram_11 data fabric event=0x2df,umask=0xbff 01 Write data beats (64 bytes) for transactions between remote socket and DRAM Channel 11 local_or_remote_socket_write_data_beats_dram_0 data fabric event=0x1f,umask=0xfff 01 Write data beats (64 bytes) for transactions between local or remote socket and DRAM Channel 0 local_or_remote_socket_write_data_beats_dram_1 data fabric event=0x5f,umask=0xfff 01 Write data beats (64 bytes) for transactions between local or remote socket and DRAM Channel 1 local_or_remote_socket_write_data_beats_dram_2 data fabric event=0x9f,umask=0xfff 01 Write data beats (64 bytes) for transactions between local or remote socket and DRAM Channel 2 local_or_remote_socket_write_data_beats_dram_3 data fabric event=0xdf,umask=0xfff 01 Write data beats (64 bytes) for transactions between local or remote socket and DRAM Channel 3 local_or_remote_socket_write_data_beats_dram_4 data fabric event=0x11f,umask=0xfff 01 Write data beats (64 bytes) for transactions between local or remote socket and DRAM Channel 4 local_or_remote_socket_write_data_beats_dram_5 data fabric event=0x15f,umask=0xfff 01 Write data beats (64 bytes) for transactions between local or remote socket and DRAM Channel 5 local_or_remote_socket_write_data_beats_dram_6 data fabric event=0x19f,umask=0xfff 01 Write data beats (64 bytes) for transactions between local or remote socket and DRAM Channel 6 local_or_remote_socket_write_data_beats_dram_7 data fabric event=0x1df,umask=0xfff 01 Write data beats (64 bytes) for transactions between local or remote socket and DRAM Channel 7 local_or_remote_socket_write_data_beats_dram_8 data fabric event=0x21f,umask=0xfff 01 Write data beats (64 bytes) for transactions between local or remote socket and DRAM Channel 8 local_or_remote_socket_write_data_beats_dram_9 data fabric event=0x25f,umask=0xfff 01 Write data beats (64 bytes) for transactions between local or remote socket and DRAM Channel 9 local_or_remote_socket_write_data_beats_dram_10 data fabric event=0x29f,umask=0xfff 01 Write data beats (64 bytes) for transactions between local or remote socket and DRAM Channel 10 local_or_remote_socket_write_data_beats_dram_11 data fabric event=0x2df,umask=0xfff 01 Write data beats (64 bytes) for transactions between local or remote socket and DRAM Channel 11 local_socket_upstream_read_data_beats_io_0 data fabric event=0x81f,umask=0x7fe 01 Upstream DMA read data beats (64 bytes) for transactions between local socket and IO Root Complex 0 local_socket_upstream_read_data_beats_io_1 data fabric event=0x85f,umask=0x7fe 01 Upstream DMA read data beats (64 bytes) for transactions between local socket and IO Root Complex 1 local_socket_upstream_read_data_beats_io_2 data fabric event=0x89f,umask=0x7fe 01 Upstream DMA read data beats (64 bytes) for transactions between local socket and IO Root Complex 2 local_socket_upstream_read_data_beats_io_3 data fabric event=0x8df,umask=0x7fe 01 Upstream DMA read data beats (64 bytes) for transactions between local socket and IO Root Complex 3 local_socket_upstream_read_data_beats_io_4 data fabric event=0x91f,umask=0x7fe 01 Upstream DMA read data beats (64 bytes) for transactions between local socket and IO Root Complex 4 local_socket_upstream_read_data_beats_io_5 data fabric event=0x95f,umask=0x7fe 01 Upstream DMA read data beats (64 bytes) for transactions between local socket and IO Root Complex 5 local_socket_upstream_read_data_beats_io_6 data fabric event=0x99f,umask=0x7fe 01 Upstream DMA read data beats (64 bytes) for transactions between local socket and IO Root Complex 6 local_socket_upstream_read_data_beats_io_7 data fabric event=0x9df,umask=0x7fe 01 Upstream DMA read data beats (64 bytes) for transactions between local socket and IO Root Complex 7 local_socket_upstream_write_data_beats_io_0 data fabric event=0x81f,umask=0x7ff 01 Upstream DMA write data beats (64 bytes) for transactions between local socket and IO Root Complex 0 local_socket_upstream_write_data_beats_io_1 data fabric event=0x85f,umask=0x7ff 01 Upstream DMA write data beats (64 bytes) for transactions between local socket and IO Root Complex 1 local_socket_upstream_write_data_beats_io_2 data fabric event=0x89f,umask=0x7ff 01 Upstream DMA write data beats (64 bytes) for transactions between local socket and IO Root Complex 2 local_socket_upstream_write_data_beats_io_3 data fabric event=0x8df,umask=0x7ff 01 Upstream DMA write data beats (64 bytes) for transactions between local socket and IO Root Complex 3 local_socket_upstream_write_data_beats_io_4 data fabric event=0x91f,umask=0x7ff 01 Upstream DMA write data beats (64 bytes) for transactions between local socket and IO Root Complex 4 local_socket_upstream_write_data_beats_io_5 data fabric event=0x95f,umask=0x7ff 01 Upstream DMA write data beats (64 bytes) for transactions between local socket and IO Root Complex 5 local_socket_upstream_write_data_beats_io_6 data fabric event=0x99f,umask=0x7ff 01 Upstream DMA write data beats (64 bytes) for transactions between local socket and IO Root Complex 6 local_socket_upstream_write_data_beats_io_7 data fabric event=0x9df,umask=0x7ff 01 Upstream DMA write data beats (64 bytes) for transactions between local socket and IO Root Complex 7 remote_socket_upstream_read_data_beats_io_0 data fabric event=0x81f,umask=0xbfe 01 Upstream DMA read data beats (64 bytes) for transactions between remote socket and IO Root Complex 0 remote_socket_upstream_read_data_beats_io_1 data fabric event=0x85f,umask=0xbfe 01 Upstream DMA read data beats (64 bytes) for transactions between remote socket and IO Root Complex 1 remote_socket_upstream_read_data_beats_io_2 data fabric event=0x89f,umask=0xbfe 01 Upstream DMA read data beats (64 bytes) for transactions between remote socket and IO Root Complex 2 remote_socket_upstream_read_data_beats_io_3 data fabric event=0x8df,umask=0xbfe 01 Upstream DMA read data beats (64 bytes) for transactions between remote socket and IO Root Complex 3 remote_socket_upstream_read_data_beats_io_4 data fabric event=0x91f,umask=0xbfe 01 Upstream DMA read data beats (64 bytes) for transactions between remote socket and IO Root Complex 4 remote_socket_upstream_read_data_beats_io_5 data fabric event=0x95f,umask=0xbfe 01 Upstream DMA read data beats (64 bytes) for transactions between remote socket and IO Root Complex 5 remote_socket_upstream_read_data_beats_io_6 data fabric event=0x99f,umask=0xbfe 01 Upstream DMA read data beats (64 bytes) for transactions between remote socket and IO Root Complex 6 remote_socket_upstream_read_data_beats_io_7 data fabric event=0x9df,umask=0xbfe 01 Upstream DMA read data beats (64 bytes) for transactions between remote socket and IO Root Complex 7 remote_socket_upstream_write_data_beats_io_0 data fabric event=0x81f,umask=0xbff 01 Upstream DMA write data beats (64 bytes) for transactions between remote socket and IO Root Complex 0 remote_socket_upstream_write_data_beats_io_1 data fabric event=0x85f,umask=0xbff 01 Upstream DMA write data beats (64 bytes) for transactions between remote socket and IO Root Complex 1 remote_socket_upstream_write_data_beats_io_2 data fabric event=0x89f,umask=0xbff 01 Upstream DMA write data beats (64 bytes) for transactions between remote socket and IO Root Complex 2 remote_socket_upstream_write_data_beats_io_3 data fabric event=0x8df,umask=0xbff 01 Upstream DMA write data beats (64 bytes) for transactions between remote socket and IO Root Complex 3 remote_socket_upstream_write_data_beats_io_4 data fabric event=0x91f,umask=0xbff 01 Upstream DMA write data beats (64 bytes) for transactions between remote socket and IO Root Complex 4 remote_socket_upstream_write_data_beats_io_5 data fabric event=0x95f,umask=0xbff 01 Upstream DMA write data beats (64 bytes) for transactions between remote socket and IO Root Complex 5 remote_socket_upstream_write_data_beats_io_6 data fabric event=0x99f,umask=0xbff 01 Upstream DMA write data beats (64 bytes) for transactions between remote socket and IO Root Complex 6 remote_socket_upstream_write_data_beats_io_7 data fabric event=0x9df,umask=0xbff 01 Upstream DMA write data beats (64 bytes) for transactions between remote socket and IO Root Complex 7 local_or_remote_socket_upstream_read_data_beats_io_0 data fabric event=0x81f,umask=0xffe 01 Upstream DMA read data beats (64 bytes) for transactions between local or remote socket and IO Root Complex 0 local_or_remote_socket_upstream_read_data_beats_io_1 data fabric event=0x85f,umask=0xffe 01 Upstream DMA read data beats (64 bytes) for transactions between local or remote socket and IO Root Complex 1 local_or_remote_socket_upstream_read_data_beats_io_2 data fabric event=0x89f,umask=0xffe 01 Upstream DMA read data beats (64 bytes) for transactions between local or remote socket and IO Root Complex 2 local_or_remote_socket_upstream_read_data_beats_io_3 data fabric event=0x8df,umask=0xffe 01 Upstream DMA read data beats (64 bytes) for transactions between local or remote socket and IO Root Complex 3 local_or_remote_socket_upstream_read_data_beats_io_4 data fabric event=0x91f,umask=0xffe 01 Upstream DMA read data beats (64 bytes) for transactions between local or remote socket and IO Root Complex 4 local_or_remote_socket_upstream_read_data_beats_io_5 data fabric event=0x95f,umask=0xffe 01 Upstream DMA read data beats (64 bytes) for transactions between local or remote socket and IO Root Complex 5 local_or_remote_socket_upstream_read_data_beats_io_6 data fabric event=0x99f,umask=0xffe 01 Upstream DMA read data beats (64 bytes) for transactions between local or remote socket and IO Root Complex 6 local_or_remote_socket_upstream_read_data_beats_io_7 data fabric event=0x9df,umask=0xffe 01 Upstream DMA read data beats (64 bytes) for transactions between local or remote socket and IO Root Complex 7 local_or_remote_socket_upstream_write_data_beats_io_0 data fabric event=0x81f,umask=0xfff 01 Upstream DMA write data beats (64 bytes) for transactions between local or remote socket and IO Root Complex 0 local_or_remote_socket_upstream_write_data_beats_io_1 data fabric event=0x85f,umask=0xfff 01 Upstream DMA write data beats (64 bytes) for transactions between local or remote socket and IO Root Complex 1 local_or_remote_socket_upstream_write_data_beats_io_2 data fabric event=0x89f,umask=0xfff 01 Upstream DMA write data beats (64 bytes) for transactions between local or remote socket and IO Root Complex 2 local_or_remote_socket_upstream_write_data_beats_io_3 data fabric event=0x8df,umask=0xfff 01 Upstream DMA write data beats (64 bytes) for transactions between local or remote socket and IO Root Complex 3 local_or_remote_socket_upstream_write_data_beats_io_4 data fabric event=0x91f,umask=0xfff 01 Upstream DMA write data beats (64 bytes) for transactions between local or remote socket and IO Root Complex 4 local_or_remote_socket_upstream_write_data_beats_io_5 data fabric event=0x95f,umask=0xfff 01 Upstream DMA write data beats (64 bytes) for transactions between local or remote socket and IO Root Complex 5 local_or_remote_socket_upstream_write_data_beats_io_6 data fabric event=0x99f,umask=0xfff 01 Upstream DMA write data beats (64 bytes) for transactions between local or remote socket and IO Root Complex 6 local_or_remote_socket_upstream_write_data_beats_io_7 data fabric event=0x9df,umask=0xfff 01 Upstream DMA write data beats (64 bytes) for transactions between local or remote socket and IO Root Complex 7 local_socket_inbound_data_beats_cfi_0 data fabric event=0x41e,umask=0x7fe 01 Inbound data beats (32 bytes) for transactions between local socket and Core-to-Fabric Interface 0 local_socket_inbound_data_beats_cfi_1 data fabric event=0x45e,umask=0x7fe 01 Inbound data beats (32 bytes) for transactions between local socket and Core-to-Fabric Interface 1 local_socket_inbound_data_beats_cfi_2 data fabric event=0x49e,umask=0x7fe 01 Inbound data beats (32 bytes) for transactions between local socket and Core-to-Fabric Interface 2 local_socket_inbound_data_beats_cfi_3 data fabric event=0x4de,umask=0x7fe 01 Inbound data beats (32 bytes) for transactions between local socket and Core-to-Fabric Interface 3 local_socket_inbound_data_beats_cfi_4 data fabric event=0x51e,umask=0x7fe 01 Inbound data beats (32 bytes) for transactions between local socket and Core-to-Fabric Interface 4 local_socket_inbound_data_beats_cfi_5 data fabric event=0x55e,umask=0x7fe 01 Inbound data beats (32 bytes) for transactions between local socket and Core-to-Fabric Interface 5 local_socket_inbound_data_beats_cfi_6 data fabric event=0x59e,umask=0x7fe 01 Inbound data beats (32 bytes) for transactions between local socket and Core-to-Fabric Interface 6 local_socket_inbound_data_beats_cfi_7 data fabric event=0x5de,umask=0x7fe 01 Inbound data beats (32 bytes) for transactions between local socket and Core-to-Fabric Interface 7 local_socket_inbound_data_beats_cfi_8 data fabric event=0x41f,umask=0x7fe 01 Inbound data beats (32 bytes) for transactions between local socket and Core-to-Fabric Interface 8 local_socket_inbound_data_beats_cfi_9 data fabric event=0x45f,umask=0x7fe 01 Inbound data beats (32 bytes) for transactions between local socket and Core-to-Fabric Interface 9 local_socket_inbound_data_beats_cfi_10 data fabric event=0x49f,umask=0x7fe 01 Inbound data beats (32 bytes) for transactions between local socket and Core-to-Fabric Interface 10 local_socket_inbound_data_beats_cfi_11 data fabric event=0x4df,umask=0x7fe 01 Inbound data beats (32 bytes) for transactions between local socket and Core-to-Fabric Interface 11 local_socket_inbound_data_beats_cfi_12 data fabric event=0x51f,umask=0x7fe 01 Inbound data beats (32 bytes) for transactions between local socket and Core-to-Fabric Interface 12 local_socket_inbound_data_beats_cfi_13 data fabric event=0x55f,umask=0x7fe 01 Inbound data beats (32 bytes) for transactions between local socket and Core-to-Fabric Interface 13 local_socket_inbound_data_beats_cfi_14 data fabric event=0x59f,umask=0x7fe 01 Inbound data beats (32 bytes) for transactions between local socket and Core-to-Fabric Interface 14 local_socket_inbound_data_beats_cfi_15 data fabric event=0x5df,umask=0x7fe 01 Inbound data beats (32 bytes) for transactions between local socket and Core-to-Fabric Interface 15 local_socket_outbound_data_beats_cfi_0 data fabric event=0x41e,umask=0x7ff 01 Outbound data beats (64 bytes) for transactions between local socket and Core-to-Fabric Interface 0 local_socket_outbound_data_beats_cfi_1 data fabric event=0x45e,umask=0x7ff 01 Outbound data beats (64 bytes) for transactions between local socket and Core-to-Fabric Interface 1 local_socket_outbound_data_beats_cfi_2 data fabric event=0x49e,umask=0x7ff 01 Outbound data beats (64 bytes) for transactions between local socket and Core-to-Fabric Interface 2 local_socket_outbound_data_beats_cfi_3 data fabric event=0x4de,umask=0x7ff 01 Outbound data beats (64 bytes) for transactions between local socket and Core-to-Fabric Interface 3 local_socket_outbound_data_beats_cfi_4 data fabric event=0x51e,umask=0x7ff 01 Outbound data beats (64 bytes) for transactions between local socket and Core-to-Fabric Interface 4 local_socket_outbound_data_beats_cfi_5 data fabric event=0x55e,umask=0x7ff 01 Outbound data beats (64 bytes) for transactions between local socket and Core-to-Fabric Interface 5 local_socket_outbound_data_beats_cfi_6 data fabric event=0x59e,umask=0x7ff 01 Outbound data beats (64 bytes) for transactions between local socket and Core-to-Fabric Interface 6 local_socket_outbound_data_beats_cfi_7 data fabric event=0x5de,umask=0x7ff 01 Outbound data beats (64 bytes) for transactions between local socket and Core-to-Fabric Interface 7 local_socket_outbound_data_beats_cfi_8 data fabric event=0x41f,umask=0x7ff 01 Outbound data beats (64 bytes) for transactions between local socket and Core-to-Fabric Interface 8 local_socket_outbound_data_beats_cfi_9 data fabric event=0x45f,umask=0x7ff 01 Outbound data beats (64 bytes) for transactions between local socket and Core-to-Fabric Interface 9 local_socket_outbound_data_beats_cfi_10 data fabric event=0x49f,umask=0x7ff 01 Outbound data beats (64 bytes) for transactions between local socket and Core-to-Fabric Interface 10 local_socket_outbound_data_beats_cfi_11 data fabric event=0x4df,umask=0x7ff 01 Outbound data beats (64 bytes) for transactions between local socket and Core-to-Fabric Interface 11 local_socket_outbound_data_beats_cfi_12 data fabric event=0x51f,umask=0x7ff 01 Outbound data beats (64 bytes) for transactions between local socket and Core-to-Fabric Interface 12 local_socket_outbound_data_beats_cfi_13 data fabric event=0x55f,umask=0x7ff 01 Outbound data beats (64 bytes) for transactions between local socket and Core-to-Fabric Interface 13 local_socket_outbound_data_beats_cfi_14 data fabric event=0x59f,umask=0x7ff 01 Outbound data beats (64 bytes) for transactions between local socket and Core-to-Fabric Interface 14 local_socket_outbound_data_beats_cfi_15 data fabric event=0x5df,umask=0x7ff 01 Outbound data beats (64 bytes) for transactions between local socket and Core-to-Fabric Interface 15 remote_socket_inbound_data_beats_cfi_0 data fabric event=0x41e,umask=0xbfe 01 Inbound data beats (32 bytes) for transactions between remote socket and Core-to-Fabric Interface 0 remote_socket_inbound_data_beats_cfi_1 data fabric event=0x45e,umask=0xbfe 01 Inbound data beats (32 bytes) for transactions between remote socket and Core-to-Fabric Interface 1 remote_socket_inbound_data_beats_cfi_2 data fabric event=0x49e,umask=0xbfe 01 Inbound data beats (32 bytes) for transactions between remote socket and Core-to-Fabric Interface 2 remote_socket_inbound_data_beats_cfi_3 data fabric event=0x4de,umask=0xbfe 01 Inbound data beats (32 bytes) for transactions between remote socket and Core-to-Fabric Interface 3 remote_socket_inbound_data_beats_cfi_4 data fabric event=0x51e,umask=0xbfe 01 Inbound data beats (32 bytes) for transactions between remote socket and Core-to-Fabric Interface 4 remote_socket_inbound_data_beats_cfi_5 data fabric event=0x55e,umask=0xbfe 01 Inbound data beats (32 bytes) for transactions between remote socket and Core-to-Fabric Interface 5 remote_socket_inbound_data_beats_cfi_6 data fabric event=0x59e,umask=0xbfe 01 Inbound data beats (32 bytes) for transactions between remote socket and Core-to-Fabric Interface 6 remote_socket_inbound_data_beats_cfi_7 data fabric event=0x5de,umask=0xbfe 01 Inbound data beats (32 bytes) for transactions between remote socket and Core-to-Fabric Interface 7 remote_socket_inbound_data_beats_cfi_8 data fabric event=0x41f,umask=0xbfe 01 Inbound data beats (32 bytes) for transactions between remote socket and Core-to-Fabric Interface 8 remote_socket_inbound_data_beats_cfi_9 data fabric event=0x45f,umask=0xbfe 01 Inbound data beats (32 bytes) for transactions between remote socket and Core-to-Fabric Interface 9 remote_socket_inbound_data_beats_cfi_10 data fabric event=0x49f,umask=0xbfe 01 Inbound data beats (32 bytes) for transactions between remote socket and Core-to-Fabric Interface 10 remote_socket_inbound_data_beats_cfi_11 data fabric event=0x4df,umask=0xbfe 01 Inbound data beats (32 bytes) for transactions between remote socket and Core-to-Fabric Interface 11 remote_socket_inbound_data_beats_cfi_12 data fabric event=0x51f,umask=0xbfe 01 Inbound data beats (32 bytes) for transactions between remote socket and Core-to-Fabric Interface 12 remote_socket_inbound_data_beats_cfi_13 data fabric event=0x55f,umask=0xbfe 01 Inbound data beats (32 bytes) for transactions between remote socket and Core-to-Fabric Interface 13 remote_socket_inbound_data_beats_cfi_14 data fabric event=0x59f,umask=0xbfe 01 Inbound data beats (32 bytes) for transactions between remote socket and Core-to-Fabric Interface 14 remote_socket_inbound_data_beats_cfi_15 data fabric event=0x5df,umask=0xbfe 01 Inbound data beats (32 bytes) for transactions between remote socket and Core-to-Fabric Interface 15 remote_socket_outbound_data_beats_cfi_0 data fabric event=0x41e,umask=0xbff 01 Outbound data beats (64 bytes) for transactions between remote socket and Core-to-Fabric Interface 0 remote_socket_outbound_data_beats_cfi_1 data fabric event=0x45e,umask=0xbff 01 Outbound data beats (64 bytes) for transactions between remote socket and Core-to-Fabric Interface 1 remote_socket_outbound_data_beats_cfi_2 data fabric event=0x49e,umask=0xbff 01 Outbound data beats (64 bytes) for transactions between remote socket and Core-to-Fabric Interface 2 remote_socket_outbound_data_beats_cfi_3 data fabric event=0x4de,umask=0xbff 01 Outbound data beats (64 bytes) for transactions between remote socket and Core-to-Fabric Interface 3 remote_socket_outbound_data_beats_cfi_4 data fabric event=0x51e,umask=0xbff 01 Outbound data beats (64 bytes) for transactions between remote socket and Core-to-Fabric Interface 4 remote_socket_outbound_data_beats_cfi_5 data fabric event=0x55e,umask=0xbff 01 Outbound data beats (64 bytes) for transactions between remote socket and Core-to-Fabric Interface 5 remote_socket_outbound_data_beats_cfi_6 data fabric event=0x59e,umask=0xbff 01 Outbound data beats (64 bytes) for transactions between remote socket and Core-to-Fabric Interface 6 remote_socket_outbound_data_beats_cfi_7 data fabric event=0x5de,umask=0xbff 01 Outbound data beats (64 bytes) for transactions between remote socket and Core-to-Fabric Interface 7 remote_socket_outbound_data_beats_cfi_8 data fabric event=0x41f,umask=0xbff 01 Outbound data beats (64 bytes) for transactions between remote socket and Core-to-Fabric Interface 8 remote_socket_outbound_data_beats_cfi_9 data fabric event=0x45f,umask=0xbff 01 Outbound data beats (64 bytes) for transactions between remote socket and Core-to-Fabric Interface 9 remote_socket_outbound_data_beats_cfi_10 data fabric event=0x49f,umask=0xbff 01 Outbound data beats (64 bytes) for transactions between remote socket and Core-to-Fabric Interface 10 remote_socket_outbound_data_beats_cfi_11 data fabric event=0x4df,umask=0xbff 01 Outbound data beats (64 bytes) for transactions between remote socket and Core-to-Fabric Interface 11 remote_socket_outbound_data_beats_cfi_12 data fabric event=0x51f,umask=0xbff 01 Outbound data beats (64 bytes) for transactions between remote socket and Core-to-Fabric Interface 12 remote_socket_outbound_data_beats_cfi_13 data fabric event=0x55f,umask=0xbff 01 Outbound data beats (64 bytes) for transactions between remote socket and Core-to-Fabric Interface 13 remote_socket_outbound_data_beats_cfi_14 data fabric event=0x59f,umask=0xbff 01 Outbound data beats (64 bytes) for transactions between remote socket and Core-to-Fabric Interface 14 remote_socket_outbound_data_beats_cfi_15 data fabric event=0x5df,umask=0xbff 01 Outbound data beats (64 bytes) for transactions between remote socket and Core-to-Fabric Interface 15 local_or_remote_socket_inbound_data_beats_cfi_0 data fabric event=0x41e,umask=0xffe 01 Inbound data beats (32 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 0 local_or_remote_socket_inbound_data_beats_cfi_1 data fabric event=0x45e,umask=0xffe 01 Inbound data beats (32 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 1 local_or_remote_socket_inbound_data_beats_cfi_2 data fabric event=0x49e,umask=0xffe 01 Inbound data beats (32 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 2 local_or_remote_socket_inbound_data_beats_cfi_3 data fabric event=0x4de,umask=0xffe 01 Inbound data beats (32 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 3 local_or_remote_socket_inbound_data_beats_cfi_4 data fabric event=0x51e,umask=0xffe 01 Inbound data beats (32 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 4 local_or_remote_socket_inbound_data_beats_cfi_5 data fabric event=0x55e,umask=0xffe 01 Inbound data beats (32 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 5 local_or_remote_socket_inbound_data_beats_cfi_6 data fabric event=0x59e,umask=0xffe 01 Inbound data beats (32 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 6 local_or_remote_socket_inbound_data_beats_cfi_7 data fabric event=0x5de,umask=0xffe 01 Inbound data beats (32 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 7 local_or_remote_socket_inbound_data_beats_cfi_8 data fabric event=0x41f,umask=0xffe 01 Inbound data beats (32 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 8 local_or_remote_socket_inbound_data_beats_cfi_9 data fabric event=0x45f,umask=0xffe 01 Inbound data beats (32 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 9 local_or_remote_socket_inbound_data_beats_cfi_10 data fabric event=0x49f,umask=0xffe 01 Inbound data beats (32 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 10 local_or_remote_socket_inbound_data_beats_cfi_11 data fabric event=0x4df,umask=0xffe 01 Inbound data beats (32 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 11 local_or_remote_socket_inbound_data_beats_cfi_12 data fabric event=0x51f,umask=0xffe 01 Inbound data beats (32 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 12 local_or_remote_socket_inbound_data_beats_cfi_13 data fabric event=0x55f,umask=0xffe 01 Inbound data beats (32 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 13 local_or_remote_socket_inbound_data_beats_cfi_14 data fabric event=0x59f,umask=0xffe 01 Inbound data beats (32 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 14 local_or_remote_socket_inbound_data_beats_cfi_15 data fabric event=0x5df,umask=0xffe 01 Inbound data beats (32 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 15 local_or_remote_socket_outbound_data_beats_cfi_0 data fabric event=0x41e,umask=0xfff 01 Outbound data beats (64 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 0 local_or_remote_socket_outbound_data_beats_cfi_1 data fabric event=0x45e,umask=0xfff 01 Outbound data beats (64 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 1 local_or_remote_socket_outbound_data_beats_cfi_2 data fabric event=0x49e,umask=0xfff 01 Outbound data beats (64 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 2 local_or_remote_socket_outbound_data_beats_cfi_3 data fabric event=0x4de,umask=0xfff 01 Outbound data beats (64 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 3 local_or_remote_socket_outbound_data_beats_cfi_4 data fabric event=0x51e,umask=0xfff 01 Outbound data beats (64 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 4 local_or_remote_socket_outbound_data_beats_cfi_5 data fabric event=0x55e,umask=0xfff 01 Outbound data beats (64 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 5 local_or_remote_socket_outbound_data_beats_cfi_6 data fabric event=0x59e,umask=0xfff 01 Outbound data beats (64 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 6 local_or_remote_socket_outbound_data_beats_cfi_7 data fabric event=0x5de,umask=0xfff 01 Outbound data beats (64 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 7 local_or_remote_socket_outbound_data_beats_cfi_8 data fabric event=0x41f,umask=0xfff 01 Outbound data beats (64 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 8 local_or_remote_socket_outbound_data_beats_cfi_9 data fabric event=0x45f,umask=0xfff 01 Outbound data beats (64 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 9 local_or_remote_socket_outbound_data_beats_cfi_10 data fabric event=0x49f,umask=0xfff 01 Outbound data beats (64 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 10 local_or_remote_socket_outbound_data_beats_cfi_11 data fabric event=0x4df,umask=0xfff 01 Outbound data beats (64 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 11 local_or_remote_socket_outbound_data_beats_cfi_12 data fabric event=0x51f,umask=0xfff 01 Outbound data beats (64 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 12 local_or_remote_socket_outbound_data_beats_cfi_13 data fabric event=0x55f,umask=0xfff 01 Outbound data beats (64 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 13 local_or_remote_socket_outbound_data_beats_cfi_14 data fabric event=0x59f,umask=0xfff 01 Outbound data beats (64 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 14 local_or_remote_socket_outbound_data_beats_cfi_15 data fabric event=0x5df,umask=0xfff 01 Outbound data beats (64 bytes) for transactions between local or remote socket and Core-to-Fabric Interface 15 local_socket_inbound_data_beats_link_0 data fabric event=0xd5f,umask=0xf3f 01 Inbound data beats (64 bytes) for transactions between local socket and remote socket over Cross-socket Link 0 local_socket_inbound_data_beats_link_1 data fabric event=0xd9f,umask=0xf3f 01 Inbound data beats (64 bytes) for transactions between local socket and remote socket over Cross-socket Link 1 local_socket_inbound_data_beats_link_2 data fabric event=0xddf,umask=0xf3f 01 Inbound data beats (64 bytes) for transactions between local socket and remote socket over Cross-socket Link 2 local_socket_inbound_data_beats_link_3 data fabric event=0xe1f,umask=0xf3f 01 Inbound data beats (64 bytes) for transactions between local socket and remote socket over Cross-socket Link 3 local_socket_inbound_data_beats_link_4 data fabric event=0xe5f,umask=0xf3f 01 Inbound data beats (64 bytes) for transactions between local socket and remote socket over Cross-socket Link 4 local_socket_inbound_data_beats_link_5 data fabric event=0xe9f,umask=0xf3f 01 Inbound data beats (64 bytes) for transactions between local socket and remote socket over Cross-socket Link 5 local_socket_outbound_data_beats_link_0 data fabric event=0xd5f,umask=0xf3e 01 Outbound data beats (64 bytes) for transactions between local socket and remote socket over Cross-socket Link 0 local_socket_outbound_data_beats_link_1 data fabric event=0xd9f,umask=0xf3e 01 Outbound data beats (64 bytes) for transactions between local socket and remote socket over Cross-socket Link 1 local_socket_outbound_data_beats_link_2 data fabric event=0xddf,umask=0xf3e 01 Outbound data beats (64 bytes) for transactions between local socket and remote socket over Cross-socket Link 2 local_socket_outbound_data_beats_link_3 data fabric event=0xe1f,umask=0xf3e 01 Outbound data beats (64 bytes) for transactions between local socket and remote socket over Cross-socket Link 3 local_socket_outbound_data_beats_link_4 data fabric event=0xe5f,umask=0xf3e 01 Outbound data beats (64 bytes) for transactions between local socket and remote socket over Cross-socket Link 4 local_socket_outbound_data_beats_link_5 data fabric event=0xe9f,umask=0xf3e 01 Outbound data beats (64 bytes) for transactions between local socket and remote socket over Cross-socket Link 5 de_op_queue_empty decode Cycles where the op queue is empty. Such cycles indicate that the front-end is not delivering instructions fast enough event=0xa9 00 de_src_op_disp.x86_decoder decode Ops dispatched from x86 decoder event=0xaa,umask=1 00 de_src_op_disp.op_cache decode Ops dispatched from op cache event=0xaa,umask=2 00 de_src_op_disp.all decode Ops dispatched from any source event=0xaa,umask=7 00 de_dis_ops_from_decoder.any_fp_dispatch decode Number of ops dispatched to the floating-point unit event=0xab,umask=4 00 de_dis_ops_from_decoder.any_integer_dispatch decode Number of ops dispatched to the integer execution unit event=0xab,umask=8 00 de_dispatch_stall_cycle_dynamic_tokens_part1.int_phy_reg_file_rsrc_stall decode Cycles where a dispatch group is valid but does not get dispatched due to an integer physical register file resource stall event=0xae,umask=1 00 de_dispatch_stall_cycle_dynamic_tokens_part1.load_queue_rsrc_stall decode Cycles where a dispatch group is valid but does not get dispatched due to a lack of load queue tokens event=0xae,umask=2 00 de_dispatch_stall_cycle_dynamic_tokens_part1.store_queue_rsrc_stall decode Cycles where a dispatch group is valid but does not get dispatched due to a lack of store queue tokens event=0xae,umask=4 00 de_dispatch_stall_cycle_dynamic_tokens_part1.taken_brnch_buffer_rsrc decode Cycles where a dispatch group is valid but does not get dispatched due to a taken branch buffer resource stall event=0xae,umask=0x10 00 de_dispatch_stall_cycle_dynamic_tokens_part1.fp_sch_rsrc_stall decode Cycles where a dispatch group is valid but does not get dispatched due to a floating-point non-schedulable queue token stall event=0xae,umask=0x40 00 de_dispatch_stall_cycle_dynamic_tokens_part2.al_tokens decode Cycles where a dispatch group is valid but does not get dispatched due to unavailability of ALU tokens event=0xaf,umask=1 00 de_dispatch_stall_cycle_dynamic_tokens_part2.ag_tokens decode Cycles where a dispatch group is valid but does not get dispatched due to unavailability of agen tokens event=0xaf,umask=2 00 de_dispatch_stall_cycle_dynamic_tokens_part2.ex_flush_recovery decode Cycles where a dispatch group is valid but does not get dispatched due to a pending integer execution flush recovery event=0xaf,umask=4 00 de_dispatch_stall_cycle_dynamic_tokens_part2.retq decode Cycles where a dispatch group is valid but does not get dispatched due to unavailability of retire queue tokens event=0xaf,umask=0x20 00 de_no_dispatch_per_slot.no_ops_from_frontend decode In each cycle counts dispatch slots left empty because the front-end did not supply ops event=0x1a0,umask=1 00 de_no_dispatch_per_slot.backend_stalls decode In each cycle counts ops unable to dispatch because of back-end stalls event=0x1a0,umask=0x1e 00 de_no_dispatch_per_slot.smt_contention decode In each cycle counts ops unable to dispatch because the dispatch cycle was granted to the other SMT thread event=0x1a0,umask=0x60 00 de_additional_resource_stalls.dispatch_stalls decode Counts additional cycles where dispatch is stalled due to a lack of dispatch resources event=0x1a2,umask=0x30 00 ex_ret_instr execution Retired instructions event=0xc0 00 ex_ret_ops execution Retired macro-ops event=0xc1 00 ex_ret_brn execution Retired branch instructions (all types of architectural control flow changes, including exceptions and interrupts) event=0xc2 00 ex_ret_brn_misp execution Retired branch instructions mispredicted event=0xc3 00 ex_ret_brn_tkn execution Retired taken branch instructions (all types of architectural control flow changes, including exceptions and interrupts) event=0xc4 00 ex_ret_brn_tkn_misp execution Retired taken branch instructions mispredicted event=0xc5 00 ex_ret_brn_far execution Retired far control transfers (far call/jump/return, IRET, SYSCALL and SYSRET, plus exceptions and interrupts). Far control transfers are not subject to branch prediction event=0xc6 00 ex_ret_near_ret execution Retired near returns (RET or RET Iw) event=0xc8 00 ex_ret_near_ret_mispred execution Retired near returns mispredicted. Each misprediction incurs the same penalty as a mispredicted conditional branch instruction event=0xc9 00 ex_ret_brn_ind_misp execution Retired indirect branch instructions mispredicted (only EX mispredicts). Each misprediction incurs the same penalty as a mispredicted conditional branch instruction event=0xca 00 ex_ret_mmx_fp_instr.x87 execution Retired x87 instructions event=0xcb,umask=1 00 ex_ret_mmx_fp_instr.mmx execution Retired MMX instructions event=0xcb,umask=2 00 ex_ret_mmx_fp_instr.sse execution Retired SSE instructions (includes SSE, SSE2, SSE3, SSSE3, SSE4A, SSE41, SSE42 and AVX) event=0xcb,umask=4 00 ex_ret_ind_brch_instr execution Retired indirect branch instructions event=0xcc 00 ex_ret_cond execution Retired conditional branch instructions event=0xd1 00 ex_div_busy execution Number of cycles the divider is busy event=0xd3 00 ex_div_count execution Divide ops executed event=0xd4 00 ex_no_retire.empty execution Cycles with no retire due to the lack of valid ops in the retire queue (may be caused by front-end bottlenecks or pipeline redirects) event=0xd6,umask=1 00 ex_no_retire.not_complete execution Cycles with no retire while the oldest op is waiting to be executed event=0xd6,umask=2 00 ex_no_retire.other execution Cycles with no retire caused by other reasons (retire breaks, traps, faults, etc.) event=0xd6,umask=8 00 ex_no_retire.thread_not_selected execution Cycles with no retire because thread arbitration did not select the thread event=0xd6,umask=0x10 00 ex_no_retire.load_not_complete execution Cycles with no retire while the oldest op is waiting for load data event=0xd6,umask=0xa2 00 ex_no_retire.all execution Cycles with no retire for any reason event=0xd6,umask=0x1b 00 ex_ret_ucode_instr execution Retired microcoded instructions event=0x1c1 00 ex_ret_ucode_ops execution Retired microcode ops event=0x1c2 00 ex_ret_msprd_brnch_instr_dir_msmtch execution Retired branch instructions mispredicted due to direction mismatch event=0x1c7 00 ex_ret_uncond_brnch_instr_mispred execution Retired unconditional indirect branch instructions mispredicted event=0x1c8 00 ex_ret_uncond_brnch_instr execution Retired unconditional branch instructions event=0x1c9 00 ex_tagged_ibs_ops.ibs_tagged_ops execution Ops tagged by IBS event=0x1cf,umask=1 00 ex_tagged_ibs_ops.ibs_tagged_ops_ret execution Ops tagged by IBS that retired event=0x1cf,umask=2 00 ex_tagged_ibs_ops.ibs_count_rollover execution Ops not tagged by IBS due to a previous tagged op that has not yet signaled interrupt event=0x1cf,umask=4 00 ex_ret_fused_instr execution Retired fused instructions event=0x1d0 00 fp_ret_sse_avx_ops.bfloat16_flops floating point Retired SSE and AVX floating-point bfloat16 ops event=3,umask=0x20 00 fp_ret_sse_avx_ops.scalar_single_flops floating point Retired SSE and AVX floating-point scalar single-precision ops event=3,umask=0x40 00 fp_ret_sse_avx_ops.packed_single_flops floating point Retired SSE and AVX floating-point packed single-precision ops event=3,umask=0x60 00 fp_ret_sse_avx_ops.scalar_double_flops floating point Retired SSE and AVX floating-point scalar double-precision ops event=3,umask=0x80 00 fp_ret_sse_avx_ops.packed_double_flops floating point Retired SSE and AVX floating-point packed double-precision ops event=3,umask=0xa0 00 fp_ret_sse_avx_ops.all floating point Retired SSE and AVX floating-point ops of all types event=3,umask=0xf 00 ic_cache_fill_l2 inst cache Instruction cache lines (64 bytes) fulfilled from the L2 cache event=0x82 00 ic_cache_fill_sys inst cache Instruction cache lines (64 bytes) fulfilled from system memory or another cache event=0x83 00 ic_fetch_ibs_events.fetch_tagged inst cache Fetches tagged by Fetch IBS. Not all tagged fetches result in a valid sample and an IBS interrupt event=0x188,umask=2 00 ic_fetch_ibs_events.sample_discarded inst cache Fetches discarded after being tagged by Fetch IBS due to reasons other than IBS filtering event=0x188,umask=4 00 ic_fetch_ibs_events.sample_filtered inst cache Fetches discarded after being tagged by Fetch IBS due to IBS filtering event=0x188,umask=8 00 ic_fetch_ibs_events.sample_valid inst cache Fetches tagged by Fetch IBS that result in a valid sample and an IBS interrupt event=0x188,umask=0x10 00 ic_tag_hit_miss.instruction_cache_hit inst cache Instruction cache hits event=0x18e,umask=7 00 ic_tag_hit_miss.instruction_cache_miss inst cache Instruction cache misses event=0x18e,umask=0x18 00 ic_tag_hit_miss.all_instruction_cache_accesses inst cache Instruction cache accesses of all types event=0x18e,umask=0x1f 00 op_cache_hit_miss.op_cache_hit inst cache Op cache hits event=0x28f,umask=3 00 op_cache_hit_miss.op_cache_miss inst cache Op cache misses event=0x28f,umask=4 00 op_cache_hit_miss.all_op_cache_accesses inst cache Op cache accesses of all types event=0x28f,umask=7 00 l2_request_g1.group2 l2 cache L2 cache requests of non-cacheable type (non-cached data and instructions reads, self-modifying code checks) event=0x60,umask=1 00 l2_request_g1.l2_hw_pf l2 cache L2 cache requests: from hardware prefetchers to prefetch directly into L2 (hit or miss) event=0x60,umask=2 00 l2_request_g1.prefetch_l2_cmd l2 cache L2 cache requests: prefetch directly into L2 event=0x60,umask=4 00 l2_request_g1.cacheable_ic_read l2 cache L2 cache requests: instruction cache reads event=0x60,umask=0x10 00 l2_request_g1.ls_rd_blk_c_s l2 cache L2 cache requests: data cache shared reads event=0x60,umask=0x20 00 l2_request_g1.rd_blk_x l2 cache L2 cache requests: data cache stores event=0x60,umask=0x40 00 l2_request_g1.rd_blk_l l2 cache L2 cache requests: data cache reads including hardware and software prefetch event=0x60,umask=0x80 00 l2_request_g1.all_dc l2 cache L2 cache requests of common types from L1 data cache (including prefetches) event=0x60,umask=0xe0 00 l2_request_g1.all_no_prefetch l2 cache L2 cache requests of common types not including prefetches event=0x60,umask=0xf1 00 l2_request_g1.all l2 cache L2 cache requests of all types event=0x60,umask=0xf7 00 l2_request_g2.ls_rd_sized_nc l2 cache L2 cache requests: non-coherent, non-cacheable LS sized reads event=0x61,umask=0x20 00 l2_request_g2.ls_rd_sized l2 cache L2 cache requests: coherent, non-cacheable LS sized reads event=0x61,umask=0x40 00 l2_wcb_req.wcb_close l2 cache Write Combining Buffer (WCB) closures event=0x63,umask=0x20 00 l2_cache_req_stat.ic_fill_miss l2 cache Core to L2 cache requests (not including L2 prefetch) with status: instruction cache request miss in L2 event=0x64,umask=1 00 l2_cache_req_stat.ic_fill_hit_s l2 cache Core to L2 cache requests (not including L2 prefetch) with status: instruction cache hit non-modifiable line in L2 event=0x64,umask=2 00 l2_cache_req_stat.ic_fill_hit_x l2 cache Core to L2 cache requests (not including L2 prefetch) with status: instruction cache hit modifiable line in L2 event=0x64,umask=4 00 l2_cache_req_stat.ic_hit_in_l2 l2 cache Core to L2 cache requests (not including L2 prefetch) for instruction cache hits event=0x64,umask=6 00 l2_cache_req_stat.ic_access_in_l2 l2 cache Core to L2 cache requests (not including L2 prefetch) for instruction cache access event=0x64,umask=7 00 l2_cache_req_stat.ls_rd_blk_c l2 cache Core to L2 cache requests (not including L2 prefetch) with status: data cache request miss in L2 event=0x64,umask=8 00 l2_cache_req_stat.ic_dc_miss_in_l2 l2 cache Core to L2 cache requests (not including L2 prefetch) for data and instruction cache misses event=0x64,umask=9 00 l2_cache_req_stat.ls_rd_blk_x l2 cache Core to L2 cache requests (not including L2 prefetch) with status: data cache store or state change hit in L2 event=0x64,umask=0x10 00 l2_cache_req_stat.ls_rd_blk_l_hit_s l2 cache Core to L2 cache requests (not including L2 prefetch) with status: data cache read hit non-modifiable line in L2 event=0x64,umask=0x20 00 l2_cache_req_stat.ls_rd_blk_l_hit_x l2 cache Core to L2 cache requests (not including L2 prefetch) with status: data cache read hit modifiable line in L2 event=0x64,umask=0x40 00 l2_cache_req_stat.ls_rd_blk_cs l2 cache Core to L2 cache requests (not including L2 prefetch) with status: data cache shared read hit in L2 event=0x64,umask=0x80 00 l2_cache_req_stat.dc_hit_in_l2 l2 cache Core to L2 cache requests (not including L2 prefetch) for data cache hits event=0x64,umask=0xf0 00 l2_cache_req_stat.ic_dc_hit_in_l2 l2 cache Core to L2 cache requests (not including L2 prefetch) for data and instruction cache hits event=0x64,umask=0xf6 00 l2_cache_req_stat.dc_access_in_l2 l2 cache Core to L2 cache requests (not including L2 prefetch) for data cache access event=0x64,umask=0xf8 00 l2_cache_req_stat.all l2 cache Core to L2 cache requests (not including L2 prefetch) for data and instruction cache access event=0x64,umask=0xff 00 l2_pf_hit_l2.l2_hwpf l2 cache L2 prefetches accepted by the L2 pipeline which hit in the L2 cache and are generated from L2 hardware prefetchers event=0x70,umask=0x1f 00 l2_pf_hit_l2.l1_dc_hwpf l2 cache L2 prefetches accepted by the L2 pipeline which hit in the L2 cache and are generated from L1 data hardware prefetchers event=0x70,umask=0xe0 00 l2_pf_hit_l2.l1_dc_l2_hwpf l2 cache L2 prefetches accepted by the L2 pipeline which hit in the L2 cache and are generated from L1 data and L2 hardware prefetchers event=0x70,umask=0xff 00 l2_pf_miss_l2_hit_l3.l2_hwpf l2 cache L2 prefetches accepted by the L2 pipeline which miss the L2 cache but hit in the L3 cache and are generated from L2 hardware prefetchers event=0x71,umask=0x1f 00 l2_pf_miss_l2_hit_l3.l1_dc_hwpf l2 cache L2 prefetches accepted by the L2 pipeline which miss the L2 cache but hit in the L3 cache and are generated from L1 data hardware prefetchers event=0x71,umask=0xe0 00 l2_pf_miss_l2_hit_l3.l1_dc_l2_hwpf l2 cache L2 prefetches accepted by the L2 pipeline which miss the L2 cache but hit in the L3 cache and are generated from L1 data and L2 hardware prefetchers event=0x71,umask=0xff 00 l2_pf_miss_l2_l3.l2_hwpf l2 cache L2 prefetches accepted by the L2 pipeline which miss the L2 as well as the L3 caches and are generated from L2 hardware prefetchers event=0x72,umask=0x1f 00 l2_pf_miss_l2_l3.l1_dc_hwpf l2 cache L2 prefetches accepted by the L2 pipeline which miss the L2 as well as the L3 caches and are generated from L1 data hardware prefetchers event=0x72,umask=0xe0 00 l2_pf_miss_l2_l3.l1_dc_l2_hwpf l2 cache L2 prefetches accepted by the L2 pipeline which miss the L2 as well as the L3 caches and are generated from L1 data and L2 hardware prefetchers event=0x72,umask=0xff 00 l2_fill_rsp_src.local_ccx l2 cache L2 cache fills from L3 cache or different L2 cache in the same CCX event=0x165,umask=2 00 l2_fill_rsp_src.near_cache l2 cache L2 cache fills from cache of another CCX when the address was in the same NUMA node event=0x165,umask=4 00 l2_fill_rsp_src.dram_io_near l2 cache L2 cache fills from either DRAM or MMIO in the same NUMA node event=0x165,umask=8 00 l2_fill_rsp_src.far_cache l2 cache L2 cache fills from cache of another CCX when the address was in a different NUMA node event=0x165,umask=0x10 00 l2_fill_rsp_src.dram_io_far l2 cache L2 cache fills from either DRAM or MMIO in a different NUMA node (same or different socket) event=0x165,umask=0x40 00 l2_fill_rsp_src.alternate_memories l2 cache L2 cache fills from extension memory event=0x165,umask=0x80 00 l2_fill_rsp_src.all l2 cache L2 cache fills from all types of data sources event=0x165,umask=0xde 00 l3_lookup_state.l3_miss l3 cache L3 cache misses event=4,umask=1 00 l3_lookup_state.l3_hit l3 cache L3 cache hits event=4,umask=0xfe 00 l3_lookup_state.all_coherent_accesses_to_l3 l3 cache L3 cache requests for all coherent accesses event=4,umask=0xff 00 l3_xi_sampled_latency.dram_near l3 cache Average sampled latency when data is sourced from DRAM in the same NUMA node event=0xac,umask=1,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency.dram_far l3 cache Average sampled latency when data is sourced from DRAM in a different NUMA node event=0xac,umask=2,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency.near_cache l3 cache Average sampled latency when data is sourced from another CCX's cache when the address was in the same NUMA node event=0xac,umask=4,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency.far_cache l3 cache Average sampled latency when data is sourced from another CCX's cache when the address was in a different NUMA node event=0xac,umask=8,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency.ext_near l3 cache Average sampled latency when data is sourced from extension memory (CXL) in the same NUMA node event=0xac,umask=0x10,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency.ext_far l3 cache Average sampled latency when data is sourced from extension memory (CXL) in a different NUMA node event=0xac,umask=0x20,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency.all l3 cache Average sampled latency from all data sources event=0xac,umask=0x3f,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency_requests.dram_near l3 cache L3 cache fill requests sourced from DRAM in the same NUMA node event=0xad,umask=1,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency_requests.dram_far l3 cache L3 cache fill requests sourced from DRAM in a different NUMA node event=0xad,umask=2,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency_requests.near_cache l3 cache L3 cache fill requests sourced from another CCX's cache when the address was in the same NUMA node event=0xad,umask=4,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency_requests.far_cache l3 cache L3 cache fill requests sourced from another CCX's cache when the address was in a different NUMA node event=0xad,umask=8,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency_requests.ext_near l3 cache L3 cache fill requests sourced from extension memory (CXL) in the same NUMA node event=0xad,umask=0x10,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency_requests.ext_far l3 cache L3 cache fill requests sourced from extension memory (CXL) in a different NUMA node event=0xad,umask=0x20,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 l3_xi_sampled_latency_requests.all l3 cache L3 cache fill requests sourced from all data sources event=0xad,umask=0x3f,enallcores=1,enallslices=1,sliceid=3,threadmask=3 00 ls_bad_status2.stli_other load store Store-to-load conflicts (load unable to complete due to a non-forwardable conflict with an older store) event=0x24,umask=2 00 ls_locks.bus_lock load store Retired Lock instructions which caused a bus lock event=0x25,umask=1 00 ls_ret_cl_flush load store Retired CLFLUSH instructions event=0x26 00 ls_ret_cpuid load store Retired CPUID instructions event=0x27 00 ls_dispatch.ld_dispatch load store Number of memory load operations dispatched to the load-store unit event=0x29,umask=1 00 ls_dispatch.store_dispatch load store Number of memory store operations dispatched to the load-store unit event=0x29,umask=2 00 ls_dispatch.ld_st_dispatch load store Number of memory load-store operations dispatched to the load-store unit event=0x29,umask=4 00 ls_dispatch.all load store Number of memory operations dispatched to the load-store unit event=0x29,umask=7 00 ls_smi_rx load store SMIs received event=0x2b 00 ls_int_taken load store Interrupts taken event=0x2c 00 ls_stlf load store Store-to-load-forward (STLF) hits event=0x35 00 ls_st_commit_cancel2.st_commit_cancel_wcb_full load store Non-cacheable store commits cancelled due to the non-cacheable commit buffer being full event=0x37,umask=1 00 ls_mab_alloc.load_store_allocations load store Miss Address Buffer (MAB) entries allocated by a Load-Store (LS) pipe for load-store allocations event=0x41,umask=0x3f 00 ls_mab_alloc.hardware_prefetcher_allocations load store Miss Address Buffer (MAB) entries allocated by a Load-Store (LS) pipe for hardware prefetcher allocations event=0x41,umask=0x40 00 ls_mab_alloc.all_allocations load store Miss Address Buffer (MAB) entries allocated by a Load-Store (LS) pipe for all types of allocations event=0x41,umask=0x7f 00 ls_dmnd_fills_from_sys.local_l2 load store Demand data cache fills from local L2 cache event=0x43,umask=1 00 ls_dmnd_fills_from_sys.local_ccx load store Demand data cache fills from L3 cache or different L2 cache in the same CCX event=0x43,umask=2 00 ls_dmnd_fills_from_sys.local_all load store Demand data cache fills from local L2 cache, L3 cache or different L2 cache in the same CCX event=0x43,umask=3 00 ls_dmnd_fills_from_sys.near_cache load store Demand data cache fills from cache of another CCX when the address was in the same NUMA node event=0x43,umask=4 00 ls_dmnd_fills_from_sys.dram_io_near load store Demand data cache fills from either DRAM or MMIO in the same NUMA node event=0x43,umask=8 00 ls_dmnd_fills_from_sys.far_cache load store Demand data cache fills from cache of another CCX when the address was in a different NUMA node event=0x43,umask=0x10 00 ls_dmnd_fills_from_sys.remote_cache load store Demand data cache fills from cache of another CCX when the address was in the same or a different NUMA node event=0x43,umask=0x14 00 ls_dmnd_fills_from_sys.dram_io_far load store Demand data cache fills from either DRAM or MMIO in a different NUMA node (same or different socket) event=0x43,umask=0x40 00 ls_dmnd_fills_from_sys.dram_io_all load store Demand data cache fills from either DRAM or MMIO in the same or a different NUMA node (same or different socket) event=0x43,umask=0x48 00 ls_dmnd_fills_from_sys.far_all load store Demand data cache fills from either cache of another CCX, DRAM or MMIO when the address was in a different NUMA node (same or different socket) event=0x43,umask=0x50 00 ls_dmnd_fills_from_sys.alternate_memories load store Demand data cache fills from extension memory event=0x43,umask=0x80 00 ls_dmnd_fills_from_sys.all load store Demand data cache fills from all types of data sources event=0x43,umask=0xff 00 ls_any_fills_from_sys.local_l2 load store Any data cache fills from local L2 cache event=0x44,umask=1 00 ls_any_fills_from_sys.local_ccx load store Any data cache fills from L3 cache or different L2 cache in the same CCX event=0x44,umask=2 00 ls_any_fills_from_sys.local_all load store Any data cache fills from local L2 cache or L3 cache or different L2 cache in the same CCX event=0x44,umask=3 00 ls_any_fills_from_sys.near_cache load store Any data cache fills from cache of another CCX when the address was in the same NUMA node event=0x44,umask=4 00 ls_any_fills_from_sys.dram_io_near load store Any data cache fills from either DRAM or MMIO in the same NUMA node event=0x44,umask=8 00 ls_any_fills_from_sys.far_cache load store Any data cache fills from cache of another CCX when the address was in a different NUMA node event=0x44,umask=0x10 00 ls_any_fills_from_sys.remote_cache load store Any data cache fills from cache of another CCX when the address was in the same or a different NUMA node event=0x44,umask=0x14 00 ls_any_fills_from_sys.dram_io_far load store Any data cache fills from either DRAM or MMIO in a different NUMA node (same or different socket) event=0x44,umask=0x40 00 ls_any_fills_from_sys.dram_io_all load store Any data cache fills from either DRAM or MMIO in any NUMA node (same or different socket) event=0x44,umask=0x48 00 ls_any_fills_from_sys.far_all load store Any data cache fills from either cache of another CCX, DRAM or MMIO when the address was in a different NUMA node (same or different socket) event=0x44,umask=0x50 00 ls_any_fills_from_sys.alternate_memories load store Any data cache fills from extension memory event=0x44,umask=0x80 00 ls_any_fills_from_sys.all load store Any data cache fills from all types of data sources event=0x44,umask=0xff 00 ls_l1_d_tlb_miss.tlb_reload_4k_l2_hit load store L1 DTLB misses with L2 DTLB hits for 4k pages event=0x45,umask=1 00 ls_l1_d_tlb_miss.tlb_reload_coalesced_page_hit load store L1 DTLB misses with L2 DTLB hits for coalesced pages. A coalesced page is a 16k page created from four adjacent 4k pages event=0x45,umask=2 00 ls_l1_d_tlb_miss.tlb_reload_2m_l2_hit load store L1 DTLB misses with L2 DTLB hits for 2M pages event=0x45,umask=4 00 ls_l1_d_tlb_miss.tlb_reload_1g_l2_hit load store L1 DTLB misses with L2 DTLB hits for 1G pages event=0x45,umask=8 00 ls_l1_d_tlb_miss.tlb_reload_4k_l2_miss load store L1 DTLB misses with L2 DTLB misses (page-table walks are requested) for 4k pages event=0x45,umask=0x10 00 ls_l1_d_tlb_miss.tlb_reload_coalesced_page_miss load store L1 DTLB misses with L2 DTLB misses (page-table walks are requested) for coalesced pages. A coalesced page is a 16k page created from four adjacent 4k pages event=0x45,umask=0x20 00 ls_l1_d_tlb_miss.tlb_reload_2m_l2_miss load store L1 DTLB misses with L2 DTLB misses (page-table walks are requested) for 2M pages event=0x45,umask=0x40 00 ls_l1_d_tlb_miss.tlb_reload_1g_l2_miss load store L1 DTLB misses with L2 DTLB misses (page-table walks are requested) for 1G pages event=0x45,umask=0x80 00 ls_l1_d_tlb_miss.all_l2_miss load store L1 DTLB misses with L2 DTLB misses (page-table walks are requested) for all page sizes event=0x45,umask=0xf0 00 ls_l1_d_tlb_miss.all load store L1 DTLB misses for all page sizes event=0x45,umask=0xff 00 ls_misal_loads.ma64 load store 64B misaligned (cacheline crossing) loads event=0x47,umask=1 00 ls_misal_loads.ma4k load store 4kB misaligned (page crossing) loads event=0x47,umask=2 00 ls_pref_instr_disp.prefetch load store Software prefetch instructions dispatched (speculative) of type PrefetchT0 (move data to all cache levels), T1 (move data to all cache levels except L1) and T2 (move data to all cache levels except L1 and L2) event=0x4b,umask=1 00 ls_pref_instr_disp.prefetch_w load store Software prefetch instructions dispatched (speculative) of type PrefetchW (move data to L1 cache and mark it modifiable) event=0x4b,umask=2 00 ls_pref_instr_disp.prefetch_nta load store Software prefetch instructions dispatched (speculative) of type PrefetchNTA (move data with minimum cache pollution i.e. non-temporal access) event=0x4b,umask=4 00 ls_pref_instr_disp.all load store Software prefetch instructions dispatched (speculative) of all types event=0x4b,umask=7 00 wcb_close.full_line_64b load store Number of events that caused a Write Combining Buffer (WCB) entry to close because all 64 bytes of the entry have been written to event=0x50,umask=1 00 ls_inef_sw_pref.data_pipe_sw_pf_dc_hit load store Software prefetches that did not fetch data outside of the processor core as the PREFETCH instruction saw a data cache hit event=0x52,umask=1 00 ls_inef_sw_pref.mab_mch_cnt load store Software prefetches that did not fetch data outside of the processor core as the PREFETCH instruction saw a match on an already allocated Miss Address Buffer (MAB) event=0x52,umask=2 00 ls_inef_sw_pref.all load store event=0x52,umask=3 00 ls_sw_pf_dc_fills.local_l2 load store Software prefetch data cache fills from local L2 cache event=0x59,umask=1 00 ls_sw_pf_dc_fills.local_ccx load store Software prefetch data cache fills from L3 cache or different L2 cache in the same CCX event=0x59,umask=2 00 ls_sw_pf_dc_fills.local_all load store Software prefetch data cache fills from local L2 cache, L3 cache or different L2 cache in the same CCX event=0x59,umask=3 00 ls_sw_pf_dc_fills.near_cache load store Software prefetch data cache fills from cache of another CCX in the same NUMA node event=0x59,umask=4 00 ls_sw_pf_dc_fills.dram_io_near load store Software prefetch data cache fills from either DRAM or MMIO in the same NUMA node event=0x59,umask=8 00 ls_sw_pf_dc_fills.far_cache load store Software prefetch data cache fills from cache of another CCX in a different NUMA node event=0x59,umask=0x10 00 ls_sw_pf_dc_fills.remote_cache load store Software prefetch data cache fills from cache of another CCX when the address was in the same or a different NUMA node event=0x59,umask=0x14 00 ls_sw_pf_dc_fills.dram_io_far load store Software prefetch data cache fills from either DRAM or MMIO in a different NUMA node (same or different socket) event=0x59,umask=0x40 00 ls_sw_pf_dc_fills.dram_io_all load store Software prefetch data cache fills from either DRAM or MMIO in the same or a different NUMA node (same or different socket) event=0x59,umask=0x48 00 ls_sw_pf_dc_fills.far_all load store Software prefetch data cache fills from either cache of another CCX, DRAM or MMIO when the address was in a different NUMA node (same or different socket) event=0x59,umask=0x50 00 ls_sw_pf_dc_fills.alternate_memories load store Software prefetch data cache fills from extension memory event=0x59,umask=0x80 00 ls_sw_pf_dc_fills.all load store Software prefetch data cache fills from all types of data sources event=0x59,umask=0xdf 00 ls_hw_pf_dc_fills.local_l2 load store Hardware prefetch data cache fills from local L2 cache event=0x5a,umask=1 00 ls_hw_pf_dc_fills.local_ccx load store Hardware prefetch data cache fills from L3 cache or different L2 cache in the same CCX event=0x5a,umask=2 00 ls_hw_pf_dc_fills.local_all load store Hardware prefetch data cache fills from local L2 cache, L3 cache or different L2 cache in the same CCX event=0x5a,umask=3 00 ls_hw_pf_dc_fills.near_cache load store Hardware prefetch data cache fills from cache of another CCX when the address was in the same NUMA node event=0x5a,umask=4 00 ls_hw_pf_dc_fills.dram_io_near load store Hardware prefetch data cache fills from either DRAM or MMIO in the same NUMA node event=0x5a,umask=8 00 ls_hw_pf_dc_fills.far_cache load store Hardware prefetch data cache fills from cache of another CCX when the address was in a different NUMA node event=0x5a,umask=0x10 00 ls_hw_pf_dc_fills.remote_cache load store Hardware prefetch data cache fills from cache of another CCX when the address was in the same or a different NUMA node event=0x5a,umask=0x14 00 ls_hw_pf_dc_fills.dram_io_far load store Hardware prefetch data cache fills from either DRAM or MMIO in a different NUMA node (same or different socket) event=0x5a,umask=0x40 00 ls_hw_pf_dc_fills.dram_io_all load store Hardware prefetch data cache fills from either DRAM or MMIO in the same or a different NUMA node (same or different socket) event=0x5a,umask=0x48 00 ls_hw_pf_dc_fills.far_all load store Hardware prefetch data cache fills from either cache of another CCX, DRAM or MMIO when the address was in a different NUMA node (same or different socket) event=0x5a,umask=0x50 00 ls_hw_pf_dc_fills.alternate_memories load store Hardware prefetch data cache fills from extension memory event=0x5a,umask=0x80 00 ls_hw_pf_dc_fills.all load store Hardware prefetch data cache fills from all types of data sources event=0x5a,umask=0xdf 00 ls_alloc_mab_count load store In-flight L1 data cache misses i.e. Miss Address Buffer (MAB) allocations each cycle event=0x5f 00 ls_not_halted_cyc load store Core cycles not in halt event=0x76 00 ls_tlb_flush.all load store All TLB Flushes event=0x78,umask=0xff 00 ls_not_halted_p0_cyc.p0_freq_cyc load store Reference cycles (P0 frequency) not in halt event=0x120,umask=1 00 umc_mem_clk memory controller event=0 01 Number of memory clock (MEMCLK) cycles umc_data_slot_clks.all memory controller event=0x14 01 Number of clock cycles used by the data bus umc_data_slot_clks.rd memory controller event=0x14,rdwrmask=1 01 Number of clock cycles used by the data bus for reads umc_data_slot_clks.wr memory controller event=0x14,rdwrmask=2 01 Number of clock cycles used by the data bus for writes core_reject_l2q.any cache Counts the number of request that were not accepted into the L2Q because the L2Q is FULL event=0x31,period=1000003 00 Counts the number of (demand and L1 prefetchers) core requests rejected by the L2Q due to a full or nearly full w condition which likely indicates back pressure from L2Q. It also counts requests that would have gone directly to the XQ, but are rejected due to a full or nearly full condition, indicating back pressure from the IDI link. The L2Q may also reject transactions from a core to insure fairness between cores, or to delay a cores dirty eviction when the address conflicts incoming external snoops. (Note that L2 prefetcher requests that are dropped are not counted by this event.) l1d.l0_replacement cache Counts the number of cache lines replaced in L0 data cache event=0x51,period=100003,umask=1 00 Counts L0 data line replacements including opportunistic replacements, and replacements that require stall-for-replace or block-for-replace l1d_miss.fb_full cache Number of cycles a demand request has waited due to L1D Fill Buffer (FB) unavailability event=0x49,period=1000003,umask=2 00 Counts number of cycles a demand request has waited due to L1D Fill Buffer (FB) unavailability. Demand requests include cacheable/uncacheable demand load, store, lock or SW prefetch accesses l1d_miss.l2_stalls cache Number of cycles a demand request has waited due to L1D due to lack of L2 resources event=0x49,period=1000003,umask=4 00 Counts number of cycles a demand request has waited due to L1D due to lack of L2 resources. Demand requests include cacheable/uncacheable demand load, store, lock or SW prefetch accesses l1d_miss.load cache Number of demand requests that missed L1D cache event=0x49,period=1000003,umask=1 00 Count occurrences (rising-edge) of DCACHE_PENDING sub-event0. Impl. sends per-port binary inc-bit the occupancy increases* (at FB alloc or promotion) l1d_pending.load cache Number of L1D misses that are outstanding event=0x48,period=1000003,umask=1 00 Counts number of L1D misses that are outstanding in each cycle, that is each cycle the number of Fill Buffers (FB) outstanding required by Demand Reads. FB either is held by demand loads, or it is held by non-demand loads and gets hit at least once by demand. The valid outstanding interval is defined until the FB deallocation by one of the following ways: from FB allocation, if FB is allocated by demand from the demand Hit FB, if it is allocated by hardware or software prefetch. Note: In the L1D, a Demand Read contains cacheable or noncacheable demand loads, including ones causing cache-line splits and reads due to page walks resulted from any request type l1d_pending.load_cycles cache Cycles with L1D load Misses outstanding event=0x48,cmask=1,period=1000003,umask=1 00 Counts duration of L1D miss outstanding in cycles l2_reject_xq.any cache Counts the number of demand and prefetch transactions that the External Queue (XQ) rejects due to a full or near full condition event=0x30,period=1000003 00 Counts the number of demand and prefetch transactions that the External Queue (XQ) rejects due to a full or near full condition which likely indicates back pressure from the IDI link. The XQ may reject transactions from the L2Q (non-cacheable requests), BBL (L2 misses) and WOB (L2 write-back victims) l2_request.all cache All accesses to L2 cache [This event is alias to L2_RQSTS.REFERENCES, L2_RQSTS.ANY] event=0x24,period=200003,umask=0xff 00 Counts all requests that were hit or true misses in L2 cache. True-miss excludes misses that were merged with ongoing L2 misses. [This event is alias to L2_RQSTS.REFERENCES, L2_RQSTS.ANY] l2_request.miss cache Read requests with true-miss in L2 cache [This event is alias to L2_RQSTS.MISS] event=0x24,period=200003,umask=0x3f 00 Counts read requests of any type with true-miss in the L2 cache. True-miss excludes L2 misses that were merged with ongoing L2 misses. [This event is alias to L2_RQSTS.MISS] l2_rqsts.any cache All accesses to L2 cache [This event is alias to L2_RQSTS.REFERENCES, L2_REQUEST.ALL] event=0x24,period=200003,umask=0xff 00 Counts all requests that were hit or true misses in L2 cache. True-miss excludes misses that were merged with ongoing L2 misses. [This event is alias to L2_RQSTS.REFERENCES, L2_REQUEST.ALL] l2_rqsts.code_rd_hit cache L2 cache hits when fetching instructions, code reads event=0x24,period=200003,umask=0x44 00 Counts L2 cache hits when fetching instructions, code reads l2_rqsts.demand_data_rd_hit cache Demand Data Read requests that hit L2 cache event=0x24,period=200003,umask=0x41 00 Counts the number of demand Data Read requests initiated by load instructions that hit L2 cache l2_rqsts.miss cache Read requests with true-miss in L2 cache [This event is alias to L2_REQUEST.MISS] event=0x24,period=200003,umask=0x3f 00 Counts read requests of any type with true-miss in the L2 cache. True-miss excludes L2 misses that were merged with ongoing L2 misses. [This event is alias to L2_REQUEST.MISS] l2_rqsts.references cache All accesses to L2 cache [This event is alias to L2_REQUEST.ALL,L2_RQSTS.ANY] event=0x24,period=200003,umask=0xff 00 Counts all requests that were hit or true misses in L2 cache. True-miss excludes misses that were merged with ongoing L2 misses. [This event is alias to L2_REQUEST.ALL,L2_RQSTS.ANY] l2_rqsts.rfo_hit cache RFO requests that hit L2 cache event=0x24,period=200003,umask=0x42 00 Counts the RFO (Read-for-Ownership) requests that hit L2 cache lock_cycles.cache_lock_duration cache Cycles when L1D is locked event=0x42,period=2000003,umask=2 00 This event counts the number of cycles when the L1D is locked uncore_cpu_lowpower mem_bound_stalls_ifetch.all cache Counts the number of cycles the core is stalled due to an instruction cache or TLB miss event=0x35,period=1000003,umask=0x7f 00 mem_bound_stalls_ifetch.l2_hit cache Counts the number of cycles the core is stalled due to an instruction cache or TLB miss which hit in the L2 cache event=0x35,period=1000003,umask=1 00 Counts the number of cycles the core is stalled due to an instruction cache or Translation Lookaside Buffer (TLB) miss which hit in the L2 cache. Includes L2 Hit resulting from and L1D eviction of another core in the same module which is longer latency than a typical L2 hit mem_bound_stalls_ifetch.l2_hit cache Counts the number of cycles the core is stalled due to an instruction cache or TLB miss which hit in the L2 cache event=0x35,period=1000003,umask=1 00 Counts the number of cycles the core is stalled due to an instruction cache or Translation Lookaside Buffer (TLB) miss which hit in the L2 cache mem_bound_stalls_ifetch.l2_miss cache Counts the number of cycles the core is stalled due to an instruction cache or TLB miss which missed in the L2 cache event=0x35,period=1000003,umask=0x7e 00 mem_bound_stalls_ifetch.llc_hit cache Counts the number of unhalted cycles when the core is stalled due to an icache or itlb miss which hit in the LLC event=0x35,period=1000003,umask=6 00 mem_bound_stalls_load.all cache Counts the number of unhalted cycles when the core is stalled due to an L1 demand load miss event=0x34,period=1000003,umask=0x7f 00 mem_bound_stalls_load.l2_hit cache Counts the number of cycles the core is stalled due to a demand load which hit in the L2 cache event=0x34,period=1000003,umask=1 00 Counts the number of cycles a core is stalled due to a demand load which hit in the L2 cache. Includes L2 Hit resulting from and L1D eviction of another core in the same module which is longer latency than a typical L2 hit mem_bound_stalls_load.l2_hit cache Counts the number of cycles the core is stalled due to a demand load which hit in the L2 cache event=0x34,period=1000003,umask=1 00 Counts the number of cycles a core is stalled due to a demand load which hit in the L2 cache mem_bound_stalls_load.l2_miss cache Counts the number of cycles the core is stalled due to a demand load which missed in the L2 cache event=0x34,period=1000003,umask=0x7e 00 mem_bound_stalls_load.llc_hit cache Counts the number of unhalted cycles when the core is stalled due to a demand load miss which hit in the LLC event=0x34,period=1000003,umask=6 00 mem_bound_stalls_load.llc_miss cache Counts the number of unhalted cycles when the core is stalled due to a demand load miss which missed all the local caches event=0x34,period=1000003,umask=0x78 00 mem_bound_stalls_load.llc_miss cache Counts the number of unhalted cycles when the core is stalled due to a demand load miss which missed all the local caches. If the core has access to an L3 cache, an LLC miss refers to an L3 cache miss, otherwise it is an L2 cache miss event=0x34,period=1000003,umask=0x78 00 mem_inst_retired.all_loads cache Counts all retired load instructions Supports address when precise event=0xd0,period=1000003,umask=0x81 00 Counts Instructions with at least one architecturally visible load retired Supports address when precise mem_inst_retired.all_swpf cache Retired software prefetch instructions event=0xd0,period=1000003,umask=0x84 00 Counts all retired software prefetch instructions mem_inst_retired.any cache All retired memory instructions Supports address when precise event=0xd0,period=1000003,umask=0x87 00 Counts all retired memory instructions - loads and stores Supports address when precise mem_inst_retired.stlb_hit_loads cache Retired load instructions that hit the STLB Supports address when precise event=0xd0,period=100003,umask=9 00 Number of retired load instructions with a clean hit in the 2nd-level TLB (STLB) Supports address when precise mem_inst_retired.stlb_hit_stores cache Retired store instructions that hit the STLB Supports address when precise event=0xd0,period=100003,umask=0xa 00 Number of retired store instructions that hit in the 2nd-level TLB (STLB) Supports address when precise mem_load_l3_hit_retired.xsnp_fwd cache Retired load instructions whose data sources were a cross-core Snoop hits and forwards data from an in on-package core cache (induced by NI$) Supports address when precise event=0xd2,period=20011,umask=0x10 00 Counts retired load instructions whose data sources were a cross-core Snoop hits and forwards data from an in on-package core cache (induced by NI$) Supports address when precise mem_load_l3_hit_retired.xsnp_hitm cache Retired load instructions whose data sources were HitM responses from shared L3, Hit-with-FWD is normally excluded Supports address when precise event=0xd2,period=20011,umask=4 00 Counts retired load instructions whose data sources were HitM responses from shared L3, Hit-with-FWD is normally excluded Supports address when precise mem_load_retired.l1_hit_l1 cache Counts retired load instructions with at least one uop that hit in the Level 1 of the L1 data cache event=0xd1,period=1000003 00 mem_load_uops_retired.l1_hit cache Counts the number of load ops retired that hit the L1 data cache event=0xd1,period=1000003,umask=1 00 mem_load_uops_retired.l1_hit cache Counts the number of load ops retired that hit the L1 data cache event=0xd1,period=200003,umask=1 00 mem_load_uops_retired.l1_miss cache Counts the number of load ops retired that miss in the L1 data cache event=0xd1,period=1000003,umask=0x40 00 mem_load_uops_retired.l1_miss cache Counts the number of load ops retired that miss in the L1 data cache event=0xd1,period=200003,umask=0x40 00 mem_load_uops_retired.l2_hit cache Counts the number of load ops retired that hit in the L2 cache event=0xd1,period=1000003,umask=2 00 Counts the number of load ops retired that hit in the L2 cache. Includes L2 Hit resulting from and L1D eviction of another core in the same module which is longer latency than a typical L2 hit mem_load_uops_retired.l2_hit cache Counts the number of load ops retired that hit in the L2 cache event=0xd1,period=200003,umask=2 00 mem_load_uops_retired.l2_miss cache Counts the number of load ops retired that miss in the L2 cache event=0xd1,period=1000003,umask=0x80 00 mem_load_uops_retired.l2_miss cache Counts the number of load ops retired that miss in the L2 cache event=0xd1,period=200003,umask=0x80 00 mem_load_uops_retired.l3_hit cache Counts the number of load ops retired that hit in the L3 cache event=0xd1,period=1000003,umask=0x1c 00 mem_load_uops_retired.wcb_hit cache Counts the number of loads that hit in a write combining buffer (WCB), excluding the first load that caused the WCB to allocate event=0xd1,period=1000003,umask=0x20 00 mem_load_uops_retired.wcb_hit cache Counts the number of loads that hit in a write combining buffer (WCB), excluding the first load that caused the WCB to allocate event=0xd1,period=200003,umask=0x20 00 mem_scheduler_block.all cache Counts the number of cycles that uops are blocked for any of the following reasons: load buffer, store buffer or RSV full event=4,period=1000003,umask=7 00 mem_scheduler_block.ld_buf cache Counts the number of cycles that uops are blocked due to load buffer full event=4,period=1000003,umask=2 00 mem_scheduler_block.rsv cache Counts the number of cycles that uops are blocked due to RSV full event=4,period=1000003,umask=4 00 mem_scheduler_block.st_buf cache Counts the number of cycles that uops are blocked due to store buffer full event=4,period=1000003,umask=1 00 mem_uops_retired.all_loads cache Counts the number of load uops retired Supports address when precise event=0xd0,period=200003,umask=0x81 00 mem_uops_retired.all_loads cache Counts the number of load ops retired Supports address when precise event=0xd0,period=200003,umask=0x81 00 mem_uops_retired.all_stores cache Counts the number of store uops retired Supports address when precise event=0xd0,period=200003,umask=0x82 00 mem_uops_retired.all_stores cache Counts the number of store ops retired Supports address when precise event=0xd0,period=200003,umask=0x82 00 mem_uops_retired.load_latency_gt_1024 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise event=0xd0,period=1000003,umask=5,ldlat=0x400 00 mem_uops_retired.load_latency_gt_128 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise event=0xd0,period=200003,umask=5,ldlat=0x80 00 mem_uops_retired.load_latency_gt_128 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise event=0xd0,period=1000003,umask=5,ldlat=0x80 00 mem_uops_retired.load_latency_gt_16 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise event=0xd0,period=200003,umask=5,ldlat=0x10 00 mem_uops_retired.load_latency_gt_16 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise event=0xd0,period=1000003,umask=5,ldlat=0x10 00 mem_uops_retired.load_latency_gt_2048 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise event=0xd0,period=1000003,umask=5,ldlat=0x800 00 mem_uops_retired.load_latency_gt_256 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise event=0xd0,period=200003,umask=5,ldlat=0x100 00 mem_uops_retired.load_latency_gt_256 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise event=0xd0,period=1000003,umask=5,ldlat=0x100 00 mem_uops_retired.load_latency_gt_32 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise event=0xd0,period=200003,umask=5,ldlat=0x20 00 mem_uops_retired.load_latency_gt_32 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise event=0xd0,period=1000003,umask=5,ldlat=0x20 00 mem_uops_retired.load_latency_gt_4 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise event=0xd0,period=200003,umask=5,ldlat=0x4 00 mem_uops_retired.load_latency_gt_4 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise event=0xd0,period=1000003,umask=5,ldlat=0x4 00 mem_uops_retired.load_latency_gt_512 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise event=0xd0,period=200003,umask=5,ldlat=0x200 00 mem_uops_retired.load_latency_gt_512 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise event=0xd0,period=1000003,umask=5,ldlat=0x200 00 mem_uops_retired.load_latency_gt_64 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise event=0xd0,period=200003,umask=5,ldlat=0x40 00 mem_uops_retired.load_latency_gt_64 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise event=0xd0,period=1000003,umask=5,ldlat=0x40 00 mem_uops_retired.load_latency_gt_8 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise event=0xd0,period=200003,umask=5,ldlat=0x8 00 mem_uops_retired.load_latency_gt_8 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise event=0xd0,period=1000003,umask=5,ldlat=0x8 00 mem_uops_retired.split cache Counts the number of memory uops retired that were splits Supports address when precise event=0xd0,period=200003,umask=0x43 00 mem_uops_retired.split_stores cache Counts the number of retired split store uops Supports address when precise event=0xd0,period=200003,umask=0x42 00 mem_uops_retired.stlb_miss cache Counts the number of memory uops retired that missed in the second level TLB Supports address when precise event=0xd0,period=200003,umask=0x13 00 mem_uops_retired.stlb_miss_loads cache Counts the number of load uops retired that miss in the second Level TLB Supports address when precise event=0xd0,period=200003,umask=0x11 00 mem_uops_retired.stlb_miss_stores cache Counts the number of store uops retired that miss in the second level TLB Supports address when precise event=0xd0,period=200003,umask=0x12 00 mem_uops_retired.store_latency cache Counts the number of stores uops retired same as MEM_UOPS_RETIRED.ALL_STORES Supports address when precise event=0xd0,period=200003,umask=6 00 mem_uops_retired.store_latency cache Counts the number of stores uops retired same as MEM_UOPS_RETIRED.ALL_STORES Supports address when precise event=0xd0,period=1000003,umask=6 00 mem_uop_retired.any cache Retired memory uops for any access event=0xe5,period=1000003,umask=0xf 00 Number of retired micro-operations (uops) for load or store memory accesses ocr.demand_data_rd.l3_hit.snoop_hitm cache Counts demand data reads that were supplied by the L3 cache where a snoop hit in another cores caches, data forwarding is required as the data is modified event=0x2a,period=100003,umask=1,offcore_rsp=0x40001E00001 00 ocr.demand_data_rd.l3_hit.snoop_hit_with_fwd cache Counts demand data reads that were supplied by the L3 cache where a snoop hit in another cores caches which forwarded the unmodified data to the requesting core event=0x2a,period=100003,umask=1,offcore_rsp=0x20001E00001 00 ocr.demand_rfo.l3_hit.snoop_hitm cache Counts demand read for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by the L3 cache where a snoop hit in another cores caches, data forwarding is required as the data is modified event=0x2a,period=100003,umask=1,offcore_rsp=0x40001E00002 00 offcore_requests.all_requests cache Any memory transaction that reached the SQ event=0x21,period=100003,umask=0x80 00 Counts memory transactions reached the super queue including requests initiated by the core, all L3 prefetches, page walks, etc. offcore_requests.demand_code_rd cache Cacheable and Non-Cacheable code read requests event=0x21,period=100003,umask=2 00 Counts both cacheable and Non-Cacheable code read requests offcore_requests_outstanding.cycles_with_data_rd cache Cycles when offcore outstanding cacheable Core Data Read transactions are present in SuperQueue (SQ), queue to uncore event=0x20,cmask=1,period=1000003,umask=8 00 Counts cycles when offcore outstanding cacheable Core Data Read transactions are present in the super queue. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.cycles_with_demand_rfo cache Cycles with offcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncore event=0x20,cmask=1,period=1000003,umask=4 00 Counts the number of offcore outstanding demand rfo Reads transactions in the super queue every cycle. The 'Offcore outstanding' state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.data_rd cache Offcore outstanding cacheable Core Data Read transactions in SuperQueue (SQ), queue to uncore event=0x20,period=1000003,umask=8 00 Counts the number of offcore outstanding cacheable Core Data Read transactions in the super queue every cycle. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.demand_rfo cache Store Read transactions pending for off-core. Highly correlated event=0x20,period=1000003,umask=4 00 Counts the number of off-core outstanding read-for-ownership (RFO) store transactions every cycle. An RFO transaction is considered to be in the Off-core outstanding state between L2 cache miss and transaction completion topdown_fe_bound.icache cache Counts the number of issue slots every cycle that were not delivered by the frontend due to an icache miss event=0x71,period=1000003,umask=0x20 00 arith.fpdiv_active floating point Cycles when floating-point divide unit is busy executing divide or square root operations event=0xb0,cmask=1,period=1000003,umask=1 00 Counts cycles when divide unit is busy executing divide or square root operations. Accounts for floating-point operations only arith.fpdiv_active floating point Counts the number of cycles when any of the floating point dividers are active event=0xcd,cmask=1,period=1000003,umask=2 00 fp_arith_dispatched.v0 floating point Number of FP-arith-uops dispatched on 1st VEC port (port 0). FP-arith-uops are of type ADD* / SUB* / MUL / FMA* / DPP event=0xb3,period=2000003,umask=1 00 fp_arith_dispatched.v1 floating point Number of FP-arith-uops dispatched on 2nd VEC port (port 1) event=0xb3,period=2000003,umask=2 00 fp_arith_dispatched.v2 floating point Number of FP-arith-uops dispatched on 3rd VEC port (port 5) event=0xb3,period=2000003,umask=4 00 fp_arith_dispatched.v3 floating point Number of FP-arith-uops dispatched on 4th VEC port event=0xb3,period=2000003,umask=8 00 fp_arith_inst_retired.128b_packed_double floating point This event is deprecated. Refer to new event FP_ARITH_OPS_RETIRED.128B_PACKED_DOUBLE event=0xc7,period=100003,umask=4 10 fp_arith_inst_retired.128b_packed_single floating point This event is deprecated. Refer to new event FP_ARITH_OPS_RETIRED.128B_PACKED_SINGLE event=0xc7,period=100003,umask=8 10 fp_arith_inst_retired.256b_packed_double floating point This event is deprecated. Refer to new event FP_ARITH_OPS_RETIRED.256B_PACKED_DOUBLE event=0xc7,period=100003,umask=0x10 10 fp_arith_inst_retired.256b_packed_single floating point This event is deprecated. Refer to new event FP_ARITH_OPS_RETIRED.256B_PACKED_SINGLE event=0xc7,period=100003,umask=0x20 10 fp_arith_inst_retired.4_flops floating point This event is deprecated. Refer to new event FP_ARITH_OPS_RETIRED.4_FLOPS event=0xc7,period=100003,umask=0x18 10 fp_arith_inst_retired.scalar floating point This event is deprecated. Refer to new event FP_ARITH_OPS_RETIRED.SCALAR event=0xc7,period=1000003,umask=3 10 fp_arith_inst_retired.scalar_double floating point This event is deprecated. Refer to new event FP_ARITH_OPS_RETIRED.SCALAR_DOUBLE event=0xc7,period=100003,umask=1 10 fp_arith_inst_retired.scalar_single floating point This event is deprecated. Refer to new event FP_ARITH_OPS_RETIRED.SCALAR_SINGLE event=0xc7,period=100003,umask=2 10 fp_arith_inst_retired.vector floating point This event is deprecated. Refer to new event FP_ARITH_OPS_RETIRED.VECTOR event=0xc7,period=1000003,umask=0x3c 10 fp_arith_inst_retired.vector_128b floating point FP_ARITH_INST_RETIRED.VECTOR_128B [This event is alias to FP_ARITH_OPS_RETIRED.VECTOR_128B] event=0xc7,period=100003,umask=0xc 00 fp_arith_inst_retired.vector_256b floating point FP_ARITH_INST_RETIRED.VECTOR_256B [This event is alias to FP_ARITH_OPS_RETIRED.VECTOR_256B] event=0xc7,period=100003,umask=0x30 00 fp_arith_ops_retired.128b_packed_double floating point Counts number of SSE/AVX computational 128-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 2 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=4 00 Number of SSE/AVX computational 128-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 2 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_ops_retired.128b_packed_single floating point Number of SSE/AVX computational 128-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 4 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=8 00 Number of SSE/AVX computational 128-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 4 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_ops_retired.256b_packed_double floating point Counts number of SSE/AVX computational 256-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 4 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=0x10 00 Number of SSE/AVX computational 256-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 4 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_ops_retired.256b_packed_single floating point Counts number of SSE/AVX computational 256-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=0x20 00 Number of SSE/AVX computational 256-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_ops_retired.4_flops floating point Number of SSE/AVX computational 128-bit packed single and 256-bit packed double precision FP instructions retired; some instructions will count twice as noted below. Each count represents 2 or/and 4 computation operations, 1 for each element. Applies to SSE* and AVX* packed single precision and packed double precision FP instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=0x18 00 Number of SSE/AVX computational 128-bit packed single precision and 256-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 2 or/and 4 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point and packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_ops_retired.scalar floating point Number of SSE/AVX computational scalar floating-point instructions retired; some instructions will count twice as noted below. Applies to SSE* and AVX* scalar, double and single precision floating-point: ADD SUB MUL DIV MIN MAX RCP14 RSQRT14 RANGE SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform multiple calculations per element event=0xc7,period=1000003,umask=3 00 Number of SSE/AVX computational scalar single precision and double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_ops_retired.scalar_double floating point Counts number of SSE/AVX computational scalar double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=1 00 Number of SSE/AVX computational scalar double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_ops_retired.scalar_single floating point Counts number of SSE/AVX computational scalar single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=2 00 Number of SSE/AVX computational scalar single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_ops_retired.vector floating point Number of any Vector retired FP arithmetic instructions event=0xc7,period=1000003,umask=0x3c 00 Number of any Vector retired FP arithmetic instructions. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_ops_retired.vector_128b floating point FP_ARITH_OPS_RETIRED.VECTOR_128B [This event is alias to FP_ARITH_INST_RETIRED.VECTOR_128B] event=0xc7,period=100003,umask=0xc 00 fp_arith_ops_retired.vector_256b floating point FP_ARITH_OPS_RETIRED.VECTOR_256B [This event is alias to FP_ARITH_INST_RETIRED.VECTOR_256B] event=0xc7,period=100003,umask=0x30 00 fp_flops_retired.all floating point Counts the number of all types of floating point operations per uop with all default weighting event=0xc8,period=1000003,umask=3 00 fp_flops_retired.dp floating point This event is deprecated. [This event is alias to FP_FLOPS_RETIRED.FP64] event=0xc8,period=1000003,umask=1 10 fp_flops_retired.fp32 floating point Counts the number of floating point operations that produce 32 bit single precision results event=0xc8,period=1000003,umask=2 00 fp_flops_retired.fp32 floating point Counts the number of floating point operations that produce 32 bit single precision results [This event is alias to FP_FLOPS_RETIRED.SP] event=0xc8,period=1000003,umask=2 00 fp_flops_retired.fp64 floating point Counts the number of floating point operations that produce 64 bit double precision results event=0xc8,period=1000003,umask=1 00 fp_flops_retired.fp64 floating point Counts the number of floating point operations that produce 64 bit double precision results [This event is alias to FP_FLOPS_RETIRED.DP] event=0xc8,period=1000003,umask=1 00 fp_flops_retired.sp floating point This event is deprecated. [This event is alias to FP_FLOPS_RETIRED.FP32] event=0xc8,period=1000003,umask=2 10 fp_inst_retired.128b_dp floating point Counts the number of retired instructions whose sources are a packed 128 bit double precision floating point. This may be SSE or AVX.128 operations event=0xc7,period=1000003,umask=8 00 fp_inst_retired.128b_dp floating point Counts the total number of floating point retired instructions event=0xc7,period=1000003,umask=8 00 fp_inst_retired.128b_sp floating point Counts the number of retired instructions whose sources are a packed 128 bit single precision floating point. This may be SSE or AVX.128 operations event=0xc7,period=1000003,umask=4 00 fp_inst_retired.256b_dp floating point Counts the number of retired instructions whose sources are a packed 256 bit double precision floating point event=0xc7,period=1000003,umask=0x20 00 fp_inst_retired.256b_sp floating point Counts the number of retired instructions whose sources are a packed 256 bit single precision floating point event=0xc7,period=1000003,umask=0x10 00 fp_inst_retired.32b_sp floating point Counts the number of retired instructions whose sources are a scalar 32bit single precision floating point event=0xc7,period=1000003,umask=1 00 fp_inst_retired.64b_dp floating point Counts the number of retired instructions whose sources are a scalar 64 bit double precision floating point event=0xc7,period=1000003,umask=2 00 fp_inst_retired.all floating point Counts the total number of floating point retired instructions event=0xc7,period=1000003,umask=0x3f 00 fp_vint_uops_executed.primary floating point Counts the number of uops executed on floating point and vector integer port 0, 1, 2, 3 event=0xb2,period=1000003,umask=0x1e 00 fp_vint_uops_executed.std floating point Counts the number of uops executed on floating point and vector integer store data port event=0xb2,period=1000003,umask=1 00 uops_retired.fpdiv floating point Counts the number of floating point divide uops retired (x87 and sse, including x87 sqrt) event=0xc2,period=2000003,umask=8 00 baclears.any frontend Counts the total number of BACLEARS due to all branch types including conditional and unconditional jumps, returns, and indirect branches event=0xe6,period=200003,umask=1 00 Counts the total number of BACLEARS, which occur when the Branch Target Buffer (BTB) prediction or lack thereof, was corrected by a later branch predictor in the frontend. Includes BACLEARS due to all branch types including conditional and unconditional jumps, returns, and indirect branches frontend_retired.any_ant frontend Retired ANT branches event=0xc6,period=100007,umask=3,frontend=0x9 00 Always Not Taken (ANT) conditional retired branches (no BTB entry and not mispredicted) frontend_retired.any_dsb_miss frontend Retired Instructions who experienced DSB miss event=0xc6,period=100007,umask=3,frontend=0x1 00 Counts retired Instructions that experienced DSB (Decode stream buffer i.e. the decoded instruction-cache) miss frontend_retired.dsb_miss frontend Retired Instructions who experienced a critical DSB miss event=0xc6,period=100007,umask=3,frontend=0x11 00 Number of retired Instructions that experienced a critical DSB (Decode stream buffer i.e. the decoded instruction-cache) miss. Critical means stalls were exposed to the back-end as a result of the DSB miss frontend_retired.icache frontend Counts the number of instructions retired that were tagged because empty issue slots were seen before the uop due to icache miss event=0xc6,period=1000003,umask=0x20 00 frontend_retired.itlb_miss frontend Counts the number of instructions retired that were tagged because empty issue slots were seen before the uop due to ITLB miss event=0xc6,period=1000003,umask=0x10 00 frontend_retired.itlb_miss frontend Retired Instructions who experienced iTLB true miss event=0xc6,period=100007,umask=3,frontend=0x14 00 Counts retired Instructions that experienced iTLB (Instruction TLB) true miss frontend_retired.l1i_miss frontend Retired Instructions who experienced Instruction L1 Cache true miss event=0xc6,period=100007,umask=3,frontend=0x12 00 Counts retired Instructions who experienced Instruction L1 Cache true miss frontend_retired.l2_miss frontend Retired Instructions who experienced Instruction L2 Cache true miss event=0xc6,period=100007,umask=3,frontend=0x13 00 Counts retired Instructions who experienced Instruction L2 Cache true miss frontend_retired.latency_ge_128 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 128 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=3,frontend=0x608006 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 128 cycles which was not interrupted by a back-end stall frontend_retired.latency_ge_16 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 16 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=3,frontend=0x601006 00 Counts retired instructions that are delivered to the back-end after a front-end stall of at least 16 cycles. During this period the front-end delivered no uops frontend_retired.latency_ge_2 frontend Retired instructions after front-end starvation of at least 2 cycles event=0xc6,period=100007,umask=3,frontend=0x600206 00 Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of at least 2 cycles which was not interrupted by a back-end stall frontend_retired.latency_ge_256 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 256 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=3,frontend=0x610006 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 256 cycles which was not interrupted by a back-end stall frontend_retired.latency_ge_2_bubbles_ge_1 frontend Retired instructions that are fetched after an interval where the front-end had at least 1 bubble-slot for a period of 2 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=3,frontend=0x100206 00 Counts retired instructions that are delivered to the back-end after the front-end had at least 1 bubble-slot for a period of 2 cycles. A bubble-slot is an empty issue-pipeline slot while there was no RAT stall frontend_retired.latency_ge_32 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 32 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=3,frontend=0x602006 00 Counts retired instructions that are delivered to the back-end after a front-end stall of at least 32 cycles. During this period the front-end delivered no uops frontend_retired.latency_ge_4 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 4 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=3,frontend=0x600406 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 4 cycles which was not interrupted by a back-end stall frontend_retired.latency_ge_512 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 512 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=3,frontend=0x620006 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 512 cycles which was not interrupted by a back-end stall frontend_retired.latency_ge_64 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 64 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=3,frontend=0x604006 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 64 cycles which was not interrupted by a back-end stall frontend_retired.latency_ge_8 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 8 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=3,frontend=0x600806 00 Counts retired instructions that are delivered to the back-end after a front-end stall of at least 8 cycles. During this period the front-end delivered no uops frontend_retired.misp_ant frontend Mispredicted Retired ANT branches event=0xc6,period=100007,umask=2,frontend=0x9 00 ANT retired branches that got just mispredicted frontend_retired.ms_flows frontend Counts flows delivered by the Microcode Sequencer event=0xc6,period=100007,umask=3,frontend=0x8 00 frontend_retired.stlb_miss frontend Retired Instructions who experienced STLB (2nd level TLB) true miss event=0xc6,period=100007,umask=3,frontend=0x15 00 Counts retired Instructions that experienced STLB (2nd level TLB) true miss frontend_retired.unknown_branch frontend Retired instructions that caused clears due to being Unknown Branches event=0xc6,period=100007,umask=3,frontend=0x17 00 Number retired branch instructions that caused the front-end to be resteered when it finds the instruction in a fetch line. This is called Unknown Branch which occurs for the first time a branch instruction is fetched or when the branch is not tracked by the BPU (Branch Prediction Unit) anymore frontend_retired_source.icache_l2_hit frontend Counts the number of instructions retired that were tagged because empty issue slots were seen before the uop due to Instruction L1 cache miss, that hit in the L2 cache event=0xc9,period=1000003,umask=1 00 Counts the number of instructions retired that were tagged because empty issue slots were seen before the uop due to Instruction L1 cache miss, that hit in the L2 cache. Includes L2 Hit resulting from and L1D eviction of another core in the same module which is longer latency than a typical L2 hit frontend_retired_source.icache_l2_miss frontend Counts the number of instructions retired that were tagged because empty issue slots were seen before the uop due to Instruction L1 cache miss, that missed in the L2 cache event=0xc9,period=1000003,umask=0xe 00 frontend_retired_source.icache_l3_hit frontend Counts the number of instructions retired that were tagged because empty issue slots were seen before the uop due to Instruction L1 cache miss, that hit in the L3 cache event=0xc9,period=1000003,umask=6 00 frontend_retired_source.itlb_stlb_hit frontend Counts the number of instructions retired that were tagged because empty issue slots were seen before the uop due to ITLB miss that hit in the second level TLB event=0xc9,period=1000003,umask=0x10 00 frontend_retired_source.itlb_stlb_miss frontend Counts the number of instructions retired that were tagged because empty issue slots were seen before the uop due to ITLB miss that also missed the second level TLB event=0xc9,period=1000003,umask=0x20 00 icache.accesses frontend Counts every time the code stream enters into a new cache line by walking sequential from the previous line or being redirected by a jump event=0x80,period=200003,umask=3 00 icache.hit frontend Counts every time the code stream enters into a new cache line by walking sequential from the previous line or being redirected by a jump and the instruction cache registers bytes are present event=0x80,period=200003,umask=1 00 icache.misses frontend Counts every time the code stream enters into a new cache line by walking sequential from the previous line or being redirected by a jump and the instruction cache registers bytes are not present. - event=0x80,period=200003,umask=2 00 idq.dsb_cycles_ok frontend Cycles DSB is delivering optimal number of Uops event=0x79,cmask=8,period=2000003,umask=8 00 Counts the number of cycles where optimal number of uops was delivered to the Instruction Decode Queue (IDQ) from the DSB (Decode Stream Buffer) path. Count includes uops that may 'bypass' the IDQ idq.mite_cycles_ok frontend Cycles MITE is delivering optimal number of Uops event=0x79,cmask=8,period=2000003,umask=4 00 Counts the number of cycles where optimal number of uops was delivered to the Instruction Decode Queue (IDQ) from the MITE (legacy decode pipeline) path. During these cycles uops are not being delivered from the Decode Stream Buffer (DSB) idq.ms_uops frontend Uops initiated by MITE or Decode Stream Buffer (DSB) and delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=1000003,umask=0x20 00 Counts the number of uops initiated by MITE or Decode Stream Buffer (DSB) and delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may 'bypass' the IDQ idq_bubbles.core frontend This event counts a subset of the Topdown Slots event that when no operation was delivered to the back-end pipeline due to instruction fetch limitations when the back-end could have accepted more operations. Common examples include instruction cache misses or x86 instruction decode limitations event=0x9c,period=1000003,umask=1 00 This event counts a subset of the Topdown Slots event that when no operation was delivered to the back-end pipeline due to instruction fetch limitations when the back-end could have accepted more operations. Common examples include instruction cache misses or x86 instruction decode limitations. Software can use this event as the numerator for the Frontend Bound metric (or top-level category) of the Top-down Microarchitecture Analysis method idq_bubbles.cycles_0_uops_deliv.core frontend This event is deprecated. [This event is alias to IDQ_BUBBLES.STARVATION_CYCLES] event=0x9c,cmask=8,period=1000003,umask=1 10 idq_bubbles.cycles_fe_was_ok frontend Cycles when optimal number of uops was delivered to the back-end when the back-end is not stalled event=0x9c,cmask=1,inv=1,period=1000003,umask=1 00 Counts the number of cycles when the optimal number of uops were delivered by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls idq_bubbles.fetch_latency frontend Cycles when no uops are delivered by the IDQ for 2 or more cycles when backend of the machine is not stalled - normally indicating a Fetch Latency issue event=0x9c,period=1000003,umask=4 00 Counts the number of cycles when no uops were delivered by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls for 2 or more cycles - normally indicating a Fetch Latency issue idq_bubbles.starvation_cycles frontend Cycles when no uops are not delivered by the IDQ when backend of the machine is not stalled [This event is alias to IDQ_BUBBLES.CYCLES_0_UOPS_DELIV.CORE] event=0x9c,cmask=8,period=1000003,umask=1 00 Counts the number of cycles when no uops were delivered by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. [This event is alias to IDQ_BUBBLES.CYCLES_0_UOPS_DELIV.CORE] ms_decoded.ms_busy frontend Counts the number of cycles that the micro-sequencer is busy event=0xe7,period=1000003,umask=4 00 ld_head.l1_miss memory Counts the number of cycles that the head (oldest load) of the load buffer is stalled due to a DL1 miss event=5,period=1000003,umask=1 00 ld_head.wcb_full_at_ret memory Counts the number of cycles that the head (oldest load) of the load buffer and retirement are both stalled due to request buffers full or lock in progress event=5,period=1000003,umask=0x82 00 machine_clears.memory_ordering memory Counts the number of memory ordering machine clears triggered due to a snoop from an external agent. Does not count internally generated machine clears such as those due to disambiguations event=0xc3,period=20003,umask=2 00 mem_trans_retired.load_latency_gt_2048 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 2048 cycles Supports address when precise event=0xcd,period=23,umask=1,ldlat=0x800 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 2048 cycles. Reported latency may be longer than just the memory latency Supports address when precise misalign_mem_ref.load_page_split memory Counts misaligned loads that are 4K page splits event=0x13,period=200003,umask=2 00 misalign_mem_ref.store_page_split memory Counts misaligned stores that are 4K page splits event=0x13,period=200003,umask=4 00 ocr.demand_data_rd.l3_miss memory Counts demand data reads that were not supplied by the L3 cache event=0x2a,period=100003,umask=1,offcore_rsp=0xFE7F8000001 00 ocr.demand_rfo.l3_miss memory Counts demand read for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the L3 cache event=0x2a,period=100003,umask=1,offcore_rsp=0xFE7F8000002 00 offcore_requests_outstanding.cycles_with_l3_miss_demand_data_rd memory Cycles where data return is pending for a Demand Data Read request who miss L3 cache event=0x20,cmask=1,period=1000003,umask=0x10 00 Cycles with at least 1 Demand Data Read requests who miss L3 cache in the superQ assists.hardware other Count all other hardware assists or traps that are not necessarily architecturally exposed (through a software handler) beyond FP; SSE-AVX mix and A/D assists who are counted by dedicated sub-events event=0xc1,period=100003,umask=4 00 Count all other hardware assists or traps that are not necessarily architecturally exposed (through a software handler) beyond FP; SSE-AVX mix and A/D assists who are counted by dedicated sub-events. This includes, but not limited to, assists at EXE or MEM uop writeback like AVX* load/store/gather/scatter (non-FP GSSE-assist ) , assists generated by ROB like PEBS and RTIT, Uncore trap, RAR (Remote Action Request) and CET (Control flow Enforcement Technology) assists be_stalls.scoreboard other Counts cycles where the pipeline is stalled due to serializing operations event=0xa2,period=100003,umask=2 00 dependent_loads.any other Count number of times a load is depending on another load that had just write back its data or in previous or 2 cycles back. This event supports in-direct dependency through a single uop event=2,period=1000003,umask=7 00 int_uops_executed.2nd other Counts the number of uops executed on secondary integer ports 0,1,2,3 event=0xb3,period=1000003,umask=0x80 00 int_uops_executed.ld other Counts the number of uops executed on a load port event=0xb3,period=1000003,umask=1 00 Counts the number of uops executed on a load port. This event counts for integer uops even if the destination is FP/vector int_uops_executed.primary other Counts the number of uops executed on integer port 0,1, 2, 3 event=0xb3,period=1000003,umask=0x78 00 int_uops_executed.sta other Counts the number of uops executed on a Store address port event=0xb3,period=1000003,umask=2 00 Counts the number of uops executed on a Store address port. This event counts integer uops even if the data source is FP/vector int_uops_executed.std_jmp other Counts the number of uops executed on an integer store data and jump port event=0xb3,period=1000003,umask=4 00 memory_stalls.l1 other Counts cycles where no execution is happening due to loads waiting for L1 cache (that is: no execution & load in flight & no load missed L1 cache) event=0x46,period=1000003,umask=1 00 memory_stalls.l2 other Counts cycles where no execution is happening due to loads waiting for L2 cache (that is: no execution & load in flight & load missed L1 & no load missed L2 cache) event=0x46,period=1000003,umask=2 00 memory_stalls.l3 other Counts cycles where no execution is happening due to loads waiting for L3 cache (that is: no execution & load in flight & load missed L1 & load missed L2 cache & no load missed L3 Cache) event=0x46,period=1000003,umask=4 00 memory_stalls.mem other Counts cycles where no execution is happening due to loads waiting for Memory (that is: no execution & load in flight & a load missed L3 cache) event=0x46,period=1000003,umask=8 00 ocr.demand_data_rd.dram other Counts demand data reads that were supplied by DRAM event=0x2a,period=100003,umask=1,offcore_rsp=0x1E780000001 00 rs.empty_resource other Cycles when RS was empty and a resource allocation stall is asserted event=0xa5,period=1000003,umask=1 00 serialization.c01_ms_scb other Counts the number of issue slots in a UMWAIT or TPAUSE instruction where no uop issues due to the instruction putting the CPU into the C0.1 activity state event=0x75,period=1000003,umask=4 00 serialization.c01_ms_scb other Counts the number of issue slots in a UMWAIT or TPAUSE instruction where no uop issues due to the instruction putting the CPU into the C0.1 activity state event=0x75,period=200003,umask=4 00 serialization.iq_jeu_scb other Counts the number of issue slots where no uop could issue due to an IQ scoreboard that stalls allocation until a specified older uop retires or (in the case of jump scoreboard) executes. Commonly executed instructions with IQ scoreboards include LFENCE and MFENCE event=0x75,period=1000003,umask=1 00 xq.full other Cycles the uncore cannot take further requests event=0x2d,cmask=1,period=1000003,umask=1 00 number of cycles when the thread is active and the uncore cannot take any further requests (for example prefetches, loads or stores initiated by the Core that miss the L2 cache) arith.idiv_active pipeline Cycles when integer divide unit is busy executing divide or square root operations event=0xb0,cmask=1,period=1000003,umask=8 00 Counts cycles when divide unit is busy executing divide or square root operations. Accounts for integer operations only assists.any pipeline Number of occurrences where a microcode assist is invoked by hardware event=0xc1,period=100003,umask=0x1f 00 Counts the number of occurrences where a microcode assist is invoked by hardware. Examples include AD (page Access Dirty), FP and AVX related assists br_inst_retired.cond pipeline Counts retired JCC (Jump on Conditional Code) branch instructions retired includes both taken and not taken branches event=0xc4,period=200003,umask=0x7e 00 br_inst_retired.cond pipeline Conditional branch instructions retired event=0xc4,period=400009,umask=0x111 00 Counts conditional branch instructions retired br_inst_retired.cond_taken pipeline Counts the number of taken JCC branch instructions retired event=0xc4,period=200003,umask=0xfe 00 br_inst_retired.cond_taken pipeline Taken conditional branch instructions retired event=0xc4,period=400009,umask=0x101 00 Counts taken conditional branch instructions retired br_inst_retired.cond_taken_bwd pipeline Taken backward conditional branch instructions retired event=0xc4,period=400009,umask=1 00 Counts taken backward conditional branch instructions retired br_inst_retired.cond_taken_fwd pipeline Taken forward conditional branch instructions retired event=0xc4,period=400009,umask=0x102 00 Counts taken forward conditional branch instructions retired br_inst_retired.far_branch pipeline Counts the number of far branch instructions retired, includes far jump, far call and return, and Interrupt call and return event=0xc4,period=200003,umask=0xbf 00 br_inst_retired.indirect_jmp pipeline Counts the number of near indirect JMP branch instructions retired event=0xc4,period=200003,umask=0xef 00 br_inst_retired.rel_jmp pipeline Counts the number of near relative JMP branch instructions retired event=0xc4,period=200003,umask=0xdf 00 br_misp_retired.all_branches_cost pipeline All mispredicted branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch event=0xc5,period=400009,umask=0x44 00 br_misp_retired.cond pipeline Counts the number of mispredicted JCC branch instructions retired event=0xc5,period=200003,umask=0x7e 00 br_misp_retired.cond pipeline Mispredicted conditional branch instructions retired event=0xc5,period=400009,umask=0x111 00 Counts mispredicted conditional branch instructions retired br_misp_retired.cond_cost pipeline Mispredicted conditional branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch event=0xc5,period=400009,umask=0x151 00 br_misp_retired.cond_ntaken_cost pipeline Mispredicted non-taken conditional branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch event=0xc5,period=400009,umask=0x50 00 br_misp_retired.cond_taken pipeline Counts the number of mispredicted taken JCC branch instructions retired event=0xc5,period=200003,umask=0xfe 00 br_misp_retired.cond_taken pipeline number of branch instructions retired that were mispredicted and taken event=0xc5,period=400009,umask=0x101 00 Counts taken conditional mispredicted branch instructions retired br_misp_retired.cond_taken_bwd pipeline number of branch instructions retired that were mispredicted and taken backward event=0xc5,period=400009,umask=1 00 Counts taken backward conditional mispredicted branch instructions retired br_misp_retired.cond_taken_bwd_cost pipeline number of branch instructions retired that were mispredicted and taken backward. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch event=0xc5,period=400009,umask=0x8001 00 br_misp_retired.cond_taken_cost pipeline Mispredicted taken conditional branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch event=0xc5,period=400009,umask=0x141 00 br_misp_retired.cond_taken_fwd pipeline number of branch instructions retired that were mispredicted and taken forward event=0xc5,period=400009 00 Counts taken forward conditional mispredicted branch instructions retired br_misp_retired.cond_taken_fwd_cost pipeline number of branch instructions retired that were mispredicted and taken forward. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch event=0xc5,period=400009,umask=0x8002 00 br_misp_retired.indirect_call_cost pipeline Mispredicted indirect CALL retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch event=0xc5,period=400009,umask=0x42 00 br_misp_retired.indirect_cost pipeline Mispredicted near indirect branch instructions retired (excluding returns). This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch event=0xc5,period=100003,umask=0xc0 00 br_misp_retired.indirect_jmp pipeline Counts the number of mispredicted near indirect JMP branch instructions retired event=0xc5,period=200003,umask=0xef 00 br_misp_retired.near_taken_cost pipeline Mispredicted taken near branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch event=0xc5,period=400009,umask=0x60 00 br_misp_retired.ret_cost pipeline Mispredicted ret instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch event=0xc5,period=100007,umask=0x48 00 cpu_clk_unhalted.core pipeline Fixed Counter: Counts the number of unhalted core clock cycles event=0x3c,period=2000003 00 cpu_clk_unhalted.core pipeline Core cycles when the core is not in a halt state event=0x3c,period=2000003 00 Counts the number of core cycles while the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. This event is a component in many key event ratios. The core frequency may change from time to time due to transitions associated with Enhanced Intel SpeedStep Technology or TM2. For this reason this event may have a changing ratio with regards to time. When the core frequency is constant, this event can approximate elapsed time while the core was not in the halt state. It is counted on a dedicated fixed counter, leaving the programmable counters available for other events cpu_clk_unhalted.core_p pipeline Counts the number of unhalted core clock cycles [This event is alias to CPU_CLK_UNHALTED.THREAD_P] event=0x3c,period=2000003 00 cpu_clk_unhalted.core_p pipeline Thread cycles when thread is not in halt state [This event is alias to CPU_CLK_UNHALTED.THREAD_P] event=0x3c,period=2000003 00 This is an architectural event that counts the number of thread cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. The core frequency may change from time to time due to power or thermal throttling. For this reason, this event may have a changing ratio with regards to wall clock time. [This event is alias to CPU_CLK_UNHALTED.THREAD_P] cpu_clk_unhalted.pause pipeline Core clocks when a PAUSE is pending event=0xec,period=2000003,umask=0x40 00 cpu_clk_unhalted.pause_inst pipeline Number of Pause instructions event=0xec,cmask=1,edge=1,period=2000003,umask=0x40 00 cpu_clk_unhalted.ref_tsc pipeline Fixed Counter: Counts the number of unhalted reference clock cycles event=0,period=2000003,umask=3 00 cpu_clk_unhalted.ref_tsc pipeline Reference cycles when the core is not in halt state event=0,period=2000003,umask=3 00 Counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. Note: On all current platforms this event stops counting during 'throttling (TM)' states duty off periods the processor is 'halted'. The counter update is done at a lower clock rate then the core clock the overflow status bit for this counter may appear 'sticky'. After the counter has overflowed and software clears the overflow status bit and resets the counter to less than MAX. The reset value to the counter is not clocked immediately so the overflow status bit will flip 'high (1)' and generate another PMI (if enabled) after which the reset value gets clocked into the counter. Therefore, software will get the interrupt, read the overflow status bit '1 for bit 34 while the counter value is less than MAX. Software should ignore this case cpu_clk_unhalted.ref_tsc_p pipeline Counts the number of unhalted reference clock cycles event=0x3c,period=2000003,umask=1 00 Counts the number of reference cycles that the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. This event is not affected by core frequency changes and increments at a fixed frequency that is also used for the Time Stamp Counter (TSC). This event uses a programmable general purpose performance counter cpu_clk_unhalted.ref_tsc_p pipeline Reference cycles when the core is not in halt state event=0x3c,period=2000003,umask=1 00 Counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. Note: On all current platforms this event stops counting during 'throttling (TM)' states duty off periods the processor is 'halted'. The counter update is done at a lower clock rate then the core clock the overflow status bit for this counter may appear 'sticky'. After the counter has overflowed and software clears the overflow status bit and resets the counter to less than MAX. The reset value to the counter is not clocked immediately so the overflow status bit will flip 'high (1)' and generate another PMI (if enabled) after which the reset value gets clocked into the counter. Therefore, software will get the interrupt, read the overflow status bit '1 for bit 34 while the counter value is less than MAX. Software should ignore this case cpu_clk_unhalted.thread pipeline Fixed Counter: Counts the number of unhalted core clock cycles event=0x3c,period=2000003 00 cpu_clk_unhalted.thread pipeline Core cycles when the thread is not in a halt state event=0x3c,period=2000003 00 Counts the number of core cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. This event is a component in many key event ratios. The core frequency may change from time to time due to transitions associated with Enhanced Intel SpeedStep Technology or TM2. For this reason this event may have a changing ratio with regards to time. When the core frequency is constant, this event can approximate elapsed time while the core was not in the halt state. It is counted on a dedicated fixed counter, leaving the programmable counters available for other events cpu_clk_unhalted.thread_p pipeline Counts the number of unhalted core clock cycles [This event is alias to CPU_CLK_UNHALTED.CORE_P] event=0x3c,period=2000003 00 cpu_clk_unhalted.thread_p pipeline Thread cycles when thread is not in halt state [This event is alias to CPU_CLK_UNHALTED.CORE_P] event=0x3c,period=2000003 00 This is an architectural event that counts the number of thread cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. The core frequency may change from time to time due to power or thermal throttling. For this reason, this event may have a changing ratio with regards to wall clock time. [This event is alias to CPU_CLK_UNHALTED.CORE_P] inst_retired.any pipeline Fixed Counter: Counts the number of instructions retired event=0xc0,period=2000003 00 inst_retired.any_p pipeline Counts the number of instructions retired event=0xc0,period=2000003 00 inst_retired.br_fused pipeline retired macro-fused uops when there is a branch in the macro-fused pair (the two instructions that got macro-fused count once in this pmon) event=0xc0,period=1000003,umask=0x10 00 inst_retired.macro_fused pipeline INST_RETIRED.MACRO_FUSED event=0xc0,period=2000003,umask=0x30 00 inst_retired.nop pipeline Retired NOP instructions event=0xc0,period=2000003,umask=2 00 Counts all retired NOP or ENDBR32/64 or PREFETCHIT0/1 instructions int_misc.bpclear_cycles pipeline Bubble cycles of BPClear event=0xad,period=1000003,umask=0x40,frontend=0xB 00 int_vec_retired.128bit pipeline Number of vector integer instructions retired of 128-bit vector-width event=0xe7,period=1000003,umask=0x13 00 int_vec_retired.256bit pipeline Number of vector integer instructions retired of 256-bit vector-width event=0xe7,period=1000003,umask=0xac 00 ld_blocks.data_unknown pipeline Counts the number of occurrences a retired load gets blocked because its address exactly matches an older store whose data is not ready (a.k.a. unknown). unready_fwd event=3,period=1000003,umask=1 00 ld_blocks.store_forward pipeline Counts the number of occurrences a retired load gets blocked because its address partially overlaps with an older store (size mismatch) - unknown_sta/bad_forward event=3,period=1000003,umask=2 00 ld_blocks.store_forward pipeline Counts the number of retired loads that are blocked because its address partially overlapped with an older store event=3,period=1000003,umask=2 00 lsd.cycles_ok pipeline Cycles optimal number of Uops delivered by the LSD, but did not come from the decoder event=0xa8,cmask=8,period=2000003,umask=1 00 Counts the cycles when optimal number of uops is delivered by the LSD (Loop-stream detector) machine_clears.any pipeline Counts all machine clears for any reason including, but not limited to memory ordering, SMC, and FP assist event=0xc3,period=20003 00 machine_clears.disambiguation pipeline Counts the number of memory ordering machine clears triggered due to an internal load passing an older store within the same CPU event=0xc3,period=20003,umask=8 00 machine_clears.mrn_nuke pipeline Counts the number of nukes due to memory renaming event=0xc3,period=20003,umask=0x10 00 machine_clears.page_fault pipeline Counts the number of times that the machine clears due to a page fault. Covers both I-Side and D-Side (Loads/Stores) page faults. A page fault occurs when either the page is not present, or an access violation event=0xc3,period=20003,umask=0x20 00 machine_clears.slow pipeline This event is deprecated event=0xc3,period=20003,umask=0x6e 10 misc_retired.lbr_inserts pipeline LBR record is inserted event=0xe4,period=1000003,umask=1 00 misc_retired.lbr_inserts pipeline Counts the number of Last Branch Record (LBR) entries. Requires LBRs to be enabled and configured in IA32_LBR_CTL. [This event is alias to LBR_INSERTS.ANY] event=0xe4,period=1000003,umask=1 00 serialization.non_c01_ms_scb pipeline Counts the number of issue slots not consumed by the backend due to a micro-sequencer (MS) scoreboard, which stalls the front-end from issuing from the UROM until a specified older uop retires event=0x75,period=1000003,umask=2 00 Counts the number of issue slots not consumed by the backend due to a micro-sequencer (MS) scoreboard, which stalls the front-end from issuing from the UROM until a specified older uop retires. The most commonly executed instruction with an MS scoreboard is PAUSE topdown.backend_bound_slots pipeline This event counts a subset of the Topdown Slots event that were not consumed by the back-end pipeline due to lack of back-end resources, as a result of memory subsystem delays, execution units limitations, or other conditions event=0xa4,period=10000003,umask=2 00 This event counts a subset of the Topdown Slots event that were not consumed by the back-end pipeline due to lack of back-end resources, as a result of memory subsystem delays, execution units limitations, or other conditions. Software can use this event as the numerator for the Backend Bound metric (or top-level category) of the Top-down Microarchitecture Analysis method topdown.slots pipeline TMA slots available for an unhalted logical processor. Fixed counter - architectural event event=0,period=10000003,umask=4 00 Number of available slots for an unhalted logical processor. The event increments by machine-width of the narrowest pipeline as employed by the Top-down Microarchitecture Analysis method (TMA). Software can use this event as the denominator for the top-level metrics of the TMA method. This architectural event is counted on a designated fixed counter (Fixed Counter 3) topdown.slots_p pipeline TMA slots available for an unhalted logical processor. General counter - architectural event event=0xa4,period=10000003,umask=1 00 Counts the number of available slots for an unhalted logical processor. The event increments by machine-width of the narrowest pipeline as employed by the Top-down Microarchitecture Analysis method topdown_bad_speculation.all_p pipeline Counts the number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear event=0x73,period=1000003 00 topdown_bad_speculation.all_p pipeline Counts the number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear event=0x73,period=1000003 00 Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear. Only issue slots wasted due to fast nukes such as memory ordering nukes are counted. Other nukes are not accounted for. Counts all issue slots blocked during this recovery window, including relevant microcode flows, and while uops are not yet available in the instruction queue (IQ) or until an FE_BOUND event occurs besides OTHER and CISC. Also includes the issue slots that were consumed by the backend but were thrown away because they were younger than the mispredict or machine clear topdown_bad_speculation.fastnuke pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to Fast Nukes such as Memory Ordering Machine clears and MRN nukes event=0x73,period=1000003,umask=2 00 topdown_bad_speculation.mispredict pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to Branch Mispredict event=0x73,period=1000003,umask=4 00 topdown_be_bound.all pipeline Counts the number of retirement slots not consumed due to backend stalls [This event is alias to TOPDOWN_BE_BOUND.ALL_P] event=0xa4,period=1000003,umask=2 00 topdown_be_bound.alloc_restrictions pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to due to certain allocation restrictions event=0x74,period=1000003,umask=1 00 topdown_be_bound.all_p pipeline Counts the number of retirement slots not consumed due to backend stalls [This event is alias to TOPDOWN_BE_BOUND.ALL] event=0xa4,period=1000003,umask=2 00 topdown_be_bound.all_p pipeline Counts the number of retirement slots not consumed due to backend stalls event=0x74,period=1000003 00 topdown_be_bound.mem_scheduler pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to memory reservation stall (scheduler not being able to accept another uop). This could be caused by RSV full or load/store buffer block event=0x74,period=1000003,umask=2 00 topdown_be_bound.non_mem_scheduler pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to IEC and FPC RAT stalls - which can be due to the FIQ and IEC reservation station stall (integer, FP and SIMD scheduler not being able to accept another uop. ) event=0x74,period=1000003,umask=8 00 topdown_be_bound.register pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to mrbl stall. A 'marble' refers to a physical register file entry, also known as the physical destination (PDST) event=0x74,period=1000003,umask=0x20 00 topdown_be_bound.reorder_buffer pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to ROB full event=0x74,period=1000003,umask=0x40 00 topdown_be_bound.serialization pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to iq/jeu scoreboards or ms scb event=0x74,period=1000003,umask=0x10 00 topdown_fe_bound.all pipeline Fixed Counter: Counts the number of retirement slots not consumed due to front end stalls event=0,period=1000003,umask=6 00 topdown_fe_bound.all_p pipeline Counts the number of retirement slots not consumed due to front end stalls event=0x9c,period=1000003,umask=1 00 topdown_fe_bound.all_p pipeline Counts the number of retirement slots not consumed due to front end stalls event=0x71,period=1000003 00 topdown_fe_bound.branch_detect pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to BAClear event=0x71,period=1000003,umask=2 00 topdown_fe_bound.branch_resteer pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to BTClear event=0x71,period=1000003,umask=0x40 00 topdown_fe_bound.cisc pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to ms event=0x71,period=1000003,umask=1 00 topdown_fe_bound.decode pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to decode stall event=0x71,period=1000003,umask=8 00 topdown_fe_bound.frontend_latency pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to latency related stalls including BACLEARs, BTCLEARs, ITLB misses, and ICache misses event=0x71,period=1000003,umask=0x72 00 topdown_fe_bound.itlb pipeline This event is deprecated. [This event is alias to TOPDOWN_FE_BOUND.ITLB_MISS] event=0x71,period=1000003,umask=0x10 10 topdown_fe_bound.itlb_miss pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to itlb miss event=0x71,period=1000003,umask=0x10 00 topdown_fe_bound.itlb_miss pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to itlb miss [This event is alias to TOPDOWN_FE_BOUND.ITLB] event=0x71,period=1000003,umask=0x10 00 topdown_fe_bound.other pipeline Counts the number of issue slots every cycle that were not delivered by the frontend that do not categorize into any other common frontend stall event=0x71,period=1000003,umask=0x80 00 topdown_fe_bound.predecode pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to predecode wrong event=0x71,period=1000003,umask=4 00 topdown_retiring.all pipeline Fixed Counter: Counts the number of consumed retirement slots event=0,period=1000003,umask=7 00 topdown_retiring.all_p pipeline Counts the number of consumed retirement slots event=0xc2,period=1000003,umask=2 00 topdown_retiring.all_p pipeline Counts the number of consumed retirement slots event=0x72,period=1000003 00 uops_decoded.dec0_uops pipeline Number of non dec-by-all uops decoded by decoder event=0x76,period=1000003,umask=1 00 This event counts the number of not dec-by-all uops decoded by decoder 0 uops_dispatched.alu pipeline Uops executed on INT EU ALU ports event=0xb2,period=2000003,umask=2 00 Number of ALU integer uops dispatch to execution uops_dispatched.int_eu_all pipeline Uops executed on any INT EU ports event=0xb2,period=2000003,umask=1 00 Number of integer uops dispatched to execution uops_dispatched.jmp pipeline Number of Uops dispatched/executed by any of the 3 JEUs (all ups that hold the JEU including macro; micro jumps; fetch-from-eip) event=0xb2,period=2000003,umask=0x40 00 Number of jump uops dispatch to execution uops_dispatched.load pipeline Uops executed on Load ports event=0xb2,period=2000003,umask=4 00 Number of Load uops dispatched to execution uops_dispatched.shift pipeline Number of (shift) 1-cycle Uops dispatched/executed by any of the Shift Eus event=0xb2,period=2000003,umask=0x20 00 Number of SHIFT integer uops dispatch to execution uops_dispatched.slow pipeline Number of Uops dispatched/executed by Slow EU (e.g. 3+ cycles LEA, >1 cycles shift, iDIVs, CR; *H operation) event=0xb2,period=2000003,umask=8 00 Number of Slow integer uops dispatch to execution uops_dispatched.sta pipeline Number of Uops dispatched on STA ports event=0xb2,period=2000003,umask=0x80 00 Number of STA (Store Address) uops dispatch to execution uops_dispatched.std pipeline Uops executed on STD ports event=0xb2,period=2000003,umask=0x10 00 Number of STD (Store Data) uops dispatch to execution uops_issued.any pipeline When 4-uops are requested and only 2-uops are delivered, the event counts 2. Uops_issued correlates to the number of ROB entries. If uop takes 2 ROB slots it counts as 2 uops_issued event=0xe,period=200003 00 uops_issued.any pipeline Counts the number of uops issued by the front end every cycle event=0xe,period=1000003 00 Counts the number of uops issued by the front end every cycle. When 4-uops are requested and only 2-uops are delivered, the event counts 2. Uops_issued correlates to the number of ROB entries. If uop takes 2 ROB slots it counts as 2 uops_issued uops_retired.ms pipeline Counts the number of uops that are from the complex flows issued by the micro-sequencer (MS). This includes uops from flows due to complex instructions, faults, assists, and inserted flows event=0xc2,period=2000003,umask=1 00 uops_retired.ms_switches pipeline Number of non-speculative switches to the Microcode Sequencer (MS) event=0xc2,cmask=1,edge=1,period=2000003,umask=4,frontend=0x8 00 Switches to the Microcode Sequencer uops_retired.slots pipeline This event counts a subset of the Topdown Slots event that are utilized by operations that eventually get retired (committed) by the processor pipeline. Usually, this event positively correlates with higher performance for example, as measured by the instructions-per-cycle metric event=0xc2,period=2000003,umask=2 00 This event counts a subset of the Topdown Slots event that are utilized by operations that eventually get retired (committed) by the processor pipeline. Usually, this event positively correlates with higher performance for example, as measured by the instructions-per-cycle metric. Software can use this event as the numerator for the Retiring metric (or top-level category) of the Top-down Microarchitecture Analysis method uops_retired.x87 pipeline Counts the number of x87 uops retired, includes those in ms flows event=0xc2,period=2000003,umask=0x20 00 uops_retired.x87 pipeline Counts the number of x87 uops retired, includes those in ms flows event=0xc2,period=2000003,umask=2 00 uncore_hac_cbo unc_hac_cbo_tor_allocation.all uncore cache Number of all entries allocated. Includes also retries event=0x35,umask=8 01 unc_hac_cbo_tor_allocation.drd uncore cache Asserted on coherent DRD + DRdPref allocations into the queue. Cacheable only event=0x35,umask=1 01 uncore_hac_arb unc_hac_arb_req_trk_request.drd uncore interconnect Number of all coherent Data Read entries. Doesn't include prefetches event=0x81,umask=2 01 unc_hac_arb_transactions.all uncore interconnect Number of all CMI transactions event=0x8a,umask=1 01 unc_hac_arb_transactions.reads uncore interconnect Number of all CMI reads event=0x8a,umask=2 01 unc_hac_arb_transactions.writes uncore interconnect Number of all CMI writes not including Mflush event=0x8a,umask=4 01 unc_hac_arb_trk_requests.all uncore interconnect Total number of all outgoing entries allocated. Accounts for Coherent and non-coherent traffic event=0x81,umask=1 01 unc_mc0_rdcas_count_freerun uncore memory Counts every CAS read command sent from the Memory Controller 0 to DRAM (sum of all channels) event=0xff,umask=0x20 01 Counts every CAS read command sent from the Memory Controller 0 to DRAM (sum of all channels). Each CAS commands can be for 32B or 64B of data unc_mc0_total_reqcount_freerun uncore memory Counts every read and write request entering the Memory Controller 0 event=0xff,umask=0x10 01 Counts every read and write request entering the Memory Controller 0 (sum of all channels). All requests are counted as one, whether they are 32B or 64B Read/Write or partial/full line writes. Some write requests to the same address may merge to a single write command to DRAM. Therefore, the total request count may be higher than total DRAM BW unc_mc0_wrcas_count_freerun uncore memory Counts every CAS write command sent from the Memory Controller 0 to DRAM (sum of all channels) event=0xff,umask=0x30 01 Counts every CAS write command sent from the Memory Controller 0 to DRAM (sum of all channels). Each CAS commands can be for 32B or 64B of data unc_mc1_rdcas_count_freerun uncore memory Counts every CAS read command sent from the Memory Controller 1 to DRAM (sum of all channels) event=0xff,umask=0x20 01 Counts every CAS read command sent from the Memory Controller 1 to DRAM (sum of all channels). Each CAS commands can be for 32B or 64B of data unc_mc1_total_reqcount_freerun uncore memory Counts every read and write request entering the Memory Controller 1 event=0xff,umask=0x10 01 Counts every read and write request entering the Memory Controller 1 (sum of all channels). All requests are counted as one, whether they are 32B or 64B Read/Write or partial/full line writes. Some write requests to the same address may merge to a single write command to DRAM. Therefore, the total request count may be higher than total DRAM BW unc_mc1_wrcas_count_freerun uncore memory Counts every CAS write command sent from the Memory Controller 1 to DRAM (sum of all channels) event=0xff,umask=0x30 01 Counts every CAS write command sent from the Memory Controller 1 to DRAM (sum of all channels). Each CAS commands can be for 32B or 64B of data unc_m_rd_data uncore memory Number of bytes read from DRAM, in 32B chunks. Counter increments by 1 after receiving 32B chunk data event=0x3a 01 unc_m_total_data uncore memory Total number of read and write byte transfers to/from DRAM, in 32B chunks. Counter increments by 1 after sending or receiving 32B chunk data event=0x3c 01 unc_m_wr_data uncore memory Number of bytes written to DRAM, in 32B chunks. Counter increments by 1 after sending 32B chunk data event=0x3b 01 uncore_cncu dtlb_load_misses.miss_caused_walk virtual memory Counts the number of page walks initiated by a demand load that missed the first and second level TLBs event=8,period=200003,umask=1 00 dtlb_load_misses.stlb_hit virtual memory Counts the number of first level TLB misses but second level hits due to a demand load that did not start a page walk. Accounts for all page sizes. Will result in a DTLB write from STLB event=8,period=200003,umask=0x20 00 dtlb_load_misses.stlb_hit virtual memory Loads that miss the DTLB and hit the STLB event=0x12,period=100003,umask=0x320 00 Counts loads that miss the DTLB (Data TLB) and hit the STLB (Second level TLB) dtlb_load_misses.walk_completed virtual memory Counts the number of page walks completed due to load DTLB misses event=8,period=200003,umask=0xe 00 dtlb_load_misses.walk_completed_2m_4m virtual memory Counts the number of page walks completed due to load DTLB misses to a 2M or 4M page event=8,period=200003,umask=4 00 Counts the number of page walks completed due to loads (including SW prefetches) whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 2M or 4M pages. Includes page walks that page fault dtlb_load_misses.walk_completed_4k virtual memory Counts the number of page walks completed due to load DTLB misses to a 4K page event=8,period=200003,umask=2 00 Counts the number of page walks completed due to loads (including SW prefetches) whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 4K pages. Includes page walks that page fault dtlb_load_misses.walk_pending virtual memory Counts the number of page walks outstanding for Loads (demand or SW prefetch) in PMH every cycle event=8,period=200003,umask=0x10 00 Counts the number of page walks outstanding for Loads (demand or SW prefetch) in PMH every cycle. A PMH page walk is outstanding from page walk start till PMH becomes idle again (ready to serve next walk). Includes EPT-walk intervals dtlb_store_misses.miss_caused_walk virtual memory Counts the number of page walks initiated by a store that missed the first and second level TLBs event=0x49,period=2000003,umask=1 00 dtlb_store_misses.stlb_hit virtual memory Counts the number of first level TLB misses but second level hits due to stores that did not start a page walk. Accounts for all page sizes. Will result in a DTLB write from STLB event=0x49,period=2000003,umask=0x20 00 Counts the number of first level TLB misses but second level hits due to a demand load that did not start a page walk. Accounts for all page sizes. Will result in a DTLB write from STLB dtlb_store_misses.stlb_hit virtual memory Stores that miss the DTLB and hit the STLB event=0x13,period=100003,umask=0x320 00 Counts stores that miss the DTLB (Data TLB) and hit the STLB (2nd Level TLB) dtlb_store_misses.stlb_hit virtual memory Counts the number of first level TLB misses but second level hits due to stores that did not start a page walk. Accounts for all pages sizes. Will result in a DTLB write from STLB event=0x49,period=2000003,umask=0x20 00 dtlb_store_misses.walk_completed virtual memory Counts the number of page walks completed due to store DTLB misses to a 1G page event=0x49,period=2000003,umask=0xe 00 dtlb_store_misses.walk_completed_2m_4m virtual memory Counts the number of page walks completed due to store DTLB misses to a 2M or 4M page event=0x49,period=2000003,umask=4 00 Counts the number of page walks completed due to stores whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 2M or 4M pages. Includes page walks that page fault dtlb_store_misses.walk_completed_4k virtual memory Counts the number of page walks completed due to store DTLB misses to a 4K page event=0x49,period=2000003,umask=2 00 Counts the number of page walks completed due to stores whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 4K pages. Includes page walks that page fault dtlb_store_misses.walk_pending virtual memory Counts the number of page walks outstanding in the page miss handler (PMH) for stores every cycle event=0x49,period=200003,umask=0x10 00 Counts the number of page walks outstanding in the page miss handler (PMH) for stores every cycle. A PMH page walk is outstanding from page walk start till PMH becomes idle again (ready to serve next walk). Includes EPT-walk intervals itlb_misses.miss_caused_walk virtual memory Counts the number of page walks initiated by a instruction fetch that missed the first and second level TLBs event=0x85,period=2000003,umask=1 00 itlb_misses.stlb_hit virtual memory Counts the number of first level TLB misses but second level hits due to an instruction fetch that did not start a page walk. Account for all pages sizes. Will result in an ITLB write from STLB event=0x85,period=2000003,umask=0x20 00 itlb_misses.stlb_hit virtual memory Instruction fetch requests that miss the ITLB and hit the STLB event=0x11,period=100003,umask=0x120 00 Counts instruction fetch requests that miss the ITLB (Instruction TLB) and hit the STLB (Second-level TLB) itlb_misses.walk_completed virtual memory Counts the number of page walks completed due to instruction fetch misses to any page size event=0x85,period=2000003,umask=0xe 00 Counts the number of page walks completed due to instruction fetches whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to any page size. Includes page walks that page fault itlb_misses.walk_completed_2m_4m virtual memory Counts the number of page walks completed due to instruction fetch misses to a 2M or 4M page event=0x85,period=2000003,umask=4 00 Counts the number of page walks completed due to instruction fetches whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 2M or 4M pages. Includes page walks that page fault itlb_misses.walk_completed_4k virtual memory Counts the number of page walks completed due to instruction fetch misses to a 4K page event=0x85,period=2000003,umask=2 00 Counts the number of page walks completed due to instruction fetches whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 4K pages. Includes page walks that page fault itlb_misses.walk_pending virtual memory Counts the number of page walks outstanding for iside in PMH every cycle event=0x85,period=200003,umask=0x10 00 Counts the number of page walks outstanding for iside in PMH every cycle. A PMH page walk is outstanding from page walk start till PMH becomes idle again (ready to serve next walk). Includes EPT-walk intervals. Walks could be counted by edge detecting on this event, but would count restarted suspended walks l1d_cache.all_cache_ref cache L1 Data Cacheable reads and writes event=0x40,period=2000000,umask=0xa3 00 l1d_cache.all_ref cache L1 Data reads and writes event=0x40,period=2000000,umask=0x83 00 l1d_cache.evict cache Modified cache lines evicted from the L1 data cache event=0x40,period=200000,umask=0x10 00 l1d_cache.ld cache L1 Cacheable Data Reads event=0x40,period=2000000,umask=0xa1 00 l1d_cache.repl cache L1 Data line replacements event=0x40,period=200000,umask=8 00 l1d_cache.replm cache Modified cache lines allocated in the L1 data cache event=0x40,period=200000,umask=0x48 00 l1d_cache.st cache L1 Cacheable Data Writes event=0x40,period=2000000,umask=0xa2 00 l2_ads.self cache Cycles L2 address bus is in use event=0x21,period=200000,umask=0x40 00 l2_data_rqsts.self.e_state cache All data requests from the L1 data cache event=0x2c,period=200000,umask=0x44 00 l2_data_rqsts.self.i_state cache All data requests from the L1 data cache event=0x2c,period=200000,umask=0x41 00 l2_data_rqsts.self.mesi cache All data requests from the L1 data cache event=0x2c,period=200000,umask=0x4f 00 l2_data_rqsts.self.m_state cache All data requests from the L1 data cache event=0x2c,period=200000,umask=0x48 00 l2_data_rqsts.self.s_state cache All data requests from the L1 data cache event=0x2c,period=200000,umask=0x42 00 l2_dbus_busy.self cache Cycles the L2 cache data bus is busy event=0x22,period=200000,umask=0x40 00 l2_dbus_busy_rd.self cache Cycles the L2 transfers data to the core event=0x23,period=200000,umask=0x40 00 l2_ifetch.self.e_state cache L2 cacheable instruction fetch requests event=0x28,period=200000,umask=0x44 00 l2_ifetch.self.i_state cache L2 cacheable instruction fetch requests event=0x28,period=200000,umask=0x41 00 l2_ifetch.self.mesi cache L2 cacheable instruction fetch requests event=0x28,period=200000,umask=0x4f 00 l2_ifetch.self.m_state cache L2 cacheable instruction fetch requests event=0x28,period=200000,umask=0x48 00 l2_ifetch.self.s_state cache L2 cacheable instruction fetch requests event=0x28,period=200000,umask=0x42 00 l2_ld.self.any.e_state cache L2 cache reads event=0x29,period=200000,umask=0x74 00 l2_ld.self.any.i_state cache L2 cache reads event=0x29,period=200000,umask=0x71 00 l2_ld.self.any.mesi cache L2 cache reads event=0x29,period=200000,umask=0x7f 00 l2_ld.self.any.m_state cache L2 cache reads event=0x29,period=200000,umask=0x78 00 l2_ld.self.any.s_state cache L2 cache reads event=0x29,period=200000,umask=0x72 00 l2_ld.self.demand.e_state cache L2 cache reads event=0x29,period=200000,umask=0x44 00 l2_ld.self.demand.i_state cache L2 cache reads event=0x29,period=200000,umask=0x41 00 l2_ld.self.demand.mesi cache L2 cache reads event=0x29,period=200000,umask=0x4f 00 l2_ld.self.demand.m_state cache L2 cache reads event=0x29,period=200000,umask=0x48 00 l2_ld.self.demand.s_state cache L2 cache reads event=0x29,period=200000,umask=0x42 00 l2_ld.self.prefetch.e_state cache L2 cache reads event=0x29,period=200000,umask=0x54 00 l2_ld.self.prefetch.i_state cache L2 cache reads event=0x29,period=200000,umask=0x51 00 l2_ld.self.prefetch.mesi cache L2 cache reads event=0x29,period=200000,umask=0x5f 00 l2_ld.self.prefetch.m_state cache L2 cache reads event=0x29,period=200000,umask=0x58 00 l2_ld.self.prefetch.s_state cache L2 cache reads event=0x29,period=200000,umask=0x52 00 l2_ld_ifetch.self.e_state cache All read requests from L1 instruction and data caches event=0x2d,period=200000,umask=0x44 00 l2_ld_ifetch.self.i_state cache All read requests from L1 instruction and data caches event=0x2d,period=200000,umask=0x41 00 l2_ld_ifetch.self.mesi cache All read requests from L1 instruction and data caches event=0x2d,period=200000,umask=0x4f 00 l2_ld_ifetch.self.m_state cache All read requests from L1 instruction and data caches event=0x2d,period=200000,umask=0x48 00 l2_ld_ifetch.self.s_state cache All read requests from L1 instruction and data caches event=0x2d,period=200000,umask=0x42 00 l2_lines_in.self.any cache L2 cache misses event=0x24,period=200000,umask=0x70 00 l2_lines_in.self.demand cache L2 cache misses event=0x24,period=200000,umask=0x40 00 l2_lines_in.self.prefetch cache L2 cache misses event=0x24,period=200000,umask=0x50 00 l2_lines_out.self.any cache L2 cache lines evicted event=0x26,period=200000,umask=0x70 00 l2_lines_out.self.demand cache L2 cache lines evicted event=0x26,period=200000,umask=0x40 00 l2_lines_out.self.prefetch cache L2 cache lines evicted event=0x26,period=200000,umask=0x50 00 l2_lock.self.e_state cache L2 locked accesses event=0x2b,period=200000,umask=0x44 00 l2_lock.self.i_state cache L2 locked accesses event=0x2b,period=200000,umask=0x41 00 l2_lock.self.mesi cache L2 locked accesses event=0x2b,period=200000,umask=0x4f 00 l2_lock.self.m_state cache L2 locked accesses event=0x2b,period=200000,umask=0x48 00 l2_lock.self.s_state cache L2 locked accesses event=0x2b,period=200000,umask=0x42 00 l2_m_lines_in.self cache L2 cache line modifications event=0x25,period=200000,umask=0x40 00 l2_m_lines_out.self.any cache Modified lines evicted from the L2 cache event=0x27,period=200000,umask=0x70 00 l2_m_lines_out.self.demand cache Modified lines evicted from the L2 cache event=0x27,period=200000,umask=0x40 00 l2_m_lines_out.self.prefetch cache Modified lines evicted from the L2 cache event=0x27,period=200000,umask=0x50 00 l2_no_req.self cache Cycles no L2 cache requests are pending event=0x32,period=200000,umask=0x40 00 l2_reject_busq.self.any.e_state cache Rejected L2 cache requests event=0x30,period=200000,umask=0x74 00 l2_reject_busq.self.any.i_state cache Rejected L2 cache requests event=0x30,period=200000,umask=0x71 00 l2_reject_busq.self.any.mesi cache Rejected L2 cache requests event=0x30,period=200000,umask=0x7f 00 l2_reject_busq.self.any.m_state cache Rejected L2 cache requests event=0x30,period=200000,umask=0x78 00 l2_reject_busq.self.any.s_state cache Rejected L2 cache requests event=0x30,period=200000,umask=0x72 00 l2_reject_busq.self.demand.e_state cache Rejected L2 cache requests event=0x30,period=200000,umask=0x44 00 l2_reject_busq.self.demand.i_state cache Rejected L2 cache requests event=0x30,period=200000,umask=0x41 00 l2_reject_busq.self.demand.mesi cache Rejected L2 cache requests event=0x30,period=200000,umask=0x4f 00 l2_reject_busq.self.demand.m_state cache Rejected L2 cache requests event=0x30,period=200000,umask=0x48 00 l2_reject_busq.self.demand.s_state cache Rejected L2 cache requests event=0x30,period=200000,umask=0x42 00 l2_reject_busq.self.prefetch.e_state cache Rejected L2 cache requests event=0x30,period=200000,umask=0x54 00 l2_reject_busq.self.prefetch.i_state cache Rejected L2 cache requests event=0x30,period=200000,umask=0x51 00 l2_reject_busq.self.prefetch.mesi cache Rejected L2 cache requests event=0x30,period=200000,umask=0x5f 00 l2_reject_busq.self.prefetch.m_state cache Rejected L2 cache requests event=0x30,period=200000,umask=0x58 00 l2_reject_busq.self.prefetch.s_state cache Rejected L2 cache requests event=0x30,period=200000,umask=0x52 00 l2_rqsts.self.any.e_state cache L2 cache requests event=0x2e,period=200000,umask=0x74 00 l2_rqsts.self.any.i_state cache L2 cache requests event=0x2e,period=200000,umask=0x71 00 l2_rqsts.self.any.mesi cache L2 cache requests event=0x2e,period=200000,umask=0x7f 00 l2_rqsts.self.any.m_state cache L2 cache requests event=0x2e,period=200000,umask=0x78 00 l2_rqsts.self.any.s_state cache L2 cache requests event=0x2e,period=200000,umask=0x72 00 l2_rqsts.self.demand.e_state cache L2 cache requests event=0x2e,period=200000,umask=0x44 00 l2_rqsts.self.demand.i_state cache L2 cache demand requests from this core that missed the L2 event=0x2e,period=200000,umask=0x41 00 l2_rqsts.self.demand.mesi cache L2 cache demand requests from this core event=0x2e,period=200000,umask=0x4f 00 l2_rqsts.self.demand.m_state cache L2 cache requests event=0x2e,period=200000,umask=0x48 00 l2_rqsts.self.demand.s_state cache L2 cache requests event=0x2e,period=200000,umask=0x42 00 l2_rqsts.self.prefetch.e_state cache L2 cache requests event=0x2e,period=200000,umask=0x54 00 l2_rqsts.self.prefetch.i_state cache L2 cache requests event=0x2e,period=200000,umask=0x51 00 l2_rqsts.self.prefetch.mesi cache L2 cache requests event=0x2e,period=200000,umask=0x5f 00 l2_rqsts.self.prefetch.m_state cache L2 cache requests event=0x2e,period=200000,umask=0x58 00 l2_rqsts.self.prefetch.s_state cache L2 cache requests event=0x2e,period=200000,umask=0x52 00 l2_st.self.e_state cache L2 store requests event=0x2a,period=200000,umask=0x44 00 l2_st.self.i_state cache L2 store requests event=0x2a,period=200000,umask=0x41 00 l2_st.self.mesi cache L2 store requests event=0x2a,period=200000,umask=0x4f 00 l2_st.self.m_state cache L2 store requests event=0x2a,period=200000,umask=0x48 00 l2_st.self.s_state cache L2 store requests event=0x2a,period=200000,umask=0x42 00 mem_load_retired.l2_hit cache Retired loads that hit the L2 cache (precise event) event=0xcb,period=200000,umask=1 00 mem_load_retired.l2_miss cache Retired loads that miss the L2 cache event=0xcb,period=10000,umask=2 00 fp_assist.ar floating point Floating point assists for retired operations event=0x11,period=10000,umask=0x81 00 fp_assist.s floating point Floating point assists event=0x11,period=10000,umask=1 00 simd_assist floating point SIMD assists invoked event=0xcd,period=100000 00 simd_comp_inst_retired.packed_single floating point Retired computational Streaming SIMD Extensions (SSE) packed-single instructions event=0xca,period=2000000,umask=1 00 simd_comp_inst_retired.scalar_double floating point Retired computational Streaming SIMD Extensions 2 (SSE2) scalar-double instructions event=0xca,period=2000000,umask=8 00 simd_comp_inst_retired.scalar_single floating point Retired computational Streaming SIMD Extensions (SSE) scalar-single instructions event=0xca,period=2000000,umask=2 00 simd_instr_retired floating point SIMD Instructions retired event=0xce,period=2000000 00 simd_inst_retired.packed_single floating point Retired Streaming SIMD Extensions (SSE) packed-single instructions event=0xc7,period=2000000,umask=1 00 simd_inst_retired.scalar_double floating point Retired Streaming SIMD Extensions 2 (SSE2) scalar-double instructions event=0xc7,period=2000000,umask=8 00 simd_inst_retired.scalar_single floating point Retired Streaming SIMD Extensions (SSE) scalar-single instructions event=0xc7,period=2000000,umask=2 00 simd_inst_retired.vector floating point Retired Streaming SIMD Extensions 2 (SSE2) vector instructions event=0xc7,period=2000000,umask=0x10 00 simd_sat_instr_retired floating point Saturated arithmetic instructions retired event=0xcf,period=2000000 00 simd_sat_uop_exec.ar floating point SIMD saturated arithmetic micro-ops retired event=0xb1,period=2000000,umask=0x80 00 simd_sat_uop_exec.s floating point SIMD saturated arithmetic micro-ops executed event=0xb1,period=2000000 00 simd_uops_exec.ar floating point SIMD micro-ops retired (excluding stores) (Must be precise) event=0xb0,period=2000000,umask=0x80 00 simd_uops_exec.s floating point SIMD micro-ops executed (excluding stores) event=0xb0,period=2000000 00 simd_uop_type_exec.arithmetic.ar floating point SIMD packed arithmetic micro-ops retired event=0xb3,period=2000000,umask=0xa0 00 simd_uop_type_exec.arithmetic.s floating point SIMD packed arithmetic micro-ops executed event=0xb3,period=2000000,umask=0x20 00 simd_uop_type_exec.logical.ar floating point SIMD packed logical micro-ops retired event=0xb3,period=2000000,umask=0x90 00 simd_uop_type_exec.logical.s floating point SIMD packed logical micro-ops executed event=0xb3,period=2000000,umask=0x10 00 simd_uop_type_exec.mul.ar floating point SIMD packed multiply micro-ops retired event=0xb3,period=2000000,umask=0x81 00 simd_uop_type_exec.mul.s floating point SIMD packed multiply micro-ops executed event=0xb3,period=2000000,umask=1 00 simd_uop_type_exec.pack.ar floating point SIMD packed micro-ops retired event=0xb3,period=2000000,umask=0x84 00 simd_uop_type_exec.pack.s floating point SIMD packed micro-ops executed event=0xb3,period=2000000,umask=4 00 simd_uop_type_exec.shift.ar floating point SIMD packed shift micro-ops retired event=0xb3,period=2000000,umask=0x82 00 simd_uop_type_exec.shift.s floating point SIMD packed shift micro-ops executed event=0xb3,period=2000000,umask=2 00 simd_uop_type_exec.unpack.ar floating point SIMD unpacked micro-ops retired event=0xb3,period=2000000,umask=0x88 00 simd_uop_type_exec.unpack.s floating point SIMD unpacked micro-ops executed event=0xb3,period=2000000,umask=8 00 x87_comp_ops_exe.any.ar floating point Floating point computational micro-ops retired (Must be precise) event=0x10,period=2000000,umask=0x81 00 x87_comp_ops_exe.any.s floating point Floating point computational micro-ops executed event=0x10,period=2000000,umask=1 00 x87_comp_ops_exe.fxch.ar floating point FXCH uops retired (Must be precise) event=0x10,period=2000000,umask=0x82 00 x87_comp_ops_exe.fxch.s floating point FXCH uops executed event=0x10,period=2000000,umask=2 00 baclears.any frontend BACLEARS asserted event=0xe6,period=2000000,umask=1 00 cycles_icache_mem_stalled.icache_mem_stalled frontend Cycles during which instruction fetches are stalled event=0x86,period=2000000,umask=1 00 decode_stall.iq_full frontend Decode stall due to IQ full event=0x87,period=2000000,umask=2 00 decode_stall.pfb_empty frontend Decode stall due to PFB empty event=0x87,period=2000000,umask=1 00 icache.accesses frontend Instruction fetches event=0x80,period=200000,umask=3 00 icache.hit frontend Icache hit event=0x80,period=200000,umask=1 00 icache.misses frontend Icache miss event=0x80,period=200000,umask=2 00 macro_insts.all_decoded frontend All Instructions decoded event=0xaa,period=2000000,umask=3 00 macro_insts.cisc_decoded frontend CISC macro instructions decoded event=0xaa,period=2000000,umask=2 00 macro_insts.non_cisc_decoded frontend Non-CISC macro instructions decoded event=0xaa,period=2000000,umask=1 00 uops.ms_cycles frontend This event counts the cycles where 1 or more uops are issued by the micro-sequencer (MS), including microcode assists and inserted flows, and written to the IQ event=0xa9,cmask=1,period=2000000,umask=1 00 misalign_mem_ref.bubble memory Nonzero segbase 1 bubble event=5,period=200000,umask=0x97 00 misalign_mem_ref.ld_bubble memory Nonzero segbase load 1 bubble event=5,period=200000,umask=0x91 00 misalign_mem_ref.ld_split memory Load splits event=5,period=200000,umask=9 00 misalign_mem_ref.ld_split.ar memory Load splits (At Retirement) event=5,period=200000,umask=0x89 00 misalign_mem_ref.rmw_bubble memory Nonzero segbase ld-op-st 1 bubble event=5,period=200000,umask=0x94 00 misalign_mem_ref.rmw_split memory ld-op-st splits event=5,period=200000,umask=0x8c 00 misalign_mem_ref.split memory Memory references that cross an 8-byte boundary event=5,period=200000,umask=0xf 00 misalign_mem_ref.split.ar memory Memory references that cross an 8-byte boundary (At Retirement) event=5,period=200000,umask=0x8f 00 misalign_mem_ref.st_bubble memory Nonzero segbase store 1 bubble event=5,period=200000,umask=0x92 00 misalign_mem_ref.st_split memory Store splits event=5,period=200000,umask=0xa 00 misalign_mem_ref.st_split.ar memory Store splits (Ar Retirement) event=5,period=200000,umask=0x8a 00 prefetch.hw_prefetch memory L1 hardware prefetch request event=7,period=2000000,umask=0x10 00 prefetch.prefetchnta memory Streaming SIMD Extensions (SSE) Prefetch NTA instructions executed event=7,period=200000,umask=0x88 00 prefetch.prefetcht0 memory Streaming SIMD Extensions (SSE) PrefetchT0 instructions executed event=7,period=200000,umask=0x81 00 prefetch.prefetcht1 memory Streaming SIMD Extensions (SSE) PrefetchT1 instructions executed event=7,period=200000,umask=0x82 00 prefetch.prefetcht2 memory Streaming SIMD Extensions (SSE) PrefetchT2 instructions executed event=7,period=200000,umask=0x84 00 prefetch.software_prefetch memory Any Software prefetch event=7,period=200000,umask=0xf 00 prefetch.software_prefetch.ar memory Any Software prefetch event=7,period=200000,umask=0x8f 00 prefetch.sw_l2 memory Streaming SIMD Extensions (SSE) PrefetchT1 and PrefetchT2 instructions executed event=7,period=200000,umask=0x86 00 busq_empty.self other Bus queue is empty event=0x7d,period=200000,umask=0x40 00 bus_bnr_drv.all_agents other Number of Bus Not Ready signals asserted event=0x61,period=200000,umask=0x20 00 bus_bnr_drv.this_agent other Number of Bus Not Ready signals asserted event=0x61,period=200000 00 bus_data_rcv.self other Bus cycles while processor receives data event=0x64,period=200000,umask=0x40 00 bus_drdy_clocks.all_agents other Bus cycles when data is sent on the bus event=0x62,period=200000,umask=0x20 00 bus_drdy_clocks.this_agent other Bus cycles when data is sent on the bus event=0x62,period=200000 00 bus_hitm_drv.all_agents other HITM signal asserted event=0x7b,period=200000,umask=0x20 00 bus_hitm_drv.this_agent other HITM signal asserted event=0x7b,period=200000 00 bus_hit_drv.all_agents other HIT signal asserted event=0x7a,period=200000,umask=0x20 00 bus_hit_drv.this_agent other HIT signal asserted event=0x7a,period=200000 00 bus_io_wait.self other IO requests waiting in the bus queue event=0x7f,period=200000,umask=0x40 00 bus_lock_clocks.all_agents other Bus cycles when a LOCK signal is asserted event=0x63,period=200000,umask=0xe0 00 bus_lock_clocks.self other Bus cycles when a LOCK signal is asserted event=0x63,period=200000,umask=0x40 00 bus_request_outstanding.all_agents other Outstanding cacheable data read bus requests duration event=0x60,period=200000,umask=0xe0 00 bus_request_outstanding.self other Outstanding cacheable data read bus requests duration event=0x60,period=200000,umask=0x40 00 bus_trans_any.all_agents other All bus transactions event=0x70,period=200000,umask=0xe0 00 bus_trans_any.self other All bus transactions event=0x70,period=200000,umask=0x40 00 bus_trans_brd.all_agents other Burst read bus transactions event=0x65,period=200000,umask=0xe0 00 bus_trans_brd.self other Burst read bus transactions event=0x65,period=200000,umask=0x40 00 bus_trans_burst.all_agents other Burst (full cache-line) bus transactions event=0x6e,period=200000,umask=0xe0 00 bus_trans_burst.self other Burst (full cache-line) bus transactions event=0x6e,period=200000,umask=0x40 00 bus_trans_def.all_agents other Deferred bus transactions event=0x6d,period=200000,umask=0xe0 00 bus_trans_def.self other Deferred bus transactions event=0x6d,period=200000,umask=0x40 00 bus_trans_ifetch.all_agents other Instruction-fetch bus transactions event=0x68,period=200000,umask=0xe0 00 bus_trans_ifetch.self other Instruction-fetch bus transactions event=0x68,period=200000,umask=0x40 00 bus_trans_inval.all_agents other Invalidate bus transactions event=0x69,period=200000,umask=0xe0 00 bus_trans_inval.self other Invalidate bus transactions event=0x69,period=200000,umask=0x40 00 bus_trans_io.all_agents other IO bus transactions event=0x6c,period=200000,umask=0xe0 00 bus_trans_io.self other IO bus transactions event=0x6c,period=200000,umask=0x40 00 bus_trans_mem.all_agents other Memory bus transactions event=0x6f,period=200000,umask=0xe0 00 bus_trans_mem.self other Memory bus transactions event=0x6f,period=200000,umask=0x40 00 bus_trans_p.all_agents other Partial bus transactions event=0x6b,period=200000,umask=0xe0 00 bus_trans_p.self other Partial bus transactions event=0x6b,period=200000,umask=0x40 00 bus_trans_pwr.all_agents other Partial write bus transaction event=0x6a,period=200000,umask=0xe0 00 bus_trans_pwr.self other Partial write bus transaction event=0x6a,period=200000,umask=0x40 00 bus_trans_rfo.all_agents other RFO bus transactions event=0x66,period=200000,umask=0xe0 00 bus_trans_rfo.self other RFO bus transactions event=0x66,period=200000,umask=0x40 00 bus_trans_wb.all_agents other Explicit writeback bus transactions event=0x67,period=200000,umask=0xe0 00 bus_trans_wb.self other Explicit writeback bus transactions event=0x67,period=200000,umask=0x40 00 cycles_int_masked.cycles_int_masked other Cycles during which interrupts are disabled event=0xc6,period=2000000,umask=1 00 cycles_int_masked.cycles_int_pending_and_masked other Cycles during which interrupts are pending and disabled event=0xc6,period=2000000,umask=2 00 ext_snoop.all_agents.any other External snoops event=0x77,period=200000,umask=0x2b 00 ext_snoop.all_agents.clean other External snoops event=0x77,period=200000,umask=0x21 00 ext_snoop.all_agents.hit other External snoops event=0x77,period=200000,umask=0x22 00 ext_snoop.all_agents.hitm other External snoops event=0x77,period=200000,umask=0x28 00 ext_snoop.this_agent.any other External snoops event=0x77,period=200000,umask=0xb 00 ext_snoop.this_agent.clean other External snoops event=0x77,period=200000,umask=1 00 ext_snoop.this_agent.hit other External snoops event=0x77,period=200000,umask=2 00 ext_snoop.this_agent.hitm other External snoops event=0x77,period=200000,umask=8 00 hw_int_rcv other Hardware interrupts received event=0xc8,period=200000 00 snoop_stall_drv.all_agents other Bus stalled for snoops event=0x7e,period=200000,umask=0xe0 00 snoop_stall_drv.self other Bus stalled for snoops event=0x7e,period=200000,umask=0x40 00 thermal_trip other Number of thermal trips event=0x3b,period=200000,umask=0xc0 00 bogus_br pipeline Bogus branches event=0xe4,period=2000000,umask=1 00 br_inst_decoded pipeline Branch instructions decoded event=0xe0,period=2000000,umask=1 00 br_inst_retired.any pipeline Retired branch instructions event=0xc4,period=2000000 00 br_inst_retired.any1 pipeline Retired branch instructions event=0xc4,period=2000000,umask=0xf 00 br_inst_retired.mispred pipeline Retired mispredicted branch instructions (precise event) (Precise event) event=0xc5,period=200000 00 br_inst_retired.mispred_not_taken pipeline Retired branch instructions that were mispredicted not-taken event=0xc4,period=200000,umask=2 00 br_inst_retired.mispred_taken pipeline Retired branch instructions that were mispredicted taken event=0xc4,period=200000,umask=8 00 br_inst_retired.pred_not_taken pipeline Retired branch instructions that were predicted not-taken event=0xc4,period=2000000,umask=1 00 br_inst_retired.pred_taken pipeline Retired branch instructions that were predicted taken event=0xc4,period=2000000,umask=4 00 br_inst_retired.taken pipeline Retired taken branch instructions event=0xc4,period=2000000,umask=0xc 00 br_inst_type_retired.cond pipeline All macro conditional branch instructions event=0x88,period=2000000,umask=1 00 br_inst_type_retired.cond_taken pipeline Only taken macro conditional branch instructions event=0x88,period=2000000,umask=0x41 00 br_inst_type_retired.dir_call pipeline All non-indirect calls event=0x88,period=2000000,umask=0x10 00 br_inst_type_retired.ind pipeline All indirect branches that are not calls event=0x88,period=2000000,umask=4 00 br_inst_type_retired.ind_call pipeline All indirect calls, including both register and memory indirect event=0x88,period=2000000,umask=0x20 00 br_inst_type_retired.ret pipeline All indirect branches that have a return mnemonic event=0x88,period=2000000,umask=8 00 br_inst_type_retired.uncond pipeline All macro unconditional branch instructions, excluding calls and indirects event=0x88,period=2000000,umask=2 00 br_missp_type_retired.cond pipeline Mispredicted cond branch instructions retired event=0x89,period=200000,umask=1 00 br_missp_type_retired.cond_taken pipeline Mispredicted and taken cond branch instructions retired event=0x89,period=200000,umask=0x11 00 br_missp_type_retired.ind pipeline Mispredicted ind branches that are not calls event=0x89,period=200000,umask=2 00 br_missp_type_retired.ind_call pipeline Mispredicted indirect calls, including both register and memory indirect event=0x89,period=200000,umask=8 00 br_missp_type_retired.return pipeline Mispredicted return branches event=0x89,period=200000,umask=4 00 cpu_clk_unhalted.bus pipeline Bus cycles when core is not halted event=0x3c,period=200000,umask=1 00 cpu_clk_unhalted.core pipeline Core cycles when core is not halted event=0x3c,period=2000003 00 cpu_clk_unhalted.core_p pipeline Core cycles when core is not halted event=0x3c,period=2000000 00 cpu_clk_unhalted.ref pipeline Reference cycles when core is not halted event=0x0,umask=0x03,period=2000003 00 div.ar pipeline Divide operations retired event=0x13,period=2000000,umask=0x81 00 div.s pipeline Divide operations executed event=0x13,period=2000000,umask=1 00 inst_retired.any pipeline Instructions retired event=0xc0,period=2000003 00 inst_retired.any_p pipeline Instructions retired (precise event) (Must be precise) event=0xc0,period=2000003 00 machine_clears.smc pipeline Self-Modifying Code detected event=0xc3,period=200000,umask=1 00 mul.ar pipeline Multiply operations retired event=0x12,period=2000000,umask=0x81 00 mul.s pipeline Multiply operations executed event=0x12,period=2000000,umask=1 00 reissue.any pipeline Micro-op reissues for any cause event=3,period=200000,umask=0x7f 00 reissue.any.ar pipeline Micro-op reissues for any cause (At Retirement) event=3,period=200000,umask=0xff 00 reissue.overlap_store pipeline Micro-op reissues on a store-load collision event=3,period=200000,umask=1 00 reissue.overlap_store.ar pipeline Micro-op reissues on a store-load collision (At Retirement) event=3,period=200000,umask=0x81 00 resource_stalls.div_busy pipeline Cycles issue is stalled due to div busy event=0xdc,period=2000000,umask=2 00 store_forwards.any pipeline All store forwards event=2,period=200000,umask=0x83 00 store_forwards.good pipeline Good store forwards event=2,period=200000,umask=0x81 00 uops_retired.any pipeline Micro-ops retired event=0xc2,period=2000000,umask=0x10 00 uops_retired.stalled_cycles pipeline Cycles no micro-ops retired event=0xc2,period=2000000,umask=0x10 00 uops_retired.stalls pipeline Periods no micro-ops retired event=0xc2,period=2000000,umask=0x10 00 data_tlb_misses.dtlb_miss virtual memory Memory accesses that missed the DTLB event=8,period=200000,umask=7 00 data_tlb_misses.dtlb_miss_ld virtual memory DTLB misses due to load operations event=8,period=200000,umask=5 00 data_tlb_misses.dtlb_miss_st virtual memory DTLB misses due to store operations event=8,period=200000,umask=6 00 data_tlb_misses.l0_dtlb_miss_ld virtual memory L0 DTLB misses due to load operations event=8,period=200000,umask=9 00 data_tlb_misses.l0_dtlb_miss_st virtual memory L0 DTLB misses due to store operations event=8,period=200000,umask=0xa 00 itlb.flush virtual memory ITLB flushes event=0x82,period=200000,umask=4 00 itlb.hit virtual memory ITLB hits event=0x82,period=200000,umask=1 00 itlb.misses virtual memory ITLB misses (Must be precise) event=0x82,period=200000,umask=2 00 mem_load_retired.dtlb_miss virtual memory Retired loads that miss the DTLB (precise event) (Precise event) event=0xcb,period=200000,umask=4 00 page_walks.cycles virtual memory Duration of page-walks in core cycles event=0xc,period=2000000,umask=3 00 page_walks.d_side_cycles virtual memory Duration of D-side only page walks event=0xc,period=2000000,umask=1 00 page_walks.d_side_walks virtual memory Number of D-side only page walks event=0xc,period=200000,umask=1 00 page_walks.i_side_cycles virtual memory Duration of I-Side page walks event=0xc,period=2000000,umask=2 00 page_walks.i_side_walks virtual memory Number of I-Side page walks event=0xc,period=200000,umask=2 00 page_walks.walks virtual memory Number of page-walks executed event=0xc,period=200000,umask=3 00 l1d.replacement cache L1D data line replacements event=0x51,period=2000003,umask=1 00 This event counts L1D data line replacements including opportunistic replacements, and replacements that require stall-for-replace or block-for-replace l1d_pend_miss.fb_full cache Cycles a demand request was blocked due to Fill Buffers unavailability event=0x48,cmask=1,period=2000003,umask=2 00 l1d_pend_miss.pending cache L1D miss outstandings duration in cycles event=0x48,period=2000003,umask=1 00 This event counts duration of L1D miss outstanding, that is each cycle number of Fill Buffers (FB) outstanding required by Demand Reads. FB either is held by demand loads, or it is held by non-demand loads and gets hit at least once by demand. The valid outstanding interval is defined until the FB deallocation by one of the following ways: from FB allocation, if FB is allocated by demand; from the demand Hit FB, if it is allocated by hardware or software prefetch. Note: In the L1D, a Demand Read contains cacheable or noncacheable demand loads, including ones causing cache-line splits and reads due to page walks resulted from any request type l1d_pend_miss.pending_cycles cache Cycles with L1D load Misses outstanding event=0x48,cmask=1,period=2000003,umask=1 00 This event counts duration of L1D miss outstanding in cycles l1d_pend_miss.pending_cycles_any cache Cycles with L1D load Misses outstanding from any thread on physical core event=0x48,any=1,cmask=1,period=2000003,umask=1 00 l2_demand_rqsts.wb_hit cache Not rejected writebacks that hit L2 cache event=0x27,period=200003,umask=0x50 00 This event counts the number of WB requests that hit L2 cache l2_lines_in.all cache L2 cache lines filling L2 event=0xf1,period=100003,umask=7 00 This event counts the number of L2 cache lines filling the L2. Counting does not cover rejects l2_lines_in.e cache L2 cache lines in E state filling L2 event=0xf1,period=100003,umask=4 00 This event counts the number of L2 cache lines in the Exclusive state filling the L2. Counting does not cover rejects l2_lines_in.i cache L2 cache lines in I state filling L2 event=0xf1,period=100003,umask=1 00 This event counts the number of L2 cache lines in the Invalidate state filling the L2. Counting does not cover rejects l2_lines_in.s cache L2 cache lines in S state filling L2 event=0xf1,period=100003,umask=2 00 This event counts the number of L2 cache lines in the Shared state filling the L2. Counting does not cover rejects l2_lines_out.demand_clean cache Clean L2 cache lines evicted by demand event=0xf2,period=100003,umask=5 00 l2_rqsts.all_code_rd cache L2 code requests event=0x24,period=200003,umask=0xe4 00 This event counts the total number of L2 code requests l2_rqsts.all_demand_data_rd cache Demand Data Read requests event=0x24,period=200003,umask=0xe1 00 This event counts the number of demand Data Read requests (including requests from L1D hardware prefetchers). These loads may hit or miss L2 cache. Only non rejected loads are counted l2_rqsts.all_demand_miss cache Demand requests that miss L2 cache event=0x24,period=200003,umask=0x27 00 l2_rqsts.all_demand_references cache Demand requests to L2 cache event=0x24,period=200003,umask=0xe7 00 l2_rqsts.all_pf cache Requests from L2 hardware prefetchers event=0x24,period=200003,umask=0xf8 00 This event counts the total number of requests from the L2 hardware prefetchers l2_rqsts.all_rfo cache RFO requests to L2 cache event=0x24,period=200003,umask=0xe2 00 This event counts the total number of RFO (read for ownership) requests to L2 cache. L2 RFO requests include both L1D demand RFO misses as well as L1D RFO prefetches l2_rqsts.code_rd_hit cache L2 cache hits when fetching instructions, code reads event=0x24,period=200003,umask=0xc4 00 l2_rqsts.code_rd_miss cache L2 cache misses when fetching instructions event=0x24,period=200003,umask=0x24 00 l2_rqsts.demand_data_rd_hit cache Demand Data Read requests that hit L2 cache event=0x24,period=200003,umask=0xc1 00 Counts the number of demand Data Read requests, initiated by load instructions, that hit L2 cache l2_rqsts.demand_data_rd_miss cache Demand Data Read miss L2, no rejects event=0x24,period=200003,umask=0x21 00 This event counts the number of demand Data Read requests that miss L2 cache. Only not rejected loads are counted l2_rqsts.l2_pf_hit cache L2 prefetch requests that hit L2 cache event=0x24,period=200003,umask=0xd0 00 This event counts the number of requests from the L2 hardware prefetchers that hit L2 cache. L3 prefetch new types l2_rqsts.l2_pf_miss cache L2 prefetch requests that miss L2 cache event=0x24,period=200003,umask=0x30 00 This event counts the number of requests from the L2 hardware prefetchers that miss L2 cache l2_rqsts.miss cache All requests that miss L2 cache event=0x24,period=200003,umask=0x3f 00 l2_rqsts.references cache All L2 requests event=0x24,period=200003,umask=0xff 00 l2_rqsts.rfo_hit cache RFO requests that hit L2 cache event=0x24,period=200003,umask=0xc2 00 l2_rqsts.rfo_miss cache RFO requests that miss L2 cache event=0x24,period=200003,umask=0x22 00 l2_trans.all_pf cache L2 or L3 HW prefetches that access L2 cache event=0xf0,period=200003,umask=8 00 This event counts L2 or L3 HW prefetches that access L2 cache including rejects l2_trans.all_requests cache Transactions accessing L2 pipe event=0xf0,period=200003,umask=0x80 00 This event counts transactions that access the L2 pipe including snoops, pagewalks, and so on l2_trans.code_rd cache L2 cache accesses when fetching instructions event=0xf0,period=200003,umask=4 00 This event counts the number of L2 cache accesses when fetching instructions l2_trans.demand_data_rd cache Demand Data Read requests that access L2 cache event=0xf0,period=200003,umask=1 00 This event counts Demand Data Read requests that access L2 cache, including rejects l2_trans.l1d_wb cache L1D writebacks that access L2 cache event=0xf0,period=200003,umask=0x10 00 This event counts L1D writebacks that access L2 cache l2_trans.l2_fill cache L2 fill requests that access L2 cache event=0xf0,period=200003,umask=0x20 00 This event counts L2 fill requests that access L2 cache l2_trans.l2_wb cache L2 writebacks that access L2 cache event=0xf0,period=200003,umask=0x40 00 This event counts L2 writebacks that access L2 cache l2_trans.rfo cache RFO requests that access L2 cache event=0xf0,period=200003,umask=2 00 This event counts Read for Ownership (RFO) requests that access L2 cache lock_cycles.cache_lock_duration cache Cycles when L1D is locked event=0x63,period=2000003,umask=2 00 This event counts the number of cycles when the L1D is locked. It is a superset of the 0x1 mask (BUS_LOCK_CLOCKS.BUS_LOCK_DURATION) longest_lat_cache.miss cache Core-originated cacheable demand requests missed L3 event=0x2e,period=100003,umask=0x41 00 This event counts core-originated cacheable demand requests that miss the last level cache (LLC). Demand requests include loads, RFOs, and hardware prefetches from L1D, and instruction fetches from IFU longest_lat_cache.reference cache Core-originated cacheable demand requests that refer to L3 event=0x2e,period=100003,umask=0x4f 00 This event counts core-originated cacheable demand requests that refer to the last level cache (LLC). Demand requests include loads, RFOs, and hardware prefetches from L1D, and instruction fetches from IFU mem_load_uops_l3_hit_retired.xsnp_hit cache Retired load uops which data sources were L3 and cross-core snoop hits in on-pkg core cache Supports address when precise. Spec update: BDM100 (Precise event) event=0xd2,period=20011,umask=2 00 This event counts retired load uops which data sources were L3 hit and a cross-core snoop hit in the on-pkg core cache Supports address when precise. Spec update: BDM100 (Precise event) mem_load_uops_l3_hit_retired.xsnp_hitm cache Retired load uops which data sources were HitM responses from shared L3 Supports address when precise. Spec update: BDM100 (Precise event) event=0xd2,period=20011,umask=4 00 This event counts retired load uops which data sources were HitM responses from a core on same socket (shared L3) Supports address when precise. Spec update: BDM100 (Precise event) mem_load_uops_l3_hit_retired.xsnp_miss cache Retired load uops which data sources were L3 hit and cross-core snoop missed in on-pkg core cache Supports address when precise. Spec update: BDM100 (Precise event) event=0xd2,period=20011,umask=1 00 This event counts retired load uops which data sources were L3 Hit and a cross-core snoop missed in the on-pkg core cache Supports address when precise. Spec update: BDM100 (Precise event) mem_load_uops_l3_hit_retired.xsnp_none cache Retired load uops which data sources were hits in L3 without snoops required Supports address when precise. Spec update: BDM100 (Precise event) event=0xd2,period=100003,umask=8 00 This event counts retired load uops which data sources were hits in the last-level (L3) cache without snoops required Supports address when precise. Spec update: BDM100 (Precise event) mem_load_uops_l3_miss_retired.local_dram cache Data from local DRAM either Snoop not needed or Snoop Miss (RspI) Supports address when precise. Spec update: BDE70, BDM100 (Precise event) event=0xd3,period=100007,umask=1 00 Retired load uop whose Data Source was: local DRAM either Snoop not needed or Snoop Miss (RspI) Supports address when precise. Spec update: BDE70, BDM100 (Precise event) mem_load_uops_retired.hit_lfb cache Retired load uops which data sources were load uops missed L1 but hit FB due to preceding miss to the same cache line with data not ready Supports address when precise (Precise event) event=0xd1,period=100003,umask=0x40 00 This event counts retired load uops which data sources were load uops missed L1 but hit a fill buffer due to a preceding miss to the same cache line with the data not ready. Note: Only two data-sources of L1/FB are applicable for AVX-256bit even though the corresponding AVX load could be serviced by a deeper level in the memory hierarchy. Data source is reported for the Low-half load Supports address when precise (Precise event) mem_load_uops_retired.l1_hit cache Retired load uops with L1 cache hits as data sources Supports address when precise (Precise event) event=0xd1,period=2000003,umask=1 00 This event counts retired load uops which data sources were hits in the nearest-level (L1) cache. Note: Only two data-sources of L1/FB are applicable for AVX-256bit even though the corresponding AVX load could be serviced by a deeper level in the memory hierarchy. Data source is reported for the Low-half load. This event also counts SW prefetches independent of the actual data source Supports address when precise (Precise event) mem_load_uops_retired.l1_miss cache Retired load uops misses in L1 cache as data sources Supports address when precise (Precise event) event=0xd1,period=100003,umask=8 00 This event counts retired load uops which data sources were misses in the nearest-level (L1) cache. Counting excludes unknown and UC data source Supports address when precise (Precise event) mem_load_uops_retired.l2_hit cache Retired load uops with L2 cache hits as data sources Supports address when precise. Spec update: BDM35 (Precise event) event=0xd1,period=100003,umask=2 00 This event counts retired load uops which data sources were hits in the mid-level (L2) cache Supports address when precise. Spec update: BDM35 (Precise event) mem_load_uops_retired.l2_miss cache Miss in mid-level (L2) cache. Excludes Unknown data-source Supports address when precise (Precise event) event=0xd1,period=50021,umask=0x10 00 This event counts retired load uops which data sources were misses in the mid-level (L2) cache. Counting excludes unknown and UC data source Supports address when precise (Precise event) mem_load_uops_retired.l3_hit cache Retired load uops which data sources were data hits in L3 without snoops required Supports address when precise. Spec update: BDM100 (Precise event) event=0xd1,period=50021,umask=4 00 This event counts retired load uops which data sources were data hits in the last-level (L3) cache without snoops required Supports address when precise. Spec update: BDM100 (Precise event) mem_load_uops_retired.l3_miss cache Miss in last-level (L3) cache. Excludes Unknown data-source Supports address when precise. Spec update: BDM100, BDE70 (Precise event) event=0xd1,period=100007,umask=0x20 00 mem_uops_retired.all_loads cache Retired load uops Supports address when precise (Precise event) event=0xd0,period=2000003,umask=0x81 00 Counts all retired load uops. This event accounts for SW prefetch uops of PREFETCHNTA or PREFETCHT0/1/2 or PREFETCHW Supports address when precise (Precise event) mem_uops_retired.all_stores cache Retired store uops Supports address when precise (Precise event) event=0xd0,period=2000003,umask=0x82 00 Counts all retired store uops Supports address when precise (Precise event) mem_uops_retired.lock_loads cache Retired load uops with locked access Supports address when precise. Spec update: BDM35 (Precise event) event=0xd0,period=100007,umask=0x21 00 This event counts load uops with locked access retired to the architected path Supports address when precise. Spec update: BDM35 (Precise event) mem_uops_retired.split_loads cache Retired load uops that split across a cacheline boundary Supports address when precise (Precise event) event=0xd0,period=100003,umask=0x41 00 This event counts line-splitted load uops retired to the architected path. A line split is across 64B cache-line which includes a page split (4K) Supports address when precise (Precise event) mem_uops_retired.split_stores cache Retired store uops that split across a cacheline boundary Supports address when precise (Precise event) event=0xd0,period=100003,umask=0x42 00 This event counts line-splitted store uops retired to the architected path. A line split is across 64B cache-line which includes a page split (4K) Supports address when precise (Precise event) mem_uops_retired.stlb_miss_loads cache Retired load uops that miss the STLB Supports address when precise (Precise event) event=0xd0,period=100003,umask=0x11 00 This event counts load uops with true STLB miss retired to the architected path. True STLB miss is an uop triggering page walk that gets completed without blocks, and later gets retired. This page walk can end up with or without a fault Supports address when precise (Precise event) mem_uops_retired.stlb_miss_stores cache Retired store uops that miss the STLB Supports address when precise (Precise event) event=0xd0,period=100003,umask=0x12 00 This event counts store uops with true STLB miss retired to the architected path. True STLB miss is an uop triggering page walk that gets completed without blocks, and later gets retired. This page walk can end up with or without a fault Supports address when precise (Precise event) offcore_requests.all_data_rd cache Demand and prefetch data reads event=0xb0,period=100003,umask=8 00 This event counts the demand and prefetch data reads. All Core Data Reads include cacheable Demands and L2 prefetchers (not L3 prefetchers). Counting also covers reads due to page walks resulted from any request type offcore_requests.all_requests cache Any memory transaction that reached the SQ event=0xb0,period=100003,umask=0x80 00 This event counts memory transactions reached the super queue including requests initiated by the core, all L3 prefetches, page walks, and so on offcore_requests.demand_code_rd cache Cacheable and non-cacheable code read requests event=0xb0,period=100003,umask=2 00 This event counts both cacheable and non-cacheable code read requests offcore_requests.demand_data_rd cache Demand Data Read requests sent to uncore event=0xb0,period=100003,umask=1 00 This event counts the Demand Data Read requests sent to uncore. Use it in conjunction with OFFCORE_REQUESTS_OUTSTANDING to determine average latency in the uncore offcore_requests.demand_rfo cache Demand RFO requests including regular RFOs, locks, ItoM event=0xb0,period=100003,umask=4 00 This event counts the demand RFO (read for ownership) requests including regular RFOs, locks, ItoM offcore_requests_buffer.sq_full cache Offcore requests buffer cannot take more entries for this thread core event=0xb2,period=2000003,umask=1 00 This event counts the number of cases when the offcore requests buffer cannot take more entries for the core. This can happen when the superqueue does not contain eligible entries, or when L1D writeback pending FIFO requests is full. Note: Writeback pending FIFO has six entries offcore_requests_outstanding.all_data_rd cache Offcore outstanding cacheable Core Data Read transactions in SuperQueue (SQ), queue to uncore Spec update: BDM76 event=0x60,period=2000003,umask=8 00 This event counts the number of offcore outstanding cacheable Core Data Read transactions in the super queue every cycle. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTS Spec update: BDM76 offcore_requests_outstanding.cycles_with_data_rd cache Cycles when offcore outstanding cacheable Core Data Read transactions are present in SuperQueue (SQ), queue to uncore Spec update: BDM76 event=0x60,cmask=1,period=2000003,umask=8 00 This event counts cycles when offcore outstanding cacheable Core Data Read transactions are present in the super queue. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTS Spec update: BDM76 offcore_requests_outstanding.cycles_with_demand_data_rd cache Cycles when offcore outstanding Demand Data Read transactions are present in SuperQueue (SQ), queue to uncore Spec update: BDM76 event=0x60,cmask=1,period=2000003,umask=1 00 This event counts cycles when offcore outstanding Demand Data Read transactions are present in the super queue (SQ). A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation) Spec update: BDM76 offcore_requests_outstanding.cycles_with_demand_rfo cache Offcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncore, every cycle Spec update: BDM76 event=0x60,cmask=1,period=2000003,umask=4 00 This event counts the number of offcore outstanding demand rfo Reads transactions in the super queue every cycle. The Offcore outstanding state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTS Spec update: BDM76 offcore_requests_outstanding.demand_code_rd cache Offcore outstanding code reads transactions in SuperQueue (SQ), queue to uncore, every cycle Spec update: BDM76 event=0x60,period=2000003,umask=2 00 This event counts the number of offcore outstanding Code Reads transactions in the super queue every cycle. The Offcore outstanding state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTS Spec update: BDM76 offcore_requests_outstanding.demand_data_rd cache Offcore outstanding Demand Data Read transactions in uncore queue Spec update: BDM76 event=0x60,period=2000003,umask=1 00 This event counts the number of offcore outstanding Demand Data Read transactions in the super queue (SQ) every cycle. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor. See the corresponding Umask under OFFCORE_REQUESTS. Note: A prefetch promoted to Demand is counted from the promotion point Spec update: BDM76 offcore_requests_outstanding.demand_data_rd_ge_6 cache Cycles with at least 6 offcore outstanding Demand Data Read transactions in uncore queue Spec update: BDM76 event=0x60,cmask=6,period=2000003,umask=1 00 offcore_requests_outstanding.demand_rfo cache Offcore outstanding RFO store transactions in SuperQueue (SQ), queue to uncore Spec update: BDM76 event=0x60,period=2000003,umask=4 00 This event counts the number of offcore outstanding RFO (store) transactions in the super queue (SQ) every cycle. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTS Spec update: BDM76 offcore_response cache Offcore response can be programmed only with a specific pair of event select and counter MSR, and with specific event codes and predefine mask bit value in a dedicated MSR to specify attributes of the offcore transaction event=0xb7,period=100003,umask=1 00 offcore_response.all_data_rd.any_response cache Counts all demand & prefetch data reads have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10091 00 offcore_response.all_data_rd.l3_hit.any_snoop cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0091 00 offcore_response.all_data_rd.l3_hit.snoop_hitm cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0091 00 offcore_response.all_data_rd.l3_hit.snoop_hit_no_fwd cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0091 00 offcore_response.all_data_rd.l3_hit.snoop_miss cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0091 00 offcore_response.all_data_rd.l3_hit.snoop_none cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0091 00 offcore_response.all_data_rd.l3_hit.snoop_not_needed cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0091 00 offcore_response.all_data_rd.supplier_none.any_snoop cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020091 00 offcore_response.all_data_rd.supplier_none.snoop_hitm cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020091 00 offcore_response.all_data_rd.supplier_none.snoop_hit_no_fwd cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x400020091 00 offcore_response.all_data_rd.supplier_none.snoop_miss cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200020091 00 offcore_response.all_data_rd.supplier_none.snoop_none cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80020091 00 offcore_response.all_data_rd.supplier_none.snoop_not_needed cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x100020091 00 offcore_response.all_pf_code_rd.any_response cache Counts all prefetch code reads have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10240 00 offcore_response.all_pf_code_rd.l3_hit.any_snoop cache Counts all prefetch code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0240 00 offcore_response.all_pf_code_rd.l3_hit.snoop_hitm cache Counts all prefetch code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0240 00 offcore_response.all_pf_code_rd.l3_hit.snoop_hit_no_fwd cache Counts all prefetch code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0240 00 offcore_response.all_pf_code_rd.l3_hit.snoop_miss cache Counts all prefetch code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0240 00 offcore_response.all_pf_code_rd.l3_hit.snoop_none cache Counts all prefetch code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0240 00 offcore_response.all_pf_code_rd.l3_hit.snoop_not_needed cache Counts all prefetch code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0240 00 offcore_response.all_pf_code_rd.supplier_none.any_snoop cache Counts all prefetch code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020240 00 offcore_response.all_pf_code_rd.supplier_none.snoop_hitm cache Counts all prefetch code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020240 00 offcore_response.all_pf_code_rd.supplier_none.snoop_hit_no_fwd cache Counts all prefetch code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x400020240 00 offcore_response.all_pf_code_rd.supplier_none.snoop_miss cache Counts all prefetch code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200020240 00 offcore_response.all_pf_code_rd.supplier_none.snoop_none cache Counts all prefetch code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80020240 00 offcore_response.all_pf_code_rd.supplier_none.snoop_not_needed cache Counts all prefetch code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x100020240 00 offcore_response.all_pf_data_rd.any_response cache Counts all prefetch data reads have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10090 00 offcore_response.all_pf_data_rd.l3_hit.any_snoop cache Counts all prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0090 00 offcore_response.all_pf_data_rd.l3_hit.snoop_hitm cache Counts all prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0090 00 offcore_response.all_pf_data_rd.l3_hit.snoop_hit_no_fwd cache Counts all prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0090 00 offcore_response.all_pf_data_rd.l3_hit.snoop_miss cache Counts all prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0090 00 offcore_response.all_pf_data_rd.l3_hit.snoop_none cache Counts all prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0090 00 offcore_response.all_pf_data_rd.l3_hit.snoop_not_needed cache Counts all prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0090 00 offcore_response.all_pf_data_rd.supplier_none.any_snoop cache Counts all prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020090 00 offcore_response.all_pf_data_rd.supplier_none.snoop_hitm cache Counts all prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020090 00 offcore_response.all_pf_data_rd.supplier_none.snoop_hit_no_fwd cache Counts all prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x400020090 00 offcore_response.all_pf_data_rd.supplier_none.snoop_miss cache Counts all prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200020090 00 offcore_response.all_pf_data_rd.supplier_none.snoop_none cache Counts all prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80020090 00 offcore_response.all_pf_data_rd.supplier_none.snoop_not_needed cache Counts all prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x100020090 00 offcore_response.all_pf_rfo.any_response cache Counts prefetch RFOs have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10120 00 offcore_response.all_pf_rfo.l3_hit.any_snoop cache Counts prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0120 00 offcore_response.all_pf_rfo.l3_hit.snoop_hitm cache Counts prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0120 00 offcore_response.all_pf_rfo.l3_hit.snoop_hit_no_fwd cache Counts prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0120 00 offcore_response.all_pf_rfo.l3_hit.snoop_miss cache Counts prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0120 00 offcore_response.all_pf_rfo.l3_hit.snoop_none cache Counts prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0120 00 offcore_response.all_pf_rfo.l3_hit.snoop_not_needed cache Counts prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0120 00 offcore_response.all_pf_rfo.supplier_none.any_snoop cache Counts prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020120 00 offcore_response.all_pf_rfo.supplier_none.snoop_hitm cache Counts prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020120 00 offcore_response.all_pf_rfo.supplier_none.snoop_hit_no_fwd cache Counts prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x400020120 00 offcore_response.all_pf_rfo.supplier_none.snoop_miss cache Counts prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x200020120 00 offcore_response.all_pf_rfo.supplier_none.snoop_none cache Counts prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x80020120 00 offcore_response.all_pf_rfo.supplier_none.snoop_not_needed cache Counts prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x100020120 00 offcore_response.all_rfo.any_response cache Counts all demand & prefetch RFOs have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10122 00 offcore_response.all_rfo.l3_hit.any_snoop cache Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0122 00 offcore_response.all_rfo.l3_hit.snoop_hitm cache Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0122 00 offcore_response.all_rfo.l3_hit.snoop_hit_no_fwd cache Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0122 00 offcore_response.all_rfo.l3_hit.snoop_miss cache Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0122 00 offcore_response.all_rfo.l3_hit.snoop_none cache Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0122 00 offcore_response.all_rfo.l3_hit.snoop_not_needed cache Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0122 00 offcore_response.all_rfo.supplier_none.any_snoop cache Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020122 00 offcore_response.all_rfo.supplier_none.snoop_hitm cache Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020122 00 offcore_response.all_rfo.supplier_none.snoop_hit_no_fwd cache Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x400020122 00 offcore_response.all_rfo.supplier_none.snoop_miss cache Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x200020122 00 offcore_response.all_rfo.supplier_none.snoop_none cache Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x80020122 00 offcore_response.all_rfo.supplier_none.snoop_not_needed cache Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x100020122 00 offcore_response.corewb.any_response cache Counts writebacks (modified to exclusive) have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10008 00 offcore_response.corewb.l3_hit.any_snoop cache Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0008 00 offcore_response.corewb.l3_hit.snoop_hitm cache Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0008 00 offcore_response.corewb.l3_hit.snoop_hit_no_fwd cache Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0008 00 offcore_response.corewb.l3_hit.snoop_miss cache Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0008 00 offcore_response.corewb.l3_hit.snoop_none cache Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0008 00 offcore_response.corewb.l3_hit.snoop_not_needed cache Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0008 00 offcore_response.corewb.supplier_none.any_snoop cache Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020008 00 offcore_response.corewb.supplier_none.snoop_hitm cache Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020008 00 offcore_response.corewb.supplier_none.snoop_hit_no_fwd cache Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=1,offcore_rsp=0x400020008 00 offcore_response.corewb.supplier_none.snoop_miss cache Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=1,offcore_rsp=0x200020008 00 offcore_response.corewb.supplier_none.snoop_none cache Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=1,offcore_rsp=0x80020008 00 offcore_response.corewb.supplier_none.snoop_not_needed cache Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=1,offcore_rsp=0x100020008 00 offcore_response.demand_code_rd.any_response cache Counts all demand code reads have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10004 00 offcore_response.demand_code_rd.l3_hit.any_snoop cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0004 00 offcore_response.demand_code_rd.l3_hit.snoop_hitm cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0004 00 offcore_response.demand_code_rd.l3_hit.snoop_hit_no_fwd cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0004 00 offcore_response.demand_code_rd.l3_hit.snoop_miss cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0004 00 offcore_response.demand_code_rd.l3_hit.snoop_none cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0004 00 offcore_response.demand_code_rd.l3_hit.snoop_not_needed cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0004 00 offcore_response.demand_code_rd.supplier_none.any_snoop cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020004 00 offcore_response.demand_code_rd.supplier_none.snoop_hitm cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020004 00 offcore_response.demand_code_rd.supplier_none.snoop_hit_no_fwd cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x400020004 00 offcore_response.demand_code_rd.supplier_none.snoop_miss cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200020004 00 offcore_response.demand_code_rd.supplier_none.snoop_none cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80020004 00 offcore_response.demand_code_rd.supplier_none.snoop_not_needed cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x100020004 00 offcore_response.demand_data_rd.any_response cache Counts demand data reads have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10001 00 offcore_response.demand_data_rd.l3_hit.any_snoop cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0001 00 offcore_response.demand_data_rd.l3_hit.snoop_hitm cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0001 00 offcore_response.demand_data_rd.l3_hit.snoop_hit_no_fwd cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0001 00 offcore_response.demand_data_rd.l3_hit.snoop_miss cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0001 00 offcore_response.demand_data_rd.l3_hit.snoop_none cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0001 00 offcore_response.demand_data_rd.l3_hit.snoop_not_needed cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0001 00 offcore_response.demand_data_rd.supplier_none.any_snoop cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020001 00 offcore_response.demand_data_rd.supplier_none.snoop_hitm cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020001 00 offcore_response.demand_data_rd.supplier_none.snoop_hit_no_fwd cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x400020001 00 offcore_response.demand_data_rd.supplier_none.snoop_miss cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200020001 00 offcore_response.demand_data_rd.supplier_none.snoop_none cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80020001 00 offcore_response.demand_data_rd.supplier_none.snoop_not_needed cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x100020001 00 offcore_response.demand_rfo.any_response cache Counts all demand data writes (RFOs) have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10002 00 offcore_response.demand_rfo.l3_hit.any_snoop cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0002 00 offcore_response.demand_rfo.l3_hit.snoop_hitm cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0002 00 offcore_response.demand_rfo.l3_hit.snoop_hit_no_fwd cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0002 00 offcore_response.demand_rfo.l3_hit.snoop_miss cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0002 00 offcore_response.demand_rfo.l3_hit.snoop_none cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0002 00 offcore_response.demand_rfo.l3_hit.snoop_not_needed cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0002 00 offcore_response.other.any_response cache Counts any other requests have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x18000 00 offcore_response.other.l3_hit.any_snoop cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C8000 00 offcore_response.other.l3_hit.snoop_hitm cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C8000 00 offcore_response.other.l3_hit.snoop_hit_no_fwd cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C8000 00 offcore_response.other.l3_hit.snoop_miss cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C8000 00 offcore_response.other.l3_hit.snoop_none cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x803C8000 00 offcore_response.other.l3_hit.snoop_not_needed cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C8000 00 offcore_response.other.supplier_none.any_snoop cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80028000 00 offcore_response.other.supplier_none.snoop_hitm cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x1000028000 00 offcore_response.other.supplier_none.snoop_hit_no_fwd cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x400028000 00 offcore_response.other.supplier_none.snoop_miss cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x200028000 00 offcore_response.other.supplier_none.snoop_none cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x80028000 00 offcore_response.other.supplier_none.snoop_not_needed cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x100028000 00 offcore_response.pf_l2_code_rd.any_response cache Counts all prefetch (that bring data to LLC only) code reads have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10040 00 offcore_response.pf_l2_code_rd.l3_hit.any_snoop cache Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0040 00 offcore_response.pf_l2_code_rd.l3_hit.snoop_hitm cache Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0040 00 offcore_response.pf_l2_code_rd.l3_hit.snoop_hit_no_fwd cache Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0040 00 offcore_response.pf_l2_code_rd.l3_hit.snoop_miss cache Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0040 00 offcore_response.pf_l2_code_rd.l3_hit.snoop_none cache Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0040 00 offcore_response.pf_l2_code_rd.l3_hit.snoop_not_needed cache Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0040 00 offcore_response.pf_l2_code_rd.supplier_none.any_snoop cache Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020040 00 offcore_response.pf_l2_code_rd.supplier_none.snoop_hitm cache Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020040 00 offcore_response.pf_l2_code_rd.supplier_none.snoop_hit_no_fwd cache Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x400020040 00 offcore_response.pf_l2_code_rd.supplier_none.snoop_miss cache Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200020040 00 offcore_response.pf_l2_code_rd.supplier_none.snoop_none cache Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80020040 00 offcore_response.pf_l2_code_rd.supplier_none.snoop_not_needed cache Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x100020040 00 offcore_response.pf_l2_data_rd.any_response cache Counts prefetch (that bring data to L2) data reads have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10010 00 offcore_response.pf_l2_data_rd.l3_hit.any_snoop cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0010 00 offcore_response.pf_l2_data_rd.l3_hit.snoop_hitm cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0010 00 offcore_response.pf_l2_data_rd.l3_hit.snoop_hit_no_fwd cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0010 00 offcore_response.pf_l2_data_rd.l3_hit.snoop_miss cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0010 00 offcore_response.pf_l2_data_rd.l3_hit.snoop_none cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0010 00 offcore_response.pf_l2_data_rd.l3_hit.snoop_not_needed cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0010 00 offcore_response.pf_l2_data_rd.supplier_none.any_snoop cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020010 00 offcore_response.pf_l2_data_rd.supplier_none.snoop_hitm cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020010 00 offcore_response.pf_l2_data_rd.supplier_none.snoop_hit_no_fwd cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x400020010 00 offcore_response.pf_l2_data_rd.supplier_none.snoop_miss cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200020010 00 offcore_response.pf_l2_data_rd.supplier_none.snoop_none cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80020010 00 offcore_response.pf_l2_data_rd.supplier_none.snoop_not_needed cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x100020010 00 offcore_response.pf_l2_rfo.any_response cache Counts all prefetch (that bring data to L2) RFOs have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10020 00 offcore_response.pf_l2_rfo.l3_hit.any_snoop cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0020 00 offcore_response.pf_l2_rfo.l3_hit.snoop_hitm cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0020 00 offcore_response.pf_l2_rfo.l3_hit.snoop_hit_no_fwd cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0020 00 offcore_response.pf_l2_rfo.l3_hit.snoop_miss cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0020 00 offcore_response.pf_l2_rfo.l3_hit.snoop_none cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0020 00 offcore_response.pf_l2_rfo.l3_hit.snoop_not_needed cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0020 00 offcore_response.pf_l2_rfo.supplier_none.any_snoop cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020020 00 offcore_response.pf_l2_rfo.supplier_none.snoop_hitm cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020020 00 offcore_response.pf_l2_rfo.supplier_none.snoop_hit_no_fwd cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x400020020 00 offcore_response.pf_l2_rfo.supplier_none.snoop_miss cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x200020020 00 offcore_response.pf_l2_rfo.supplier_none.snoop_none cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x80020020 00 offcore_response.pf_l2_rfo.supplier_none.snoop_not_needed cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x100020020 00 offcore_response.pf_l3_code_rd.any_response cache Counts prefetch (that bring data to LLC only) code reads have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10200 00 offcore_response.pf_l3_code_rd.l3_hit.any_snoop cache Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0200 00 offcore_response.pf_l3_code_rd.l3_hit.snoop_hitm cache Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0200 00 offcore_response.pf_l3_code_rd.l3_hit.snoop_hit_no_fwd cache Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0200 00 offcore_response.pf_l3_code_rd.l3_hit.snoop_miss cache Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0200 00 offcore_response.pf_l3_code_rd.l3_hit.snoop_none cache Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0200 00 offcore_response.pf_l3_code_rd.l3_hit.snoop_not_needed cache Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0200 00 offcore_response.pf_l3_code_rd.supplier_none.any_snoop cache Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020200 00 offcore_response.pf_l3_code_rd.supplier_none.snoop_hitm cache Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020200 00 offcore_response.pf_l3_code_rd.supplier_none.snoop_hit_no_fwd cache Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x400020200 00 offcore_response.pf_l3_code_rd.supplier_none.snoop_miss cache Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200020200 00 offcore_response.pf_l3_code_rd.supplier_none.snoop_none cache Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80020200 00 offcore_response.pf_l3_code_rd.supplier_none.snoop_not_needed cache Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x100020200 00 offcore_response.pf_l3_data_rd.any_response cache Counts all prefetch (that bring data to LLC only) data reads have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10080 00 offcore_response.pf_l3_data_rd.l3_hit.any_snoop cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0080 00 offcore_response.pf_l3_data_rd.l3_hit.snoop_hitm cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0080 00 offcore_response.pf_l3_data_rd.l3_hit.snoop_hit_no_fwd cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0080 00 offcore_response.pf_l3_data_rd.l3_hit.snoop_miss cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0080 00 offcore_response.pf_l3_data_rd.l3_hit.snoop_none cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0080 00 offcore_response.pf_l3_data_rd.l3_hit.snoop_not_needed cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0080 00 offcore_response.pf_l3_data_rd.supplier_none.any_snoop cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020080 00 offcore_response.pf_l3_data_rd.supplier_none.snoop_hitm cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020080 00 offcore_response.pf_l3_data_rd.supplier_none.snoop_hit_no_fwd cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x400020080 00 offcore_response.pf_l3_data_rd.supplier_none.snoop_miss cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200020080 00 offcore_response.pf_l3_data_rd.supplier_none.snoop_none cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80020080 00 offcore_response.pf_l3_data_rd.supplier_none.snoop_not_needed cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x100020080 00 offcore_response.pf_l3_rfo.any_response cache Counts all prefetch (that bring data to LLC only) RFOs have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10100 00 offcore_response.pf_l3_rfo.l3_hit.any_snoop cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0100 00 offcore_response.pf_l3_rfo.l3_hit.snoop_hitm cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0100 00 offcore_response.pf_l3_rfo.l3_hit.snoop_hit_no_fwd cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0100 00 offcore_response.pf_l3_rfo.l3_hit.snoop_miss cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0100 00 offcore_response.pf_l3_rfo.l3_hit.snoop_none cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0100 00 offcore_response.pf_l3_rfo.l3_hit.snoop_not_needed cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0100 00 offcore_response.pf_l3_rfo.supplier_none.any_snoop cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020100 00 offcore_response.pf_l3_rfo.supplier_none.snoop_hitm cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020100 00 offcore_response.pf_l3_rfo.supplier_none.snoop_hit_no_fwd cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x400020100 00 offcore_response.pf_l3_rfo.supplier_none.snoop_miss cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x200020100 00 offcore_response.pf_l3_rfo.supplier_none.snoop_none cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x80020100 00 offcore_response.pf_l3_rfo.supplier_none.snoop_not_needed cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x100020100 00 sq_misc.split_lock cache Split locks in SQ event=0xf4,period=100003,umask=0x10 00 This event counts the number of split locks in the super queue fp_arith_inst_retired.128b_packed_double floating point Number of SSE/AVX computational 128-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 2 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=2000003,umask=4 00 Number of SSE/AVX computational 128-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 2 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.128b_packed_single floating point Number of SSE/AVX computational 128-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 4 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 4 calculations per element event=0xc7,period=2000003,umask=8 00 Number of SSE/AVX computational 128-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 4 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.256b_packed_double floating point Number of SSE/AVX computational 256-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 4 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 4 calculations per element event=0xc7,period=2000003,umask=0x10 00 Number of SSE/AVX computational 256-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 4 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.256b_packed_single floating point Number of SSE/AVX computational 256-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 8 calculations per element event=0xc7,period=2000003,umask=0x20 00 Number of SSE/AVX computational 256-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.4_flops floating point Number of SSE/AVX computational 128-bit packed single and 256-bit packed double precision FP instructions retired; some instructions will count twice as noted below. Each count represents 2 or/and 4 computation operations, 1 for each element. Applies to SSE* and AVX* packed single precision and packed double precision FP instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB count twice as they perform 2 calculations per element event=0xc7,period=2000003,umask=0x18 00 Number of SSE/AVX computational 128-bit packed single precision and 256-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 2 or/and 4 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point and packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.double floating point Number of SSE/AVX computational double precision floating-point instructions retired; some instructions will count twice as noted below. Applies to SSE* and AVX* scalar and packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform multiple calculations per element event=0xc7,period=2000006,umask=0x15 00 fp_arith_inst_retired.packed floating point Number of SSE/AVX computational packed floating-point instructions retired; some instructions will count twice as noted below. Applies to SSE* and AVX* packed double and single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform multiple calculations per element event=0xc7,period=2000004,umask=0x3c 00 fp_arith_inst_retired.scalar floating point Number of SSE/AVX computational scalar floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computation operation. Applies to SSE* and AVX* scalar double and single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform multiple calculations per element event=0xc7,period=2000003,umask=3 00 Number of SSE/AVX computational scalar single precision and double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.scalar_double floating point Number of SSE/AVX computational scalar double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform multiple calculations per element event=0xc7,period=2000003,umask=1 00 Number of SSE/AVX computational scalar double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.scalar_single floating point Number of SSE/AVX computational scalar single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform multiple calculations per element event=0xc7,period=2000003,umask=2 00 Number of SSE/AVX computational scalar single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.single floating point Number of SSE/AVX computational single precision floating-point instructions retired; some instructions will count twice as noted below. Applies to SSE* and AVX* scalar and packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform multiple calculations per element event=0xc7,period=2000005,umask=0x2a 00 fp_arith_inst_retired.vector floating point Number of any Vector retired FP arithmetic instructions event=0xc7,period=2000003,umask=0xfc 00 fp_assist.any floating point Cycles with any input/output SSE or FP assist event=0xca,cmask=1,period=100003,umask=0x1e 00 This event counts cycles with any input and output SSE or x87 FP assist. If an input and output assist are detected on the same cycle the event increments by 1 fp_assist.simd_input floating point Number of SIMD FP assists due to input values event=0xca,period=100003,umask=0x10 00 This event counts any input SSE* FP assist - invalid operation, denormal operand, dividing by zero, SNaN operand. Counting includes only cases involving penalties that required micro-code assist intervention fp_assist.simd_output floating point Number of SIMD FP assists due to Output values event=0xca,period=100003,umask=8 00 This event counts the number of SSE* floating point (FP) micro-code assist (numeric overflow/underflow) when the output value (destination register) is invalid. Counting covers only cases involving penalties that require micro-code assist intervention fp_assist.x87_input floating point Number of X87 assists due to input value event=0xca,period=100003,umask=4 00 This event counts x87 floating point (FP) micro-code assist (invalid operation, denormal operand, SNaN operand) when the input value (one of the source operands to an FP instruction) is invalid fp_assist.x87_output floating point Number of X87 assists due to output value event=0xca,period=100003,umask=2 00 This event counts the number of x87 floating point (FP) micro-code assist (numeric overflow/underflow, inexact result) when the output value (destination register) is invalid move_elimination.simd_eliminated floating point Number of SIMD Move Elimination candidate uops that were eliminated event=0x58,period=1000003,umask=2 00 move_elimination.simd_not_eliminated floating point Number of SIMD Move Elimination candidate uops that were not eliminated event=0x58,period=1000003,umask=8 00 other_assists.avx_to_sse floating point Number of transitions from AVX-256 to legacy SSE when penalty applicable Spec update: BDM30 event=0xc1,period=100003,umask=8 00 This event counts the number of transitions from AVX-256 to legacy SSE when penalty is applicable Spec update: BDM30 other_assists.sse_to_avx floating point Number of transitions from SSE to AVX-256 when penalty applicable Spec update: BDM30 event=0xc1,period=100003,umask=0x10 00 This event counts the number of transitions from legacy SSE to AVX-256 when penalty is applicable Spec update: BDM30 uop_dispatches_cancelled.simd_prf floating point Micro-op dispatches cancelled due to insufficient SIMD physical register file read ports event=0xa0,period=2000003,umask=3 00 This event counts the number of micro-operations cancelled after they were dispatched from the scheduler to the execution units when the total number of physical register read ports across all dispatch ports exceeds the read bandwidth of the physical register file. The SIMD_PRF subevent applies to the following instructions: VDPPS, DPPS, VPCMPESTRI, PCMPESTRI, VPCMPESTRM, PCMPESTRM, VFMADD*, VFMADDSUB*, VFMSUB*, VMSUBADD*, VFNMADD*, VFNMSUB*. See the Broadwell Optimization Guide for more information baclears.any frontend Counts the total number when the front end is resteered, mainly when the BPU cannot provide a correct prediction and this is corrected by other branch handling mechanisms at the front end event=0xe6,period=100003,umask=0x1f 00 dsb2mite_switches.penalty_cycles frontend Decode Stream Buffer (DSB)-to-MITE switch true penalty cycles event=0xab,period=2000003,umask=2 00 This event counts Decode Stream Buffer (DSB)-to-MITE switch true penalty cycles. These cycles do not include uops routed through because of the switch itself, for example, when Instruction Decode Queue (IDQ) pre-allocation is unavailable, or Instruction Decode Queue (IDQ) is full. SBD-to-MITE switch true penalty cycles happen after the merge mux (MM) receives Decode Stream Buffer (DSB) Sync-indication until receiving the first MITE uop. MM is placed before Instruction Decode Queue (IDQ) to merge uops being fed from the MITE and Decode Stream Buffer (DSB) paths. Decode Stream Buffer (DSB) inserts the Sync-indication whenever a Decode Stream Buffer (DSB)-to-MITE switch occurs. Penalty: A Decode Stream Buffer (DSB) hit followed by a Decode Stream Buffer (DSB) miss can cost up to six cycles in which no uops are delivered to the IDQ. Most often, such switches from the Decode Stream Buffer (DSB) to the legacy pipeline cost 02 cycles icache.hit frontend Number of Instruction Cache, Streaming Buffer and Victim Cache Reads. both cacheable and noncacheable, including UC fetches event=0x80,period=2000003,umask=1 00 This event counts the number of both cacheable and noncacheable Instruction Cache, Streaming Buffer and Victim Cache Reads including UC fetches icache.ifdata_stall frontend Cycles where a code fetch is stalled due to L1 instruction-cache miss event=0x80,period=2000003,umask=4 00 This event counts cycles during which the demand fetch waits for data (wfdM104H) from L2 or iSB (opportunistic hit) icache.misses frontend Number of Instruction Cache, Streaming Buffer and Victim Cache Misses. Includes Uncacheable accesses event=0x80,period=200003,umask=2 00 This event counts the number of instruction cache, streaming buffer and victim cache misses. Counting includes UC accesses idq.all_dsb_cycles_4_uops frontend Cycles Decode Stream Buffer (DSB) is delivering 4 Uops event=0x79,cmask=4,period=2000003,umask=0x18 00 This event counts the number of cycles 4 uops were delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Counting includes uops that may bypass the IDQ idq.all_dsb_cycles_any_uops frontend Cycles Decode Stream Buffer (DSB) is delivering any Uop event=0x79,cmask=1,period=2000003,umask=0x18 00 This event counts the number of cycles uops were delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Counting includes uops that may bypass the IDQ idq.all_mite_cycles_4_uops frontend Cycles MITE is delivering 4 Uops event=0x79,cmask=4,period=2000003,umask=0x24 00 This event counts the number of cycles 4 uops were delivered to Instruction Decode Queue (IDQ) from the MITE path. Counting includes uops that may bypass the IDQ. This also means that uops are not being delivered from the Decode Stream Buffer (DSB) idq.all_mite_cycles_any_uops frontend Cycles MITE is delivering any Uop event=0x79,cmask=1,period=2000003,umask=0x24 00 This event counts the number of cycles uops were delivered to Instruction Decode Queue (IDQ) from the MITE path. Counting includes uops that may bypass the IDQ. This also means that uops are not being delivered from the Decode Stream Buffer (DSB) idq.dsb_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) from Decode Stream Buffer (DSB) path event=0x79,cmask=1,period=2000003,umask=8 00 This event counts cycles during which uops are being delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Counting includes uops that may bypass the IDQ idq.dsb_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path event=0x79,period=2000003,umask=8 00 This event counts the number of uops delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Counting includes uops that may bypass the IDQ idq.empty frontend Instruction Decode Queue (IDQ) empty cycles event=0x79,period=2000003,umask=2 00 This counts the number of cycles that the instruction decoder queue is empty and can indicate that the application may be bound in the front end. It does not determine whether there are uops being delivered to the Alloc stage since uops can be delivered by bypass skipping the Instruction Decode Queue (IDQ) when it is empty idq.mite_all_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from MITE path event=0x79,period=2000003,umask=0x3c 00 This event counts the number of uops delivered to Instruction Decode Queue (IDQ) from the MITE path. Counting includes uops that may bypass the IDQ. This also means that uops are not being delivered from the Decode Stream Buffer (DSB) idq.mite_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) from MITE path event=0x79,cmask=1,period=2000003,umask=4 00 This event counts cycles during which uops are being delivered to Instruction Decode Queue (IDQ) from the MITE path. Counting includes uops that may bypass the IDQ idq.mite_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from MITE path event=0x79,period=2000003,umask=4 00 This event counts the number of uops delivered to Instruction Decode Queue (IDQ) from the MITE path. Counting includes uops that may bypass the IDQ. This also means that uops are not being delivered from the Decode Stream Buffer (DSB) idq.ms_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,period=2000003,umask=0x30 00 This event counts cycles during which uops are being delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may bypass the IDQ. Uops maybe initiated by Decode Stream Buffer (DSB) or MITE idq.ms_dsb_cycles frontend Cycles when uops initiated by Decode Stream Buffer (DSB) are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,period=2000003,umask=0x10 00 This event counts cycles during which uops initiated by Decode Stream Buffer (DSB) are being delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may bypass the IDQ idq.ms_dsb_occur frontend Deliveries to Instruction Decode Queue (IDQ) initiated by Decode Stream Buffer (DSB) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,edge=1,period=2000003,umask=0x10 00 This event counts the number of deliveries to Instruction Decode Queue (IDQ) initiated by Decode Stream Buffer (DSB) while the Microcode Sequencer (MS) is busy. Counting includes uops that may bypass the IDQ idq.ms_dsb_uops frontend Uops initiated by Decode Stream Buffer (DSB) that are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=2000003,umask=0x10 00 This event counts the number of uops initiated by Decode Stream Buffer (DSB) that are being delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may bypass the IDQ idq.ms_mite_uops frontend Uops initiated by MITE and delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=2000003,umask=0x20 00 This event counts the number of uops initiated by MITE and delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may bypass the IDQ idq.ms_switches frontend Number of switches from DSB (Decode Stream Buffer) or MITE (legacy decode pipeline) to the Microcode Sequencer event=0x79,cmask=1,edge=1,period=2000003,umask=0x30 00 idq.ms_uops frontend Uops delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=2000003,umask=0x30 00 This event counts the total number of uops delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may bypass the IDQ. Uops maybe initiated by Decode Stream Buffer (DSB) or MITE idq_uops_not_delivered.core frontend Uops not delivered to Resource Allocation Table (RAT) per thread when backend of the machine is not stalled event=0x9c,period=2000003,umask=1 00 This event counts the number of uops not delivered to Resource Allocation Table (RAT) per thread adding 4 x when Resource Allocation Table (RAT) is not stalled and Instruction Decode Queue (IDQ) delivers x uops to Resource Allocation Table (RAT) (where x belongs to {0,1,2,3}). Counting does not cover cases when: a. IDQ-Resource Allocation Table (RAT) pipe serves the other thread; b. Resource Allocation Table (RAT) is stalled for the thread (including uop drops and clear BE conditions); c. Instruction Decode Queue (IDQ) delivers four uops idq_uops_not_delivered.cycles_0_uops_deliv.core frontend Cycles per thread when 4 or more uops are not delivered to Resource Allocation Table (RAT) when backend of the machine is not stalled event=0x9c,cmask=4,period=2000003,umask=1 00 This event counts, on the per-thread basis, cycles when no uops are delivered to Resource Allocation Table (RAT). IDQ_Uops_Not_Delivered.core =4 idq_uops_not_delivered.cycles_fe_was_ok frontend Counts cycles FE delivered 4 uops or Resource Allocation Table (RAT) was stalling FE event=0x9c,cmask=1,inv=1,period=2000003,umask=1 00 idq_uops_not_delivered.cycles_le_1_uop_deliv.core frontend Cycles per thread when 3 or more uops are not delivered to Resource Allocation Table (RAT) when backend of the machine is not stalled event=0x9c,cmask=3,period=2000003,umask=1 00 This event counts, on the per-thread basis, cycles when less than 1 uop is delivered to Resource Allocation Table (RAT). IDQ_Uops_Not_Delivered.core >=3 idq_uops_not_delivered.cycles_le_2_uop_deliv.core frontend Cycles with less than 2 uops delivered by the front end event=0x9c,cmask=2,period=2000003,umask=1 00 idq_uops_not_delivered.cycles_le_3_uop_deliv.core frontend Cycles with less than 3 uops delivered by the front end event=0x9c,cmask=1,period=2000003,umask=1 00 hle_retired.aborted memory Number of times HLE abort was triggered (Precise event) event=0xc8,period=2000003,umask=4 00 Number of times HLE abort was triggered (Precise event) hle_retired.aborted_misc1 memory Number of times an HLE execution aborted due to various memory events (e.g., read/write capacity and conflicts) event=0xc8,period=2000003,umask=8 00 Number of times an HLE abort was attributed to a Memory condition (See TSX_Memory event for additional details) hle_retired.aborted_misc2 memory Number of times an HLE execution aborted due to uncommon conditions event=0xc8,period=2000003,umask=0x10 00 Number of times the TSX watchdog signaled an HLE abort hle_retired.aborted_misc3 memory Number of times an HLE execution aborted due to HLE-unfriendly instructions event=0xc8,period=2000003,umask=0x20 00 Number of times a disallowed operation caused an HLE abort hle_retired.aborted_misc4 memory Number of times an HLE execution aborted due to incompatible memory type event=0xc8,period=2000003,umask=0x40 00 Number of times HLE caused a fault hle_retired.aborted_misc5 memory Number of times an HLE execution aborted due to none of the previous 4 categories (e.g. interrupts) event=0xc8,period=2000003,umask=0x80 00 Number of times HLE aborted and was not due to the abort conditions in subevents 3-6 hle_retired.commit memory Number of times HLE commit succeeded event=0xc8,period=2000003,umask=2 00 Number of times HLE commit succeeded hle_retired.start memory Number of times we entered an HLE region; does not count nested transactions event=0xc8,period=2000003,umask=1 00 Number of times we entered an HLE region does not count nested transactions machine_clears.memory_ordering memory Counts the number of machine clears due to memory order conflicts event=0xc3,period=100003,umask=2 00 This event counts the number of memory ordering Machine Clears detected. Memory Ordering Machine Clears can result from one of the following: 1. memory disambiguation, 2. external snoop, or 3. cross SMT-HW-thread snoop (stores) hitting load buffer mem_trans_retired.load_latency_gt_128 memory Randomly selected loads with latency value being above 128 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) event=0xcd,period=1009,umask=1,ldlat=0x80 00 Counts randomly selected loads with latency value being above 128 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) mem_trans_retired.load_latency_gt_16 memory Randomly selected loads with latency value being above 16 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) event=0xcd,period=20011,umask=1,ldlat=0x10 00 Counts randomly selected loads with latency value being above 16 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) mem_trans_retired.load_latency_gt_256 memory Randomly selected loads with latency value being above 256 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) event=0xcd,period=503,umask=1,ldlat=0x100 00 Counts randomly selected loads with latency value being above 256 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) mem_trans_retired.load_latency_gt_32 memory Randomly selected loads with latency value being above 32 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) event=0xcd,period=100007,umask=1,ldlat=0x20 00 Counts randomly selected loads with latency value being above 32 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) mem_trans_retired.load_latency_gt_4 memory Randomly selected loads with latency value being above 4 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) event=0xcd,period=100003,umask=1,ldlat=0x4 00 Counts randomly selected loads with latency value being above four Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) mem_trans_retired.load_latency_gt_512 memory Randomly selected loads with latency value being above 512 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) event=0xcd,period=101,umask=1,ldlat=0x200 00 Counts randomly selected loads with latency value being above 512 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) mem_trans_retired.load_latency_gt_64 memory Randomly selected loads with latency value being above 64 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) event=0xcd,period=2003,umask=1,ldlat=0x40 00 Counts randomly selected loads with latency value being above 64 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) mem_trans_retired.load_latency_gt_8 memory Randomly selected loads with latency value being above 8 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) event=0xcd,period=50021,umask=1,ldlat=0x8 00 Counts randomly selected loads with latency value being above eight Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) misalign_mem_ref.loads memory Speculative cache line split load uops dispatched to L1 cache event=5,period=2000003,umask=1 00 This event counts speculative cache-line split load uops dispatched to the L1 cache misalign_mem_ref.stores memory Speculative cache line split STA uops dispatched to L1 cache event=5,period=2000003,umask=2 00 This event counts speculative cache line split store-address (STA) uops dispatched to the L1 cache offcore_response.all_data_rd.l3_hit.snoop_non_dram memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x20003C0091 00 offcore_response.all_data_rd.l3_miss.snoop_hit_no_fwd memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000091 00 offcore_response.all_data_rd.l3_miss.snoop_miss memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000091 00 offcore_response.all_data_rd.l3_miss.snoop_none memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000091 00 offcore_response.all_data_rd.l3_miss.snoop_not_needed memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000091 00 offcore_response.all_data_rd.l3_miss_local_dram.any_snoop memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000091 00 offcore_response.all_data_rd.l3_miss_local_dram.snoop_hitm memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000091 00 offcore_response.all_data_rd.l3_miss_local_dram.snoop_hit_no_fwd memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x404000091 00 offcore_response.all_data_rd.l3_miss_local_dram.snoop_miss memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x204000091 00 offcore_response.all_data_rd.l3_miss_local_dram.snoop_none memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x84000091 00 offcore_response.all_data_rd.l3_miss_local_dram.snoop_non_dram memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2004000091 00 offcore_response.all_data_rd.l3_miss_local_dram.snoop_not_needed memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x104000091 00 offcore_response.all_data_rd.supplier_none.snoop_non_dram memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2000020091 00 offcore_response.all_pf_code_rd.l3_hit.snoop_non_dram memory Counts all prefetch code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x20003C0240 00 offcore_response.all_pf_code_rd.l3_miss.snoop_hit_no_fwd memory Counts all prefetch code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000240 00 offcore_response.all_pf_code_rd.l3_miss.snoop_miss memory Counts all prefetch code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000240 00 offcore_response.all_pf_code_rd.l3_miss.snoop_none memory Counts all prefetch code reads event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000240 00 offcore_response.all_pf_code_rd.l3_miss.snoop_not_needed memory Counts all prefetch code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000240 00 offcore_response.all_pf_code_rd.l3_miss_local_dram.any_snoop memory Counts all prefetch code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000240 00 offcore_response.all_pf_code_rd.l3_miss_local_dram.snoop_hitm memory Counts all prefetch code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000240 00 offcore_response.all_pf_code_rd.l3_miss_local_dram.snoop_hit_no_fwd memory Counts all prefetch code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x404000240 00 offcore_response.all_pf_code_rd.l3_miss_local_dram.snoop_miss memory Counts all prefetch code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x204000240 00 offcore_response.all_pf_code_rd.l3_miss_local_dram.snoop_none memory Counts all prefetch code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x84000240 00 offcore_response.all_pf_code_rd.l3_miss_local_dram.snoop_non_dram memory Counts all prefetch code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2004000240 00 offcore_response.all_pf_code_rd.l3_miss_local_dram.snoop_not_needed memory Counts all prefetch code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x104000240 00 offcore_response.all_pf_code_rd.supplier_none.snoop_non_dram memory Counts all prefetch code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2000020240 00 offcore_response.all_pf_data_rd.l3_hit.snoop_non_dram memory Counts all prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x20003C0090 00 offcore_response.all_pf_data_rd.l3_miss.snoop_hit_no_fwd memory Counts all prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000090 00 offcore_response.all_pf_data_rd.l3_miss.snoop_miss memory Counts all prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000090 00 offcore_response.all_pf_data_rd.l3_miss.snoop_none memory Counts all prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000090 00 offcore_response.all_pf_data_rd.l3_miss.snoop_not_needed memory Counts all prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000090 00 offcore_response.all_pf_data_rd.l3_miss_local_dram.any_snoop memory Counts all prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000090 00 offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_hitm memory Counts all prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000090 00 offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_hit_no_fwd memory Counts all prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x404000090 00 offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_miss memory Counts all prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x204000090 00 offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_none memory Counts all prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x84000090 00 offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_non_dram memory Counts all prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2004000090 00 offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_not_needed memory Counts all prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x104000090 00 offcore_response.all_pf_data_rd.supplier_none.snoop_non_dram memory Counts all prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2000020090 00 offcore_response.all_pf_rfo.l3_hit.snoop_non_dram memory Counts prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x20003C0120 00 offcore_response.all_pf_rfo.l3_miss.snoop_hit_no_fwd memory Counts prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000120 00 offcore_response.all_pf_rfo.l3_miss.snoop_miss memory Counts prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000120 00 offcore_response.all_pf_rfo.l3_miss.snoop_none memory Counts prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000120 00 offcore_response.all_pf_rfo.l3_miss.snoop_not_needed memory Counts prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000120 00 offcore_response.all_pf_rfo.l3_miss_local_dram.any_snoop memory Counts prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000120 00 offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_hitm memory Counts prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000120 00 offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_hit_no_fwd memory Counts prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x404000120 00 offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_miss memory Counts prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x204000120 00 offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_none memory Counts prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x84000120 00 offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_non_dram memory Counts prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x2004000120 00 offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_not_needed memory Counts prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x104000120 00 offcore_response.all_pf_rfo.supplier_none.snoop_non_dram memory Counts prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x2000020120 00 offcore_response.all_rfo.l3_hit.snoop_non_dram memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x20003C0122 00 offcore_response.all_rfo.l3_miss.snoop_hit_no_fwd memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000122 00 offcore_response.all_rfo.l3_miss.snoop_miss memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000122 00 offcore_response.all_rfo.l3_miss.snoop_none memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000122 00 offcore_response.all_rfo.l3_miss.snoop_not_needed memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000122 00 offcore_response.all_rfo.l3_miss_local_dram.any_snoop memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000122 00 offcore_response.all_rfo.l3_miss_local_dram.snoop_hitm memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000122 00 offcore_response.all_rfo.l3_miss_local_dram.snoop_hit_no_fwd memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x404000122 00 offcore_response.all_rfo.l3_miss_local_dram.snoop_miss memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x204000122 00 offcore_response.all_rfo.l3_miss_local_dram.snoop_none memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x84000122 00 offcore_response.all_rfo.l3_miss_local_dram.snoop_non_dram memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x2004000122 00 offcore_response.all_rfo.l3_miss_local_dram.snoop_not_needed memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x104000122 00 offcore_response.all_rfo.supplier_none.snoop_non_dram memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x2000020122 00 offcore_response.corewb.l3_hit.snoop_non_dram memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=1,offcore_rsp=0x20003C0008 00 offcore_response.corewb.l3_miss.snoop_hit_no_fwd memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000008 00 offcore_response.corewb.l3_miss.snoop_miss memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000008 00 offcore_response.corewb.l3_miss.snoop_none memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000008 00 offcore_response.corewb.l3_miss.snoop_not_needed memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000008 00 offcore_response.corewb.l3_miss_local_dram.any_snoop memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000008 00 offcore_response.corewb.l3_miss_local_dram.snoop_hitm memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000008 00 offcore_response.corewb.l3_miss_local_dram.snoop_hit_no_fwd memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=1,offcore_rsp=0x404000008 00 offcore_response.corewb.l3_miss_local_dram.snoop_miss memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=1,offcore_rsp=0x204000008 00 offcore_response.corewb.l3_miss_local_dram.snoop_none memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=1,offcore_rsp=0x84000008 00 offcore_response.corewb.l3_miss_local_dram.snoop_non_dram memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=1,offcore_rsp=0x2004000008 00 offcore_response.corewb.l3_miss_local_dram.snoop_not_needed memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=1,offcore_rsp=0x104000008 00 offcore_response.corewb.supplier_none.snoop_non_dram memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=1,offcore_rsp=0x2000020008 00 offcore_response.demand_code_rd.l3_hit.snoop_non_dram memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x20003C0004 00 offcore_response.demand_code_rd.l3_miss.snoop_hit_no_fwd memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000004 00 offcore_response.demand_code_rd.l3_miss.snoop_miss memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000004 00 offcore_response.demand_code_rd.l3_miss.snoop_none memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000004 00 offcore_response.demand_code_rd.l3_miss.snoop_not_needed memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000004 00 offcore_response.demand_code_rd.l3_miss_local_dram.any_snoop memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000004 00 offcore_response.demand_code_rd.l3_miss_local_dram.snoop_hitm memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000004 00 offcore_response.demand_code_rd.l3_miss_local_dram.snoop_hit_no_fwd memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x404000004 00 offcore_response.demand_code_rd.l3_miss_local_dram.snoop_miss memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x204000004 00 offcore_response.demand_code_rd.l3_miss_local_dram.snoop_none memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x84000004 00 offcore_response.demand_code_rd.l3_miss_local_dram.snoop_non_dram memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2004000004 00 offcore_response.demand_code_rd.l3_miss_local_dram.snoop_not_needed memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x104000004 00 offcore_response.demand_code_rd.supplier_none.snoop_non_dram memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2000020004 00 offcore_response.demand_data_rd.l3_hit.snoop_non_dram memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x20003C0001 00 offcore_response.demand_data_rd.l3_miss.snoop_hit_no_fwd memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000001 00 offcore_response.demand_data_rd.l3_miss.snoop_miss memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000001 00 offcore_response.demand_data_rd.l3_miss.snoop_none memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000001 00 offcore_response.demand_data_rd.l3_miss.snoop_not_needed memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000001 00 offcore_response.demand_data_rd.l3_miss_local_dram.any_snoop memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000001 00 offcore_response.demand_data_rd.l3_miss_local_dram.snoop_hitm memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000001 00 offcore_response.demand_data_rd.l3_miss_local_dram.snoop_hit_no_fwd memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x404000001 00 offcore_response.demand_data_rd.l3_miss_local_dram.snoop_miss memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x204000001 00 offcore_response.demand_data_rd.l3_miss_local_dram.snoop_none memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x84000001 00 offcore_response.demand_data_rd.l3_miss_local_dram.snoop_non_dram memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2004000001 00 offcore_response.demand_data_rd.l3_miss_local_dram.snoop_not_needed memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x104000001 00 offcore_response.demand_data_rd.supplier_none.snoop_non_dram memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2000020001 00 offcore_response.demand_rfo.l3_hit.snoop_non_dram memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x20003C0002 00 offcore_response.demand_rfo.l3_miss.snoop_hit_no_fwd memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000002 00 offcore_response.demand_rfo.l3_miss.snoop_miss memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000002 00 offcore_response.demand_rfo.l3_miss.snoop_none memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000002 00 offcore_response.demand_rfo.l3_miss.snoop_not_needed memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000002 00 offcore_response.demand_rfo.l3_miss_local_dram.any_snoop memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000002 00 offcore_response.other.l3_hit.snoop_non_dram memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x20003C8000 00 offcore_response.other.l3_miss.snoop_hit_no_fwd memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x43C008000 00 offcore_response.other.l3_miss.snoop_miss memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x23C008000 00 offcore_response.other.l3_miss.snoop_none memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0xBC008000 00 offcore_response.other.l3_miss.snoop_not_needed memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x13C008000 00 offcore_response.other.l3_miss_local_dram.any_snoop memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84008000 00 offcore_response.other.l3_miss_local_dram.snoop_hitm memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x1004008000 00 offcore_response.other.l3_miss_local_dram.snoop_hit_no_fwd memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x404008000 00 offcore_response.other.l3_miss_local_dram.snoop_miss memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x204008000 00 offcore_response.other.l3_miss_local_dram.snoop_none memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x84008000 00 offcore_response.other.l3_miss_local_dram.snoop_non_dram memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x2004008000 00 offcore_response.other.l3_miss_local_dram.snoop_not_needed memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x104008000 00 offcore_response.other.supplier_none.snoop_non_dram memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x2000028000 00 offcore_response.pf_l2_code_rd.l3_hit.snoop_non_dram memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x20003C0040 00 offcore_response.pf_l2_code_rd.l3_miss.snoop_hit_no_fwd memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000040 00 offcore_response.pf_l2_code_rd.l3_miss.snoop_miss memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000040 00 offcore_response.pf_l2_code_rd.l3_miss.snoop_none memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000040 00 offcore_response.pf_l2_code_rd.l3_miss.snoop_not_needed memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000040 00 offcore_response.pf_l2_code_rd.l3_miss_local_dram.any_snoop memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000040 00 offcore_response.pf_l2_code_rd.l3_miss_local_dram.snoop_hitm memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000040 00 offcore_response.pf_l2_code_rd.l3_miss_local_dram.snoop_hit_no_fwd memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x404000040 00 offcore_response.pf_l2_code_rd.l3_miss_local_dram.snoop_miss memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x204000040 00 offcore_response.pf_l2_code_rd.l3_miss_local_dram.snoop_none memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x84000040 00 offcore_response.pf_l2_code_rd.l3_miss_local_dram.snoop_non_dram memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2004000040 00 offcore_response.pf_l2_code_rd.l3_miss_local_dram.snoop_not_needed memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x104000040 00 offcore_response.pf_l2_code_rd.supplier_none.snoop_non_dram memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2000020040 00 offcore_response.pf_l2_data_rd.l3_hit.snoop_non_dram memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x20003C0010 00 offcore_response.pf_l2_data_rd.l3_miss.snoop_hit_no_fwd memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000010 00 offcore_response.pf_l2_data_rd.l3_miss.snoop_miss memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000010 00 offcore_response.pf_l2_data_rd.l3_miss.snoop_none memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000010 00 offcore_response.pf_l2_data_rd.l3_miss.snoop_not_needed memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000010 00 offcore_response.pf_l2_data_rd.l3_miss_local_dram.any_snoop memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000010 00 offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_hitm memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000010 00 offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_hit_no_fwd memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x404000010 00 offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_miss memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x204000010 00 offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_none memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x84000010 00 offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_non_dram memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2004000010 00 offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_not_needed memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x104000010 00 offcore_response.pf_l2_data_rd.supplier_none.snoop_non_dram memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2000020010 00 offcore_response.pf_l2_rfo.l3_hit.snoop_non_dram memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x20003C0020 00 offcore_response.pf_l2_rfo.l3_miss.snoop_hit_no_fwd memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000020 00 offcore_response.pf_l2_rfo.l3_miss.snoop_miss memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000020 00 offcore_response.pf_l2_rfo.l3_miss.snoop_none memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000020 00 offcore_response.pf_l2_rfo.l3_miss.snoop_not_needed memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000020 00 offcore_response.pf_l2_rfo.l3_miss_local_dram.any_snoop memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000020 00 offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_hitm memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000020 00 offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_hit_no_fwd memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x404000020 00 offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_miss memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x204000020 00 offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_none memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x84000020 00 offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_non_dram memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x2004000020 00 offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_not_needed memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x104000020 00 offcore_response.pf_l2_rfo.supplier_none.snoop_non_dram memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x2000020020 00 offcore_response.pf_l3_code_rd.l3_hit.snoop_non_dram memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x20003C0200 00 offcore_response.pf_l3_code_rd.l3_miss.snoop_hit_no_fwd memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000200 00 offcore_response.pf_l3_code_rd.l3_miss.snoop_miss memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000200 00 offcore_response.pf_l3_code_rd.l3_miss.snoop_none memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000200 00 offcore_response.pf_l3_code_rd.l3_miss.snoop_not_needed memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000200 00 offcore_response.pf_l3_code_rd.l3_miss_local_dram.any_snoop memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000200 00 offcore_response.pf_l3_code_rd.l3_miss_local_dram.snoop_hitm memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000200 00 offcore_response.pf_l3_code_rd.l3_miss_local_dram.snoop_hit_no_fwd memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x404000200 00 offcore_response.pf_l3_code_rd.l3_miss_local_dram.snoop_miss memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x204000200 00 offcore_response.pf_l3_code_rd.l3_miss_local_dram.snoop_none memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x84000200 00 offcore_response.pf_l3_code_rd.l3_miss_local_dram.snoop_non_dram memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2004000200 00 offcore_response.pf_l3_code_rd.l3_miss_local_dram.snoop_not_needed memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x104000200 00 offcore_response.pf_l3_code_rd.supplier_none.snoop_non_dram memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2000020200 00 offcore_response.pf_l3_data_rd.l3_hit.snoop_non_dram memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x20003C0080 00 offcore_response.pf_l3_data_rd.l3_miss.snoop_hit_no_fwd memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000080 00 offcore_response.pf_l3_data_rd.l3_miss.snoop_miss memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000080 00 offcore_response.pf_l3_data_rd.l3_miss.snoop_none memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000080 00 offcore_response.pf_l3_data_rd.l3_miss.snoop_not_needed memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000080 00 offcore_response.pf_l3_data_rd.l3_miss_local_dram.any_snoop memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000080 00 offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_hitm memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000080 00 offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_hit_no_fwd memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x404000080 00 offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_miss memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x204000080 00 offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_none memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x84000080 00 offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_non_dram memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2004000080 00 offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_not_needed memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x104000080 00 offcore_response.pf_l3_data_rd.supplier_none.snoop_non_dram memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2000020080 00 offcore_response.pf_l3_rfo.l3_hit.snoop_non_dram memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x20003C0100 00 offcore_response.pf_l3_rfo.l3_miss.snoop_hit_no_fwd memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000100 00 offcore_response.pf_l3_rfo.l3_miss.snoop_miss memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000100 00 offcore_response.pf_l3_rfo.l3_miss.snoop_none memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000100 00 offcore_response.pf_l3_rfo.l3_miss.snoop_not_needed memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000100 00 offcore_response.pf_l3_rfo.l3_miss_local_dram.any_snoop memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000100 00 offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_hitm memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000100 00 offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_hit_no_fwd memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x404000100 00 offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_miss memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x204000100 00 offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_none memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x84000100 00 offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_non_dram memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x2004000100 00 offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_not_needed memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x104000100 00 offcore_response.pf_l3_rfo.supplier_none.snoop_non_dram memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x2000020100 00 rtm_retired.aborted memory Number of times RTM abort was triggered (Precise event) event=0xc9,period=2000003,umask=4 00 Number of times RTM abort was triggered (Precise event) rtm_retired.aborted_misc1 memory Number of times an RTM execution aborted due to various memory events (e.g. read/write capacity and conflicts) event=0xc9,period=2000003,umask=8 00 Number of times an RTM abort was attributed to a Memory condition (See TSX_Memory event for additional details) rtm_retired.aborted_misc2 memory Number of times an RTM execution aborted due to various memory events (e.g., read/write capacity and conflicts) event=0xc9,period=2000003,umask=0x10 00 Number of times the TSX watchdog signaled an RTM abort rtm_retired.aborted_misc3 memory Number of times an RTM execution aborted due to HLE-unfriendly instructions event=0xc9,period=2000003,umask=0x20 00 Number of times a disallowed operation caused an RTM abort rtm_retired.aborted_misc4 memory Number of times an RTM execution aborted due to incompatible memory type event=0xc9,period=2000003,umask=0x40 00 Number of times a RTM caused a fault rtm_retired.aborted_misc5 memory Number of times an RTM execution aborted due to none of the previous 4 categories (e.g. interrupt) event=0xc9,period=2000003,umask=0x80 00 Number of times RTM aborted and was not due to the abort conditions in subevents 3-6 rtm_retired.commit memory Number of times RTM commit succeeded event=0xc9,period=2000003,umask=2 00 Number of times RTM commit succeeded rtm_retired.start memory Number of times we entered an RTM region; does not count nested transactions event=0xc9,period=2000003,umask=1 00 Number of times we entered an RTM region does not count nested transactions tx_exec.misc1 memory Counts the number of times a class of instructions that may cause a transactional abort was executed. Since this is the count of execution, it may not always cause a transactional abort event=0x5d,period=2000003,umask=1 00 tx_exec.misc2 memory Counts the number of times a class of instructions (e.g., vzeroupper) that may cause a transactional abort was executed inside a transactional region event=0x5d,period=2000003,umask=2 00 Unfriendly TSX abort triggered by a vzeroupper instruction tx_exec.misc3 memory Counts the number of times an instruction execution caused the transactional nest count supported to be exceeded event=0x5d,period=2000003,umask=4 00 Unfriendly TSX abort triggered by a nest count that is too deep tx_exec.misc4 memory Counts the number of times a XBEGIN instruction was executed inside an HLE transactional region event=0x5d,period=2000003,umask=8 00 RTM region detected inside HLE tx_exec.misc5 memory Counts the number of times an HLE XACQUIRE instruction was executed inside an RTM transactional region event=0x5d,period=2000003,umask=0x10 00 tx_mem.abort_capacity_write memory Number of times a TSX Abort was triggered due to an evicted line caused by a transaction overflow event=0x54,period=2000003,umask=2 00 Number of times a TSX Abort was triggered due to an evicted line caused by a transaction overflow tx_mem.abort_conflict memory Number of times a TSX line had a cache conflict event=0x54,period=2000003,umask=1 00 Number of times a TSX line had a cache conflict tx_mem.abort_hle_elision_buffer_mismatch memory Number of times a TSX Abort was triggered due to release/commit but data and address mismatch event=0x54,period=2000003,umask=0x10 00 Number of times a TSX Abort was triggered due to release/commit but data and address mismatch tx_mem.abort_hle_elision_buffer_not_empty memory Number of times a TSX Abort was triggered due to commit but Lock Buffer not empty event=0x54,period=2000003,umask=8 00 Number of times a TSX Abort was triggered due to commit but Lock Buffer not empty tx_mem.abort_hle_elision_buffer_unsupported_alignment memory Number of times a TSX Abort was triggered due to attempting an unsupported alignment from Lock Buffer event=0x54,period=2000003,umask=0x20 00 Number of times a TSX Abort was triggered due to attempting an unsupported alignment from Lock Buffer tx_mem.abort_hle_store_to_elided_lock memory Number of times a TSX Abort was triggered due to a non-release/commit store to lock event=0x54,period=2000003,umask=4 00 Number of times a TSX Abort was triggered due to a non-release/commit store to lock tx_mem.hle_elision_buffer_full memory Number of times we could not allocate Lock Buffer event=0x54,period=2000003,umask=0x40 00 Number of times we could not allocate Lock Buffer cpl_cycles.ring0 other Unhalted core cycles when the thread is in ring 0 event=0x5c,period=2000003,umask=1 00 This event counts the unhalted core cycles during which the thread is in the ring 0 privileged mode cpl_cycles.ring0_trans other Number of intervals between processor halts while thread is in ring 0 event=0x5c,cmask=1,edge=1,period=100007,umask=1 00 This event counts when there is a transition from ring 1,2 or 3 to ring0 cpl_cycles.ring123 other Unhalted core cycles when thread is in rings 1, 2, or 3 event=0x5c,period=2000003,umask=2 00 This event counts unhalted core cycles during which the thread is in rings 1, 2, or 3 lock_cycles.split_lock_uc_lock_duration other Cycles when L1 and L2 are locked due to UC or split lock event=0x63,period=2000003,umask=1 00 This event counts cycles in which the L1 and L2 are locked due to a UC lock or split lock. A lock is asserted in case of locked memory access, due to noncacheable memory, locked operation that spans two cache lines, or a page walk from the noncacheable page table. L1D and L2 locks have a very high performance penalty and it is highly recommended to avoid such access arith.fpu_div_active pipeline Cycles when divider is busy executing divide operations event=0x14,period=2000003,umask=1 00 This event counts the number of the divide operations executed. Uses edge-detect and a cmask value of 1 on ARITH.FPU_DIV_ACTIVE to get the number of the divide operations executed br_inst_exec.all_branches pipeline Speculative and retired branches event=0x88,period=200003,umask=0xff 00 This event counts both taken and not taken speculative and retired branch instructions br_inst_exec.all_conditional pipeline Speculative and retired macro-conditional branches event=0x88,period=200003,umask=0xc1 00 This event counts both taken and not taken speculative and retired macro-conditional branch instructions br_inst_exec.all_direct_jmp pipeline Speculative and retired macro-unconditional branches excluding calls and indirects event=0x88,period=200003,umask=0xc2 00 This event counts both taken and not taken speculative and retired macro-unconditional branch instructions, excluding calls and indirects br_inst_exec.all_direct_near_call pipeline Speculative and retired direct near calls event=0x88,period=200003,umask=0xd0 00 This event counts both taken and not taken speculative and retired direct near calls br_inst_exec.all_indirect_jump_non_call_ret pipeline Speculative and retired indirect branches excluding calls and returns event=0x88,period=200003,umask=0xc4 00 This event counts both taken and not taken speculative and retired indirect branches excluding calls and return branches br_inst_exec.all_indirect_near_return pipeline Speculative and retired indirect return branches event=0x88,period=200003,umask=0xc8 00 This event counts both taken and not taken speculative and retired indirect branches that have a return mnemonic br_inst_exec.nontaken_conditional pipeline Not taken macro-conditional branches event=0x88,period=200003,umask=0x41 00 This event counts not taken macro-conditional branch instructions br_inst_exec.taken_conditional pipeline Taken speculative and retired macro-conditional branches event=0x88,period=200003,umask=0x81 00 This event counts taken speculative and retired macro-conditional branch instructions br_inst_exec.taken_direct_jump pipeline Taken speculative and retired macro-conditional branch instructions excluding calls and indirects event=0x88,period=200003,umask=0x82 00 This event counts taken speculative and retired macro-conditional branch instructions excluding calls and indirect branches br_inst_exec.taken_direct_near_call pipeline Taken speculative and retired direct near calls event=0x88,period=200003,umask=0x90 00 This event counts taken speculative and retired direct near calls br_inst_exec.taken_indirect_jump_non_call_ret pipeline Taken speculative and retired indirect branches excluding calls and returns event=0x88,period=200003,umask=0x84 00 This event counts taken speculative and retired indirect branches excluding calls and return branches br_inst_exec.taken_indirect_near_call pipeline Taken speculative and retired indirect calls event=0x88,period=200003,umask=0xa0 00 This event counts taken speculative and retired indirect calls including both register and memory indirect br_inst_exec.taken_indirect_near_return pipeline Taken speculative and retired indirect branches with return mnemonic event=0x88,period=200003,umask=0x88 00 This event counts taken speculative and retired indirect branches that have a return mnemonic br_inst_retired.all_branches pipeline All (macro) branch instructions retired event=0xc4,period=400009 00 This event counts all (macro) branch instructions retired br_inst_retired.all_branches_pebs pipeline All (macro) branch instructions retired. (Precise Event - PEBS) Spec update: BDW98 (Must be precise) event=0xc4,period=400009,umask=4 00 This is a precise version of BR_INST_RETIRED.ALL_BRANCHES that counts all (macro) branch instructions retired Spec update: BDW98 (Must be precise) br_inst_retired.conditional pipeline Conditional branch instructions retired (Precise event) event=0xc4,period=400009,umask=1 00 This event counts conditional branch instructions retired (Precise event) br_inst_retired.far_branch pipeline Far branch instructions retired Spec update: BDW98 event=0xc4,period=100007,umask=0x40 00 This event counts far branch instructions retired Spec update: BDW98 br_inst_retired.near_call pipeline Direct and indirect near call instructions retired (Precise event) event=0xc4,period=100007,umask=2 00 This event counts both direct and indirect near call instructions retired (Precise event) br_inst_retired.near_call_r3 pipeline Direct and indirect macro near call instructions retired (captured in ring 3) (Precise event) event=0xc4,period=100007,umask=2 00 This event counts both direct and indirect macro near call instructions retired (captured in ring 3) (Precise event) br_inst_retired.near_return pipeline Return instructions retired (Precise event) event=0xc4,period=100007,umask=8 00 This event counts return instructions retired (Precise event) br_inst_retired.near_taken pipeline Taken branch instructions retired (Precise event) event=0xc4,period=400009,umask=0x20 00 This event counts taken branch instructions retired (Precise event) br_inst_retired.not_taken pipeline Not taken branch instructions retired event=0xc4,period=400009,umask=0x10 00 This event counts not taken branch instructions retired br_misp_exec.all_branches pipeline Speculative and retired mispredicted macro conditional branches event=0x89,period=200003,umask=0xff 00 This event counts both taken and not taken speculative and retired mispredicted branch instructions br_misp_exec.all_conditional pipeline Speculative and retired mispredicted macro conditional branches event=0x89,period=200003,umask=0xc1 00 This event counts both taken and not taken speculative and retired mispredicted macro conditional branch instructions br_misp_exec.all_indirect_jump_non_call_ret pipeline Mispredicted indirect branches excluding calls and returns event=0x89,period=200003,umask=0xc4 00 This event counts both taken and not taken mispredicted indirect branches excluding calls and returns br_misp_exec.indirect pipeline Speculative mispredicted indirect branches event=0x89,period=200003,umask=0xe4 00 Counts speculatively miss-predicted indirect branches at execution time. Counts for indirect near CALL or JMP instructions (RET excluded) br_misp_exec.nontaken_conditional pipeline Not taken speculative and retired mispredicted macro conditional branches event=0x89,period=200003,umask=0x41 00 This event counts not taken speculative and retired mispredicted macro conditional branch instructions br_misp_exec.taken_conditional pipeline Taken speculative and retired mispredicted macro conditional branches event=0x89,period=200003,umask=0x81 00 This event counts taken speculative and retired mispredicted macro conditional branch instructions br_misp_exec.taken_indirect_jump_non_call_ret pipeline Taken speculative and retired mispredicted indirect branches excluding calls and returns event=0x89,period=200003,umask=0x84 00 This event counts taken speculative and retired mispredicted indirect branches excluding calls and returns br_misp_exec.taken_indirect_near_call pipeline Taken speculative and retired mispredicted indirect calls event=0x89,period=200003,umask=0xa0 00 br_misp_exec.taken_return_near pipeline Taken speculative and retired mispredicted indirect branches with return mnemonic event=0x89,period=200003,umask=0x88 00 This event counts taken speculative and retired mispredicted indirect branches that have a return mnemonic br_misp_retired.all_branches pipeline All mispredicted macro branch instructions retired event=0xc5,period=400009 00 This event counts all mispredicted macro branch instructions retired br_misp_retired.all_branches_pebs pipeline Mispredicted macro branch instructions retired. (Precise Event - PEBS) (Must be precise) event=0xc5,period=400009,umask=4 00 This is a precise version of BR_MISP_RETIRED.ALL_BRANCHES that counts all mispredicted macro branch instructions retired (Must be precise) br_misp_retired.conditional pipeline Mispredicted conditional branch instructions retired (Precise event) event=0xc5,period=400009,umask=1 00 This event counts mispredicted conditional branch instructions retired (Precise event) br_misp_retired.near_taken pipeline number of near branch instructions retired that were mispredicted and taken (Precise event) event=0xc5,period=400009,umask=0x20 00 Number of near branch instructions retired that were mispredicted and taken (Precise event) br_misp_retired.ret pipeline This event counts the number of mispredicted ret instructions retired. Non PEBS (Precise event) event=0xc5,period=100007,umask=8 00 This event counts mispredicted return instructions retired (Precise event) cpu_clk_thread_unhalted.one_thread_active pipeline Count XClk pulses when this thread is unhalted and the other thread is halted event=0x3c,period=100003,umask=2 00 cpu_clk_thread_unhalted.ref_xclk pipeline Reference cycles when the thread is unhalted (counts at 100 MHz rate) event=0x3c,period=100003,umask=1 00 This is a fixed-frequency event programmed to general counters. It counts when the core is unhalted at 100 Mhz cpu_clk_thread_unhalted.ref_xclk_any pipeline Reference cycles when the at least one thread on the physical core is unhalted (counts at 100 MHz rate) event=0x3c,any=1,period=100003,umask=1 00 cpu_clk_unhalted.one_thread_active pipeline Count XClk pulses when this thread is unhalted and the other thread is halted event=0x3c,period=100003,umask=2 00 cpu_clk_unhalted.ref_tsc pipeline Reference cycles when the core is not in halt state event=0,period=2000003,umask=3 00 This event counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. This event has a constant ratio with the CPU_CLK_UNHALTED.REF_XCLK event. It is counted on a dedicated fixed counter, leaving the four (eight when Hyperthreading is disabled) programmable counters available for other events. Note: On all current platforms this event stops counting during 'throttling (TM)' states duty off periods the processor is 'halted'. This event is clocked by base clock (100 Mhz) on Sandy Bridge. The counter update is done at a lower clock rate then the core clock the overflow status bit for this counter may appear 'sticky'. After the counter has overflowed and software clears the overflow status bit and resets the counter to less than MAX. The reset value to the counter is not clocked immediately so the overflow status bit will flip 'high (1)' and generate another PMI (if enabled) after which the reset value gets clocked into the counter. Therefore, software will get the interrupt, read the overflow status bit '1 for bit 34 while the counter value is less than MAX. Software should ignore this case cpu_clk_unhalted.ref_xclk pipeline Reference cycles when the thread is unhalted (counts at 100 MHz rate) event=0x3c,period=100003,umask=1 00 Reference cycles when the thread is unhalted (counts at 100 MHz rate) cpu_clk_unhalted.ref_xclk_any pipeline Reference cycles when the at least one thread on the physical core is unhalted (counts at 100 MHz rate) event=0x3c,any=1,period=100003,umask=1 00 cpu_clk_unhalted.thread pipeline Core cycles when the thread is not in halt state event=0x3c,period=2000003 00 This event counts the number of core cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. This event is a component in many key event ratios. The core frequency may change from time to time due to transitions associated with Enhanced Intel SpeedStep Technology or TM2. For this reason this event may have a changing ratio with regards to time. When the core frequency is constant, this event can approximate elapsed time while the core was not in the halt state. It is counted on a dedicated fixed counter, leaving the four (eight when Hyperthreading is disabled) programmable counters available for other events cpu_clk_unhalted.thread_any pipeline Core cycles when at least one thread on the physical core is not in halt state event=0x3c,any=1,period=2000003 00 cpu_clk_unhalted.thread_p_any pipeline Core cycles when at least one thread on the physical core is not in halt state event=0x3c,any=1,period=2000003 00 cycle_activity.cycles_l1d_miss pipeline Cycles while L1 cache miss demand load is outstanding event=0xa3,cmask=8,period=2000003,umask=8 00 cycle_activity.cycles_l1d_pending pipeline Cycles while L1 cache miss demand load is outstanding event=0xa3,cmask=8,period=2000003,umask=8 00 Counts number of cycles the CPU has at least one pending demand load request missing the L1 data cache cycle_activity.cycles_l2_miss pipeline Cycles while L2 cache miss demand load is outstanding event=0xa3,cmask=1,period=2000003,umask=1 00 cycle_activity.cycles_l2_pending pipeline Cycles while L2 cache miss demand load is outstanding event=0xa3,cmask=1,period=2000003,umask=1 00 Counts number of cycles the CPU has at least one pending demand* load request missing the L2 cache cycle_activity.cycles_ldm_pending pipeline Cycles while memory subsystem has an outstanding load event=0xa3,cmask=2,period=2000003,umask=2 00 Counts number of cycles the CPU has at least one pending demand load request (that is cycles with non-completed load waiting for its data from memory subsystem) cycle_activity.cycles_mem_any pipeline Cycles while memory subsystem has an outstanding load event=0xa3,cmask=2,period=2000003,umask=2 00 cycle_activity.cycles_no_execute pipeline This event increments by 1 for every cycle where there was no execute for this thread event=0xa3,cmask=4,period=2000003,umask=4 00 Counts number of cycles nothing is executed on any execution port cycle_activity.stalls_l1d_miss pipeline Execution stalls while L1 cache miss demand load is outstanding event=0xa3,cmask=12,period=2000003,umask=0xc 00 cycle_activity.stalls_l1d_pending pipeline Execution stalls while L1 cache miss demand load is outstanding event=0xa3,cmask=12,period=2000003,umask=0xc 00 Counts number of cycles nothing is executed on any execution port, while there was at least one pending demand load request missing the L1 data cache cycle_activity.stalls_l2_miss pipeline Execution stalls while L2 cache miss demand load is outstanding event=0xa3,cmask=5,period=2000003,umask=5 00 cycle_activity.stalls_l2_pending pipeline Execution stalls while L2 cache miss demand load is outstanding event=0xa3,cmask=5,period=2000003,umask=5 00 Counts number of cycles nothing is executed on any execution port, while there was at least one pending demand* load request missing the L2 cache.(as a footprint) * includes also L1 HW prefetch requests that may or may not be required by demands cycle_activity.stalls_ldm_pending pipeline Execution stalls while memory subsystem has an outstanding load event=0xa3,cmask=6,period=2000003,umask=6 00 Counts number of cycles nothing is executed on any execution port, while there was at least one pending demand load request cycle_activity.stalls_mem_any pipeline Execution stalls while memory subsystem has an outstanding load event=0xa3,cmask=6,period=2000003,umask=6 00 cycle_activity.stalls_total pipeline Total execution stalls event=0xa3,cmask=4,period=2000003,umask=4 00 ild_stall.lcp pipeline Stalls caused by changing prefix length of the instruction event=0x87,period=2000003,umask=1 00 This event counts stalls occurred due to changing prefix length (66, 67 or REX.W when they change the length of the decoded instruction). Occurrences counting is proportional to the number of prefixes in a 16B-line. This may result in the following penalties: three-cycle penalty for each LCP in a 16-byte chunk inst_retired.any pipeline Instructions retired from execution event=0xc0,period=2000003 00 This event counts the number of instructions retired from execution. For instructions that consist of multiple micro-ops, this event counts the retirement of the last micro-op of the instruction. Counting continues during hardware interrupts, traps, and inside interrupt handlers. Notes: INST_RETIRED.ANY is counted by a designated fixed counter, leaving the four (eight when Hyperthreading is disabled) programmable counters available for other events. INST_RETIRED.ANY_P is counted by a programmable counter and it is an architectural performance event. Counting: Faulting executions of GETSEC/VM entry/VM Exit/MWait will not count as retired instructions inst_retired.any_p pipeline Number of instructions retired. General Counter - architectural event Spec update: BDM61 event=0xc0,period=2000003 00 This event counts the number of instructions (EOMs) retired. Counting covers macro-fused instructions individually (that is, increments by two) Spec update: BDM61 inst_retired.prec_dist pipeline Precise instruction retired event with HW to reduce effect of PEBS shadow in IP distribution Spec update: BDM11, BDM55 (Must be precise) event=0xc0,period=2000003,umask=1 00 This is a precise version (that is, uses PEBS) of the event that counts instructions retired Spec update: BDM11, BDM55 (Must be precise) inst_retired.x87 pipeline FP operations retired. X87 FP operations that have no exceptions: event=0xc0,period=2000003,umask=2 00 This event counts FP operations retired. For X87 FP operations that have no exceptions counting also includes flows that have several X87, or flows that use X87 uops in the exception handling int_misc.rat_stall_cycles pipeline Cycles when Resource Allocation Table (RAT) external stall is sent to Instruction Decode Queue (IDQ) for the thread event=0xd,period=2000003,umask=8 00 This event counts the number of cycles during which Resource Allocation Table (RAT) external stall is sent to Instruction Decode Queue (IDQ) for the current thread. This also includes the cycles during which the Allocator is serving another thread int_misc.recovery_cycles pipeline Core cycles the allocator was stalled due to recovery from earlier clear event for this thread (e.g. misprediction or memory nuke) event=0xd,cmask=1,period=2000003,umask=3 00 Cycles checkpoints in Resource Allocation Table (RAT) are recovering from JEClear or machine clear int_misc.recovery_cycles_any pipeline Core cycles the allocator was stalled due to recovery from earlier clear event for any thread running on the physical core (e.g. misprediction or memory nuke) event=0xd,any=1,cmask=1,period=2000003,umask=3 00 ld_blocks.no_sr pipeline This event counts the number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in use event=3,period=100003,umask=8 00 ld_blocks.store_forward pipeline Cases when loads get true Block-on-Store blocking code preventing store forwarding event=3,period=100003,umask=2 00 This event counts how many times the load operation got the true Block-on-Store blocking code preventing store forwarding. This includes cases when: - preceding store conflicts with the load (incomplete overlap); - store forwarding is impossible due to u-arch limitations; - preceding lock RMW operations are not forwarded; - store has the no-forward bit set (uncacheable/page-split/masked stores); - all-blocking stores are used (mostly, fences and port I/O); and others. The most common case is a load blocked due to its address range overlapping with a preceding smaller uncompleted store. Note: This event does not take into account cases of out-of-SW-control (for example, SbTailHit), unknown physical STA, and cases of blocking loads on store due to being non-WB memory type or a lock. These cases are covered by other events. See the table of not supported store forwards in the Optimization Guide ld_blocks_partial.address_alias pipeline False dependencies in MOB due to partial compare event=7,period=100003,umask=1 00 This event counts false dependencies in MOB when the partial comparison upon loose net check and dependency was resolved by the Enhanced Loose net mechanism. This may not result in high performance penalties. Loose net checks can fail when loads and stores are 4k aliased load_hit_pre.hw_pf pipeline Not software-prefetch load dispatches that hit FB allocated for hardware prefetch event=0x4c,period=100003,umask=2 00 This event counts all not software-prefetch load dispatches that hit the fill buffer (FB) allocated for the hardware prefetch load_hit_pre.sw_pf pipeline Not software-prefetch load dispatches that hit FB allocated for software prefetch event=0x4c,period=100003,umask=1 00 This event counts all not software-prefetch load dispatches that hit the fill buffer (FB) allocated for the software prefetch. It can also be incremented by some lock instructions. So it should only be used with profiling so that the locks can be excluded by asm inspection of the nearby instructions lsd.cycles_4_uops pipeline Cycles 4 Uops delivered by the LSD, but didn't come from the decoder event=0xa8,cmask=4,period=2000003,umask=1 00 lsd.cycles_active pipeline Cycles Uops delivered by the LSD, but didn't come from the decoder event=0xa8,cmask=1,period=2000003,umask=1 00 lsd.uops pipeline Number of Uops delivered by the LSD event=0xa8,period=2000003,umask=1 00 machine_clears.count pipeline Number of machine clears (nukes) of any type event=0xc3,cmask=1,edge=1,period=100003,umask=1 00 machine_clears.cycles pipeline Cycles there was a Nuke. Account for both thread-specific and All Thread Nukes event=0xc3,period=2000003,umask=1 00 This event counts both thread-specific (TS) and all-thread (AT) nukes machine_clears.maskmov pipeline This event counts the number of executed Intel AVX masked load operations that refer to an illegal address range with the mask bits set to 0 event=0xc3,period=100003,umask=0x20 00 Maskmov false fault - counts number of time ucode passes through Maskmov flow due to instruction's mask being 0 while the flow was completed without raising a fault machine_clears.smc pipeline Self-modifying code (SMC) detected event=0xc3,period=100003,umask=4 00 This event counts self-modifying code (SMC) detected, which causes a machine clear move_elimination.int_eliminated pipeline Number of integer Move Elimination candidate uops that were eliminated event=0x58,period=1000003,umask=1 00 move_elimination.int_not_eliminated pipeline Number of integer Move Elimination candidate uops that were not eliminated event=0x58,period=1000003,umask=4 00 other_assists.any_wb_assist pipeline Number of times any microcode assist is invoked by HW upon uop writeback event=0xc1,period=100003,umask=0x40 00 resource_stalls.any pipeline Resource-related stall cycles event=0xa2,period=2000003,umask=1 00 This event counts resource-related stall cycles resource_stalls.rob pipeline Cycles stalled due to re-order buffer full event=0xa2,period=2000003,umask=0x10 00 This event counts ROB full stall cycles. This counts cycles that the pipeline backend blocked uop delivery from the front end resource_stalls.rs pipeline Cycles stalled due to no eligible RS entry available event=0xa2,period=2000003,umask=4 00 This event counts stall cycles caused by absence of eligible entries in the reservation station (RS). This may result from RS overflow, or from RS deallocation because of the RS array Write Port allocation scheme (each RS entry has two write ports instead of four. As a result, empty entries could not be used, although RS is not really full). This counts cycles that the pipeline backend blocked uop delivery from the front end resource_stalls.sb pipeline Cycles stalled due to no store buffers available. (not including draining form sync) event=0xa2,period=2000003,umask=8 00 This event counts stall cycles caused by the store buffer (SB) overflow (excluding draining from synch). This counts cycles that the pipeline backend blocked uop delivery from the front end rob_misc_events.lbr_inserts pipeline Count cases of saving new LBR event=0xcc,period=2000003,umask=0x20 00 This event counts cases of saving new LBR records by hardware. This assumes proper enabling of LBRs and takes into account LBR filtering done by the LBR_SELECT register rs_events.empty_cycles pipeline Cycles when Reservation Station (RS) is empty for the thread event=0x5e,period=2000003,umask=1 00 This event counts cycles during which the reservation station (RS) is empty for the thread. Note: In ST-mode, not active thread should drive 0. This is usually caused by severely costly branch mispredictions, or allocator/FE issues rs_events.empty_end pipeline Counts end of periods where the Reservation Station (RS) was empty. Could be useful to precisely locate Frontend Latency Bound issues event=0x5e,cmask=1,edge=1,inv=1,period=200003,umask=1 00 uops_dispatched_port.port_0 pipeline Cycles per thread when uops are executed in port 0 event=0xa1,period=2000003,umask=1 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 0 uops_dispatched_port.port_1 pipeline Cycles per thread when uops are executed in port 1 event=0xa1,period=2000003,umask=2 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 1 uops_dispatched_port.port_2 pipeline Cycles per thread when uops are executed in port 2 event=0xa1,period=2000003,umask=4 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 2 uops_dispatched_port.port_3 pipeline Cycles per thread when uops are executed in port 3 event=0xa1,period=2000003,umask=8 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 3 uops_dispatched_port.port_4 pipeline Cycles per thread when uops are executed in port 4 event=0xa1,period=2000003,umask=0x10 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 4 uops_dispatched_port.port_5 pipeline Cycles per thread when uops are executed in port 5 event=0xa1,period=2000003,umask=0x20 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 5 uops_dispatched_port.port_6 pipeline Cycles per thread when uops are executed in port 6 event=0xa1,period=2000003,umask=0x40 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 6 uops_dispatched_port.port_7 pipeline Cycles per thread when uops are executed in port 7 event=0xa1,period=2000003,umask=0x80 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 7 uops_executed.core pipeline Number of uops executed on the core event=0xb1,period=2000003,umask=2 00 Number of uops executed from any thread uops_executed.core_cycles_ge_1 pipeline Cycles at least 1 micro-op is executed from any thread on physical core event=0xb1,cmask=1,period=2000003,umask=2 00 uops_executed.core_cycles_ge_2 pipeline Cycles at least 2 micro-op is executed from any thread on physical core event=0xb1,cmask=2,period=2000003,umask=2 00 uops_executed.core_cycles_ge_3 pipeline Cycles at least 3 micro-op is executed from any thread on physical core event=0xb1,cmask=3,period=2000003,umask=2 00 uops_executed.core_cycles_ge_4 pipeline Cycles at least 4 micro-op is executed from any thread on physical core event=0xb1,cmask=4,period=2000003,umask=2 00 uops_executed.core_cycles_none pipeline Cycles with no micro-ops executed from any thread on physical core event=0xb1,inv=1,period=2000003,umask=2 00 uops_executed.cycles_ge_1_uop_exec pipeline Cycles where at least 1 uop was executed per-thread event=0xb1,cmask=1,period=2000003,umask=1 00 uops_executed.cycles_ge_2_uops_exec pipeline Cycles where at least 2 uops were executed per-thread event=0xb1,cmask=2,period=2000003,umask=1 00 uops_executed.cycles_ge_3_uops_exec pipeline Cycles where at least 3 uops were executed per-thread event=0xb1,cmask=3,period=2000003,umask=1 00 uops_executed.cycles_ge_4_uops_exec pipeline Cycles where at least 4 uops were executed per-thread event=0xb1,cmask=4,period=2000003,umask=1 00 uops_executed.stall_cycles pipeline Counts number of cycles no uops were dispatched to be executed on this thread event=0xb1,cmask=1,inv=1,period=2000003,umask=1 00 This event counts cycles during which no uops were dispatched from the Reservation Station (RS) per thread uops_executed.thread pipeline Counts the number of uops to be executed per-thread each cycle event=0xb1,period=2000003,umask=1 00 Number of uops to be executed per-thread each cycle uops_executed_port.port_0 pipeline Cycles per thread when uops are executed in port 0 event=0xa1,period=2000003,umask=1 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 0 uops_executed_port.port_0_core pipeline Cycles per core when uops are executed in port 0 event=0xa1,any=1,period=2000003,umask=1 00 uops_executed_port.port_1 pipeline Cycles per thread when uops are executed in port 1 event=0xa1,period=2000003,umask=2 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 1 uops_executed_port.port_1_core pipeline Cycles per core when uops are executed in port 1 event=0xa1,any=1,period=2000003,umask=2 00 uops_executed_port.port_2 pipeline Cycles per thread when uops are executed in port 2 event=0xa1,period=2000003,umask=4 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 2 uops_executed_port.port_2_core pipeline Cycles per core when uops are dispatched to port 2 event=0xa1,any=1,period=2000003,umask=4 00 uops_executed_port.port_3 pipeline Cycles per thread when uops are executed in port 3 event=0xa1,period=2000003,umask=8 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 3 uops_executed_port.port_3_core pipeline Cycles per core when uops are dispatched to port 3 event=0xa1,any=1,period=2000003,umask=8 00 uops_executed_port.port_4 pipeline Cycles per thread when uops are executed in port 4 event=0xa1,period=2000003,umask=0x10 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 4 uops_executed_port.port_4_core pipeline Cycles per core when uops are executed in port 4 event=0xa1,any=1,period=2000003,umask=0x10 00 uops_executed_port.port_5 pipeline Cycles per thread when uops are executed in port 5 event=0xa1,period=2000003,umask=0x20 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 5 uops_executed_port.port_5_core pipeline Cycles per core when uops are executed in port 5 event=0xa1,any=1,period=2000003,umask=0x20 00 uops_executed_port.port_6 pipeline Cycles per thread when uops are executed in port 6 event=0xa1,period=2000003,umask=0x40 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 6 uops_executed_port.port_6_core pipeline Cycles per core when uops are executed in port 6 event=0xa1,any=1,period=2000003,umask=0x40 00 uops_executed_port.port_7 pipeline Cycles per thread when uops are executed in port 7 event=0xa1,period=2000003,umask=0x80 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 7 uops_executed_port.port_7_core pipeline Cycles per core when uops are dispatched to port 7 event=0xa1,any=1,period=2000003,umask=0x80 00 uops_issued.any pipeline Uops that Resource Allocation Table (RAT) issues to Reservation Station (RS) event=0xe,period=2000003,umask=1 00 This event counts the number of Uops issued by the Resource Allocation Table (RAT) to the reservation station (RS) uops_issued.flags_merge pipeline Number of flags-merge uops being allocated. Such uops considered perf sensitive; added by GSR u-arch event=0xe,period=2000003,umask=0x10 00 Number of flags-merge uops being allocated. Such uops considered perf sensitive added by GSR u-arch uops_issued.single_mul pipeline Number of Multiply packed/scalar single precision uops allocated event=0xe,period=2000003,umask=0x40 00 uops_issued.slow_lea pipeline Number of slow LEA uops being allocated. A uop is generally considered SlowLea if it has 3 sources (e.g. 2 sources + immediate) regardless if as a result of LEA instruction or not event=0xe,period=2000003,umask=0x20 00 uops_issued.stall_cycles pipeline Cycles when Resource Allocation Table (RAT) does not issue Uops to Reservation Station (RS) for the thread event=0xe,cmask=1,inv=1,period=2000003,umask=1 00 This event counts cycles during which the Resource Allocation Table (RAT) does not issue any Uops to the reservation station (RS) for the current thread uops_retired.all pipeline Actually retired uops (Precise event) event=0xc2,period=2000003,umask=1 00 This event counts all actually retired uops. Counting increments by two for micro-fused uops, and by one for macro-fused and other uops. Maximal increment value for one cycle is eight (Precise event) uops_retired.retire_slots pipeline Retirement slots used (Precise event) event=0xc2,period=2000003,umask=2 00 This event counts the number of retirement slots used (Precise event) uops_retired.stall_cycles pipeline Cycles without actually retired uops event=0xc2,cmask=1,inv=1,period=2000003,umask=1 00 This event counts cycles without actually retired uops uops_retired.total_cycles pipeline Cycles with less than 10 actually retired uops event=0xc2,cmask=16,inv=1,period=2000003,umask=1 00 Number of cycles using always true condition (uops_ret < 16) applied to non PEBS uops retired event unc_cbo_cache_lookup.any_es uncore cache L3 Lookup any request that access cache and found line in E or S-state event=0x34,umask=0x86 01 L3 Lookup any request that access cache and found line in E or S-state unc_cbo_cache_lookup.any_i uncore cache L3 Lookup any request that access cache and found line in I-state event=0x34,umask=0x88 01 L3 Lookup any request that access cache and found line in I-state unc_cbo_cache_lookup.any_m uncore cache L3 Lookup any request that access cache and found line in M-state event=0x34,umask=0x81 01 L3 Lookup any request that access cache and found line in M-state unc_cbo_cache_lookup.any_mesi uncore cache L3 Lookup any request that access cache and found line in MESI-state event=0x34,umask=0x8f 01 L3 Lookup any request that access cache and found line in MESI-state unc_cbo_cache_lookup.read_es uncore cache L3 Lookup read request that access cache and found line in E or S-state event=0x34,umask=0x16 01 L3 Lookup read request that access cache and found line in E or S-state unc_cbo_cache_lookup.read_i uncore cache L3 Lookup read request that access cache and found line in I-state event=0x34,umask=0x18 01 L3 Lookup read request that access cache and found line in I-state unc_cbo_cache_lookup.read_m uncore cache L3 Lookup read request that access cache and found line in M-state event=0x34,umask=0x11 01 L3 Lookup read request that access cache and found line in M-state unc_cbo_cache_lookup.read_mesi uncore cache L3 Lookup read request that access cache and found line in any MESI-state event=0x34,umask=0x1f 01 L3 Lookup read request that access cache and found line in any MESI-state unc_cbo_cache_lookup.write_es uncore cache L3 Lookup write request that access cache and found line in E or S-state event=0x34,umask=0x26 01 L3 Lookup write request that access cache and found line in E or S-state unc_cbo_cache_lookup.write_m uncore cache L3 Lookup write request that access cache and found line in M-state event=0x34,umask=0x21 01 L3 Lookup write request that access cache and found line in M-state unc_cbo_cache_lookup.write_mesi uncore cache L3 Lookup write request that access cache and found line in MESI-state event=0x34,umask=0x2f 01 L3 Lookup write request that access cache and found line in MESI-state unc_cbo_xsnp_response.hitm_xcore uncore cache A cross-core snoop initiated by this Cbox due to processor core memory request which hits a modified line in some processor core event=0x22,umask=0x48 01 unc_cbo_xsnp_response.hit_xcore uncore cache A cross-core snoop initiated by this Cbox due to processor core memory request which hits a non-modified line in some processor core event=0x22,umask=0x44 01 unc_cbo_xsnp_response.miss_eviction uncore cache A cross-core snoop resulted from L3 Eviction which misses in some processor core event=0x22,umask=0x81 01 unc_cbo_xsnp_response.miss_xcore uncore cache A cross-core snoop initiated by this Cbox due to processor core memory request which misses in some processor core event=0x22,umask=0x41 01 uncore_cbox_0 unc_clock.socket uncore cache This 48-bit fixed counter counts the UCLK cycles event=0xff 01 This 48-bit fixed counter counts the UCLK cycles unc_arb_coh_trk_requests.all uncore interconnect Number of entries allocated. Account for Any type: e.g. Snoop, Core aperture, etc event=0x84,umask=1 01 unc_arb_trk_occupancy.all uncore interconnect Each cycle counts number of all Core outgoing valid entries. Such entry is defined as valid from its allocation till first of IDI0 or DRS0 messages is sent out. Accounts for Coherent and non-coherent traffic event=0x80,umask=1 01 unc_arb_trk_occupancy.cycles_with_any_request uncore interconnect Cycles with at least one request outstanding is waiting for data return from memory controller. Account for coherent and non-coherent requests initiated by IA Cores, Processor Graphics Unit, or LLC.; event=0x80,cmask=1,umask=1 01 unc_arb_trk_occupancy.drd_direct uncore interconnect Each cycle count number of 'valid' coherent Data Read entries that are in DirectData mode. Such entry is defined as valid when it is allocated till data sent to Core (first chunk, IDI0). Applicable for IA Cores' requests in normal case event=0x80,umask=2 01 Each cycle count number of valid coherent Data Read entries that are in DirectData mode. Such entry is defined as valid when it is allocated till data sent to Core (first chunk, IDI0). Applicable for IA Cores' requests in normal case unc_arb_trk_requests.all uncore interconnect Total number of Core outgoing entries allocated. Accounts for Coherent and non-coherent traffic event=0x81,umask=1 01 unc_arb_trk_requests.drd_direct uncore interconnect Number of Core coherent Data Read entries allocated in DirectData mode event=0x81,umask=2 01 Number of Core coherent Data Read entries allocated in DirectData mode unc_arb_trk_requests.writes uncore interconnect Number of Writes allocated - any write transactions: full/partials writes and evictions event=0x81,umask=0x20 01 dtlb_load_misses.miss_causes_a_walk virtual memory Load misses in all DTLB levels that cause page walks Spec update: BDM69 event=8,period=100003,umask=1 00 This event counts load misses in all DTLB levels that cause page walks of any page size (4K/2M/4M/1G) Spec update: BDM69 dtlb_load_misses.stlb_hit virtual memory Load operations that miss the first DTLB level but hit the second and do not cause page walks event=8,period=2000003,umask=0x60 00 dtlb_load_misses.stlb_hit_2m virtual memory Load misses that miss the DTLB and hit the STLB (2M) event=8,period=2000003,umask=0x40 00 dtlb_load_misses.stlb_hit_4k virtual memory Load misses that miss the DTLB and hit the STLB (4K) event=8,period=2000003,umask=0x20 00 dtlb_load_misses.walk_completed virtual memory Demand load Miss in all translation lookaside buffer (TLB) levels causes a page walk that completes of any page size Spec update: BDM69 event=8,period=100003,umask=0xe 00 dtlb_load_misses.walk_completed_1g virtual memory Load miss in all TLB levels causes a page walk that completes. (1G) Spec update: BDM69 event=8,period=2000003,umask=8 00 This event counts load misses in all DTLB levels that cause a completed page walk (1G page size). The page walk can end with or without a fault Spec update: BDM69 dtlb_load_misses.walk_completed_2m_4m virtual memory Demand load Miss in all translation lookaside buffer (TLB) levels causes a page walk that completes (2M/4M) Spec update: BDM69 event=8,period=2000003,umask=4 00 This event counts load misses in all DTLB levels that cause a completed page walk (2M and 4M page sizes). The page walk can end with or without a fault Spec update: BDM69 dtlb_load_misses.walk_completed_4k virtual memory Demand load Miss in all translation lookaside buffer (TLB) levels causes a page walk that completes (4K) Spec update: BDM69 event=8,period=2000003,umask=2 00 This event counts load misses in all DTLB levels that cause a completed page walk (4K page size). The page walk can end with or without a fault Spec update: BDM69 dtlb_load_misses.walk_duration virtual memory Cycles when PMH is busy with page walks Spec update: BDM69 event=8,period=2000003,umask=0x10 00 This event counts the number of cycles while PMH is busy with the page walk Spec update: BDM69 dtlb_store_misses.miss_causes_a_walk virtual memory Store misses in all DTLB levels that cause page walks Spec update: BDM69 event=0x49,period=100003,umask=1 00 This event counts store misses in all DTLB levels that cause page walks of any page size (4K/2M/4M/1G) Spec update: BDM69 dtlb_store_misses.stlb_hit virtual memory Store operations that miss the first TLB level but hit the second and do not cause page walks event=0x49,period=100003,umask=0x60 00 dtlb_store_misses.stlb_hit_2m virtual memory Store misses that miss the DTLB and hit the STLB (2M) event=0x49,period=100003,umask=0x40 00 dtlb_store_misses.stlb_hit_4k virtual memory Store misses that miss the DTLB and hit the STLB (4K) event=0x49,period=100003,umask=0x20 00 dtlb_store_misses.walk_completed virtual memory Store misses in all DTLB levels that cause completed page walks Spec update: BDM69 event=0x49,period=100003,umask=0xe 00 dtlb_store_misses.walk_completed_1g virtual memory Store misses in all DTLB levels that cause completed page walks (1G) Spec update: BDM69 event=0x49,period=100003,umask=8 00 This event counts store misses in all DTLB levels that cause a completed page walk (1G page size). The page walk can end with or without a fault Spec update: BDM69 dtlb_store_misses.walk_completed_2m_4m virtual memory Store misses in all DTLB levels that cause completed page walks (2M/4M) Spec update: BDM69 event=0x49,period=100003,umask=4 00 This event counts store misses in all DTLB levels that cause a completed page walk (2M and 4M page sizes). The page walk can end with or without a fault Spec update: BDM69 dtlb_store_misses.walk_completed_4k virtual memory Store miss in all TLB levels causes a page walk that completes. (4K) Spec update: BDM69 event=0x49,period=100003,umask=2 00 This event counts store misses in all DTLB levels that cause a completed page walk (4K page size). The page walk can end with or without a fault Spec update: BDM69 dtlb_store_misses.walk_duration virtual memory Cycles when PMH is busy with page walks Spec update: BDM69 event=0x49,period=100003,umask=0x10 00 This event counts the number of cycles while PMH is busy with the page walk Spec update: BDM69 ept.walk_cycles virtual memory Cycle count for an Extended Page table walk event=0x4f,period=2000003,umask=0x10 00 This event counts cycles for an extended page table walk. The Extended Page directory cache differs from standard TLB caches by the operating system that use it. Virtual machine operating systems use the extended page directory cache, while guest operating systems use the standard TLB caches itlb.itlb_flush virtual memory Flushing of the Instruction TLB (ITLB) pages, includes 4k/2M/4M pages event=0xae,period=100007,umask=1 00 This event counts the number of flushes of the big or small ITLB pages. Counting include both TLB Flush (covering all sets) and TLB Set Clear (set-specific) itlb_misses.miss_causes_a_walk virtual memory Misses at all ITLB levels that cause page walks Spec update: BDM69 event=0x85,period=100003,umask=1 00 This event counts store misses in all DTLB levels that cause page walks of any page size (4K/2M/4M/1G) Spec update: BDM69 itlb_misses.stlb_hit virtual memory Operations that miss the first ITLB level but hit the second and do not cause any page walks event=0x85,period=100003,umask=0x60 00 itlb_misses.stlb_hit_2m virtual memory Code misses that miss the DTLB and hit the STLB (2M) event=0x85,period=100003,umask=0x40 00 itlb_misses.stlb_hit_4k virtual memory Core misses that miss the DTLB and hit the STLB (4K) event=0x85,period=100003,umask=0x20 00 itlb_misses.walk_completed virtual memory Misses in all ITLB levels that cause completed page walks Spec update: BDM69 event=0x85,period=100003,umask=0xe 00 itlb_misses.walk_completed_1g virtual memory Store miss in all TLB levels causes a page walk that completes. (1G) Spec update: BDM69 event=0x85,period=100003,umask=8 00 This event counts store misses in all DTLB levels that cause a completed page walk (1G page size). The page walk can end with or without a fault Spec update: BDM69 itlb_misses.walk_completed_2m_4m virtual memory Code miss in all TLB levels causes a page walk that completes. (2M/4M) Spec update: BDM69 event=0x85,period=100003,umask=4 00 This event counts store misses in all DTLB levels that cause a completed page walk (2M and 4M page sizes). The page walk can end with or without a fault Spec update: BDM69 itlb_misses.walk_completed_4k virtual memory Code miss in all TLB levels causes a page walk that completes. (4K) Spec update: BDM69 event=0x85,period=100003,umask=2 00 This event counts store misses in all DTLB levels that cause a completed page walk (4K page size). The page walk can end with or without a fault Spec update: BDM69 itlb_misses.walk_duration virtual memory Cycles when PMH is busy with page walks Spec update: BDM69 event=0x85,period=100003,umask=0x10 00 This event counts the number of cycles while PMH is busy with the page walk Spec update: BDM69 page_walker_loads.dtlb_l1 virtual memory Number of DTLB page walker hits in the L1+FB Spec update: BDM69, BDM98 event=0xbc,period=2000003,umask=0x11 00 page_walker_loads.dtlb_l2 virtual memory Number of DTLB page walker hits in the L2 Spec update: BDM69, BDM98 event=0xbc,period=2000003,umask=0x12 00 page_walker_loads.dtlb_l3 virtual memory Number of DTLB page walker hits in the L3 + XSNP Spec update: BDM69, BDM98 event=0xbc,period=2000003,umask=0x14 00 page_walker_loads.dtlb_memory virtual memory Number of DTLB page walker hits in Memory Spec update: BDM69, BDM98 event=0xbc,period=2000003,umask=0x18 00 page_walker_loads.itlb_l1 virtual memory Number of ITLB page walker hits in the L1+FB Spec update: BDM69, BDM98 event=0xbc,period=2000003,umask=0x21 00 page_walker_loads.itlb_l2 virtual memory Number of ITLB page walker hits in the L2 Spec update: BDM69, BDM98 event=0xbc,period=2000003,umask=0x22 00 page_walker_loads.itlb_l3 virtual memory Number of ITLB page walker hits in the L3 + XSNP Spec update: BDM69, BDM98 event=0xbc,period=2000003,umask=0x24 00 tlb_flush.dtlb_thread virtual memory DTLB flush attempts of the thread-specific entries event=0xbd,period=100007,umask=1 00 This event counts the number of DTLB flush attempts of the thread-specific entries tlb_flush.stlb_any virtual memory STLB flush attempts event=0xbd,period=100007,umask=0x20 00 This event counts the number of any STLB flush attempts (such as entire, VPID, PCID, InvPage, CR3 write, and so on) mem_load_uops_l3_miss_retired.remote_dram cache Retired load uop whose Data Source was: remote DRAM either Snoop not needed or Snoop Miss (RspI) Supports address when precise. Spec update: BDE70 (Precise event) event=0xd3,period=100007,umask=4 00 mem_load_uops_l3_miss_retired.remote_fwd cache Retired load uop whose Data Source was: forwarded from remote cache Supports address when precise. Spec update: BDE70 (Precise event) event=0xd3,period=100007,umask=0x20 00 mem_load_uops_l3_miss_retired.remote_hitm cache Retired load uop whose Data Source was: Remote cache HITM Supports address when precise. Spec update: BDE70 (Precise event) event=0xd3,period=100007,umask=0x10 00 unc_c_bounce_control uncore cache Bounce Control event=0xa 01 unc_c_clockticks uncore cache Uncore Clocks event=0 01 unc_c_counter0_occupancy uncore cache Counter 0 Occupancy event=0x1f 01 Since occupancy counts can only be captured in the Cbo's 0 counter, this event allows a user to capture occupancy related information by filtering the Cb0 occupancy count captured in Counter 0. The filtering available is found in the control register - threshold, invert and edge detect. E.g. setting threshold to 1 can effectively monitor how many cycles the monitored queue has an entry unc_c_fast_asserted uncore cache FaST wire asserted event=9 01 Counts the number of cycles either the local distress or incoming distress signals are asserted. Incoming distress includes both up and dn unc_c_llc_lookup.any uncore cache Cache Lookups; Any Request event=0x34,umask=0x11 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:18] bits correspond to [FMESI] state.; Filters for any transaction originating from the IPQ or IRQ. This does not include lookups originating from the ISMQ unc_c_llc_lookup.data_read uncore cache Cache Lookups; Data Read Request event=0x34,umask=3 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:18] bits correspond to [FMESI] state.; Read transactions unc_c_llc_lookup.nid uncore cache Cache Lookups; Lookups that Match NID event=0x34,umask=0x41 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:18] bits correspond to [FMESI] state.; Qualify one of the other subevents by the Target NID. The NID is programmed in Cn_MSR_PMON_BOX_FILTER.nid. In conjunction with STATE = I, it is possible to monitor misses to specific NIDs in the system unc_c_llc_lookup.read uncore cache Cache Lookups; Any Read Request event=0x34,umask=0x21 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:18] bits correspond to [FMESI] state.; Read transactions unc_c_llc_lookup.remote_snoop uncore cache Cache Lookups; External Snoop Request event=0x34,umask=9 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:18] bits correspond to [FMESI] state.; Filters for only snoop requests coming from the remote socket(s) through the IPQ unc_c_llc_lookup.write uncore cache Cache Lookups; Write Requests event=0x34,umask=5 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:18] bits correspond to [FMESI] state.; Writeback transactions from L2 to the LLC This includes all write transactions -- both Cacheable and UC unc_c_llc_victims.e_state uncore cache Lines Victimized; Lines in E state event=0x37,umask=2 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_c_llc_victims.f_state uncore cache Lines Victimized event=0x37,umask=8 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_c_llc_victims.i_state uncore cache Lines Victimized; Lines in S State event=0x37,umask=4 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_c_llc_victims.miss uncore cache Lines Victimized event=0x37,umask=0x10 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_c_llc_victims.m_state uncore cache Lines Victimized; Lines in M state event=0x37,umask=1 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_c_llc_victims.nid uncore cache Lines Victimized; Victimized Lines that Match NID event=0x37,umask=0x40 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in.; Qualify one of the other subevents by the Target NID. The NID is programmed in Cn_MSR_PMON_BOX_FILTER.nid. In conjunction with STATE = I, it is possible to monitor misses to specific NIDs in the system unc_c_misc.cvzero_prefetch_miss uncore cache Cbo Misc; DRd hitting non-M with raw CV=0 event=0x39,umask=0x20 01 Miscellaneous events in the Cbo unc_c_misc.cvzero_prefetch_victim uncore cache Cbo Misc; Clean Victim with raw CV=0 event=0x39,umask=0x10 01 Miscellaneous events in the Cbo unc_c_misc.rfo_hit_s uncore cache Cbo Misc; RFO HitS event=0x39,umask=8 01 Miscellaneous events in the Cbo.; Number of times that an RFO hit in S state. This is useful for determining if it might be good for a workload to use RspIWB instead of RspSWB unc_c_misc.rspi_was_fse uncore cache Cbo Misc; Silent Snoop Eviction event=0x39,umask=1 01 Miscellaneous events in the Cbo.; Counts the number of times when a Snoop hit in FSE states and triggered a silent eviction. This is useful because this information is lost in the PRE encodings unc_c_misc.started uncore cache Cbo Misc event=0x39,umask=4 01 Miscellaneous events in the Cbo unc_c_misc.wc_aliasing uncore cache Cbo Misc; Write Combining Aliasing event=0x39,umask=2 01 Miscellaneous events in the Cbo.; Counts the number of times that a USWC write (WCIL(F)) transaction hit in the LLC in M state, triggering a WBMtoI followed by the USWC write. This occurs when there is WC aliasing unc_c_qlru.age0 uncore cache LRU Queue; LRU Age 0 event=0x3c,umask=1 01 How often age was set to 0 unc_c_qlru.age1 uncore cache LRU Queue; LRU Age 1 event=0x3c,umask=2 01 How often age was set to 1 unc_c_qlru.age2 uncore cache LRU Queue; LRU Age 2 event=0x3c,umask=4 01 How often age was set to 2 unc_c_qlru.age3 uncore cache LRU Queue; LRU Age 3 event=0x3c,umask=8 01 How often age was set to 3 unc_c_qlru.lru_decrement uncore cache LRU Queue; LRU Bits Decremented event=0x3c,umask=0x10 01 How often all LRU bits were decremented by 1 unc_c_qlru.victim_non_zero uncore cache LRU Queue; Non-0 Aged Victim event=0x3c,umask=0x20 01 How often we picked a victim that had a non-zero age unc_c_ring_ad_used.all uncore cache AD Ring In Use; All event=0x1b,umask=0xf 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.ccw uncore cache AD Ring In Use; Down event=0x1b,umask=0xc 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.cw uncore cache AD Ring In Use; Up event=0x1b,umask=3 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.down_even uncore cache AD Ring In Use; Down and Even event=0x1b,umask=4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity unc_c_ring_ad_used.down_odd uncore cache AD Ring In Use; Down and Odd event=0x1b,umask=8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity unc_c_ring_ad_used.up_even uncore cache AD Ring In Use; Up and Even event=0x1b,umask=1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity unc_c_ring_ad_used.up_odd uncore cache AD Ring In Use; Up and Odd event=0x1b,umask=2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity unc_c_ring_ak_used.all uncore cache AK Ring In Use; All event=0x1c,umask=0xf 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.ccw uncore cache AK Ring In Use; Down event=0x1c,umask=0xc 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.cw uncore cache AK Ring In Use; Up event=0x1c,umask=3 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.down_even uncore cache AK Ring In Use; Down and Even event=0x1c,umask=4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity unc_c_ring_ak_used.down_odd uncore cache AK Ring In Use; Down and Odd event=0x1c,umask=8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity unc_c_ring_ak_used.up_even uncore cache AK Ring In Use; Up and Even event=0x1c,umask=1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity unc_c_ring_ak_used.up_odd uncore cache AK Ring In Use; Up and Odd event=0x1c,umask=2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity unc_c_ring_bl_used.all uncore cache BL Ring in Use; Down event=0x1d,umask=0xf 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.ccw uncore cache BL Ring in Use; Down event=0x1d,umask=0xc 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.cw uncore cache BL Ring in Use; Up event=0x1d,umask=3 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.down_even uncore cache BL Ring in Use; Down and Even event=0x1d,umask=4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity unc_c_ring_bl_used.down_odd uncore cache BL Ring in Use; Down and Odd event=0x1d,umask=8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity unc_c_ring_bl_used.up_even uncore cache BL Ring in Use; Up and Even event=0x1d,umask=1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity unc_c_ring_bl_used.up_odd uncore cache BL Ring in Use; Up and Odd event=0x1d,umask=2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity unc_c_ring_bounces.ad uncore cache Number of LLC responses that bounced on the Ring.; AD event=5,umask=1 01 unc_c_ring_bounces.ak uncore cache Number of LLC responses that bounced on the Ring.; AK event=5,umask=2 01 unc_c_ring_bounces.bl uncore cache Number of LLC responses that bounced on the Ring.; BL event=5,umask=4 01 unc_c_ring_bounces.iv uncore cache Number of LLC responses that bounced on the Ring.; Snoops of processor's cache event=5,umask=0x10 01 unc_c_ring_iv_used.any uncore cache BL Ring in Use; Any event=0x1e,umask=0xf 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring in BDX Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters any polarity unc_c_ring_iv_used.dn uncore cache BL Ring in Use; Any event=0x1e,umask=0xc 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring in BDX Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters any polarity unc_c_ring_iv_used.down uncore cache BL Ring in Use; Down event=0x1e,umask=0xcc 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring in BDX Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters for Down polarity unc_c_ring_iv_used.up uncore cache BL Ring in Use; Any event=0x1e,umask=3 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring in BDX Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters any polarity unc_c_ring_sink_starved.ad uncore cache AD event=6,umask=1 01 unc_c_ring_sink_starved.ak uncore cache AK event=6,umask=2 01 unc_c_ring_sink_starved.bl uncore cache BL event=6,umask=4 01 unc_c_ring_sink_starved.iv uncore cache IV event=6,umask=8 01 unc_c_ring_src_thrtl uncore cache Number of cycles the Cbo is actively throttling traffic onto the Ring in order to limit bounce traffic event=7 01 unc_c_rxr_ext_starved.ipq uncore cache Ingress Arbiter Blocking Cycles; IRQ event=0x12,umask=2 01 Counts cycles in external starvation. This occurs when one of the ingress queues is being starved by the other queues.; IPQ is externally starved and therefore we are blocking the IRQ unc_c_rxr_ext_starved.irq uncore cache Ingress Arbiter Blocking Cycles; IPQ event=0x12,umask=1 01 Counts cycles in external starvation. This occurs when one of the ingress queues is being starved by the other queues.; IRQ is externally starved and therefore we are blocking the IPQ unc_c_rxr_ext_starved.ismq_bids uncore cache Ingress Arbiter Blocking Cycles; ISMQ_BID event=0x12,umask=8 01 Counts cycles in external starvation. This occurs when one of the ingress queues is being starved by the other queues.; Number of times that the ISMQ Bid unc_c_rxr_ext_starved.prq uncore cache Ingress Arbiter Blocking Cycles; PRQ event=0x12,umask=4 01 Counts cycles in external starvation. This occurs when one of the ingress queues is being starved by the other queues unc_c_rxr_inserts.ipq uncore cache Ingress Allocations; IPQ event=0x13,umask=4 01 Counts number of allocations per cycle into the specified Ingress queue unc_c_rxr_inserts.irq uncore cache Ingress Allocations; IRQ event=0x13,umask=1 01 Counts number of allocations per cycle into the specified Ingress queue unc_c_rxr_inserts.irq_rej uncore cache Ingress Allocations; IRQ Rejected event=0x13,umask=2 01 Counts number of allocations per cycle into the specified Ingress queue unc_c_rxr_inserts.prq uncore cache Ingress Allocations; PRQ event=0x13,umask=0x10 01 Counts number of allocations per cycle into the specified Ingress queue unc_c_rxr_inserts.prq_rej uncore cache Ingress Allocations; PRQ event=0x13,umask=0x20 01 Counts number of allocations per cycle into the specified Ingress queue unc_c_rxr_int_starved.ipq uncore cache Ingress Internal Starvation Cycles; IPQ event=0x14,umask=4 01 Counts cycles in internal starvation. This occurs when one (or more) of the entries in the ingress queue are being starved out by other entries in that queue.; Cycles with the IPQ in Internal Starvation unc_c_rxr_int_starved.irq uncore cache Ingress Internal Starvation Cycles; IRQ event=0x14,umask=1 01 Counts cycles in internal starvation. This occurs when one (or more) of the entries in the ingress queue are being starved out by other entries in that queue.; Cycles with the IRQ in Internal Starvation unc_c_rxr_int_starved.ismq uncore cache Ingress Internal Starvation Cycles; ISMQ event=0x14,umask=8 01 Counts cycles in internal starvation. This occurs when one (or more) of the entries in the ingress queue are being starved out by other entries in that queue.; Cycles with the ISMQ in Internal Starvation unc_c_rxr_int_starved.prq uncore cache Ingress Internal Starvation Cycles; PRQ event=0x14,umask=0x10 01 Counts cycles in internal starvation. This occurs when one (or more) of the entries in the ingress queue are being starved out by other entries in that queue unc_c_rxr_ipq_retry.addr_conflict uncore cache Probe Queue Retries; Address Conflict event=0x31,umask=4 01 Number of times a snoop (probe) request had to retry. Filters exist to cover some of the common cases retries.; Counts the number of times that a request form the IPQ was retried because of a TOR reject from an address conflicts. Address conflicts out of the IPQ should be rare. They will generally only occur if two different sockets are sending requests to the same address at the same time. This is a true conflict case, unlike the IPQ Address Conflict which is commonly caused by prefetching characteristics unc_c_rxr_ipq_retry.any uncore cache Probe Queue Retries; Any Reject event=0x31,umask=1 01 Number of times a snoop (probe) request had to retry. Filters exist to cover some of the common cases retries.; Counts the number of times that a request form the IPQ was retried because of a TOR reject. TOR rejects from the IPQ can be caused by the Egress being full or Address Conflicts unc_c_rxr_ipq_retry.full uncore cache Probe Queue Retries; No Egress Credits event=0x31,umask=2 01 Number of times a snoop (probe) request had to retry. Filters exist to cover some of the common cases retries.; Counts the number of times that a request form the IPQ was retried because of a TOR reject from the Egress being full. IPQ requests make use of the AD Egress for regular responses, the BL egress to forward data, and the AK egress to return credits unc_c_rxr_ipq_retry.qpi_credits uncore cache Probe Queue Retries; No QPI Credits event=0x31,umask=0x10 01 Number of times a snoop (probe) request had to retry. Filters exist to cover some of the common cases retries unc_c_rxr_ipq_retry2.ad_sbo uncore cache Probe Queue Retries; No AD Sbo Credits event=0x28,umask=1 01 Number of times a snoop (probe) request had to retry. Filters exist to cover some of the common cases retries.; Counts the number of times that a request from the IPQ was retried because of it lacked credits to send an AD packet to the Sbo unc_c_rxr_ipq_retry2.target uncore cache Probe Queue Retries; Target Node Filter event=0x28,umask=0x40 01 Number of times a snoop (probe) request had to retry. Filters exist to cover some of the common cases retries.; Counts the number of times that a request from the IPQ was retried filtered by the Target NodeID as specified in the Cbox's Filter register unc_c_rxr_irq_retry.addr_conflict uncore cache Ingress Request Queue Rejects; Address Conflict event=0x32,umask=4 01 Counts the number of times that a request from the IRQ was retried because of an address match in the TOR. In order to maintain coherency, requests to the same address are not allowed to pass each other up in the Cbo. Therefore, if there is an outstanding request to a given address, one cannot issue another request to that address until it is complete. This comes up most commonly with prefetches. Outstanding prefetches occasionally will not complete their memory fetch and a demand request to the same address will then sit in the IRQ and get retried until the prefetch fills the data into the LLC. Therefore, it will not be uncommon to see this case in high bandwidth streaming workloads when the LLC Prefetcher in the core is enabled unc_c_rxr_irq_retry.any uncore cache Ingress Request Queue Rejects; Any Reject event=0x32,umask=1 01 Counts the number of IRQ retries that occur. Requests from the IRQ are retried if they are rejected from the TOR pipeline for a variety of reasons. Some of the most common reasons include if the Egress is full, there are no RTIDs, or there is a Physical Address match to another outstanding request unc_c_rxr_irq_retry.full uncore cache Ingress Request Queue Rejects; No Egress Credits event=0x32,umask=2 01 Counts the number of times that a request from the IRQ was retried because it failed to acquire an entry in the Egress. The egress is the buffer that queues up for allocating onto the ring. IRQ requests can make use of all four rings and all four Egresses. If any of the queues that a given request needs to make use of are full, the request will be retried unc_c_rxr_irq_retry.iio_credits uncore cache Ingress Request Queue Rejects; No IIO Credits event=0x32,umask=0x20 01 Number of times a request attempted to acquire the NCS/NCB credit for sending messages on BL to the IIO. There is a single credit in each CBo that is shared between the NCS and NCB message classes for sending transactions on the BL ring (such as read data) to the IIO unc_c_rxr_irq_retry.nid uncore cache Ingress Request Queue Rejects event=0x32,umask=0x40 01 Qualify one of the other subevents by a given RTID destination NID. The NID is programmed in Cn_MSR_PMON_BOX_FILTER1.nid unc_c_rxr_irq_retry.qpi_credits uncore cache Ingress Request Queue Rejects; No QPI Credits event=0x32,umask=0x10 01 Number of requests rejects because of lack of QPI Ingress credits. These credits are required in order to send transactions to the QPI agent. Please see the QPI_IGR_CREDITS events for more information unc_c_rxr_irq_retry.rtid uncore cache Ingress Request Queue Rejects; No RTIDs event=0x32,umask=8 01 Counts the number of times that requests from the IRQ were retried because there were no RTIDs available. RTIDs are required after a request misses the LLC and needs to send snoops and/or requests to memory. If there are no RTIDs available, requests will queue up in the IRQ and retry until one becomes available. Note that there are multiple RTID pools for the different sockets. There may be cases where the local RTIDs are all used, but requests destined for remote memory can still acquire an RTID because there are remote RTIDs available. This event does not provide any filtering for this case unc_c_rxr_irq_retry2.ad_sbo uncore cache Ingress Request Queue Rejects; No AD Sbo Credits event=0x29,umask=1 01 Counts the number of times that a request from the IPQ was retried because of it lacked credits to send an AD packet to the Sbo unc_c_rxr_irq_retry2.bl_sbo uncore cache Ingress Request Queue Rejects; No BL Sbo Credits event=0x29,umask=2 01 Counts the number of times that a request from the IPQ was retried because of it lacked credits to send an BL packet to the Sbo unc_c_rxr_irq_retry2.target uncore cache Ingress Request Queue Rejects; Target Node Filter event=0x29,umask=0x40 01 Counts the number of times that a request from the IPQ was retried filtered by the Target NodeID as specified in the Cbox's Filter register unc_c_rxr_ismq_retry.any uncore cache ISMQ Retries; Any Reject event=0x33,umask=1 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores.; Counts the total number of times that a request from the ISMQ retried because of a TOR reject. ISMQ requests generally will not need to retry (or at least ISMQ retries are less common than IRQ retries). ISMQ requests will retry if they are not able to acquire a needed Egress credit to get onto the ring, or for cache evictions that need to acquire an RTID. Most ISMQ requests already have an RTID, so eviction retries will be less common here unc_c_rxr_ismq_retry.full uncore cache ISMQ Retries; No Egress Credits event=0x33,umask=2 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores.; Counts the number of times that a request from the ISMQ retried because of a TOR reject caused by a lack of Egress credits. The egress is the buffer that queues up for allocating onto the ring. If any of the Egress queues that a given request needs to make use of are full, the request will be retried unc_c_rxr_ismq_retry.iio_credits uncore cache ISMQ Retries; No IIO Credits event=0x33,umask=0x20 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores.; Number of times a request attempted to acquire the NCS/NCB credit for sending messages on BL to the IIO. There is a single credit in each CBo that is shared between the NCS and NCB message classes for sending transactions on the BL ring (such as read data) to the IIO unc_c_rxr_ismq_retry.nid uncore cache ISMQ Retries event=0x33,umask=0x40 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores.; Qualify one of the other subevents by a given RTID destination NID. The NID is programmed in Cn_MSR_PMON_BOX_FILTER1.nid unc_c_rxr_ismq_retry.qpi_credits uncore cache ISMQ Retries; No QPI Credits event=0x33,umask=0x10 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_c_rxr_ismq_retry.rtid uncore cache ISMQ Retries; No RTIDs event=0x33,umask=8 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores.; Counts the number of times that a request from the ISMQ retried because of a TOR reject caused by no RTIDs. M-state cache evictions are serviced through the ISMQ, and must acquire an RTID in order to write back to memory. If no RTIDs are available, they will be retried unc_c_rxr_ismq_retry.wb_credits uncore cache ISMQ Retries event=0x33,umask=0x80 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores.; Qualify one of the other subevents by a given RTID destination NID. The NID is programmed in Cn_MSR_PMON_BOX_FILTER1.nid unc_c_rxr_ismq_retry2.ad_sbo uncore cache ISMQ Request Queue Rejects; No AD Sbo Credits event=0x2a,umask=1 01 Counts the number of times that a request from the ISMQ was retried because of it lacked credits to send an AD packet to the Sbo unc_c_rxr_ismq_retry2.bl_sbo uncore cache ISMQ Request Queue Rejects; No BL Sbo Credits event=0x2a,umask=2 01 Counts the number of times that a request from the ISMQ was retried because of it lacked credits to send an BL packet to the Sbo unc_c_rxr_ismq_retry2.target uncore cache ISMQ Request Queue Rejects; Target Node Filter event=0x2a,umask=0x40 01 Counts the number of times that a request from the ISMQ was retried filtered by the Target NodeID as specified in the Cbox's Filter register unc_c_rxr_occupancy.ipq uncore cache Ingress Occupancy; IPQ event=0x11,umask=4 01 Counts number of entries in the specified Ingress queue in each cycle unc_c_rxr_occupancy.irq uncore cache Ingress Occupancy; IRQ event=0x11,umask=1 01 Counts number of entries in the specified Ingress queue in each cycle unc_c_rxr_occupancy.irq_rej uncore cache Ingress Occupancy; IRQ Rejected event=0x11,umask=2 01 Counts number of entries in the specified Ingress queue in each cycle unc_c_rxr_occupancy.prq_rej uncore cache Ingress Occupancy; PRQ Rejects event=0x11,umask=0x20 01 Counts number of entries in the specified Ingress queue in each cycle unc_c_sbo_credits_acquired.ad uncore cache SBo Credits Acquired; For AD Ring event=0x3d,umask=1 01 Number of Sbo credits acquired in a given cycle, per ring. Each Cbo is assigned an Sbo it can communicate with unc_c_sbo_credits_acquired.bl uncore cache SBo Credits Acquired; For BL Ring event=0x3d,umask=2 01 Number of Sbo credits acquired in a given cycle, per ring. Each Cbo is assigned an Sbo it can communicate with unc_c_sbo_credit_occupancy.ad uncore cache SBo Credits Occupancy; For AD Ring event=0x3e,umask=1 01 Number of Sbo credits in use in a given cycle, per ring. Each Cbo is assigned an Sbo it can communicate with unc_c_sbo_credit_occupancy.bl uncore cache SBo Credits Occupancy; For BL Ring event=0x3e,umask=2 01 Number of Sbo credits in use in a given cycle, per ring. Each Cbo is assigned an Sbo it can communicate with unc_c_tor_inserts.all uncore cache TOR Inserts; All event=0x35,umask=8 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; All transactions inserted into the TOR. This includes requests that reside in the TOR for a short time, such as LLC Hits that do not need to snoop cores or requests that get rejected and have to be retried through one of the ingress queues. The TOR is more commonly a bottleneck in skews with smaller core counts, where the ratio of RTIDs to TOR entries is larger. Note that there are reserved TOR entries for various request types, so it is possible that a given request type be blocked with an occupancy that is less than 20. Also note that generally requests will not be able to arbitrate into the TOR pipeline if there are no available TOR slots unc_c_tor_inserts.eviction uncore cache TOR Inserts; Evictions event=0x35,umask=4 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Eviction transactions inserted into the TOR. Evictions can be quick, such as when the line is in the F, S, or E states and no core valid bits are set. They can also be longer if either CV bits are set (so the cores need to be snooped) and/or if there is a HitM (in which case it is necessary to write the request out to memory) unc_c_tor_inserts.local uncore cache TOR Inserts; Local Memory event=0x35,umask=0x28 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; All transactions inserted into the TOR that are satisfied by locally HOMed memory unc_c_tor_inserts.local_opcode uncore cache TOR Inserts; Local Memory - Opcode Matched event=0x35,umask=0x21 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; All transactions, satisfied by an opcode, inserted into the TOR that are satisfied by locally HOMed memory unc_c_tor_inserts.miss_local uncore cache TOR Inserts; Misses to Local Memory event=0x35,umask=0x2a 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that are satisfied by locally HOMed memory unc_c_tor_inserts.miss_local_opcode uncore cache TOR Inserts; Misses to Local Memory - Opcode Matched event=0x35,umask=0x23 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions, satisfied by an opcode, inserted into the TOR that are satisfied by locally HOMed memory unc_c_tor_inserts.miss_opcode uncore cache TOR Inserts; Miss Opcode Match event=0x35,umask=3 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that match an opcode unc_c_tor_inserts.miss_remote uncore cache TOR Inserts; Misses to Remote Memory event=0x35,umask=0x8a 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that are satisfied by remote caches or remote memory unc_c_tor_inserts.miss_remote_opcode uncore cache TOR Inserts; Misses to Remote Memory - Opcode Matched event=0x35,umask=0x83 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions, satisfied by an opcode, inserted into the TOR that are satisfied by remote caches or remote memory unc_c_tor_inserts.nid_all uncore cache TOR Inserts; NID Matched event=0x35,umask=0x48 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; All NID matched (matches an RTID destination) transactions inserted into the TOR. The NID is programmed in Cn_MSR_PMON_BOX_FILTER.nid. In conjunction with STATE = I, it is possible to monitor misses to specific NIDs in the system unc_c_tor_inserts.nid_eviction uncore cache TOR Inserts; NID Matched Evictions event=0x35,umask=0x44 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; NID matched eviction transactions inserted into the TOR unc_c_tor_inserts.nid_miss_all uncore cache TOR Inserts; NID Matched Miss All event=0x35,umask=0x4a 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; All NID matched miss requests that were inserted into the TOR unc_c_tor_inserts.nid_miss_opcode uncore cache TOR Inserts; NID and Opcode Matched Miss event=0x35,umask=0x43 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that match a NID and an opcode unc_c_tor_inserts.nid_opcode uncore cache TOR Inserts; NID and Opcode Matched event=0x35,umask=0x41 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Transactions inserted into the TOR that match a NID and an opcode unc_c_tor_inserts.nid_wb uncore cache TOR Inserts; NID Matched Writebacks event=0x35,umask=0x50 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; NID matched write transactions inserted into the TOR unc_c_tor_inserts.opcode uncore cache TOR Inserts; Opcode Match event=0x35,umask=1 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Transactions inserted into the TOR that match an opcode (matched by Cn_MSR_PMON_BOX_FILTER.opc) unc_c_tor_inserts.remote uncore cache TOR Inserts; Remote Memory event=0x35,umask=0x88 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; All transactions inserted into the TOR that are satisfied by remote caches or remote memory unc_c_tor_inserts.remote_opcode uncore cache TOR Inserts; Remote Memory - Opcode Matched event=0x35,umask=0x81 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; All transactions, satisfied by an opcode, inserted into the TOR that are satisfied by remote caches or remote memory unc_c_tor_inserts.wb uncore cache TOR Inserts; Writebacks event=0x35,umask=0x10 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Write transactions inserted into the TOR. This does not include RFO, but actual operations that contain data being sent from the core unc_c_tor_occupancy.all uncore cache TOR Occupancy; Any event=0x36,umask=8 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); All valid TOR entries. This includes requests that reside in the TOR for a short time, such as LLC Hits that do not need to snoop cores or requests that get rejected and have to be retried through one of the ingress queues. The TOR is more commonly a bottleneck in skews with smaller core counts, where the ratio of RTIDs to TOR entries is larger. Note that there are reserved TOR entries for various request types, so it is possible that a given request type be blocked with an occupancy that is less than 20. Also note that generally requests will not be able to arbitrate into the TOR pipeline if there are no available TOR slots unc_c_tor_occupancy.eviction uncore cache TOR Occupancy; Evictions event=0x36,umask=4 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding eviction transactions in the TOR. Evictions can be quick, such as when the line is in the F, S, or E states and no core valid bits are set. They can also be longer if either CV bits are set (so the cores need to be snooped) and/or if there is a HitM (in which case it is necessary to write the request out to memory) unc_c_tor_occupancy.local uncore cache TOR Occupancy event=0x36,umask=0x28 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.local_opcode uncore cache TOR Occupancy; Local Memory - Opcode Matched event=0x36,umask=0x21 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding transactions, satisfied by an opcode, in the TOR that are satisfied by locally HOMed memory unc_c_tor_occupancy.miss_all uncore cache TOR Occupancy; Miss All event=0x36,umask=0xa 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding miss requests in the TOR. 'Miss' means the allocation requires an RTID. This generally means that the request was sent to memory or MMIO unc_c_tor_occupancy.miss_local uncore cache TOR Occupancy event=0x36,umask=0x2a 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.miss_local_opcode uncore cache TOR Occupancy; Misses to Local Memory - Opcode Matched event=0x36,umask=0x23 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding Miss transactions, satisfied by an opcode, in the TOR that are satisfied by locally HOMed memory unc_c_tor_occupancy.miss_opcode uncore cache TOR Occupancy; Miss Opcode Match event=0x36,umask=3 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); TOR entries for miss transactions that match an opcode. This generally means that the request was sent to memory or MMIO unc_c_tor_occupancy.miss_remote uncore cache TOR Occupancy event=0x36,umask=0x8a 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.miss_remote_opcode uncore cache TOR Occupancy; Misses to Remote Memory - Opcode Matched event=0x36,umask=0x83 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding Miss transactions, satisfied by an opcode, in the TOR that are satisfied by remote caches or remote memory unc_c_tor_occupancy.nid_all uncore cache TOR Occupancy; NID Matched event=0x36,umask=0x48 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of NID matched outstanding requests in the TOR. The NID is programmed in Cn_MSR_PMON_BOX_FILTER.nid.In conjunction with STATE = I, it is possible to monitor misses to specific NIDs in the system unc_c_tor_occupancy.nid_eviction uncore cache TOR Occupancy; NID Matched Evictions event=0x36,umask=0x44 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding NID matched eviction transactions in the TOR unc_c_tor_occupancy.nid_miss_all uncore cache TOR Occupancy; NID Matched event=0x36,umask=0x4a 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding Miss requests in the TOR that match a NID unc_c_tor_occupancy.nid_miss_opcode uncore cache TOR Occupancy; NID and Opcode Matched Miss event=0x36,umask=0x43 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding Miss requests in the TOR that match a NID and an opcode unc_c_tor_occupancy.nid_opcode uncore cache TOR Occupancy; NID and Opcode Matched event=0x36,umask=0x41 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); TOR entries that match a NID and an opcode unc_c_tor_occupancy.nid_wb uncore cache TOR Occupancy; NID Matched Writebacks event=0x36,umask=0x50 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); NID matched write transactions int the TOR unc_c_tor_occupancy.opcode uncore cache TOR Occupancy; Opcode Match event=0x36,umask=1 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); TOR entries that match an opcode (matched by Cn_MSR_PMON_BOX_FILTER.opc) unc_c_tor_occupancy.remote uncore cache TOR Occupancy event=0x36,umask=0x88 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.remote_opcode uncore cache TOR Occupancy; Remote Memory - Opcode Matched event=0x36,umask=0x81 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding transactions, satisfied by an opcode, in the TOR that are satisfied by remote caches or remote memory unc_c_tor_occupancy.wb uncore cache TOR Occupancy; Writebacks event=0x36,umask=0x10 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Write transactions in the TOR. This does not include RFO, but actual operations that contain data being sent from the core unc_c_txr_ads_used.ad uncore cache Onto AD Ring event=4,umask=1 01 unc_c_txr_ads_used.ak uncore cache Onto AK Ring event=4,umask=2 01 unc_c_txr_ads_used.bl uncore cache Onto BL Ring event=4,umask=4 01 unc_c_txr_inserts.ad_cache uncore cache Egress Allocations; AD - Cachebo event=2,umask=1 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring.; Ring transactions from the Cachebo destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_c_txr_inserts.ad_core uncore cache Egress Allocations; AD - Corebo event=2,umask=0x10 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring.; Ring transactions from the Corebo destined for the AD ring. This is commonly used for outbound requests unc_c_txr_inserts.ak_cache uncore cache Egress Allocations; AK - Cachebo event=2,umask=2 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring.; Ring transactions from the Cachebo destined for the AK ring. This is commonly used for credit returns and GO responses unc_c_txr_inserts.ak_core uncore cache Egress Allocations; AK - Corebo event=2,umask=0x20 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring.; Ring transactions from the Corebo destined for the AK ring. This is commonly used for snoop responses coming from the core and destined for a Cachebo unc_c_txr_inserts.bl_cache uncore cache Egress Allocations; BL - Cacheno event=2,umask=4 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring.; Ring transactions from the Cachebo destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_c_txr_inserts.bl_core uncore cache Egress Allocations; BL - Corebo event=2,umask=0x40 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring.; Ring transactions from the Corebo destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_c_txr_inserts.iv_cache uncore cache Egress Allocations; IV - Cachebo event=2,umask=8 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring.; Ring transactions from the Cachebo destined for the IV ring. This is commonly used for snoops to the cores unc_c_txr_starved.ad_core uncore cache Injection Starvation; Onto AD Ring (to core) event=3,umask=0x10 01 Counts injection starvation. This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time.; cycles that the core AD egress spent in starvation unc_c_txr_starved.ak_both uncore cache Injection Starvation; Onto AK Ring event=3,umask=2 01 Counts injection starvation. This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time.; cycles that both AK egresses spent in starvation unc_c_txr_starved.bl_both uncore cache Injection Starvation; Onto BL Ring event=3,umask=4 01 Counts injection starvation. This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time.; cycles that both BL egresses spent in starvation unc_c_txr_starved.iv uncore cache Injection Starvation; Onto IV Ring event=3,umask=8 01 Counts injection starvation. This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time.; cycles that the cachebo IV egress spent in starvation uncore_ha unc_h_bt_cycles_ne uncore cache BT Cycles Not Empty event=0x42 01 Cycles the Backup Tracker (BT) is not empty. The BT is the actual HOM tracker in IVT unc_h_bt_to_ht_not_issued.incoming_bl_hazard uncore cache BT to HT Not Issued; Incoming Data Hazard event=0x51,umask=4 01 Counts the number of cycles when the HA does not issue transaction from BT to HT.; Cycles unable to issue from BT due to incoming BL data hazard unc_h_bt_to_ht_not_issued.incoming_snp_hazard uncore cache BT to HT Not Issued; Incoming Snoop Hazard event=0x51,umask=2 01 Counts the number of cycles when the HA does not issue transaction from BT to HT.; Cycles unable to issue from BT due to incoming snoop hazard unc_h_bt_to_ht_not_issued.rspackcflt_hazard uncore cache BT to HT Not Issued; Incoming Data Hazard event=0x51,umask=8 01 Counts the number of cycles when the HA does not issue transaction from BT to HT.; Cycles unable to issue from BT due to incoming BL data hazard unc_h_bt_to_ht_not_issued.wbmdata_hazard uncore cache BT to HT Not Issued; Incoming Data Hazard event=0x51,umask=0x10 01 Counts the number of cycles when the HA does not issue transaction from BT to HT.; Cycles unable to issue from BT due to incoming BL data hazard unc_h_bypass_imc.not_taken uncore cache HA to iMC Bypass; Not Taken event=0x14,umask=2 01 Counts the number of times when the HA was able to bypass was attempted. This is a latency optimization for situations when there is light loadings on the memory subsystem. This can be filtered by when the bypass was taken and when it was not.; Filter for transactions that could not take the bypass unc_h_bypass_imc.taken uncore cache HA to iMC Bypass; Taken event=0x14,umask=1 01 Counts the number of times when the HA was able to bypass was attempted. This is a latency optimization for situations when there is light loadings on the memory subsystem. This can be filtered by when the bypass was taken and when it was not.; Filter for transactions that succeeded in taking the bypass unc_h_clockticks uncore cache uclks event=0 01 Counts the number of uclks in the HA. This will be slightly different than the count in the Ubox because of enable/freeze delays. The HA is on the other side of the die from the fixed Ubox uclk counter, so the drift could be somewhat larger than in units that are closer like the QPI Agent unc_h_direct2core_count uncore cache Direct2Core Messages Sent event=0x11 01 Number of Direct2Core messages sent unc_h_direct2core_cycles_disabled uncore cache Cycles when Direct2Core was Disabled event=0x12 01 Number of cycles in which Direct2Core was disabled unc_h_direct2core_txn_override uncore cache Number of Reads that had Direct2Core Overridden event=0x13 01 Number of Reads where Direct2Core overridden unc_h_directory_lat_opt uncore cache Directory Lat Opt Return event=0x41 01 Directory Latency Optimization Data Return Path Taken. When directory mode is enabled and the directory returned for a read is Dir=I, then data can be returned using a faster path if certain conditions are met (credits, free pipeline, etc) unc_h_directory_lookup.no_snp uncore cache Directory Lookups; Snoop Not Needed event=0xc,umask=2 01 Counts the number of transactions that looked up the directory. Can be filtered by requests that had to snoop and those that did not have to.; Filters for transactions that did not have to send any snoops because the directory bit was clear unc_h_directory_lookup.snp uncore cache Directory Lookups; Snoop Needed event=0xc,umask=1 01 Counts the number of transactions that looked up the directory. Can be filtered by requests that had to snoop and those that did not have to.; Filters for transactions that had to send one or more snoops because the directory bit was set unc_h_directory_update.any uncore cache Directory Updates; Any Directory Update event=0xd,umask=3 01 Counts the number of directory updates that were required. These result in writes to the memory controller. This can be filtered by directory sets and directory clears unc_h_directory_update.clear uncore cache Directory Updates; Directory Clear event=0xd,umask=2 01 Counts the number of directory updates that were required. These result in writes to the memory controller. This can be filtered by directory sets and directory clears.; Filter for directory clears. This occurs when snoops were sent and all returned with RspI unc_h_directory_update.set uncore cache Directory Updates; Directory Set event=0xd,umask=1 01 Counts the number of directory updates that were required. These result in writes to the memory controller. This can be filtered by directory sets and directory clears.; Filter for directory sets. This occurs when a remote read transaction requests memory, bringing it to a remote cache unc_h_hitme_hit.ackcnfltwbi uncore cache Counts Number of Hits in HitMe Cache; op is AckCnfltWbI event=0x71,umask=4 01 unc_h_hitme_hit.all uncore cache Counts Number of Hits in HitMe Cache; All Requests event=0x71,umask=0xff 01 unc_h_hitme_hit.allocs uncore cache Counts Number of Hits in HitMe Cache; Allocations event=0x71,umask=0x70 01 unc_h_hitme_hit.evicts uncore cache Counts Number of Hits in HitMe Cache; Allocations event=0x71,umask=0x42 01 unc_h_hitme_hit.hom uncore cache Counts Number of Hits in HitMe Cache; HOM Requests event=0x71,umask=0xf 01 unc_h_hitme_hit.invals uncore cache Counts Number of Hits in HitMe Cache; Invalidations event=0x71,umask=0x26 01 unc_h_hitme_hit.read_or_invitoe uncore cache Counts Number of Hits in HitMe Cache; op is RdCode, RdData, RdDataMigratory, RdInvOwn, RdCur or InvItoE event=0x71,umask=1 01 unc_h_hitme_hit.rsp uncore cache Counts Number of Hits in HitMe Cache; op is RspI, RspIWb, RspS, RspSWb, RspCnflt or RspCnfltWbI event=0x71,umask=0x80 01 unc_h_hitme_hit.rspfwdi_local uncore cache Counts Number of Hits in HitMe Cache; op is RspIFwd or RspIFwdWb for a local request event=0x71,umask=0x20 01 unc_h_hitme_hit.rspfwdi_remote uncore cache Counts Number of Hits in HitMe Cache; op is RspIFwd or RspIFwdWb for a remote request event=0x71,umask=0x10 01 unc_h_hitme_hit.rspfwds uncore cache Counts Number of Hits in HitMe Cache; op is RsSFwd or RspSFwdWb event=0x71,umask=0x40 01 unc_h_hitme_hit.wbmtoe_or_s uncore cache Counts Number of Hits in HitMe Cache; op is WbMtoE or WbMtoS event=0x71,umask=8 01 unc_h_hitme_hit.wbmtoi uncore cache Counts Number of Hits in HitMe Cache; op is WbMtoI event=0x71,umask=2 01 unc_h_hitme_hit_pv_bits_set.ackcnfltwbi uncore cache Accumulates Number of PV bits set on HitMe Cache Hits; op is AckCnfltWbI event=0x72,umask=4 01 unc_h_hitme_hit_pv_bits_set.all uncore cache Accumulates Number of PV bits set on HitMe Cache Hits; All Requests event=0x72,umask=0xff 01 unc_h_hitme_hit_pv_bits_set.hom uncore cache Accumulates Number of PV bits set on HitMe Cache Hits; HOM Requests event=0x72,umask=0xf 01 unc_h_hitme_hit_pv_bits_set.read_or_invitoe uncore cache Accumulates Number of PV bits set on HitMe Cache Hits; op is RdCode, RdData, RdDataMigratory, RdInvOwn, RdCur or InvItoE event=0x72,umask=1 01 unc_h_hitme_hit_pv_bits_set.rsp uncore cache Accumulates Number of PV bits set on HitMe Cache Hits; op is RspI, RspIWb, RspS, RspSWb, RspCnflt or RspCnfltWbI event=0x72,umask=0x80 01 unc_h_hitme_hit_pv_bits_set.rspfwdi_local uncore cache Accumulates Number of PV bits set on HitMe Cache Hits; op is RspIFwd or RspIFwdWb for a local request event=0x72,umask=0x20 01 unc_h_hitme_hit_pv_bits_set.rspfwdi_remote uncore cache Accumulates Number of PV bits set on HitMe Cache Hits; op is RspIFwd or RspIFwdWb for a remote request event=0x72,umask=0x10 01 unc_h_hitme_hit_pv_bits_set.rspfwds uncore cache Accumulates Number of PV bits set on HitMe Cache Hits; op is RsSFwd or RspSFwdWb event=0x72,umask=0x40 01 unc_h_hitme_hit_pv_bits_set.wbmtoe_or_s uncore cache Accumulates Number of PV bits set on HitMe Cache Hits; op is WbMtoE or WbMtoS event=0x72,umask=8 01 unc_h_hitme_hit_pv_bits_set.wbmtoi uncore cache Accumulates Number of PV bits set on HitMe Cache Hits; op is WbMtoI event=0x72,umask=2 01 unc_h_hitme_lookup.ackcnfltwbi uncore cache Counts Number of times HitMe Cache is accessed; op is AckCnfltWbI event=0x70,umask=4 01 unc_h_hitme_lookup.all uncore cache Counts Number of times HitMe Cache is accessed; All Requests event=0x70,umask=0xff 01 unc_h_hitme_lookup.allocs uncore cache Counts Number of times HitMe Cache is accessed; Allocations event=0x70,umask=0x70 01 unc_h_hitme_lookup.hom uncore cache Counts Number of times HitMe Cache is accessed; HOM Requests event=0x70,umask=0xf 01 unc_h_hitme_lookup.invals uncore cache Counts Number of times HitMe Cache is accessed; Invalidations event=0x70,umask=0x26 01 unc_h_hitme_lookup.read_or_invitoe uncore cache Counts Number of times HitMe Cache is accessed; op is RdCode, RdData, RdDataMigratory, RdInvOwn, RdCur or InvItoE event=0x70,umask=1 01 unc_h_hitme_lookup.rsp uncore cache Counts Number of times HitMe Cache is accessed; op is RspI, RspIWb, RspS, RspSWb, RspCnflt or RspCnfltWbI event=0x70,umask=0x80 01 unc_h_hitme_lookup.rspfwdi_local uncore cache Counts Number of times HitMe Cache is accessed; op is RspIFwd or RspIFwdWb for a local request event=0x70,umask=0x20 01 unc_h_hitme_lookup.rspfwdi_remote uncore cache Counts Number of times HitMe Cache is accessed; op is RspIFwd or RspIFwdWb for a remote request event=0x70,umask=0x10 01 unc_h_hitme_lookup.rspfwds uncore cache Counts Number of times HitMe Cache is accessed; op is RsSFwd or RspSFwdWb event=0x70,umask=0x40 01 unc_h_hitme_lookup.wbmtoe_or_s uncore cache Counts Number of times HitMe Cache is accessed; op is WbMtoE or WbMtoS event=0x70,umask=8 01 unc_h_hitme_lookup.wbmtoi uncore cache Counts Number of times HitMe Cache is accessed; op is WbMtoI event=0x70,umask=2 01 unc_h_igr_no_credit_cycles.ad_qpi0 uncore cache Cycles without QPI Ingress Credits; AD to QPI Link 0 event=0x22,umask=1 01 Counts the number of cycles when the HA does not have credits to send messages to the QPI Agent. This can be filtered by the different credit pools and the different links unc_h_igr_no_credit_cycles.ad_qpi1 uncore cache Cycles without QPI Ingress Credits; AD to QPI Link 1 event=0x22,umask=2 01 Counts the number of cycles when the HA does not have credits to send messages to the QPI Agent. This can be filtered by the different credit pools and the different links unc_h_igr_no_credit_cycles.ad_qpi2 uncore cache Cycles without QPI Ingress Credits; BL to QPI Link 0 event=0x22,umask=0x10 01 Counts the number of cycles when the HA does not have credits to send messages to the QPI Agent. This can be filtered by the different credit pools and the different links unc_h_igr_no_credit_cycles.bl_qpi0 uncore cache Cycles without QPI Ingress Credits; BL to QPI Link 0 event=0x22,umask=4 01 Counts the number of cycles when the HA does not have credits to send messages to the QPI Agent. This can be filtered by the different credit pools and the different links unc_h_igr_no_credit_cycles.bl_qpi1 uncore cache Cycles without QPI Ingress Credits; BL to QPI Link 1 event=0x22,umask=8 01 Counts the number of cycles when the HA does not have credits to send messages to the QPI Agent. This can be filtered by the different credit pools and the different links unc_h_igr_no_credit_cycles.bl_qpi2 uncore cache Cycles without QPI Ingress Credits; BL to QPI Link 1 event=0x22,umask=0x20 01 Counts the number of cycles when the HA does not have credits to send messages to the QPI Agent. This can be filtered by the different credit pools and the different links unc_h_imc_reads.normal uncore cache HA to iMC Normal Priority Reads Issued; Normal Priority event=0x17,umask=1 01 Count of the number of reads issued to any of the memory controller channels. This can be filtered by the priority of the reads unc_h_imc_retry uncore cache Retry Events event=0x1e 01 unc_h_imc_writes.all uncore cache HA to iMC Full Line Writes Issued; All Writes event=0x1a,umask=0xf 01 Counts the total number of full line writes issued from the HA into the memory controller. This counts for all four channels. It can be filtered by full/partial and ISOCH/non-ISOCH unc_h_imc_writes.full uncore cache HA to iMC Full Line Writes Issued; Full Line Non-ISOCH event=0x1a,umask=1 01 Counts the total number of full line writes issued from the HA into the memory controller. This counts for all four channels. It can be filtered by full/partial and ISOCH/non-ISOCH unc_h_imc_writes.full_isoch uncore cache HA to iMC Full Line Writes Issued; ISOCH Full Line event=0x1a,umask=4 01 Counts the total number of full line writes issued from the HA into the memory controller. This counts for all four channels. It can be filtered by full/partial and ISOCH/non-ISOCH unc_h_imc_writes.partial uncore cache HA to iMC Full Line Writes Issued; Partial Non-ISOCH event=0x1a,umask=2 01 Counts the total number of full line writes issued from the HA into the memory controller. This counts for all four channels. It can be filtered by full/partial and ISOCH/non-ISOCH unc_h_imc_writes.partial_isoch uncore cache HA to iMC Full Line Writes Issued; ISOCH Partial event=0x1a,umask=8 01 Counts the total number of full line writes issued from the HA into the memory controller. This counts for all four channels. It can be filtered by full/partial and ISOCH/non-ISOCH unc_h_iot_backpressure.hub uncore cache IOT Backpressure event=0x61,umask=2 01 unc_h_iot_backpressure.sat uncore cache IOT Backpressure event=0x61,umask=1 01 unc_h_iot_cts_east_lo.cts0 uncore cache IOT Common Trigger Sequencer - Lo event=0x64,umask=1 01 Debug Mask/Match Tie-Ins unc_h_iot_cts_east_lo.cts1 uncore cache IOT Common Trigger Sequencer - Lo event=0x64,umask=2 01 Debug Mask/Match Tie-Ins unc_h_iot_cts_hi.cts2 uncore cache IOT Common Trigger Sequencer - Hi event=0x65,umask=1 01 Debug Mask/Match Tie-Ins unc_h_iot_cts_hi.cts3 uncore cache IOT Common Trigger Sequencer - Hi event=0x65,umask=2 01 Debug Mask/Match Tie-Ins unc_h_iot_cts_west_lo.cts0 uncore cache IOT Common Trigger Sequencer - Lo event=0x62,umask=1 01 Debug Mask/Match Tie-Ins unc_h_iot_cts_west_lo.cts1 uncore cache IOT Common Trigger Sequencer - Lo event=0x62,umask=2 01 Debug Mask/Match Tie-Ins unc_h_osb.cancelled uncore cache OSB Snoop Broadcast; Cancelled event=0x53,umask=0x10 01 Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB.; OSB Snoop broadcast cancelled due to D2C or Other. OSB cancel is counted when OSB local read is not allowed even when the transaction in local InItoE. It also counts D2C OSB cancel, but also includes the cases were D2C was not set in the first place for the transaction coming from the ring unc_h_osb.invitoe_local uncore cache OSB Snoop Broadcast; Local InvItoE event=0x53,umask=4 01 Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB unc_h_osb.reads_local uncore cache OSB Snoop Broadcast; Local Reads event=0x53,umask=2 01 Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB unc_h_osb.reads_local_useful uncore cache OSB Snoop Broadcast; Reads Local - Useful event=0x53,umask=0x20 01 Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB unc_h_osb.remote uncore cache OSB Snoop Broadcast; Remote event=0x53,umask=8 01 Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB unc_h_osb.remote_useful uncore cache OSB Snoop Broadcast; Remote - Useful event=0x53,umask=0x40 01 Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB unc_h_osb_edr.all uncore cache OSB Early Data Return; All event=0x54,umask=1 01 Counts the number of transactions that broadcast snoop due to OSB, but found clean data in memory and was able to do early data return unc_h_osb_edr.reads_local_i uncore cache OSB Early Data Return; Reads to Local I event=0x54,umask=2 01 Counts the number of transactions that broadcast snoop due to OSB, but found clean data in memory and was able to do early data return unc_h_osb_edr.reads_local_s uncore cache OSB Early Data Return; Reads to Local S event=0x54,umask=8 01 Counts the number of transactions that broadcast snoop due to OSB, but found clean data in memory and was able to do early data return unc_h_osb_edr.reads_remote_i uncore cache OSB Early Data Return; Reads to Remote I event=0x54,umask=4 01 Counts the number of transactions that broadcast snoop due to OSB, but found clean data in memory and was able to do early data return unc_h_osb_edr.reads_remote_s uncore cache OSB Early Data Return; Reads to Remote S event=0x54,umask=0x10 01 Counts the number of transactions that broadcast snoop due to OSB, but found clean data in memory and was able to do early data return unc_h_requests.invitoe_local uncore cache Read and Write Requests; Local InvItoEs event=1,umask=0x10 01 Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO). Writes include all writes (streaming, evictions, HitM, etc).; This filter includes only InvItoEs coming from the local socket unc_h_requests.invitoe_remote uncore cache Read and Write Requests; Remote InvItoEs event=1,umask=0x20 01 Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO). Writes include all writes (streaming, evictions, HitM, etc).; This filter includes only InvItoEs coming from remote sockets unc_h_requests.reads uncore cache Read and Write Requests; Reads event=1,umask=3 01 Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO). Writes include all writes (streaming, evictions, HitM, etc).; Incoming ead requests. This is a good proxy for LLC Read Misses (including RFOs) unc_h_requests.reads_local uncore cache Read and Write Requests; Local Reads event=1,umask=1 01 Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO). Writes include all writes (streaming, evictions, HitM, etc).; This filter includes only read requests coming from the local socket. This is a good proxy for LLC Read Misses (including RFOs) from the local socket unc_h_requests.reads_remote uncore cache Read and Write Requests; Remote Reads event=1,umask=2 01 Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO). Writes include all writes (streaming, evictions, HitM, etc).; This filter includes only read requests coming from the remote socket. This is a good proxy for LLC Read Misses (including RFOs) from the remote socket unc_h_requests.writes uncore cache Read and Write Requests; Writes event=1,umask=0xc 01 Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO). Writes include all writes (streaming, evictions, HitM, etc).; Incoming write requests unc_h_requests.writes_local uncore cache Read and Write Requests; Local Writes event=1,umask=4 01 Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO). Writes include all writes (streaming, evictions, HitM, etc).; This filter includes only writes coming from the local socket unc_h_requests.writes_remote uncore cache Read and Write Requests; Remote Writes event=1,umask=8 01 Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO). Writes include all writes (streaming, evictions, HitM, etc).; This filter includes only writes coming from remote sockets unc_h_ring_ad_used.ccw uncore cache HA AD Ring in Use; Counterclockwise event=0x3e,umask=0xc 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ad_used.ccw_even uncore cache HA AD Ring in Use; Counterclockwise and Even event=0x3e,umask=4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity unc_h_ring_ad_used.ccw_odd uncore cache HA AD Ring in Use; Counterclockwise and Odd event=0x3e,umask=8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity unc_h_ring_ad_used.cw uncore cache HA AD Ring in Use; Clockwise event=0x3e,umask=3 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ad_used.cw_even uncore cache HA AD Ring in Use; Clockwise and Even event=0x3e,umask=1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity unc_h_ring_ad_used.cw_odd uncore cache HA AD Ring in Use; Clockwise and Odd event=0x3e,umask=2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity unc_h_ring_ak_used.all uncore cache HA AK Ring in Use; All event=0x3f,umask=0xf 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ak_used.ccw uncore cache HA AK Ring in Use; Counterclockwise event=0x3f,umask=0xc 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ak_used.ccw_even uncore cache HA AK Ring in Use; Counterclockwise and Even event=0x3f,umask=4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity unc_h_ring_ak_used.ccw_odd uncore cache HA AK Ring in Use; Counterclockwise and Odd event=0x3f,umask=8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity unc_h_ring_ak_used.cw uncore cache HA AK Ring in Use; Clockwise event=0x3f,umask=3 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ak_used.cw_even uncore cache HA AK Ring in Use; Clockwise and Even event=0x3f,umask=1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity unc_h_ring_ak_used.cw_odd uncore cache HA AK Ring in Use; Clockwise and Odd event=0x3f,umask=2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity unc_h_ring_bl_used.all uncore cache HA BL Ring in Use; All event=0x40,umask=0xf 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_bl_used.ccw uncore cache HA BL Ring in Use; Counterclockwise event=0x40,umask=0xc 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_bl_used.ccw_even uncore cache HA BL Ring in Use; Counterclockwise and Even event=0x40,umask=4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity unc_h_ring_bl_used.ccw_odd uncore cache HA BL Ring in Use; Counterclockwise and Odd event=0x40,umask=8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity unc_h_ring_bl_used.cw uncore cache HA BL Ring in Use; Clockwise event=0x40,umask=3 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_bl_used.cw_even uncore cache HA BL Ring in Use; Clockwise and Even event=0x40,umask=1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity unc_h_ring_bl_used.cw_odd uncore cache HA BL Ring in Use; Clockwise and Odd event=0x40,umask=2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity unc_h_rpq_cycles_no_reg_credits.chn0 uncore cache iMC RPQ Credits Empty - Regular; Channel 0 event=0x15,umask=1 01 Counts the number of cycles when there are no regular credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads. This count only tracks the regular credits Common high bandwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 0 only unc_h_rpq_cycles_no_reg_credits.chn1 uncore cache iMC RPQ Credits Empty - Regular; Channel 1 event=0x15,umask=2 01 Counts the number of cycles when there are no regular credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads. This count only tracks the regular credits Common high bandwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 1 only unc_h_rpq_cycles_no_reg_credits.chn2 uncore cache iMC RPQ Credits Empty - Regular; Channel 2 event=0x15,umask=4 01 Counts the number of cycles when there are no regular credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads. This count only tracks the regular credits Common high bandwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 2 only unc_h_rpq_cycles_no_reg_credits.chn3 uncore cache iMC RPQ Credits Empty - Regular; Channel 3 event=0x15,umask=8 01 Counts the number of cycles when there are no regular credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads. This count only tracks the regular credits Common high bandwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 3 only unc_h_rpq_cycles_no_spec_credits.chn0 uncore cache iMC RPQ Credits Empty - Special; Channel 0 event=0x16,umask=1 01 Counts the number of cycles when there are no special credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads. This count only tracks the special credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 0 only unc_h_rpq_cycles_no_spec_credits.chn1 uncore cache iMC RPQ Credits Empty - Special; Channel 1 event=0x16,umask=2 01 Counts the number of cycles when there are no special credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads. This count only tracks the special credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 1 only unc_h_rpq_cycles_no_spec_credits.chn2 uncore cache iMC RPQ Credits Empty - Special; Channel 2 event=0x16,umask=4 01 Counts the number of cycles when there are no special credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads. This count only tracks the special credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 2 only unc_h_rpq_cycles_no_spec_credits.chn3 uncore cache iMC RPQ Credits Empty - Special; Channel 3 event=0x16,umask=8 01 Counts the number of cycles when there are no special credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads. This count only tracks the special credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 3 only unc_h_sbo0_credits_acquired.ad uncore cache SBo0 Credits Acquired; For AD Ring event=0x68,umask=1 01 Number of Sbo 0 credits acquired in a given cycle, per ring unc_h_sbo0_credits_acquired.bl uncore cache SBo0 Credits Acquired; For BL Ring event=0x68,umask=2 01 Number of Sbo 0 credits acquired in a given cycle, per ring unc_h_sbo0_credit_occupancy.ad uncore cache SBo0 Credits Occupancy; For AD Ring event=0x6a,umask=1 01 Number of Sbo 0 credits in use in a given cycle, per ring unc_h_sbo0_credit_occupancy.bl uncore cache SBo0 Credits Occupancy; For BL Ring event=0x6a,umask=2 01 Number of Sbo 0 credits in use in a given cycle, per ring unc_h_sbo1_credits_acquired.ad uncore cache SBo1 Credits Acquired; For AD Ring event=0x69,umask=1 01 Number of Sbo 1 credits acquired in a given cycle, per ring unc_h_sbo1_credits_acquired.bl uncore cache SBo1 Credits Acquired; For BL Ring event=0x69,umask=2 01 Number of Sbo 1 credits acquired in a given cycle, per ring unc_h_sbo1_credit_occupancy.ad uncore cache SBo1 Credits Occupancy; For AD Ring event=0x6b,umask=1 01 Number of Sbo 1 credits in use in a given cycle, per ring unc_h_sbo1_credit_occupancy.bl uncore cache SBo1 Credits Occupancy; For BL Ring event=0x6b,umask=2 01 Number of Sbo 1 credits in use in a given cycle, per ring unc_h_snoops_rsp_after_data.local uncore cache Data beat the Snoop Responses; Local Requests event=0xa,umask=1 01 Counts the number of reads when the snoop was on the critical path to the data return.; This filter includes only requests coming from the local socket unc_h_snoops_rsp_after_data.remote uncore cache Data beat the Snoop Responses; Remote Requests event=0xa,umask=2 01 Counts the number of reads when the snoop was on the critical path to the data return.; This filter includes only requests coming from remote sockets unc_h_snoop_cycles_ne.all uncore cache Cycles with Snoops Outstanding; All Requests event=8,umask=3 01 Counts cycles when one or more snoops are outstanding.; Tracked for snoops from both local and remote sockets unc_h_snoop_cycles_ne.local uncore cache Cycles with Snoops Outstanding; Local Requests event=8,umask=1 01 Counts cycles when one or more snoops are outstanding.; This filter includes only requests coming from the local socket unc_h_snoop_cycles_ne.remote uncore cache Cycles with Snoops Outstanding; Remote Requests event=8,umask=2 01 Counts cycles when one or more snoops are outstanding.; This filter includes only requests coming from remote sockets unc_h_snoop_occupancy.local uncore cache Tracker Snoops Outstanding Accumulator; Local Requests event=9,umask=1 01 Accumulates the occupancy of either the local HA tracker pool that have snoops pending in every cycle. This can be used in conjection with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA trackers are allocated as soon as a request enters the HA if an HT (HomeTracker) entry is available and this occupancy is decremented when all the snoop responses have returned.; This filter includes only requests coming from the local socket unc_h_snoop_occupancy.remote uncore cache Tracker Snoops Outstanding Accumulator; Remote Requests event=9,umask=2 01 Accumulates the occupancy of either the local HA tracker pool that have snoops pending in every cycle. This can be used in conjection with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA trackers are allocated as soon as a request enters the HA if an HT (HomeTracker) entry is available and this occupancy is decremented when all the snoop responses have returned.; This filter includes only requests coming from remote sockets unc_h_snoop_resp.rspcnflct uncore cache Snoop Responses Received; RSPCNFLCT* event=0x21,umask=0x40 01 Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for snoops responses of RspConflict. This is returned when a snoop finds an existing outstanding transaction in a remote caching agent when it CAMs that caching agent. This triggers conflict resolution hardware. This covers both RspCnflct and RspCnflctWbI unc_h_snoop_resp.rspi uncore cache Snoop Responses Received; RspI event=0x21,umask=1 01 Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for snoops responses of RspI. RspI is returned when the remote cache does not have the data, or when the remote cache silently evicts data (such as when an RFO hits non-modified data) unc_h_snoop_resp.rspifwd uncore cache Snoop Responses Received; RspIFwd event=0x21,umask=4 01 Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for snoop responses of RspIFwd. This is returned when a remote caching agent forwards data and the requesting agent is able to acquire the data in E or M states. This is commonly returned with RFO transactions. It can be either a HitM or a HitFE unc_h_snoop_resp.rsps uncore cache Snoop Responses Received; RspS event=0x21,umask=2 01 Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for snoop responses of RspS. RspS is returned when a remote cache has data but is not forwarding it. It is a way to let the requesting socket know that it cannot allocate the data in E state. No data is sent with S RspS unc_h_snoop_resp.rspsfwd uncore cache Snoop Responses Received; RspSFwd event=0x21,umask=8 01 Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for a snoop response of RspSFwd. This is returned when a remote caching agent forwards data but holds on to its current copy. This is common for data and code reads that hit in a remote socket in E or F state unc_h_snoop_resp.rsp_fwd_wb uncore cache Snoop Responses Received; Rsp*Fwd*WB event=0x21,umask=0x20 01 Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for a snoop response of Rsp*Fwd*WB. This snoop response is only used in 4s systems. It is used when a snoop HITM's in a remote caching agent and it directly forwards data to a requestor, and simultaneously returns data to the home to be written back to memory unc_h_snoop_resp.rsp_wb uncore cache Snoop Responses Received; Rsp*WB event=0x21,umask=0x10 01 Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for a snoop response of RspIWB or RspSWB. This is returned when a non-RFO request hits in M state. Data and Code Reads can return either RspIWB or RspSWB depending on how the system has been configured. InvItoE transactions will also return RspIWB because they must acquire ownership unc_h_snp_resp_recv_local.other uncore cache Snoop Responses Received Local; Other event=0x60,umask=0x80 01 Number of snoop responses received for a Local request; Filters for all other snoop responses unc_h_snp_resp_recv_local.rspcnflct uncore cache Snoop Responses Received Local; RspCnflct event=0x60,umask=0x40 01 Number of snoop responses received for a Local request; Filters for snoops responses of RspConflict. This is returned when a snoop finds an existing outstanding transaction in a remote caching agent when it CAMs that caching agent. This triggers conflict resolution hardware. This covers both RspCnflct and RspCnflctWbI unc_h_snp_resp_recv_local.rspi uncore cache Snoop Responses Received Local; RspI event=0x60,umask=1 01 Number of snoop responses received for a Local request; Filters for snoops responses of RspI. RspI is returned when the remote cache does not have the data, or when the remote cache silently evicts data (such as when an RFO hits non-modified data) unc_h_snp_resp_recv_local.rspifwd uncore cache Snoop Responses Received Local; RspIFwd event=0x60,umask=4 01 Number of snoop responses received for a Local request; Filters for snoop responses of RspIFwd. This is returned when a remote caching agent forwards data and the requesting agent is able to acquire the data in E or M states. This is commonly returned with RFO transactions. It can be either a HitM or a HitFE unc_h_snp_resp_recv_local.rsps uncore cache Snoop Responses Received Local; RspS event=0x60,umask=2 01 Number of snoop responses received for a Local request; Filters for snoop responses of RspS. RspS is returned when a remote cache has data but is not forwarding it. It is a way to let the requesting socket know that it cannot allocate the data in E state. No data is sent with S RspS unc_h_snp_resp_recv_local.rspsfwd uncore cache Snoop Responses Received Local; RspSFwd event=0x60,umask=8 01 Number of snoop responses received for a Local request; Filters for a snoop response of RspSFwd. This is returned when a remote caching agent forwards data but holds on to its current copy. This is common for data and code reads that hit in a remote socket in E or F state unc_h_snp_resp_recv_local.rspxfwdxwb uncore cache Snoop Responses Received Local; Rsp*FWD*WB event=0x60,umask=0x20 01 Number of snoop responses received for a Local request; Filters for a snoop response of Rsp*Fwd*WB. This snoop response is only used in 4s systems. It is used when a snoop HITM's in a remote caching agent and it directly forwards data to a requestor, and simultaneously returns data to the home to be written back to memory unc_h_snp_resp_recv_local.rspxwb uncore cache Snoop Responses Received Local; Rsp*WB event=0x60,umask=0x10 01 Number of snoop responses received for a Local request; Filters for a snoop response of RspIWB or RspSWB. This is returned when a non-RFO request hits in M state. Data and Code Reads can return either RspIWB or RspSWB depending on how the system has been configured. InvItoE transactions will also return RspIWB because they must acquire ownership unc_h_stall_no_sbo_credit.sbo0_ad uncore cache Stall on No Sbo Credits; For SBo0, AD Ring event=0x6c,umask=1 01 Number of cycles Egress is stalled waiting for an Sbo credit to become available. Per Sbo, per Ring unc_h_stall_no_sbo_credit.sbo0_bl uncore cache Stall on No Sbo Credits; For SBo0, BL Ring event=0x6c,umask=4 01 Number of cycles Egress is stalled waiting for an Sbo credit to become available. Per Sbo, per Ring unc_h_stall_no_sbo_credit.sbo1_ad uncore cache Stall on No Sbo Credits; For SBo1, AD Ring event=0x6c,umask=2 01 Number of cycles Egress is stalled waiting for an Sbo credit to become available. Per Sbo, per Ring unc_h_stall_no_sbo_credit.sbo1_bl uncore cache Stall on No Sbo Credits; For SBo1, BL Ring event=0x6c,umask=8 01 Number of cycles Egress is stalled waiting for an Sbo credit to become available. Per Sbo, per Ring unc_h_tad_requests_g0.region0 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 0 event=0x1b,umask=1 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 0 unc_h_tad_requests_g0.region1 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 1 event=0x1b,umask=2 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 1 unc_h_tad_requests_g0.region2 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 2 event=0x1b,umask=4 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 2 unc_h_tad_requests_g0.region3 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 3 event=0x1b,umask=8 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 3 unc_h_tad_requests_g0.region4 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 4 event=0x1b,umask=0x10 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 4 unc_h_tad_requests_g0.region5 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 5 event=0x1b,umask=0x20 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 5 unc_h_tad_requests_g0.region6 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 6 event=0x1b,umask=0x40 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 6 unc_h_tad_requests_g0.region7 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 7 event=0x1b,umask=0x80 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 7 unc_h_tad_requests_g1.region10 uncore cache HA Requests to a TAD Region - Group 1; TAD Region 10 event=0x1c,umask=4 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 8 to 10. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 10 unc_h_tad_requests_g1.region11 uncore cache HA Requests to a TAD Region - Group 1; TAD Region 11 event=0x1c,umask=8 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 8 to 10. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 11 unc_h_tad_requests_g1.region8 uncore cache HA Requests to a TAD Region - Group 1; TAD Region 8 event=0x1c,umask=1 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 8 to 10. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 8 unc_h_tad_requests_g1.region9 uncore cache HA Requests to a TAD Region - Group 1; TAD Region 9 event=0x1c,umask=2 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 8 to 10. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 9 unc_h_tracker_cycles_full.all uncore cache Tracker Cycles Full; Cycles Completely Used event=2,umask=2 01 Counts the number of cycles when the local HA tracker pool is completely used. This can be used with edge detect to identify the number of situations when the pool became fully utilized. This should not be confused with RTID credit usage -- which must be tracked inside each cbo individually -- but represents the actual tracker buffer structure. In other words, the system could be starved for RTIDs but not fill up the HA trackers. HA trackers are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring.; Counts the number of cycles when the HA tracker pool (HT) is completely used including reserved HT entries. It will not return valid count when BT is disabled unc_h_tracker_cycles_full.gp uncore cache Tracker Cycles Full; Cycles GP Completely Used event=2,umask=1 01 Counts the number of cycles when the local HA tracker pool is completely used. This can be used with edge detect to identify the number of situations when the pool became fully utilized. This should not be confused with RTID credit usage -- which must be tracked inside each cbo individually -- but represents the actual tracker buffer structure. In other words, the system could be starved for RTIDs but not fill up the HA trackers. HA trackers are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring.; Counts the number of cycles when the general purpose (GP) HA tracker pool (HT) is completely used. It will not return valid count when BT is disabled unc_h_tracker_cycles_ne.all uncore cache Tracker Cycles Not Empty; All Requests event=3,umask=3 01 Counts the number of cycles when the local HA tracker pool is not empty. This can be used with edge detect to identify the number of situations when the pool became empty. This should not be confused with RTID credit usage -- which must be tracked inside each cbo individually -- but represents the actual tracker buffer structure. In other words, this buffer could be completely empty, but there may still be credits in use by the CBos. This stat can be used in conjunction with the occupancy accumulation stat in order to calculate average queue occupancy. HA trackers are allocated as soon as a request enters the HA if an HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring.; Requests coming from both local and remote sockets unc_h_tracker_cycles_ne.local uncore cache Tracker Cycles Not Empty; Local Requests event=3,umask=1 01 Counts the number of cycles when the local HA tracker pool is not empty. This can be used with edge detect to identify the number of situations when the pool became empty. This should not be confused with RTID credit usage -- which must be tracked inside each cbo individually -- but represents the actual tracker buffer structure. In other words, this buffer could be completely empty, but there may still be credits in use by the CBos. This stat can be used in conjunction with the occupancy accumulation stat in order to calculate average queue occupancy. HA trackers are allocated as soon as a request enters the HA if an HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring.; This filter includes only requests coming from the local socket unc_h_tracker_cycles_ne.remote uncore cache Tracker Cycles Not Empty; Remote Requests event=3,umask=2 01 Counts the number of cycles when the local HA tracker pool is not empty. This can be used with edge detect to identify the number of situations when the pool became empty. This should not be confused with RTID credit usage -- which must be tracked inside each cbo individually -- but represents the actual tracker buffer structure. In other words, this buffer could be completely empty, but there may still be credits in use by the CBos. This stat can be used in conjunction with the occupancy accumulation stat in order to calculate average queue occupancy. HA trackers are allocated as soon as a request enters the HA if an HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring.; This filter includes only requests coming from remote sockets unc_h_tracker_occupancy.invitoe_local uncore cache Tracker Occupancy Accumulator; Local InvItoE Requests event=4,umask=0x40 01 Accumulates the occupancy of the local HA tracker pool in every cycle. This can be used in conjection with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA trackers are allocated as soon as a request enters the HA if a HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_tracker_occupancy.invitoe_remote uncore cache Tracker Occupancy Accumulator; Remote InvItoE Requests event=4,umask=0x80 01 Accumulates the occupancy of the local HA tracker pool in every cycle. This can be used in conjection with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA trackers are allocated as soon as a request enters the HA if a HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_tracker_occupancy.reads_local uncore cache Tracker Occupancy Accumulator; Local Read Requests event=4,umask=4 01 Accumulates the occupancy of the local HA tracker pool in every cycle. This can be used in conjection with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA trackers are allocated as soon as a request enters the HA if a HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_tracker_occupancy.reads_remote uncore cache Tracker Occupancy Accumulator; Remote Read Requests event=4,umask=8 01 Accumulates the occupancy of the local HA tracker pool in every cycle. This can be used in conjection with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA trackers are allocated as soon as a request enters the HA if a HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_tracker_occupancy.writes_local uncore cache Tracker Occupancy Accumulator; Local Write Requests event=4,umask=0x10 01 Accumulates the occupancy of the local HA tracker pool in every cycle. This can be used in conjection with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA trackers are allocated as soon as a request enters the HA if a HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_tracker_occupancy.writes_remote uncore cache Tracker Occupancy Accumulator; Remote Write Requests event=4,umask=0x20 01 Accumulates the occupancy of the local HA tracker pool in every cycle. This can be used in conjection with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA trackers are allocated as soon as a request enters the HA if a HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_tracker_pending_occupancy.local uncore cache Data Pending Occupancy Accumulator; Local Requests event=5,umask=1 01 Accumulates the number of transactions that have data from the memory controller until they get scheduled to the Egress. This can be used to calculate the queuing latency for two things. (1) If the system is waiting for snoops, this will increase. (2) If the system can't schedule to the Egress because of either (a) Egress Credits or (b) QPI BL IGR credits for remote requests.; This filter includes only requests coming from the local socket unc_h_tracker_pending_occupancy.remote uncore cache Data Pending Occupancy Accumulator; Remote Requests event=5,umask=2 01 Accumulates the number of transactions that have data from the memory controller until they get scheduled to the Egress. This can be used to calculate the queuing latency for two things. (1) If the system is waiting for snoops, this will increase. (2) If the system can't schedule to the Egress because of either (a) Egress Credits or (b) QPI BL IGR credits for remote requests.; This filter includes only requests coming from remote sockets unc_h_txr_ad.hom uncore cache Outbound NDR Ring Transactions; Non-data Responses event=0xf,umask=4 01 Counts the number of outbound transactions on the AD ring. This can be filtered by the NDR and SNP message classes. See the filter descriptions for more details.; Filter for outbound NDR transactions sent on the AD ring. NDR stands for non-data response and is generally used for completions that do not include data. AD NDR is used for transactions to remote sockets unc_h_txr_ad_cycles_full.all uncore cache AD Egress Full; All event=0x2a,umask=3 01 AD Egress Full; Cycles full from both schedulers unc_h_txr_ad_cycles_full.sched0 uncore cache AD Egress Full; Scheduler 0 event=0x2a,umask=1 01 AD Egress Full; Filter for cycles full from scheduler bank 0 unc_h_txr_ad_cycles_full.sched1 uncore cache AD Egress Full; Scheduler 1 event=0x2a,umask=2 01 AD Egress Full; Filter for cycles full from scheduler bank 1 unc_h_txr_ad_cycles_ne.all uncore cache AD Egress Not Empty; All event=0x29,umask=3 01 AD Egress Not Empty; Cycles full from both schedulers unc_h_txr_ad_cycles_ne.sched0 uncore cache AD Egress Not Empty; Scheduler 0 event=0x29,umask=1 01 AD Egress Not Empty; Filter for cycles not empty from scheduler bank 0 unc_h_txr_ad_cycles_ne.sched1 uncore cache AD Egress Not Empty; Scheduler 1 event=0x29,umask=2 01 AD Egress Not Empty; Filter for cycles not empty from scheduler bank 1 unc_h_txr_ad_inserts.all uncore cache AD Egress Allocations; All event=0x27,umask=3 01 AD Egress Allocations; Allocations from both schedulers unc_h_txr_ad_inserts.sched0 uncore cache AD Egress Allocations; Scheduler 0 event=0x27,umask=1 01 AD Egress Allocations; Filter for allocations from scheduler bank 0 unc_h_txr_ad_inserts.sched1 uncore cache AD Egress Allocations; Scheduler 1 event=0x27,umask=2 01 AD Egress Allocations; Filter for allocations from scheduler bank 1 unc_h_txr_ak_cycles_full.all uncore cache AK Egress Full; All event=0x32,umask=3 01 AK Egress Full; Cycles full from both schedulers unc_h_txr_ak_cycles_full.sched0 uncore cache AK Egress Full; Scheduler 0 event=0x32,umask=1 01 AK Egress Full; Filter for cycles full from scheduler bank 0 unc_h_txr_ak_cycles_full.sched1 uncore cache AK Egress Full; Scheduler 1 event=0x32,umask=2 01 AK Egress Full; Filter for cycles full from scheduler bank 1 unc_h_txr_ak_cycles_ne.all uncore cache AK Egress Not Empty; All event=0x31,umask=3 01 AK Egress Not Empty; Cycles full from both schedulers unc_h_txr_ak_cycles_ne.sched0 uncore cache AK Egress Not Empty; Scheduler 0 event=0x31,umask=1 01 AK Egress Not Empty; Filter for cycles not empty from scheduler bank 0 unc_h_txr_ak_cycles_ne.sched1 uncore cache AK Egress Not Empty; Scheduler 1 event=0x31,umask=2 01 AK Egress Not Empty; Filter for cycles not empty from scheduler bank 1 unc_h_txr_ak_inserts.all uncore cache AK Egress Allocations; All event=0x2f,umask=3 01 AK Egress Allocations; Allocations from both schedulers unc_h_txr_ak_inserts.sched0 uncore cache AK Egress Allocations; Scheduler 0 event=0x2f,umask=1 01 AK Egress Allocations; Filter for allocations from scheduler bank 0 unc_h_txr_ak_inserts.sched1 uncore cache AK Egress Allocations; Scheduler 1 event=0x2f,umask=2 01 AK Egress Allocations; Filter for allocations from scheduler bank 1 unc_h_txr_bl.drs_cache uncore cache Outbound DRS Ring Transactions to Cache; Data to Cache event=0x10,umask=1 01 Counts the number of DRS messages sent out on the BL ring. This can be filtered by the destination.; Filter for data being sent to the cache unc_h_txr_bl.drs_core uncore cache Outbound DRS Ring Transactions to Cache; Data to Core event=0x10,umask=2 01 Counts the number of DRS messages sent out on the BL ring. This can be filtered by the destination.; Filter for data being sent directly to the requesting core unc_h_txr_bl.drs_qpi uncore cache Outbound DRS Ring Transactions to Cache; Data to QPI event=0x10,umask=4 01 Counts the number of DRS messages sent out on the BL ring. This can be filtered by the destination.; Filter for data being sent to a remote socket over QPI unc_h_txr_bl_cycles_full.all uncore cache BL Egress Full; All event=0x36,umask=3 01 BL Egress Full; Cycles full from both schedulers unc_h_txr_bl_cycles_full.sched0 uncore cache BL Egress Full; Scheduler 0 event=0x36,umask=1 01 BL Egress Full; Filter for cycles full from scheduler bank 0 unc_h_txr_bl_cycles_full.sched1 uncore cache BL Egress Full; Scheduler 1 event=0x36,umask=2 01 BL Egress Full; Filter for cycles full from scheduler bank 1 unc_h_txr_bl_cycles_ne.all uncore cache BL Egress Not Empty; All event=0x35,umask=3 01 BL Egress Not Empty; Cycles full from both schedulers unc_h_txr_bl_cycles_ne.sched0 uncore cache BL Egress Not Empty; Scheduler 0 event=0x35,umask=1 01 BL Egress Not Empty; Filter for cycles not empty from scheduler bank 0 unc_h_txr_bl_cycles_ne.sched1 uncore cache BL Egress Not Empty; Scheduler 1 event=0x35,umask=2 01 BL Egress Not Empty; Filter for cycles not empty from scheduler bank 1 unc_h_txr_bl_inserts.all uncore cache BL Egress Allocations; All event=0x33,umask=3 01 BL Egress Allocations; Allocations from both schedulers unc_h_txr_bl_inserts.sched0 uncore cache BL Egress Allocations; Scheduler 0 event=0x33,umask=1 01 BL Egress Allocations; Filter for allocations from scheduler bank 0 unc_h_txr_bl_inserts.sched1 uncore cache BL Egress Allocations; Scheduler 1 event=0x33,umask=2 01 BL Egress Allocations; Filter for allocations from scheduler bank 1 unc_h_txr_starved.ak uncore cache Injection Starvation; For AK Ring event=0x6d,umask=1 01 Counts injection starvation. This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time unc_h_txr_starved.bl uncore cache Injection Starvation; For BL Ring event=0x6d,umask=2 01 Counts injection starvation. This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time unc_h_wpq_cycles_no_reg_credits.chn0 uncore cache HA iMC CHN0 WPQ Credits Empty - Regular; Channel 0 event=0x18,umask=1 01 Counts the number of cycles when there are no regular credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes. This count only tracks the regular credits Common high bandwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 0 only unc_h_wpq_cycles_no_reg_credits.chn1 uncore cache HA iMC CHN0 WPQ Credits Empty - Regular; Channel 1 event=0x18,umask=2 01 Counts the number of cycles when there are no regular credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes. This count only tracks the regular credits Common high bandwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 1 only unc_h_wpq_cycles_no_reg_credits.chn2 uncore cache HA iMC CHN0 WPQ Credits Empty - Regular; Channel 2 event=0x18,umask=4 01 Counts the number of cycles when there are no regular credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes. This count only tracks the regular credits Common high bandwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 2 only unc_h_wpq_cycles_no_reg_credits.chn3 uncore cache HA iMC CHN0 WPQ Credits Empty - Regular; Channel 3 event=0x18,umask=8 01 Counts the number of cycles when there are no regular credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes. This count only tracks the regular credits Common high bandwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 3 only unc_h_wpq_cycles_no_spec_credits.chn0 uncore cache HA iMC CHN0 WPQ Credits Empty - Special; Channel 0 event=0x19,umask=1 01 Counts the number of cycles when there are no special credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes. This count only tracks the special credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 0 only unc_h_wpq_cycles_no_spec_credits.chn1 uncore cache HA iMC CHN0 WPQ Credits Empty - Special; Channel 1 event=0x19,umask=2 01 Counts the number of cycles when there are no special credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes. This count only tracks the special credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 1 only unc_h_wpq_cycles_no_spec_credits.chn2 uncore cache HA iMC CHN0 WPQ Credits Empty - Special; Channel 2 event=0x19,umask=4 01 Counts the number of cycles when there are no special credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes. This count only tracks the special credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 2 only unc_h_wpq_cycles_no_spec_credits.chn3 uncore cache HA iMC CHN0 WPQ Credits Empty - Special; Channel 3 event=0x19,umask=8 01 Counts the number of cycles when there are no special credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes. This count only tracks the special credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 3 only uncore_irp unc_i_cache_total_occupancy.any uncore interconnect Total Write Cache Occupancy; Any Source event=0x12,umask=1 01 Accumulates the number of reads and writes that are outstanding in the uncore in each cycle. This is effectively the sum of the READ_OCCUPANCY and WRITE_OCCUPANCY events.; Tracks all requests from any source port unc_i_cache_total_occupancy.source uncore interconnect Total Write Cache Occupancy; Select Source event=0x12,umask=2 01 Accumulates the number of reads and writes that are outstanding in the uncore in each cycle. This is effectively the sum of the READ_OCCUPANCY and WRITE_OCCUPANCY events.; Tracks only those requests that come from the port specified in the IRP_PmonFilter.OrderingQ register. This register allows one to select one specific queue. It is not possible to monitor multiple queues at a time unc_i_clockticks uncore interconnect Clocks in the IRP event=0 01 Number of clocks in the IRP unc_i_coherent_ops.clflush uncore interconnect Coherent Ops; CLFlush event=0x13,umask=0x80 01 Counts the number of coherency related operations serviced by the IRP unc_i_coherent_ops.crd uncore interconnect Coherent Ops; CRd event=0x13,umask=2 01 Counts the number of coherency related operations serviced by the IRP unc_i_coherent_ops.drd uncore interconnect Coherent Ops; DRd event=0x13,umask=4 01 Counts the number of coherency related operations serviced by the IRP unc_i_coherent_ops.pcidcahint uncore interconnect Coherent Ops; PCIDCAHin5t event=0x13,umask=0x20 01 Counts the number of coherency related operations serviced by the IRP unc_i_coherent_ops.pcirdcur uncore interconnect Coherent Ops; PCIRdCur event=0x13,umask=1 01 Counts the number of coherency related operations serviced by the IRP unc_i_coherent_ops.pcitom uncore interconnect Coherent Ops; PCIItoM event=0x13,umask=0x10 01 Counts the number of coherency related operations serviced by the IRP unc_i_coherent_ops.rfo uncore interconnect Coherent Ops; RFO event=0x13,umask=8 01 Counts the number of coherency related operations serviced by the IRP unc_i_coherent_ops.wbmtoi uncore interconnect Coherent Ops; WbMtoI event=0x13,umask=0x40 01 Counts the number of coherency related operations serviced by the IRP unc_i_misc0.2nd_atomic_insert uncore interconnect Misc Events - Set 0; Cache Inserts of Atomic Transactions as Secondary event=0x14,umask=0x10 01 Counts Timeouts - Set 0 : Cache Inserts of Atomic Transactions as Secondary unc_i_misc0.2nd_rd_insert uncore interconnect Misc Events - Set 0; Cache Inserts of Read Transactions as Secondary event=0x14,umask=4 01 Counts Timeouts - Set 0 : Cache Inserts of Read Transactions as Secondary unc_i_misc0.2nd_wr_insert uncore interconnect Misc Events - Set 0; Cache Inserts of Write Transactions as Secondary event=0x14,umask=8 01 Counts Timeouts - Set 0 : Cache Inserts of Write Transactions as Secondary unc_i_misc0.fast_rej uncore interconnect Misc Events - Set 0; Fastpath Rejects event=0x14,umask=2 01 Counts Timeouts - Set 0 : Fastpath Rejects unc_i_misc0.fast_req uncore interconnect Misc Events - Set 0; Fastpath Requests event=0x14,umask=1 01 Counts Timeouts - Set 0 : Fastpath Requests unc_i_misc0.fast_xfer uncore interconnect Misc Events - Set 0; Fastpath Transfers From Primary to Secondary event=0x14,umask=0x20 01 Counts Timeouts - Set 0 : Fastpath Transfers From Primary to Secondary unc_i_misc0.pf_ack_hint uncore interconnect Misc Events - Set 0; Prefetch Ack Hints From Primary to Secondary event=0x14,umask=0x40 01 Counts Timeouts - Set 0 : Prefetch Ack Hints From Primary to Secondary unc_i_misc0.pf_timeout uncore interconnect Misc Events - Set 0; Prefetch TimeOut event=0x14,umask=0x80 01 Indicates the fetch for a previous prefetch wasn't accepted by the prefetch. This happens in the case of a prefetch TimeOut unc_i_misc1.data_throttle uncore interconnect Misc Events - Set 1; Data Throttled event=0x15,umask=0x80 01 IRP throttled switch data unc_i_misc1.lost_fwd uncore interconnect Misc Events - Set 1 event=0x15,umask=0x10 01 Misc Events - Set 1 : Lost Forward : Snoop pulled away ownership before a write was committed unc_i_misc1.sec_rcvd_invld uncore interconnect Misc Events - Set 1; Received Invalid event=0x15,umask=0x20 01 Secondary received a transfer that did not have sufficient MESI state unc_i_misc1.sec_rcvd_vld uncore interconnect Misc Events - Set 1; Received Valid event=0x15,umask=0x40 01 Secondary received a transfer that did have sufficient MESI state unc_i_misc1.slow_e uncore interconnect Misc Events - Set 1; Slow Transfer of E Line event=0x15,umask=4 01 Secondary received a transfer that did have sufficient MESI state unc_i_misc1.slow_i uncore interconnect Misc Events - Set 1; Slow Transfer of I Line event=0x15,umask=1 01 Snoop took cacheline ownership before write from data was committed unc_i_misc1.slow_m uncore interconnect Misc Events - Set 1; Slow Transfer of M Line event=0x15,umask=8 01 Snoop took cacheline ownership before write from data was committed unc_i_misc1.slow_s uncore interconnect Misc Events - Set 1; Slow Transfer of S Line event=0x15,umask=2 01 Secondary received a transfer that did not have sufficient MESI state unc_i_rxr_ak_inserts uncore interconnect AK Ingress Occupancy event=0xa 01 Counts the number of allocations into the AK Ingress. This queue is where the IRP receives responses from R2PCIe (the ring) unc_i_rxr_bl_drs_cycles_full uncore interconnect UNC_I_RxR_BL_DRS_CYCLES_FULL event=4 01 Counts the number of cycles when the BL Ingress is full. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_drs_inserts uncore interconnect BL Ingress Occupancy - DRS event=1 01 Counts the number of allocations into the BL Ingress. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_drs_occupancy uncore interconnect UNC_I_RxR_BL_DRS_OCCUPANCY event=7 01 Accumulates the occupancy of the BL Ingress in each cycles. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_ncb_cycles_full uncore interconnect UNC_I_RxR_BL_NCB_CYCLES_FULL event=5 01 Counts the number of cycles when the BL Ingress is full. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_ncb_inserts uncore interconnect BL Ingress Occupancy - NCB event=2 01 Counts the number of allocations into the BL Ingress. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_ncb_occupancy uncore interconnect UNC_I_RxR_BL_NCB_OCCUPANCY event=8 01 Accumulates the occupancy of the BL Ingress in each cycles. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_ncs_cycles_full uncore interconnect UNC_I_RxR_BL_NCS_CYCLES_FULL event=6 01 Counts the number of cycles when the BL Ingress is full. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_ncs_inserts uncore interconnect BL Ingress Occupancy - NCS event=3 01 Counts the number of allocations into the BL Ingress. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_ncs_occupancy uncore interconnect UNC_I_RxR_BL_NCS_OCCUPANCY event=9 01 Accumulates the occupancy of the BL Ingress in each cycles. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_snoop_resp.hit_es uncore interconnect Snoop Responses; Hit E or S event=0x17,umask=4 01 Snoop Responses : Hit E or S unc_i_snoop_resp.hit_i uncore interconnect Snoop Responses; Hit I event=0x17,umask=2 01 Snoop Responses : Hit I unc_i_snoop_resp.hit_m uncore interconnect Snoop Responses; Hit M event=0x17,umask=8 01 Snoop Responses : Hit M unc_i_snoop_resp.miss uncore interconnect Snoop Responses; Miss event=0x17,umask=1 01 Snoop Responses : Miss unc_i_snoop_resp.snpcode uncore interconnect Snoop Responses; SnpCode event=0x17,umask=0x10 01 Snoop Responses : SnpCode unc_i_snoop_resp.snpdata uncore interconnect Snoop Responses; SnpData event=0x17,umask=0x20 01 Snoop Responses : SnpData unc_i_snoop_resp.snpinv uncore interconnect Snoop Responses; SnpInv event=0x17,umask=0x40 01 Snoop Responses : SnpInv unc_i_transactions.atomic uncore interconnect Inbound Transaction Count; Atomic event=0x16,umask=0x10 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks the number of atomic transactions unc_i_transactions.other uncore interconnect Inbound Transaction Count; Other event=0x16,umask=0x20 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks the number of 'other' kinds of transactions unc_i_transactions.rd_pref uncore interconnect Inbound Transaction Count; Read Prefetches event=0x16,umask=4 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks the number of read prefetches unc_i_transactions.reads uncore interconnect Inbound Transaction Count; Reads event=0x16,umask=1 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks only read requests (not including read prefetches) unc_i_transactions.writes uncore interconnect Inbound Transaction Count; Writes event=0x16,umask=2 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks only write requests. Each write request should have a prefetch, so there is no need to explicitly track these requests unc_i_transactions.wr_pref uncore interconnect Inbound Transaction Count; Write Prefetches event=0x16,umask=8 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks the number of write prefetches unc_i_txr_ad_stall_credit_cycles uncore interconnect No AD Egress Credit Stalls event=0x18 01 Counts the number times when it is not possible to issue a request to the R2PCIe because there are no AD Egress Credits available unc_i_txr_bl_stall_credit_cycles uncore interconnect No BL Egress Credit Stalls event=0x19 01 Counts the number times when it is not possible to issue data to the R2PCIe because there are no BL Egress Credits available unc_i_txr_data_inserts_ncb uncore interconnect Outbound Read Requests event=0xe 01 Counts the number of requests issued to the switch (towards the devices) unc_i_txr_data_inserts_ncs uncore interconnect Outbound Read Requests event=0xf 01 Counts the number of requests issued to the switch (towards the devices) unc_i_txr_request_occupancy uncore interconnect Outbound Request Queue Occupancy event=0xd 01 Accumulates the number of outstanding outbound requests from the IRP to the switch (towards the devices). This can be used in conjunction with the allocations event in order to calculate average latency of outbound requests uncore_ubox unc_u_event_msg.doorbell_rcvd uncore interconnect VLW Received event=0x42,umask=8 01 Virtual Logical Wire (legacy) message were received from Uncore. Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadID unc_u_filter_match.disable uncore interconnect Filter Match event=0x41,umask=2 01 Filter match per thread (w/ or w/o Filter Enable). Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadID unc_u_filter_match.enable uncore interconnect Filter Match event=0x41,umask=1 01 Filter match per thread (w/ or w/o Filter Enable). Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadID unc_u_filter_match.u2c_disable uncore interconnect Filter Match event=0x41,umask=8 01 Filter match per thread (w/ or w/o Filter Enable). Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadID unc_u_filter_match.u2c_enable uncore interconnect Filter Match event=0x41,umask=4 01 Filter match per thread (w/ or w/o Filter Enable). Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadID unc_u_phold_cycles.assert_to_ack uncore interconnect Cycles PHOLD Assert to Ack; Assert to ACK event=0x45,umask=1 01 PHOLD cycles. Filter from source CoreID unc_u_racu_requests uncore interconnect RACU Request event=0x46 01 Number outstanding register requests within message channel tracker unc_u_u2c_events.cmc uncore interconnect Monitor Sent to T0; Correctable Machine Check event=0x43,umask=0x10 01 Events coming from Uncore can be sent to one or all cores unc_u_u2c_events.livelock uncore interconnect Monitor Sent to T0; Livelock event=0x43,umask=4 01 Events coming from Uncore can be sent to one or all cores; Filter by core unc_u_u2c_events.lterror uncore interconnect Monitor Sent to T0; LTError event=0x43,umask=8 01 Events coming from Uncore can be sent to one or all cores; Filter by core unc_u_u2c_events.monitor_t0 uncore interconnect Monitor Sent to T0; Monitor T0 event=0x43,umask=1 01 Events coming from Uncore can be sent to one or all cores; Filter by core unc_u_u2c_events.monitor_t1 uncore interconnect Monitor Sent to T0; Monitor T1 event=0x43,umask=2 01 Events coming from Uncore can be sent to one or all cores; Filter by core unc_u_u2c_events.other uncore interconnect Monitor Sent to T0; Other event=0x43,umask=0x80 01 Events coming from Uncore can be sent to one or all cores; PREQ, PSMI, P2U, Thermal, PCUSMI, PMI unc_u_u2c_events.trap uncore interconnect Monitor Sent to T0; Trap event=0x43,umask=0x40 01 Events coming from Uncore can be sent to one or all cores unc_u_u2c_events.umc uncore interconnect Monitor Sent to T0; Uncorrectable Machine Check event=0x43,umask=0x20 01 Events coming from Uncore can be sent to one or all cores uncore_r2pcie unc_r2_clockticks uncore io Number of uclks in domain event=1 01 Counts the number of uclks in the R2PCIe uclk domain. This could be slightly different than the count in the Ubox because of enable/freeze delays. However, because the R2PCIe is close to the Ubox, they generally should not diverge by more than a handful of cycles unc_r2_iio_credit.isoch_qpi0 uncore io UNC_R2_IIO_CREDIT.ISOCH_QPI0 event=0x2d,umask=4 01 unc_r2_iio_credit.isoch_qpi1 uncore io UNC_R2_IIO_CREDIT.ISOCH_QPI1 event=0x2d,umask=8 01 unc_r2_iio_credit.prq_qpi0 uncore io UNC_R2_IIO_CREDIT.PRQ_QPI0 event=0x2d,umask=1 01 unc_r2_iio_credit.prq_qpi1 uncore io UNC_R2_IIO_CREDIT.PRQ_QPI1 event=0x2d,umask=2 01 unc_r2_iio_credits_acquired.drs uncore io R2PCIe IIO Credit Acquired; DRS event=0x33,umask=8 01 Counts the number of credits that are acquired in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly).; Credits to the IIO for the DRS message class unc_r2_iio_credits_acquired.ncb uncore io R2PCIe IIO Credit Acquired; NCB event=0x33,umask=0x10 01 Counts the number of credits that are acquired in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly).; Credits to the IIO for the NCB message class unc_r2_iio_credits_acquired.ncs uncore io R2PCIe IIO Credit Acquired; NCS event=0x33,umask=0x20 01 Counts the number of credits that are acquired in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly).; Credits to the IIO for the NCS message class unc_r2_iio_credits_used.drs uncore io R2PCIe IIO Credits in Use; DRS event=0x32,umask=8 01 Counts the number of cycles when one or more credits in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly).; Credits to the IIO for the DRS message class unc_r2_iio_credits_used.ncb uncore io R2PCIe IIO Credits in Use; NCB event=0x32,umask=0x10 01 Counts the number of cycles when one or more credits in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly).; Credits to the IIO for the NCB message class unc_r2_iio_credits_used.ncs uncore io R2PCIe IIO Credits in Use; NCS event=0x32,umask=0x20 01 Counts the number of cycles when one or more credits in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly).; Credits to the IIO for the NCS message class unc_r2_ring_ad_used.all uncore io R2 AD Ring in Use; All event=7,umask=0xf 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ad_used.ccw uncore io R2 AD Ring in Use; Counterclockwise event=7,umask=0xc 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ad_used.ccw_even uncore io R2 AD Ring in Use; Counterclockwise and Even event=7,umask=4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity unc_r2_ring_ad_used.ccw_odd uncore io R2 AD Ring in Use; Counterclockwise and Odd event=7,umask=8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity unc_r2_ring_ad_used.cw uncore io R2 AD Ring in Use; Clockwise event=7,umask=3 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ad_used.cw_even uncore io R2 AD Ring in Use; Clockwise and Even event=7,umask=1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity unc_r2_ring_ad_used.cw_odd uncore io R2 AD Ring in Use; Clockwise and Odd event=7,umask=2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity unc_r2_ring_ak_bounces.dn uncore io AK Ingress Bounced; Dn event=0x12,umask=2 01 Counts the number of times when a request destined for the AK ingress bounced unc_r2_ring_ak_bounces.up uncore io AK Ingress Bounced; Up event=0x12,umask=1 01 Counts the number of times when a request destined for the AK ingress bounced unc_r2_ring_ak_used.all uncore io R2 AK Ring in Use; All event=8,umask=0xf 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ak_used.ccw uncore io R2 AK Ring in Use; Counterclockwise event=8,umask=0xc 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ak_used.ccw_even uncore io R2 AK Ring in Use; Counterclockwise and Even event=8,umask=4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity unc_r2_ring_ak_used.ccw_odd uncore io R2 AK Ring in Use; Counterclockwise and Odd event=8,umask=8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity unc_r2_ring_ak_used.cw uncore io R2 AK Ring in Use; Clockwise event=8,umask=3 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ak_used.cw_even uncore io R2 AK Ring in Use; Clockwise and Even event=8,umask=1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity unc_r2_ring_ak_used.cw_odd uncore io R2 AK Ring in Use; Clockwise and Odd event=8,umask=2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity unc_r2_ring_bl_used.all uncore io R2 BL Ring in Use; All event=9,umask=0xf 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_bl_used.ccw uncore io R2 BL Ring in Use; Counterclockwise event=9,umask=0xc 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_bl_used.ccw_even uncore io R2 BL Ring in Use; Counterclockwise and Even event=9,umask=4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity unc_r2_ring_bl_used.ccw_odd uncore io R2 BL Ring in Use; Counterclockwise and Odd event=9,umask=8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity unc_r2_ring_bl_used.cw uncore io R2 BL Ring in Use; Clockwise event=9,umask=3 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_bl_used.cw_even uncore io R2 BL Ring in Use; Clockwise and Even event=9,umask=1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity unc_r2_ring_bl_used.cw_odd uncore io R2 BL Ring in Use; Clockwise and Odd event=9,umask=2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity unc_r2_ring_iv_used.any uncore io R2 IV Ring in Use; Any event=0xa,umask=0xf 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop unc_r2_ring_iv_used.ccw uncore io R2 IV Ring in Use; Counterclockwise event=0xa,umask=0xc 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop unc_r2_ring_iv_used.cw uncore io R2 IV Ring in Use; Clockwise event=0xa,umask=3 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop unc_r2_rxr_cycles_ne.ncb uncore io Ingress Cycles Not Empty; NCB event=0x10,umask=0x10 01 Counts the number of cycles when the R2PCIe Ingress is not empty. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; NCB Ingress Queue unc_r2_rxr_cycles_ne.ncs uncore io Ingress Cycles Not Empty; NCS event=0x10,umask=0x20 01 Counts the number of cycles when the R2PCIe Ingress is not empty. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; NCS Ingress Queue unc_r2_rxr_inserts.ncb uncore io Ingress Allocations; NCB event=0x11,umask=0x10 01 Counts the number of allocations into the R2PCIe Ingress. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; NCB Ingress Queue unc_r2_rxr_inserts.ncs uncore io Ingress Allocations; NCS event=0x11,umask=0x20 01 Counts the number of allocations into the R2PCIe Ingress. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; NCS Ingress Queue unc_r2_rxr_occupancy.drs uncore io Ingress Occupancy Accumulator; DRS event=0x13,umask=8 01 Accumulates the occupancy of a given R2PCIe Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the R2PCIe Ingress Not Empty event to calculate average occupancy or the R2PCIe Ingress Allocations event in order to calculate average queuing latency.; DRS Ingress Queue unc_r2_sbo0_credits_acquired.ad uncore io SBo0 Credits Acquired; For AD Ring event=0x28,umask=1 01 Number of Sbo 0 credits acquired in a given cycle, per ring unc_r2_sbo0_credits_acquired.bl uncore io SBo0 Credits Acquired; For BL Ring event=0x28,umask=2 01 Number of Sbo 0 credits acquired in a given cycle, per ring unc_r2_sbo0_credit_occupancy.ad uncore io SBo0 Credits Occupancy; For AD Ring event=0x2a,umask=1 01 Number of Sbo 0 credits in use in a given cycle, per ring unc_r2_sbo0_credit_occupancy.bl uncore io SBo0 Credits Occupancy; For BL Ring event=0x2a,umask=2 01 Number of Sbo 0 credits in use in a given cycle, per ring unc_r2_stall_no_sbo_credit.sbo0_ad uncore io Stall on No Sbo Credits; For SBo0, AD Ring event=0x2c,umask=1 01 Number of cycles Egress is stalled waiting for an Sbo credit to become available. Per Sbo, per Ring unc_r2_stall_no_sbo_credit.sbo0_bl uncore io Stall on No Sbo Credits; For SBo0, BL Ring event=0x2c,umask=4 01 Number of cycles Egress is stalled waiting for an Sbo credit to become available. Per Sbo, per Ring unc_r2_stall_no_sbo_credit.sbo1_ad uncore io Stall on No Sbo Credits; For SBo1, AD Ring event=0x2c,umask=2 01 Number of cycles Egress is stalled waiting for an Sbo credit to become available. Per Sbo, per Ring unc_r2_stall_no_sbo_credit.sbo1_bl uncore io Stall on No Sbo Credits; For SBo1, BL Ring event=0x2c,umask=8 01 Number of cycles Egress is stalled waiting for an Sbo credit to become available. Per Sbo, per Ring unc_r2_txr_cycles_full.ad uncore io Egress Cycles Full; AD event=0x25,umask=1 01 Counts the number of cycles when the R2PCIe Egress buffer is full.; AD Egress Queue unc_r2_txr_cycles_full.ak uncore io Egress Cycles Full; AK event=0x25,umask=2 01 Counts the number of cycles when the R2PCIe Egress buffer is full.; AK Egress Queue unc_r2_txr_cycles_full.bl uncore io Egress Cycles Full; BL event=0x25,umask=4 01 Counts the number of cycles when the R2PCIe Egress buffer is full.; BL Egress Queue unc_r2_txr_cycles_ne.ad uncore io Egress Cycles Not Empty; AD event=0x23,umask=1 01 Counts the number of cycles when the R2PCIe Egress is not empty. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Egress Occupancy Accumulator event in order to calculate average queue occupancy. Only a single Egress queue can be tracked at any given time. It is not possible to filter based on direction or polarity.; AD Egress Queue unc_r2_txr_cycles_ne.ak uncore io Egress Cycles Not Empty; AK event=0x23,umask=2 01 Counts the number of cycles when the R2PCIe Egress is not empty. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Egress Occupancy Accumulator event in order to calculate average queue occupancy. Only a single Egress queue can be tracked at any given time. It is not possible to filter based on direction or polarity.; AK Egress Queue unc_r2_txr_cycles_ne.bl uncore io Egress Cycles Not Empty; BL event=0x23,umask=4 01 Counts the number of cycles when the R2PCIe Egress is not empty. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Egress Occupancy Accumulator event in order to calculate average queue occupancy. Only a single Egress queue can be tracked at any given time. It is not possible to filter based on direction or polarity.; BL Egress Queue unc_r2_txr_nack_cw.dn_ad uncore io Egress CCW NACK; AD CCW event=0x26,umask=1 01 AD CounterClockwise Egress Queue unc_r2_txr_nack_cw.dn_ak uncore io Egress CCW NACK; AK CCW event=0x26,umask=4 01 AK CounterClockwise Egress Queue unc_r2_txr_nack_cw.dn_bl uncore io Egress CCW NACK; BL CCW event=0x26,umask=2 01 BL CounterClockwise Egress Queue unc_r2_txr_nack_cw.up_ad uncore io Egress CCW NACK; AK CCW event=0x26,umask=8 01 BL CounterClockwise Egress Queue unc_r2_txr_nack_cw.up_ak uncore io Egress CCW NACK; BL CW event=0x26,umask=0x20 01 AD Clockwise Egress Queue unc_r2_txr_nack_cw.up_bl uncore io Egress CCW NACK; BL CCW event=0x26,umask=0x10 01 AD CounterClockwise Egress Queue unc_m_act_count.byp uncore memory DRAM Activate Count; Activate due to Write event=1,umask=8 01 Counts the number of DRAM Activate commands sent on this channel. Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_m_act_count.rd uncore memory DRAM Activate Count; Activate due to Read event=1,umask=1 01 Counts the number of DRAM Activate commands sent on this channel. Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_m_act_count.wr uncore memory DRAM Activate Count; Activate due to Write event=1,umask=2 01 Counts the number of DRAM Activate commands sent on this channel. Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_m_byp_cmds.act uncore memory ACT command issued by 2 cycle bypass event=0xa1,umask=1 01 unc_m_byp_cmds.cas uncore memory CAS command issued by 2 cycle bypass event=0xa1,umask=2 01 unc_m_byp_cmds.pre uncore memory PRE command issued by 2 cycle bypass event=0xa1,umask=4 01 unc_m_cas_count.all uncore memory DRAM RD_CAS and WR_CAS Commands.; All DRAM WR_CAS (w/ and w/out auto-pre) event=4,umask=0xf 01 DRAM RD_CAS and WR_CAS Commands; Counts the total number of DRAM CAS commands issued on this channel unc_m_cas_count.rd uncore memory DRAM RD_CAS and WR_CAS Commands.; All DRAM Reads (RD_CAS + Underfills) event=4,umask=3 01 DRAM RD_CAS and WR_CAS Commands; Counts the total number of DRAM Read CAS commands issued on this channel (including underfills) unc_m_cas_count.rd_reg uncore memory DRAM RD_CAS and WR_CAS Commands.; All DRAM RD_CAS (w/ and w/out auto-pre) event=4,umask=1 01 DRAM RD_CAS and WR_CAS Commands; Counts the total number or DRAM Read CAS commands issued on this channel. This includes both regular RD CAS commands as well as those with implicit Precharge. AutoPre is only used in systems that are using closed page policy. We do not filter based on major mode, as RD_CAS is not issued during WMM (with the exception of underfills) unc_m_cas_count.rd_rmm uncore memory DRAM RD_CAS and WR_CAS Commands.; Read CAS issued in RMM event=4,umask=0x20 01 unc_m_cas_count.rd_underfill uncore memory DRAM RD_CAS and WR_CAS Commands.; Underfill Read Issued event=4,umask=2 01 DRAM RD_CAS and WR_CAS Commands; Counts the number of underfill reads that are issued by the memory controller. This will generally be about the same as the number of partial writes, but may be slightly less because of partials hitting in the WPQ. While it is possible for underfills to be issed in both WMM and RMM, this event counts both unc_m_cas_count.rd_wmm uncore memory DRAM RD_CAS and WR_CAS Commands.; Read CAS issued in WMM event=4,umask=0x10 01 unc_m_cas_count.wr uncore memory DRAM RD_CAS and WR_CAS Commands.; All DRAM WR_CAS (both Modes) event=4,umask=0xc 01 DRAM RD_CAS and WR_CAS Commands; Counts the total number of DRAM Write CAS commands issued on this channel unc_m_cas_count.wr_rmm uncore memory DRAM RD_CAS and WR_CAS Commands.; DRAM WR_CAS (w/ and w/out auto-pre) in Read Major Mode event=4,umask=8 01 DRAM RD_CAS and WR_CAS Commands; Counts the total number of Opportunistic DRAM Write CAS commands issued on this channel while in Read-Major-Mode unc_m_cas_count.wr_wmm uncore memory DRAM RD_CAS and WR_CAS Commands.; DRAM WR_CAS (w/ and w/out auto-pre) in Write Major Mode event=4,umask=4 01 DRAM RD_CAS and WR_CAS Commands; Counts the total number or DRAM Write CAS commands issued on this channel while in Write-Major-Mode unc_m_dclockticks uncore memory DRAM Clockticks event=0 01 unc_m_dram_pre_all uncore memory DRAM Precharge All Commands event=6 01 Counts the number of times that the precharge all command was sent unc_m_dram_refresh.high uncore memory Number of DRAM Refreshes Issued event=5,umask=4 01 Counts the number of refreshes issued unc_m_dram_refresh.panic uncore memory Number of DRAM Refreshes Issued event=5,umask=2 01 Counts the number of refreshes issued unc_m_ecc_correctable_errors uncore memory ECC Correctable Errors event=9 01 Counts the number of ECC errors detected and corrected by the iMC on this channel. This counter is only useful with ECC DRAM devices. This count will increment one time for each correction regardless of the number of bits corrected. The iMC can correct up to 4 bit errors in independent channel mode and 8 bit errors in lockstep mode unc_m_major_modes.isoch uncore memory Cycles in a Major Mode; Isoch Major Mode event=7,umask=8 01 Counts the total number of cycles spent in a major mode (selected by a filter) on the given channel. Major modea are channel-wide, and not a per-rank (or dimm or bank) mode.; We group these two modes together so that we can use four counters to track each of the major modes at one time. These major modes are used whenever there is an ISOCH txn in the memory controller. In these mode, only ISOCH transactions are processed unc_m_major_modes.partial uncore memory Cycles in a Major Mode; Partial Major Mode event=7,umask=4 01 Counts the total number of cycles spent in a major mode (selected by a filter) on the given channel. Major modea are channel-wide, and not a per-rank (or dimm or bank) mode.; This major mode is used to drain starved underfill reads. Regular reads and writes are blocked and only underfill reads will be processed unc_m_major_modes.read uncore memory Cycles in a Major Mode; Read Major Mode event=7,umask=1 01 Counts the total number of cycles spent in a major mode (selected by a filter) on the given channel. Major modea are channel-wide, and not a per-rank (or dimm or bank) mode.; Read Major Mode is the default mode for the iMC, as reads are generally more critical to forward progress than writes unc_m_major_modes.write uncore memory Cycles in a Major Mode; Write Major Mode event=7,umask=2 01 Counts the total number of cycles spent in a major mode (selected by a filter) on the given channel. Major modea are channel-wide, and not a per-rank (or dimm or bank) mode.; This mode is triggered when the WPQ hits high occupancy and causes writes to be higher priority than reads. This can cause blips in the available read bandwidth in the system and temporarily increase read latencies in order to achieve better bus utilizations and higher bandwidth unc_m_power_channel_dlloff uncore memory Channel DLLOFF Cycles event=0x84 01 Number of cycles when all the ranks in the channel are in CKE Slow (DLLOFF) mode unc_m_power_channel_ppd uncore memory Channel PPD Cycles event=0x85 01 Number of cycles when all the ranks in the channel are in PPD mode. If IBT=off is enabled, then this can be used to count those cycles. If it is not enabled, then this can count the number of cycles when that could have been taken advantage of unc_m_power_cke_cycles.rank0 uncore memory CKE_ON_CYCLES by Rank; DIMM ID event=0x83,umask=1 01 Number of cycles spent in CKE ON mode. The filter allows you to select a rank to monitor. If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation. Multiple counters will need to be used to track multiple ranks simultaneously. There is no distinction between the different CKE modes (APD, PPDS, PPDF). This can be determined based on the system programming. These events should commonly be used with Invert to get the number of cycles in power saving mode. Edge Detect is also useful here. Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary) unc_m_power_cke_cycles.rank1 uncore memory CKE_ON_CYCLES by Rank; DIMM ID event=0x83,umask=2 01 Number of cycles spent in CKE ON mode. The filter allows you to select a rank to monitor. If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation. Multiple counters will need to be used to track multiple ranks simultaneously. There is no distinction between the different CKE modes (APD, PPDS, PPDF). This can be determined based on the system programming. These events should commonly be used with Invert to get the number of cycles in power saving mode. Edge Detect is also useful here. Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary) unc_m_power_cke_cycles.rank2 uncore memory CKE_ON_CYCLES by Rank; DIMM ID event=0x83,umask=4 01 Number of cycles spent in CKE ON mode. The filter allows you to select a rank to monitor. If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation. Multiple counters will need to be used to track multiple ranks simultaneously. There is no distinction between the different CKE modes (APD, PPDS, PPDF). This can be determined based on the system programming. These events should commonly be used with Invert to get the number of cycles in power saving mode. Edge Detect is also useful here. Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary) unc_m_power_cke_cycles.rank3 uncore memory CKE_ON_CYCLES by Rank; DIMM ID event=0x83,umask=8 01 Number of cycles spent in CKE ON mode. The filter allows you to select a rank to monitor. If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation. Multiple counters will need to be used to track multiple ranks simultaneously. There is no distinction between the different CKE modes (APD, PPDS, PPDF). This can be determined based on the system programming. These events should commonly be used with Invert to get the number of cycles in power saving mode. Edge Detect is also useful here. Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary) unc_m_power_cke_cycles.rank4 uncore memory CKE_ON_CYCLES by Rank; DIMM ID event=0x83,umask=0x10 01 Number of cycles spent in CKE ON mode. The filter allows you to select a rank to monitor. If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation. Multiple counters will need to be used to track multiple ranks simultaneously. There is no distinction between the different CKE modes (APD, PPDS, PPDF). This can be determined based on the system programming. These events should commonly be used with Invert to get the number of cycles in power saving mode. Edge Detect is also useful here. Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary) unc_m_power_cke_cycles.rank5 uncore memory CKE_ON_CYCLES by Rank; DIMM ID event=0x83,umask=0x20 01 Number of cycles spent in CKE ON mode. The filter allows you to select a rank to monitor. If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation. Multiple counters will need to be used to track multiple ranks simultaneously. There is no distinction between the different CKE modes (APD, PPDS, PPDF). This can be determined based on the system programming. These events should commonly be used with Invert to get the number of cycles in power saving mode. Edge Detect is also useful here. Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary) unc_m_power_cke_cycles.rank6 uncore memory CKE_ON_CYCLES by Rank; DIMM ID event=0x83,umask=0x40 01 Number of cycles spent in CKE ON mode. The filter allows you to select a rank to monitor. If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation. Multiple counters will need to be used to track multiple ranks simultaneously. There is no distinction between the different CKE modes (APD, PPDS, PPDF). This can be determined based on the system programming. These events should commonly be used with Invert to get the number of cycles in power saving mode. Edge Detect is also useful here. Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary) unc_m_power_cke_cycles.rank7 uncore memory CKE_ON_CYCLES by Rank; DIMM ID event=0x83,umask=0x80 01 Number of cycles spent in CKE ON mode. The filter allows you to select a rank to monitor. If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation. Multiple counters will need to be used to track multiple ranks simultaneously. There is no distinction between the different CKE modes (APD, PPDS, PPDF). This can be determined based on the system programming. These events should commonly be used with Invert to get the number of cycles in power saving mode. Edge Detect is also useful here. Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary) unc_m_power_critical_throttle_cycles uncore memory Critical Throttle Cycles event=0x86 01 Counts the number of cycles when the iMC is in critical thermal throttling. When this happens, all traffic is blocked. This should be rare unless something bad is going on in the platform. There is no filtering by rank for this event unc_m_power_pcu_throttling uncore memory UNC_M_POWER_PCU_THROTTLING event=0x42 01 unc_m_power_self_refresh uncore memory Clock-Enabled Self-Refresh event=0x43 01 Counts the number of cycles when the iMC is in self-refresh and the iMC still has a clock. This happens in some package C-states. For example, the PCU may ask the iMC to enter self-refresh even though some of the cores are still processing. One use of this is for Monroe technology. Self-refresh is required during package C3 and C6, but there is no clock in the iMC at this time, so it is not possible to count these cases unc_m_power_throttle_cycles.rank0 uncore memory Throttle Cycles for Rank 0; DIMM ID event=0x41,umask=1 01 Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1.; Thermal throttling is performed per DIMM. We support 3 DIMMs per channel. This ID allows us to filter by ID unc_m_power_throttle_cycles.rank1 uncore memory Throttle Cycles for Rank 0; DIMM ID event=0x41,umask=2 01 Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1 unc_m_power_throttle_cycles.rank2 uncore memory Throttle Cycles for Rank 0; DIMM ID event=0x41,umask=4 01 Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1 unc_m_power_throttle_cycles.rank3 uncore memory Throttle Cycles for Rank 0; DIMM ID event=0x41,umask=8 01 Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1 unc_m_power_throttle_cycles.rank4 uncore memory Throttle Cycles for Rank 0; DIMM ID event=0x41,umask=0x10 01 Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1 unc_m_power_throttle_cycles.rank5 uncore memory Throttle Cycles for Rank 0; DIMM ID event=0x41,umask=0x20 01 Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1 unc_m_power_throttle_cycles.rank6 uncore memory Throttle Cycles for Rank 0; DIMM ID event=0x41,umask=0x40 01 Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1 unc_m_power_throttle_cycles.rank7 uncore memory Throttle Cycles for Rank 0; DIMM ID event=0x41,umask=0x80 01 Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1 unc_m_preemption.rd_preempt_rd uncore memory Read Preemption Count; Read over Read Preemption event=8,umask=1 01 Counts the number of times a read in the iMC preempts another read or write. Generally reads to an open page are issued ahead of requests to closed pages. This improves the page hit rate of the system. However, high priority requests can cause pages of active requests to be closed in order to get them out. This will reduce the latency of the high-priority request at the expense of lower bandwidth and increased overall average latency.; Filter for when a read preempts another read unc_m_preemption.rd_preempt_wr uncore memory Read Preemption Count; Read over Write Preemption event=8,umask=2 01 Counts the number of times a read in the iMC preempts another read or write. Generally reads to an open page are issued ahead of requests to closed pages. This improves the page hit rate of the system. However, high priority requests can cause pages of active requests to be closed in order to get them out. This will reduce the latency of the high-priority request at the expense of lower bandwidth and increased overall average latency.; Filter for when a read preempts a write unc_m_pre_count.byp uncore memory DRAM Precharge commands.; Precharge due to bypass event=2,umask=0x10 01 Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.page_close uncore memory DRAM Precharge commands.; Precharge due to timer expiration event=2,umask=2 01 Counts the number of DRAM Precharge commands sent on this channel.; Counts the number of DRAM Precharge commands sent on this channel as a result of the page close counter expiring. This does not include implicit precharge commands sent in auto-precharge mode unc_m_pre_count.page_miss uncore memory DRAM Precharge commands.; Precharges due to page miss event=2,umask=1 01 Counts the number of DRAM Precharge commands sent on this channel.; Counts the number of DRAM Precharge commands sent on this channel as a result of page misses. This does not include explicit precharge commands sent with CAS commands in Auto-Precharge mode. This does not include PRE commands sent as a result of the page close counter expiration unc_m_pre_count.rd uncore memory DRAM Precharge commands.; Precharge due to read event=2,umask=4 01 Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.wr uncore memory DRAM Precharge commands.; Precharge due to write event=2,umask=8 01 Counts the number of DRAM Precharge commands sent on this channel unc_m_rd_cas_prio.high uncore memory Read CAS issued with HIGH priority event=0xa0,umask=4 01 unc_m_rd_cas_prio.low uncore memory Read CAS issued with LOW priority event=0xa0,umask=1 01 unc_m_rd_cas_prio.med uncore memory Read CAS issued with MEDIUM priority event=0xa0,umask=2 01 unc_m_rd_cas_prio.panic uncore memory Read CAS issued with PANIC NON ISOCH priority (starved) event=0xa0,umask=8 01 unc_m_rd_cas_rank0.allbanks uncore memory RD_CAS Access to Rank 0; All Banks event=0xb0,umask=0x10 01 RD_CAS Access to Rank 0 : All Banks unc_m_rd_cas_rank0.bank0 uncore memory RD_CAS Access to Rank 0; Bank 0 event=0xb0 01 RD_CAS Access to Rank 0 : Bank 0 unc_m_rd_cas_rank0.bank1 uncore memory RD_CAS Access to Rank 0; Bank 1 event=0xb0,umask=1 01 RD_CAS Access to Rank 0 : Bank 1 unc_m_rd_cas_rank0.bank10 uncore memory RD_CAS Access to Rank 0; Bank 10 event=0xb0,umask=0xa 01 RD_CAS Access to Rank 0 : Bank 10 unc_m_rd_cas_rank0.bank11 uncore memory RD_CAS Access to Rank 0; Bank 11 event=0xb0,umask=0xb 01 RD_CAS Access to Rank 0 : Bank 11 unc_m_rd_cas_rank0.bank12 uncore memory RD_CAS Access to Rank 0; Bank 12 event=0xb0,umask=0xc 01 RD_CAS Access to Rank 0 : Bank 12 unc_m_rd_cas_rank0.bank13 uncore memory RD_CAS Access to Rank 0; Bank 13 event=0xb0,umask=0xd 01 RD_CAS Access to Rank 0 : Bank 13 unc_m_rd_cas_rank0.bank14 uncore memory RD_CAS Access to Rank 0; Bank 14 event=0xb0,umask=0xe 01 RD_CAS Access to Rank 0 : Bank 14 unc_m_rd_cas_rank0.bank15 uncore memory RD_CAS Access to Rank 0; Bank 15 event=0xb0,umask=0xf 01 RD_CAS Access to Rank 0 : Bank 15 unc_m_rd_cas_rank0.bank2 uncore memory RD_CAS Access to Rank 0; Bank 2 event=0xb0,umask=2 01 RD_CAS Access to Rank 0 : Bank 2 unc_m_rd_cas_rank0.bank3 uncore memory RD_CAS Access to Rank 0; Bank 3 event=0xb0,umask=3 01 RD_CAS Access to Rank 0 : Bank 3 unc_m_rd_cas_rank0.bank4 uncore memory RD_CAS Access to Rank 0; Bank 4 event=0xb0,umask=4 01 RD_CAS Access to Rank 0 : Bank 4 unc_m_rd_cas_rank0.bank5 uncore memory RD_CAS Access to Rank 0; Bank 5 event=0xb0,umask=5 01 RD_CAS Access to Rank 0 : Bank 5 unc_m_rd_cas_rank0.bank6 uncore memory RD_CAS Access to Rank 0; Bank 6 event=0xb0,umask=6 01 RD_CAS Access to Rank 0 : Bank 6 unc_m_rd_cas_rank0.bank7 uncore memory RD_CAS Access to Rank 0; Bank 7 event=0xb0,umask=7 01 RD_CAS Access to Rank 0 : Bank 7 unc_m_rd_cas_rank0.bank8 uncore memory RD_CAS Access to Rank 0; Bank 8 event=0xb0,umask=8 01 RD_CAS Access to Rank 0 : Bank 8 unc_m_rd_cas_rank0.bank9 uncore memory RD_CAS Access to Rank 0; Bank 9 event=0xb0,umask=9 01 RD_CAS Access to Rank 0 : Bank 9 unc_m_rd_cas_rank0.bankg0 uncore memory RD_CAS Access to Rank 0; Bank Group 0 (Banks 0-3) event=0xb0,umask=0x11 01 RD_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3) unc_m_rd_cas_rank0.bankg1 uncore memory RD_CAS Access to Rank 0; Bank Group 1 (Banks 4-7) event=0xb0,umask=0x12 01 RD_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7) unc_m_rd_cas_rank0.bankg2 uncore memory RD_CAS Access to Rank 0; Bank Group 2 (Banks 8-11) event=0xb0,umask=0x13 01 RD_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11) unc_m_rd_cas_rank0.bankg3 uncore memory RD_CAS Access to Rank 0; Bank Group 3 (Banks 12-15) event=0xb0,umask=0x14 01 RD_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15) unc_m_rd_cas_rank1.allbanks uncore memory RD_CAS Access to Rank 1; All Banks event=0xb1,umask=0x10 01 RD_CAS Access to Rank 0 : All Banks unc_m_rd_cas_rank1.bank0 uncore memory RD_CAS Access to Rank 1; Bank 0 event=0xb1 01 RD_CAS Access to Rank 0 : Bank 0 unc_m_rd_cas_rank1.bank1 uncore memory RD_CAS Access to Rank 1; Bank 1 event=0xb1,umask=1 01 RD_CAS Access to Rank 0 : Bank 1 unc_m_rd_cas_rank1.bank10 uncore memory RD_CAS Access to Rank 1; Bank 10 event=0xb1,umask=0xa 01 RD_CAS Access to Rank 0 : Bank 10 unc_m_rd_cas_rank1.bank11 uncore memory RD_CAS Access to Rank 1; Bank 11 event=0xb1,umask=0xb 01 RD_CAS Access to Rank 0 : Bank 11 unc_m_rd_cas_rank1.bank12 uncore memory RD_CAS Access to Rank 1; Bank 12 event=0xb1,umask=0xc 01 RD_CAS Access to Rank 0 : Bank 12 unc_m_rd_cas_rank1.bank13 uncore memory RD_CAS Access to Rank 1; Bank 13 event=0xb1,umask=0xd 01 RD_CAS Access to Rank 0 : Bank 13 unc_m_rd_cas_rank1.bank14 uncore memory RD_CAS Access to Rank 1; Bank 14 event=0xb1,umask=0xe 01 RD_CAS Access to Rank 0 : Bank 14 unc_m_rd_cas_rank1.bank15 uncore memory RD_CAS Access to Rank 1; Bank 15 event=0xb1,umask=0xf 01 RD_CAS Access to Rank 0 : Bank 15 unc_m_rd_cas_rank1.bank2 uncore memory RD_CAS Access to Rank 1; Bank 2 event=0xb1,umask=2 01 RD_CAS Access to Rank 0 : Bank 2 unc_m_rd_cas_rank1.bank3 uncore memory RD_CAS Access to Rank 1; Bank 3 event=0xb1,umask=3 01 RD_CAS Access to Rank 0 : Bank 3 unc_m_rd_cas_rank1.bank4 uncore memory RD_CAS Access to Rank 1; Bank 4 event=0xb1,umask=4 01 RD_CAS Access to Rank 0 : Bank 4 unc_m_rd_cas_rank1.bank5 uncore memory RD_CAS Access to Rank 1; Bank 5 event=0xb1,umask=5 01 RD_CAS Access to Rank 0 : Bank 5 unc_m_rd_cas_rank1.bank6 uncore memory RD_CAS Access to Rank 1; Bank 6 event=0xb1,umask=6 01 RD_CAS Access to Rank 0 : Bank 6 unc_m_rd_cas_rank1.bank7 uncore memory RD_CAS Access to Rank 1; Bank 7 event=0xb1,umask=7 01 RD_CAS Access to Rank 0 : Bank 7 unc_m_rd_cas_rank1.bank8 uncore memory RD_CAS Access to Rank 1; Bank 8 event=0xb1,umask=8 01 RD_CAS Access to Rank 0 : Bank 8 unc_m_rd_cas_rank1.bank9 uncore memory RD_CAS Access to Rank 1; Bank 9 event=0xb1,umask=9 01 RD_CAS Access to Rank 0 : Bank 9 unc_m_rd_cas_rank1.bankg0 uncore memory RD_CAS Access to Rank 1; Bank Group 0 (Banks 0-3) event=0xb1,umask=0x11 01 RD_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3) unc_m_rd_cas_rank1.bankg1 uncore memory RD_CAS Access to Rank 1; Bank Group 1 (Banks 4-7) event=0xb1,umask=0x12 01 RD_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7) unc_m_rd_cas_rank1.bankg2 uncore memory RD_CAS Access to Rank 1; Bank Group 2 (Banks 8-11) event=0xb1,umask=0x13 01 RD_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11) unc_m_rd_cas_rank1.bankg3 uncore memory RD_CAS Access to Rank 1; Bank Group 3 (Banks 12-15) event=0xb1,umask=0x14 01 RD_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15) unc_m_rd_cas_rank2.bank0 uncore memory RD_CAS Access to Rank 2; Bank 0 event=0xb2 01 RD_CAS Access to Rank 0 : Bank 0 unc_m_rd_cas_rank4.allbanks uncore memory RD_CAS Access to Rank 4; All Banks event=0xb4,umask=0x10 01 RD_CAS Access to Rank 0 : All Banks unc_m_rd_cas_rank4.bank0 uncore memory RD_CAS Access to Rank 4; Bank 0 event=0xb4 01 RD_CAS Access to Rank 0 : Bank 0 unc_m_rd_cas_rank4.bank1 uncore memory RD_CAS Access to Rank 4; Bank 1 event=0xb4,umask=1 01 RD_CAS Access to Rank 0 : Bank 1 unc_m_rd_cas_rank4.bank10 uncore memory RD_CAS Access to Rank 4; Bank 10 event=0xb4,umask=0xa 01 RD_CAS Access to Rank 0 : Bank 10 unc_m_rd_cas_rank4.bank11 uncore memory RD_CAS Access to Rank 4; Bank 11 event=0xb4,umask=0xb 01 RD_CAS Access to Rank 0 : Bank 11 unc_m_rd_cas_rank4.bank12 uncore memory RD_CAS Access to Rank 4; Bank 12 event=0xb4,umask=0xc 01 RD_CAS Access to Rank 0 : Bank 12 unc_m_rd_cas_rank4.bank13 uncore memory RD_CAS Access to Rank 4; Bank 13 event=0xb4,umask=0xd 01 RD_CAS Access to Rank 0 : Bank 13 unc_m_rd_cas_rank4.bank14 uncore memory RD_CAS Access to Rank 4; Bank 14 event=0xb4,umask=0xe 01 RD_CAS Access to Rank 0 : Bank 14 unc_m_rd_cas_rank4.bank15 uncore memory RD_CAS Access to Rank 4; Bank 15 event=0xb4,umask=0xf 01 RD_CAS Access to Rank 0 : Bank 15 unc_m_rd_cas_rank4.bank2 uncore memory RD_CAS Access to Rank 4; Bank 2 event=0xb4,umask=2 01 RD_CAS Access to Rank 0 : Bank 2 unc_m_rd_cas_rank4.bank3 uncore memory RD_CAS Access to Rank 4; Bank 3 event=0xb4,umask=3 01 RD_CAS Access to Rank 0 : Bank 3 unc_m_rd_cas_rank4.bank4 uncore memory RD_CAS Access to Rank 4; Bank 4 event=0xb4,umask=4 01 RD_CAS Access to Rank 0 : Bank 4 unc_m_rd_cas_rank4.bank5 uncore memory RD_CAS Access to Rank 4; Bank 5 event=0xb4,umask=5 01 RD_CAS Access to Rank 0 : Bank 5 unc_m_rd_cas_rank4.bank6 uncore memory RD_CAS Access to Rank 4; Bank 6 event=0xb4,umask=6 01 RD_CAS Access to Rank 0 : Bank 6 unc_m_rd_cas_rank4.bank7 uncore memory RD_CAS Access to Rank 4; Bank 7 event=0xb4,umask=7 01 RD_CAS Access to Rank 0 : Bank 7 unc_m_rd_cas_rank4.bank8 uncore memory RD_CAS Access to Rank 4; Bank 8 event=0xb4,umask=8 01 RD_CAS Access to Rank 0 : Bank 8 unc_m_rd_cas_rank4.bank9 uncore memory RD_CAS Access to Rank 4; Bank 9 event=0xb4,umask=9 01 RD_CAS Access to Rank 0 : Bank 9 unc_m_rd_cas_rank4.bankg0 uncore memory RD_CAS Access to Rank 4; Bank Group 0 (Banks 0-3) event=0xb4,umask=0x11 01 RD_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3) unc_m_rd_cas_rank4.bankg1 uncore memory RD_CAS Access to Rank 4; Bank Group 1 (Banks 4-7) event=0xb4,umask=0x12 01 RD_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7) unc_m_rd_cas_rank4.bankg2 uncore memory RD_CAS Access to Rank 4; Bank Group 2 (Banks 8-11) event=0xb4,umask=0x13 01 RD_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11) unc_m_rd_cas_rank4.bankg3 uncore memory RD_CAS Access to Rank 4; Bank Group 3 (Banks 12-15) event=0xb4,umask=0x14 01 RD_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15) unc_m_rd_cas_rank5.allbanks uncore memory RD_CAS Access to Rank 5; All Banks event=0xb5,umask=0x10 01 RD_CAS Access to Rank 0 : All Banks unc_m_rd_cas_rank5.bank0 uncore memory RD_CAS Access to Rank 5; Bank 0 event=0xb5 01 RD_CAS Access to Rank 0 : Bank 0 unc_m_rd_cas_rank5.bank1 uncore memory RD_CAS Access to Rank 5; Bank 1 event=0xb5,umask=1 01 RD_CAS Access to Rank 0 : Bank 1 unc_m_rd_cas_rank5.bank10 uncore memory RD_CAS Access to Rank 5; Bank 10 event=0xb5,umask=0xa 01 RD_CAS Access to Rank 0 : Bank 10 unc_m_rd_cas_rank5.bank11 uncore memory RD_CAS Access to Rank 5; Bank 11 event=0xb5,umask=0xb 01 RD_CAS Access to Rank 0 : Bank 11 unc_m_rd_cas_rank5.bank12 uncore memory RD_CAS Access to Rank 5; Bank 12 event=0xb5,umask=0xc 01 RD_CAS Access to Rank 0 : Bank 12 unc_m_rd_cas_rank5.bank13 uncore memory RD_CAS Access to Rank 5; Bank 13 event=0xb5,umask=0xd 01 RD_CAS Access to Rank 0 : Bank 13 unc_m_rd_cas_rank5.bank14 uncore memory RD_CAS Access to Rank 5; Bank 14 event=0xb5,umask=0xe 01 RD_CAS Access to Rank 0 : Bank 14 unc_m_rd_cas_rank5.bank15 uncore memory RD_CAS Access to Rank 5; Bank 15 event=0xb5,umask=0xf 01 RD_CAS Access to Rank 0 : Bank 15 unc_m_rd_cas_rank5.bank2 uncore memory RD_CAS Access to Rank 5; Bank 2 event=0xb5,umask=2 01 RD_CAS Access to Rank 0 : Bank 2 unc_m_rd_cas_rank5.bank3 uncore memory RD_CAS Access to Rank 5; Bank 3 event=0xb5,umask=3 01 RD_CAS Access to Rank 0 : Bank 3 unc_m_rd_cas_rank5.bank4 uncore memory RD_CAS Access to Rank 5; Bank 4 event=0xb5,umask=4 01 RD_CAS Access to Rank 0 : Bank 4 unc_m_rd_cas_rank5.bank5 uncore memory RD_CAS Access to Rank 5; Bank 5 event=0xb5,umask=5 01 RD_CAS Access to Rank 0 : Bank 5 unc_m_rd_cas_rank5.bank6 uncore memory RD_CAS Access to Rank 5; Bank 6 event=0xb5,umask=6 01 RD_CAS Access to Rank 0 : Bank 6 unc_m_rd_cas_rank5.bank7 uncore memory RD_CAS Access to Rank 5; Bank 7 event=0xb5,umask=7 01 RD_CAS Access to Rank 0 : Bank 7 unc_m_rd_cas_rank5.bank8 uncore memory RD_CAS Access to Rank 5; Bank 8 event=0xb5,umask=8 01 RD_CAS Access to Rank 0 : Bank 8 unc_m_rd_cas_rank5.bank9 uncore memory RD_CAS Access to Rank 5; Bank 9 event=0xb5,umask=9 01 RD_CAS Access to Rank 0 : Bank 9 unc_m_rd_cas_rank5.bankg0 uncore memory RD_CAS Access to Rank 5; Bank Group 0 (Banks 0-3) event=0xb5,umask=0x11 01 RD_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3) unc_m_rd_cas_rank5.bankg1 uncore memory RD_CAS Access to Rank 5; Bank Group 1 (Banks 4-7) event=0xb5,umask=0x12 01 RD_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7) unc_m_rd_cas_rank5.bankg2 uncore memory RD_CAS Access to Rank 5; Bank Group 2 (Banks 8-11) event=0xb5,umask=0x13 01 RD_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11) unc_m_rd_cas_rank5.bankg3 uncore memory RD_CAS Access to Rank 5; Bank Group 3 (Banks 12-15) event=0xb5,umask=0x14 01 RD_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15) unc_m_rd_cas_rank6.allbanks uncore memory RD_CAS Access to Rank 6; All Banks event=0xb6,umask=0x10 01 RD_CAS Access to Rank 0 : All Banks unc_m_rd_cas_rank6.bank0 uncore memory RD_CAS Access to Rank 6; Bank 0 event=0xb6 01 RD_CAS Access to Rank 0 : Bank 0 unc_m_rd_cas_rank6.bank1 uncore memory RD_CAS Access to Rank 6; Bank 1 event=0xb6,umask=1 01 RD_CAS Access to Rank 0 : Bank 1 unc_m_rd_cas_rank6.bank10 uncore memory RD_CAS Access to Rank 6; Bank 10 event=0xb6,umask=0xa 01 RD_CAS Access to Rank 0 : Bank 10 unc_m_rd_cas_rank6.bank11 uncore memory RD_CAS Access to Rank 6; Bank 11 event=0xb6,umask=0xb 01 RD_CAS Access to Rank 0 : Bank 11 unc_m_rd_cas_rank6.bank12 uncore memory RD_CAS Access to Rank 6; Bank 12 event=0xb6,umask=0xc 01 RD_CAS Access to Rank 0 : Bank 12 unc_m_rd_cas_rank6.bank13 uncore memory RD_CAS Access to Rank 6; Bank 13 event=0xb6,umask=0xd 01 RD_CAS Access to Rank 0 : Bank 13 unc_m_rd_cas_rank6.bank14 uncore memory RD_CAS Access to Rank 6; Bank 14 event=0xb6,umask=0xe 01 RD_CAS Access to Rank 0 : Bank 14 unc_m_rd_cas_rank6.bank15 uncore memory RD_CAS Access to Rank 6; Bank 15 event=0xb6,umask=0xf 01 RD_CAS Access to Rank 0 : Bank 15 unc_m_rd_cas_rank6.bank2 uncore memory RD_CAS Access to Rank 6; Bank 2 event=0xb6,umask=2 01 RD_CAS Access to Rank 0 : Bank 2 unc_m_rd_cas_rank6.bank3 uncore memory RD_CAS Access to Rank 6; Bank 3 event=0xb6,umask=3 01 RD_CAS Access to Rank 0 : Bank 3 unc_m_rd_cas_rank6.bank4 uncore memory RD_CAS Access to Rank 6; Bank 4 event=0xb6,umask=4 01 RD_CAS Access to Rank 0 : Bank 4 unc_m_rd_cas_rank6.bank5 uncore memory RD_CAS Access to Rank 6; Bank 5 event=0xb6,umask=5 01 RD_CAS Access to Rank 0 : Bank 5 unc_m_rd_cas_rank6.bank6 uncore memory RD_CAS Access to Rank 6; Bank 6 event=0xb6,umask=6 01 RD_CAS Access to Rank 0 : Bank 6 unc_m_rd_cas_rank6.bank7 uncore memory RD_CAS Access to Rank 6; Bank 7 event=0xb6,umask=7 01 RD_CAS Access to Rank 0 : Bank 7 unc_m_rd_cas_rank6.bank8 uncore memory RD_CAS Access to Rank 6; Bank 8 event=0xb6,umask=8 01 RD_CAS Access to Rank 0 : Bank 8 unc_m_rd_cas_rank6.bank9 uncore memory RD_CAS Access to Rank 6; Bank 9 event=0xb6,umask=9 01 RD_CAS Access to Rank 0 : Bank 9 unc_m_rd_cas_rank6.bankg0 uncore memory RD_CAS Access to Rank 6; Bank Group 0 (Banks 0-3) event=0xb6,umask=0x11 01 RD_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3) unc_m_rd_cas_rank6.bankg1 uncore memory RD_CAS Access to Rank 6; Bank Group 1 (Banks 4-7) event=0xb6,umask=0x12 01 RD_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7) unc_m_rd_cas_rank6.bankg2 uncore memory RD_CAS Access to Rank 6; Bank Group 2 (Banks 8-11) event=0xb6,umask=0x13 01 RD_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11) unc_m_rd_cas_rank6.bankg3 uncore memory RD_CAS Access to Rank 6; Bank Group 3 (Banks 12-15) event=0xb6,umask=0x14 01 RD_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15) unc_m_rd_cas_rank7.allbanks uncore memory RD_CAS Access to Rank 7; All Banks event=0xb7,umask=0x10 01 RD_CAS Access to Rank 0 : All Banks unc_m_rd_cas_rank7.bank0 uncore memory RD_CAS Access to Rank 7; Bank 0 event=0xb7 01 RD_CAS Access to Rank 0 : Bank 0 unc_m_rd_cas_rank7.bank1 uncore memory RD_CAS Access to Rank 7; Bank 1 event=0xb7,umask=1 01 RD_CAS Access to Rank 0 : Bank 1 unc_m_rd_cas_rank7.bank10 uncore memory RD_CAS Access to Rank 7; Bank 10 event=0xb7,umask=0xa 01 RD_CAS Access to Rank 0 : Bank 10 unc_m_rd_cas_rank7.bank11 uncore memory RD_CAS Access to Rank 7; Bank 11 event=0xb7,umask=0xb 01 RD_CAS Access to Rank 0 : Bank 11 unc_m_rd_cas_rank7.bank12 uncore memory RD_CAS Access to Rank 7; Bank 12 event=0xb7,umask=0xc 01 RD_CAS Access to Rank 0 : Bank 12 unc_m_rd_cas_rank7.bank13 uncore memory RD_CAS Access to Rank 7; Bank 13 event=0xb7,umask=0xd 01 RD_CAS Access to Rank 0 : Bank 13 unc_m_rd_cas_rank7.bank14 uncore memory RD_CAS Access to Rank 7; Bank 14 event=0xb7,umask=0xe 01 RD_CAS Access to Rank 0 : Bank 14 unc_m_rd_cas_rank7.bank15 uncore memory RD_CAS Access to Rank 7; Bank 15 event=0xb7,umask=0xf 01 RD_CAS Access to Rank 0 : Bank 15 unc_m_rd_cas_rank7.bank2 uncore memory RD_CAS Access to Rank 7; Bank 2 event=0xb7,umask=2 01 RD_CAS Access to Rank 0 : Bank 2 unc_m_rd_cas_rank7.bank3 uncore memory RD_CAS Access to Rank 7; Bank 3 event=0xb7,umask=3 01 RD_CAS Access to Rank 0 : Bank 3 unc_m_rd_cas_rank7.bank4 uncore memory RD_CAS Access to Rank 7; Bank 4 event=0xb7,umask=4 01 RD_CAS Access to Rank 0 : Bank 4 unc_m_rd_cas_rank7.bank5 uncore memory RD_CAS Access to Rank 7; Bank 5 event=0xb7,umask=5 01 RD_CAS Access to Rank 0 : Bank 5 unc_m_rd_cas_rank7.bank6 uncore memory RD_CAS Access to Rank 7; Bank 6 event=0xb7,umask=6 01 RD_CAS Access to Rank 0 : Bank 6 unc_m_rd_cas_rank7.bank7 uncore memory RD_CAS Access to Rank 7; Bank 7 event=0xb7,umask=7 01 RD_CAS Access to Rank 0 : Bank 7 unc_m_rd_cas_rank7.bank8 uncore memory RD_CAS Access to Rank 7; Bank 8 event=0xb7,umask=8 01 RD_CAS Access to Rank 0 : Bank 8 unc_m_rd_cas_rank7.bank9 uncore memory RD_CAS Access to Rank 7; Bank 9 event=0xb7,umask=9 01 RD_CAS Access to Rank 0 : Bank 9 unc_m_rd_cas_rank7.bankg0 uncore memory RD_CAS Access to Rank 7; Bank Group 0 (Banks 0-3) event=0xb7,umask=0x11 01 RD_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3) unc_m_rd_cas_rank7.bankg1 uncore memory RD_CAS Access to Rank 7; Bank Group 1 (Banks 4-7) event=0xb7,umask=0x12 01 RD_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7) unc_m_rd_cas_rank7.bankg2 uncore memory RD_CAS Access to Rank 7; Bank Group 2 (Banks 8-11) event=0xb7,umask=0x13 01 RD_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11) unc_m_rd_cas_rank7.bankg3 uncore memory RD_CAS Access to Rank 7; Bank Group 3 (Banks 12-15) event=0xb7,umask=0x14 01 RD_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15) unc_m_rpq_cycles_ne uncore memory Read Pending Queue Not Empty event=0x11 01 Counts the number of cycles that the Read Pending Queue is not empty. This can then be used to calculate the average occupancy (in conjunction with the Read Pending Queue Occupancy count). The RPQ is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory. This filter is to be used in conjunction with the occupancy filter so that one can correctly track the average occupancies for schedulable entries and scheduled requests unc_m_rpq_inserts uncore memory Read Pending Queue Allocations event=0x10 01 Counts the number of allocations into the Read Pending Queue. This queue is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory. This includes both ISOCH and non-ISOCH requests unc_m_vmse_mxb_wr_occupancy uncore memory VMSE MXB write buffer occupancy event=0x91 01 unc_m_vmse_wr_push.rmm uncore memory VMSE WR PUSH issued; VMSE write PUSH issued in RMM event=0x90,umask=2 01 unc_m_vmse_wr_push.wmm uncore memory VMSE WR PUSH issued; VMSE write PUSH issued in WMM event=0x90,umask=1 01 unc_m_wmm_to_rmm.low_thresh uncore memory Transition from WMM to RMM because of low threshold; Transition from WMM to RMM because of starve counter event=0xc0,umask=1 01 unc_m_wmm_to_rmm.starve uncore memory Transition from WMM to RMM because of low threshold event=0xc0,umask=2 01 unc_m_wmm_to_rmm.vmse_retry uncore memory Transition from WMM to RMM because of low threshold event=0xc0,umask=4 01 unc_m_wpq_cycles_full uncore memory Write Pending Queue Full Cycles event=0x22 01 Counts the number of cycles when the Write Pending Queue is full. When the WPQ is full, the HA will not be able to issue any additional read requests into the iMC. This count should be similar count in the HA which tracks the number of cycles that the HA has no WPQ credits, just somewhat smaller to account for the credit return overhead unc_m_wpq_cycles_ne uncore memory Write Pending Queue Not Empty event=0x21 01 Counts the number of cycles that the Write Pending Queue is not empty. This can then be used to calculate the average queue occupancy (in conjunction with the WPQ Occupancy Accumulation count). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC. This is not to be confused with actually performing the write to DRAM. Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies unc_m_wpq_read_hit uncore memory Write Pending Queue CAM Match event=0x23 01 Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_m_wpq_write_hit uncore memory Write Pending Queue CAM Match event=0x24 01 Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_m_wrong_mm uncore memory Not getting the requested Major Mode event=0xc1 01 unc_m_wr_cas_rank0.allbanks uncore memory WR_CAS Access to Rank 0; All Banks event=0xb8,umask=0x10 01 WR_CAS Access to Rank 0 : All Banks unc_m_wr_cas_rank0.bank0 uncore memory WR_CAS Access to Rank 0; Bank 0 event=0xb8 01 WR_CAS Access to Rank 0 : Bank 0 unc_m_wr_cas_rank0.bank1 uncore memory WR_CAS Access to Rank 0; Bank 1 event=0xb8,umask=1 01 WR_CAS Access to Rank 0 : Bank 1 unc_m_wr_cas_rank0.bank10 uncore memory WR_CAS Access to Rank 0; Bank 10 event=0xb8,umask=0xa 01 WR_CAS Access to Rank 0 : Bank 10 unc_m_wr_cas_rank0.bank11 uncore memory WR_CAS Access to Rank 0; Bank 11 event=0xb8,umask=0xb 01 WR_CAS Access to Rank 0 : Bank 11 unc_m_wr_cas_rank0.bank12 uncore memory WR_CAS Access to Rank 0; Bank 12 event=0xb8,umask=0xc 01 WR_CAS Access to Rank 0 : Bank 12 unc_m_wr_cas_rank0.bank13 uncore memory WR_CAS Access to Rank 0; Bank 13 event=0xb8,umask=0xd 01 WR_CAS Access to Rank 0 : Bank 13 unc_m_wr_cas_rank0.bank14 uncore memory WR_CAS Access to Rank 0; Bank 14 event=0xb8,umask=0xe 01 WR_CAS Access to Rank 0 : Bank 14 unc_m_wr_cas_rank0.bank15 uncore memory WR_CAS Access to Rank 0; Bank 15 event=0xb8,umask=0xf 01 WR_CAS Access to Rank 0 : Bank 15 unc_m_wr_cas_rank0.bank2 uncore memory WR_CAS Access to Rank 0; Bank 2 event=0xb8,umask=2 01 WR_CAS Access to Rank 0 : Bank 2 unc_m_wr_cas_rank0.bank3 uncore memory WR_CAS Access to Rank 0; Bank 3 event=0xb8,umask=3 01 WR_CAS Access to Rank 0 : Bank 3 unc_m_wr_cas_rank0.bank4 uncore memory WR_CAS Access to Rank 0; Bank 4 event=0xb8,umask=4 01 WR_CAS Access to Rank 0 : Bank 4 unc_m_wr_cas_rank0.bank5 uncore memory WR_CAS Access to Rank 0; Bank 5 event=0xb8,umask=5 01 WR_CAS Access to Rank 0 : Bank 5 unc_m_wr_cas_rank0.bank6 uncore memory WR_CAS Access to Rank 0; Bank 6 event=0xb8,umask=6 01 WR_CAS Access to Rank 0 : Bank 6 unc_m_wr_cas_rank0.bank7 uncore memory WR_CAS Access to Rank 0; Bank 7 event=0xb8,umask=7 01 WR_CAS Access to Rank 0 : Bank 7 unc_m_wr_cas_rank0.bank8 uncore memory WR_CAS Access to Rank 0; Bank 8 event=0xb8,umask=8 01 WR_CAS Access to Rank 0 : Bank 8 unc_m_wr_cas_rank0.bank9 uncore memory WR_CAS Access to Rank 0; Bank 9 event=0xb8,umask=9 01 WR_CAS Access to Rank 0 : Bank 9 unc_m_wr_cas_rank0.bankg0 uncore memory WR_CAS Access to Rank 0; Bank Group 0 (Banks 0-3) event=0xb8,umask=0x11 01 WR_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3) unc_m_wr_cas_rank0.bankg1 uncore memory WR_CAS Access to Rank 0; Bank Group 1 (Banks 4-7) event=0xb8,umask=0x12 01 WR_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7) unc_m_wr_cas_rank0.bankg2 uncore memory WR_CAS Access to Rank 0; Bank Group 2 (Banks 8-11) event=0xb8,umask=0x13 01 WR_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11) unc_m_wr_cas_rank0.bankg3 uncore memory WR_CAS Access to Rank 0; Bank Group 3 (Banks 12-15) event=0xb8,umask=0x14 01 WR_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15) unc_m_wr_cas_rank1.allbanks uncore memory WR_CAS Access to Rank 1; All Banks event=0xb9,umask=0x10 01 WR_CAS Access to Rank 0 : All Banks unc_m_wr_cas_rank1.bank0 uncore memory WR_CAS Access to Rank 1; Bank 0 event=0xb9 01 WR_CAS Access to Rank 0 : Bank 0 unc_m_wr_cas_rank1.bank1 uncore memory WR_CAS Access to Rank 1; Bank 1 event=0xb9,umask=1 01 WR_CAS Access to Rank 0 : Bank 1 unc_m_wr_cas_rank1.bank10 uncore memory WR_CAS Access to Rank 1; Bank 10 event=0xb9,umask=0xa 01 WR_CAS Access to Rank 0 : Bank 10 unc_m_wr_cas_rank1.bank11 uncore memory WR_CAS Access to Rank 1; Bank 11 event=0xb9,umask=0xb 01 WR_CAS Access to Rank 0 : Bank 11 unc_m_wr_cas_rank1.bank12 uncore memory WR_CAS Access to Rank 1; Bank 12 event=0xb9,umask=0xc 01 WR_CAS Access to Rank 0 : Bank 12 unc_m_wr_cas_rank1.bank13 uncore memory WR_CAS Access to Rank 1; Bank 13 event=0xb9,umask=0xd 01 WR_CAS Access to Rank 0 : Bank 13 unc_m_wr_cas_rank1.bank14 uncore memory WR_CAS Access to Rank 1; Bank 14 event=0xb9,umask=0xe 01 WR_CAS Access to Rank 0 : Bank 14 unc_m_wr_cas_rank1.bank15 uncore memory WR_CAS Access to Rank 1; Bank 15 event=0xb9,umask=0xf 01 WR_CAS Access to Rank 0 : Bank 15 unc_m_wr_cas_rank1.bank2 uncore memory WR_CAS Access to Rank 1; Bank 2 event=0xb9,umask=2 01 WR_CAS Access to Rank 0 : Bank 2 unc_m_wr_cas_rank1.bank3 uncore memory WR_CAS Access to Rank 1; Bank 3 event=0xb9,umask=3 01 WR_CAS Access to Rank 0 : Bank 3 unc_m_wr_cas_rank1.bank4 uncore memory WR_CAS Access to Rank 1; Bank 4 event=0xb9,umask=4 01 WR_CAS Access to Rank 0 : Bank 4 unc_m_wr_cas_rank1.bank5 uncore memory WR_CAS Access to Rank 1; Bank 5 event=0xb9,umask=5 01 WR_CAS Access to Rank 0 : Bank 5 unc_m_wr_cas_rank1.bank6 uncore memory WR_CAS Access to Rank 1; Bank 6 event=0xb9,umask=6 01 WR_CAS Access to Rank 0 : Bank 6 unc_m_wr_cas_rank1.bank7 uncore memory WR_CAS Access to Rank 1; Bank 7 event=0xb9,umask=7 01 WR_CAS Access to Rank 0 : Bank 7 unc_m_wr_cas_rank1.bank8 uncore memory WR_CAS Access to Rank 1; Bank 8 event=0xb9,umask=8 01 WR_CAS Access to Rank 0 : Bank 8 unc_m_wr_cas_rank1.bank9 uncore memory WR_CAS Access to Rank 1; Bank 9 event=0xb9,umask=9 01 WR_CAS Access to Rank 0 : Bank 9 unc_m_wr_cas_rank1.bankg0 uncore memory WR_CAS Access to Rank 1; Bank Group 0 (Banks 0-3) event=0xb9,umask=0x11 01 WR_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3) unc_m_wr_cas_rank1.bankg1 uncore memory WR_CAS Access to Rank 1; Bank Group 1 (Banks 4-7) event=0xb9,umask=0x12 01 WR_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7) unc_m_wr_cas_rank1.bankg2 uncore memory WR_CAS Access to Rank 1; Bank Group 2 (Banks 8-11) event=0xb9,umask=0x13 01 WR_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11) unc_m_wr_cas_rank1.bankg3 uncore memory WR_CAS Access to Rank 1; Bank Group 3 (Banks 12-15) event=0xb9,umask=0x14 01 WR_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15) unc_m_wr_cas_rank4.allbanks uncore memory WR_CAS Access to Rank 4; All Banks event=0xbc,umask=0x10 01 WR_CAS Access to Rank 0 : All Banks unc_m_wr_cas_rank4.bank0 uncore memory WR_CAS Access to Rank 4; Bank 0 event=0xbc 01 WR_CAS Access to Rank 0 : Bank 0 unc_m_wr_cas_rank4.bank1 uncore memory WR_CAS Access to Rank 4; Bank 1 event=0xbc,umask=1 01 WR_CAS Access to Rank 0 : Bank 1 unc_m_wr_cas_rank4.bank10 uncore memory WR_CAS Access to Rank 4; Bank 10 event=0xbc,umask=0xa 01 WR_CAS Access to Rank 0 : Bank 10 unc_m_wr_cas_rank4.bank11 uncore memory WR_CAS Access to Rank 4; Bank 11 event=0xbc,umask=0xb 01 WR_CAS Access to Rank 0 : Bank 11 unc_m_wr_cas_rank4.bank12 uncore memory WR_CAS Access to Rank 4; Bank 12 event=0xbc,umask=0xc 01 WR_CAS Access to Rank 0 : Bank 12 unc_m_wr_cas_rank4.bank13 uncore memory WR_CAS Access to Rank 4; Bank 13 event=0xbc,umask=0xd 01 WR_CAS Access to Rank 0 : Bank 13 unc_m_wr_cas_rank4.bank14 uncore memory WR_CAS Access to Rank 4; Bank 14 event=0xbc,umask=0xe 01 WR_CAS Access to Rank 0 : Bank 14 unc_m_wr_cas_rank4.bank15 uncore memory WR_CAS Access to Rank 4; Bank 15 event=0xbc,umask=0xf 01 WR_CAS Access to Rank 0 : Bank 15 unc_m_wr_cas_rank4.bank2 uncore memory WR_CAS Access to Rank 4; Bank 2 event=0xbc,umask=2 01 WR_CAS Access to Rank 0 : Bank 2 unc_m_wr_cas_rank4.bank3 uncore memory WR_CAS Access to Rank 4; Bank 3 event=0xbc,umask=3 01 WR_CAS Access to Rank 0 : Bank 3 unc_m_wr_cas_rank4.bank4 uncore memory WR_CAS Access to Rank 4; Bank 4 event=0xbc,umask=4 01 WR_CAS Access to Rank 0 : Bank 4 unc_m_wr_cas_rank4.bank5 uncore memory WR_CAS Access to Rank 4; Bank 5 event=0xbc,umask=5 01 WR_CAS Access to Rank 0 : Bank 5 unc_m_wr_cas_rank4.bank6 uncore memory WR_CAS Access to Rank 4; Bank 6 event=0xbc,umask=6 01 WR_CAS Access to Rank 0 : Bank 6 unc_m_wr_cas_rank4.bank7 uncore memory WR_CAS Access to Rank 4; Bank 7 event=0xbc,umask=7 01 WR_CAS Access to Rank 0 : Bank 7 unc_m_wr_cas_rank4.bank8 uncore memory WR_CAS Access to Rank 4; Bank 8 event=0xbc,umask=8 01 WR_CAS Access to Rank 0 : Bank 8 unc_m_wr_cas_rank4.bank9 uncore memory WR_CAS Access to Rank 4; Bank 9 event=0xbc,umask=9 01 WR_CAS Access to Rank 0 : Bank 9 unc_m_wr_cas_rank4.bankg0 uncore memory WR_CAS Access to Rank 4; Bank Group 0 (Banks 0-3) event=0xbc,umask=0x11 01 WR_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3) unc_m_wr_cas_rank4.bankg1 uncore memory WR_CAS Access to Rank 4; Bank Group 1 (Banks 4-7) event=0xbc,umask=0x12 01 WR_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7) unc_m_wr_cas_rank4.bankg2 uncore memory WR_CAS Access to Rank 4; Bank Group 2 (Banks 8-11) event=0xbc,umask=0x13 01 WR_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11) unc_m_wr_cas_rank4.bankg3 uncore memory WR_CAS Access to Rank 4; Bank Group 3 (Banks 12-15) event=0xbc,umask=0x14 01 WR_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15) unc_m_wr_cas_rank5.allbanks uncore memory WR_CAS Access to Rank 5; All Banks event=0xbd,umask=0x10 01 WR_CAS Access to Rank 0 : All Banks unc_m_wr_cas_rank5.bank0 uncore memory WR_CAS Access to Rank 5; Bank 0 event=0xbd 01 WR_CAS Access to Rank 0 : Bank 0 unc_m_wr_cas_rank5.bank1 uncore memory WR_CAS Access to Rank 5; Bank 1 event=0xbd,umask=1 01 WR_CAS Access to Rank 0 : Bank 1 unc_m_wr_cas_rank5.bank10 uncore memory WR_CAS Access to Rank 5; Bank 10 event=0xbd,umask=0xa 01 WR_CAS Access to Rank 0 : Bank 10 unc_m_wr_cas_rank5.bank11 uncore memory WR_CAS Access to Rank 5; Bank 11 event=0xbd,umask=0xb 01 WR_CAS Access to Rank 0 : Bank 11 unc_m_wr_cas_rank5.bank12 uncore memory WR_CAS Access to Rank 5; Bank 12 event=0xbd,umask=0xc 01 WR_CAS Access to Rank 0 : Bank 12 unc_m_wr_cas_rank5.bank13 uncore memory WR_CAS Access to Rank 5; Bank 13 event=0xbd,umask=0xd 01 WR_CAS Access to Rank 0 : Bank 13 unc_m_wr_cas_rank5.bank14 uncore memory WR_CAS Access to Rank 5; Bank 14 event=0xbd,umask=0xe 01 WR_CAS Access to Rank 0 : Bank 14 unc_m_wr_cas_rank5.bank15 uncore memory WR_CAS Access to Rank 5; Bank 15 event=0xbd,umask=0xf 01 WR_CAS Access to Rank 0 : Bank 15 unc_m_wr_cas_rank5.bank2 uncore memory WR_CAS Access to Rank 5; Bank 2 event=0xbd,umask=2 01 WR_CAS Access to Rank 0 : Bank 2 unc_m_wr_cas_rank5.bank3 uncore memory WR_CAS Access to Rank 5; Bank 3 event=0xbd,umask=3 01 WR_CAS Access to Rank 0 : Bank 3 unc_m_wr_cas_rank5.bank4 uncore memory WR_CAS Access to Rank 5; Bank 4 event=0xbd,umask=4 01 WR_CAS Access to Rank 0 : Bank 4 unc_m_wr_cas_rank5.bank5 uncore memory WR_CAS Access to Rank 5; Bank 5 event=0xbd,umask=5 01 WR_CAS Access to Rank 0 : Bank 5 unc_m_wr_cas_rank5.bank6 uncore memory WR_CAS Access to Rank 5; Bank 6 event=0xbd,umask=6 01 WR_CAS Access to Rank 0 : Bank 6 unc_m_wr_cas_rank5.bank7 uncore memory WR_CAS Access to Rank 5; Bank 7 event=0xbd,umask=7 01 WR_CAS Access to Rank 0 : Bank 7 unc_m_wr_cas_rank5.bank8 uncore memory WR_CAS Access to Rank 5; Bank 8 event=0xbd,umask=8 01 WR_CAS Access to Rank 0 : Bank 8 unc_m_wr_cas_rank5.bank9 uncore memory WR_CAS Access to Rank 5; Bank 9 event=0xbd,umask=9 01 WR_CAS Access to Rank 0 : Bank 9 unc_m_wr_cas_rank5.bankg0 uncore memory WR_CAS Access to Rank 5; Bank Group 0 (Banks 0-3) event=0xbd,umask=0x11 01 WR_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3) unc_m_wr_cas_rank5.bankg1 uncore memory WR_CAS Access to Rank 5; Bank Group 1 (Banks 4-7) event=0xbd,umask=0x12 01 WR_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7) unc_m_wr_cas_rank5.bankg2 uncore memory WR_CAS Access to Rank 5; Bank Group 2 (Banks 8-11) event=0xbd,umask=0x13 01 WR_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11) unc_m_wr_cas_rank5.bankg3 uncore memory WR_CAS Access to Rank 5; Bank Group 3 (Banks 12-15) event=0xbd,umask=0x14 01 WR_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15) unc_m_wr_cas_rank6.allbanks uncore memory WR_CAS Access to Rank 6; All Banks event=0xbe,umask=0x10 01 WR_CAS Access to Rank 0 : All Banks unc_m_wr_cas_rank6.bank0 uncore memory WR_CAS Access to Rank 6; Bank 0 event=0xbe 01 WR_CAS Access to Rank 0 : Bank 0 unc_m_wr_cas_rank6.bank1 uncore memory WR_CAS Access to Rank 6; Bank 1 event=0xbe,umask=1 01 WR_CAS Access to Rank 0 : Bank 1 unc_m_wr_cas_rank6.bank10 uncore memory WR_CAS Access to Rank 6; Bank 10 event=0xbe,umask=0xa 01 WR_CAS Access to Rank 0 : Bank 10 unc_m_wr_cas_rank6.bank11 uncore memory WR_CAS Access to Rank 6; Bank 11 event=0xbe,umask=0xb 01 WR_CAS Access to Rank 0 : Bank 11 unc_m_wr_cas_rank6.bank12 uncore memory WR_CAS Access to Rank 6; Bank 12 event=0xbe,umask=0xc 01 WR_CAS Access to Rank 0 : Bank 12 unc_m_wr_cas_rank6.bank13 uncore memory WR_CAS Access to Rank 6; Bank 13 event=0xbe,umask=0xd 01 WR_CAS Access to Rank 0 : Bank 13 unc_m_wr_cas_rank6.bank14 uncore memory WR_CAS Access to Rank 6; Bank 14 event=0xbe,umask=0xe 01 WR_CAS Access to Rank 0 : Bank 14 unc_m_wr_cas_rank6.bank15 uncore memory WR_CAS Access to Rank 6; Bank 15 event=0xbe,umask=0xf 01 WR_CAS Access to Rank 0 : Bank 15 unc_m_wr_cas_rank6.bank2 uncore memory WR_CAS Access to Rank 6; Bank 2 event=0xbe,umask=2 01 WR_CAS Access to Rank 0 : Bank 2 unc_m_wr_cas_rank6.bank3 uncore memory WR_CAS Access to Rank 6; Bank 3 event=0xbe,umask=3 01 WR_CAS Access to Rank 0 : Bank 3 unc_m_wr_cas_rank6.bank4 uncore memory WR_CAS Access to Rank 6; Bank 4 event=0xbe,umask=4 01 WR_CAS Access to Rank 0 : Bank 4 unc_m_wr_cas_rank6.bank5 uncore memory WR_CAS Access to Rank 6; Bank 5 event=0xbe,umask=5 01 WR_CAS Access to Rank 0 : Bank 5 unc_m_wr_cas_rank6.bank6 uncore memory WR_CAS Access to Rank 6; Bank 6 event=0xbe,umask=6 01 WR_CAS Access to Rank 0 : Bank 6 unc_m_wr_cas_rank6.bank7 uncore memory WR_CAS Access to Rank 6; Bank 7 event=0xbe,umask=7 01 WR_CAS Access to Rank 0 : Bank 7 unc_m_wr_cas_rank6.bank8 uncore memory WR_CAS Access to Rank 6; Bank 8 event=0xbe,umask=8 01 WR_CAS Access to Rank 0 : Bank 8 unc_m_wr_cas_rank6.bank9 uncore memory WR_CAS Access to Rank 6; Bank 9 event=0xbe,umask=9 01 WR_CAS Access to Rank 0 : Bank 9 unc_m_wr_cas_rank6.bankg0 uncore memory WR_CAS Access to Rank 6; Bank Group 0 (Banks 0-3) event=0xbe,umask=0x11 01 WR_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3) unc_m_wr_cas_rank6.bankg1 uncore memory WR_CAS Access to Rank 6; Bank Group 1 (Banks 4-7) event=0xbe,umask=0x12 01 WR_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7) unc_m_wr_cas_rank6.bankg2 uncore memory WR_CAS Access to Rank 6; Bank Group 2 (Banks 8-11) event=0xbe,umask=0x13 01 WR_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11) unc_m_wr_cas_rank6.bankg3 uncore memory WR_CAS Access to Rank 6; Bank Group 3 (Banks 12-15) event=0xbe,umask=0x14 01 WR_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15) unc_m_wr_cas_rank7.allbanks uncore memory WR_CAS Access to Rank 7; All Banks event=0xbf,umask=0x10 01 WR_CAS Access to Rank 0 : All Banks unc_m_wr_cas_rank7.bank0 uncore memory WR_CAS Access to Rank 7; Bank 0 event=0xbf 01 WR_CAS Access to Rank 0 : Bank 0 unc_m_wr_cas_rank7.bank1 uncore memory WR_CAS Access to Rank 7; Bank 1 event=0xbf,umask=1 01 WR_CAS Access to Rank 0 : Bank 1 unc_m_wr_cas_rank7.bank10 uncore memory WR_CAS Access to Rank 7; Bank 10 event=0xbf,umask=0xa 01 WR_CAS Access to Rank 0 : Bank 10 unc_m_wr_cas_rank7.bank11 uncore memory WR_CAS Access to Rank 7; Bank 11 event=0xbf,umask=0xb 01 WR_CAS Access to Rank 0 : Bank 11 unc_m_wr_cas_rank7.bank12 uncore memory WR_CAS Access to Rank 7; Bank 12 event=0xbf,umask=0xc 01 WR_CAS Access to Rank 0 : Bank 12 unc_m_wr_cas_rank7.bank13 uncore memory WR_CAS Access to Rank 7; Bank 13 event=0xbf,umask=0xd 01 WR_CAS Access to Rank 0 : Bank 13 unc_m_wr_cas_rank7.bank14 uncore memory WR_CAS Access to Rank 7; Bank 14 event=0xbf,umask=0xe 01 WR_CAS Access to Rank 0 : Bank 14 unc_m_wr_cas_rank7.bank15 uncore memory WR_CAS Access to Rank 7; Bank 15 event=0xbf,umask=0xf 01 WR_CAS Access to Rank 0 : Bank 15 unc_m_wr_cas_rank7.bank2 uncore memory WR_CAS Access to Rank 7; Bank 2 event=0xbf,umask=2 01 WR_CAS Access to Rank 0 : Bank 2 unc_m_wr_cas_rank7.bank3 uncore memory WR_CAS Access to Rank 7; Bank 3 event=0xbf,umask=3 01 WR_CAS Access to Rank 0 : Bank 3 unc_m_wr_cas_rank7.bank4 uncore memory WR_CAS Access to Rank 7; Bank 4 event=0xbf,umask=4 01 WR_CAS Access to Rank 0 : Bank 4 unc_m_wr_cas_rank7.bank5 uncore memory WR_CAS Access to Rank 7; Bank 5 event=0xbf,umask=5 01 WR_CAS Access to Rank 0 : Bank 5 unc_m_wr_cas_rank7.bank6 uncore memory WR_CAS Access to Rank 7; Bank 6 event=0xbf,umask=6 01 WR_CAS Access to Rank 0 : Bank 6 unc_m_wr_cas_rank7.bank7 uncore memory WR_CAS Access to Rank 7; Bank 7 event=0xbf,umask=7 01 WR_CAS Access to Rank 0 : Bank 7 unc_m_wr_cas_rank7.bank8 uncore memory WR_CAS Access to Rank 7; Bank 8 event=0xbf,umask=8 01 WR_CAS Access to Rank 0 : Bank 8 unc_m_wr_cas_rank7.bank9 uncore memory WR_CAS Access to Rank 7; Bank 9 event=0xbf,umask=9 01 WR_CAS Access to Rank 0 : Bank 9 unc_m_wr_cas_rank7.bankg0 uncore memory WR_CAS Access to Rank 7; Bank Group 0 (Banks 0-3) event=0xbf,umask=0x11 01 WR_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3) unc_m_wr_cas_rank7.bankg1 uncore memory WR_CAS Access to Rank 7; Bank Group 1 (Banks 4-7) event=0xbf,umask=0x12 01 WR_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7) unc_m_wr_cas_rank7.bankg2 uncore memory WR_CAS Access to Rank 7; Bank Group 2 (Banks 8-11) event=0xbf,umask=0x13 01 WR_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11) unc_m_wr_cas_rank7.bankg3 uncore memory WR_CAS Access to Rank 7; Bank Group 3 (Banks 12-15) event=0xbf,umask=0x14 01 WR_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15) uncore_pcu unc_p_clockticks uncore power pclk Cycles event=0 01 The PCU runs off a fixed 1 GHz clock. This event counts the number of pclk cycles measured while the counter was enabled. The pclk, like the Memory Controller's dclk, counts at a constant rate making it a good measure of actual wall time unc_p_core0_transition_cycles uncore power Core C State Transition Cycles event=0x60 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core10_transition_cycles uncore power Core C State Transition Cycles event=0x6a 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core11_transition_cycles uncore power Core C State Transition Cycles event=0x6b 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core12_transition_cycles uncore power Core C State Transition Cycles event=0x6c 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core13_transition_cycles uncore power Core C State Transition Cycles event=0x6d 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core14_transition_cycles uncore power Core C State Transition Cycles event=0x6e 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core15_transition_cycles uncore power Core C State Transition Cycles event=0x6f 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core16_transition_cycles uncore power Core C State Transition Cycles event=0x70 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core17_transition_cycles uncore power Core C State Transition Cycles event=0x71 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core1_transition_cycles uncore power Core C State Transition Cycles event=0x61 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core2_transition_cycles uncore power Core C State Transition Cycles event=0x62 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core3_transition_cycles uncore power Core C State Transition Cycles event=0x63 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core4_transition_cycles uncore power Core C State Transition Cycles event=0x64 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core5_transition_cycles uncore power Core C State Transition Cycles event=0x65 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core6_transition_cycles uncore power Core C State Transition Cycles event=0x66 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core7_transition_cycles uncore power Core C State Transition Cycles event=0x67 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core8_transition_cycles uncore power Core C State Transition Cycles event=0x68 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core9_transition_cycles uncore power Core C State Transition Cycles event=0x69 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_demotions_core0 uncore power Core C State Demotions event=0x30 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core1 uncore power Core C State Demotions event=0x31 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core10 uncore power Core C State Demotions event=0x3a 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core11 uncore power Core C State Demotions event=0x3b 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core12 uncore power Core C State Demotions event=0x3c 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core13 uncore power Core C State Demotions event=0x3d 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core14 uncore power Core C State Demotions event=0x3e 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core15 uncore power Core C State Demotions event=0x3f 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core16 uncore power Core C State Demotions event=0x40 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core17 uncore power Core C State Demotions event=0x41 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core2 uncore power Core C State Demotions event=0x32 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core3 uncore power Core C State Demotions event=0x33 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core4 uncore power Core C State Demotions event=0x34 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core5 uncore power Core C State Demotions event=0x35 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core6 uncore power Core C State Demotions event=0x36 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core7 uncore power Core C State Demotions event=0x37 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core8 uncore power Core C State Demotions event=0x38 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core9 uncore power Core C State Demotions event=0x39 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_freq_max_limit_thermal_cycles uncore power Thermal Strongest Upper Limit Cycles event=4 01 Counts the number of cycles when thermal conditions are the upper limit on frequency. This is related to the THERMAL_THROTTLE CYCLES_ABOVE_TEMP event, which always counts cycles when we are above the thermal temperature. This event (STRONGEST_UPPER_LIMIT) is sampled at the output of the algorithm that determines the actual frequency, while THERMAL_THROTTLE looks at the input unc_p_freq_max_os_cycles uncore power OS Strongest Upper Limit Cycles event=6 01 Counts the number of cycles when the OS is the upper limit on frequency unc_p_freq_max_power_cycles uncore power Power Strongest Upper Limit Cycles event=5 01 Counts the number of cycles when power is the upper limit on frequency unc_p_freq_min_io_p_cycles uncore power IO P Limit Strongest Lower Limit Cycles event=0x73 01 Counts the number of cycles when IO P Limit is preventing us from dropping the frequency lower. This algorithm monitors the needs to the IO subsystem on both local and remote sockets and will maintain a frequency high enough to maintain good IO BW. This is necessary for when all the IA cores on a socket are idle but a user still would like to maintain high IO Bandwidth unc_p_freq_trans_cycles uncore power Cycles spent changing Frequency event=0x74 01 Counts the number of cycles when the system is changing frequency. This can not be filtered by thread ID. One can also use it with the occupancy counter that monitors number of threads in C0 to estimate the performance impact that frequency transitions had on the system unc_p_memory_phase_shedding_cycles uncore power Memory Phase Shedding Cycles event=0x2f 01 Counts the number of cycles that the PCU has triggered memory phase shedding. This is a mode that can be run in the iMC physicals that saves power at the expense of additional latency unc_p_pkg_residency_c0_cycles uncore power Package C State Residency - C0 event=0x2a 01 Counts the number of cycles when the package was in C0. This event can be used in conjunction with edge detect to count C0 entrances (or exits using invert). Residency events do not include transition times unc_p_pkg_residency_c1e_cycles uncore power Package C State Residency - C1E event=0x4e 01 Counts the number of cycles when the package was in C1E. This event can be used in conjunction with edge detect to count C1E entrances (or exits using invert). Residency events do not include transition times unc_p_pkg_residency_c2e_cycles uncore power Package C State Residency - C2E event=0x2b 01 Counts the number of cycles when the package was in C2E. This event can be used in conjunction with edge detect to count C2E entrances (or exits using invert). Residency events do not include transition times unc_p_pkg_residency_c3_cycles uncore power Package C State Residency - C3 event=0x2c 01 Counts the number of cycles when the package was in C3. This event can be used in conjunction with edge detect to count C3 entrances (or exits using invert). Residency events do not include transition times unc_p_pkg_residency_c6_cycles uncore power Package C State Residency - C6 event=0x2d 01 Counts the number of cycles when the package was in C6. This event can be used in conjunction with edge detect to count C6 entrances (or exits using invert). Residency events do not include transition times unc_p_pkg_residency_c7_cycles uncore power Package C7 State Residency event=0x2e 01 Counts the number of cycles when the package was in C7. This event can be used in conjunction with edge detect to count C7 entrances (or exits using invert). Residency events do not include transition times unc_p_power_state_occupancy.cores_c0 uncore power Number of cores in C-State; C0 and C1 event=0x80,occ_sel=1 01 This is an occupancy event that tracks the number of cores that are in the chosen C-State. It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details unc_p_power_state_occupancy.cores_c3 uncore power Number of cores in C-State; C3 event=0x80,occ_sel=2 01 This is an occupancy event that tracks the number of cores that are in the chosen C-State. It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details unc_p_power_state_occupancy.cores_c6 uncore power Number of cores in C-State; C6 and C7 event=0x80,occ_sel=3 01 This is an occupancy event that tracks the number of cores that are in the chosen C-State. It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details unc_p_prochot_external_cycles uncore power External Prochot event=0xa 01 Counts the number of cycles that we are in external PROCHOT mode. This mode is triggered when a sensor off the die determines that something off-die (like DRAM) is too hot and must throttle to avoid damaging the chip unc_p_prochot_internal_cycles uncore power Internal Prochot event=9 01 Counts the number of cycles that we are in Internal PROCHOT mode. This mode is triggered when a sensor on the die determines that we are too hot and must throttle to avoid damaging the chip unc_p_total_transition_cycles uncore power Total Core C State Transition Cycles event=0x72 01 Number of cycles spent performing core C state transitions across all cores unc_p_ufs_transitions_ring_gv uncore power UNC_P_UFS_TRANSITIONS_RING_GV event=0x79 01 Ring GV with same final and initial frequency unc_p_vr_hot_cycles uncore power VR Hot event=0x42 01 VR Hot : Number of cycles that a CPU SVID VR is hot. Does not cover DRAM VRs offcore_response.all_code_rd.llc_hit.hit_other_core_no_fwd cache Counts all demand & prefetch code reads hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0244 00 offcore_response.all_data_rd.llc_hit.hitm_other_core cache Counts all demand & prefetch data reads hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0091 00 offcore_response.all_data_rd.llc_hit.hit_other_core_no_fwd cache Counts all demand & prefetch data reads hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0091 00 offcore_response.all_reads.llc_hit.hitm_other_core cache Counts all data/code/rfo reads (demand & prefetch) hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C07F7 00 offcore_response.all_reads.llc_hit.hit_other_core_no_fwd cache Counts all data/code/rfo reads (demand & prefetch) hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C07F7 00 offcore_response.all_requests.llc_hit.any_response cache Counts all requests hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C8FFF 00 offcore_response.all_rfo.llc_hit.hitm_other_core cache Counts all demand & prefetch RFOs hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0122 00 offcore_response.all_rfo.llc_hit.hit_other_core_no_fwd cache Counts all demand & prefetch RFOs hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0122 00 offcore_response.demand_rfo.llc_hit.any_response cache Counts all demand data writes (RFOs) hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0002 00 offcore_response.demand_rfo.llc_hit.hitm_other_core cache Counts all demand data writes (RFOs) hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0002 00 offcore_response.pf_llc_code_rd.llc_hit.any_response cache Counts prefetch (that bring data to LLC only) code reads hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0200 00 offcore_response.pf_llc_rfo.llc_hit.any_response cache Counts all prefetch (that bring data to LLC only) RFOs hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0100 00 offcore_response.all_code_rd.llc_miss.any_response memory Counts all demand & prefetch code reads miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBFC00244 00 offcore_response.all_code_rd.llc_miss.local_dram memory Counts all demand & prefetch code reads miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x604000244 00 offcore_response.all_data_rd.llc_miss.any_response memory Counts all demand & prefetch data reads miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBFC00091 00 offcore_response.all_data_rd.llc_miss.local_dram memory Counts all demand & prefetch data reads miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x604000091 00 offcore_response.all_data_rd.llc_miss.remote_dram memory Counts all demand & prefetch data reads miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63BC00091 00 offcore_response.all_data_rd.llc_miss.remote_hitm memory Counts all demand & prefetch data reads miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00091 00 offcore_response.all_data_rd.llc_miss.remote_hit_forward memory Counts all demand & prefetch data reads miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x87FC00091 00 offcore_response.all_reads.llc_miss.any_response memory Counts all data/code/rfo reads (demand & prefetch) miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBFC007F7 00 offcore_response.all_reads.llc_miss.local_dram memory Counts all data/code/rfo reads (demand & prefetch) miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x6040007F7 00 offcore_response.all_reads.llc_miss.remote_dram memory Counts all data/code/rfo reads (demand & prefetch) miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63BC007F7 00 offcore_response.all_reads.llc_miss.remote_hitm memory Counts all data/code/rfo reads (demand & prefetch) miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC007F7 00 offcore_response.all_reads.llc_miss.remote_hit_forward memory Counts all data/code/rfo reads (demand & prefetch) miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x87FC007F7 00 offcore_response.all_requests.llc_miss.any_response memory Counts all requests miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBFC08FFF 00 offcore_response.all_rfo.llc_miss.any_response memory Counts all demand & prefetch RFOs miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBFC00122 00 offcore_response.all_rfo.llc_miss.local_dram memory Counts all demand & prefetch RFOs miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x604000122 00 offcore_response.demand_rfo.llc_miss.any_response memory Counts all demand data writes (RFOs) miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBFC00002 00 offcore_response.demand_rfo.llc_miss.remote_hitm memory Counts all demand data writes (RFOs) miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00002 00 offcore_response.pf_llc_code_rd.llc_miss.any_response memory Counts prefetch (that bring data to LLC only) code reads miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBFC00200 00 offcore_response.pf_llc_rfo.llc_miss.any_response memory Counts all prefetch (that bring data to LLC only) RFOs miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBFC00100 00 llc_misses.code_llc_prefetch uncore cache LLC prefetch misses for code reads. Derived from unc_c_tor_inserts.miss_opcode event=0x35,umask=3,filter_opc=0x191 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that match an opcode llc_misses.data_llc_prefetch uncore cache LLC prefetch misses for data reads. Derived from unc_c_tor_inserts.miss_opcode event=0x35,umask=3,filter_opc=0x192 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that match an opcode llc_misses.data_read uncore cache LLC misses - demand and prefetch data reads - excludes LLC prefetches. Derived from unc_c_tor_inserts.miss_opcode event=0x35,umask=3,filter_opc=0x182 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that match an opcode llc_misses.mmio_read uncore cache MMIO reads. Derived from unc_c_tor_inserts.miss_opcode event=0x35,umask=3,filter_opc=0x187,filter_nc=1 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that match an opcode llc_misses.mmio_write uncore cache MMIO writes. Derived from unc_c_tor_inserts.miss_opcode event=0x35,umask=3,filter_opc=0x18f,filter_nc=1 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that match an opcode llc_misses.pcie_non_snoop_write uncore cache PCIe write misses (full cache line). Derived from unc_c_tor_inserts.miss_opcode event=0x35,umask=3,filter_opc=0x1c8,filter_tid=0x3e 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that match an opcode llc_misses.pcie_read uncore cache LLC misses for PCIe read current. Derived from unc_c_tor_inserts.miss_opcode event=0x35,umask=3,filter_opc=0x19e 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that match an opcode llc_misses.pcie_write uncore cache ItoM write misses (as part of fast string memcpy stores) + PCIe full line writes. Derived from unc_c_tor_inserts.miss_opcode event=0x35,umask=3,filter_opc=0x1c8 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that match an opcode llc_misses.rfo_llc_prefetch uncore cache LLC prefetch misses for RFO. Derived from unc_c_tor_inserts.miss_opcode event=0x35,umask=3,filter_opc=0x190 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that match an opcode llc_misses.uncacheable uncore cache LLC misses - Uncacheable reads (from cpu) . Derived from unc_c_tor_inserts.miss_opcode event=0x35,umask=3,filter_opc=0x187 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that match an opcode llc_references.code_llc_prefetch uncore cache L2 demand and L2 prefetch code references to LLC. Derived from unc_c_tor_inserts.opcode event=0x35,umask=1,filter_opc=0x181 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Transactions inserted into the TOR that match an opcode (matched by Cn_MSR_PMON_BOX_FILTER.opc) llc_references.pcie_ns_partial_write uncore cache PCIe writes (partial cache line). Derived from unc_c_tor_inserts.opcode event=0x35,umask=1,filter_opc=0x180,filter_tid=0x3e 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Transactions inserted into the TOR that match an opcode (matched by Cn_MSR_PMON_BOX_FILTER.opc) llc_references.pcie_read uncore cache PCIe read current. Derived from unc_c_tor_inserts.opcode event=0x35,umask=1,filter_opc=0x19e 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Transactions inserted into the TOR that match an opcode (matched by Cn_MSR_PMON_BOX_FILTER.opc) llc_references.pcie_write uncore cache PCIe write references (full cache line). Derived from unc_c_tor_inserts.opcode event=0x35,umask=1,filter_opc=0x1c8,filter_tid=0x3e 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Transactions inserted into the TOR that match an opcode (matched by Cn_MSR_PMON_BOX_FILTER.opc) llc_references.streaming_full uncore cache Streaming stores (full cache line). Derived from unc_c_tor_inserts.opcode event=0x35,umask=1,filter_opc=0x18c 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Transactions inserted into the TOR that match an opcode (matched by Cn_MSR_PMON_BOX_FILTER.opc) llc_references.streaming_partial uncore cache Streaming stores (partial cache line). Derived from unc_c_tor_inserts.opcode event=0x35,umask=1,filter_opc=0x18d 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Transactions inserted into the TOR that match an opcode (matched by Cn_MSR_PMON_BOX_FILTER.opc) unc_c_llc_lookup.any uncore cache All LLC Misses (code+ data rd + data wr - including demand and prefetch) event=0x34,umask=0x11,filter_state=0x1 0164Bytes Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:18] bits correspond to [FMESI] state.; Filters for any transaction originating from the IPQ or IRQ. This does not include lookups originating from the ISMQ unc_c_llc_victims.m_state uncore cache M line evictions from LLC (writebacks to memory) event=0x37,umask=1 0164Bytes Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_c_ring_ad_used.down uncore cache AD Ring In Use; Down event=0x1b,umask=0xc 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in BDX-- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.up uncore cache AD Ring In Use; Up event=0x1b,umask=3 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.down uncore cache AK Ring In Use; Down event=0x1c,umask=0xc 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.up uncore cache AK Ring In Use; Up event=0x1c,umask=3 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.down uncore cache BL Ring in Use; Down event=0x1d,umask=0xc 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.up uncore cache BL Ring in Use; Up event=0x1d,umask=3 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_tor_occupancy.llc_data_read uncore cache Occupancy counter for LLC data reads (demand and L2 prefetch). Derived from unc_c_tor_occupancy.miss_opcode event=0x36,umask=3,filter_opc=0x182 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); TOR entries for miss transactions that match an opcode. This generally means that the request was sent to memory or MMIO unc_h_snoop_resp.rspifwd uncore cache M line forwarded from remote cache with no writeback to memory event=0x21,umask=4 0164Bytes Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for snoop responses of RspIFwd. This is returned when a remote caching agent forwards data and the requesting agent is able to acquire the data in E or M states. This is commonly returned with RFO transactions. It can be either a HitM or a HitFE unc_h_snoop_resp.rsps uncore cache Shared line response from remote cache event=0x21,umask=2 0164Bytes Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for snoop responses of RspS. RspS is returned when a remote cache has data but is not forwarding it. It is a way to let the requesting socket know that it cannot allocate the data in E state. No data is sent with S RspS unc_h_snoop_resp.rspsfwd uncore cache Shared line forwarded from remote cache event=0x21,umask=8 0164Bytes Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for a snoop response of RspSFwd. This is returned when a remote caching agent forwards data but holds on to its current copy. This is common for data and code reads that hit in a remote socket in E or F state unc_h_snoop_resp.rsp_fwd_wb uncore cache M line forwarded from remote cache along with writeback to memory event=0x21,umask=0x20 0164Bytes Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for a snoop response of Rsp*Fwd*WB. This snoop response is only used in 4s systems. It is used when a snoop HITM's in a remote caching agent and it directly forwards data to a requestor, and simultaneously returns data to the home to be written back to memory uncore_qpi unc_q_clockticks uncore interconnect Number of qfclks event=0x14 01 Counts the number of clocks in the QPI LL. This clock runs at 1/4th the GT/s speed of the QPI link. For example, a 4GT/s link will have qfclk or 1GHz. BDX does not support dynamic link speeds, so this frequency is fixed unc_q_cto_count uncore interconnect Count of CTO Events event=0x38 01 Counts the number of CTO (cluster trigger outs) events that were asserted across the two slots. If both slots trigger in a given cycle, the event will increment by 2. You can use edge detect to count the number of cases when both events triggered unc_q_direct2core.failure_credits uncore interconnect Direct 2 Core Spawning; Spawn Failure - Egress Credits event=0x13,umask=2 01 Counts the number of DRS packets that we attempted to do direct2core on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos.; The spawn failed because there were not enough Egress credits. Had there been enough credits, the spawn would have worked as the RBT bit was set and the RBT tag matched unc_q_direct2core.failure_credits_miss uncore interconnect Direct 2 Core Spawning; Spawn Failure - Egress and RBT Miss event=0x13,umask=0x20 01 Counts the number of DRS packets that we attempted to do direct2core on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos.; The spawn failed because the RBT tag did not match and there weren't enough Egress credits. The valid bit was set unc_q_direct2core.failure_credits_rbt uncore interconnect Direct 2 Core Spawning; Spawn Failure - Egress and RBT Invalid event=0x13,umask=8 01 Counts the number of DRS packets that we attempted to do direct2core on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos.; The spawn failed because there were not enough Egress credits AND the RBT bit was not set, but the RBT tag matched unc_q_direct2core.failure_credits_rbt_miss uncore interconnect Direct 2 Core Spawning; Spawn Failure - Egress and RBT Miss, Invalid event=0x13,umask=0x80 01 Counts the number of DRS packets that we attempted to do direct2core on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos.; The spawn failed because the RBT tag did not match, the valid bit was not set and there weren't enough Egress credits unc_q_direct2core.failure_miss uncore interconnect Direct 2 Core Spawning; Spawn Failure - RBT Miss event=0x13,umask=0x10 01 Counts the number of DRS packets that we attempted to do direct2core on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos.; The spawn failed because the RBT tag did not match although the valid bit was set and there were enough Egress credits unc_q_direct2core.failure_rbt_hit uncore interconnect Direct 2 Core Spawning; Spawn Failure - RBT Invalid event=0x13,umask=4 01 Counts the number of DRS packets that we attempted to do direct2core on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos.; The spawn failed because the route-back table (RBT) specified that the transaction should not trigger a direct2core transaction. This is common for IO transactions. There were enough Egress credits and the RBT tag matched but the valid bit was not set unc_q_direct2core.failure_rbt_miss uncore interconnect Direct 2 Core Spawning; Spawn Failure - RBT Miss and Invalid event=0x13,umask=0x40 01 Counts the number of DRS packets that we attempted to do direct2core on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos.; The spawn failed because the RBT tag did not match and the valid bit was not set although there were enough Egress credits unc_q_direct2core.success_rbt_hit uncore interconnect Direct 2 Core Spawning; Spawn Success event=0x13,umask=1 01 Counts the number of DRS packets that we attempted to do direct2core on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos.; The spawn was successful. There were sufficient credits, the RBT valid bit was set and there was an RBT tag match. The message was marked to spawn direct2core unc_q_l1_power_cycles uncore interconnect Cycles in L1 event=0x12 01 Number of QPI qfclk cycles spent in L1 power mode. L1 is a mode that totally shuts down a QPI link. Use edge detect to count the number of instances when the QPI link entered L1. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another. Because L1 totally shuts down the link, it takes a good amount of time to exit this mode unc_q_rxl0p_power_cycles uncore interconnect Cycles in L0p event=0x10 01 Number of QPI qfclk cycles spent in L0p power mode. L0p is a mode where we disable 1/2 of the QPI lanes, decreasing our bandwidth in order to save power. It increases snoop and data transfer latencies and decreases overall bandwidth. This mode can be very useful in NUMA optimized workloads that largely only utilize QPI for snoops and their responses. Use edge detect to count the number of instances when the QPI link entered L0p. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another unc_q_rxl0_power_cycles uncore interconnect Cycles in L0 event=0xf 01 Number of QPI qfclk cycles spent in L0 power mode in the Link Layer. L0 is the default mode which provides the highest performance with the most power. Use edge detect to count the number of instances that the link entered L0. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another. The phy layer sometimes leaves L0 for training, which will not be captured by this event unc_q_rxl_bypassed uncore interconnect Rx Flit Buffer Bypassed event=9 01 Counts the number of times that an incoming flit was able to bypass the flit buffer and pass directly across the BGF and into the Egress. This is a latency optimization, and should generally be the common case. If this value is less than the number of flits transferred, it implies that there was queueing getting onto the ring, and thus the transactions saw higher latency unc_q_rxl_crc_errors.link_init uncore interconnect CRC Errors Detected; LinkInit event=3,umask=1 01 Number of CRC errors detected in the QPI Agent. Each QPI flit incorporates 8 bits of CRC for error detection. This counts the number of flits where the CRC was able to detect an error. After an error has been detected, the QPI agent will send a request to the transmitting socket to resend the flit (as well as any flits that came after it).; CRC errors detected during link initialization unc_q_rxl_crc_errors.normal_op uncore interconnect UNC_Q_RxL_CRC_ERRORS.NORMAL_OP event=3,umask=2 01 unc_q_rxl_credits_consumed_vn0.drs uncore interconnect VN0 Credit Consumed; DRS event=0x1e,umask=1 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed.; VN0 credit for the DRS message class unc_q_rxl_credits_consumed_vn0.hom uncore interconnect VN0 Credit Consumed; HOM event=0x1e,umask=8 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed.; VN0 credit for the HOM message class unc_q_rxl_credits_consumed_vn0.ncb uncore interconnect VN0 Credit Consumed; NCB event=0x1e,umask=2 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed.; VN0 credit for the NCB message class unc_q_rxl_credits_consumed_vn0.ncs uncore interconnect VN0 Credit Consumed; NCS event=0x1e,umask=4 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed.; VN0 credit for the NCS message class unc_q_rxl_credits_consumed_vn0.ndr uncore interconnect VN0 Credit Consumed; NDR event=0x1e,umask=0x20 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed.; VN0 credit for the NDR message class unc_q_rxl_credits_consumed_vn0.snp uncore interconnect VN0 Credit Consumed; SNP event=0x1e,umask=0x10 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed.; VN0 credit for the SNP message class unc_q_rxl_credits_consumed_vn1.drs uncore interconnect VN1 Credit Consumed; DRS event=0x39,umask=1 01 Counts the number of times that an RxQ VN1 credit was consumed (i.e. message uses a VN1 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed.; VN1 credit for the DRS message class unc_q_rxl_credits_consumed_vn1.hom uncore interconnect VN1 Credit Consumed; HOM event=0x39,umask=8 01 Counts the number of times that an RxQ VN1 credit was consumed (i.e. message uses a VN1 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed.; VN1 credit for the HOM message class unc_q_rxl_credits_consumed_vn1.ncb uncore interconnect VN1 Credit Consumed; NCB event=0x39,umask=2 01 Counts the number of times that an RxQ VN1 credit was consumed (i.e. message uses a VN1 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed.; VN1 credit for the NCB message class unc_q_rxl_credits_consumed_vn1.ncs uncore interconnect VN1 Credit Consumed; NCS event=0x39,umask=4 01 Counts the number of times that an RxQ VN1 credit was consumed (i.e. message uses a VN1 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed.; VN1 credit for the NCS message class unc_q_rxl_credits_consumed_vn1.ndr uncore interconnect VN1 Credit Consumed; NDR event=0x39,umask=0x20 01 Counts the number of times that an RxQ VN1 credit was consumed (i.e. message uses a VN1 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed.; VN1 credit for the NDR message class unc_q_rxl_credits_consumed_vn1.snp uncore interconnect VN1 Credit Consumed; SNP event=0x39,umask=0x10 01 Counts the number of times that an RxQ VN1 credit was consumed (i.e. message uses a VN1 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed.; VN1 credit for the SNP message class unc_q_rxl_credits_consumed_vna uncore interconnect VNA Credit Consumed event=0x1d 01 Counts the number of times that an RxQ VNA credit was consumed (i.e. message uses a VNA credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_q_rxl_cycles_ne uncore interconnect RxQ Cycles Not Empty event=0xa 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy unc_q_rxl_cycles_ne_drs.vn0 uncore interconnect RxQ Cycles Not Empty - DRS; for VN0 event=0xf,umask=1 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy. This monitors DRS flits only unc_q_rxl_cycles_ne_drs.vn1 uncore interconnect RxQ Cycles Not Empty - DRS; for VN1 event=0xf,umask=2 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy. This monitors DRS flits only unc_q_rxl_cycles_ne_hom.vn0 uncore interconnect RxQ Cycles Not Empty - HOM; for VN0 event=0x12,umask=1 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy. This monitors HOM flits only unc_q_rxl_cycles_ne_hom.vn1 uncore interconnect RxQ Cycles Not Empty - HOM; for VN1 event=0x12,umask=2 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy. This monitors HOM flits only unc_q_rxl_cycles_ne_ncb.vn0 uncore interconnect RxQ Cycles Not Empty - NCB; for VN0 event=0x10,umask=1 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy. This monitors NCB flits only unc_q_rxl_cycles_ne_ncb.vn1 uncore interconnect RxQ Cycles Not Empty - NCB; for VN1 event=0x10,umask=2 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy. This monitors NCB flits only unc_q_rxl_cycles_ne_ncs.vn0 uncore interconnect RxQ Cycles Not Empty - NCS; for VN0 event=0x11,umask=1 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy. This monitors NCS flits only unc_q_rxl_cycles_ne_ncs.vn1 uncore interconnect RxQ Cycles Not Empty - NCS; for VN1 event=0x11,umask=2 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy. This monitors NCS flits only unc_q_rxl_cycles_ne_ndr.vn0 uncore interconnect RxQ Cycles Not Empty - NDR; for VN0 event=0x14,umask=1 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy. This monitors NDR flits only unc_q_rxl_cycles_ne_ndr.vn1 uncore interconnect RxQ Cycles Not Empty - NDR; for VN1 event=0x14,umask=2 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy. This monitors NDR flits only unc_q_rxl_cycles_ne_snp.vn0 uncore interconnect RxQ Cycles Not Empty - SNP; for VN0 event=0x13,umask=1 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy. This monitors SNP flits only unc_q_rxl_cycles_ne_snp.vn1 uncore interconnect RxQ Cycles Not Empty - SNP; for VN1 event=0x13,umask=2 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy. This monitors SNP flits only unc_q_rxl_flits_g0.idle uncore interconnect Flits Received - Group 0; Idle and Null Flits event=1,umask=1 01 Counts the number of flits received from the QPI Link. It includes filters for Idle, protocol, and Data Flits. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p.; Number of flits received over QPI that do not hold protocol payload. When QPI is not in a power saving state, it continuously transmits flits across the link. When there are no protocol flits to send, it will send IDLE and NULL flits across. These flits sometimes do carry a payload, such as credit returns, but are generally not considered part of the QPI bandwidth unc_q_rxl_flits_g1.drs uncore interconnect Flits Received - Group 1; DRS Flits (both Header and Data) event=2,umask=0x18 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of flits received over QPI on the DRS (Data Response) channel. DRS flits are used to transmit data with coherency. This does not count data flits received over the NCB channel which transmits non-coherent data unc_q_rxl_flits_g1.drs_data uncore interconnect Flits Received - Group 1; DRS Data Flits event=2,umask=8 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of data flits received over QPI on the DRS (Data Response) channel. DRS flits are used to transmit data with coherency. This does not count data flits received over the NCB channel which transmits non-coherent data. This includes only the data flits (not the header) unc_q_rxl_flits_g1.drs_nondata uncore interconnect Flits Received - Group 1; DRS Header Flits event=2,umask=0x10 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of protocol flits received over QPI on the DRS (Data Response) channel. DRS flits are used to transmit data with coherency. This does not count data flits received over the NCB channel which transmits non-coherent data. This includes only the header flits (not the data). This includes extended headers unc_q_rxl_flits_g1.hom uncore interconnect Flits Received - Group 1; HOM Flits event=2,umask=6 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the number of flits received over QPI on the home channel unc_q_rxl_flits_g1.hom_nonreq uncore interconnect Flits Received - Group 1; HOM Non-Request Flits event=2,umask=4 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the number of non-request flits received over QPI on the home channel. These are most commonly snoop responses, and this event can be used as a proxy for that unc_q_rxl_flits_g1.hom_req uncore interconnect Flits Received - Group 1; HOM Request Flits event=2,umask=2 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the number of data request received over QPI on the home channel. This basically counts the number of remote memory requests received over QPI. In conjunction with the local read count in the Home Agent, one can calculate the number of LLC Misses unc_q_rxl_flits_g1.snp uncore interconnect Flits Received - Group 1; SNP Flits event=2,umask=1 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the number of snoop request flits received over QPI. These requests are contained in the snoop channel. This does not include snoop responses, which are received on the home channel unc_q_rxl_flits_g2.ncb uncore interconnect Flits Received - Group 2; Non-Coherent Rx Flits event=3,umask=0xc 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Number of Non-Coherent Bypass flits. These packets are generally used to transmit non-coherent data across QPI unc_q_rxl_flits_g2.ncb_data uncore interconnect Flits Received - Group 2; Non-Coherent data Rx Flits event=3,umask=4 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Number of Non-Coherent Bypass data flits. These flits are generally used to transmit non-coherent data across QPI. This does not include a count of the DRS (coherent) data flits. This only counts the data flits, not the NCB headers unc_q_rxl_flits_g2.ncb_nondata uncore interconnect Flits Received - Group 2; Non-Coherent non-data Rx Flits event=3,umask=8 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Number of Non-Coherent Bypass non-data flits. These packets are generally used to transmit non-coherent data across QPI, and the flits counted here are for headers and other non-data flits. This includes extended headers unc_q_rxl_flits_g2.ncs uncore interconnect Flits Received - Group 2; Non-Coherent standard Rx Flits event=3,umask=0x10 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Number of NCS (non-coherent standard) flits received over QPI. This includes extended headers unc_q_rxl_flits_g2.ndr_ad uncore interconnect Flits Received - Group 2; Non-Data Response Rx Flits - AD event=3,umask=1 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of flits received over the NDR (Non-Data Response) channel. This channel is used to send a variety of protocol flits including grants and completions. This is only for NDR packets to the local socket which use the AK ring unc_q_rxl_flits_g2.ndr_ak uncore interconnect Flits Received - Group 2; Non-Data Response Rx Flits - AK event=3,umask=2 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of flits received over the NDR (Non-Data Response) channel. This channel is used to send a variety of protocol flits including grants and completions. This is only for NDR packets destined for Route-thru to a remote socket unc_q_rxl_inserts uncore interconnect Rx Flit Buffer Allocations event=8 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime unc_q_rxl_inserts_drs.vn0 uncore interconnect Rx Flit Buffer Allocations - DRS; for VN0 event=9,umask=1 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only DRS flits unc_q_rxl_inserts_drs.vn1 uncore interconnect Rx Flit Buffer Allocations - DRS; for VN1 event=9,umask=2 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only DRS flits unc_q_rxl_inserts_hom.vn0 uncore interconnect Rx Flit Buffer Allocations - HOM; for VN0 event=0xc,umask=1 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only HOM flits unc_q_rxl_inserts_hom.vn1 uncore interconnect Rx Flit Buffer Allocations - HOM; for VN1 event=0xc,umask=2 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only HOM flits unc_q_rxl_inserts_ncb.vn0 uncore interconnect Rx Flit Buffer Allocations - NCB; for VN0 event=0xa,umask=1 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only NCB flits unc_q_rxl_inserts_ncb.vn1 uncore interconnect Rx Flit Buffer Allocations - NCB; for VN1 event=0xa,umask=2 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only NCB flits unc_q_rxl_inserts_ncs.vn0 uncore interconnect Rx Flit Buffer Allocations - NCS; for VN0 event=0xb,umask=1 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only NCS flits unc_q_rxl_inserts_ncs.vn1 uncore interconnect Rx Flit Buffer Allocations - NCS; for VN1 event=0xb,umask=2 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only NCS flits unc_q_rxl_inserts_ndr.vn0 uncore interconnect Rx Flit Buffer Allocations - NDR; for VN0 event=0xe,umask=1 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only NDR flits unc_q_rxl_inserts_ndr.vn1 uncore interconnect Rx Flit Buffer Allocations - NDR; for VN1 event=0xe,umask=2 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only NDR flits unc_q_rxl_inserts_snp.vn0 uncore interconnect Rx Flit Buffer Allocations - SNP; for VN0 event=0xd,umask=1 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only SNP flits unc_q_rxl_inserts_snp.vn1 uncore interconnect Rx Flit Buffer Allocations - SNP; for VN1 event=0xd,umask=2 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only SNP flits unc_q_rxl_occupancy uncore interconnect RxQ Occupancy - All Packets event=0xb 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime unc_q_rxl_occupancy_drs.vn0 uncore interconnect RxQ Occupancy - DRS; for VN0 event=0x15,umask=1 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors DRS flits only unc_q_rxl_occupancy_drs.vn1 uncore interconnect RxQ Occupancy - DRS; for VN1 event=0x15,umask=2 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors DRS flits only unc_q_rxl_occupancy_hom.vn0 uncore interconnect RxQ Occupancy - HOM; for VN0 event=0x18,umask=1 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors HOM flits only unc_q_rxl_occupancy_hom.vn1 uncore interconnect RxQ Occupancy - HOM; for VN1 event=0x18,umask=2 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors HOM flits only unc_q_rxl_occupancy_ncb.vn0 uncore interconnect RxQ Occupancy - NCB; for VN0 event=0x16,umask=1 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors NCB flits only unc_q_rxl_occupancy_ncb.vn1 uncore interconnect RxQ Occupancy - NCB; for VN1 event=0x16,umask=2 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors NCB flits only unc_q_rxl_occupancy_ncs.vn0 uncore interconnect RxQ Occupancy - NCS; for VN0 event=0x17,umask=1 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors NCS flits only unc_q_rxl_occupancy_ncs.vn1 uncore interconnect RxQ Occupancy - NCS; for VN1 event=0x17,umask=2 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors NCS flits only unc_q_rxl_occupancy_ndr.vn0 uncore interconnect RxQ Occupancy - NDR; for VN0 event=0x1a,umask=1 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors NDR flits only unc_q_rxl_occupancy_ndr.vn1 uncore interconnect RxQ Occupancy - NDR; for VN1 event=0x1a,umask=2 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors NDR flits only unc_q_rxl_occupancy_snp.vn0 uncore interconnect RxQ Occupancy - SNP; for VN0 event=0x19,umask=1 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors SNP flits only unc_q_rxl_occupancy_snp.vn1 uncore interconnect RxQ Occupancy - SNP; for VN1 event=0x19,umask=2 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors SNP flits only unc_q_rxl_stalls_vn0.bgf_drs uncore interconnect Stalls Sending to R3QPI on VN0; BGF Stall - HOM event=0x35,umask=1 01 Number of stalls trying to send to R3QPI on Virtual Network 0; Stalled a packet from the HOM message class because there were not enough BGF credits. In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundary unc_q_rxl_stalls_vn0.bgf_hom uncore interconnect Stalls Sending to R3QPI on VN0; BGF Stall - DRS event=0x35,umask=8 01 Number of stalls trying to send to R3QPI on Virtual Network 0; Stalled a packet from the DRS message class because there were not enough BGF credits. In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundary unc_q_rxl_stalls_vn0.bgf_ncb uncore interconnect Stalls Sending to R3QPI on VN0; BGF Stall - SNP event=0x35,umask=2 01 Number of stalls trying to send to R3QPI on Virtual Network 0; Stalled a packet from the SNP message class because there were not enough BGF credits. In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundary unc_q_rxl_stalls_vn0.bgf_ncs uncore interconnect Stalls Sending to R3QPI on VN0; BGF Stall - NDR event=0x35,umask=4 01 Number of stalls trying to send to R3QPI on Virtual Network 0; Stalled a packet from the NDR message class because there were not enough BGF credits. In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundary unc_q_rxl_stalls_vn0.bgf_ndr uncore interconnect Stalls Sending to R3QPI on VN0; BGF Stall - NCS event=0x35,umask=0x20 01 Number of stalls trying to send to R3QPI on Virtual Network 0; Stalled a packet from the NCS message class because there were not enough BGF credits. In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundary unc_q_rxl_stalls_vn0.bgf_snp uncore interconnect Stalls Sending to R3QPI on VN0; BGF Stall - NCB event=0x35,umask=0x10 01 Number of stalls trying to send to R3QPI on Virtual Network 0; Stalled a packet from the NCB message class because there were not enough BGF credits. In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundary unc_q_rxl_stalls_vn0.egress_credits uncore interconnect Stalls Sending to R3QPI on VN0; Egress Credits event=0x35,umask=0x40 01 Number of stalls trying to send to R3QPI on Virtual Network 0; Stalled a packet because there were insufficient BGF credits. For details on a message class granularity, use the Egress Credit Occupancy events unc_q_rxl_stalls_vn0.gv uncore interconnect Stalls Sending to R3QPI on VN0; GV event=0x35,umask=0x80 01 Number of stalls trying to send to R3QPI on Virtual Network 0; Stalled because a GV transition (frequency transition) was taking place unc_q_rxl_stalls_vn1.bgf_drs uncore interconnect Stalls Sending to R3QPI on VN1; BGF Stall - HOM event=0x3a,umask=1 01 Number of stalls trying to send to R3QPI on Virtual Network 1.; Stalled a packet from the HOM message class because there were not enough BGF credits. In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundary unc_q_rxl_stalls_vn1.bgf_hom uncore interconnect Stalls Sending to R3QPI on VN1; BGF Stall - DRS event=0x3a,umask=8 01 Number of stalls trying to send to R3QPI on Virtual Network 1.; Stalled a packet from the DRS message class because there were not enough BGF credits. In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundary unc_q_rxl_stalls_vn1.bgf_ncb uncore interconnect Stalls Sending to R3QPI on VN1; BGF Stall - SNP event=0x3a,umask=2 01 Number of stalls trying to send to R3QPI on Virtual Network 1.; Stalled a packet from the SNP message class because there were not enough BGF credits. In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundary unc_q_rxl_stalls_vn1.bgf_ncs uncore interconnect Stalls Sending to R3QPI on VN1; BGF Stall - NDR event=0x3a,umask=4 01 Number of stalls trying to send to R3QPI on Virtual Network 1.; Stalled a packet from the NDR message class because there were not enough BGF credits. In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundary unc_q_rxl_stalls_vn1.bgf_ndr uncore interconnect Stalls Sending to R3QPI on VN1; BGF Stall - NCS event=0x3a,umask=0x20 01 Number of stalls trying to send to R3QPI on Virtual Network 1.; Stalled a packet from the NCS message class because there were not enough BGF credits. In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundary unc_q_rxl_stalls_vn1.bgf_snp uncore interconnect Stalls Sending to R3QPI on VN1; BGF Stall - NCB event=0x3a,umask=0x10 01 Number of stalls trying to send to R3QPI on Virtual Network 1.; Stalled a packet from the NCB message class because there were not enough BGF credits. In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundary unc_q_txl0p_power_cycles uncore interconnect Cycles in L0p event=0xd 01 Number of QPI qfclk cycles spent in L0p power mode. L0p is a mode where we disable 1/2 of the QPI lanes, decreasing our bandwidth in order to save power. It increases snoop and data transfer latencies and decreases overall bandwidth. This mode can be very useful in NUMA optimized workloads that largely only utilize QPI for snoops and their responses. Use edge detect to count the number of instances when the QPI link entered L0p. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another unc_q_txl0_power_cycles uncore interconnect Cycles in L0 event=0xc 01 Number of QPI qfclk cycles spent in L0 power mode in the Link Layer. L0 is the default mode which provides the highest performance with the most power. Use edge detect to count the number of instances that the link entered L0. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another. The phy layer sometimes leaves L0 for training, which will not be captured by this event unc_q_txl_bypassed uncore interconnect Tx Flit Buffer Bypassed event=5 01 Counts the number of times that an incoming flit was able to bypass the Tx flit buffer and pass directly out the QPI Link. Generally, when data is transmitted across QPI, it will bypass the TxQ and pass directly to the link. However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link unc_q_txl_crc_no_credits.almost_full uncore interconnect Cycles Stalled with no LLR Credits; LLR is almost full event=2,umask=2 01 Number of cycles when the Tx side ran out of Link Layer Retry credits, causing the Tx to stall.; When LLR is almost full, we block some but not all packets unc_q_txl_crc_no_credits.full uncore interconnect Cycles Stalled with no LLR Credits; LLR is full event=2,umask=1 01 Number of cycles when the Tx side ran out of Link Layer Retry credits, causing the Tx to stall.; When LLR is totally full, we are not allowed to send any packets unc_q_txl_cycles_ne uncore interconnect Tx Flit Buffer Cycles not Empty event=6 01 Counts the number of cycles when the TxQ is not empty. Generally, when data is transmitted across QPI, it will bypass the TxQ and pass directly to the link. However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link unc_q_txl_flits_g0.data uncore interconnect Flits Transferred - Group 0; Data Tx Flits event=0,umask=2 01 Counts the number of flits transmitted across the QPI Link. It includes filters for Idle, protocol, and Data Flits. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p.; Number of data flits transmitted over QPI. Each flit contains 64b of data. This includes both DRS and NCB data flits (coherent and non-coherent). This can be used to calculate the data bandwidth of the QPI link. One can get a good picture of the QPI-link characteristics by evaluating the protocol flits, data flits, and idle/null flits. This does not include the header flits that go in data packets unc_q_txl_flits_g0.non_data uncore interconnect Flits Transferred - Group 0; Non-Data protocol Tx Flits event=0,umask=4 01 Counts the number of flits transmitted across the QPI Link. It includes filters for Idle, protocol, and Data Flits. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p.; Number of non-NULL non-data flits transmitted across QPI. This basically tracks the protocol overhead on the QPI link. One can get a good picture of the QPI-link characteristics by evaluating the protocol flits, data flits, and idle/null flits. This includes the header flits for data packets unc_q_txl_flits_g1.drs uncore interconnect Flits Transferred - Group 1; DRS Flits (both Header and Data) event=0,umask=0x18 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of flits transmitted over QPI on the DRS (Data Response) channel. DRS flits are used to transmit data with coherency unc_q_txl_flits_g1.drs_data uncore interconnect Flits Transferred - Group 1; DRS Data Flits event=0,umask=8 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of data flits transmitted over QPI on the DRS (Data Response) channel. DRS flits are used to transmit data with coherency. This does not count data flits transmitted over the NCB channel which transmits non-coherent data. This includes only the data flits (not the header) unc_q_txl_flits_g1.drs_nondata uncore interconnect Flits Transferred - Group 1; DRS Header Flits event=0,umask=0x10 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of protocol flits transmitted over QPI on the DRS (Data Response) channel. DRS flits are used to transmit data with coherency. This does not count data flits transmitted over the NCB channel which transmits non-coherent data. This includes only the header flits (not the data). This includes extended headers unc_q_txl_flits_g1.hom uncore interconnect Flits Transferred - Group 1; HOM Flits event=0,umask=6 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the number of flits transmitted over QPI on the home channel unc_q_txl_flits_g1.hom_nonreq uncore interconnect Flits Transferred - Group 1; HOM Non-Request Flits event=0,umask=4 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the number of non-request flits transmitted over QPI on the home channel. These are most commonly snoop responses, and this event can be used as a proxy for that unc_q_txl_flits_g1.hom_req uncore interconnect Flits Transferred - Group 1; HOM Request Flits event=0,umask=2 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the number of data request transmitted over QPI on the home channel. This basically counts the number of remote memory requests transmitted over QPI. In conjunction with the local read count in the Home Agent, one can calculate the number of LLC Misses unc_q_txl_flits_g1.snp uncore interconnect Flits Transferred - Group 1; SNP Flits event=0,umask=1 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the number of snoop request flits transmitted over QPI. These requests are contained in the snoop channel. This does not include snoop responses, which are transmitted on the home channel unc_q_txl_flits_g2.ncb uncore interconnect Flits Transferred - Group 2; Non-Coherent Bypass Tx Flits event=1,umask=0xc 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Number of Non-Coherent Bypass flits. These packets are generally used to transmit non-coherent data across QPI unc_q_txl_flits_g2.ncb_data uncore interconnect Flits Transferred - Group 2; Non-Coherent data Tx Flits event=1,umask=4 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Number of Non-Coherent Bypass data flits. These flits are generally used to transmit non-coherent data across QPI. This does not include a count of the DRS (coherent) data flits. This only counts the data flits, not the NCB headers unc_q_txl_flits_g2.ncb_nondata uncore interconnect Flits Transferred - Group 2; Non-Coherent non-data Tx Flits event=1,umask=8 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Number of Non-Coherent Bypass non-data flits. These packets are generally used to transmit non-coherent data across QPI, and the flits counted here are for headers and other non-data flits. This includes extended headers unc_q_txl_flits_g2.ncs uncore interconnect Flits Transferred - Group 2; Non-Coherent standard Tx Flits event=1,umask=0x10 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Number of NCS (non-coherent standard) flits transmitted over QPI. This includes extended headers unc_q_txl_flits_g2.ndr_ad uncore interconnect Flits Transferred - Group 2; Non-Data Response Tx Flits - AD event=1,umask=1 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of flits transmitted over the NDR (Non-Data Response) channel. This channel is used to send a variety of protocol flits including grants and completions. This is only for NDR packets to the local socket which use the AK ring unc_q_txl_flits_g2.ndr_ak uncore interconnect Flits Transferred - Group 2; Non-Data Response Tx Flits - AK event=1,umask=2 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of flits transmitted over the NDR (Non-Data Response) channel. This channel is used to send a variety of protocol flits including grants and completions. This is only for NDR packets destined for Route-thru to a remote socket unc_q_txl_inserts uncore interconnect Tx Flit Buffer Allocations event=4 01 Number of allocations into the QPI Tx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the TxQ and pass directly to the link. However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime unc_q_txl_occupancy uncore interconnect Tx Flit Buffer Occupancy event=7 01 Accumulates the number of flits in the TxQ. Generally, when data is transmitted across QPI, it will bypass the TxQ and pass directly to the link. However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link. This can be used with the cycles not empty event to track average occupancy, or the allocations event to track average lifetime in the TxQ unc_q_txr_ad_hom_credit_acquired.vn0 uncore interconnect R3QPI Egress Credit Occupancy - HOM; for VN0 event=0x26,umask=1 01 Number of link layer credits into the R3 (for transactions across the BGF) acquired each cycle. Flow Control FIFO for Home messages on AD unc_q_txr_ad_hom_credit_acquired.vn1 uncore interconnect R3QPI Egress Credit Occupancy - HOM; for VN1 event=0x26,umask=2 01 Number of link layer credits into the R3 (for transactions across the BGF) acquired each cycle. Flow Control FIFO for Home messages on AD unc_q_txr_ad_hom_credit_occupancy.vn0 uncore interconnect R3QPI Egress Credit Occupancy - AD HOM; for VN0 event=0x22,umask=1 01 Occupancy event that tracks the number of link layer credits into the R3 (for transactions across the BGF) available in each cycle. Flow Control FIFO for HOM messages on AD unc_q_txr_ad_hom_credit_occupancy.vn1 uncore interconnect R3QPI Egress Credit Occupancy - AD HOM; for VN1 event=0x22,umask=2 01 Occupancy event that tracks the number of link layer credits into the R3 (for transactions across the BGF) available in each cycle. Flow Control FIFO for HOM messages on AD unc_q_txr_ad_ndr_credit_acquired.vn0 uncore interconnect R3QPI Egress Credit Occupancy - AD NDR; for VN0 event=0x28,umask=1 01 Number of link layer credits into the R3 (for transactions across the BGF) acquired each cycle. Flow Control FIFO for NDR messages on AD unc_q_txr_ad_ndr_credit_acquired.vn1 uncore interconnect R3QPI Egress Credit Occupancy - AD NDR; for VN1 event=0x28,umask=2 01 Number of link layer credits into the R3 (for transactions across the BGF) acquired each cycle. Flow Control FIFO for NDR messages on AD unc_q_txr_ad_ndr_credit_occupancy.vn0 uncore interconnect R3QPI Egress Credit Occupancy - AD NDR; for VN0 event=0x24,umask=1 01 Occupancy event that tracks the number of link layer credits into the R3 (for transactions across the BGF) available in each cycle. Flow Control FIFO for NDR messages on AD unc_q_txr_ad_ndr_credit_occupancy.vn1 uncore interconnect R3QPI Egress Credit Occupancy - AD NDR; for VN1 event=0x24,umask=2 01 Occupancy event that tracks the number of link layer credits into the R3 (for transactions across the BGF) available in each cycle. Flow Control FIFO for NDR messages on AD unc_q_txr_ad_snp_credit_acquired.vn0 uncore interconnect R3QPI Egress Credit Occupancy - SNP; for VN0 event=0x27,umask=1 01 Number of link layer credits into the R3 (for transactions across the BGF) acquired each cycle. Flow Control FIFO for Snoop messages on AD unc_q_txr_ad_snp_credit_acquired.vn1 uncore interconnect R3QPI Egress Credit Occupancy - SNP; for VN1 event=0x27,umask=2 01 Number of link layer credits into the R3 (for transactions across the BGF) acquired each cycle. Flow Control FIFO for Snoop messages on AD unc_q_txr_ad_snp_credit_occupancy.vn0 uncore interconnect R3QPI Egress Credit Occupancy - AD SNP; for VN0 event=0x23,umask=1 01 Occupancy event that tracks the number of link layer credits into the R3 (for transactions across the BGF) available in each cycle. Flow Control FIFO for Snoop messages on AD unc_q_txr_ad_snp_credit_occupancy.vn1 uncore interconnect R3QPI Egress Credit Occupancy - AD SNP; for VN1 event=0x23,umask=2 01 Occupancy event that tracks the number of link layer credits into the R3 (for transactions across the BGF) available in each cycle. Flow Control FIFO for Snoop messages on AD unc_q_txr_ak_ndr_credit_acquired uncore interconnect R3QPI Egress Credit Occupancy - AK NDR event=0x29 01 Number of credits into the R3 (for transactions across the BGF) acquired each cycle. Local NDR message class to AK Egress unc_q_txr_ak_ndr_credit_occupancy uncore interconnect R3QPI Egress Credit Occupancy - AK NDR event=0x25 01 Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle. Local NDR message class to AK Egress unc_q_txr_bl_drs_credit_acquired.vn0 uncore interconnect R3QPI Egress Credit Occupancy - DRS; for VN0 event=0x2a,umask=1 01 Number of credits into the R3 (for transactions across the BGF) acquired each cycle. DRS message class to BL Egress unc_q_txr_bl_drs_credit_acquired.vn1 uncore interconnect R3QPI Egress Credit Occupancy - DRS; for VN1 event=0x2a,umask=2 01 Number of credits into the R3 (for transactions across the BGF) acquired each cycle. DRS message class to BL Egress unc_q_txr_bl_drs_credit_acquired.vn_shr uncore interconnect R3QPI Egress Credit Occupancy - DRS; for Shared VN event=0x2a,umask=4 01 Number of credits into the R3 (for transactions across the BGF) acquired each cycle. DRS message class to BL Egress unc_q_txr_bl_drs_credit_occupancy.vn0 uncore interconnect R3QPI Egress Credit Occupancy - BL DRS; for VN0 event=0x1f,umask=1 01 Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle. DRS message class to BL Egress unc_q_txr_bl_drs_credit_occupancy.vn1 uncore interconnect R3QPI Egress Credit Occupancy - BL DRS; for VN1 event=0x1f,umask=2 01 Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle. DRS message class to BL Egress unc_q_txr_bl_drs_credit_occupancy.vn_shr uncore interconnect R3QPI Egress Credit Occupancy - BL DRS; for Shared VN event=0x1f,umask=4 01 Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle. DRS message class to BL Egress unc_q_txr_bl_ncb_credit_acquired.vn0 uncore interconnect R3QPI Egress Credit Occupancy - NCB; for VN0 event=0x2b,umask=1 01 Number of credits into the R3 (for transactions across the BGF) acquired each cycle. NCB message class to BL Egress unc_q_txr_bl_ncb_credit_acquired.vn1 uncore interconnect R3QPI Egress Credit Occupancy - NCB; for VN1 event=0x2b,umask=2 01 Number of credits into the R3 (for transactions across the BGF) acquired each cycle. NCB message class to BL Egress unc_q_txr_bl_ncb_credit_occupancy.vn0 uncore interconnect R3QPI Egress Credit Occupancy - BL NCB; for VN0 event=0x20,umask=1 01 Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle. NCB message class to BL Egress unc_q_txr_bl_ncb_credit_occupancy.vn1 uncore interconnect R3QPI Egress Credit Occupancy - BL NCB; for VN1 event=0x20,umask=2 01 Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle. NCB message class to BL Egress unc_q_txr_bl_ncs_credit_acquired.vn0 uncore interconnect R3QPI Egress Credit Occupancy - NCS; for VN0 event=0x2c,umask=1 01 Number of credits into the R3 (for transactions across the BGF) acquired each cycle. NCS message class to BL Egress unc_q_txr_bl_ncs_credit_acquired.vn1 uncore interconnect R3QPI Egress Credit Occupancy - NCS; for VN1 event=0x2c,umask=2 01 Number of credits into the R3 (for transactions across the BGF) acquired each cycle. NCS message class to BL Egress unc_q_txr_bl_ncs_credit_occupancy.vn0 uncore interconnect R3QPI Egress Credit Occupancy - BL NCS; for VN0 event=0x21,umask=1 01 Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle. NCS message class to BL Egress unc_q_txr_bl_ncs_credit_occupancy.vn1 uncore interconnect R3QPI Egress Credit Occupancy - BL NCS; for VN1 event=0x21,umask=2 01 Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle. NCS message class to BL Egress unc_q_vna_credit_returns uncore interconnect VNA Credits Returned event=0x1c 01 Number of VNA credits returned unc_q_vna_credit_return_occupancy uncore interconnect VNA Credits Pending Return - Occupancy event=0x1b 01 Number of VNA credits in the Rx side that are waitng to be returned back across the link uncore_r3qpi unc_r3_clockticks uncore interconnect Number of uclks in domain event=1 01 Counts the number of uclks in the QPI uclk domain. This could be slightly different than the count in the Ubox because of enable/freeze delays. However, because the QPI Agent is close to the Ubox, they generally should not diverge by more than a handful of cycles unc_r3_c_hi_ad_credits_empty.cbo10 uncore interconnect CBox AD Credits Empty event=0x1f,umask=4 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 10 unc_r3_c_hi_ad_credits_empty.cbo11 uncore interconnect CBox AD Credits Empty event=0x1f,umask=8 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 11 unc_r3_c_hi_ad_credits_empty.cbo12 uncore interconnect CBox AD Credits Empty event=0x1f,umask=0x10 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 12 unc_r3_c_hi_ad_credits_empty.cbo13 uncore interconnect CBox AD Credits Empty event=0x1f,umask=0x20 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 13 unc_r3_c_hi_ad_credits_empty.cbo14_16 uncore interconnect CBox AD Credits Empty event=0x1f,umask=0x40 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 14&16 unc_r3_c_hi_ad_credits_empty.cbo8 uncore interconnect CBox AD Credits Empty event=0x1f,umask=1 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 8 unc_r3_c_hi_ad_credits_empty.cbo9 uncore interconnect CBox AD Credits Empty event=0x1f,umask=2 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 9 unc_r3_c_hi_ad_credits_empty.cbo_15_17 uncore interconnect CBox AD Credits Empty event=0x1f,umask=0x80 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 15&17 unc_r3_c_lo_ad_credits_empty.cbo0 uncore interconnect CBox AD Credits Empty event=0x22,umask=1 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 0 unc_r3_c_lo_ad_credits_empty.cbo1 uncore interconnect CBox AD Credits Empty event=0x22,umask=2 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 1 unc_r3_c_lo_ad_credits_empty.cbo2 uncore interconnect CBox AD Credits Empty event=0x22,umask=4 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 2 unc_r3_c_lo_ad_credits_empty.cbo3 uncore interconnect CBox AD Credits Empty event=0x22,umask=8 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 3 unc_r3_c_lo_ad_credits_empty.cbo4 uncore interconnect CBox AD Credits Empty event=0x22,umask=0x10 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 4 unc_r3_c_lo_ad_credits_empty.cbo5 uncore interconnect CBox AD Credits Empty event=0x22,umask=0x20 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 5 unc_r3_c_lo_ad_credits_empty.cbo6 uncore interconnect CBox AD Credits Empty event=0x22,umask=0x40 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 6 unc_r3_c_lo_ad_credits_empty.cbo7 uncore interconnect CBox AD Credits Empty event=0x22,umask=0x80 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 7 unc_r3_ha_r2_bl_credits_empty.ha0 uncore interconnect HA/R2 AD Credits Empty event=0x2d,umask=1 01 No credits available to send to either HA or R2 on the BL Ring; HA0 unc_r3_ha_r2_bl_credits_empty.ha1 uncore interconnect HA/R2 AD Credits Empty event=0x2d,umask=2 01 No credits available to send to either HA or R2 on the BL Ring; HA1 unc_r3_ha_r2_bl_credits_empty.r2_ncb uncore interconnect HA/R2 AD Credits Empty event=0x2d,umask=4 01 No credits available to send to either HA or R2 on the BL Ring; R2 NCB Messages unc_r3_ha_r2_bl_credits_empty.r2_ncs uncore interconnect HA/R2 AD Credits Empty event=0x2d,umask=8 01 No credits available to send to either HA or R2 on the BL Ring; R2 NCS Messages unc_r3_iot_backpressure.hub uncore interconnect IOT Backpressure event=0xb,umask=2 01 unc_r3_iot_backpressure.sat uncore interconnect IOT Backpressure event=0xb,umask=1 01 unc_r3_iot_cts_hi.cts2 uncore interconnect IOT Common Trigger Sequencer - Hi event=0xd,umask=1 01 Debug Mask/Match Tie-Ins unc_r3_iot_cts_hi.cts3 uncore interconnect IOT Common Trigger Sequencer - Hi event=0xd,umask=2 01 Debug Mask/Match Tie-Ins unc_r3_iot_cts_lo.cts0 uncore interconnect IOT Common Trigger Sequencer - Lo event=0xc,umask=1 01 Debug Mask/Match Tie-Ins unc_r3_iot_cts_lo.cts1 uncore interconnect IOT Common Trigger Sequencer - Lo event=0xc,umask=2 01 Debug Mask/Match Tie-Ins unc_r3_qpi0_ad_credits_empty.vn0_hom uncore interconnect QPI0 AD Credits Empty event=0x20,umask=2 01 No credits available to send to QPI0 on the AD Ring; VN0 HOM Messages unc_r3_qpi0_ad_credits_empty.vn0_ndr uncore interconnect QPI0 AD Credits Empty event=0x20,umask=8 01 No credits available to send to QPI0 on the AD Ring; VN0 NDR Messages unc_r3_qpi0_ad_credits_empty.vn0_snp uncore interconnect QPI0 AD Credits Empty event=0x20,umask=4 01 No credits available to send to QPI0 on the AD Ring; VN0 SNP Messages unc_r3_qpi0_ad_credits_empty.vn1_hom uncore interconnect QPI0 AD Credits Empty event=0x20,umask=0x10 01 No credits available to send to QPI0 on the AD Ring; VN1 HOM Messages unc_r3_qpi0_ad_credits_empty.vn1_ndr uncore interconnect QPI0 AD Credits Empty event=0x20,umask=0x40 01 No credits available to send to QPI0 on the AD Ring; VN1 NDR Messages unc_r3_qpi0_ad_credits_empty.vn1_snp uncore interconnect QPI0 AD Credits Empty event=0x20,umask=0x20 01 No credits available to send to QPI0 on the AD Ring; VN1 SNP Messages unc_r3_qpi0_ad_credits_empty.vna uncore interconnect QPI0 AD Credits Empty event=0x20,umask=1 01 No credits available to send to QPI0 on the AD Ring; VNA unc_r3_qpi0_bl_credits_empty.vn1_hom uncore interconnect QPI0 BL Credits Empty event=0x21,umask=0x10 01 No credits available to send to QPI0 on the BL Ring; VN1 HOM Messages unc_r3_qpi0_bl_credits_empty.vn1_ndr uncore interconnect QPI0 BL Credits Empty event=0x21,umask=0x40 01 No credits available to send to QPI0 on the BL Ring; VN1 NDR Messages unc_r3_qpi0_bl_credits_empty.vn1_snp uncore interconnect QPI0 BL Credits Empty event=0x21,umask=0x20 01 No credits available to send to QPI0 on the BL Ring; VN1 SNP Messages unc_r3_qpi0_bl_credits_empty.vna uncore interconnect QPI0 BL Credits Empty event=0x21,umask=1 01 No credits available to send to QPI0 on the BL Ring; VNA unc_r3_qpi1_ad_credits_empty.vn1_hom uncore interconnect QPI1 AD Credits Empty event=0x2e,umask=0x10 01 No credits available to send to QPI1 on the AD Ring; VN1 HOM Messages unc_r3_qpi1_ad_credits_empty.vn1_ndr uncore interconnect QPI1 AD Credits Empty event=0x2e,umask=0x40 01 No credits available to send to QPI1 on the AD Ring; VN1 NDR Messages unc_r3_qpi1_ad_credits_empty.vn1_snp uncore interconnect QPI1 AD Credits Empty event=0x2e,umask=0x20 01 No credits available to send to QPI1 on the AD Ring; VN1 SNP Messages unc_r3_qpi1_ad_credits_empty.vna uncore interconnect QPI1 AD Credits Empty event=0x2e,umask=1 01 No credits available to send to QPI1 on the AD Ring; VNA unc_r3_qpi1_bl_credits_empty.vn0_hom uncore interconnect QPI1 BL Credits Empty event=0x2f,umask=2 01 No credits available to send to QPI1 on the BL Ring; VN0 HOM Messages unc_r3_qpi1_bl_credits_empty.vn0_ndr uncore interconnect QPI1 BL Credits Empty event=0x2f,umask=8 01 No credits available to send to QPI1 on the BL Ring; VN0 NDR Messages unc_r3_qpi1_bl_credits_empty.vn0_snp uncore interconnect QPI1 BL Credits Empty event=0x2f,umask=4 01 No credits available to send to QPI1 on the BL Ring; VN0 SNP Messages unc_r3_qpi1_bl_credits_empty.vn1_hom uncore interconnect QPI1 BL Credits Empty event=0x2f,umask=0x10 01 No credits available to send to QPI1 on the BL Ring; VN1 HOM Messages unc_r3_qpi1_bl_credits_empty.vn1_ndr uncore interconnect QPI1 BL Credits Empty event=0x2f,umask=0x40 01 No credits available to send to QPI1 on the BL Ring; VN1 NDR Messages unc_r3_qpi1_bl_credits_empty.vn1_snp uncore interconnect QPI1 BL Credits Empty event=0x2f,umask=0x20 01 No credits available to send to QPI1 on the BL Ring; VN1 SNP Messages unc_r3_qpi1_bl_credits_empty.vna uncore interconnect QPI1 BL Credits Empty event=0x2f,umask=1 01 No credits available to send to QPI1 on the BL Ring; VNA unc_r3_ring_ad_used.all uncore interconnect R3 AD Ring in Use; All event=7,umask=0xf 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ad_used.ccw uncore interconnect R3 AD Ring in Use; Counterclockwise event=7,umask=0xc 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ad_used.ccw_even uncore interconnect R3 AD Ring in Use; Counterclockwise and Even event=7,umask=4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity unc_r3_ring_ad_used.ccw_odd uncore interconnect R3 AD Ring in Use; Counterclockwise and Odd event=7,umask=8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity unc_r3_ring_ad_used.cw uncore interconnect R3 AD Ring in Use; Clockwise event=7,umask=3 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ad_used.cw_even uncore interconnect R3 AD Ring in Use; Clockwise and Even event=7,umask=1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity unc_r3_ring_ad_used.cw_odd uncore interconnect R3 AD Ring in Use; Clockwise and Odd event=7,umask=2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity unc_r3_ring_ak_used.all uncore interconnect R3 AK Ring in Use; All event=8,umask=0xf 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ak_used.ccw uncore interconnect R3 AK Ring in Use; Counterclockwise event=8,umask=0xc 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ak_used.ccw_even uncore interconnect R3 AK Ring in Use; Counterclockwise and Even event=8,umask=4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity unc_r3_ring_ak_used.ccw_odd uncore interconnect R3 AK Ring in Use; Counterclockwise and Odd event=8,umask=8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity unc_r3_ring_ak_used.cw uncore interconnect R3 AK Ring in Use; Clockwise event=8,umask=3 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ak_used.cw_even uncore interconnect R3 AK Ring in Use; Clockwise and Even event=8,umask=1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity unc_r3_ring_ak_used.cw_odd uncore interconnect R3 AK Ring in Use; Clockwise and Odd event=8,umask=2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity unc_r3_ring_bl_used.all uncore interconnect R3 BL Ring in Use; All event=9,umask=0xf 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_bl_used.ccw uncore interconnect R3 BL Ring in Use; Counterclockwise event=9,umask=0xc 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_bl_used.ccw_even uncore interconnect R3 BL Ring in Use; Counterclockwise and Even event=9,umask=4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity unc_r3_ring_bl_used.ccw_odd uncore interconnect R3 BL Ring in Use; Counterclockwise and Odd event=9,umask=8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity unc_r3_ring_bl_used.cw uncore interconnect R3 BL Ring in Use; Clockwise event=9,umask=3 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_bl_used.cw_even uncore interconnect R3 BL Ring in Use; Clockwise and Even event=9,umask=1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity unc_r3_ring_bl_used.cw_odd uncore interconnect R3 BL Ring in Use; Clockwise and Odd event=9,umask=2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity unc_r3_ring_iv_used.any uncore interconnect R3 IV Ring in Use; Any event=0xa,umask=0xf 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop unc_r3_ring_iv_used.cw uncore interconnect R3 IV Ring in Use; Clockwise event=0xa,umask=3 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop unc_r3_ring_sink_starved.ak uncore interconnect Ring Stop Starved; AK event=0xe,umask=2 01 Number of cycles the ringstop is in starvation (per ring) unc_r3_rxr_cycles_ne.hom uncore interconnect Ingress Cycles Not Empty; HOM event=0x10,umask=1 01 Counts the number of cycles when the QPI Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; HOM Ingress Queue unc_r3_rxr_cycles_ne.ndr uncore interconnect Ingress Cycles Not Empty; NDR event=0x10,umask=4 01 Counts the number of cycles when the QPI Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; NDR Ingress Queue unc_r3_rxr_cycles_ne.snp uncore interconnect Ingress Cycles Not Empty; SNP event=0x10,umask=2 01 Counts the number of cycles when the QPI Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; SNP Ingress Queue unc_r3_rxr_cycles_ne_vn1.drs uncore interconnect VN1 Ingress Cycles Not Empty; DRS event=0x14,umask=8 01 Counts the number of cycles when the QPI VN1 Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; DRS Ingress Queue unc_r3_rxr_cycles_ne_vn1.hom uncore interconnect VN1 Ingress Cycles Not Empty; HOM event=0x14,umask=1 01 Counts the number of cycles when the QPI VN1 Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; HOM Ingress Queue unc_r3_rxr_cycles_ne_vn1.ncb uncore interconnect VN1 Ingress Cycles Not Empty; NCB event=0x14,umask=0x10 01 Counts the number of cycles when the QPI VN1 Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; NCB Ingress Queue unc_r3_rxr_cycles_ne_vn1.ncs uncore interconnect VN1 Ingress Cycles Not Empty; NCS event=0x14,umask=0x20 01 Counts the number of cycles when the QPI VN1 Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; NCS Ingress Queue unc_r3_rxr_cycles_ne_vn1.ndr uncore interconnect VN1 Ingress Cycles Not Empty; NDR event=0x14,umask=4 01 Counts the number of cycles when the QPI VN1 Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; NDR Ingress Queue unc_r3_rxr_cycles_ne_vn1.snp uncore interconnect VN1 Ingress Cycles Not Empty; SNP event=0x14,umask=2 01 Counts the number of cycles when the QPI VN1 Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; SNP Ingress Queue unc_r3_rxr_inserts.drs uncore interconnect Ingress Allocations; DRS event=0x11,umask=8 01 Counts the number of allocations into the QPI Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; DRS Ingress Queue unc_r3_rxr_inserts.hom uncore interconnect Ingress Allocations; HOM event=0x11,umask=1 01 Counts the number of allocations into the QPI Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; HOM Ingress Queue unc_r3_rxr_inserts.ncb uncore interconnect Ingress Allocations; NCB event=0x11,umask=0x10 01 Counts the number of allocations into the QPI Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; NCB Ingress Queue unc_r3_rxr_inserts.ncs uncore interconnect Ingress Allocations; NCS event=0x11,umask=0x20 01 Counts the number of allocations into the QPI Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; NCS Ingress Queue unc_r3_rxr_inserts.ndr uncore interconnect Ingress Allocations; NDR event=0x11,umask=4 01 Counts the number of allocations into the QPI Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; NDR Ingress Queue unc_r3_rxr_inserts.snp uncore interconnect Ingress Allocations; SNP event=0x11,umask=2 01 Counts the number of allocations into the QPI Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; SNP Ingress Queue unc_r3_rxr_inserts_vn1.drs uncore interconnect VN1 Ingress Allocations; DRS event=0x15,umask=8 01 Counts the number of allocations into the QPI VN1 Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; DRS Ingress Queue unc_r3_rxr_inserts_vn1.hom uncore interconnect VN1 Ingress Allocations; HOM event=0x15,umask=1 01 Counts the number of allocations into the QPI VN1 Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; HOM Ingress Queue unc_r3_rxr_inserts_vn1.ncb uncore interconnect VN1 Ingress Allocations; NCB event=0x15,umask=0x10 01 Counts the number of allocations into the QPI VN1 Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; NCB Ingress Queue unc_r3_rxr_inserts_vn1.ncs uncore interconnect VN1 Ingress Allocations; NCS event=0x15,umask=0x20 01 Counts the number of allocations into the QPI VN1 Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; NCS Ingress Queue unc_r3_rxr_inserts_vn1.ndr uncore interconnect VN1 Ingress Allocations; NDR event=0x15,umask=4 01 Counts the number of allocations into the QPI VN1 Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; NDR Ingress Queue unc_r3_rxr_inserts_vn1.snp uncore interconnect VN1 Ingress Allocations; SNP event=0x15,umask=2 01 Counts the number of allocations into the QPI VN1 Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; SNP Ingress Queue unc_r3_rxr_occupancy_vn1.drs uncore interconnect VN1 Ingress Occupancy Accumulator; DRS event=0x13,umask=8 01 Accumulates the occupancy of a given QPI VN1 Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI VN1 Ingress Not Empty event to calculate average occupancy or the QPI VN1 Ingress Allocations event in order to calculate average queuing latency.; DRS Ingress Queue unc_r3_rxr_occupancy_vn1.hom uncore interconnect VN1 Ingress Occupancy Accumulator; HOM event=0x13,umask=1 01 Accumulates the occupancy of a given QPI VN1 Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI VN1 Ingress Not Empty event to calculate average occupancy or the QPI VN1 Ingress Allocations event in order to calculate average queuing latency.; HOM Ingress Queue unc_r3_rxr_occupancy_vn1.ncb uncore interconnect VN1 Ingress Occupancy Accumulator; NCB event=0x13,umask=0x10 01 Accumulates the occupancy of a given QPI VN1 Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI VN1 Ingress Not Empty event to calculate average occupancy or the QPI VN1 Ingress Allocations event in order to calculate average queuing latency.; NCB Ingress Queue unc_r3_rxr_occupancy_vn1.ncs uncore interconnect VN1 Ingress Occupancy Accumulator; NCS event=0x13,umask=0x20 01 Accumulates the occupancy of a given QPI VN1 Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI VN1 Ingress Not Empty event to calculate average occupancy or the QPI VN1 Ingress Allocations event in order to calculate average queuing latency.; NCS Ingress Queue unc_r3_rxr_occupancy_vn1.ndr uncore interconnect VN1 Ingress Occupancy Accumulator; NDR event=0x13,umask=4 01 Accumulates the occupancy of a given QPI VN1 Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI VN1 Ingress Not Empty event to calculate average occupancy or the QPI VN1 Ingress Allocations event in order to calculate average queuing latency.; NDR Ingress Queue unc_r3_rxr_occupancy_vn1.snp uncore interconnect VN1 Ingress Occupancy Accumulator; SNP event=0x13,umask=2 01 Accumulates the occupancy of a given QPI VN1 Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI VN1 Ingress Not Empty event to calculate average occupancy or the QPI VN1 Ingress Allocations event in order to calculate average queuing latency.; SNP Ingress Queue unc_r3_sbo0_credits_acquired.ad uncore interconnect SBo0 Credits Acquired; For AD Ring event=0x28,umask=1 01 Number of Sbo 0 credits acquired in a given cycle, per ring unc_r3_sbo0_credits_acquired.bl uncore interconnect SBo0 Credits Acquired; For BL Ring event=0x28,umask=2 01 Number of Sbo 0 credits acquired in a given cycle, per ring unc_r3_sbo0_credit_occupancy.ad uncore interconnect SBo0 Credits Occupancy; For AD Ring event=0x2a,umask=1 01 Number of Sbo 0 credits in use in a given cycle, per ring unc_r3_sbo0_credit_occupancy.bl uncore interconnect SBo0 Credits Occupancy; For BL Ring event=0x2a,umask=2 01 Number of Sbo 0 credits in use in a given cycle, per ring unc_r3_sbo1_credits_acquired.ad uncore interconnect SBo1 Credits Acquired; For AD Ring event=0x29,umask=1 01 Number of Sbo 1 credits acquired in a given cycle, per ring unc_r3_sbo1_credits_acquired.bl uncore interconnect SBo1 Credits Acquired; For BL Ring event=0x29,umask=2 01 Number of Sbo 1 credits acquired in a given cycle, per ring unc_r3_sbo1_credit_occupancy.ad uncore interconnect SBo1 Credits Occupancy; For AD Ring event=0x2b,umask=1 01 Number of Sbo 1 credits in use in a given cycle, per ring unc_r3_sbo1_credit_occupancy.bl uncore interconnect SBo1 Credits Occupancy; For BL Ring event=0x2b,umask=2 01 Number of Sbo 1 credits in use in a given cycle, per ring unc_r3_stall_no_sbo_credit.sbo0_ad uncore interconnect Stall on No Sbo Credits; For SBo0, AD Ring event=0x2c,umask=1 01 Number of cycles Egress is stalled waiting for an Sbo credit to become available. Per Sbo, per Ring unc_r3_stall_no_sbo_credit.sbo0_bl uncore interconnect Stall on No Sbo Credits; For SBo0, BL Ring event=0x2c,umask=4 01 Number of cycles Egress is stalled waiting for an Sbo credit to become available. Per Sbo, per Ring unc_r3_stall_no_sbo_credit.sbo1_ad uncore interconnect Stall on No Sbo Credits; For SBo1, AD Ring event=0x2c,umask=2 01 Number of cycles Egress is stalled waiting for an Sbo credit to become available. Per Sbo, per Ring unc_r3_stall_no_sbo_credit.sbo1_bl uncore interconnect Stall on No Sbo Credits; For SBo1, BL Ring event=0x2c,umask=8 01 Number of cycles Egress is stalled waiting for an Sbo credit to become available. Per Sbo, per Ring unc_r3_txr_nack.dn_ad uncore interconnect Egress CCW NACK; AD CCW event=0x26,umask=1 01 AD CounterClockwise Egress Queue unc_r3_txr_nack.dn_ak uncore interconnect Egress CCW NACK; AK CCW event=0x26,umask=4 01 AK CounterClockwise Egress Queue unc_r3_txr_nack.dn_bl uncore interconnect Egress CCW NACK; BL CCW event=0x26,umask=2 01 BL CounterClockwise Egress Queue unc_r3_txr_nack.up_ad uncore interconnect Egress CCW NACK; AK CCW event=0x26,umask=8 01 BL CounterClockwise Egress Queue unc_r3_txr_nack.up_ak uncore interconnect Egress CCW NACK; BL CW event=0x26,umask=0x20 01 AD Clockwise Egress Queue unc_r3_txr_nack.up_bl uncore interconnect Egress CCW NACK; BL CCW event=0x26,umask=0x10 01 AD CounterClockwise Egress Queue unc_r3_vn0_credits_reject.drs uncore interconnect VN0 Credit Acquisition Failed on DRS; DRS Message Class event=0x37,umask=8 01 Number of times a request failed to acquire a DRS VN0 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed. This should generally be a rare situation.; Filter for Data Response (DRS). DRS is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using DRS unc_r3_vn0_credits_reject.hom uncore interconnect VN0 Credit Acquisition Failed on DRS; HOM Message Class event=0x37,umask=1 01 Number of times a request failed to acquire a DRS VN0 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed. This should generally be a rare situation.; Filter for the Home (HOM) message class. HOM is generally used to send requests, request responses, and snoop responses unc_r3_vn0_credits_reject.ncb uncore interconnect VN0 Credit Acquisition Failed on DRS; NCB Message Class event=0x37,umask=0x10 01 Number of times a request failed to acquire a DRS VN0 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed. This should generally be a rare situation.; Filter for Non-Coherent Broadcast (NCB). NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_r3_vn0_credits_reject.ncs uncore interconnect VN0 Credit Acquisition Failed on DRS; NCS Message Class event=0x37,umask=0x20 01 Number of times a request failed to acquire a DRS VN0 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed. This should generally be a rare situation.; Filter for Non-Coherent Standard (NCS). NCS is commonly used for ? unc_r3_vn0_credits_reject.ndr uncore interconnect VN0 Credit Acquisition Failed on DRS; NDR Message Class event=0x37,umask=4 01 Number of times a request failed to acquire a DRS VN0 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed. This should generally be a rare situation.; NDR packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_r3_vn0_credits_reject.snp uncore interconnect VN0 Credit Acquisition Failed on DRS; SNP Message Class event=0x37,umask=2 01 Number of times a request failed to acquire a DRS VN0 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed. This should generally be a rare situation.; Filter for Snoop (SNP) message class. SNP is used for outgoing snoops. Note that snoop responses flow on the HOM message class unc_r3_vn0_credits_used.drs uncore interconnect VN0 Credit Used; DRS Message Class event=0x36,umask=8 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Filter for Data Response (DRS). DRS is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using DRS unc_r3_vn0_credits_used.hom uncore interconnect VN0 Credit Used; HOM Message Class event=0x36,umask=1 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Filter for the Home (HOM) message class. HOM is generally used to send requests, request responses, and snoop responses unc_r3_vn0_credits_used.ncb uncore interconnect VN0 Credit Used; NCB Message Class event=0x36,umask=0x10 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Filter for Non-Coherent Broadcast (NCB). NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_r3_vn0_credits_used.ncs uncore interconnect VN0 Credit Used; NCS Message Class event=0x36,umask=0x20 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Filter for Non-Coherent Standard (NCS). NCS is commonly used for ? unc_r3_vn0_credits_used.ndr uncore interconnect VN0 Credit Used; NDR Message Class event=0x36,umask=4 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers.; NDR packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_r3_vn0_credits_used.snp uncore interconnect VN0 Credit Used; SNP Message Class event=0x36,umask=2 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Filter for Snoop (SNP) message class. SNP is used for outgoing snoops. Note that snoop responses flow on the HOM message class unc_r3_vn1_credits_reject.drs uncore interconnect VN1 Credit Acquisition Failed on DRS; DRS Message Class event=0x39,umask=8 01 Number of times a request failed to acquire a VN1 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN1 credit and is delayed. This should generally be a rare situation.; Filter for Data Response (DRS). DRS is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using DRS unc_r3_vn1_credits_reject.hom uncore interconnect VN1 Credit Acquisition Failed on DRS; HOM Message Class event=0x39,umask=1 01 Number of times a request failed to acquire a VN1 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN1 credit and is delayed. This should generally be a rare situation.; Filter for the Home (HOM) message class. HOM is generally used to send requests, request responses, and snoop responses unc_r3_vn1_credits_reject.ncb uncore interconnect VN1 Credit Acquisition Failed on DRS; NCB Message Class event=0x39,umask=0x10 01 Number of times a request failed to acquire a VN1 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN1 credit and is delayed. This should generally be a rare situation.; Filter for Non-Coherent Broadcast (NCB). NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_r3_vn1_credits_reject.ncs uncore interconnect VN1 Credit Acquisition Failed on DRS; NCS Message Class event=0x39,umask=0x20 01 Number of times a request failed to acquire a VN1 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN1 credit and is delayed. This should generally be a rare situation.; Filter for Non-Coherent Standard (NCS). NCS is commonly used for ? unc_r3_vn1_credits_reject.ndr uncore interconnect VN1 Credit Acquisition Failed on DRS; NDR Message Class event=0x39,umask=4 01 Number of times a request failed to acquire a VN1 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN1 credit and is delayed. This should generally be a rare situation.; NDR packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_r3_vn1_credits_reject.snp uncore interconnect VN1 Credit Acquisition Failed on DRS; SNP Message Class event=0x39,umask=2 01 Number of times a request failed to acquire a VN1 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN1 credit and is delayed. This should generally be a rare situation.; Filter for Snoop (SNP) message class. SNP is used for outgoing snoops. Note that snoop responses flow on the HOM message class unc_r3_vn1_credits_used.drs uncore interconnect VN1 Credit Used; DRS Message Class event=0x38,umask=8 01 Number of times a VN1 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Filter for Data Response (DRS). DRS is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using DRS unc_r3_vn1_credits_used.hom uncore interconnect VN1 Credit Used; HOM Message Class event=0x38,umask=1 01 Number of times a VN1 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Filter for the Home (HOM) message class. HOM is generally used to send requests, request responses, and snoop responses unc_r3_vn1_credits_used.ncb uncore interconnect VN1 Credit Used; NCB Message Class event=0x38,umask=0x10 01 Number of times a VN1 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Filter for Non-Coherent Broadcast (NCB). NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_r3_vn1_credits_used.ncs uncore interconnect VN1 Credit Used; NCS Message Class event=0x38,umask=0x20 01 Number of times a VN1 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Filter for Non-Coherent Standard (NCS). NCS is commonly used for ? unc_r3_vn1_credits_used.ndr uncore interconnect VN1 Credit Used; NDR Message Class event=0x38,umask=4 01 Number of times a VN1 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers.; NDR packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_r3_vn1_credits_used.snp uncore interconnect VN1 Credit Used; SNP Message Class event=0x38,umask=2 01 Number of times a VN1 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Filter for Snoop (SNP) message class. SNP is used for outgoing snoops. Note that snoop responses flow on the HOM message class unc_r3_vna_credits_acquired.ad uncore interconnect VNA credit Acquisitions; HOM Message Class event=0x33,umask=1 01 Number of QPI VNA Credit acquisitions. This event can be used in conjunction with the VNA In-Use Accumulator to calculate the average lifetime of a credit holder. VNA credits are used by all message classes in order to communicate across QPI. If a packet is unable to acquire credits, it will then attempt to use credits from the VN0 pool. Note that a single packet may require multiple flit buffers (i.e. when data is being transferred). Therefore, this event will increment by the number of credits acquired in each cycle. Filtering based on message class is not provided. One can count the number of packets transferred in a given message class using an qfclk event.; Filter for the Home (HOM) message class. HOM is generally used to send requests, request responses, and snoop responses unc_r3_vna_credits_acquired.bl uncore interconnect VNA credit Acquisitions; HOM Message Class event=0x33,umask=4 01 Number of QPI VNA Credit acquisitions. This event can be used in conjunction with the VNA In-Use Accumulator to calculate the average lifetime of a credit holder. VNA credits are used by all message classes in order to communicate across QPI. If a packet is unable to acquire credits, it will then attempt to use credits from the VN0 pool. Note that a single packet may require multiple flit buffers (i.e. when data is being transferred). Therefore, this event will increment by the number of credits acquired in each cycle. Filtering based on message class is not provided. One can count the number of packets transferred in a given message class using an qfclk event.; Filter for the Home (HOM) message class. HOM is generally used to send requests, request responses, and snoop responses unc_r3_vna_credits_reject.drs uncore interconnect VNA Credit Reject; DRS Message Class event=0x34,umask=8 01 Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full). It is possible to filter this event by message class. Some packets use more than one flit buffer, and therefore must acquire multiple credits. Therefore, one could get a reject even if the VNA credits were not fully used up. The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress). VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially. This can happen if the rest of the uncore is unable to drain the requests fast enough.; Filter for Data Response (DRS). DRS is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using DRS unc_r3_vna_credits_reject.hom uncore interconnect VNA Credit Reject; HOM Message Class event=0x34,umask=1 01 Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full). It is possible to filter this event by message class. Some packets use more than one flit buffer, and therefore must acquire multiple credits. Therefore, one could get a reject even if the VNA credits were not fully used up. The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress). VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially. This can happen if the rest of the uncore is unable to drain the requests fast enough.; Filter for the Home (HOM) message class. HOM is generally used to send requests, request responses, and snoop responses unc_r3_vna_credits_reject.ncb uncore interconnect VNA Credit Reject; NCB Message Class event=0x34,umask=0x10 01 Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full). It is possible to filter this event by message class. Some packets use more than one flit buffer, and therefore must acquire multiple credits. Therefore, one could get a reject even if the VNA credits were not fully used up. The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress). VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially. This can happen if the rest of the uncore is unable to drain the requests fast enough.; Filter for Non-Coherent Broadcast (NCB). NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_r3_vna_credits_reject.ncs uncore interconnect VNA Credit Reject; NCS Message Class event=0x34,umask=0x20 01 Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full). It is possible to filter this event by message class. Some packets use more than one flit buffer, and therefore must acquire multiple credits. Therefore, one could get a reject even if the VNA credits were not fully used up. The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress). VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially. This can happen if the rest of the uncore is unable to drain the requests fast enough.; Filter for Non-Coherent Standard (NCS) unc_r3_vna_credits_reject.ndr uncore interconnect VNA Credit Reject; NDR Message Class event=0x34,umask=4 01 Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full). It is possible to filter this event by message class. Some packets use more than one flit buffer, and therefore must acquire multiple credits. Therefore, one could get a reject even if the VNA credits were not fully used up. The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress). VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially. This can happen if the rest of the uncore is unable to drain the requests fast enough.; NDR packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_r3_vna_credits_reject.snp uncore interconnect VNA Credit Reject; SNP Message Class event=0x34,umask=2 01 Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full). It is possible to filter this event by message class. Some packets use more than one flit buffer, and therefore must acquire multiple credits. Therefore, one could get a reject even if the VNA credits were not fully used up. The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress). VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially. This can happen if the rest of the uncore is unable to drain the requests fast enough.; Filter for Snoop (SNP) message class. SNP is used for outgoing snoops. Note that snoop responses flow on the HOM message class uncore_sbox unc_s_bounce_control uncore interconnect Bounce Control event=0xa 01 unc_s_clockticks uncore interconnect Uncore Clocks event=0 01 unc_s_fast_asserted uncore interconnect FaST wire asserted event=9 01 Counts the number of cycles either the local or incoming distress signals are asserted. Incoming distress includes up, dn and across unc_s_ring_ad_used.all uncore interconnect AD Ring In Use; All event=0x1b,umask=0xf 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_s_ring_ad_used.down uncore interconnect AD Ring In Use; Down event=0x1b,umask=0xc 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_s_ring_ad_used.down_even uncore interconnect AD Ring In Use; Down and Event event=0x1b,umask=4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Event ring polarity unc_s_ring_ad_used.down_odd uncore interconnect AD Ring In Use; Down and Odd event=0x1b,umask=8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity unc_s_ring_ad_used.up uncore interconnect AD Ring In Use; Up event=0x1b,umask=3 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_s_ring_ad_used.up_even uncore interconnect AD Ring In Use; Up and Even event=0x1b,umask=1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity unc_s_ring_ad_used.up_odd uncore interconnect AD Ring In Use; Up and Odd event=0x1b,umask=2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity unc_s_ring_ak_used.all uncore interconnect AK Ring In Use; All event=0x1c,umask=0xf 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_s_ring_ak_used.down uncore interconnect AK Ring In Use; Down event=0x1c,umask=0xc 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_s_ring_ak_used.down_even uncore interconnect AK Ring In Use; Down and Event event=0x1c,umask=4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Event ring polarity unc_s_ring_ak_used.down_odd uncore interconnect AK Ring In Use; Down and Odd event=0x1c,umask=8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity unc_s_ring_ak_used.up uncore interconnect AK Ring In Use; Up event=0x1c,umask=3 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_s_ring_ak_used.up_even uncore interconnect AK Ring In Use; Up and Even event=0x1c,umask=1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity unc_s_ring_ak_used.up_odd uncore interconnect AK Ring In Use; Up and Odd event=0x1c,umask=2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity unc_s_ring_bl_used.all uncore interconnect BL Ring in Use; All event=0x1d,umask=0xf 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_s_ring_bl_used.down uncore interconnect BL Ring in Use; Down event=0x1d,umask=0xc 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_s_ring_bl_used.down_even uncore interconnect BL Ring in Use; Down and Event event=0x1d,umask=4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Event ring polarity unc_s_ring_bl_used.down_odd uncore interconnect BL Ring in Use; Down and Odd event=0x1d,umask=8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity unc_s_ring_bl_used.up uncore interconnect BL Ring in Use; Up event=0x1d,umask=3 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_s_ring_bl_used.up_even uncore interconnect BL Ring in Use; Up and Even event=0x1d,umask=1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity unc_s_ring_bl_used.up_odd uncore interconnect BL Ring in Use; Up and Odd event=0x1d,umask=2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity unc_s_ring_bounces.ad_cache uncore interconnect Number of LLC responses that bounced on the Ring event=5,umask=1 01 unc_s_ring_bounces.ak_core uncore interconnect Number of LLC responses that bounced on the Ring.; Acknowledgements to core event=5,umask=2 01 unc_s_ring_bounces.bl_core uncore interconnect Number of LLC responses that bounced on the Ring.; Data Responses to core event=5,umask=4 01 unc_s_ring_bounces.iv_core uncore interconnect Number of LLC responses that bounced on the Ring.; Snoops of processor's cache event=5,umask=8 01 unc_s_ring_iv_used.dn uncore interconnect BL Ring in Use; Any event=0x1e,umask=0xc 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. There is only 1 IV ring in HSX. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters any polarity unc_s_ring_iv_used.up uncore interconnect BL Ring in Use; Any event=0x1e,umask=3 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. There is only 1 IV ring in HSX. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters any polarity unc_s_ring_sink_starved.ad_cache uncore interconnect UNC_S_RING_SINK_STARVED.AD_CACHE event=6,umask=1 01 unc_s_ring_sink_starved.ak_core uncore interconnect UNC_S_RING_SINK_STARVED.AK_CORE event=6,umask=2 01 unc_s_ring_sink_starved.bl_core uncore interconnect UNC_S_RING_SINK_STARVED.BL_CORE event=6,umask=4 01 unc_s_ring_sink_starved.iv_core uncore interconnect UNC_S_RING_SINK_STARVED.IV_CORE event=6,umask=8 01 unc_s_rxr_busy_starved.ad_bnc uncore interconnect Injection Starvation; AD - Bounces event=0x15,umask=2 01 Counts injection starvation. This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time. In this case, the Ingress but unable to forward to Egress because a message (credited/bounceable) is being sent unc_s_rxr_busy_starved.ad_crd uncore interconnect Injection Starvation; AD - Credits event=0x15,umask=1 01 Counts injection starvation. This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time. In this case, the Ingress but unable to forward to Egress because a message (credited/bounceable) is being sent unc_s_rxr_busy_starved.bl_bnc uncore interconnect Injection Starvation; BL - Bounces event=0x15,umask=8 01 Counts injection starvation. This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time. In this case, the Ingress but unable to forward to Egress because a message (credited/bounceable) is being sent unc_s_rxr_busy_starved.bl_crd uncore interconnect Injection Starvation; BL - Credits event=0x15,umask=4 01 Counts injection starvation. This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time. In this case, the Ingress but unable to forward to Egress because a message (credited/bounceable) is being sent unc_s_rxr_bypass.ad_bnc uncore interconnect Bypass; AD - Bounces event=0x12,umask=2 01 Bypass the Sbo Ingress unc_s_rxr_bypass.ad_crd uncore interconnect Bypass; AD - Credits event=0x12,umask=1 01 Bypass the Sbo Ingress unc_s_rxr_bypass.ak uncore interconnect Bypass; AK event=0x12,umask=0x10 01 Bypass the Sbo Ingress unc_s_rxr_bypass.bl_bnc uncore interconnect Bypass; BL - Bounces event=0x12,umask=8 01 Bypass the Sbo Ingress unc_s_rxr_bypass.bl_crd uncore interconnect Bypass; BL - Credits event=0x12,umask=4 01 Bypass the Sbo Ingress unc_s_rxr_bypass.iv uncore interconnect Bypass; IV event=0x12,umask=0x20 01 Bypass the Sbo Ingress unc_s_rxr_crd_starved.ad_bnc uncore interconnect Injection Starvation; AD - Bounces event=0x14,umask=2 01 Counts injection starvation. This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time. In this case, the Ingress but unable to forward to Egress due to lack of credit unc_s_rxr_crd_starved.ad_crd uncore interconnect Injection Starvation; AD - Credits event=0x14,umask=1 01 Counts injection starvation. This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time. In this case, the Ingress but unable to forward to Egress due to lack of credit unc_s_rxr_crd_starved.ak uncore interconnect Injection Starvation; AK event=0x14,umask=0x10 01 Counts injection starvation. This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time. In this case, the Ingress but unable to forward to Egress due to lack of credit unc_s_rxr_crd_starved.bl_bnc uncore interconnect Injection Starvation; BL - Bounces event=0x14,umask=8 01 Counts injection starvation. This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time. In this case, the Ingress but unable to forward to Egress due to lack of credit unc_s_rxr_crd_starved.bl_crd uncore interconnect Injection Starvation; BL - Credits event=0x14,umask=4 01 Counts injection starvation. This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time. In this case, the Ingress but unable to forward to Egress due to lack of credit unc_s_rxr_crd_starved.ifv uncore interconnect Injection Starvation; IVF Credit event=0x14,umask=0x40 01 Counts injection starvation. This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time. In this case, the Ingress but unable to forward to Egress due to lack of credit unc_s_rxr_crd_starved.iv uncore interconnect Injection Starvation; IV event=0x14,umask=0x20 01 Counts injection starvation. This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time. In this case, the Ingress but unable to forward to Egress due to lack of credit unc_s_rxr_inserts.ad_bnc uncore interconnect Ingress Allocations; AD - Bounces event=0x13,umask=2 01 Number of allocations into the Sbo Ingress The Ingress is used to queue up requests received from the ring unc_s_rxr_inserts.ad_crd uncore interconnect Ingress Allocations; AD - Credits event=0x13,umask=1 01 Number of allocations into the Sbo Ingress The Ingress is used to queue up requests received from the ring unc_s_rxr_inserts.ak uncore interconnect Ingress Allocations; AK event=0x13,umask=0x10 01 Number of allocations into the Sbo Ingress The Ingress is used to queue up requests received from the ring unc_s_rxr_inserts.bl_bnc uncore interconnect Ingress Allocations; BL - Bounces event=0x13,umask=8 01 Number of allocations into the Sbo Ingress The Ingress is used to queue up requests received from the ring unc_s_rxr_inserts.bl_crd uncore interconnect Ingress Allocations; BL - Credits event=0x13,umask=4 01 Number of allocations into the Sbo Ingress The Ingress is used to queue up requests received from the ring unc_s_rxr_inserts.iv uncore interconnect Ingress Allocations; IV event=0x13,umask=0x20 01 Number of allocations into the Sbo Ingress The Ingress is used to queue up requests received from the ring unc_s_rxr_occupancy.ad_bnc uncore interconnect Ingress Occupancy; AD - Bounces event=0x11,umask=2 01 Occupancy event for the Ingress buffers in the Sbo. The Ingress is used to queue up requests received from the ring unc_s_rxr_occupancy.ad_crd uncore interconnect Ingress Occupancy; AD - Credits event=0x11,umask=1 01 Occupancy event for the Ingress buffers in the Sbo. The Ingress is used to queue up requests received from the ring unc_s_rxr_occupancy.ak uncore interconnect Ingress Occupancy; AK event=0x11,umask=0x10 01 Occupancy event for the Ingress buffers in the Sbo. The Ingress is used to queue up requests received from the ring unc_s_rxr_occupancy.bl_bnc uncore interconnect Ingress Occupancy; BL - Bounces event=0x11,umask=8 01 Occupancy event for the Ingress buffers in the Sbo. The Ingress is used to queue up requests received from the ring unc_s_rxr_occupancy.bl_crd uncore interconnect Ingress Occupancy; BL - Credits event=0x11,umask=4 01 Occupancy event for the Ingress buffers in the Sbo. The Ingress is used to queue up requests received from the ring unc_s_rxr_occupancy.iv uncore interconnect Ingress Occupancy; IV event=0x11,umask=0x20 01 Occupancy event for the Ingress buffers in the Sbo. The Ingress is used to queue up requests received from the ring unc_s_txr_ads_used.ad uncore interconnect UNC_S_TxR_ADS_USED.AD event=4,umask=1 01 unc_s_txr_ads_used.ak uncore interconnect UNC_S_TxR_ADS_USED.AK event=4,umask=2 01 unc_s_txr_ads_used.bl uncore interconnect UNC_S_TxR_ADS_USED.BL event=4,umask=4 01 unc_s_txr_inserts.ad_bnc uncore interconnect Egress Allocations; AD - Bounces event=2,umask=2 01 Number of allocations into the Sbo Egress. The Egress is used to queue up requests destined for the ring unc_s_txr_inserts.ad_crd uncore interconnect Egress Allocations; AD - Credits event=2,umask=1 01 Number of allocations into the Sbo Egress. The Egress is used to queue up requests destined for the ring unc_s_txr_inserts.ak uncore interconnect Egress Allocations; AK event=2,umask=0x10 01 Number of allocations into the Sbo Egress. The Egress is used to queue up requests destined for the ring unc_s_txr_inserts.bl_bnc uncore interconnect Egress Allocations; BL - Bounces event=2,umask=8 01 Number of allocations into the Sbo Egress. The Egress is used to queue up requests destined for the ring unc_s_txr_inserts.bl_crd uncore interconnect Egress Allocations; BL - Credits event=2,umask=4 01 Number of allocations into the Sbo Egress. The Egress is used to queue up requests destined for the ring unc_s_txr_inserts.iv uncore interconnect Egress Allocations; IV event=2,umask=0x20 01 Number of allocations into the Sbo Egress. The Egress is used to queue up requests destined for the ring unc_s_txr_occupancy.ad_bnc uncore interconnect Egress Occupancy; AD - Bounces event=1,umask=2 01 Occupancy event for the Egress buffers in the Sbo. The egress is used to queue up requests destined for the ring unc_s_txr_occupancy.ad_crd uncore interconnect Egress Occupancy; AD - Credits event=1,umask=1 01 Occupancy event for the Egress buffers in the Sbo. The egress is used to queue up requests destined for the ring unc_s_txr_occupancy.ak uncore interconnect Egress Occupancy; AK event=1,umask=0x10 01 Occupancy event for the Egress buffers in the Sbo. The egress is used to queue up requests destined for the ring unc_s_txr_occupancy.bl_bnc uncore interconnect Egress Occupancy; BL - Bounces event=1,umask=8 01 Occupancy event for the Egress buffers in the Sbo. The egress is used to queue up requests destined for the ring unc_s_txr_occupancy.bl_crd uncore interconnect Egress Occupancy; BL - Credits event=1,umask=4 01 Occupancy event for the Egress buffers in the Sbo. The egress is used to queue up requests destined for the ring unc_s_txr_occupancy.iv uncore interconnect Egress Occupancy; IV event=1,umask=0x20 01 Occupancy event for the Egress buffers in the Sbo. The egress is used to queue up requests destined for the ring unc_s_txr_starved.ad uncore interconnect Injection Starvation; Onto AD Ring event=3,umask=1 01 Counts injection starvation. This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time unc_s_txr_starved.ak uncore interconnect Injection Starvation; Onto AK Ring event=3,umask=2 01 Counts injection starvation. This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time unc_s_txr_starved.bl uncore interconnect Injection Starvation; Onto BL Ring event=3,umask=4 01 Counts injection starvation. This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time unc_s_txr_starved.iv uncore interconnect Injection Starvation; Onto IV Ring event=3,umask=8 01 Counts injection starvation. This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time unc_u_clockticks uncore interconnect Clockticks in the UBOX using a dedicated 48-bit Fixed Counter event=0xff 01 llc_misses.mem_read uncore memory read requests to memory controller. Derived from unc_m_cas_count.rd event=4,umask=3 0164Bytes DRAM RD_CAS and WR_CAS Commands; Counts the total number of DRAM Read CAS commands issued on this channel (including underfills) llc_misses.mem_write uncore memory write requests to memory controller. Derived from unc_m_cas_count.wr event=4,umask=0xc 0164Bytes DRAM RD_CAS and WR_CAS Commands; Counts the total number of DRAM Write CAS commands issued on this channel unc_m_clockticks uncore memory Clockticks in the Memory Controller using a dedicated 48-bit Fixed Counter event=0xff 01 unc_m_clockticks_p uncore memory Clockticks in the Memory Controller using one of the programmable counters event=0 01 unc_m_dclockticks uncore memory This event is deprecated. Refer to new event UNC_M_CLOCKTICKS_P event=0 11 l1d.replacement cache L1D data line replacements event=0x51,period=2000003,umask=1 00 Counts L1D data line replacements including opportunistic replacements, and replacements that require stall-for-replace or block-for-replace l1d_pend_miss.fb_full cache Number of times a request needed a FB entry but there was no entry available for it. That is the FB unavailability was dominant reason for blocking the request. A request includes cacheable/uncacheable demands that is load, store or SW prefetch event=0x48,period=2000003,umask=2 00 Number of times a request needed a FB (Fill Buffer) entry but there was no entry available for it. A request includes cacheable/uncacheable demands that are load, store or SW prefetch instructions l1d_pend_miss.pending cache L1D miss outstandings duration in cycles event=0x48,period=2000003,umask=1 00 Counts duration of L1D miss outstanding, that is each cycle number of Fill Buffers (FB) outstanding required by Demand Reads. FB either is held by demand loads, or it is held by non-demand loads and gets hit at least once by demand. The valid outstanding interval is defined until the FB deallocation by one of the following ways: from FB allocation, if FB is allocated by demand from the demand Hit FB, if it is allocated by hardware or software prefetch.Note: In the L1D, a Demand Read contains cacheable or noncacheable demand loads, including ones causing cache-line splits and reads due to page walks resulted from any request type l1d_pend_miss.pending_cycles cache Cycles with L1D load Misses outstanding event=0x48,cmask=1,period=2000003,umask=1 00 Counts duration of L1D miss outstanding in cycles l2_lines_in.all cache L2 cache lines filling L2 event=0xf1,period=100003,umask=0x1f 00 Counts the number of L2 cache lines filling the L2. Counting does not cover rejects l2_lines_out.non_silent cache Counts the number of lines that are evicted by L2 cache when triggered by an L2 cache fill. Those lines can be either in modified state or clean state. Modified lines may either be written back to L3 or directly written to memory and not allocated in L3. Clean lines may either be allocated in L3 or dropped event=0xf2,period=200003,umask=2 00 Counts the number of lines that are evicted by L2 cache when triggered by an L2 cache fill. Those lines can be either in modified state or clean state. Modified lines may either be written back to L3 or directly written to memory and not allocated in L3. Clean lines may either be allocated in L3 or dropped l2_lines_out.silent cache Counts the number of lines that are silently dropped by L2 cache when triggered by an L2 cache fill. These lines are typically in Shared state. A non-threaded event event=0xf2,period=200003,umask=1 00 l2_lines_out.useless_hwpf cache Counts the number of lines that have been hardware prefetched but not used and now evicted by L2 cache event=0xf2,period=200003,umask=4 00 l2_lines_out.useless_pref cache This event is deprecated. Refer to new event L2_LINES_OUT.USELESS_HWPF event=0xf2,period=200003,umask=4 10 l2_rqsts.all_demand_data_rd cache Demand Data Read requests event=0x24,period=200003,umask=0xe1 00 Counts the number of demand Data Read requests (including requests from L1D hardware prefetchers). These loads may hit or miss L2 cache. Only non rejected loads are counted l2_rqsts.all_demand_miss cache Demand requests that miss L2 cache event=0x24,period=200003,umask=0x27 00 Demand requests that miss L2 cache l2_rqsts.all_demand_references cache Demand requests to L2 cache event=0x24,period=200003,umask=0xe7 00 Demand requests to L2 cache l2_rqsts.all_pf cache Requests from the L1/L2/L3 hardware prefetchers or Load software prefetches event=0x24,period=200003,umask=0xf8 00 Counts the total number of requests from the L2 hardware prefetchers l2_rqsts.demand_data_rd_miss cache Demand Data Read miss L2, no rejects event=0x24,period=200003,umask=0x21 00 Counts the number of demand Data Read requests that miss L2 cache. Only not rejected loads are counted l2_rqsts.miss cache All requests that miss L2 cache event=0x24,period=200003,umask=0x3f 00 All requests that miss L2 cache l2_rqsts.pf_hit cache Requests from the L1/L2/L3 hardware prefetchers or Load software prefetches that hit L2 cache event=0x24,period=200003,umask=0xd8 00 Counts requests from the L1/L2/L3 hardware prefetchers or Load software prefetches that hit L2 cache l2_rqsts.pf_miss cache Requests from the L1/L2/L3 hardware prefetchers or Load software prefetches that miss L2 cache event=0x24,period=200003,umask=0x38 00 Counts requests from the L1/L2/L3 hardware prefetchers or Load software prefetches that miss L2 cache l2_rqsts.references cache All L2 requests event=0x24,period=200003,umask=0xff 00 All L2 requests l2_trans.l2_wb cache L2 writebacks that access L2 cache event=0xf0,period=200003,umask=0x40 00 Counts L2 writebacks that access L2 cache longest_lat_cache.miss cache Core-originated cacheable demand requests missed L3 Spec update: SKL057 event=0x2e,period=100003,umask=0x41 00 Counts core-originated cacheable requests that miss the L3 cache (Longest Latency cache). Requests include data and code reads, Reads-for-Ownership (RFOs), speculative accesses and hardware prefetches from L1 and L2. It does not include all misses to the L3 Spec update: SKL057 longest_lat_cache.reference cache Core-originated cacheable demand requests that refer to L3 Spec update: SKL057 event=0x2e,period=100003,umask=0x4f 00 Counts core-originated cacheable requests to the L3 cache (Longest Latency cache). Requests include data and code reads, Reads-for-Ownership (RFOs), speculative accesses and hardware prefetches from L1 and L2. It does not include all accesses to the L3 Spec update: SKL057 mem_inst_retired.all_loads cache Retired load instructions Supports address when precise (Precise event) event=0xd0,period=2000003,umask=0x81 00 Counts all retired load instructions. This event accounts for SW prefetch instructions of PREFETCHNTA or PREFETCHT0/1/2 or PREFETCHW Supports address when precise (Precise event) mem_inst_retired.all_stores cache Retired store instructions Supports address when precise (Precise event) event=0xd0,period=2000003,umask=0x82 00 Counts all retired store instructions Supports address when precise (Precise event) mem_inst_retired.any cache All retired memory instructions Supports address when precise (Precise event) event=0xd0,period=2000003,umask=0x83 00 Counts all retired memory instructions - loads and stores Supports address when precise (Precise event) mem_inst_retired.lock_loads cache Retired load instructions with locked access Supports address when precise (Precise event) event=0xd0,period=100007,umask=0x21 00 mem_inst_retired.split_loads cache Retired load instructions that split across a cacheline boundary Supports address when precise (Precise event) event=0xd0,period=100003,umask=0x41 00 Counts retired load instructions that split across a cacheline boundary Supports address when precise (Precise event) mem_inst_retired.split_stores cache Retired store instructions that split across a cacheline boundary Supports address when precise (Precise event) event=0xd0,period=100003,umask=0x42 00 Counts retired store instructions that split across a cacheline boundary Supports address when precise (Precise event) mem_inst_retired.stlb_miss_loads cache Retired load instructions that miss the STLB Supports address when precise (Precise event) event=0xd0,period=100003,umask=0x11 00 Number of retired load instructions that (start a) miss in the 2nd-level TLB (STLB) Supports address when precise (Precise event) mem_inst_retired.stlb_miss_stores cache Retired store instructions that miss the STLB Supports address when precise (Precise event) event=0xd0,period=100003,umask=0x12 00 Number of retired store instructions that (start a) miss in the 2nd-level TLB (STLB) Supports address when precise (Precise event) mem_load_l3_hit_retired.xsnp_hit cache Retired load instructions which data sources were L3 and cross-core snoop hits in on-pkg core cache Supports address when precise (Precise event) event=0xd2,period=20011,umask=2 00 Retired load instructions which data sources were L3 and cross-core snoop hits in on-pkg core cache Supports address when precise (Precise event) mem_load_l3_hit_retired.xsnp_hitm cache Retired load instructions which data sources were HitM responses from shared L3 Supports address when precise (Precise event) event=0xd2,period=20011,umask=4 00 Retired load instructions which data sources were HitM responses from shared L3 Supports address when precise (Precise event) mem_load_l3_hit_retired.xsnp_miss cache Retired load instructions which data sources were L3 hit and cross-core snoop missed in on-pkg core cache Supports address when precise (Precise event) event=0xd2,period=20011,umask=1 00 mem_load_l3_hit_retired.xsnp_none cache Retired load instructions which data sources were hits in L3 without snoops required Supports address when precise (Precise event) event=0xd2,period=100003,umask=8 00 Retired load instructions which data sources were hits in L3 without snoops required Supports address when precise (Precise event) mem_load_l3_miss_retired.local_dram cache Retired load instructions which data sources missed L3 but serviced from local dram Supports address when precise (Precise event) event=0xd3,period=100007,umask=1 00 Retired load instructions which data sources missed L3 but serviced from local DRAM Supports address when precise (Precise event) mem_load_l3_miss_retired.remote_dram cache Retired load instructions which data sources missed L3 but serviced from remote dram Supports address when precise (Precise event) event=0xd3,period=100007,umask=2 00 mem_load_l3_miss_retired.remote_fwd cache Retired load instructions whose data sources was forwarded from a remote cache Supports address when precise event=0xd3,period=100007,umask=8 00 Retired load instructions whose data sources was forwarded from a remote cache Supports address when precise mem_load_l3_miss_retired.remote_hitm cache Retired load instructions whose data sources was remote HITM Supports address when precise (Precise event) event=0xd3,period=100007,umask=4 00 Retired load instructions whose data sources was remote HITM Supports address when precise (Precise event) mem_load_l3_miss_retired.remote_pmm cache Retired load instructions with remote Intel(R) Optane(TM) DC persistent memory as the data source where the data request missed all caches Supports address when precise (Precise event) event=0xd3,period=100007,umask=0x10 00 Counts retired load instructions with remote Intel(R) Optane(TM) DC persistent memory as the data source and the data request missed L3 (AppDirect or Memory Mode) and DRAM cache(Memory Mode) Supports address when precise (Precise event) mem_load_misc_retired.uc cache Retired instructions with at least 1 uncacheable load or lock Supports address when precise (Precise event) event=0xd4,period=100007,umask=4 00 mem_load_retired.fb_hit cache Retired load instructions which data sources were load missed L1 but hit FB due to preceding miss to the same cache line with data not ready Supports address when precise (Precise event) event=0xd1,period=100007,umask=0x40 00 Counts retired load instructions with at least one uop was load missed in L1 but hit FB (Fill Buffers) due to preceding miss to the same cache line with data not ready Supports address when precise (Precise event) mem_load_retired.l1_hit cache Retired load instructions with L1 cache hits as data sources Supports address when precise (Precise event) event=0xd1,period=2000003,umask=1 00 Counts retired load instructions with at least one uop that hit in the L1 data cache. This event includes all SW prefetches and lock instructions regardless of the data source Supports address when precise (Precise event) mem_load_retired.l1_miss cache Retired load instructions missed L1 cache as data sources Supports address when precise (Precise event) event=0xd1,period=100003,umask=8 00 Counts retired load instructions with at least one uop that missed in the L1 cache Supports address when precise (Precise event) mem_load_retired.l2_hit cache Retired load instructions with L2 cache hits as data sources Supports address when precise (Precise event) event=0xd1,period=100003,umask=2 00 Retired load instructions with L2 cache hits as data sources Supports address when precise (Precise event) mem_load_retired.l2_miss cache Retired load instructions missed L2 cache as data sources Supports address when precise (Precise event) event=0xd1,period=50021,umask=0x10 00 Retired load instructions missed L2 cache as data sources Supports address when precise (Precise event) mem_load_retired.l3_hit cache Retired load instructions with L3 cache hits as data sources Supports address when precise (Precise event) event=0xd1,period=50021,umask=4 00 Counts retired load instructions with at least one uop that hit in the L3 cache Supports address when precise (Precise event) mem_load_retired.l3_miss cache Retired load instructions missed L3 cache as data sources Supports address when precise (Precise event) event=0xd1,period=100007,umask=0x20 00 Counts retired load instructions with at least one uop that missed in the L3 cache Supports address when precise (Precise event) mem_load_retired.local_pmm cache Retired load instructions with local Intel(R) Optane(TM) DC persistent memory as the data source where the data request missed all caches Supports address when precise (Precise event) event=0xd1,period=100003,umask=0x80 00 Counts retired load instructions with local Intel(R) Optane(TM) DC persistent memory as the data source and the data request missed L3 (AppDirect or Memory Mode) and DRAM cache(Memory Mode) Supports address when precise (Precise event) ocr.all_data_rd.l3_hit.any_snoop cache OCR.ALL_DATA_RD.L3_HIT.ANY_SNOOP OCR.ALL_DATA_RD.L3_HIT.ANY_SNOOP OCR.ALL_DATA_RD.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0491 00 ocr.all_data_rd.l3_hit.hitm_other_core cache OCR.ALL_DATA_RD.L3_HIT.HITM_OTHER_CORE OCR.ALL_DATA_RD.L3_HIT.HITM_OTHER_CORE OCR.ALL_DATA_RD.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0491 00 ocr.all_data_rd.l3_hit.hit_other_core_fwd cache OCR.ALL_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0491 00 ocr.all_data_rd.l3_hit.hit_other_core_no_fwd cache OCR.ALL_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0491 00 ocr.all_data_rd.l3_hit.no_snoop_needed cache OCR.ALL_DATA_RD.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0491 00 ocr.all_data_rd.l3_hit.snoop_hit_with_fwd cache OCR.ALL_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C0491 00 ocr.all_data_rd.l3_hit.snoop_miss cache OCR.ALL_DATA_RD.L3_HIT.SNOOP_MISS OCR.ALL_DATA_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0491 00 ocr.all_data_rd.l3_hit.snoop_none cache OCR.ALL_DATA_RD.L3_HIT.SNOOP_NONE OCR.ALL_DATA_RD.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0491 00 ocr.all_data_rd.l3_hit_e.any_snoop cache OCR.ALL_DATA_RD.L3_HIT_E.ANY_SNOOP OCR.ALL_DATA_RD.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80080491 00 ocr.all_data_rd.l3_hit_e.hitm_other_core cache OCR.ALL_DATA_RD.L3_HIT_E.HITM_OTHER_CORE OCR.ALL_DATA_RD.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080491 00 ocr.all_data_rd.l3_hit_e.hit_other_core_fwd cache OCR.ALL_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800080491 00 ocr.all_data_rd.l3_hit_e.hit_other_core_no_fwd cache OCR.ALL_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400080491 00 ocr.all_data_rd.l3_hit_e.no_snoop_needed cache OCR.ALL_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100080491 00 ocr.all_data_rd.l3_hit_e.snoop_miss cache OCR.ALL_DATA_RD.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200080491 00 ocr.all_data_rd.l3_hit_e.snoop_none cache OCR.ALL_DATA_RD.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80080491 00 ocr.all_data_rd.l3_hit_f.any_snoop cache OCR.ALL_DATA_RD.L3_HIT_F.ANY_SNOOP OCR.ALL_DATA_RD.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80200491 00 ocr.all_data_rd.l3_hit_f.hitm_other_core cache OCR.ALL_DATA_RD.L3_HIT_F.HITM_OTHER_CORE OCR.ALL_DATA_RD.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000200491 00 ocr.all_data_rd.l3_hit_f.hit_other_core_fwd cache OCR.ALL_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800200491 00 ocr.all_data_rd.l3_hit_f.hit_other_core_no_fwd cache OCR.ALL_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400200491 00 ocr.all_data_rd.l3_hit_f.no_snoop_needed cache OCR.ALL_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100200491 00 ocr.all_data_rd.l3_hit_f.snoop_miss cache OCR.ALL_DATA_RD.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200200491 00 ocr.all_data_rd.l3_hit_f.snoop_none cache OCR.ALL_DATA_RD.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80200491 00 ocr.all_data_rd.l3_hit_m.any_snoop cache OCR.ALL_DATA_RD.L3_HIT_M.ANY_SNOOP OCR.ALL_DATA_RD.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80040491 00 ocr.all_data_rd.l3_hit_m.hitm_other_core cache OCR.ALL_DATA_RD.L3_HIT_M.HITM_OTHER_CORE OCR.ALL_DATA_RD.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040491 00 ocr.all_data_rd.l3_hit_m.hit_other_core_fwd cache OCR.ALL_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800040491 00 ocr.all_data_rd.l3_hit_m.hit_other_core_no_fwd cache OCR.ALL_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400040491 00 ocr.all_data_rd.l3_hit_m.no_snoop_needed cache OCR.ALL_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100040491 00 ocr.all_data_rd.l3_hit_m.snoop_miss cache OCR.ALL_DATA_RD.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200040491 00 ocr.all_data_rd.l3_hit_m.snoop_none cache OCR.ALL_DATA_RD.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80040491 00 ocr.all_data_rd.l3_hit_s.any_snoop cache OCR.ALL_DATA_RD.L3_HIT_S.ANY_SNOOP OCR.ALL_DATA_RD.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80100491 00 ocr.all_data_rd.l3_hit_s.hitm_other_core cache OCR.ALL_DATA_RD.L3_HIT_S.HITM_OTHER_CORE OCR.ALL_DATA_RD.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100491 00 ocr.all_data_rd.l3_hit_s.hit_other_core_fwd cache OCR.ALL_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800100491 00 ocr.all_data_rd.l3_hit_s.hit_other_core_no_fwd cache OCR.ALL_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400100491 00 ocr.all_data_rd.l3_hit_s.no_snoop_needed cache OCR.ALL_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100100491 00 ocr.all_data_rd.l3_hit_s.snoop_miss cache OCR.ALL_DATA_RD.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200100491 00 ocr.all_data_rd.l3_hit_s.snoop_none cache OCR.ALL_DATA_RD.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80100491 00 ocr.all_pf_data_rd.l3_hit.any_snoop cache OCR.ALL_PF_DATA_RD.L3_HIT.ANY_SNOOP OCR.ALL_PF_DATA_RD.L3_HIT.ANY_SNOOP OCR.ALL_PF_DATA_RD.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0490 00 ocr.all_pf_data_rd.l3_hit.hitm_other_core cache OCR.ALL_PF_DATA_RD.L3_HIT.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.L3_HIT.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0490 00 ocr.all_pf_data_rd.l3_hit.hit_other_core_fwd cache OCR.ALL_PF_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0490 00 ocr.all_pf_data_rd.l3_hit.hit_other_core_no_fwd cache OCR.ALL_PF_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0490 00 ocr.all_pf_data_rd.l3_hit.no_snoop_needed cache OCR.ALL_PF_DATA_RD.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0490 00 ocr.all_pf_data_rd.l3_hit.snoop_hit_with_fwd cache OCR.ALL_PF_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C0490 00 ocr.all_pf_data_rd.l3_hit.snoop_miss cache OCR.ALL_PF_DATA_RD.L3_HIT.SNOOP_MISS OCR.ALL_PF_DATA_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0490 00 ocr.all_pf_data_rd.l3_hit.snoop_none cache OCR.ALL_PF_DATA_RD.L3_HIT.SNOOP_NONE OCR.ALL_PF_DATA_RD.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0490 00 ocr.all_pf_data_rd.l3_hit_e.any_snoop cache OCR.ALL_PF_DATA_RD.L3_HIT_E.ANY_SNOOP OCR.ALL_PF_DATA_RD.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80080490 00 ocr.all_pf_data_rd.l3_hit_e.hitm_other_core cache OCR.ALL_PF_DATA_RD.L3_HIT_E.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080490 00 ocr.all_pf_data_rd.l3_hit_e.hit_other_core_fwd cache OCR.ALL_PF_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800080490 00 ocr.all_pf_data_rd.l3_hit_e.hit_other_core_no_fwd cache OCR.ALL_PF_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400080490 00 ocr.all_pf_data_rd.l3_hit_e.no_snoop_needed cache OCR.ALL_PF_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100080490 00 ocr.all_pf_data_rd.l3_hit_e.snoop_miss cache OCR.ALL_PF_DATA_RD.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200080490 00 ocr.all_pf_data_rd.l3_hit_e.snoop_none cache OCR.ALL_PF_DATA_RD.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80080490 00 ocr.all_pf_data_rd.l3_hit_f.any_snoop cache OCR.ALL_PF_DATA_RD.L3_HIT_F.ANY_SNOOP OCR.ALL_PF_DATA_RD.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80200490 00 ocr.all_pf_data_rd.l3_hit_f.hitm_other_core cache OCR.ALL_PF_DATA_RD.L3_HIT_F.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000200490 00 ocr.all_pf_data_rd.l3_hit_f.hit_other_core_fwd cache OCR.ALL_PF_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800200490 00 ocr.all_pf_data_rd.l3_hit_f.hit_other_core_no_fwd cache OCR.ALL_PF_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400200490 00 ocr.all_pf_data_rd.l3_hit_f.no_snoop_needed cache OCR.ALL_PF_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100200490 00 ocr.all_pf_data_rd.l3_hit_f.snoop_miss cache OCR.ALL_PF_DATA_RD.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200200490 00 ocr.all_pf_data_rd.l3_hit_f.snoop_none cache OCR.ALL_PF_DATA_RD.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80200490 00 ocr.all_pf_data_rd.l3_hit_m.any_snoop cache OCR.ALL_PF_DATA_RD.L3_HIT_M.ANY_SNOOP OCR.ALL_PF_DATA_RD.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80040490 00 ocr.all_pf_data_rd.l3_hit_m.hitm_other_core cache OCR.ALL_PF_DATA_RD.L3_HIT_M.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040490 00 ocr.all_pf_data_rd.l3_hit_m.hit_other_core_fwd cache OCR.ALL_PF_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800040490 00 ocr.all_pf_data_rd.l3_hit_m.hit_other_core_no_fwd cache OCR.ALL_PF_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400040490 00 ocr.all_pf_data_rd.l3_hit_m.no_snoop_needed cache OCR.ALL_PF_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100040490 00 ocr.all_pf_data_rd.l3_hit_m.snoop_miss cache OCR.ALL_PF_DATA_RD.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200040490 00 ocr.all_pf_data_rd.l3_hit_m.snoop_none cache OCR.ALL_PF_DATA_RD.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80040490 00 ocr.all_pf_data_rd.l3_hit_s.any_snoop cache OCR.ALL_PF_DATA_RD.L3_HIT_S.ANY_SNOOP OCR.ALL_PF_DATA_RD.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80100490 00 ocr.all_pf_data_rd.l3_hit_s.hitm_other_core cache OCR.ALL_PF_DATA_RD.L3_HIT_S.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100490 00 ocr.all_pf_data_rd.l3_hit_s.hit_other_core_fwd cache OCR.ALL_PF_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800100490 00 ocr.all_pf_data_rd.l3_hit_s.hit_other_core_no_fwd cache OCR.ALL_PF_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400100490 00 ocr.all_pf_data_rd.l3_hit_s.no_snoop_needed cache OCR.ALL_PF_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100100490 00 ocr.all_pf_data_rd.l3_hit_s.snoop_miss cache OCR.ALL_PF_DATA_RD.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200100490 00 ocr.all_pf_data_rd.l3_hit_s.snoop_none cache OCR.ALL_PF_DATA_RD.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80100490 00 ocr.all_pf_rfo.l3_hit.any_snoop cache OCR.ALL_PF_RFO.L3_HIT.ANY_SNOOP OCR.ALL_PF_RFO.L3_HIT.ANY_SNOOP OCR.ALL_PF_RFO.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0120 00 ocr.all_pf_rfo.l3_hit.hitm_other_core cache OCR.ALL_PF_RFO.L3_HIT.HITM_OTHER_CORE OCR.ALL_PF_RFO.L3_HIT.HITM_OTHER_CORE OCR.ALL_PF_RFO.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0120 00 ocr.all_pf_rfo.l3_hit.hit_other_core_fwd cache OCR.ALL_PF_RFO.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0120 00 ocr.all_pf_rfo.l3_hit.hit_other_core_no_fwd cache OCR.ALL_PF_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0120 00 ocr.all_pf_rfo.l3_hit.no_snoop_needed cache OCR.ALL_PF_RFO.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0120 00 ocr.all_pf_rfo.l3_hit.snoop_hit_with_fwd cache OCR.ALL_PF_RFO.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C0120 00 ocr.all_pf_rfo.l3_hit.snoop_miss cache OCR.ALL_PF_RFO.L3_HIT.SNOOP_MISS OCR.ALL_PF_RFO.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0120 00 ocr.all_pf_rfo.l3_hit.snoop_none cache OCR.ALL_PF_RFO.L3_HIT.SNOOP_NONE OCR.ALL_PF_RFO.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0120 00 ocr.all_pf_rfo.l3_hit_e.any_snoop cache OCR.ALL_PF_RFO.L3_HIT_E.ANY_SNOOP OCR.ALL_PF_RFO.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80080120 00 ocr.all_pf_rfo.l3_hit_e.hitm_other_core cache OCR.ALL_PF_RFO.L3_HIT_E.HITM_OTHER_CORE OCR.ALL_PF_RFO.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080120 00 ocr.all_pf_rfo.l3_hit_e.hit_other_core_fwd cache OCR.ALL_PF_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800080120 00 ocr.all_pf_rfo.l3_hit_e.hit_other_core_no_fwd cache OCR.ALL_PF_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400080120 00 ocr.all_pf_rfo.l3_hit_e.no_snoop_needed cache OCR.ALL_PF_RFO.L3_HIT_E.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100080120 00 ocr.all_pf_rfo.l3_hit_e.snoop_miss cache OCR.ALL_PF_RFO.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200080120 00 ocr.all_pf_rfo.l3_hit_e.snoop_none cache OCR.ALL_PF_RFO.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80080120 00 ocr.all_pf_rfo.l3_hit_f.any_snoop cache OCR.ALL_PF_RFO.L3_HIT_F.ANY_SNOOP OCR.ALL_PF_RFO.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80200120 00 ocr.all_pf_rfo.l3_hit_f.hitm_other_core cache OCR.ALL_PF_RFO.L3_HIT_F.HITM_OTHER_CORE OCR.ALL_PF_RFO.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000200120 00 ocr.all_pf_rfo.l3_hit_f.hit_other_core_fwd cache OCR.ALL_PF_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800200120 00 ocr.all_pf_rfo.l3_hit_f.hit_other_core_no_fwd cache OCR.ALL_PF_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400200120 00 ocr.all_pf_rfo.l3_hit_f.no_snoop_needed cache OCR.ALL_PF_RFO.L3_HIT_F.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100200120 00 ocr.all_pf_rfo.l3_hit_f.snoop_miss cache OCR.ALL_PF_RFO.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200200120 00 ocr.all_pf_rfo.l3_hit_f.snoop_none cache OCR.ALL_PF_RFO.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80200120 00 ocr.all_pf_rfo.l3_hit_m.any_snoop cache OCR.ALL_PF_RFO.L3_HIT_M.ANY_SNOOP OCR.ALL_PF_RFO.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80040120 00 ocr.all_pf_rfo.l3_hit_m.hitm_other_core cache OCR.ALL_PF_RFO.L3_HIT_M.HITM_OTHER_CORE OCR.ALL_PF_RFO.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040120 00 ocr.all_pf_rfo.l3_hit_m.hit_other_core_fwd cache OCR.ALL_PF_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800040120 00 ocr.all_pf_rfo.l3_hit_m.hit_other_core_no_fwd cache OCR.ALL_PF_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400040120 00 ocr.all_pf_rfo.l3_hit_m.no_snoop_needed cache OCR.ALL_PF_RFO.L3_HIT_M.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100040120 00 ocr.all_pf_rfo.l3_hit_m.snoop_miss cache OCR.ALL_PF_RFO.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200040120 00 ocr.all_pf_rfo.l3_hit_m.snoop_none cache OCR.ALL_PF_RFO.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80040120 00 ocr.all_pf_rfo.l3_hit_s.any_snoop cache OCR.ALL_PF_RFO.L3_HIT_S.ANY_SNOOP OCR.ALL_PF_RFO.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80100120 00 ocr.all_pf_rfo.l3_hit_s.hitm_other_core cache OCR.ALL_PF_RFO.L3_HIT_S.HITM_OTHER_CORE OCR.ALL_PF_RFO.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100120 00 ocr.all_pf_rfo.l3_hit_s.hit_other_core_fwd cache OCR.ALL_PF_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800100120 00 ocr.all_pf_rfo.l3_hit_s.hit_other_core_no_fwd cache OCR.ALL_PF_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400100120 00 ocr.all_pf_rfo.l3_hit_s.no_snoop_needed cache OCR.ALL_PF_RFO.L3_HIT_S.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100100120 00 ocr.all_pf_rfo.l3_hit_s.snoop_miss cache OCR.ALL_PF_RFO.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200100120 00 ocr.all_pf_rfo.l3_hit_s.snoop_none cache OCR.ALL_PF_RFO.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80100120 00 ocr.all_reads.l3_hit.any_snoop cache OCR.ALL_READS.L3_HIT.ANY_SNOOP OCR.ALL_READS.L3_HIT.ANY_SNOOP OCR.ALL_READS.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C07F7 00 ocr.all_reads.l3_hit.hitm_other_core cache OCR.ALL_READS.L3_HIT.HITM_OTHER_CORE OCR.ALL_READS.L3_HIT.HITM_OTHER_CORE OCR.ALL_READS.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C07F7 00 ocr.all_reads.l3_hit.hit_other_core_fwd cache OCR.ALL_READS.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_READS.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_READS.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C07F7 00 ocr.all_reads.l3_hit.hit_other_core_no_fwd cache OCR.ALL_READS.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C07F7 00 ocr.all_reads.l3_hit.no_snoop_needed cache OCR.ALL_READS.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_READS.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_READS.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C07F7 00 ocr.all_reads.l3_hit.snoop_hit_with_fwd cache OCR.ALL_READS.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C07F7 00 ocr.all_reads.l3_hit.snoop_miss cache OCR.ALL_READS.L3_HIT.SNOOP_MISS OCR.ALL_READS.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C07F7 00 ocr.all_reads.l3_hit.snoop_none cache OCR.ALL_READS.L3_HIT.SNOOP_NONE OCR.ALL_READS.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C07F7 00 ocr.all_reads.l3_hit_e.any_snoop cache OCR.ALL_READS.L3_HIT_E.ANY_SNOOP OCR.ALL_READS.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F800807F7 00 ocr.all_reads.l3_hit_e.hitm_other_core cache OCR.ALL_READS.L3_HIT_E.HITM_OTHER_CORE OCR.ALL_READS.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10000807F7 00 ocr.all_reads.l3_hit_e.hit_other_core_fwd cache OCR.ALL_READS.L3_HIT_E.HIT_OTHER_CORE_FWD OCR.ALL_READS.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8000807F7 00 ocr.all_reads.l3_hit_e.hit_other_core_no_fwd cache OCR.ALL_READS.L3_HIT_E.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4000807F7 00 ocr.all_reads.l3_hit_e.no_snoop_needed cache OCR.ALL_READS.L3_HIT_E.NO_SNOOP_NEEDED OCR.ALL_READS.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1000807F7 00 ocr.all_reads.l3_hit_e.snoop_miss cache OCR.ALL_READS.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2000807F7 00 ocr.all_reads.l3_hit_e.snoop_none cache OCR.ALL_READS.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x800807F7 00 ocr.all_reads.l3_hit_f.any_snoop cache OCR.ALL_READS.L3_HIT_F.ANY_SNOOP OCR.ALL_READS.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F802007F7 00 ocr.all_reads.l3_hit_f.hitm_other_core cache OCR.ALL_READS.L3_HIT_F.HITM_OTHER_CORE OCR.ALL_READS.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10002007F7 00 ocr.all_reads.l3_hit_f.hit_other_core_fwd cache OCR.ALL_READS.L3_HIT_F.HIT_OTHER_CORE_FWD OCR.ALL_READS.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8002007F7 00 ocr.all_reads.l3_hit_f.hit_other_core_no_fwd cache OCR.ALL_READS.L3_HIT_F.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4002007F7 00 ocr.all_reads.l3_hit_f.no_snoop_needed cache OCR.ALL_READS.L3_HIT_F.NO_SNOOP_NEEDED OCR.ALL_READS.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1002007F7 00 ocr.all_reads.l3_hit_f.snoop_miss cache OCR.ALL_READS.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2002007F7 00 ocr.all_reads.l3_hit_f.snoop_none cache OCR.ALL_READS.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x802007F7 00 ocr.all_reads.l3_hit_m.any_snoop cache OCR.ALL_READS.L3_HIT_M.ANY_SNOOP OCR.ALL_READS.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F800407F7 00 ocr.all_reads.l3_hit_m.hitm_other_core cache OCR.ALL_READS.L3_HIT_M.HITM_OTHER_CORE OCR.ALL_READS.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10000407F7 00 ocr.all_reads.l3_hit_m.hit_other_core_fwd cache OCR.ALL_READS.L3_HIT_M.HIT_OTHER_CORE_FWD OCR.ALL_READS.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8000407F7 00 ocr.all_reads.l3_hit_m.hit_other_core_no_fwd cache OCR.ALL_READS.L3_HIT_M.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4000407F7 00 ocr.all_reads.l3_hit_m.no_snoop_needed cache OCR.ALL_READS.L3_HIT_M.NO_SNOOP_NEEDED OCR.ALL_READS.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1000407F7 00 ocr.all_reads.l3_hit_m.snoop_miss cache OCR.ALL_READS.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2000407F7 00 ocr.all_reads.l3_hit_m.snoop_none cache OCR.ALL_READS.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x800407F7 00 ocr.all_reads.l3_hit_s.any_snoop cache OCR.ALL_READS.L3_HIT_S.ANY_SNOOP OCR.ALL_READS.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F801007F7 00 ocr.all_reads.l3_hit_s.hitm_other_core cache OCR.ALL_READS.L3_HIT_S.HITM_OTHER_CORE OCR.ALL_READS.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10001007F7 00 ocr.all_reads.l3_hit_s.hit_other_core_fwd cache OCR.ALL_READS.L3_HIT_S.HIT_OTHER_CORE_FWD OCR.ALL_READS.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8001007F7 00 ocr.all_reads.l3_hit_s.hit_other_core_no_fwd cache OCR.ALL_READS.L3_HIT_S.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4001007F7 00 ocr.all_reads.l3_hit_s.no_snoop_needed cache OCR.ALL_READS.L3_HIT_S.NO_SNOOP_NEEDED OCR.ALL_READS.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1001007F7 00 ocr.all_reads.l3_hit_s.snoop_miss cache OCR.ALL_READS.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2001007F7 00 ocr.all_reads.l3_hit_s.snoop_none cache OCR.ALL_READS.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x801007F7 00 ocr.all_rfo.l3_hit.any_snoop cache OCR.ALL_RFO.L3_HIT.ANY_SNOOP OCR.ALL_RFO.L3_HIT.ANY_SNOOP OCR.ALL_RFO.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0122 00 ocr.all_rfo.l3_hit.hitm_other_core cache OCR.ALL_RFO.L3_HIT.HITM_OTHER_CORE OCR.ALL_RFO.L3_HIT.HITM_OTHER_CORE OCR.ALL_RFO.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0122 00 ocr.all_rfo.l3_hit.hit_other_core_fwd cache OCR.ALL_RFO.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_RFO.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_RFO.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0122 00 ocr.all_rfo.l3_hit.hit_other_core_no_fwd cache OCR.ALL_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0122 00 ocr.all_rfo.l3_hit.no_snoop_needed cache OCR.ALL_RFO.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_RFO.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_RFO.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0122 00 ocr.all_rfo.l3_hit.snoop_hit_with_fwd cache OCR.ALL_RFO.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C0122 00 ocr.all_rfo.l3_hit.snoop_miss cache OCR.ALL_RFO.L3_HIT.SNOOP_MISS OCR.ALL_RFO.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0122 00 ocr.all_rfo.l3_hit.snoop_none cache OCR.ALL_RFO.L3_HIT.SNOOP_NONE OCR.ALL_RFO.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0122 00 ocr.all_rfo.l3_hit_e.any_snoop cache OCR.ALL_RFO.L3_HIT_E.ANY_SNOOP OCR.ALL_RFO.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80080122 00 ocr.all_rfo.l3_hit_e.hitm_other_core cache OCR.ALL_RFO.L3_HIT_E.HITM_OTHER_CORE OCR.ALL_RFO.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080122 00 ocr.all_rfo.l3_hit_e.hit_other_core_fwd cache OCR.ALL_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD OCR.ALL_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800080122 00 ocr.all_rfo.l3_hit_e.hit_other_core_no_fwd cache OCR.ALL_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400080122 00 ocr.all_rfo.l3_hit_e.no_snoop_needed cache OCR.ALL_RFO.L3_HIT_E.NO_SNOOP_NEEDED OCR.ALL_RFO.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100080122 00 ocr.all_rfo.l3_hit_e.snoop_miss cache OCR.ALL_RFO.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200080122 00 ocr.all_rfo.l3_hit_e.snoop_none cache OCR.ALL_RFO.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80080122 00 ocr.all_rfo.l3_hit_f.any_snoop cache OCR.ALL_RFO.L3_HIT_F.ANY_SNOOP OCR.ALL_RFO.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80200122 00 ocr.all_rfo.l3_hit_f.hitm_other_core cache OCR.ALL_RFO.L3_HIT_F.HITM_OTHER_CORE OCR.ALL_RFO.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000200122 00 ocr.all_rfo.l3_hit_f.hit_other_core_fwd cache OCR.ALL_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD OCR.ALL_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800200122 00 ocr.all_rfo.l3_hit_f.hit_other_core_no_fwd cache OCR.ALL_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400200122 00 ocr.all_rfo.l3_hit_f.no_snoop_needed cache OCR.ALL_RFO.L3_HIT_F.NO_SNOOP_NEEDED OCR.ALL_RFO.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100200122 00 ocr.all_rfo.l3_hit_f.snoop_miss cache OCR.ALL_RFO.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200200122 00 ocr.all_rfo.l3_hit_f.snoop_none cache OCR.ALL_RFO.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80200122 00 ocr.all_rfo.l3_hit_m.any_snoop cache OCR.ALL_RFO.L3_HIT_M.ANY_SNOOP OCR.ALL_RFO.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80040122 00 ocr.all_rfo.l3_hit_m.hitm_other_core cache OCR.ALL_RFO.L3_HIT_M.HITM_OTHER_CORE OCR.ALL_RFO.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040122 00 ocr.all_rfo.l3_hit_m.hit_other_core_fwd cache OCR.ALL_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD OCR.ALL_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800040122 00 ocr.all_rfo.l3_hit_m.hit_other_core_no_fwd cache OCR.ALL_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400040122 00 ocr.all_rfo.l3_hit_m.no_snoop_needed cache OCR.ALL_RFO.L3_HIT_M.NO_SNOOP_NEEDED OCR.ALL_RFO.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100040122 00 ocr.all_rfo.l3_hit_m.snoop_miss cache OCR.ALL_RFO.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200040122 00 ocr.all_rfo.l3_hit_m.snoop_none cache OCR.ALL_RFO.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80040122 00 ocr.all_rfo.l3_hit_s.any_snoop cache OCR.ALL_RFO.L3_HIT_S.ANY_SNOOP OCR.ALL_RFO.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80100122 00 ocr.all_rfo.l3_hit_s.hitm_other_core cache OCR.ALL_RFO.L3_HIT_S.HITM_OTHER_CORE OCR.ALL_RFO.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100122 00 ocr.all_rfo.l3_hit_s.hit_other_core_fwd cache OCR.ALL_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD OCR.ALL_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800100122 00 ocr.all_rfo.l3_hit_s.hit_other_core_no_fwd cache OCR.ALL_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400100122 00 ocr.all_rfo.l3_hit_s.no_snoop_needed cache OCR.ALL_RFO.L3_HIT_S.NO_SNOOP_NEEDED OCR.ALL_RFO.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100100122 00 ocr.all_rfo.l3_hit_s.snoop_miss cache OCR.ALL_RFO.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200100122 00 ocr.all_rfo.l3_hit_s.snoop_none cache OCR.ALL_RFO.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80100122 00 ocr.demand_code_rd.l3_hit.any_snoop cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT.ANY_SNOOP OCR.DEMAND_CODE_RD.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0004 00 ocr.demand_code_rd.l3_hit.hitm_other_core cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT.HITM_OTHER_CORE OCR.DEMAND_CODE_RD.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0004 00 ocr.demand_code_rd.l3_hit.hit_other_core_fwd cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT.HIT_OTHER_CORE_FWD OCR.DEMAND_CODE_RD.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0004 00 ocr.demand_code_rd.l3_hit.hit_other_core_no_fwd cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.DEMAND_CODE_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0004 00 ocr.demand_code_rd.l3_hit.no_snoop_needed cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT.NO_SNOOP_NEEDED OCR.DEMAND_CODE_RD.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0004 00 ocr.demand_code_rd.l3_hit.snoop_hit_with_fwd cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C0004 00 ocr.demand_code_rd.l3_hit.snoop_miss cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0004 00 ocr.demand_code_rd.l3_hit.snoop_none cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0004 00 ocr.demand_code_rd.l3_hit_e.any_snoop cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80080004 00 ocr.demand_code_rd.l3_hit_e.hitm_other_core cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080004 00 ocr.demand_code_rd.l3_hit_e.hit_other_core_fwd cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800080004 00 ocr.demand_code_rd.l3_hit_e.hit_other_core_no_fwd cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400080004 00 ocr.demand_code_rd.l3_hit_e.no_snoop_needed cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100080004 00 ocr.demand_code_rd.l3_hit_e.snoop_miss cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200080004 00 ocr.demand_code_rd.l3_hit_e.snoop_none cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80080004 00 ocr.demand_code_rd.l3_hit_f.any_snoop cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80200004 00 ocr.demand_code_rd.l3_hit_f.hitm_other_core cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000200004 00 ocr.demand_code_rd.l3_hit_f.hit_other_core_fwd cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800200004 00 ocr.demand_code_rd.l3_hit_f.hit_other_core_no_fwd cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400200004 00 ocr.demand_code_rd.l3_hit_f.no_snoop_needed cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100200004 00 ocr.demand_code_rd.l3_hit_f.snoop_miss cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200200004 00 ocr.demand_code_rd.l3_hit_f.snoop_none cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80200004 00 ocr.demand_code_rd.l3_hit_m.any_snoop cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80040004 00 ocr.demand_code_rd.l3_hit_m.hitm_other_core cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040004 00 ocr.demand_code_rd.l3_hit_m.hit_other_core_fwd cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800040004 00 ocr.demand_code_rd.l3_hit_m.hit_other_core_no_fwd cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400040004 00 ocr.demand_code_rd.l3_hit_m.no_snoop_needed cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100040004 00 ocr.demand_code_rd.l3_hit_m.snoop_miss cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200040004 00 ocr.demand_code_rd.l3_hit_m.snoop_none cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80040004 00 ocr.demand_code_rd.l3_hit_s.any_snoop cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80100004 00 ocr.demand_code_rd.l3_hit_s.hitm_other_core cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100004 00 ocr.demand_code_rd.l3_hit_s.hit_other_core_fwd cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800100004 00 ocr.demand_code_rd.l3_hit_s.hit_other_core_no_fwd cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400100004 00 ocr.demand_code_rd.l3_hit_s.no_snoop_needed cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100100004 00 ocr.demand_code_rd.l3_hit_s.snoop_miss cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200100004 00 ocr.demand_code_rd.l3_hit_s.snoop_none cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80100004 00 ocr.demand_data_rd.l3_hit.any_snoop cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT.ANY_SNOOP OCR.DEMAND_DATA_RD.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0001 00 ocr.demand_data_rd.l3_hit.hitm_other_core cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE OCR.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0001 00 ocr.demand_data_rd.l3_hit.hit_other_core_fwd cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD OCR.DEMAND_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0001 00 ocr.demand_data_rd.l3_hit.hit_other_core_no_fwd cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.DEMAND_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0001 00 ocr.demand_data_rd.l3_hit.no_snoop_needed cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT.NO_SNOOP_NEEDED OCR.DEMAND_DATA_RD.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0001 00 ocr.demand_data_rd.l3_hit.snoop_hit_with_fwd cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C0001 00 ocr.demand_data_rd.l3_hit.snoop_miss cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0001 00 ocr.demand_data_rd.l3_hit.snoop_none cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0001 00 ocr.demand_data_rd.l3_hit_e.any_snoop cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80080001 00 ocr.demand_data_rd.l3_hit_e.hitm_other_core cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080001 00 ocr.demand_data_rd.l3_hit_e.hit_other_core_fwd cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800080001 00 ocr.demand_data_rd.l3_hit_e.hit_other_core_no_fwd cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400080001 00 ocr.demand_data_rd.l3_hit_e.no_snoop_needed cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100080001 00 ocr.demand_data_rd.l3_hit_e.snoop_miss cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200080001 00 ocr.demand_data_rd.l3_hit_e.snoop_none cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80080001 00 ocr.demand_data_rd.l3_hit_f.any_snoop cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80200001 00 ocr.demand_data_rd.l3_hit_f.hitm_other_core cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000200001 00 ocr.demand_data_rd.l3_hit_f.hit_other_core_fwd cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800200001 00 ocr.demand_data_rd.l3_hit_f.hit_other_core_no_fwd cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400200001 00 ocr.demand_data_rd.l3_hit_f.no_snoop_needed cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100200001 00 ocr.demand_data_rd.l3_hit_f.snoop_miss cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200200001 00 ocr.demand_data_rd.l3_hit_f.snoop_none cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80200001 00 ocr.demand_data_rd.l3_hit_m.any_snoop cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80040001 00 ocr.demand_data_rd.l3_hit_m.hitm_other_core cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040001 00 ocr.demand_data_rd.l3_hit_m.hit_other_core_fwd cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800040001 00 ocr.demand_data_rd.l3_hit_m.hit_other_core_no_fwd cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400040001 00 ocr.demand_data_rd.l3_hit_m.no_snoop_needed cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100040001 00 ocr.demand_data_rd.l3_hit_m.snoop_miss cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200040001 00 ocr.demand_data_rd.l3_hit_m.snoop_none cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80040001 00 ocr.demand_data_rd.l3_hit_s.any_snoop cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80100001 00 ocr.demand_data_rd.l3_hit_s.hitm_other_core cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100001 00 ocr.demand_data_rd.l3_hit_s.hit_other_core_fwd cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800100001 00 ocr.demand_data_rd.l3_hit_s.hit_other_core_no_fwd cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400100001 00 ocr.demand_data_rd.l3_hit_s.no_snoop_needed cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100100001 00 ocr.demand_data_rd.l3_hit_s.snoop_miss cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200100001 00 ocr.demand_data_rd.l3_hit_s.snoop_none cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80100001 00 ocr.demand_rfo.l3_hit.any_snoop cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT.ANY_SNOOP OCR.DEMAND_RFO.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0002 00 ocr.demand_rfo.l3_hit.hitm_other_core cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT.HITM_OTHER_CORE OCR.DEMAND_RFO.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0002 00 ocr.demand_rfo.l3_hit.hit_other_core_fwd cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT.HIT_OTHER_CORE_FWD OCR.DEMAND_RFO.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0002 00 ocr.demand_rfo.l3_hit.hit_other_core_no_fwd cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.DEMAND_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0002 00 ocr.demand_rfo.l3_hit.no_snoop_needed cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT.NO_SNOOP_NEEDED OCR.DEMAND_RFO.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0002 00 ocr.demand_rfo.l3_hit.snoop_hit_with_fwd cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C0002 00 ocr.demand_rfo.l3_hit.snoop_miss cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0002 00 ocr.demand_rfo.l3_hit.snoop_none cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0002 00 ocr.demand_rfo.l3_hit_e.any_snoop cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80080002 00 ocr.demand_rfo.l3_hit_e.hitm_other_core cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080002 00 ocr.demand_rfo.l3_hit_e.hit_other_core_fwd cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800080002 00 ocr.demand_rfo.l3_hit_e.hit_other_core_no_fwd cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400080002 00 ocr.demand_rfo.l3_hit_e.no_snoop_needed cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100080002 00 ocr.demand_rfo.l3_hit_e.snoop_miss cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x200080002 00 ocr.demand_rfo.l3_hit_e.snoop_none cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x80080002 00 ocr.demand_rfo.l3_hit_f.any_snoop cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80200002 00 ocr.demand_rfo.l3_hit_f.hitm_other_core cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000200002 00 ocr.demand_rfo.l3_hit_f.hit_other_core_fwd cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800200002 00 ocr.demand_rfo.l3_hit_f.hit_other_core_no_fwd cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400200002 00 ocr.demand_rfo.l3_hit_f.no_snoop_needed cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100200002 00 ocr.demand_rfo.l3_hit_f.snoop_miss cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x200200002 00 ocr.demand_rfo.l3_hit_f.snoop_none cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x80200002 00 ocr.demand_rfo.l3_hit_m.any_snoop cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80040002 00 ocr.demand_rfo.l3_hit_m.hitm_other_core cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040002 00 ocr.demand_rfo.l3_hit_m.hit_other_core_fwd cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800040002 00 ocr.demand_rfo.l3_hit_m.hit_other_core_no_fwd cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400040002 00 ocr.demand_rfo.l3_hit_m.no_snoop_needed cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100040002 00 ocr.demand_rfo.l3_hit_m.snoop_miss cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x200040002 00 ocr.demand_rfo.l3_hit_m.snoop_none cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x80040002 00 ocr.demand_rfo.l3_hit_s.any_snoop cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80100002 00 ocr.demand_rfo.l3_hit_s.hitm_other_core cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100002 00 ocr.demand_rfo.l3_hit_s.hit_other_core_fwd cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800100002 00 ocr.demand_rfo.l3_hit_s.hit_other_core_no_fwd cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400100002 00 ocr.demand_rfo.l3_hit_s.no_snoop_needed cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100100002 00 ocr.demand_rfo.l3_hit_s.snoop_miss cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x200100002 00 ocr.demand_rfo.l3_hit_s.snoop_none cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x80100002 00 ocr.other.l3_hit.any_snoop cache Counts any other requests OCR.OTHER.L3_HIT.ANY_SNOOP OCR.OTHER.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C8000 00 ocr.other.l3_hit.hitm_other_core cache Counts any other requests OCR.OTHER.L3_HIT.HITM_OTHER_CORE OCR.OTHER.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C8000 00 ocr.other.l3_hit.hit_other_core_fwd cache Counts any other requests OCR.OTHER.L3_HIT.HIT_OTHER_CORE_FWD OCR.OTHER.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C8000 00 ocr.other.l3_hit.hit_other_core_no_fwd cache Counts any other requests OCR.OTHER.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.OTHER.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C8000 00 ocr.other.l3_hit.no_snoop_needed cache Counts any other requests OCR.OTHER.L3_HIT.NO_SNOOP_NEEDED OCR.OTHER.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C8000 00 ocr.other.l3_hit.snoop_hit_with_fwd cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C8000 00 ocr.other.l3_hit.snoop_miss cache Counts any other requests OCR.OTHER.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C8000 00 ocr.other.l3_hit.snoop_none cache Counts any other requests OCR.OTHER.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C8000 00 ocr.other.l3_hit_e.any_snoop cache Counts any other requests OCR.OTHER.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80088000 00 ocr.other.l3_hit_e.hitm_other_core cache Counts any other requests OCR.OTHER.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000088000 00 ocr.other.l3_hit_e.hit_other_core_fwd cache Counts any other requests OCR.OTHER.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800088000 00 ocr.other.l3_hit_e.hit_other_core_no_fwd cache Counts any other requests OCR.OTHER.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400088000 00 ocr.other.l3_hit_e.no_snoop_needed cache Counts any other requests OCR.OTHER.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100088000 00 ocr.other.l3_hit_e.snoop_miss cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x200088000 00 ocr.other.l3_hit_e.snoop_none cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x80088000 00 ocr.other.l3_hit_f.any_snoop cache Counts any other requests OCR.OTHER.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80208000 00 ocr.other.l3_hit_f.hitm_other_core cache Counts any other requests OCR.OTHER.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000208000 00 ocr.other.l3_hit_f.hit_other_core_fwd cache Counts any other requests OCR.OTHER.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800208000 00 ocr.other.l3_hit_f.hit_other_core_no_fwd cache Counts any other requests OCR.OTHER.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400208000 00 ocr.other.l3_hit_f.no_snoop_needed cache Counts any other requests OCR.OTHER.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100208000 00 ocr.other.l3_hit_f.snoop_miss cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x200208000 00 ocr.other.l3_hit_f.snoop_none cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x80208000 00 ocr.other.l3_hit_m.any_snoop cache Counts any other requests OCR.OTHER.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80048000 00 ocr.other.l3_hit_m.hitm_other_core cache Counts any other requests OCR.OTHER.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000048000 00 ocr.other.l3_hit_m.hit_other_core_fwd cache Counts any other requests OCR.OTHER.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800048000 00 ocr.other.l3_hit_m.hit_other_core_no_fwd cache Counts any other requests OCR.OTHER.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400048000 00 ocr.other.l3_hit_m.no_snoop_needed cache Counts any other requests OCR.OTHER.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100048000 00 ocr.other.l3_hit_m.snoop_miss cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x200048000 00 ocr.other.l3_hit_m.snoop_none cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x80048000 00 ocr.other.l3_hit_s.any_snoop cache Counts any other requests OCR.OTHER.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80108000 00 ocr.other.l3_hit_s.hitm_other_core cache Counts any other requests OCR.OTHER.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000108000 00 ocr.other.l3_hit_s.hit_other_core_fwd cache Counts any other requests OCR.OTHER.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800108000 00 ocr.other.l3_hit_s.hit_other_core_no_fwd cache Counts any other requests OCR.OTHER.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400108000 00 ocr.other.l3_hit_s.no_snoop_needed cache Counts any other requests OCR.OTHER.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100108000 00 ocr.other.l3_hit_s.snoop_miss cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x200108000 00 ocr.other.l3_hit_s.snoop_none cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x80108000 00 ocr.pf_l1d_and_sw.l3_hit.any_snoop cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT.ANY_SNOOP OCR.PF_L1D_AND_SW.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0400 00 ocr.pf_l1d_and_sw.l3_hit.hitm_other_core cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT.HITM_OTHER_CORE OCR.PF_L1D_AND_SW.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0400 00 ocr.pf_l1d_and_sw.l3_hit.hit_other_core_fwd cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT.HIT_OTHER_CORE_FWD OCR.PF_L1D_AND_SW.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0400 00 ocr.pf_l1d_and_sw.l3_hit.hit_other_core_no_fwd cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.PF_L1D_AND_SW.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0400 00 ocr.pf_l1d_and_sw.l3_hit.no_snoop_needed cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT.NO_SNOOP_NEEDED OCR.PF_L1D_AND_SW.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0400 00 ocr.pf_l1d_and_sw.l3_hit.snoop_hit_with_fwd cache Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C0400 00 ocr.pf_l1d_and_sw.l3_hit.snoop_miss cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0400 00 ocr.pf_l1d_and_sw.l3_hit.snoop_none cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0400 00 ocr.pf_l1d_and_sw.l3_hit_e.any_snoop cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80080400 00 ocr.pf_l1d_and_sw.l3_hit_e.hitm_other_core cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080400 00 ocr.pf_l1d_and_sw.l3_hit_e.hit_other_core_fwd cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800080400 00 ocr.pf_l1d_and_sw.l3_hit_e.hit_other_core_no_fwd cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400080400 00 ocr.pf_l1d_and_sw.l3_hit_e.no_snoop_needed cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100080400 00 ocr.pf_l1d_and_sw.l3_hit_e.snoop_miss cache Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=1,offcore_rsp=0x200080400 00 ocr.pf_l1d_and_sw.l3_hit_e.snoop_none cache Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=1,offcore_rsp=0x80080400 00 ocr.pf_l1d_and_sw.l3_hit_f.any_snoop cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80200400 00 ocr.pf_l1d_and_sw.l3_hit_f.hitm_other_core cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000200400 00 ocr.pf_l1d_and_sw.l3_hit_f.hit_other_core_fwd cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800200400 00 ocr.pf_l1d_and_sw.l3_hit_f.hit_other_core_no_fwd cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400200400 00 ocr.pf_l1d_and_sw.l3_hit_f.no_snoop_needed cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100200400 00 ocr.pf_l1d_and_sw.l3_hit_f.snoop_miss cache Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=1,offcore_rsp=0x200200400 00 ocr.pf_l1d_and_sw.l3_hit_f.snoop_none cache Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=1,offcore_rsp=0x80200400 00 ocr.pf_l1d_and_sw.l3_hit_m.any_snoop cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80040400 00 ocr.pf_l1d_and_sw.l3_hit_m.hitm_other_core cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040400 00 ocr.pf_l1d_and_sw.l3_hit_m.hit_other_core_fwd cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800040400 00 ocr.pf_l1d_and_sw.l3_hit_m.hit_other_core_no_fwd cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400040400 00 ocr.pf_l1d_and_sw.l3_hit_m.no_snoop_needed cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100040400 00 ocr.pf_l1d_and_sw.l3_hit_m.snoop_miss cache Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=1,offcore_rsp=0x200040400 00 ocr.pf_l1d_and_sw.l3_hit_m.snoop_none cache Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=1,offcore_rsp=0x80040400 00 ocr.pf_l1d_and_sw.l3_hit_s.any_snoop cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80100400 00 ocr.pf_l1d_and_sw.l3_hit_s.hitm_other_core cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100400 00 ocr.pf_l1d_and_sw.l3_hit_s.hit_other_core_fwd cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800100400 00 ocr.pf_l1d_and_sw.l3_hit_s.hit_other_core_no_fwd cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400100400 00 ocr.pf_l1d_and_sw.l3_hit_s.no_snoop_needed cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100100400 00 ocr.pf_l1d_and_sw.l3_hit_s.snoop_miss cache Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=1,offcore_rsp=0x200100400 00 ocr.pf_l1d_and_sw.l3_hit_s.snoop_none cache Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=1,offcore_rsp=0x80100400 00 ocr.pf_l2_data_rd.l3_hit.any_snoop cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT.ANY_SNOOP OCR.PF_L2_DATA_RD.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0010 00 ocr.pf_l2_data_rd.l3_hit.hitm_other_core cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT.HITM_OTHER_CORE OCR.PF_L2_DATA_RD.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0010 00 ocr.pf_l2_data_rd.l3_hit.hit_other_core_fwd cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD OCR.PF_L2_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0010 00 ocr.pf_l2_data_rd.l3_hit.hit_other_core_no_fwd cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.PF_L2_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0010 00 ocr.pf_l2_data_rd.l3_hit.no_snoop_needed cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT.NO_SNOOP_NEEDED OCR.PF_L2_DATA_RD.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0010 00 ocr.pf_l2_data_rd.l3_hit.snoop_hit_with_fwd cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C0010 00 ocr.pf_l2_data_rd.l3_hit.snoop_miss cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0010 00 ocr.pf_l2_data_rd.l3_hit.snoop_none cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0010 00 ocr.pf_l2_data_rd.l3_hit_e.any_snoop cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80080010 00 ocr.pf_l2_data_rd.l3_hit_e.hitm_other_core cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080010 00 ocr.pf_l2_data_rd.l3_hit_e.hit_other_core_fwd cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800080010 00 ocr.pf_l2_data_rd.l3_hit_e.hit_other_core_no_fwd cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400080010 00 ocr.pf_l2_data_rd.l3_hit_e.no_snoop_needed cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100080010 00 ocr.pf_l2_data_rd.l3_hit_e.snoop_miss cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200080010 00 ocr.pf_l2_data_rd.l3_hit_e.snoop_none cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80080010 00 ocr.pf_l2_data_rd.l3_hit_f.any_snoop cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80200010 00 ocr.pf_l2_data_rd.l3_hit_f.hitm_other_core cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000200010 00 ocr.pf_l2_data_rd.l3_hit_f.hit_other_core_fwd cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800200010 00 ocr.pf_l2_data_rd.l3_hit_f.hit_other_core_no_fwd cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400200010 00 ocr.pf_l2_data_rd.l3_hit_f.no_snoop_needed cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100200010 00 ocr.pf_l2_data_rd.l3_hit_f.snoop_miss cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200200010 00 ocr.pf_l2_data_rd.l3_hit_f.snoop_none cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80200010 00 ocr.pf_l2_data_rd.l3_hit_m.any_snoop cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80040010 00 ocr.pf_l2_data_rd.l3_hit_m.hitm_other_core cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040010 00 ocr.pf_l2_data_rd.l3_hit_m.hit_other_core_fwd cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800040010 00 ocr.pf_l2_data_rd.l3_hit_m.hit_other_core_no_fwd cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400040010 00 ocr.pf_l2_data_rd.l3_hit_m.no_snoop_needed cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100040010 00 ocr.pf_l2_data_rd.l3_hit_m.snoop_miss cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200040010 00 ocr.pf_l2_data_rd.l3_hit_m.snoop_none cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80040010 00 ocr.pf_l2_data_rd.l3_hit_s.any_snoop cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80100010 00 ocr.pf_l2_data_rd.l3_hit_s.hitm_other_core cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100010 00 ocr.pf_l2_data_rd.l3_hit_s.hit_other_core_fwd cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800100010 00 ocr.pf_l2_data_rd.l3_hit_s.hit_other_core_no_fwd cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400100010 00 ocr.pf_l2_data_rd.l3_hit_s.no_snoop_needed cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100100010 00 ocr.pf_l2_data_rd.l3_hit_s.snoop_miss cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200100010 00 ocr.pf_l2_data_rd.l3_hit_s.snoop_none cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80100010 00 ocr.pf_l2_rfo.l3_hit.any_snoop cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT.ANY_SNOOP OCR.PF_L2_RFO.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0020 00 ocr.pf_l2_rfo.l3_hit.hitm_other_core cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT.HITM_OTHER_CORE OCR.PF_L2_RFO.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0020 00 ocr.pf_l2_rfo.l3_hit.hit_other_core_fwd cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT.HIT_OTHER_CORE_FWD OCR.PF_L2_RFO.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0020 00 ocr.pf_l2_rfo.l3_hit.hit_other_core_no_fwd cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.PF_L2_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0020 00 ocr.pf_l2_rfo.l3_hit.no_snoop_needed cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT.NO_SNOOP_NEEDED OCR.PF_L2_RFO.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0020 00 ocr.pf_l2_rfo.l3_hit.snoop_hit_with_fwd cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C0020 00 ocr.pf_l2_rfo.l3_hit.snoop_miss cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0020 00 ocr.pf_l2_rfo.l3_hit.snoop_none cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0020 00 ocr.pf_l2_rfo.l3_hit_e.any_snoop cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80080020 00 ocr.pf_l2_rfo.l3_hit_e.hitm_other_core cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080020 00 ocr.pf_l2_rfo.l3_hit_e.hit_other_core_fwd cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800080020 00 ocr.pf_l2_rfo.l3_hit_e.hit_other_core_no_fwd cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400080020 00 ocr.pf_l2_rfo.l3_hit_e.no_snoop_needed cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100080020 00 ocr.pf_l2_rfo.l3_hit_e.snoop_miss cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x200080020 00 ocr.pf_l2_rfo.l3_hit_e.snoop_none cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x80080020 00 ocr.pf_l2_rfo.l3_hit_f.any_snoop cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80200020 00 ocr.pf_l2_rfo.l3_hit_f.hitm_other_core cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000200020 00 ocr.pf_l2_rfo.l3_hit_f.hit_other_core_fwd cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800200020 00 ocr.pf_l2_rfo.l3_hit_f.hit_other_core_no_fwd cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400200020 00 ocr.pf_l2_rfo.l3_hit_f.no_snoop_needed cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100200020 00 ocr.pf_l2_rfo.l3_hit_f.snoop_miss cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x200200020 00 ocr.pf_l2_rfo.l3_hit_f.snoop_none cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x80200020 00 ocr.pf_l2_rfo.l3_hit_m.any_snoop cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80040020 00 ocr.pf_l2_rfo.l3_hit_m.hitm_other_core cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040020 00 ocr.pf_l2_rfo.l3_hit_m.hit_other_core_fwd cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800040020 00 ocr.pf_l2_rfo.l3_hit_m.hit_other_core_no_fwd cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400040020 00 ocr.pf_l2_rfo.l3_hit_m.no_snoop_needed cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100040020 00 ocr.pf_l2_rfo.l3_hit_m.snoop_miss cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x200040020 00 ocr.pf_l2_rfo.l3_hit_m.snoop_none cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x80040020 00 ocr.pf_l2_rfo.l3_hit_s.any_snoop cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80100020 00 ocr.pf_l2_rfo.l3_hit_s.hitm_other_core cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100020 00 ocr.pf_l2_rfo.l3_hit_s.hit_other_core_fwd cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800100020 00 ocr.pf_l2_rfo.l3_hit_s.hit_other_core_no_fwd cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400100020 00 ocr.pf_l2_rfo.l3_hit_s.no_snoop_needed cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100100020 00 ocr.pf_l2_rfo.l3_hit_s.snoop_miss cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x200100020 00 ocr.pf_l2_rfo.l3_hit_s.snoop_none cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x80100020 00 ocr.pf_l3_data_rd.l3_hit.any_snoop cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT.ANY_SNOOP OCR.PF_L3_DATA_RD.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0080 00 ocr.pf_l3_data_rd.l3_hit.hitm_other_core cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT.HITM_OTHER_CORE OCR.PF_L3_DATA_RD.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0080 00 ocr.pf_l3_data_rd.l3_hit.hit_other_core_fwd cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD OCR.PF_L3_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0080 00 ocr.pf_l3_data_rd.l3_hit.hit_other_core_no_fwd cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.PF_L3_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0080 00 ocr.pf_l3_data_rd.l3_hit.no_snoop_needed cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT.NO_SNOOP_NEEDED OCR.PF_L3_DATA_RD.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0080 00 ocr.pf_l3_data_rd.l3_hit.snoop_hit_with_fwd cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C0080 00 ocr.pf_l3_data_rd.l3_hit.snoop_miss cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0080 00 ocr.pf_l3_data_rd.l3_hit.snoop_none cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0080 00 ocr.pf_l3_data_rd.l3_hit_e.any_snoop cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80080080 00 ocr.pf_l3_data_rd.l3_hit_e.hitm_other_core cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080080 00 ocr.pf_l3_data_rd.l3_hit_e.hit_other_core_fwd cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800080080 00 ocr.pf_l3_data_rd.l3_hit_e.hit_other_core_no_fwd cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400080080 00 ocr.pf_l3_data_rd.l3_hit_e.no_snoop_needed cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100080080 00 ocr.pf_l3_data_rd.l3_hit_e.snoop_miss cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200080080 00 ocr.pf_l3_data_rd.l3_hit_e.snoop_none cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80080080 00 ocr.pf_l3_data_rd.l3_hit_f.any_snoop cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80200080 00 ocr.pf_l3_data_rd.l3_hit_f.hitm_other_core cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000200080 00 ocr.pf_l3_data_rd.l3_hit_f.hit_other_core_fwd cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800200080 00 ocr.pf_l3_data_rd.l3_hit_f.hit_other_core_no_fwd cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400200080 00 ocr.pf_l3_data_rd.l3_hit_f.no_snoop_needed cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100200080 00 ocr.pf_l3_data_rd.l3_hit_f.snoop_miss cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200200080 00 ocr.pf_l3_data_rd.l3_hit_f.snoop_none cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80200080 00 ocr.pf_l3_data_rd.l3_hit_m.any_snoop cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80040080 00 ocr.pf_l3_data_rd.l3_hit_m.hitm_other_core cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040080 00 ocr.pf_l3_data_rd.l3_hit_m.hit_other_core_fwd cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800040080 00 ocr.pf_l3_data_rd.l3_hit_m.hit_other_core_no_fwd cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400040080 00 ocr.pf_l3_data_rd.l3_hit_m.no_snoop_needed cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100040080 00 ocr.pf_l3_data_rd.l3_hit_m.snoop_miss cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200040080 00 ocr.pf_l3_data_rd.l3_hit_m.snoop_none cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80040080 00 ocr.pf_l3_data_rd.l3_hit_s.any_snoop cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80100080 00 ocr.pf_l3_data_rd.l3_hit_s.hitm_other_core cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100080 00 ocr.pf_l3_data_rd.l3_hit_s.hit_other_core_fwd cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800100080 00 ocr.pf_l3_data_rd.l3_hit_s.hit_other_core_no_fwd cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400100080 00 ocr.pf_l3_data_rd.l3_hit_s.no_snoop_needed cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100100080 00 ocr.pf_l3_data_rd.l3_hit_s.snoop_miss cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200100080 00 ocr.pf_l3_data_rd.l3_hit_s.snoop_none cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80100080 00 ocr.pf_l3_rfo.l3_hit.any_snoop cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT.ANY_SNOOP OCR.PF_L3_RFO.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0100 00 ocr.pf_l3_rfo.l3_hit.hitm_other_core cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT.HITM_OTHER_CORE OCR.PF_L3_RFO.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0100 00 ocr.pf_l3_rfo.l3_hit.hit_other_core_fwd cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT.HIT_OTHER_CORE_FWD OCR.PF_L3_RFO.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0100 00 ocr.pf_l3_rfo.l3_hit.hit_other_core_no_fwd cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.PF_L3_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0100 00 ocr.pf_l3_rfo.l3_hit.no_snoop_needed cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT.NO_SNOOP_NEEDED OCR.PF_L3_RFO.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0100 00 ocr.pf_l3_rfo.l3_hit.snoop_hit_with_fwd cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C0100 00 ocr.pf_l3_rfo.l3_hit.snoop_miss cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0100 00 ocr.pf_l3_rfo.l3_hit.snoop_none cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0100 00 ocr.pf_l3_rfo.l3_hit_e.any_snoop cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80080100 00 ocr.pf_l3_rfo.l3_hit_e.hitm_other_core cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080100 00 ocr.pf_l3_rfo.l3_hit_e.hit_other_core_fwd cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800080100 00 ocr.pf_l3_rfo.l3_hit_e.hit_other_core_no_fwd cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400080100 00 ocr.pf_l3_rfo.l3_hit_e.no_snoop_needed cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100080100 00 ocr.pf_l3_rfo.l3_hit_e.snoop_miss cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x200080100 00 ocr.pf_l3_rfo.l3_hit_e.snoop_none cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x80080100 00 ocr.pf_l3_rfo.l3_hit_f.any_snoop cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80200100 00 ocr.pf_l3_rfo.l3_hit_f.hitm_other_core cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000200100 00 ocr.pf_l3_rfo.l3_hit_f.hit_other_core_fwd cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800200100 00 ocr.pf_l3_rfo.l3_hit_f.hit_other_core_no_fwd cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400200100 00 ocr.pf_l3_rfo.l3_hit_f.no_snoop_needed cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100200100 00 ocr.pf_l3_rfo.l3_hit_f.snoop_miss cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x200200100 00 ocr.pf_l3_rfo.l3_hit_f.snoop_none cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x80200100 00 ocr.pf_l3_rfo.l3_hit_m.any_snoop cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80040100 00 ocr.pf_l3_rfo.l3_hit_m.hitm_other_core cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040100 00 ocr.pf_l3_rfo.l3_hit_m.hit_other_core_fwd cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800040100 00 ocr.pf_l3_rfo.l3_hit_m.hit_other_core_no_fwd cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400040100 00 ocr.pf_l3_rfo.l3_hit_m.no_snoop_needed cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100040100 00 ocr.pf_l3_rfo.l3_hit_m.snoop_miss cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x200040100 00 ocr.pf_l3_rfo.l3_hit_m.snoop_none cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x80040100 00 ocr.pf_l3_rfo.l3_hit_s.any_snoop cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80100100 00 ocr.pf_l3_rfo.l3_hit_s.hitm_other_core cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100100 00 ocr.pf_l3_rfo.l3_hit_s.hit_other_core_fwd cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800100100 00 ocr.pf_l3_rfo.l3_hit_s.hit_other_core_no_fwd cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400100100 00 ocr.pf_l3_rfo.l3_hit_s.no_snoop_needed cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100100100 00 ocr.pf_l3_rfo.l3_hit_s.snoop_miss cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x200100100 00 ocr.pf_l3_rfo.l3_hit_s.snoop_none cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x80100100 00 offcore_requests.all_data_rd cache Demand and prefetch data reads event=0xb0,period=100003,umask=8 00 Counts the demand and prefetch data reads. All Core Data Reads include cacheable 'Demands' and L2 prefetchers (not L3 prefetchers). Counting also covers reads due to page walks resulted from any request type offcore_requests.all_requests cache Any memory transaction that reached the SQ event=0xb0,period=100003,umask=0x80 00 Counts memory transactions reached the super queue including requests initiated by the core, all L3 prefetches, page walks, etc. offcore_requests.demand_code_rd cache Cacheable and non-cacheable code read requests event=0xb0,period=100003,umask=2 00 Counts both cacheable and non-cacheable code read requests offcore_requests.demand_data_rd cache Demand Data Read requests sent to uncore event=0xb0,period=100003,umask=1 00 Counts the Demand Data Read requests sent to uncore. Use it in conjunction with OFFCORE_REQUESTS_OUTSTANDING to determine average latency in the uncore offcore_requests.demand_rfo cache Demand RFO requests including regular RFOs, locks, ItoM event=0xb0,period=100003,umask=4 00 Counts the demand RFO (read for ownership) requests including regular RFOs, locks, ItoM offcore_requests_buffer.sq_full cache Offcore requests buffer cannot take more entries for this thread core event=0xb2,period=2000003,umask=1 00 Counts the number of cases when the offcore requests buffer cannot take more entries for the core. This can happen when the superqueue does not contain eligible entries, or when L1D writeback pending FIFO requests is full.Note: Writeback pending FIFO has six entries offcore_requests_outstanding.all_data_rd cache Offcore outstanding cacheable Core Data Read transactions in SuperQueue (SQ), queue to uncore event=0x60,period=2000003,umask=8 00 Counts the number of offcore outstanding cacheable Core Data Read transactions in the super queue every cycle. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.cycles_with_data_rd cache Cycles when offcore outstanding cacheable Core Data Read transactions are present in SuperQueue (SQ), queue to uncore event=0x60,cmask=1,period=2000003,umask=8 00 Counts cycles when offcore outstanding cacheable Core Data Read transactions are present in the super queue. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.cycles_with_demand_code_rd cache Cycles with offcore outstanding Code Reads transactions in the SuperQueue (SQ), queue to uncore event=0x60,cmask=1,period=2000003,umask=2 00 Counts the number of offcore outstanding Code Reads transactions in the super queue every cycle. The 'Offcore outstanding' state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.cycles_with_demand_data_rd cache Cycles when offcore outstanding Demand Data Read transactions are present in SuperQueue (SQ), queue to uncore event=0x60,cmask=1,period=2000003,umask=1 00 Counts cycles when offcore outstanding Demand Data Read transactions are present in the super queue (SQ). A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation) offcore_requests_outstanding.cycles_with_demand_rfo cache Cycles with offcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncore event=0x60,cmask=1,period=2000003,umask=4 00 Counts the number of offcore outstanding demand rfo Reads transactions in the super queue every cycle. The 'Offcore outstanding' state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.demand_code_rd cache Offcore outstanding Code Reads transactions in the SuperQueue (SQ), queue to uncore, every cycle event=0x60,period=2000003,umask=2 00 Counts the number of offcore outstanding Code Reads transactions in the super queue every cycle. The 'Offcore outstanding' state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.demand_data_rd cache Offcore outstanding Demand Data Read transactions in uncore queue event=0x60,period=2000003,umask=1 00 Counts the number of offcore outstanding Demand Data Read transactions in the super queue (SQ) every cycle. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor. See the corresponding Umask under OFFCORE_REQUESTS.Note: A prefetch promoted to Demand is counted from the promotion point offcore_requests_outstanding.demand_data_rd_ge_6 cache Cycles with at least 6 offcore outstanding Demand Data Read transactions in uncore queue event=0x60,cmask=6,period=2000003,umask=1 00 offcore_requests_outstanding.demand_rfo cache Offcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncore, every cycle event=0x60,period=2000003,umask=4 00 Counts the number of offcore outstanding RFO (store) transactions in the super queue (SQ) every cycle. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTS offcore_response.all_data_rd.any_response cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.ANY_RESPONSE event=0xb7,period=100003,umask=1,offcore_rsp=0x10491 10 offcore_response.all_data_rd.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0491 10 offcore_response.all_data_rd.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0491 10 offcore_response.all_data_rd.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0491 10 offcore_response.all_data_rd.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0491 10 offcore_response.all_data_rd.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0491 10 offcore_response.all_data_rd.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C0491 10 offcore_response.all_data_rd.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0491 10 offcore_response.all_data_rd.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0491 10 offcore_response.all_data_rd.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80080491 10 offcore_response.all_data_rd.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080491 10 offcore_response.all_data_rd.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800080491 10 offcore_response.all_data_rd.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400080491 10 offcore_response.all_data_rd.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100080491 10 offcore_response.all_data_rd.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200080491 10 offcore_response.all_data_rd.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80080491 10 offcore_response.all_data_rd.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80200491 10 offcore_response.all_data_rd.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000200491 10 offcore_response.all_data_rd.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800200491 10 offcore_response.all_data_rd.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400200491 10 offcore_response.all_data_rd.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100200491 10 offcore_response.all_data_rd.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200200491 10 offcore_response.all_data_rd.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80200491 10 offcore_response.all_data_rd.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80040491 10 offcore_response.all_data_rd.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040491 10 offcore_response.all_data_rd.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800040491 10 offcore_response.all_data_rd.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400040491 10 offcore_response.all_data_rd.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100040491 10 offcore_response.all_data_rd.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200040491 10 offcore_response.all_data_rd.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80040491 10 offcore_response.all_data_rd.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80100491 10 offcore_response.all_data_rd.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100491 10 offcore_response.all_data_rd.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800100491 10 offcore_response.all_data_rd.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400100491 10 offcore_response.all_data_rd.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100100491 10 offcore_response.all_data_rd.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200100491 10 offcore_response.all_data_rd.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80100491 10 offcore_response.all_data_rd.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80400491 10 offcore_response.all_data_rd.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80400491 10 offcore_response.all_data_rd.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100400491 10 offcore_response.all_data_rd.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020491 10 offcore_response.all_data_rd.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020491 10 offcore_response.all_data_rd.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800020491 10 offcore_response.all_data_rd.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400020491 10 offcore_response.all_data_rd.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100020491 10 offcore_response.all_data_rd.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200020491 10 offcore_response.all_data_rd.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80020491 10 offcore_response.all_pf_data_rd.any_response cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.ANY_RESPONSE event=0xb7,period=100003,umask=1,offcore_rsp=0x10490 10 offcore_response.all_pf_data_rd.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0490 10 offcore_response.all_pf_data_rd.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0490 10 offcore_response.all_pf_data_rd.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0490 10 offcore_response.all_pf_data_rd.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0490 10 offcore_response.all_pf_data_rd.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0490 10 offcore_response.all_pf_data_rd.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C0490 10 offcore_response.all_pf_data_rd.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0490 10 offcore_response.all_pf_data_rd.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0490 10 offcore_response.all_pf_data_rd.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80080490 10 offcore_response.all_pf_data_rd.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080490 10 offcore_response.all_pf_data_rd.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800080490 10 offcore_response.all_pf_data_rd.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400080490 10 offcore_response.all_pf_data_rd.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100080490 10 offcore_response.all_pf_data_rd.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200080490 10 offcore_response.all_pf_data_rd.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80080490 10 offcore_response.all_pf_data_rd.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80200490 10 offcore_response.all_pf_data_rd.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000200490 10 offcore_response.all_pf_data_rd.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800200490 10 offcore_response.all_pf_data_rd.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400200490 10 offcore_response.all_pf_data_rd.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100200490 10 offcore_response.all_pf_data_rd.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200200490 10 offcore_response.all_pf_data_rd.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80200490 10 offcore_response.all_pf_data_rd.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80040490 10 offcore_response.all_pf_data_rd.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040490 10 offcore_response.all_pf_data_rd.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800040490 10 offcore_response.all_pf_data_rd.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400040490 10 offcore_response.all_pf_data_rd.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100040490 10 offcore_response.all_pf_data_rd.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200040490 10 offcore_response.all_pf_data_rd.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80040490 10 offcore_response.all_pf_data_rd.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80100490 10 offcore_response.all_pf_data_rd.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100490 10 offcore_response.all_pf_data_rd.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800100490 10 offcore_response.all_pf_data_rd.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400100490 10 offcore_response.all_pf_data_rd.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100100490 10 offcore_response.all_pf_data_rd.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200100490 10 offcore_response.all_pf_data_rd.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80100490 10 offcore_response.all_pf_data_rd.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80400490 10 offcore_response.all_pf_data_rd.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80400490 10 offcore_response.all_pf_data_rd.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100400490 10 offcore_response.all_pf_data_rd.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020490 10 offcore_response.all_pf_data_rd.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020490 10 offcore_response.all_pf_data_rd.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800020490 10 offcore_response.all_pf_data_rd.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400020490 10 offcore_response.all_pf_data_rd.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100020490 10 offcore_response.all_pf_data_rd.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200020490 10 offcore_response.all_pf_data_rd.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80020490 10 offcore_response.all_pf_rfo.any_response cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.ANY_RESPONSE event=0xb7,period=100003,umask=1,offcore_rsp=0x10120 10 offcore_response.all_pf_rfo.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0120 10 offcore_response.all_pf_rfo.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0120 10 offcore_response.all_pf_rfo.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0120 10 offcore_response.all_pf_rfo.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0120 10 offcore_response.all_pf_rfo.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0120 10 offcore_response.all_pf_rfo.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C0120 10 offcore_response.all_pf_rfo.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0120 10 offcore_response.all_pf_rfo.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0120 10 offcore_response.all_pf_rfo.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80080120 10 offcore_response.all_pf_rfo.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080120 10 offcore_response.all_pf_rfo.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800080120 10 offcore_response.all_pf_rfo.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400080120 10 offcore_response.all_pf_rfo.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100080120 10 offcore_response.all_pf_rfo.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200080120 10 offcore_response.all_pf_rfo.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80080120 10 offcore_response.all_pf_rfo.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80200120 10 offcore_response.all_pf_rfo.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000200120 10 offcore_response.all_pf_rfo.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800200120 10 offcore_response.all_pf_rfo.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400200120 10 offcore_response.all_pf_rfo.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100200120 10 offcore_response.all_pf_rfo.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200200120 10 offcore_response.all_pf_rfo.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80200120 10 offcore_response.all_pf_rfo.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80040120 10 offcore_response.all_pf_rfo.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040120 10 offcore_response.all_pf_rfo.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800040120 10 offcore_response.all_pf_rfo.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400040120 10 offcore_response.all_pf_rfo.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100040120 10 offcore_response.all_pf_rfo.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200040120 10 offcore_response.all_pf_rfo.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80040120 10 offcore_response.all_pf_rfo.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80100120 10 offcore_response.all_pf_rfo.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100120 10 offcore_response.all_pf_rfo.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800100120 10 offcore_response.all_pf_rfo.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400100120 10 offcore_response.all_pf_rfo.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100100120 10 offcore_response.all_pf_rfo.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200100120 10 offcore_response.all_pf_rfo.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80100120 10 offcore_response.all_pf_rfo.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80400120 10 offcore_response.all_pf_rfo.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80400120 10 offcore_response.all_pf_rfo.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100400120 10 offcore_response.all_pf_rfo.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020120 10 offcore_response.all_pf_rfo.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020120 10 offcore_response.all_pf_rfo.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800020120 10 offcore_response.all_pf_rfo.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400020120 10 offcore_response.all_pf_rfo.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100020120 10 offcore_response.all_pf_rfo.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200020120 10 offcore_response.all_pf_rfo.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80020120 10 offcore_response.all_reads.any_response cache This event is deprecated. Refer to new event OCR.ALL_READS.ANY_RESPONSE event=0xb7,period=100003,umask=1,offcore_rsp=0x107F7 10 offcore_response.all_reads.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C07F7 10 offcore_response.all_reads.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C07F7 10 offcore_response.all_reads.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C07F7 10 offcore_response.all_reads.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C07F7 10 offcore_response.all_reads.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C07F7 10 offcore_response.all_reads.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C07F7 10 offcore_response.all_reads.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C07F7 10 offcore_response.all_reads.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C07F7 10 offcore_response.all_reads.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F800807F7 10 offcore_response.all_reads.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10000807F7 10 offcore_response.all_reads.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8000807F7 10 offcore_response.all_reads.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4000807F7 10 offcore_response.all_reads.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1000807F7 10 offcore_response.all_reads.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2000807F7 10 offcore_response.all_reads.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x800807F7 10 offcore_response.all_reads.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F802007F7 10 offcore_response.all_reads.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10002007F7 10 offcore_response.all_reads.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8002007F7 10 offcore_response.all_reads.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4002007F7 10 offcore_response.all_reads.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1002007F7 10 offcore_response.all_reads.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2002007F7 10 offcore_response.all_reads.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x802007F7 10 offcore_response.all_reads.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F800407F7 10 offcore_response.all_reads.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10000407F7 10 offcore_response.all_reads.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8000407F7 10 offcore_response.all_reads.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4000407F7 10 offcore_response.all_reads.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1000407F7 10 offcore_response.all_reads.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2000407F7 10 offcore_response.all_reads.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x800407F7 10 offcore_response.all_reads.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F801007F7 10 offcore_response.all_reads.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10001007F7 10 offcore_response.all_reads.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8001007F7 10 offcore_response.all_reads.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4001007F7 10 offcore_response.all_reads.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1001007F7 10 offcore_response.all_reads.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2001007F7 10 offcore_response.all_reads.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x801007F7 10 offcore_response.all_reads.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_READS.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F804007F7 10 offcore_response.all_reads.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_READS.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x804007F7 10 offcore_response.all_reads.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.ALL_READS.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1004007F7 10 offcore_response.all_reads.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_READS.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F800207F7 10 offcore_response.all_reads.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_READS.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10000207F7 10 offcore_response.all_reads.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8000207F7 10 offcore_response.all_reads.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4000207F7 10 offcore_response.all_reads.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_READS.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1000207F7 10 offcore_response.all_reads.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_READS.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2000207F7 10 offcore_response.all_reads.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_READS.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x800207F7 10 offcore_response.all_rfo.any_response cache This event is deprecated. Refer to new event OCR.ALL_RFO.ANY_RESPONSE event=0xb7,period=100003,umask=1,offcore_rsp=0x10122 10 offcore_response.all_rfo.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0122 10 offcore_response.all_rfo.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0122 10 offcore_response.all_rfo.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0122 10 offcore_response.all_rfo.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0122 10 offcore_response.all_rfo.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0122 10 offcore_response.all_rfo.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C0122 10 offcore_response.all_rfo.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0122 10 offcore_response.all_rfo.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0122 10 offcore_response.all_rfo.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80080122 10 offcore_response.all_rfo.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080122 10 offcore_response.all_rfo.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800080122 10 offcore_response.all_rfo.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400080122 10 offcore_response.all_rfo.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100080122 10 offcore_response.all_rfo.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200080122 10 offcore_response.all_rfo.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80080122 10 offcore_response.all_rfo.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80200122 10 offcore_response.all_rfo.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000200122 10 offcore_response.all_rfo.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800200122 10 offcore_response.all_rfo.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400200122 10 offcore_response.all_rfo.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100200122 10 offcore_response.all_rfo.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200200122 10 offcore_response.all_rfo.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80200122 10 offcore_response.all_rfo.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80040122 10 offcore_response.all_rfo.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040122 10 offcore_response.all_rfo.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800040122 10 offcore_response.all_rfo.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400040122 10 offcore_response.all_rfo.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100040122 10 offcore_response.all_rfo.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200040122 10 offcore_response.all_rfo.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80040122 10 offcore_response.all_rfo.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80100122 10 offcore_response.all_rfo.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100122 10 offcore_response.all_rfo.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800100122 10 offcore_response.all_rfo.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400100122 10 offcore_response.all_rfo.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100100122 10 offcore_response.all_rfo.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200100122 10 offcore_response.all_rfo.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80100122 10 offcore_response.all_rfo.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80400122 10 offcore_response.all_rfo.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80400122 10 offcore_response.all_rfo.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.ALL_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100400122 10 offcore_response.all_rfo.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_RFO.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020122 10 offcore_response.all_rfo.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_RFO.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020122 10 offcore_response.all_rfo.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800020122 10 offcore_response.all_rfo.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400020122 10 offcore_response.all_rfo.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100020122 10 offcore_response.all_rfo.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_RFO.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200020122 10 offcore_response.all_rfo.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_RFO.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80020122 10 offcore_response.demand_code_rd.any_response cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.ANY_RESPONSE event=0xb7,period=100003,umask=1,offcore_rsp=0x10004 10 offcore_response.demand_code_rd.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0004 10 offcore_response.demand_code_rd.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0004 10 offcore_response.demand_code_rd.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0004 10 offcore_response.demand_code_rd.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0004 10 offcore_response.demand_code_rd.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0004 10 offcore_response.demand_code_rd.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C0004 10 offcore_response.demand_code_rd.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0004 10 offcore_response.demand_code_rd.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0004 10 offcore_response.demand_code_rd.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80080004 10 offcore_response.demand_code_rd.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080004 10 offcore_response.demand_code_rd.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800080004 10 offcore_response.demand_code_rd.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400080004 10 offcore_response.demand_code_rd.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100080004 10 offcore_response.demand_code_rd.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200080004 10 offcore_response.demand_code_rd.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80080004 10 offcore_response.demand_code_rd.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80200004 10 offcore_response.demand_code_rd.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000200004 10 offcore_response.demand_code_rd.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800200004 10 offcore_response.demand_code_rd.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400200004 10 offcore_response.demand_code_rd.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100200004 10 offcore_response.demand_code_rd.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200200004 10 offcore_response.demand_code_rd.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80200004 10 offcore_response.demand_code_rd.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80040004 10 offcore_response.demand_code_rd.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040004 10 offcore_response.demand_code_rd.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800040004 10 offcore_response.demand_code_rd.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400040004 10 offcore_response.demand_code_rd.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100040004 10 offcore_response.demand_code_rd.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200040004 10 offcore_response.demand_code_rd.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80040004 10 offcore_response.demand_code_rd.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80100004 10 offcore_response.demand_code_rd.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100004 10 offcore_response.demand_code_rd.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800100004 10 offcore_response.demand_code_rd.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400100004 10 offcore_response.demand_code_rd.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100100004 10 offcore_response.demand_code_rd.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200100004 10 offcore_response.demand_code_rd.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80100004 10 offcore_response.demand_code_rd.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80400004 10 offcore_response.demand_code_rd.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80400004 10 offcore_response.demand_code_rd.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100400004 10 offcore_response.demand_code_rd.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020004 10 offcore_response.demand_code_rd.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020004 10 offcore_response.demand_code_rd.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800020004 10 offcore_response.demand_code_rd.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400020004 10 offcore_response.demand_code_rd.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100020004 10 offcore_response.demand_code_rd.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200020004 10 offcore_response.demand_code_rd.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80020004 10 offcore_response.demand_data_rd.any_response cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.ANY_RESPONSE event=0xb7,period=100003,umask=1,offcore_rsp=0x10001 10 offcore_response.demand_data_rd.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0001 10 offcore_response.demand_data_rd.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0001 10 offcore_response.demand_data_rd.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0001 10 offcore_response.demand_data_rd.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0001 10 offcore_response.demand_data_rd.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0001 10 offcore_response.demand_data_rd.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C0001 10 offcore_response.demand_data_rd.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0001 10 offcore_response.demand_data_rd.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0001 10 offcore_response.demand_data_rd.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80080001 10 offcore_response.demand_data_rd.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080001 10 offcore_response.demand_data_rd.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800080001 10 offcore_response.demand_data_rd.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400080001 10 offcore_response.demand_data_rd.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100080001 10 offcore_response.demand_data_rd.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200080001 10 offcore_response.demand_data_rd.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80080001 10 offcore_response.demand_data_rd.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80200001 10 offcore_response.demand_data_rd.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000200001 10 offcore_response.demand_data_rd.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800200001 10 offcore_response.demand_data_rd.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400200001 10 offcore_response.demand_data_rd.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100200001 10 offcore_response.demand_data_rd.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200200001 10 offcore_response.demand_data_rd.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80200001 10 offcore_response.demand_data_rd.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80040001 10 offcore_response.demand_data_rd.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040001 10 offcore_response.demand_data_rd.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800040001 10 offcore_response.demand_data_rd.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400040001 10 offcore_response.demand_data_rd.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100040001 10 offcore_response.demand_data_rd.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200040001 10 offcore_response.demand_data_rd.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80040001 10 offcore_response.demand_data_rd.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80100001 10 offcore_response.demand_data_rd.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100001 10 offcore_response.demand_data_rd.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800100001 10 offcore_response.demand_data_rd.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400100001 10 offcore_response.demand_data_rd.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100100001 10 offcore_response.demand_data_rd.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200100001 10 offcore_response.demand_data_rd.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80100001 10 offcore_response.demand_data_rd.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80400001 10 offcore_response.demand_data_rd.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80400001 10 offcore_response.demand_data_rd.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100400001 10 offcore_response.demand_data_rd.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020001 10 offcore_response.demand_data_rd.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020001 10 offcore_response.demand_data_rd.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800020001 10 offcore_response.demand_data_rd.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400020001 10 offcore_response.demand_data_rd.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100020001 10 offcore_response.demand_data_rd.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200020001 10 offcore_response.demand_data_rd.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80020001 10 offcore_response.demand_rfo.any_response cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.ANY_RESPONSE event=0xb7,period=100003,umask=1,offcore_rsp=0x10002 10 offcore_response.demand_rfo.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0002 10 offcore_response.demand_rfo.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0002 10 offcore_response.demand_rfo.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0002 10 offcore_response.demand_rfo.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0002 10 offcore_response.demand_rfo.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0002 10 offcore_response.demand_rfo.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C0002 10 offcore_response.demand_rfo.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0002 10 offcore_response.demand_rfo.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0002 10 offcore_response.demand_rfo.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80080002 10 offcore_response.demand_rfo.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080002 10 offcore_response.demand_rfo.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800080002 10 offcore_response.demand_rfo.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400080002 10 offcore_response.demand_rfo.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100080002 10 offcore_response.demand_rfo.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200080002 10 offcore_response.demand_rfo.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80080002 10 offcore_response.demand_rfo.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80200002 10 offcore_response.demand_rfo.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000200002 10 offcore_response.demand_rfo.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800200002 10 offcore_response.demand_rfo.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400200002 10 offcore_response.demand_rfo.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100200002 10 offcore_response.demand_rfo.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200200002 10 offcore_response.demand_rfo.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80200002 10 offcore_response.demand_rfo.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80040002 10 offcore_response.demand_rfo.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040002 10 offcore_response.demand_rfo.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800040002 10 offcore_response.demand_rfo.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400040002 10 offcore_response.demand_rfo.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100040002 10 offcore_response.demand_rfo.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200040002 10 offcore_response.demand_rfo.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80040002 10 offcore_response.demand_rfo.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80100002 10 offcore_response.demand_rfo.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100002 10 offcore_response.demand_rfo.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800100002 10 offcore_response.demand_rfo.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400100002 10 offcore_response.demand_rfo.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100100002 10 offcore_response.demand_rfo.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200100002 10 offcore_response.demand_rfo.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80100002 10 offcore_response.demand_rfo.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80400002 10 offcore_response.demand_rfo.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80400002 10 offcore_response.demand_rfo.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100400002 10 offcore_response.demand_rfo.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020002 10 offcore_response.demand_rfo.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020002 10 offcore_response.demand_rfo.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800020002 10 offcore_response.demand_rfo.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400020002 10 offcore_response.demand_rfo.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100020002 10 offcore_response.demand_rfo.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200020002 10 offcore_response.demand_rfo.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80020002 10 offcore_response.other.any_response cache This event is deprecated. Refer to new event OCR.OTHER.ANY_RESPONSE event=0xb7,period=100003,umask=1,offcore_rsp=0x18000 10 offcore_response.other.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C8000 10 offcore_response.other.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C8000 10 offcore_response.other.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C8000 10 offcore_response.other.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C8000 10 offcore_response.other.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C8000 10 offcore_response.other.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C8000 10 offcore_response.other.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C8000 10 offcore_response.other.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C8000 10 offcore_response.other.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80088000 10 offcore_response.other.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000088000 10 offcore_response.other.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800088000 10 offcore_response.other.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400088000 10 offcore_response.other.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100088000 10 offcore_response.other.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200088000 10 offcore_response.other.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80088000 10 offcore_response.other.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80208000 10 offcore_response.other.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000208000 10 offcore_response.other.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800208000 10 offcore_response.other.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400208000 10 offcore_response.other.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100208000 10 offcore_response.other.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200208000 10 offcore_response.other.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80208000 10 offcore_response.other.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80048000 10 offcore_response.other.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000048000 10 offcore_response.other.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800048000 10 offcore_response.other.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400048000 10 offcore_response.other.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100048000 10 offcore_response.other.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200048000 10 offcore_response.other.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80048000 10 offcore_response.other.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80108000 10 offcore_response.other.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000108000 10 offcore_response.other.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800108000 10 offcore_response.other.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400108000 10 offcore_response.other.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100108000 10 offcore_response.other.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200108000 10 offcore_response.other.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80108000 10 offcore_response.other.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.OTHER.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80408000 10 offcore_response.other.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.OTHER.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80408000 10 offcore_response.other.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.OTHER.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100408000 10 offcore_response.other.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.OTHER.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80028000 10 offcore_response.other.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.OTHER.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000028000 10 offcore_response.other.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.OTHER.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800028000 10 offcore_response.other.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.OTHER.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400028000 10 offcore_response.other.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.OTHER.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100028000 10 offcore_response.other.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.OTHER.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200028000 10 offcore_response.other.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.OTHER.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80028000 10 offcore_response.pf_l1d_and_sw.any_response cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.ANY_RESPONSE event=0xb7,period=100003,umask=1,offcore_rsp=0x10400 10 offcore_response.pf_l1d_and_sw.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0400 10 offcore_response.pf_l1d_and_sw.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0400 10 offcore_response.pf_l1d_and_sw.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0400 10 offcore_response.pf_l1d_and_sw.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0400 10 offcore_response.pf_l1d_and_sw.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0400 10 offcore_response.pf_l1d_and_sw.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C0400 10 offcore_response.pf_l1d_and_sw.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0400 10 offcore_response.pf_l1d_and_sw.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0400 10 offcore_response.pf_l1d_and_sw.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80080400 10 offcore_response.pf_l1d_and_sw.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080400 10 offcore_response.pf_l1d_and_sw.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800080400 10 offcore_response.pf_l1d_and_sw.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400080400 10 offcore_response.pf_l1d_and_sw.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100080400 10 offcore_response.pf_l1d_and_sw.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200080400 10 offcore_response.pf_l1d_and_sw.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80080400 10 offcore_response.pf_l1d_and_sw.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80200400 10 offcore_response.pf_l1d_and_sw.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000200400 10 offcore_response.pf_l1d_and_sw.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800200400 10 offcore_response.pf_l1d_and_sw.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400200400 10 offcore_response.pf_l1d_and_sw.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100200400 10 offcore_response.pf_l1d_and_sw.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200200400 10 offcore_response.pf_l1d_and_sw.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80200400 10 offcore_response.pf_l1d_and_sw.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80040400 10 offcore_response.pf_l1d_and_sw.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040400 10 offcore_response.pf_l1d_and_sw.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800040400 10 offcore_response.pf_l1d_and_sw.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400040400 10 offcore_response.pf_l1d_and_sw.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100040400 10 offcore_response.pf_l1d_and_sw.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200040400 10 offcore_response.pf_l1d_and_sw.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80040400 10 offcore_response.pf_l1d_and_sw.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80100400 10 offcore_response.pf_l1d_and_sw.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100400 10 offcore_response.pf_l1d_and_sw.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800100400 10 offcore_response.pf_l1d_and_sw.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400100400 10 offcore_response.pf_l1d_and_sw.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100100400 10 offcore_response.pf_l1d_and_sw.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200100400 10 offcore_response.pf_l1d_and_sw.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80100400 10 offcore_response.pf_l1d_and_sw.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80400400 10 offcore_response.pf_l1d_and_sw.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80400400 10 offcore_response.pf_l1d_and_sw.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100400400 10 offcore_response.pf_l1d_and_sw.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020400 10 offcore_response.pf_l1d_and_sw.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020400 10 offcore_response.pf_l1d_and_sw.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800020400 10 offcore_response.pf_l1d_and_sw.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400020400 10 offcore_response.pf_l1d_and_sw.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100020400 10 offcore_response.pf_l1d_and_sw.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200020400 10 offcore_response.pf_l1d_and_sw.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80020400 10 offcore_response.pf_l2_data_rd.any_response cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.ANY_RESPONSE event=0xb7,period=100003,umask=1,offcore_rsp=0x10010 10 offcore_response.pf_l2_data_rd.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0010 10 offcore_response.pf_l2_data_rd.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0010 10 offcore_response.pf_l2_data_rd.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0010 10 offcore_response.pf_l2_data_rd.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0010 10 offcore_response.pf_l2_data_rd.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0010 10 offcore_response.pf_l2_data_rd.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C0010 10 offcore_response.pf_l2_data_rd.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0010 10 offcore_response.pf_l2_data_rd.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0010 10 offcore_response.pf_l2_data_rd.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80080010 10 offcore_response.pf_l2_data_rd.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080010 10 offcore_response.pf_l2_data_rd.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800080010 10 offcore_response.pf_l2_data_rd.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400080010 10 offcore_response.pf_l2_data_rd.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100080010 10 offcore_response.pf_l2_data_rd.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200080010 10 offcore_response.pf_l2_data_rd.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80080010 10 offcore_response.pf_l2_data_rd.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80200010 10 offcore_response.pf_l2_data_rd.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000200010 10 offcore_response.pf_l2_data_rd.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800200010 10 offcore_response.pf_l2_data_rd.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400200010 10 offcore_response.pf_l2_data_rd.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100200010 10 offcore_response.pf_l2_data_rd.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200200010 10 offcore_response.pf_l2_data_rd.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80200010 10 offcore_response.pf_l2_data_rd.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80040010 10 offcore_response.pf_l2_data_rd.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040010 10 offcore_response.pf_l2_data_rd.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800040010 10 offcore_response.pf_l2_data_rd.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400040010 10 offcore_response.pf_l2_data_rd.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100040010 10 offcore_response.pf_l2_data_rd.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200040010 10 offcore_response.pf_l2_data_rd.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80040010 10 offcore_response.pf_l2_data_rd.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80100010 10 offcore_response.pf_l2_data_rd.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100010 10 offcore_response.pf_l2_data_rd.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800100010 10 offcore_response.pf_l2_data_rd.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400100010 10 offcore_response.pf_l2_data_rd.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100100010 10 offcore_response.pf_l2_data_rd.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200100010 10 offcore_response.pf_l2_data_rd.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80100010 10 offcore_response.pf_l2_data_rd.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80400010 10 offcore_response.pf_l2_data_rd.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80400010 10 offcore_response.pf_l2_data_rd.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100400010 10 offcore_response.pf_l2_data_rd.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020010 10 offcore_response.pf_l2_data_rd.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020010 10 offcore_response.pf_l2_data_rd.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800020010 10 offcore_response.pf_l2_data_rd.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400020010 10 offcore_response.pf_l2_data_rd.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100020010 10 offcore_response.pf_l2_data_rd.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200020010 10 offcore_response.pf_l2_data_rd.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80020010 10 offcore_response.pf_l2_rfo.any_response cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.ANY_RESPONSE event=0xb7,period=100003,umask=1,offcore_rsp=0x10020 10 offcore_response.pf_l2_rfo.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0020 10 offcore_response.pf_l2_rfo.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0020 10 offcore_response.pf_l2_rfo.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0020 10 offcore_response.pf_l2_rfo.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0020 10 offcore_response.pf_l2_rfo.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0020 10 offcore_response.pf_l2_rfo.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C0020 10 offcore_response.pf_l2_rfo.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0020 10 offcore_response.pf_l2_rfo.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0020 10 offcore_response.pf_l2_rfo.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80080020 10 offcore_response.pf_l2_rfo.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080020 10 offcore_response.pf_l2_rfo.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800080020 10 offcore_response.pf_l2_rfo.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400080020 10 offcore_response.pf_l2_rfo.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100080020 10 offcore_response.pf_l2_rfo.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200080020 10 offcore_response.pf_l2_rfo.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80080020 10 offcore_response.pf_l2_rfo.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80200020 10 offcore_response.pf_l2_rfo.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000200020 10 offcore_response.pf_l2_rfo.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800200020 10 offcore_response.pf_l2_rfo.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400200020 10 offcore_response.pf_l2_rfo.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100200020 10 offcore_response.pf_l2_rfo.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200200020 10 offcore_response.pf_l2_rfo.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80200020 10 offcore_response.pf_l2_rfo.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80040020 10 offcore_response.pf_l2_rfo.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040020 10 offcore_response.pf_l2_rfo.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800040020 10 offcore_response.pf_l2_rfo.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400040020 10 offcore_response.pf_l2_rfo.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100040020 10 offcore_response.pf_l2_rfo.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200040020 10 offcore_response.pf_l2_rfo.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80040020 10 offcore_response.pf_l2_rfo.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80100020 10 offcore_response.pf_l2_rfo.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100020 10 offcore_response.pf_l2_rfo.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800100020 10 offcore_response.pf_l2_rfo.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400100020 10 offcore_response.pf_l2_rfo.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100100020 10 offcore_response.pf_l2_rfo.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200100020 10 offcore_response.pf_l2_rfo.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80100020 10 offcore_response.pf_l2_rfo.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80400020 10 offcore_response.pf_l2_rfo.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80400020 10 offcore_response.pf_l2_rfo.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100400020 10 offcore_response.pf_l2_rfo.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020020 10 offcore_response.pf_l2_rfo.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020020 10 offcore_response.pf_l2_rfo.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800020020 10 offcore_response.pf_l2_rfo.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400020020 10 offcore_response.pf_l2_rfo.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100020020 10 offcore_response.pf_l2_rfo.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200020020 10 offcore_response.pf_l2_rfo.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80020020 10 offcore_response.pf_l3_data_rd.any_response cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.ANY_RESPONSE event=0xb7,period=100003,umask=1,offcore_rsp=0x10080 10 offcore_response.pf_l3_data_rd.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0080 10 offcore_response.pf_l3_data_rd.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0080 10 offcore_response.pf_l3_data_rd.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0080 10 offcore_response.pf_l3_data_rd.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0080 10 offcore_response.pf_l3_data_rd.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0080 10 offcore_response.pf_l3_data_rd.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C0080 10 offcore_response.pf_l3_data_rd.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0080 10 offcore_response.pf_l3_data_rd.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0080 10 offcore_response.pf_l3_data_rd.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80080080 10 offcore_response.pf_l3_data_rd.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080080 10 offcore_response.pf_l3_data_rd.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800080080 10 offcore_response.pf_l3_data_rd.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400080080 10 offcore_response.pf_l3_data_rd.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100080080 10 offcore_response.pf_l3_data_rd.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200080080 10 offcore_response.pf_l3_data_rd.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80080080 10 offcore_response.pf_l3_data_rd.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80200080 10 offcore_response.pf_l3_data_rd.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000200080 10 offcore_response.pf_l3_data_rd.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800200080 10 offcore_response.pf_l3_data_rd.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400200080 10 offcore_response.pf_l3_data_rd.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100200080 10 offcore_response.pf_l3_data_rd.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200200080 10 offcore_response.pf_l3_data_rd.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80200080 10 offcore_response.pf_l3_data_rd.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80040080 10 offcore_response.pf_l3_data_rd.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040080 10 offcore_response.pf_l3_data_rd.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800040080 10 offcore_response.pf_l3_data_rd.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400040080 10 offcore_response.pf_l3_data_rd.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100040080 10 offcore_response.pf_l3_data_rd.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200040080 10 offcore_response.pf_l3_data_rd.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80040080 10 offcore_response.pf_l3_data_rd.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80100080 10 offcore_response.pf_l3_data_rd.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100080 10 offcore_response.pf_l3_data_rd.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800100080 10 offcore_response.pf_l3_data_rd.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400100080 10 offcore_response.pf_l3_data_rd.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100100080 10 offcore_response.pf_l3_data_rd.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200100080 10 offcore_response.pf_l3_data_rd.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80100080 10 offcore_response.pf_l3_data_rd.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80400080 10 offcore_response.pf_l3_data_rd.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80400080 10 offcore_response.pf_l3_data_rd.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100400080 10 offcore_response.pf_l3_data_rd.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020080 10 offcore_response.pf_l3_data_rd.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020080 10 offcore_response.pf_l3_data_rd.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800020080 10 offcore_response.pf_l3_data_rd.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400020080 10 offcore_response.pf_l3_data_rd.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100020080 10 offcore_response.pf_l3_data_rd.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200020080 10 offcore_response.pf_l3_data_rd.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80020080 10 offcore_response.pf_l3_rfo.any_response cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.ANY_RESPONSE event=0xb7,period=100003,umask=1,offcore_rsp=0x10100 10 offcore_response.pf_l3_rfo.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0100 10 offcore_response.pf_l3_rfo.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0100 10 offcore_response.pf_l3_rfo.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0100 10 offcore_response.pf_l3_rfo.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0100 10 offcore_response.pf_l3_rfo.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0100 10 offcore_response.pf_l3_rfo.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8007C0100 10 offcore_response.pf_l3_rfo.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0100 10 offcore_response.pf_l3_rfo.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x803C0100 10 offcore_response.pf_l3_rfo.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80080100 10 offcore_response.pf_l3_rfo.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080100 10 offcore_response.pf_l3_rfo.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800080100 10 offcore_response.pf_l3_rfo.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400080100 10 offcore_response.pf_l3_rfo.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100080100 10 offcore_response.pf_l3_rfo.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200080100 10 offcore_response.pf_l3_rfo.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80080100 10 offcore_response.pf_l3_rfo.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80200100 10 offcore_response.pf_l3_rfo.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000200100 10 offcore_response.pf_l3_rfo.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800200100 10 offcore_response.pf_l3_rfo.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400200100 10 offcore_response.pf_l3_rfo.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100200100 10 offcore_response.pf_l3_rfo.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200200100 10 offcore_response.pf_l3_rfo.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80200100 10 offcore_response.pf_l3_rfo.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80040100 10 offcore_response.pf_l3_rfo.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040100 10 offcore_response.pf_l3_rfo.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800040100 10 offcore_response.pf_l3_rfo.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400040100 10 offcore_response.pf_l3_rfo.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100040100 10 offcore_response.pf_l3_rfo.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200040100 10 offcore_response.pf_l3_rfo.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80040100 10 offcore_response.pf_l3_rfo.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80100100 10 offcore_response.pf_l3_rfo.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100100 10 offcore_response.pf_l3_rfo.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800100100 10 offcore_response.pf_l3_rfo.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400100100 10 offcore_response.pf_l3_rfo.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100100100 10 offcore_response.pf_l3_rfo.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200100100 10 offcore_response.pf_l3_rfo.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80100100 10 offcore_response.pf_l3_rfo.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80400100 10 offcore_response.pf_l3_rfo.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80400100 10 offcore_response.pf_l3_rfo.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100400100 10 offcore_response.pf_l3_rfo.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020100 10 offcore_response.pf_l3_rfo.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020100 10 offcore_response.pf_l3_rfo.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800020100 10 offcore_response.pf_l3_rfo.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400020100 10 offcore_response.pf_l3_rfo.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100020100 10 offcore_response.pf_l3_rfo.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200020100 10 offcore_response.pf_l3_rfo.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80020100 10 sq_misc.split_lock cache Number of cache line split locks sent to uncore event=0xf4,period=100003,umask=0x10 00 Counts the number of cache line split locks sent to the uncore sw_prefetch_access.any cache Counts the number of PREFETCHNTA, PREFETCHW, PREFETCHT0, PREFETCHT1 or PREFETCHT2 instructions executed event=0x32,period=2000003,umask=0xf 00 sw_prefetch_access.nta cache Number of PREFETCHNTA instructions executed event=0x32,period=2000003,umask=1 00 sw_prefetch_access.prefetchw cache Number of PREFETCHW instructions executed event=0x32,period=2000003,umask=8 00 sw_prefetch_access.t0 cache Number of PREFETCHT0 instructions executed event=0x32,period=2000003,umask=2 00 sw_prefetch_access.t1_t2 cache Number of PREFETCHT1 or PREFETCHT2 instructions executed event=0x32,period=2000003,umask=4 00 fp_arith_inst_retired.128b_packed_double floating point Counts once for most SIMD 128-bit packed computational double precision floating-point instructions retired. Counts twice for DPP and FM(N)ADD/SUB instructions retired event=0xc7,period=2000003,umask=4 00 Counts once for most SIMD 128-bit packed computational double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 2 computation operations, one for each element. Applies to packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.128b_packed_single floating point Counts once for most SIMD 128-bit packed computational single precision floating-point instruction retired. Counts twice for DPP and FM(N)ADD/SUB instructions retired event=0xc7,period=2000003,umask=8 00 Counts once for most SIMD 128-bit packed computational single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 4 computation operations, one for each element. Applies to packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.256b_packed_double floating point Counts once for most SIMD 256-bit packed double computational precision floating-point instructions retired. Counts twice for DPP and FM(N)ADD/SUB instructions retired event=0xc7,period=2000003,umask=0x10 00 Counts once for most SIMD 256-bit packed double computational precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 4 computation operations, one for each element. Applies to packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.256b_packed_single floating point Counts once for most SIMD 256-bit packed single computational precision floating-point instructions retired. Counts twice for DPP and FM(N)ADD/SUB instructions retired event=0xc7,period=2000003,umask=0x20 00 Counts once for most SIMD 256-bit packed single computational precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.4_flops floating point Number of SSE/AVX computational 128-bit packed single and 256-bit packed double precision FP instructions retired; some instructions will count twice as noted below. Each count represents 2 or/and 4 computation operations, 1 for each element. Applies to SSE* and AVX* packed single precision and packed double precision FP instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB count twice as they perform 2 calculations per element event=0xc7,period=1000003,umask=0x18 00 Number of SSE/AVX computational 128-bit packed single precision and 256-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 2 or/and 4 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point and packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.512b_packed_double floating point Number of SSE/AVX computational 512-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=2000003,umask=0x40 00 Number of SSE/AVX computational 512-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.512b_packed_single floating point Number of SSE/AVX computational 512-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 16 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=2000003,umask=0x80 00 Number of SSE/AVX computational 512-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 16 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.8_flops floating point Number of SSE/AVX computational 256-bit packed single precision and 512-bit packed double precision FP instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, 1 for each element. Applies to SSE* and AVX* packed single precision and double precision FP instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RSQRT14 RCP RCP14 DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB count twice as they perform 2 calculations per element event=0xc7,period=1000003,umask=0x18 00 Number of SSE/AVX computational 256-bit packed single precision and 512-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed single precision and double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RSQRT14 RCP RCP14 DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.scalar floating point Counts once for most SIMD scalar computational floating-point instructions retired. Counts twice for DPP and FM(N)ADD/SUB instructions retired event=0xc7,period=2000003,umask=3 00 Counts once for most SIMD scalar computational single precision and double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SIMD scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.scalar_double floating point Counts once for most SIMD scalar computational double precision floating-point instructions retired. Counts twice for DPP and FM(N)ADD/SUB instructions retired event=0xc7,period=2000003,umask=1 00 Counts once for most SIMD scalar computational double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SIMD scalar double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.scalar_single floating point Counts once for most SIMD scalar computational single precision floating-point instructions retired. Counts twice for DPP and FM(N)ADD/SUB instructions retired event=0xc7,period=2000003,umask=2 00 Counts once for most SIMD scalar computational single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SIMD scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired2.128bit_packed_bf16 floating point Intel AVX-512 computational 512-bit packed BFloat16 instructions retired event=0xcf,period=2000003,umask=0x20 00 Counts once for each Intel AVX-512 computational 512-bit packed BFloat16 floating-point instruction retired. Applies to the ZMM based VDPBF16PS instruction. Each count represents 64 computation operations. This event is only supported on products formerly named Cooper Lake and is not supported on products formerly named Cascade Lake fp_arith_inst_retired2.256bit_packed_bf16 floating point Intel AVX-512 computational 128-bit packed BFloat16 instructions retired event=0xcf,period=2000003,umask=0x40 00 Counts once for each Intel AVX-512 computational 128-bit packed BFloat16 floating-point instruction retired. Applies to the XMM based VDPBF16PS instruction. Each count represents 16 computation operations. This event is only supported on products formerly named Cooper Lake and is not supported on products formerly named Cascade Lake fp_arith_inst_retired2.512bit_packed_bf16 floating point Intel AVX-512 computational 256-bit packed BFloat16 instructions retired event=0xcf,period=2000003,umask=0x80 00 Counts once for each Intel AVX-512 computational 256-bit packed BFloat16 floating-point instruction retired. Applies to the YMM based VDPBF16PS instruction. Each count represents 32 computation operations. This event is only supported on products formerly named Cooper Lake and is not supported on products formerly named Cascade Lake fp_assist.any floating point Cycles with any input/output SSE or FP assist event=0xca,cmask=1,period=100003,umask=0x1e 00 Counts cycles with any input and output SSE or x87 FP assist. If an input and output assist are detected on the same cycle the event increments by 1 baclears.any frontend Counts the total number when the front end is resteered, mainly when the BPU cannot provide a correct prediction and this is corrected by other branch handling mechanisms at the front end event=0xe6,period=100003,umask=1 00 Counts the number of times the front-end is resteered when it finds a branch instruction in a fetch line. This occurs for the first time a branch instruction is fetched or when the branch is not tracked by the BPU (Branch Prediction Unit) anymore decode.lcp frontend Stalls caused by changing prefix length of the instruction. [This event is alias to ILD_STALL.LCP] event=0x87,period=2000003,umask=1 00 Counts cycles that the Instruction Length decoder (ILD) stalls occurred due to dynamically changing prefix length of the decoded instruction (by operand size prefix instruction 0x66, address size prefix instruction 0x67 or REX.W for Intel64). Count is proportional to the number of prefixes in a 16B-line. This may result in a three-cycle penalty for each LCP (Length changing prefix) in a 16-byte chunk. [This event is alias to ILD_STALL.LCP] dsb2mite_switches.count frontend Decode Stream Buffer (DSB)-to-MITE switches event=0xab,period=2000003,umask=1 00 This event counts the number of the Decode Stream Buffer (DSB)-to-MITE switches including all misses because of missing Decode Stream Buffer (DSB) cache and u-arch forced misses. Note: Invoking MITE requires two or three cycles delay dsb2mite_switches.penalty_cycles frontend Decode Stream Buffer (DSB)-to-MITE switch true penalty cycles event=0xab,period=2000003,umask=2 00 Counts Decode Stream Buffer (DSB)-to-MITE switch true penalty cycles. These cycles do not include uops routed through because of the switch itself, for example, when Instruction Decode Queue (IDQ) pre-allocation is unavailable, or Instruction Decode Queue (IDQ) is full. SBD-to-MITE switch true penalty cycles happen after the merge mux (MM) receives Decode Stream Buffer (DSB) Sync-indication until receiving the first MITE uop. MM is placed before Instruction Decode Queue (IDQ) to merge uops being fed from the MITE and Decode Stream Buffer (DSB) paths. Decode Stream Buffer (DSB) inserts the Sync-indication whenever a Decode Stream Buffer (DSB)-to-MITE switch occurs.Penalty: A Decode Stream Buffer (DSB) hit followed by a Decode Stream Buffer (DSB) miss can cost up to six cycles in which no uops are delivered to the IDQ. Most often, such switches from the Decode Stream Buffer (DSB) to the legacy pipeline cost 02 cycles frontend_retired.any_dsb_miss frontend Retired Instructions who experienced DSB miss (Precise event) event=0xc6,period=100007,umask=1,frontend=0x1 00 Counts retired Instructions that experienced DSB (Decode stream buffer i.e. the decoded instruction-cache) miss (Precise event) frontend_retired.dsb_miss frontend Retired Instructions who experienced a critical DSB miss (Precise event) event=0xc6,period=100007,umask=1,frontend=0x11 00 Number of retired Instructions that experienced a critical DSB (Decode stream buffer i.e. the decoded instruction-cache) miss. Critical means stalls were exposed to the back-end as a result of the DSB miss (Precise event) frontend_retired.itlb_miss frontend Retired Instructions who experienced iTLB true miss (Precise event) event=0xc6,period=100007,umask=1,frontend=0x14 00 Counts retired Instructions that experienced iTLB (Instruction TLB) true miss (Precise event) frontend_retired.l1i_miss frontend Retired Instructions who experienced Instruction L1 Cache true miss (Precise event) event=0xc6,period=100007,umask=1,frontend=0x12 00 frontend_retired.l2_miss frontend Retired Instructions who experienced Instruction L2 Cache true miss (Precise event) event=0xc6,period=100007,umask=1,frontend=0x13 00 frontend_retired.latency_ge_1 frontend Retired instructions after front-end starvation of at least 1 cycle (Must be precise) event=0xc6,period=100007,umask=1,frontend=0x400106 00 Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of at least 1 cycle which was not interrupted by a back-end stall (Must be precise) frontend_retired.latency_ge_128 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 128 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=1,frontend=0x408006 00 frontend_retired.latency_ge_16 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 16 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=1,frontend=0x401006 00 Counts retired instructions that are delivered to the back-end after a front-end stall of at least 16 cycles. During this period the front-end delivered no uops (Precise event) frontend_retired.latency_ge_2 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 2 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=1,frontend=0x400206 00 frontend_retired.latency_ge_256 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 256 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=1,frontend=0x410006 00 frontend_retired.latency_ge_2_bubbles_ge_1 frontend Retired instructions that are fetched after an interval where the front-end had at least 1 bubble-slot for a period of 2 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=1,frontend=0x100206 00 Counts retired instructions that are delivered to the back-end after the front-end had at least 1 bubble-slot for a period of 2 cycles. A bubble-slot is an empty issue-pipeline slot while there was no RAT stall (Precise event) frontend_retired.latency_ge_2_bubbles_ge_2 frontend Retired instructions that are fetched after an interval where the front-end had at least 2 bubble-slots for a period of 2 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=1,frontend=0x200206 00 frontend_retired.latency_ge_2_bubbles_ge_3 frontend Retired instructions that are fetched after an interval where the front-end had at least 3 bubble-slots for a period of 2 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=1,frontend=0x300206 00 frontend_retired.latency_ge_32 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 32 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=1,frontend=0x402006 00 Counts retired instructions that are delivered to the back-end after a front-end stall of at least 32 cycles. During this period the front-end delivered no uops (Precise event) frontend_retired.latency_ge_4 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 4 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=1,frontend=0x400406 00 frontend_retired.latency_ge_512 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 512 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=1,frontend=0x420006 00 frontend_retired.latency_ge_64 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 64 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=1,frontend=0x404006 00 frontend_retired.latency_ge_8 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 8 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=1,frontend=0x400806 00 Counts retired instructions that are delivered to the back-end after a front-end stall of at least 8 cycles. During this period the front-end delivered no uops (Precise event) frontend_retired.stlb_miss frontend Retired Instructions who experienced STLB (2nd level TLB) true miss (Precise event) event=0xc6,period=100007,umask=1,frontend=0x15 00 Counts retired Instructions that experienced STLB (2nd level TLB) true miss (Precise event) icache_16b.ifdata_stall frontend Cycles where a code fetch is stalled due to L1 instruction cache miss event=0x80,period=2000003,umask=4 00 Cycles where a code line fetch is stalled due to an L1 instruction cache miss. The legacy decode pipeline works at a 16 Byte granularity icache_64b.iftag_hit frontend Instruction fetch tag lookups that hit in the instruction cache (L1I). Counts at 64-byte cache-line granularity event=0x83,period=200003,umask=1 00 icache_64b.iftag_miss frontend Instruction fetch tag lookups that miss in the instruction cache (L1I). Counts at 64-byte cache-line granularity event=0x83,period=200003,umask=2 00 icache_64b.iftag_stall frontend Cycles where a code fetch is stalled due to L1 instruction cache tag miss. [This event is alias to ICACHE_TAG.STALLS] event=0x83,period=200003,umask=4 00 icache_tag.stalls frontend Cycles where a code fetch is stalled due to L1 instruction cache tag miss. [This event is alias to ICACHE_64B.IFTAG_STALL] event=0x83,period=200003,umask=4 00 idq.all_dsb_cycles_4_uops frontend Cycles Decode Stream Buffer (DSB) is delivering 4 or more Uops [This event is alias to IDQ.DSB_CYCLES_OK] event=0x79,cmask=4,period=2000003,umask=0x18 00 Counts the number of cycles 4 or more uops were delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Count includes uops that may 'bypass' the IDQ. [This event is alias to IDQ.DSB_CYCLES_OK] idq.all_dsb_cycles_any_uops frontend Cycles Decode Stream Buffer (DSB) is delivering any Uop [This event is alias to IDQ.DSB_CYCLES_ANY] event=0x79,cmask=1,period=2000003,umask=0x18 00 Counts the number of cycles uops were delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Count includes uops that may 'bypass' the IDQ. [This event is alias to IDQ.DSB_CYCLES_ANY] idq.all_mite_cycles_4_uops frontend Cycles MITE is delivering 4 Uops event=0x79,cmask=4,period=2000003,umask=0x24 00 Counts the number of cycles 4 uops were delivered to the Instruction Decode Queue (IDQ) from the MITE (legacy decode pipeline) path. Counting includes uops that may 'bypass' the IDQ. During these cycles uops are not being delivered from the Decode Stream Buffer (DSB) idq.all_mite_cycles_any_uops frontend Cycles MITE is delivering any Uop event=0x79,cmask=1,period=2000003,umask=0x24 00 Counts the number of cycles uops were delivered to the Instruction Decode Queue (IDQ) from the MITE (legacy decode pipeline) path. Counting includes uops that may 'bypass' the IDQ. During these cycles uops are not being delivered from the Decode Stream Buffer (DSB) idq.dsb_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) from Decode Stream Buffer (DSB) path event=0x79,cmask=1,period=2000003,umask=8 00 Counts cycles during which uops are being delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Counting includes uops that may 'bypass' the IDQ idq.dsb_cycles_any frontend Cycles Decode Stream Buffer (DSB) is delivering any Uop [This event is alias to IDQ.ALL_DSB_CYCLES_ANY_UOPS] event=0x79,cmask=1,period=2000003,umask=0x18 00 Counts the number of cycles uops were delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Count includes uops that may 'bypass' the IDQ. [This event is alias to IDQ.ALL_DSB_CYCLES_ANY_UOPS] idq.dsb_cycles_ok frontend Cycles Decode Stream Buffer (DSB) is delivering 4 or more Uops [This event is alias to IDQ.ALL_DSB_CYCLES_4_UOPS] event=0x79,cmask=4,period=2000003,umask=0x18 00 Counts the number of cycles 4 or more uops were delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Count includes uops that may 'bypass' the IDQ. [This event is alias to IDQ.ALL_DSB_CYCLES_4_UOPS] idq.dsb_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path event=0x79,period=2000003,umask=8 00 Counts the number of uops delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Counting includes uops that may 'bypass' the IDQ idq.mite_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) from MITE path event=0x79,cmask=1,period=2000003,umask=4 00 Counts cycles during which uops are being delivered to Instruction Decode Queue (IDQ) from the MITE path. Counting includes uops that may 'bypass' the IDQ idq.mite_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from MITE path event=0x79,period=2000003,umask=4 00 Counts the number of uops delivered to Instruction Decode Queue (IDQ) from the MITE path. Counting includes uops that may 'bypass' the IDQ. This also means that uops are not being delivered from the Decode Stream Buffer (DSB) idq.ms_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,period=2000003,umask=0x30 00 Counts cycles during which uops are being delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may 'bypass' the IDQ. Uops maybe initiated by Decode Stream Buffer (DSB) or MITE idq.ms_dsb_cycles frontend Cycles when uops initiated by Decode Stream Buffer (DSB) are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,period=2000003,umask=0x10 00 Counts cycles during which uops initiated by Decode Stream Buffer (DSB) are being delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may 'bypass' the IDQ idq.ms_mite_uops frontend Uops initiated by MITE and delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=2000003,umask=0x20 00 Counts the number of uops initiated by MITE and delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may 'bypass' the IDQ idq.ms_switches frontend Number of switches from DSB (Decode Stream Buffer) or MITE (legacy decode pipeline) to the Microcode Sequencer event=0x79,cmask=1,edge=1,period=2000003,umask=0x30 00 Number of switches from DSB (Decode Stream Buffer) or MITE (legacy decode pipeline) to the Microcode Sequencer idq.ms_uops frontend Uops delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=2000003,umask=0x30 00 Counts the total number of uops delivered by the Microcode Sequencer (MS). Any instruction over 4 uops will be delivered by the MS. Some instructions such as transcendentals may additionally generate uops from the MS idq_uops_not_delivered.core frontend Uops not delivered to Resource Allocation Table (RAT) per thread when backend of the machine is not stalled event=0x9c,period=2000003,umask=1 00 Counts the number of uops not delivered to Resource Allocation Table (RAT) per thread adding 4 x when Resource Allocation Table (RAT) is not stalled and Instruction Decode Queue (IDQ) delivers x uops to Resource Allocation Table (RAT) (where x belongs to {0,1,2,3}). Counting does not cover cases when: a. IDQ-Resource Allocation Table (RAT) pipe serves the other thread. b. Resource Allocation Table (RAT) is stalled for the thread (including uop drops and clear BE conditions). c. Instruction Decode Queue (IDQ) delivers four uops idq_uops_not_delivered.cycles_0_uops_deliv.core frontend Cycles per thread when 4 or more uops are not delivered to Resource Allocation Table (RAT) when backend of the machine is not stalled event=0x9c,cmask=4,period=2000003,umask=1 00 Counts, on the per-thread basis, cycles when no uops are delivered to Resource Allocation Table (RAT). IDQ_Uops_Not_Delivered.core =4 idq_uops_not_delivered.cycles_le_1_uop_deliv.core frontend Cycles per thread when 3 or more uops are not delivered to Resource Allocation Table (RAT) when backend of the machine is not stalled event=0x9c,cmask=3,period=2000003,umask=1 00 Counts, on the per-thread basis, cycles when less than 1 uop is delivered to Resource Allocation Table (RAT). IDQ_Uops_Not_Delivered.core >= 3 idq_uops_not_delivered.cycles_le_2_uop_deliv.core frontend Cycles with less than 2 uops delivered by the front end event=0x9c,cmask=2,period=2000003,umask=1 00 Cycles with less than 2 uops delivered by the front-end idq_uops_not_delivered.cycles_le_3_uop_deliv.core frontend Cycles with less than 3 uops delivered by the front end event=0x9c,cmask=1,period=2000003,umask=1 00 Cycles with less than 3 uops delivered by the front-end cycle_activity.cycles_l3_miss memory Cycles while L3 cache miss demand load is outstanding event=0xa3,cmask=2,period=2000003,umask=2 00 cycle_activity.stalls_l3_miss memory Execution stalls while L3 cache miss demand load is outstanding event=0xa3,cmask=6,period=2000003,umask=6 00 hle_retired.aborted memory Number of times an HLE execution aborted due to any reasons (multiple categories may count as one) (Precise event) event=0xc8,period=2000003,umask=4 00 Number of times HLE abort was triggered (Precise event) hle_retired.aborted_events memory Number of times an HLE execution aborted due to unfriendly events (such as interrupts) event=0xc8,period=2000003,umask=0x80 00 hle_retired.aborted_mem memory Number of times an HLE execution aborted due to various memory events (e.g., read/write capacity and conflicts) event=0xc8,period=2000003,umask=8 00 hle_retired.aborted_memtype memory Number of times an HLE execution aborted due to incompatible memory type event=0xc8,period=2000003,umask=0x40 00 Number of times an HLE execution aborted due to incompatible memory type hle_retired.aborted_timer memory Number of times an HLE execution aborted due to hardware timer expiration event=0xc8,period=2000003,umask=0x10 00 hle_retired.aborted_unfriendly memory Number of times an HLE execution aborted due to HLE-unfriendly instructions and certain unfriendly events (such as AD assists etc.) event=0xc8,period=2000003,umask=0x20 00 hle_retired.commit memory Number of times an HLE execution successfully committed event=0xc8,period=2000003,umask=2 00 Number of times HLE commit succeeded hle_retired.start memory Number of times an HLE execution started event=0xc8,period=2000003,umask=1 00 Number of times we entered an HLE region. Does not count nested transactions machine_clears.memory_ordering memory Counts the number of machine clears due to memory order conflicts Spec update: SKL089 event=0xc3,period=100003,umask=2 00 Counts the number of memory ordering Machine Clears detected. Memory Ordering Machine Clears can result from one of the following:a. memory disambiguation,b. external snoop, orc. cross SMT-HW-thread snoop (stores) hitting load buffer Spec update: SKL089 mem_trans_retired.load_latency_gt_128 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 128 cycles Supports address when precise (Must be precise) event=0xcd,period=1009,umask=1,ldlat=0x80 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 128 cycles. Reported latency may be longer than just the memory latency Supports address when precise (Must be precise) mem_trans_retired.load_latency_gt_16 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 16 cycles Supports address when precise (Must be precise) event=0xcd,period=20011,umask=1,ldlat=0x10 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 16 cycles. Reported latency may be longer than just the memory latency Supports address when precise (Must be precise) mem_trans_retired.load_latency_gt_256 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 256 cycles Supports address when precise (Must be precise) event=0xcd,period=503,umask=1,ldlat=0x100 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 256 cycles. Reported latency may be longer than just the memory latency Supports address when precise (Must be precise) mem_trans_retired.load_latency_gt_32 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 32 cycles Supports address when precise (Must be precise) event=0xcd,period=100007,umask=1,ldlat=0x20 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 32 cycles. Reported latency may be longer than just the memory latency Supports address when precise (Must be precise) mem_trans_retired.load_latency_gt_4 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 4 cycles Supports address when precise (Must be precise) event=0xcd,period=100003,umask=1,ldlat=0x4 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 4 cycles. Reported latency may be longer than just the memory latency Supports address when precise (Must be precise) mem_trans_retired.load_latency_gt_512 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 512 cycles Supports address when precise (Must be precise) event=0xcd,period=101,umask=1,ldlat=0x200 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 512 cycles. Reported latency may be longer than just the memory latency Supports address when precise (Must be precise) mem_trans_retired.load_latency_gt_64 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 64 cycles Supports address when precise (Must be precise) event=0xcd,period=2003,umask=1,ldlat=0x40 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 64 cycles. Reported latency may be longer than just the memory latency Supports address when precise (Must be precise) mem_trans_retired.load_latency_gt_8 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 8 cycles Supports address when precise (Must be precise) event=0xcd,period=50021,umask=1,ldlat=0x8 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 8 cycles. Reported latency may be longer than just the memory latency Supports address when precise (Must be precise) ocr.all_data_rd.l3_miss.any_snoop memory OCR.ALL_DATA_RD.L3_MISS.ANY_SNOOP OCR.ALL_DATA_RD.L3_MISS.ANY_SNOOP OCR.ALL_DATA_RD.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000491 00 ocr.all_data_rd.l3_miss.hitm_other_core memory OCR.ALL_DATA_RD.L3_MISS.HITM_OTHER_CORE OCR.ALL_DATA_RD.L3_MISS.HITM_OTHER_CORE OCR.ALL_DATA_RD.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C000491 00 ocr.all_data_rd.l3_miss.hit_other_core_fwd memory OCR.ALL_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C000491 00 ocr.all_data_rd.l3_miss.hit_other_core_no_fwd memory OCR.ALL_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000491 00 ocr.all_data_rd.l3_miss.no_snoop_needed memory OCR.ALL_DATA_RD.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000491 00 ocr.all_data_rd.l3_miss.remote_hitm memory OCR.ALL_DATA_RD.L3_MISS.REMOTE_HITM OCR.ALL_DATA_RD.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00491 00 ocr.all_data_rd.l3_miss.remote_hit_forward memory OCR.ALL_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD OCR.ALL_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00491 00 ocr.all_data_rd.l3_miss.snoop_miss memory OCR.ALL_DATA_RD.L3_MISS.SNOOP_MISS OCR.ALL_DATA_RD.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000491 00 ocr.all_data_rd.l3_miss.snoop_none memory OCR.ALL_DATA_RD.L3_MISS.SNOOP_NONE OCR.ALL_DATA_RD.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000491 00 ocr.all_data_rd.l3_miss_local_dram.any_snoop memory OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000491 00 ocr.all_data_rd.l3_miss_local_dram.hitm_other_core memory OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000491 00 ocr.all_data_rd.l3_miss_local_dram.hit_other_core_fwd memory OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804000491 00 ocr.all_data_rd.l3_miss_local_dram.hit_other_core_no_fwd memory OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404000491 00 ocr.all_data_rd.l3_miss_local_dram.no_snoop_needed memory OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104000491 00 ocr.all_data_rd.l3_miss_local_dram.snoop_miss memory OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x204000491 00 ocr.all_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604000491 00 ocr.all_data_rd.l3_miss_local_dram.snoop_none memory OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x84000491 00 ocr.all_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory OCR.ALL_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800491 00 ocr.all_data_rd.l3_miss_remote_hop1_dram.any_snoop memory OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90000491 00 ocr.all_data_rd.l3_miss_remote_hop1_dram.hitm_other_core memory OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010000491 00 ocr.all_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwd memory OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810000491 00 ocr.all_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410000491 00 ocr.all_data_rd.l3_miss_remote_hop1_dram.no_snoop_needed memory OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110000491 00 ocr.all_data_rd.l3_miss_remote_hop1_dram.snoop_miss memory OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x210000491 00 ocr.all_data_rd.l3_miss_remote_hop1_dram.snoop_none memory OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x90000491 00 ocr.all_pf_data_rd.l3_miss.any_snoop memory OCR.ALL_PF_DATA_RD.L3_MISS.ANY_SNOOP OCR.ALL_PF_DATA_RD.L3_MISS.ANY_SNOOP OCR.ALL_PF_DATA_RD.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000490 00 ocr.all_pf_data_rd.l3_miss.hitm_other_core memory OCR.ALL_PF_DATA_RD.L3_MISS.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.L3_MISS.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C000490 00 ocr.all_pf_data_rd.l3_miss.hit_other_core_fwd memory OCR.ALL_PF_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C000490 00 ocr.all_pf_data_rd.l3_miss.hit_other_core_no_fwd memory OCR.ALL_PF_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000490 00 ocr.all_pf_data_rd.l3_miss.no_snoop_needed memory OCR.ALL_PF_DATA_RD.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000490 00 ocr.all_pf_data_rd.l3_miss.remote_hitm memory OCR.ALL_PF_DATA_RD.L3_MISS.REMOTE_HITM OCR.ALL_PF_DATA_RD.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00490 00 ocr.all_pf_data_rd.l3_miss.remote_hit_forward memory OCR.ALL_PF_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD OCR.ALL_PF_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00490 00 ocr.all_pf_data_rd.l3_miss.snoop_miss memory OCR.ALL_PF_DATA_RD.L3_MISS.SNOOP_MISS OCR.ALL_PF_DATA_RD.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000490 00 ocr.all_pf_data_rd.l3_miss.snoop_none memory OCR.ALL_PF_DATA_RD.L3_MISS.SNOOP_NONE OCR.ALL_PF_DATA_RD.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000490 00 ocr.all_pf_data_rd.l3_miss_local_dram.any_snoop memory OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000490 00 ocr.all_pf_data_rd.l3_miss_local_dram.hitm_other_core memory OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000490 00 ocr.all_pf_data_rd.l3_miss_local_dram.hit_other_core_fwd memory OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804000490 00 ocr.all_pf_data_rd.l3_miss_local_dram.hit_other_core_no_fwd memory OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404000490 00 ocr.all_pf_data_rd.l3_miss_local_dram.no_snoop_needed memory OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104000490 00 ocr.all_pf_data_rd.l3_miss_local_dram.snoop_miss memory OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x204000490 00 ocr.all_pf_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604000490 00 ocr.all_pf_data_rd.l3_miss_local_dram.snoop_none memory OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x84000490 00 ocr.all_pf_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800490 00 ocr.all_pf_data_rd.l3_miss_remote_hop1_dram.any_snoop memory OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90000490 00 ocr.all_pf_data_rd.l3_miss_remote_hop1_dram.hitm_other_core memory OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010000490 00 ocr.all_pf_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwd memory OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810000490 00 ocr.all_pf_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410000490 00 ocr.all_pf_data_rd.l3_miss_remote_hop1_dram.no_snoop_needed memory OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110000490 00 ocr.all_pf_data_rd.l3_miss_remote_hop1_dram.snoop_miss memory OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x210000490 00 ocr.all_pf_data_rd.l3_miss_remote_hop1_dram.snoop_none memory OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x90000490 00 ocr.all_pf_rfo.l3_miss.any_snoop memory OCR.ALL_PF_RFO.L3_MISS.ANY_SNOOP OCR.ALL_PF_RFO.L3_MISS.ANY_SNOOP OCR.ALL_PF_RFO.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000120 00 ocr.all_pf_rfo.l3_miss.hitm_other_core memory OCR.ALL_PF_RFO.L3_MISS.HITM_OTHER_CORE OCR.ALL_PF_RFO.L3_MISS.HITM_OTHER_CORE OCR.ALL_PF_RFO.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C000120 00 ocr.all_pf_rfo.l3_miss.hit_other_core_fwd memory OCR.ALL_PF_RFO.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C000120 00 ocr.all_pf_rfo.l3_miss.hit_other_core_no_fwd memory OCR.ALL_PF_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000120 00 ocr.all_pf_rfo.l3_miss.no_snoop_needed memory OCR.ALL_PF_RFO.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000120 00 ocr.all_pf_rfo.l3_miss.remote_hitm memory OCR.ALL_PF_RFO.L3_MISS.REMOTE_HITM OCR.ALL_PF_RFO.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00120 00 ocr.all_pf_rfo.l3_miss.remote_hit_forward memory OCR.ALL_PF_RFO.L3_MISS.REMOTE_HIT_FORWARD OCR.ALL_PF_RFO.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00120 00 ocr.all_pf_rfo.l3_miss.snoop_miss memory OCR.ALL_PF_RFO.L3_MISS.SNOOP_MISS OCR.ALL_PF_RFO.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000120 00 ocr.all_pf_rfo.l3_miss.snoop_none memory OCR.ALL_PF_RFO.L3_MISS.SNOOP_NONE OCR.ALL_PF_RFO.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000120 00 ocr.all_pf_rfo.l3_miss_local_dram.any_snoop memory OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000120 00 ocr.all_pf_rfo.l3_miss_local_dram.hitm_other_core memory OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000120 00 ocr.all_pf_rfo.l3_miss_local_dram.hit_other_core_fwd memory OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804000120 00 ocr.all_pf_rfo.l3_miss_local_dram.hit_other_core_no_fwd memory OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404000120 00 ocr.all_pf_rfo.l3_miss_local_dram.no_snoop_needed memory OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104000120 00 ocr.all_pf_rfo.l3_miss_local_dram.snoop_miss memory OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x204000120 00 ocr.all_pf_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604000120 00 ocr.all_pf_rfo.l3_miss_local_dram.snoop_none memory OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x84000120 00 ocr.all_pf_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory OCR.ALL_PF_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_PF_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800120 00 ocr.all_pf_rfo.l3_miss_remote_hop1_dram.any_snoop memory OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90000120 00 ocr.all_pf_rfo.l3_miss_remote_hop1_dram.hitm_other_core memory OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010000120 00 ocr.all_pf_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwd memory OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810000120 00 ocr.all_pf_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410000120 00 ocr.all_pf_rfo.l3_miss_remote_hop1_dram.no_snoop_needed memory OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110000120 00 ocr.all_pf_rfo.l3_miss_remote_hop1_dram.snoop_miss memory OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x210000120 00 ocr.all_pf_rfo.l3_miss_remote_hop1_dram.snoop_none memory OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x90000120 00 ocr.all_reads.l3_miss.any_snoop memory OCR.ALL_READS.L3_MISS.ANY_SNOOP OCR.ALL_READS.L3_MISS.ANY_SNOOP OCR.ALL_READS.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC0007F7 00 ocr.all_reads.l3_miss.hitm_other_core memory OCR.ALL_READS.L3_MISS.HITM_OTHER_CORE OCR.ALL_READS.L3_MISS.HITM_OTHER_CORE OCR.ALL_READS.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C0007F7 00 ocr.all_reads.l3_miss.hit_other_core_fwd memory OCR.ALL_READS.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_READS.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_READS.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C0007F7 00 ocr.all_reads.l3_miss.hit_other_core_no_fwd memory OCR.ALL_READS.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C0007F7 00 ocr.all_reads.l3_miss.no_snoop_needed memory OCR.ALL_READS.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_READS.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_READS.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C0007F7 00 ocr.all_reads.l3_miss.remote_hitm memory OCR.ALL_READS.L3_MISS.REMOTE_HITM OCR.ALL_READS.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC007F7 00 ocr.all_reads.l3_miss.remote_hit_forward memory OCR.ALL_READS.L3_MISS.REMOTE_HIT_FORWARD OCR.ALL_READS.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC007F7 00 ocr.all_reads.l3_miss.snoop_miss memory OCR.ALL_READS.L3_MISS.SNOOP_MISS OCR.ALL_READS.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C0007F7 00 ocr.all_reads.l3_miss.snoop_none memory OCR.ALL_READS.L3_MISS.SNOOP_NONE OCR.ALL_READS.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC0007F7 00 ocr.all_reads.l3_miss_local_dram.any_snoop memory OCR.ALL_READS.L3_MISS_LOCAL_DRAM.ANY_SNOOP OCR.ALL_READS.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F840007F7 00 ocr.all_reads.l3_miss_local_dram.hitm_other_core memory OCR.ALL_READS.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE OCR.ALL_READS.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10040007F7 00 ocr.all_reads.l3_miss_local_dram.hit_other_core_fwd memory OCR.ALL_READS.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD OCR.ALL_READS.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8040007F7 00 ocr.all_reads.l3_miss_local_dram.hit_other_core_no_fwd memory OCR.ALL_READS.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4040007F7 00 ocr.all_reads.l3_miss_local_dram.no_snoop_needed memory OCR.ALL_READS.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED OCR.ALL_READS.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1040007F7 00 ocr.all_reads.l3_miss_local_dram.snoop_miss memory OCR.ALL_READS.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2040007F7 00 ocr.all_reads.l3_miss_local_dram.snoop_miss_or_no_fwd memory OCR.ALL_READS.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_READS.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x6040007F7 00 ocr.all_reads.l3_miss_local_dram.snoop_none memory OCR.ALL_READS.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x840007F7 00 ocr.all_reads.l3_miss_remote_dram.snoop_miss_or_no_fwd memory OCR.ALL_READS.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_READS.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B8007F7 00 ocr.all_reads.l3_miss_remote_hop1_dram.any_snoop memory OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F900007F7 00 ocr.all_reads.l3_miss_remote_hop1_dram.hitm_other_core memory OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10100007F7 00 ocr.all_reads.l3_miss_remote_hop1_dram.hit_other_core_fwd memory OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8100007F7 00 ocr.all_reads.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4100007F7 00 ocr.all_reads.l3_miss_remote_hop1_dram.no_snoop_needed memory OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1100007F7 00 ocr.all_reads.l3_miss_remote_hop1_dram.snoop_miss memory OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2100007F7 00 ocr.all_reads.l3_miss_remote_hop1_dram.snoop_none memory OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x900007F7 00 ocr.all_rfo.l3_miss.any_snoop memory OCR.ALL_RFO.L3_MISS.ANY_SNOOP OCR.ALL_RFO.L3_MISS.ANY_SNOOP OCR.ALL_RFO.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000122 00 ocr.all_rfo.l3_miss.hitm_other_core memory OCR.ALL_RFO.L3_MISS.HITM_OTHER_CORE OCR.ALL_RFO.L3_MISS.HITM_OTHER_CORE OCR.ALL_RFO.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C000122 00 ocr.all_rfo.l3_miss.hit_other_core_fwd memory OCR.ALL_RFO.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_RFO.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_RFO.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C000122 00 ocr.all_rfo.l3_miss.hit_other_core_no_fwd memory OCR.ALL_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000122 00 ocr.all_rfo.l3_miss.no_snoop_needed memory OCR.ALL_RFO.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_RFO.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_RFO.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000122 00 ocr.all_rfo.l3_miss.remote_hitm memory OCR.ALL_RFO.L3_MISS.REMOTE_HITM OCR.ALL_RFO.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00122 00 ocr.all_rfo.l3_miss.remote_hit_forward memory OCR.ALL_RFO.L3_MISS.REMOTE_HIT_FORWARD OCR.ALL_RFO.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00122 00 ocr.all_rfo.l3_miss.snoop_miss memory OCR.ALL_RFO.L3_MISS.SNOOP_MISS OCR.ALL_RFO.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000122 00 ocr.all_rfo.l3_miss.snoop_none memory OCR.ALL_RFO.L3_MISS.SNOOP_NONE OCR.ALL_RFO.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000122 00 ocr.all_rfo.l3_miss_local_dram.any_snoop memory OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000122 00 ocr.all_rfo.l3_miss_local_dram.hitm_other_core memory OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000122 00 ocr.all_rfo.l3_miss_local_dram.hit_other_core_fwd memory OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804000122 00 ocr.all_rfo.l3_miss_local_dram.hit_other_core_no_fwd memory OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404000122 00 ocr.all_rfo.l3_miss_local_dram.no_snoop_needed memory OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104000122 00 ocr.all_rfo.l3_miss_local_dram.snoop_miss memory OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x204000122 00 ocr.all_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604000122 00 ocr.all_rfo.l3_miss_local_dram.snoop_none memory OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x84000122 00 ocr.all_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory OCR.ALL_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800122 00 ocr.all_rfo.l3_miss_remote_hop1_dram.any_snoop memory OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90000122 00 ocr.all_rfo.l3_miss_remote_hop1_dram.hitm_other_core memory OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010000122 00 ocr.all_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwd memory OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810000122 00 ocr.all_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410000122 00 ocr.all_rfo.l3_miss_remote_hop1_dram.no_snoop_needed memory OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110000122 00 ocr.all_rfo.l3_miss_remote_hop1_dram.snoop_miss memory OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x210000122 00 ocr.all_rfo.l3_miss_remote_hop1_dram.snoop_none memory OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x90000122 00 ocr.demand_code_rd.l3_miss.any_snoop memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.ANY_SNOOP OCR.DEMAND_CODE_RD.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000004 00 ocr.demand_code_rd.l3_miss.hitm_other_core memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.HITM_OTHER_CORE OCR.DEMAND_CODE_RD.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C000004 00 ocr.demand_code_rd.l3_miss.hit_other_core_fwd memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.HIT_OTHER_CORE_FWD OCR.DEMAND_CODE_RD.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C000004 00 ocr.demand_code_rd.l3_miss.hit_other_core_no_fwd memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.DEMAND_CODE_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000004 00 ocr.demand_code_rd.l3_miss.no_snoop_needed memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.NO_SNOOP_NEEDED OCR.DEMAND_CODE_RD.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000004 00 ocr.demand_code_rd.l3_miss.remote_hitm memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00004 00 ocr.demand_code_rd.l3_miss.remote_hit_forward memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00004 00 ocr.demand_code_rd.l3_miss.snoop_miss memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000004 00 ocr.demand_code_rd.l3_miss.snoop_none memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000004 00 ocr.demand_code_rd.l3_miss_local_dram.any_snoop memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000004 00 ocr.demand_code_rd.l3_miss_local_dram.hitm_other_core memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000004 00 ocr.demand_code_rd.l3_miss_local_dram.hit_other_core_fwd memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804000004 00 ocr.demand_code_rd.l3_miss_local_dram.hit_other_core_no_fwd memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404000004 00 ocr.demand_code_rd.l3_miss_local_dram.no_snoop_needed memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104000004 00 ocr.demand_code_rd.l3_miss_local_dram.snoop_miss memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x204000004 00 ocr.demand_code_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604000004 00 ocr.demand_code_rd.l3_miss_local_dram.snoop_none memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x84000004 00 ocr.demand_code_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800004 00 ocr.demand_code_rd.l3_miss_remote_hop1_dram.any_snoop memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90000004 00 ocr.demand_code_rd.l3_miss_remote_hop1_dram.hitm_other_core memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010000004 00 ocr.demand_code_rd.l3_miss_remote_hop1_dram.hit_other_core_fwd memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810000004 00 ocr.demand_code_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410000004 00 ocr.demand_code_rd.l3_miss_remote_hop1_dram.no_snoop_needed memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110000004 00 ocr.demand_code_rd.l3_miss_remote_hop1_dram.snoop_miss memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x210000004 00 ocr.demand_code_rd.l3_miss_remote_hop1_dram.snoop_none memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x90000004 00 ocr.demand_data_rd.l3_miss.any_snoop memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.ANY_SNOOP OCR.DEMAND_DATA_RD.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000001 00 ocr.demand_data_rd.l3_miss.hitm_other_core memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.HITM_OTHER_CORE OCR.DEMAND_DATA_RD.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C000001 00 ocr.demand_data_rd.l3_miss.hit_other_core_fwd memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD OCR.DEMAND_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C000001 00 ocr.demand_data_rd.l3_miss.hit_other_core_no_fwd memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.DEMAND_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000001 00 ocr.demand_data_rd.l3_miss.no_snoop_needed memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.NO_SNOOP_NEEDED OCR.DEMAND_DATA_RD.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000001 00 ocr.demand_data_rd.l3_miss.remote_hitm memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00001 00 ocr.demand_data_rd.l3_miss.remote_hit_forward memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00001 00 ocr.demand_data_rd.l3_miss.snoop_miss memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000001 00 ocr.demand_data_rd.l3_miss.snoop_none memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000001 00 ocr.demand_data_rd.l3_miss_local_dram.any_snoop memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000001 00 ocr.demand_data_rd.l3_miss_local_dram.hitm_other_core memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000001 00 ocr.demand_data_rd.l3_miss_local_dram.hit_other_core_fwd memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804000001 00 ocr.demand_data_rd.l3_miss_local_dram.hit_other_core_no_fwd memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404000001 00 ocr.demand_data_rd.l3_miss_local_dram.no_snoop_needed memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104000001 00 ocr.demand_data_rd.l3_miss_local_dram.snoop_miss memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x204000001 00 ocr.demand_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604000001 00 ocr.demand_data_rd.l3_miss_local_dram.snoop_none memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x84000001 00 ocr.demand_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800001 00 ocr.demand_data_rd.l3_miss_remote_hop1_dram.any_snoop memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90000001 00 ocr.demand_data_rd.l3_miss_remote_hop1_dram.hitm_other_core memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010000001 00 ocr.demand_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwd memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810000001 00 ocr.demand_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410000001 00 ocr.demand_data_rd.l3_miss_remote_hop1_dram.no_snoop_needed memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110000001 00 ocr.demand_data_rd.l3_miss_remote_hop1_dram.snoop_miss memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x210000001 00 ocr.demand_data_rd.l3_miss_remote_hop1_dram.snoop_none memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x90000001 00 ocr.demand_rfo.l3_miss.any_snoop memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.ANY_SNOOP OCR.DEMAND_RFO.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000002 00 ocr.demand_rfo.l3_miss.hitm_other_core memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.HITM_OTHER_CORE OCR.DEMAND_RFO.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C000002 00 ocr.demand_rfo.l3_miss.hit_other_core_fwd memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.HIT_OTHER_CORE_FWD OCR.DEMAND_RFO.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C000002 00 ocr.demand_rfo.l3_miss.hit_other_core_no_fwd memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.DEMAND_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000002 00 ocr.demand_rfo.l3_miss.no_snoop_needed memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.NO_SNOOP_NEEDED OCR.DEMAND_RFO.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000002 00 ocr.demand_rfo.l3_miss.remote_hitm memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00002 00 ocr.demand_rfo.l3_miss.remote_hit_forward memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00002 00 ocr.demand_rfo.l3_miss.snoop_miss memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000002 00 ocr.demand_rfo.l3_miss.snoop_none memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000002 00 ocr.demand_rfo.l3_miss_local_dram.any_snoop memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000002 00 ocr.demand_rfo.l3_miss_local_dram.hitm_other_core memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000002 00 ocr.demand_rfo.l3_miss_local_dram.hit_other_core_fwd memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804000002 00 ocr.demand_rfo.l3_miss_local_dram.hit_other_core_no_fwd memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404000002 00 ocr.demand_rfo.l3_miss_local_dram.no_snoop_needed memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104000002 00 ocr.demand_rfo.l3_miss_local_dram.snoop_miss memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x204000002 00 ocr.demand_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604000002 00 ocr.demand_rfo.l3_miss_local_dram.snoop_none memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x84000002 00 ocr.demand_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800002 00 ocr.demand_rfo.l3_miss_remote_hop1_dram.any_snoop memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90000002 00 ocr.demand_rfo.l3_miss_remote_hop1_dram.hitm_other_core memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010000002 00 ocr.demand_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwd memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810000002 00 ocr.demand_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410000002 00 ocr.demand_rfo.l3_miss_remote_hop1_dram.no_snoop_needed memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110000002 00 ocr.demand_rfo.l3_miss_remote_hop1_dram.snoop_miss memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x210000002 00 ocr.demand_rfo.l3_miss_remote_hop1_dram.snoop_none memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x90000002 00 ocr.other.l3_miss.any_snoop memory Counts any other requests OCR.OTHER.L3_MISS.ANY_SNOOP OCR.OTHER.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC008000 00 ocr.other.l3_miss.hitm_other_core memory Counts any other requests OCR.OTHER.L3_MISS.HITM_OTHER_CORE OCR.OTHER.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C008000 00 ocr.other.l3_miss.hit_other_core_fwd memory Counts any other requests OCR.OTHER.L3_MISS.HIT_OTHER_CORE_FWD OCR.OTHER.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C008000 00 ocr.other.l3_miss.hit_other_core_no_fwd memory Counts any other requests OCR.OTHER.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.OTHER.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C008000 00 ocr.other.l3_miss.no_snoop_needed memory Counts any other requests OCR.OTHER.L3_MISS.NO_SNOOP_NEEDED OCR.OTHER.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C008000 00 ocr.other.l3_miss.remote_hitm memory Counts any other requests OCR.OTHER.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC08000 00 ocr.other.l3_miss.remote_hit_forward memory Counts any other requests OCR.OTHER.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC08000 00 ocr.other.l3_miss.snoop_miss memory Counts any other requests OCR.OTHER.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C008000 00 ocr.other.l3_miss.snoop_none memory Counts any other requests OCR.OTHER.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC008000 00 ocr.other.l3_miss_local_dram.any_snoop memory Counts any other requests OCR.OTHER.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84008000 00 ocr.other.l3_miss_local_dram.hitm_other_core memory Counts any other requests OCR.OTHER.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004008000 00 ocr.other.l3_miss_local_dram.hit_other_core_fwd memory Counts any other requests OCR.OTHER.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804008000 00 ocr.other.l3_miss_local_dram.hit_other_core_no_fwd memory Counts any other requests OCR.OTHER.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404008000 00 ocr.other.l3_miss_local_dram.no_snoop_needed memory Counts any other requests OCR.OTHER.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104008000 00 ocr.other.l3_miss_local_dram.snoop_miss memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x204008000 00 ocr.other.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts any other requests OCR.OTHER.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604008000 00 ocr.other.l3_miss_local_dram.snoop_none memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x84008000 00 ocr.other.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts any other requests OCR.OTHER.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B808000 00 ocr.other.l3_miss_remote_hop1_dram.any_snoop memory Counts any other requests OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90008000 00 ocr.other.l3_miss_remote_hop1_dram.hitm_other_core memory Counts any other requests OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010008000 00 ocr.other.l3_miss_remote_hop1_dram.hit_other_core_fwd memory Counts any other requests OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810008000 00 ocr.other.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory Counts any other requests OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410008000 00 ocr.other.l3_miss_remote_hop1_dram.no_snoop_needed memory Counts any other requests OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110008000 00 ocr.other.l3_miss_remote_hop1_dram.snoop_miss memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x210008000 00 ocr.other.l3_miss_remote_hop1_dram.snoop_none memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x90008000 00 ocr.pf_l1d_and_sw.l3_miss.any_snoop memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.ANY_SNOOP OCR.PF_L1D_AND_SW.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000400 00 ocr.pf_l1d_and_sw.l3_miss.hitm_other_core memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.HITM_OTHER_CORE OCR.PF_L1D_AND_SW.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C000400 00 ocr.pf_l1d_and_sw.l3_miss.hit_other_core_fwd memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.HIT_OTHER_CORE_FWD OCR.PF_L1D_AND_SW.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C000400 00 ocr.pf_l1d_and_sw.l3_miss.hit_other_core_no_fwd memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.PF_L1D_AND_SW.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000400 00 ocr.pf_l1d_and_sw.l3_miss.no_snoop_needed memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.NO_SNOOP_NEEDED OCR.PF_L1D_AND_SW.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000400 00 ocr.pf_l1d_and_sw.l3_miss.remote_hitm memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00400 00 ocr.pf_l1d_and_sw.l3_miss.remote_hit_forward memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00400 00 ocr.pf_l1d_and_sw.l3_miss.snoop_miss memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000400 00 ocr.pf_l1d_and_sw.l3_miss.snoop_none memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000400 00 ocr.pf_l1d_and_sw.l3_miss_local_dram.any_snoop memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000400 00 ocr.pf_l1d_and_sw.l3_miss_local_dram.hitm_other_core memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000400 00 ocr.pf_l1d_and_sw.l3_miss_local_dram.hit_other_core_fwd memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804000400 00 ocr.pf_l1d_and_sw.l3_miss_local_dram.hit_other_core_no_fwd memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404000400 00 ocr.pf_l1d_and_sw.l3_miss_local_dram.no_snoop_needed memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104000400 00 ocr.pf_l1d_and_sw.l3_miss_local_dram.snoop_miss memory Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=1,offcore_rsp=0x204000400 00 ocr.pf_l1d_and_sw.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604000400 00 ocr.pf_l1d_and_sw.l3_miss_local_dram.snoop_none memory Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=1,offcore_rsp=0x84000400 00 ocr.pf_l1d_and_sw.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800400 00 ocr.pf_l1d_and_sw.l3_miss_remote_hop1_dram.any_snoop memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90000400 00 ocr.pf_l1d_and_sw.l3_miss_remote_hop1_dram.hitm_other_core memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010000400 00 ocr.pf_l1d_and_sw.l3_miss_remote_hop1_dram.hit_other_core_fwd memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810000400 00 ocr.pf_l1d_and_sw.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410000400 00 ocr.pf_l1d_and_sw.l3_miss_remote_hop1_dram.no_snoop_needed memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110000400 00 ocr.pf_l1d_and_sw.l3_miss_remote_hop1_dram.snoop_miss memory Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=1,offcore_rsp=0x210000400 00 ocr.pf_l1d_and_sw.l3_miss_remote_hop1_dram.snoop_none memory Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=1,offcore_rsp=0x90000400 00 ocr.pf_l2_data_rd.l3_miss.any_snoop memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.ANY_SNOOP OCR.PF_L2_DATA_RD.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000010 00 ocr.pf_l2_data_rd.l3_miss.hitm_other_core memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.HITM_OTHER_CORE OCR.PF_L2_DATA_RD.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C000010 00 ocr.pf_l2_data_rd.l3_miss.hit_other_core_fwd memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD OCR.PF_L2_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C000010 00 ocr.pf_l2_data_rd.l3_miss.hit_other_core_no_fwd memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.PF_L2_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000010 00 ocr.pf_l2_data_rd.l3_miss.no_snoop_needed memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.NO_SNOOP_NEEDED OCR.PF_L2_DATA_RD.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000010 00 ocr.pf_l2_data_rd.l3_miss.remote_hitm memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00010 00 ocr.pf_l2_data_rd.l3_miss.remote_hit_forward memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00010 00 ocr.pf_l2_data_rd.l3_miss.snoop_miss memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000010 00 ocr.pf_l2_data_rd.l3_miss.snoop_none memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000010 00 ocr.pf_l2_data_rd.l3_miss_local_dram.any_snoop memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000010 00 ocr.pf_l2_data_rd.l3_miss_local_dram.hitm_other_core memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000010 00 ocr.pf_l2_data_rd.l3_miss_local_dram.hit_other_core_fwd memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804000010 00 ocr.pf_l2_data_rd.l3_miss_local_dram.hit_other_core_no_fwd memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404000010 00 ocr.pf_l2_data_rd.l3_miss_local_dram.no_snoop_needed memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104000010 00 ocr.pf_l2_data_rd.l3_miss_local_dram.snoop_miss memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x204000010 00 ocr.pf_l2_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604000010 00 ocr.pf_l2_data_rd.l3_miss_local_dram.snoop_none memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x84000010 00 ocr.pf_l2_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800010 00 ocr.pf_l2_data_rd.l3_miss_remote_hop1_dram.any_snoop memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90000010 00 ocr.pf_l2_data_rd.l3_miss_remote_hop1_dram.hitm_other_core memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010000010 00 ocr.pf_l2_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwd memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810000010 00 ocr.pf_l2_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410000010 00 ocr.pf_l2_data_rd.l3_miss_remote_hop1_dram.no_snoop_needed memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110000010 00 ocr.pf_l2_data_rd.l3_miss_remote_hop1_dram.snoop_miss memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x210000010 00 ocr.pf_l2_data_rd.l3_miss_remote_hop1_dram.snoop_none memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x90000010 00 ocr.pf_l2_rfo.l3_miss.any_snoop memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.ANY_SNOOP OCR.PF_L2_RFO.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000020 00 ocr.pf_l2_rfo.l3_miss.hitm_other_core memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.HITM_OTHER_CORE OCR.PF_L2_RFO.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C000020 00 ocr.pf_l2_rfo.l3_miss.hit_other_core_fwd memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.HIT_OTHER_CORE_FWD OCR.PF_L2_RFO.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C000020 00 ocr.pf_l2_rfo.l3_miss.hit_other_core_no_fwd memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.PF_L2_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000020 00 ocr.pf_l2_rfo.l3_miss.no_snoop_needed memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.NO_SNOOP_NEEDED OCR.PF_L2_RFO.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000020 00 ocr.pf_l2_rfo.l3_miss.remote_hitm memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00020 00 ocr.pf_l2_rfo.l3_miss.remote_hit_forward memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00020 00 ocr.pf_l2_rfo.l3_miss.snoop_miss memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000020 00 ocr.pf_l2_rfo.l3_miss.snoop_none memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000020 00 ocr.pf_l2_rfo.l3_miss_local_dram.any_snoop memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000020 00 ocr.pf_l2_rfo.l3_miss_local_dram.hitm_other_core memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000020 00 ocr.pf_l2_rfo.l3_miss_local_dram.hit_other_core_fwd memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804000020 00 ocr.pf_l2_rfo.l3_miss_local_dram.hit_other_core_no_fwd memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404000020 00 ocr.pf_l2_rfo.l3_miss_local_dram.no_snoop_needed memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104000020 00 ocr.pf_l2_rfo.l3_miss_local_dram.snoop_miss memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x204000020 00 ocr.pf_l2_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604000020 00 ocr.pf_l2_rfo.l3_miss_local_dram.snoop_none memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x84000020 00 ocr.pf_l2_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800020 00 ocr.pf_l2_rfo.l3_miss_remote_hop1_dram.any_snoop memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90000020 00 ocr.pf_l2_rfo.l3_miss_remote_hop1_dram.hitm_other_core memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010000020 00 ocr.pf_l2_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwd memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810000020 00 ocr.pf_l2_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410000020 00 ocr.pf_l2_rfo.l3_miss_remote_hop1_dram.no_snoop_needed memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110000020 00 ocr.pf_l2_rfo.l3_miss_remote_hop1_dram.snoop_miss memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x210000020 00 ocr.pf_l2_rfo.l3_miss_remote_hop1_dram.snoop_none memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x90000020 00 ocr.pf_l3_data_rd.l3_miss.any_snoop memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.ANY_SNOOP OCR.PF_L3_DATA_RD.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000080 00 ocr.pf_l3_data_rd.l3_miss.hitm_other_core memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.HITM_OTHER_CORE OCR.PF_L3_DATA_RD.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C000080 00 ocr.pf_l3_data_rd.l3_miss.hit_other_core_fwd memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD OCR.PF_L3_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C000080 00 ocr.pf_l3_data_rd.l3_miss.hit_other_core_no_fwd memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.PF_L3_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000080 00 ocr.pf_l3_data_rd.l3_miss.no_snoop_needed memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.NO_SNOOP_NEEDED OCR.PF_L3_DATA_RD.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000080 00 ocr.pf_l3_data_rd.l3_miss.remote_hitm memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00080 00 ocr.pf_l3_data_rd.l3_miss.remote_hit_forward memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00080 00 ocr.pf_l3_data_rd.l3_miss.snoop_miss memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000080 00 ocr.pf_l3_data_rd.l3_miss.snoop_none memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000080 00 ocr.pf_l3_data_rd.l3_miss_local_dram.any_snoop memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000080 00 ocr.pf_l3_data_rd.l3_miss_local_dram.hitm_other_core memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000080 00 ocr.pf_l3_data_rd.l3_miss_local_dram.hit_other_core_fwd memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804000080 00 ocr.pf_l3_data_rd.l3_miss_local_dram.hit_other_core_no_fwd memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404000080 00 ocr.pf_l3_data_rd.l3_miss_local_dram.no_snoop_needed memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104000080 00 ocr.pf_l3_data_rd.l3_miss_local_dram.snoop_miss memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x204000080 00 ocr.pf_l3_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604000080 00 ocr.pf_l3_data_rd.l3_miss_local_dram.snoop_none memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x84000080 00 ocr.pf_l3_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800080 00 ocr.pf_l3_data_rd.l3_miss_remote_hop1_dram.any_snoop memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90000080 00 ocr.pf_l3_data_rd.l3_miss_remote_hop1_dram.hitm_other_core memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010000080 00 ocr.pf_l3_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwd memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810000080 00 ocr.pf_l3_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410000080 00 ocr.pf_l3_data_rd.l3_miss_remote_hop1_dram.no_snoop_needed memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110000080 00 ocr.pf_l3_data_rd.l3_miss_remote_hop1_dram.snoop_miss memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x210000080 00 ocr.pf_l3_data_rd.l3_miss_remote_hop1_dram.snoop_none memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x90000080 00 ocr.pf_l3_rfo.l3_miss.any_snoop memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.ANY_SNOOP OCR.PF_L3_RFO.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000100 00 ocr.pf_l3_rfo.l3_miss.hitm_other_core memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.HITM_OTHER_CORE OCR.PF_L3_RFO.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C000100 00 ocr.pf_l3_rfo.l3_miss.hit_other_core_fwd memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.HIT_OTHER_CORE_FWD OCR.PF_L3_RFO.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C000100 00 ocr.pf_l3_rfo.l3_miss.hit_other_core_no_fwd memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.PF_L3_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000100 00 ocr.pf_l3_rfo.l3_miss.no_snoop_needed memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.NO_SNOOP_NEEDED OCR.PF_L3_RFO.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000100 00 ocr.pf_l3_rfo.l3_miss.remote_hitm memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00100 00 ocr.pf_l3_rfo.l3_miss.remote_hit_forward memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00100 00 ocr.pf_l3_rfo.l3_miss.snoop_miss memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000100 00 ocr.pf_l3_rfo.l3_miss.snoop_none memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000100 00 ocr.pf_l3_rfo.l3_miss_local_dram.any_snoop memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000100 00 ocr.pf_l3_rfo.l3_miss_local_dram.hitm_other_core memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000100 00 ocr.pf_l3_rfo.l3_miss_local_dram.hit_other_core_fwd memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804000100 00 ocr.pf_l3_rfo.l3_miss_local_dram.hit_other_core_no_fwd memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404000100 00 ocr.pf_l3_rfo.l3_miss_local_dram.no_snoop_needed memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104000100 00 ocr.pf_l3_rfo.l3_miss_local_dram.snoop_miss memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x204000100 00 ocr.pf_l3_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604000100 00 ocr.pf_l3_rfo.l3_miss_local_dram.snoop_none memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x84000100 00 ocr.pf_l3_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800100 00 ocr.pf_l3_rfo.l3_miss_remote_hop1_dram.any_snoop memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90000100 00 ocr.pf_l3_rfo.l3_miss_remote_hop1_dram.hitm_other_core memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010000100 00 ocr.pf_l3_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwd memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810000100 00 ocr.pf_l3_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410000100 00 ocr.pf_l3_rfo.l3_miss_remote_hop1_dram.no_snoop_needed memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110000100 00 ocr.pf_l3_rfo.l3_miss_remote_hop1_dram.snoop_miss memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x210000100 00 ocr.pf_l3_rfo.l3_miss_remote_hop1_dram.snoop_none memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x90000100 00 offcore_requests.l3_miss_demand_data_rd memory Demand Data Read requests who miss L3 cache event=0xb0,period=100003,umask=0x10 00 Demand Data Read requests who miss L3 cache offcore_requests_outstanding.cycles_with_l3_miss_demand_data_rd memory Cycles with at least 1 Demand Data Read requests who miss L3 cache in the superQ event=0x60,cmask=1,period=2000003,umask=0x10 00 offcore_requests_outstanding.l3_miss_demand_data_rd memory Counts number of Offcore outstanding Demand Data Read requests that miss L3 cache in the superQ every cycle event=0x60,period=2000003,umask=0x10 00 offcore_requests_outstanding.l3_miss_demand_data_rd_ge_6 memory Cycles with at least 6 Demand Data Read requests that miss L3 cache in the superQ event=0x60,cmask=6,period=2000003,umask=0x10 00 offcore_response.all_data_rd.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000491 10 offcore_response.all_data_rd.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C000491 10 offcore_response.all_data_rd.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C000491 10 offcore_response.all_data_rd.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000491 10 offcore_response.all_data_rd.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000491 10 offcore_response.all_data_rd.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00491 10 offcore_response.all_data_rd.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00491 10 offcore_response.all_data_rd.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000491 10 offcore_response.all_data_rd.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000491 10 offcore_response.all_data_rd.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000491 10 offcore_response.all_data_rd.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000491 10 offcore_response.all_data_rd.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804000491 10 offcore_response.all_data_rd.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404000491 10 offcore_response.all_data_rd.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104000491 10 offcore_response.all_data_rd.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x204000491 10 offcore_response.all_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604000491 10 offcore_response.all_data_rd.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x84000491 10 offcore_response.all_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800491 10 offcore_response.all_data_rd.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90000491 10 offcore_response.all_data_rd.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010000491 10 offcore_response.all_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810000491 10 offcore_response.all_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410000491 10 offcore_response.all_data_rd.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110000491 10 offcore_response.all_data_rd.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x210000491 10 offcore_response.all_data_rd.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x90000491 10 offcore_response.all_pf_data_rd.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000490 10 offcore_response.all_pf_data_rd.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C000490 10 offcore_response.all_pf_data_rd.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C000490 10 offcore_response.all_pf_data_rd.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000490 10 offcore_response.all_pf_data_rd.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000490 10 offcore_response.all_pf_data_rd.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00490 10 offcore_response.all_pf_data_rd.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00490 10 offcore_response.all_pf_data_rd.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000490 10 offcore_response.all_pf_data_rd.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000490 10 offcore_response.all_pf_data_rd.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000490 10 offcore_response.all_pf_data_rd.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000490 10 offcore_response.all_pf_data_rd.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804000490 10 offcore_response.all_pf_data_rd.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404000490 10 offcore_response.all_pf_data_rd.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104000490 10 offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x204000490 10 offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604000490 10 offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x84000490 10 offcore_response.all_pf_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800490 10 offcore_response.all_pf_data_rd.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90000490 10 offcore_response.all_pf_data_rd.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010000490 10 offcore_response.all_pf_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810000490 10 offcore_response.all_pf_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410000490 10 offcore_response.all_pf_data_rd.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110000490 10 offcore_response.all_pf_data_rd.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x210000490 10 offcore_response.all_pf_data_rd.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x90000490 10 offcore_response.all_pf_rfo.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000120 10 offcore_response.all_pf_rfo.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C000120 10 offcore_response.all_pf_rfo.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C000120 10 offcore_response.all_pf_rfo.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000120 10 offcore_response.all_pf_rfo.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000120 10 offcore_response.all_pf_rfo.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00120 10 offcore_response.all_pf_rfo.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00120 10 offcore_response.all_pf_rfo.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000120 10 offcore_response.all_pf_rfo.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000120 10 offcore_response.all_pf_rfo.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000120 10 offcore_response.all_pf_rfo.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000120 10 offcore_response.all_pf_rfo.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804000120 10 offcore_response.all_pf_rfo.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404000120 10 offcore_response.all_pf_rfo.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104000120 10 offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x204000120 10 offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604000120 10 offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x84000120 10 offcore_response.all_pf_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800120 10 offcore_response.all_pf_rfo.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90000120 10 offcore_response.all_pf_rfo.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010000120 10 offcore_response.all_pf_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810000120 10 offcore_response.all_pf_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410000120 10 offcore_response.all_pf_rfo.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110000120 10 offcore_response.all_pf_rfo.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x210000120 10 offcore_response.all_pf_rfo.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x90000120 10 offcore_response.all_reads.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC0007F7 10 offcore_response.all_reads.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C0007F7 10 offcore_response.all_reads.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C0007F7 10 offcore_response.all_reads.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C0007F7 10 offcore_response.all_reads.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C0007F7 10 offcore_response.all_reads.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC007F7 10 offcore_response.all_reads.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC007F7 10 offcore_response.all_reads.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C0007F7 10 offcore_response.all_reads.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC0007F7 10 offcore_response.all_reads.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F840007F7 10 offcore_response.all_reads.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10040007F7 10 offcore_response.all_reads.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8040007F7 10 offcore_response.all_reads.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4040007F7 10 offcore_response.all_reads.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1040007F7 10 offcore_response.all_reads.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2040007F7 10 offcore_response.all_reads.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x6040007F7 10 offcore_response.all_reads.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x840007F7 10 offcore_response.all_reads.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B8007F7 10 offcore_response.all_reads.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F900007F7 10 offcore_response.all_reads.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10100007F7 10 offcore_response.all_reads.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8100007F7 10 offcore_response.all_reads.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4100007F7 10 offcore_response.all_reads.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1100007F7 10 offcore_response.all_reads.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2100007F7 10 offcore_response.all_reads.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x900007F7 10 offcore_response.all_rfo.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000122 10 offcore_response.all_rfo.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C000122 10 offcore_response.all_rfo.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C000122 10 offcore_response.all_rfo.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000122 10 offcore_response.all_rfo.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000122 10 offcore_response.all_rfo.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00122 10 offcore_response.all_rfo.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00122 10 offcore_response.all_rfo.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000122 10 offcore_response.all_rfo.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000122 10 offcore_response.all_rfo.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000122 10 offcore_response.all_rfo.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000122 10 offcore_response.all_rfo.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804000122 10 offcore_response.all_rfo.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404000122 10 offcore_response.all_rfo.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104000122 10 offcore_response.all_rfo.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x204000122 10 offcore_response.all_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604000122 10 offcore_response.all_rfo.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x84000122 10 offcore_response.all_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800122 10 offcore_response.all_rfo.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90000122 10 offcore_response.all_rfo.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010000122 10 offcore_response.all_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810000122 10 offcore_response.all_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410000122 10 offcore_response.all_rfo.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110000122 10 offcore_response.all_rfo.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x210000122 10 offcore_response.all_rfo.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x90000122 10 offcore_response.demand_code_rd.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000004 10 offcore_response.demand_code_rd.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C000004 10 offcore_response.demand_code_rd.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C000004 10 offcore_response.demand_code_rd.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000004 10 offcore_response.demand_code_rd.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000004 10 offcore_response.demand_code_rd.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00004 10 offcore_response.demand_code_rd.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00004 10 offcore_response.demand_code_rd.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000004 10 offcore_response.demand_code_rd.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000004 10 offcore_response.demand_code_rd.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000004 10 offcore_response.demand_code_rd.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000004 10 offcore_response.demand_code_rd.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804000004 10 offcore_response.demand_code_rd.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404000004 10 offcore_response.demand_code_rd.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104000004 10 offcore_response.demand_code_rd.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x204000004 10 offcore_response.demand_code_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604000004 10 offcore_response.demand_code_rd.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x84000004 10 offcore_response.demand_code_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800004 10 offcore_response.demand_code_rd.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90000004 10 offcore_response.demand_code_rd.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010000004 10 offcore_response.demand_code_rd.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810000004 10 offcore_response.demand_code_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410000004 10 offcore_response.demand_code_rd.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110000004 10 offcore_response.demand_code_rd.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x210000004 10 offcore_response.demand_code_rd.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x90000004 10 offcore_response.demand_data_rd.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000001 10 offcore_response.demand_data_rd.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C000001 10 offcore_response.demand_data_rd.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C000001 10 offcore_response.demand_data_rd.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000001 10 offcore_response.demand_data_rd.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000001 10 offcore_response.demand_data_rd.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00001 10 offcore_response.demand_data_rd.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00001 10 offcore_response.demand_data_rd.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000001 10 offcore_response.demand_data_rd.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000001 10 offcore_response.demand_data_rd.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000001 10 offcore_response.demand_data_rd.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000001 10 offcore_response.demand_data_rd.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804000001 10 offcore_response.demand_data_rd.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404000001 10 offcore_response.demand_data_rd.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104000001 10 offcore_response.demand_data_rd.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x204000001 10 offcore_response.demand_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604000001 10 offcore_response.demand_data_rd.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x84000001 10 offcore_response.demand_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800001 10 offcore_response.demand_data_rd.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90000001 10 offcore_response.demand_data_rd.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010000001 10 offcore_response.demand_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810000001 10 offcore_response.demand_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410000001 10 offcore_response.demand_data_rd.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110000001 10 offcore_response.demand_data_rd.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x210000001 10 offcore_response.demand_data_rd.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x90000001 10 offcore_response.demand_rfo.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000002 10 offcore_response.demand_rfo.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C000002 10 offcore_response.demand_rfo.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C000002 10 offcore_response.demand_rfo.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000002 10 offcore_response.demand_rfo.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000002 10 offcore_response.demand_rfo.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00002 10 offcore_response.demand_rfo.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00002 10 offcore_response.demand_rfo.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000002 10 offcore_response.demand_rfo.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000002 10 offcore_response.demand_rfo.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000002 10 offcore_response.demand_rfo.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000002 10 offcore_response.demand_rfo.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804000002 10 offcore_response.demand_rfo.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404000002 10 offcore_response.demand_rfo.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104000002 10 offcore_response.demand_rfo.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x204000002 10 offcore_response.demand_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604000002 10 offcore_response.demand_rfo.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x84000002 10 offcore_response.demand_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800002 10 offcore_response.demand_rfo.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90000002 10 offcore_response.demand_rfo.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010000002 10 offcore_response.demand_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810000002 10 offcore_response.demand_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410000002 10 offcore_response.demand_rfo.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110000002 10 offcore_response.demand_rfo.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x210000002 10 offcore_response.demand_rfo.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x90000002 10 offcore_response.other.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC008000 10 offcore_response.other.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C008000 10 offcore_response.other.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C008000 10 offcore_response.other.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C008000 10 offcore_response.other.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C008000 10 offcore_response.other.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC08000 10 offcore_response.other.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC08000 10 offcore_response.other.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C008000 10 offcore_response.other.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC008000 10 offcore_response.other.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84008000 10 offcore_response.other.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004008000 10 offcore_response.other.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804008000 10 offcore_response.other.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404008000 10 offcore_response.other.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104008000 10 offcore_response.other.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x204008000 10 offcore_response.other.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604008000 10 offcore_response.other.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x84008000 10 offcore_response.other.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B808000 10 offcore_response.other.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90008000 10 offcore_response.other.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010008000 10 offcore_response.other.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810008000 10 offcore_response.other.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410008000 10 offcore_response.other.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110008000 10 offcore_response.other.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x210008000 10 offcore_response.other.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x90008000 10 offcore_response.pf_l1d_and_sw.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000400 10 offcore_response.pf_l1d_and_sw.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C000400 10 offcore_response.pf_l1d_and_sw.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C000400 10 offcore_response.pf_l1d_and_sw.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000400 10 offcore_response.pf_l1d_and_sw.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000400 10 offcore_response.pf_l1d_and_sw.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00400 10 offcore_response.pf_l1d_and_sw.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00400 10 offcore_response.pf_l1d_and_sw.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000400 10 offcore_response.pf_l1d_and_sw.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000400 10 offcore_response.pf_l1d_and_sw.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000400 10 offcore_response.pf_l1d_and_sw.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000400 10 offcore_response.pf_l1d_and_sw.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804000400 10 offcore_response.pf_l1d_and_sw.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404000400 10 offcore_response.pf_l1d_and_sw.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104000400 10 offcore_response.pf_l1d_and_sw.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x204000400 10 offcore_response.pf_l1d_and_sw.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604000400 10 offcore_response.pf_l1d_and_sw.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x84000400 10 offcore_response.pf_l1d_and_sw.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800400 10 offcore_response.pf_l1d_and_sw.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90000400 10 offcore_response.pf_l1d_and_sw.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010000400 10 offcore_response.pf_l1d_and_sw.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810000400 10 offcore_response.pf_l1d_and_sw.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410000400 10 offcore_response.pf_l1d_and_sw.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110000400 10 offcore_response.pf_l1d_and_sw.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x210000400 10 offcore_response.pf_l1d_and_sw.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x90000400 10 offcore_response.pf_l2_data_rd.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000010 10 offcore_response.pf_l2_data_rd.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C000010 10 offcore_response.pf_l2_data_rd.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C000010 10 offcore_response.pf_l2_data_rd.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000010 10 offcore_response.pf_l2_data_rd.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000010 10 offcore_response.pf_l2_data_rd.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00010 10 offcore_response.pf_l2_data_rd.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00010 10 offcore_response.pf_l2_data_rd.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000010 10 offcore_response.pf_l2_data_rd.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000010 10 offcore_response.pf_l2_data_rd.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000010 10 offcore_response.pf_l2_data_rd.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000010 10 offcore_response.pf_l2_data_rd.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804000010 10 offcore_response.pf_l2_data_rd.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404000010 10 offcore_response.pf_l2_data_rd.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104000010 10 offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x204000010 10 offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604000010 10 offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x84000010 10 offcore_response.pf_l2_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800010 10 offcore_response.pf_l2_data_rd.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90000010 10 offcore_response.pf_l2_data_rd.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010000010 10 offcore_response.pf_l2_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810000010 10 offcore_response.pf_l2_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410000010 10 offcore_response.pf_l2_data_rd.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110000010 10 offcore_response.pf_l2_data_rd.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x210000010 10 offcore_response.pf_l2_data_rd.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x90000010 10 offcore_response.pf_l2_rfo.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000020 10 offcore_response.pf_l2_rfo.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C000020 10 offcore_response.pf_l2_rfo.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C000020 10 offcore_response.pf_l2_rfo.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000020 10 offcore_response.pf_l2_rfo.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000020 10 offcore_response.pf_l2_rfo.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00020 10 offcore_response.pf_l2_rfo.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00020 10 offcore_response.pf_l2_rfo.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000020 10 offcore_response.pf_l2_rfo.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000020 10 offcore_response.pf_l2_rfo.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000020 10 offcore_response.pf_l2_rfo.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000020 10 offcore_response.pf_l2_rfo.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804000020 10 offcore_response.pf_l2_rfo.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404000020 10 offcore_response.pf_l2_rfo.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104000020 10 offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x204000020 10 offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604000020 10 offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x84000020 10 offcore_response.pf_l2_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800020 10 offcore_response.pf_l2_rfo.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90000020 10 offcore_response.pf_l2_rfo.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010000020 10 offcore_response.pf_l2_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810000020 10 offcore_response.pf_l2_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410000020 10 offcore_response.pf_l2_rfo.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110000020 10 offcore_response.pf_l2_rfo.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x210000020 10 offcore_response.pf_l2_rfo.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x90000020 10 offcore_response.pf_l3_data_rd.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000080 10 offcore_response.pf_l3_data_rd.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C000080 10 offcore_response.pf_l3_data_rd.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C000080 10 offcore_response.pf_l3_data_rd.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000080 10 offcore_response.pf_l3_data_rd.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000080 10 offcore_response.pf_l3_data_rd.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00080 10 offcore_response.pf_l3_data_rd.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00080 10 offcore_response.pf_l3_data_rd.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000080 10 offcore_response.pf_l3_data_rd.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000080 10 offcore_response.pf_l3_data_rd.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000080 10 offcore_response.pf_l3_data_rd.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000080 10 offcore_response.pf_l3_data_rd.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804000080 10 offcore_response.pf_l3_data_rd.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404000080 10 offcore_response.pf_l3_data_rd.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104000080 10 offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x204000080 10 offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604000080 10 offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x84000080 10 offcore_response.pf_l3_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800080 10 offcore_response.pf_l3_data_rd.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90000080 10 offcore_response.pf_l3_data_rd.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010000080 10 offcore_response.pf_l3_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810000080 10 offcore_response.pf_l3_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410000080 10 offcore_response.pf_l3_data_rd.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110000080 10 offcore_response.pf_l3_data_rd.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x210000080 10 offcore_response.pf_l3_data_rd.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x90000080 10 offcore_response.pf_l3_rfo.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000100 10 offcore_response.pf_l3_rfo.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x103C000100 10 offcore_response.pf_l3_rfo.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x83C000100 10 offcore_response.pf_l3_rfo.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x43C000100 10 offcore_response.pf_l3_rfo.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x13C000100 10 offcore_response.pf_l3_rfo.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00100 10 offcore_response.pf_l3_rfo.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00100 10 offcore_response.pf_l3_rfo.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x23C000100 10 offcore_response.pf_l3_rfo.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0xBC000100 10 offcore_response.pf_l3_rfo.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84000100 10 offcore_response.pf_l3_rfo.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000100 10 offcore_response.pf_l3_rfo.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x804000100 10 offcore_response.pf_l3_rfo.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x404000100 10 offcore_response.pf_l3_rfo.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x104000100 10 offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x204000100 10 offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x604000100 10 offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x84000100 10 offcore_response.pf_l3_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800100 10 offcore_response.pf_l3_rfo.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F90000100 10 offcore_response.pf_l3_rfo.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1010000100 10 offcore_response.pf_l3_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x810000100 10 offcore_response.pf_l3_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x410000100 10 offcore_response.pf_l3_rfo.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x110000100 10 offcore_response.pf_l3_rfo.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x210000100 10 offcore_response.pf_l3_rfo.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x90000100 10 rtm_retired.aborted memory Number of times an RTM execution aborted due to any reasons (multiple categories may count as one) (Must be precise) event=0xc9,period=2000003,umask=4 00 Number of times RTM abort was triggered (Must be precise) rtm_retired.aborted_events memory Number of times an RTM execution aborted due to none of the previous 4 categories (e.g. interrupt) event=0xc9,period=2000003,umask=0x80 00 Number of times an RTM execution aborted due to none of the previous 4 categories (e.g. interrupt) rtm_retired.aborted_mem memory Number of times an RTM execution aborted due to various memory events (e.g. read/write capacity and conflicts) event=0xc9,period=2000003,umask=8 00 Number of times an RTM execution aborted due to various memory events (e.g. read/write capacity and conflicts) rtm_retired.aborted_memtype memory Number of times an RTM execution aborted due to incompatible memory type event=0xc9,period=2000003,umask=0x40 00 Number of times an RTM execution aborted due to incompatible memory type rtm_retired.aborted_timer memory Number of times an RTM execution aborted due to uncommon conditions event=0xc9,period=2000003,umask=0x10 00 rtm_retired.aborted_unfriendly memory Number of times an RTM execution aborted due to HLE-unfriendly instructions event=0xc9,period=2000003,umask=0x20 00 Number of times an RTM execution aborted due to HLE-unfriendly instructions rtm_retired.commit memory Number of times an RTM execution successfully committed event=0xc9,period=2000003,umask=2 00 Number of times RTM commit succeeded rtm_retired.start memory Number of times an RTM execution started event=0xc9,period=2000003,umask=1 00 Number of times we entered an RTM region. Does not count nested transactions tx_exec.misc2 memory Counts the number of times a class of instructions (e.g., vzeroupper) that may cause a transactional abort was executed inside a transactional region event=0x5d,period=2000003,umask=2 00 Unfriendly TSX abort triggered by a vzeroupper instruction tx_exec.misc5 memory Counts the number of times an HLE XACQUIRE instruction was executed inside an RTM transactional region event=0x5d,period=2000003,umask=0x10 00 Counts the number of times an HLE XACQUIRE instruction was executed inside an RTM transactional region tx_mem.abort_capacity memory Number of times a transactional abort was signaled due to a data capacity limitation for transactional reads or writes event=0x54,period=2000003,umask=2 00 tx_mem.abort_conflict memory Number of times a transactional abort was signaled due to a data conflict on a transactionally accessed address event=0x54,period=2000003,umask=1 00 Number of times a TSX line had a cache conflict tx_mem.abort_hle_elision_buffer_mismatch memory Number of times an HLE transactional execution aborted due to XRELEASE lock not satisfying the address and value requirements in the elision buffer event=0x54,period=2000003,umask=0x10 00 Number of times a TSX Abort was triggered due to release/commit but data and address mismatch tx_mem.abort_hle_elision_buffer_not_empty memory Number of times an HLE transactional execution aborted due to NoAllocatedElisionBuffer being non-zero event=0x54,period=2000003,umask=8 00 Number of times a TSX Abort was triggered due to commit but Lock Buffer not empty tx_mem.abort_hle_elision_buffer_unsupported_alignment memory Number of times an HLE transactional execution aborted due to an unsupported read alignment from the elision buffer event=0x54,period=2000003,umask=0x20 00 Number of times a TSX Abort was triggered due to attempting an unsupported alignment from Lock Buffer tx_mem.abort_hle_store_to_elided_lock memory Number of times a HLE transactional region aborted due to a non XRELEASE prefixed instruction writing to an elided lock in the elision buffer event=0x54,period=2000003,umask=4 00 Number of times a TSX Abort was triggered due to a non-release/commit store to lock tx_mem.hle_elision_buffer_full memory Number of times HLE lock could not be elided due to ElisionBufferAvailable being zero event=0x54,period=2000003,umask=0x40 00 Number of times we could not allocate Lock Buffer core_power.lvl0_turbo_license other Core cycles where the core was running in a manner where Turbo may be clipped to the Non-AVX turbo schedule event=0x28,period=200003,umask=7 00 Core cycles where the core was running with power-delivery for baseline license level 0. This includes non-AVX codes, SSE, AVX 128-bit, and low-current AVX 256-bit codes core_power.lvl1_turbo_license other Core cycles where the core was running in a manner where Turbo may be clipped to the AVX2 turbo schedule event=0x28,period=200003,umask=0x18 00 Core cycles where the core was running with power-delivery for license level 1. This includes high current AVX 256-bit instructions as well as low current AVX 512-bit instructions core_power.lvl2_turbo_license other Core cycles where the core was running in a manner where Turbo may be clipped to the AVX512 turbo schedule event=0x28,period=200003,umask=0x20 00 Core cycles where the core was running with power-delivery for license level 2 (introduced in Skylake Server microarchitecture). This includes high current AVX 512-bit instructions core_power.throttle other Core cycles the core was throttled due to a pending power level request event=0x28,period=200003,umask=0x40 00 Core cycles the out-of-order engine was throttled due to a pending power level request core_snoop_response.rsp_ifwdfe other CORE_SNOOP_RESPONSE.RSP_IFWDFE event=0xef,period=2000003,umask=0x20 00 core_snoop_response.rsp_ifwdm other CORE_SNOOP_RESPONSE.RSP_IFWDM event=0xef,period=2000003,umask=0x10 00 core_snoop_response.rsp_ihitfse other CORE_SNOOP_RESPONSE.RSP_IHITFSE event=0xef,period=2000003,umask=2 00 core_snoop_response.rsp_ihiti other CORE_SNOOP_RESPONSE.RSP_IHITI event=0xef,period=2000003,umask=1 00 core_snoop_response.rsp_sfwdfe other CORE_SNOOP_RESPONSE.RSP_SFWDFE event=0xef,period=2000003,umask=0x40 00 core_snoop_response.rsp_sfwdm other CORE_SNOOP_RESPONSE.RSP_SFWDM event=0xef,period=2000003,umask=8 00 core_snoop_response.rsp_shitfse other CORE_SNOOP_RESPONSE.RSP_SHITFSE event=0xef,period=2000003,umask=4 00 hw_interrupts.received other Number of hardware interrupts received by the processor event=0xcb,period=203,umask=1 00 Counts the number of hardware interruptions received by the processor idi_misc.wb_downgrade other Counts number of cache lines that are dropped and not written back to L3 as they are deemed to be less likely to be reused shortly event=0xfe,period=100003,umask=4 00 Counts number of cache lines that are dropped and not written back to L3 as they are deemed to be less likely to be reused shortly idi_misc.wb_upgrade other Counts number of cache lines that are allocated and written back to L3 with the intention that they are more likely to be reused shortly event=0xfe,period=100003,umask=2 00 Counts number of cache lines that are allocated and written back to L3 with the intention that they are more likely to be reused shortly ocr.all_data_rd.any_response other OCR.ALL_DATA_RD.ANY_RESPONSE have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10491 00 ocr.all_data_rd.pmm_hit_local_pmm.any_snoop other OCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP OCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80400491 00 ocr.all_data_rd.pmm_hit_local_pmm.snoop_none other OCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE OCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80400491 00 ocr.all_data_rd.pmm_hit_local_pmm.snoop_not_needed other OCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED OCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100400491 00 ocr.all_data_rd.supplier_none.any_snoop other OCR.ALL_DATA_RD.SUPPLIER_NONE.ANY_SNOOP OCR.ALL_DATA_RD.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020491 00 ocr.all_data_rd.supplier_none.hitm_other_core other OCR.ALL_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE OCR.ALL_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020491 00 ocr.all_data_rd.supplier_none.hit_other_core_fwd other OCR.ALL_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800020491 00 ocr.all_data_rd.supplier_none.hit_other_core_no_fwd other OCR.ALL_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400020491 00 ocr.all_data_rd.supplier_none.no_snoop_needed other OCR.ALL_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100020491 00 ocr.all_data_rd.supplier_none.snoop_miss other OCR.ALL_DATA_RD.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200020491 00 ocr.all_data_rd.supplier_none.snoop_none other OCR.ALL_DATA_RD.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80020491 00 ocr.all_pf_data_rd.any_response other OCR.ALL_PF_DATA_RD.ANY_RESPONSE have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10490 00 ocr.all_pf_data_rd.pmm_hit_local_pmm.any_snoop other OCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP OCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80400490 00 ocr.all_pf_data_rd.pmm_hit_local_pmm.snoop_none other OCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE OCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80400490 00 ocr.all_pf_data_rd.pmm_hit_local_pmm.snoop_not_needed other OCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED OCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100400490 00 ocr.all_pf_data_rd.supplier_none.any_snoop other OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.ANY_SNOOP OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020490 00 ocr.all_pf_data_rd.supplier_none.hitm_other_core other OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020490 00 ocr.all_pf_data_rd.supplier_none.hit_other_core_fwd other OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800020490 00 ocr.all_pf_data_rd.supplier_none.hit_other_core_no_fwd other OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400020490 00 ocr.all_pf_data_rd.supplier_none.no_snoop_needed other OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100020490 00 ocr.all_pf_data_rd.supplier_none.snoop_miss other OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200020490 00 ocr.all_pf_data_rd.supplier_none.snoop_none other OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80020490 00 ocr.all_pf_rfo.any_response other OCR.ALL_PF_RFO.ANY_RESPONSE have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10120 00 ocr.all_pf_rfo.pmm_hit_local_pmm.any_snoop other OCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP OCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80400120 00 ocr.all_pf_rfo.pmm_hit_local_pmm.snoop_none other OCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE OCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80400120 00 ocr.all_pf_rfo.pmm_hit_local_pmm.snoop_not_needed other OCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED OCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100400120 00 ocr.all_pf_rfo.supplier_none.any_snoop other OCR.ALL_PF_RFO.SUPPLIER_NONE.ANY_SNOOP OCR.ALL_PF_RFO.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020120 00 ocr.all_pf_rfo.supplier_none.hitm_other_core other OCR.ALL_PF_RFO.SUPPLIER_NONE.HITM_OTHER_CORE OCR.ALL_PF_RFO.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020120 00 ocr.all_pf_rfo.supplier_none.hit_other_core_fwd other OCR.ALL_PF_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800020120 00 ocr.all_pf_rfo.supplier_none.hit_other_core_no_fwd other OCR.ALL_PF_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400020120 00 ocr.all_pf_rfo.supplier_none.no_snoop_needed other OCR.ALL_PF_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100020120 00 ocr.all_pf_rfo.supplier_none.snoop_miss other OCR.ALL_PF_RFO.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200020120 00 ocr.all_pf_rfo.supplier_none.snoop_none other OCR.ALL_PF_RFO.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80020120 00 ocr.all_reads.any_response other OCR.ALL_READS.ANY_RESPONSE have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x107F7 00 ocr.all_reads.pmm_hit_local_pmm.any_snoop other OCR.ALL_READS.PMM_HIT_LOCAL_PMM.ANY_SNOOP OCR.ALL_READS.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F804007F7 00 ocr.all_reads.pmm_hit_local_pmm.snoop_none other OCR.ALL_READS.PMM_HIT_LOCAL_PMM.SNOOP_NONE OCR.ALL_READS.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x804007F7 00 ocr.all_reads.pmm_hit_local_pmm.snoop_not_needed other OCR.ALL_READS.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED OCR.ALL_READS.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1004007F7 00 ocr.all_reads.supplier_none.any_snoop other OCR.ALL_READS.SUPPLIER_NONE.ANY_SNOOP OCR.ALL_READS.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F800207F7 00 ocr.all_reads.supplier_none.hitm_other_core other OCR.ALL_READS.SUPPLIER_NONE.HITM_OTHER_CORE OCR.ALL_READS.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x10000207F7 00 ocr.all_reads.supplier_none.hit_other_core_fwd other OCR.ALL_READS.SUPPLIER_NONE.HIT_OTHER_CORE_FWD OCR.ALL_READS.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8000207F7 00 ocr.all_reads.supplier_none.hit_other_core_no_fwd other OCR.ALL_READS.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4000207F7 00 ocr.all_reads.supplier_none.no_snoop_needed other OCR.ALL_READS.SUPPLIER_NONE.NO_SNOOP_NEEDED OCR.ALL_READS.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1000207F7 00 ocr.all_reads.supplier_none.snoop_miss other OCR.ALL_READS.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2000207F7 00 ocr.all_reads.supplier_none.snoop_none other OCR.ALL_READS.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x800207F7 00 ocr.all_rfo.any_response other OCR.ALL_RFO.ANY_RESPONSE have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10122 00 ocr.all_rfo.pmm_hit_local_pmm.any_snoop other OCR.ALL_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP OCR.ALL_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80400122 00 ocr.all_rfo.pmm_hit_local_pmm.snoop_none other OCR.ALL_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE OCR.ALL_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80400122 00 ocr.all_rfo.pmm_hit_local_pmm.snoop_not_needed other OCR.ALL_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED OCR.ALL_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100400122 00 ocr.all_rfo.supplier_none.any_snoop other OCR.ALL_RFO.SUPPLIER_NONE.ANY_SNOOP OCR.ALL_RFO.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020122 00 ocr.all_rfo.supplier_none.hitm_other_core other OCR.ALL_RFO.SUPPLIER_NONE.HITM_OTHER_CORE OCR.ALL_RFO.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020122 00 ocr.all_rfo.supplier_none.hit_other_core_fwd other OCR.ALL_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD OCR.ALL_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800020122 00 ocr.all_rfo.supplier_none.hit_other_core_no_fwd other OCR.ALL_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400020122 00 ocr.all_rfo.supplier_none.no_snoop_needed other OCR.ALL_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED OCR.ALL_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100020122 00 ocr.all_rfo.supplier_none.snoop_miss other OCR.ALL_RFO.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x200020122 00 ocr.all_rfo.supplier_none.snoop_none other OCR.ALL_RFO.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80020122 00 ocr.demand_code_rd.any_response other Counts all demand code reads have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10004 00 ocr.demand_code_rd.pmm_hit_local_pmm.any_snoop other Counts all demand code reads OCR.DEMAND_CODE_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80400004 00 ocr.demand_code_rd.pmm_hit_local_pmm.snoop_none other Counts all demand code reads OCR.DEMAND_CODE_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80400004 00 ocr.demand_code_rd.pmm_hit_local_pmm.snoop_not_needed other Counts all demand code reads OCR.DEMAND_CODE_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100400004 00 ocr.demand_code_rd.supplier_none.any_snoop other Counts all demand code reads OCR.DEMAND_CODE_RD.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020004 00 ocr.demand_code_rd.supplier_none.hitm_other_core other Counts all demand code reads OCR.DEMAND_CODE_RD.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020004 00 ocr.demand_code_rd.supplier_none.hit_other_core_fwd other Counts all demand code reads OCR.DEMAND_CODE_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800020004 00 ocr.demand_code_rd.supplier_none.hit_other_core_no_fwd other Counts all demand code reads OCR.DEMAND_CODE_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400020004 00 ocr.demand_code_rd.supplier_none.no_snoop_needed other Counts all demand code reads OCR.DEMAND_CODE_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100020004 00 ocr.demand_code_rd.supplier_none.snoop_miss other Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200020004 00 ocr.demand_code_rd.supplier_none.snoop_none other Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80020004 00 ocr.demand_data_rd.any_response other Counts demand data reads have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10001 00 ocr.demand_data_rd.pmm_hit_local_pmm.any_snoop other Counts demand data reads OCR.DEMAND_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80400001 00 ocr.demand_data_rd.pmm_hit_local_pmm.snoop_none other Counts demand data reads OCR.DEMAND_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80400001 00 ocr.demand_data_rd.pmm_hit_local_pmm.snoop_not_needed other Counts demand data reads OCR.DEMAND_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100400001 00 ocr.demand_data_rd.supplier_none.any_snoop other Counts demand data reads OCR.DEMAND_DATA_RD.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020001 00 ocr.demand_data_rd.supplier_none.hitm_other_core other Counts demand data reads OCR.DEMAND_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020001 00 ocr.demand_data_rd.supplier_none.hit_other_core_fwd other Counts demand data reads OCR.DEMAND_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800020001 00 ocr.demand_data_rd.supplier_none.hit_other_core_no_fwd other Counts demand data reads OCR.DEMAND_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400020001 00 ocr.demand_data_rd.supplier_none.no_snoop_needed other Counts demand data reads OCR.DEMAND_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100020001 00 ocr.demand_data_rd.supplier_none.snoop_miss other Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200020001 00 ocr.demand_data_rd.supplier_none.snoop_none other Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80020001 00 ocr.demand_rfo.any_response other Counts all demand data writes (RFOs) have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10002 00 ocr.demand_rfo.pmm_hit_local_pmm.any_snoop other Counts all demand data writes (RFOs) OCR.DEMAND_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80400002 00 ocr.demand_rfo.pmm_hit_local_pmm.snoop_none other Counts all demand data writes (RFOs) OCR.DEMAND_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80400002 00 ocr.demand_rfo.pmm_hit_local_pmm.snoop_not_needed other Counts all demand data writes (RFOs) OCR.DEMAND_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100400002 00 ocr.demand_rfo.supplier_none.any_snoop other Counts all demand data writes (RFOs) OCR.DEMAND_RFO.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020002 00 ocr.demand_rfo.supplier_none.hitm_other_core other Counts all demand data writes (RFOs) OCR.DEMAND_RFO.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020002 00 ocr.demand_rfo.supplier_none.hit_other_core_fwd other Counts all demand data writes (RFOs) OCR.DEMAND_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800020002 00 ocr.demand_rfo.supplier_none.hit_other_core_no_fwd other Counts all demand data writes (RFOs) OCR.DEMAND_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400020002 00 ocr.demand_rfo.supplier_none.no_snoop_needed other Counts all demand data writes (RFOs) OCR.DEMAND_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100020002 00 ocr.demand_rfo.supplier_none.snoop_miss other Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x200020002 00 ocr.demand_rfo.supplier_none.snoop_none other Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x80020002 00 ocr.other.any_response other Counts any other requests have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x18000 00 ocr.other.pmm_hit_local_pmm.any_snoop other Counts any other requests OCR.OTHER.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80408000 00 ocr.other.pmm_hit_local_pmm.snoop_none other Counts any other requests OCR.OTHER.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80408000 00 ocr.other.pmm_hit_local_pmm.snoop_not_needed other Counts any other requests OCR.OTHER.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100408000 00 ocr.other.supplier_none.any_snoop other Counts any other requests OCR.OTHER.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80028000 00 ocr.other.supplier_none.hitm_other_core other Counts any other requests OCR.OTHER.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000028000 00 ocr.other.supplier_none.hit_other_core_fwd other Counts any other requests OCR.OTHER.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800028000 00 ocr.other.supplier_none.hit_other_core_no_fwd other Counts any other requests OCR.OTHER.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400028000 00 ocr.other.supplier_none.no_snoop_needed other Counts any other requests OCR.OTHER.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100028000 00 ocr.other.supplier_none.snoop_miss other Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x200028000 00 ocr.other.supplier_none.snoop_none other Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x80028000 00 ocr.pf_l1d_and_sw.any_response other Counts L1 data cache hardware prefetch requests and software prefetch requests have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10400 00 ocr.pf_l1d_and_sw.pmm_hit_local_pmm.any_snoop other Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80400400 00 ocr.pf_l1d_and_sw.pmm_hit_local_pmm.snoop_none other Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80400400 00 ocr.pf_l1d_and_sw.pmm_hit_local_pmm.snoop_not_needed other Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100400400 00 ocr.pf_l1d_and_sw.supplier_none.any_snoop other Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020400 00 ocr.pf_l1d_and_sw.supplier_none.hitm_other_core other Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020400 00 ocr.pf_l1d_and_sw.supplier_none.hit_other_core_fwd other Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800020400 00 ocr.pf_l1d_and_sw.supplier_none.hit_other_core_no_fwd other Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400020400 00 ocr.pf_l1d_and_sw.supplier_none.no_snoop_needed other Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100020400 00 ocr.pf_l1d_and_sw.supplier_none.snoop_miss other Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=1,offcore_rsp=0x200020400 00 ocr.pf_l1d_and_sw.supplier_none.snoop_none other Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=1,offcore_rsp=0x80020400 00 ocr.pf_l2_data_rd.any_response other Counts prefetch (that bring data to L2) data reads have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10010 00 ocr.pf_l2_data_rd.pmm_hit_local_pmm.any_snoop other Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80400010 00 ocr.pf_l2_data_rd.pmm_hit_local_pmm.snoop_none other Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80400010 00 ocr.pf_l2_data_rd.pmm_hit_local_pmm.snoop_not_needed other Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100400010 00 ocr.pf_l2_data_rd.supplier_none.any_snoop other Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020010 00 ocr.pf_l2_data_rd.supplier_none.hitm_other_core other Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020010 00 ocr.pf_l2_data_rd.supplier_none.hit_other_core_fwd other Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800020010 00 ocr.pf_l2_data_rd.supplier_none.hit_other_core_no_fwd other Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400020010 00 ocr.pf_l2_data_rd.supplier_none.no_snoop_needed other Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100020010 00 ocr.pf_l2_data_rd.supplier_none.snoop_miss other Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200020010 00 ocr.pf_l2_data_rd.supplier_none.snoop_none other Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80020010 00 ocr.pf_l2_rfo.any_response other Counts all prefetch (that bring data to L2) RFOs have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10020 00 ocr.pf_l2_rfo.pmm_hit_local_pmm.any_snoop other Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80400020 00 ocr.pf_l2_rfo.pmm_hit_local_pmm.snoop_none other Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80400020 00 ocr.pf_l2_rfo.pmm_hit_local_pmm.snoop_not_needed other Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100400020 00 ocr.pf_l2_rfo.supplier_none.any_snoop other Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020020 00 ocr.pf_l2_rfo.supplier_none.hitm_other_core other Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020020 00 ocr.pf_l2_rfo.supplier_none.hit_other_core_fwd other Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800020020 00 ocr.pf_l2_rfo.supplier_none.hit_other_core_no_fwd other Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400020020 00 ocr.pf_l2_rfo.supplier_none.no_snoop_needed other Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100020020 00 ocr.pf_l2_rfo.supplier_none.snoop_miss other Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x200020020 00 ocr.pf_l2_rfo.supplier_none.snoop_none other Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x80020020 00 ocr.pf_l3_data_rd.any_response other Counts all prefetch (that bring data to LLC only) data reads have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10080 00 ocr.pf_l3_data_rd.pmm_hit_local_pmm.any_snoop other Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80400080 00 ocr.pf_l3_data_rd.pmm_hit_local_pmm.snoop_none other Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80400080 00 ocr.pf_l3_data_rd.pmm_hit_local_pmm.snoop_not_needed other Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100400080 00 ocr.pf_l3_data_rd.supplier_none.any_snoop other Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020080 00 ocr.pf_l3_data_rd.supplier_none.hitm_other_core other Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020080 00 ocr.pf_l3_data_rd.supplier_none.hit_other_core_fwd other Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800020080 00 ocr.pf_l3_data_rd.supplier_none.hit_other_core_no_fwd other Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400020080 00 ocr.pf_l3_data_rd.supplier_none.no_snoop_needed other Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100020080 00 ocr.pf_l3_data_rd.supplier_none.snoop_miss other Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200020080 00 ocr.pf_l3_data_rd.supplier_none.snoop_none other Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80020080 00 ocr.pf_l3_rfo.any_response other Counts all prefetch (that bring data to LLC only) RFOs have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10100 00 ocr.pf_l3_rfo.pmm_hit_local_pmm.any_snoop other Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80400100 00 ocr.pf_l3_rfo.pmm_hit_local_pmm.snoop_none other Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=1,offcore_rsp=0x80400100 00 ocr.pf_l3_rfo.pmm_hit_local_pmm.snoop_not_needed other Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100400100 00 ocr.pf_l3_rfo.supplier_none.any_snoop other Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=1,offcore_rsp=0x3F80020100 00 ocr.pf_l3_rfo.supplier_none.hitm_other_core other Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020100 00 ocr.pf_l3_rfo.supplier_none.hit_other_core_fwd other Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x800020100 00 ocr.pf_l3_rfo.supplier_none.hit_other_core_no_fwd other Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x400020100 00 ocr.pf_l3_rfo.supplier_none.no_snoop_needed other Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x100020100 00 ocr.pf_l3_rfo.supplier_none.snoop_miss other Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x200020100 00 ocr.pf_l3_rfo.supplier_none.snoop_none other Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x80020100 00 arith.divider_active pipeline Cycles when divide unit is busy executing divide or square root operations. Accounts for integer and floating-point operations event=0x14,cmask=1,period=2000003,umask=1 00 br_inst_retired.all_branches pipeline All (macro) branch instructions retired Spec update: SKL091 event=0xc4,period=400009 00 Counts all (macro) branch instructions retired Spec update: SKL091 br_inst_retired.all_branches_pebs pipeline All (macro) branch instructions retired Spec update: SKL091 (Must be precise) event=0xc4,period=400009,umask=4 00 This is a precise version of BR_INST_RETIRED.ALL_BRANCHES that counts all (macro) branch instructions retired Spec update: SKL091 (Must be precise) br_inst_retired.cond pipeline Conditional branch instructions retired. [This event is alias to BR_INST_RETIRED.CONDITIONAL] Spec update: SKL091 event=0xc4,period=400009,umask=1 00 This event counts conditional branch instructions retired. [This event is alias to BR_INST_RETIRED.CONDITIONAL] Spec update: SKL091 br_inst_retired.conditional pipeline Conditional branch instructions retired. [This event is alias to BR_INST_RETIRED.COND] Spec update: SKL091 (Precise event) event=0xc4,period=400009,umask=1 00 This event counts conditional branch instructions retired. [This event is alias to BR_INST_RETIRED.COND] Spec update: SKL091 (Precise event) br_inst_retired.cond_ntaken pipeline Not taken branch instructions retired Spec update: SKL091 event=0xc4,period=400009,umask=0x10 00 This event counts not taken branch instructions retired Spec update: SKL091 br_inst_retired.far_branch pipeline Far branch instructions retired Spec update: SKL091 (Precise event) event=0xc4,period=100007,umask=0x40 00 This event counts far branch instructions retired Spec update: SKL091 (Precise event) br_inst_retired.near_call pipeline Direct and indirect near call instructions retired Spec update: SKL091 (Precise event) event=0xc4,period=100007,umask=2 00 This event counts both direct and indirect near call instructions retired Spec update: SKL091 (Precise event) br_inst_retired.near_return pipeline Return instructions retired Spec update: SKL091 (Precise event) event=0xc4,period=100007,umask=8 00 This event counts return instructions retired Spec update: SKL091 (Precise event) br_inst_retired.near_taken pipeline Taken branch instructions retired Spec update: SKL091 (Precise event) event=0xc4,period=400009,umask=0x20 00 This event counts taken branch instructions retired Spec update: SKL091 (Precise event) br_inst_retired.not_taken pipeline Not taken branch instructions retired Spec update: SKL091 event=0xc4,period=400009,umask=0x10 00 This event counts not taken branch instructions retired Spec update: SKL091 br_misp_retired.all_branches pipeline All mispredicted macro branch instructions retired event=0xc5,period=400009 00 Counts all the retired branch instructions that were mispredicted by the processor. A branch misprediction occurs when the processor incorrectly predicts the destination of the branch. When the misprediction is discovered at execution, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path br_misp_retired.all_branches_pebs pipeline Mispredicted macro branch instructions retired (Must be precise) event=0xc5,period=400009,umask=4 00 This is a precise version of BR_MISP_RETIRED.ALL_BRANCHES that counts all mispredicted macro branch instructions retired (Must be precise) br_misp_retired.near_call pipeline Mispredicted direct and indirect near call instructions retired (Precise event) event=0xc5,period=400009,umask=2 00 Counts both taken and not taken retired mispredicted direct and indirect near calls, including both register and memory indirect (Precise event) br_misp_retired.near_taken pipeline Number of near branch instructions retired that were mispredicted and taken (Precise event) event=0xc5,period=400009,umask=0x20 00 br_misp_retired.ret pipeline This event counts the number of mispredicted ret instructions retired. Non PEBS (Precise event) event=0xc5,period=100007,umask=8 00 This is a non-precise version (that is, does not use PEBS) of the event that counts mispredicted return instructions retired (Precise event) cpu_clk_thread_unhalted.one_thread_active pipeline Core crystal clock cycles when this thread is unhalted and the other thread is halted event=0x3c,period=25003,umask=2 00 cpu_clk_thread_unhalted.ref_xclk pipeline Core crystal clock cycles when the thread is unhalted event=0x3c,period=25003,umask=1 00 cpu_clk_thread_unhalted.ref_xclk_any pipeline Core crystal clock cycles when at least one thread on the physical core is unhalted event=0x3c,any=1,period=25003,umask=1 00 cpu_clk_unhalted.one_thread_active pipeline Core crystal clock cycles when this thread is unhalted and the other thread is halted event=0x3c,period=25003,umask=2 00 cpu_clk_unhalted.ref_tsc pipeline Reference cycles when the core is not in halt state event=0,period=2000003,umask=3 00 Counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. This event has a constant ratio with the CPU_CLK_UNHALTED.REF_XCLK event. It is counted on a dedicated fixed counter, leaving the four (eight when Hyperthreading is disabled) programmable counters available for other events. Note: On all current platforms this event stops counting during 'throttling (TM)' states duty off periods the processor is 'halted'. The counter update is done at a lower clock rate then the core clock the overflow status bit for this counter may appear 'sticky'. After the counter has overflowed and software clears the overflow status bit and resets the counter to less than MAX. The reset value to the counter is not clocked immediately so the overflow status bit will flip 'high (1)' and generate another PMI (if enabled) after which the reset value gets clocked into the counter. Therefore, software will get the interrupt, read the overflow status bit '1 for bit 34 while the counter value is less than MAX. Software should ignore this case cpu_clk_unhalted.ref_xclk pipeline Core crystal clock cycles when the thread is unhalted event=0x3c,period=25003,umask=1 00 cpu_clk_unhalted.ref_xclk_any pipeline Core crystal clock cycles when at least one thread on the physical core is unhalted event=0x3c,any=1,period=25003,umask=1 00 cpu_clk_unhalted.ring0_trans pipeline Counts when there is a transition from ring 1, 2 or 3 to ring 0 event=0x3c,cmask=1,edge=1,period=100007 00 Counts when the Current Privilege Level (CPL) transitions from ring 1, 2 or 3 to ring 0 (Kernel) cpu_clk_unhalted.thread pipeline Core cycles when the thread is not in halt state event=0x3c,period=2000003 00 Counts the number of core cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. This event is a component in many key event ratios. The core frequency may change from time to time due to transitions associated with Enhanced Intel SpeedStep Technology or TM2. For this reason this event may have a changing ratio with regards to time. When the core frequency is constant, this event can approximate elapsed time while the core was not in the halt state. It is counted on a dedicated fixed counter, leaving the four (eight when Hyperthreading is disabled) programmable counters available for other events cycle_activity.cycles_mem_any pipeline Cycles while memory subsystem has an outstanding load event=0xa3,cmask=16,period=2000003,umask=0x10 00 cycle_activity.stalls_mem_any pipeline Execution stalls while memory subsystem has an outstanding load event=0xa3,cmask=20,period=2000003,umask=0x14 00 exe_activity.bound_on_stores pipeline Cycles where the Store Buffer was full and no outstanding load event=0xa6,period=2000003,umask=0x40 00 exe_activity.exe_bound_0_ports pipeline Cycles where no uops were executed, the Reservation Station was not empty, the Store Buffer was full and there was no outstanding load event=0xa6,period=2000003,umask=1 00 Counts cycles during which no uops were executed on all ports and Reservation Station (RS) was not empty ild_stall.lcp pipeline Stalls caused by changing prefix length of the instruction. [This event is alias to DECODE.LCP] event=0x87,period=2000003,umask=1 00 Counts cycles that the Instruction Length decoder (ILD) stalls occurred due to dynamically changing prefix length of the decoded instruction (by operand size prefix instruction 0x66, address size prefix instruction 0x67 or REX.W for Intel64). Count is proportional to the number of prefixes in a 16B-line. This may result in a three-cycle penalty for each LCP (Length changing prefix) in a 16-byte chunk. [This event is alias to DECODE.LCP] inst_decoded.decoders pipeline Instruction decoders utilized in a cycle event=0x55,period=2000003,umask=1 00 Number of decoders utilized in a cycle when the MITE (legacy decode pipeline) fetches instructions inst_retired.any pipeline Instructions retired from execution event=0xc0,period=2000003 00 Counts the number of instructions retired from execution. For instructions that consist of multiple micro-ops, Counts the retirement of the last micro-op of the instruction. Counting continues during hardware interrupts, traps, and inside interrupt handlers. Notes: INST_RETIRED.ANY is counted by a designated fixed counter, leaving the four (eight when Hyperthreading is disabled) programmable counters available for other events. INST_RETIRED.ANY_P is counted by a programmable counter and it is an architectural performance event. Counting: Faulting executions of GETSEC/VM entry/VM Exit/MWait will not count as retired instructions inst_retired.any_p pipeline Number of instructions retired. General Counter - architectural event Spec update: SKL091, SKL044 event=0xc0,period=2000003 00 Counts the number of instructions (EOMs) retired. Counting covers macro-fused instructions individually (that is, increments by two) Spec update: SKL091, SKL044 inst_retired.nop pipeline Number of all retired NOP instructions Spec update: SKL091, SKL044 (Precise event) event=0xc0,period=2000003,umask=2 00 inst_retired.prec_dist pipeline Precise instruction retired event with HW to reduce effect of PEBS shadow in IP distribution Spec update: SKL091, SKL044 (Must be precise) event=0xc0,period=2000003,umask=1 00 A version of INST_RETIRED that allows for a more unbiased distribution of samples across instructions retired. It utilizes the Precise Distribution of Instructions Retired (PDIR) feature to mitigate some bias in how retired instructions get sampled Spec update: SKL091, SKL044 (Must be precise) inst_retired.total_cycles_ps pipeline Number of cycles using always true condition applied to PEBS instructions retired event Spec update: SKL091, SKL044 (Must be precise) event=0xc0,cmask=10,inv=1,period=2000003,umask=1 00 Number of cycles using an always true condition applied to PEBS instructions retired event. (inst_ret< 16) Spec update: SKL091, SKL044 (Must be precise) int_misc.clears_count pipeline Clears speculative count event=0xd,cmask=1,edge=1,period=2000003,umask=1 00 Counts the number of speculative clears due to any type of branch misprediction or machine clears int_misc.clear_resteer_cycles pipeline Cycles the issue-stage is waiting for front-end to fetch from resteered path following branch misprediction or machine clear events event=0xd,period=2000003,umask=0x80 00 int_misc.recovery_cycles pipeline Core cycles the allocator was stalled due to recovery from earlier clear event for this thread (e.g. misprediction or memory nuke) event=0xd,period=2000003,umask=1 00 Core cycles the Resource allocator was stalled due to recovery from an earlier branch misprediction or machine clear event int_misc.recovery_cycles_any pipeline Core cycles the allocator was stalled due to recovery from earlier clear event for any thread running on the physical core (e.g. misprediction or memory nuke) event=0xd,any=1,period=2000003,umask=1 00 ld_blocks.no_sr pipeline The number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in use event=3,period=100003,umask=8 00 The number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in use ld_blocks.store_forward pipeline Loads blocked due to overlapping with a preceding store that cannot be forwarded event=3,period=100003,umask=2 00 Counts the number of times where store forwarding was prevented for a load operation. The most common case is a load blocked due to the address of memory access (partially) overlapping with a preceding uncompleted store. Note: See the table of not supported store forwards in the Optimization Guide ld_blocks_partial.address_alias pipeline False dependencies in MOB due to partial compare on address event=7,period=100003,umask=1 00 Counts false dependencies in MOB when the partial comparison upon loose net check and dependency was resolved by the Enhanced Loose net mechanism. This may not result in high performance penalties. Loose net checks can fail when loads and stores are 4k aliased load_hit_pre.sw_pf pipeline Demand load dispatches that hit L1D fill buffer (FB) allocated for software prefetch event=0x4c,period=100003,umask=1 00 Counts all not software-prefetch load dispatches that hit the fill buffer (FB) allocated for the software prefetch. It can also be incremented by some lock instructions. So it should only be used with profiling so that the locks can be excluded by ASM (Assembly File) inspection of the nearby instructions lsd.cycles_4_uops pipeline Cycles 4 Uops delivered by the LSD, but didn't come from the decoder. [This event is alias to LSD.CYCLES_OK] event=0xa8,cmask=4,period=2000003,umask=1 00 Counts the cycles when 4 uops are delivered by the LSD (Loop-stream detector). [This event is alias to LSD.CYCLES_OK] lsd.cycles_ok pipeline Cycles 4 Uops delivered by the LSD, but didn't come from the decoder. [This event is alias to LSD.CYCLES_4_UOPS] event=0xa8,cmask=4,period=2000003,umask=1 00 Counts the cycles when 4 uops are delivered by the LSD (Loop-stream detector). [This event is alias to LSD.CYCLES_4_UOPS] lsd.uops pipeline Number of Uops delivered by the LSD event=0xa8,period=2000003,umask=1 00 Number of uops delivered to the back-end by the LSD(Loop Stream Detector) other_assists.any pipeline Number of times a microcode assist is invoked by HW other than FP-assist. Examples include AD (page Access Dirty) and AVX* related assists event=0xc1,period=100003,umask=0x3f 00 partial_rat_stalls.scoreboard pipeline Cycles where the pipeline is stalled due to serializing operations event=0x59,period=2000003,umask=1 00 This event counts cycles during which the microcode scoreboard stalls happen resource_stalls.any pipeline Resource-related stall cycles event=0xa2,period=2000003,umask=1 00 Counts resource-related stall cycles resource_stalls.sb pipeline Cycles stalled due to no store buffers available. (not including draining form sync) event=0xa2,period=2000003,umask=8 00 Counts allocation stall cycles caused by the store buffer (SB) being full. This counts cycles that the pipeline back-end blocked uop delivery from the front-end rob_misc_events.lbr_inserts pipeline Increments whenever there is an update to the LBR array event=0xcc,period=2000003,umask=0x20 00 Increments when an entry is added to the Last Branch Record (LBR) array (or removed from the array in case of RETURNs in call stack mode). The event requires LBR enable via IA32_DEBUGCTL MSR and branch type selection via MSR_LBR_SELECT rob_misc_events.pause_inst pipeline Number of retired PAUSE instructions (that do not end up with a VMExit to the VMM; TSX aborted Instructions may be counted). This event is not supported on first SKL and KBL products event=0xcc,period=2000003,umask=0x40 00 rs_events.empty_cycles pipeline Cycles when Reservation Station (RS) is empty for the thread event=0x5e,period=2000003,umask=1 00 Counts cycles during which the reservation station (RS) is empty for the thread.; Note: In ST-mode, not active thread should drive 0. This is usually caused by severely costly branch mispredictions, or allocator/FE issues rs_events.empty_end pipeline Counts end of periods where the Reservation Station (RS) was empty. Could be useful to precisely locate Frontend Latency Bound issues event=0x5e,cmask=1,edge=1,inv=1,period=2000003,umask=1 00 Counts end of periods where the Reservation Station (RS) was empty. Could be useful to precisely locate front-end Latency Bound issues uops_dispatched_port.port_0 pipeline Cycles per thread when uops are executed in port 0 event=0xa1,period=2000003,umask=1 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 0 uops_dispatched_port.port_1 pipeline Cycles per thread when uops are executed in port 1 event=0xa1,period=2000003,umask=2 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 1 uops_dispatched_port.port_2 pipeline Cycles per thread when uops are executed in port 2 event=0xa1,period=2000003,umask=4 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 2 uops_dispatched_port.port_3 pipeline Cycles per thread when uops are executed in port 3 event=0xa1,period=2000003,umask=8 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 3 uops_dispatched_port.port_4 pipeline Cycles per thread when uops are executed in port 4 event=0xa1,period=2000003,umask=0x10 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 4 uops_dispatched_port.port_5 pipeline Cycles per thread when uops are executed in port 5 event=0xa1,period=2000003,umask=0x20 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 5 uops_dispatched_port.port_6 pipeline Cycles per thread when uops are executed in port 6 event=0xa1,period=2000003,umask=0x40 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 6 uops_dispatched_port.port_7 pipeline Cycles per thread when uops are executed in port 7 event=0xa1,period=2000003,umask=0x80 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 7 uops_executed.core_cycles_none pipeline Cycles with no micro-ops executed from any thread on physical core event=0xb1,cmask=1,inv=1,period=2000003,umask=2 00 uops_executed.cycles_ge_1_uop_exec pipeline Cycles where at least 1 uop was executed per-thread event=0xb1,cmask=1,period=2000003,umask=1 00 Cycles where at least 1 uop was executed per-thread uops_executed.cycles_ge_2_uops_exec pipeline Cycles where at least 2 uops were executed per-thread event=0xb1,cmask=2,period=2000003,umask=1 00 Cycles where at least 2 uops were executed per-thread uops_executed.cycles_ge_3_uops_exec pipeline Cycles where at least 3 uops were executed per-thread event=0xb1,cmask=3,period=2000003,umask=1 00 Cycles where at least 3 uops were executed per-thread uops_executed.cycles_ge_4_uops_exec pipeline Cycles where at least 4 uops were executed per-thread event=0xb1,cmask=4,period=2000003,umask=1 00 Cycles where at least 4 uops were executed per-thread uops_executed.stall_cycles pipeline Counts number of cycles no uops were dispatched to be executed on this thread event=0xb1,cmask=1,inv=1,period=2000003,umask=1 00 Counts cycles during which no uops were dispatched from the Reservation Station (RS) per thread uops_issued.any pipeline Uops that Resource Allocation Table (RAT) issues to Reservation Station (RS) event=0xe,period=2000003,umask=1 00 Counts the number of uops that the Resource Allocation Table (RAT) issues to the Reservation Station (RS) uops_issued.stall_cycles pipeline Cycles when Resource Allocation Table (RAT) does not issue Uops to Reservation Station (RS) for the thread event=0xe,cmask=1,inv=1,period=2000003,umask=1 00 Counts cycles during which the Resource Allocation Table (RAT) does not issue any Uops to the reservation station (RS) for the current thread uops_issued.vector_width_mismatch pipeline Uops inserted at issue-stage in order to preserve upper bits of vector registers event=0xe,period=2000003,umask=2 00 Counts the number of Blend Uops issued by the Resource Allocation Table (RAT) to the reservation station (RS) in order to preserve upper bits of vector registers. Starting with the Skylake microarchitecture, these Blend uops are needed since every Intel SSE instruction executed in Dirty Upper State needs to preserve bits 128-255 of the destination register. For more information, refer to Mixing Intel AVX and Intel SSE Code section of the Optimization Guide uops_retired.macro_fused pipeline Number of macro-fused uops retired. (non precise) event=0xc2,period=2000003,umask=4 00 Counts the number of macro-fused uops retired. (non precise) uops_retired.retire_slots pipeline Retirement slots used event=0xc2,period=2000003,umask=2 00 Counts the retirement slots used uops_retired.stall_cycles pipeline Cycles without actually retired uops event=0xc2,cmask=1,inv=1,period=2000003,umask=2 00 This event counts cycles without actually retired uops uops_retired.total_cycles pipeline Cycles with less than 10 actually retired uops event=0xc2,cmask=16,inv=1,period=2000003,umask=2 00 Number of cycles using always true condition (uops_ret < 16) applied to non PEBS uops retired event uncore_cha llc_misses.mmio_read uncore cache MMIO reads. Derived from unc_cha_tor_inserts.ia_miss event=0x35,umask=0x21,config1=0x40040e33 01 TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts llc_misses.mmio_write uncore cache MMIO writes. Derived from unc_cha_tor_inserts.ia_miss event=0x35,umask=0x21,config1=0x40041e33 01 TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts llc_misses.uncacheable uncore cache LLC misses - Uncacheable reads (from cpu) . Derived from unc_cha_tor_inserts.ia_miss event=0x35,umask=0x21,config1=0x40e33 01 TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts llc_references.streaming_full uncore cache Streaming stores (full cache line). Derived from unc_cha_tor_inserts.ia_miss event=0x35,umask=0x21,config1=0x41833 0164Bytes TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts llc_references.streaming_partial uncore cache Streaming stores (partial cache line). Derived from unc_cha_tor_inserts.ia_miss event=0x35,umask=0x21,config1=0x41a33 0164Bytes TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_ag0_ad_crd_acquired.tgr0 uncore cache CMS Agent0 AD Credits Acquired; For Transgress 0 event=0x80,umask=1 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired.tgr1 uncore cache CMS Agent0 AD Credits Acquired; For Transgress 1 event=0x80,umask=2 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired.tgr2 uncore cache CMS Agent0 AD Credits Acquired; For Transgress 2 event=0x80,umask=4 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired.tgr3 uncore cache CMS Agent0 AD Credits Acquired; For Transgress 3 event=0x80,umask=8 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired.tgr4 uncore cache CMS Agent0 AD Credits Acquired; For Transgress 4 event=0x80,umask=0x10 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired.tgr5 uncore cache CMS Agent0 AD Credits Acquired; For Transgress 5 event=0x80,umask=0x20 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy.tgr0 uncore cache CMS Agent0 AD Credits Occupancy; For Transgress 0 event=0x82,umask=1 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy.tgr1 uncore cache CMS Agent0 AD Credits Occupancy; For Transgress 1 event=0x82,umask=2 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy.tgr2 uncore cache CMS Agent0 AD Credits Occupancy; For Transgress 2 event=0x82,umask=4 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy.tgr3 uncore cache CMS Agent0 AD Credits Occupancy; For Transgress 3 event=0x82,umask=8 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy.tgr4 uncore cache CMS Agent0 AD Credits Occupancy; For Transgress 4 event=0x82,umask=0x10 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy.tgr5 uncore cache CMS Agent0 AD Credits Occupancy; For Transgress 5 event=0x82,umask=0x20 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired.tgr0 uncore cache CMS Agent0 BL Credits Acquired; For Transgress 0 event=0x88,umask=1 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired.tgr1 uncore cache CMS Agent0 BL Credits Acquired; For Transgress 1 event=0x88,umask=2 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired.tgr2 uncore cache CMS Agent0 BL Credits Acquired; For Transgress 2 event=0x88,umask=4 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired.tgr3 uncore cache CMS Agent0 BL Credits Acquired; For Transgress 3 event=0x88,umask=8 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired.tgr4 uncore cache CMS Agent0 BL Credits Acquired; For Transgress 4 event=0x88,umask=0x10 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired.tgr5 uncore cache CMS Agent0 BL Credits Acquired; For Transgress 5 event=0x88,umask=0x20 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy.tgr0 uncore cache CMS Agent0 BL Credits Occupancy; For Transgress 0 event=0x8a,umask=1 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy.tgr1 uncore cache CMS Agent0 BL Credits Occupancy; For Transgress 1 event=0x8a,umask=2 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy.tgr2 uncore cache CMS Agent0 BL Credits Occupancy; For Transgress 2 event=0x8a,umask=4 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy.tgr3 uncore cache CMS Agent0 BL Credits Occupancy; For Transgress 3 event=0x8a,umask=8 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy.tgr4 uncore cache CMS Agent0 BL Credits Occupancy; For Transgress 4 event=0x8a,umask=0x10 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy.tgr5 uncore cache CMS Agent0 BL Credits Occupancy; For Transgress 5 event=0x8a,umask=0x20 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired.tgr0 uncore cache CMS Agent1 AD Credits Acquired; For Transgress 0 event=0x84,umask=1 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired.tgr1 uncore cache CMS Agent1 AD Credits Acquired; For Transgress 1 event=0x84,umask=2 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired.tgr2 uncore cache CMS Agent1 AD Credits Acquired; For Transgress 2 event=0x84,umask=4 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired.tgr3 uncore cache CMS Agent1 AD Credits Acquired; For Transgress 3 event=0x84,umask=8 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired.tgr4 uncore cache CMS Agent1 AD Credits Acquired; For Transgress 4 event=0x84,umask=0x10 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired.tgr5 uncore cache CMS Agent1 AD Credits Acquired; For Transgress 5 event=0x84,umask=0x20 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy.tgr0 uncore cache CMS Agent1 AD Credits Occupancy; For Transgress 0 event=0x86,umask=1 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy.tgr1 uncore cache CMS Agent1 AD Credits Occupancy; For Transgress 1 event=0x86,umask=2 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy.tgr2 uncore cache CMS Agent1 AD Credits Occupancy; For Transgress 2 event=0x86,umask=4 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy.tgr3 uncore cache CMS Agent1 AD Credits Occupancy; For Transgress 3 event=0x86,umask=8 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy.tgr4 uncore cache CMS Agent1 AD Credits Occupancy; For Transgress 4 event=0x86,umask=0x10 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy.tgr5 uncore cache CMS Agent1 AD Credits Occupancy; For Transgress 5 event=0x86,umask=0x20 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy.tgr0 uncore cache CMS Agent1 BL Credits Occupancy; For Transgress 0 event=0x8e,umask=1 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy.tgr1 uncore cache CMS Agent1 BL Credits Occupancy; For Transgress 1 event=0x8e,umask=2 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy.tgr2 uncore cache CMS Agent1 BL Credits Occupancy; For Transgress 2 event=0x8e,umask=4 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy.tgr3 uncore cache CMS Agent1 BL Credits Occupancy; For Transgress 3 event=0x8e,umask=8 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy.tgr4 uncore cache CMS Agent1 BL Credits Occupancy; For Transgress 4 event=0x8e,umask=0x10 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy.tgr5 uncore cache CMS Agent1 BL Credits Occupancy; For Transgress 5 event=0x8e,umask=0x20 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_credits_acquired.tgr0 uncore cache CMS Agent1 BL Credits Acquired; For Transgress 0 event=0x8c,umask=1 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_credits_acquired.tgr1 uncore cache CMS Agent1 BL Credits Acquired; For Transgress 1 event=0x8c,umask=2 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_credits_acquired.tgr2 uncore cache CMS Agent1 BL Credits Acquired; For Transgress 2 event=0x8c,umask=4 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_credits_acquired.tgr3 uncore cache CMS Agent1 BL Credits Acquired; For Transgress 3 event=0x8c,umask=8 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_credits_acquired.tgr4 uncore cache CMS Agent1 BL Credits Acquired; For Transgress 4 event=0x8c,umask=0x10 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_credits_acquired.tgr5 uncore cache CMS Agent1 BL Credits Acquired; For Transgress 5 event=0x8c,umask=0x20 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_bypass_cha_imc.intermediate uncore cache CHA to iMC Bypass; Intermediate bypass Taken event=0x57,umask=2 01 Counts the number of times when the CHA was able to bypass HA pipe on the way to iMC. This is a latency optimization for situations when there is light loadings on the memory subsystem. This can be filtered by when the bypass was taken and when it was not.; Filter for transactions that succeeded in taking the intermediate bypass unc_cha_bypass_cha_imc.not_taken uncore cache CHA to iMC Bypass; Not Taken event=0x57,umask=4 01 Counts the number of times when the CHA was able to bypass HA pipe on the way to iMC. This is a latency optimization for situations when there is light loadings on the memory subsystem. This can be filtered by when the bypass was taken and when it was not.; Filter for transactions that could not take the bypass, and issues a read to memory. Note that transactions that did not take the bypass but did not issue read to memory will not be counted unc_cha_bypass_cha_imc.taken uncore cache CHA to iMC Bypass; Taken event=0x57,umask=1 01 Counts the number of times when the CHA was able to bypass HA pipe on the way to iMC. This is a latency optimization for situations when there is light loadings on the memory subsystem. This can be filtered by when the bypass was taken and when it was not.; Filter for transactions that succeeded in taking the full bypass unc_cha_clockticks uncore cache Uncore cache clock ticks event=0 01 Counts clockticks of the clock controlling the uncore caching and home agent (CHA) unc_cha_cms_clockticks uncore cache CMS Clockticks event=0xc0 01 unc_cha_core_pma.c1_state uncore cache Core PMA Events; C1 State event=0x17,umask=1 01 unc_cha_core_pma.c1_transition uncore cache Core PMA Events; C1 Transition event=0x17,umask=2 01 unc_cha_core_pma.c6_state uncore cache Core PMA Events; C6 State event=0x17,umask=4 01 unc_cha_core_pma.c6_transition uncore cache Core PMA Events; C6 Transition event=0x17,umask=8 01 unc_cha_core_pma.gv uncore cache Core PMA Events; GV event=0x17,umask=0x10 01 unc_cha_core_snp.any_gtone uncore cache Core Cross Snoops Issued; Any Cycle with Multiple Snoops event=0x33,umask=0xe2 01 Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.any_one uncore cache Core Cross Snoops Issued; Any Single Snoop event=0x33,umask=0xe1 01 Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.any_remote uncore cache Core Cross Snoops Issued; Any Snoop to Remote Node event=0x33,umask=0xe4 01 Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.core_gtone uncore cache Core Cross Snoops Issued; Multiple Core Requests event=0x33,umask=0x42 01 Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.core_one uncore cache Core Cross Snoops Issued; Single Core Requests event=0x33,umask=0x41 01 Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.core_remote uncore cache Core Cross Snoops Issued; Core Request to Remote Node event=0x33,umask=0x44 01 Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.evict_gtone uncore cache Core Cross Snoops Issued; Multiple Eviction event=0x33,umask=0x82 01 Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.evict_one uncore cache Core Cross Snoops Issued; Single Eviction event=0x33,umask=0x81 01 Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.evict_remote uncore cache Core Cross Snoops Issued; Eviction to Remote Node event=0x33,umask=0x84 01 Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.ext_gtone uncore cache Core Cross Snoops Issued; Multiple External Snoops event=0x33,umask=0x22 01 Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.ext_one uncore cache Core Cross Snoops Issued; Single External Snoops event=0x33,umask=0x21 01 Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.ext_remote uncore cache Core Cross Snoops Issued; External Snoop to Remote Node event=0x33,umask=0x24 01 Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_counter0_occupancy uncore cache Counter 0 Occupancy event=0x1f 01 Since occupancy counts can only be captured in the Cbo's 0 counter, this event allows a user to capture occupancy related information by filtering the Cb0 occupancy count captured in Counter 0. The filtering available is found in the control register - threshold, invert and edge detect. E.g. setting threshold to 1 can effectively monitor how many cycles the monitored queue has an entry unc_cha_dir_lookup.no_snp uncore cache Multi-socket cacheline Directory state lookups; Snoop Not Needed event=0x53,umask=2 01 Counts transactions that looked into the multi-socket cacheline Directory state, and therefore did not send a snoop because the Directory indicated it was not needed unc_cha_dir_lookup.snp uncore cache Multi-socket cacheline Directory state lookups; Snoop Needed event=0x53,umask=1 01 Counts transactions that looked into the multi-socket cacheline Directory state, and sent one or more snoops, because the Directory indicated it was needed unc_cha_dir_update.ha uncore cache Multi-socket cacheline Directory state updates; Directory Updated memory write from the HA pipe event=0x54,umask=1 01 Counts only multi-socket cacheline Directory state updates memory writes issued from the HA pipe. This does not include memory write requests which are for I (Invalid) or E (Exclusive) cachelines unc_cha_dir_update.tor uncore cache Multi-socket cacheline Directory state updates; Directory Updated memory write from TOR pipe event=0x54,umask=2 01 Counts only multi-socket cacheline Directory state updates due to memory writes issued from the TOR pipe which are the result of remote transaction hitting the SF/LLC and returning data Core2Core. This does not include memory write requests which are for I (Invalid) or E (Exclusive) cachelines unc_cha_egress_ordering.iv_snoopgo_dn uncore cache Egress Blocking due to Ordering requirements; Down event=0xae,umask=4 01 Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_cha_egress_ordering.iv_snoopgo_up uncore cache Egress Blocking due to Ordering requirements; Up event=0xae,umask=1 01 Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_cha_fast_asserted.horz uncore cache FaST wire asserted; Horizontal event=0xa5,umask=2 01 Counts the number of cycles either the local or incoming distress signals are asserted. Incoming distress includes up, dn and across unc_cha_fast_asserted.vert uncore cache FaST wire asserted; Vertical event=0xa5,umask=1 01 Counts the number of cycles either the local or incoming distress signals are asserted. Incoming distress includes up, dn and across unc_cha_hitme_hit.ex_rds uncore cache Read request from a remote socket which hit in the HitMe Cache to a line In the E state event=0x5f,umask=1 01 Counts read requests from a remote socket which hit in the HitME cache (used to cache the multi-socket Directory state) to a line in the E(Exclusive) state. This includes the following read opcodes (RdCode, RdData, RdDataMigratory, RdCur, RdInv*, Inv*) unc_cha_hitme_hit.shared_ownreq uncore cache Counts Number of Hits in HitMe Cache; Shared hit and op is RdInvOwn, RdInv, Inv* event=0x5f,umask=4 01 unc_cha_hitme_hit.wbmtoe uncore cache Counts Number of Hits in HitMe Cache; op is WbMtoE event=0x5f,umask=8 01 unc_cha_hitme_hit.wbmtoi_or_s uncore cache Counts Number of Hits in HitMe Cache; op is WbMtoI, WbPushMtoI, WbFlush, or WbMtoS event=0x5f,umask=0x10 01 unc_cha_hitme_lookup.read uncore cache Counts Number of times HitMe Cache is accessed; op is RdCode, RdData, RdDataMigratory, RdCur, RdInvOwn, RdInv, Inv* event=0x5e,umask=1 01 unc_cha_hitme_lookup.write uncore cache Counts Number of times HitMe Cache is accessed; op is WbMtoE, WbMtoI, WbPushMtoI, WbFlush, or WbMtoS event=0x5e,umask=2 01 unc_cha_hitme_miss.notshared_rdinvown uncore cache Counts Number of Misses in HitMe Cache; No SF/LLC HitS/F and op is RdInvOwn event=0x60,umask=0x40 01 unc_cha_hitme_miss.read_or_inv uncore cache Counts Number of Misses in HitMe Cache; op is RdCode, RdData, RdDataMigratory, RdCur, RdInv, Inv* event=0x60,umask=0x80 01 unc_cha_hitme_miss.shared_rdinvown uncore cache Counts Number of Misses in HitMe Cache; SF/LLC HitS/F and op is RdInvOwn event=0x60,umask=0x20 01 unc_cha_hitme_update.deallocate uncore cache Counts the number of Allocate/Update to HitMe Cache; Deallocate HitME$ on Reads without RspFwdI* event=0x61,umask=0x10 01 unc_cha_hitme_update.deallocate_rspfwdi_loc uncore cache Counts the number of Allocate/Update to HitMe Cache; op is RspIFwd or RspIFwdWb for a local request event=0x61,umask=1 01 Received RspFwdI* for a local request, but converted HitME$ to SF entry unc_cha_hitme_update.rdinvown uncore cache Counts the number of Allocate/Update to HitMe Cache; Update HitMe Cache on RdInvOwn even if not RspFwdI* event=0x61,umask=8 01 unc_cha_hitme_update.rspfwdi_rem uncore cache Counts the number of Allocate/Update to HitMe Cache; op is RspIFwd or RspIFwdWb for a remote request event=0x61,umask=2 01 Updated HitME$ on RspFwdI* or local HitM/E received for a remote request unc_cha_hitme_update.shared uncore cache Counts the number of Allocate/Update to HitMe Cache; Update HitMe Cache to SHARed event=0x61,umask=4 01 unc_cha_horz_ring_ad_in_use.left_even uncore cache Horizontal AD Ring In Use; Left and Even event=0xa7,umask=1 01 Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ad_in_use.left_odd uncore cache Horizontal AD Ring In Use; Left and Odd event=0xa7,umask=2 01 Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ad_in_use.right_even uncore cache Horizontal AD Ring In Use; Right and Even event=0xa7,umask=4 01 Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ad_in_use.right_odd uncore cache Horizontal AD Ring In Use; Right and Odd event=0xa7,umask=8 01 Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ak_in_use.left_even uncore cache Horizontal AK Ring In Use; Left and Even event=0xa9,umask=1 01 Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ak_in_use.left_odd uncore cache Horizontal AK Ring In Use; Left and Odd event=0xa9,umask=2 01 Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ak_in_use.right_even uncore cache Horizontal AK Ring In Use; Right and Even event=0xa9,umask=4 01 Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ak_in_use.right_odd uncore cache Horizontal AK Ring In Use; Right and Odd event=0xa9,umask=8 01 Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_bl_in_use.left_even uncore cache Horizontal BL Ring in Use; Left and Even event=0xab,umask=1 01 Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_bl_in_use.left_odd uncore cache Horizontal BL Ring in Use; Left and Odd event=0xab,umask=2 01 Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_bl_in_use.right_even uncore cache Horizontal BL Ring in Use; Right and Even event=0xab,umask=4 01 Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_bl_in_use.right_odd uncore cache Horizontal BL Ring in Use; Right and Odd event=0xab,umask=8 01 Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_iv_in_use.left uncore cache Horizontal IV Ring in Use; Left event=0xad,umask=1 01 Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_cha_horz_ring_iv_in_use.right uncore cache Horizontal IV Ring in Use; Right event=0xad,umask=4 01 Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_cha_imc_reads_count.normal uncore cache Normal priority reads issued to the memory controller from the CHA event=0x59,umask=1 01 Counts when a normal (Non-Isochronous) read is issued to any of the memory controller channels from the CHA unc_cha_imc_reads_count.priority uncore cache HA to iMC Reads Issued; ISOCH event=0x59,umask=2 01 Count of the number of reads issued to any of the memory controller channels. This can be filtered by the priority of the reads unc_cha_imc_writes_count.full uncore cache CHA to iMC Full Line Writes Issued; Full Line Non-ISOCH event=0x5b,umask=1 01 Counts when a normal (Non-Isochronous) full line write is issued from the CHA to the any of the memory controller channels unc_cha_imc_writes_count.full_mig uncore cache Writes Issued to the iMC by the HA; Full Line MIG event=0x5b,umask=0x10 01 Counts the total number of writes issued from the HA into the memory controller. This counts for all four channels. It can be filtered by full/partial and ISOCH/non-ISOCH unc_cha_imc_writes_count.full_priority uncore cache Writes Issued to the iMC by the HA; ISOCH Full Line event=0x5b,umask=4 01 Counts the total number of writes issued from the HA into the memory controller. This counts for all four channels. It can be filtered by full/partial and ISOCH/non-ISOCH unc_cha_imc_writes_count.partial uncore cache Writes Issued to the iMC by the HA; Partial Non-ISOCH event=0x5b,umask=2 01 Counts the total number of writes issued from the HA into the memory controller. This counts for all four channels. It can be filtered by full/partial and ISOCH/non-ISOCH unc_cha_imc_writes_count.partial_mig uncore cache Writes Issued to the iMC by the HA; Partial MIG event=0x5b,umask=0x20 01 Counts the total number of writes issued from the HA into the memory controller. This counts for all four channels. It can be filtered by full/partial and ISOCH/non-ISOCH.; Filter for memory controller 5 only unc_cha_imc_writes_count.partial_priority uncore cache Writes Issued to the iMC by the HA; ISOCH Partial event=0x5b,umask=8 01 Counts the total number of writes issued from the HA into the memory controller. This counts for all four channels. It can be filtered by full/partial and ISOCH/non-ISOCH unc_cha_iodc_alloc.invitom uncore cache Counts Number of times IODC entry allocation is attempted; Number of IODC allocations event=0x62,umask=1 01 unc_cha_iodc_alloc.iodcfull uncore cache Counts Number of times IODC entry allocation is attempted; Number of IODC allocations dropped due to IODC Full event=0x62,umask=2 01 unc_cha_iodc_alloc.osbgated uncore cache Counts Number of times IODC entry allocation is attempted; Number of IDOC allocation dropped due to OSB gate event=0x62,umask=4 01 unc_cha_iodc_dealloc.all uncore cache Counts number of IODC deallocations; IODC deallocated due to any reason event=0x63,umask=0x10 01 unc_cha_iodc_dealloc.snpout uncore cache Counts number of IODC deallocations; IODC deallocated due to conflicting transaction event=0x63,umask=8 01 unc_cha_iodc_dealloc.wbmtoe uncore cache Counts number of IODC deallocations; IODC deallocated due to WbMtoE event=0x63,umask=1 01 unc_cha_iodc_dealloc.wbmtoi uncore cache Counts number of IODC deallocations; IODC deallocated due to WbMtoI event=0x63,umask=2 01 unc_cha_iodc_dealloc.wbpushmtoi uncore cache Counts number of IODC deallocations; IODC deallocated due to WbPushMtoI event=0x63,umask=4 01 Moved to Cbo section unc_cha_llc_lookup.any uncore cache Cache and Snoop Filter Lookups; Any Request event=0x34,umask=0x11 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state.; Filters for any transaction originating from the IPQ or IRQ. This does not include lookups originating from the ISMQ unc_cha_llc_lookup.data_read uncore cache Cache and Snoop Filter Lookups; Data Read Request event=0x34,umask=3 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state.; Read transactions unc_cha_llc_lookup.local uncore cache Cache and Snoop Filter Lookups; Local event=0x34,umask=0x31 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state unc_cha_llc_lookup.remote uncore cache Cache and Snoop Filter Lookups; Remote event=0x34,umask=0x91 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state unc_cha_llc_lookup.remote_snoop uncore cache Cache and Snoop Filter Lookups; External Snoop Request event=0x34,umask=9 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state.; Filters for only snoop requests coming from the remote socket(s) through the IPQ unc_cha_llc_lookup.write uncore cache Cache and Snoop Filter Lookups; Write Requests event=0x34,umask=5 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state.; Writeback transactions from L2 to the LLC This includes all write transactions -- both Cacheable and UC unc_cha_llc_victims.e_state uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.TOTAL_E event=0x37,umask=2 11 unc_cha_llc_victims.f_state uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.TOTAL_F event=0x37,umask=8 11 unc_cha_llc_victims.local uncore cache This event is deprecated event=0x37,umask=0x20 11 unc_cha_llc_victims.local_all uncore cache Lines Victimized; Local - All Lines event=0x37,umask=0x2f 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_e uncore cache Lines Victimized; Local - Lines in E State event=0x37,umask=0x22 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_f uncore cache Lines Victimized; Local - Lines in F State event=0x37,umask=0x28 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_m uncore cache Lines Victimized; Local - Lines in M State event=0x37,umask=0x21 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_s uncore cache Lines Victimized; Local - Lines in S State event=0x37,umask=0x24 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.m_state uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.TOTAL_M event=0x37,umask=1 11 unc_cha_llc_victims.remote uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.REMOTE_ALL event=0x37,umask=0x80 11 unc_cha_llc_victims.remote_all uncore cache Lines Victimized; Remote - All Lines event=0x37,umask=0x8f 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_e uncore cache Lines Victimized; Remote - Lines in E State event=0x37,umask=0x82 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_f uncore cache Lines Victimized; Remote - Lines in F State event=0x37,umask=0x88 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_m uncore cache Lines Victimized; Remote - Lines in M State event=0x37,umask=0x81 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_s uncore cache Lines Victimized; Remote - Lines in S State event=0x37,umask=0x84 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.s_state uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.TOTAL_S event=0x37,umask=4 11 unc_cha_llc_victims.total_e uncore cache Lines Victimized; Lines in E state event=0x37,umask=2 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.total_f uncore cache Lines Victimized; Lines in F State event=0x37,umask=8 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.total_m uncore cache Lines Victimized; Lines in M state event=0x37,umask=1 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.total_s uncore cache Lines Victimized; Lines in S State event=0x37,umask=4 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_misc.cv0_pref_miss uncore cache Cbo Misc; CV0 Prefetch Miss event=0x39,umask=0x20 01 Miscellaneous events in the Cbo unc_cha_misc.cv0_pref_vic uncore cache Cbo Misc; CV0 Prefetch Victim event=0x39,umask=0x10 01 Miscellaneous events in the Cbo unc_cha_misc.rfo_hit_s uncore cache Number of times that an RFO hit in S state event=0x39,umask=8 01 Counts when a RFO (the Read for Ownership issued before a write) request hit a cacheline in the S (Shared) state unc_cha_misc.rspi_was_fse uncore cache Cbo Misc; Silent Snoop Eviction event=0x39,umask=1 01 Miscellaneous events in the Cbo.; Counts the number of times when a Snoop hit in FSE states and triggered a silent eviction. This is useful because this information is lost in the PRE encodings unc_cha_misc.wc_aliasing uncore cache Cbo Misc; Write Combining Aliasing event=0x39,umask=2 01 Miscellaneous events in the Cbo.; Counts the number of times that a USWC write (WCIL(F)) transaction hit in the LLC in M state, triggering a WBMtoI followed by the USWC write. This occurs when there is WC aliasing unc_cha_osb uncore cache OSB Snoop Broadcast event=0x55 01 Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB unc_cha_pmm_memmode_nm_setconflicts.iodc uncore cache Memory Mode related events; Counts the number of times CHA saw NM Set conflict in IODC event=0x64,umask=0x10 01 2LM related events; Counts the number of times CHA saw NM Set conflict in IODC unc_cha_pmm_memmode_nm_setconflicts.llc uncore cache Memory Mode related events; Counts the number of times CHA saw NM Set conflict in SF/LLC event=0x64,umask=2 01 NM evictions due to another read to the same near memory set in the LLC unc_cha_pmm_memmode_nm_setconflicts.sf uncore cache Memory Mode related events; Counts the number of times CHA saw NM Set conflict in SF/LLC event=0x64,umask=1 01 NM evictions due to another read to the same near memory set in the SF unc_cha_pmm_memmode_nm_setconflicts.tor uncore cache Memory Mode related events; Counts the number of times CHA saw NM Set conflict in TOR event=0x64,umask=4 01 No Reject in the CHA due to a pending read to the same near memory set in the TOR unc_cha_pmm_memmode_nm_setconflicts.tor_reject uncore cache Memory mode related events; Counts the number of times CHA saw NM Set conflict in TOR and the transaction was rejected event=0x64,umask=8 01 Rejects in the CHA due to a pending read to the same near memory set in the TOR unc_cha_read_no_credits.edc0_smi2 uncore cache CHA iMC CHNx READ Credits Empty; EDC0_SMI2 event=0x58,umask=4 01 Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue.; Filter for memory controller 2 only unc_cha_read_no_credits.edc1_smi3 uncore cache CHA iMC CHNx READ Credits Empty; EDC1_SMI3 event=0x58,umask=8 01 Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue.; Filter for memory controller 3 only unc_cha_read_no_credits.edc2_smi4 uncore cache CHA iMC CHNx READ Credits Empty; EDC2_SMI4 event=0x58,umask=0x10 01 Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue.; Filter for memory controller 4 only unc_cha_read_no_credits.edc3_smi5 uncore cache CHA iMC CHNx READ Credits Empty; EDC3_SMI5 event=0x58,umask=0x20 01 Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue.; Filter for memory controller 5 only unc_cha_read_no_credits.mc0_smi0 uncore cache CHA iMC CHNx READ Credits Empty; MC0_SMI0 event=0x58,umask=1 01 Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue.; Filter for memory controller 0 only unc_cha_read_no_credits.mc1_smi1 uncore cache CHA iMC CHNx READ Credits Empty; MC1_SMI1 event=0x58,umask=2 01 Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue.; Filter for memory controller 1 only unc_cha_requests.invitoe_local uncore cache Local requests for exclusive ownership of a cache line without receiving data event=0x50,umask=0x10 01 Counts the total number of requests coming from a unit on this socket for exclusive ownership of a cache line without receiving data (INVITOE) to the CHA unc_cha_requests.invitoe_remote uncore cache Local requests for exclusive ownership of a cache line without receiving data event=0x50,umask=0x20 01 Counts the total number of requests coming from a remote socket for exclusive ownership of a cache line without receiving data (INVITOE) to the CHA unc_cha_requests.reads uncore cache Read requests event=0x50,umask=3 01 Counts read requests made into this CHA. Reads include all read opcodes (including RFO: the Read for Ownership issued before a write) unc_cha_requests.reads_local uncore cache Read requests from a unit on this socket event=0x50,umask=1 01 Counts read requests coming from a unit on this socket made into this CHA. Reads include all read opcodes (including RFO: the Read for Ownership issued before a write) unc_cha_requests.reads_remote uncore cache Read requests from a remote socket event=0x50,umask=2 01 Counts read requests coming from a remote socket made into the CHA. Reads include all read opcodes (including RFO: the Read for Ownership issued before a write) unc_cha_requests.writes uncore cache Write requests event=0x50,umask=0xc 01 Counts write requests made into the CHA, including streaming, evictions, HitM (Reads from another core to a Modified cacheline), etc unc_cha_requests.writes_local uncore cache Write Requests from a unit on this socket event=0x50,umask=4 01 Counts write requests coming from a unit on this socket made into this CHA, including streaming, evictions, HitM (Reads from another core to a Modified cacheline), etc unc_cha_requests.writes_remote uncore cache Read and Write Requests; Writes Remote event=0x50,umask=8 01 Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO). Writes include all writes (streaming, evictions, HitM, etc) unc_cha_ring_bounces_horz.ad uncore cache Messages that bounced on the Horizontal Ring.; AD event=0xa1,umask=1 01 Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_cha_ring_bounces_horz.ak uncore cache Messages that bounced on the Horizontal Ring.; AK event=0xa1,umask=2 01 Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_cha_ring_bounces_horz.bl uncore cache Messages that bounced on the Horizontal Ring.; BL event=0xa1,umask=4 01 Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_cha_ring_bounces_horz.iv uncore cache Messages that bounced on the Horizontal Ring.; IV event=0xa1,umask=8 01 Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_cha_ring_bounces_vert.ad uncore cache Messages that bounced on the Vertical Ring.; AD event=0xa0,umask=1 01 Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_cha_ring_bounces_vert.ak uncore cache Messages that bounced on the Vertical Ring.; Acknowledgements to core event=0xa0,umask=2 01 Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_cha_ring_bounces_vert.bl uncore cache Messages that bounced on the Vertical Ring.; Data Responses to core event=0xa0,umask=4 01 Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_cha_ring_bounces_vert.iv uncore cache Messages that bounced on the Vertical Ring.; Snoops of processor's cache event=0xa0,umask=8 01 Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_cha_ring_sink_starved_horz.ad uncore cache Sink Starvation on Horizontal Ring; AD event=0xa3,umask=1 01 unc_cha_ring_sink_starved_horz.ak uncore cache Sink Starvation on Horizontal Ring; AK event=0xa3,umask=2 01 unc_cha_ring_sink_starved_horz.ak_ag1 uncore cache Sink Starvation on Horizontal Ring; Acknowledgements to Agent 1 event=0xa3,umask=0x20 01 unc_cha_ring_sink_starved_horz.bl uncore cache Sink Starvation on Horizontal Ring; BL event=0xa3,umask=4 01 unc_cha_ring_sink_starved_horz.iv uncore cache Sink Starvation on Horizontal Ring; IV event=0xa3,umask=8 01 unc_cha_ring_sink_starved_vert.ad uncore cache Sink Starvation on Vertical Ring; AD event=0xa2,umask=1 01 unc_cha_ring_sink_starved_vert.ak uncore cache Sink Starvation on Vertical Ring; Acknowledgements to core event=0xa2,umask=2 01 unc_cha_ring_sink_starved_vert.bl uncore cache Sink Starvation on Vertical Ring; Data Responses to core event=0xa2,umask=4 01 unc_cha_ring_sink_starved_vert.iv uncore cache Sink Starvation on Vertical Ring; Snoops of processor's cache event=0xa2,umask=8 01 unc_cha_ring_src_thrtl uncore cache Source Throttle event=0xa4 01 unc_cha_rxc_inserts.ipq uncore cache Ingress (from CMS) Allocations; IPQ event=0x13,umask=4 01 Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_inserts.irq uncore cache Ingress (from CMS) Allocations; IRQ event=0x13,umask=1 01 Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_inserts.irq_rej uncore cache Ingress (from CMS) Allocations; IRQ Rejected event=0x13,umask=2 01 Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_inserts.prq uncore cache Ingress (from CMS) Allocations; PRQ event=0x13,umask=0x10 01 Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_inserts.prq_rej uncore cache Ingress (from CMS) Allocations; PRQ event=0x13,umask=0x20 01 Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_inserts.rrq uncore cache Ingress (from CMS) Allocations; RRQ event=0x13,umask=0x40 01 Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_inserts.wbq uncore cache Ingress (from CMS) Allocations; WBQ event=0x13,umask=0x80 01 Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_ipq0_reject.ad_req_vn0 uncore cache Ingress Probe Queue Rejects; AD REQ on VN0 event=0x22,umask=1 01 unc_cha_rxc_ipq0_reject.ad_rsp_vn0 uncore cache Ingress Probe Queue Rejects; AD RSP on VN0 event=0x22,umask=2 01 unc_cha_rxc_ipq0_reject.ak_non_upi uncore cache Ingress Probe Queue Rejects; Non UPI AK Request event=0x22,umask=0x40 01 unc_cha_rxc_ipq0_reject.bl_ncb_vn0 uncore cache Ingress Probe Queue Rejects; BL NCB on VN0 event=0x22,umask=0x10 01 unc_cha_rxc_ipq0_reject.bl_ncs_vn0 uncore cache Ingress Probe Queue Rejects; BL NCS on VN0 event=0x22,umask=0x20 01 unc_cha_rxc_ipq0_reject.bl_rsp_vn0 uncore cache Ingress Probe Queue Rejects; BL RSP on VN0 event=0x22,umask=4 01 unc_cha_rxc_ipq0_reject.bl_wb_vn0 uncore cache Ingress Probe Queue Rejects; BL WB on VN0 event=0x22,umask=8 01 unc_cha_rxc_ipq0_reject.iv_non_upi uncore cache Ingress Probe Queue Rejects; Non UPI IV Request event=0x22,umask=0x80 01 unc_cha_rxc_ipq1_reject.allow_snp uncore cache Ingress Probe Queue Rejects; Allow Snoop event=0x23,umask=0x40 01 unc_cha_rxc_ipq1_reject.any0 uncore cache Ingress Probe Queue Rejects; ANY0 event=0x23,umask=1 01 unc_cha_rxc_ipq1_reject.ha uncore cache Ingress Probe Queue Rejects; HA event=0x23,umask=2 01 unc_cha_rxc_ipq1_reject.llc_or_sf_way uncore cache Ingress Probe Queue Rejects; Merging these two together to make room for ANY_REJECT_*0 event=0x23,umask=0x20 01 unc_cha_rxc_ipq1_reject.llc_victim uncore cache Ingress Probe Queue Rejects; LLC Victim event=0x23,umask=4 01 unc_cha_rxc_ipq1_reject.pa_match uncore cache Ingress Probe Queue Rejects; PhyAddr Match event=0x23,umask=0x80 01 unc_cha_rxc_ipq1_reject.sf_victim uncore cache Ingress Probe Queue Rejects; SF Victim event=0x23,umask=8 01 unc_cha_rxc_ipq1_reject.victim uncore cache Ingress Probe Queue Rejects; Victim event=0x23,umask=0x10 01 unc_cha_rxc_irq0_reject.ad_req_vn0 uncore cache Ingress (from CMS) Request Queue Rejects; AD REQ on VN0 event=0x18,umask=1 01 unc_cha_rxc_irq0_reject.ad_rsp_vn0 uncore cache Ingress (from CMS) Request Queue Rejects; AD RSP on VN0 event=0x18,umask=2 01 unc_cha_rxc_irq0_reject.ak_non_upi uncore cache Ingress (from CMS) Request Queue Rejects; Non UPI AK Request event=0x18,umask=0x40 01 unc_cha_rxc_irq0_reject.bl_ncb_vn0 uncore cache Ingress (from CMS) Request Queue Rejects; BL NCB on VN0 event=0x18,umask=0x10 01 unc_cha_rxc_irq0_reject.bl_ncs_vn0 uncore cache Ingress (from CMS) Request Queue Rejects; BL NCS on VN0 event=0x18,umask=0x20 01 unc_cha_rxc_irq0_reject.bl_rsp_vn0 uncore cache Ingress (from CMS) Request Queue Rejects; BL RSP on VN0 event=0x18,umask=4 01 unc_cha_rxc_irq0_reject.bl_wb_vn0 uncore cache Ingress (from CMS) Request Queue Rejects; BL WB on VN0 event=0x18,umask=8 01 unc_cha_rxc_irq0_reject.iv_non_upi uncore cache Ingress (from CMS) Request Queue Rejects; Non UPI IV Request event=0x18,umask=0x80 01 unc_cha_rxc_irq1_reject.allow_snp uncore cache Ingress (from CMS) Request Queue Rejects; Allow Snoop event=0x19,umask=0x40 01 unc_cha_rxc_irq1_reject.any0 uncore cache Ingress (from CMS) Request Queue Rejects; ANY0 event=0x19,umask=1 01 unc_cha_rxc_irq1_reject.ha uncore cache Ingress (from CMS) Request Queue Rejects; HA event=0x19,umask=2 01 unc_cha_rxc_irq1_reject.llc_or_sf_way uncore cache Ingress (from CMS) Request Queue Rejects; Merging these two together to make room for ANY_REJECT_*0 event=0x19,umask=0x20 01 unc_cha_rxc_irq1_reject.llc_victim uncore cache Ingress (from CMS) Request Queue Rejects; LLC Victim event=0x19,umask=4 01 unc_cha_rxc_irq1_reject.pa_match uncore cache Ingress (from CMS) Request Queue Rejects; PhyAddr Match event=0x19,umask=0x80 01 unc_cha_rxc_irq1_reject.sf_victim uncore cache Ingress (from CMS) Request Queue Rejects; SF Victim event=0x19,umask=8 01 unc_cha_rxc_irq1_reject.victim uncore cache Ingress (from CMS) Request Queue Rejects; Victim event=0x19,umask=0x10 01 unc_cha_rxc_ismq0_reject.ad_req_vn0 uncore cache ISMQ Rejects; AD REQ on VN0 event=0x24,umask=1 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_reject.ad_rsp_vn0 uncore cache ISMQ Rejects; AD RSP on VN0 event=0x24,umask=2 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_reject.ak_non_upi uncore cache ISMQ Rejects; Non UPI AK Request event=0x24,umask=0x40 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_reject.bl_ncb_vn0 uncore cache ISMQ Rejects; BL NCB on VN0 event=0x24,umask=0x10 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_reject.bl_ncs_vn0 uncore cache ISMQ Rejects; BL NCS on VN0 event=0x24,umask=0x20 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_reject.bl_rsp_vn0 uncore cache ISMQ Rejects; BL RSP on VN0 event=0x24,umask=4 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_reject.bl_wb_vn0 uncore cache ISMQ Rejects; BL WB on VN0 event=0x24,umask=8 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_reject.iv_non_upi uncore cache ISMQ Rejects; Non UPI IV Request event=0x24,umask=0x80 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_retry.ad_req_vn0 uncore cache ISMQ Retries; AD REQ on VN0 event=0x2c,umask=1 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_retry.ad_rsp_vn0 uncore cache ISMQ Retries; AD RSP on VN0 event=0x2c,umask=2 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_retry.ak_non_upi uncore cache ISMQ Retries; Non UPI AK Request event=0x2c,umask=0x40 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_retry.bl_ncb_vn0 uncore cache ISMQ Retries; BL NCB on VN0 event=0x2c,umask=0x10 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_retry.bl_ncs_vn0 uncore cache ISMQ Retries; BL NCS on VN0 event=0x2c,umask=0x20 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_retry.bl_rsp_vn0 uncore cache ISMQ Retries; BL RSP on VN0 event=0x2c,umask=4 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_retry.bl_wb_vn0 uncore cache ISMQ Retries; BL WB on VN0 event=0x2c,umask=8 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_retry.iv_non_upi uncore cache ISMQ Retries; Non UPI IV Request event=0x2c,umask=0x80 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq1_reject.any0 uncore cache ISMQ Rejects; ANY0 event=0x25,umask=1 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq1_reject.ha uncore cache ISMQ Rejects; HA event=0x25,umask=2 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq1_retry.any0 uncore cache ISMQ Retries; ANY0 event=0x2d,umask=1 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq1_retry.ha uncore cache ISMQ Retries; HA event=0x2d,umask=2 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_occupancy.ipq uncore cache Ingress (from CMS) Occupancy; IPQ event=0x11,umask=4 01 Counts number of entries in the specified Ingress queue in each cycle unc_cha_rxc_occupancy.irq uncore cache Ingress (from CMS) Occupancy; IRQ event=0x11,umask=1 01 Counts number of entries in the specified Ingress queue in each cycle unc_cha_rxc_occupancy.rrq uncore cache Ingress (from CMS) Occupancy; RRQ event=0x11,umask=0x40 01 Counts number of entries in the specified Ingress queue in each cycle unc_cha_rxc_occupancy.wbq uncore cache Ingress (from CMS) Occupancy; WBQ event=0x11,umask=0x80 01 Counts number of entries in the specified Ingress queue in each cycle unc_cha_rxc_other0_retry.ad_req_vn0 uncore cache Other Retries; AD REQ on VN0 event=0x2e,umask=1 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other0_retry.ad_rsp_vn0 uncore cache Other Retries; AD RSP on VN0 event=0x2e,umask=2 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other0_retry.ak_non_upi uncore cache Other Retries; Non UPI AK Request event=0x2e,umask=0x40 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other0_retry.bl_ncb_vn0 uncore cache Other Retries; BL NCB on VN0 event=0x2e,umask=0x10 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other0_retry.bl_ncs_vn0 uncore cache Other Retries; BL NCS on VN0 event=0x2e,umask=0x20 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other0_retry.bl_rsp_vn0 uncore cache Other Retries; BL RSP on VN0 event=0x2e,umask=4 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other0_retry.bl_wb_vn0 uncore cache Other Retries; BL WB on VN0 event=0x2e,umask=8 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other0_retry.iv_non_upi uncore cache Other Retries; Non UPI IV Request event=0x2e,umask=0x80 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other1_retry.allow_snp uncore cache Other Retries; Allow Snoop event=0x2f,umask=0x40 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other1_retry.any0 uncore cache Other Retries; ANY0 event=0x2f,umask=1 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other1_retry.ha uncore cache Other Retries; HA event=0x2f,umask=2 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other1_retry.llc_or_sf_way uncore cache Other Retries; Merging these two together to make room for ANY_REJECT_*0 event=0x2f,umask=0x20 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other1_retry.llc_victim uncore cache Other Retries; LLC Victim event=0x2f,umask=4 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other1_retry.pa_match uncore cache Other Retries; PhyAddr Match event=0x2f,umask=0x80 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other1_retry.sf_victim uncore cache Other Retries; SF Victim event=0x2f,umask=8 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other1_retry.victim uncore cache Other Retries; Victim event=0x2f,umask=0x10 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_prq0_reject.ad_req_vn0 uncore cache Ingress (from CMS) Request Queue Rejects; AD REQ on VN0 event=0x20,umask=1 01 unc_cha_rxc_prq0_reject.ad_rsp_vn0 uncore cache Ingress (from CMS) Request Queue Rejects; AD RSP on VN0 event=0x20,umask=2 01 unc_cha_rxc_prq0_reject.ak_non_upi uncore cache Ingress (from CMS) Request Queue Rejects; Non UPI AK Request event=0x20,umask=0x40 01 unc_cha_rxc_prq0_reject.bl_ncb_vn0 uncore cache Ingress (from CMS) Request Queue Rejects; BL NCB on VN0 event=0x20,umask=0x10 01 unc_cha_rxc_prq0_reject.bl_ncs_vn0 uncore cache Ingress (from CMS) Request Queue Rejects; BL NCS on VN0 event=0x20,umask=0x20 01 unc_cha_rxc_prq0_reject.bl_rsp_vn0 uncore cache Ingress (from CMS) Request Queue Rejects; BL RSP on VN0 event=0x20,umask=4 01 unc_cha_rxc_prq0_reject.bl_wb_vn0 uncore cache Ingress (from CMS) Request Queue Rejects; BL WB on VN0 event=0x20,umask=8 01 unc_cha_rxc_prq0_reject.iv_non_upi uncore cache Ingress (from CMS) Request Queue Rejects; Non UPI IV Request event=0x20,umask=0x80 01 unc_cha_rxc_prq1_reject.allow_snp uncore cache Ingress (from CMS) Request Queue Rejects; Allow Snoop event=0x21,umask=0x40 01 unc_cha_rxc_prq1_reject.any0 uncore cache Ingress (from CMS) Request Queue Rejects; ANY0 event=0x21,umask=1 01 unc_cha_rxc_prq1_reject.ha uncore cache Ingress (from CMS) Request Queue Rejects; HA event=0x21,umask=2 01 unc_cha_rxc_prq1_reject.llc_or_sf_way uncore cache Ingress (from CMS) Request Queue Rejects; LLC OR SF Way event=0x21,umask=0x20 01 unc_cha_rxc_prq1_reject.llc_victim uncore cache Ingress (from CMS) Request Queue Rejects; LLC Victim event=0x21,umask=4 01 unc_cha_rxc_prq1_reject.pa_match uncore cache Ingress (from CMS) Request Queue Rejects; PhyAddr Match event=0x21,umask=0x80 01 unc_cha_rxc_prq1_reject.sf_victim uncore cache Ingress (from CMS) Request Queue Rejects; SF Victim event=0x21,umask=8 01 unc_cha_rxc_prq1_reject.victim uncore cache Ingress (from CMS) Request Queue Rejects; Victim event=0x21,umask=0x10 01 unc_cha_rxc_req_q0_retry.ad_req_vn0 uncore cache Request Queue Retries; AD REQ on VN0 event=0x2a,umask=1 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q0_retry.ad_rsp_vn0 uncore cache Request Queue Retries; AD RSP on VN0 event=0x2a,umask=2 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q0_retry.ak_non_upi uncore cache Request Queue Retries; Non UPI AK Request event=0x2a,umask=0x40 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q0_retry.bl_ncb_vn0 uncore cache Request Queue Retries; BL NCB on VN0 event=0x2a,umask=0x10 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q0_retry.bl_ncs_vn0 uncore cache Request Queue Retries; BL NCS on VN0 event=0x2a,umask=0x20 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q0_retry.bl_rsp_vn0 uncore cache Request Queue Retries; BL RSP on VN0 event=0x2a,umask=4 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q0_retry.bl_wb_vn0 uncore cache Request Queue Retries; BL WB on VN0 event=0x2a,umask=8 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q0_retry.iv_non_upi uncore cache Request Queue Retries; Non UPI IV Request event=0x2a,umask=0x80 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q1_retry.allow_snp uncore cache Request Queue Retries; Allow Snoop event=0x2b,umask=0x40 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q1_retry.any0 uncore cache Request Queue Retries; ANY0 event=0x2b,umask=1 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q1_retry.ha uncore cache Request Queue Retries; HA event=0x2b,umask=2 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q1_retry.llc_or_sf_way uncore cache Request Queue Retries; Merging these two together to make room for ANY_REJECT_*0 event=0x2b,umask=0x20 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q1_retry.llc_victim uncore cache Request Queue Retries; LLC Victim event=0x2b,umask=4 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q1_retry.pa_match uncore cache Request Queue Retries; PhyAddr Match event=0x2b,umask=0x80 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q1_retry.sf_victim uncore cache Request Queue Retries; SF Victim event=0x2b,umask=8 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q1_retry.victim uncore cache Request Queue Retries; Victim event=0x2b,umask=0x10 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_rrq0_reject.ad_req_vn0 uncore cache RRQ Rejects; AD REQ on VN0 event=0x26,umask=1 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq0_reject.ad_rsp_vn0 uncore cache RRQ Rejects; AD RSP on VN0 event=0x26,umask=2 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq0_reject.ak_non_upi uncore cache RRQ Rejects; Non UPI AK Request event=0x26,umask=0x40 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq0_reject.bl_ncb_vn0 uncore cache RRQ Rejects; BL NCB on VN0 event=0x26,umask=0x10 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq0_reject.bl_ncs_vn0 uncore cache RRQ Rejects; BL NCS on VN0 event=0x26,umask=0x20 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq0_reject.bl_rsp_vn0 uncore cache RRQ Rejects; BL RSP on VN0 event=0x26,umask=4 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq0_reject.bl_wb_vn0 uncore cache RRQ Rejects; BL WB on VN0 event=0x26,umask=8 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq0_reject.iv_non_upi uncore cache RRQ Rejects; Non UPI IV Request event=0x26,umask=0x80 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq1_reject.allow_snp uncore cache RRQ Rejects; Allow Snoop event=0x27,umask=0x40 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq1_reject.any0 uncore cache RRQ Rejects; ANY0 event=0x27,umask=1 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq1_reject.ha uncore cache RRQ Rejects; HA event=0x27,umask=2 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq1_reject.llc_or_sf_way uncore cache RRQ Rejects; Merging these two together to make room for ANY_REJECT_*0 event=0x27,umask=0x20 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq1_reject.llc_victim uncore cache RRQ Rejects; LLC Victim event=0x27,umask=4 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq1_reject.pa_match uncore cache RRQ Rejects; PhyAddr Match event=0x27,umask=0x80 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq1_reject.sf_victim uncore cache RRQ Rejects; SF Victim event=0x27,umask=8 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq1_reject.victim uncore cache RRQ Rejects; Victim event=0x27,umask=0x10 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_wbq0_reject.ad_req_vn0 uncore cache WBQ Rejects; AD REQ on VN0 event=0x28,umask=1 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq0_reject.ad_rsp_vn0 uncore cache WBQ Rejects; AD RSP on VN0 event=0x28,umask=2 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq0_reject.ak_non_upi uncore cache WBQ Rejects; Non UPI AK Request event=0x28,umask=0x40 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq0_reject.bl_ncb_vn0 uncore cache WBQ Rejects; BL NCB on VN0 event=0x28,umask=0x10 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq0_reject.bl_ncs_vn0 uncore cache WBQ Rejects; BL NCS on VN0 event=0x28,umask=0x20 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq0_reject.bl_rsp_vn0 uncore cache WBQ Rejects; BL RSP on VN0 event=0x28,umask=4 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq0_reject.bl_wb_vn0 uncore cache WBQ Rejects; BL WB on VN0 event=0x28,umask=8 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq0_reject.iv_non_upi uncore cache WBQ Rejects; Non UPI IV Request event=0x28,umask=0x80 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq1_reject.allow_snp uncore cache WBQ Rejects; Allow Snoop event=0x29,umask=0x40 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq1_reject.any0 uncore cache WBQ Rejects; ANY0 event=0x29,umask=1 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq1_reject.ha uncore cache WBQ Rejects; HA event=0x29,umask=2 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq1_reject.llc_or_sf_way uncore cache WBQ Rejects; Merging these two together to make room for ANY_REJECT_*0 event=0x29,umask=0x20 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq1_reject.llc_victim uncore cache WBQ Rejects; LLC Victim event=0x29,umask=4 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq1_reject.pa_match uncore cache WBQ Rejects; PhyAddr Match event=0x29,umask=0x80 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq1_reject.sf_victim uncore cache WBQ Rejects; SF Victim event=0x29,umask=8 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq1_reject.victim uncore cache WBQ Rejects; Victim event=0x29,umask=0x10 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxr_busy_starved.ad_bnc uncore cache Transgress Injection Starvation; AD - Bounce event=0xb4,umask=1 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_cha_rxr_busy_starved.ad_crd uncore cache Transgress Injection Starvation; AD - Credit event=0xb4,umask=0x10 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_cha_rxr_busy_starved.bl_bnc uncore cache Transgress Injection Starvation; BL - Bounce event=0xb4,umask=4 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_cha_rxr_busy_starved.bl_crd uncore cache Transgress Injection Starvation; BL - Credit event=0xb4,umask=0x40 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_cha_rxr_bypass.ad_bnc uncore cache Transgress Ingress Bypass; AD - Bounce event=0xb2,umask=1 01 Number of packets bypassing the CMS Ingress unc_cha_rxr_bypass.ad_crd uncore cache Transgress Ingress Bypass; AD - Credit event=0xb2,umask=0x10 01 Number of packets bypassing the CMS Ingress unc_cha_rxr_bypass.ak_bnc uncore cache Transgress Ingress Bypass; AK - Bounce event=0xb2,umask=2 01 Number of packets bypassing the CMS Ingress unc_cha_rxr_bypass.bl_bnc uncore cache Transgress Ingress Bypass; BL - Bounce event=0xb2,umask=4 01 Number of packets bypassing the CMS Ingress unc_cha_rxr_bypass.bl_crd uncore cache Transgress Ingress Bypass; BL - Credit event=0xb2,umask=0x40 01 Number of packets bypassing the CMS Ingress unc_cha_rxr_bypass.iv_bnc uncore cache Transgress Ingress Bypass; IV - Bounce event=0xb2,umask=8 01 Number of packets bypassing the CMS Ingress unc_cha_rxr_crd_starved.ad_bnc uncore cache Transgress Injection Starvation; AD - Bounce event=0xb3,umask=1 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved.ad_crd uncore cache Transgress Injection Starvation; AD - Credit event=0xb3,umask=0x10 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved.ak_bnc uncore cache Transgress Injection Starvation; AK - Bounce event=0xb3,umask=2 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved.bl_bnc uncore cache Transgress Injection Starvation; BL - Bounce event=0xb3,umask=4 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved.bl_crd uncore cache Transgress Injection Starvation; BL - Credit event=0xb3,umask=0x40 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved.ifv uncore cache Transgress Injection Starvation; IFV - Credit event=0xb3,umask=0x80 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved.iv_bnc uncore cache Transgress Injection Starvation; IV - Bounce event=0xb3,umask=8 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_inserts.ad_bnc uncore cache Transgress Ingress Allocations; AD - Bounce event=0xb1,umask=1 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_inserts.ad_crd uncore cache Transgress Ingress Allocations; AD - Credit event=0xb1,umask=0x10 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_inserts.ak_bnc uncore cache Transgress Ingress Allocations; AK - Bounce event=0xb1,umask=2 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_inserts.bl_bnc uncore cache Transgress Ingress Allocations; BL - Bounce event=0xb1,umask=4 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_inserts.bl_crd uncore cache Transgress Ingress Allocations; BL - Credit event=0xb1,umask=0x40 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_inserts.iv_bnc uncore cache Transgress Ingress Allocations; IV - Bounce event=0xb1,umask=8 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.ad_bnc uncore cache Transgress Ingress Occupancy; AD - Bounce event=0xb0,umask=1 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.ad_crd uncore cache Transgress Ingress Occupancy; AD - Credit event=0xb0,umask=0x10 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.ak_bnc uncore cache Transgress Ingress Occupancy; AK - Bounce event=0xb0,umask=2 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.bl_bnc uncore cache Transgress Ingress Occupancy; BL - Bounce event=0xb0,umask=4 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.bl_crd uncore cache Transgress Ingress Occupancy; BL - Credit event=0xb0,umask=0x40 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.iv_bnc uncore cache Transgress Ingress Occupancy; IV - Bounce event=0xb0,umask=8 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_sf_eviction.e_state uncore cache Snoop filter capacity evictions for E-state entries event=0x3d,umask=2 01 Counts snoop filter capacity evictions for entries tracking exclusive lines in the cores cache. Snoop filter capacity evictions occur when the snoop filter is full and evicts an existing entry to track a new entry. Does not count clean evictions such as when a cores cache replaces a tracked cacheline with a new cacheline unc_cha_sf_eviction.m_state uncore cache Snoop filter capacity evictions for M-state entries event=0x3d,umask=1 01 Counts snoop filter capacity evictions for entries tracking modified lines in the cores cache. Snoop filter capacity evictions occur when the snoop filter is full and evicts an existing entry to track a new entry. Does not count clean evictions such as when a cores cache replaces a tracked cacheline with a new cacheline unc_cha_sf_eviction.s_state uncore cache Snoop filter capacity evictions for S-state entries event=0x3d,umask=4 01 Counts snoop filter capacity evictions for entries tracking shared lines in the cores cache. Snoop filter capacity evictions occur when the snoop filter is full and evicts an existing entry to track a new entry. Does not count clean evictions such as when a cores cache replaces a tracked cacheline with a new cacheline unc_cha_snoops_sent.all uncore cache Snoops Sent; All event=0x51,umask=1 01 Counts the number of snoops issued by the HA unc_cha_snoops_sent.bcst_local uncore cache Snoops Sent; Broadcast snoop for Local Requests event=0x51,umask=0x10 01 Counts the number of snoops issued by the HA.; Counts the number of broadcast snoops issued by the HA. This filter includes only requests coming from local sockets unc_cha_snoops_sent.bcst_remote uncore cache Snoops Sent; Broadcast snoops for Remote Requests event=0x51,umask=0x20 01 Counts the number of snoops issued by the HA.; Counts the number of broadcast snoops issued by the HA.This filter includes only requests coming from remote sockets unc_cha_snoops_sent.direct_local uncore cache Snoops Sent; Directed snoops for Local Requests event=0x51,umask=0x40 01 Counts the number of snoops issued by the HA.; Counts the number of directed snoops issued by the HA. This filter includes only requests coming from local sockets unc_cha_snoops_sent.direct_remote uncore cache Snoops Sent; Directed snoops for Remote Requests event=0x51,umask=0x80 01 Counts the number of snoops issued by the HA.; Counts the number of directed snoops issued by the HA. This filter includes only requests coming from remote sockets unc_cha_snoops_sent.local uncore cache Snoops Sent; Broadcast or directed Snoops sent for Local Requests event=0x51,umask=4 01 Counts the number of snoops issued by the HA.; Counts the number of broadcast or directed snoops issued by the HA per request. This filter includes only requests coming from the local socket unc_cha_snoops_sent.remote uncore cache Snoops Sent; Broadcast or directed Snoops sent for Remote Requests event=0x51,umask=8 01 Counts the number of snoops issued by the HA.; Counts the number of broadcast or directed snoops issued by the HA per request. This filter includes only requests coming from the remote socket unc_cha_snoop_resp.rspcnflcts uncore cache RspCnflct* Snoop Responses Received event=0x5c,umask=0x40 01 Counts when a a transaction with the opcode type RspCnflct* Snoop Response was received. This is returned when a snoop finds an existing outstanding transaction in a remote caching agent. This triggers conflict resolution hardware. This covers both the opcode RspCnflct and RspCnflctWbI unc_cha_snoop_resp.rspfwd uncore cache Snoop Responses Received; RspFwd event=0x5c,umask=0x80 01 Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for a snoop response of RspFwd to a CA request. This snoop response is only possible for RdCur when a snoop HITM/E in a remote caching agent and it directly forwards data to a requestor without changing the requestor's cache line state unc_cha_snoop_resp.rspi uncore cache RspI Snoop Responses Received event=0x5c,umask=1 01 Counts when a transaction with the opcode type RspI Snoop Response was received which indicates the remote cache does not have the data, or when the remote cache silently evicts data (such as when an RFO: the Read for Ownership issued before a write hits non-modified data) unc_cha_snoop_resp.rspifwd uncore cache RspIFwd Snoop Responses Received event=0x5c,umask=4 01 Counts when a a transaction with the opcode type RspIFwd Snoop Response was received which indicates a remote caching agent forwarded the data and the requesting agent is able to acquire the data in E (Exclusive) or M (modified) states. This is commonly returned with RFO (the Read for Ownership issued before a write) transactions. The snoop could have either been to a cacheline in the M,E,F (Modified, Exclusive or Forward) states unc_cha_snoop_resp.rsps uncore cache Snoop Responses Received : RspS event=0x5c,umask=2 01 Snoop Responses Received : RspS : Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1. : Filters for snoop responses of RspS. RspS is returned when a remote cache has data but is not forwarding it. It is a way to let the requesting socket know that it cannot allocate the data in E state. No data is sent with S RspS unc_cha_snoop_resp.rspsfwd uncore cache RspSFwd Snoop Responses Received event=0x5c,umask=8 01 Counts when a a transaction with the opcode type RspSFwd Snoop Response was received which indicates a remote caching agent forwarded the data but held on to its current copy. This is common for data and code reads that hit in a remote socket in E (Exclusive) or F (Forward) state unc_cha_snoop_resp.rsp_fwd_wb uncore cache Rsp*Fwd*WB Snoop Responses Received event=0x5c,umask=0x20 01 Counts when a transaction with the opcode type Rsp*Fwd*WB Snoop Response was received which indicates the data was written back to its home socket, and the cacheline was forwarded to the requestor socket. This snoop response is only used in >= 4 socket systems. It is used when a snoop HITM's in a remote caching agent and it directly forwards data to a requestor, and simultaneously returns data to its home socket to be written back to memory unc_cha_snoop_resp.rsp_wbwb uncore cache Rsp*WB Snoop Responses Received event=0x5c,umask=0x10 01 Counts when a transaction with the opcode type Rsp*WB Snoop Response was received which indicates which indicates the data was written back to its home. This is returned when a non-RFO request hits a cacheline in the Modified state. The Cache can either downgrade the cacheline to a S (Shared) or I (Invalid) state depending on how the system has been configured. This response will also be sent when a cache requests E (Exclusive) ownership of a cache line without receiving data, because the cache must acquire ownership unc_cha_snoop_resp_local.rspcnflct uncore cache Snoop Responses Received Local; RspCnflct event=0x5d,umask=0x40 01 Number of snoop responses received for a Local request; Filters for snoops responses of RspConflict to local CA requests. This is returned when a snoop finds an existing outstanding transaction in a remote caching agent when it CAMs that caching agent. This triggers conflict resolution hardware. This covers both RspCnflct and RspCnflctWbI unc_cha_snoop_resp_local.rspfwd uncore cache Snoop Responses Received Local; RspFwd event=0x5d,umask=0x80 01 Number of snoop responses received for a Local request; Filters for a snoop response of RspFwd to local CA requests. This snoop response is only possible for RdCur when a snoop HITM/E in a remote caching agent and it directly forwards data to a requestor without changing the requestor's cache line state unc_cha_snoop_resp_local.rspi uncore cache Snoop Responses Received Local; RspI event=0x5d,umask=1 01 Number of snoop responses received for a Local request; Filters for snoops responses of RspI to local CA requests. RspI is returned when the remote cache does not have the data, or when the remote cache silently evicts data (such as when an RFO hits non-modified data) unc_cha_snoop_resp_local.rspifwd uncore cache Snoop Responses Received Local; RspIFwd event=0x5d,umask=4 01 Number of snoop responses received for a Local request; Filters for snoop responses of RspIFwd to local CA requests. This is returned when a remote caching agent forwards data and the requesting agent is able to acquire the data in E or M states. This is commonly returned with RFO transactions. It can be either a HitM or a HitFE unc_cha_snoop_resp_local.rsps uncore cache Snoop Responses Received Local; RspS event=0x5d,umask=2 01 Number of snoop responses received for a Local request; Filters for snoop responses of RspS to local CA requests. RspS is returned when a remote cache has data but is not forwarding it. It is a way to let the requesting socket know that it cannot allocate the data in E state. No data is sent with S RspS unc_cha_snoop_resp_local.rspsfwd uncore cache Snoop Responses Received Local; RspSFwd event=0x5d,umask=8 01 Number of snoop responses received for a Local request; Filters for a snoop response of RspSFwd to local CA requests. This is returned when a remote caching agent forwards data but holds on to its current copy. This is common for data and code reads that hit in a remote socket in E or F state unc_cha_snoop_resp_local.rsp_fwd_wb uncore cache Snoop Responses Received Local; Rsp*FWD*WB event=0x5d,umask=0x20 01 Number of snoop responses received for a Local request; Filters for a snoop response of Rsp*Fwd*WB to local CA requests. This snoop response is only used in 4s systems. It is used when a snoop HITM's in a remote caching agent and it directly forwards data to a requestor, and simultaneously returns data to the home to be written back to memory unc_cha_snoop_resp_local.rsp_wb uncore cache Snoop Responses Received Local; Rsp*WB event=0x5d,umask=0x10 01 Number of snoop responses received for a Local request; Filters for a snoop response of RspIWB or RspSWB to local CA requests. This is returned when a non-RFO request hits in M state. Data and Code Reads can return either RspIWB or RspSWB depending on how the system has been configured. InvItoE transactions will also return RspIWB because they must acquire ownership unc_cha_stall_no_txr_horz_crd_ad_ag0.tgr0 uncore cache Stall on No AD Agent0 Transgress Credits; For Transgress 0 event=0xd0,umask=1 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_ad_ag0.tgr1 uncore cache Stall on No AD Agent0 Transgress Credits; For Transgress 1 event=0xd0,umask=2 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_ad_ag0.tgr2 uncore cache Stall on No AD Agent0 Transgress Credits; For Transgress 2 event=0xd0,umask=4 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_ad_ag0.tgr3 uncore cache Stall on No AD Agent0 Transgress Credits; For Transgress 3 event=0xd0,umask=8 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_ad_ag0.tgr4 uncore cache Stall on No AD Agent0 Transgress Credits; For Transgress 4 event=0xd0,umask=0x10 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_ad_ag0.tgr5 uncore cache Stall on No AD Agent0 Transgress Credits; For Transgress 5 event=0xd0,umask=0x20 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_ad_ag1.tgr0 uncore cache Stall on No AD Agent1 Transgress Credits; For Transgress 0 event=0xd2,umask=1 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_ad_ag1.tgr1 uncore cache Stall on No AD Agent1 Transgress Credits; For Transgress 1 event=0xd2,umask=2 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_ad_ag1.tgr2 uncore cache Stall on No AD Agent1 Transgress Credits; For Transgress 2 event=0xd2,umask=4 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_ad_ag1.tgr3 uncore cache Stall on No AD Agent1 Transgress Credits; For Transgress 3 event=0xd2,umask=8 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_ad_ag1.tgr4 uncore cache Stall on No AD Agent1 Transgress Credits; For Transgress 4 event=0xd2,umask=0x10 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_ad_ag1.tgr5 uncore cache Stall on No AD Agent1 Transgress Credits; For Transgress 5 event=0xd2,umask=0x20 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_bl_ag0.tgr0 uncore cache Stall on No BL Agent0 Transgress Credits; For Transgress 0 event=0xd4,umask=1 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_bl_ag0.tgr1 uncore cache Stall on No BL Agent0 Transgress Credits; For Transgress 1 event=0xd4,umask=2 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_bl_ag0.tgr2 uncore cache Stall on No BL Agent0 Transgress Credits; For Transgress 2 event=0xd4,umask=4 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_bl_ag0.tgr3 uncore cache Stall on No BL Agent0 Transgress Credits; For Transgress 3 event=0xd4,umask=8 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_bl_ag0.tgr4 uncore cache Stall on No BL Agent0 Transgress Credits; For Transgress 4 event=0xd4,umask=0x10 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_bl_ag0.tgr5 uncore cache Stall on No BL Agent0 Transgress Credits; For Transgress 5 event=0xd4,umask=0x20 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_bl_ag1.tgr0 uncore cache Stall on No BL Agent1 Transgress Credits; For Transgress 0 event=0xd6,umask=1 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_bl_ag1.tgr1 uncore cache Stall on No BL Agent1 Transgress Credits; For Transgress 1 event=0xd6,umask=2 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_bl_ag1.tgr2 uncore cache Stall on No BL Agent1 Transgress Credits; For Transgress 2 event=0xd6,umask=4 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_bl_ag1.tgr3 uncore cache Stall on No BL Agent1 Transgress Credits; For Transgress 3 event=0xd6,umask=8 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_bl_ag1.tgr4 uncore cache Stall on No BL Agent1 Transgress Credits; For Transgress 4 event=0xd6,umask=0x10 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_bl_ag1.tgr5 uncore cache Stall on No BL Agent1 Transgress Credits; For Transgress 5 event=0xd6,umask=0x20 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_tor_inserts.all uncore cache TOR Inserts; All event=0x35,umask=0xff 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.all_hit uncore cache TOR Inserts; Hits from Local event=0x35,umask=0x15 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.all_io_ia uncore cache TOR Inserts; All from Local iA and IO event=0x35,umask=0x35 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; All locally initiated requests unc_cha_tor_inserts.all_miss uncore cache TOR Inserts; Misses from Local event=0x35,umask=0x25 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.evict uncore cache TOR Inserts; SF/LLC Evictions event=0x35,umask=2 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; TOR allocation occurred as a result of SF/LLC evictions (came from the ISMQ) unc_cha_tor_inserts.hit uncore cache TOR Inserts; Hit (Not a Miss) event=0x35,umask=0x10 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; HITs (hit is defined to be not a miss [see below], as a result for any request allocated into the TOR, one of either HIT or MISS must be true) unc_cha_tor_inserts.ia uncore cache TOR Inserts; All from Local iA event=0x35,umask=0x31 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; All locally initiated requests from iA Cores unc_cha_tor_inserts.ia_hit uncore cache TOR Inserts; Hits from Local iA event=0x35,umask=0x11 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.ia_hit_crd uncore cache TOR Inserts : CRds issued by iA Cores that Hit the LLC event=0x35,umask=0x11,config1=0x40233 01 TOR Inserts : CRds issued by iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_drd uncore cache TOR Inserts : DRds issued by iA Cores that Hit the LLC event=0x35,umask=0x11,config1=0x40433 01 TOR Inserts : DRds issued by iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_llcprefcrd uncore cache UNC_CHA_TOR_INSERTS.IA_HIT_LlcPrefCRD event=0x35,umask=0x11,config1=0x4b233 01 unc_cha_tor_inserts.ia_hit_llcprefdrd uncore cache UNC_CHA_TOR_INSERTS.IA_HIT_LlcPrefDRD event=0x35,umask=0x11,config1=0x4b433 01 unc_cha_tor_inserts.ia_hit_llcprefrfo uncore cache TOR Inserts : LLCPrefRFO issued by iA Cores that hit the LLC event=0x35,umask=0x11,config1=0x4b033 01 TOR Inserts : LLCPrefRFO issued by iA Cores that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_rfo uncore cache TOR Inserts : RFOs issued by iA Cores that Hit the LLC event=0x35,umask=0x11,config1=0x40033 01 TOR Inserts : RFOs issued by iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss uncore cache TOR Inserts : All requests from iA Cores that Missed the LLC event=0x35,umask=0x21 01 TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_crd uncore cache TOR Inserts : CRds issued by iA Cores that Missed the LLC event=0x35,umask=0x21,config1=0x40233 01 TOR Inserts : CRds issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd uncore cache TOR Inserts : DRds issued by iA Cores that Missed the LLC event=0x35,umask=0x21,config1=0x40433 01 TOR Inserts : DRds issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_llcprefcrd uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_LlcPrefCRD event=0x35,umask=0x21,config1=0x4b233 01 unc_cha_tor_inserts.ia_miss_llcprefdrd uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_LlcPrefDRD event=0x35,umask=0x21,config1=0x4b433 01 unc_cha_tor_inserts.ia_miss_llcprefrfo uncore cache TOR Inserts : LLCPrefRFO issued by iA Cores that missed the LLC event=0x35,umask=0x21,config1=0x4b033 01 TOR Inserts : LLCPrefRFO issued by iA Cores that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_rfo uncore cache TOR Inserts : RFOs issued by iA Cores that Missed the LLC event=0x35,umask=0x21,config1=0x40033 01 TOR Inserts : RFOs issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io uncore cache TOR Inserts; All from Local IO event=0x35,umask=0x34 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; All locally generated IO traffic unc_cha_tor_inserts.io_hit uncore cache TOR Inserts; Hits from Local IO event=0x35,umask=0x14 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.io_miss uncore cache TOR Inserts; Misses from Local IO event=0x35,umask=0x24 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.io_miss_itom uncore cache TOR Inserts; ItoM misses from Local IO event=0x35,umask=0x24,config1=0x49033 01 Counts the number of entries successfully inserted into the TOR that are generated from local IO ItoM requests that miss the LLC. An ItoM request is used by IIO to request a data write without first reading the data for ownership unc_cha_tor_inserts.io_miss_rdcur uncore cache TOR Inserts; RdCur misses from Local IO event=0x35,umask=0x24,config1=0x43C33 01 Counts the number of entries successfully inserted into the TOR that are generated from local IO RdCur requests and miss the LLC. A RdCur request is used by IIO to read data without changing state unc_cha_tor_inserts.io_miss_rfo uncore cache TOR Inserts; RFO misses from Local IO event=0x35,umask=0x24,config1=0x40033 01 Counts the number of entries successfully inserted into the TOR that are generated from local IO RFO requests that miss the LLC. A read for ownership (RFO) requests a cache line to be cached in E state with the intent to modify unc_cha_tor_inserts.ipq uncore cache TOR Inserts; IPQ event=0x35,umask=8 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.ipq_hit uncore cache This event is deprecated event=0x35,umask=0x18 11 unc_cha_tor_inserts.ipq_miss uncore cache This event is deprecated event=0x35,umask=0x28 11 unc_cha_tor_inserts.irq uncore cache TOR Inserts; IRQ event=0x35,umask=1 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.loc_all uncore cache This event is deprecated event=0x35,umask=0x37 11 unc_cha_tor_inserts.miss uncore cache TOR Inserts; Miss event=0x35,umask=0x20 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; Misses. (a miss is defined to be any transaction from the IRQ, PRQ, RRQ, IPQ or (in the victim case) the ISMQ, that required the CHA to spawn a new UPI/SMI3 request on the UPI fabric (including UPI snoops and/or any RD/WR to a local memory controller, in the event that the CHA is the home node)). Basically, if the LLC/SF/MLC complex were not able to service the request without involving another agent...it is a miss. If only IDI snoops were required, it is not a miss (that means the SF/MLC com unc_cha_tor_inserts.prq uncore cache TOR Inserts; PRQ event=0x35,umask=4 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.rem_all uncore cache This event is deprecated event=0x35,umask=0x30 11 unc_cha_tor_inserts.rrq_hit uncore cache This event is deprecated event=0x35,umask=0x50 11 unc_cha_tor_inserts.rrq_miss uncore cache This event is deprecated event=0x35,umask=0x60 11 unc_cha_tor_inserts.wbq_hit uncore cache This event is deprecated event=0x35,umask=0x90 11 unc_cha_tor_inserts.wbq_miss uncore cache This event is deprecated event=0x35,umask=0xa0 11 unc_cha_tor_occupancy.all uncore cache TOR Occupancy : All event=0x36,umask=0xff 01 TOR Occupancy : All : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.all_from_loc uncore cache TOR Occupancy; All from Local event=0x36,umask=0x37 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); All remotely generated requests unc_cha_tor_occupancy.all_hit uncore cache TOR Occupancy; Hits from Local event=0x36,umask=0x17 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.all_miss uncore cache TOR Occupancy; Misses from Local event=0x36,umask=0x27 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.evict uncore cache TOR Occupancy; SF/LLC Evictions event=0x36,umask=2 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T; TOR allocation occurred as a result of SF/LLC evictions (came from the ISMQ) unc_cha_tor_occupancy.hit uncore cache TOR Occupancy; Hit (Not a Miss) event=0x36,umask=0x10 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T; HITs (hit is defined to be not a miss [see below], as a result for any request allocated into the TOR, one of either HIT or MISS must be true) unc_cha_tor_occupancy.ia uncore cache TOR Occupancy; All from Local iA event=0x36,umask=0x31 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T; All locally initiated requests from iA Cores unc_cha_tor_occupancy.ia_hit uncore cache TOR Occupancy; Hits from Local iA event=0x36,umask=0x11 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.ia_hit_crd uncore cache TOR Occupancy : CRds issued by iA Cores that Hit the LLC event=0x36,umask=0x11,config1=0x40233 01 TOR Occupancy : CRds issued by iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_drd uncore cache TOR Occupancy : DRds issued by iA Cores that Hit the LLC event=0x36,umask=0x11,config1=0x40433 01 TOR Occupancy : DRds issued by iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_llcprefcrd uncore cache UNC_CHA_TOR_OCCUPANCY.IA_HIT_LlcPrefCRD event=0x36,umask=0x11,config1=0x4b233 01 unc_cha_tor_occupancy.ia_hit_llcprefdrd uncore cache UNC_CHA_TOR_OCCUPANCY.IA_HIT_LlcPrefDRD event=0x36,umask=0x11,config1=0x4b433 01 unc_cha_tor_occupancy.ia_hit_llcprefrfo uncore cache TOR Occupancy : LLCPrefRFO issued by iA Cores that hit the LLC event=0x36,umask=0x11,config1=0x4b033 01 TOR Occupancy : LLCPrefRFO issued by iA Cores that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_rfo uncore cache TOR Occupancy : RFOs issued by iA Cores that Hit the LLC event=0x36,umask=0x11,config1=0x40033 01 TOR Occupancy : RFOs issued by iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss uncore cache TOR Occupancy; Misses from Local iA event=0x36,umask=0x21 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.ia_miss_crd uncore cache TOR Occupancy : CRds issued by iA Cores that Missed the LLC event=0x36,umask=0x21,config1=0x40233 01 TOR Occupancy : CRds issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd uncore cache TOR Occupancy : DRds issued by iA Cores that Missed the LLC event=0x36,umask=0x21,config1=0x40433 01 TOR Occupancy : DRds issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_llcprefcrd uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_LlcPrefCRD event=0x36,umask=0x21,config1=0x4b233 01 unc_cha_tor_occupancy.ia_miss_llcprefdrd uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_LlcPrefDRD event=0x36,umask=0x21,config1=0x4b433 01 unc_cha_tor_occupancy.ia_miss_llcprefrfo uncore cache TOR Occupancy : LLCPrefRFO issued by iA Cores that missed the LLC event=0x36,umask=0x21,config1=0x4b033 01 TOR Occupancy : LLCPrefRFO issued by iA Cores that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_rfo uncore cache TOR Occupancy : RFOs issued by iA Cores that Missed the LLC event=0x36,umask=0x21,config1=0x40033 01 TOR Occupancy : RFOs issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io uncore cache TOR Occupancy; All from Local IO event=0x36,umask=0x34 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T; All locally generated IO traffic unc_cha_tor_occupancy.io_hit uncore cache TOR Occupancy; Hits from Local IO event=0x36,umask=0x14 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.io_miss uncore cache TOR Occupancy; Misses from Local IO event=0x36,umask=0x24 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.io_miss_itom uncore cache TOR Occupancy; ITOM Misses from Local IO event=0x36,umask=0x24,config1=0x49033 01 For each cycle, this event accumulates the number of valid entries in the TOR that are generated from local IO ItoM requests that miss the LLC. An ItoM is used by IIO to request a data write without first reading the data for ownership unc_cha_tor_occupancy.io_miss_rdcur uncore cache TOR Occupancy; RDCUR misses from Local IO event=0x36,umask=0x24,config1=0x43C33 01 For each cycle, this event accumulates the number of valid entries in the TOR that are generated from local IO RdCur requests that miss the LLC. A RdCur request is used by IIO to read data without changing state unc_cha_tor_occupancy.io_miss_rfo uncore cache TOR Occupancy; RFO misses from Local IO event=0x36,umask=0x24,config1=0x40033 01 For each cycle, this event accumulates the number of valid entries in the TOR that are generated from local IO RFO requests that miss the LLC. A read for ownership (RFO) requests data to be cached in E state with the intent to modify unc_cha_tor_occupancy.ipq uncore cache TOR Occupancy; IPQ event=0x36,umask=8 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.ipq_hit uncore cache This event is deprecated event=0x36,umask=0x18 11 unc_cha_tor_occupancy.ipq_miss uncore cache This event is deprecated event=0x36,umask=0x28 11 unc_cha_tor_occupancy.irq uncore cache TOR Occupancy; IRQ event=0x36,umask=1 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.loc_all uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.ALL_FROM_LOC event=0x36,umask=0x37 11 unc_cha_tor_occupancy.miss uncore cache TOR Occupancy; Miss event=0x36,umask=0x20 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T; Misses. (a miss is defined to be any transaction from the IRQ, PRQ, RRQ, IPQ or (in the victim case) the ISMQ, that required the CHA to spawn a new UPI/SMI3 request on the UPI fabric (including UPI snoops and/or any RD/WR to a local memory controller, in the event that the CHA is the home node)). Basically, if the LLC/SF/MLC complex were not able to service the request without involving another agent...it is a miss. If only IDI snoops were required, it is not a miss (that means the SF/MLC com unc_cha_tor_occupancy.prq uncore cache TOR Occupancy; PRQ event=0x36,umask=4 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_txr_horz_ads_used.ad_bnc uncore cache CMS Horizontal ADS Used; AD - Bounce event=0x9d,umask=1 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_horz_ads_used.ad_crd uncore cache CMS Horizontal ADS Used; AD - Credit event=0x9d,umask=0x10 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_horz_ads_used.ak_bnc uncore cache CMS Horizontal ADS Used; AK - Bounce event=0x9d,umask=2 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_horz_ads_used.bl_bnc uncore cache CMS Horizontal ADS Used; BL - Bounce event=0x9d,umask=4 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_horz_ads_used.bl_crd uncore cache CMS Horizontal ADS Used; BL - Credit event=0x9d,umask=0x40 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.ad_bnc uncore cache CMS Horizontal Bypass Used; AD - Bounce event=0x9f,umask=1 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.ad_crd uncore cache CMS Horizontal Bypass Used; AD - Credit event=0x9f,umask=0x10 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.ak_bnc uncore cache CMS Horizontal Bypass Used; AK - Bounce event=0x9f,umask=2 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.bl_bnc uncore cache CMS Horizontal Bypass Used; BL - Bounce event=0x9f,umask=4 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.bl_crd uncore cache CMS Horizontal Bypass Used; BL - Credit event=0x9f,umask=0x40 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.iv_bnc uncore cache CMS Horizontal Bypass Used; IV - Bounce event=0x9f,umask=8 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_cycles_full.ad_bnc uncore cache Cycles CMS Horizontal Egress Queue is Full; AD - Bounce event=0x96,umask=1 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_full.ad_crd uncore cache Cycles CMS Horizontal Egress Queue is Full; AD - Credit event=0x96,umask=0x10 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_full.ak_bnc uncore cache Cycles CMS Horizontal Egress Queue is Full; AK - Bounce event=0x96,umask=2 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_full.bl_bnc uncore cache Cycles CMS Horizontal Egress Queue is Full; BL - Bounce event=0x96,umask=4 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_full.bl_crd uncore cache Cycles CMS Horizontal Egress Queue is Full; BL - Credit event=0x96,umask=0x40 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_full.iv_bnc uncore cache Cycles CMS Horizontal Egress Queue is Full; IV - Bounce event=0x96,umask=8 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.ad_bnc uncore cache Cycles CMS Horizontal Egress Queue is Not Empty; AD - Bounce event=0x97,umask=1 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.ad_crd uncore cache Cycles CMS Horizontal Egress Queue is Not Empty; AD - Credit event=0x97,umask=0x10 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.ak_bnc uncore cache Cycles CMS Horizontal Egress Queue is Not Empty; AK - Bounce event=0x97,umask=2 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.bl_bnc uncore cache Cycles CMS Horizontal Egress Queue is Not Empty; BL - Bounce event=0x97,umask=4 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.bl_crd uncore cache Cycles CMS Horizontal Egress Queue is Not Empty; BL - Credit event=0x97,umask=0x40 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.iv_bnc uncore cache Cycles CMS Horizontal Egress Queue is Not Empty; IV - Bounce event=0x97,umask=8 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.ad_bnc uncore cache CMS Horizontal Egress Inserts; AD - Bounce event=0x95,umask=1 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.ad_crd uncore cache CMS Horizontal Egress Inserts; AD - Credit event=0x95,umask=0x10 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.ak_bnc uncore cache CMS Horizontal Egress Inserts; AK - Bounce event=0x95,umask=2 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.bl_bnc uncore cache CMS Horizontal Egress Inserts; BL - Bounce event=0x95,umask=4 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.bl_crd uncore cache CMS Horizontal Egress Inserts; BL - Credit event=0x95,umask=0x40 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.iv_bnc uncore cache CMS Horizontal Egress Inserts; IV - Bounce event=0x95,umask=8 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_nack.ad_bnc uncore cache CMS Horizontal Egress NACKs; AD - Bounce event=0x99,umask=1 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_nack.ad_crd uncore cache CMS Horizontal Egress NACKs; AD - Credit event=0x99,umask=0x20 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_nack.ak_bnc uncore cache CMS Horizontal Egress NACKs; AK - Bounce event=0x99,umask=2 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_nack.bl_bnc uncore cache CMS Horizontal Egress NACKs; BL - Bounce event=0x99,umask=4 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_nack.bl_crd uncore cache CMS Horizontal Egress NACKs; BL - Credit event=0x99,umask=0x40 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_nack.iv_bnc uncore cache CMS Horizontal Egress NACKs; IV - Bounce event=0x99,umask=8 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_occupancy.ad_bnc uncore cache CMS Horizontal Egress Occupancy; AD - Bounce event=0x94,umask=1 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_occupancy.ad_crd uncore cache CMS Horizontal Egress Occupancy; AD - Credit event=0x94,umask=0x10 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_occupancy.ak_bnc uncore cache CMS Horizontal Egress Occupancy; AK - Bounce event=0x94,umask=2 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_occupancy.bl_bnc uncore cache CMS Horizontal Egress Occupancy; BL - Bounce event=0x94,umask=4 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_occupancy.bl_crd uncore cache CMS Horizontal Egress Occupancy; BL - Credit event=0x94,umask=0x40 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_occupancy.iv_bnc uncore cache CMS Horizontal Egress Occupancy; IV - Bounce event=0x94,umask=8 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_starved.ad_bnc uncore cache CMS Horizontal Egress Injection Starvation; AD - Bounce event=0x9b,umask=1 01 Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_cha_txr_horz_starved.ak_bnc uncore cache CMS Horizontal Egress Injection Starvation; AK - Bounce event=0x9b,umask=2 01 Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_cha_txr_horz_starved.bl_bnc uncore cache CMS Horizontal Egress Injection Starvation; BL - Bounce event=0x9b,umask=4 01 Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_cha_txr_horz_starved.iv_bnc uncore cache CMS Horizontal Egress Injection Starvation; IV - Bounce event=0x9b,umask=8 01 Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_cha_txr_vert_ads_used.ad_ag0 uncore cache CMS Vertical ADS Used; AD - Agent 0 event=0x9c,umask=1 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_vert_ads_used.ad_ag1 uncore cache CMS Vertical ADS Used; AD - Agent 1 event=0x9c,umask=0x10 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_vert_ads_used.ak_ag0 uncore cache CMS Vertical ADS Used; AK - Agent 0 event=0x9c,umask=2 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_vert_ads_used.ak_ag1 uncore cache CMS Vertical ADS Used; AK - Agent 1 event=0x9c,umask=0x20 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_vert_ads_used.bl_ag0 uncore cache CMS Vertical ADS Used; BL - Agent 0 event=0x9c,umask=4 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_vert_ads_used.bl_ag1 uncore cache CMS Vertical ADS Used; BL - Agent 1 event=0x9c,umask=0x40 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.ad_ag0 uncore cache CMS Vertical ADS Used; AD - Agent 0 event=0x9e,umask=1 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.ad_ag1 uncore cache CMS Vertical ADS Used; AD - Agent 1 event=0x9e,umask=0x10 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.ak_ag0 uncore cache CMS Vertical ADS Used; AK - Agent 0 event=0x9e,umask=2 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.ak_ag1 uncore cache CMS Vertical ADS Used; AK - Agent 1 event=0x9e,umask=0x20 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.bl_ag0 uncore cache CMS Vertical ADS Used; BL - Agent 0 event=0x9e,umask=4 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.bl_ag1 uncore cache CMS Vertical ADS Used; BL - Agent 1 event=0x9e,umask=0x40 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.iv uncore cache CMS Vertical ADS Used; IV event=0x9e,umask=8 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_cycles_full.ad_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Full; AD - Agent 0 event=0x92,umask=1 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_cha_txr_vert_cycles_full.ad_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Full; AD - Agent 1 event=0x92,umask=0x10 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_cha_txr_vert_cycles_full.ak_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Full; AK - Agent 0 event=0x92,umask=2 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_cha_txr_vert_cycles_full.ak_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Full; AK - Agent 1 event=0x92,umask=0x20 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ring unc_cha_txr_vert_cycles_full.bl_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Full; BL - Agent 0 event=0x92,umask=4 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_cha_txr_vert_cycles_full.bl_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Full; BL - Agent 1 event=0x92,umask=0x40 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_cha_txr_vert_cycles_full.iv uncore cache Cycles CMS Vertical Egress Queue Is Full; IV event=0x92,umask=8 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_cha_txr_vert_cycles_ne.ad_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty; AD - Agent 0 event=0x93,umask=1 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_cha_txr_vert_cycles_ne.ad_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty; AD - Agent 1 event=0x93,umask=0x10 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_cha_txr_vert_cycles_ne.ak_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty; AK - Agent 0 event=0x93,umask=2 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_cha_txr_vert_cycles_ne.ak_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty; AK - Agent 1 event=0x93,umask=0x20 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ring unc_cha_txr_vert_cycles_ne.bl_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty; BL - Agent 0 event=0x93,umask=4 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_cha_txr_vert_cycles_ne.bl_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty; BL - Agent 1 event=0x93,umask=0x40 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_cha_txr_vert_cycles_ne.iv uncore cache Cycles CMS Vertical Egress Queue Is Not Empty; IV event=0x93,umask=8 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_cha_txr_vert_inserts.ad_ag0 uncore cache CMS Vert Egress Allocations; AD - Agent 0 event=0x91,umask=1 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_cha_txr_vert_inserts.ad_ag1 uncore cache CMS Vert Egress Allocations; AD - Agent 1 event=0x91,umask=0x10 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_cha_txr_vert_inserts.ak_ag0 uncore cache CMS Vert Egress Allocations; AK - Agent 0 event=0x91,umask=2 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_cha_txr_vert_inserts.ak_ag1 uncore cache CMS Vert Egress Allocations; AK - Agent 1 event=0x91,umask=0x20 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ring unc_cha_txr_vert_inserts.bl_ag0 uncore cache CMS Vert Egress Allocations; BL - Agent 0 event=0x91,umask=4 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_cha_txr_vert_inserts.bl_ag1 uncore cache CMS Vert Egress Allocations; BL - Agent 1 event=0x91,umask=0x40 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_cha_txr_vert_inserts.iv uncore cache CMS Vert Egress Allocations; IV event=0x91,umask=8 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_cha_txr_vert_nack.ad_ag0 uncore cache CMS Vertical Egress NACKs; AD - Agent 0 event=0x98,umask=1 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack.ad_ag1 uncore cache CMS Vertical Egress NACKs; AD - Agent 1 event=0x98,umask=0x10 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack.ak_ag0 uncore cache CMS Vertical Egress NACKs; AK - Agent 0 event=0x98,umask=2 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack.ak_ag1 uncore cache CMS Vertical Egress NACKs; AK - Agent 1 event=0x98,umask=0x20 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack.bl_ag0 uncore cache CMS Vertical Egress NACKs; BL - Agent 0 event=0x98,umask=4 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack.bl_ag1 uncore cache CMS Vertical Egress NACKs; BL - Agent 1 event=0x98,umask=0x40 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack.iv uncore cache CMS Vertical Egress NACKs; IV event=0x98,umask=8 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_occupancy.ad_ag0 uncore cache CMS Vert Egress Occupancy; AD - Agent 0 event=0x90,umask=1 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_cha_txr_vert_occupancy.ad_ag1 uncore cache CMS Vert Egress Occupancy; AD - Agent 1 event=0x90,umask=0x10 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_cha_txr_vert_occupancy.ak_ag0 uncore cache CMS Vert Egress Occupancy; AK - Agent 0 event=0x90,umask=2 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_cha_txr_vert_occupancy.ak_ag1 uncore cache CMS Vert Egress Occupancy; AK - Agent 1 event=0x90,umask=0x20 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ring unc_cha_txr_vert_occupancy.bl_ag0 uncore cache CMS Vert Egress Occupancy; BL - Agent 0 event=0x90,umask=4 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_cha_txr_vert_occupancy.bl_ag1 uncore cache CMS Vert Egress Occupancy; BL - Agent 1 event=0x90,umask=0x40 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_cha_txr_vert_occupancy.iv uncore cache CMS Vert Egress Occupancy; IV event=0x90,umask=8 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_cha_txr_vert_starved.ad_ag0 uncore cache CMS Vertical Egress Injection Starvation; AD - Agent 0 event=0x9a,umask=1 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved.ad_ag1 uncore cache CMS Vertical Egress Injection Starvation; AD - Agent 1 event=0x9a,umask=0x10 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved.ak_ag0 uncore cache CMS Vertical Egress Injection Starvation; AK - Agent 0 event=0x9a,umask=2 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved.ak_ag1 uncore cache CMS Vertical Egress Injection Starvation; AK - Agent 1 event=0x9a,umask=0x20 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved.bl_ag0 uncore cache CMS Vertical Egress Injection Starvation; BL - Agent 0 event=0x9a,umask=4 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved.bl_ag1 uncore cache CMS Vertical Egress Injection Starvation; BL - Agent 1 event=0x9a,umask=0x40 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved.iv uncore cache CMS Vertical Egress Injection Starvation; IV event=0x9a,umask=8 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_upi_credits_acquired.ad_req uncore cache UPI Ingress Credit Allocations; AD REQ Credits event=0x38,umask=4 01 Counts the number of UPI credits acquired for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This can be used with the Credit Occupancy event in order to calculate average credit lifetime. This event supports filtering to cover the VNA/VN0 credits and the different message classes. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credits_acquired.ad_rsp uncore cache UPI Ingress Credit Allocations; AD RSP VN0 Credits event=0x38,umask=8 01 Counts the number of UPI credits acquired for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This can be used with the Credit Occupancy event in order to calculate average credit lifetime. This event supports filtering to cover the VNA/VN0 credits and the different message classes. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credits_acquired.bl_ncb uncore cache UPI Ingress Credit Allocations; BL NCB Credits event=0x38,umask=0x40 01 Counts the number of UPI credits acquired for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This can be used with the Credit Occupancy event in order to calculate average credit lifetime. This event supports filtering to cover the VNA/VN0 credits and the different message classes. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credits_acquired.bl_ncs uncore cache UPI Ingress Credit Allocations; BL NCS Credits event=0x38,umask=0x80 01 Counts the number of UPI credits acquired for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This can be used with the Credit Occupancy event in order to calculate average credit lifetime. This event supports filtering to cover the VNA/VN0 credits and the different message classes. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credits_acquired.bl_rsp uncore cache UPI Ingress Credit Allocations; BL RSP Credits event=0x38,umask=0x10 01 Counts the number of UPI credits acquired for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This can be used with the Credit Occupancy event in order to calculate average credit lifetime. This event supports filtering to cover the VNA/VN0 credits and the different message classes. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credits_acquired.bl_wb uncore cache UPI Ingress Credit Allocations; BL DRS Credits event=0x38,umask=0x20 01 Counts the number of UPI credits acquired for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This can be used with the Credit Occupancy event in order to calculate average credit lifetime. This event supports filtering to cover the VNA/VN0 credits and the different message classes. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credits_acquired.vn0 uncore cache UPI Ingress Credit Allocations; VN0 Credits event=0x38,umask=2 01 Counts the number of UPI credits acquired for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This can be used with the Credit Occupancy event in order to calculate average credit lifetime. This event supports filtering to cover the VNA/VN0 credits and the different message classes. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credits_acquired.vna uncore cache UPI Ingress Credit Allocations; VNA Credits event=0x38,umask=1 01 Counts the number of UPI credits acquired for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This can be used with the Credit Occupancy event in order to calculate average credit lifetime. This event supports filtering to cover the VNA/VN0 credits and the different message classes. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credit_occupancy.vn0_ad_req uncore cache UPI Ingress Credits In Use Cycles; AD REQ VN0 Credits event=0x3b,umask=4 01 Accumulates the number of UPI credits available in each cycle for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This stat increments by the number of credits that are available each cycle. This can be used in conjunction with the Credit Acquired event in order to calculate average credit lifetime. This event supports filtering for the different types of credits that are available. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credit_occupancy.vn0_ad_rsp uncore cache UPI Ingress Credits In Use Cycles; AD RSP VN0 Credits event=0x3b,umask=8 01 Accumulates the number of UPI credits available in each cycle for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This stat increments by the number of credits that are available each cycle. This can be used in conjunction with the Credit Acquired event in order to calculate average credit lifetime. This event supports filtering for the different types of credits that are available. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credit_occupancy.vn0_bl_ncb uncore cache UPI Ingress Credits In Use Cycles; BL NCB VN0 Credits event=0x3b,umask=0x40 01 Accumulates the number of UPI credits available in each cycle for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This stat increments by the number of credits that are available each cycle. This can be used in conjunction with the Credit Acquired event in order to calculate average credit lifetime. This event supports filtering for the different types of credits that are available. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credit_occupancy.vn0_bl_ncs uncore cache UPI Ingress Credits In Use Cycles; BL NCS VN0 Credits event=0x3b,umask=0x80 01 Accumulates the number of UPI credits available in each cycle for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This stat increments by the number of credits that are available each cycle. This can be used in conjunction with the Credit Acquired event in order to calculate average credit lifetime. This event supports filtering for the different types of credits that are available. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credit_occupancy.vn0_bl_rsp uncore cache UPI Ingress Credits In Use Cycles; BL RSP VN0 Credits event=0x3b,umask=0x10 01 Accumulates the number of UPI credits available in each cycle for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This stat increments by the number of credits that are available each cycle. This can be used in conjunction with the Credit Acquired event in order to calculate average credit lifetime. This event supports filtering for the different types of credits that are available. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credit_occupancy.vn0_bl_wb uncore cache UPI Ingress Credits In Use Cycles; BL DRS VN0 Credits event=0x3b,umask=0x20 01 Accumulates the number of UPI credits available in each cycle for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This stat increments by the number of credits that are available each cycle. This can be used in conjunction with the Credit Acquired event in order to calculate average credit lifetime. This event supports filtering for the different types of credits that are available. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credit_occupancy.vna_ad uncore cache UPI Ingress Credits In Use Cycles; AD VNA Credits event=0x3b,umask=1 01 Accumulates the number of UPI credits available in each cycle for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This stat increments by the number of credits that are available each cycle. This can be used in conjunction with the Credit Acquired event in order to calculate average credit lifetime. This event supports filtering for the different types of credits that are available. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credit_occupancy.vna_bl uncore cache UPI Ingress Credits In Use Cycles; BL VNA Credits event=0x3b,umask=2 01 Accumulates the number of UPI credits available in each cycle for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This stat increments by the number of credits that are available each cycle. This can be used in conjunction with the Credit Acquired event in order to calculate average credit lifetime. This event supports filtering for the different types of credits that are available. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_vert_ring_ad_in_use.dn_even uncore cache Vertical AD Ring In Use; Down and Even event=0xa6,umask=4 01 Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ad_in_use.dn_odd uncore cache Vertical AD Ring In Use; Down and Odd event=0xa6,umask=8 01 Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ad_in_use.up_even uncore cache Vertical AD Ring In Use; Up and Even event=0xa6,umask=1 01 Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ad_in_use.up_odd uncore cache Vertical AD Ring In Use; Up and Odd event=0xa6,umask=2 01 Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ak_in_use.dn_even uncore cache Vertical AK Ring In Use; Down and Even event=0xa8,umask=4 01 Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ak_in_use.dn_odd uncore cache Vertical AK Ring In Use; Down and Odd event=0xa8,umask=8 01 Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ak_in_use.up_even uncore cache Vertical AK Ring In Use; Up and Even event=0xa8,umask=1 01 Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ak_in_use.up_odd uncore cache Vertical AK Ring In Use; Up and Odd event=0xa8,umask=2 01 Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_bl_in_use.dn_even uncore cache Vertical BL Ring in Use; Down and Even event=0xaa,umask=4 01 Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_bl_in_use.dn_odd uncore cache Vertical BL Ring in Use; Down and Odd event=0xaa,umask=8 01 Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_bl_in_use.up_even uncore cache Vertical BL Ring in Use; Up and Even event=0xaa,umask=1 01 Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_bl_in_use.up_odd uncore cache Vertical BL Ring in Use; Up and Odd event=0xaa,umask=2 01 Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_iv_in_use.dn uncore cache Vertical IV Ring in Use; Down event=0xac,umask=4 01 Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_cha_vert_ring_iv_in_use.up uncore cache Vertical IV Ring in Use; Up event=0xac,umask=1 01 Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_cha_wb_push_mtoi.llc uncore cache WbPushMtoI; Pushed to LLC event=0x56,umask=1 01 Counts the number of times when the CHA was received WbPushMtoI; Counts the number of times when the CHA was able to push WbPushMToI to LLC unc_cha_wb_push_mtoi.mem uncore cache WbPushMtoI; Pushed to Memory event=0x56,umask=2 01 Counts the number of times when the CHA was received WbPushMtoI; Counts the number of times when the CHA was unable to push WbPushMToI to LLC (hence pushed it to MEM) unc_cha_write_no_credits.edc0_smi2 uncore cache CHA iMC CHNx WRITE Credits Empty; EDC0_SMI2 event=0x5a,umask=4 01 Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue.; Filter for memory controller 2 only unc_cha_write_no_credits.edc1_smi3 uncore cache CHA iMC CHNx WRITE Credits Empty; EDC1_SMI3 event=0x5a,umask=8 01 Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue.; Filter for memory controller 3 only unc_cha_write_no_credits.edc2_smi4 uncore cache CHA iMC CHNx WRITE Credits Empty; EDC2_SMI4 event=0x5a,umask=0x10 01 Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue.; Filter for memory controller 4 only unc_cha_write_no_credits.edc3_smi5 uncore cache CHA iMC CHNx WRITE Credits Empty; EDC3_SMI5 event=0x5a,umask=0x20 01 Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue.; Filter for memory controller 5 only unc_cha_write_no_credits.mc0_smi0 uncore cache CHA iMC CHNx WRITE Credits Empty; MC0_SMI0 event=0x5a,umask=1 01 Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue.; Filter for memory controller 0 only unc_cha_write_no_credits.mc1_smi1 uncore cache CHA iMC CHNx WRITE Credits Empty; MC1_SMI1 event=0x5a,umask=2 01 Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue.; Filter for memory controller 1 only unc_cha_xsnp_resp.any_rspi_fwdfe uncore cache Core Cross Snoop Responses; Any RspIFwdFE event=0x32,umask=0xe4 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Any Request - Response I to Fwd F/E unc_cha_xsnp_resp.any_rspi_fwdm uncore cache Core Cross Snoop Responses event=0x32,umask=0xf0 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Any Request - Response I to Fwd M unc_cha_xsnp_resp.any_rsps_fwdfe uncore cache Core Cross Snoop Responses; Any RspSFwdFE event=0x32,umask=0xe2 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Any Request - Response S to Fwd F/E unc_cha_xsnp_resp.any_rsps_fwdm uncore cache Core Cross Snoop Responses; Any RspSFwdM event=0x32,umask=0xe8 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Any Request - Response S to Fwd M unc_cha_xsnp_resp.any_rsp_hitfse uncore cache Core Cross Snoop Responses; Any RspHitFSE event=0x32,umask=0xe1 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Any Request - Response any to Hit F/S/E unc_cha_xsnp_resp.core_rspi_fwdfe uncore cache Core Cross Snoop Responses; Core RspIFwdFE event=0x32,umask=0x44 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Core Request - Response I to Fwd F/E unc_cha_xsnp_resp.core_rspi_fwdm uncore cache Core Cross Snoop Responses; Core RspIFwdM event=0x32,umask=0x50 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Core Request - Response I to Fwd M unc_cha_xsnp_resp.core_rsps_fwdfe uncore cache Core Cross Snoop Responses; Core RspSFwdFE event=0x32,umask=0x42 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Core Request - Response S to Fwd F/E unc_cha_xsnp_resp.core_rsps_fwdm uncore cache Core Cross Snoop Responses; Core RspSFwdM event=0x32,umask=0x48 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Core Request - Response S to Fwd M unc_cha_xsnp_resp.core_rsp_hitfse uncore cache Core Cross Snoop Responses; Core RspHitFSE event=0x32,umask=0x41 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Core Request - Response any to Hit F/S/E unc_cha_xsnp_resp.evict_rspi_fwdfe uncore cache Core Cross Snoop Responses; Evict RspIFwdFE event=0x32,umask=0x84 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Eviction Request - Response I to Fwd F/E unc_cha_xsnp_resp.evict_rspi_fwdm uncore cache Core Cross Snoop Responses; Evict RspIFwdM event=0x32,umask=0x90 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Eviction Request - Response I to Fwd M unc_cha_xsnp_resp.evict_rsps_fwdfe uncore cache Core Cross Snoop Responses; Evict RspSFwdFE event=0x32,umask=0x82 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Eviction Request - Response S to Fwd F/E unc_cha_xsnp_resp.evict_rsps_fwdm uncore cache Core Cross Snoop Responses; Evict RspSFwdM event=0x32,umask=0x88 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Eviction Request - Response S to Fwd M unc_cha_xsnp_resp.evict_rsp_hitfse uncore cache Core Cross Snoop Responses; Evict RspHitFSE event=0x32,umask=0x81 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Eviction Request - Response any to Hit F/S/E unc_cha_xsnp_resp.ext_rspi_fwdfe uncore cache Core Cross Snoop Responses; External RspIFwdFE event=0x32,umask=0x24 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; External Request - Response I to Fwd F/E unc_cha_xsnp_resp.ext_rspi_fwdm uncore cache Core Cross Snoop Responses; External RspIFwdM event=0x32,umask=0x30 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; External Request - Response I to Fwd M unc_cha_xsnp_resp.ext_rsps_fwdfe uncore cache Core Cross Snoop Responses; External RspSFwdFE event=0x32,umask=0x22 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; External Request - Response S to Fwd F/E unc_cha_xsnp_resp.ext_rsps_fwdm uncore cache Core Cross Snoop Responses; External RspSFwdM event=0x32,umask=0x28 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; External Request - Response S to Fwd M unc_cha_xsnp_resp.ext_rsp_hitfse uncore cache Core Cross Snoop Responses; External RspHitFSE event=0x32,umask=0x21 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; External Request - Response any to Hit F/S/E unc_c_clockticks uncore cache This event is deprecated. Refer to new event UNC_CHA_CLOCKTICKS event=0 11 unc_c_fast_asserted uncore cache This event is deprecated. Refer to new event UNC_CHA_FAST_ASSERTED.HORZ event=0xa5,umask=2 11 unc_c_llc_lookup.any uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.ANY event=0x34,umask=0x11 11 unc_c_llc_lookup.data_read uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.DATA_READ event=0x34,umask=3 11 unc_c_llc_lookup.local uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.LOCAL event=0x34,umask=0x31 11 unc_c_llc_lookup.remote uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.REMOTE event=0x34,umask=0x91 11 unc_c_llc_lookup.remote_snoop uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.REMOTE_SNOOP event=0x34,umask=9 11 unc_c_llc_lookup.write uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.WRITE event=0x34,umask=5 11 unc_c_llc_victims.e_state uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.TOTAL_E event=0x37,umask=2 11 unc_c_llc_victims.f_state uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.TOTAL_F event=0x37,umask=8 11 unc_c_llc_victims.local uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.LOCAL_ALL event=0x37,umask=0x2f 11 unc_c_llc_victims.m_state uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.TOTAL_M event=0x37,umask=1 11 unc_c_llc_victims.remote uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.REMOTE_ALL event=0x37,umask=0x80 11 unc_c_llc_victims.s_state uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.TOTAL_S event=0x37,umask=4 11 unc_c_ring_src_thrtl uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_SRC_THRTL event=0xa4 11 unc_c_tor_inserts.evict uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.EVICT event=0x35,umask=2 11 unc_c_tor_inserts.hit uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.HIT event=0x35,umask=0x10 11 unc_c_tor_inserts.ipq uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IPQ event=0x35,umask=8 11 unc_c_tor_inserts.ipq_hit uncore cache This event is deprecated event=0x35,umask=0x18 11 unc_c_tor_inserts.ipq_miss uncore cache This event is deprecated event=0x35,umask=0x28 11 unc_c_tor_inserts.irq uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA event=0x35,umask=0x31 11 unc_c_tor_inserts.irq_hit uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_HIT event=0x35,umask=0x11 11 unc_c_tor_inserts.irq_miss uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_MISS event=0x35,umask=0x21 11 unc_c_tor_inserts.loc_all uncore cache This event is deprecated event=0x35,umask=0x37 11 unc_c_tor_inserts.loc_ia uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA event=0x35,umask=0x31 11 unc_c_tor_inserts.loc_io uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IO event=0x35,umask=0x34 11 unc_c_tor_inserts.miss uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.MISS event=0x35,umask=0x20 11 unc_c_tor_inserts.prq uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.PRQ event=0x35,umask=4 11 unc_c_tor_inserts.prq_hit uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IO_HIT event=0x35,umask=0x14 11 unc_c_tor_inserts.prq_miss uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IO_MISS event=0x35,umask=0x24 11 unc_c_tor_inserts.rem_all uncore cache This event is deprecated event=0x35,umask=0x30 11 unc_c_tor_inserts.rrq_hit uncore cache This event is deprecated event=0x35,umask=0x50 11 unc_c_tor_inserts.rrq_miss uncore cache This event is deprecated event=0x35,umask=0x60 11 unc_c_tor_inserts.wbq_hit uncore cache This event is deprecated event=0x35,umask=0x90 11 unc_c_tor_inserts.wbq_miss uncore cache This event is deprecated event=0x35,umask=0xa0 11 unc_c_tor_occupancy.evict uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.EVICT event=0x36,umask=2 11 unc_c_tor_occupancy.hit uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.HIT event=0x36,umask=0x10 11 unc_c_tor_occupancy.ipq uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.IPQ event=0x36,umask=8 11 unc_c_tor_occupancy.ipq_hit uncore cache This event is deprecated event=0x36,umask=0x18 11 unc_c_tor_occupancy.ipq_miss uncore cache This event is deprecated event=0x36,umask=0x28 11 unc_c_tor_occupancy.irq uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.IA event=0x36,umask=0x31 11 unc_c_tor_occupancy.irq_hit uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.IA_HIT event=0x36,umask=0x11 11 unc_c_tor_occupancy.irq_miss uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.IA_MISS event=0x36,umask=0x21 11 unc_c_tor_occupancy.loc_all uncore cache This event is deprecated event=0x36,umask=0x37 11 unc_c_tor_occupancy.loc_ia uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.IA event=0x36,umask=0x31 11 unc_c_tor_occupancy.loc_io uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.IO event=0x36,umask=0x34 11 unc_c_tor_occupancy.miss uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.MISS event=0x36,umask=0x20 11 unc_c_tor_occupancy.prq uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.PRQ event=0x36,umask=4 11 unc_c_tor_occupancy.prq_hit uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.IO_HIT event=0x36,umask=0x14 11 unc_c_tor_occupancy.prq_miss uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.IO_MISS event=0x36,umask=0x24 11 unc_h_ag0_ad_crd_acquired.tgr0 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_ACQUIRED.TGR0 event=0x80,umask=1 11 unc_h_ag0_ad_crd_acquired.tgr1 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_ACQUIRED.TGR1 event=0x80,umask=2 11 unc_h_ag0_ad_crd_acquired.tgr2 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_ACQUIRED.TGR2 event=0x80,umask=4 11 unc_h_ag0_ad_crd_acquired.tgr3 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_ACQUIRED.TGR3 event=0x80,umask=8 11 unc_h_ag0_ad_crd_acquired.tgr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_ACQUIRED.TGR4 event=0x80,umask=0x10 11 unc_h_ag0_ad_crd_acquired.tgr5 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_ACQUIRED.TGR5 event=0x80,umask=0x20 11 unc_h_ag0_ad_crd_occupancy.tgr0 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_OCCUPANCY.TGR0 event=0x82,umask=1 11 unc_h_ag0_ad_crd_occupancy.tgr1 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_OCCUPANCY.TGR1 event=0x82,umask=2 11 unc_h_ag0_ad_crd_occupancy.tgr2 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_OCCUPANCY.TGR2 event=0x82,umask=4 11 unc_h_ag0_ad_crd_occupancy.tgr3 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_OCCUPANCY.TGR3 event=0x82,umask=8 11 unc_h_ag0_ad_crd_occupancy.tgr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_OCCUPANCY.TGR4 event=0x82,umask=0x10 11 unc_h_ag0_ad_crd_occupancy.tgr5 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_OCCUPANCY.TGR5 event=0x82,umask=0x20 11 unc_h_ag0_bl_crd_acquired.tgr0 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_ACQUIRED.TGR0 event=0x88,umask=1 11 unc_h_ag0_bl_crd_acquired.tgr1 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_ACQUIRED.TGR1 event=0x88,umask=2 11 unc_h_ag0_bl_crd_acquired.tgr2 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_ACQUIRED.TGR2 event=0x88,umask=4 11 unc_h_ag0_bl_crd_acquired.tgr3 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_ACQUIRED.TGR3 event=0x88,umask=8 11 unc_h_ag0_bl_crd_acquired.tgr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_ACQUIRED.TGR4 event=0x88,umask=0x10 11 unc_h_ag0_bl_crd_acquired.tgr5 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_ACQUIRED.TGR5 event=0x88,umask=0x20 11 unc_h_ag0_bl_crd_occupancy.tgr0 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_OCCUPANCY.TGR0 event=0x8a,umask=1 11 unc_h_ag0_bl_crd_occupancy.tgr1 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_OCCUPANCY.TGR1 event=0x8a,umask=2 11 unc_h_ag0_bl_crd_occupancy.tgr2 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_OCCUPANCY.TGR2 event=0x8a,umask=4 11 unc_h_ag0_bl_crd_occupancy.tgr3 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_OCCUPANCY.TGR3 event=0x8a,umask=8 11 unc_h_ag0_bl_crd_occupancy.tgr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_OCCUPANCY.TGR4 event=0x8a,umask=0x10 11 unc_h_ag0_bl_crd_occupancy.tgr5 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_OCCUPANCY.TGR5 event=0x8a,umask=0x20 11 unc_h_ag1_ad_crd_acquired.tgr0 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_ACQUIRED.TGR0 event=0x84,umask=1 11 unc_h_ag1_ad_crd_acquired.tgr1 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_ACQUIRED.TGR1 event=0x84,umask=2 11 unc_h_ag1_ad_crd_acquired.tgr2 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_ACQUIRED.TGR2 event=0x84,umask=4 11 unc_h_ag1_ad_crd_acquired.tgr3 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_ACQUIRED.TGR3 event=0x84,umask=8 11 unc_h_ag1_ad_crd_acquired.tgr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_ACQUIRED.TGR4 event=0x84,umask=0x10 11 unc_h_ag1_ad_crd_acquired.tgr5 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_ACQUIRED.TGR5 event=0x84,umask=0x20 11 unc_h_ag1_ad_crd_occupancy.tgr0 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_OCCUPANCY.TGR0 event=0x86,umask=1 11 unc_h_ag1_ad_crd_occupancy.tgr1 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_OCCUPANCY.TGR1 event=0x86,umask=2 11 unc_h_ag1_ad_crd_occupancy.tgr2 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_OCCUPANCY.TGR2 event=0x86,umask=4 11 unc_h_ag1_ad_crd_occupancy.tgr3 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_OCCUPANCY.TGR3 event=0x86,umask=8 11 unc_h_ag1_ad_crd_occupancy.tgr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_OCCUPANCY.TGR4 event=0x86,umask=0x10 11 unc_h_ag1_ad_crd_occupancy.tgr5 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_OCCUPANCY.TGR5 event=0x86,umask=0x20 11 unc_h_ag1_bl_crd_occupancy.tgr0 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_BL_CRD_OCCUPANCY.TGR0 event=0x8e,umask=1 11 unc_h_ag1_bl_crd_occupancy.tgr1 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_BL_CRD_OCCUPANCY.TGR1 event=0x8e,umask=2 11 unc_h_ag1_bl_crd_occupancy.tgr2 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_BL_CRD_OCCUPANCY.TGR2 event=0x8e,umask=4 11 unc_h_ag1_bl_crd_occupancy.tgr3 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_BL_CRD_OCCUPANCY.TGR3 event=0x8e,umask=8 11 unc_h_ag1_bl_crd_occupancy.tgr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_BL_CRD_OCCUPANCY.TGR4 event=0x8e,umask=0x10 11 unc_h_ag1_bl_crd_occupancy.tgr5 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_BL_CRD_OCCUPANCY.TGR5 event=0x8e,umask=0x20 11 unc_h_ag1_bl_credits_acquired.tgr0 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_BL_CREDITS_ACQUIRED.TGR0 event=0x8c,umask=1 11 unc_h_ag1_bl_credits_acquired.tgr1 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_BL_CREDITS_ACQUIRED.TGR1 event=0x8c,umask=2 11 unc_h_ag1_bl_credits_acquired.tgr2 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_BL_CREDITS_ACQUIRED.TGR2 event=0x8c,umask=4 11 unc_h_ag1_bl_credits_acquired.tgr3 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_BL_CREDITS_ACQUIRED.TGR3 event=0x8c,umask=8 11 unc_h_ag1_bl_credits_acquired.tgr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_BL_CREDITS_ACQUIRED.TGR4 event=0x8c,umask=0x10 11 unc_h_ag1_bl_credits_acquired.tgr5 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_BL_CREDITS_ACQUIRED.TGR5 event=0x8c,umask=0x20 11 unc_h_bypass_cha_imc.intermediate uncore cache This event is deprecated. Refer to new event UNC_CHA_BYPASS_CHA_IMC.INTERMEDIATE event=0x57,umask=2 11 unc_h_bypass_cha_imc.not_taken uncore cache This event is deprecated. Refer to new event UNC_CHA_BYPASS_CHA_IMC.NOT_TAKEN event=0x57,umask=4 11 unc_h_bypass_cha_imc.taken uncore cache This event is deprecated. Refer to new event UNC_CHA_BYPASS_CHA_IMC.TAKEN event=0x57,umask=1 11 unc_h_clock uncore cache This event is deprecated. Refer to new event UNC_CHA_CMS_CLOCKTICKS event=0xc0 11 unc_h_core_pma.c1_state uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_PMA.C1_STATE event=0x17,umask=1 11 unc_h_core_pma.c1_transition uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_PMA.C1_TRANSITION event=0x17,umask=2 11 unc_h_core_pma.c6_state uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_PMA.C6_STATE event=0x17,umask=4 11 unc_h_core_pma.c6_transition uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_PMA.C6_TRANSITION event=0x17,umask=8 11 unc_h_core_pma.gv uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_PMA.GV event=0x17,umask=0x10 11 unc_h_core_snp.any_gtone uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_SNP.ANY_GTONE event=0x33,umask=0xe2 11 unc_h_core_snp.any_one uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_SNP.ANY_ONE event=0x33,umask=0xe1 11 unc_h_core_snp.any_remote uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_SNP.ANY_REMOTE event=0x33,umask=0xe4 11 unc_h_core_snp.core_gtone uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_SNP.CORE_GTONE event=0x33,umask=0x42 11 unc_h_core_snp.core_one uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_SNP.CORE_ONE event=0x33,umask=0x41 11 unc_h_core_snp.core_remote uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_SNP.CORE_REMOTE event=0x33,umask=0x44 11 unc_h_core_snp.evict_gtone uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_SNP.EVICT_GTONE event=0x33,umask=0x82 11 unc_h_core_snp.evict_one uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_SNP.EVICT_ONE event=0x33,umask=0x81 11 unc_h_core_snp.evict_remote uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_SNP.EVICT_REMOTE event=0x33,umask=0x84 11 unc_h_core_snp.ext_gtone uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_SNP.EXT_GTONE event=0x33,umask=0x22 11 unc_h_core_snp.ext_one uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_SNP.EXT_ONE event=0x33,umask=0x21 11 unc_h_core_snp.ext_remote uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_SNP.EXT_REMOTE event=0x33,umask=0x24 11 unc_h_counter0_occupancy uncore cache This event is deprecated. Refer to new event UNC_CHA_COUNTER0_OCCUPANCY event=0x1f 11 unc_h_dir_lookup.no_snp uncore cache This event is deprecated. Refer to new event UNC_CHA_DIR_LOOKUP.NO_SNP event=0x53,umask=2 11 unc_h_dir_lookup.snp uncore cache This event is deprecated. Refer to new event UNC_CHA_DIR_LOOKUP.SNP event=0x53,umask=1 11 unc_h_dir_update.ha uncore cache This event is deprecated. Refer to new event UNC_CHA_DIR_UPDATE.HA event=0x54,umask=1 11 unc_h_dir_update.tor uncore cache This event is deprecated. Refer to new event UNC_CHA_DIR_UPDATE.TOR event=0x54,umask=2 11 unc_h_egress_ordering.iv_snoopgo_dn uncore cache This event is deprecated. Refer to new event UNC_CHA_EGRESS_ORDERING.IV_SNOOPGO_DN event=0xae,umask=4 11 unc_h_egress_ordering.iv_snoopgo_up uncore cache This event is deprecated. Refer to new event UNC_CHA_EGRESS_ORDERING.IV_SNOOPGO_UP event=0xae,umask=1 11 unc_h_hitme_hit.ex_rds uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_HIT.EX_RDS event=0x5f,umask=1 11 unc_h_hitme_hit.shared_ownreq uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_HIT.SHARED_OWNREQ event=0x5f,umask=4 11 unc_h_hitme_hit.wbmtoe uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_HIT.WBMTOE event=0x5f,umask=8 11 unc_h_hitme_hit.wbmtoi_or_s uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_HIT.WBMTOI_OR_S event=0x5f,umask=0x10 11 unc_h_hitme_lookup.read uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_LOOKUP.READ event=0x5e,umask=1 11 unc_h_hitme_lookup.write uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_LOOKUP.WRITE event=0x5e,umask=2 11 unc_h_hitme_miss.notshared_rdinvown uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_MISS.NOTSHARED_RDINVOWN event=0x60,umask=0x40 11 unc_h_hitme_miss.read_or_inv uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_MISS.READ_OR_INV event=0x60,umask=0x80 11 unc_h_hitme_miss.shared_rdinvown uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_MISS.SHARED_RDINVOWN event=0x60,umask=0x20 11 unc_h_hitme_update.deallocate uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_UPDATE.DEALLOCATE event=0x61,umask=0x10 11 unc_h_hitme_update.deallocate_rspfwdi_loc uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_UPDATE.DEALLOCATE_RSPFWDI_LOC event=0x61,umask=1 11 unc_h_hitme_update.rdinvown uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_UPDATE.RDINVOWN event=0x61,umask=8 11 unc_h_hitme_update.rspfwdi_rem uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_UPDATE.RSPFWDI_REM event=0x61,umask=2 11 unc_h_hitme_update.shared uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_UPDATE.SHARED event=0x61,umask=4 11 unc_h_horz_ring_ad_in_use.left_even uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_AD_IN_USE.LEFT_EVEN event=0xa7,umask=1 11 unc_h_horz_ring_ad_in_use.left_odd uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_AD_IN_USE.LEFT_ODD event=0xa7,umask=2 11 unc_h_horz_ring_ad_in_use.right_even uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_AD_IN_USE.RIGHT_EVEN event=0xa7,umask=4 11 unc_h_horz_ring_ad_in_use.right_odd uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_AD_IN_USE.RIGHT_ODD event=0xa7,umask=8 11 unc_h_horz_ring_ak_in_use.left_even uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_AK_IN_USE.LEFT_EVEN event=0xa9,umask=1 11 unc_h_horz_ring_ak_in_use.left_odd uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_AK_IN_USE.LEFT_ODD event=0xa9,umask=2 11 unc_h_horz_ring_ak_in_use.right_even uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_AK_IN_USE.RIGHT_EVEN event=0xa9,umask=4 11 unc_h_horz_ring_ak_in_use.right_odd uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_AK_IN_USE.RIGHT_ODD event=0xa9,umask=8 11 unc_h_horz_ring_bl_in_use.left_even uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_BL_IN_USE.LEFT_EVEN event=0xab,umask=1 11 unc_h_horz_ring_bl_in_use.left_odd uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_BL_IN_USE.LEFT_ODD event=0xab,umask=2 11 unc_h_horz_ring_bl_in_use.right_even uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_BL_IN_USE.RIGHT_EVEN event=0xab,umask=4 11 unc_h_horz_ring_bl_in_use.right_odd uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_BL_IN_USE.RIGHT_ODD event=0xab,umask=8 11 unc_h_horz_ring_iv_in_use.left uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_IV_IN_USE.LEFT event=0xad,umask=1 11 unc_h_horz_ring_iv_in_use.right uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_IV_IN_USE.RIGHT event=0xad,umask=4 11 unc_h_imc_reads_count.normal uncore cache This event is deprecated. Refer to new event UNC_CHA_IMC_READS_COUNT.NORMAL event=0x59,umask=1 11 unc_h_imc_reads_count.priority uncore cache This event is deprecated. Refer to new event UNC_CHA_IMC_READS_COUNT.PRIORITY event=0x59,umask=2 11 unc_h_imc_writes_count.full uncore cache This event is deprecated. Refer to new event UNC_CHA_IMC_WRITES_COUNT.FULL event=0x5b,umask=1 11 unc_h_imc_writes_count.full_mig uncore cache This event is deprecated. Refer to new event UNC_CHA_IMC_WRITES_COUNT.FULL_MIG event=0x5b,umask=0x10 11 unc_h_imc_writes_count.full_priority uncore cache This event is deprecated. Refer to new event UNC_CHA_IMC_WRITES_COUNT.FULL_PRIORITY event=0x5b,umask=4 11 unc_h_imc_writes_count.partial uncore cache This event is deprecated. Refer to new event UNC_CHA_IMC_WRITES_COUNT.PARTIAL event=0x5b,umask=2 11 unc_h_imc_writes_count.partial_mig uncore cache This event is deprecated. Refer to new event UNC_CHA_IMC_WRITES_COUNT.PARTIAL_MIG event=0x5b,umask=0x20 11 unc_h_imc_writes_count.partial_priority uncore cache This event is deprecated. Refer to new event UNC_CHA_IMC_WRITES_COUNT.PARTIAL_PRIORITY event=0x5b,umask=8 11 unc_h_iodc_alloc.invitom uncore cache This event is deprecated. Refer to new event UNC_CHA_IODC_ALLOC.INVITOM event=0x62,umask=1 11 unc_h_iodc_alloc.iodcfull uncore cache This event is deprecated. Refer to new event UNC_CHA_IODC_ALLOC.IODCFULL event=0x62,umask=2 11 unc_h_iodc_alloc.osbgated uncore cache This event is deprecated. Refer to new event UNC_CHA_IODC_ALLOC.OSBGATED event=0x62,umask=4 11 unc_h_iodc_dealloc.all uncore cache This event is deprecated. Refer to new event UNC_CHA_IODC_DEALLOC.ALL event=0x63,umask=0x10 11 unc_h_iodc_dealloc.snpout uncore cache This event is deprecated. Refer to new event UNC_CHA_IODC_DEALLOC.SNPOUT event=0x63,umask=8 11 unc_h_iodc_dealloc.wbmtoe uncore cache This event is deprecated. Refer to new event UNC_CHA_IODC_DEALLOC.WBMTOE event=0x63,umask=1 11 unc_h_iodc_dealloc.wbmtoi uncore cache This event is deprecated. Refer to new event UNC_CHA_IODC_DEALLOC.WBMTOI event=0x63,umask=2 11 unc_h_iodc_dealloc.wbpushmtoi uncore cache This event is deprecated. Refer to new event UNC_CHA_IODC_DEALLOC.WBPUSHMTOI event=0x63,umask=4 11 unc_h_misc.cv0_pref_miss uncore cache This event is deprecated. Refer to new event UNC_CHA_MISC.CV0_PREF_MISS event=0x39,umask=0x20 11 unc_h_misc.cv0_pref_vic uncore cache This event is deprecated. Refer to new event UNC_CHA_MISC.CV0_PREF_VIC event=0x39,umask=0x10 11 unc_h_misc.rfo_hit_s uncore cache This event is deprecated. Refer to new event UNC_CHA_MISC.RFO_HIT_S event=0x39,umask=8 11 unc_h_misc.rspi_was_fse uncore cache This event is deprecated. Refer to new event UNC_CHA_MISC.RSPI_WAS_FSE event=0x39,umask=1 11 unc_h_misc.wc_aliasing uncore cache This event is deprecated. Refer to new event UNC_CHA_MISC.WC_ALIASING event=0x39,umask=2 11 unc_h_osb uncore cache This event is deprecated. Refer to new event UNC_CHA_OSB event=0x55 11 unc_h_read_no_credits.edc0_smi2 uncore cache This event is deprecated. Refer to new event UNC_CHA_READ_NO_CREDITS.EDC0_SMI2 event=0x58,umask=4 11 unc_h_read_no_credits.edc1_smi3 uncore cache This event is deprecated. Refer to new event UNC_CHA_READ_NO_CREDITS.EDC1_SMI3 event=0x58,umask=8 11 unc_h_read_no_credits.edc2_smi4 uncore cache This event is deprecated. Refer to new event UNC_CHA_READ_NO_CREDITS.EDC2_SMI4 event=0x58,umask=0x10 11 unc_h_read_no_credits.edc3_smi5 uncore cache This event is deprecated. Refer to new event UNC_CHA_READ_NO_CREDITS.EDC3_SMI5 event=0x58,umask=0x20 11 unc_h_read_no_credits.mc0_smi0 uncore cache This event is deprecated. Refer to new event UNC_CHA_READ_NO_CREDITS.MC0_SMI0 event=0x58,umask=1 11 unc_h_read_no_credits.mc1_smi1 uncore cache This event is deprecated. Refer to new event UNC_CHA_READ_NO_CREDITS.MC1_SMI1 event=0x58,umask=2 11 unc_h_requests.invitoe_local uncore cache This event is deprecated. Refer to new event UNC_CHA_REQUESTS.INVITOE_LOCAL event=0x50,umask=0x10 11 unc_h_requests.invitoe_remote uncore cache This event is deprecated. Refer to new event UNC_CHA_REQUESTS.INVITOE_REMOTE event=0x50,umask=0x20 11 unc_h_requests.reads uncore cache read requests from home agent event=0x50,umask=3 11 unc_h_requests.reads_local uncore cache read requests from local home agent event=0x50,umask=1 11 unc_h_requests.reads_remote uncore cache read requests from remote home agent event=0x50,umask=2 11 unc_h_requests.writes uncore cache write requests from home agent event=0x50,umask=0xc 11 unc_h_requests.writes_local uncore cache write requests from local home agent event=0x50,umask=4 11 unc_h_requests.writes_remote uncore cache write requests from remote home agent event=0x50,umask=8 11 unc_h_ring_bounces_horz.ad uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_BOUNCES_HORZ.AD event=0xa1,umask=1 11 unc_h_ring_bounces_horz.ak uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_BOUNCES_HORZ.AK event=0xa1,umask=2 11 unc_h_ring_bounces_horz.bl uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_BOUNCES_HORZ.BL event=0xa1,umask=4 11 unc_h_ring_bounces_horz.iv uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_BOUNCES_HORZ.IV event=0xa1,umask=8 11 unc_h_ring_bounces_vert.ad uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_BOUNCES_VERT.AD event=0xa0,umask=1 11 unc_h_ring_bounces_vert.ak uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_BOUNCES_VERT.AK event=0xa0,umask=2 11 unc_h_ring_bounces_vert.bl uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_BOUNCES_VERT.BL event=0xa0,umask=4 11 unc_h_ring_bounces_vert.iv uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_BOUNCES_VERT.IV event=0xa0,umask=8 11 unc_h_ring_sink_starved_horz.ad uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_HORZ.AD event=0xa3,umask=1 11 unc_h_ring_sink_starved_horz.ak uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_HORZ.AK event=0xa3,umask=2 11 unc_h_ring_sink_starved_horz.ak_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_HORZ.AK_AG1 event=0xa3,umask=0x20 11 unc_h_ring_sink_starved_horz.bl uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_HORZ.BL event=0xa3,umask=4 11 unc_h_ring_sink_starved_horz.iv uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_HORZ.IV event=0xa3,umask=8 11 unc_h_ring_sink_starved_vert.ad uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_VERT.AD event=0xa2,umask=1 11 unc_h_ring_sink_starved_vert.ak uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_VERT.AK event=0xa2,umask=2 11 unc_h_ring_sink_starved_vert.bl uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_VERT.BL event=0xa2,umask=4 11 unc_h_ring_sink_starved_vert.iv uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_VERT.IV event=0xa2,umask=8 11 unc_h_rxc_inserts.ipq uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_INSERTS.IPQ event=0x13,umask=4 11 unc_h_rxc_inserts.irq uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_INSERTS.IRQ event=0x13,umask=1 11 unc_h_rxc_inserts.irq_rej uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_INSERTS.IRQ_REJ event=0x13,umask=2 11 unc_h_rxc_inserts.prq uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_INSERTS.PRQ event=0x13,umask=0x10 11 unc_h_rxc_inserts.prq_rej uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_INSERTS.PRQ_REJ event=0x13,umask=0x20 11 unc_h_rxc_inserts.rrq uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_INSERTS.RRQ event=0x13,umask=0x40 11 unc_h_rxc_inserts.wbq uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_INSERTS.WBQ event=0x13,umask=0x80 11 unc_h_rxc_ipq0_reject.ad_req_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ0_REJECT.AD_REQ_VN0 event=0x22,umask=1 11 unc_h_rxc_ipq0_reject.ad_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ0_REJECT.AD_RSP_VN0 event=0x22,umask=2 11 unc_h_rxc_ipq0_reject.bl_ncb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ0_REJECT.BL_NCB_VN0 event=0x22,umask=0x10 11 unc_h_rxc_ipq0_reject.bl_ncs_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ0_REJECT.BL_NCS_VN0 event=0x22,umask=0x20 11 unc_h_rxc_ipq0_reject.bl_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ0_REJECT.BL_RSP_VN0 event=0x22,umask=4 11 unc_h_rxc_ipq0_reject.bl_wb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ0_REJECT.BL_WB_VN0 event=0x22,umask=8 11 unc_h_rxc_ipq1_reject.allow_snp uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ1_REJECT.ALLOW_SNP event=0x23,umask=0x40 11 unc_h_rxc_ipq1_reject.any_ipq0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ1_REJECT.ANY0 event=0x23,umask=1 11 unc_h_rxc_ipq1_reject.ha uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ1_REJECT.HA event=0x23,umask=2 11 unc_h_rxc_ipq1_reject.llc_or_sf_way uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ1_REJECT.LLC_OR_SF_WAY event=0x23,umask=0x20 11 unc_h_rxc_ipq1_reject.llc_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ1_REJECT.LLC_VICTIM event=0x23,umask=4 11 unc_h_rxc_ipq1_reject.pa_match uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ1_REJECT.PA_MATCH event=0x23,umask=0x80 11 unc_h_rxc_ipq1_reject.sf_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ1_REJECT.SF_VICTIM event=0x23,umask=8 11 unc_h_rxc_ipq1_reject.victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ1_REJECT.VICTIM event=0x23,umask=0x10 11 unc_h_rxc_irq0_reject.ad_req_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ0_REJECT.AD_REQ_VN0 event=0x18,umask=1 11 unc_h_rxc_irq0_reject.ad_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ0_REJECT.AD_RSP_VN0 event=0x18,umask=2 11 unc_h_rxc_irq0_reject.bl_ncb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ0_REJECT.BL_NCB_VN0 event=0x18,umask=0x10 11 unc_h_rxc_irq0_reject.bl_ncs_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ0_REJECT.BL_NCS_VN0 event=0x18,umask=0x20 11 unc_h_rxc_irq0_reject.bl_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ0_REJECT.BL_RSP_VN0 event=0x18,umask=4 11 unc_h_rxc_irq0_reject.bl_wb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ0_REJECT.BL_WB_VN0 event=0x18,umask=8 11 unc_h_rxc_irq1_reject.allow_snp uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ1_REJECT.ALLOW_SNP event=0x19,umask=0x40 11 unc_h_rxc_irq1_reject.any_reject_irq0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ1_REJECT.ANY0 event=0x19,umask=1 11 unc_h_rxc_irq1_reject.ha uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ1_REJECT.HA event=0x19,umask=2 11 unc_h_rxc_irq1_reject.llc_or_sf_way uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ1_REJECT.LLC_OR_SF_WAY event=0x19,umask=0x20 11 unc_h_rxc_irq1_reject.llc_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ1_REJECT.LLC_VICTIM event=0x19,umask=4 11 unc_h_rxc_irq1_reject.pa_match uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ1_REJECT.PA_MATCH event=0x19,umask=0x80 11 unc_h_rxc_irq1_reject.sf_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ1_REJECT.SF_VICTIM event=0x19,umask=8 11 unc_h_rxc_irq1_reject.victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ1_REJECT.VICTIM event=0x19,umask=0x10 11 unc_h_rxc_ismq0_reject.ad_req_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_REJECT.AD_REQ_VN0 event=0x24,umask=1 11 unc_h_rxc_ismq0_reject.ad_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_REJECT.AD_RSP_VN0 event=0x24,umask=2 11 unc_h_rxc_ismq0_reject.bl_ncb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_REJECT.BL_NCB_VN0 event=0x24,umask=0x10 11 unc_h_rxc_ismq0_reject.bl_ncs_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_REJECT.BL_NCS_VN0 event=0x24,umask=0x20 11 unc_h_rxc_ismq0_reject.bl_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_REJECT.BL_RSP_VN0 event=0x24,umask=4 11 unc_h_rxc_ismq0_reject.bl_wb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_REJECT.BL_WB_VN0 event=0x24,umask=8 11 unc_h_rxc_ismq0_retry.ad_req_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_RETRY.AD_REQ_VN0 event=0x2c,umask=1 11 unc_h_rxc_ismq0_retry.ad_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_RETRY.AD_RSP_VN0 event=0x2c,umask=2 11 unc_h_rxc_ismq0_retry.bl_ncb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_RETRY.BL_NCB_VN0 event=0x2c,umask=0x10 11 unc_h_rxc_ismq0_retry.bl_ncs_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_RETRY.BL_NCS_VN0 event=0x2c,umask=0x20 11 unc_h_rxc_ismq0_retry.bl_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_RETRY.BL_RSP_VN0 event=0x2c,umask=4 11 unc_h_rxc_ismq0_retry.bl_wb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_RETRY.BL_WB_VN0 event=0x2c,umask=8 11 unc_h_rxc_ismq1_reject.any_ismq0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ1_REJECT.ANY0 event=0x25,umask=1 11 unc_h_rxc_ismq1_reject.ha uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ1_REJECT.HA event=0x25,umask=2 11 unc_h_rxc_ismq1_retry.any uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ1_RETRY.ANY0 event=0x2d,umask=1 11 unc_h_rxc_ismq1_retry.ha uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ1_RETRY.HA event=0x2d,umask=2 11 unc_h_rxc_occupancy.ipq uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OCCUPANCY.IPQ event=0x11,umask=4 11 unc_h_rxc_occupancy.irq uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OCCUPANCY.IRQ event=0x11,umask=1 11 unc_h_rxc_occupancy.rrq uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OCCUPANCY.RRQ event=0x11,umask=0x40 11 unc_h_rxc_occupancy.wbq uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OCCUPANCY.WBQ event=0x11,umask=0x80 11 unc_h_rxc_other0_retry.ad_req_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER0_RETRY.AD_REQ_VN0 event=0x2e,umask=1 11 unc_h_rxc_other0_retry.ad_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER0_RETRY.AD_RSP_VN0 event=0x2e,umask=2 11 unc_h_rxc_other0_retry.bl_ncb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER0_RETRY.BL_NCB_VN0 event=0x2e,umask=0x10 11 unc_h_rxc_other0_retry.bl_ncs_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER0_RETRY.BL_NCS_VN0 event=0x2e,umask=0x20 11 unc_h_rxc_other0_retry.bl_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER0_RETRY.BL_RSP_VN0 event=0x2e,umask=4 11 unc_h_rxc_other0_retry.bl_wb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER0_RETRY.BL_WB_VN0 event=0x2e,umask=8 11 unc_h_rxc_other1_retry.allow_snp uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER1_RETRY.ALLOW_SNP event=0x2f,umask=0x40 11 unc_h_rxc_other1_retry.any uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER1_RETRY.ANY0 event=0x2f,umask=1 11 unc_h_rxc_other1_retry.ha uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER1_RETRY.HA event=0x2f,umask=2 11 unc_h_rxc_other1_retry.llc_or_sf_way uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER1_RETRY.LLC_OR_SF_WAY event=0x2f,umask=0x20 11 unc_h_rxc_other1_retry.llc_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER1_RETRY.LLC_VICTIM event=0x2f,umask=4 11 unc_h_rxc_other1_retry.pa_match uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER1_RETRY.PA_MATCH event=0x2f,umask=0x80 11 unc_h_rxc_other1_retry.sf_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER1_RETRY.SF_VICTIM event=0x2f,umask=8 11 unc_h_rxc_other1_retry.victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER1_RETRY.VICTIM event=0x2f,umask=0x10 11 unc_h_rxc_prq0_reject.ad_req_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ0_REJECT.AD_REQ_VN0 event=0x20,umask=1 11 unc_h_rxc_prq0_reject.ad_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ0_REJECT.AD_RSP_VN0 event=0x20,umask=2 11 unc_h_rxc_prq0_reject.bl_ncb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ0_REJECT.BL_NCB_VN0 event=0x20,umask=0x10 11 unc_h_rxc_prq0_reject.bl_ncs_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ0_REJECT.BL_NCS_VN0 event=0x20,umask=0x20 11 unc_h_rxc_prq0_reject.bl_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ0_REJECT.BL_RSP_VN0 event=0x20,umask=4 11 unc_h_rxc_prq0_reject.bl_wb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ0_REJECT.BL_WB_VN0 event=0x20,umask=8 11 unc_h_rxc_prq1_reject.allow_snp uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ1_REJECT.ALLOW_SNP event=0x21,umask=0x40 11 unc_h_rxc_prq1_reject.any_prq0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ1_REJECT.ANY0 event=0x21,umask=1 11 unc_h_rxc_prq1_reject.ha uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ1_REJECT.HA event=0x21,umask=2 11 unc_h_rxc_prq1_reject.llc_or_sf_way uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ1_REJECT.LLC_OR_SF_WAY event=0x21,umask=0x20 11 unc_h_rxc_prq1_reject.llc_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ1_REJECT.LLC_VICTIM event=0x21,umask=4 11 unc_h_rxc_prq1_reject.pa_match uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ1_REJECT.PA_MATCH event=0x21,umask=0x80 11 unc_h_rxc_prq1_reject.sf_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ1_REJECT.SF_VICTIM event=0x21,umask=8 11 unc_h_rxc_prq1_reject.victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ1_REJECT.VICTIM event=0x21,umask=0x10 11 unc_h_rxc_req_q0_retry.ad_req_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q0_RETRY.AD_REQ_VN0 event=0x2a,umask=1 11 unc_h_rxc_req_q0_retry.ad_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q0_RETRY.AD_RSP_VN0 event=0x2a,umask=2 11 unc_h_rxc_req_q0_retry.bl_ncb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q0_RETRY.BL_NCB_VN0 event=0x2a,umask=0x10 11 unc_h_rxc_req_q0_retry.bl_ncs_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q0_RETRY.BL_NCS_VN0 event=0x2a,umask=0x20 11 unc_h_rxc_req_q0_retry.bl_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q0_RETRY.BL_RSP_VN0 event=0x2a,umask=4 11 unc_h_rxc_req_q0_retry.bl_wb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q0_RETRY.BL_WB_VN0 event=0x2a,umask=8 11 unc_h_rxc_req_q1_retry.allow_snp uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q1_RETRY.ALLOW_SNP event=0x2b,umask=0x40 11 unc_h_rxc_req_q1_retry.any uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q1_RETRY.ANY0 event=0x2b,umask=1 11 unc_h_rxc_req_q1_retry.ha uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q1_RETRY.HA event=0x2b,umask=2 11 unc_h_rxc_req_q1_retry.llc_or_sf_way uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q1_RETRY.LLC_OR_SF_WAY event=0x2b,umask=0x20 11 unc_h_rxc_req_q1_retry.llc_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q1_RETRY.LLC_VICTIM event=0x2b,umask=4 11 unc_h_rxc_req_q1_retry.pa_match uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q1_RETRY.PA_MATCH event=0x2b,umask=0x80 11 unc_h_rxc_req_q1_retry.sf_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q1_RETRY.SF_VICTIM event=0x2b,umask=8 11 unc_h_rxc_req_q1_retry.victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q1_RETRY.VICTIM event=0x2b,umask=0x10 11 unc_h_rxc_rrq0_reject.ad_req_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ0_REJECT.AD_REQ_VN0 event=0x26,umask=1 11 unc_h_rxc_rrq0_reject.ad_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ0_REJECT.AD_RSP_VN0 event=0x26,umask=2 11 unc_h_rxc_rrq0_reject.bl_ncb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ0_REJECT.BL_NCB_VN0 event=0x26,umask=0x10 11 unc_h_rxc_rrq0_reject.bl_ncs_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ0_REJECT.BL_NCS_VN0 event=0x26,umask=0x20 11 unc_h_rxc_rrq0_reject.bl_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ0_REJECT.BL_RSP_VN0 event=0x26,umask=4 11 unc_h_rxc_rrq0_reject.bl_wb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ0_REJECT.BL_WB_VN0 event=0x26,umask=8 11 unc_h_rxc_rrq1_reject.allow_snp uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ1_REJECT.ALLOW_SNP event=0x27,umask=0x40 11 unc_h_rxc_rrq1_reject.any_rrq0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ1_REJECT.ANY0 event=0x27,umask=1 11 unc_h_rxc_rrq1_reject.ha uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ1_REJECT.HA event=0x27,umask=2 11 unc_h_rxc_rrq1_reject.llc_or_sf_way uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ1_REJECT.LLC_OR_SF_WAY event=0x27,umask=0x20 11 unc_h_rxc_rrq1_reject.llc_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ1_REJECT.LLC_VICTIM event=0x27,umask=4 11 unc_h_rxc_rrq1_reject.pa_match uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ1_REJECT.PA_MATCH event=0x27,umask=0x80 11 unc_h_rxc_rrq1_reject.sf_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ1_REJECT.SF_VICTIM event=0x27,umask=8 11 unc_h_rxc_rrq1_reject.victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ1_REJECT.VICTIM event=0x27,umask=0x10 11 unc_h_rxc_wbq0_reject.ad_req_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ0_REJECT.AD_REQ_VN0 event=0x28,umask=1 11 unc_h_rxc_wbq0_reject.ad_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ0_REJECT.AD_RSP_VN0 event=0x28,umask=2 11 unc_h_rxc_wbq0_reject.bl_ncb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ0_REJECT.BL_NCB_VN0 event=0x28,umask=0x10 11 unc_h_rxc_wbq0_reject.bl_ncs_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ0_REJECT.BL_NCS_VN0 event=0x28,umask=0x20 11 unc_h_rxc_wbq0_reject.bl_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ0_REJECT.BL_RSP_VN0 event=0x28,umask=4 11 unc_h_rxc_wbq0_reject.bl_wb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ0_REJECT.BL_WB_VN0 event=0x28,umask=8 11 unc_h_rxc_wbq1_reject.allow_snp uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ1_REJECT.ALLOW_SNP event=0x29,umask=0x40 11 unc_h_rxc_wbq1_reject.any_wbq0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ1_REJECT.ANY0 event=0x29,umask=1 11 unc_h_rxc_wbq1_reject.ha uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ1_REJECT.HA event=0x29,umask=2 11 unc_h_rxc_wbq1_reject.llc_or_sf_way uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ1_REJECT.LLC_OR_SF_WAY event=0x29,umask=0x20 11 unc_h_rxc_wbq1_reject.llc_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ1_REJECT.LLC_VICTIM event=0x29,umask=4 11 unc_h_rxc_wbq1_reject.pa_match uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ1_REJECT.PA_MATCH event=0x29,umask=0x80 11 unc_h_rxc_wbq1_reject.sf_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ1_REJECT.SF_VICTIM event=0x29,umask=8 11 unc_h_rxc_wbq1_reject.victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ1_REJECT.VICTIM event=0x29,umask=0x10 11 unc_h_rxr_busy_starved.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_BUSY_STARVED.AD_BNC event=0xb4,umask=1 11 unc_h_rxr_busy_starved.ad_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_BUSY_STARVED.AD_CRD event=0xb4,umask=0x10 11 unc_h_rxr_busy_starved.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_BUSY_STARVED.BL_BNC event=0xb4,umask=4 11 unc_h_rxr_busy_starved.bl_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_BUSY_STARVED.BL_CRD event=0xb4,umask=0x40 11 unc_h_rxr_bypass.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_BYPASS.AD_BNC event=0xb2,umask=1 11 unc_h_rxr_bypass.ad_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_BYPASS.AD_CRD event=0xb2,umask=0x10 11 unc_h_rxr_bypass.ak_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_BYPASS.AK_BNC event=0xb2,umask=2 11 unc_h_rxr_bypass.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_BYPASS.BL_BNC event=0xb2,umask=4 11 unc_h_rxr_bypass.bl_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_BYPASS.BL_CRD event=0xb2,umask=0x40 11 unc_h_rxr_bypass.iv_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_BYPASS.IV_BNC event=0xb2,umask=8 11 unc_h_rxr_crd_starved.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_CRD_STARVED.AD_BNC event=0xb3,umask=1 11 unc_h_rxr_crd_starved.ad_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_CRD_STARVED.AD_CRD event=0xb3,umask=0x10 11 unc_h_rxr_crd_starved.ak_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_CRD_STARVED.AK_BNC event=0xb3,umask=2 11 unc_h_rxr_crd_starved.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_CRD_STARVED.BL_BNC event=0xb3,umask=4 11 unc_h_rxr_crd_starved.bl_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_CRD_STARVED.BL_CRD event=0xb3,umask=0x40 11 unc_h_rxr_crd_starved.ifv uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_CRD_STARVED.IFV event=0xb3,umask=0x80 11 unc_h_rxr_crd_starved.iv_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_CRD_STARVED.IV_BNC event=0xb3,umask=8 11 unc_h_rxr_inserts.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_INSERTS.AD_BNC event=0xb1,umask=1 11 unc_h_rxr_inserts.ad_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_INSERTS.AD_CRD event=0xb1,umask=0x10 11 unc_h_rxr_inserts.ak_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_INSERTS.AK_BNC event=0xb1,umask=2 11 unc_h_rxr_inserts.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_INSERTS.BL_BNC event=0xb1,umask=4 11 unc_h_rxr_inserts.bl_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_INSERTS.BL_CRD event=0xb1,umask=0x40 11 unc_h_rxr_inserts.iv_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_INSERTS.IV_BNC event=0xb1,umask=8 11 unc_h_rxr_occupancy.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_OCCUPANCY.AD_BNC event=0xb0,umask=1 11 unc_h_rxr_occupancy.ad_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_OCCUPANCY.AD_CRD event=0xb0,umask=0x10 11 unc_h_rxr_occupancy.ak_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_OCCUPANCY.AK_BNC event=0xb0,umask=2 11 unc_h_rxr_occupancy.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_OCCUPANCY.BL_BNC event=0xb0,umask=4 11 unc_h_rxr_occupancy.bl_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_OCCUPANCY.BL_CRD event=0xb0,umask=0x40 11 unc_h_rxr_occupancy.iv_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_OCCUPANCY.IV_BNC event=0xb0,umask=8 11 unc_h_sf_eviction.e_state uncore cache This event is deprecated. Refer to new event UNC_CHA_SF_EVICTION.E_STATE event=0x3d,umask=2 11 unc_h_sf_eviction.m_state uncore cache This event is deprecated. Refer to new event UNC_CHA_SF_EVICTION.M_STATE event=0x3d,umask=1 11 unc_h_sf_eviction.s_state uncore cache This event is deprecated. Refer to new event UNC_CHA_SF_EVICTION.S_STATE event=0x3d,umask=4 11 unc_h_snoops_sent. uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOPS_SENT.ALL event=0x51,umask=1 11 unc_h_snoops_sent.bcst_loc uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOPS_SENT.BCST_LOCAL event=0x51,umask=0x10 11 unc_h_snoops_sent.bcst_rem uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOPS_SENT.BCST_REMOTE event=0x51,umask=0x20 11 unc_h_snoops_sent.direct_loc uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOPS_SENT.DIRECT_LOCAL event=0x51,umask=0x40 11 unc_h_snoops_sent.direct_rem uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOPS_SENT.DIRECT_REMOTE event=0x51,umask=0x80 11 unc_h_snoops_sent.local uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOPS_SENT.LOCAL event=0x51,umask=4 11 unc_h_snoops_sent.remote uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOPS_SENT.REMOTE event=0x51,umask=8 11 unc_h_snoop_resp.rspcnflct uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP.RSPCNFLCTS event=0x5c,umask=0x40 11 unc_h_snoop_resp.rspfwd uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP.RSPFWD event=0x5c,umask=0x80 11 unc_h_snoop_resp.rspi uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP.RSPI event=0x5c,umask=1 11 unc_h_snoop_resp.rspifwd uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP.RSPIFWD event=0x5c,umask=4 11 unc_h_snoop_resp.rsps uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP.RSPS event=0x5c,umask=2 11 unc_h_snoop_resp.rspsfwd uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP.RSPSFWD event=0x5c,umask=8 11 unc_h_snoop_resp.rsp_fwd_wb uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP.RSP_FWD_WB event=0x5c,umask=0x20 11 unc_h_snoop_resp.rsp_wb uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP.RSP_WBWB event=0x5c,umask=0x10 11 unc_h_snp_rsp_rcv_local.rspcnflct uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP_LOCAL.RSPCNFLCT event=0x5d,umask=0x40 11 unc_h_snp_rsp_rcv_local.rspfwd uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP_LOCAL.RSPFWD event=0x5d,umask=0x80 11 unc_h_snp_rsp_rcv_local.rspi uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP_LOCAL.RSPI event=0x5d,umask=1 11 unc_h_snp_rsp_rcv_local.rspifwd uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP_LOCAL.RSPIFWD event=0x5d,umask=4 11 unc_h_snp_rsp_rcv_local.rsps uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP_LOCAL.RSPS event=0x5d,umask=2 11 unc_h_snp_rsp_rcv_local.rspsfwd uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP_LOCAL.RSPSFWD event=0x5d,umask=8 11 unc_h_snp_rsp_rcv_local.rsp_fwd_wb uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP_LOCAL.RSP_FWD_WB event=0x5d,umask=0x20 11 unc_h_snp_rsp_rcv_local.rsp_wb uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP_LOCAL.RSP_WB event=0x5d,umask=0x10 11 unc_h_stall_no_txr_horz_crd_ad_ag0.tgr0 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG0.TGR0 event=0xd0,umask=1 11 unc_h_stall_no_txr_horz_crd_ad_ag0.tgr1 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG0.TGR1 event=0xd0,umask=2 11 unc_h_stall_no_txr_horz_crd_ad_ag0.tgr2 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG0.TGR2 event=0xd0,umask=4 11 unc_h_stall_no_txr_horz_crd_ad_ag0.tgr3 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG0.TGR3 event=0xd0,umask=8 11 unc_h_stall_no_txr_horz_crd_ad_ag0.tgr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG0.TGR4 event=0xd0,umask=0x10 11 unc_h_stall_no_txr_horz_crd_ad_ag0.tgr5 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG0.TGR5 event=0xd0,umask=0x20 11 unc_h_stall_no_txr_horz_crd_ad_ag1.tgr0 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG1.TGR0 event=0xd2,umask=1 11 unc_h_stall_no_txr_horz_crd_ad_ag1.tgr1 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG1.TGR1 event=0xd2,umask=2 11 unc_h_stall_no_txr_horz_crd_ad_ag1.tgr2 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG1.TGR2 event=0xd2,umask=4 11 unc_h_stall_no_txr_horz_crd_ad_ag1.tgr3 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG1.TGR3 event=0xd2,umask=8 11 unc_h_stall_no_txr_horz_crd_ad_ag1.tgr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG1.TGR4 event=0xd2,umask=0x10 11 unc_h_stall_no_txr_horz_crd_ad_ag1.tgr5 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG1.TGR5 event=0xd2,umask=0x20 11 unc_h_stall_no_txr_horz_crd_bl_ag0.tgr0 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG0.TGR0 event=0xd4,umask=1 11 unc_h_stall_no_txr_horz_crd_bl_ag0.tgr1 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG0.TGR1 event=0xd4,umask=2 11 unc_h_stall_no_txr_horz_crd_bl_ag0.tgr2 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG0.TGR2 event=0xd4,umask=4 11 unc_h_stall_no_txr_horz_crd_bl_ag0.tgr3 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG0.TGR3 event=0xd4,umask=8 11 unc_h_stall_no_txr_horz_crd_bl_ag0.tgr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG0.TGR4 event=0xd4,umask=0x10 11 unc_h_stall_no_txr_horz_crd_bl_ag0.tgr5 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG0.TGR5 event=0xd4,umask=0x20 11 unc_h_stall_no_txr_horz_crd_bl_ag1.tgr0 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG1.TGR0 event=0xd6,umask=1 11 unc_h_stall_no_txr_horz_crd_bl_ag1.tgr1 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG1.TGR1 event=0xd6,umask=2 11 unc_h_stall_no_txr_horz_crd_bl_ag1.tgr2 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG1.TGR2 event=0xd6,umask=4 11 unc_h_stall_no_txr_horz_crd_bl_ag1.tgr3 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG1.TGR3 event=0xd6,umask=8 11 unc_h_stall_no_txr_horz_crd_bl_ag1.tgr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG1.TGR4 event=0xd6,umask=0x10 11 unc_h_stall_no_txr_horz_crd_bl_ag1.tgr5 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG1.TGR5 event=0xd6,umask=0x20 11 unc_h_txr_horz_ads_used.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_ADS_USED.AD_BNC event=0x9d,umask=1 11 unc_h_txr_horz_ads_used.ad_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_ADS_USED.AD_CRD event=0x9d,umask=0x10 11 unc_h_txr_horz_ads_used.ak_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_ADS_USED.AK_BNC event=0x9d,umask=2 11 unc_h_txr_horz_ads_used.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_ADS_USED.BL_BNC event=0x9d,umask=4 11 unc_h_txr_horz_ads_used.bl_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_ADS_USED.BL_CRD event=0x9d,umask=0x40 11 unc_h_txr_horz_bypass.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_BYPASS.AD_BNC event=0x9f,umask=1 11 unc_h_txr_horz_bypass.ad_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_BYPASS.AD_CRD event=0x9f,umask=0x10 11 unc_h_txr_horz_bypass.ak_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_BYPASS.AK_BNC event=0x9f,umask=2 11 unc_h_txr_horz_bypass.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_BYPASS.BL_BNC event=0x9f,umask=4 11 unc_h_txr_horz_bypass.bl_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_BYPASS.BL_CRD event=0x9f,umask=0x40 11 unc_h_txr_horz_bypass.iv_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_BYPASS.IV_BNC event=0x9f,umask=8 11 unc_h_txr_horz_cycles_full.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_FULL.AD_BNC event=0x96,umask=1 11 unc_h_txr_horz_cycles_full.ad_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_FULL.AD_CRD event=0x96,umask=0x10 11 unc_h_txr_horz_cycles_full.ak_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_FULL.AK_BNC event=0x96,umask=2 11 unc_h_txr_horz_cycles_full.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_FULL.BL_BNC event=0x96,umask=4 11 unc_h_txr_horz_cycles_full.bl_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_FULL.BL_CRD event=0x96,umask=0x40 11 unc_h_txr_horz_cycles_full.iv_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_FULL.IV_BNC event=0x96,umask=8 11 unc_h_txr_horz_cycles_ne.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_NE.AD_BNC event=0x97,umask=1 11 unc_h_txr_horz_cycles_ne.ad_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_NE.AD_CRD event=0x97,umask=0x10 11 unc_h_txr_horz_cycles_ne.ak_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_NE.AK_BNC event=0x97,umask=2 11 unc_h_txr_horz_cycles_ne.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_NE.BL_BNC event=0x97,umask=4 11 unc_h_txr_horz_cycles_ne.bl_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_NE.BL_CRD event=0x97,umask=0x40 11 unc_h_txr_horz_cycles_ne.iv_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_NE.IV_BNC event=0x97,umask=8 11 unc_h_txr_horz_inserts.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_INSERTS.AD_BNC event=0x95,umask=1 11 unc_h_txr_horz_inserts.ad_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_INSERTS.AD_CRD event=0x95,umask=0x10 11 unc_h_txr_horz_inserts.ak_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_INSERTS.AK_BNC event=0x95,umask=2 11 unc_h_txr_horz_inserts.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_INSERTS.BL_BNC event=0x95,umask=4 11 unc_h_txr_horz_inserts.bl_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_INSERTS.BL_CRD event=0x95,umask=0x40 11 unc_h_txr_horz_inserts.iv_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_INSERTS.IV_BNC event=0x95,umask=8 11 unc_h_txr_horz_nack.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_NACK.AD_BNC event=0x99,umask=1 11 unc_h_txr_horz_nack.ad_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_NACK.AD_CRD event=0x99,umask=0x20 11 unc_h_txr_horz_nack.ak_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_NACK.AK_BNC event=0x99,umask=2 11 unc_h_txr_horz_nack.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_NACK.BL_BNC event=0x99,umask=4 11 unc_h_txr_horz_nack.bl_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_NACK.BL_CRD event=0x99,umask=0x40 11 unc_h_txr_horz_nack.iv_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_NACK.IV_BNC event=0x99,umask=8 11 unc_h_txr_horz_occupancy.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_OCCUPANCY.AD_BNC event=0x94,umask=1 11 unc_h_txr_horz_occupancy.ad_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_OCCUPANCY.AD_CRD event=0x94,umask=0x10 11 unc_h_txr_horz_occupancy.ak_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_OCCUPANCY.AK_BNC event=0x94,umask=2 11 unc_h_txr_horz_occupancy.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_OCCUPANCY.BL_BNC event=0x94,umask=4 11 unc_h_txr_horz_occupancy.bl_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_OCCUPANCY.BL_CRD event=0x94,umask=0x40 11 unc_h_txr_horz_occupancy.iv_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_OCCUPANCY.IV_BNC event=0x94,umask=8 11 unc_h_txr_horz_starved.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_STARVED.AD_BNC event=0x9b,umask=1 11 unc_h_txr_horz_starved.ak_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_STARVED.AK_BNC event=0x9b,umask=2 11 unc_h_txr_horz_starved.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_STARVED.BL_BNC event=0x9b,umask=4 11 unc_h_txr_horz_starved.iv_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_STARVED.IV_BNC event=0x9b,umask=8 11 unc_h_txr_vert_ads_used.ad_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_ADS_USED.AD_AG0 event=0x9c,umask=1 11 unc_h_txr_vert_ads_used.ad_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_ADS_USED.AD_AG1 event=0x9c,umask=0x10 11 unc_h_txr_vert_ads_used.ak_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_ADS_USED.AK_AG0 event=0x9c,umask=2 11 unc_h_txr_vert_ads_used.ak_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_ADS_USED.AK_AG1 event=0x9c,umask=0x20 11 unc_h_txr_vert_ads_used.bl_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_ADS_USED.BL_AG0 event=0x9c,umask=4 11 unc_h_txr_vert_ads_used.bl_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_ADS_USED.BL_AG1 event=0x9c,umask=0x40 11 unc_h_txr_vert_bypass.ad_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_BYPASS.AD_AG0 event=0x9e,umask=1 11 unc_h_txr_vert_bypass.ad_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_BYPASS.AD_AG1 event=0x9e,umask=0x10 11 unc_h_txr_vert_bypass.ak_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_BYPASS.AK_AG0 event=0x9e,umask=2 11 unc_h_txr_vert_bypass.ak_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_BYPASS.AK_AG1 event=0x9e,umask=0x20 11 unc_h_txr_vert_bypass.bl_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_BYPASS.BL_AG0 event=0x9e,umask=4 11 unc_h_txr_vert_bypass.bl_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_BYPASS.BL_AG1 event=0x9e,umask=0x40 11 unc_h_txr_vert_bypass.iv_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_BYPASS.IV event=0x9e,umask=8 11 unc_h_txr_vert_cycles_full.ad_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_FULL.AD_AG0 event=0x92,umask=1 11 unc_h_txr_vert_cycles_full.ad_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_FULL.AD_AG1 event=0x92,umask=0x10 11 unc_h_txr_vert_cycles_full.ak_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_FULL.AK_AG0 event=0x92,umask=2 11 unc_h_txr_vert_cycles_full.ak_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_FULL.AK_AG1 event=0x92,umask=0x20 11 unc_h_txr_vert_cycles_full.bl_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_FULL.BL_AG0 event=0x92,umask=4 11 unc_h_txr_vert_cycles_full.bl_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_FULL.BL_AG1 event=0x92,umask=0x40 11 unc_h_txr_vert_cycles_full.iv_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_FULL.IV event=0x92,umask=8 11 unc_h_txr_vert_cycles_ne.ad_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_NE.AD_AG0 event=0x93,umask=1 11 unc_h_txr_vert_cycles_ne.ad_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_NE.AD_AG1 event=0x93,umask=0x10 11 unc_h_txr_vert_cycles_ne.ak_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_NE.AK_AG0 event=0x93,umask=2 11 unc_h_txr_vert_cycles_ne.ak_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_NE.AK_AG1 event=0x93,umask=0x20 11 unc_h_txr_vert_cycles_ne.bl_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_NE.BL_AG0 event=0x93,umask=4 11 unc_h_txr_vert_cycles_ne.bl_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_NE.BL_AG1 event=0x93,umask=0x40 11 unc_h_txr_vert_cycles_ne.iv_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_NE.IV event=0x93,umask=8 11 unc_h_txr_vert_inserts.ad_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_INSERTS.AD_AG0 event=0x91,umask=1 11 unc_h_txr_vert_inserts.ad_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_INSERTS.AD_AG1 event=0x91,umask=0x10 11 unc_h_txr_vert_inserts.ak_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_INSERTS.AK_AG0 event=0x91,umask=2 11 unc_h_txr_vert_inserts.ak_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_INSERTS.AK_AG1 event=0x91,umask=0x20 11 unc_h_txr_vert_inserts.bl_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_INSERTS.BL_AG0 event=0x91,umask=4 11 unc_h_txr_vert_inserts.bl_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_INSERTS.BL_AG1 event=0x91,umask=0x40 11 unc_h_txr_vert_inserts.iv_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_INSERTS.IV event=0x91,umask=8 11 unc_h_txr_vert_nack.ad_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_NACK.AD_AG0 event=0x98,umask=1 11 unc_h_txr_vert_nack.ad_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_NACK.AD_AG1 event=0x98,umask=0x10 11 unc_h_txr_vert_nack.ak_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_NACK.AK_AG0 event=0x98,umask=2 11 unc_h_txr_vert_nack.ak_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_NACK.AK_AG1 event=0x98,umask=0x20 11 unc_h_txr_vert_nack.bl_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_NACK.BL_AG0 event=0x98,umask=4 11 unc_h_txr_vert_nack.bl_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_NACK.BL_AG1 event=0x98,umask=0x40 11 unc_h_txr_vert_nack.iv uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_NACK.IV event=0x98,umask=8 11 unc_h_txr_vert_occupancy.ad_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_OCCUPANCY.AD_AG0 event=0x90,umask=1 11 unc_h_txr_vert_occupancy.ad_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_OCCUPANCY.AD_AG1 event=0x90,umask=0x10 11 unc_h_txr_vert_occupancy.ak_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_OCCUPANCY.AK_AG0 event=0x90,umask=2 11 unc_h_txr_vert_occupancy.ak_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_OCCUPANCY.AK_AG1 event=0x90,umask=0x20 11 unc_h_txr_vert_occupancy.bl_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_OCCUPANCY.BL_AG0 event=0x90,umask=4 11 unc_h_txr_vert_occupancy.bl_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_OCCUPANCY.BL_AG1 event=0x90,umask=0x40 11 unc_h_txr_vert_occupancy.iv_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_OCCUPANCY.IV event=0x90,umask=8 11 unc_h_txr_vert_starved.ad_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_STARVED.AD_AG0 event=0x9a,umask=1 11 unc_h_txr_vert_starved.ad_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_STARVED.AD_AG1 event=0x9a,umask=0x10 11 unc_h_txr_vert_starved.ak_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_STARVED.AK_AG0 event=0x9a,umask=2 11 unc_h_txr_vert_starved.ak_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_STARVED.AK_AG1 event=0x9a,umask=0x20 11 unc_h_txr_vert_starved.bl_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_STARVED.BL_AG0 event=0x9a,umask=4 11 unc_h_txr_vert_starved.bl_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_STARVED.BL_AG1 event=0x9a,umask=0x40 11 unc_h_txr_vert_starved.iv uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_STARVED.IV event=0x9a,umask=8 11 unc_h_vert_ring_ad_in_use.dn_even uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_AD_IN_USE.DN_EVEN event=0xa6,umask=4 11 unc_h_vert_ring_ad_in_use.dn_odd uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_AD_IN_USE.DN_ODD event=0xa6,umask=8 11 unc_h_vert_ring_ad_in_use.up_even uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_AD_IN_USE.UP_EVEN event=0xa6,umask=1 11 unc_h_vert_ring_ad_in_use.up_odd uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_AD_IN_USE.UP_ODD event=0xa6,umask=2 11 unc_h_vert_ring_ak_in_use.dn_even uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_AK_IN_USE.DN_EVEN event=0xa8,umask=4 11 unc_h_vert_ring_ak_in_use.dn_odd uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_AK_IN_USE.DN_ODD event=0xa8,umask=8 11 unc_h_vert_ring_ak_in_use.up_even uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_AK_IN_USE.UP_EVEN event=0xa8,umask=1 11 unc_h_vert_ring_ak_in_use.up_odd uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_AK_IN_USE.UP_ODD event=0xa8,umask=2 11 unc_h_vert_ring_bl_in_use.dn_even uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_BL_IN_USE.DN_EVEN event=0xaa,umask=4 11 unc_h_vert_ring_bl_in_use.dn_odd uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_BL_IN_USE.DN_ODD event=0xaa,umask=8 11 unc_h_vert_ring_bl_in_use.up_even uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_BL_IN_USE.UP_EVEN event=0xaa,umask=1 11 unc_h_vert_ring_bl_in_use.up_odd uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_BL_IN_USE.UP_ODD event=0xaa,umask=2 11 unc_h_vert_ring_iv_in_use.dn uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_IV_IN_USE.DN event=0xac,umask=4 11 unc_h_vert_ring_iv_in_use.up uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_IV_IN_USE.UP event=0xac,umask=1 11 unc_h_wb_push_mtoi.llc uncore cache This event is deprecated. Refer to new event UNC_CHA_WB_PUSH_MTOI.LLC event=0x56,umask=1 11 unc_h_wb_push_mtoi.mem uncore cache This event is deprecated. Refer to new event UNC_CHA_WB_PUSH_MTOI.MEM event=0x56,umask=2 11 unc_h_write_no_credits.edc0_smi2 uncore cache This event is deprecated. Refer to new event UNC_CHA_WRITE_NO_CREDITS.EDC0_SMI2 event=0x5a,umask=4 11 unc_h_write_no_credits.edc1_smi3 uncore cache This event is deprecated. Refer to new event UNC_CHA_WRITE_NO_CREDITS.EDC1_SMI3 event=0x5a,umask=8 11 unc_h_write_no_credits.edc2_smi4 uncore cache This event is deprecated. Refer to new event UNC_CHA_WRITE_NO_CREDITS.EDC2_SMI4 event=0x5a,umask=0x10 11 unc_h_write_no_credits.edc3_smi5 uncore cache This event is deprecated. Refer to new event UNC_CHA_WRITE_NO_CREDITS.EDC3_SMI5 event=0x5a,umask=0x20 11 unc_h_write_no_credits.mc0_smi0 uncore cache This event is deprecated. Refer to new event UNC_CHA_WRITE_NO_CREDITS.MC0_SMI0 event=0x5a,umask=1 11 unc_h_write_no_credits.mc1_smi1 uncore cache This event is deprecated. Refer to new event UNC_CHA_WRITE_NO_CREDITS.MC1_SMI1 event=0x5a,umask=2 11 unc_h_xsnp_resp.any_rspi_fwdfe uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.ANY_RSPI_FWDFE event=0x32,umask=0xe4 11 unc_h_xsnp_resp.any_rspi_fwdm uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.ANY_RSPI_FWDM event=0x32,umask=0xf0 11 unc_h_xsnp_resp.any_rsps_fwdfe uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.ANY_RSPS_FWDFE event=0x32,umask=0xe2 11 unc_h_xsnp_resp.any_rsps_fwdm uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.ANY_RSPS_FWDM event=0x32,umask=0xe8 11 unc_h_xsnp_resp.any_rsp_hitfse uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.ANY_RSP_HITFSE event=0x32,umask=0xe1 11 unc_h_xsnp_resp.core_rspi_fwdfe uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.CORE_RSPI_FWDFE event=0x32,umask=0x44 11 unc_h_xsnp_resp.core_rspi_fwdm uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.CORE_RSPI_FWDM event=0x32,umask=0x50 11 unc_h_xsnp_resp.core_rsps_fwdfe uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.CORE_RSPS_FWDFE event=0x32,umask=0x42 11 unc_h_xsnp_resp.core_rsps_fwdm uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.CORE_RSPS_FWDM event=0x32,umask=0x48 11 unc_h_xsnp_resp.core_rsp_hitfse uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.CORE_RSP_HITFSE event=0x32,umask=0x41 11 unc_h_xsnp_resp.evict_rspi_fwdfe uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EVICT_RSPI_FWDFE event=0x32,umask=0x84 11 unc_h_xsnp_resp.evict_rspi_fwdm uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EVICT_RSPI_FWDM event=0x32,umask=0x90 11 unc_h_xsnp_resp.evict_rsps_fwdfe uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EVICT_RSPS_FWDFE event=0x32,umask=0x82 11 unc_h_xsnp_resp.evict_rsps_fwdm uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EVICT_RSPS_FWDM event=0x32,umask=0x88 11 unc_h_xsnp_resp.evict_rsp_hitfse uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EVICT_RSP_HITFSE event=0x32,umask=0x81 11 unc_h_xsnp_resp.ext_rspi_fwdfe uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EXT_RSPI_FWDFE event=0x32,umask=0x24 11 unc_h_xsnp_resp.ext_rspi_fwdm uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EXT_RSPI_FWDM event=0x32,umask=0x30 11 unc_h_xsnp_resp.ext_rsps_fwdfe uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EXT_RSPS_FWDFE event=0x32,umask=0x22 11 unc_h_xsnp_resp.ext_rsps_fwdm uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EXT_RSPS_FWDM event=0x32,umask=0x28 11 unc_h_xsnp_resp.ext_rsp_hitfse uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EXT_RSP_HITFSE event=0x32,umask=0x21 11 unc_i_cache_total_occupancy.any uncore interconnect Total Write Cache Occupancy; Any Source event=0xf,umask=1 01 Accumulates the number of reads and writes that are outstanding in the uncore in each cycle. This is effectively the sum of the READ_OCCUPANCY and WRITE_OCCUPANCY events.; Tracks all requests from any source port unc_i_cache_total_occupancy.iv_q uncore interconnect Total Write Cache Occupancy; Snoops event=0xf,umask=2 01 Accumulates the number of reads and writes that are outstanding in the uncore in each cycle. This is effectively the sum of the READ_OCCUPANCY and WRITE_OCCUPANCY events unc_i_cache_total_occupancy.mem uncore interconnect Total IRP occupancy of inbound read and write requests event=0xf,umask=4 01 Total IRP occupancy of inbound read and write requests. This is effectively the sum of read occupancy and write occupancy unc_i_clockticks uncore interconnect IRP Clocks event=1 01 unc_i_coherent_ops.clflush uncore interconnect Coherent Ops; CLFlush event=0x10,umask=0x80 01 Counts the number of coherency related operations serviced by the IRP unc_i_coherent_ops.crd uncore interconnect Coherent Ops; CRd event=0x10,umask=2 01 Counts the number of coherency related operations serviced by the IRP unc_i_coherent_ops.drd uncore interconnect Coherent Ops; DRd event=0x10,umask=4 01 Counts the number of coherency related operations serviced by the IRP unc_i_coherent_ops.pcidcahint uncore interconnect Coherent Ops; PCIDCAHin5t event=0x10,umask=0x20 01 Counts the number of coherency related operations serviced by the IRP unc_i_coherent_ops.pcirdcur uncore interconnect Coherent Ops; PCIRdCur event=0x10,umask=1 01 Counts the number of coherency related operations serviced by the IRP unc_i_coherent_ops.pcitom uncore interconnect PCIITOM request issued by the IRP unit to the mesh with the intention of writing a full cacheline event=0x10,umask=0x10 01 PCIITOM request issued by the IRP unit to the mesh with the intention of writing a full cacheline to coherent memory, without a RFO. PCIITOM is a speculative Invalidate to Modified command that requests ownership of the cacheline and does not move data from the mesh to IRP cache unc_i_coherent_ops.rfo uncore interconnect RFO request issued by the IRP unit to the mesh with the intention of writing a partial cacheline event=0x10,umask=8 01 RFO request issued by the IRP unit to the mesh with the intention of writing a partial cacheline to coherent memory. RFO is a Read For Ownership command that requests ownership of the cacheline and moves data from the mesh to IRP cache unc_i_coherent_ops.wbmtoi uncore interconnect Coherent Ops; WbMtoI event=0x10,umask=0x40 01 Counts the number of coherency related operations serviced by the IRP unc_i_faf_full uncore interconnect FAF RF full event=0x17 01 unc_i_faf_inserts uncore interconnect Inbound read requests received by the IRP and inserted into the FAF queue event=0x18 01 Inbound read requests to coherent memory, received by the IRP and inserted into the Fire and Forget queue (FAF), a queue used for processing inbound reads in the IRP unc_i_faf_occupancy uncore interconnect Occupancy of the IRP FAF queue event=0x19 01 Occupancy of the IRP Fire and Forget (FAF) queue, a queue used for processing inbound reads in the IRP unc_i_faf_transactions uncore interconnect FAF allocation -- sent to ADQ event=0x16 01 unc_i_irp_all.inbound_inserts uncore interconnect All Inserts Inbound (p2p + faf + cset) event=0x1e,umask=1 01 unc_i_irp_all.outbound_inserts uncore interconnect All Inserts Outbound (BL, AK, Snoops) event=0x1e,umask=2 01 unc_i_misc0.2nd_atomic_insert uncore interconnect Misc Events - Set 0; Cache Inserts of Atomic Transactions as Secondary event=0x1c,umask=0x10 01 unc_i_misc0.2nd_rd_insert uncore interconnect Misc Events - Set 0; Cache Inserts of Read Transactions as Secondary event=0x1c,umask=4 01 unc_i_misc0.2nd_wr_insert uncore interconnect Misc Events - Set 0; Cache Inserts of Write Transactions as Secondary event=0x1c,umask=8 01 unc_i_misc0.fast_rej uncore interconnect Misc Events - Set 0; Fastpath Rejects event=0x1c,umask=2 01 unc_i_misc0.fast_req uncore interconnect Misc Events - Set 0; Fastpath Requests event=0x1c,umask=1 01 unc_i_misc0.fast_xfer uncore interconnect Misc Events - Set 0; Fastpath Transfers From Primary to Secondary event=0x1c,umask=0x20 01 unc_i_misc0.pf_ack_hint uncore interconnect Misc Events - Set 0; Prefetch Ack Hints From Primary to Secondary event=0x1c,umask=0x40 01 unc_i_misc0.unknown uncore interconnect Misc Events - Set 0 event=0x1c,umask=0x80 01 unc_i_misc1.lost_fwd uncore interconnect Misc Events - Set 1; Lost Forward event=0x1d,umask=0x10 01 Snoop pulled away ownership before a write was committed unc_i_misc1.sec_rcvd_invld uncore interconnect Misc Events - Set 1; Received Invalid event=0x1d,umask=0x20 01 Secondary received a transfer that did not have sufficient MESI state unc_i_misc1.sec_rcvd_vld uncore interconnect Misc Events - Set 1; Received Valid event=0x1d,umask=0x40 01 Secondary received a transfer that did have sufficient MESI state unc_i_misc1.slow_e uncore interconnect Misc Events - Set 1; Slow Transfer of E Line event=0x1d,umask=4 01 Secondary received a transfer that did have sufficient MESI state unc_i_misc1.slow_i uncore interconnect Misc Events - Set 1; Slow Transfer of I Line event=0x1d,umask=1 01 Snoop took cacheline ownership before write from data was committed unc_i_misc1.slow_m uncore interconnect Misc Events - Set 1; Slow Transfer of M Line event=0x1d,umask=8 01 Snoop took cacheline ownership before write from data was committed unc_i_misc1.slow_s uncore interconnect Misc Events - Set 1; Slow Transfer of S Line event=0x1d,umask=2 01 Secondary received a transfer that did not have sufficient MESI state unc_i_p2p_inserts uncore interconnect P2P Requests event=0x14 01 P2P requests from the ITC unc_i_p2p_occupancy uncore interconnect P2P Occupancy event=0x15 01 P2P B & S Queue Occupancy unc_i_p2p_transactions.cmpl uncore interconnect P2P Transactions; P2P completions event=0x13,umask=8 01 unc_i_p2p_transactions.loc uncore interconnect P2P Transactions; match if local only event=0x13,umask=0x40 01 unc_i_p2p_transactions.loc_and_tgt_match uncore interconnect P2P Transactions; match if local and target matches event=0x13,umask=0x80 01 unc_i_p2p_transactions.msg uncore interconnect P2P Transactions; P2P Message event=0x13,umask=4 01 unc_i_p2p_transactions.rd uncore interconnect P2P Transactions; P2P reads event=0x13,umask=1 01 unc_i_p2p_transactions.rem uncore interconnect P2P Transactions; Match if remote only event=0x13,umask=0x10 01 unc_i_p2p_transactions.rem_and_tgt_match uncore interconnect P2P Transactions; match if remote and target matches event=0x13,umask=0x20 01 unc_i_p2p_transactions.wr uncore interconnect P2P Transactions; P2P Writes event=0x13,umask=2 01 unc_i_snoop_resp.all_hit uncore interconnect Responses to snoops of any type that hit M, E, S or I line in the IIO event=0x12,umask=0x7e 01 Responses to snoops of any type (code, data, invalidate) that hit M, E, S or I line in the IIO unc_i_snoop_resp.all_hit_es uncore interconnect Responses to snoops of any type that hit E or S line in the IIO cache event=0x12,umask=0x74 01 Responses to snoops of any type (code, data, invalidate) that hit E or S line in the IIO cache unc_i_snoop_resp.all_hit_i uncore interconnect Responses to snoops of any type that hit I line in the IIO cache event=0x12,umask=0x72 01 Responses to snoops of any type (code, data, invalidate) that hit I line in the IIO cache unc_i_snoop_resp.all_hit_m uncore interconnect Responses to snoops of any type that hit M line in the IIO cache event=0x12,umask=0x78 01 Responses to snoops of any type (code, data, invalidate) that hit M line in the IIO cache unc_i_snoop_resp.all_miss uncore interconnect Responses to snoops of any type that miss the IIO cache event=0x12,umask=0x71 01 Responses to snoops of any type (code, data, invalidate) that miss the IIO cache unc_i_snoop_resp.hit_es uncore interconnect Snoop Responses; Hit E or S event=0x12,umask=4 01 unc_i_snoop_resp.hit_i uncore interconnect Snoop Responses; Hit I event=0x12,umask=2 01 unc_i_snoop_resp.hit_m uncore interconnect Snoop Responses; Hit M event=0x12,umask=8 01 unc_i_snoop_resp.miss uncore interconnect Snoop Responses; Miss event=0x12,umask=1 01 unc_i_snoop_resp.snpcode uncore interconnect Snoop Responses; SnpCode event=0x12,umask=0x10 01 unc_i_snoop_resp.snpdata uncore interconnect Snoop Responses; SnpData event=0x12,umask=0x20 01 unc_i_snoop_resp.snpinv uncore interconnect Snoop Responses; SnpInv event=0x12,umask=0x40 01 unc_i_transactions.atomic uncore interconnect Inbound Transaction Count; Atomic event=0x11,umask=0x10 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks the number of atomic transactions unc_i_transactions.other uncore interconnect Inbound Transaction Count; Other event=0x11,umask=0x20 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks the number of 'other' kinds of transactions unc_i_transactions.rd_pref uncore interconnect Inbound Transaction Count; Read Prefetches event=0x11,umask=4 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks the number of read prefetches unc_i_transactions.reads uncore interconnect Inbound Transaction Count; Reads event=0x11,umask=1 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks only read requests (not including read prefetches) unc_i_transactions.writes uncore interconnect Inbound Transaction Count; Writes event=0x11,umask=2 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks only write requests. Each write request should have a prefetch, so there is no need to explicitly track these requests. For writes that are tickled and have to retry, the counter will be incremented for each retry unc_i_transactions.wr_pref uncore interconnect Inbound write (fast path) requests received by the IRP event=0x11,umask=8 01 Inbound write (fast path) requests to coherent memory, received by the IRP resulting in write ownership requests issued by IRP to the mesh unc_i_txc_ak_inserts uncore interconnect AK Egress Allocations event=0xb 01 unc_i_txc_bl_drs_cycles_full uncore interconnect BL DRS Egress Cycles Full event=5 01 unc_i_txc_bl_drs_inserts uncore interconnect BL DRS Egress Inserts event=2 01 unc_i_txc_bl_drs_occupancy uncore interconnect BL DRS Egress Occupancy event=8 01 unc_i_txc_bl_ncb_cycles_full uncore interconnect BL NCB Egress Cycles Full event=6 01 unc_i_txc_bl_ncb_inserts uncore interconnect BL NCB Egress Inserts event=3 01 unc_i_txc_bl_ncb_occupancy uncore interconnect BL NCB Egress Occupancy event=9 01 unc_i_txc_bl_ncs_cycles_full uncore interconnect BL NCS Egress Cycles Full event=7 01 unc_i_txc_bl_ncs_inserts uncore interconnect BL NCS Egress Inserts event=4 01 unc_i_txc_bl_ncs_occupancy uncore interconnect BL NCS Egress Occupancy event=0xa 01 unc_i_txr2_ad_stall_credit_cycles uncore interconnect No AD Egress Credit Stalls event=0x1a 01 Counts the number times when it is not possible to issue a request to the R2PCIe because there are no AD Egress Credits available unc_i_txr2_bl_stall_credit_cycles uncore interconnect No BL Egress Credit Stalls event=0x1b 01 Counts the number times when it is not possible to issue data to the R2PCIe because there are no BL Egress Credits available unc_i_txs_data_inserts_ncb uncore interconnect Outbound Read Requests event=0xd 01 Counts the number of requests issued to the switch (towards the devices) unc_i_txs_data_inserts_ncs uncore interconnect Outbound Read Requests event=0xe 01 Counts the number of requests issued to the switch (towards the devices) unc_i_txs_request_occupancy uncore interconnect Outbound Request Queue Occupancy event=0xc 01 Accumulates the number of outstanding outbound requests from the IRP to the switch (towards the devices). This can be used in conjunction with the allocations event in order to calculate average latency of outbound requests uncore_m2m unc_m2m_ag0_ad_crd_acquired.tgr0 uncore interconnect CMS Agent0 AD Credits Acquired; For Transgress 0 event=0x80,umask=1 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired.tgr1 uncore interconnect CMS Agent0 AD Credits Acquired; For Transgress 1 event=0x80,umask=2 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired.tgr2 uncore interconnect CMS Agent0 AD Credits Acquired; For Transgress 2 event=0x80,umask=4 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired.tgr3 uncore interconnect CMS Agent0 AD Credits Acquired; For Transgress 3 event=0x80,umask=8 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired.tgr4 uncore interconnect CMS Agent0 AD Credits Acquired; For Transgress 4 event=0x80,umask=0x10 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired.tgr5 uncore interconnect CMS Agent0 AD Credits Acquired; For Transgress 5 event=0x80,umask=0x20 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy.tgr0 uncore interconnect CMS Agent0 AD Credits Occupancy; For Transgress 0 event=0x82,umask=1 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy.tgr1 uncore interconnect CMS Agent0 AD Credits Occupancy; For Transgress 1 event=0x82,umask=2 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy.tgr2 uncore interconnect CMS Agent0 AD Credits Occupancy; For Transgress 2 event=0x82,umask=4 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy.tgr3 uncore interconnect CMS Agent0 AD Credits Occupancy; For Transgress 3 event=0x82,umask=8 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy.tgr4 uncore interconnect CMS Agent0 AD Credits Occupancy; For Transgress 4 event=0x82,umask=0x10 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy.tgr5 uncore interconnect CMS Agent0 AD Credits Occupancy; For Transgress 5 event=0x82,umask=0x20 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired.tgr0 uncore interconnect CMS Agent0 BL Credits Acquired; For Transgress 0 event=0x88,umask=1 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired.tgr1 uncore interconnect CMS Agent0 BL Credits Acquired; For Transgress 1 event=0x88,umask=2 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired.tgr2 uncore interconnect CMS Agent0 BL Credits Acquired; For Transgress 2 event=0x88,umask=4 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired.tgr3 uncore interconnect CMS Agent0 BL Credits Acquired; For Transgress 3 event=0x88,umask=8 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired.tgr4 uncore interconnect CMS Agent0 BL Credits Acquired; For Transgress 4 event=0x88,umask=0x10 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired.tgr5 uncore interconnect CMS Agent0 BL Credits Acquired; For Transgress 5 event=0x88,umask=0x20 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy.tgr0 uncore interconnect CMS Agent0 BL Credits Occupancy; For Transgress 0 event=0x8a,umask=1 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy.tgr1 uncore interconnect CMS Agent0 BL Credits Occupancy; For Transgress 1 event=0x8a,umask=2 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy.tgr2 uncore interconnect CMS Agent0 BL Credits Occupancy; For Transgress 2 event=0x8a,umask=4 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy.tgr3 uncore interconnect CMS Agent0 BL Credits Occupancy; For Transgress 3 event=0x8a,umask=8 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy.tgr4 uncore interconnect CMS Agent0 BL Credits Occupancy; For Transgress 4 event=0x8a,umask=0x10 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy.tgr5 uncore interconnect CMS Agent0 BL Credits Occupancy; For Transgress 5 event=0x8a,umask=0x20 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired.tgr0 uncore interconnect CMS Agent1 AD Credits Acquired; For Transgress 0 event=0x84,umask=1 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired.tgr1 uncore interconnect CMS Agent1 AD Credits Acquired; For Transgress 1 event=0x84,umask=2 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired.tgr2 uncore interconnect CMS Agent1 AD Credits Acquired; For Transgress 2 event=0x84,umask=4 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired.tgr3 uncore interconnect CMS Agent1 AD Credits Acquired; For Transgress 3 event=0x84,umask=8 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired.tgr4 uncore interconnect CMS Agent1 AD Credits Acquired; For Transgress 4 event=0x84,umask=0x10 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired.tgr5 uncore interconnect CMS Agent1 AD Credits Acquired; For Transgress 5 event=0x84,umask=0x20 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy.tgr0 uncore interconnect CMS Agent1 AD Credits Occupancy; For Transgress 0 event=0x86,umask=1 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy.tgr1 uncore interconnect CMS Agent1 AD Credits Occupancy; For Transgress 1 event=0x86,umask=2 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy.tgr2 uncore interconnect CMS Agent1 AD Credits Occupancy; For Transgress 2 event=0x86,umask=4 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy.tgr3 uncore interconnect CMS Agent1 AD Credits Occupancy; For Transgress 3 event=0x86,umask=8 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy.tgr4 uncore interconnect CMS Agent1 AD Credits Occupancy; For Transgress 4 event=0x86,umask=0x10 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy.tgr5 uncore interconnect CMS Agent1 AD Credits Occupancy; For Transgress 5 event=0x86,umask=0x20 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy.tgr0 uncore interconnect CMS Agent1 BL Credits Occupancy; For Transgress 0 event=0x8e,umask=1 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy.tgr1 uncore interconnect CMS Agent1 BL Credits Occupancy; For Transgress 1 event=0x8e,umask=2 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy.tgr2 uncore interconnect CMS Agent1 BL Credits Occupancy; For Transgress 2 event=0x8e,umask=4 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy.tgr3 uncore interconnect CMS Agent1 BL Credits Occupancy; For Transgress 3 event=0x8e,umask=8 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy.tgr4 uncore interconnect CMS Agent1 BL Credits Occupancy; For Transgress 4 event=0x8e,umask=0x10 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy.tgr5 uncore interconnect CMS Agent1 BL Credits Occupancy; For Transgress 5 event=0x8e,umask=0x20 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_credits_acquired.tgr0 uncore interconnect CMS Agent1 BL Credits Acquired; For Transgress 0 event=0x8c,umask=1 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_credits_acquired.tgr1 uncore interconnect CMS Agent1 BL Credits Acquired; For Transgress 1 event=0x8c,umask=2 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_credits_acquired.tgr2 uncore interconnect CMS Agent1 BL Credits Acquired; For Transgress 2 event=0x8c,umask=4 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_credits_acquired.tgr3 uncore interconnect CMS Agent1 BL Credits Acquired; For Transgress 3 event=0x8c,umask=8 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_credits_acquired.tgr4 uncore interconnect CMS Agent1 BL Credits Acquired; For Transgress 4 event=0x8c,umask=0x10 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_credits_acquired.tgr5 uncore interconnect CMS Agent1 BL Credits Acquired; For Transgress 5 event=0x8c,umask=0x20 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_bypass_m2m_egress.not_taken uncore interconnect Traffic in which the M2M to iMC Bypass was not taken event=0x22,umask=2 01 Counts traffic in which the M2M (Mesh to Memory) to iMC (Memory Controller) bypass was not taken unc_m2m_bypass_m2m_egress.taken uncore interconnect M2M to iMC Bypass; Taken event=0x22,umask=1 01 unc_m2m_bypass_m2m_ingress.not_taken uncore interconnect M2M to iMC Bypass; Not Taken event=0x21,umask=2 01 unc_m2m_bypass_m2m_ingress.taken uncore interconnect M2M to iMC Bypass; Taken event=0x21,umask=1 01 unc_m2m_clockticks uncore interconnect Cycles - at UCLK event=0 01 unc_m2m_cms_clockticks uncore interconnect CMS Clockticks event=0xc0 01 unc_m2m_direct2core_not_taken_dirstate uncore interconnect Cycles when direct to core mode (which bypasses the CHA) was disabled event=0x24 01 Counts cycles when direct to core mode (which bypasses the CHA) was disabled unc_m2m_direct2core_taken uncore interconnect Messages sent direct to core (bypassing the CHA) event=0x23 01 Counts when messages were sent direct to core (bypassing the CHA) unc_m2m_direct2core_txn_override uncore interconnect Number of reads in which direct to core transaction were overridden event=0x25 01 Counts reads in which direct to core transactions (which would have bypassed the CHA) were overridden unc_m2m_direct2upi_not_taken_credits uncore interconnect Number of reads in which direct to Intel(R) UPI transactions were overridden event=0x28 01 Counts reads in which direct to Intel(R) Ultra Path Interconnect (UPI) transactions (which would have bypassed the CHA) were overridden unc_m2m_direct2upi_not_taken_dirstate uncore interconnect Cycles when direct to Intel(R) UPI was disabled event=0x27 01 Counts cycles when the ability to send messages direct to the Intel(R) Ultra Path Interconnect (bypassing the CHA) was disabled unc_m2m_direct2upi_taken uncore interconnect Messages sent direct to the Intel(R) UPI event=0x26 01 Counts when messages were sent direct to the Intel(R) Ultra Path Interconnect (bypassing the CHA) unc_m2m_direct2upi_txn_override uncore interconnect Number of reads that a message sent direct2 Intel(R) UPI was overridden event=0x29 01 Counts when a read message that was sent direct to the Intel(R) Ultra Path Interconnect (bypassing the CHA) was overridden unc_m2m_directory_hit.clean_a uncore interconnect Directory Hit; On NonDirty Line in A State event=0x2a,umask=0x80 01 unc_m2m_directory_hit.clean_i uncore interconnect Directory Hit; On NonDirty Line in I State event=0x2a,umask=0x10 01 unc_m2m_directory_hit.clean_p uncore interconnect Directory Hit; On NonDirty Line in L State event=0x2a,umask=0x40 01 unc_m2m_directory_hit.clean_s uncore interconnect Directory Hit; On NonDirty Line in S State event=0x2a,umask=0x20 01 unc_m2m_directory_hit.dirty_a uncore interconnect Directory Hit; On Dirty Line in A State event=0x2a,umask=8 01 unc_m2m_directory_hit.dirty_i uncore interconnect Directory Hit; On Dirty Line in I State event=0x2a,umask=1 01 unc_m2m_directory_hit.dirty_p uncore interconnect Directory Hit; On Dirty Line in L State event=0x2a,umask=4 01 unc_m2m_directory_hit.dirty_s uncore interconnect Directory Hit; On Dirty Line in S State event=0x2a,umask=2 01 unc_m2m_directory_lookup.any uncore interconnect Multi-socket cacheline Directory lookups (any state found) event=0x2d,umask=1 01 Counts when the M2M (Mesh to Memory) looks into the multi-socket cacheline Directory state, and found the cacheline marked in Any State (A, I, S or unused) unc_m2m_directory_lookup.state_a uncore interconnect Multi-socket cacheline Directory lookups (cacheline found in A state) event=0x2d,umask=8 01 Counts when the M2M (Mesh to Memory) looks into the multi-socket cacheline Directory state, and found the cacheline marked in the A (SnoopAll) state, indicating the cacheline is stored in another socket in any state, and we must snoop the other sockets to make sure we get the latest data. The data may be stored in any state in the local socket unc_m2m_directory_lookup.state_i uncore interconnect Multi-socket cacheline Directory lookup (cacheline found in I state) event=0x2d,umask=2 01 Counts when the M2M (Mesh to Memory) looks into the multi-socket cacheline Directory state , and found the cacheline marked in the I (Invalid) state indicating the cacheline is not stored in another socket, and so there is no need to snoop the other sockets for the latest data. The data may be stored in any state in the local socket unc_m2m_directory_lookup.state_s uncore interconnect Multi-socket cacheline Directory lookup (cacheline found in S state) event=0x2d,umask=4 01 Counts when the M2M (Mesh to Memory) looks into the multi-socket cacheline Directory state , and found the cacheline marked in the S (Shared) state indicating the cacheline is either stored in another socket in the S(hared) state , and so there is no need to snoop the other sockets for the latest data. The data may be stored in any state in the local socket unc_m2m_directory_miss.clean_a uncore interconnect Directory Miss; On NonDirty Line in A State event=0x2b,umask=0x80 01 unc_m2m_directory_miss.clean_i uncore interconnect Directory Miss; On NonDirty Line in I State event=0x2b,umask=0x10 01 unc_m2m_directory_miss.clean_p uncore interconnect Directory Miss; On NonDirty Line in L State event=0x2b,umask=0x40 01 unc_m2m_directory_miss.clean_s uncore interconnect Directory Miss; On NonDirty Line in S State event=0x2b,umask=0x20 01 unc_m2m_directory_miss.dirty_a uncore interconnect Directory Miss; On Dirty Line in A State event=0x2b,umask=8 01 unc_m2m_directory_miss.dirty_i uncore interconnect Directory Miss; On Dirty Line in I State event=0x2b,umask=1 01 unc_m2m_directory_miss.dirty_p uncore interconnect Directory Miss; On Dirty Line in L State event=0x2b,umask=4 01 unc_m2m_directory_miss.dirty_s uncore interconnect Directory Miss; On Dirty Line in S State event=0x2b,umask=2 01 unc_m2m_directory_update.a2i uncore interconnect Multi-socket cacheline Directory update from A to I event=0x2e,umask=0x20 01 Counts when the M2M (Mesh to Memory) updates the multi-socket cacheline Directory state from A (SnoopAll) to I (Invalid) unc_m2m_directory_update.a2s uncore interconnect Multi-socket cacheline Directory update from A to S event=0x2e,umask=0x40 01 Counts when the M2M (Mesh to Memory) updates the multi-socket cacheline Directory state from A (SnoopAll) to S (Shared) unc_m2m_directory_update.any uncore interconnect Multi-socket cacheline Directory update from/to Any state event=0x2e,umask=1 01 Counts when the M2M (Mesh to Memory) updates the multi-socket cacheline Directory to a new state unc_m2m_directory_update.i2a uncore interconnect Multi-socket cacheline Directory update from I to A event=0x2e,umask=4 01 Counts when the M2M (Mesh to Memory) updates the multi-socket cacheline Directory state from I (Invalid) to A (SnoopAll) unc_m2m_directory_update.i2s uncore interconnect Multi-socket cacheline Directory update from I to S event=0x2e,umask=2 01 Counts when the M2M (Mesh to Memory) updates the multi-socket cacheline Directory state from I (Invalid) to S (Shared) unc_m2m_directory_update.s2a uncore interconnect Multi-socket cacheline Directory update from S to A event=0x2e,umask=0x10 01 Counts when the M2M (Mesh to Memory) updates the multi-socket cacheline Directory state from S (Shared) to A (SnoopAll) unc_m2m_directory_update.s2i uncore interconnect Multi-socket cacheline Directory update from S to I event=0x2e,umask=8 01 Counts when the M2M (Mesh to Memory) updates the multi-socket cacheline Directory state from S (Shared) to I (Invalid) unc_m2m_egress_ordering.iv_snoopgo_dn uncore interconnect Egress Blocking due to Ordering requirements; Down event=0xae,umask=4 01 Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m2m_egress_ordering.iv_snoopgo_up uncore interconnect Egress Blocking due to Ordering requirements; Up event=0xae,umask=1 01 Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m2m_fast_asserted.horz uncore interconnect FaST wire asserted; Horizontal event=0xa5,umask=2 01 Counts the number of cycles either the local or incoming distress signals are asserted. Incoming distress includes up, dn and across unc_m2m_fast_asserted.vert uncore interconnect FaST wire asserted; Vertical event=0xa5,umask=1 01 Counts the number of cycles either the local or incoming distress signals are asserted. Incoming distress includes up, dn and across unc_m2m_horz_ring_ad_in_use.left_even uncore interconnect Horizontal AD Ring In Use; Left and Even event=0xa7,umask=1 01 Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ad_in_use.left_odd uncore interconnect Horizontal AD Ring In Use; Left and Odd event=0xa7,umask=2 01 Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ad_in_use.right_even uncore interconnect Horizontal AD Ring In Use; Right and Even event=0xa7,umask=4 01 Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ad_in_use.right_odd uncore interconnect Horizontal AD Ring In Use; Right and Odd event=0xa7,umask=8 01 Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ak_in_use.left_even uncore interconnect Horizontal AK Ring In Use; Left and Even event=0xa9,umask=1 01 Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ak_in_use.left_odd uncore interconnect Horizontal AK Ring In Use; Left and Odd event=0xa9,umask=2 01 Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ak_in_use.right_even uncore interconnect Horizontal AK Ring In Use; Right and Even event=0xa9,umask=4 01 Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ak_in_use.right_odd uncore interconnect Horizontal AK Ring In Use; Right and Odd event=0xa9,umask=8 01 Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_bl_in_use.left_even uncore interconnect Horizontal BL Ring in Use; Left and Even event=0xab,umask=1 01 Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_bl_in_use.left_odd uncore interconnect Horizontal BL Ring in Use; Left and Odd event=0xab,umask=2 01 Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_bl_in_use.right_even uncore interconnect Horizontal BL Ring in Use; Right and Even event=0xab,umask=4 01 Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_bl_in_use.right_odd uncore interconnect Horizontal BL Ring in Use; Right and Odd event=0xab,umask=8 01 Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_iv_in_use.left uncore interconnect Horizontal IV Ring in Use; Left event=0xad,umask=1 01 Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m2m_horz_ring_iv_in_use.right uncore interconnect Horizontal IV Ring in Use; Right event=0xad,umask=4 01 Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m2m_imc_reads.all uncore interconnect Reads to iMC issued event=0x37,umask=4 01 Counts when the M2M (Mesh to Memory) issues reads to the iMC (Memory Controller) unc_m2m_imc_reads.from_transgress uncore interconnect M2M Reads Issued to iMC; All, regardless of priority event=0x37,umask=0x10 01 unc_m2m_imc_reads.isoch uncore interconnect M2M Reads Issued to iMC; Critical Priority event=0x37,umask=2 01 unc_m2m_imc_reads.normal uncore interconnect Reads to iMC issued at Normal Priority (Non-Isochronous) event=0x37,umask=1 01 Counts when the M2M (Mesh to Memory) issues reads to the iMC (Memory Controller). It only counts normal priority non-isochronous reads unc_m2m_imc_reads.to_pmm uncore interconnect Read requests to Intel(R) Optane(TM) DC persistent memory issued to the iMC from M2M event=0x37,umask=8 01 M2M Reads Issued to iMC; All, regardless of priority unc_m2m_imc_writes.all uncore interconnect Writes to iMC issued event=0x38,umask=0x10 01 Counts when the M2M (Mesh to Memory) issues writes to the iMC (Memory Controller) unc_m2m_imc_writes.from_transgress uncore interconnect M2M Writes Issued to iMC; All, regardless of priority event=0x38,umask=0x40 01 unc_m2m_imc_writes.full uncore interconnect M2M Writes Issued to iMC; Full Line Non-ISOCH event=0x38,umask=1 01 unc_m2m_imc_writes.full_isoch uncore interconnect M2M Writes Issued to iMC; ISOCH Full Line event=0x38,umask=4 01 unc_m2m_imc_writes.ni uncore interconnect M2M Writes Issued to iMC; All, regardless of priority event=0x38,umask=0x80 01 unc_m2m_imc_writes.partial uncore interconnect Partial Non-Isochronous writes to the iMC event=0x38,umask=2 01 Counts when the M2M (Mesh to Memory) issues partial writes to the iMC (Memory Controller). It only counts normal priority non-isochronous writes unc_m2m_imc_writes.partial_isoch uncore interconnect M2M Writes Issued to iMC; ISOCH Partial event=0x38,umask=8 01 unc_m2m_imc_writes.to_pmm uncore interconnect Write requests to Intel(R) Optane(TM) DC persistent memory issued to the iMC from M2M event=0x38,umask=0x20 01 M2M Writes Issued to iMC; All, regardless of priority unc_m2m_pkt_match.mc uncore interconnect Number Packet Header Matches; MC Match event=0x4c,umask=2 01 unc_m2m_pkt_match.mesh uncore interconnect Number Packet Header Matches; Mesh Match event=0x4c,umask=1 01 unc_m2m_pmm_rpq_cycles_reg_credits.chn0 uncore interconnect M2M->iMC RPQ Cycles w/Credits - Regular; Channel 0 event=0x4f,umask=1 01 unc_m2m_pmm_rpq_cycles_reg_credits.chn1 uncore interconnect M2M->iMC RPQ Cycles w/Credits - Regular; Channel 1 event=0x4f,umask=2 01 unc_m2m_pmm_rpq_cycles_reg_credits.chn2 uncore interconnect M2M->iMC RPQ Cycles w/Credits - Regular; Channel 2 event=0x4f,umask=4 01 unc_m2m_pmm_wpq_cycles_reg_credits.chn0 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Regular; Channel 0 event=0x51,umask=1 01 unc_m2m_pmm_wpq_cycles_reg_credits.chn1 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Regular; Channel 1 event=0x51,umask=2 01 unc_m2m_pmm_wpq_cycles_reg_credits.chn2 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Regular; Channel 2 event=0x51,umask=4 01 unc_m2m_prefcam_cycles_full uncore interconnect Prefetch CAM Cycles Full event=0x53 01 unc_m2m_prefcam_cycles_ne uncore interconnect Prefetch CAM Cycles Not Empty event=0x54 01 unc_m2m_prefcam_demand_promotions uncore interconnect Prefetch requests that got turn into a demand request event=0x56 01 Counts when the M2M (Mesh to Memory) promotes a outstanding request in the prefetch queue due to a subsequent demand read request that entered the M2M with the same address. Explanatory Side Note: The Prefetch queue is made of CAM (Content Addressable Memory) unc_m2m_prefcam_inserts uncore interconnect Inserts into the Memory Controller Prefetch Queue event=0x57 01 Counts when the M2M (Mesh to Memory) receives a prefetch request and inserts it into its outstanding prefetch queue. Explanatory Side Note: the prefect queue is made from CAM: Content Addressable Memory unc_m2m_prefcam_occupancy uncore interconnect Prefetch CAM Occupancy event=0x55 01 unc_m2m_ring_bounces_horz.ad uncore interconnect Messages that bounced on the Horizontal Ring.; AD event=0xa1,umask=1 01 Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m2m_ring_bounces_horz.ak uncore interconnect Messages that bounced on the Horizontal Ring.; AK event=0xa1,umask=2 01 Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m2m_ring_bounces_horz.bl uncore interconnect Messages that bounced on the Horizontal Ring.; BL event=0xa1,umask=4 01 Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m2m_ring_bounces_horz.iv uncore interconnect Messages that bounced on the Horizontal Ring.; IV event=0xa1,umask=8 01 Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m2m_ring_bounces_vert.ad uncore interconnect Messages that bounced on the Vertical Ring.; AD event=0xa0,umask=1 01 Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2m_ring_bounces_vert.ak uncore interconnect Messages that bounced on the Vertical Ring.; Acknowledgements to core event=0xa0,umask=2 01 Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2m_ring_bounces_vert.bl uncore interconnect Messages that bounced on the Vertical Ring.; Data Responses to core event=0xa0,umask=4 01 Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2m_ring_bounces_vert.iv uncore interconnect Messages that bounced on the Vertical Ring.; Snoops of processor's cache event=0xa0,umask=8 01 Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2m_ring_sink_starved_horz.ad uncore interconnect Sink Starvation on Horizontal Ring; AD event=0xa3,umask=1 01 unc_m2m_ring_sink_starved_horz.ak uncore interconnect Sink Starvation on Horizontal Ring; AK event=0xa3,umask=2 01 unc_m2m_ring_sink_starved_horz.ak_ag1 uncore interconnect Sink Starvation on Horizontal Ring; Acknowledgements to Agent 1 event=0xa3,umask=0x20 01 unc_m2m_ring_sink_starved_horz.bl uncore interconnect Sink Starvation on Horizontal Ring; BL event=0xa3,umask=4 01 unc_m2m_ring_sink_starved_horz.iv uncore interconnect Sink Starvation on Horizontal Ring; IV event=0xa3,umask=8 01 unc_m2m_ring_sink_starved_vert.ad uncore interconnect Sink Starvation on Vertical Ring; AD event=0xa2,umask=1 01 unc_m2m_ring_sink_starved_vert.ak uncore interconnect Sink Starvation on Vertical Ring; Acknowledgements to core event=0xa2,umask=2 01 unc_m2m_ring_sink_starved_vert.bl uncore interconnect Sink Starvation on Vertical Ring; Data Responses to core event=0xa2,umask=4 01 unc_m2m_ring_sink_starved_vert.iv uncore interconnect Sink Starvation on Vertical Ring; Snoops of processor's cache event=0xa2,umask=8 01 unc_m2m_ring_src_thrtl uncore interconnect Source Throttle event=0xa4 01 unc_m2m_rpq_cycles_no_spec_credits.chn0 uncore interconnect This event is deprecated. Refer to new event UNC_M2M_RPQ_CYCLES_SPEC_CREDITS.CHN0 event=0x44,umask=1 11 unc_m2m_rpq_cycles_no_spec_credits.chn1 uncore interconnect This event is deprecated. Refer to new event UNC_M2M_RPQ_CYCLES_SPEC_CREDITS.CHN1 event=0x44,umask=2 11 unc_m2m_rpq_cycles_no_spec_credits.chn2 uncore interconnect This event is deprecated. Refer to new event UNC_M2M_RPQ_CYCLES_SPEC_CREDITS.CHN2 event=0x44,umask=4 11 unc_m2m_rpq_cycles_reg_credits.chn0 uncore interconnect M2M to iMC RPQ Cycles w/Credits - Regular; Channel 0 event=0x43,umask=1 01 unc_m2m_rpq_cycles_reg_credits.chn1 uncore interconnect M2M to iMC RPQ Cycles w/Credits - Regular; Channel 1 event=0x43,umask=2 01 unc_m2m_rpq_cycles_reg_credits.chn2 uncore interconnect M2M to iMC RPQ Cycles w/Credits - Regular; Channel 2 event=0x43,umask=4 01 unc_m2m_rpq_cycles_spec_credits.chn0 uncore interconnect M2M to iMC RPQ Cycles w/Credits - Special; Channel 0 event=0x44,umask=1 01 unc_m2m_rpq_cycles_spec_credits.chn1 uncore interconnect M2M to iMC RPQ Cycles w/Credits - Special; Channel 1 event=0x44,umask=2 01 unc_m2m_rpq_cycles_spec_credits.chn2 uncore interconnect M2M to iMC RPQ Cycles w/Credits - Special; Channel 2 event=0x44,umask=4 01 unc_m2m_rxc_ad_cycles_full uncore interconnect AD Ingress (from CMS) Full event=4 01 unc_m2m_rxc_ad_cycles_ne uncore interconnect AD Ingress (from CMS) Not Empty event=3 01 unc_m2m_rxc_ad_inserts uncore interconnect AD Ingress (from CMS) Queue Inserts event=1 01 Counts when the a new entry is Received(RxC) and then added to the AD (Address Ring) Ingress Queue from the CMS (Common Mesh Stop). This is generally used for reads, and unc_m2m_rxc_ad_occupancy uncore interconnect AD Ingress (from CMS) Occupancy event=2 01 unc_m2m_rxc_bl_cycles_full uncore interconnect BL Ingress (from CMS) Full event=8 01 unc_m2m_rxc_bl_cycles_ne uncore interconnect BL Ingress (from CMS) Not Empty event=7 01 unc_m2m_rxc_bl_inserts uncore interconnect BL Ingress (from CMS) Allocations event=5 01 unc_m2m_rxc_bl_occupancy uncore interconnect BL Ingress (from CMS) Occupancy event=6 01 unc_m2m_rxr_busy_starved.ad_bnc uncore interconnect Transgress Injection Starvation; AD - Bounce event=0xb4,umask=1 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m2m_rxr_busy_starved.ad_crd uncore interconnect Transgress Injection Starvation; AD - Credit event=0xb4,umask=0x10 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m2m_rxr_busy_starved.bl_bnc uncore interconnect Transgress Injection Starvation; BL - Bounce event=0xb4,umask=4 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m2m_rxr_busy_starved.bl_crd uncore interconnect Transgress Injection Starvation; BL - Credit event=0xb4,umask=0x40 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m2m_rxr_bypass.ad_bnc uncore interconnect Transgress Ingress Bypass; AD - Bounce event=0xb2,umask=1 01 Number of packets bypassing the CMS Ingress unc_m2m_rxr_bypass.ad_crd uncore interconnect Transgress Ingress Bypass; AD - Credit event=0xb2,umask=0x10 01 Number of packets bypassing the CMS Ingress unc_m2m_rxr_bypass.ak_bnc uncore interconnect Transgress Ingress Bypass; AK - Bounce event=0xb2,umask=2 01 Number of packets bypassing the CMS Ingress unc_m2m_rxr_bypass.bl_bnc uncore interconnect Transgress Ingress Bypass; BL - Bounce event=0xb2,umask=4 01 Number of packets bypassing the CMS Ingress unc_m2m_rxr_bypass.bl_crd uncore interconnect Transgress Ingress Bypass; BL - Credit event=0xb2,umask=0x40 01 Number of packets bypassing the CMS Ingress unc_m2m_rxr_bypass.iv_bnc uncore interconnect Transgress Ingress Bypass; IV - Bounce event=0xb2,umask=8 01 Number of packets bypassing the CMS Ingress unc_m2m_rxr_crd_starved.ad_bnc uncore interconnect Transgress Injection Starvation; AD - Bounce event=0xb3,umask=1 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved.ad_crd uncore interconnect Transgress Injection Starvation; AD - Credit event=0xb3,umask=0x10 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved.ak_bnc uncore interconnect Transgress Injection Starvation; AK - Bounce event=0xb3,umask=2 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved.bl_bnc uncore interconnect Transgress Injection Starvation; BL - Bounce event=0xb3,umask=4 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved.bl_crd uncore interconnect Transgress Injection Starvation; BL - Credit event=0xb3,umask=0x40 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved.ifv uncore interconnect Transgress Injection Starvation; IFV - Credit event=0xb3,umask=0x80 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved.iv_bnc uncore interconnect Transgress Injection Starvation; IV - Bounce event=0xb3,umask=8 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_inserts.ad_bnc uncore interconnect Transgress Ingress Allocations; AD - Bounce event=0xb1,umask=1 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_inserts.ad_crd uncore interconnect Transgress Ingress Allocations; AD - Credit event=0xb1,umask=0x10 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_inserts.ak_bnc uncore interconnect Transgress Ingress Allocations; AK - Bounce event=0xb1,umask=2 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_inserts.bl_bnc uncore interconnect Transgress Ingress Allocations; BL - Bounce event=0xb1,umask=4 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_inserts.bl_crd uncore interconnect Transgress Ingress Allocations; BL - Credit event=0xb1,umask=0x40 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_inserts.iv_bnc uncore interconnect Transgress Ingress Allocations; IV - Bounce event=0xb1,umask=8 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.ad_bnc uncore interconnect Transgress Ingress Occupancy; AD - Bounce event=0xb0,umask=1 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.ad_crd uncore interconnect Transgress Ingress Occupancy; AD - Credit event=0xb0,umask=0x10 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.ak_bnc uncore interconnect Transgress Ingress Occupancy; AK - Bounce event=0xb0,umask=2 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.bl_bnc uncore interconnect Transgress Ingress Occupancy; BL - Bounce event=0xb0,umask=4 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.bl_crd uncore interconnect Transgress Ingress Occupancy; BL - Credit event=0xb0,umask=0x40 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.iv_bnc uncore interconnect Transgress Ingress Occupancy; IV - Bounce event=0xb0,umask=8 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_stall_no_txr_horz_crd_ad_ag0.tgr0 uncore interconnect Stall on No AD Agent0 Transgress Credits; For Transgress 0 event=0xd0,umask=1 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_ad_ag0.tgr1 uncore interconnect Stall on No AD Agent0 Transgress Credits; For Transgress 1 event=0xd0,umask=2 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_ad_ag0.tgr2 uncore interconnect Stall on No AD Agent0 Transgress Credits; For Transgress 2 event=0xd0,umask=4 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_ad_ag0.tgr3 uncore interconnect Stall on No AD Agent0 Transgress Credits; For Transgress 3 event=0xd0,umask=8 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_ad_ag0.tgr4 uncore interconnect Stall on No AD Agent0 Transgress Credits; For Transgress 4 event=0xd0,umask=0x10 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_ad_ag0.tgr5 uncore interconnect Stall on No AD Agent0 Transgress Credits; For Transgress 5 event=0xd0,umask=0x20 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_ad_ag1.tgr0 uncore interconnect Stall on No AD Agent1 Transgress Credits; For Transgress 0 event=0xd2,umask=1 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_ad_ag1.tgr1 uncore interconnect Stall on No AD Agent1 Transgress Credits; For Transgress 1 event=0xd2,umask=2 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_ad_ag1.tgr2 uncore interconnect Stall on No AD Agent1 Transgress Credits; For Transgress 2 event=0xd2,umask=4 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_ad_ag1.tgr3 uncore interconnect Stall on No AD Agent1 Transgress Credits; For Transgress 3 event=0xd2,umask=8 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_ad_ag1.tgr4 uncore interconnect Stall on No AD Agent1 Transgress Credits; For Transgress 4 event=0xd2,umask=0x10 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_ad_ag1.tgr5 uncore interconnect Stall on No AD Agent1 Transgress Credits; For Transgress 5 event=0xd2,umask=0x20 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_bl_ag0.tgr0 uncore interconnect Stall on No BL Agent0 Transgress Credits; For Transgress 0 event=0xd4,umask=1 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_bl_ag0.tgr1 uncore interconnect Stall on No BL Agent0 Transgress Credits; For Transgress 1 event=0xd4,umask=2 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_bl_ag0.tgr2 uncore interconnect Stall on No BL Agent0 Transgress Credits; For Transgress 2 event=0xd4,umask=4 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_bl_ag0.tgr3 uncore interconnect Stall on No BL Agent0 Transgress Credits; For Transgress 3 event=0xd4,umask=8 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_bl_ag0.tgr4 uncore interconnect Stall on No BL Agent0 Transgress Credits; For Transgress 4 event=0xd4,umask=0x10 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_bl_ag0.tgr5 uncore interconnect Stall on No BL Agent0 Transgress Credits; For Transgress 5 event=0xd4,umask=0x20 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_bl_ag1.tgr0 uncore interconnect Stall on No BL Agent1 Transgress Credits; For Transgress 0 event=0xd6,umask=1 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_bl_ag1.tgr1 uncore interconnect Stall on No BL Agent1 Transgress Credits; For Transgress 1 event=0xd6,umask=2 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_bl_ag1.tgr2 uncore interconnect Stall on No BL Agent1 Transgress Credits; For Transgress 2 event=0xd6,umask=4 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_bl_ag1.tgr3 uncore interconnect Stall on No BL Agent1 Transgress Credits; For Transgress 3 event=0xd6,umask=8 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_bl_ag1.tgr4 uncore interconnect Stall on No BL Agent1 Transgress Credits; For Transgress 4 event=0xd6,umask=0x10 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_bl_ag1.tgr5 uncore interconnect Stall on No BL Agent1 Transgress Credits; For Transgress 5 event=0xd6,umask=0x20 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_tag_hit.nm_rd_hit_clean uncore interconnect Clean line read hits(Regular and RFO) to Near Memory(DRAM cache) in Memory Mode and regular reads to DRAM in 1LM event=0x2c,umask=1 01 Tag Hit; Read Hit from NearMem, Clean Line unc_m2m_tag_hit.nm_rd_hit_dirty uncore interconnect Dirty line read hits(Regular and RFO) to Near Memory(DRAM cache) in Memory Mode event=0x2c,umask=2 01 Tag Hit; Read Hit from NearMem, Dirty Line unc_m2m_tag_hit.nm_ufill_hit_clean uncore interconnect Clean line underfill read hits to Near Memory(DRAM cache) in Memory Mode event=0x2c,umask=4 01 Tag Hit; Underfill Rd Hit from NearMem, Clean Line unc_m2m_tag_hit.nm_ufill_hit_dirty uncore interconnect Dirty line underfill read hits to Near Memory(DRAM cache) in Memory Mode event=0x2c,umask=8 01 Tag Hit; Underfill Rd Hit from NearMem, Dirty Line unc_m2m_tgr_ad_credits uncore interconnect Number AD Ingress Credits event=0x41 01 unc_m2m_tgr_bl_credits uncore interconnect Number BL Ingress Credits event=0x42 01 unc_m2m_tracker_cycles_full.ch0 uncore interconnect Tracker Cycles Full; Channel 0 event=0x45,umask=1 01 unc_m2m_tracker_cycles_full.ch1 uncore interconnect Tracker Cycles Full; Channel 1 event=0x45,umask=2 01 unc_m2m_tracker_cycles_full.ch2 uncore interconnect Tracker Cycles Full; Channel 2 event=0x45,umask=4 01 unc_m2m_tracker_cycles_ne.ch0 uncore interconnect Tracker Cycles Not Empty; Channel 0 event=0x46,umask=1 01 unc_m2m_tracker_cycles_ne.ch1 uncore interconnect Tracker Cycles Not Empty; Channel 1 event=0x46,umask=2 01 unc_m2m_tracker_cycles_ne.ch2 uncore interconnect Tracker Cycles Not Empty; Channel 2 event=0x46,umask=4 01 unc_m2m_tracker_inserts.ch0 uncore interconnect Tracker Inserts; Channel 0 event=0x49,umask=1 01 unc_m2m_tracker_inserts.ch1 uncore interconnect Tracker Inserts; Channel 1 event=0x49,umask=2 01 unc_m2m_tracker_inserts.ch2 uncore interconnect Tracker Inserts; Channel 2 event=0x49,umask=4 01 unc_m2m_tracker_occupancy.ch0 uncore interconnect Tracker Occupancy; Channel 0 event=0x47,umask=1 01 unc_m2m_tracker_occupancy.ch1 uncore interconnect Tracker Occupancy; Channel 1 event=0x47,umask=2 01 unc_m2m_tracker_occupancy.ch2 uncore interconnect Tracker Occupancy; Channel 2 event=0x47,umask=4 01 unc_m2m_tracker_pending_occupancy uncore interconnect Data Pending Occupancy event=0x48 01 unc_m2m_txc_ad_credits_acquired uncore interconnect AD Egress (to CMS) Credit Acquired event=0xd 01 unc_m2m_txc_ad_credit_occupancy uncore interconnect AD Egress (to CMS) Credits Occupancy event=0xe 01 unc_m2m_txc_ad_cycles_full uncore interconnect AD Egress (to CMS) Full event=0xc 01 unc_m2m_txc_ad_cycles_ne uncore interconnect AD Egress (to CMS) Not Empty event=0xb 01 unc_m2m_txc_ad_inserts uncore interconnect AD Egress (to CMS) Allocations event=9 01 unc_m2m_txc_ad_no_credit_cycles uncore interconnect Cycles with No AD Egress (to CMS) Credits event=0xf 01 unc_m2m_txc_ad_no_credit_stalled uncore interconnect Cycles Stalled with No AD Egress (to CMS) Credits event=0x10 01 unc_m2m_txc_ad_occupancy uncore interconnect AD Egress (to CMS) Occupancy event=0xa 01 unc_m2m_txc_ak.crd_cbo uncore interconnect Outbound Ring Transactions on AK; CRD Transactions to Cbo event=0x39,umask=2 01 unc_m2m_txc_ak.ndr uncore interconnect Outbound Ring Transactions on AK; NDR Transactions event=0x39,umask=1 01 unc_m2m_txc_ak_credits_acquired.cms0 uncore interconnect AK Egress (to CMS) Credit Acquired; Common Mesh Stop - Near Side event=0x1d,umask=1 01 unc_m2m_txc_ak_credits_acquired.cms1 uncore interconnect AK Egress (to CMS) Credit Acquired; Common Mesh Stop - Far Side event=0x1d,umask=2 01 unc_m2m_txc_ak_credit_occupancy.cms0 uncore interconnect AK Egress (to CMS) Credits Occupancy; Common Mesh Stop - Near Side event=0x1e,umask=1 01 unc_m2m_txc_ak_credit_occupancy.cms1 uncore interconnect AK Egress (to CMS) Credits Occupancy; Common Mesh Stop - Far Side event=0x1e,umask=2 01 unc_m2m_txc_ak_cycles_full.all uncore interconnect AK Egress (to CMS) Full; All event=0x14,umask=3 01 unc_m2m_txc_ak_cycles_full.cms0 uncore interconnect AK Egress (to CMS) Full; Common Mesh Stop - Near Side event=0x14,umask=1 01 unc_m2m_txc_ak_cycles_full.cms1 uncore interconnect AK Egress (to CMS) Full; Common Mesh Stop - Far Side event=0x14,umask=2 01 unc_m2m_txc_ak_cycles_full.rdcrd0 uncore interconnect AK Egress (to CMS) Full; Read Credit Request event=0x14,umask=8 01 unc_m2m_txc_ak_cycles_full.rdcrd1 uncore interconnect AK Egress (to CMS) Full; Read Credit Request event=0x14,umask=0x88 01 unc_m2m_txc_ak_cycles_full.wrcmp0 uncore interconnect AK Egress (to CMS) Full; Write Compare Request event=0x14,umask=0x20 01 unc_m2m_txc_ak_cycles_full.wrcmp1 uncore interconnect AK Egress (to CMS) Full; Write Compare Request event=0x14,umask=0xa0 01 unc_m2m_txc_ak_cycles_full.wrcrd0 uncore interconnect AK Egress (to CMS) Full; Write Credit Request event=0x14,umask=0x10 01 unc_m2m_txc_ak_cycles_full.wrcrd1 uncore interconnect AK Egress (to CMS) Full; Write Credit Request event=0x14,umask=0x90 01 unc_m2m_txc_ak_cycles_ne.all uncore interconnect AK Egress (to CMS) Not Empty; All event=0x13,umask=3 01 unc_m2m_txc_ak_cycles_ne.cms0 uncore interconnect AK Egress (to CMS) Not Empty; Common Mesh Stop - Near Side event=0x13,umask=1 01 unc_m2m_txc_ak_cycles_ne.cms1 uncore interconnect AK Egress (to CMS) Not Empty; Common Mesh Stop - Far Side event=0x13,umask=2 01 unc_m2m_txc_ak_cycles_ne.rdcrd uncore interconnect AK Egress (to CMS) Not Empty; Read Credit Request event=0x13,umask=8 01 unc_m2m_txc_ak_cycles_ne.wrcmp uncore interconnect AK Egress (to CMS) Not Empty; Write Compare Request event=0x13,umask=0x20 01 unc_m2m_txc_ak_cycles_ne.wrcrd uncore interconnect AK Egress (to CMS) Not Empty; Write Credit Request event=0x13,umask=0x10 01 unc_m2m_txc_ak_inserts.all uncore interconnect AK Egress (to CMS) Allocations; All event=0x11,umask=3 01 unc_m2m_txc_ak_inserts.cms0 uncore interconnect AK Egress (to CMS) Allocations; Common Mesh Stop - Near Side event=0x11,umask=1 01 unc_m2m_txc_ak_inserts.cms1 uncore interconnect AK Egress (to CMS) Allocations; Common Mesh Stop - Far Side event=0x11,umask=2 01 unc_m2m_txc_ak_inserts.pref_rd_cam_hit uncore interconnect AK Egress (to CMS) Allocations; Prefetch Read Cam Hit event=0x11,umask=0x40 01 unc_m2m_txc_ak_inserts.rdcrd uncore interconnect AK Egress (to CMS) Allocations; Read Credit Request event=0x11,umask=8 01 unc_m2m_txc_ak_inserts.wrcmp uncore interconnect AK Egress (to CMS) Allocations; Write Compare Request event=0x11,umask=0x20 01 unc_m2m_txc_ak_inserts.wrcrd uncore interconnect AK Egress (to CMS) Allocations; Write Credit Request event=0x11,umask=0x10 01 unc_m2m_txc_ak_no_credit_cycles.cms0 uncore interconnect Cycles with No AK Egress (to CMS) Credits; Common Mesh Stop - Near Side event=0x1f,umask=1 01 unc_m2m_txc_ak_no_credit_cycles.cms1 uncore interconnect Cycles with No AK Egress (to CMS) Credits; Common Mesh Stop - Far Side event=0x1f,umask=2 01 unc_m2m_txc_ak_no_credit_stalled.cms0 uncore interconnect Cycles Stalled with No AK Egress (to CMS) Credits; Common Mesh Stop - Near Side event=0x20,umask=1 01 unc_m2m_txc_ak_no_credit_stalled.cms1 uncore interconnect Cycles Stalled with No AK Egress (to CMS) Credits; Common Mesh Stop - Far Side event=0x20,umask=2 01 unc_m2m_txc_ak_occupancy.all uncore interconnect AK Egress (to CMS) Occupancy; All event=0x12,umask=3 01 unc_m2m_txc_ak_occupancy.cms0 uncore interconnect AK Egress (to CMS) Occupancy; Common Mesh Stop - Near Side event=0x12,umask=1 01 unc_m2m_txc_ak_occupancy.cms1 uncore interconnect AK Egress (to CMS) Occupancy; Common Mesh Stop - Far Side event=0x12,umask=2 01 unc_m2m_txc_ak_occupancy.rdcrd uncore interconnect AK Egress (to CMS) Occupancy; Read Credit Request event=0x12,umask=8 01 unc_m2m_txc_ak_occupancy.wrcmp uncore interconnect AK Egress (to CMS) Occupancy; Write Compare Request event=0x12,umask=0x20 01 unc_m2m_txc_ak_occupancy.wrcrd uncore interconnect AK Egress (to CMS) Occupancy; Write Credit Request event=0x12,umask=0x10 01 unc_m2m_txc_ak_sideband.rd uncore interconnect AK Egress (to CMS) Sideband event=0x6b,umask=1 01 unc_m2m_txc_ak_sideband.wr uncore interconnect AK Egress (to CMS) Sideband event=0x6b,umask=2 01 unc_m2m_txc_bl.drs_cache uncore interconnect Outbound DRS Ring Transactions to Cache; Data to Cache event=0x40,umask=1 01 unc_m2m_txc_bl.drs_core uncore interconnect Outbound DRS Ring Transactions to Cache; Data to Core event=0x40,umask=2 01 unc_m2m_txc_bl.drs_upi uncore interconnect Outbound DRS Ring Transactions to Cache; Data to QPI event=0x40,umask=4 01 unc_m2m_txc_bl_credits_acquired.cms0 uncore interconnect BL Egress (to CMS) Credit Acquired; Common Mesh Stop - Near Side event=0x19,umask=1 01 unc_m2m_txc_bl_credits_acquired.cms1 uncore interconnect BL Egress (to CMS) Credit Acquired; Common Mesh Stop - Far Side event=0x19,umask=2 01 unc_m2m_txc_bl_credit_occupancy.cms0 uncore interconnect BL Egress (to CMS) Credits Occupancy; Common Mesh Stop - Near Side event=0x1a,umask=1 01 unc_m2m_txc_bl_credit_occupancy.cms1 uncore interconnect BL Egress (to CMS) Credits Occupancy; Common Mesh Stop - Far Side event=0x1a,umask=2 01 unc_m2m_txc_bl_cycles_full.all uncore interconnect BL Egress (to CMS) Full; All event=0x18,umask=3 01 unc_m2m_txc_bl_cycles_full.cms0 uncore interconnect BL Egress (to CMS) Full; Common Mesh Stop - Near Side event=0x18,umask=1 01 unc_m2m_txc_bl_cycles_full.cms1 uncore interconnect BL Egress (to CMS) Full; Common Mesh Stop - Far Side event=0x18,umask=2 01 unc_m2m_txc_bl_cycles_ne.all uncore interconnect BL Egress (to CMS) Not Empty; All event=0x17,umask=3 01 unc_m2m_txc_bl_cycles_ne.cms0 uncore interconnect BL Egress (to CMS) Not Empty; Common Mesh Stop - Near Side event=0x17,umask=1 01 unc_m2m_txc_bl_cycles_ne.cms1 uncore interconnect BL Egress (to CMS) Not Empty; Common Mesh Stop - Far Side event=0x17,umask=2 01 unc_m2m_txc_bl_inserts.all uncore interconnect BL Egress (to CMS) Allocations; All event=0x15,umask=3 01 unc_m2m_txc_bl_inserts.cms0 uncore interconnect BL Egress (to CMS) Allocations; Common Mesh Stop - Near Side event=0x15,umask=1 01 unc_m2m_txc_bl_inserts.cms1 uncore interconnect BL Egress (to CMS) Allocations; Common Mesh Stop - Far Side event=0x15,umask=2 01 unc_m2m_txc_bl_no_credit_cycles.cms0 uncore interconnect Cycles with No BL Egress (to CMS) Credits; Common Mesh Stop - Near Side event=0x1b,umask=1 01 unc_m2m_txc_bl_no_credit_cycles.cms1 uncore interconnect Cycles with No BL Egress (to CMS) Credits; Common Mesh Stop - Far Side event=0x1b,umask=2 01 unc_m2m_txc_bl_no_credit_stalled.cms0 uncore interconnect Cycles Stalled with No BL Egress (to CMS) Credits; Common Mesh Stop - Near Side event=0x1c,umask=1 01 unc_m2m_txc_bl_no_credit_stalled.cms1 uncore interconnect Cycles Stalled with No BL Egress (to CMS) Credits; Common Mesh Stop - Far Side event=0x1c,umask=2 01 unc_m2m_txc_bl_occupancy.all uncore interconnect BL Egress (to CMS) Occupancy; All event=0x16,umask=3 01 unc_m2m_txc_bl_occupancy.cms0 uncore interconnect BL Egress (to CMS) Occupancy; Common Mesh Stop - Near Side event=0x16,umask=1 01 unc_m2m_txc_bl_occupancy.cms1 uncore interconnect BL Egress (to CMS) Occupancy; Common Mesh Stop - Far Side event=0x16,umask=2 01 unc_m2m_txr_horz_ads_used.ad_bnc uncore interconnect CMS Horizontal ADS Used; AD - Bounce event=0x9d,umask=1 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_horz_ads_used.ad_crd uncore interconnect CMS Horizontal ADS Used; AD - Credit event=0x9d,umask=0x10 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_horz_ads_used.ak_bnc uncore interconnect CMS Horizontal ADS Used; AK - Bounce event=0x9d,umask=2 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_horz_ads_used.bl_bnc uncore interconnect CMS Horizontal ADS Used; BL - Bounce event=0x9d,umask=4 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_horz_ads_used.bl_crd uncore interconnect CMS Horizontal ADS Used; BL - Credit event=0x9d,umask=0x40 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.ad_bnc uncore interconnect CMS Horizontal Bypass Used; AD - Bounce event=0x9f,umask=1 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.ad_crd uncore interconnect CMS Horizontal Bypass Used; AD - Credit event=0x9f,umask=0x10 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.ak_bnc uncore interconnect CMS Horizontal Bypass Used; AK - Bounce event=0x9f,umask=2 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.bl_bnc uncore interconnect CMS Horizontal Bypass Used; BL - Bounce event=0x9f,umask=4 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.bl_crd uncore interconnect CMS Horizontal Bypass Used; BL - Credit event=0x9f,umask=0x40 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.iv_bnc uncore interconnect CMS Horizontal Bypass Used; IV - Bounce event=0x9f,umask=8 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_cycles_full.ad_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Full; AD - Bounce event=0x96,umask=1 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_full.ad_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Full; AD - Credit event=0x96,umask=0x10 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_full.ak_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Full; AK - Bounce event=0x96,umask=2 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_full.bl_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Full; BL - Bounce event=0x96,umask=4 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_full.bl_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Full; BL - Credit event=0x96,umask=0x40 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_full.iv_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Full; IV - Bounce event=0x96,umask=8 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.ad_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty; AD - Bounce event=0x97,umask=1 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.ad_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty; AD - Credit event=0x97,umask=0x10 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.ak_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty; AK - Bounce event=0x97,umask=2 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.bl_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty; BL - Bounce event=0x97,umask=4 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.bl_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty; BL - Credit event=0x97,umask=0x40 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.iv_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty; IV - Bounce event=0x97,umask=8 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.ad_bnc uncore interconnect CMS Horizontal Egress Inserts; AD - Bounce event=0x95,umask=1 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.ad_crd uncore interconnect CMS Horizontal Egress Inserts; AD - Credit event=0x95,umask=0x10 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.ak_bnc uncore interconnect CMS Horizontal Egress Inserts; AK - Bounce event=0x95,umask=2 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.bl_bnc uncore interconnect CMS Horizontal Egress Inserts; BL - Bounce event=0x95,umask=4 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.bl_crd uncore interconnect CMS Horizontal Egress Inserts; BL - Credit event=0x95,umask=0x40 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.iv_bnc uncore interconnect CMS Horizontal Egress Inserts; IV - Bounce event=0x95,umask=8 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_nack.ad_bnc uncore interconnect CMS Horizontal Egress NACKs; AD - Bounce event=0x99,umask=1 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_nack.ad_crd uncore interconnect CMS Horizontal Egress NACKs; AD - Credit event=0x99,umask=0x20 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_nack.ak_bnc uncore interconnect CMS Horizontal Egress NACKs; AK - Bounce event=0x99,umask=2 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_nack.bl_bnc uncore interconnect CMS Horizontal Egress NACKs; BL - Bounce event=0x99,umask=4 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_nack.bl_crd uncore interconnect CMS Horizontal Egress NACKs; BL - Credit event=0x99,umask=0x40 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_nack.iv_bnc uncore interconnect CMS Horizontal Egress NACKs; IV - Bounce event=0x99,umask=8 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_occupancy.ad_bnc uncore interconnect CMS Horizontal Egress Occupancy; AD - Bounce event=0x94,umask=1 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_occupancy.ad_crd uncore interconnect CMS Horizontal Egress Occupancy; AD - Credit event=0x94,umask=0x10 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_occupancy.ak_bnc uncore interconnect CMS Horizontal Egress Occupancy; AK - Bounce event=0x94,umask=2 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_occupancy.bl_bnc uncore interconnect CMS Horizontal Egress Occupancy; BL - Bounce event=0x94,umask=4 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_occupancy.bl_crd uncore interconnect CMS Horizontal Egress Occupancy; BL - Credit event=0x94,umask=0x40 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_occupancy.iv_bnc uncore interconnect CMS Horizontal Egress Occupancy; IV - Bounce event=0x94,umask=8 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_starved.ad_bnc uncore interconnect CMS Horizontal Egress Injection Starvation; AD - Bounce event=0x9b,umask=1 01 Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2m_txr_horz_starved.ak_bnc uncore interconnect CMS Horizontal Egress Injection Starvation; AK - Bounce event=0x9b,umask=2 01 Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2m_txr_horz_starved.bl_bnc uncore interconnect CMS Horizontal Egress Injection Starvation; BL - Bounce event=0x9b,umask=4 01 Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2m_txr_horz_starved.iv_bnc uncore interconnect CMS Horizontal Egress Injection Starvation; IV - Bounce event=0x9b,umask=8 01 Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2m_txr_vert_ads_used.ad_ag0 uncore interconnect CMS Vertical ADS Used; AD - Agent 0 event=0x9c,umask=1 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_vert_ads_used.ad_ag1 uncore interconnect CMS Vertical ADS Used; AD - Agent 1 event=0x9c,umask=0x10 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_vert_ads_used.ak_ag0 uncore interconnect CMS Vertical ADS Used; AK - Agent 0 event=0x9c,umask=2 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_vert_ads_used.ak_ag1 uncore interconnect CMS Vertical ADS Used; AK - Agent 1 event=0x9c,umask=0x20 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_vert_ads_used.bl_ag0 uncore interconnect CMS Vertical ADS Used; BL - Agent 0 event=0x9c,umask=4 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_vert_ads_used.bl_ag1 uncore interconnect CMS Vertical ADS Used; BL - Agent 1 event=0x9c,umask=0x40 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.ad_ag0 uncore interconnect CMS Vertical ADS Used; AD - Agent 0 event=0x9e,umask=1 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.ad_ag1 uncore interconnect CMS Vertical ADS Used; AD - Agent 1 event=0x9e,umask=0x10 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.ak_ag0 uncore interconnect CMS Vertical ADS Used; AK - Agent 0 event=0x9e,umask=2 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.ak_ag1 uncore interconnect CMS Vertical ADS Used; AK - Agent 1 event=0x9e,umask=0x20 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.bl_ag0 uncore interconnect CMS Vertical ADS Used; BL - Agent 0 event=0x9e,umask=4 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.bl_ag1 uncore interconnect CMS Vertical ADS Used; BL - Agent 1 event=0x9e,umask=0x40 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.iv uncore interconnect CMS Vertical ADS Used; IV event=0x9e,umask=8 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_cycles_full.ad_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full; AD - Agent 0 event=0x92,umask=1 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2m_txr_vert_cycles_full.ad_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full; AD - Agent 1 event=0x92,umask=0x10 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m2m_txr_vert_cycles_full.ak_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full; AK - Agent 0 event=0x92,umask=2 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2m_txr_vert_cycles_full.ak_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full; AK - Agent 1 event=0x92,umask=0x20 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ring unc_m2m_txr_vert_cycles_full.bl_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full; BL - Agent 0 event=0x92,umask=4 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m2m_txr_vert_cycles_full.bl_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full; BL - Agent 1 event=0x92,umask=0x40 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m2m_txr_vert_cycles_full.iv uncore interconnect Cycles CMS Vertical Egress Queue Is Full; IV event=0x92,umask=8 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m2m_txr_vert_cycles_ne.ad_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; AD - Agent 0 event=0x93,umask=1 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2m_txr_vert_cycles_ne.ad_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; AD - Agent 1 event=0x93,umask=0x10 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m2m_txr_vert_cycles_ne.ak_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; AK - Agent 0 event=0x93,umask=2 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2m_txr_vert_cycles_ne.ak_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; AK - Agent 1 event=0x93,umask=0x20 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ring unc_m2m_txr_vert_cycles_ne.bl_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; BL - Agent 0 event=0x93,umask=4 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m2m_txr_vert_cycles_ne.bl_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; BL - Agent 1 event=0x93,umask=0x40 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m2m_txr_vert_cycles_ne.iv uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; IV event=0x93,umask=8 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m2m_txr_vert_inserts.ad_ag0 uncore interconnect CMS Vert Egress Allocations; AD - Agent 0 event=0x91,umask=1 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2m_txr_vert_inserts.ad_ag1 uncore interconnect CMS Vert Egress Allocations; AD - Agent 1 event=0x91,umask=0x10 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m2m_txr_vert_inserts.ak_ag0 uncore interconnect CMS Vert Egress Allocations; AK - Agent 0 event=0x91,umask=2 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2m_txr_vert_inserts.ak_ag1 uncore interconnect CMS Vert Egress Allocations; AK - Agent 1 event=0x91,umask=0x20 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ring unc_m2m_txr_vert_inserts.bl_ag0 uncore interconnect CMS Vert Egress Allocations; BL - Agent 0 event=0x91,umask=4 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m2m_txr_vert_inserts.bl_ag1 uncore interconnect CMS Vert Egress Allocations; BL - Agent 1 event=0x91,umask=0x40 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m2m_txr_vert_inserts.iv uncore interconnect CMS Vert Egress Allocations; IV event=0x91,umask=8 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m2m_txr_vert_nack.ad_ag0 uncore interconnect CMS Vertical Egress NACKs; AD - Agent 0 event=0x98,umask=1 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack.ad_ag1 uncore interconnect CMS Vertical Egress NACKs; AD - Agent 1 event=0x98,umask=0x10 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack.ak_ag0 uncore interconnect CMS Vertical Egress NACKs; AK - Agent 0 event=0x98,umask=2 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack.ak_ag1 uncore interconnect CMS Vertical Egress NACKs; AK - Agent 1 event=0x98,umask=0x20 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack.bl_ag0 uncore interconnect CMS Vertical Egress NACKs; BL - Agent 0 event=0x98,umask=4 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack.bl_ag1 uncore interconnect CMS Vertical Egress NACKs; BL - Agent 1 event=0x98,umask=0x40 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack.iv uncore interconnect CMS Vertical Egress NACKs; IV event=0x98,umask=8 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_occupancy.ad_ag0 uncore interconnect CMS Vert Egress Occupancy; AD - Agent 0 event=0x90,umask=1 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2m_txr_vert_occupancy.ad_ag1 uncore interconnect CMS Vert Egress Occupancy; AD - Agent 1 event=0x90,umask=0x10 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m2m_txr_vert_occupancy.ak_ag0 uncore interconnect CMS Vert Egress Occupancy; AK - Agent 0 event=0x90,umask=2 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2m_txr_vert_occupancy.ak_ag1 uncore interconnect CMS Vert Egress Occupancy; AK - Agent 1 event=0x90,umask=0x20 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ring unc_m2m_txr_vert_occupancy.bl_ag0 uncore interconnect CMS Vert Egress Occupancy; BL - Agent 0 event=0x90,umask=4 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m2m_txr_vert_occupancy.bl_ag1 uncore interconnect CMS Vert Egress Occupancy; BL - Agent 1 event=0x90,umask=0x40 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m2m_txr_vert_occupancy.iv uncore interconnect CMS Vert Egress Occupancy; IV event=0x90,umask=8 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m2m_txr_vert_starved.ad_ag0 uncore interconnect CMS Vertical Egress Injection Starvation; AD - Agent 0 event=0x9a,umask=1 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved.ad_ag1 uncore interconnect CMS Vertical Egress Injection Starvation; AD - Agent 1 event=0x9a,umask=0x10 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved.ak_ag0 uncore interconnect CMS Vertical Egress Injection Starvation; AK - Agent 0 event=0x9a,umask=2 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved.ak_ag1 uncore interconnect CMS Vertical Egress Injection Starvation; AK - Agent 1 event=0x9a,umask=0x20 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved.bl_ag0 uncore interconnect CMS Vertical Egress Injection Starvation; BL - Agent 0 event=0x9a,umask=4 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved.bl_ag1 uncore interconnect CMS Vertical Egress Injection Starvation; BL - Agent 1 event=0x9a,umask=0x40 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved.iv uncore interconnect CMS Vertical Egress Injection Starvation; IV event=0x9a,umask=8 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_vert_ring_ad_in_use.dn_even uncore interconnect Vertical AD Ring In Use; Down and Even event=0xa6,umask=4 01 Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ad_in_use.dn_odd uncore interconnect Vertical AD Ring In Use; Down and Odd event=0xa6,umask=8 01 Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ad_in_use.up_even uncore interconnect Vertical AD Ring In Use; Up and Even event=0xa6,umask=1 01 Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ad_in_use.up_odd uncore interconnect Vertical AD Ring In Use; Up and Odd event=0xa6,umask=2 01 Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ak_in_use.dn_even uncore interconnect Vertical AK Ring In Use; Down and Even event=0xa8,umask=4 01 Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ak_in_use.dn_odd uncore interconnect Vertical AK Ring In Use; Down and Odd event=0xa8,umask=8 01 Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ak_in_use.up_even uncore interconnect Vertical AK Ring In Use; Up and Even event=0xa8,umask=1 01 Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ak_in_use.up_odd uncore interconnect Vertical AK Ring In Use; Up and Odd event=0xa8,umask=2 01 Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_bl_in_use.dn_even uncore interconnect Vertical BL Ring in Use; Down and Even event=0xaa,umask=4 01 Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_bl_in_use.dn_odd uncore interconnect Vertical BL Ring in Use; Down and Odd event=0xaa,umask=8 01 Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_bl_in_use.up_even uncore interconnect Vertical BL Ring in Use; Up and Even event=0xaa,umask=1 01 Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_bl_in_use.up_odd uncore interconnect Vertical BL Ring in Use; Up and Odd event=0xaa,umask=2 01 Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_iv_in_use.dn uncore interconnect Vertical IV Ring in Use; Down event=0xac,umask=4 01 Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m2m_vert_ring_iv_in_use.up uncore interconnect Vertical IV Ring in Use; Up event=0xac,umask=1 01 Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m2m_wpq_cycles_no_reg_credits.chn0 uncore interconnect This event is deprecated. Refer to new event UNC_M2M_WPQ_CYCLES_REG_CREDITS.CHN0 event=0x4d,umask=1 11 unc_m2m_wpq_cycles_no_reg_credits.chn1 uncore interconnect This event is deprecated. Refer to new event UNC_M2M_WPQ_CYCLES_REG_CREDITS.CHN1 event=0x4d,umask=2 11 unc_m2m_wpq_cycles_no_reg_credits.chn2 uncore interconnect This event is deprecated. Refer to new event UNC_M2M_WPQ_CYCLES_REG_CREDITS.CHN2 event=0x4d,umask=4 11 unc_m2m_wpq_cycles_reg_credits.chn0 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Regular; Channel 0 event=0x4d,umask=1 01 unc_m2m_wpq_cycles_reg_credits.chn1 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Regular; Channel 1 event=0x4d,umask=2 01 unc_m2m_wpq_cycles_reg_credits.chn2 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Regular; Channel 2 event=0x4d,umask=4 01 unc_m2m_wpq_cycles_spec_credits.chn0 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Special; Channel 0 event=0x4e,umask=1 01 unc_m2m_wpq_cycles_spec_credits.chn1 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Special; Channel 1 event=0x4e,umask=2 01 unc_m2m_wpq_cycles_spec_credits.chn2 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Special; Channel 2 event=0x4e,umask=4 01 unc_m2m_write_tracker_cycles_full.ch0 uncore interconnect Write Tracker Cycles Full; Channel 0 event=0x4a,umask=1 01 unc_m2m_write_tracker_cycles_full.ch1 uncore interconnect Write Tracker Cycles Full; Channel 1 event=0x4a,umask=2 01 unc_m2m_write_tracker_cycles_full.ch2 uncore interconnect Write Tracker Cycles Full; Channel 2 event=0x4a,umask=4 01 unc_m2m_write_tracker_cycles_ne.ch0 uncore interconnect Write Tracker Cycles Not Empty; Channel 0 event=0x4b,umask=1 01 unc_m2m_write_tracker_cycles_ne.ch1 uncore interconnect Write Tracker Cycles Not Empty; Channel 1 event=0x4b,umask=2 01 unc_m2m_write_tracker_cycles_ne.ch2 uncore interconnect Write Tracker Cycles Not Empty; Channel 2 event=0x4b,umask=4 01 unc_m2m_write_tracker_inserts.ch0 uncore interconnect Write Tracker Inserts; Channel 0 event=0x61,umask=1 01 unc_m2m_write_tracker_inserts.ch1 uncore interconnect Write Tracker Inserts; Channel 1 event=0x61,umask=2 01 unc_m2m_write_tracker_inserts.ch2 uncore interconnect Write Tracker Inserts; Channel 2 event=0x61,umask=4 01 unc_m2m_write_tracker_occupancy.ch0 uncore interconnect Write Tracker Occupancy; Channel 0 event=0x60,umask=1 01 unc_m2m_write_tracker_occupancy.ch1 uncore interconnect Write Tracker Occupancy; Channel 1 event=0x60,umask=2 01 unc_m2m_write_tracker_occupancy.ch2 uncore interconnect Write Tracker Occupancy; Channel 2 event=0x60,umask=4 01 uncore_m3upi unc_m3upi_ag0_ad_crd_acquired.tgr0 uncore interconnect CMS Agent0 AD Credits Acquired; For Transgress 0 event=0x80,umask=1 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired.tgr1 uncore interconnect CMS Agent0 AD Credits Acquired; For Transgress 1 event=0x80,umask=2 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired.tgr2 uncore interconnect CMS Agent0 AD Credits Acquired; For Transgress 2 event=0x80,umask=4 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired.tgr3 uncore interconnect CMS Agent0 AD Credits Acquired; For Transgress 3 event=0x80,umask=8 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired.tgr4 uncore interconnect CMS Agent0 AD Credits Acquired; For Transgress 4 event=0x80,umask=0x10 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired.tgr5 uncore interconnect CMS Agent0 AD Credits Acquired; For Transgress 5 event=0x80,umask=0x20 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy.tgr0 uncore interconnect CMS Agent0 AD Credits Occupancy; For Transgress 0 event=0x82,umask=1 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy.tgr1 uncore interconnect CMS Agent0 AD Credits Occupancy; For Transgress 1 event=0x82,umask=2 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy.tgr2 uncore interconnect CMS Agent0 AD Credits Occupancy; For Transgress 2 event=0x82,umask=4 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy.tgr3 uncore interconnect CMS Agent0 AD Credits Occupancy; For Transgress 3 event=0x82,umask=8 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy.tgr4 uncore interconnect CMS Agent0 AD Credits Occupancy; For Transgress 4 event=0x82,umask=0x10 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy.tgr5 uncore interconnect CMS Agent0 AD Credits Occupancy; For Transgress 5 event=0x82,umask=0x20 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired.tgr0 uncore interconnect CMS Agent0 BL Credits Acquired; For Transgress 0 event=0x88,umask=1 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired.tgr1 uncore interconnect CMS Agent0 BL Credits Acquired; For Transgress 1 event=0x88,umask=2 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired.tgr2 uncore interconnect CMS Agent0 BL Credits Acquired; For Transgress 2 event=0x88,umask=4 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired.tgr3 uncore interconnect CMS Agent0 BL Credits Acquired; For Transgress 3 event=0x88,umask=8 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired.tgr4 uncore interconnect CMS Agent0 BL Credits Acquired; For Transgress 4 event=0x88,umask=0x10 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired.tgr5 uncore interconnect CMS Agent0 BL Credits Acquired; For Transgress 5 event=0x88,umask=0x20 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy.tgr0 uncore interconnect CMS Agent0 BL Credits Occupancy; For Transgress 0 event=0x8a,umask=1 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy.tgr1 uncore interconnect CMS Agent0 BL Credits Occupancy; For Transgress 1 event=0x8a,umask=2 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy.tgr2 uncore interconnect CMS Agent0 BL Credits Occupancy; For Transgress 2 event=0x8a,umask=4 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy.tgr3 uncore interconnect CMS Agent0 BL Credits Occupancy; For Transgress 3 event=0x8a,umask=8 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy.tgr4 uncore interconnect CMS Agent0 BL Credits Occupancy; For Transgress 4 event=0x8a,umask=0x10 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy.tgr5 uncore interconnect CMS Agent0 BL Credits Occupancy; For Transgress 5 event=0x8a,umask=0x20 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired.tgr0 uncore interconnect CMS Agent1 AD Credits Acquired; For Transgress 0 event=0x84,umask=1 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired.tgr1 uncore interconnect CMS Agent1 AD Credits Acquired; For Transgress 1 event=0x84,umask=2 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired.tgr2 uncore interconnect CMS Agent1 AD Credits Acquired; For Transgress 2 event=0x84,umask=4 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired.tgr3 uncore interconnect CMS Agent1 AD Credits Acquired; For Transgress 3 event=0x84,umask=8 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired.tgr4 uncore interconnect CMS Agent1 AD Credits Acquired; For Transgress 4 event=0x84,umask=0x10 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired.tgr5 uncore interconnect CMS Agent1 AD Credits Acquired; For Transgress 5 event=0x84,umask=0x20 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy.tgr0 uncore interconnect CMS Agent1 AD Credits Occupancy; For Transgress 0 event=0x86,umask=1 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy.tgr1 uncore interconnect CMS Agent1 AD Credits Occupancy; For Transgress 1 event=0x86,umask=2 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy.tgr2 uncore interconnect CMS Agent1 AD Credits Occupancy; For Transgress 2 event=0x86,umask=4 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy.tgr3 uncore interconnect CMS Agent1 AD Credits Occupancy; For Transgress 3 event=0x86,umask=8 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy.tgr4 uncore interconnect CMS Agent1 AD Credits Occupancy; For Transgress 4 event=0x86,umask=0x10 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy.tgr5 uncore interconnect CMS Agent1 AD Credits Occupancy; For Transgress 5 event=0x86,umask=0x20 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy.tgr0 uncore interconnect CMS Agent1 BL Credits Occupancy; For Transgress 0 event=0x8e,umask=1 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy.tgr1 uncore interconnect CMS Agent1 BL Credits Occupancy; For Transgress 1 event=0x8e,umask=2 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy.tgr2 uncore interconnect CMS Agent1 BL Credits Occupancy; For Transgress 2 event=0x8e,umask=4 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy.tgr3 uncore interconnect CMS Agent1 BL Credits Occupancy; For Transgress 3 event=0x8e,umask=8 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy.tgr4 uncore interconnect CMS Agent1 BL Credits Occupancy; For Transgress 4 event=0x8e,umask=0x10 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy.tgr5 uncore interconnect CMS Agent1 BL Credits Occupancy; For Transgress 5 event=0x8e,umask=0x20 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_credits_acquired.tgr0 uncore interconnect CMS Agent1 BL Credits Acquired; For Transgress 0 event=0x8c,umask=1 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_credits_acquired.tgr1 uncore interconnect CMS Agent1 BL Credits Acquired; For Transgress 1 event=0x8c,umask=2 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_credits_acquired.tgr2 uncore interconnect CMS Agent1 BL Credits Acquired; For Transgress 2 event=0x8c,umask=4 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_credits_acquired.tgr3 uncore interconnect CMS Agent1 BL Credits Acquired; For Transgress 3 event=0x8c,umask=8 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_credits_acquired.tgr4 uncore interconnect CMS Agent1 BL Credits Acquired; For Transgress 4 event=0x8c,umask=0x10 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_credits_acquired.tgr5 uncore interconnect CMS Agent1 BL Credits Acquired; For Transgress 5 event=0x8c,umask=0x20 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_cha_ad_credits_empty.req uncore interconnect CBox AD Credits Empty; Requests event=0x22,umask=4 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes) unc_m3upi_cha_ad_credits_empty.snp uncore interconnect CBox AD Credits Empty; Snoops event=0x22,umask=8 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes) unc_m3upi_cha_ad_credits_empty.vna uncore interconnect CBox AD Credits Empty; VNA Messages event=0x22,umask=1 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes) unc_m3upi_cha_ad_credits_empty.wb uncore interconnect CBox AD Credits Empty; Writebacks event=0x22,umask=2 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes) unc_m3upi_clockticks uncore interconnect Number of uclks in domain event=1 01 Counts the number of uclks in the M3 uclk domain. This could be slightly different than the count in the Ubox because of enable/freeze delays. However, because the M3 is close to the Ubox, they generally should not diverge by more than a handful of cycles unc_m3upi_cms_clockticks uncore interconnect CMS Clockticks event=0xc0 01 unc_m3upi_d2c_sent uncore interconnect D2C Sent event=0x2b 01 Count cases BL sends direct to core unc_m3upi_d2u_sent uncore interconnect D2U Sent event=0x2a 01 Cases where SMI3 sends D2U command unc_m3upi_egress_ordering.iv_snoopgo_dn uncore interconnect Egress Blocking due to Ordering requirements; Down event=0xae,umask=4 01 Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m3upi_egress_ordering.iv_snoopgo_up uncore interconnect Egress Blocking due to Ordering requirements; Up event=0xae,umask=1 01 Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m3upi_fast_asserted.horz uncore interconnect FaST wire asserted; Horizontal event=0xa5,umask=2 01 Counts the number of cycles either the local or incoming distress signals are asserted. Incoming distress includes up, dn and across unc_m3upi_fast_asserted.vert uncore interconnect FaST wire asserted; Vertical event=0xa5,umask=1 01 Counts the number of cycles either the local or incoming distress signals are asserted. Incoming distress includes up, dn and across unc_m3upi_horz_ring_ad_in_use.left_even uncore interconnect Horizontal AD Ring In Use; Left and Even event=0xa7,umask=1 01 Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ad_in_use.left_odd uncore interconnect Horizontal AD Ring In Use; Left and Odd event=0xa7,umask=2 01 Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ad_in_use.right_even uncore interconnect Horizontal AD Ring In Use; Right and Even event=0xa7,umask=4 01 Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ad_in_use.right_odd uncore interconnect Horizontal AD Ring In Use; Right and Odd event=0xa7,umask=8 01 Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ak_in_use.left_even uncore interconnect Horizontal AK Ring In Use; Left and Even event=0xa9,umask=1 01 Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ak_in_use.left_odd uncore interconnect Horizontal AK Ring In Use; Left and Odd event=0xa9,umask=2 01 Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ak_in_use.right_even uncore interconnect Horizontal AK Ring In Use; Right and Even event=0xa9,umask=4 01 Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ak_in_use.right_odd uncore interconnect Horizontal AK Ring In Use; Right and Odd event=0xa9,umask=8 01 Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_bl_in_use.left_even uncore interconnect Horizontal BL Ring in Use; Left and Even event=0xab,umask=1 01 Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_bl_in_use.left_odd uncore interconnect Horizontal BL Ring in Use; Left and Odd event=0xab,umask=2 01 Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_bl_in_use.right_even uncore interconnect Horizontal BL Ring in Use; Right and Even event=0xab,umask=4 01 Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_bl_in_use.right_odd uncore interconnect Horizontal BL Ring in Use; Right and Odd event=0xab,umask=8 01 Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_iv_in_use.left uncore interconnect Horizontal IV Ring in Use; Left event=0xad,umask=1 01 Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m3upi_horz_ring_iv_in_use.right uncore interconnect Horizontal IV Ring in Use; Right event=0xad,umask=4 01 Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m3upi_m2_bl_credits_empty.iio0_iio1_ncb uncore interconnect M2 BL Credits Empty; IIO0 and IIO1 share the same ring destination. (1 VN0 credit only) event=0x23,umask=1 01 No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.iio2_ncb uncore interconnect M2 BL Credits Empty; IIO2 event=0x23,umask=2 01 No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.iio3_ncb uncore interconnect M2 BL Credits Empty; IIO3 event=0x23,umask=4 01 No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.iio4_ncb uncore interconnect M2 BL Credits Empty; IIO4 event=0x23,umask=8 01 No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.iio5_ncb uncore interconnect M2 BL Credits Empty; IIO5 event=0x23,umask=0x10 01 No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.ncs uncore interconnect M2 BL Credits Empty; All IIO targets for NCS are in single mask. ORs them together event=0x23,umask=0x20 01 No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.ncs_sel uncore interconnect M2 BL Credits Empty; Selected M2p BL NCS credits event=0x23,umask=0x40 01 No vn0 and vna credits available to send to M2 unc_m3upi_multi_slot_rcvd.ad_slot0 uncore interconnect Multi Slot Flit Received; AD - Slot 0 event=0x3e,umask=1 01 Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations) unc_m3upi_multi_slot_rcvd.ad_slot1 uncore interconnect Multi Slot Flit Received; AD - Slot 1 event=0x3e,umask=2 01 Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations) unc_m3upi_multi_slot_rcvd.ad_slot2 uncore interconnect Multi Slot Flit Received; AD - Slot 2 event=0x3e,umask=4 01 Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations) unc_m3upi_multi_slot_rcvd.ak_slot0 uncore interconnect Multi Slot Flit Received; AK - Slot 0 event=0x3e,umask=0x10 01 Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations) unc_m3upi_multi_slot_rcvd.ak_slot2 uncore interconnect Multi Slot Flit Received; AK - Slot 2 event=0x3e,umask=0x20 01 Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations) unc_m3upi_multi_slot_rcvd.bl_slot0 uncore interconnect Multi Slot Flit Received; BL - Slot 0 event=0x3e,umask=8 01 Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations) unc_m3upi_ring_bounces_horz.ad uncore interconnect Messages that bounced on the Horizontal Ring.; AD event=0xa1,umask=1 01 Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m3upi_ring_bounces_horz.ak uncore interconnect Messages that bounced on the Horizontal Ring.; AK event=0xa1,umask=2 01 Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m3upi_ring_bounces_horz.bl uncore interconnect Messages that bounced on the Horizontal Ring.; BL event=0xa1,umask=4 01 Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m3upi_ring_bounces_horz.iv uncore interconnect Messages that bounced on the Horizontal Ring.; IV event=0xa1,umask=8 01 Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m3upi_ring_bounces_vert.ad uncore interconnect Messages that bounced on the Vertical Ring.; AD event=0xa0,umask=1 01 Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m3upi_ring_bounces_vert.ak uncore interconnect Messages that bounced on the Vertical Ring.; Acknowledgements to core event=0xa0,umask=2 01 Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m3upi_ring_bounces_vert.bl uncore interconnect Messages that bounced on the Vertical Ring.; Data Responses to core event=0xa0,umask=4 01 Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m3upi_ring_bounces_vert.iv uncore interconnect Messages that bounced on the Vertical Ring.; Snoops of processor's cache event=0xa0,umask=8 01 Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m3upi_ring_sink_starved_horz.ad uncore interconnect Sink Starvation on Horizontal Ring; AD event=0xa3,umask=1 01 unc_m3upi_ring_sink_starved_horz.ak uncore interconnect Sink Starvation on Horizontal Ring; AK event=0xa3,umask=2 01 unc_m3upi_ring_sink_starved_horz.ak_ag1 uncore interconnect Sink Starvation on Horizontal Ring; Acknowledgements to Agent 1 event=0xa3,umask=0x20 01 unc_m3upi_ring_sink_starved_horz.bl uncore interconnect Sink Starvation on Horizontal Ring; BL event=0xa3,umask=4 01 unc_m3upi_ring_sink_starved_horz.iv uncore interconnect Sink Starvation on Horizontal Ring; IV event=0xa3,umask=8 01 unc_m3upi_ring_sink_starved_vert.ad uncore interconnect Sink Starvation on Vertical Ring; AD event=0xa2,umask=1 01 unc_m3upi_ring_sink_starved_vert.ak uncore interconnect Sink Starvation on Vertical Ring; Acknowledgements to core event=0xa2,umask=2 01 unc_m3upi_ring_sink_starved_vert.bl uncore interconnect Sink Starvation on Vertical Ring; Data Responses to core event=0xa2,umask=4 01 unc_m3upi_ring_sink_starved_vert.iv uncore interconnect Sink Starvation on Vertical Ring; Snoops of processor's cache event=0xa2,umask=8 01 unc_m3upi_ring_src_thrtl uncore interconnect Source Throttle event=0xa4 01 unc_m3upi_rxc_arb_lost_vn0.ad_req uncore interconnect Lost Arb for VN0; REQ on AD event=0x4b,umask=1 01 VN0 message requested but lost arbitration; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_arb_lost_vn0.ad_rsp uncore interconnect Lost Arb for VN0; RSP on AD event=0x4b,umask=4 01 VN0 message requested but lost arbitration; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_lost_vn0.ad_snp uncore interconnect Lost Arb for VN0; SNP on AD event=0x4b,umask=2 01 VN0 message requested but lost arbitration; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_arb_lost_vn0.bl_ncb uncore interconnect Lost Arb for VN0; NCB on BL event=0x4b,umask=0x20 01 VN0 message requested but lost arbitration; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_arb_lost_vn0.bl_ncs uncore interconnect Lost Arb for VN0; NCS on BL event=0x4b,umask=0x40 01 VN0 message requested but lost arbitration; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_arb_lost_vn0.bl_rsp uncore interconnect Lost Arb for VN0; RSP on BL event=0x4b,umask=8 01 VN0 message requested but lost arbitration; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_lost_vn0.bl_wb uncore interconnect Lost Arb for VN0; WB on BL event=0x4b,umask=0x10 01 VN0 message requested but lost arbitration; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_arb_lost_vn1.ad_req uncore interconnect Lost Arb for VN1; REQ on AD event=0x4c,umask=1 01 VN1 message requested but lost arbitration; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_arb_lost_vn1.ad_rsp uncore interconnect Lost Arb for VN1; RSP on AD event=0x4c,umask=4 01 VN1 message requested but lost arbitration; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_lost_vn1.ad_snp uncore interconnect Lost Arb for VN1; SNP on AD event=0x4c,umask=2 01 VN1 message requested but lost arbitration; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_arb_lost_vn1.bl_ncb uncore interconnect Lost Arb for VN1; NCB on BL event=0x4c,umask=0x20 01 VN1 message requested but lost arbitration; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_arb_lost_vn1.bl_ncs uncore interconnect Lost Arb for VN1; NCS on BL event=0x4c,umask=0x40 01 VN1 message requested but lost arbitration; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_arb_lost_vn1.bl_rsp uncore interconnect Lost Arb for VN1; RSP on BL event=0x4c,umask=8 01 VN1 message requested but lost arbitration; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_lost_vn1.bl_wb uncore interconnect Lost Arb for VN1; WB on BL event=0x4c,umask=0x10 01 VN1 message requested but lost arbitration; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_arb_misc.adbl_parallel_win uncore interconnect Arb Miscellaneous; AD, BL Parallel Win event=0x4d,umask=0x40 01 AD and BL messages won arbitration concurrently / in parallel unc_m3upi_rxc_arb_misc.no_prog_ad_vn0 uncore interconnect Arb Miscellaneous; No Progress on Pending AD VN0 event=0x4d,umask=4 01 Arbitration stage made no progress on pending ad vn0 messages because slotting stage cannot accept new message unc_m3upi_rxc_arb_misc.no_prog_ad_vn1 uncore interconnect Arb Miscellaneous; No Progress on Pending AD VN1 event=0x4d,umask=8 01 Arbitration stage made no progress on pending ad vn1 messages because slotting stage cannot accept new message unc_m3upi_rxc_arb_misc.no_prog_bl_vn0 uncore interconnect Arb Miscellaneous; No Progress on Pending BL VN0 event=0x4d,umask=0x10 01 Arbitration stage made no progress on pending bl vn0 messages because slotting stage cannot accept new message unc_m3upi_rxc_arb_misc.no_prog_bl_vn1 uncore interconnect Arb Miscellaneous; No Progress on Pending BL VN1 event=0x4d,umask=0x20 01 Arbitration stage made no progress on pending bl vn1 messages because slotting stage cannot accept new message unc_m3upi_rxc_arb_misc.par_bias_vn0 uncore interconnect Arb Miscellaneous; Parallel Bias to VN0 event=0x4d,umask=1 01 VN0/VN1 arbiter gave second, consecutive win to vn0, delaying vn1 win, because vn0 offered parallel ad/bl unc_m3upi_rxc_arb_misc.par_bias_vn1 uncore interconnect Arb Miscellaneous; Parallel Bias to VN1 event=0x4d,umask=2 01 VN0/VN1 arbiter gave second, consecutive win to vn1, delaying vn0 win, because vn1 offered parallel ad/bl unc_m3upi_rxc_arb_noad_req_vn0.ad_req uncore interconnect Can't Arb for VN0; REQ on AD event=0x49,umask=1 01 VN0 message was not able to request arbitration while some other message won arbitration; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_arb_noad_req_vn0.ad_rsp uncore interconnect Can't Arb for VN0; RSP on AD event=0x49,umask=4 01 VN0 message was not able to request arbitration while some other message won arbitration; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_noad_req_vn0.ad_snp uncore interconnect Can't Arb for VN0; SNP on AD event=0x49,umask=2 01 VN0 message was not able to request arbitration while some other message won arbitration; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_arb_noad_req_vn0.bl_ncb uncore interconnect Can't Arb for VN0; NCB on BL event=0x49,umask=0x20 01 VN0 message was not able to request arbitration while some other message won arbitration; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_arb_noad_req_vn0.bl_ncs uncore interconnect Can't Arb for VN0; NCS on BL event=0x49,umask=0x40 01 VN0 message was not able to request arbitration while some other message won arbitration; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_arb_noad_req_vn0.bl_rsp uncore interconnect Can't Arb for VN0; RSP on BL event=0x49,umask=8 01 VN0 message was not able to request arbitration while some other message won arbitration; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_noad_req_vn0.bl_wb uncore interconnect Can't Arb for VN0; WB on BL event=0x49,umask=0x10 01 VN0 message was not able to request arbitration while some other message won arbitration; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_arb_noad_req_vn1.ad_req uncore interconnect Can't Arb for VN1; REQ on AD event=0x4a,umask=1 01 VN1 message was not able to request arbitration while some other message won arbitration; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_arb_noad_req_vn1.ad_rsp uncore interconnect Can't Arb for VN1; RSP on AD event=0x4a,umask=4 01 VN1 message was not able to request arbitration while some other message won arbitration; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_noad_req_vn1.ad_snp uncore interconnect Can't Arb for VN1; SNP on AD event=0x4a,umask=2 01 VN1 message was not able to request arbitration while some other message won arbitration; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_arb_noad_req_vn1.bl_ncb uncore interconnect Can't Arb for VN1; NCB on BL event=0x4a,umask=0x20 01 VN1 message was not able to request arbitration while some other message won arbitration; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_arb_noad_req_vn1.bl_ncs uncore interconnect Can't Arb for VN1; NCS on BL event=0x4a,umask=0x40 01 VN1 message was not able to request arbitration while some other message won arbitration; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_arb_noad_req_vn1.bl_rsp uncore interconnect Can't Arb for VN1; RSP on BL event=0x4a,umask=8 01 VN1 message was not able to request arbitration while some other message won arbitration; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_noad_req_vn1.bl_wb uncore interconnect Can't Arb for VN1; WB on BL event=0x4a,umask=0x10 01 VN1 message was not able to request arbitration while some other message won arbitration; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_arb_nocred_vn0.ad_req uncore interconnect No Credits to Arb for VN0; REQ on AD event=0x47,umask=1 01 VN0 message is blocked from requesting arbitration due to lack of remote UPI credits; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_arb_nocred_vn0.ad_rsp uncore interconnect No Credits to Arb for VN0; RSP on AD event=0x47,umask=4 01 VN0 message is blocked from requesting arbitration due to lack of remote UPI credits; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_nocred_vn0.ad_snp uncore interconnect No Credits to Arb for VN0; SNP on AD event=0x47,umask=2 01 VN0 message is blocked from requesting arbitration due to lack of remote UPI credits; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_arb_nocred_vn0.bl_ncb uncore interconnect No Credits to Arb for VN0; NCB on BL event=0x47,umask=0x20 01 VN0 message is blocked from requesting arbitration due to lack of remote UPI credits; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_arb_nocred_vn0.bl_ncs uncore interconnect No Credits to Arb for VN0; NCS on BL event=0x47,umask=0x40 01 VN0 message is blocked from requesting arbitration due to lack of remote UPI credits; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_arb_nocred_vn0.bl_rsp uncore interconnect No Credits to Arb for VN0; RSP on BL event=0x47,umask=8 01 VN0 message is blocked from requesting arbitration due to lack of remote UPI credits; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_nocred_vn0.bl_wb uncore interconnect No Credits to Arb for VN0; WB on BL event=0x47,umask=0x10 01 VN0 message is blocked from requesting arbitration due to lack of remote UPI credits; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_arb_nocred_vn1.ad_req uncore interconnect No Credits to Arb for VN1; REQ on AD event=0x48,umask=1 01 VN1 message is blocked from requesting arbitration due to lack of remote UPI credits; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_arb_nocred_vn1.ad_rsp uncore interconnect No Credits to Arb for VN1; RSP on AD event=0x48,umask=4 01 VN1 message is blocked from requesting arbitration due to lack of remote UPI credits; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_nocred_vn1.ad_snp uncore interconnect No Credits to Arb for VN1; SNP on AD event=0x48,umask=2 01 VN1 message is blocked from requesting arbitration due to lack of remote UPI credits; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_arb_nocred_vn1.bl_ncb uncore interconnect No Credits to Arb for VN1; NCB on BL event=0x48,umask=0x20 01 VN1 message is blocked from requesting arbitration due to lack of remote UPI credits; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_arb_nocred_vn1.bl_ncs uncore interconnect No Credits to Arb for VN1; NCS on BL event=0x48,umask=0x40 01 VN1 message is blocked from requesting arbitration due to lack of remote UPI credits; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_arb_nocred_vn1.bl_rsp uncore interconnect No Credits to Arb for VN1; RSP on BL event=0x48,umask=8 01 VN1 message is blocked from requesting arbitration due to lack of remote UPI credits; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_nocred_vn1.bl_wb uncore interconnect No Credits to Arb for VN1; WB on BL event=0x48,umask=0x10 01 VN1 message is blocked from requesting arbitration due to lack of remote UPI credits; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_bypassed.ad_s0_bl_arb uncore interconnect Ingress Queue Bypasses; AD to Slot 0 on BL Arb event=0x40,umask=2 01 Number of times message is bypassed around the Ingress Queue; AD is taking bypass to slot 0 of independent flit while bl message is in arbitration unc_m3upi_rxc_bypassed.ad_s0_idle uncore interconnect Ingress Queue Bypasses; AD to Slot 0 on Idle event=0x40,umask=1 01 Number of times message is bypassed around the Ingress Queue; AD is taking bypass to slot 0 of independent flit while pipeline is idle unc_m3upi_rxc_bypassed.ad_s1_bl_slot uncore interconnect Ingress Queue Bypasses; AD + BL to Slot 1 event=0x40,umask=4 01 Number of times message is bypassed around the Ingress Queue; AD is taking bypass to flit slot 1 while merging with bl message in same flit unc_m3upi_rxc_bypassed.ad_s2_bl_slot uncore interconnect Ingress Queue Bypasses; AD + BL to Slot 2 event=0x40,umask=8 01 Number of times message is bypassed around the Ingress Queue; AD is taking bypass to flit slot 2 while merging with bl message in same flit unc_m3upi_rxc_collision_vn0.ad_req uncore interconnect VN0 message lost contest for flit; REQ on AD event=0x50,umask=1 01 Count cases where Ingress VN0 packets lost the contest for Flit Slot 0.; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_collision_vn0.ad_rsp uncore interconnect VN0 message lost contest for flit; RSP on AD event=0x50,umask=4 01 Count cases where Ingress VN0 packets lost the contest for Flit Slot 0.; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_collision_vn0.ad_snp uncore interconnect VN0 message lost contest for flit; SNP on AD event=0x50,umask=2 01 Count cases where Ingress VN0 packets lost the contest for Flit Slot 0.; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_collision_vn0.bl_ncb uncore interconnect VN0 message lost contest for flit; NCB on BL event=0x50,umask=0x20 01 Count cases where Ingress VN0 packets lost the contest for Flit Slot 0.; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_collision_vn0.bl_ncs uncore interconnect VN0 message lost contest for flit; NCS on BL event=0x50,umask=0x40 01 Count cases where Ingress VN0 packets lost the contest for Flit Slot 0.; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_collision_vn0.bl_rsp uncore interconnect VN0 message lost contest for flit; RSP on BL event=0x50,umask=8 01 Count cases where Ingress VN0 packets lost the contest for Flit Slot 0.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_collision_vn0.bl_wb uncore interconnect VN0 message lost contest for flit; WB on BL event=0x50,umask=0x10 01 Count cases where Ingress VN0 packets lost the contest for Flit Slot 0.; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_collision_vn1.ad_req uncore interconnect VN1 message lost contest for flit; REQ on AD event=0x51,umask=1 01 Count cases where Ingress VN1 packets lost the contest for Flit Slot 0.; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_collision_vn1.ad_rsp uncore interconnect VN1 message lost contest for flit; RSP on AD event=0x51,umask=4 01 Count cases where Ingress VN1 packets lost the contest for Flit Slot 0.; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_collision_vn1.ad_snp uncore interconnect VN1 message lost contest for flit; SNP on AD event=0x51,umask=2 01 Count cases where Ingress VN1 packets lost the contest for Flit Slot 0.; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_collision_vn1.bl_ncb uncore interconnect VN1 message lost contest for flit; NCB on BL event=0x51,umask=0x20 01 Count cases where Ingress VN1 packets lost the contest for Flit Slot 0.; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_collision_vn1.bl_ncs uncore interconnect VN1 message lost contest for flit; NCS on BL event=0x51,umask=0x40 01 Count cases where Ingress VN1 packets lost the contest for Flit Slot 0.; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_collision_vn1.bl_rsp uncore interconnect VN1 message lost contest for flit; RSP on BL event=0x51,umask=8 01 Count cases where Ingress VN1 packets lost the contest for Flit Slot 0.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_collision_vn1.bl_wb uncore interconnect VN1 message lost contest for flit; WB on BL event=0x51,umask=0x10 01 Count cases where Ingress VN1 packets lost the contest for Flit Slot 0.; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_crd_misc.any_bgf_fifo uncore interconnect Miscellaneous Credit Events; Any In BGF FIFO event=0x60,umask=1 01 Indication that at least one packet (flit) is in the bgf (fifo only) unc_m3upi_rxc_crd_misc.any_bgf_path uncore interconnect Miscellaneous Credit Events; Any in BGF Path event=0x60,umask=2 01 Indication that at least one packet (flit) is in the bgf path (i.e. pipe to fifo) unc_m3upi_rxc_crd_misc.no_d2k_for_arb uncore interconnect Miscellaneous Credit Events; No D2K For Arb event=0x60,umask=4 01 VN0 or VN1 BL RSP message was blocked from arbitration request due to lack of D2K CMP credits unc_m3upi_rxc_crd_occ.d2k_crd uncore interconnect Credit Occupancy; D2K Credits event=0x61,umask=0x10 01 D2K completion fifo credit occupancy (credits in use), accumulated across all cycles unc_m3upi_rxc_crd_occ.flits_in_fifo uncore interconnect Credit Occupancy; Packets in BGF FIFO event=0x61,umask=2 01 Occupancy of m3upi ingress -> upi link layer bgf; packets (flits) in fifo unc_m3upi_rxc_crd_occ.flits_in_path uncore interconnect Credit Occupancy; Packets in BGF Path event=0x61,umask=4 01 Occupancy of m3upi ingress -> upi link layer bgf; packets (flits) in path (i.e. pipe to fifo or fifo) unc_m3upi_rxc_crd_occ.p1p_fifo uncore interconnect Credit Occupancy event=0x61,umask=0x40 01 count of bl messages in pump-1-pending state, in completion fifo only unc_m3upi_rxc_crd_occ.p1p_total uncore interconnect Credit Occupancy event=0x61,umask=0x20 01 count of bl messages in pump-1-pending state, in marker table and in fifo unc_m3upi_rxc_crd_occ.txq_crd uncore interconnect Credit Occupancy; Transmit Credits event=0x61,umask=8 01 Link layer transmit queue credit occupancy (credits in use), accumulated across all cycles unc_m3upi_rxc_crd_occ.vna_in_use uncore interconnect Credit Occupancy; VNA In Use event=0x61,umask=1 01 Remote UPI VNA credit occupancy (number of credits in use), accumulated across all cycles unc_m3upi_rxc_cycles_ne_vn0.ad_req uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty; REQ on AD event=0x43,umask=1 01 Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_cycles_ne_vn0.ad_rsp uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty; RSP on AD event=0x43,umask=4 01 Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_cycles_ne_vn0.ad_snp uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty; SNP on AD event=0x43,umask=2 01 Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_cycles_ne_vn0.bl_ncb uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty; NCB on BL event=0x43,umask=0x20 01 Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_cycles_ne_vn0.bl_ncs uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty; NCS on BL event=0x43,umask=0x40 01 Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_cycles_ne_vn0.bl_rsp uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty; RSP on BL event=0x43,umask=8 01 Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_cycles_ne_vn0.bl_wb uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty; WB on BL event=0x43,umask=0x10 01 Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_cycles_ne_vn1.ad_req uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty; REQ on AD event=0x44,umask=1 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_cycles_ne_vn1.ad_rsp uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty; RSP on AD event=0x44,umask=4 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_cycles_ne_vn1.ad_snp uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty; SNP on AD event=0x44,umask=2 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_cycles_ne_vn1.bl_ncb uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty; NCB on BL event=0x44,umask=0x20 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_cycles_ne_vn1.bl_ncs uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty; NCS on BL event=0x44,umask=0x40 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_cycles_ne_vn1.bl_rsp uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty; RSP on BL event=0x44,umask=8 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_cycles_ne_vn1.bl_wb uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty; WB on BL event=0x44,umask=0x10 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_flits_data_not_sent.all uncore interconnect Data Flit Not Sent; All event=0x57,umask=1 01 Data flit is ready for transmission but could not be sent unc_m3upi_rxc_flits_data_not_sent.no_bgf uncore interconnect Data Flit Not Sent; No BGF Credits event=0x57,umask=2 01 Data flit is ready for transmission but could not be sent unc_m3upi_rxc_flits_data_not_sent.no_txq uncore interconnect Data Flit Not Sent; No TxQ Credits event=0x57,umask=4 01 Data flit is ready for transmission but could not be sent unc_m3upi_rxc_flits_gen_bl.p0_wait uncore interconnect Generating BL Data Flit Sequence; Wait on Pump 0 event=0x59,umask=1 01 generating bl data flit sequence; waiting for data pump 0 unc_m3upi_rxc_flits_gen_bl.p1p_at_limit uncore interconnect Generating BL Data Flit Sequence event=0x59,umask=0x10 01 pump-1-pending logic is at capacity (pending table plus completion fifo at limit) unc_m3upi_rxc_flits_gen_bl.p1p_busy uncore interconnect Generating BL Data Flit Sequence event=0x59,umask=8 01 pump-1-pending logic is tracking at least one message unc_m3upi_rxc_flits_gen_bl.p1p_fifo_full uncore interconnect Generating BL Data Flit Sequence event=0x59,umask=0x40 01 pump-1-pending completion fifo is full unc_m3upi_rxc_flits_gen_bl.p1p_hold_p0 uncore interconnect Generating BL Data Flit Sequence event=0x59,umask=0x20 01 pump-1-pending logic is at or near capacity, such that pump-0-only bl messages are getting stalled in slotting stage unc_m3upi_rxc_flits_gen_bl.p1p_to_limbo uncore interconnect Generating BL Data Flit Sequence event=0x59,umask=4 01 a bl message finished but is in limbo and moved to pump-1-pending logic unc_m3upi_rxc_flits_gen_bl.p1_wait uncore interconnect Generating BL Data Flit Sequence; Wait on Pump 1 event=0x59,umask=2 01 generating bl data flit sequence; waiting for data pump 1 unc_m3upi_rxc_flits_misc uncore interconnect UNC_M3UPI_RxC_FLITS_MISC event=0x5a 01 unc_m3upi_rxc_flits_sent.1_msg uncore interconnect Sent Header Flit; One Message event=0x56,umask=1 01 One message in flit; VNA or non-VNA flit unc_m3upi_rxc_flits_sent.1_msg_vnx uncore interconnect Sent Header Flit; One Message in non-VNA event=0x56,umask=8 01 One message in flit; non-VNA flit unc_m3upi_rxc_flits_sent.2_msgs uncore interconnect Sent Header Flit; Two Messages event=0x56,umask=2 01 Two messages in flit; VNA flit unc_m3upi_rxc_flits_sent.3_msgs uncore interconnect Sent Header Flit; Three Messages event=0x56,umask=4 01 Three messages in flit; VNA flit unc_m3upi_rxc_flits_sent.slots_1 uncore interconnect Sent Header Flit event=0x56,umask=0x10 01 unc_m3upi_rxc_flits_sent.slots_2 uncore interconnect Sent Header Flit event=0x56,umask=0x20 01 unc_m3upi_rxc_flits_sent.slots_3 uncore interconnect Sent Header Flit event=0x56,umask=0x40 01 unc_m3upi_rxc_flits_slot_bl.all uncore interconnect Slotting BL Message Into Header Flit; All event=0x58,umask=1 01 unc_m3upi_rxc_flits_slot_bl.need_data uncore interconnect Slotting BL Message Into Header Flit; Needs Data Flit event=0x58,umask=2 01 BL message requires data flit sequence unc_m3upi_rxc_flits_slot_bl.p0_wait uncore interconnect Slotting BL Message Into Header Flit; Wait on Pump 0 event=0x58,umask=4 01 Waiting for header pump 0 unc_m3upi_rxc_flits_slot_bl.p1_not_req uncore interconnect Slotting BL Message Into Header Flit; Don't Need Pump 1 event=0x58,umask=0x10 01 Header pump 1 is not required for flit unc_m3upi_rxc_flits_slot_bl.p1_not_req_but_bubble uncore interconnect Slotting BL Message Into Header Flit; Don't Need Pump 1 - Bubble event=0x58,umask=0x20 01 Header pump 1 is not required for flit but flit transmission delayed unc_m3upi_rxc_flits_slot_bl.p1_not_req_not_avail uncore interconnect Slotting BL Message Into Header Flit; Don't Need Pump 1 - Not Avail event=0x58,umask=0x40 01 Header pump 1 is not required for flit and not available unc_m3upi_rxc_flits_slot_bl.p1_wait uncore interconnect Slotting BL Message Into Header Flit; Wait on Pump 1 event=0x58,umask=8 01 Waiting for header pump 1 unc_m3upi_rxc_flit_gen_hdr1.accum uncore interconnect Flit Gen - Header 1; Accumulate event=0x53,umask=1 01 Events related to Header Flit Generation - Set 1; Header flit slotting control state machine is in any accumulate state; multi-message flit may be assembled over multiple cycles unc_m3upi_rxc_flit_gen_hdr1.accum_read uncore interconnect Flit Gen - Header 1; Accumulate Ready event=0x53,umask=2 01 Events related to Header Flit Generation - Set 1; header flit slotting control state machine is in accum_ready state; flit is ready to send but transmission is blocked; more messages may be slotted into flit unc_m3upi_rxc_flit_gen_hdr1.accum_wasted uncore interconnect Flit Gen - Header 1; Accumulate Wasted event=0x53,umask=4 01 Events related to Header Flit Generation - Set 1; Flit is being assembled over multiple cycles, but no additional message is being slotted into flit in current cycle; accumulate cycle is wasted unc_m3upi_rxc_flit_gen_hdr1.ahead_blocked uncore interconnect Flit Gen - Header 1; Run-Ahead - Blocked event=0x53,umask=8 01 Events related to Header Flit Generation - Set 1; Header flit slotting entered run-ahead state; new header flit is started while transmission of prior, fully assembled flit is blocked unc_m3upi_rxc_flit_gen_hdr1.ahead_msg uncore interconnect Flit Gen - Header 1; Run-Ahead - Message event=0x53,umask=0x10 01 Events related to Header Flit Generation - Set 1; Header flit slotting is in run-ahead to start new flit, and message is actually slotted into new flit unc_m3upi_rxc_flit_gen_hdr1.par uncore interconnect Flit Gen - Header 1; Parallel Ok event=0x53,umask=0x20 01 Events related to Header Flit Generation - Set 1; New header flit construction may proceed in parallel with data flit sequence unc_m3upi_rxc_flit_gen_hdr1.par_flit uncore interconnect Flit Gen - Header 1; Parallel Flit Finished event=0x53,umask=0x80 01 Events related to Header Flit Generation - Set 1; Header flit finished assembly in parallel with data flit sequence unc_m3upi_rxc_flit_gen_hdr1.par_msg uncore interconnect Flit Gen - Header 1; Parallel Message event=0x53,umask=0x40 01 Events related to Header Flit Generation - Set 1; Message is slotted into header flit in parallel with data flit sequence unc_m3upi_rxc_flit_gen_hdr2.rmstall uncore interconnect Flit Gen - Header 2; Rate-matching Stall event=0x54,umask=1 01 Events related to Header Flit Generation - Set 2; Rate-matching stall injected unc_m3upi_rxc_flit_gen_hdr2.rmstall_nomsg uncore interconnect Flit Gen - Header 2; Rate-matching Stall - No Message event=0x54,umask=2 01 Events related to Header Flit Generation - Set 2; Rate matching stall injected, but no additional message slotted during stall cycle unc_m3upi_rxc_flit_not_sent.all uncore interconnect Header Not Sent; All event=0x55,umask=1 01 header flit is ready for transmission but could not be sent unc_m3upi_rxc_flit_not_sent.no_bgf_crd uncore interconnect Header Not Sent; No BGF Credits event=0x55,umask=2 01 header flit is ready for transmission but could not be sent; No BGF credits available unc_m3upi_rxc_flit_not_sent.no_bgf_no_msg uncore interconnect Header Not Sent; No BGF Credits + No Extra Message Slotted event=0x55,umask=8 01 header flit is ready for transmission but could not be sent; No BGF credits available; no additional message slotted into flit unc_m3upi_rxc_flit_not_sent.no_txq_crd uncore interconnect Header Not Sent; No TxQ Credits event=0x55,umask=4 01 header flit is ready for transmission but could not be sent; No TxQ credits available unc_m3upi_rxc_flit_not_sent.no_txq_no_msg uncore interconnect Header Not Sent; No TxQ Credits + No Extra Message Slotted event=0x55,umask=0x10 01 header flit is ready for transmission but could not be sent; No TxQ credits available; no additional message slotted into flit unc_m3upi_rxc_flit_not_sent.one_taken uncore interconnect Header Not Sent; Sent - One Slot Taken event=0x55,umask=0x20 01 header flit is ready for transmission but could not be sent; sending header flit with only one slot taken (two slots free) unc_m3upi_rxc_flit_not_sent.three_taken uncore interconnect Header Not Sent; Sent - Three Slots Taken event=0x55,umask=0x80 01 header flit is ready for transmission but could not be sent; sending header flit with three slots taken (no slots free) unc_m3upi_rxc_flit_not_sent.two_taken uncore interconnect Header Not Sent; Sent - Two Slots Taken event=0x55,umask=0x40 01 header flit is ready for transmission but could not be sent; sending header flit with only two slots taken (one slots free) unc_m3upi_rxc_held.cant_slot_ad uncore interconnect Message Held; Can't Slot AD event=0x52,umask=0x40 01 some AD message could not be slotted (logical OR of all AD events under INGR_SLOT_CANT_MC_VN{0,1}) unc_m3upi_rxc_held.cant_slot_bl uncore interconnect Message Held; Can't Slot BL event=0x52,umask=0x80 01 some BL message could not be slotted (logical OR of all BL events under INGR_SLOT_CANT_MC_VN{0,1}) unc_m3upi_rxc_held.parallel_ad_lost uncore interconnect Message Held; Parallel AD Lost event=0x52,umask=0x10 01 some AD message lost contest for slot 0 (logical OR of all AD events under INGR_SLOT_LOST_MC_VN{0,1}) unc_m3upi_rxc_held.parallel_attempt uncore interconnect Message Held; Parallel Attempt event=0x52,umask=4 01 ad and bl messages attempted to slot into the same flit in parallel unc_m3upi_rxc_held.parallel_bl_lost uncore interconnect Message Held; Parallel BL Lost event=0x52,umask=0x20 01 some BL message lost contest for slot 0 (logical OR of all BL events under INGR_SLOT_LOST_MC_VN{0,1}) unc_m3upi_rxc_held.parallel_success uncore interconnect Message Held; Parallel Success event=0x52,umask=8 01 ad and bl messages were actually slotted into the same flit in parallel unc_m3upi_rxc_held.vn0 uncore interconnect Message Held; VN0 event=0x52,umask=1 01 vn0 message(s) that couldn't be slotted into last vn0 flit are held in slotting stage while processing vn1 flit unc_m3upi_rxc_held.vn1 uncore interconnect Message Held; VN1 event=0x52,umask=2 01 vn1 message(s) that couldn't be slotted into last vn1 flit are held in slotting stage while processing vn0 flit unc_m3upi_rxc_inserts_vn0.ad_req uncore interconnect VN0 Ingress (from CMS) Queue - Inserts; REQ on AD event=0x41,umask=1 01 Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_inserts_vn0.ad_rsp uncore interconnect VN0 Ingress (from CMS) Queue - Inserts; RSP on AD event=0x41,umask=4 01 Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_inserts_vn0.ad_snp uncore interconnect VN0 Ingress (from CMS) Queue - Inserts; SNP on AD event=0x41,umask=2 01 Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_inserts_vn0.bl_ncb uncore interconnect VN0 Ingress (from CMS) Queue - Inserts; NCB on BL event=0x41,umask=0x20 01 Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_inserts_vn0.bl_ncs uncore interconnect VN0 Ingress (from CMS) Queue - Inserts; NCS on BL event=0x41,umask=0x40 01 Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_inserts_vn0.bl_rsp uncore interconnect VN0 Ingress (from CMS) Queue - Inserts; RSP on BL event=0x41,umask=8 01 Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_inserts_vn0.bl_wb uncore interconnect VN0 Ingress (from CMS) Queue - Inserts; WB on BL event=0x41,umask=0x10 01 Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_inserts_vn1.ad_req uncore interconnect VN1 Ingress (from CMS) Queue - Inserts; REQ on AD event=0x42,umask=1 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_inserts_vn1.ad_rsp uncore interconnect VN1 Ingress (from CMS) Queue - Inserts; RSP on AD event=0x42,umask=4 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_inserts_vn1.ad_snp uncore interconnect VN1 Ingress (from CMS) Queue - Inserts; SNP on AD event=0x42,umask=2 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_inserts_vn1.bl_ncb uncore interconnect VN1 Ingress (from CMS) Queue - Inserts; NCB on BL event=0x42,umask=0x20 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_inserts_vn1.bl_ncs uncore interconnect VN1 Ingress (from CMS) Queue - Inserts; NCS on BL event=0x42,umask=0x40 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_inserts_vn1.bl_rsp uncore interconnect VN1 Ingress (from CMS) Queue - Inserts; RSP on BL event=0x42,umask=8 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_inserts_vn1.bl_wb uncore interconnect VN1 Ingress (from CMS) Queue - Inserts; WB on BL event=0x42,umask=0x10 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_occupancy_vn0.ad_req uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy; REQ on AD event=0x45,umask=1 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_occupancy_vn0.ad_rsp uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy; RSP on AD event=0x45,umask=4 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_occupancy_vn0.ad_snp uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy; SNP on AD event=0x45,umask=2 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_occupancy_vn0.bl_ncb uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy; NCB on BL event=0x45,umask=0x20 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_occupancy_vn0.bl_ncs uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy; NCS on BL event=0x45,umask=0x40 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_occupancy_vn0.bl_rsp uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy; RSP on BL event=0x45,umask=8 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_occupancy_vn0.bl_wb uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy; WB on BL event=0x45,umask=0x10 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_occupancy_vn1.ad_req uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy; REQ on AD event=0x46,umask=1 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_occupancy_vn1.ad_rsp uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy; RSP on AD event=0x46,umask=4 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_occupancy_vn1.ad_snp uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy; SNP on AD event=0x46,umask=2 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_occupancy_vn1.bl_ncb uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy; NCB on BL event=0x46,umask=0x20 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_occupancy_vn1.bl_ncs uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy; NCS on BL event=0x46,umask=0x40 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_occupancy_vn1.bl_rsp uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy; RSP on BL event=0x46,umask=8 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_occupancy_vn1.bl_wb uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy; WB on BL event=0x46,umask=0x10 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_packing_miss_vn0.ad_req uncore interconnect VN0 message can't slot into flit; REQ on AD event=0x4e,umask=1 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_packing_miss_vn0.ad_rsp uncore interconnect VN0 message can't slot into flit; RSP on AD event=0x4e,umask=4 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_packing_miss_vn0.ad_snp uncore interconnect VN0 message can't slot into flit; SNP on AD event=0x4e,umask=2 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_packing_miss_vn0.bl_ncb uncore interconnect VN0 message can't slot into flit; NCB on BL event=0x4e,umask=0x20 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_packing_miss_vn0.bl_ncs uncore interconnect VN0 message can't slot into flit; NCS on BL event=0x4e,umask=0x40 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_packing_miss_vn0.bl_rsp uncore interconnect VN0 message can't slot into flit; RSP on BL event=0x4e,umask=8 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_packing_miss_vn0.bl_wb uncore interconnect VN0 message can't slot into flit; WB on BL event=0x4e,umask=0x10 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_packing_miss_vn1.ad_req uncore interconnect VN1 message can't slot into flit; REQ on AD event=0x4f,umask=1 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_packing_miss_vn1.ad_rsp uncore interconnect VN1 message can't slot into flit; RSP on AD event=0x4f,umask=4 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_packing_miss_vn1.ad_snp uncore interconnect VN1 message can't slot into flit; SNP on AD event=0x4f,umask=2 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_packing_miss_vn1.bl_ncb uncore interconnect VN1 message can't slot into flit; NCB on BL event=0x4f,umask=0x20 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_packing_miss_vn1.bl_ncs uncore interconnect VN1 message can't slot into flit; NCS on BL event=0x4f,umask=0x40 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_packing_miss_vn1.bl_rsp uncore interconnect VN1 message can't slot into flit; RSP on BL event=0x4f,umask=8 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_packing_miss_vn1.bl_wb uncore interconnect VN1 message can't slot into flit; WB on BL event=0x4f,umask=0x10 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_smi3_pftch.arb_lost uncore interconnect SMI3 Prefetch Messages; Lost Arbitration event=0x62,umask=2 01 unc_m3upi_rxc_smi3_pftch.arrived uncore interconnect SMI3 Prefetch Messages; Arrived event=0x62,umask=1 01 unc_m3upi_rxc_smi3_pftch.drop_old uncore interconnect SMI3 Prefetch Messages; Dropped - Old event=0x62,umask=8 01 unc_m3upi_rxc_smi3_pftch.drop_wrap uncore interconnect SMI3 Prefetch Messages; Dropped - Wrap event=0x62,umask=0x10 01 Dropped because it was overwritten by new message while prefetch queue was full unc_m3upi_rxc_smi3_pftch.slotted uncore interconnect SMI3 Prefetch Messages; Slotted event=0x62,umask=4 01 unc_m3upi_rxc_vna_crd.any_in_use uncore interconnect Remote VNA Credits; Any In Use event=0x5b,umask=0x20 01 At least one remote vna credit is in use unc_m3upi_rxc_vna_crd.corrected uncore interconnect Remote VNA Credits; Corrected event=0x5b,umask=2 01 Number of remote vna credits corrected (local return) per cycle unc_m3upi_rxc_vna_crd.lt1 uncore interconnect Remote VNA Credits; Level < 1 event=0x5b,umask=4 01 Remote vna credit level is less than 1 (i.e. no vna credits available) unc_m3upi_rxc_vna_crd.lt4 uncore interconnect Remote VNA Credits; Level < 4 event=0x5b,umask=8 01 Remote vna credit level is less than 4; bl (or ad requiring 4 vna) cannot arb on vna unc_m3upi_rxc_vna_crd.lt5 uncore interconnect Remote VNA Credits; Level < 5 event=0x5b,umask=0x10 01 Remote vna credit level is less than 5; parallel ad/bl arb on vna not possible unc_m3upi_rxc_vna_crd.used uncore interconnect Remote VNA Credits; Used event=0x5b,umask=1 01 Number of remote vna credits consumed per cycle unc_m3upi_rxr_busy_starved.ad_bnc uncore interconnect Transgress Injection Starvation; AD - Bounce event=0xb4,umask=1 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m3upi_rxr_busy_starved.ad_crd uncore interconnect Transgress Injection Starvation; AD - Credit event=0xb4,umask=0x10 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m3upi_rxr_busy_starved.bl_bnc uncore interconnect Transgress Injection Starvation; BL - Bounce event=0xb4,umask=4 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m3upi_rxr_busy_starved.bl_crd uncore interconnect Transgress Injection Starvation; BL - Credit event=0xb4,umask=0x40 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m3upi_rxr_bypass.ad_bnc uncore interconnect Transgress Ingress Bypass; AD - Bounce event=0xb2,umask=1 01 Number of packets bypassing the CMS Ingress unc_m3upi_rxr_bypass.ad_crd uncore interconnect Transgress Ingress Bypass; AD - Credit event=0xb2,umask=0x10 01 Number of packets bypassing the CMS Ingress unc_m3upi_rxr_bypass.ak_bnc uncore interconnect Transgress Ingress Bypass; AK - Bounce event=0xb2,umask=2 01 Number of packets bypassing the CMS Ingress unc_m3upi_rxr_bypass.bl_bnc uncore interconnect Transgress Ingress Bypass; BL - Bounce event=0xb2,umask=4 01 Number of packets bypassing the CMS Ingress unc_m3upi_rxr_bypass.bl_crd uncore interconnect Transgress Ingress Bypass; BL - Credit event=0xb2,umask=0x40 01 Number of packets bypassing the CMS Ingress unc_m3upi_rxr_bypass.iv_bnc uncore interconnect Transgress Ingress Bypass; IV - Bounce event=0xb2,umask=8 01 Number of packets bypassing the CMS Ingress unc_m3upi_rxr_crd_starved.ad_bnc uncore interconnect Transgress Injection Starvation; AD - Bounce event=0xb3,umask=1 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved.ad_crd uncore interconnect Transgress Injection Starvation; AD - Credit event=0xb3,umask=0x10 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved.ak_bnc uncore interconnect Transgress Injection Starvation; AK - Bounce event=0xb3,umask=2 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved.bl_bnc uncore interconnect Transgress Injection Starvation; BL - Bounce event=0xb3,umask=4 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved.bl_crd uncore interconnect Transgress Injection Starvation; BL - Credit event=0xb3,umask=0x40 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved.ifv uncore interconnect Transgress Injection Starvation; IFV - Credit event=0xb3,umask=0x80 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved.iv_bnc uncore interconnect Transgress Injection Starvation; IV - Bounce event=0xb3,umask=8 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_inserts.ad_bnc uncore interconnect Transgress Ingress Allocations; AD - Bounce event=0xb1,umask=1 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_inserts.ad_crd uncore interconnect Transgress Ingress Allocations; AD - Credit event=0xb1,umask=0x10 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_inserts.ak_bnc uncore interconnect Transgress Ingress Allocations; AK - Bounce event=0xb1,umask=2 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_inserts.bl_bnc uncore interconnect Transgress Ingress Allocations; BL - Bounce event=0xb1,umask=4 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_inserts.bl_crd uncore interconnect Transgress Ingress Allocations; BL - Credit event=0xb1,umask=0x40 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_inserts.iv_bnc uncore interconnect Transgress Ingress Allocations; IV - Bounce event=0xb1,umask=8 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.ad_bnc uncore interconnect Transgress Ingress Occupancy; AD - Bounce event=0xb0,umask=1 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.ad_crd uncore interconnect Transgress Ingress Occupancy; AD - Credit event=0xb0,umask=0x10 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.ak_bnc uncore interconnect Transgress Ingress Occupancy; AK - Bounce event=0xb0,umask=2 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.bl_bnc uncore interconnect Transgress Ingress Occupancy; BL - Bounce event=0xb0,umask=4 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.bl_crd uncore interconnect Transgress Ingress Occupancy; BL - Credit event=0xb0,umask=0x40 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.iv_bnc uncore interconnect Transgress Ingress Occupancy; IV - Bounce event=0xb0,umask=8 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_stall_no_txr_horz_crd_ad_ag0.tgr0 uncore interconnect Stall on No AD Agent0 Transgress Credits; For Transgress 0 event=0xd0,umask=1 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_ad_ag0.tgr1 uncore interconnect Stall on No AD Agent0 Transgress Credits; For Transgress 1 event=0xd0,umask=2 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_ad_ag0.tgr2 uncore interconnect Stall on No AD Agent0 Transgress Credits; For Transgress 2 event=0xd0,umask=4 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_ad_ag0.tgr3 uncore interconnect Stall on No AD Agent0 Transgress Credits; For Transgress 3 event=0xd0,umask=8 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_ad_ag0.tgr4 uncore interconnect Stall on No AD Agent0 Transgress Credits; For Transgress 4 event=0xd0,umask=0x10 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_ad_ag0.tgr5 uncore interconnect Stall on No AD Agent0 Transgress Credits; For Transgress 5 event=0xd0,umask=0x20 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_ad_ag1.tgr0 uncore interconnect Stall on No AD Agent1 Transgress Credits; For Transgress 0 event=0xd2,umask=1 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_ad_ag1.tgr1 uncore interconnect Stall on No AD Agent1 Transgress Credits; For Transgress 1 event=0xd2,umask=2 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_ad_ag1.tgr2 uncore interconnect Stall on No AD Agent1 Transgress Credits; For Transgress 2 event=0xd2,umask=4 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_ad_ag1.tgr3 uncore interconnect Stall on No AD Agent1 Transgress Credits; For Transgress 3 event=0xd2,umask=8 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_ad_ag1.tgr4 uncore interconnect Stall on No AD Agent1 Transgress Credits; For Transgress 4 event=0xd2,umask=0x10 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_ad_ag1.tgr5 uncore interconnect Stall on No AD Agent1 Transgress Credits; For Transgress 5 event=0xd2,umask=0x20 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_bl_ag0.tgr0 uncore interconnect Stall on No BL Agent0 Transgress Credits; For Transgress 0 event=0xd4,umask=1 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_bl_ag0.tgr1 uncore interconnect Stall on No BL Agent0 Transgress Credits; For Transgress 1 event=0xd4,umask=2 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_bl_ag0.tgr2 uncore interconnect Stall on No BL Agent0 Transgress Credits; For Transgress 2 event=0xd4,umask=4 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_bl_ag0.tgr3 uncore interconnect Stall on No BL Agent0 Transgress Credits; For Transgress 3 event=0xd4,umask=8 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_bl_ag0.tgr4 uncore interconnect Stall on No BL Agent0 Transgress Credits; For Transgress 4 event=0xd4,umask=0x10 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_bl_ag0.tgr5 uncore interconnect Stall on No BL Agent0 Transgress Credits; For Transgress 5 event=0xd4,umask=0x20 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_bl_ag1.tgr0 uncore interconnect Stall on No BL Agent1 Transgress Credits; For Transgress 0 event=0xd6,umask=1 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_bl_ag1.tgr1 uncore interconnect Stall on No BL Agent1 Transgress Credits; For Transgress 1 event=0xd6,umask=2 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_bl_ag1.tgr2 uncore interconnect Stall on No BL Agent1 Transgress Credits; For Transgress 2 event=0xd6,umask=4 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_bl_ag1.tgr3 uncore interconnect Stall on No BL Agent1 Transgress Credits; For Transgress 3 event=0xd6,umask=8 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_bl_ag1.tgr4 uncore interconnect Stall on No BL Agent1 Transgress Credits; For Transgress 4 event=0xd6,umask=0x10 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_bl_ag1.tgr5 uncore interconnect Stall on No BL Agent1 Transgress Credits; For Transgress 5 event=0xd6,umask=0x20 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_txc_ad_arb_fail.vn0_req uncore interconnect Failed ARB for AD; VN0 REQ Messages event=0x30,umask=1 01 AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn0_rsp uncore interconnect Failed ARB for AD; VN0 RSP Messages event=0x30,umask=4 01 AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn0_snp uncore interconnect Failed ARB for AD; VN0 SNP Messages event=0x30,umask=2 01 AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn0_wb uncore interconnect Failed ARB for AD; VN0 WB Messages event=0x30,umask=8 01 AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn1_req uncore interconnect Failed ARB for AD; VN1 REQ Messages event=0x30,umask=0x10 01 AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn1_rsp uncore interconnect Failed ARB for AD; VN1 RSP Messages event=0x30,umask=0x40 01 AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn1_snp uncore interconnect Failed ARB for AD; VN1 SNP Messages event=0x30,umask=0x20 01 AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn1_wb uncore interconnect Failed ARB for AD; VN1 WB Messages event=0x30,umask=0x80 01 AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_flq_bypass.ad_slot0 uncore interconnect AD FlowQ Bypass event=0x2c,umask=1 01 Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least) unc_m3upi_txc_ad_flq_bypass.ad_slot1 uncore interconnect AD FlowQ Bypass event=0x2c,umask=2 01 Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least) unc_m3upi_txc_ad_flq_bypass.ad_slot2 uncore interconnect AD FlowQ Bypass event=0x2c,umask=4 01 Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least) unc_m3upi_txc_ad_flq_bypass.bl_early_rsp uncore interconnect AD FlowQ Bypass event=0x2c,umask=8 01 Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least) unc_m3upi_txc_ad_flq_cycles_ne.vn0_req uncore interconnect AD Flow Q Not Empty; VN0 REQ Messages event=0x27,umask=1 01 Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn0_rsp uncore interconnect AD Flow Q Not Empty; VN0 RSP Messages event=0x27,umask=4 01 Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn0_snp uncore interconnect AD Flow Q Not Empty; VN0 SNP Messages event=0x27,umask=2 01 Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn0_wb uncore interconnect AD Flow Q Not Empty; VN0 WB Messages event=0x27,umask=8 01 Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn1_req uncore interconnect AD Flow Q Not Empty; VN1 REQ Messages event=0x27,umask=0x10 01 Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn1_rsp uncore interconnect AD Flow Q Not Empty; VN1 RSP Messages event=0x27,umask=0x40 01 Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn1_snp uncore interconnect AD Flow Q Not Empty; VN1 SNP Messages event=0x27,umask=0x20 01 Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn1_wb uncore interconnect AD Flow Q Not Empty; VN1 WB Messages event=0x27,umask=0x80 01 Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_inserts.vn0_req uncore interconnect AD Flow Q Inserts; VN0 REQ Messages event=0x2d,umask=1 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_inserts.vn0_rsp uncore interconnect AD Flow Q Inserts; VN0 RSP Messages event=0x2d,umask=4 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_inserts.vn0_snp uncore interconnect AD Flow Q Inserts; VN0 SNP Messages event=0x2d,umask=2 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_inserts.vn0_wb uncore interconnect AD Flow Q Inserts; VN0 WB Messages event=0x2d,umask=8 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_inserts.vn1_req uncore interconnect AD Flow Q Inserts; VN1 REQ Messages event=0x2d,umask=0x10 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_inserts.vn1_rsp uncore interconnect AD Flow Q Inserts; VN1 RSP Messages event=0x2d,umask=0x40 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_inserts.vn1_snp uncore interconnect AD Flow Q Inserts; VN1 SNP Messages event=0x2d,umask=0x20 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_occupancy.vn0_req uncore interconnect AD Flow Q Occupancy; VN0 REQ Messages event=0x1c,umask=1 01 unc_m3upi_txc_ad_flq_occupancy.vn0_rsp uncore interconnect AD Flow Q Occupancy; VN0 RSP Messages event=0x1c,umask=4 01 unc_m3upi_txc_ad_flq_occupancy.vn0_snp uncore interconnect AD Flow Q Occupancy; VN0 SNP Messages event=0x1c,umask=2 01 unc_m3upi_txc_ad_flq_occupancy.vn0_wb uncore interconnect AD Flow Q Occupancy; VN0 WB Messages event=0x1c,umask=8 01 unc_m3upi_txc_ad_flq_occupancy.vn1_req uncore interconnect AD Flow Q Occupancy; VN1 REQ Messages event=0x1c,umask=0x10 01 unc_m3upi_txc_ad_flq_occupancy.vn1_rsp uncore interconnect AD Flow Q Occupancy; VN1 RSP Messages event=0x1c,umask=0x40 01 unc_m3upi_txc_ad_flq_occupancy.vn1_snp uncore interconnect AD Flow Q Occupancy; VN1 SNP Messages event=0x1c,umask=0x20 01 unc_m3upi_txc_ad_snpf_grp1_vn1.vn0_cha uncore interconnect Number of Snoop Targets; CHA on VN0 event=0x3c,umask=4 01 Number of snpfanout targets and non-idle cycles can be used to calculate average snpfanout latency; Number of VN0 Snpf to CHA unc_m3upi_txc_ad_snpf_grp1_vn1.vn0_non_idle uncore interconnect Number of Snoop Targets; Non Idle cycles on VN0 event=0x3c,umask=0x40 01 Number of snpfanout targets and non-idle cycles can be used to calculate average snpfanout latency; Number of non-idle cycles in issuing Vn0 Snpf unc_m3upi_txc_ad_snpf_grp1_vn1.vn0_peer_upi0 uncore interconnect Number of Snoop Targets; Peer UPI0 on VN0 event=0x3c,umask=1 01 Number of snpfanout targets and non-idle cycles can be used to calculate average snpfanout latency; Number of VN0 Snpf to peer UPI0 unc_m3upi_txc_ad_snpf_grp1_vn1.vn0_peer_upi1 uncore interconnect Number of Snoop Targets; Peer UPI1 on VN0 event=0x3c,umask=2 01 Number of snpfanout targets and non-idle cycles can be used to calculate average snpfanout latency; Number of VN0 Snpf to peer UPI1 unc_m3upi_txc_ad_snpf_grp1_vn1.vn1_cha uncore interconnect Number of Snoop Targets; CHA on VN1 event=0x3c,umask=0x20 01 Number of snpfanout targets and non-idle cycles can be used to calculate average snpfanout latency; Number of VN1 Snpf to CHA unc_m3upi_txc_ad_snpf_grp1_vn1.vn1_non_idle uncore interconnect Number of Snoop Targets; Non Idle cycles on VN1 event=0x3c,umask=0x80 01 Number of snpfanout targets and non-idle cycles can be used to calculate average snpfanout latency; Number of non-idle cycles in issuing Vn1 Snpf unc_m3upi_txc_ad_snpf_grp1_vn1.vn1_peer_upi0 uncore interconnect Number of Snoop Targets; Peer UPI0 on VN1 event=0x3c,umask=8 01 Number of snpfanout targets and non-idle cycles can be used to calculate average snpfanout latency; Number of VN1 Snpf to peer UPI0 unc_m3upi_txc_ad_snpf_grp1_vn1.vn1_peer_upi1 uncore interconnect Number of Snoop Targets; Peer UPI1 on VN1 event=0x3c,umask=0x10 01 Number of snpfanout targets and non-idle cycles can be used to calculate average snpfanout latency; Number of VN1 Snpf to peer UPI1 unc_m3upi_txc_ad_snpf_grp2_vn1.vn0_snpfp_nonsnp uncore interconnect Snoop Arbitration; FlowQ Won event=0x3d,umask=1 01 Outcome of SnpF pending arbitration; FlowQ txn issued when SnpF pending on Vn0 unc_m3upi_txc_ad_snpf_grp2_vn1.vn0_snpfp_vn2snp uncore interconnect Snoop Arbitration; FlowQ SnpF Won event=0x3d,umask=4 01 Outcome of SnpF pending arbitration; FlowQ Vn0 SnpF issued when SnpF pending on Vn1 unc_m3upi_txc_ad_snpf_grp2_vn1.vn1_snpfp_nonsnp uncore interconnect Snoop Arbitration; FlowQ Won event=0x3d,umask=2 01 Outcome of SnpF pending arbitration; FlowQ txn issued when SnpF pending on Vn1 unc_m3upi_txc_ad_snpf_grp2_vn1.vn1_snpfp_vn0snp uncore interconnect Snoop Arbitration; FlowQ SnpF Won event=0x3d,umask=8 01 Outcome of SnpF pending arbitration; FlowQ Vn1 SnpF issued when SnpF pending on Vn0 unc_m3upi_txc_ad_spec_arb_crd_avail.vn0_req uncore interconnect Speculative ARB for AD - Credit Available; VN0 REQ Messages event=0x34,umask=1 01 AD speculative arb request with prior cycle credit check complete and credit avail unc_m3upi_txc_ad_spec_arb_crd_avail.vn0_snp uncore interconnect Speculative ARB for AD - Credit Available; VN0 SNP Messages event=0x34,umask=2 01 AD speculative arb request with prior cycle credit check complete and credit avail unc_m3upi_txc_ad_spec_arb_crd_avail.vn0_wb uncore interconnect Speculative ARB for AD - Credit Available; VN0 WB Messages event=0x34,umask=8 01 AD speculative arb request with prior cycle credit check complete and credit avail unc_m3upi_txc_ad_spec_arb_crd_avail.vn1_req uncore interconnect Speculative ARB for AD - Credit Available; VN1 REQ Messages event=0x34,umask=0x10 01 AD speculative arb request with prior cycle credit check complete and credit avail unc_m3upi_txc_ad_spec_arb_crd_avail.vn1_snp uncore interconnect Speculative ARB for AD - Credit Available; VN1 SNP Messages event=0x34,umask=0x20 01 AD speculative arb request with prior cycle credit check complete and credit avail unc_m3upi_txc_ad_spec_arb_crd_avail.vn1_wb uncore interconnect Speculative ARB for AD - Credit Available; VN1 WB Messages event=0x34,umask=0x80 01 AD speculative arb request with prior cycle credit check complete and credit avail unc_m3upi_txc_ad_spec_arb_new_msg.vn0_req uncore interconnect Speculative ARB for AD - New Message; VN0 REQ Messages event=0x33,umask=1 01 AD speculative arb request due to new message arriving on a specific channel (MC/VN) unc_m3upi_txc_ad_spec_arb_new_msg.vn0_snp uncore interconnect Speculative ARB for AD - New Message; VN0 SNP Messages event=0x33,umask=2 01 AD speculative arb request due to new message arriving on a specific channel (MC/VN) unc_m3upi_txc_ad_spec_arb_new_msg.vn0_wb uncore interconnect Speculative ARB for AD - New Message; VN0 WB Messages event=0x33,umask=8 01 AD speculative arb request due to new message arriving on a specific channel (MC/VN) unc_m3upi_txc_ad_spec_arb_new_msg.vn1_req uncore interconnect Speculative ARB for AD - New Message; VN1 REQ Messages event=0x33,umask=0x10 01 AD speculative arb request due to new message arriving on a specific channel (MC/VN) unc_m3upi_txc_ad_spec_arb_new_msg.vn1_snp uncore interconnect Speculative ARB for AD - New Message; VN1 SNP Messages event=0x33,umask=0x20 01 AD speculative arb request due to new message arriving on a specific channel (MC/VN) unc_m3upi_txc_ad_spec_arb_new_msg.vn1_wb uncore interconnect Speculative ARB for AD - New Message; VN1 WB Messages event=0x33,umask=0x80 01 AD speculative arb request due to new message arriving on a specific channel (MC/VN) unc_m3upi_txc_ad_spec_arb_no_other_pend.vn0_req uncore interconnect Speculative ARB for AD - No Credit; VN0 REQ Messages event=0x32,umask=1 01 AD speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_ad_spec_arb_no_other_pend.vn0_rsp uncore interconnect Speculative ARB for AD - No Credit; VN0 RSP Messages event=0x32,umask=4 01 AD speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_ad_spec_arb_no_other_pend.vn0_snp uncore interconnect Speculative ARB for AD - No Credit; VN0 SNP Messages event=0x32,umask=2 01 AD speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_ad_spec_arb_no_other_pend.vn0_wb uncore interconnect Speculative ARB for AD - No Credit; VN0 WB Messages event=0x32,umask=8 01 AD speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_ad_spec_arb_no_other_pend.vn1_req uncore interconnect Speculative ARB for AD - No Credit; VN1 REQ Messages event=0x32,umask=0x10 01 AD speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_ad_spec_arb_no_other_pend.vn1_rsp uncore interconnect Speculative ARB for AD - No Credit; VN1 RSP Messages event=0x32,umask=0x40 01 AD speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_ad_spec_arb_no_other_pend.vn1_snp uncore interconnect Speculative ARB for AD - No Credit; VN1 SNP Messages event=0x32,umask=0x20 01 AD speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_ad_spec_arb_no_other_pend.vn1_wb uncore interconnect Speculative ARB for AD - No Credit; VN1 WB Messages event=0x32,umask=0x80 01 AD speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_ak_flq_inserts uncore interconnect AK Flow Q Inserts event=0x2f 01 unc_m3upi_txc_ak_flq_occupancy uncore interconnect AK Flow Q Occupancy event=0x1e 01 unc_m3upi_txc_bl_arb_fail.vn0_ncb uncore interconnect Failed ARB for BL; VN0 NCB Messages event=0x35,umask=4 01 BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn0_ncs uncore interconnect Failed ARB for BL; VN0 NCS Messages event=0x35,umask=8 01 BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn0_rsp uncore interconnect Failed ARB for BL; VN0 RSP Messages event=0x35,umask=1 01 BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn0_wb uncore interconnect Failed ARB for BL; VN0 WB Messages event=0x35,umask=2 01 BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn1_ncb uncore interconnect Failed ARB for BL; VN1 NCS Messages event=0x35,umask=0x40 01 BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn1_ncs uncore interconnect Failed ARB for BL; VN1 NCB Messages event=0x35,umask=0x80 01 BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn1_rsp uncore interconnect Failed ARB for BL; VN1 RSP Messages event=0x35,umask=0x10 01 BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn1_wb uncore interconnect Failed ARB for BL; VN1 WB Messages event=0x35,umask=0x20 01 BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_flq_cycles_ne.vn0_req uncore interconnect BL Flow Q Not Empty; VN0 REQ Messages event=0x28,umask=1 01 Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn0_rsp uncore interconnect BL Flow Q Not Empty; VN0 RSP Messages event=0x28,umask=4 01 Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn0_snp uncore interconnect BL Flow Q Not Empty; VN0 SNP Messages event=0x28,umask=2 01 Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn0_wb uncore interconnect BL Flow Q Not Empty; VN0 WB Messages event=0x28,umask=8 01 Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn1_req uncore interconnect BL Flow Q Not Empty; VN1 REQ Messages event=0x28,umask=0x10 01 Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn1_rsp uncore interconnect BL Flow Q Not Empty; VN1 RSP Messages event=0x28,umask=0x40 01 Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn1_snp uncore interconnect BL Flow Q Not Empty; VN1 SNP Messages event=0x28,umask=0x20 01 Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn1_wb uncore interconnect BL Flow Q Not Empty; VN1 WB Messages event=0x28,umask=0x80 01 Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_inserts.vn0_ncb uncore interconnect BL Flow Q Inserts; VN0 RSP Messages event=0x2e,umask=1 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn0_ncs uncore interconnect BL Flow Q Inserts; VN0 WB Messages event=0x2e,umask=2 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn0_rsp uncore interconnect BL Flow Q Inserts; VN0 NCS Messages event=0x2e,umask=8 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn0_wb uncore interconnect BL Flow Q Inserts; VN0 NCB Messages event=0x2e,umask=4 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn1_ncb uncore interconnect BL Flow Q Inserts; VN1 RSP Messages event=0x2e,umask=0x10 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn1_ncs uncore interconnect BL Flow Q Inserts; VN1 WB Messages event=0x2e,umask=0x20 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn1_rsp uncore interconnect BL Flow Q Inserts; VN1_NCB Messages event=0x2e,umask=0x80 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn1_wb uncore interconnect BL Flow Q Inserts; VN1_NCS Messages event=0x2e,umask=0x40 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_occupancy.vn0_ncb uncore interconnect BL Flow Q Occupancy; VN0 NCB Messages event=0x1d,umask=4 01 unc_m3upi_txc_bl_flq_occupancy.vn0_ncs uncore interconnect BL Flow Q Occupancy; VN0 NCS Messages event=0x1d,umask=8 01 unc_m3upi_txc_bl_flq_occupancy.vn0_rsp uncore interconnect BL Flow Q Occupancy; VN0 RSP Messages event=0x1d,umask=1 01 unc_m3upi_txc_bl_flq_occupancy.vn0_wb uncore interconnect BL Flow Q Occupancy; VN0 WB Messages event=0x1d,umask=2 01 unc_m3upi_txc_bl_flq_occupancy.vn1_ncb uncore interconnect BL Flow Q Occupancy; VN1_NCS Messages event=0x1d,umask=0x40 01 unc_m3upi_txc_bl_flq_occupancy.vn1_ncs uncore interconnect BL Flow Q Occupancy; VN1_NCB Messages event=0x1d,umask=0x80 01 unc_m3upi_txc_bl_flq_occupancy.vn1_rsp uncore interconnect BL Flow Q Occupancy; VN1 RSP Messages event=0x1d,umask=0x10 01 unc_m3upi_txc_bl_flq_occupancy.vn1_wb uncore interconnect BL Flow Q Occupancy; VN1 WB Messages event=0x1d,umask=0x20 01 unc_m3upi_txc_bl_spec_arb_new_msg.vn0_ncb uncore interconnect Speculative ARB for BL - New Message; VN0 WB Messages event=0x38,umask=2 01 BL speculative arb request due to new message arriving on a specific channel (MC/VN) unc_m3upi_txc_bl_spec_arb_new_msg.vn0_ncs uncore interconnect Speculative ARB for BL - New Message; VN0 NCS Messages event=0x38,umask=8 01 BL speculative arb request due to new message arriving on a specific channel (MC/VN) unc_m3upi_txc_bl_spec_arb_new_msg.vn0_wb uncore interconnect Speculative ARB for BL - New Message; VN0 WB Messages event=0x38,umask=1 01 BL speculative arb request due to new message arriving on a specific channel (MC/VN) unc_m3upi_txc_bl_spec_arb_new_msg.vn1_ncb uncore interconnect Speculative ARB for BL - New Message; VN1 WB Messages event=0x38,umask=0x20 01 BL speculative arb request due to new message arriving on a specific channel (MC/VN) unc_m3upi_txc_bl_spec_arb_new_msg.vn1_ncs uncore interconnect Speculative ARB for BL - New Message; VN1 NCB Messages event=0x38,umask=0x80 01 BL speculative arb request due to new message arriving on a specific channel (MC/VN) unc_m3upi_txc_bl_spec_arb_new_msg.vn1_wb uncore interconnect Speculative ARB for BL - New Message; VN1 RSP Messages event=0x38,umask=0x10 01 BL speculative arb request due to new message arriving on a specific channel (MC/VN) unc_m3upi_txc_bl_spec_arb_no_other_pend.vn0_ncb uncore interconnect Speculative ARB for AD Failed - No Credit; VN0 NCB Messages event=0x37,umask=4 01 BL speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_bl_spec_arb_no_other_pend.vn0_ncs uncore interconnect Speculative ARB for AD Failed - No Credit; VN0 NCS Messages event=0x37,umask=8 01 BL speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_bl_spec_arb_no_other_pend.vn0_rsp uncore interconnect Speculative ARB for AD Failed - No Credit; VN0 RSP Messages event=0x37,umask=1 01 BL speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_bl_spec_arb_no_other_pend.vn0_wb uncore interconnect Speculative ARB for AD Failed - No Credit; VN0 WB Messages event=0x37,umask=2 01 BL speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_bl_spec_arb_no_other_pend.vn1_ncb uncore interconnect Speculative ARB for AD Failed - No Credit; VN1 NCS Messages event=0x37,umask=0x40 01 BL speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_bl_spec_arb_no_other_pend.vn1_ncs uncore interconnect Speculative ARB for AD Failed - No Credit; VN1 NCB Messages event=0x37,umask=0x80 01 BL speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_bl_spec_arb_no_other_pend.vn1_rsp uncore interconnect Speculative ARB for AD Failed - No Credit; VN1 RSP Messages event=0x37,umask=0x10 01 BL speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_bl_spec_arb_no_other_pend.vn1_wb uncore interconnect Speculative ARB for AD Failed - No Credit; VN1 WB Messages event=0x37,umask=0x20 01 BL speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txr_horz_ads_used.ad_bnc uncore interconnect CMS Horizontal ADS Used; AD - Bounce event=0x9d,umask=1 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_horz_ads_used.ad_crd uncore interconnect CMS Horizontal ADS Used; AD - Credit event=0x9d,umask=0x10 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_horz_ads_used.ak_bnc uncore interconnect CMS Horizontal ADS Used; AK - Bounce event=0x9d,umask=2 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_horz_ads_used.bl_bnc uncore interconnect CMS Horizontal ADS Used; BL - Bounce event=0x9d,umask=4 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_horz_ads_used.bl_crd uncore interconnect CMS Horizontal ADS Used; BL - Credit event=0x9d,umask=0x40 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.ad_bnc uncore interconnect CMS Horizontal Bypass Used; AD - Bounce event=0x9f,umask=1 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.ad_crd uncore interconnect CMS Horizontal Bypass Used; AD - Credit event=0x9f,umask=0x10 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.ak_bnc uncore interconnect CMS Horizontal Bypass Used; AK - Bounce event=0x9f,umask=2 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.bl_bnc uncore interconnect CMS Horizontal Bypass Used; BL - Bounce event=0x9f,umask=4 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.bl_crd uncore interconnect CMS Horizontal Bypass Used; BL - Credit event=0x9f,umask=0x40 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.iv_bnc uncore interconnect CMS Horizontal Bypass Used; IV - Bounce event=0x9f,umask=8 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_cycles_full.ad_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Full; AD - Bounce event=0x96,umask=1 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_full.ad_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Full; AD - Credit event=0x96,umask=0x10 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_full.ak_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Full; AK - Bounce event=0x96,umask=2 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_full.bl_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Full; BL - Bounce event=0x96,umask=4 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_full.bl_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Full; BL - Credit event=0x96,umask=0x40 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_full.iv_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Full; IV - Bounce event=0x96,umask=8 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.ad_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty; AD - Bounce event=0x97,umask=1 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.ad_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty; AD - Credit event=0x97,umask=0x10 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.ak_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty; AK - Bounce event=0x97,umask=2 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.bl_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty; BL - Bounce event=0x97,umask=4 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.bl_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty; BL - Credit event=0x97,umask=0x40 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.iv_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty; IV - Bounce event=0x97,umask=8 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.ad_bnc uncore interconnect CMS Horizontal Egress Inserts; AD - Bounce event=0x95,umask=1 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.ad_crd uncore interconnect CMS Horizontal Egress Inserts; AD - Credit event=0x95,umask=0x10 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.ak_bnc uncore interconnect CMS Horizontal Egress Inserts; AK - Bounce event=0x95,umask=2 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.bl_bnc uncore interconnect CMS Horizontal Egress Inserts; BL - Bounce event=0x95,umask=4 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.bl_crd uncore interconnect CMS Horizontal Egress Inserts; BL - Credit event=0x95,umask=0x40 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.iv_bnc uncore interconnect CMS Horizontal Egress Inserts; IV - Bounce event=0x95,umask=8 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_nack.ad_bnc uncore interconnect CMS Horizontal Egress NACKs; AD - Bounce event=0x99,umask=1 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_nack.ad_crd uncore interconnect CMS Horizontal Egress NACKs; AD - Credit event=0x99,umask=0x20 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_nack.ak_bnc uncore interconnect CMS Horizontal Egress NACKs; AK - Bounce event=0x99,umask=2 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_nack.bl_bnc uncore interconnect CMS Horizontal Egress NACKs; BL - Bounce event=0x99,umask=4 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_nack.bl_crd uncore interconnect CMS Horizontal Egress NACKs; BL - Credit event=0x99,umask=0x40 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_nack.iv_bnc uncore interconnect CMS Horizontal Egress NACKs; IV - Bounce event=0x99,umask=8 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_occupancy.ad_bnc uncore interconnect CMS Horizontal Egress Occupancy; AD - Bounce event=0x94,umask=1 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_occupancy.ad_crd uncore interconnect CMS Horizontal Egress Occupancy; AD - Credit event=0x94,umask=0x10 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_occupancy.ak_bnc uncore interconnect CMS Horizontal Egress Occupancy; AK - Bounce event=0x94,umask=2 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_occupancy.bl_bnc uncore interconnect CMS Horizontal Egress Occupancy; BL - Bounce event=0x94,umask=4 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_occupancy.bl_crd uncore interconnect CMS Horizontal Egress Occupancy; BL - Credit event=0x94,umask=0x40 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_occupancy.iv_bnc uncore interconnect CMS Horizontal Egress Occupancy; IV - Bounce event=0x94,umask=8 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_starved.ad_bnc uncore interconnect CMS Horizontal Egress Injection Starvation; AD - Bounce event=0x9b,umask=1 01 Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m3upi_txr_horz_starved.ak_bnc uncore interconnect CMS Horizontal Egress Injection Starvation; AK - Bounce event=0x9b,umask=2 01 Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m3upi_txr_horz_starved.bl_bnc uncore interconnect CMS Horizontal Egress Injection Starvation; BL - Bounce event=0x9b,umask=4 01 Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m3upi_txr_horz_starved.iv_bnc uncore interconnect CMS Horizontal Egress Injection Starvation; IV - Bounce event=0x9b,umask=8 01 Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m3upi_txr_vert_ads_used.ad_ag0 uncore interconnect CMS Vertical ADS Used; AD - Agent 0 event=0x9c,umask=1 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_vert_ads_used.ad_ag1 uncore interconnect CMS Vertical ADS Used; AD - Agent 1 event=0x9c,umask=0x10 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_vert_ads_used.ak_ag0 uncore interconnect CMS Vertical ADS Used; AK - Agent 0 event=0x9c,umask=2 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_vert_ads_used.ak_ag1 uncore interconnect CMS Vertical ADS Used; AK - Agent 1 event=0x9c,umask=0x20 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_vert_ads_used.bl_ag0 uncore interconnect CMS Vertical ADS Used; BL - Agent 0 event=0x9c,umask=4 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_vert_ads_used.bl_ag1 uncore interconnect CMS Vertical ADS Used; BL - Agent 1 event=0x9c,umask=0x40 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.ad_ag0 uncore interconnect CMS Vertical ADS Used; AD - Agent 0 event=0x9e,umask=1 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.ad_ag1 uncore interconnect CMS Vertical ADS Used; AD - Agent 1 event=0x9e,umask=0x10 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.ak_ag0 uncore interconnect CMS Vertical ADS Used; AK - Agent 0 event=0x9e,umask=2 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.ak_ag1 uncore interconnect CMS Vertical ADS Used; AK - Agent 1 event=0x9e,umask=0x20 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.bl_ag0 uncore interconnect CMS Vertical ADS Used; BL - Agent 0 event=0x9e,umask=4 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.bl_ag1 uncore interconnect CMS Vertical ADS Used; BL - Agent 1 event=0x9e,umask=0x40 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.iv uncore interconnect CMS Vertical ADS Used; IV event=0x9e,umask=8 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_cycles_full.ad_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full; AD - Agent 0 event=0x92,umask=1 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m3upi_txr_vert_cycles_full.ad_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full; AD - Agent 1 event=0x92,umask=0x10 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m3upi_txr_vert_cycles_full.ak_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full; AK - Agent 0 event=0x92,umask=2 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m3upi_txr_vert_cycles_full.ak_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full; AK - Agent 1 event=0x92,umask=0x20 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ring unc_m3upi_txr_vert_cycles_full.bl_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full; BL - Agent 0 event=0x92,umask=4 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m3upi_txr_vert_cycles_full.bl_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full; BL - Agent 1 event=0x92,umask=0x40 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m3upi_txr_vert_cycles_full.iv uncore interconnect Cycles CMS Vertical Egress Queue Is Full; IV event=0x92,umask=8 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m3upi_txr_vert_cycles_ne.ad_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; AD - Agent 0 event=0x93,umask=1 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m3upi_txr_vert_cycles_ne.ad_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; AD - Agent 1 event=0x93,umask=0x10 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m3upi_txr_vert_cycles_ne.ak_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; AK - Agent 0 event=0x93,umask=2 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m3upi_txr_vert_cycles_ne.ak_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; AK - Agent 1 event=0x93,umask=0x20 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ring unc_m3upi_txr_vert_cycles_ne.bl_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; BL - Agent 0 event=0x93,umask=4 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m3upi_txr_vert_cycles_ne.bl_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; BL - Agent 1 event=0x93,umask=0x40 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m3upi_txr_vert_cycles_ne.iv uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; IV event=0x93,umask=8 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m3upi_txr_vert_inserts.ad_ag0 uncore interconnect CMS Vert Egress Allocations; AD - Agent 0 event=0x91,umask=1 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m3upi_txr_vert_inserts.ad_ag1 uncore interconnect CMS Vert Egress Allocations; AD - Agent 1 event=0x91,umask=0x10 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m3upi_txr_vert_inserts.ak_ag0 uncore interconnect CMS Vert Egress Allocations; AK - Agent 0 event=0x91,umask=2 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m3upi_txr_vert_inserts.ak_ag1 uncore interconnect CMS Vert Egress Allocations; AK - Agent 1 event=0x91,umask=0x20 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ring unc_m3upi_txr_vert_inserts.bl_ag0 uncore interconnect CMS Vert Egress Allocations; BL - Agent 0 event=0x91,umask=4 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m3upi_txr_vert_inserts.bl_ag1 uncore interconnect CMS Vert Egress Allocations; BL - Agent 1 event=0x91,umask=0x40 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m3upi_txr_vert_inserts.iv uncore interconnect CMS Vert Egress Allocations; IV event=0x91,umask=8 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m3upi_txr_vert_nack.ad_ag0 uncore interconnect CMS Vertical Egress NACKs; AD - Agent 0 event=0x98,umask=1 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack.ad_ag1 uncore interconnect CMS Vertical Egress NACKs; AD - Agent 1 event=0x98,umask=0x10 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack.ak_ag0 uncore interconnect CMS Vertical Egress NACKs; AK - Agent 0 event=0x98,umask=2 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack.ak_ag1 uncore interconnect CMS Vertical Egress NACKs; AK - Agent 1 event=0x98,umask=0x20 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack.bl_ag0 uncore interconnect CMS Vertical Egress NACKs; BL - Agent 0 event=0x98,umask=4 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack.bl_ag1 uncore interconnect CMS Vertical Egress NACKs; BL - Agent 1 event=0x98,umask=0x40 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack.iv uncore interconnect CMS Vertical Egress NACKs; IV event=0x98,umask=8 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_occupancy.ad_ag0 uncore interconnect CMS Vert Egress Occupancy; AD - Agent 0 event=0x90,umask=1 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m3upi_txr_vert_occupancy.ad_ag1 uncore interconnect CMS Vert Egress Occupancy; AD - Agent 1 event=0x90,umask=0x10 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m3upi_txr_vert_occupancy.ak_ag0 uncore interconnect CMS Vert Egress Occupancy; AK - Agent 0 event=0x90,umask=2 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m3upi_txr_vert_occupancy.ak_ag1 uncore interconnect CMS Vert Egress Occupancy; AK - Agent 1 event=0x90,umask=0x20 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ring unc_m3upi_txr_vert_occupancy.bl_ag0 uncore interconnect CMS Vert Egress Occupancy; BL - Agent 0 event=0x90,umask=4 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m3upi_txr_vert_occupancy.bl_ag1 uncore interconnect CMS Vert Egress Occupancy; BL - Agent 1 event=0x90,umask=0x40 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m3upi_txr_vert_occupancy.iv uncore interconnect CMS Vert Egress Occupancy; IV event=0x90,umask=8 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m3upi_txr_vert_starved.ad_ag0 uncore interconnect CMS Vertical Egress Injection Starvation; AD - Agent 0 event=0x9a,umask=1 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved.ad_ag1 uncore interconnect CMS Vertical Egress Injection Starvation; AD - Agent 1 event=0x9a,umask=0x10 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved.ak_ag0 uncore interconnect CMS Vertical Egress Injection Starvation; AK - Agent 0 event=0x9a,umask=2 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved.ak_ag1 uncore interconnect CMS Vertical Egress Injection Starvation; AK - Agent 1 event=0x9a,umask=0x20 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved.bl_ag0 uncore interconnect CMS Vertical Egress Injection Starvation; BL - Agent 0 event=0x9a,umask=4 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved.bl_ag1 uncore interconnect CMS Vertical Egress Injection Starvation; BL - Agent 1 event=0x9a,umask=0x40 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved.iv uncore interconnect CMS Vertical Egress Injection Starvation; IV event=0x9a,umask=8 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_upi_peer_ad_credits_empty.vn0_req uncore interconnect UPI0 AD Credits Empty; VN0 REQ Messages event=0x20,umask=2 01 No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_ad_credits_empty.vn0_rsp uncore interconnect UPI0 AD Credits Empty; VN0 RSP Messages event=0x20,umask=8 01 No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_ad_credits_empty.vn0_snp uncore interconnect UPI0 AD Credits Empty; VN0 SNP Messages event=0x20,umask=4 01 No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_ad_credits_empty.vn1_req uncore interconnect UPI0 AD Credits Empty; VN1 REQ Messages event=0x20,umask=0x10 01 No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_ad_credits_empty.vn1_rsp uncore interconnect UPI0 AD Credits Empty; VN1 RSP Messages event=0x20,umask=0x40 01 No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_ad_credits_empty.vn1_snp uncore interconnect UPI0 AD Credits Empty; VN1 SNP Messages event=0x20,umask=0x20 01 No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_ad_credits_empty.vna uncore interconnect UPI0 AD Credits Empty; VNA event=0x20,umask=1 01 No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_bl_credits_empty.vn0_ncs_ncb uncore interconnect UPI0 BL Credits Empty; VN0 RSP Messages event=0x21,umask=4 01 No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_peer_bl_credits_empty.vn0_rsp uncore interconnect UPI0 BL Credits Empty; VN0 REQ Messages event=0x21,umask=2 01 No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_peer_bl_credits_empty.vn0_wb uncore interconnect UPI0 BL Credits Empty; VN0 SNP Messages event=0x21,umask=8 01 No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_peer_bl_credits_empty.vn1_ncs_ncb uncore interconnect UPI0 BL Credits Empty; VN1 RSP Messages event=0x21,umask=0x20 01 No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_peer_bl_credits_empty.vn1_rsp uncore interconnect UPI0 BL Credits Empty; VN1 REQ Messages event=0x21,umask=0x10 01 No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_peer_bl_credits_empty.vn1_wb uncore interconnect UPI0 BL Credits Empty; VN1 SNP Messages event=0x21,umask=0x40 01 No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_peer_bl_credits_empty.vna uncore interconnect UPI0 BL Credits Empty; VNA event=0x21,umask=1 01 No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_prefetch_spawn uncore interconnect Prefetches generated by the flow control queue of the M3UPI unit event=0x29 01 Count cases where flow control queue that sits between the Intel(R) Ultra Path Interconnect (UPI) and the mesh spawns a prefetch to the iMC (Memory Controller) unc_m3upi_vert_ring_ad_in_use.dn_even uncore interconnect Vertical AD Ring In Use; Down and Even event=0xa6,umask=4 01 Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ad_in_use.dn_odd uncore interconnect Vertical AD Ring In Use; Down and Odd event=0xa6,umask=8 01 Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ad_in_use.up_even uncore interconnect Vertical AD Ring In Use; Up and Even event=0xa6,umask=1 01 Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ad_in_use.up_odd uncore interconnect Vertical AD Ring In Use; Up and Odd event=0xa6,umask=2 01 Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ak_in_use.dn_even uncore interconnect Vertical AK Ring In Use; Down and Even event=0xa8,umask=4 01 Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ak_in_use.dn_odd uncore interconnect Vertical AK Ring In Use; Down and Odd event=0xa8,umask=8 01 Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ak_in_use.up_even uncore interconnect Vertical AK Ring In Use; Up and Even event=0xa8,umask=1 01 Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ak_in_use.up_odd uncore interconnect Vertical AK Ring In Use; Up and Odd event=0xa8,umask=2 01 Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_bl_in_use.dn_even uncore interconnect Vertical BL Ring in Use; Down and Even event=0xaa,umask=4 01 Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_bl_in_use.dn_odd uncore interconnect Vertical BL Ring in Use; Down and Odd event=0xaa,umask=8 01 Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_bl_in_use.up_even uncore interconnect Vertical BL Ring in Use; Up and Even event=0xaa,umask=1 01 Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_bl_in_use.up_odd uncore interconnect Vertical BL Ring in Use; Up and Odd event=0xaa,umask=2 01 Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_iv_in_use.dn uncore interconnect Vertical IV Ring in Use; Down event=0xac,umask=4 01 Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m3upi_vert_ring_iv_in_use.up uncore interconnect Vertical IV Ring in Use; Up event=0xac,umask=1 01 Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m3upi_vn0_credits_used.ncb uncore interconnect VN0 Credit Used; WB on BL event=0x5c,umask=0x10 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_vn0_credits_used.ncs uncore interconnect VN0 Credit Used; NCB on BL event=0x5c,umask=0x20 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_vn0_credits_used.req uncore interconnect VN0 Credit Used; REQ on AD event=0x5c,umask=1 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_vn0_credits_used.rsp uncore interconnect VN0 Credit Used; RSP on AD event=0x5c,umask=4 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn0_credits_used.snp uncore interconnect VN0 Credit Used; SNP on AD event=0x5c,umask=2 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_vn0_credits_used.wb uncore interconnect VN0 Credit Used; RSP on BL event=0x5c,umask=8 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn0_no_credits.ncb uncore interconnect VN0 No Credits; WB on BL event=0x5e,umask=0x10 01 Number of Cycles there were no VN0 Credits; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_vn0_no_credits.ncs uncore interconnect VN0 No Credits; NCB on BL event=0x5e,umask=0x20 01 Number of Cycles there were no VN0 Credits; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_vn0_no_credits.req uncore interconnect VN0 No Credits; REQ on AD event=0x5e,umask=1 01 Number of Cycles there were no VN0 Credits; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_vn0_no_credits.rsp uncore interconnect VN0 No Credits; RSP on AD event=0x5e,umask=4 01 Number of Cycles there were no VN0 Credits; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn0_no_credits.snp uncore interconnect VN0 No Credits; SNP on AD event=0x5e,umask=2 01 Number of Cycles there were no VN0 Credits; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_vn0_no_credits.wb uncore interconnect VN0 No Credits; RSP on BL event=0x5e,umask=8 01 Number of Cycles there were no VN0 Credits; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn1_credits_used.ncb uncore interconnect VN1 Credit Used; WB on BL event=0x5d,umask=0x10 01 Number of times a VN1 credit was used on the WB message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_vn1_credits_used.ncs uncore interconnect VN1 Credit Used; NCB on BL event=0x5d,umask=0x20 01 Number of times a VN1 credit was used on the WB message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_vn1_credits_used.req uncore interconnect VN1 Credit Used; REQ on AD event=0x5d,umask=1 01 Number of times a VN1 credit was used on the WB message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_vn1_credits_used.rsp uncore interconnect VN1 Credit Used; RSP on AD event=0x5d,umask=4 01 Number of times a VN1 credit was used on the WB message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn1_credits_used.snp uncore interconnect VN1 Credit Used; SNP on AD event=0x5d,umask=2 01 Number of times a VN1 credit was used on the WB message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_vn1_credits_used.wb uncore interconnect VN1 Credit Used; RSP on BL event=0x5d,umask=8 01 Number of times a VN1 credit was used on the WB message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn1_no_credits.ncb uncore interconnect VN1 No Credits; WB on BL event=0x5f,umask=0x10 01 Number of Cycles there were no VN1 Credits; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_vn1_no_credits.ncs uncore interconnect VN1 No Credits; NCB on BL event=0x5f,umask=0x20 01 Number of Cycles there were no VN1 Credits; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_vn1_no_credits.req uncore interconnect VN1 No Credits; REQ on AD event=0x5f,umask=1 01 Number of Cycles there were no VN1 Credits; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_vn1_no_credits.rsp uncore interconnect VN1 No Credits; RSP on AD event=0x5f,umask=4 01 Number of Cycles there were no VN1 Credits; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn1_no_credits.snp uncore interconnect VN1 No Credits; SNP on AD event=0x5f,umask=2 01 Number of Cycles there were no VN1 Credits; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_vn1_no_credits.wb uncore interconnect VN1 No Credits; RSP on BL event=0x5f,umask=8 01 Number of Cycles there were no VN1 Credits; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_nounit_txc_bl.drs_upi uncore interconnect This event is deprecated. Refer to new event UNC_M2M_TxC_BL.DRS_UPI event=0x40,umask=4 11 uncore_upi unc_upi_clockticks uncore interconnect Clocks of the Intel(R) Ultra Path Interconnect (UPI) event=1 01 Counts clockticks of the fixed frequency clock controlling the Intel(R) Ultra Path Interconnect (UPI). This clock runs at1/8th the 'GT/s' speed of the UPI link. For example, a 9.6GT/s link will have a fixed Frequency of 1.2 Ghz unc_upi_direct_attempts.d2c uncore interconnect Data Response packets that go direct to core event=0x12,umask=1 01 Counts Data Response (DRS) packets that attempted to go direct to core bypassing the CHA unc_upi_direct_attempts.d2k uncore interconnect This event is deprecated. Refer to new event UNC_UPI_DIRECT_ATTEMPTS.D2U event=0x12,umask=2 11 unc_upi_direct_attempts.d2u uncore interconnect Data Response packets that go direct to Intel(R) UPI event=0x12,umask=2 01 Counts Data Response (DRS) packets that attempted to go direct to Intel(R) Ultra Path Interconnect (UPI) bypassing the CHA unc_upi_flowq_no_vna_crd.ad_vna_eq0 uncore interconnect UNC_UPI_FLOWQ_NO_VNA_CRD.AD_VNA_EQ0 event=0x18,umask=1 01 unc_upi_flowq_no_vna_crd.ad_vna_eq1 uncore interconnect UNC_UPI_FLOWQ_NO_VNA_CRD.AD_VNA_EQ1 event=0x18,umask=2 01 unc_upi_flowq_no_vna_crd.ad_vna_eq2 uncore interconnect UNC_UPI_FLOWQ_NO_VNA_CRD.AD_VNA_EQ2 event=0x18,umask=4 01 unc_upi_flowq_no_vna_crd.ak_vna_eq0 uncore interconnect UNC_UPI_FLOWQ_NO_VNA_CRD.AK_VNA_EQ0 event=0x18,umask=0x10 01 unc_upi_flowq_no_vna_crd.ak_vna_eq1 uncore interconnect UNC_UPI_FLOWQ_NO_VNA_CRD.AK_VNA_EQ1 event=0x18,umask=0x20 01 unc_upi_flowq_no_vna_crd.ak_vna_eq2 uncore interconnect UNC_UPI_FLOWQ_NO_VNA_CRD.AK_VNA_EQ2 event=0x18,umask=0x40 01 unc_upi_flowq_no_vna_crd.ak_vna_eq3 uncore interconnect UNC_UPI_FLOWQ_NO_VNA_CRD.AK_VNA_EQ3 event=0x18,umask=0x80 01 unc_upi_flowq_no_vna_crd.bl_vna_eq0 uncore interconnect UNC_UPI_FLOWQ_NO_VNA_CRD.BL_VNA_EQ0 event=0x18,umask=8 01 unc_upi_l1_power_cycles uncore interconnect Cycles Intel(R) UPI is in L1 power mode (shutdown) event=0x21 01 Counts cycles when the Intel(R) Ultra Path Interconnect (UPI) is in L1 power mode. L1 is a mode that totally shuts down the UPI link. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another, this event only coutns when both links are shutdown unc_upi_m3_byp_blocked.bgf_crd uncore interconnect UNC_UPI_M3_BYP_BLOCKED.BGF_CRD event=0x14,umask=8 01 unc_upi_m3_byp_blocked.flowq_ad_vna_le2 uncore interconnect UNC_UPI_M3_BYP_BLOCKED.FLOWQ_AD_VNA_LE2 event=0x14,umask=1 01 unc_upi_m3_byp_blocked.flowq_ak_vna_le3 uncore interconnect UNC_UPI_M3_BYP_BLOCKED.FLOWQ_AK_VNA_LE3 event=0x14,umask=4 01 unc_upi_m3_byp_blocked.flowq_bl_vna_eq0 uncore interconnect UNC_UPI_M3_BYP_BLOCKED.FLOWQ_BL_VNA_EQ0 event=0x14,umask=2 01 unc_upi_m3_byp_blocked.gv_block uncore interconnect UNC_UPI_M3_BYP_BLOCKED.GV_BLOCK event=0x14,umask=0x10 01 unc_upi_m3_crd_return_blocked uncore interconnect UNC_UPI_M3_CRD_RETURN_BLOCKED event=0x16 01 unc_upi_m3_rxq_blocked.bgf_crd uncore interconnect UNC_UPI_M3_RXQ_BLOCKED.BGF_CRD event=0x15,umask=0x20 01 unc_upi_m3_rxq_blocked.flowq_ad_vna_btw_2_thresh uncore interconnect UNC_UPI_M3_RXQ_BLOCKED.FLOWQ_AD_VNA_BTW_2_THRESH event=0x15,umask=2 01 unc_upi_m3_rxq_blocked.flowq_ad_vna_le2 uncore interconnect UNC_UPI_M3_RXQ_BLOCKED.FLOWQ_AD_VNA_LE2 event=0x15,umask=1 01 unc_upi_m3_rxq_blocked.flowq_ak_vna_le3 uncore interconnect UNC_UPI_M3_RXQ_BLOCKED.FLOWQ_AK_VNA_LE3 event=0x15,umask=0x10 01 unc_upi_m3_rxq_blocked.flowq_bl_vna_btw_0_thresh uncore interconnect UNC_UPI_M3_RXQ_BLOCKED.FLOWQ_BL_VNA_BTW_0_THRESH event=0x15,umask=8 01 unc_upi_m3_rxq_blocked.flowq_bl_vna_eq0 uncore interconnect UNC_UPI_M3_RXQ_BLOCKED.FLOWQ_BL_VNA_EQ0 event=0x15,umask=4 01 unc_upi_m3_rxq_blocked.gv_block uncore interconnect UNC_UPI_M3_RXQ_BLOCKED.GV_BLOCK event=0x15,umask=0x40 01 unc_upi_phy_init_cycles uncore interconnect Cycles where phy is not in L0, L0c, L0p, L1 event=0x20 01 unc_upi_power_l1_nack uncore interconnect L1 Req Nack event=0x23 01 Counts the number of times a link sends/receives a LinkReqNAck. When the UPI links would like to change power state, the Tx side initiates a request to the Rx side requesting to change states. This requests can either be accepted or denied. If the Rx side replies with an Ack, the power mode will change. If it replies with NAck, no change will take place. This can be filtered based on Rx and Tx. An Rx LinkReqNAck refers to receiving an NAck (meaning this agent's Tx originally requested the power change). A Tx LinkReqNAck refers to sending this command (meaning the peer agent's Tx originally requested the power change and this agent accepted it) unc_upi_power_l1_req uncore interconnect L1 Req (same as L1 Ack) event=0x22 01 Counts the number of times a link sends/receives a LinkReqAck. When the UPI links would like to change power state, the Tx side initiates a request to the Rx side requesting to change states. This requests can either be accepted or denied. If the Rx side replies with an Ack, the power mode will change. If it replies with NAck, no change will take place. This can be filtered based on Rx and Tx. An Rx LinkReqAck refers to receiving an Ack (meaning this agent's Tx originally requested the power change). A Tx LinkReqAck refers to sending this command (meaning the peer agent's Tx originally requested the power change and this agent accepted it) unc_upi_req_slot2_from_m3.ack uncore interconnect UNC_UPI_REQ_SLOT2_FROM_M3.ACK event=0x46,umask=8 01 unc_upi_req_slot2_from_m3.vn0 uncore interconnect UNC_UPI_REQ_SLOT2_FROM_M3.VN0 event=0x46,umask=2 01 unc_upi_req_slot2_from_m3.vn1 uncore interconnect UNC_UPI_REQ_SLOT2_FROM_M3.VN1 event=0x46,umask=4 01 unc_upi_req_slot2_from_m3.vna uncore interconnect UNC_UPI_REQ_SLOT2_FROM_M3.VNA event=0x46,umask=1 01 unc_upi_rxl0p_power_cycles uncore interconnect Cycles the Rx of the Intel(R) UPI is in L0p power mode event=0x25 01 Counts cycles when the receive side (Rx) of the Intel(R) Ultra Path Interconnect(UPI) is in L0p power mode. L0p is a mode where we disable 60% of the UPI lanes, decreasing our bandwidth in order to save power unc_upi_rxl0_power_cycles uncore interconnect Cycles in L0. Receive side event=0x24 01 Number of UPI qfclk cycles spent in L0 power mode in the Link Layer. L0 is the default mode which provides the highest performance with the most power. Use edge detect to count the number of instances that the link entered L0. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another. The phy layer sometimes leaves L0 for training, which will not be captured by this event unc_upi_rxl_basic_hdr_match.ncb uncore interconnect Matches on Receive path of a UPI Port; Non-Coherent Bypass event=5,umask=0xe 01 Match Message Class - NCB unc_upi_rxl_basic_hdr_match.ncb_opc uncore interconnect Matches on Receive path of a UPI Port; Non-Coherent Bypass event=5,umask=0x10e 01 Match Message Class - NCB unc_upi_rxl_basic_hdr_match.ncs uncore interconnect Matches on Receive path of a UPI Port; Non-Coherent Standard event=5,umask=0xf 01 Match Message Class - NCS unc_upi_rxl_basic_hdr_match.ncs_opc uncore interconnect Matches on Receive path of a UPI Port; Non-Coherent Standard event=5,umask=0x10f 01 Match Message Class - NCS unc_upi_rxl_basic_hdr_match.req uncore interconnect Matches on Receive path of a UPI Port; Request event=5,umask=8 01 REQ Message Class unc_upi_rxl_basic_hdr_match.req_opc uncore interconnect Matches on Receive path of a UPI Port; Request Opcode event=5,umask=0x108 01 Match REQ Opcodes - Specified in Umask[7:4] unc_upi_rxl_basic_hdr_match.rspcnflt uncore interconnect Matches on Receive path of a UPI Port; Response - Conflict event=5,umask=0x1aa 01 unc_upi_rxl_basic_hdr_match.rspi uncore interconnect Matches on Receive path of a UPI Port; Response - Invalid event=5,umask=0x12a 01 unc_upi_rxl_basic_hdr_match.rsp_data uncore interconnect Matches on Receive path of a UPI Port; Response - Data event=5,umask=0xc 01 Match Message Class -WB unc_upi_rxl_basic_hdr_match.rsp_data_opc uncore interconnect Matches on Receive path of a UPI Port; Response - Data event=5,umask=0x10c 01 Match Message Class -WB unc_upi_rxl_basic_hdr_match.rsp_nodata uncore interconnect Matches on Receive path of a UPI Port; Response - No Data event=5,umask=0xa 01 Match Message Class - RSP unc_upi_rxl_basic_hdr_match.rsp_nodata_opc uncore interconnect Matches on Receive path of a UPI Port; Response - No Data event=5,umask=0x10a 01 Match Message Class - RSP unc_upi_rxl_basic_hdr_match.snp uncore interconnect Matches on Receive path of a UPI Port; Snoop event=5,umask=9 01 SNP Message Class unc_upi_rxl_basic_hdr_match.snp_opc uncore interconnect Matches on Receive path of a UPI Port; Snoop Opcode event=5,umask=0x109 01 Match SNP Opcodes - Specified in Umask[7:4] unc_upi_rxl_basic_hdr_match.wb uncore interconnect Matches on Receive path of a UPI Port; Writeback event=5,umask=0xd 01 Match Message Class -WB unc_upi_rxl_basic_hdr_match.wb_opc uncore interconnect Matches on Receive path of a UPI Port; Writeback event=5,umask=0x10d 01 Match Message Class -WB unc_upi_rxl_bypassed.slot0 uncore interconnect FLITs received which bypassed the Slot0 Receive Buffer event=0x31,umask=1 01 Counts incoming FLITs (FLow control unITs) which bypassed the slot0 RxQ buffer (Receive Queue) and passed directly to the Egress. This is a latency optimization, and should generally be the common case. If this value is less than the number of FLITs transferred, it implies that there was queueing getting onto the ring, and thus the transactions saw higher latency unc_upi_rxl_bypassed.slot1 uncore interconnect FLITs received which bypassed the Slot0 Receive Buffer event=0x31,umask=2 01 Counts incoming FLITs (FLow control unITs) which bypassed the slot1 RxQ buffer (Receive Queue) and passed directly across the BGF and into the Egress. This is a latency optimization, and should generally be the common case. If this value is less than the number of FLITs transferred, it implies that there was queueing getting onto the ring, and thus the transactions saw higher latency unc_upi_rxl_bypassed.slot2 uncore interconnect FLITs received which bypassed the Slot0 Receive Buffer event=0x31,umask=4 01 Counts incoming FLITs (FLow control unITs) which bypassed the slot2 RxQ buffer (Receive Queue) and passed directly to the Egress. This is a latency optimization, and should generally be the common case. If this value is less than the number of FLITs transferred, it implies that there was queueing getting onto the ring, and thus the transactions saw higher latency unc_upi_rxl_credits_consumed_vn0 uncore interconnect VN0 Credit Consumed event=0x39 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_upi_rxl_credits_consumed_vn1 uncore interconnect VN1 Credit Consumed event=0x3a 01 Counts the number of times that an RxQ VN1 credit was consumed (i.e. message uses a VN1 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_upi_rxl_credits_consumed_vna uncore interconnect VNA Credit Consumed event=0x38 01 Counts the number of times that an RxQ VNA credit was consumed (i.e. message uses a VNA credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_upi_rxl_flits.all_data uncore interconnect Valid data FLITs received from any slot event=3,umask=0xf 01 Counts valid data FLITs (80 bit FLow control unITs: 64bits of data) received from any of the 3 Intel(R) Ultra Path Interconnect (UPI) Receive Queue slots on this UPI unit unc_upi_rxl_flits.all_null uncore interconnect Null FLITs received from any slot event=3,umask=0x27 01 Counts null FLITs (80 bit FLow control unITs) received from any of the 3 Intel(R) Ultra Path Interconnect (UPI) Receive Queue slots on this UPI unit unc_upi_rxl_flits.data uncore interconnect Valid Flits Received; Data event=3,umask=8 01 Shows legal flit time (hides impact of L0p and L0c).; Count Data Flits (which consume all slots), but how much to count is based on Slot0-2 mask, so count can be 0-3 depending on which slots are enabled for counting. unc_upi_rxl_flits.idle uncore interconnect Valid Flits Received; Idle event=3,umask=0x47 01 Shows legal flit time (hides impact of L0p and L0c) unc_upi_rxl_flits.llcrd uncore interconnect Valid Flits Received; LLCRD Not Empty event=3,umask=0x10 01 Shows legal flit time (hides impact of L0p and L0c).; Enables counting of LLCRD (with non-zero payload). This only applies to slot 2 since LLCRD is only allowed in slot 2 unc_upi_rxl_flits.llctrl uncore interconnect Valid Flits Received; LLCTRL event=3,umask=0x40 01 Shows legal flit time (hides impact of L0p and L0c).; Equivalent to an idle packet. Enables counting of slot 0 LLCTRL messages unc_upi_rxl_flits.non_data uncore interconnect Protocol header and credit FLITs received from any slot event=3,umask=0x97 01 Counts protocol header and credit FLITs (80 bit FLow control unITs) received from any of the 3 UPI slots on this UPI unit unc_upi_rxl_flits.null uncore interconnect This event is deprecated. Refer to new event UNC_UPI_RxL_FLITS.ALL_NULL event=3,umask=0x20 11 unc_upi_rxl_flits.prothdr uncore interconnect Valid Flits Received; Protocol Header event=3,umask=0x80 01 Shows legal flit time (hides impact of L0p and L0c).; Enables count of protocol headers in slot 0,1,2 (depending on slot uMask bits) unc_upi_rxl_flits.prot_hdr uncore interconnect This event is deprecated. Refer to new event UNC_UPI_RxL_FLITS.PROTHDR event=3,umask=0x80 11 unc_upi_rxl_flits.slot0 uncore interconnect Valid Flits Received; Slot 0 event=3,umask=1 01 Shows legal flit time (hides impact of L0p and L0c).; Count Slot 0 - Other mask bits determine types of headers to count unc_upi_rxl_flits.slot1 uncore interconnect Valid Flits Received; Slot 1 event=3,umask=2 01 Shows legal flit time (hides impact of L0p and L0c).; Count Slot 1 - Other mask bits determine types of headers to count unc_upi_rxl_flits.slot2 uncore interconnect Valid Flits Received; Slot 2 event=3,umask=4 01 Shows legal flit time (hides impact of L0p and L0c).; Count Slot 2 - Other mask bits determine types of headers to count unc_upi_rxl_hdr_match.ncb uncore interconnect This event is deprecated. Refer to new event UNC_UPI_RxL_BASIC_HDR_MATCH.NCB event=5,umask=0xc 11 unc_upi_rxl_hdr_match.ncs uncore interconnect This event is deprecated. Refer to new event UNC_UPI_RxL_BASIC_HDR_MATCH.NCS event=5,umask=0xd 11 unc_upi_rxl_hdr_match.req uncore interconnect This event is deprecated. Refer to new event UNC_UPI_RxL_BASIC_HDR_MATCH.REQ event=5,umask=8 11 unc_upi_rxl_hdr_match.rsp uncore interconnect This event is deprecated. Refer to new event UNC_UPI_RxL_BASIC_HDR_MATCH.RSP_DATA event=5,umask=0xa 11 unc_upi_rxl_hdr_match.snp uncore interconnect This event is deprecated. Refer to new event UNC_UPI_RxL_BASIC_HDR_MATCH.SNP event=5,umask=9 11 unc_upi_rxl_hdr_match.wb uncore interconnect This event is deprecated. Refer to new event UNC_UPI_RxL_BASIC_HDR_MATCH.WB event=5,umask=0xb 11 unc_upi_rxl_inserts.slot0 uncore interconnect RxQ Flit Buffer Allocations; Slot 0 event=0x30,umask=1 01 Number of allocations into the UPI Rx Flit Buffer. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime unc_upi_rxl_inserts.slot1 uncore interconnect RxQ Flit Buffer Allocations; Slot 1 event=0x30,umask=2 01 Number of allocations into the UPI Rx Flit Buffer. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime unc_upi_rxl_inserts.slot2 uncore interconnect RxQ Flit Buffer Allocations; Slot 2 event=0x30,umask=4 01 Number of allocations into the UPI Rx Flit Buffer. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime unc_upi_rxl_occupancy.slot0 uncore interconnect RxQ Occupancy - All Packets; Slot 0 event=0x32,umask=1 01 Accumulates the number of elements in the UPI RxQ in each cycle. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime unc_upi_rxl_occupancy.slot1 uncore interconnect RxQ Occupancy - All Packets; Slot 1 event=0x32,umask=2 01 Accumulates the number of elements in the UPI RxQ in each cycle. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime unc_upi_rxl_occupancy.slot2 uncore interconnect RxQ Occupancy - All Packets; Slot 2 event=0x32,umask=4 01 Accumulates the number of elements in the UPI RxQ in each cycle. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime unc_upi_rxl_slot_bypass.s0_rxq1 uncore interconnect UNC_UPI_RxL_SLOT_BYPASS.S0_RXQ1 event=0x33,umask=1 01 unc_upi_rxl_slot_bypass.s0_rxq2 uncore interconnect UNC_UPI_RxL_SLOT_BYPASS.S0_RXQ2 event=0x33,umask=2 01 unc_upi_rxl_slot_bypass.s1_rxq0 uncore interconnect UNC_UPI_RxL_SLOT_BYPASS.S1_RXQ0 event=0x33,umask=4 01 unc_upi_rxl_slot_bypass.s1_rxq2 uncore interconnect UNC_UPI_RxL_SLOT_BYPASS.S1_RXQ2 event=0x33,umask=8 01 unc_upi_rxl_slot_bypass.s2_rxq0 uncore interconnect UNC_UPI_RxL_SLOT_BYPASS.S2_RXQ0 event=0x33,umask=0x10 01 unc_upi_rxl_slot_bypass.s2_rxq1 uncore interconnect UNC_UPI_RxL_SLOT_BYPASS.S2_RXQ1 event=0x33,umask=0x20 01 unc_upi_txl0p_clk_active.cfg_ctl uncore interconnect UNC_UPI_TxL0P_CLK_ACTIVE.CFG_CTL event=0x2a,umask=1 01 unc_upi_txl0p_clk_active.dfx uncore interconnect UNC_UPI_TxL0P_CLK_ACTIVE.DFX event=0x2a,umask=0x40 01 unc_upi_txl0p_clk_active.retry uncore interconnect UNC_UPI_TxL0P_CLK_ACTIVE.RETRY event=0x2a,umask=0x20 01 unc_upi_txl0p_clk_active.rxq uncore interconnect UNC_UPI_TxL0P_CLK_ACTIVE.RXQ event=0x2a,umask=2 01 unc_upi_txl0p_clk_active.rxq_bypass uncore interconnect UNC_UPI_TxL0P_CLK_ACTIVE.RXQ_BYPASS event=0x2a,umask=4 01 unc_upi_txl0p_clk_active.rxq_cred uncore interconnect UNC_UPI_TxL0P_CLK_ACTIVE.RXQ_CRED event=0x2a,umask=8 01 unc_upi_txl0p_clk_active.spare uncore interconnect UNC_UPI_TxL0P_CLK_ACTIVE.SPARE event=0x2a,umask=0x80 01 unc_upi_txl0p_clk_active.txq uncore interconnect UNC_UPI_TxL0P_CLK_ACTIVE.TXQ event=0x2a,umask=0x10 01 unc_upi_txl0p_power_cycles uncore interconnect Cycles in which the Tx of the Intel(R) Ultra Path Interconnect (UPI) is in L0p power mode event=0x27 01 Counts cycles when the transmit side (Tx) of the Intel(R) Ultra Path Interconnect(UPI) is in L0p power mode. L0p is a mode where we disable 60% of the UPI lanes, decreasing our bandwidth in order to save power unc_upi_txl0p_power_cycles_ll_enter uncore interconnect UNC_UPI_TxL0P_POWER_CYCLES_LL_ENTER event=0x28 01 unc_upi_txl0p_power_cycles_m3_exit uncore interconnect UNC_UPI_TxL0P_POWER_CYCLES_M3_EXIT event=0x29 01 unc_upi_txl0_power_cycles uncore interconnect Cycles in L0. Transmit side event=0x26 01 Number of UPI qfclk cycles spent in L0 power mode in the Link Layer. L0 is the default mode which provides the highest performance with the most power. Use edge detect to count the number of instances that the link entered L0. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another. The phy layer sometimes leaves L0 for training, which will not be captured by this event unc_upi_txl_basic_hdr_match.ncb uncore interconnect Matches on Transmit path of a UPI Port; Non-Coherent Bypass event=4,umask=0xe 01 Match Message Class - NCB unc_upi_txl_basic_hdr_match.ncb_opc uncore interconnect Matches on Transmit path of a UPI Port; Non-Coherent Bypass event=4,umask=0x10e 01 Match Message Class - NCB unc_upi_txl_basic_hdr_match.ncs uncore interconnect Matches on Transmit path of a UPI Port; Non-Coherent Standard event=4,umask=0xf 01 Match Message Class - NCS unc_upi_txl_basic_hdr_match.ncs_opc uncore interconnect Matches on Transmit path of a UPI Port; Non-Coherent Standard event=4,umask=0x10f 01 Match Message Class - NCS unc_upi_txl_basic_hdr_match.req uncore interconnect Matches on Transmit path of a UPI Port; Request event=4,umask=8 01 REQ Message Class unc_upi_txl_basic_hdr_match.req_opc uncore interconnect Matches on Transmit path of a UPI Port; Request Opcode event=4,umask=0x108 01 Match REQ Opcodes - Specified in Umask[7:4] unc_upi_txl_basic_hdr_match.rspcnflt uncore interconnect Matches on Transmit path of a UPI Port; Response - Conflict event=4,umask=0x1aa 01 unc_upi_txl_basic_hdr_match.rspi uncore interconnect Matches on Transmit path of a UPI Port; Response - Invalid event=4,umask=0x12a 01 unc_upi_txl_basic_hdr_match.rsp_data uncore interconnect Matches on Transmit path of a UPI Port; Response - Data event=4,umask=0xc 01 Match Message Class -WB unc_upi_txl_basic_hdr_match.rsp_data_opc uncore interconnect Matches on Transmit path of a UPI Port; Response - Data event=4,umask=0x10c 01 Match Message Class -WB unc_upi_txl_basic_hdr_match.rsp_nodata uncore interconnect Matches on Transmit path of a UPI Port; Response - No Data event=4,umask=0xa 01 Match Message Class - RSP unc_upi_txl_basic_hdr_match.rsp_nodata_opc uncore interconnect Matches on Transmit path of a UPI Port; Response - No Data event=4,umask=0x10a 01 Match Message Class - RSP unc_upi_txl_basic_hdr_match.snp uncore interconnect Matches on Transmit path of a UPI Port; Snoop event=4,umask=9 01 SNP Message Class unc_upi_txl_basic_hdr_match.snp_opc uncore interconnect Matches on Transmit path of a UPI Port; Snoop Opcode event=4,umask=0x109 01 Match SNP Opcodes - Specified in Umask[7:4] unc_upi_txl_basic_hdr_match.wb uncore interconnect Matches on Transmit path of a UPI Port; Writeback event=4,umask=0xd 01 Match Message Class -WB unc_upi_txl_basic_hdr_match.wb_opc uncore interconnect Matches on Transmit path of a UPI Port; Writeback event=4,umask=0x10d 01 Match Message Class -WB unc_upi_txl_bypassed uncore interconnect FLITs that bypassed the TxL Buffer event=0x41 01 Counts incoming FLITs (FLow control unITs) which bypassed the TxL(transmit) FLIT buffer and pass directly out the UPI Link. Generally, when data is transmitted across the Intel(R) Ultra Path Interconnect (UPI), it will bypass the TxQ and pass directly to the link. However, the TxQ will be used in L0p (Low Power) mode and (Link Layer Retry) LLR mode, increasing latency to transfer out to the link unc_upi_txl_flits.all_data uncore interconnect Valid data FLITs transmitted via any slot event=2,umask=0xf 01 Counts valid data FLITs (80 bit FLow control unITs: 64bits of data) transmitted (TxL) via any of the 3 Intel(R) Ultra Path Interconnect (UPI) slots on this UPI unit unc_upi_txl_flits.all_null uncore interconnect Null FLITs transmitted from any slot event=2,umask=0x27 01 Counts null FLITs (80 bit FLow control unITs) transmitted via any of the 3 Intel(R) Ulra Path Interconnect (UPI) slots on this UPI unit unc_upi_txl_flits.data uncore interconnect Valid Flits Sent; Data event=2,umask=8 01 Shows legal flit time (hides impact of L0p and L0c).; Count Data Flits (which consume all slots), but how much to count is based on Slot0-2 mask, so count can be 0-3 depending on which slots are enabled for counting. unc_upi_txl_flits.idle uncore interconnect Idle FLITs transmitted event=2,umask=0x47 01 Counts when the Intel Ultra Path Interconnect(UPI) transmits an idle FLIT(80 bit FLow control unITs). Every UPI cycle must be sending either data FLITs, protocol/credit FLITs or idle FLITs unc_upi_txl_flits.llcrd uncore interconnect Valid Flits Sent; LLCRD Not Empty event=2,umask=0x10 01 Shows legal flit time (hides impact of L0p and L0c).; Enables counting of LLCRD (with non-zero payload). This only applies to slot 2 since LLCRD is only allowed in slot 2 unc_upi_txl_flits.llctrl uncore interconnect Valid Flits Sent; LLCTRL event=2,umask=0x40 01 Shows legal flit time (hides impact of L0p and L0c).; Equivalent to an idle packet. Enables counting of slot 0 LLCTRL messages unc_upi_txl_flits.non_data uncore interconnect Protocol header and credit FLITs transmitted across any slot event=2,umask=0x97 01 Counts protocol header and credit FLITs (80 bit FLow control unITs) transmitted across any of the 3 UPI (Ultra Path Interconnect) slots on this UPI unit unc_upi_txl_flits.null uncore interconnect This event is deprecated. Refer to new event UNC_UPI_TxL_FLITS.ALL_NULL event=2,umask=0x20 11 unc_upi_txl_flits.prothdr uncore interconnect Valid Flits Sent; Protocol Header event=2,umask=0x80 01 Shows legal flit time (hides impact of L0p and L0c).; Enables count of protocol headers in slot 0,1,2 (depending on slot uMask bits) unc_upi_txl_flits.prot_hdr uncore interconnect This event is deprecated. Refer to new event UNC_UPI_TxL_FLITS.PROTHDR event=2,umask=0x80 11 unc_upi_txl_flits.slot0 uncore interconnect Valid Flits Sent; Slot 0 event=2,umask=1 01 Shows legal flit time (hides impact of L0p and L0c).; Count Slot 0 - Other mask bits determine types of headers to count unc_upi_txl_flits.slot1 uncore interconnect Valid Flits Sent; Slot 1 event=2,umask=2 01 Shows legal flit time (hides impact of L0p and L0c).; Count Slot 1 - Other mask bits determine types of headers to count unc_upi_txl_flits.slot2 uncore interconnect Valid Flits Sent; Slot 2 event=2,umask=4 01 Shows legal flit time (hides impact of L0p and L0c).; Count Slot 2 - Other mask bits determine types of headers to count unc_upi_txl_hdr_match.data_hdr uncore interconnect This event is deprecated event=4 11 unc_upi_txl_hdr_match.dual_slot_hdr uncore interconnect This event is deprecated event=4 11 unc_upi_txl_hdr_match.loc uncore interconnect This event is deprecated event=4 11 unc_upi_txl_hdr_match.ncb uncore interconnect This event is deprecated. Refer to new event UNC_UPI_TxL_BASIC_HDR_MATCH.NCB event=4,umask=0xe 11 unc_upi_txl_hdr_match.ncs uncore interconnect This event is deprecated. Refer to new event UNC_UPI_TxL_BASIC_HDR_MATCH.NCS event=4,umask=0xf 11 unc_upi_txl_hdr_match.non_data_hdr uncore interconnect This event is deprecated event=4 11 unc_upi_txl_hdr_match.rem uncore interconnect This event is deprecated event=4 11 unc_upi_txl_hdr_match.req uncore interconnect This event is deprecated. Refer to new event UNC_UPI_TxL_BASIC_HDR_MATCH.REQ event=4,umask=8 11 unc_upi_txl_hdr_match.rsp_data uncore interconnect This event is deprecated. Refer to new event UNC_UPI_TxL_BASIC_HDR_MATCH.RSP_DATA event=4,umask=0xc 11 unc_upi_txl_hdr_match.rsp_nodata uncore interconnect This event is deprecated. Refer to new event UNC_UPI_TxL_BASIC_HDR_MATCH.RSP_NODATA event=4,umask=0xa 11 unc_upi_txl_hdr_match.sgl_slot_hdr uncore interconnect This event is deprecated event=4 11 unc_upi_txl_hdr_match.snp uncore interconnect This event is deprecated. Refer to new event UNC_UPI_TxL_BASIC_HDR_MATCH.SNP event=4,umask=9 11 unc_upi_txl_hdr_match.wb uncore interconnect This event is deprecated. Refer to new event UNC_UPI_TxL_BASIC_HDR_MATCH.WB event=4,umask=0xc 11 unc_upi_txl_inserts uncore interconnect Tx Flit Buffer Allocations event=0x40 01 Number of allocations into the UPI Tx Flit Buffer. Generally, when data is transmitted across UPI, it will bypass the TxQ and pass directly to the link. However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime unc_upi_txl_occupancy uncore interconnect Tx Flit Buffer Occupancy event=0x42 01 Accumulates the number of flits in the TxQ. Generally, when data is transmitted across UPI, it will bypass the TxQ and pass directly to the link. However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link. This can be used with the cycles not empty event to track average occupancy, or the allocations event to track average lifetime in the TxQ unc_upi_vna_credit_return_blocked_vn01 uncore interconnect UNC_UPI_VNA_CREDIT_RETURN_BLOCKED_VN01 event=0x45 01 unc_upi_vna_credit_return_occupancy uncore interconnect VNA Credits Pending Return - Occupancy event=0x44 01 Number of VNA credits in the Rx side that are waitng to be returned back across the link unc_u_event_msg.doorbell_rcvd uncore interconnect Message Received event=0x42,umask=8 01 Virtual Logical Wire (legacy) message were received from Uncore unc_u_event_msg.int_prio uncore interconnect Message Received event=0x42,umask=0x10 01 Virtual Logical Wire (legacy) message were received from Uncore unc_u_event_msg.ipi_rcvd uncore interconnect Message Received; IPI event=0x42,umask=4 01 Virtual Logical Wire (legacy) message were received from Uncore.; Inter Processor Interrupts unc_u_event_msg.msi_rcvd uncore interconnect Message Received; MSI event=0x42,umask=2 01 Virtual Logical Wire (legacy) message were received from Uncore.; Message Signaled Interrupts - interrupts sent by devices (including PCIe via IOxAPIC) (Socket Mode only) unc_u_event_msg.vlw_rcvd uncore interconnect Message Received; VLW event=0x42,umask=1 01 Virtual Logical Wire (legacy) message were received from Uncore unc_u_lock_cycles uncore interconnect IDI Lock/SplitLock Cycles event=0x44 01 Number of times an IDI Lock/SplitLock sequence was started unc_u_phold_cycles.assert_to_ack uncore interconnect Cycles PHOLD Assert to Ack; Assert to ACK event=0x45,umask=1 01 PHOLD cycles unc_u_racu_drng.pftch_buf_empty uncore interconnect UNC_U_RACU_DRNG.PFTCH_BUF_EMPTY event=0x4c,umask=4 01 unc_u_racu_drng.rdrand uncore interconnect UNC_U_RACU_DRNG.RDRAND event=0x4c,umask=1 01 unc_u_racu_drng.rdseed uncore interconnect UNC_U_RACU_DRNG.RDSEED event=0x4c,umask=2 01 uncore_iio llc_misses.pcie_read uncore io PCI Express bandwidth reading at IIO. Derived from unc_iio_data_req_of_cpu.mem_read.part0 event=0x83,ch_mask=1,fc_mask=7,umask=4,ch_mask=0x1f 014Bytes Counts every read request for 4 bytes of data made by IIO Part0 to a unit on the main die (generally memory). In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus llc_misses.pcie_write uncore io PCI Express bandwidth writing at IIO. Derived from unc_iio_data_req_of_cpu.mem_write.part0 event=0x83,ch_mask=1,fc_mask=7,umask=1,ch_mask=0x1f 014Bytes Counts every write request of 4 bytes of data made by IIO Part0 to a unit on the main die (generally memory). In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_clockticks uncore io Clockticks of the IIO Traffic Controller event=1 01 Counts clockticks of the 1GHz traffic controller clock in the IIO unit unc_iio_comp_buf_inserts.cmpd.all_parts uncore io PCIe Completion Buffer Inserts of completions with data: Part 0-3 event=0xc2,ch_mask=0xf,fc_mask=4,umask=3 01 unc_iio_comp_buf_inserts.cmpd.part0 uncore io PCIe Completion Buffer Inserts of completions with data: Part 0 event=0xc2,ch_mask=1,fc_mask=4,umask=3 01 unc_iio_comp_buf_inserts.cmpd.part1 uncore io PCIe Completion Buffer Inserts of completions with data: Part 1 event=0xc2,ch_mask=2,fc_mask=4,umask=3 01 unc_iio_comp_buf_inserts.cmpd.part2 uncore io PCIe Completion Buffer Inserts of completions with data: Part 2 event=0xc2,ch_mask=4,fc_mask=4,umask=3 01 unc_iio_comp_buf_inserts.cmpd.part3 uncore io PCIe Completion Buffer Inserts of completions with data: Part 3 event=0xc2,ch_mask=8,fc_mask=4,umask=3 01 unc_iio_comp_buf_inserts.port0 uncore io PCIe Completion Buffer Inserts; Port 0 event=0xc2,ch_mask=1,fc_mask=7,umask=4 01 unc_iio_comp_buf_inserts.port1 uncore io PCIe Completion Buffer Inserts; Port 1 event=0xc2,ch_mask=2,fc_mask=7,umask=4 01 unc_iio_comp_buf_inserts.port2 uncore io PCIe Completion Buffer Inserts; Port 2 event=0xc2,ch_mask=4,fc_mask=7,umask=4 01 unc_iio_comp_buf_inserts.port3 uncore io PCIe Completion Buffer Inserts; Port 3 event=0xc2,ch_mask=8,fc_mask=7,umask=4 01 unc_iio_comp_buf_occupancy.cmpd.all_parts uncore io PCIe Completion Buffer occupancy of completions with data: Part 0-3 event=0xd5,fc_mask=4,umask=0xf 01 unc_iio_comp_buf_occupancy.cmpd.part0 uncore io PCIe Completion Buffer occupancy of completions with data: Part 0 event=0xd5,fc_mask=4,umask=1 01 unc_iio_comp_buf_occupancy.cmpd.part1 uncore io PCIe Completion Buffer occupancy of completions with data: Part 1 event=0xd5,fc_mask=4,umask=2 01 unc_iio_comp_buf_occupancy.cmpd.part2 uncore io PCIe Completion Buffer occupancy of completions with data: Part 2 event=0xd5,fc_mask=4,umask=4 01 unc_iio_comp_buf_occupancy.cmpd.part3 uncore io PCIe Completion Buffer occupancy of completions with data: Part 3 event=0xd5,fc_mask=4,umask=8 01 unc_iio_data_req_by_cpu.cfg_read.part0 uncore io Data requested by the CPU; Core reading from Card's PCICFG space event=0xc0,ch_mask=1,fc_mask=7,umask=0x40 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.cfg_read.part1 uncore io Data requested by the CPU; Core reading from Card's PCICFG space event=0xc0,ch_mask=2,fc_mask=7,umask=0x40 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.cfg_read.part2 uncore io Data requested by the CPU; Core reading from Card's PCICFG space event=0xc0,ch_mask=4,fc_mask=7,umask=0x40 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_by_cpu.cfg_read.part3 uncore io Data requested by the CPU; Core reading from Card's PCICFG space event=0xc0,ch_mask=8,fc_mask=7,umask=0x40 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.cfg_read.vtd0 uncore io Data requested by the CPU; Core reading from Card's PCICFG space event=0xc0,ch_mask=0x10,fc_mask=7,umask=0x40 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 0 unc_iio_data_req_by_cpu.cfg_read.vtd1 uncore io Data requested by the CPU; Core reading from Card's PCICFG space event=0xc0,ch_mask=0x20,fc_mask=7,umask=0x40 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 1 unc_iio_data_req_by_cpu.cfg_write.part0 uncore io Data requested by the CPU; Core writing to Card's PCICFG space event=0xc0,ch_mask=1,fc_mask=7,umask=0x10 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.cfg_write.part1 uncore io Data requested by the CPU; Core writing to Card's PCICFG space event=0xc0,ch_mask=2,fc_mask=7,umask=0x10 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.cfg_write.part2 uncore io Data requested by the CPU; Core writing to Card's PCICFG space event=0xc0,ch_mask=4,fc_mask=7,umask=0x10 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_by_cpu.cfg_write.part3 uncore io Data requested by the CPU; Core writing to Card's PCICFG space event=0xc0,ch_mask=8,fc_mask=7,umask=0x10 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.cfg_write.vtd0 uncore io Data requested by the CPU; Core writing to Card's PCICFG space event=0xc0,ch_mask=0x10,fc_mask=7,umask=0x10 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 0 unc_iio_data_req_by_cpu.cfg_write.vtd1 uncore io Data requested by the CPU; Core writing to Card's PCICFG space event=0xc0,ch_mask=0x20,fc_mask=7,umask=0x10 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 1 unc_iio_data_req_by_cpu.io_read.part0 uncore io Data requested by the CPU; Core reading from Card's IO space event=0xc0,ch_mask=1,fc_mask=7,umask=0x80 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.io_read.part1 uncore io Data requested by the CPU; Core reading from Card's IO space event=0xc0,ch_mask=2,fc_mask=7,umask=0x80 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.io_read.part2 uncore io Data requested by the CPU; Core reading from Card's IO space event=0xc0,ch_mask=4,fc_mask=7,umask=0x80 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_by_cpu.io_read.part3 uncore io Data requested by the CPU; Core reading from Card's IO space event=0xc0,ch_mask=8,fc_mask=7,umask=0x80 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.io_read.vtd0 uncore io Data requested by the CPU; Core reading from Card's IO space event=0xc0,ch_mask=0x10,fc_mask=7,umask=0x80 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 0 unc_iio_data_req_by_cpu.io_read.vtd1 uncore io Data requested by the CPU; Core reading from Card's IO space event=0xc0,ch_mask=0x20,fc_mask=7,umask=0x80 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 1 unc_iio_data_req_by_cpu.io_write.part0 uncore io Data requested by the CPU; Core writing to Card's IO space event=0xc0,ch_mask=1,fc_mask=7,umask=0x20 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.io_write.part1 uncore io Data requested by the CPU; Core writing to Card's IO space event=0xc0,ch_mask=2,fc_mask=7,umask=0x20 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.io_write.part2 uncore io Data requested by the CPU; Core writing to Card's IO space event=0xc0,ch_mask=4,fc_mask=7,umask=0x20 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_by_cpu.io_write.part3 uncore io Data requested by the CPU; Core writing to Card's IO space event=0xc0,ch_mask=8,fc_mask=7,umask=0x20 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.io_write.vtd0 uncore io Data requested by the CPU; Core writing to Card's IO space event=0xc0,ch_mask=0x10,fc_mask=7,umask=0x20 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 0 unc_iio_data_req_by_cpu.io_write.vtd1 uncore io Data requested by the CPU; Core writing to Card's IO space event=0xc0,ch_mask=0x20,fc_mask=7,umask=0x20 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 1 unc_iio_data_req_by_cpu.mem_read.part0 uncore io Read request for 4 bytes made by the CPU to IIO Part0 event=0xc0,ch_mask=1,fc_mask=7,umask=4 01 Counts every read request for 4 bytes of data made by a unit on the main die (generally a core) or by another IIO unit to the MMIO space of a card on IIO Part0. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.mem_read.part1 uncore io Read request for 4 bytes made by the CPU to IIO Part1 event=0xc0,ch_mask=2,fc_mask=7,umask=4 01 Counts every read request for 4 bytes of data made by a unit on the main die (generally a core) or by another IIO unit to the MMIO space of a card on IIO Part1. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.mem_read.part2 uncore io Read request for 4 bytes made by the CPU to IIO Part2 event=0xc0,ch_mask=4,fc_mask=7,umask=4 01 Counts every read request for 4 bytes of data made by a unit on the main die (generally a core) or by another IIO unit to the MMIO space of a card on IIO Part2. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.mem_read.part3 uncore io Read request for 4 bytes made by the CPU to IIO Part3 event=0xc0,ch_mask=8,fc_mask=7,umask=4 01 Counts every read request for 4 bytes of data made by a unit on the main die (generally a core) or by another IIO unit to the MMIO space of a card on IIO Part3. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.mem_read.vtd0 uncore io Data requested by the CPU; Core reading from Card's MMIO space event=0xc0,ch_mask=0x10,fc_mask=7,umask=4 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 0 unc_iio_data_req_by_cpu.mem_read.vtd1 uncore io Data requested by the CPU; Core reading from Card's MMIO space event=0xc0,ch_mask=0x20,fc_mask=7,umask=4 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 1 unc_iio_data_req_by_cpu.mem_write.part0 uncore io Write request of 4 bytes made to IIO Part0 by the CPU event=0xc0,ch_mask=1,fc_mask=7,umask=1 01 Counts every write request of 4 bytes of data made to the MMIO space of a card on IIO Part0 by a unit on the main die (generally a core) or by another IIO unit. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.mem_write.part1 uncore io Write request of 4 bytes made to IIO Part1 by the CPU event=0xc0,ch_mask=2,fc_mask=7,umask=1 01 Counts every write request of 4 bytes of data made to the MMIO space of a card on IIO Part1 by a unit on the main die (generally a core) or by another IIO unit. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.mem_write.part2 uncore io Write request of 4 bytes made to IIO Part2 by the CPU event=0xc0,ch_mask=4,fc_mask=7,umask=1 01 Counts every write request of 4 bytes of data made to the MMIO space of a card on IIO Part2 by a unit on the main die (generally a core) or by another IIO unit. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.mem_write.part3 uncore io Write request of 4 bytes made to IIO Part3 by the CPU event=0xc0,ch_mask=8,fc_mask=7,umask=1 01 Counts every write request of 4 bytes of data made to the MMIO space of a card on IIO Part3 by a unit on the main die (generally a core) or by another IIO unit. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.mem_write.vtd0 uncore io Data requested by the CPU; Core writing to Card's MMIO space event=0xc0,ch_mask=0x10,fc_mask=7,umask=1 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 0 unc_iio_data_req_by_cpu.mem_write.vtd1 uncore io Data requested by the CPU; Core writing to Card's MMIO space event=0xc0,ch_mask=0x20,fc_mask=7,umask=1 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 1 unc_iio_data_req_by_cpu.peer_read.part0 uncore io Peer to peer read request for 4 bytes made by a different IIO unit to IIO Part0 event=0xc0,ch_mask=1,fc_mask=7,umask=8 01 Counts ever peer to peer read request for 4 bytes of data made by a different IIO unit to the MMIO space of a card on IIO Part0. Does not include requests made by the same IIO unit. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.peer_read.part1 uncore io Peer to peer read request for 4 bytes made by a different IIO unit to IIO Part1 event=0xc0,ch_mask=2,fc_mask=7,umask=8 01 Counts ever peer to peer read request for 4 bytes of data made by a different IIO unit to the MMIO space of a card on IIO Part1. Does not include requests made by the same IIO unit. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.peer_read.part2 uncore io Peer to peer read request for 4 bytes made by a different IIO unit to IIO Part2 event=0xc0,ch_mask=4,fc_mask=7,umask=8 01 Counts ever peer to peer read request for 4 bytes of data made by a different IIO unit to the MMIO space of a card on IIO Part2. Does not include requests made by the same IIO unit. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.peer_read.part3 uncore io Peer to peer read request for 4 bytes made by a different IIO unit to IIO Part3 event=0xc0,ch_mask=8,fc_mask=7,umask=8 01 Counts ever peer to peer read request for 4 bytes of data made by a different IIO unit to the MMIO space of a card on IIO Part3. Does not include requests made by the same IIO unit. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.peer_read.vtd0 uncore io Data requested by the CPU; Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x10,fc_mask=7,umask=8 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 0 unc_iio_data_req_by_cpu.peer_read.vtd1 uncore io Data requested by the CPU; Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x20,fc_mask=7,umask=8 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 1 unc_iio_data_req_by_cpu.peer_write.part0 uncore io Peer to peer write request of 4 bytes made to IIO Part0 by a different IIO unit event=0xc0,ch_mask=1,fc_mask=7,umask=2 01 Counts every peer to peer write request of 4 bytes of data made to the MMIO space of a card on IIO Part0 by a different IIO unit. Does not include requests made by the same IIO unit. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.peer_write.part1 uncore io Peer to peer write request of 4 bytes made to IIO Part1 by a different IIO unit event=0xc0,ch_mask=2,fc_mask=7,umask=2 01 Counts every peer to peer write request of 4 bytes of data made to the MMIO space of a card on IIO Part1 by a different IIO unit. Does not include requests made by the same IIO unit. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.peer_write.part2 uncore io Peer to peer write request of 4 bytes made to IIO Part2 by a different IIO unit event=0xc0,ch_mask=4,fc_mask=7,umask=2 01 Counts every peer to peer write request of 4 bytes of data made to the MMIO space of a card on IIO Part2 by a different IIO unit. Does not include requests made by the same IIO unit. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.peer_write.part3 uncore io Peer to peer write request of 4 bytes made to IIO Part3 by a different IIO unit event=0xc0,ch_mask=8,fc_mask=7,umask=2 01 Counts every peer to peer write request of 4 bytes of data made to the MMIO space of a card on IIO Part3 by a different IIO unit. Does not include requests made by the same IIO unit. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.peer_write.vtd0 uncore io Data requested by the CPU; Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x10,fc_mask=7,umask=2 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 0 unc_iio_data_req_by_cpu.peer_write.vtd1 uncore io Data requested by the CPU; Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x20,fc_mask=7,umask=2 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 1 unc_iio_data_req_of_cpu.atomic.part0 uncore io Data requested of the CPU; Atomic requests targeting DRAM event=0x83,ch_mask=1,fc_mask=7,umask=0x10 01 Number of double word (4 bytes) requests the attached device made of the main die.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.atomic.part1 uncore io Data requested of the CPU; Atomic requests targeting DRAM event=0x83,ch_mask=2,fc_mask=7,umask=0x10 01 Number of double word (4 bytes) requests the attached device made of the main die.; x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.atomic.part2 uncore io Data requested of the CPU; Atomic requests targeting DRAM event=0x83,ch_mask=4,fc_mask=7,umask=0x10 01 Number of double word (4 bytes) requests the attached device made of the main die.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_of_cpu.atomic.part3 uncore io Data requested of the CPU; Atomic requests targeting DRAM event=0x83,ch_mask=8,fc_mask=7,umask=0x10 01 Number of double word (4 bytes) requests the attached device made of the main die.; x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.atomic.vtd0 uncore io Data requested of the CPU; Atomic requests targeting DRAM event=0x83,ch_mask=0x10,fc_mask=7,umask=0x10 01 Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 0 unc_iio_data_req_of_cpu.atomic.vtd1 uncore io Data requested of the CPU; Atomic requests targeting DRAM event=0x83,ch_mask=0x20,fc_mask=7,umask=0x10 01 Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 1 unc_iio_data_req_of_cpu.atomiccmp.part0 uncore io Data requested of the CPU; Completion of atomic requests targeting DRAM event=0x83,ch_mask=1,fc_mask=7,umask=0x20 01 Number of double word (4 bytes) requests the attached device made of the main die.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.atomiccmp.part1 uncore io Data requested of the CPU; Completion of atomic requests targeting DRAM event=0x83,ch_mask=2,fc_mask=7,umask=0x20 01 Number of double word (4 bytes) requests the attached device made of the main die.; x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.atomiccmp.part2 uncore io Data requested of the CPU; Completion of atomic requests targeting DRAM event=0x83,ch_mask=4,fc_mask=7,umask=0x20 01 Number of double word (4 bytes) requests the attached device made of the main die.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_of_cpu.atomiccmp.part3 uncore io Data requested of the CPU; Completion of atomic requests targeting DRAM event=0x83,ch_mask=8,fc_mask=7,umask=0x20 01 Number of double word (4 bytes) requests the attached device made of the main die.; x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.mem_read.part0 uncore io PCI Express bandwidth reading at IIO, part 0 event=0x83,ch_mask=1,fc_mask=7,umask=4 01 Counts every read request for 4 bytes of data made by IIO Part0 to a unit on the main die (generally memory). In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.mem_read.part1 uncore io PCI Express bandwidth reading at IIO, part 1 event=0x83,ch_mask=2,fc_mask=7,umask=4 01 Counts every read request for 4 bytes of data made by IIO Part1 to a unit on the main die (generally memory). In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.mem_read.part2 uncore io PCI Express bandwidth reading at IIO, part 2 event=0x83,ch_mask=4,fc_mask=7,umask=4 01 Counts every read request for 4 bytes of data made by IIO Part2 to a unit on the main die (generally memory). In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.mem_read.part3 uncore io PCI Express bandwidth reading at IIO, part 3 event=0x83,ch_mask=8,fc_mask=7,umask=4 01 Counts every read request for 4 bytes of data made by IIO Part3 to a unit on the main die (generally memory). In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.mem_read.vtd0 uncore io Data requested of the CPU; Card reading from DRAM event=0x83,ch_mask=0x10,fc_mask=7,umask=4 01 Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 0 unc_iio_data_req_of_cpu.mem_read.vtd1 uncore io Data requested of the CPU; Card reading from DRAM event=0x83,ch_mask=0x20,fc_mask=7,umask=4 01 Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 1 unc_iio_data_req_of_cpu.mem_write.part0 uncore io PCI Express bandwidth writing at IIO, part 0 event=0x83,ch_mask=1,fc_mask=7,umask=1 01 Counts every write request of 4 bytes of data made by IIO Part0 to a unit on the main die (generally memory). In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.mem_write.part1 uncore io PCI Express bandwidth writing at IIO, part 1 event=0x83,ch_mask=2,fc_mask=7,umask=1 01 Counts every write request of 4 bytes of data made by IIO Part1 to a unit on the main die (generally memory). In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.mem_write.part2 uncore io PCI Express bandwidth writing at IIO, part 2 event=0x83,ch_mask=4,fc_mask=7,umask=1 01 Counts every write request of 4 bytes of data made by IIO Part2 to a unit on the main die (generally memory). In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.mem_write.part3 uncore io PCI Express bandwidth writing at IIO, part 3 event=0x83,ch_mask=8,fc_mask=7,umask=1 01 Counts every write request of 4 bytes of data made by IIO Part3 to a unit on the main die (generally memory). In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.mem_write.vtd0 uncore io Data requested of the CPU; Card writing to DRAM event=0x83,ch_mask=0x10,fc_mask=7,umask=1 01 Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 0 unc_iio_data_req_of_cpu.mem_write.vtd1 uncore io Data requested of the CPU; Card writing to DRAM event=0x83,ch_mask=0x20,fc_mask=7,umask=1 01 Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 1 unc_iio_data_req_of_cpu.msg.part0 uncore io Data requested of the CPU; Messages event=0x83,ch_mask=1,fc_mask=7,umask=0x40 01 Number of double word (4 bytes) requests the attached device made of the main die.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.msg.part1 uncore io Data requested of the CPU; Messages event=0x83,ch_mask=2,fc_mask=7,umask=0x40 01 Number of double word (4 bytes) requests the attached device made of the main die.; x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.msg.part2 uncore io Data requested of the CPU; Messages event=0x83,ch_mask=4,fc_mask=7,umask=0x40 01 Number of double word (4 bytes) requests the attached device made of the main die.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_of_cpu.msg.part3 uncore io Data requested of the CPU; Messages event=0x83,ch_mask=8,fc_mask=7,umask=0x40 01 Number of double word (4 bytes) requests the attached device made of the main die.; x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.msg.vtd0 uncore io Data requested of the CPU; Messages event=0x83,ch_mask=0x10,fc_mask=7,umask=0x40 01 Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 0 unc_iio_data_req_of_cpu.msg.vtd1 uncore io Data requested of the CPU; Messages event=0x83,ch_mask=0x20,fc_mask=7,umask=0x40 01 Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 1 unc_iio_data_req_of_cpu.peer_read.part0 uncore io Peer to peer read request for 4 bytes made by IIO Part0 to an IIO target event=0x83,ch_mask=1,fc_mask=7,umask=8 01 Counts every peer to peer read request for 4 bytes of data made by IIO Part0 to the MMIO space of an IIO target. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.peer_read.part1 uncore io Peer to peer read request for 4 bytes made by IIO Part1 to an IIO target event=0x83,ch_mask=2,fc_mask=7,umask=8 01 Counts every peer to peer read request for 4 bytes of data made by IIO Part1 to the MMIO space of an IIO target. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.peer_read.part2 uncore io Peer to peer read request for 4 bytes made by IIO Part2 to an IIO target event=0x83,ch_mask=4,fc_mask=7,umask=8 01 Counts every peer to peer read request for 4 bytes of data made by IIO Part2 to the MMIO space of an IIO target. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.peer_read.part3 uncore io Peer to peer read request for 4 bytes made by IIO Part3 to an IIO target event=0x83,ch_mask=8,fc_mask=7,umask=8 01 Counts every peer to peer read request for 4 bytes of data made by IIO Part3 to the MMIO space of an IIO target. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.peer_read.vtd0 uncore io Data requested of the CPU; Card reading from another Card (same or different stack) event=0x83,ch_mask=0x10,fc_mask=7,umask=8 01 Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 0 unc_iio_data_req_of_cpu.peer_read.vtd1 uncore io Data requested of the CPU; Card reading from another Card (same or different stack) event=0x83,ch_mask=0x20,fc_mask=7,umask=8 01 Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 1 unc_iio_data_req_of_cpu.peer_write.part0 uncore io Peer to peer write request of 4 bytes made by IIO Part0 to an IIO target event=0x83,ch_mask=1,fc_mask=7,umask=2 01 Counts every peer to peer write request of 4 bytes of data made by IIO Part0 to the MMIO space of an IIO target. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.peer_write.part1 uncore io Peer to peer write request of 4 bytes made by IIO Part0 to an IIO target event=0x83,ch_mask=2,fc_mask=7,umask=2 01 Counts every peer to peer write request of 4 bytes of data made by IIO Part1 to the MMIO space of an IIO target. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.peer_write.part2 uncore io Peer to peer write request of 4 bytes made by IIO Part0 to an IIO target event=0x83,ch_mask=4,fc_mask=7,umask=2 01 Counts every peer to peer write request of 4 bytes of data made by IIO Part2 to the MMIO space of an IIO target. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.peer_write.part3 uncore io Peer to peer write request of 4 bytes made by IIO Part0 to an IIO target event=0x83,ch_mask=8,fc_mask=7,umask=2 01 Counts every peer to peer write request of 4 bytes of data made by IIO Part3 to the MMIO space of an IIO target. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.peer_write.vtd0 uncore io Data requested of the CPU; Card writing to another Card (same or different stack) event=0x83,ch_mask=0x10,fc_mask=7,umask=2 01 Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 0 unc_iio_data_req_of_cpu.peer_write.vtd1 uncore io Data requested of the CPU; Card writing to another Card (same or different stack) event=0x83,ch_mask=0x20,fc_mask=7,umask=2 01 Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 1 unc_iio_link_num_corr_err uncore io Num Link Correctable Errors event=0xf 01 unc_iio_link_num_retries uncore io Num Link Retries event=0xe 01 unc_iio_mask_match uncore io Number packets that passed the Mask/Match Filter event=0x21 01 unc_iio_mask_match_and.bus0 uncore io AND Mask/match for debug bus; Non-PCIE bus event=2,umask=1 01 Asserted if all bits specified by mask match unc_iio_mask_match_and.bus0_bus1 uncore io AND Mask/match for debug bus; Non-PCIE bus and PCIE bus event=2,umask=8 01 Asserted if all bits specified by mask match unc_iio_mask_match_and.bus0_not_bus1 uncore io AND Mask/match for debug bus; Non-PCIE bus and !(PCIE bus) event=2,umask=4 01 Asserted if all bits specified by mask match unc_iio_mask_match_and.bus1 uncore io AND Mask/match for debug bus; PCIE bus event=2,umask=2 01 Asserted if all bits specified by mask match unc_iio_mask_match_and.not_bus0_bus1 uncore io AND Mask/match for debug bus; !(Non-PCIE bus) and PCIE bus event=2,umask=0x10 01 Asserted if all bits specified by mask match unc_iio_mask_match_and.not_bus0_not_bus1 uncore io AND Mask/match for debug bus event=2,umask=0x20 01 Asserted if all bits specified by mask match unc_iio_mask_match_or.bus0 uncore io OR Mask/match for debug bus; Non-PCIE bus event=3,umask=1 01 Asserted if any bits specified by mask match unc_iio_mask_match_or.bus0_bus1 uncore io OR Mask/match for debug bus; Non-PCIE bus and PCIE bus event=3,umask=8 01 Asserted if any bits specified by mask match unc_iio_mask_match_or.bus0_not_bus1 uncore io OR Mask/match for debug bus; Non-PCIE bus and !(PCIE bus) event=3,umask=4 01 Asserted if any bits specified by mask match unc_iio_mask_match_or.bus1 uncore io OR Mask/match for debug bus; PCIE bus event=3,umask=2 01 Asserted if any bits specified by mask match unc_iio_mask_match_or.not_bus0_bus1 uncore io OR Mask/match for debug bus; !(Non-PCIE bus) and PCIE bus event=3,umask=0x10 01 Asserted if any bits specified by mask match unc_iio_mask_match_or.not_bus0_not_bus1 uncore io OR Mask/match for debug bus; !(Non-PCIE bus) and !(PCIE bus) event=3,umask=0x20 01 Asserted if any bits specified by mask match unc_iio_nothing uncore io Counting disabled event=0 01 unc_iio_payload_bytes_in.atomic.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMIC.PART0 event=0x83,ch_mask=1,fc_mask=7,umask=0x10 11 unc_iio_payload_bytes_in.atomic.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMIC.PART1 event=0x83,ch_mask=2,fc_mask=7,umask=0x10 11 unc_iio_payload_bytes_in.atomic.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMIC.PART2 event=0x83,ch_mask=4,fc_mask=7,umask=0x10 11 unc_iio_payload_bytes_in.atomic.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMIC.PART3 event=0x83,ch_mask=8,fc_mask=7,umask=0x10 11 unc_iio_payload_bytes_in.atomic.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMIC.VTD0 event=0x83,ch_mask=0x10,fc_mask=7,umask=0x10 11 unc_iio_payload_bytes_in.atomic.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMIC.VTD1 event=0x83,ch_mask=0x20,fc_mask=7,umask=0x10 11 unc_iio_payload_bytes_in.atomiccmp.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMICCMP.PART0 event=0x83,ch_mask=1,fc_mask=7,umask=0x20 11 unc_iio_payload_bytes_in.atomiccmp.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMICCMP.PART1 event=0x83,ch_mask=2,fc_mask=7,umask=0x20 11 unc_iio_payload_bytes_in.atomiccmp.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMICCMP.PART2 event=0x83,ch_mask=4,fc_mask=7,umask=0x20 11 unc_iio_payload_bytes_in.atomiccmp.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMICCMP.PART3 event=0x83,ch_mask=8,fc_mask=7,umask=0x20 11 unc_iio_payload_bytes_in.mem_read.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART0 event=0x83,ch_mask=1,fc_mask=7,umask=4 11 unc_iio_payload_bytes_in.mem_read.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART1 event=0x83,ch_mask=2,fc_mask=7,umask=4 11 unc_iio_payload_bytes_in.mem_read.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART2 event=0x83,ch_mask=4,fc_mask=7,umask=4 11 unc_iio_payload_bytes_in.mem_read.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART3 event=0x83,ch_mask=8,fc_mask=7,umask=4 11 unc_iio_payload_bytes_in.mem_read.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.VTD0 event=0x83,ch_mask=0x10,fc_mask=7,umask=4 11 unc_iio_payload_bytes_in.mem_read.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.VTD1 event=0x83,ch_mask=0x20,fc_mask=7,umask=4 11 unc_iio_payload_bytes_in.mem_write.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART0 event=0x83,ch_mask=1,fc_mask=7,umask=1 11 unc_iio_payload_bytes_in.mem_write.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART1 event=0x83,ch_mask=2,fc_mask=7,umask=1 11 unc_iio_payload_bytes_in.mem_write.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART2 event=0x83,ch_mask=4,fc_mask=7,umask=1 11 unc_iio_payload_bytes_in.mem_write.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART3 event=0x83,ch_mask=8,fc_mask=7,umask=1 11 unc_iio_payload_bytes_in.mem_write.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.VTD0 event=0x83,ch_mask=0x10,fc_mask=7,umask=1 11 unc_iio_payload_bytes_in.mem_write.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.VTD1 event=0x83,ch_mask=0x20,fc_mask=7,umask=1 11 unc_iio_payload_bytes_in.msg.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MSG.PART0 event=0x83,ch_mask=1,fc_mask=7,umask=0x40 11 unc_iio_payload_bytes_in.msg.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MSG.PART1 event=0x83,ch_mask=2,fc_mask=7,umask=0x40 11 unc_iio_payload_bytes_in.msg.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MSG.PART2 event=0x83,ch_mask=4,fc_mask=7,umask=0x40 11 unc_iio_payload_bytes_in.msg.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MSG.PART3 event=0x83,ch_mask=8,fc_mask=7,umask=0x40 11 unc_iio_payload_bytes_in.msg.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MSG.VTD0 event=0x83,ch_mask=0x10,fc_mask=7,umask=0x40 11 unc_iio_payload_bytes_in.msg.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MSG.VTD1 event=0x83,ch_mask=0x20,fc_mask=7,umask=0x40 11 unc_iio_payload_bytes_in.peer_read.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_READ.PART0 event=0x83,ch_mask=1,fc_mask=7,umask=8 11 unc_iio_payload_bytes_in.peer_read.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_READ.PART1 event=0x83,ch_mask=2,fc_mask=7,umask=8 11 unc_iio_payload_bytes_in.peer_read.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_READ.PART2 event=0x83,ch_mask=4,fc_mask=7,umask=8 11 unc_iio_payload_bytes_in.peer_read.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_READ.PART3 event=0x83,ch_mask=8,fc_mask=7,umask=8 11 unc_iio_payload_bytes_in.peer_read.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_READ.VTD0 event=0x83,ch_mask=0x10,fc_mask=7,umask=8 11 unc_iio_payload_bytes_in.peer_read.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_READ.VTD1 event=0x83,ch_mask=0x20,fc_mask=7,umask=8 11 unc_iio_payload_bytes_in.peer_write.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_WRITE.PART0 event=0x83,ch_mask=1,fc_mask=7,umask=2 11 unc_iio_payload_bytes_in.peer_write.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_WRITE.PART1 event=0x83,ch_mask=2,fc_mask=7,umask=2 11 unc_iio_payload_bytes_in.peer_write.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_WRITE.PART2 event=0x83,ch_mask=4,fc_mask=7,umask=2 11 unc_iio_payload_bytes_in.peer_write.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_WRITE.PART3 event=0x83,ch_mask=8,fc_mask=7,umask=2 11 unc_iio_payload_bytes_in.peer_write.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_WRITE.VTD0 event=0x83,ch_mask=0x10,fc_mask=7,umask=2 11 unc_iio_payload_bytes_in.peer_write.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_WRITE.VTD1 event=0x83,ch_mask=0x20,fc_mask=7,umask=2 11 unc_iio_payload_bytes_out.cfg_read.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_READ.PART0 event=0xc0,ch_mask=1,fc_mask=7,umask=0x40 11 unc_iio_payload_bytes_out.cfg_read.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_READ.PART1 event=0xc0,ch_mask=2,fc_mask=7,umask=0x40 11 unc_iio_payload_bytes_out.cfg_read.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_READ.PART2 event=0xc0,ch_mask=4,fc_mask=7,umask=0x40 11 unc_iio_payload_bytes_out.cfg_read.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_READ.PART3 event=0xc0,ch_mask=8,fc_mask=7,umask=0x40 11 unc_iio_payload_bytes_out.cfg_read.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_READ.VTD0 event=0xc0,ch_mask=0x10,fc_mask=7,umask=0x40 11 unc_iio_payload_bytes_out.cfg_read.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_READ.VTD1 event=0xc0,ch_mask=0x20,fc_mask=7,umask=0x40 11 unc_iio_payload_bytes_out.cfg_write.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_WRITE.PART0 event=0xc0,ch_mask=1,fc_mask=7,umask=0x10 11 unc_iio_payload_bytes_out.cfg_write.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_WRITE.PART1 event=0xc0,ch_mask=2,fc_mask=7,umask=0x10 11 unc_iio_payload_bytes_out.cfg_write.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_WRITE.PART2 event=0xc0,ch_mask=4,fc_mask=7,umask=0x10 11 unc_iio_payload_bytes_out.cfg_write.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_WRITE.PART3 event=0xc0,ch_mask=8,fc_mask=7,umask=0x10 11 unc_iio_payload_bytes_out.cfg_write.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_WRITE.VTD0 event=0xc0,ch_mask=0x10,fc_mask=7,umask=0x10 11 unc_iio_payload_bytes_out.cfg_write.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_WRITE.VTD1 event=0xc0,ch_mask=0x20,fc_mask=7,umask=0x10 11 unc_iio_payload_bytes_out.io_read.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_READ.PART0 event=0xc0,ch_mask=1,fc_mask=7,umask=0x80 11 unc_iio_payload_bytes_out.io_read.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_READ.PART1 event=0xc0,ch_mask=2,fc_mask=7,umask=0x80 11 unc_iio_payload_bytes_out.io_read.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_READ.PART2 event=0xc0,ch_mask=4,fc_mask=7,umask=0x80 11 unc_iio_payload_bytes_out.io_read.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_READ.PART3 event=0xc0,ch_mask=8,fc_mask=7,umask=0x80 11 unc_iio_payload_bytes_out.io_read.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_READ.VTD0 event=0xc0,ch_mask=0x10,fc_mask=7,umask=0x80 11 unc_iio_payload_bytes_out.io_read.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_READ.VTD1 event=0xc0,ch_mask=0x20,fc_mask=7,umask=0x80 11 unc_iio_payload_bytes_out.io_write.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_WRITE.PART0 event=0xc0,ch_mask=1,fc_mask=7,umask=0x20 11 unc_iio_payload_bytes_out.io_write.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_WRITE.PART1 event=0xc0,ch_mask=2,fc_mask=7,umask=0x20 11 unc_iio_payload_bytes_out.io_write.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_WRITE.PART2 event=0xc0,ch_mask=4,fc_mask=7,umask=0x20 11 unc_iio_payload_bytes_out.io_write.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_WRITE.PART3 event=0xc0,ch_mask=8,fc_mask=7,umask=0x20 11 unc_iio_payload_bytes_out.io_write.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_WRITE.VTD0 event=0xc0,ch_mask=0x10,fc_mask=7,umask=0x20 11 unc_iio_payload_bytes_out.io_write.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_WRITE.VTD1 event=0xc0,ch_mask=0x20,fc_mask=7,umask=0x20 11 unc_iio_payload_bytes_out.mem_read.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_READ.PART0 event=0xc0,ch_mask=1,fc_mask=7,umask=4 11 unc_iio_payload_bytes_out.mem_read.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_READ.PART1 event=0xc0,ch_mask=2,fc_mask=7,umask=4 11 unc_iio_payload_bytes_out.mem_read.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_READ.PART2 event=0xc0,ch_mask=4,fc_mask=7,umask=4 11 unc_iio_payload_bytes_out.mem_read.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_READ.PART3 event=0xc0,ch_mask=8,fc_mask=7,umask=4 11 unc_iio_payload_bytes_out.mem_read.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_READ.VTD0 event=0xc0,ch_mask=0x10,fc_mask=7,umask=4 11 unc_iio_payload_bytes_out.mem_read.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_READ.VTD1 event=0xc0,ch_mask=0x20,fc_mask=7,umask=4 11 unc_iio_payload_bytes_out.mem_write.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_WRITE.PART0 event=0xc0,ch_mask=1,fc_mask=7,umask=1 11 unc_iio_payload_bytes_out.mem_write.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_WRITE.PART1 event=0xc0,ch_mask=2,fc_mask=7,umask=1 11 unc_iio_payload_bytes_out.mem_write.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_WRITE.PART2 event=0xc0,ch_mask=4,fc_mask=7,umask=1 11 unc_iio_payload_bytes_out.mem_write.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_WRITE.PART3 event=0xc0,ch_mask=8,fc_mask=7,umask=1 11 unc_iio_payload_bytes_out.mem_write.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_WRITE.VTD0 event=0xc0,ch_mask=0x10,fc_mask=7,umask=1 11 unc_iio_payload_bytes_out.mem_write.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_WRITE.VTD1 event=0xc0,ch_mask=0x20,fc_mask=7,umask=1 11 unc_iio_payload_bytes_out.peer_read.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_READ.PART0 event=0xc0,ch_mask=1,fc_mask=7,umask=8 11 unc_iio_payload_bytes_out.peer_read.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_READ.PART1 event=0xc0,ch_mask=2,fc_mask=7,umask=8 11 unc_iio_payload_bytes_out.peer_read.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_READ.PART2 event=0xc0,ch_mask=4,fc_mask=7,umask=8 11 unc_iio_payload_bytes_out.peer_read.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_READ.PART3 event=0xc0,ch_mask=8,fc_mask=7,umask=8 11 unc_iio_payload_bytes_out.peer_read.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_READ.VTD0 event=0xc0,ch_mask=0x10,fc_mask=7,umask=8 11 unc_iio_payload_bytes_out.peer_read.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_READ.VTD1 event=0xc0,ch_mask=0x20,fc_mask=7,umask=8 11 unc_iio_payload_bytes_out.peer_write.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_WRITE.PART0 event=0xc0,ch_mask=1,fc_mask=7,umask=2 11 unc_iio_payload_bytes_out.peer_write.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_WRITE.PART1 event=0xc0,ch_mask=2,fc_mask=7,umask=2 11 unc_iio_payload_bytes_out.peer_write.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_WRITE.PART2 event=0xc0,ch_mask=4,fc_mask=7,umask=2 11 unc_iio_payload_bytes_out.peer_write.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_WRITE.PART3 event=0xc0,ch_mask=8,fc_mask=7,umask=2 11 unc_iio_payload_bytes_out.peer_write.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_WRITE.VTD0 event=0xc0,ch_mask=0x10,fc_mask=7,umask=2 11 unc_iio_payload_bytes_out.peer_write.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_WRITE.VTD1 event=0xc0,ch_mask=0x20,fc_mask=7,umask=2 11 unc_iio_symbol_times uncore io Symbol Times on Link event=0x82 01 Gen1 - increment once every 4nS, Gen2 - increment once every 2nS, Gen3 - increment once every 1nS unc_iio_txn_in.atomic.part0 uncore io This event is deprecated event=0x84,ch_mask=1,fc_mask=7,umask=0x10 11 unc_iio_txn_in.atomic.part1 uncore io This event is deprecated event=0x84,ch_mask=2,fc_mask=7,umask=0x10 11 unc_iio_txn_in.atomic.part2 uncore io This event is deprecated event=0x84,ch_mask=4,fc_mask=7,umask=0x10 11 unc_iio_txn_in.atomic.part3 uncore io This event is deprecated event=0x84,ch_mask=8,fc_mask=7,umask=0x10 11 unc_iio_txn_in.atomic.vtd0 uncore io This event is deprecated event=0x84,ch_mask=0x10,fc_mask=7,umask=0x10 11 unc_iio_txn_in.atomic.vtd1 uncore io This event is deprecated event=0x84,ch_mask=0x20,fc_mask=7,umask=0x10 11 unc_iio_txn_in.atomiccmp.part0 uncore io This event is deprecated event=0x84,ch_mask=1,fc_mask=7,umask=0x20 11 unc_iio_txn_in.atomiccmp.part1 uncore io This event is deprecated event=0x84,ch_mask=2,fc_mask=7,umask=0x20 11 unc_iio_txn_in.atomiccmp.part2 uncore io This event is deprecated event=0x84,ch_mask=4,fc_mask=7,umask=0x20 11 unc_iio_txn_in.atomiccmp.part3 uncore io This event is deprecated event=0x84,ch_mask=8,fc_mask=7,umask=0x20 11 unc_iio_txn_in.mem_read.part0 uncore io This event is deprecated event=0x84,ch_mask=1,fc_mask=7,umask=4 11 unc_iio_txn_in.mem_read.part1 uncore io This event is deprecated event=0x84,ch_mask=2,fc_mask=7,umask=4 11 unc_iio_txn_in.mem_read.part2 uncore io This event is deprecated event=0x84,ch_mask=4,fc_mask=7,umask=4 11 unc_iio_txn_in.mem_read.part3 uncore io This event is deprecated event=0x84,ch_mask=8,fc_mask=7,umask=4 11 unc_iio_txn_in.mem_read.vtd0 uncore io This event is deprecated event=0x84,ch_mask=0x10,fc_mask=7,umask=4 11 unc_iio_txn_in.mem_read.vtd1 uncore io This event is deprecated event=0x84,ch_mask=0x20,fc_mask=7,umask=4 11 unc_iio_txn_in.mem_write.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_OF_CPU.MEM_WRITE.PART0 event=0x84,ch_mask=1,fc_mask=7,umask=1 11 unc_iio_txn_in.mem_write.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_OF_CPU.MEM_WRITE.PART1 event=0x84,ch_mask=2,fc_mask=7,umask=1 11 unc_iio_txn_in.mem_write.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_OF_CPU.MEM_WRITE.PART2 event=0x84,ch_mask=4,fc_mask=7,umask=1 11 unc_iio_txn_in.mem_write.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_OF_CPU.MEM_WRITE.PART3 event=0x84,ch_mask=8,fc_mask=7,umask=1 11 unc_iio_txn_in.mem_write.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_OF_CPU.MEM_WRITE.VTD0 event=0x84,ch_mask=0x10,fc_mask=7,umask=1 11 unc_iio_txn_in.mem_write.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_OF_CPU.MEM_WRITE.VTD1 event=0x84,ch_mask=0x20,fc_mask=7,umask=1 11 unc_iio_txn_in.msg.part0 uncore io This event is deprecated event=0x84,ch_mask=1,fc_mask=7,umask=0x40 11 unc_iio_txn_in.msg.part1 uncore io This event is deprecated event=0x84,ch_mask=2,fc_mask=7,umask=0x40 11 unc_iio_txn_in.msg.part2 uncore io This event is deprecated event=0x84,ch_mask=4,fc_mask=7,umask=0x40 11 unc_iio_txn_in.msg.part3 uncore io This event is deprecated event=0x84,ch_mask=8,fc_mask=7,umask=0x40 11 unc_iio_txn_in.msg.vtd0 uncore io This event is deprecated event=0x84,ch_mask=0x10,fc_mask=7,umask=0x40 11 unc_iio_txn_in.msg.vtd1 uncore io This event is deprecated event=0x84,ch_mask=0x20,fc_mask=7,umask=0x40 11 unc_iio_txn_in.peer_read.part0 uncore io This event is deprecated event=0x84,ch_mask=1,fc_mask=7,umask=8 11 unc_iio_txn_in.peer_read.part1 uncore io This event is deprecated event=0x84,ch_mask=2,fc_mask=7,umask=8 11 unc_iio_txn_in.peer_read.part2 uncore io This event is deprecated event=0x84,ch_mask=4,fc_mask=7,umask=8 11 unc_iio_txn_in.peer_read.part3 uncore io This event is deprecated event=0x84,ch_mask=8,fc_mask=7,umask=8 11 unc_iio_txn_in.peer_read.vtd0 uncore io This event is deprecated event=0x84,ch_mask=0x10,fc_mask=7,umask=8 11 unc_iio_txn_in.peer_read.vtd1 uncore io This event is deprecated event=0x84,ch_mask=0x20,fc_mask=7,umask=8 11 unc_iio_txn_in.peer_write.part0 uncore io This event is deprecated event=0x84,ch_mask=1,fc_mask=7,umask=2 11 unc_iio_txn_in.peer_write.part1 uncore io This event is deprecated event=0x84,ch_mask=2,fc_mask=7,umask=2 11 unc_iio_txn_in.peer_write.part2 uncore io This event is deprecated event=0x84,ch_mask=4,fc_mask=7,umask=2 11 unc_iio_txn_in.peer_write.part3 uncore io This event is deprecated event=0x84,ch_mask=8,fc_mask=7,umask=2 11 unc_iio_txn_in.peer_write.vtd0 uncore io This event is deprecated event=0x84,ch_mask=0x10,fc_mask=7,umask=2 11 unc_iio_txn_in.peer_write.vtd1 uncore io This event is deprecated event=0x84,ch_mask=0x20,fc_mask=7,umask=2 11 unc_iio_txn_out.cfg_read.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_READ.PART0 event=0xc1,ch_mask=1,fc_mask=7,umask=0x40 11 unc_iio_txn_out.cfg_read.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_READ.PART1 event=0xc1,ch_mask=2,fc_mask=7,umask=0x40 11 unc_iio_txn_out.cfg_read.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_READ.PART2 event=0xc1,ch_mask=4,fc_mask=7,umask=0x40 11 unc_iio_txn_out.cfg_read.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_READ.PART3 event=0xc1,ch_mask=8,fc_mask=7,umask=0x40 11 unc_iio_txn_out.cfg_read.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_READ.VTD0 event=0xc1,ch_mask=0x10,fc_mask=7,umask=0x40 11 unc_iio_txn_out.cfg_read.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_READ.VTD1 event=0xc1,ch_mask=0x20,fc_mask=7,umask=0x40 11 unc_iio_txn_out.cfg_write.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_WRITE.PART0 event=0xc1,ch_mask=1,fc_mask=7,umask=0x10 11 unc_iio_txn_out.cfg_write.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_WRITE.PART1 event=0xc1,ch_mask=2,fc_mask=7,umask=0x10 11 unc_iio_txn_out.cfg_write.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_WRITE.PART2 event=0xc1,ch_mask=4,fc_mask=7,umask=0x10 11 unc_iio_txn_out.cfg_write.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_WRITE.PART3 event=0xc1,ch_mask=8,fc_mask=7,umask=0x10 11 unc_iio_txn_out.cfg_write.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_WRITE.VTD0 event=0xc1,ch_mask=0x10,fc_mask=7,umask=0x10 11 unc_iio_txn_out.io_read.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_READ.PART0 event=0xc1,ch_mask=1,fc_mask=7,umask=0x80 11 unc_iio_txn_out.io_read.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_READ.PART1 event=0xc1,ch_mask=2,fc_mask=7,umask=0x80 11 unc_iio_txn_out.io_read.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_READ.PART2 event=0xc1,ch_mask=4,fc_mask=7,umask=0x80 11 unc_iio_txn_out.io_read.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_READ.PART3 event=0xc1,ch_mask=8,fc_mask=7,umask=0x80 11 unc_iio_txn_out.io_read.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_READ.VTD0 event=0xc1,ch_mask=0x10,fc_mask=7,umask=0x80 11 unc_iio_txn_out.io_read.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_READ.VTD1 event=0xc1,ch_mask=0x20,fc_mask=7,umask=0x80 11 unc_iio_txn_out.io_write.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_WRITE.PART0 event=0xc1,ch_mask=1,fc_mask=7,umask=0x20 11 unc_iio_txn_out.io_write.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_WRITE.PART1 event=0xc1,ch_mask=2,fc_mask=7,umask=0x20 11 unc_iio_txn_out.io_write.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_WRITE.PART2 event=0xc1,ch_mask=4,fc_mask=7,umask=0x20 11 unc_iio_txn_out.io_write.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_WRITE.PART3 event=0xc1,ch_mask=8,fc_mask=7,umask=0x20 11 unc_iio_txn_out.io_write.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_WRITE.VTD0 event=0xc1,ch_mask=0x10,fc_mask=7,umask=0x20 11 unc_iio_txn_out.io_write.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_WRITE.VTD1 event=0xc1,ch_mask=0x20,fc_mask=7,umask=0x20 11 unc_iio_txn_out.mem_read.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_READ.PART0 event=0xc1,ch_mask=1,fc_mask=7,umask=4 11 unc_iio_txn_out.mem_read.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_READ.PART1 event=0xc1,ch_mask=2,fc_mask=7,umask=4 11 unc_iio_txn_out.mem_read.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_READ.PART2 event=0xc1,ch_mask=4,fc_mask=7,umask=4 11 unc_iio_txn_out.mem_read.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_READ.PART3 event=0xc1,ch_mask=8,fc_mask=7,umask=4 11 unc_iio_txn_out.mem_read.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_READ.VTD0 event=0xc1,ch_mask=0x10,fc_mask=7,umask=4 11 unc_iio_txn_out.mem_read.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_READ.VTD1 event=0xc1,ch_mask=0x20,fc_mask=7,umask=4 11 unc_iio_txn_out.mem_write.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_WRITE.PART0 event=0xc1,ch_mask=1,fc_mask=7,umask=1 11 unc_iio_txn_out.mem_write.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_WRITE.PART1 event=0xc1,ch_mask=2,fc_mask=7,umask=1 11 unc_iio_txn_out.mem_write.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_WRITE.PART2 event=0xc1,ch_mask=4,fc_mask=7,umask=1 11 unc_iio_txn_out.mem_write.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_WRITE.PART3 event=0xc1,ch_mask=8,fc_mask=7,umask=1 11 unc_iio_txn_out.mem_write.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_WRITE.VTD0 event=0xc1,ch_mask=0x10,fc_mask=7,umask=1 11 unc_iio_txn_out.mem_write.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_WRITE.VTD1 event=0xc1,ch_mask=0x20,fc_mask=7,umask=1 11 unc_iio_txn_out.peer_read.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_READ.PART0 event=0xc1,ch_mask=1,fc_mask=7,umask=8 11 unc_iio_txn_out.peer_read.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_READ.PART1 event=0xc1,ch_mask=2,fc_mask=7,umask=8 11 unc_iio_txn_out.peer_read.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_READ.PART2 event=0xc1,ch_mask=4,fc_mask=7,umask=8 11 unc_iio_txn_out.peer_read.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_READ.PART3 event=0xc1,ch_mask=8,fc_mask=7,umask=8 11 unc_iio_txn_out.peer_read.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_READ.VTD0 event=0xc1,ch_mask=0x10,fc_mask=7,umask=8 11 unc_iio_txn_out.peer_read.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_READ.VTD1 event=0xc1,ch_mask=0x20,fc_mask=7,umask=8 11 unc_iio_txn_out.peer_write.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_WRITE.PART0 event=0xc1,ch_mask=1,fc_mask=7,umask=2 11 unc_iio_txn_out.peer_write.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_WRITE.PART1 event=0xc1,ch_mask=2,fc_mask=7,umask=2 11 unc_iio_txn_out.peer_write.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_WRITE.PART2 event=0xc1,ch_mask=4,fc_mask=7,umask=2 11 unc_iio_txn_out.peer_write.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_WRITE.PART3 event=0xc1,ch_mask=8,fc_mask=7,umask=2 11 unc_iio_txn_out.peer_write.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_WRITE.VTD0 event=0xc1,ch_mask=0x10,fc_mask=7,umask=2 11 unc_iio_txn_out.peer_write.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_WRITE.VTD1 event=0xc1,ch_mask=0x20,fc_mask=7,umask=2 11 unc_iio_txn_req_by_cpu.cfg_read.part0 uncore io Number Transactions requested by the CPU; Core reading from Card's PCICFG space event=0xc1,ch_mask=1,fc_mask=7,umask=0x40 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.cfg_read.part1 uncore io Number Transactions requested by the CPU; Core reading from Card's PCICFG space event=0xc1,ch_mask=2,fc_mask=7,umask=0x40 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.cfg_read.part2 uncore io Number Transactions requested by the CPU; Core reading from Card's PCICFG space event=0xc1,ch_mask=4,fc_mask=7,umask=0x40 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_by_cpu.cfg_read.part3 uncore io Number Transactions requested by the CPU; Core reading from Card's PCICFG space event=0xc1,ch_mask=8,fc_mask=7,umask=0x40 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.cfg_read.vtd0 uncore io Number Transactions requested by the CPU; Core reading from Card's PCICFG space event=0xc1,ch_mask=0x10,fc_mask=7,umask=0x40 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 0 unc_iio_txn_req_by_cpu.cfg_read.vtd1 uncore io Number Transactions requested by the CPU; Core reading from Card's PCICFG space event=0xc1,ch_mask=0x20,fc_mask=7,umask=0x40 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 1 unc_iio_txn_req_by_cpu.cfg_write.part0 uncore io Number Transactions requested by the CPU; Core writing to Card's PCICFG space event=0xc1,ch_mask=1,fc_mask=7,umask=0x10 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.cfg_write.part1 uncore io Number Transactions requested by the CPU; Core writing to Card's PCICFG space event=0xc1,ch_mask=2,fc_mask=7,umask=0x10 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.cfg_write.part2 uncore io Number Transactions requested by the CPU; Core writing to Card's PCICFG space event=0xc1,ch_mask=4,fc_mask=7,umask=0x10 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_by_cpu.cfg_write.part3 uncore io Number Transactions requested by the CPU; Core writing to Card's PCICFG space event=0xc1,ch_mask=8,fc_mask=7,umask=0x10 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.cfg_write.vtd0 uncore io Number Transactions requested by the CPU; Core writing to Card's PCICFG space event=0xc1,ch_mask=0x10,fc_mask=7,umask=0x10 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 0 unc_iio_txn_req_by_cpu.cfg_write.vtd1 uncore io Number Transactions requested by the CPU; Core writing to Card's PCICFG space event=0xc1,ch_mask=0x20,fc_mask=7,umask=0x10 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 1 unc_iio_txn_req_by_cpu.io_read.part0 uncore io Number Transactions requested by the CPU; Core reading from Card's IO space event=0xc1,ch_mask=1,fc_mask=7,umask=0x80 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.io_read.part1 uncore io Number Transactions requested by the CPU; Core reading from Card's IO space event=0xc1,ch_mask=2,fc_mask=7,umask=0x80 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.io_read.part2 uncore io Number Transactions requested by the CPU; Core reading from Card's IO space event=0xc1,ch_mask=4,fc_mask=7,umask=0x80 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_by_cpu.io_read.part3 uncore io Number Transactions requested by the CPU; Core reading from Card's IO space event=0xc1,ch_mask=8,fc_mask=7,umask=0x80 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.io_read.vtd0 uncore io Number Transactions requested by the CPU; Core reading from Card's IO space event=0xc1,ch_mask=0x10,fc_mask=7,umask=0x80 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 0 unc_iio_txn_req_by_cpu.io_read.vtd1 uncore io Number Transactions requested by the CPU; Core reading from Card's IO space event=0xc1,ch_mask=0x20,fc_mask=7,umask=0x80 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 1 unc_iio_txn_req_by_cpu.io_write.part0 uncore io Number Transactions requested by the CPU; Core writing to Card's IO space event=0xc1,ch_mask=1,fc_mask=7,umask=0x20 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.io_write.part1 uncore io Number Transactions requested by the CPU; Core writing to Card's IO space event=0xc1,ch_mask=2,fc_mask=7,umask=0x20 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.io_write.part2 uncore io Number Transactions requested by the CPU; Core writing to Card's IO space event=0xc1,ch_mask=4,fc_mask=7,umask=0x20 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_by_cpu.io_write.part3 uncore io Number Transactions requested by the CPU; Core writing to Card's IO space event=0xc1,ch_mask=8,fc_mask=7,umask=0x20 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.io_write.vtd0 uncore io Number Transactions requested by the CPU; Core writing to Card's IO space event=0xc1,ch_mask=0x10,fc_mask=7,umask=0x20 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 0 unc_iio_txn_req_by_cpu.io_write.vtd1 uncore io Number Transactions requested by the CPU; Core writing to Card's IO space event=0xc1,ch_mask=0x20,fc_mask=7,umask=0x20 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 1 unc_iio_txn_req_by_cpu.mem_read.part0 uncore io Read request for up to a 64 byte transaction is made by the CPU to IIO Part0 event=0xc1,ch_mask=1,fc_mask=7,umask=4 01 Counts every read request for up to a 64 byte transaction of data made by a unit on the main die (generally a core) or by another IIO unit to the MMIO space of a card on IIO Part0. In the general case, part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.mem_read.part1 uncore io Read request for up to a 64 byte transaction is made by the CPU to IIO Part1 event=0xc1,ch_mask=2,fc_mask=7,umask=4 01 Counts every read request for up to a 64 byte transaction of data made by a unit on the main die (generally a core) or by another IIO unit to the MMIO space of a card on IIO Part1. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.mem_read.part2 uncore io Read request for up to a 64 byte transaction is made by the CPU to IIO Part2 event=0xc1,ch_mask=4,fc_mask=7,umask=4 01 Counts every read request for up to a 64 byte transaction of data made by a unit on the main die (generally a core) or by another IIO unit to the MMIO space of a card on IIO Part2. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.mem_read.part3 uncore io Read request for up to a 64 byte transaction is made by the CPU to IIO Part3 event=0xc1,ch_mask=8,fc_mask=7,umask=4 01 Counts every read request for up to a 64 byte transaction of data made by a unit on the main die (generally a core) or by another IIO unit to the MMIO space of a card on IIO Part3. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.mem_read.vtd0 uncore io Number Transactions requested by the CPU; Core reading from Card's MMIO space event=0xc1,ch_mask=0x10,fc_mask=7,umask=4 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 0 unc_iio_txn_req_by_cpu.mem_read.vtd1 uncore io Number Transactions requested by the CPU; Core reading from Card's MMIO space event=0xc1,ch_mask=0x20,fc_mask=7,umask=4 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 1 unc_iio_txn_req_by_cpu.mem_write.part0 uncore io Write request of up to a 64 byte transaction is made to IIO Part0 by the CPU event=0xc1,ch_mask=1,fc_mask=7,umask=1 01 Counts every write request of up to a 64 byte transaction of data made to the MMIO space of a card on IIO Part0 by a unit on the main die (generally a core) or by another IIO unit. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.mem_write.part1 uncore io Write request of up to a 64 byte transaction is made to IIO Part1 by the CPU event=0xc1,ch_mask=2,fc_mask=7,umask=1 01 Counts every write request of up to a 64 byte transaction of data made to the MMIO space of a card on IIO Part1 by a unit on the main die (generally a core) or by another IIO unit. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.mem_write.part2 uncore io Write request of up to a 64 byte transaction is made to IIO Part2 by the CPU event=0xc1,ch_mask=4,fc_mask=7,umask=1 01 Counts every write request of up to a 64 byte transaction of data made to the MMIO space of a card on IIO Part2 by a unit on the main die (generally a core) or by another IIO unit. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.mem_write.part3 uncore io Write request of up to a 64 byte transaction is made to IIO Part3 by the CPU event=0xc1,ch_mask=8,fc_mask=7,umask=1 01 Counts every write request of up to a 64 byte transaction of data made to the MMIO space of a card on IIO Part3 by a unit on the main die (generally a core) or by another IIO unit. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.mem_write.vtd0 uncore io Number Transactions requested by the CPU; Core writing to Card's MMIO space event=0xc1,ch_mask=0x10,fc_mask=7,umask=1 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 0 unc_iio_txn_req_by_cpu.mem_write.vtd1 uncore io Number Transactions requested by the CPU; Core writing to Card's MMIO space event=0xc1,ch_mask=0x20,fc_mask=7,umask=1 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 1 unc_iio_txn_req_by_cpu.peer_read.part0 uncore io Peer to peer read request for up to a 64 byte transaction is made by a different IIO unit to IIO Part0 event=0xc1,ch_mask=1,fc_mask=7,umask=8 01 Counts every peer to peer read request for up to a 64 byte transaction of data made by a different IIO unit to the MMIO space of a card on IIO Part0. Does not include requests made by the same IIO unit. In the general case, part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.peer_read.part1 uncore io Peer to peer read request for up to a 64 byte transaction is made by a different IIO unit to IIO Part1 event=0xc1,ch_mask=2,fc_mask=7,umask=8 01 Counts every peer to peer read request for up to a 64 byte transaction of data made by a different IIO unit to the MMIO space of a card on IIO Part1. Does not include requests made by the same IIO unit. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.peer_read.part2 uncore io Peer to peer read request for up to a 64 byte transaction is made by a different IIO unit to IIO Part2 event=0xc1,ch_mask=4,fc_mask=7,umask=8 01 Counts every peer to peer read request for up to a 64 byte transaction of data made by a different IIO unit to the MMIO space of a card on IIO Part2. Does not include requests made by the same IIO unit. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.peer_read.part3 uncore io Peer to peer read request for up to a 64 byte transaction is made by a different IIO unit to IIO Part3 event=0xc1,ch_mask=8,fc_mask=7,umask=8 01 Counts every peer to peer read request for up to a 64 byte transaction of data made by a different IIO unit to the MMIO space of a card on IIO Part3. Does not include requests made by the same IIO unit. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.peer_read.vtd0 uncore io Number Transactions requested by the CPU; Another card (different IIO stack) reading from this card event=0xc1,ch_mask=0x10,fc_mask=7,umask=8 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 0 unc_iio_txn_req_by_cpu.peer_read.vtd1 uncore io Number Transactions requested by the CPU; Another card (different IIO stack) reading from this card event=0xc1,ch_mask=0x20,fc_mask=7,umask=8 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 1 unc_iio_txn_req_by_cpu.peer_write.part0 uncore io Peer to peer write request of up to a 64 byte transaction is made to IIO Part0 by a different IIO unit event=0xc1,ch_mask=1,fc_mask=7,umask=2 01 Counts every peer to peer write request of up to a 64 byte transaction of data made to the MMIO space of a card on IIO Part0 by a different IIO unit. Does not include requests made by the same IIO unit. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.peer_write.part1 uncore io Peer to peer write request of up to a 64 byte transaction is made to IIO Part1 by a different IIO unit event=0xc1,ch_mask=2,fc_mask=7,umask=2 01 Counts every peer to peer write request of up to a 64 byte transaction of data made to the MMIO space of a card on IIO Part1 by a different IIO unit. Does not include requests made by the same IIO unit. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.peer_write.part2 uncore io Peer to peer write request of up to a 64 byte transaction is made to IIO Part2 by a different IIO unit event=0xc1,ch_mask=4,fc_mask=7,umask=2 01 Counts every peer to peer write request of up to a 64 byte transaction of data made to the MMIO space of a card on IIO Part2 by a different IIO unit. Does not include requests made by the same IIO unit. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.peer_write.part3 uncore io Peer to peer write request of up to a 64 byte transaction is made to IIO Part3 by a different IIO unit event=0xc1,ch_mask=8,fc_mask=7,umask=2 01 Counts every peer to peer write request of up to a 64 byte transaction of data made to the MMIO space of a card on IIO Part3 by a different IIO unit. Does not include requests made by the same IIO unit. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.peer_write.vtd0 uncore io Number Transactions requested by the CPU; Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x10,fc_mask=7,umask=2 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 0 unc_iio_txn_req_by_cpu.peer_write.vtd1 uncore io Number Transactions requested by the CPU; Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x20,fc_mask=7,umask=2 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 1 unc_iio_txn_req_of_cpu.atomic.part0 uncore io Number Transactions requested of the CPU; Atomic requests targeting DRAM event=0x84,ch_mask=1,fc_mask=7,umask=0x10 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.atomic.part1 uncore io Number Transactions requested of the CPU; Atomic requests targeting DRAM event=0x84,ch_mask=2,fc_mask=7,umask=0x10 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.atomic.part2 uncore io Number Transactions requested of the CPU; Atomic requests targeting DRAM event=0x84,ch_mask=4,fc_mask=7,umask=0x10 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_of_cpu.atomic.part3 uncore io Number Transactions requested of the CPU; Atomic requests targeting DRAM event=0x84,ch_mask=8,fc_mask=7,umask=0x10 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.atomic.vtd0 uncore io Number Transactions requested of the CPU; Atomic requests targeting DRAM event=0x84,ch_mask=0x10,fc_mask=7,umask=0x10 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 0 unc_iio_txn_req_of_cpu.atomic.vtd1 uncore io Number Transactions requested of the CPU; Atomic requests targeting DRAM event=0x84,ch_mask=0x20,fc_mask=7,umask=0x10 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 1 unc_iio_txn_req_of_cpu.atomiccmp.part0 uncore io Number Transactions requested of the CPU; Completion of atomic requests targeting DRAM event=0x84,ch_mask=1,fc_mask=7,umask=0x20 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.atomiccmp.part1 uncore io Number Transactions requested of the CPU; Completion of atomic requests targeting DRAM event=0x84,ch_mask=2,fc_mask=7,umask=0x20 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.atomiccmp.part2 uncore io Number Transactions requested of the CPU; Completion of atomic requests targeting DRAM event=0x84,ch_mask=4,fc_mask=7,umask=0x20 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_of_cpu.atomiccmp.part3 uncore io Number Transactions requested of the CPU; Completion of atomic requests targeting DRAM event=0x84,ch_mask=8,fc_mask=7,umask=0x20 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.mem_read.part0 uncore io Read request for up to a 64 byte transaction is made by IIO Part0 to Memory event=0x84,ch_mask=1,fc_mask=7,umask=4 01 Counts every read request for up to a 64 byte transaction of data made by IIO Part0 to a unit on the main die (generally memory). In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.mem_read.part1 uncore io Read request for up to a 64 byte transaction is made by IIO Part1 to Memory event=0x84,ch_mask=2,fc_mask=7,umask=4 01 Counts every read request for up to a 64 byte transaction of data made by IIO Part1 to a unit on the main die (generally memory). In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.mem_read.part2 uncore io Read request for up to a 64 byte transaction is made by IIO Part2 to Memory event=0x84,ch_mask=4,fc_mask=7,umask=4 01 Counts every read request for up to a 64 byte transaction of data made by IIO Part2 to a unit on the main die (generally memory). In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.mem_read.part3 uncore io Read request for up to a 64 byte transaction is made by IIO Part3 to Memory event=0x84,ch_mask=8,fc_mask=7,umask=4 01 Counts every read request for up to a 64 byte transaction of data made by IIO Part3 to a unit on the main die (generally memory). In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.mem_read.vtd0 uncore io Number Transactions requested of the CPU; Card reading from DRAM event=0x84,ch_mask=0x10,fc_mask=7,umask=4 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 0 unc_iio_txn_req_of_cpu.mem_read.vtd1 uncore io Number Transactions requested of the CPU; Card reading from DRAM event=0x84,ch_mask=0x20,fc_mask=7,umask=4 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 1 unc_iio_txn_req_of_cpu.mem_write.part0 uncore io Write request of up to a 64 byte transaction is made by IIO Part0 to Memory event=0x84,ch_mask=1,fc_mask=7,umask=1 01 Counts every write request of up to a 64 byte transaction of data made by IIO Part0 to a unit on the main die (generally memory). In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.mem_write.part1 uncore io Write request of up to a 64 byte transaction is made by IIO Part1 to Memory event=0x84,ch_mask=2,fc_mask=7,umask=1 01 Counts every write request of up to a 64 byte transaction of data made by IIO Part1 to a unit on the main die (generally memory). In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.mem_write.part2 uncore io Write request of up to a 64 byte transaction is made by IIO Part2 to Memory event=0x84,ch_mask=4,fc_mask=7,umask=1 01 Counts every write request of up to a 64 byte transaction of data made by IIO Part2 to a unit on the main die (generally memory). In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.mem_write.part3 uncore io Write request of up to a 64 byte transaction is made by IIO Part3 to Memory event=0x84,ch_mask=8,fc_mask=7,umask=1 01 Counts every write request of up to a 64 byte transaction of data made by IIO Part3 to a unit on the main die (generally memory). In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.mem_write.vtd0 uncore io Number Transactions requested of the CPU; Card writing to DRAM event=0x84,ch_mask=0x10,fc_mask=7,umask=1 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 0 unc_iio_txn_req_of_cpu.mem_write.vtd1 uncore io Number Transactions requested of the CPU; Card writing to DRAM event=0x84,ch_mask=0x20,fc_mask=7,umask=1 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 1 unc_iio_txn_req_of_cpu.msg.part0 uncore io Number Transactions requested of the CPU; Messages event=0x84,ch_mask=1,fc_mask=7,umask=0x40 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.msg.part1 uncore io Number Transactions requested of the CPU; Messages event=0x84,ch_mask=2,fc_mask=7,umask=0x40 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.msg.part2 uncore io Number Transactions requested of the CPU; Messages event=0x84,ch_mask=4,fc_mask=7,umask=0x40 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_of_cpu.msg.part3 uncore io Number Transactions requested of the CPU; Messages event=0x84,ch_mask=8,fc_mask=7,umask=0x40 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.msg.vtd0 uncore io Number Transactions requested of the CPU; Messages event=0x84,ch_mask=0x10,fc_mask=7,umask=0x40 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 0 unc_iio_txn_req_of_cpu.msg.vtd1 uncore io Number Transactions requested of the CPU; Messages event=0x84,ch_mask=0x20,fc_mask=7,umask=0x40 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 1 unc_iio_txn_req_of_cpu.peer_read.part0 uncore io Peer to peer read request of up to a 64 byte transaction is made by IIO Part0 to an IIO target event=0x84,ch_mask=1,fc_mask=7,umask=8 01 Counts every peer to peer read request of up to a 64 byte transaction made by IIO Part0 to the MMIO space of an IIO target. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.peer_read.part1 uncore io Peer to peer read request of up to a 64 byte transaction is made by IIO Part1 to an IIO target event=0x84,ch_mask=2,fc_mask=7,umask=8 01 Counts every peer to peer read request of up to a 64 byte transaction made by IIO Part1 to the MMIO space of an IIO target. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.peer_read.part2 uncore io Peer to peer read request of up to a 64 byte transaction is made by IIO Part2 to an IIO target event=0x84,ch_mask=4,fc_mask=7,umask=8 01 Counts every peer to peer read request of up to a 64 byte transaction made by IIO Part2 to the MMIO space of an IIO target. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.peer_read.part3 uncore io Peer to peer read request of up to a 64 byte transaction is made by IIO Part3 to an IIO target event=0x84,ch_mask=8,fc_mask=7,umask=8 01 Counts every peer to peer read request of up to a 64 byte transaction made by IIO Part3 to the MMIO space of an IIO target. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.peer_read.vtd0 uncore io Number Transactions requested of the CPU; Card reading from another Card (same or different stack) event=0x84,ch_mask=0x10,fc_mask=7,umask=8 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 0 unc_iio_txn_req_of_cpu.peer_read.vtd1 uncore io Number Transactions requested of the CPU; Card reading from another Card (same or different stack) event=0x84,ch_mask=0x20,fc_mask=7,umask=8 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 1 unc_iio_txn_req_of_cpu.peer_write.part0 uncore io Peer to peer write request of up to a 64 byte transaction is made by IIO Part0 to an IIO target event=0x84,ch_mask=1,fc_mask=7,umask=2 01 Counts every peer to peer write request of up to a 64 byte transaction of data made by IIO Part0 to the MMIO space of an IIO target. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.peer_write.part1 uncore io Peer to peer write request of up to a 64 byte transaction is made by IIO Part1 to an IIO target event=0x84,ch_mask=2,fc_mask=7,umask=2 01 Counts every peer to peer write request of up to a 64 byte transaction of data made by IIO Part1 to the MMIO space of an IIO target.In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.peer_write.part2 uncore io Peer to peer write request of up to a 64 byte transaction is made by IIO Part2 to an IIO target event=0x84,ch_mask=4,fc_mask=7,umask=2 01 Counts every peer to peer write request of up to a 64 byte transaction of data made by IIO Part2 to the MMIO space of an IIO target. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.peer_write.part3 uncore io Peer to peer write request of up to a 64 byte transaction is made by IIO Part3 to an IIO target event=0x84,ch_mask=8,fc_mask=7,umask=2 01 Counts every peer to peer write request of up to a 64 byte transaction of data made by IIO Part3 to the MMIO space of an IIO target. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.peer_write.vtd0 uncore io Number Transactions requested of the CPU; Card writing to another Card (same or different stack) event=0x84,ch_mask=0x10,fc_mask=7,umask=2 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 0 unc_iio_txn_req_of_cpu.peer_write.vtd1 uncore io Number Transactions requested of the CPU; Card writing to another Card (same or different stack) event=0x84,ch_mask=0x20,fc_mask=7,umask=2 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 1 unc_iio_vtd_access.ctxt_miss uncore io VTd Access; context cache miss event=0x41,umask=2 01 unc_iio_vtd_access.l1_miss uncore io VTd Access; L1 miss event=0x41,umask=4 01 unc_iio_vtd_access.l2_miss uncore io VTd Access; L2 miss event=0x41,umask=8 01 unc_iio_vtd_access.l3_miss uncore io VTd Access; L3 miss event=0x41,umask=0x10 01 unc_iio_vtd_access.l4_page_hit uncore io VTd Access; Vtd hit event=0x41,umask=1 01 unc_iio_vtd_access.tlb1_miss uncore io VTd Access; TLB miss event=0x41,umask=0x80 01 unc_iio_vtd_access.tlb_full uncore io VTd Access; TLB is full event=0x41,umask=0x40 01 unc_iio_vtd_access.tlb_miss uncore io VTd Access; TLB miss event=0x41,umask=0x20 01 unc_iio_vtd_occupancy uncore io VTd Occupancy event=0x40 01 llc_misses.mem_read uncore memory read requests to memory controller. Derived from unc_m_cas_count.rd event=4,umask=3 0164Bytes Counts all CAS (Column Access Select) read commands issued to DRAM on a per channel basis. CAS commands are issued to specify the address to read or write on DRAM, and this event increments for every read. This event includes underfill reads due to partial write requests. This event counts whether AutoPrecharge (which closes the DRAM Page automatically after a read/write) is enabled or not llc_misses.mem_write uncore memory write requests to memory controller. Derived from unc_m_cas_count.wr event=4,umask=0xc 0164Bytes Counts all CAS (Column Address Select) commands issued to DRAM per memory channel. CAS commands are issued to specify the address to read or write on DRAM, and this event increments for every write. This event counts whether AutoPrecharge (which closes the DRAM Page automatically after a read/write) is enabled or not unc_m_act_count.byp uncore memory DRAM Activate Count; Activate due to Bypass event=1,umask=8 01 Counts the number of DRAM Activate commands sent on this channel. Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_m_act_count.wr uncore memory DRAM Page Activate commands sent due to a write request event=1,umask=2 01 Counts DRAM Page Activate commands sent on this channel due to a write request to the iMC (Memory Controller). Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS (Column Access Select) command unc_m_cas_count.all uncore memory All DRAM CAS Commands issued event=4,umask=0xf 01 Counts all CAS (Column Address Select) commands issued to DRAM per memory channel. CAS commands are issued to specify the address to read or write on DRAM, so this event increments for every read and write. This event counts whether AutoPrecharge (which closes the DRAM Page automatically after a read/write) is enabled or not unc_m_cas_count.rd uncore memory All DRAM Read CAS Commands issued (including underfills) event=4,umask=3 01 Counts all CAS (Column Access Select) read commands issued to DRAM on a per channel basis. CAS commands are issued to specify the address to read or write on DRAM, and this event increments for every read. This event includes underfill reads due to partial write requests. This event counts whether AutoPrecharge (which closes the DRAM Page automatically after a read/write) is enabled or not unc_m_cas_count.rd_isoch uncore memory DRAM CAS (Column Address Strobe) Commands.; Read CAS issued in Read ISOCH Mode event=4,umask=0x40 01 unc_m_cas_count.rd_reg uncore memory All DRAM Read CAS Commands issued (does not include underfills) event=4,umask=1 01 Counts CAS (Column Access Select) regular read commands issued to DRAM on a per channel basis. CAS commands are issued to specify the address to read or write on DRAM, and this event increments for every regular read. This event only counts regular reads and does not includes underfill reads due to partial write requests. This event counts whether AutoPrecharge (which closes the DRAM Page automatically after a read/write) is enabled or not unc_m_cas_count.rd_rmm uncore memory DRAM CAS (Column Address Strobe) Commands.; Read CAS issued in RMM event=4,umask=0x20 01 unc_m_cas_count.rd_underfill uncore memory DRAM Underfill Read CAS Commands issued event=4,umask=2 01 Counts CAS (Column Access Select) underfill read commands issued to DRAM due to a partial write, on a per channel basis. CAS commands are issued to specify the address to read or write on DRAM, and this command counts underfill reads. Partial writes must be completed by first reading in the underfill from DRAM and then merging in the partial write data before writing the full line back to DRAM. This event will generally count about the same as the number of partial writes, but may be slightly less because of partials hitting in the WPQ (due to a previous write request) unc_m_cas_count.rd_wmm uncore memory DRAM CAS (Column Address Strobe) Commands.; Read CAS issued in WMM event=4,umask=0x10 01 unc_m_cas_count.wr uncore memory All DRAM Write CAS commands issued event=4,umask=0xc 01 Counts all CAS (Column Address Select) commands issued to DRAM per memory channel. CAS commands are issued to specify the address to read or write on DRAM, and this event increments for every write. This event counts whether AutoPrecharge (which closes the DRAM Page automatically after a read/write) is enabled or not unc_m_cas_count.wr_isoch uncore memory DRAM CAS (Column Address Strobe) Commands.; Read CAS issued in Write ISOCH Mode event=4,umask=0x80 01 unc_m_cas_count.wr_rmm uncore memory DRAM CAS (Column Address Strobe) Commands.; DRAM WR_CAS (w/ and w/out auto-pre) in Read Major Mode event=4,umask=8 01 Counts the total number of Opportunistic DRAM Write CAS commands issued on this channel while in Read-Major-Mode unc_m_cas_count.wr_wmm uncore memory DRAM CAS (Column Address Strobe) Commands.; DRAM WR_CAS (w/ and w/out auto-pre) in Write Major Mode event=4,umask=4 01 Counts the total number or DRAM Write CAS commands issued on this channel while in Write-Major-Mode unc_m_clockticks uncore memory Memory controller clock ticks event=0 01 Counts clockticks of the fixed frequency clock of the memory controller using one of the programmable counters unc_m_clockticks_f uncore memory Clockticks in the Memory Controller using a dedicated 48-bit Fixed Counter event=0xff 01 unc_m_majmode2.dram_cyc uncore memory UNC_M_MAJMODE2.DRAM_CYC event=0xed,umask=2 01 unc_m_majmode2.dram_enter uncore memory UNC_M_MAJMODE2.DRAM_ENTER event=0xed,umask=8 01 unc_m_majmode2.pmm_cyc uncore memory Major Mode 2 : Cycles in PMM major mode event=0xed,umask=1 01 unc_m_majmode2.pmm_enter uncore memory Major Mode 2 : Entered PMM major mode event=0xed,umask=4 01 unc_m_pmm_bandwidth.read uncore memory Intel Optane DC persistent memory bandwidth read (MB/sec). Derived from unc_m_pmm_rpq_inserts event=0xe3 016.103515625E-5MB/sec unc_m_pmm_bandwidth.total uncore memory Intel Optane DC persistent memory bandwidth total (MB/sec). Derived from unc_m_pmm_rpq_inserts event=0xe3 016.103515625E-5MB/sec unc_m_pmm_bandwidth.write uncore memory Intel Optane DC persistent memory bandwidth write (MB/sec). Derived from unc_m_pmm_wpq_inserts event=0xe7 016.103515625E-5MB/sec unc_m_pmm_cmd1.all uncore memory All commands for Intel(R) Optane(TM) DC persistent memory event=0xea,umask=1 01 unc_m_pmm_cmd1.misc uncore memory Misc Commands (error, flow ACKs) event=0xea,umask=0x80 01 unc_m_pmm_cmd1.misc_gnt uncore memory Misc GNTs event=0xea,umask=0x40 01 unc_m_pmm_cmd1.rd uncore memory Regular reads(RPQ) commands for Intel(R) Optane(TM) DC persistent memory event=0xea,umask=2 01 All Reads - RPQ or Ufill unc_m_pmm_cmd1.rpq_gnts uncore memory RPQ GNTs event=0xea,umask=0x10 01 unc_m_pmm_cmd1.ufill_rd uncore memory Underfill read commands for Intel(R) Optane(TM) DC persistent memory event=0xea,umask=8 01 Underfill reads unc_m_pmm_cmd1.wpq_gnts uncore memory Underfill GNTs event=0xea,umask=0x20 01 unc_m_pmm_cmd1.wr uncore memory Write commands for Intel(R) Optane(TM) DC persistent memory event=0xea,umask=4 01 Writes unc_m_pmm_cmd2.nodata_exp uncore memory Expected No data packet (ERID matched NDP encoding) event=0xeb,umask=2 01 unc_m_pmm_cmd2.nodata_unexp uncore memory Unexpected No data packet (ERID matched a Read, but data was a NDP) event=0xeb,umask=4 01 unc_m_pmm_cmd2.opp_rd uncore memory Opportunistic Reads event=0xeb,umask=1 01 unc_m_pmm_cmd2.pmm_ecc_error uncore memory PMM ECC Errors event=0xeb,umask=0x20 01 unc_m_pmm_cmd2.pmm_erid_error uncore memory PMM ERID detectable parity error event=0xeb,umask=0x40 01 unc_m_pmm_cmd2.reqs_slot0 uncore memory Read Requests - Slot 0 event=0xeb,umask=8 01 unc_m_pmm_cmd2.reqs_slot1 uncore memory Read Requests - Slot 1 event=0xeb,umask=0x10 01 unc_m_pmm_majmode1.partial_wr_cyc uncore memory PMM Major Mode; Cycles PMM is in Partial Write Major Mode event=0xec,umask=4 01 unc_m_pmm_majmode1.partial_wr_enter uncore memory PMM Major Mode event=0xec,umask=0x20 01 unc_m_pmm_majmode1.partial_wr_exit uncore memory PMM Major Mode event=0xec,umask=0x40 01 unc_m_pmm_majmode1.rd_cyc uncore memory PMM Major Mode; Cycles PMM is in Read Major Mode event=0xec,umask=1 01 unc_m_pmm_majmode1.wr_cyc uncore memory PMM Major Mode; Cycles PMM is in Write Major Mode event=0xec,umask=2 01 unc_m_pmm_read_latency uncore memory Intel Optane DC persistent memory read latency (ns). Derived from unc_m_pmm_rpq_occupancy.all event=0xe0,umask=1 016000000000ns unc_m_pmm_rpq_cycles_full uncore memory PMM Read Queue Cycles Full event=0xe2 01 unc_m_pmm_rpq_cycles_ne uncore memory PMM Read Queue Cycles Not Empty event=0xe1 01 unc_m_pmm_rpq_inserts uncore memory Write requests allocated in the PMM Write Pending Queue for Intel Optane DC persistent memory event=0xe3 01 unc_m_pmm_rpq_occupancy.all uncore memory Read Pending Queue Occupancy of all read requests for Intel Optane DC persistent memory event=0xe0,umask=1 01 unc_m_pmm_rpq_occupancy.gnt_wait uncore memory PMM Occupancy event=0xe0,umask=4 01 unc_m_pmm_wpq_cycles_full uncore memory PMM Write Queue Cycles Full event=0xe6 01 unc_m_pmm_wpq_cycles_ne uncore memory PMM Write Queue Cycles Not Empty event=0xe5 01 unc_m_pmm_wpq_inserts uncore memory Write requests allocated in the PMM Write Pending Queue for Intel Optane DC persistent memory event=0xe7 01 unc_m_pmm_wpq_occupancy.all uncore memory Write Pending Queue Occupancy of all write requests for Intel(R) Optane(TM) DC persistent memory event=0xe4,umask=1 01 unc_m_pmm_wpq_occupancy.cas uncore memory PMM Occupancy event=0xe4,umask=2 01 unc_m_pmm_wpq_occupancy.pwr uncore memory PMM Occupancy event=0xe4,umask=4 01 unc_m_pmm_wpq_pcommit uncore memory UNC_M_PMM_WPQ_PCOMMIT event=0xe8 01 unc_m_pmm_wpq_pcommit_cyc uncore memory UNC_M_PMM_WPQ_PCOMMIT_CYC event=0xe9 01 unc_m_power_channel_ppd uncore memory Cycles where DRAM ranks are in power down (CKE) mode+C37 event=0x85 01 Counts cycles when all the ranks in the channel are in PPD (PreCharge Power Down) mode. If IBT (Input Buffer Terminators)=off is enabled, then this event counts the cycles in PPD mode. If IBT=off is not enabled, then this event counts the number of cycles when being in PPD mode could have been taken advantage of unc_m_power_self_refresh uncore memory Cycles Memory is in self refresh power mode event=0x43 01 Counts the number of cycles when the iMC (memory controller) is in self-refresh and has a clock. This happens in some ACPI CPU package C-states for the sleep levels. For example, the PCU (Power Control Unit) may ask the iMC to enter self-refresh even though some of the cores are still processing. One use of this is for Intel? Dynamic Power Technology. Self-refresh is required during package C3 and C6, but there is no clock in the iMC at this time, so it is not possible to count these cases unc_m_pre_count.page_miss uncore memory Pre-charges due to page misses event=2,umask=1 01 Counts the number of explicit DRAM Precharge commands sent on this channel as a result of a DRAM page miss. This does not include the implicit precharge commands sent with CAS commands in Auto-Precharge mode. This does not include Precharge commands sent as a result of a page close counter expiration unc_m_pre_count.rd uncore memory Pre-charge for reads event=2,umask=4 01 Counts the number of explicit DRAM Precharge commands issued on a per channel basis due to a read, so as to close the previous DRAM page, before opening the requested page unc_m_pre_count.wr uncore memory Pre-charge for writes event=2,umask=8 01 Counts the number of DRAM Precharge commands sent on this channel unc_m_rd_cas_rank0.allbanks uncore memory RD_CAS Access to Rank 0; All Banks event=0xb0,umask=0x10 01 unc_m_rd_cas_rank0.bank0 uncore memory RD_CAS Access to Rank 0; Bank 0 event=0xb0 01 unc_m_rd_cas_rank0.bank1 uncore memory RD_CAS Access to Rank 0; Bank 1 event=0xb0,umask=1 01 unc_m_rd_cas_rank0.bank10 uncore memory RD_CAS Access to Rank 0; Bank 10 event=0xb0,umask=0xa 01 unc_m_rd_cas_rank0.bank11 uncore memory RD_CAS Access to Rank 0; Bank 11 event=0xb0,umask=0xb 01 unc_m_rd_cas_rank0.bank12 uncore memory RD_CAS Access to Rank 0; Bank 12 event=0xb0,umask=0xc 01 unc_m_rd_cas_rank0.bank13 uncore memory RD_CAS Access to Rank 0; Bank 13 event=0xb0,umask=0xd 01 unc_m_rd_cas_rank0.bank14 uncore memory RD_CAS Access to Rank 0; Bank 14 event=0xb0,umask=0xe 01 unc_m_rd_cas_rank0.bank15 uncore memory RD_CAS Access to Rank 0; Bank 15 event=0xb0,umask=0xf 01 unc_m_rd_cas_rank0.bank2 uncore memory RD_CAS Access to Rank 0; Bank 2 event=0xb0,umask=2 01 unc_m_rd_cas_rank0.bank3 uncore memory RD_CAS Access to Rank 0; Bank 3 event=0xb0,umask=3 01 unc_m_rd_cas_rank0.bank4 uncore memory RD_CAS Access to Rank 0; Bank 4 event=0xb0,umask=4 01 unc_m_rd_cas_rank0.bank5 uncore memory RD_CAS Access to Rank 0; Bank 5 event=0xb0,umask=5 01 unc_m_rd_cas_rank0.bank6 uncore memory RD_CAS Access to Rank 0; Bank 6 event=0xb0,umask=6 01 unc_m_rd_cas_rank0.bank7 uncore memory RD_CAS Access to Rank 0; Bank 7 event=0xb0,umask=7 01 unc_m_rd_cas_rank0.bank8 uncore memory RD_CAS Access to Rank 0; Bank 8 event=0xb0,umask=8 01 unc_m_rd_cas_rank0.bank9 uncore memory RD_CAS Access to Rank 0; Bank 9 event=0xb0,umask=9 01 unc_m_rd_cas_rank0.bankg0 uncore memory RD_CAS Access to Rank 0; Bank Group 0 (Banks 0-3) event=0xb0,umask=0x11 01 unc_m_rd_cas_rank0.bankg1 uncore memory RD_CAS Access to Rank 0; Bank Group 1 (Banks 4-7) event=0xb0,umask=0x12 01 unc_m_rd_cas_rank0.bankg2 uncore memory RD_CAS Access to Rank 0; Bank Group 2 (Banks 8-11) event=0xb0,umask=0x13 01 unc_m_rd_cas_rank0.bankg3 uncore memory RD_CAS Access to Rank 0; Bank Group 3 (Banks 12-15) event=0xb0,umask=0x14 01 unc_m_rd_cas_rank1.allbanks uncore memory RD_CAS Access to Rank 1; All Banks event=0xb1,umask=0x10 01 unc_m_rd_cas_rank1.bank0 uncore memory RD_CAS Access to Rank 1; Bank 0 event=0xb1 01 unc_m_rd_cas_rank1.bank1 uncore memory RD_CAS Access to Rank 1; Bank 1 event=0xb1,umask=1 01 unc_m_rd_cas_rank1.bank10 uncore memory RD_CAS Access to Rank 1; Bank 10 event=0xb1,umask=0xa 01 unc_m_rd_cas_rank1.bank11 uncore memory RD_CAS Access to Rank 1; Bank 11 event=0xb1,umask=0xb 01 unc_m_rd_cas_rank1.bank12 uncore memory RD_CAS Access to Rank 1; Bank 12 event=0xb1,umask=0xc 01 unc_m_rd_cas_rank1.bank13 uncore memory RD_CAS Access to Rank 1; Bank 13 event=0xb1,umask=0xd 01 unc_m_rd_cas_rank1.bank14 uncore memory RD_CAS Access to Rank 1; Bank 14 event=0xb1,umask=0xe 01 unc_m_rd_cas_rank1.bank15 uncore memory RD_CAS Access to Rank 1; Bank 15 event=0xb1,umask=0xf 01 unc_m_rd_cas_rank1.bank2 uncore memory RD_CAS Access to Rank 1; Bank 2 event=0xb1,umask=2 01 unc_m_rd_cas_rank1.bank3 uncore memory RD_CAS Access to Rank 1; Bank 3 event=0xb1,umask=3 01 unc_m_rd_cas_rank1.bank4 uncore memory RD_CAS Access to Rank 1; Bank 4 event=0xb1,umask=4 01 unc_m_rd_cas_rank1.bank5 uncore memory RD_CAS Access to Rank 1; Bank 5 event=0xb1,umask=5 01 unc_m_rd_cas_rank1.bank6 uncore memory RD_CAS Access to Rank 1; Bank 6 event=0xb1,umask=6 01 unc_m_rd_cas_rank1.bank7 uncore memory RD_CAS Access to Rank 1; Bank 7 event=0xb1,umask=7 01 unc_m_rd_cas_rank1.bank8 uncore memory RD_CAS Access to Rank 1; Bank 8 event=0xb1,umask=8 01 unc_m_rd_cas_rank1.bank9 uncore memory RD_CAS Access to Rank 1; Bank 9 event=0xb1,umask=9 01 unc_m_rd_cas_rank1.bankg0 uncore memory RD_CAS Access to Rank 1; Bank Group 0 (Banks 0-3) event=0xb1,umask=0x11 01 unc_m_rd_cas_rank1.bankg1 uncore memory RD_CAS Access to Rank 1; Bank Group 1 (Banks 4-7) event=0xb1,umask=0x12 01 unc_m_rd_cas_rank1.bankg2 uncore memory RD_CAS Access to Rank 1; Bank Group 2 (Banks 8-11) event=0xb1,umask=0x13 01 unc_m_rd_cas_rank1.bankg3 uncore memory RD_CAS Access to Rank 1; Bank Group 3 (Banks 12-15) event=0xb1,umask=0x14 01 unc_m_rd_cas_rank2.allbanks uncore memory RD_CAS Access to Rank 2; All Banks event=0xb2,umask=0x10 01 unc_m_rd_cas_rank2.bank0 uncore memory RD_CAS Access to Rank 2; Bank 0 event=0xb2 01 unc_m_rd_cas_rank2.bank1 uncore memory RD_CAS Access to Rank 2; Bank 1 event=0xb2,umask=1 01 unc_m_rd_cas_rank2.bank10 uncore memory RD_CAS Access to Rank 2; Bank 10 event=0xb2,umask=0xa 01 unc_m_rd_cas_rank2.bank11 uncore memory RD_CAS Access to Rank 2; Bank 11 event=0xb2,umask=0xb 01 unc_m_rd_cas_rank2.bank12 uncore memory RD_CAS Access to Rank 2; Bank 12 event=0xb2,umask=0xc 01 unc_m_rd_cas_rank2.bank13 uncore memory RD_CAS Access to Rank 2; Bank 13 event=0xb2,umask=0xd 01 unc_m_rd_cas_rank2.bank14 uncore memory RD_CAS Access to Rank 2; Bank 14 event=0xb2,umask=0xe 01 unc_m_rd_cas_rank2.bank15 uncore memory RD_CAS Access to Rank 2; Bank 15 event=0xb2,umask=0xf 01 unc_m_rd_cas_rank2.bank2 uncore memory RD_CAS Access to Rank 2; Bank 2 event=0xb2,umask=2 01 unc_m_rd_cas_rank2.bank3 uncore memory RD_CAS Access to Rank 2; Bank 3 event=0xb2,umask=3 01 unc_m_rd_cas_rank2.bank4 uncore memory RD_CAS Access to Rank 2; Bank 4 event=0xb2,umask=4 01 unc_m_rd_cas_rank2.bank5 uncore memory RD_CAS Access to Rank 2; Bank 5 event=0xb2,umask=5 01 unc_m_rd_cas_rank2.bank6 uncore memory RD_CAS Access to Rank 2; Bank 6 event=0xb2,umask=6 01 unc_m_rd_cas_rank2.bank7 uncore memory RD_CAS Access to Rank 2; Bank 7 event=0xb2,umask=7 01 unc_m_rd_cas_rank2.bank8 uncore memory RD_CAS Access to Rank 2; Bank 8 event=0xb2,umask=8 01 unc_m_rd_cas_rank2.bank9 uncore memory RD_CAS Access to Rank 2; Bank 9 event=0xb2,umask=9 01 unc_m_rd_cas_rank2.bankg0 uncore memory RD_CAS Access to Rank 2; Bank Group 0 (Banks 0-3) event=0xb2,umask=0x11 01 unc_m_rd_cas_rank2.bankg1 uncore memory RD_CAS Access to Rank 2; Bank Group 1 (Banks 4-7) event=0xb2,umask=0x12 01 unc_m_rd_cas_rank2.bankg2 uncore memory RD_CAS Access to Rank 2; Bank Group 2 (Banks 8-11) event=0xb2,umask=0x13 01 unc_m_rd_cas_rank2.bankg3 uncore memory RD_CAS Access to Rank 2; Bank Group 3 (Banks 12-15) event=0xb2,umask=0x14 01 unc_m_rd_cas_rank3.allbanks uncore memory RD_CAS Access to Rank 3; All Banks event=0xb3,umask=0x10 01 unc_m_rd_cas_rank3.bank0 uncore memory RD_CAS Access to Rank 3; Bank 0 event=0xb3 01 unc_m_rd_cas_rank3.bank1 uncore memory RD_CAS Access to Rank 3; Bank 1 event=0xb3,umask=1 01 unc_m_rd_cas_rank3.bank10 uncore memory RD_CAS Access to Rank 3; Bank 10 event=0xb3,umask=0xa 01 unc_m_rd_cas_rank3.bank11 uncore memory RD_CAS Access to Rank 3; Bank 11 event=0xb3,umask=0xb 01 unc_m_rd_cas_rank3.bank12 uncore memory RD_CAS Access to Rank 3; Bank 12 event=0xb3,umask=0xc 01 unc_m_rd_cas_rank3.bank13 uncore memory RD_CAS Access to Rank 3; Bank 13 event=0xb3,umask=0xd 01 unc_m_rd_cas_rank3.bank14 uncore memory RD_CAS Access to Rank 3; Bank 14 event=0xb3,umask=0xe 01 unc_m_rd_cas_rank3.bank15 uncore memory RD_CAS Access to Rank 3; Bank 15 event=0xb3,umask=0xf 01 unc_m_rd_cas_rank3.bank2 uncore memory RD_CAS Access to Rank 3; Bank 2 event=0xb3,umask=2 01 unc_m_rd_cas_rank3.bank3 uncore memory RD_CAS Access to Rank 3; Bank 3 event=0xb3,umask=3 01 unc_m_rd_cas_rank3.bank4 uncore memory RD_CAS Access to Rank 3; Bank 4 event=0xb3,umask=4 01 unc_m_rd_cas_rank3.bank5 uncore memory RD_CAS Access to Rank 3; Bank 5 event=0xb3,umask=5 01 unc_m_rd_cas_rank3.bank6 uncore memory RD_CAS Access to Rank 3; Bank 6 event=0xb3,umask=6 01 unc_m_rd_cas_rank3.bank7 uncore memory RD_CAS Access to Rank 3; Bank 7 event=0xb3,umask=7 01 unc_m_rd_cas_rank3.bank8 uncore memory RD_CAS Access to Rank 3; Bank 8 event=0xb3,umask=8 01 unc_m_rd_cas_rank3.bank9 uncore memory RD_CAS Access to Rank 3; Bank 9 event=0xb3,umask=9 01 unc_m_rd_cas_rank3.bankg0 uncore memory RD_CAS Access to Rank 3; Bank Group 0 (Banks 0-3) event=0xb3,umask=0x11 01 unc_m_rd_cas_rank3.bankg1 uncore memory RD_CAS Access to Rank 3; Bank Group 1 (Banks 4-7) event=0xb3,umask=0x12 01 unc_m_rd_cas_rank3.bankg2 uncore memory RD_CAS Access to Rank 3; Bank Group 2 (Banks 8-11) event=0xb3,umask=0x13 01 unc_m_rd_cas_rank3.bankg3 uncore memory RD_CAS Access to Rank 3; Bank Group 3 (Banks 12-15) event=0xb3,umask=0x14 01 unc_m_rd_cas_rank4.allbanks uncore memory RD_CAS Access to Rank 4; All Banks event=0xb4,umask=0x10 01 unc_m_rd_cas_rank4.bank0 uncore memory RD_CAS Access to Rank 4; Bank 0 event=0xb4 01 unc_m_rd_cas_rank4.bank1 uncore memory RD_CAS Access to Rank 4; Bank 1 event=0xb4,umask=1 01 unc_m_rd_cas_rank4.bank10 uncore memory RD_CAS Access to Rank 4; Bank 10 event=0xb4,umask=0xa 01 unc_m_rd_cas_rank4.bank11 uncore memory RD_CAS Access to Rank 4; Bank 11 event=0xb4,umask=0xb 01 unc_m_rd_cas_rank4.bank12 uncore memory RD_CAS Access to Rank 4; Bank 12 event=0xb4,umask=0xc 01 unc_m_rd_cas_rank4.bank13 uncore memory RD_CAS Access to Rank 4; Bank 13 event=0xb4,umask=0xd 01 unc_m_rd_cas_rank4.bank14 uncore memory RD_CAS Access to Rank 4; Bank 14 event=0xb4,umask=0xe 01 unc_m_rd_cas_rank4.bank15 uncore memory RD_CAS Access to Rank 4; Bank 15 event=0xb4,umask=0xf 01 unc_m_rd_cas_rank4.bank2 uncore memory RD_CAS Access to Rank 4; Bank 2 event=0xb4,umask=2 01 unc_m_rd_cas_rank4.bank3 uncore memory RD_CAS Access to Rank 4; Bank 3 event=0xb4,umask=3 01 unc_m_rd_cas_rank4.bank4 uncore memory RD_CAS Access to Rank 4; Bank 4 event=0xb4,umask=4 01 unc_m_rd_cas_rank4.bank5 uncore memory RD_CAS Access to Rank 4; Bank 5 event=0xb4,umask=5 01 unc_m_rd_cas_rank4.bank6 uncore memory RD_CAS Access to Rank 4; Bank 6 event=0xb4,umask=6 01 unc_m_rd_cas_rank4.bank7 uncore memory RD_CAS Access to Rank 4; Bank 7 event=0xb4,umask=7 01 unc_m_rd_cas_rank4.bank8 uncore memory RD_CAS Access to Rank 4; Bank 8 event=0xb4,umask=8 01 unc_m_rd_cas_rank4.bank9 uncore memory RD_CAS Access to Rank 4; Bank 9 event=0xb4,umask=9 01 unc_m_rd_cas_rank4.bankg0 uncore memory RD_CAS Access to Rank 4; Bank Group 0 (Banks 0-3) event=0xb4,umask=0x11 01 unc_m_rd_cas_rank4.bankg1 uncore memory RD_CAS Access to Rank 4; Bank Group 1 (Banks 4-7) event=0xb4,umask=0x12 01 unc_m_rd_cas_rank4.bankg2 uncore memory RD_CAS Access to Rank 4; Bank Group 2 (Banks 8-11) event=0xb4,umask=0x13 01 unc_m_rd_cas_rank4.bankg3 uncore memory RD_CAS Access to Rank 4; Bank Group 3 (Banks 12-15) event=0xb4,umask=0x14 01 unc_m_rd_cas_rank5.allbanks uncore memory RD_CAS Access to Rank 5; All Banks event=0xb5,umask=0x10 01 unc_m_rd_cas_rank5.bank0 uncore memory RD_CAS Access to Rank 5; Bank 0 event=0xb5 01 unc_m_rd_cas_rank5.bank1 uncore memory RD_CAS Access to Rank 5; Bank 1 event=0xb5,umask=1 01 unc_m_rd_cas_rank5.bank10 uncore memory RD_CAS Access to Rank 5; Bank 10 event=0xb5,umask=0xa 01 unc_m_rd_cas_rank5.bank11 uncore memory RD_CAS Access to Rank 5; Bank 11 event=0xb5,umask=0xb 01 unc_m_rd_cas_rank5.bank12 uncore memory RD_CAS Access to Rank 5; Bank 12 event=0xb5,umask=0xc 01 unc_m_rd_cas_rank5.bank13 uncore memory RD_CAS Access to Rank 5; Bank 13 event=0xb5,umask=0xd 01 unc_m_rd_cas_rank5.bank14 uncore memory RD_CAS Access to Rank 5; Bank 14 event=0xb5,umask=0xe 01 unc_m_rd_cas_rank5.bank15 uncore memory RD_CAS Access to Rank 5; Bank 15 event=0xb5,umask=0xf 01 unc_m_rd_cas_rank5.bank2 uncore memory RD_CAS Access to Rank 5; Bank 2 event=0xb5,umask=2 01 unc_m_rd_cas_rank5.bank3 uncore memory RD_CAS Access to Rank 5; Bank 3 event=0xb5,umask=3 01 unc_m_rd_cas_rank5.bank4 uncore memory RD_CAS Access to Rank 5; Bank 4 event=0xb5,umask=4 01 unc_m_rd_cas_rank5.bank5 uncore memory RD_CAS Access to Rank 5; Bank 5 event=0xb5,umask=5 01 unc_m_rd_cas_rank5.bank6 uncore memory RD_CAS Access to Rank 5; Bank 6 event=0xb5,umask=6 01 unc_m_rd_cas_rank5.bank7 uncore memory RD_CAS Access to Rank 5; Bank 7 event=0xb5,umask=7 01 unc_m_rd_cas_rank5.bank8 uncore memory RD_CAS Access to Rank 5; Bank 8 event=0xb5,umask=8 01 unc_m_rd_cas_rank5.bank9 uncore memory RD_CAS Access to Rank 5; Bank 9 event=0xb5,umask=9 01 unc_m_rd_cas_rank5.bankg0 uncore memory RD_CAS Access to Rank 5; Bank Group 0 (Banks 0-3) event=0xb5,umask=0x11 01 unc_m_rd_cas_rank5.bankg1 uncore memory RD_CAS Access to Rank 5; Bank Group 1 (Banks 4-7) event=0xb5,umask=0x12 01 unc_m_rd_cas_rank5.bankg2 uncore memory RD_CAS Access to Rank 5; Bank Group 2 (Banks 8-11) event=0xb5,umask=0x13 01 unc_m_rd_cas_rank5.bankg3 uncore memory RD_CAS Access to Rank 5; Bank Group 3 (Banks 12-15) event=0xb5,umask=0x14 01 unc_m_rd_cas_rank6.allbanks uncore memory RD_CAS Access to Rank 6; All Banks event=0xb6,umask=0x10 01 unc_m_rd_cas_rank6.bank0 uncore memory RD_CAS Access to Rank 6; Bank 0 event=0xb6 01 unc_m_rd_cas_rank6.bank1 uncore memory RD_CAS Access to Rank 6; Bank 1 event=0xb6,umask=1 01 unc_m_rd_cas_rank6.bank10 uncore memory RD_CAS Access to Rank 6; Bank 10 event=0xb6,umask=0xa 01 unc_m_rd_cas_rank6.bank11 uncore memory RD_CAS Access to Rank 6; Bank 11 event=0xb6,umask=0xb 01 unc_m_rd_cas_rank6.bank12 uncore memory RD_CAS Access to Rank 6; Bank 12 event=0xb6,umask=0xc 01 unc_m_rd_cas_rank6.bank13 uncore memory RD_CAS Access to Rank 6; Bank 13 event=0xb6,umask=0xd 01 unc_m_rd_cas_rank6.bank14 uncore memory RD_CAS Access to Rank 6; Bank 14 event=0xb6,umask=0xe 01 unc_m_rd_cas_rank6.bank15 uncore memory RD_CAS Access to Rank 6; Bank 15 event=0xb6,umask=0xf 01 unc_m_rd_cas_rank6.bank2 uncore memory RD_CAS Access to Rank 6; Bank 2 event=0xb6,umask=2 01 unc_m_rd_cas_rank6.bank3 uncore memory RD_CAS Access to Rank 6; Bank 3 event=0xb6,umask=3 01 unc_m_rd_cas_rank6.bank4 uncore memory RD_CAS Access to Rank 6; Bank 4 event=0xb6,umask=4 01 unc_m_rd_cas_rank6.bank5 uncore memory RD_CAS Access to Rank 6; Bank 5 event=0xb6,umask=5 01 unc_m_rd_cas_rank6.bank6 uncore memory RD_CAS Access to Rank 6; Bank 6 event=0xb6,umask=6 01 unc_m_rd_cas_rank6.bank7 uncore memory RD_CAS Access to Rank 6; Bank 7 event=0xb6,umask=7 01 unc_m_rd_cas_rank6.bank8 uncore memory RD_CAS Access to Rank 6; Bank 8 event=0xb6,umask=8 01 unc_m_rd_cas_rank6.bank9 uncore memory RD_CAS Access to Rank 6; Bank 9 event=0xb6,umask=9 01 unc_m_rd_cas_rank6.bankg0 uncore memory RD_CAS Access to Rank 6; Bank Group 0 (Banks 0-3) event=0xb6,umask=0x11 01 unc_m_rd_cas_rank6.bankg1 uncore memory RD_CAS Access to Rank 6; Bank Group 1 (Banks 4-7) event=0xb6,umask=0x12 01 unc_m_rd_cas_rank6.bankg2 uncore memory RD_CAS Access to Rank 6; Bank Group 2 (Banks 8-11) event=0xb6,umask=0x13 01 unc_m_rd_cas_rank6.bankg3 uncore memory RD_CAS Access to Rank 6; Bank Group 3 (Banks 12-15) event=0xb6,umask=0x14 01 unc_m_rd_cas_rank7.allbanks uncore memory RD_CAS Access to Rank 7; All Banks event=0xb7,umask=0x10 01 unc_m_rd_cas_rank7.bank0 uncore memory RD_CAS Access to Rank 7; Bank 0 event=0xb7 01 unc_m_rd_cas_rank7.bank1 uncore memory RD_CAS Access to Rank 7; Bank 1 event=0xb7,umask=1 01 unc_m_rd_cas_rank7.bank10 uncore memory RD_CAS Access to Rank 7; Bank 10 event=0xb7,umask=0xa 01 unc_m_rd_cas_rank7.bank11 uncore memory RD_CAS Access to Rank 7; Bank 11 event=0xb7,umask=0xb 01 unc_m_rd_cas_rank7.bank12 uncore memory RD_CAS Access to Rank 7; Bank 12 event=0xb7,umask=0xc 01 unc_m_rd_cas_rank7.bank13 uncore memory RD_CAS Access to Rank 7; Bank 13 event=0xb7,umask=0xd 01 unc_m_rd_cas_rank7.bank14 uncore memory RD_CAS Access to Rank 7; Bank 14 event=0xb7,umask=0xe 01 unc_m_rd_cas_rank7.bank15 uncore memory RD_CAS Access to Rank 7; Bank 15 event=0xb7,umask=0xf 01 unc_m_rd_cas_rank7.bank2 uncore memory RD_CAS Access to Rank 7; Bank 2 event=0xb7,umask=2 01 unc_m_rd_cas_rank7.bank3 uncore memory RD_CAS Access to Rank 7; Bank 3 event=0xb7,umask=3 01 unc_m_rd_cas_rank7.bank4 uncore memory RD_CAS Access to Rank 7; Bank 4 event=0xb7,umask=4 01 unc_m_rd_cas_rank7.bank5 uncore memory RD_CAS Access to Rank 7; Bank 5 event=0xb7,umask=5 01 unc_m_rd_cas_rank7.bank6 uncore memory RD_CAS Access to Rank 7; Bank 6 event=0xb7,umask=6 01 unc_m_rd_cas_rank7.bank7 uncore memory RD_CAS Access to Rank 7; Bank 7 event=0xb7,umask=7 01 unc_m_rd_cas_rank7.bank8 uncore memory RD_CAS Access to Rank 7; Bank 8 event=0xb7,umask=8 01 unc_m_rd_cas_rank7.bank9 uncore memory RD_CAS Access to Rank 7; Bank 9 event=0xb7,umask=9 01 unc_m_rd_cas_rank7.bankg0 uncore memory RD_CAS Access to Rank 7; Bank Group 0 (Banks 0-3) event=0xb7,umask=0x11 01 unc_m_rd_cas_rank7.bankg1 uncore memory RD_CAS Access to Rank 7; Bank Group 1 (Banks 4-7) event=0xb7,umask=0x12 01 unc_m_rd_cas_rank7.bankg2 uncore memory RD_CAS Access to Rank 7; Bank Group 2 (Banks 8-11) event=0xb7,umask=0x13 01 unc_m_rd_cas_rank7.bankg3 uncore memory RD_CAS Access to Rank 7; Bank Group 3 (Banks 12-15) event=0xb7,umask=0x14 01 unc_m_rpq_cycles_full uncore memory Read Pending Queue Full Cycles event=0x12 01 Counts the number of cycles when the Read Pending Queue is full. When the RPQ is full, the HA will not be able to issue any additional read requests into the iMC. This count should be similar count in the HA which tracks the number of cycles that the HA has no RPQ credits, just somewhat smaller to account for the credit return overhead. We generally do not expect to see RPQ become full except for potentially during Write Major Mode or while running with slow DRAM. This event only tracks non-ISOC queue entries unc_m_rpq_inserts uncore memory Read Pending Queue Allocations event=0x10 01 Counts the number of read requests allocated into the Read Pending Queue (RPQ). This queue is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC. The requests deallocate after the read CAS command has been issued to DRAM. This event counts both Isochronous and non-Isochronous requests which were issued to the RPQ unc_m_rpq_occupancy uncore memory Read Pending Queue Occupancy event=0x80 01 Counts the number of entries in the Read Pending Queue (RPQ) at each cycle. This can then be used to calculate both the average occupancy of the queue (in conjunction with the number of cycles not empty) and the average latency in the queue (in conjunction with the number of allocations). The RPQ is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC. They deallocate from the RPQ after the CAS command has been issued to memory unc_m_sb_accesses.fm_rd_cmps uncore memory Scoreboard Accesses; Write Accepts event=0xd2,umask=0x40 01 unc_m_sb_accesses.fm_wr_cmps uncore memory Scoreboard Accesses; Write Rejects event=0xd2,umask=0x80 01 unc_m_sb_accesses.nm_rd_cmps uncore memory Scoreboard Accesses; FM read completions event=0xd2,umask=0x10 01 unc_m_sb_accesses.nm_wr_cmps uncore memory Scoreboard Accesses; FM write completions event=0xd2,umask=0x20 01 unc_m_sb_accesses.rd_accepts uncore memory Scoreboard Accesses; Read Accepts event=0xd2,umask=1 01 unc_m_sb_accesses.rd_rejects uncore memory Scoreboard Accesses; Read Rejects event=0xd2,umask=2 01 unc_m_sb_accesses.wr_accepts uncore memory Scoreboard Accesses; NM read completions event=0xd2,umask=4 01 unc_m_sb_accesses.wr_rejects uncore memory Scoreboard Accesses; NM write completions event=0xd2,umask=8 01 unc_m_sb_canary.alloc uncore memory Alloc event=0xd9,umask=1 01 unc_m_sb_canary.dealloc uncore memory Dealloc event=0xd9,umask=2 01 unc_m_sb_canary.fmrd_starved uncore memory Far Mem Read Starved event=0xd9,umask=0x40 01 unc_m_sb_canary.fmwr_starved uncore memory Far Mem Write Starved event=0xd9,umask=0x80 01 unc_m_sb_canary.nmrd_starved uncore memory Near Mem Read Starved event=0xd9,umask=0x10 01 unc_m_sb_canary.nmwr_starved uncore memory Near Mem Write Starved event=0xd9,umask=0x20 01 unc_m_sb_canary.rej uncore memory Reject event=0xd9,umask=4 01 unc_m_sb_canary.vld uncore memory Valid event=0xd9,umask=8 01 unc_m_sb_cycles_full uncore memory Scoreboard Cycles Full event=0xd1 01 unc_m_sb_cycles_ne uncore memory Scoreboard Cycles Not-Empty event=0xd0 01 unc_m_sb_inserts.block_rds uncore memory Scoreboard Inserts; Block region reads event=0xd6,umask=0x10 01 unc_m_sb_inserts.block_wrs uncore memory Scoreboard Inserts; Block region writes event=0xd6,umask=0x20 01 unc_m_sb_inserts.dealloc uncore memory Scoreboard Inserts; Dealloc all commands (for error flows) event=0xd6,umask=0x40 01 unc_m_sb_inserts.patrol uncore memory Scoreboard Inserts; Patrol inserts event=0xd6,umask=0x80 01 unc_m_sb_inserts.pmm_rds uncore memory Scoreboard Inserts; Persistent Mem reads event=0xd6,umask=4 01 unc_m_sb_inserts.pmm_wrs uncore memory Scoreboard Inserts; Persistent Mem writes event=0xd6,umask=8 01 unc_m_sb_inserts.rds uncore memory Scoreboard Inserts; Reads event=0xd6,umask=1 01 unc_m_sb_inserts.wrs uncore memory Scoreboard Inserts; Writes event=0xd6,umask=2 01 unc_m_sb_occupancy.block_rds uncore memory Scoreboard Occupancy; Block region reads event=0xd5,umask=0x20 01 unc_m_sb_occupancy.block_wrs uncore memory Scoreboard Occupancy; Block region writes event=0xd5,umask=0x40 01 unc_m_sb_occupancy.patrol uncore memory Scoreboard Occupancy; Patrol event=0xd5,umask=0x80 01 unc_m_sb_occupancy.pmm_rds uncore memory Scoreboard Occupancy; Persistent Mem reads event=0xd5,umask=4 01 unc_m_sb_occupancy.pmm_wrs uncore memory Scoreboard Occupancy; Persistent Mem writes event=0xd5,umask=8 01 unc_m_sb_occupancy.rds uncore memory Scoreboard Occupancy; Reads event=0xd5,umask=1 01 unc_m_sb_occupancy.wrs uncore memory Scoreboard Occupancy; Writes event=0xd5,umask=2 01 unc_m_sb_reject.fm_addr_cnflt uncore memory Number of Scoreboard Requests Rejected; FM requests rejected due to full address conflict event=0xd4,umask=2 01 unc_m_sb_reject.nm_set_cnflt uncore memory Number of Scoreboard Requests Rejected; NM requests rejected due to set conflict event=0xd4,umask=1 01 unc_m_sb_reject.patrol_set_cnflt uncore memory Number of Scoreboard Requests Rejected; Patrol requests rejected due to set conflict event=0xd4,umask=4 01 unc_m_sb_strv_alloc.fmrd_clr uncore memory Far Mem Read - Clear event=0xd7,umask=0x20 01 unc_m_sb_strv_alloc.fmrd_set uncore memory Far Mem Read - Set event=0xd7,umask=2 01 unc_m_sb_strv_alloc.fmwr_clr uncore memory Far Mem Write - Clear event=0xd7,umask=0x80 01 unc_m_sb_strv_alloc.fmwr_set uncore memory Far Mem Write - Set event=0xd7,umask=8 01 unc_m_sb_strv_alloc.nmrd_clr uncore memory Near Mem Read - Clear event=0xd7,umask=0x10 01 unc_m_sb_strv_alloc.nmrd_set uncore memory Near Mem Read - Set event=0xd7,umask=1 01 unc_m_sb_strv_alloc.nmwr_clr uncore memory Near Mem Write - Clear event=0xd7,umask=0x40 01 unc_m_sb_strv_alloc.nmwr_set uncore memory Near Mem Write - Set event=0xd7,umask=4 01 unc_m_sb_strv_occ.fmrd uncore memory Far Mem Read event=0xd8,umask=2 01 unc_m_sb_strv_occ.fmwr uncore memory Far Mem Write event=0xd8,umask=8 01 unc_m_sb_strv_occ.nmrd uncore memory Near Mem Read event=0xd8,umask=1 01 unc_m_sb_strv_occ.nmwr uncore memory Near Mem Write event=0xd8,umask=4 01 unc_m_sb_tagged.ddr4_cmp uncore memory UNC_M_SB_TAGGED.DDR4_CMP event=0xdd,umask=8 01 unc_m_sb_tagged.new uncore memory UNC_M_SB_TAGGED.NEW event=0xdd,umask=1 01 unc_m_sb_tagged.occ uncore memory UNC_M_SB_TAGGED.OCC event=0xdd,umask=0x80 01 unc_m_sb_tagged.pmm0_cmp uncore memory UNC_M_SB_TAGGED.PMM0_CMP event=0xdd,umask=0x10 01 unc_m_sb_tagged.pmm1_cmp uncore memory UNC_M_SB_TAGGED.PMM1_CMP event=0xdd,umask=0x20 01 unc_m_sb_tagged.pmm2_cmp uncore memory UNC_M_SB_TAGGED.PMM2_CMP event=0xdd,umask=0x40 01 unc_m_sb_tagged.rd_hit uncore memory UNC_M_SB_TAGGED.RD_HIT event=0xdd,umask=2 01 unc_m_sb_tagged.rd_miss uncore memory UNC_M_SB_TAGGED.RD_MISS event=0xdd,umask=4 01 unc_m_tagchk.hit uncore memory All hits to Near Memory(DRAM cache) in Memory Mode event=0xd3,umask=1 01 Tag Check; Hit unc_m_tagchk.miss_clean uncore memory All Clean line misses to Near Memory(DRAM cache) in Memory Mode event=0xd3,umask=2 01 Tag Check; Clean unc_m_tagchk.miss_dirty uncore memory All dirty line misses to Near Memory(DRAM cache) in Memory Mode event=0xd3,umask=4 01 Tag Check; Dirty unc_m_wpq_cycles_full uncore memory Write Pending Queue Full Cycles event=0x22 01 Counts the number of cycles when the Write Pending Queue is full. When the WPQ is full, the HA will not be able to issue any additional write requests into the iMC. This count should be similar count in the CHA which tracks the number of cycles that the CHA has no WPQ credits, just somewhat smaller to account for the credit return overhead unc_m_wpq_cycles_ne uncore memory Write Pending Queue Not Empty event=0x21 01 Counts the number of cycles that the Write Pending Queue is not empty. This can then be used to calculate the average queue occupancy (in conjunction with the WPQ Occupancy Accumulation count). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC. They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC. This is not to be confused with actually performing the write to DRAM. Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies unc_m_wpq_inserts uncore memory Write Pending Queue Allocations event=0x20 01 Counts the number of writes requests allocated into the Write Pending Queue (WPQ). The WPQ is used to schedule writes out to the memory controller and to track the requests. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC (Memory Controller). The write requests deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have 'posted' to the iMC unc_m_wpq_occupancy uncore memory Write Pending Queue Occupancy event=0x81 01 Counts the number of entries in the Write Pending Queue (WPQ) at each cycle. This can then be used to calculate both the average queue occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations). The WPQ is used to schedule writes out to the memory controller and to track the requests. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC (memory controller). They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have 'posted' to the iMC. This is not to be confused with actually performing the write to DRAM. Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies. So, we provide filtering based on if the request has posted or not. By using the 'not posted' filter, we can track how long writes spent in the iMC before completions were sent to the HA. The 'posted' filter, on the other hand, provides information about how much queueing is actually happening in the iMC for writes before they are actually issued to memory. High average occupancies will generally coincide with high write major mode counts unc_m_wr_cas_rank0.allbanks uncore memory WR_CAS Access to Rank 0; All Banks event=0xb8,umask=0x10 01 unc_m_wr_cas_rank0.bank0 uncore memory WR_CAS Access to Rank 0; Bank 0 event=0xb8 01 unc_m_wr_cas_rank0.bank1 uncore memory WR_CAS Access to Rank 0; Bank 1 event=0xb8,umask=1 01 unc_m_wr_cas_rank0.bank10 uncore memory WR_CAS Access to Rank 0; Bank 10 event=0xb8,umask=0xa 01 unc_m_wr_cas_rank0.bank11 uncore memory WR_CAS Access to Rank 0; Bank 11 event=0xb8,umask=0xb 01 unc_m_wr_cas_rank0.bank12 uncore memory WR_CAS Access to Rank 0; Bank 12 event=0xb8,umask=0xc 01 unc_m_wr_cas_rank0.bank13 uncore memory WR_CAS Access to Rank 0; Bank 13 event=0xb8,umask=0xd 01 unc_m_wr_cas_rank0.bank14 uncore memory WR_CAS Access to Rank 0; Bank 14 event=0xb8,umask=0xe 01 unc_m_wr_cas_rank0.bank15 uncore memory WR_CAS Access to Rank 0; Bank 15 event=0xb8,umask=0xf 01 unc_m_wr_cas_rank0.bank2 uncore memory WR_CAS Access to Rank 0; Bank 2 event=0xb8,umask=2 01 unc_m_wr_cas_rank0.bank3 uncore memory WR_CAS Access to Rank 0; Bank 3 event=0xb8,umask=3 01 unc_m_wr_cas_rank0.bank4 uncore memory WR_CAS Access to Rank 0; Bank 4 event=0xb8,umask=4 01 unc_m_wr_cas_rank0.bank5 uncore memory WR_CAS Access to Rank 0; Bank 5 event=0xb8,umask=5 01 unc_m_wr_cas_rank0.bank6 uncore memory WR_CAS Access to Rank 0; Bank 6 event=0xb8,umask=6 01 unc_m_wr_cas_rank0.bank7 uncore memory WR_CAS Access to Rank 0; Bank 7 event=0xb8,umask=7 01 unc_m_wr_cas_rank0.bank8 uncore memory WR_CAS Access to Rank 0; Bank 8 event=0xb8,umask=8 01 unc_m_wr_cas_rank0.bank9 uncore memory WR_CAS Access to Rank 0; Bank 9 event=0xb8,umask=9 01 unc_m_wr_cas_rank0.bankg0 uncore memory WR_CAS Access to Rank 0; Bank Group 0 (Banks 0-3) event=0xb8,umask=0x11 01 unc_m_wr_cas_rank0.bankg1 uncore memory WR_CAS Access to Rank 0; Bank Group 1 (Banks 4-7) event=0xb8,umask=0x12 01 unc_m_wr_cas_rank0.bankg2 uncore memory WR_CAS Access to Rank 0; Bank Group 2 (Banks 8-11) event=0xb8,umask=0x13 01 unc_m_wr_cas_rank0.bankg3 uncore memory WR_CAS Access to Rank 0; Bank Group 3 (Banks 12-15) event=0xb8,umask=0x14 01 unc_m_wr_cas_rank1.allbanks uncore memory WR_CAS Access to Rank 1; All Banks event=0xb9,umask=0x10 01 unc_m_wr_cas_rank1.bank0 uncore memory WR_CAS Access to Rank 1; Bank 0 event=0xb9 01 unc_m_wr_cas_rank1.bank1 uncore memory WR_CAS Access to Rank 1; Bank 1 event=0xb9,umask=1 01 unc_m_wr_cas_rank1.bank10 uncore memory WR_CAS Access to Rank 1; Bank 10 event=0xb9,umask=0xa 01 unc_m_wr_cas_rank1.bank11 uncore memory WR_CAS Access to Rank 1; Bank 11 event=0xb9,umask=0xb 01 unc_m_wr_cas_rank1.bank12 uncore memory WR_CAS Access to Rank 1; Bank 12 event=0xb9,umask=0xc 01 unc_m_wr_cas_rank1.bank13 uncore memory WR_CAS Access to Rank 1; Bank 13 event=0xb9,umask=0xd 01 unc_m_wr_cas_rank1.bank14 uncore memory WR_CAS Access to Rank 1; Bank 14 event=0xb9,umask=0xe 01 unc_m_wr_cas_rank1.bank15 uncore memory WR_CAS Access to Rank 1; Bank 15 event=0xb9,umask=0xf 01 unc_m_wr_cas_rank1.bank2 uncore memory WR_CAS Access to Rank 1; Bank 2 event=0xb9,umask=2 01 unc_m_wr_cas_rank1.bank3 uncore memory WR_CAS Access to Rank 1; Bank 3 event=0xb9,umask=3 01 unc_m_wr_cas_rank1.bank4 uncore memory WR_CAS Access to Rank 1; Bank 4 event=0xb9,umask=4 01 unc_m_wr_cas_rank1.bank5 uncore memory WR_CAS Access to Rank 1; Bank 5 event=0xb9,umask=5 01 unc_m_wr_cas_rank1.bank6 uncore memory WR_CAS Access to Rank 1; Bank 6 event=0xb9,umask=6 01 unc_m_wr_cas_rank1.bank7 uncore memory WR_CAS Access to Rank 1; Bank 7 event=0xb9,umask=7 01 unc_m_wr_cas_rank1.bank8 uncore memory WR_CAS Access to Rank 1; Bank 8 event=0xb9,umask=8 01 unc_m_wr_cas_rank1.bank9 uncore memory WR_CAS Access to Rank 1; Bank 9 event=0xb9,umask=9 01 unc_m_wr_cas_rank1.bankg0 uncore memory WR_CAS Access to Rank 1; Bank Group 0 (Banks 0-3) event=0xb9,umask=0x11 01 unc_m_wr_cas_rank1.bankg1 uncore memory WR_CAS Access to Rank 1; Bank Group 1 (Banks 4-7) event=0xb9,umask=0x12 01 unc_m_wr_cas_rank1.bankg2 uncore memory WR_CAS Access to Rank 1; Bank Group 2 (Banks 8-11) event=0xb9,umask=0x13 01 unc_m_wr_cas_rank1.bankg3 uncore memory WR_CAS Access to Rank 1; Bank Group 3 (Banks 12-15) event=0xb9,umask=0x14 01 unc_m_wr_cas_rank2.allbanks uncore memory WR_CAS Access to Rank 2; All Banks event=0xba,umask=0x10 01 unc_m_wr_cas_rank2.bank0 uncore memory WR_CAS Access to Rank 2; Bank 0 event=0xba 01 unc_m_wr_cas_rank2.bank1 uncore memory WR_CAS Access to Rank 2; Bank 1 event=0xba,umask=1 01 unc_m_wr_cas_rank2.bank10 uncore memory WR_CAS Access to Rank 2; Bank 10 event=0xba,umask=0xa 01 unc_m_wr_cas_rank2.bank11 uncore memory WR_CAS Access to Rank 2; Bank 11 event=0xba,umask=0xb 01 unc_m_wr_cas_rank2.bank12 uncore memory WR_CAS Access to Rank 2; Bank 12 event=0xba,umask=0xc 01 unc_m_wr_cas_rank2.bank13 uncore memory WR_CAS Access to Rank 2; Bank 13 event=0xba,umask=0xd 01 unc_m_wr_cas_rank2.bank14 uncore memory WR_CAS Access to Rank 2; Bank 14 event=0xba,umask=0xe 01 unc_m_wr_cas_rank2.bank15 uncore memory WR_CAS Access to Rank 2; Bank 15 event=0xba,umask=0xf 01 unc_m_wr_cas_rank2.bank2 uncore memory WR_CAS Access to Rank 2; Bank 2 event=0xba,umask=2 01 unc_m_wr_cas_rank2.bank3 uncore memory WR_CAS Access to Rank 2; Bank 3 event=0xba,umask=3 01 unc_m_wr_cas_rank2.bank4 uncore memory WR_CAS Access to Rank 2; Bank 4 event=0xba,umask=4 01 unc_m_wr_cas_rank2.bank5 uncore memory WR_CAS Access to Rank 2; Bank 5 event=0xba,umask=5 01 unc_m_wr_cas_rank2.bank6 uncore memory WR_CAS Access to Rank 2; Bank 6 event=0xba,umask=6 01 unc_m_wr_cas_rank2.bank7 uncore memory WR_CAS Access to Rank 2; Bank 7 event=0xba,umask=7 01 unc_m_wr_cas_rank2.bank8 uncore memory WR_CAS Access to Rank 2; Bank 8 event=0xba,umask=8 01 unc_m_wr_cas_rank2.bank9 uncore memory WR_CAS Access to Rank 2; Bank 9 event=0xba,umask=9 01 unc_m_wr_cas_rank2.bankg0 uncore memory WR_CAS Access to Rank 2; Bank Group 0 (Banks 0-3) event=0xba,umask=0x11 01 unc_m_wr_cas_rank2.bankg1 uncore memory WR_CAS Access to Rank 2; Bank Group 1 (Banks 4-7) event=0xba,umask=0x12 01 unc_m_wr_cas_rank2.bankg2 uncore memory WR_CAS Access to Rank 2; Bank Group 2 (Banks 8-11) event=0xba,umask=0x13 01 unc_m_wr_cas_rank2.bankg3 uncore memory WR_CAS Access to Rank 2; Bank Group 3 (Banks 12-15) event=0xba,umask=0x14 01 unc_m_wr_cas_rank3.allbanks uncore memory WR_CAS Access to Rank 3; All Banks event=0xbb,umask=0x10 01 unc_m_wr_cas_rank3.bank0 uncore memory WR_CAS Access to Rank 3; Bank 0 event=0xbb 01 unc_m_wr_cas_rank3.bank1 uncore memory WR_CAS Access to Rank 3; Bank 1 event=0xbb,umask=1 01 unc_m_wr_cas_rank3.bank10 uncore memory WR_CAS Access to Rank 3; Bank 10 event=0xbb,umask=0xa 01 unc_m_wr_cas_rank3.bank11 uncore memory WR_CAS Access to Rank 3; Bank 11 event=0xbb,umask=0xb 01 unc_m_wr_cas_rank3.bank12 uncore memory WR_CAS Access to Rank 3; Bank 12 event=0xbb,umask=0xc 01 unc_m_wr_cas_rank3.bank13 uncore memory WR_CAS Access to Rank 3; Bank 13 event=0xbb,umask=0xd 01 unc_m_wr_cas_rank3.bank14 uncore memory WR_CAS Access to Rank 3; Bank 14 event=0xbb,umask=0xe 01 unc_m_wr_cas_rank3.bank15 uncore memory WR_CAS Access to Rank 3; Bank 15 event=0xbb,umask=0xf 01 unc_m_wr_cas_rank3.bank2 uncore memory WR_CAS Access to Rank 3; Bank 2 event=0xbb,umask=2 01 unc_m_wr_cas_rank3.bank3 uncore memory WR_CAS Access to Rank 3; Bank 3 event=0xbb,umask=3 01 unc_m_wr_cas_rank3.bank4 uncore memory WR_CAS Access to Rank 3; Bank 4 event=0xbb,umask=4 01 unc_m_wr_cas_rank3.bank5 uncore memory WR_CAS Access to Rank 3; Bank 5 event=0xbb,umask=5 01 unc_m_wr_cas_rank3.bank6 uncore memory WR_CAS Access to Rank 3; Bank 6 event=0xbb,umask=6 01 unc_m_wr_cas_rank3.bank7 uncore memory WR_CAS Access to Rank 3; Bank 7 event=0xbb,umask=7 01 unc_m_wr_cas_rank3.bank8 uncore memory WR_CAS Access to Rank 3; Bank 8 event=0xbb,umask=8 01 unc_m_wr_cas_rank3.bank9 uncore memory WR_CAS Access to Rank 3; Bank 9 event=0xbb,umask=9 01 unc_m_wr_cas_rank3.bankg0 uncore memory WR_CAS Access to Rank 3; Bank Group 0 (Banks 0-3) event=0xbb,umask=0x11 01 unc_m_wr_cas_rank3.bankg1 uncore memory WR_CAS Access to Rank 3; Bank Group 1 (Banks 4-7) event=0xbb,umask=0x12 01 unc_m_wr_cas_rank3.bankg2 uncore memory WR_CAS Access to Rank 3; Bank Group 2 (Banks 8-11) event=0xbb,umask=0x13 01 unc_m_wr_cas_rank3.bankg3 uncore memory WR_CAS Access to Rank 3; Bank Group 3 (Banks 12-15) event=0xbb,umask=0x14 01 unc_m_wr_cas_rank4.allbanks uncore memory WR_CAS Access to Rank 4; All Banks event=0xbc,umask=0x10 01 unc_m_wr_cas_rank4.bank0 uncore memory WR_CAS Access to Rank 4; Bank 0 event=0xbc 01 unc_m_wr_cas_rank4.bank1 uncore memory WR_CAS Access to Rank 4; Bank 1 event=0xbc,umask=1 01 unc_m_wr_cas_rank4.bank10 uncore memory WR_CAS Access to Rank 4; Bank 10 event=0xbc,umask=0xa 01 unc_m_wr_cas_rank4.bank11 uncore memory WR_CAS Access to Rank 4; Bank 11 event=0xbc,umask=0xb 01 unc_m_wr_cas_rank4.bank12 uncore memory WR_CAS Access to Rank 4; Bank 12 event=0xbc,umask=0xc 01 unc_m_wr_cas_rank4.bank13 uncore memory WR_CAS Access to Rank 4; Bank 13 event=0xbc,umask=0xd 01 unc_m_wr_cas_rank4.bank14 uncore memory WR_CAS Access to Rank 4; Bank 14 event=0xbc,umask=0xe 01 unc_m_wr_cas_rank4.bank15 uncore memory WR_CAS Access to Rank 4; Bank 15 event=0xbc,umask=0xf 01 unc_m_wr_cas_rank4.bank2 uncore memory WR_CAS Access to Rank 4; Bank 2 event=0xbc,umask=2 01 unc_m_wr_cas_rank4.bank3 uncore memory WR_CAS Access to Rank 4; Bank 3 event=0xbc,umask=3 01 unc_m_wr_cas_rank4.bank4 uncore memory WR_CAS Access to Rank 4; Bank 4 event=0xbc,umask=4 01 unc_m_wr_cas_rank4.bank5 uncore memory WR_CAS Access to Rank 4; Bank 5 event=0xbc,umask=5 01 unc_m_wr_cas_rank4.bank6 uncore memory WR_CAS Access to Rank 4; Bank 6 event=0xbc,umask=6 01 unc_m_wr_cas_rank4.bank7 uncore memory WR_CAS Access to Rank 4; Bank 7 event=0xbc,umask=7 01 unc_m_wr_cas_rank4.bank8 uncore memory WR_CAS Access to Rank 4; Bank 8 event=0xbc,umask=8 01 unc_m_wr_cas_rank4.bank9 uncore memory WR_CAS Access to Rank 4; Bank 9 event=0xbc,umask=9 01 unc_m_wr_cas_rank4.bankg0 uncore memory WR_CAS Access to Rank 4; Bank Group 0 (Banks 0-3) event=0xbc,umask=0x11 01 unc_m_wr_cas_rank4.bankg1 uncore memory WR_CAS Access to Rank 4; Bank Group 1 (Banks 4-7) event=0xbc,umask=0x12 01 unc_m_wr_cas_rank4.bankg2 uncore memory WR_CAS Access to Rank 4; Bank Group 2 (Banks 8-11) event=0xbc,umask=0x13 01 unc_m_wr_cas_rank4.bankg3 uncore memory WR_CAS Access to Rank 4; Bank Group 3 (Banks 12-15) event=0xbc,umask=0x14 01 unc_m_wr_cas_rank5.allbanks uncore memory WR_CAS Access to Rank 5; All Banks event=0xbd,umask=0x10 01 unc_m_wr_cas_rank5.bank0 uncore memory WR_CAS Access to Rank 5; Bank 0 event=0xbd 01 unc_m_wr_cas_rank5.bank1 uncore memory WR_CAS Access to Rank 5; Bank 1 event=0xbd,umask=1 01 unc_m_wr_cas_rank5.bank10 uncore memory WR_CAS Access to Rank 5; Bank 10 event=0xbd,umask=0xa 01 unc_m_wr_cas_rank5.bank11 uncore memory WR_CAS Access to Rank 5; Bank 11 event=0xbd,umask=0xb 01 unc_m_wr_cas_rank5.bank12 uncore memory WR_CAS Access to Rank 5; Bank 12 event=0xbd,umask=0xc 01 unc_m_wr_cas_rank5.bank13 uncore memory WR_CAS Access to Rank 5; Bank 13 event=0xbd,umask=0xd 01 unc_m_wr_cas_rank5.bank14 uncore memory WR_CAS Access to Rank 5; Bank 14 event=0xbd,umask=0xe 01 unc_m_wr_cas_rank5.bank15 uncore memory WR_CAS Access to Rank 5; Bank 15 event=0xbd,umask=0xf 01 unc_m_wr_cas_rank5.bank2 uncore memory WR_CAS Access to Rank 5; Bank 2 event=0xbd,umask=2 01 unc_m_wr_cas_rank5.bank3 uncore memory WR_CAS Access to Rank 5; Bank 3 event=0xbd,umask=3 01 unc_m_wr_cas_rank5.bank4 uncore memory WR_CAS Access to Rank 5; Bank 4 event=0xbd,umask=4 01 unc_m_wr_cas_rank5.bank5 uncore memory WR_CAS Access to Rank 5; Bank 5 event=0xbd,umask=5 01 unc_m_wr_cas_rank5.bank6 uncore memory WR_CAS Access to Rank 5; Bank 6 event=0xbd,umask=6 01 unc_m_wr_cas_rank5.bank7 uncore memory WR_CAS Access to Rank 5; Bank 7 event=0xbd,umask=7 01 unc_m_wr_cas_rank5.bank8 uncore memory WR_CAS Access to Rank 5; Bank 8 event=0xbd,umask=8 01 unc_m_wr_cas_rank5.bank9 uncore memory WR_CAS Access to Rank 5; Bank 9 event=0xbd,umask=9 01 unc_m_wr_cas_rank5.bankg0 uncore memory WR_CAS Access to Rank 5; Bank Group 0 (Banks 0-3) event=0xbd,umask=0x11 01 unc_m_wr_cas_rank5.bankg1 uncore memory WR_CAS Access to Rank 5; Bank Group 1 (Banks 4-7) event=0xbd,umask=0x12 01 unc_m_wr_cas_rank5.bankg2 uncore memory WR_CAS Access to Rank 5; Bank Group 2 (Banks 8-11) event=0xbd,umask=0x13 01 unc_m_wr_cas_rank5.bankg3 uncore memory WR_CAS Access to Rank 5; Bank Group 3 (Banks 12-15) event=0xbd,umask=0x14 01 unc_m_wr_cas_rank6.allbanks uncore memory WR_CAS Access to Rank 6; All Banks event=0xbe,umask=0x10 01 unc_m_wr_cas_rank6.bank0 uncore memory WR_CAS Access to Rank 6; Bank 0 event=0xbe 01 unc_m_wr_cas_rank6.bank1 uncore memory WR_CAS Access to Rank 6; Bank 1 event=0xbe,umask=1 01 unc_m_wr_cas_rank6.bank10 uncore memory WR_CAS Access to Rank 6; Bank 10 event=0xbe,umask=0xa 01 unc_m_wr_cas_rank6.bank11 uncore memory WR_CAS Access to Rank 6; Bank 11 event=0xbe,umask=0xb 01 unc_m_wr_cas_rank6.bank12 uncore memory WR_CAS Access to Rank 6; Bank 12 event=0xbe,umask=0xc 01 unc_m_wr_cas_rank6.bank13 uncore memory WR_CAS Access to Rank 6; Bank 13 event=0xbe,umask=0xd 01 unc_m_wr_cas_rank6.bank14 uncore memory WR_CAS Access to Rank 6; Bank 14 event=0xbe,umask=0xe 01 unc_m_wr_cas_rank6.bank15 uncore memory WR_CAS Access to Rank 6; Bank 15 event=0xbe,umask=0xf 01 unc_m_wr_cas_rank6.bank2 uncore memory WR_CAS Access to Rank 6; Bank 2 event=0xbe,umask=2 01 unc_m_wr_cas_rank6.bank3 uncore memory WR_CAS Access to Rank 6; Bank 3 event=0xbe,umask=3 01 unc_m_wr_cas_rank6.bank4 uncore memory WR_CAS Access to Rank 6; Bank 4 event=0xbe,umask=4 01 unc_m_wr_cas_rank6.bank5 uncore memory WR_CAS Access to Rank 6; Bank 5 event=0xbe,umask=5 01 unc_m_wr_cas_rank6.bank6 uncore memory WR_CAS Access to Rank 6; Bank 6 event=0xbe,umask=6 01 unc_m_wr_cas_rank6.bank7 uncore memory WR_CAS Access to Rank 6; Bank 7 event=0xbe,umask=7 01 unc_m_wr_cas_rank6.bank8 uncore memory WR_CAS Access to Rank 6; Bank 8 event=0xbe,umask=8 01 unc_m_wr_cas_rank6.bank9 uncore memory WR_CAS Access to Rank 6; Bank 9 event=0xbe,umask=9 01 unc_m_wr_cas_rank6.bankg0 uncore memory WR_CAS Access to Rank 6; Bank Group 0 (Banks 0-3) event=0xbe,umask=0x11 01 unc_m_wr_cas_rank6.bankg1 uncore memory WR_CAS Access to Rank 6; Bank Group 1 (Banks 4-7) event=0xbe,umask=0x12 01 unc_m_wr_cas_rank6.bankg2 uncore memory WR_CAS Access to Rank 6; Bank Group 2 (Banks 8-11) event=0xbe,umask=0x13 01 unc_m_wr_cas_rank6.bankg3 uncore memory WR_CAS Access to Rank 6; Bank Group 3 (Banks 12-15) event=0xbe,umask=0x14 01 unc_m_wr_cas_rank7.allbanks uncore memory WR_CAS Access to Rank 7; All Banks event=0xbf,umask=0x10 01 unc_m_wr_cas_rank7.bank0 uncore memory WR_CAS Access to Rank 7; Bank 0 event=0xbf 01 unc_m_wr_cas_rank7.bank1 uncore memory WR_CAS Access to Rank 7; Bank 1 event=0xbf,umask=1 01 unc_m_wr_cas_rank7.bank10 uncore memory WR_CAS Access to Rank 7; Bank 10 event=0xbf,umask=0xa 01 unc_m_wr_cas_rank7.bank11 uncore memory WR_CAS Access to Rank 7; Bank 11 event=0xbf,umask=0xb 01 unc_m_wr_cas_rank7.bank12 uncore memory WR_CAS Access to Rank 7; Bank 12 event=0xbf,umask=0xc 01 unc_m_wr_cas_rank7.bank13 uncore memory WR_CAS Access to Rank 7; Bank 13 event=0xbf,umask=0xd 01 unc_m_wr_cas_rank7.bank14 uncore memory WR_CAS Access to Rank 7; Bank 14 event=0xbf,umask=0xe 01 unc_m_wr_cas_rank7.bank15 uncore memory WR_CAS Access to Rank 7; Bank 15 event=0xbf,umask=0xf 01 unc_m_wr_cas_rank7.bank2 uncore memory WR_CAS Access to Rank 7; Bank 2 event=0xbf,umask=2 01 unc_m_wr_cas_rank7.bank3 uncore memory WR_CAS Access to Rank 7; Bank 3 event=0xbf,umask=3 01 unc_m_wr_cas_rank7.bank4 uncore memory WR_CAS Access to Rank 7; Bank 4 event=0xbf,umask=4 01 unc_m_wr_cas_rank7.bank5 uncore memory WR_CAS Access to Rank 7; Bank 5 event=0xbf,umask=5 01 unc_m_wr_cas_rank7.bank6 uncore memory WR_CAS Access to Rank 7; Bank 6 event=0xbf,umask=6 01 unc_m_wr_cas_rank7.bank7 uncore memory WR_CAS Access to Rank 7; Bank 7 event=0xbf,umask=7 01 unc_m_wr_cas_rank7.bank8 uncore memory WR_CAS Access to Rank 7; Bank 8 event=0xbf,umask=8 01 unc_m_wr_cas_rank7.bank9 uncore memory WR_CAS Access to Rank 7; Bank 9 event=0xbf,umask=9 01 unc_m_wr_cas_rank7.bankg0 uncore memory WR_CAS Access to Rank 7; Bank Group 0 (Banks 0-3) event=0xbf,umask=0x11 01 unc_m_wr_cas_rank7.bankg1 uncore memory WR_CAS Access to Rank 7; Bank Group 1 (Banks 4-7) event=0xbf,umask=0x12 01 unc_m_wr_cas_rank7.bankg2 uncore memory WR_CAS Access to Rank 7; Bank Group 2 (Banks 8-11) event=0xbf,umask=0x13 01 unc_m_wr_cas_rank7.bankg3 uncore memory WR_CAS Access to Rank 7; Bank Group 3 (Banks 12-15) event=0xbf,umask=0x14 01 unc_p_core_transition_cycles uncore power UNC_P_CORE_TRANSITION_CYCLES event=0x60 01 unc_p_demotions uncore power UNC_P_DEMOTIONS event=0x30 01 unc_p_fivr_ps_ps0_cycles uncore power Phase Shed 0 Cycles event=0x75 01 Cycles spent in phase-shedding power state 0 unc_p_fivr_ps_ps1_cycles uncore power Phase Shed 1 Cycles event=0x76 01 Cycles spent in phase-shedding power state 1 unc_p_fivr_ps_ps2_cycles uncore power Phase Shed 2 Cycles event=0x77 01 Cycles spent in phase-shedding power state 2 unc_p_fivr_ps_ps3_cycles uncore power Phase Shed 3 Cycles event=0x78 01 Cycles spent in phase-shedding power state 3 unc_p_mcp_prochot_cycles uncore power UNC_P_MCP_PROCHOT_CYCLES event=6 01 unc_p_pmax_throttled_cycles uncore power UNC_P_PMAX_THROTTLED_CYCLES event=7 01 unc_p_power_state_occupancy.cores_c0 uncore power Number of cores in C-State; C0 and C1 event=0x80,umask=0x40 01 This is an occupancy event that tracks the number of cores that are in the chosen C-State. It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details unc_p_power_state_occupancy.cores_c3 uncore power Number of cores in C-State; C3 event=0x80,umask=0x80 01 This is an occupancy event that tracks the number of cores that are in the chosen C-State. It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details unc_p_power_state_occupancy.cores_c6 uncore power Number of cores in C-State; C6 and C7 event=0x80,umask=0xc0 01 This is an occupancy event that tracks the number of cores that are in the chosen C-State. It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details unc_p_vr_hot_cycles uncore power VR Hot event=0x42 01 dtlb_load_misses.miss_causes_a_walk virtual memory Load misses in all DTLB levels that cause page walks event=8,period=100003,umask=1 00 Counts demand data loads that caused a page walk of any page size (4K/2M/4M/1G). This implies it missed in all TLB levels, but the walk need not have completed dtlb_load_misses.stlb_hit virtual memory Loads that miss the DTLB and hit the STLB event=8,period=2000003,umask=0x20 00 Counts loads that miss the DTLB (Data TLB) and hit the STLB (Second level TLB) dtlb_load_misses.walk_active virtual memory Cycles when at least one PMH is busy with a page walk for a load. EPT page walk duration are excluded in Skylake event=8,cmask=1,period=100003,umask=0x10 00 Counts cycles when at least one PMH (Page Miss Handler) is busy with a page walk for a load dtlb_load_misses.walk_completed virtual memory Load miss in all TLB levels causes a page walk that completes. (All page sizes) event=8,period=100003,umask=0xe 00 Counts completed page walks (all page sizes) caused by demand data loads. This implies it missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_load_misses.walk_completed_1g virtual memory Page walk completed due to a demand data load to a 1G page event=8,period=2000003,umask=8 00 Counts completed page walks (1G sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_load_misses.walk_completed_2m_4m virtual memory Page walk completed due to a demand data load to a 2M/4M page event=8,period=2000003,umask=4 00 Counts completed page walks (2M/4M sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_load_misses.walk_completed_4k virtual memory Page walk completed due to a demand data load to a 4K page event=8,period=2000003,umask=2 00 Counts completed page walks (4K sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_load_misses.walk_pending virtual memory Counts 1 per cycle for each PMH that is busy with a page walk for a load. EPT page walk duration are excluded in Skylake event=8,period=2000003,umask=0x10 00 Counts 1 per cycle for each PMH that is busy with a page walk for a load. EPT page walk duration are excluded in Skylake microarchitecture dtlb_store_misses.miss_causes_a_walk virtual memory Store misses in all DTLB levels that cause page walks event=0x49,period=100003,umask=1 00 Counts demand data stores that caused a page walk of any page size (4K/2M/4M/1G). This implies it missed in all TLB levels, but the walk need not have completed dtlb_store_misses.stlb_hit virtual memory Stores that miss the DTLB and hit the STLB event=0x49,period=100003,umask=0x20 00 Stores that miss the DTLB (Data TLB) and hit the STLB (2nd Level TLB) dtlb_store_misses.walk_active virtual memory Cycles when at least one PMH is busy with a page walk for a store. EPT page walk duration are excluded in Skylake event=0x49,cmask=1,period=100003,umask=0x10 00 Counts cycles when at least one PMH (Page Miss Handler) is busy with a page walk for a store dtlb_store_misses.walk_completed virtual memory Store misses in all TLB levels causes a page walk that completes. (All page sizes) event=0x49,period=100003,umask=0xe 00 Counts completed page walks (all page sizes) caused by demand data stores. This implies it missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_store_misses.walk_completed_1g virtual memory Page walk completed due to a demand data store to a 1G page event=0x49,period=100003,umask=8 00 Counts completed page walks (1G sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_store_misses.walk_completed_2m_4m virtual memory Page walk completed due to a demand data store to a 2M/4M page event=0x49,period=100003,umask=4 00 Counts completed page walks (2M/4M sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_store_misses.walk_completed_4k virtual memory Page walk completed due to a demand data store to a 4K page event=0x49,period=100003,umask=2 00 Counts completed page walks (4K sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_store_misses.walk_pending virtual memory Counts 1 per cycle for each PMH that is busy with a page walk for a store. EPT page walk duration are excluded in Skylake event=0x49,period=2000003,umask=0x10 00 Counts 1 per cycle for each PMH that is busy with a page walk for a store. EPT page walk duration are excluded in Skylake microarchitecture ept.walk_pending virtual memory Counts 1 per cycle for each PMH that is busy with a EPT (Extended Page Table) walk for any request type event=0x4f,period=2000003,umask=0x10 00 Counts cycles for each PMH (Page Miss Handler) that is busy with an EPT (Extended Page Table) walk for any request type itlb.itlb_flush virtual memory Flushing of the Instruction TLB (ITLB) pages, includes 4k/2M/4M pages event=0xae,period=100007,umask=1 00 Counts the number of flushes of the big or small ITLB pages. Counting include both TLB Flush (covering all sets) and TLB Set Clear (set-specific) itlb_misses.miss_causes_a_walk virtual memory Misses at all ITLB levels that cause page walks event=0x85,period=100003,umask=1 00 Counts page walks of any page size (4K/2M/4M/1G) caused by a code fetch. This implies it missed in the ITLB and further levels of TLB, but the walk need not have completed itlb_misses.stlb_hit virtual memory Instruction fetch requests that miss the ITLB and hit the STLB event=0x85,period=100003,umask=0x20 00 itlb_misses.walk_active virtual memory Cycles when at least one PMH is busy with a page walk for code (instruction fetch) request. EPT page walk duration are excluded in Skylake event=0x85,cmask=1,period=100003,umask=0x10 00 Cycles when at least one PMH is busy with a page walk for code (instruction fetch) request. EPT page walk duration are excluded in Skylake microarchitecture itlb_misses.walk_completed virtual memory Code miss in all TLB levels causes a page walk that completes. (All page sizes) event=0x85,period=100003,umask=0xe 00 Counts completed page walks (all page sizes) caused by a code fetch. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB. The page walk can end with or without a fault itlb_misses.walk_completed_1g virtual memory Code miss in all TLB levels causes a page walk that completes. (1G) event=0x85,period=100003,umask=8 00 Counts completed page walks (1G page sizes) caused by a code fetch. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB. The page walk can end with or without a fault itlb_misses.walk_completed_2m_4m virtual memory Code miss in all TLB levels causes a page walk that completes. (2M/4M) event=0x85,period=100003,umask=4 00 Counts completed page walks (2M/4M page sizes) caused by a code fetch. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB. The page walk can end with or without a fault itlb_misses.walk_completed_4k virtual memory Code miss in all TLB levels causes a page walk that completes. (4K) event=0x85,period=100003,umask=2 00 Counts completed page walks (4K page sizes) caused by a code fetch. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB. The page walk can end with or without a fault itlb_misses.walk_pending virtual memory Counts 1 per cycle for each PMH that is busy with a page walk for an instruction fetch request. EPT page walk duration are excluded in Skylake event=0x85,period=100003,umask=0x10 00 Counts 1 per cycle for each PMH (Page Miss Handler) that is busy with a page walk for an instruction fetch request. EPT page walk duration are excluded in Skylake microarchitecture tlb_flush.dtlb_thread virtual memory DTLB flush attempts of the thread-specific entries event=0xbd,period=100007,umask=1 00 Counts the number of DTLB flush attempts of the thread-specific entries tlb_flush.stlb_any virtual memory STLB flush attempts event=0xbd,period=100007,umask=0x20 00 Counts the number of any STLB flush attempts (such as entire, VPID, PCID, InvPage, CR3 write, etc.) longest_lat_cache.miss cache Counts the number of cacheable memory requests that miss in the LLC. Counts on a per core basis event=0x2e,period=1000003,umask=0x41 00 Counts the number of cacheable memory requests that miss in the Last Level Cache (LLC). Requests include demand loads, reads for ownership (RFO), instruction fetches and L1 HW prefetches. If the core has access to an L3 cache, the LLC is the L3 cache, otherwise it is the L2 cache. Counts on a per core basis longest_lat_cache.reference cache Counts the number of cacheable memory requests that access the LLC. Counts on a per core basis event=0x2e,period=1000003,umask=0x4f 00 Counts the number of cacheable memory requests that access the Last Level Cache (LLC). Requests include demand loads, reads for ownership (RFO), instruction fetches and L1 HW prefetches. If the core has access to an L3 cache, the LLC is the L3 cache, otherwise it is the L2 cache. Counts on a per core basis mem_uops_retired.all_loads cache Counts the number of load ops retired event=0xd0,period=1000003,umask=0x81 00 mem_uops_retired.all_stores cache Counts the number of store ops retired event=0xd0,period=1000003,umask=0x82 00 mem_uops_retired.load_latency_gt_1024 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled event=0xd0,period=1000003,umask=5,ldlat=0x400 00 mem_uops_retired.load_latency_gt_128 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled event=0xd0,period=1000003,umask=5,ldlat=0x80 00 mem_uops_retired.load_latency_gt_16 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled event=0xd0,period=1000003,umask=5,ldlat=0x10 00 mem_uops_retired.load_latency_gt_2048 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled event=0xd0,period=1000003,umask=5,ldlat=0x800 00 mem_uops_retired.load_latency_gt_256 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled event=0xd0,period=1000003,umask=5,ldlat=0x100 00 mem_uops_retired.load_latency_gt_32 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled event=0xd0,period=1000003,umask=5,ldlat=0x20 00 mem_uops_retired.load_latency_gt_4 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled event=0xd0,period=1000003,umask=5,ldlat=0x4 00 mem_uops_retired.load_latency_gt_512 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled event=0xd0,period=1000003,umask=5,ldlat=0x200 00 mem_uops_retired.load_latency_gt_64 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled event=0xd0,period=1000003,umask=5,ldlat=0x40 00 mem_uops_retired.load_latency_gt_8 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled event=0xd0,period=1000003,umask=5,ldlat=0x8 00 mem_uops_retired.store_latency cache Counts the number of stores uops retired same as MEM_UOPS_RETIRED.ALL_STORES event=0xd0,period=1000003,umask=6 00 icache.accesses frontend Counts every time the code stream enters into a new cache line by walking sequential from the previous line or being redirected by a jump event=0x80,period=1000003,umask=3 00 icache.misses frontend Counts every time the code stream enters into a new cache line by walking sequential from the previous line or being redirected by a jump and the instruction cache registers bytes are not present. - event=0x80,period=1000003,umask=2 00 ocr.demand_data_rd.l3_miss memory Counts demand data reads that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x33FBFC00001 00 ocr.demand_rfo.l3_miss memory Counts demand read for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x33FBFC00002 00 ocr.demand_rfo.any_response other Counts demand read for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x10002 00 br_inst_retired.all_branches pipeline Counts the total number of branch instructions retired for all branch types event=0xc4,period=1000003 00 Counts the total number of instructions in which the instruction pointer (IP) of the processor is resteered due to a branch instruction and the branch instruction successfully retires. All branch type instructions are accounted for br_misp_retired.all_branches pipeline Counts the total number of mispredicted branch instructions retired for all branch types event=0xc5,period=1000003 00 Counts the total number of mispredicted branch instructions retired. All branch type instructions are accounted for. Prediction of the branch target address enables the processor to begin executing instructions before the non-speculative execution path is known. The branch prediction unit (BPU) predicts the target address based on the instruction pointer (IP) of the branch and on the execution path through which execution reached this IP. A branch misprediction occurs when the prediction is wrong, and results in discarding all instructions executed in the speculative path and re-fetching from the correct path cpu_clk_unhalted.core_p pipeline Counts the number of unhalted core clock cycles. [This event is alias to CPU_CLK_UNHALTED.THREAD_P] event=0x3c,period=1000003 00 cpu_clk_unhalted.ref_tsc pipeline Fixed Counter: Counts the number of unhalted reference clock cycles event=0,period=1000003,umask=3 00 cpu_clk_unhalted.ref_tsc_p pipeline Counts the number of unhalted reference clock cycles at TSC frequency event=0x3c,period=1000003,umask=1 00 Counts the number of reference cycles that the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. This event is not affected by core frequency changes and increments at a fixed frequency that is also used for the Time Stamp Counter (TSC). This event uses a programmable general purpose performance counter cpu_clk_unhalted.thread_p pipeline Counts the number of unhalted core clock cycles. [This event is alias to CPU_CLK_UNHALTED.CORE_P] event=0x3c,period=1000003 00 topdown_bad_speculation.all pipeline Fixed Counter: Counts the number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear event=0,period=1000003,umask=5 00 topdown_be_bound.all pipeline Counts the number of retirement slots not consumed due to backend stalls. [This event is alias to TOPDOWN_BE_BOUND.ALL_P] event=0xa4,period=1000003,umask=2 00 topdown_be_bound.all_p pipeline Counts the number of retirement slots not consumed due to backend stalls. [This event is alias to TOPDOWN_BE_BOUND.ALL] event=0xa4,period=1000003,umask=2 00 dtlb_load_misses.walk_completed virtual memory Counts the number of page walks completed due to load DTLB misses to any page size event=8,period=1000003,umask=0xe 00 Counts the number of page walks completed due to loads (including SW prefetches) whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to any page size. Includes page walks that page fault dtlb_store_misses.walk_completed virtual memory Counts the number of page walks completed due to store DTLB misses to any page size event=0x49,period=1000003,umask=0xe 00 Counts the number of page walks completed due to stores whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to any page size. Includes page walks that page fault itlb_misses.walk_completed virtual memory Counts the number of page walks completed due to instruction fetch misses to any page size event=0x85,period=1000003,umask=0xe 00 Counts the number of page walks completed due to instruction fetches whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to any page size. Includes page walks that page fault core_reject_l2q.any cache Counts the number of core requests (demand and L1 prefetchers) rejected by the L2 queue (L2Q) due to a full condition event=0x31,period=200003 00 Counts the number of (demand and L1 prefetchers) core requests rejected by the L2 queue (L2Q) due to a full or nearly full condition, which likely indicates back pressure from L2Q. It also counts requests that would have gone directly to the External Queue (XQ), but are rejected due to a full or nearly full condition, indicating back pressure from the IDI link. The L2Q may also reject transactions from a core to ensure fairness between cores, or to delay a cores dirty eviction when the address conflicts incoming external snoops. (Note that L2 prefetcher requests that are dropped are not counted by this event). Counts on a per core basis dl1.dirty_eviction cache Counts the number of L1D cacheline (dirty) evictions caused by load misses, stores, and prefetches event=0x51,period=200003,umask=1 00 Counts the number of L1D cacheline (dirty) evictions caused by load misses, stores, and prefetches. Does not count evictions or dirty writebacks caused by snoops. Does not count a replacement unless a (dirty) line was written back l2_reject_xq.any cache Counts the number of demand and prefetch transactions that the External Queue (XQ) rejects due to a full or near full condition event=0x30,period=200003 00 Counts the number of demand and prefetch transactions that the External Queue (XQ) rejects due to a full or near full condition which likely indicates back pressure from the IDI link. The XQ may reject transactions from the L2Q (non-cacheable requests), BBL (L2 misses) and WOB (L2 write-back victims) l2_request.rejects cache Counts the number of L2 Cache accesses that miss the L2 and get rejected. Counts on a per core basis event=0x24,period=200003,umask=4 00 Counts the number of L2 Cache accesses that miss the L2 and get BBL reject short and long rejects (includes those counted in L2_reject_XQ.any). Counts on a per core basis longest_lat_cache.miss cache Counts the number of cacheable memory requests that miss in the LLC. Counts on a per core basis event=0x2e,period=200003,umask=0x41 00 Counts the number of cacheable memory requests that miss in the Last Level Cache (LLC). Requests include demand loads, reads for ownership (RFO), instruction fetches and L1 HW prefetches. If the platform has an L3 cache, the LLC is the L3 cache, otherwise it is the L2 cache. Counts on a per core basis longest_lat_cache.reference cache Counts the number of cacheable memory requests that access the LLC. Counts on a per core basis event=0x2e,period=200003,umask=0x4f 00 Counts the number of cacheable memory requests that access the Last Level Cache (LLC). Requests include demand loads, reads for ownership (RFO), instruction fetches and L1 HW prefetches. If the platform has an L3 cache, the LLC is the L3 cache, otherwise it is the L2 cache. Counts on a per core basis mem_bound_stalls.store_buffer_full cache Counts the number of cycles the core is stalled due to a store buffer being full event=0x34,period=200003,umask=0x40 00 mem_load_uops_retired.dram_hit cache Counts the number of load uops retired that hit in DRAM Supports address when precise (Precise event) event=0xd1,period=200003,umask=0x80 00 mem_load_uops_retired.hitm cache Counts the number of load uops retired that hit in the L3 cache, in which a snoop was required and modified data was forwarded from another core or module Supports address when precise (Precise event) event=0xd1,period=200003,umask=0x20 00 mem_load_uops_retired.l1_hit cache Counts the number of load uops retired that hit in the L1 data cache Supports address when precise (Precise event) event=0xd1,period=200003,umask=1 00 mem_load_uops_retired.l1_miss cache Counts the number of load uops retired that miss in the L1 data cache Supports address when precise (Precise event) event=0xd1,period=200003,umask=8 00 mem_load_uops_retired.l2_hit cache Counts the number of load uops retired that hit in the L2 cache Supports address when precise (Precise event) event=0xd1,period=200003,umask=2 00 mem_load_uops_retired.l2_miss cache Counts the number of load uops retired that miss in the L2 cache Supports address when precise (Precise event) event=0xd1,period=200003,umask=0x10 00 mem_load_uops_retired.l3_hit cache Counts the number of load uops retired that hit in the L3 cache Supports address when precise (Precise event) event=0xd1,period=200003,umask=4 00 mem_uops_retired.all cache Counts the number of memory uops retired Supports address when precise (Precise event) event=0xd0,period=200003,umask=0x83 00 Counts the number of memory uops retired. A single uop that performs both a load AND a store will be counted as 1, not 2 (e.g. ADD [mem], CONST) Supports address when precise (Precise event) mem_uops_retired.all_loads cache Counts the number of load uops retired Supports address when precise (Precise event) event=0xd0,period=200003,umask=0x81 00 Counts the total number of load uops retired Supports address when precise (Precise event) mem_uops_retired.all_stores cache Counts the number of store uops retired Supports address when precise (Precise event) event=0xd0,period=200003,umask=0x82 00 Counts the total number of store uops retired Supports address when precise (Precise event) mem_uops_retired.lock_loads cache Counts the number of load uops retired that performed one or more locks Supports address when precise (Precise event) event=0xd0,period=200003,umask=0x21 00 mem_uops_retired.split cache Counts the number of memory uops retired that were splits Supports address when precise (Precise event) event=0xd0,period=200003,umask=0x43 00 mem_uops_retired.split_loads cache Counts the number of retired split load uops Supports address when precise (Precise event) event=0xd0,period=200003,umask=0x41 00 mem_uops_retired.split_stores cache Counts the number of retired split store uops Supports address when precise (Precise event) event=0xd0,period=200003,umask=0x42 00 ocr.all_code_rd.l3_hit cache Counts all code reads that were supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x1F803C0044 00 ocr.all_code_rd.l3_hit.snoop_hitm cache Counts all code reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0044 00 ocr.all_code_rd.l3_hit.snoop_hit_no_fwd cache Counts all code reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0044 00 ocr.all_code_rd.l3_hit.snoop_hit_with_fwd cache Counts all code reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0044 00 ocr.all_code_rd.l3_hit.snoop_miss cache Counts all code reads that were supplied by the L3 cache where a snoop was sent but the snoop missed event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0044 00 ocr.all_code_rd.l3_hit.snoop_not_needed cache Counts all code reads that were supplied by the L3 cache where no snoop was needed to satisfy the request event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0044 00 ocr.corewb_m.l3_hit cache Counts modified writebacks from L1 cache and L2 cache that were supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x3001F803C0000 00 ocr.demand_code_rd.l3_hit.snoop_miss cache Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by the L3 cache where a snoop was sent but the snoop missed event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0004 00 ocr.demand_code_rd.l3_hit.snoop_not_needed cache Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by the L3 cache where no snoop was needed to satisfy the request event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0004 00 ocr.demand_data_and_l1pf_rd.l3_hit cache Counts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x1F803C0001 00 ocr.demand_data_and_l1pf_rd.l3_hit.snoop_hitm cache Counts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0001 00 ocr.demand_data_and_l1pf_rd.l3_hit.snoop_hit_no_fwd cache Counts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0001 00 ocr.demand_data_and_l1pf_rd.l3_hit.snoop_hit_with_fwd cache Counts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0001 00 ocr.demand_data_and_l1pf_rd.l3_hit.snoop_miss cache Counts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were supplied by the L3 cache where a snoop was sent but the snoop missed event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0001 00 ocr.demand_data_and_l1pf_rd.l3_hit.snoop_not_needed cache Counts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were supplied by the L3 cache where no snoop was needed to satisfy the request event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0001 00 ocr.demand_data_rd.l3_hit cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.L3_HIT event=0xb7,period=100003,umask=1,offcore_rsp=0x1F803C0001 10 ocr.demand_data_rd.l3_hit.snoop_hitm cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.L3_HIT.SNOOP_HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0001 10 ocr.demand_data_rd.l3_hit.snoop_hit_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.L3_HIT.SNOOP_HIT_NO_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0001 10 ocr.demand_data_rd.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0001 10 ocr.demand_data_rd.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0001 10 ocr.demand_data_rd.l3_hit.snoop_not_needed cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.L3_HIT.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0001 10 ocr.demand_rfo.l3_hit.snoop_miss cache Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by the L3 cache where a snoop was sent but the snoop missed event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0002 00 ocr.demand_rfo.l3_hit.snoop_not_needed cache Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by the L3 cache where no snoop was needed to satisfy the request event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0002 00 ocr.full_streaming_wr.l3_hit cache Counts streaming stores which modify a full 64 byte cacheline that were supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x801F803C0000 00 ocr.hwpf_l1d_and_swpf.l3_hit.snoop_hitm cache Counts L1 data cache hardware prefetches and software prefetches (except PREFETCHW and PFRFO) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0400 00 ocr.hwpf_l2_code_rd.l3_hit cache Counts L2 cache hardware prefetch code reads (written to the L2 cache only) that were supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x1F803C0040 00 ocr.hwpf_l2_code_rd.l3_hit.snoop_hitm cache Counts L2 cache hardware prefetch code reads (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0040 00 ocr.hwpf_l2_code_rd.l3_hit.snoop_hit_no_fwd cache Counts L2 cache hardware prefetch code reads (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0040 00 ocr.hwpf_l2_code_rd.l3_hit.snoop_hit_with_fwd cache Counts L2 cache hardware prefetch code reads (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0040 00 ocr.hwpf_l2_code_rd.l3_hit.snoop_miss cache Counts L2 cache hardware prefetch code reads (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent but the snoop missed event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0040 00 ocr.hwpf_l2_code_rd.l3_hit.snoop_not_needed cache Counts L2 cache hardware prefetch code reads (written to the L2 cache only) that were supplied by the L3 cache where no snoop was needed to satisfy the request event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0040 00 ocr.hwpf_l2_data_rd.l3_hit cache Counts L2 cache hardware prefetch data reads (written to the L2 cache only) that were supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x1F803C0010 00 ocr.hwpf_l2_data_rd.l3_hit.snoop_hitm cache Counts L2 cache hardware prefetch data reads (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0010 00 ocr.hwpf_l2_data_rd.l3_hit.snoop_hit_no_fwd cache Counts L2 cache hardware prefetch data reads (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0010 00 ocr.hwpf_l2_data_rd.l3_hit.snoop_hit_with_fwd cache Counts L2 cache hardware prefetch data reads (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0010 00 ocr.hwpf_l2_data_rd.l3_hit.snoop_miss cache Counts L2 cache hardware prefetch data reads (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent but the snoop missed event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0010 00 ocr.hwpf_l2_data_rd.l3_hit.snoop_not_needed cache Counts L2 cache hardware prefetch data reads (written to the L2 cache only) that were supplied by the L3 cache where no snoop was needed to satisfy the request event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0010 00 ocr.hwpf_l2_rfo.l3_hit cache Counts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x1F803C0020 00 ocr.hwpf_l2_rfo.l3_hit.snoop_hitm cache Counts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0020 00 ocr.hwpf_l2_rfo.l3_hit.snoop_hit_no_fwd cache Counts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0020 00 ocr.hwpf_l2_rfo.l3_hit.snoop_hit_with_fwd cache Counts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0020 00 ocr.hwpf_l2_rfo.l3_hit.snoop_miss cache Counts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent but the snoop missed event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0020 00 ocr.hwpf_l2_rfo.l3_hit.snoop_not_needed cache Counts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were supplied by the L3 cache where no snoop was needed to satisfy the request event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0020 00 ocr.l1wb_m.l3_hit cache Counts modified writebacks from L1 cache that miss the L2 cache that were supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x1001F803C0000 00 ocr.l2wb_m.l3_hit cache Counts modified writeBacks from L2 cache that miss the L3 cache that were supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x2001F803C0000 00 ocr.partial_streaming_wr.l3_hit cache Counts streaming stores which modify only part of a 64 byte cacheline that were supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x401F803C0000 00 ocr.reads_to_core.l3_hit cache Counts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x1F803C0477 00 ocr.reads_to_core.l3_hit.snoop_hitm cache Counts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0477 00 ocr.reads_to_core.l3_hit.snoop_hit_no_fwd cache Counts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0477 00 ocr.reads_to_core.l3_hit.snoop_hit_with_fwd cache Counts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0477 00 ocr.reads_to_core.l3_hit.snoop_miss cache Counts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by the L3 cache where a snoop was sent but the snoop missed event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0477 00 ocr.reads_to_core.l3_hit.snoop_not_needed cache Counts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by the L3 cache where no snoop was needed to satisfy the request event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0477 00 ocr.streaming_wr.l3_hit cache Counts streaming stores that were supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x1F803C0800 00 ocr.uc_rd.l3_hit cache Counts uncached memory reads that were supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x101F803C0000 00 ocr.uc_rd.l3_hit.snoop_hitm cache Counts uncached memory reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x1010003C0000 00 ocr.uc_rd.l3_hit.snoop_hit_no_fwd cache Counts uncached memory reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x1004003C0000 00 ocr.uc_rd.l3_hit.snoop_hit_with_fwd cache Counts uncached memory reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x1008003C0000 00 ocr.uc_rd.l3_hit.snoop_miss cache Counts uncached memory reads that were supplied by the L3 cache where a snoop was sent but the snoop missed event=0xb7,period=100003,umask=1,offcore_rsp=0x1002003C0000 00 ocr.uc_rd.l3_hit.snoop_not_needed cache Counts uncached memory reads that were supplied by the L3 cache where no snoop was needed to satisfy the request event=0xb7,period=100003,umask=1,offcore_rsp=0x1001003C0000 00 ocr.uc_wr.l3_hit cache Counts uncached memory writes that were supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x201F803C0000 00 cycles_div_busy.fpdiv floating point Counts the number of cycles the floating point divider is busy event=0xcd,period=200003,umask=2 00 Counts the number of cycles the floating point divider is busy. Does not imply a stall waiting for the divider uops_retired.fpdiv floating point Counts the number of floating point divide uops retired (x87 and SSE, including x87 sqrt) (Precise event) event=0xc2,period=2000003,umask=8 00 baclears.cond frontend Counts the number of BACLEARS due to a conditional jump event=0xe6,period=200003,umask=0x10 00 baclears.indirect frontend Counts the number of BACLEARS due to an indirect branch event=0xe6,period=200003,umask=2 00 baclears.return frontend Counts the number of BACLEARS due to a return branch event=0xe6,period=200003,umask=8 00 baclears.uncond frontend Counts the number of BACLEARS due to a direct, unconditional jump event=0xe6,period=200003,umask=4 00 decode_restriction.predecode_wrong frontend Counts the number of times a decode restriction reduces the decode throughput due to wrong instruction length prediction event=0xe9,period=200003,umask=1 00 icache.hit frontend Counts the number of instruction cache hits event=0x80,period=200003,umask=1 00 Counts the number of requests that hit in the instruction cache. The event only counts new cache line accesses, so that multiple back to back fetches to the exact same cache line and byte chunk count as one. Specifically, the event counts when accesses from sequential code crosses the cache line boundary, or when a branch target is moved to a new line or to a non-sequential byte chunk of the same line misalign_mem_ref.load_page_split memory Counts the number of misaligned load uops that are 4K page splits (Precise event) event=0x13,period=200003,umask=2 00 misalign_mem_ref.store_page_split memory Counts the number of misaligned store uops that are 4K page splits (Precise event) event=0x13,period=200003,umask=4 00 ocr.all_code_rd.l3_miss memory Counts all code reads that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x2184000044 00 ocr.all_code_rd.l3_miss_local memory Counts all code reads that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x2184000044 00 ocr.corewb_m.l3_miss memory Counts modified writebacks from L1 cache and L2 cache that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x3002184000000 00 ocr.corewb_m.l3_miss_local memory Counts modified writebacks from L1 cache and L2 cache that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x3002184000000 00 ocr.demand_code_rd.l3_miss memory Counts demand instruction fetches and L1 instruction cache prefetches that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x2184000004 00 ocr.demand_code_rd.l3_miss_local memory Counts demand instruction fetches and L1 instruction cache prefetches that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x2184000004 00 ocr.demand_data_and_l1pf_rd.l3_miss memory Counts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x2184000001 00 ocr.demand_data_and_l1pf_rd.l3_miss_local memory Counts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x2184000001 00 ocr.demand_data_rd.l3_miss memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.L3_MISS event=0xb7,period=100003,umask=1,offcore_rsp=0x2184000001 10 ocr.demand_data_rd.l3_miss_local memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.L3_MISS_LOCAL event=0xb7,period=100003,umask=1,offcore_rsp=0x2184000001 10 ocr.demand_rfo.l3_miss memory Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x2184000002 00 ocr.demand_rfo.l3_miss_local memory Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x2184000002 00 ocr.full_streaming_wr.l3_miss memory Counts streaming stores which modify a full 64 byte cacheline that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x802184000000 00 ocr.full_streaming_wr.l3_miss_local memory Counts streaming stores which modify a full 64 byte cacheline that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x802184000000 00 ocr.hwpf_l2_code_rd.l3_miss memory Counts L2 cache hardware prefetch code reads (written to the L2 cache only) that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x2184000040 00 ocr.hwpf_l2_code_rd.l3_miss_local memory Counts L2 cache hardware prefetch code reads (written to the L2 cache only) that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x2184000040 00 ocr.hwpf_l2_data_rd.l3_miss memory Counts L2 cache hardware prefetch data reads (written to the L2 cache only) that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x2184000010 00 ocr.hwpf_l2_data_rd.l3_miss_local memory Counts L2 cache hardware prefetch data reads (written to the L2 cache only) that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x2184000010 00 ocr.hwpf_l2_rfo.l3_miss memory Counts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x2184000020 00 ocr.hwpf_l2_rfo.l3_miss_local memory Counts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x2184000020 00 ocr.l1wb_m.l3_miss memory Counts modified writebacks from L1 cache that miss the L2 cache that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x1002184000000 00 ocr.l1wb_m.l3_miss_local memory Counts modified writebacks from L1 cache that miss the L2 cache that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x1002184000000 00 ocr.l2wb_m.l3_miss memory Counts modified writeBacks from L2 cache that miss the L3 cache that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x2002184000000 00 ocr.l2wb_m.l3_miss_local memory Counts modified writeBacks from L2 cache that miss the L3 cache that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x2002184000000 00 ocr.other.l3_miss memory Counts miscellaneous requests, such as I/O accesses, that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x2184008000 00 ocr.other.l3_miss_local memory Counts miscellaneous requests, such as I/O accesses, that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x2184008000 00 ocr.partial_streaming_wr.l3_miss memory Counts streaming stores which modify only part of a 64 byte cacheline that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x402184000000 00 ocr.partial_streaming_wr.l3_miss_local memory Counts streaming stores which modify only part of a 64 byte cacheline that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x402184000000 00 ocr.prefetches.l3_miss memory Counts all hardware and software prefetches that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x2184000470 00 ocr.reads_to_core.l3_miss memory Counts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x2184000477 00 ocr.reads_to_core.l3_miss_local memory Counts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x2184000477 00 ocr.streaming_wr.l3_miss memory Counts streaming stores that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x2184000800 00 ocr.streaming_wr.l3_miss_local memory Counts streaming stores that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x2184000800 00 ocr.uc_rd.l3_miss memory Counts uncached memory reads that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x102184000000 00 ocr.uc_rd.l3_miss_local memory Counts uncached memory reads that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x102184000000 00 ocr.uc_wr.l3_miss memory Counts uncached memory writes that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x202184000000 00 ocr.uc_wr.l3_miss_local memory Counts uncached memory writes that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x202184000000 00 bus_lock.all other This event is deprecated. Refer to new event BUS_LOCK.SELF_LOCKS event=0x63,edge=1,period=200003 10 bus_lock.block_cycles other Counts the number of unhalted cycles a core is blocked due to an accepted lock issued by other cores event=0x63,period=200003,umask=2 00 Counts the number of unhalted cycles a core is blocked due to an accepted lock issued by other cores. Counts on a per core basis bus_lock.cycles_other_block other This event is deprecated. Refer to new event BUS_LOCK.BLOCK_CYCLES event=0x63,period=200003,umask=2 10 bus_lock.cycles_self_block other This event is deprecated. Refer to new event BUS_LOCK.LOCK_CYCLES event=0x63,period=200003,umask=1 10 bus_lock.lock_cycles other Counts the number of unhalted cycles a core is blocked due to an accepted lock it issued event=0x63,period=200003,umask=1 00 Counts the number of unhalted cycles a core is blocked due to an accepted lock it issued. Counts on a per core basis bus_lock.self_locks other Counts the number of bus locks a core issued its self (e.g. lock to UC or Split Lock) and does not include cache locks event=0x63,edge=1,period=200003 00 Counts the number of bus locks a core issued its self (e.g. lock to UC or Split Lock) and does not include cache locks. Counts on a per core basis c0_stalls.load_dram_hit other This event is deprecated. Refer to new event MEM_BOUND_STALLS.LOAD_DRAM_HIT event=0x34,period=200003,umask=4 10 c0_stalls.load_l2_hit other This event is deprecated. Refer to new event MEM_BOUND_STALLS.LOAD_L2_HIT event=0x34,period=200003,umask=1 10 c0_stalls.load_llc_hit other This event is deprecated. Refer to new event MEM_BOUND_STALLS.LOAD_LLC_HIT event=0x34,period=200003,umask=2 10 hw_interrupts.masked other Counts the number of core cycles during which interrupts are masked (disabled) event=0xcb,period=200003,umask=2 00 Counts the number of core cycles during which interrupts are masked (disabled). Increments by 1 each core cycle that EFLAGS.IF is 0, regardless of whether interrupts are pending or not hw_interrupts.pending_and_masked other Counts the number of core cycles during which there are pending interrupts while interrupts are masked (disabled) event=0xcb,period=200003,umask=4 00 Counts the number of core cycles during which there are pending interrupts while interrupts are masked (disabled). Increments by 1 each core cycle that both EFLAGS.IF is 0 and an INTR is pending (which means the APIC is telling the ROB to cause an INTR). This event does not increment if EFLAGS.IF is 0 but all interrupt in the APICs Interrupt Request Register (IRR) are inhibited by the PPR (thus either by ISRV or TPR) because in these cases the interrupts would be held up in the APIC and would not be pended to the ROB. This event does count when an interrupt is only inhibited by MOV/POP SS state machines or the STI state machine. These extra inhibits only last for a single instructions and would not be important hw_interrupts.received other Counts the number of hardware interrupts received by the processor event=0xcb,period=203,umask=1 00 ocr.all_code_rd.any_response other Counts all code reads that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x10044 00 ocr.all_code_rd.dram other Counts all code reads that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x184000044 00 ocr.all_code_rd.local_dram other Counts all code reads that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x184000044 00 ocr.all_code_rd.outstanding other Counts all code reads that have an outstanding request. Returns the number of cycles until the response is received (i.e. XQ to XQ latency) event=0xb7,period=100003,umask=1,offcore_rsp=0x8000000000000044 00 ocr.corewb_m.any_response other Counts modified writebacks from L1 cache and L2 cache that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x3000000010000 00 ocr.corewb_m.outstanding other Counts modified writebacks from L1 cache and L2 cache that have an outstanding request. Returns the number of cycles until the response is received (i.e. XQ to XQ latency) event=0xb7,period=100003,umask=1,offcore_rsp=0x8003000000000000 00 ocr.demand_code_rd.dram other Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x184000004 00 ocr.demand_code_rd.local_dram other Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x184000004 00 ocr.demand_data_and_l1pf_rd.any_response other Counts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x10001 00 ocr.demand_data_and_l1pf_rd.dram other Counts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x184000001 00 ocr.demand_data_and_l1pf_rd.local_dram other Counts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x184000001 00 ocr.demand_data_and_l1pf_rd.outstanding other Counts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that have an outstanding request. Returns the number of cycles until the response is received (i.e. XQ to XQ latency) event=0xb7,period=100003,umask=1,offcore_rsp=0x8000000000000001 00 ocr.demand_data_rd.any_response other This event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.ANY_RESPONSE event=0xb7,period=100003,umask=1,offcore_rsp=0x10001 10 ocr.demand_data_rd.dram other This event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x184000001 10 ocr.demand_data_rd.local_dram other This event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.LOCAL_DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x184000001 10 ocr.demand_data_rd.outstanding other This event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.OUTSTANDING event=0xb7,period=100003,umask=1,offcore_rsp=0x8000000000000001 10 ocr.demand_rfo.dram other Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x184000002 00 ocr.demand_rfo.local_dram other Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x184000002 00 ocr.demand_rfo.outstanding other Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that have an outstanding request. Returns the number of cycles until the response is received (i.e. XQ to XQ latency) event=0xb7,period=100003,umask=1,offcore_rsp=0x8000000000000002 00 ocr.hwpf_l1d_and_swpf.any_response other Counts L1 data cache hardware prefetches and software prefetches (except PREFETCHW and PFRFO) that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x10400 00 ocr.hwpf_l2_code_rd.any_response other Counts L2 cache hardware prefetch code reads (written to the L2 cache only) that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x10040 00 ocr.hwpf_l2_code_rd.dram other Counts L2 cache hardware prefetch code reads (written to the L2 cache only) that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x184000040 00 ocr.hwpf_l2_code_rd.local_dram other Counts L2 cache hardware prefetch code reads (written to the L2 cache only) that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x184000040 00 ocr.hwpf_l2_code_rd.outstanding other Counts L2 cache hardware prefetch code reads (written to the L2 cache only) that have an outstanding request. Returns the number of cycles until the response is received (i.e. XQ to XQ latency) event=0xb7,period=100003,umask=1,offcore_rsp=0x8000000000000040 00 ocr.hwpf_l2_data_rd.any_response other Counts L2 cache hardware prefetch data reads (written to the L2 cache only) that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x10010 00 ocr.hwpf_l2_data_rd.dram other Counts L2 cache hardware prefetch data reads (written to the L2 cache only) that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x184000010 00 ocr.hwpf_l2_data_rd.local_dram other Counts L2 cache hardware prefetch data reads (written to the L2 cache only) that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x184000010 00 ocr.hwpf_l2_rfo.any_response other Counts L2 cache hardware prefetch RFOs (written to the L2 cache only) that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x10020 00 ocr.hwpf_l2_rfo.dram other Counts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x184000020 00 ocr.hwpf_l2_rfo.local_dram other Counts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x184000020 00 ocr.hwpf_l2_rfo.outstanding other Counts L2 cache hardware prefetch RFOs (written to the L2 cache only) that have an outstanding request. Returns the number of cycles until the response is received (i.e. XQ to XQ latency) event=0xb7,period=100003,umask=1,offcore_rsp=0x8000000000000020 00 ocr.l1wb_m.any_response other Counts modified writebacks from L1 cache that miss the L2 cache that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x1000000010000 00 ocr.l2wb_m.any_response other Counts modified writeBacks from L2 cache that miss the L3 cache that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x2000000010000 00 ocr.other.any_response other Counts miscellaneous requests, such as I/O accesses, that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x18000 00 ocr.prefetches.any_response other Counts all hardware and software prefetches that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x10470 00 ocr.reads_to_core.any_response other Counts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x10477 00 ocr.reads_to_core.dram other Counts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x184000477 00 ocr.reads_to_core.local_dram other Counts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x184000477 00 ocr.reads_to_core.outstanding other Counts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that have an outstanding request. Returns the number of cycles until the response is received (i.e. XQ to XQ latency) event=0xb7,period=100003,umask=1,offcore_rsp=0x8000000000000477 00 ocr.uc_rd.any_response other Counts uncached memory reads that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x100000010000 00 ocr.uc_rd.dram other Counts uncached memory reads that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x100184000000 00 ocr.uc_rd.local_dram other Counts uncached memory reads that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x100184000000 00 ocr.uc_rd.outstanding other Counts uncached memory reads that have an outstanding request. Returns the number of cycles until the response is received (i.e. XQ to XQ latency) event=0xb7,period=100003,umask=1,offcore_rsp=0x8000100000000000 00 ocr.uc_wr.any_response other Counts uncached memory writes that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x200000010000 00 br_inst_retired.all_branches pipeline Counts the total number of branch instructions retired for all branch types (Precise event) event=0xc4,period=200003 00 Counts the total number of instructions in which the instruction pointer (IP) of the processor is resteered due to a branch instruction and the branch instruction successfully retires. All branch type instructions are accounted for (Precise event) br_inst_retired.call pipeline Counts the number of near CALL branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xf9 00 br_inst_retired.far_branch pipeline Counts the number of far branch instructions retired, includes far jump, far call and return, and interrupt call and return (Precise event) event=0xc4,period=200003,umask=0xbf 00 br_inst_retired.ind_call pipeline Counts the number of near indirect CALL branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xfb 00 br_inst_retired.jcc pipeline Counts the number of retired JCC (Jump on Conditional Code) branch instructions retired, includes both taken and not taken branches (Precise event) event=0xc4,period=200003,umask=0x7e 00 br_inst_retired.non_return_ind pipeline Counts the number of near indirect JMP and near indirect CALL branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xeb 00 br_inst_retired.rel_call pipeline Counts the number of near relative CALL branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xfd 00 br_inst_retired.return pipeline Counts the number of near RET branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xf7 00 br_inst_retired.taken_jcc pipeline Counts the number of taken JCC (Jump on Conditional Code) branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xfe 00 br_misp_retired.all_branches pipeline Counts the total number of mispredicted branch instructions retired for all branch types (Precise event) event=0xc5,period=200003 00 Counts the total number of mispredicted branch instructions retired. All branch type instructions are accounted for. Prediction of the branch target address enables the processor to begin executing instructions before the non-speculative execution path is known. The branch prediction unit (BPU) predicts the target address based on the instruction pointer (IP) of the branch and on the execution path through which execution reached this IP. A branch misprediction occurs when the prediction is wrong, and results in discarding all instructions executed in the speculative path and re-fetching from the correct path (Precise event) br_misp_retired.ind_call pipeline Counts the number of mispredicted near indirect CALL branch instructions retired (Precise event) event=0xc5,period=200003,umask=0xfb 00 br_misp_retired.jcc pipeline Counts the number of mispredicted JCC (Jump on Conditional Code) branch instructions retired (Precise event) event=0xc5,period=200003,umask=0x7e 00 br_misp_retired.non_return_ind pipeline Counts the number of mispredicted near indirect JMP and near indirect CALL branch instructions retired (Precise event) event=0xc5,period=200003,umask=0xeb 00 br_misp_retired.return pipeline Counts the number of mispredicted near RET branch instructions retired (Precise event) event=0xc5,period=200003,umask=0xf7 00 br_misp_retired.taken_jcc pipeline Counts the number of mispredicted taken JCC (Jump on Conditional Code) branch instructions retired (Precise event) event=0xc5,period=200003,umask=0xfe 00 btclear.any pipeline Counts the total number of BTCLEARS event=0xe8,period=200003 00 Counts the total number of BTCLEARS which occurs when the Branch Target Buffer (BTB) predicts a taken branch cpu_clk_unhalted.ref pipeline Counts the number of unhalted reference clock cycles at TSC frequency event=0x0,umask=0x03,period=2000003 00 Counts the number of reference cycles that the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. This event is not affected by core frequency changes and increments at a fixed frequency that is also used for the Time Stamp Counter (TSC). This event uses fixed counter 2 cycles_div_busy.any pipeline This event is deprecated event=0xcd,period=2000003 10 cycles_div_busy.idiv pipeline Counts the number of cycles the integer divider is busy event=0xcd,period=200003,umask=1 00 Counts the number of cycles the integer divider is busy. Does not imply a stall waiting for the divider inst_retired.any pipeline Counts the total number of instructions retired. (Fixed event) (Precise event) event=0xc0,period=2000003 00 Counts the total number of instructions that retired. For instructions that consist of multiple uops, this event counts the retirement of the last uop of the instruction. This event continues counting during hardware interrupts, traps, and inside interrupt handlers. This event uses fixed counter 0 (Precise event) inst_retired.any_p pipeline Counts the total number of instructions retired (Precise event) event=0xc0,period=2000003 00 Counts the total number of instructions that retired. For instructions that consist of multiple uops, this event counts the retirement of the last uop of the instruction. This event continues counting during hardware interrupts, traps, and inside interrupt handlers. This event uses a programmable general purpose performance counter (Precise event) ld_blocks.4k_alias pipeline Counts the number of retired loads that are blocked because it initially appears to be store forward blocked, but subsequently is shown not to be blocked based on 4K alias check (Precise event) event=3,period=1000003,umask=4 00 ld_blocks.all pipeline Counts the number of retired loads that are blocked for any of the following reasons: DTLB miss, address alias, store forward or data unknown (includes memory disambiguation blocks and ESP consuming load blocks) (Precise event) event=3,period=1000003,umask=0x10 00 ld_blocks.data_unknown pipeline Counts the number of retired loads that are blocked because its address exactly matches an older store whose data is not ready (Precise event) event=3,period=1000003,umask=1 00 ld_blocks.store_forward pipeline Counts the number of retired loads that are blocked because its address partially overlapped with an older store (Precise event) event=3,period=1000003,umask=2 00 machine_clears.any pipeline Counts the total number of machine clears for any reason including, but not limited to, memory ordering, memory disambiguation, SMC, and FP assist event=0xc3,period=20003 00 topdown_bad_speculation.all pipeline Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear event=0x73,period=1000003,umask=6 00 Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear. Only issue slots wasted due to fast nukes such as memory ordering nukes are counted. Other nukes are not accounted for. Counts all issue slots blocked during this recovery window including relevant microcode flows and while uops are not yet available in the instruction queue (IQ) even if an FE_bound event occurs during this period. Also includes the issue slots that were consumed by the backend but were thrown away because they were younger than the mispredict or machine clear topdown_bad_speculation.machine_clears pipeline Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a machine clear (nuke) of any kind including memory ordering and memory disambiguation event=0x73,period=1000003,umask=2 00 topdown_bad_speculation.monuke pipeline This event is deprecated. Refer to new event TOPDOWN_BAD_SPECULATION.FASTNUKE event=0x73,period=1000003,umask=2 10 topdown_be_bound.store_buffer pipeline This event is deprecated event=0x74,period=1000003,umask=4 10 topdown_retiring.all pipeline Counts the total number of consumed retirement slots (Precise event) event=0xc2,period=1000003 00 uops_retired.all pipeline Counts the total number of uops retired (Precise event) event=0xc2,period=2000003 00 uops_retired.idiv pipeline Counts the number of integer divide uops retired (Precise event) event=0xc2,period=2000003,umask=0x10 00 uops_retired.ms pipeline Counts the number of uops that are from complex flows issued by the micro-sequencer (MS) (Precise event) event=0xc2,period=2000003,umask=1 00 Counts the number of uops that are from complex flows issued by the Microcode Sequencer (MS). This includes uops from flows due to complex instructions, faults, assists, and inserted flows (Precise event) uops_retired.x87 pipeline Counts the number of x87 uops retired, includes those in MS flows (Precise event) event=0xc2,period=2000003,umask=2 00 dtlb_load_misses.pde_cache_miss virtual memory Counts the number of page walks due to loads that miss the PDE (Page Directory Entry) cache event=8,period=200003,umask=0x80 00 dtlb_load_misses.stlb_hit virtual memory Counts the number of first level TLB misses but second level hits due to a demand load that did not start a page walk. Account for all page sizes. Will result in a DTLB write from STLB event=8,period=200003,umask=0x20 00 dtlb_load_misses.walk_completed_1g virtual memory Counts the number of page walks completed due to load DTLB misses to a 1G page event=8,period=200003,umask=8 00 Counts the number of page walks completed due to loads (including SW prefetches) whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 1GB pages. Includes page walks that page fault dtlb_load_misses.walk_pending virtual memory Counts the number of page walks outstanding in the page miss handler (PMH) for demand loads every cycle event=8,period=200003,umask=0x10 00 Counts the number of page walks outstanding in the page miss handler (PMH) for demand loads every cycle. A page walk is outstanding from start till PMH becomes idle again (ready to serve next walk). Includes EPT-walk intervals dtlb_store_misses.pde_cache_miss virtual memory Counts the number of page walks due to stores that miss the PDE (Page Directory Entry) cache event=0x49,period=2000003,umask=0x80 00 dtlb_store_misses.stlb_hit virtual memory Counts the number of first level TLB misses but second level hits due to stores that did not start a page walk. Account for all pages sizes. Will result in a DTLB write from STLB event=0x49,period=2000003,umask=0x20 00 dtlb_store_misses.walk_completed virtual memory Counts the number of page walks completed due to store DTLB misses to any page size event=0x49,period=200003,umask=0xe 00 Counts the number of page walks completed due to stores whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to any page size. Includes page walks that page fault dtlb_store_misses.walk_completed_1g virtual memory Counts the number of page walks completed due to store DTLB misses to a 1G page event=0x49,period=200003,umask=8 00 Counts the number of page walks completed due to stores whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 1G pages. Includes page walks that page fault dtlb_store_misses.walk_pending virtual memory Counts the number of page walks outstanding in the page miss handler (PMH) for stores every cycle event=0x49,period=200003,umask=0x10 00 Counts the number of page walks outstanding in the page miss handler (PMH) for stores every cycle. A page walk is outstanding from start till PMH becomes idle again (ready to serve next walk). Includes EPT-walk intervals ept.epde_hit virtual memory Counts the number of Extended Page Directory Entry hits event=0x4f,period=2000003,umask=1 00 Counts the number of Extended Page Directory Entry hits. The Extended Page Directory cache is used by Virtual Machine operating systems while the guest operating systems use the standard TLB caches ept.epde_miss virtual memory Counts the number of Extended Page Directory Entry misses event=0x4f,period=2000003,umask=2 00 Counts the number Extended Page Directory Entry misses. The Extended Page Directory cache is used by Virtual Machine operating systems while the guest operating systems use the standard TLB caches ept.epdpe_hit virtual memory Counts the number of Extended Page Directory Pointer Entry hits event=0x4f,period=2000003,umask=4 00 Counts the number Extended Page Directory Pointer Entry hits. The Extended Page Directory cache is used by Virtual Machine operating systems while the guest operating systems use the standard TLB caches ept.epdpe_miss virtual memory Counts the number of Extended Page Directory Pointer Entry misses event=0x4f,period=2000003,umask=8 00 Counts the number Extended Page Directory Pointer Entry misses. The Extended Page Directory cache is used by Virtual Machine operating systems while the guest operating systems use the standard TLB caches ept.walk_pending virtual memory Counts the number of page walks outstanding for an Extended Page table walk including GTLB hits per cycle event=0x4f,period=200003,umask=0x10 00 Counts the number of page walks outstanding for an Extended Page table walk including GTLB hits per cycle. The Extended Page Directory cache is used by Virtual Machine operating systems while the guest operating systems use the standard TLB caches itlb.fills virtual memory Counts the number of times there was an ITLB miss and a new translation was filled into the ITLB event=0x81,period=200003,umask=4 00 Counts the number of times the machine was unable to find a translation in the Instruction Translation Lookaside Buffer (ITLB) and a new translation was filled into the ITLB. The event is speculative in nature, but will not count translations (page walks) that are begun and not finished, or translations that are finished but not filled into the ITLB itlb_misses.walk_completed_1g virtual memory Counts the number of page walks completed due to instruction fetch misses to a 1G page event=0x85,period=200003,umask=8 00 Counts the number of page walks completed due to instruction fetches whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 1G pages. Includes page walks that page fault itlb_misses.walk_pending virtual memory Counts the number of page walks outstanding in the page miss handler (PMH) for instruction fetches every cycle event=0x85,period=200003,umask=0x10 00 Counts the number of page walks outstanding in the page miss handler (PMH) for instruction fetches every cycle. A page walk is outstanding from start till PMH becomes idle again (ready to serve next walk) ld_blocks.dtlb_miss virtual memory Counts the number of retired loads that are blocked due to a first level TLB miss (Precise event) event=3,period=1000003,umask=8 00 mem_uops_retired.dtlb_miss virtual memory Counts the number of memory uops retired that missed in the second level TLB Supports address when precise (Precise event) event=0xd0,period=200003,umask=0x13 00 mem_uops_retired.dtlb_miss_loads virtual memory Counts the number of load uops retired that miss in the second Level TLB Supports address when precise (Precise event) event=0xd0,period=200003,umask=0x11 00 mem_uops_retired.dtlb_miss_stores virtual memory Counts the number of store uops retired that miss in the second level TLB Supports address when precise (Precise event) event=0xd0,period=200003,umask=0x12 00 l2_rqsts.all_demand_references cache Demand requests to L2 cache event=0x24,period=200003,umask=0xe7 00 Counts demand requests to L2 cache mem_load_l3_miss_retired.remote_dram cache MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM Supports address when precise event=0xd3,period=1000003,umask=2 00 mem_load_l3_miss_retired.remote_hitm cache MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM Supports address when precise event=0xd3,period=1000003,umask=4 00 ocr.demand_code_rd.l3_hit cache Counts demand instruction fetches and L1 instruction cache prefetches that hit in the L3 or were snooped from another core's caches on the same socket event=0x2a,period=100003,umask=1,offcore_rsp=0x3F803C0004 00 ocr.demand_code_rd.l3_hit.snoop_hitm cache Counts demand instruction fetches and L1 instruction cache prefetches that resulted in a snoop hit a modified line in another core's caches which forwarded the data event=0x2a,period=100003,umask=1,offcore_rsp=0x10003C0004 00 ocr.demand_code_rd.snc_cache.hitm cache Counts demand instruction fetches and L1 instruction cache prefetches that hit a modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0x2a,period=100003,umask=1,offcore_rsp=0x1008000004 00 ocr.demand_code_rd.snc_cache.hit_with_fwd cache Counts demand instruction fetches and L1 instruction cache prefetches that either hit a non-modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0x2a,period=100003,umask=1,offcore_rsp=0x808000004 00 ocr.demand_data_rd.l3_hit cache Counts demand data reads that hit in the L3 or were snooped from another core's caches on the same socket event=0x2a,period=100003,umask=1,offcore_rsp=0x3F803C0001 00 ocr.demand_data_rd.l3_hit.snoop_hitm cache Counts demand data reads that resulted in a snoop hit a modified line in another core's caches which forwarded the data event=0x2a,period=100003,umask=1,offcore_rsp=0x10003C0001 00 ocr.demand_data_rd.l3_hit.snoop_hit_no_fwd cache Counts demand data reads that resulted in a snoop that hit in another core, which did not forward the data event=0x2a,period=100003,umask=1,offcore_rsp=0x4003C0001 00 ocr.demand_data_rd.l3_hit.snoop_hit_with_fwd cache Counts demand data reads that resulted in a snoop hit in another core's caches which forwarded the unmodified data to the requesting core event=0x2a,period=100003,umask=1,offcore_rsp=0x8003C0001 00 ocr.demand_data_rd.remote_cache.snoop_hitm cache Counts demand data reads that were supplied by a cache on a remote socket where a snoop hit a modified line in another core's caches which forwarded the data event=0x2a,period=100003,umask=1,offcore_rsp=0x1030000001 00 ocr.demand_data_rd.remote_cache.snoop_hit_with_fwd cache Counts demand data reads that were supplied by a cache on a remote socket where a snoop hit in another core's caches which forwarded the unmodified data to the requesting core event=0x2a,period=100003,umask=1,offcore_rsp=0x830000001 00 ocr.demand_data_rd.snc_cache.hitm cache Counts demand data reads that hit a modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0x2a,period=100003,umask=1,offcore_rsp=0x1008000001 00 ocr.demand_data_rd.snc_cache.hit_with_fwd cache Counts demand data reads that either hit a non-modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0x2a,period=100003,umask=1,offcore_rsp=0x808000001 00 ocr.demand_rfo.l3_hit cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit in the L3 or were snooped from another core's caches on the same socket event=0x2a,period=100003,umask=1,offcore_rsp=0x3F803C0002 00 ocr.demand_rfo.l3_hit.snoop_hitm cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that resulted in a snoop hit a modified line in another core's caches which forwarded the data event=0x2a,period=100003,umask=1,offcore_rsp=0x10003C0002 00 ocr.demand_rfo.snc_cache.hitm cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit a modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0x2a,period=100003,umask=1,offcore_rsp=0x1008000002 00 ocr.demand_rfo.snc_cache.hit_with_fwd cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that either hit a non-modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0x2a,period=100003,umask=1,offcore_rsp=0x808000002 00 ocr.hwpf_l3.l3_hit cache Counts hardware prefetches to the L3 only that hit in the L3 or were snooped from another core's caches on the same socket event=0x2a,period=100003,umask=1,offcore_rsp=0x80082380 00 ocr.reads_to_core.l3_hit cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that hit in the L3 or were snooped from another core's caches on the same socket event=0x2a,period=100003,umask=1,offcore_rsp=0x3F003C4477 00 ocr.reads_to_core.l3_hit.snoop_hitm cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that resulted in a snoop hit a modified line in another core's caches which forwarded the data event=0x2a,period=100003,umask=1,offcore_rsp=0x10003C4477 00 ocr.reads_to_core.l3_hit.snoop_hit_no_fwd cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that resulted in a snoop that hit in another core, which did not forward the data event=0x2a,period=100003,umask=1,offcore_rsp=0x4003C4477 00 ocr.reads_to_core.l3_hit.snoop_hit_with_fwd cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that resulted in a snoop hit in another core's caches which forwarded the unmodified data to the requesting core event=0x2a,period=100003,umask=1,offcore_rsp=0x8003C4477 00 ocr.reads_to_core.remote_cache.snoop_fwd cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by a cache on a remote socket where a snoop was sent and data was returned (Modified or Not Modified) event=0x2a,period=100003,umask=1,offcore_rsp=0x1830004477 00 ocr.reads_to_core.remote_cache.snoop_hitm cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by a cache on a remote socket where a snoop hit a modified line in another core's caches which forwarded the data event=0x2a,period=100003,umask=1,offcore_rsp=0x1030004477 00 ocr.reads_to_core.remote_cache.snoop_hit_with_fwd cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by a cache on a remote socket where a snoop hit in another core's caches which forwarded the unmodified data to the requesting core event=0x2a,period=100003,umask=1,offcore_rsp=0x830004477 00 ocr.reads_to_core.snc_cache.hitm cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that hit a modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0x2a,period=100003,umask=1,offcore_rsp=0x1008004477 00 ocr.reads_to_core.snc_cache.hit_with_fwd cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that either hit a non-modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0x2a,period=100003,umask=1,offcore_rsp=0x808004477 00 ocr.rfo_to_core.l3_hit_m cache Counts demand reads for ownership (RFO), hardware prefetch RFOs (which bring data to L2), and software prefetches for exclusive ownership (PREFETCHW) that hit to a (M)odified cacheline in the L3 or snoop filter event=0x2a,period=100003,umask=1,offcore_rsp=0x1F80040022 00 ocr.streaming_wr.l3_hit cache Counts streaming stores that hit in the L3 or were snooped from another core's caches on the same socket event=0x2a,period=100003,umask=1,offcore_rsp=0x80080800 00 offcore_requests_outstanding.all_data_rd cache This event is deprecated. Refer to new event OFFCORE_REQUESTS_OUTSTANDING.DATA_RD event=0x20,period=1000003,umask=8 10 offcore_requests_outstanding.cycles_with_data_rd cache OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DATA_RD event=0x20,cmask=1,period=1000003,umask=8 00 offcore_requests_outstanding.cycles_with_demand_rfo cache OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO event=0x20,cmask=1,period=1000003,umask=4 00 offcore_requests_outstanding.data_rd cache OFFCORE_REQUESTS_OUTSTANDING.DATA_RD event=0x20,period=1000003,umask=8 00 fp_arith_inst_retired.512b_packed_double floating point Counts number of SSE/AVX computational 512-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT14 RCP14 FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=0x40 00 Number of SSE/AVX computational 512-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT14 RCP14 FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.512b_packed_single floating point Counts number of SSE/AVX computational 512-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 16 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT14 RCP14 FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=0x80 00 Number of SSE/AVX computational 512-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 16 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT14 RCP14 FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.8_flops floating point Number of SSE/AVX computational 256-bit packed single precision and 512-bit packed double precision FP instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, 1 for each element. Applies to SSE* and AVX* packed single precision and double precision FP instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RSQRT14 RCP RCP14 DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=0x60 00 Number of SSE/AVX computational 256-bit packed single precision and 512-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed single precision and double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RSQRT14 RCP RCP14 DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired2.128b_packed_half floating point FP_ARITH_INST_RETIRED2.128B_PACKED_HALF event=0xcf,period=100003,umask=4 00 fp_arith_inst_retired2.256b_packed_half floating point FP_ARITH_INST_RETIRED2.256B_PACKED_HALF event=0xcf,period=100003,umask=8 00 fp_arith_inst_retired2.512b_packed_half floating point FP_ARITH_INST_RETIRED2.512B_PACKED_HALF event=0xcf,period=100003,umask=0x10 00 fp_arith_inst_retired2.complex_scalar_half floating point FP_ARITH_INST_RETIRED2.COMPLEX_SCALAR_HALF event=0xcf,period=100003,umask=2 00 fp_arith_inst_retired2.scalar floating point Number of all Scalar Half-Precision FP arithmetic instructions(1) retired - regular and complex event=0xcf,period=100003,umask=3 00 FP_ARITH_INST_RETIRED2.SCALAR fp_arith_inst_retired2.scalar_half floating point FP_ARITH_INST_RETIRED2.SCALAR_HALF event=0xcf,period=100003,umask=1 00 fp_arith_inst_retired2.vector floating point Number of all Vector (also called packed) Half-Precision FP arithmetic instructions(1) retired event=0xcf,period=100003,umask=0x1c 00 FP_ARITH_INST_RETIRED2.VECTOR ocr.demand_code_rd.l3_miss memory Counts demand instruction fetches and L1 instruction cache prefetches that were not supplied by the local socket's L1, L2, or L3 caches event=0x2a,period=100003,umask=1,offcore_rsp=0x3FBFC00004 00 ocr.demand_data_rd.l3_miss memory Counts demand data reads that were not supplied by the local socket's L1, L2, or L3 caches event=0x2a,period=100003,umask=1,offcore_rsp=0x3FBFC00001 00 ocr.demand_rfo.l3_miss memory Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the local socket's L1, L2, or L3 caches event=0x2a,period=100003,umask=1,offcore_rsp=0x3F3FC00002 00 ocr.hwpf_l3.l3_miss memory Counts hardware prefetches to the L3 only that missed the local socket's L1, L2, and L3 caches event=0x2a,period=100003,umask=1,offcore_rsp=0x94002380 00 ocr.hwpf_l3.l3_miss_local memory Counts hardware prefetches to the L3 only that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locally event=0x2a,period=100003,umask=1,offcore_rsp=0x84002380 00 ocr.reads_to_core.l3_miss memory Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were not supplied by the local socket's L1, L2, or L3 caches event=0x2a,period=100003,umask=1,offcore_rsp=0x3F3FC04477 00 ocr.reads_to_core.l3_miss_local memory Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locally event=0x2a,period=100003,umask=1,offcore_rsp=0x3F04C04477 00 ocr.reads_to_core.l3_miss_local_socket memory Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that missed the L3 Cache and were supplied by the local socket (DRAM or PMM), whether or not in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts PMM or DRAM accesses that are controlled by the close or distant SNC Cluster. It does not count misses to the L3 which go to Local CXL Type 2 Memory or Local Non DRAM event=0x2a,period=100003,umask=1,offcore_rsp=0x70CC04477 00 ocr.streaming_wr.l3_miss memory Counts streaming stores that missed the local socket's L1, L2, and L3 caches event=0x2a,period=100003,umask=1,offcore_rsp=0x94000800 00 ocr.streaming_wr.l3_miss_local memory Counts streaming stores that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locally event=0x2a,period=100003,umask=1,offcore_rsp=0x84000800 00 rtm_retired.aborted memory Number of times an RTM execution aborted event=0xc9,period=100003,umask=4 00 Counts the number of times RTM abort was triggered rtm_retired.aborted_events memory Number of times an RTM execution aborted due to none of the previous 3 categories (e.g. interrupt) event=0xc9,period=100003,umask=0x80 00 Counts the number of times an RTM execution aborted due to none of the previous 3 categories (e.g. interrupt) rtm_retired.aborted_mem memory Number of times an RTM execution aborted due to various memory events (e.g. read/write capacity and conflicts) event=0xc9,period=100003,umask=8 00 Counts the number of times an RTM execution aborted due to various memory events (e.g. read/write capacity and conflicts) rtm_retired.aborted_memtype memory Number of times an RTM execution aborted due to incompatible memory type event=0xc9,period=100003,umask=0x40 00 Counts the number of times an RTM execution aborted due to incompatible memory type rtm_retired.aborted_unfriendly memory Number of times an RTM execution aborted due to HLE-unfriendly instructions event=0xc9,period=100003,umask=0x20 00 Counts the number of times an RTM execution aborted due to HLE-unfriendly instructions rtm_retired.commit memory Number of times an RTM execution successfully committed event=0xc9,period=100003,umask=2 00 Counts the number of times RTM commit succeeded rtm_retired.start memory Number of times an RTM execution started event=0xc9,period=100003,umask=1 00 Counts the number of times we entered an RTM region. Does not count nested transactions tx_mem.abort_capacity_read memory Speculatively counts the number of TSX aborts due to a data capacity limitation for transactional reads event=0x54,period=100003,umask=0x80 00 Speculatively counts the number of Transactional Synchronization Extensions (TSX) aborts due to a data capacity limitation for transactional reads tx_mem.abort_capacity_write memory Speculatively counts the number of TSX aborts due to a data capacity limitation for transactional writes event=0x54,period=100003,umask=2 00 Speculatively counts the number of Transactional Synchronization Extensions (TSX) aborts due to a data capacity limitation for transactional writes tx_mem.abort_conflict memory Number of times a transactional abort was signaled due to a data conflict on a transactionally accessed address event=0x54,period=100003,umask=1 00 Counts the number of times a TSX line had a cache conflict exe.amx_busy other Counts the cycles where the AMX (Advance Matrix Extension) unit is busy performing an operation event=0xb7,period=2000003,umask=2 00 ocr.demand_code_rd.any_response other Counts demand instruction fetches and L1 instruction cache prefetches that have any type of response event=0x2a,period=100003,umask=1,offcore_rsp=0x10004 00 ocr.demand_code_rd.dram other Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAM event=0x2a,period=100003,umask=1,offcore_rsp=0x73C000004 00 ocr.demand_code_rd.local_dram other Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Cluster event=0x2a,period=100003,umask=1,offcore_rsp=0x104000004 00 ocr.demand_code_rd.snc_dram other Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) mode event=0x2a,period=100003,umask=1,offcore_rsp=0x708000004 00 ocr.demand_data_rd.dram other Counts demand data reads that were supplied by DRAM event=0x2a,period=100003,umask=1,offcore_rsp=0x73C000001 00 ocr.demand_data_rd.local_dram other Counts demand data reads that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Cluster event=0x2a,period=100003,umask=1,offcore_rsp=0x104000001 00 ocr.demand_data_rd.remote_dram other Counts demand data reads that were supplied by DRAM attached to another socket event=0x2a,period=100003,umask=1,offcore_rsp=0x730000001 00 ocr.demand_data_rd.snc_dram other Counts demand data reads that were supplied by DRAM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) mode event=0x2a,period=100003,umask=1,offcore_rsp=0x708000001 00 ocr.demand_rfo.any_response other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that have any type of response event=0x2a,period=100003,umask=1,offcore_rsp=0x3F3FFC0002 00 ocr.demand_rfo.dram other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAM event=0x2a,period=100003,umask=1,offcore_rsp=0x73C000002 00 ocr.demand_rfo.local_dram other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Cluster event=0x2a,period=100003,umask=1,offcore_rsp=0x104000002 00 ocr.demand_rfo.snc_dram other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) mode event=0x2a,period=100003,umask=1,offcore_rsp=0x708000002 00 ocr.hwpf_l1d.any_response other Counts data load hardware prefetch requests to the L1 data cache that have any type of response event=0x2a,period=100003,umask=1,offcore_rsp=0x10400 00 ocr.hwpf_l2.any_response other Counts hardware prefetches (which bring data to L2) that have any type of response event=0x2a,period=100003,umask=1,offcore_rsp=0x10070 00 ocr.hwpf_l3.any_response other Counts hardware prefetches to the L3 only that have any type of response event=0x2a,period=100003,umask=1,offcore_rsp=0x12380 00 ocr.hwpf_l3.remote other Counts hardware prefetches to the L3 only that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline was homed in a remote socket event=0x2a,period=100003,umask=1,offcore_rsp=0x90002380 00 ocr.modified_write.any_response other Counts writebacks of modified cachelines and streaming stores that have any type of response event=0x2a,period=100003,umask=1,offcore_rsp=0x10808 00 ocr.reads_to_core.any_response other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that have any type of response event=0x2a,period=100003,umask=1,offcore_rsp=0x3F3FFC4477 00 ocr.reads_to_core.dram other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM event=0x2a,period=100003,umask=1,offcore_rsp=0x73C004477 00 ocr.reads_to_core.local_dram other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Cluster event=0x2a,period=100003,umask=1,offcore_rsp=0x104004477 00 ocr.reads_to_core.local_socket_dram other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM attached to this socket, whether or not in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts DRAM accesses that are controlled by the close or distant SNC Cluster event=0x2a,period=100003,umask=1,offcore_rsp=0x70C004477 00 ocr.reads_to_core.remote other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were not supplied by the local socket's L1, L2, or L3 caches and were supplied by a remote socket event=0x2a,period=100003,umask=1,offcore_rsp=0x3F33004477 00 ocr.reads_to_core.remote_dram other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM attached to another socket event=0x2a,period=100003,umask=1,offcore_rsp=0x730004477 00 ocr.reads_to_core.remote_memory other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM or PMM attached to another socket event=0x2a,period=100003,umask=1,offcore_rsp=0x733004477 00 ocr.reads_to_core.snc_dram other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) mode event=0x2a,period=100003,umask=1,offcore_rsp=0x708004477 00 ocr.write_estimate.memory other Counts Demand RFOs, ItoM's, PREFECTHW's, Hardware RFO Prefetches to the L1/L2 and Streaming stores that likely resulted in a store to Memory (DRAM or PMM) event=0x2a,period=100003,umask=1,offcore_rsp=0xFBFF80822 00 int_misc.mba_stalls pipeline INT_MISC.MBA_STALLS event=0xad,period=1000003,umask=0x20 00 uops_executed.core pipeline Number of uops executed on the core event=0xb1,period=2000003,umask=2 00 Counts the number of uops executed from any thread unc_cha_bypass_cha_imc.intermediate uncore cache CHA to iMC Bypass : Intermediate bypass Taken event=0x57,umask=2 01 CHA to iMC Bypass : Intermediate bypass Taken : Counts the number of times when the CHA was able to bypass HA pipe on the way to iMC. This is a latency optimization for situations when there is light loadings on the memory subsystem. This can be filtered by when the bypass was taken and when it was not. : Filter for transactions that succeeded in taking the intermediate bypass unc_cha_bypass_cha_imc.not_taken uncore cache CHA to iMC Bypass : Not Taken event=0x57,umask=4 01 CHA to iMC Bypass : Not Taken : Counts the number of times when the CHA was able to bypass HA pipe on the way to iMC. This is a latency optimization for situations when there is light loadings on the memory subsystem. This can be filtered by when the bypass was taken and when it was not. : Filter for transactions that could not take the bypass, and issues a read to memory. Note that transactions that did not take the bypass but did not issue read to memory will not be counted unc_cha_bypass_cha_imc.taken uncore cache CHA to iMC Bypass : Taken event=0x57,umask=1 01 CHA to iMC Bypass : Taken : Counts the number of times when the CHA was able to bypass HA pipe on the way to iMC. This is a latency optimization for situations when there is light loadings on the memory subsystem. This can be filtered by when the bypass was taken and when it was not. : Filter for transactions that succeeded in taking the full bypass unc_cha_clockticks uncore cache CHA Clockticks event=1 01 Number of CHA clock cycles while the event is enabled unc_cha_core_snp.any_gtone uncore cache Core Cross Snoops Issued : Any Cycle with Multiple Snoops event=0x33,umask=0xf2 01 Core Cross Snoops Issued : Any Cycle with Multiple Snoops : Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.any_one uncore cache Core Cross Snoops Issued : Any Single Snoop event=0x33,umask=0xf1 01 Core Cross Snoops Issued : Any Single Snoop : Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.core_gtone uncore cache Core Cross Snoops Issued : Multiple Core Requests event=0x33,umask=0x42 01 Core Cross Snoops Issued : Multiple Core Requests : Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.core_one uncore cache Core Cross Snoops Issued : Single Core Requests event=0x33,umask=0x41 01 Core Cross Snoops Issued : Single Core Requests : Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.evict_gtone uncore cache Core Cross Snoops Issued : Multiple Eviction event=0x33,umask=0x82 01 Core Cross Snoops Issued : Multiple Eviction : Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.evict_one uncore cache Core Cross Snoops Issued : Single Eviction event=0x33,umask=0x81 01 Core Cross Snoops Issued : Single Eviction : Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.ext_gtone uncore cache Core Cross Snoops Issued : Multiple External Snoops event=0x33,umask=0x22 01 Core Cross Snoops Issued : Multiple External Snoops : Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.ext_one uncore cache Core Cross Snoops Issued : Single External Snoops event=0x33,umask=0x21 01 Core Cross Snoops Issued : Single External Snoops : Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.remote_gtone uncore cache Core Cross Snoops Issued : Multiple Snoop Targets from Remote event=0x33,umask=0x12 01 Core Cross Snoops Issued : Multiple Snoop Targets from Remote : Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.remote_one uncore cache Core Cross Snoops Issued : Single Snoop Target from Remote event=0x33,umask=0x11 01 Core Cross Snoops Issued : Single Snoop Target from Remote : Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_direct_go.ha_suppress_drd uncore cache Direct GO event=0x6e,umask=4 01 unc_cha_direct_go.ha_suppress_no_d2c uncore cache Direct GO event=0x6e,umask=2 01 unc_cha_direct_go.ha_tor_dealloc uncore cache Direct GO event=0x6e,umask=1 01 unc_cha_direct_go_opc.extcmp uncore cache Direct GO event=0x6d,umask=1 01 unc_cha_direct_go_opc.fast_go uncore cache Direct GO event=0x6d,umask=0x10 01 unc_cha_direct_go_opc.fast_go_pull uncore cache Direct GO event=0x6d,umask=0x20 01 unc_cha_direct_go_opc.go uncore cache Direct GO event=0x6d,umask=4 01 unc_cha_direct_go_opc.go_pull uncore cache Direct GO event=0x6d,umask=8 01 unc_cha_direct_go_opc.idle_due_suppress uncore cache Direct GO event=0x6d,umask=0x80 01 unc_cha_direct_go_opc.nop uncore cache Direct GO event=0x6d,umask=0x40 01 unc_cha_direct_go_opc.pull uncore cache Direct GO event=0x6d,umask=2 01 unc_cha_egress_ordering.iv_snoopgo_dn uncore cache Egress Blocking due to Ordering requirements : Down event=0xba,umask=4 01 Egress Blocking due to Ordering requirements : Down : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_cha_egress_ordering.iv_snoopgo_up uncore cache Egress Blocking due to Ordering requirements : Up event=0xba,umask=1 01 Egress Blocking due to Ordering requirements : Up : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_cha_hitme_hit.shared_ownreq uncore cache Counts Number of Hits in HitMe Cache : Shared hit and op is RdInvOwn, RdInv, Inv* event=0x5f,umask=4 01 unc_cha_hitme_hit.wbmtoe uncore cache Counts Number of Hits in HitMe Cache : op is WbMtoE event=0x5f,umask=8 01 unc_cha_hitme_hit.wbmtoi_or_s uncore cache Counts Number of Hits in HitMe Cache : op is WbMtoI, WbPushMtoI, WbFlush, or WbMtoS event=0x5f,umask=0x10 01 unc_cha_hitme_lookup.read uncore cache Counts Number of times HitMe Cache is accessed : op is RdCode, RdData, RdDataMigratory, RdCur, RdInvOwn, RdInv, Inv* event=0x5e,umask=1 01 unc_cha_hitme_lookup.write uncore cache Counts Number of times HitMe Cache is accessed : op is WbMtoE, WbMtoI, WbPushMtoI, WbFlush, or WbMtoS event=0x5e,umask=2 01 unc_cha_hitme_miss.notshared_rdinvown uncore cache Counts Number of Misses in HitMe Cache : No SF/LLC HitS/F and op is RdInvOwn event=0x60,umask=0x40 01 unc_cha_hitme_miss.read_or_inv uncore cache Counts Number of Misses in HitMe Cache : op is RdCode, RdData, RdDataMigratory, RdCur, RdInv, Inv* event=0x60,umask=0x80 01 unc_cha_hitme_miss.shared_rdinvown uncore cache Counts Number of Misses in HitMe Cache : SF/LLC HitS/F and op is RdInvOwn event=0x60,umask=0x20 01 unc_cha_hitme_update.deallocate uncore cache Counts the number of Allocate/Update to HitMe Cache : Deallocate HitME$ on Reads without RspFwdI* event=0x61,umask=0x10 01 unc_cha_hitme_update.deallocate_rspfwdi_loc uncore cache Counts the number of Allocate/Update to HitMe Cache : op is RspIFwd or RspIFwdWb for a local request event=0x61,umask=1 01 Counts the number of Allocate/Update to HitMe Cache : op is RspIFwd or RspIFwdWb for a local request : Received RspFwdI* for a local request, but converted HitME$ to SF entry unc_cha_hitme_update.rdinvown uncore cache Counts the number of Allocate/Update to HitMe Cache : Update HitMe Cache on RdInvOwn even if not RspFwdI* event=0x61,umask=8 01 unc_cha_hitme_update.rspfwdi_rem uncore cache Counts the number of Allocate/Update to HitMe Cache : op is RspIFwd or RspIFwdWb for a remote request event=0x61,umask=2 01 Counts the number of Allocate/Update to HitMe Cache : op is RspIFwd or RspIFwdWb for a remote request : Updated HitME$ on RspFwdI* or local HitM/E received for a remote request unc_cha_hitme_update.shared uncore cache Counts the number of Allocate/Update to HitMe Cache : Update HitMe Cache to SHARed event=0x61,umask=4 01 unc_cha_imc_reads_count.priority uncore cache HA to iMC Reads Issued : ISOCH event=0x59,umask=2 01 HA to iMC Reads Issued : ISOCH : Count of the number of reads issued to any of the memory controller channels. This can be filtered by the priority of the reads unc_cha_imc_writes_count.full_priority uncore cache CHA to iMC Full Line Writes Issued : ISOCH Full Line event=0x5b,umask=4 01 CHA to iMC Full Line Writes Issued : ISOCH Full Line : Counts the total number of full line writes issued from the HA into the memory controller unc_cha_imc_writes_count.partial uncore cache CHA to iMC Full Line Writes Issued : Partial Non-ISOCH event=0x5b,umask=2 01 CHA to iMC Full Line Writes Issued : Partial Non-ISOCH : Counts the total number of full line writes issued from the HA into the memory controller unc_cha_imc_writes_count.partial_priority uncore cache CHA to iMC Full Line Writes Issued : ISOCH Partial event=0x5b,umask=8 01 CHA to iMC Full Line Writes Issued : ISOCH Partial : Counts the total number of full line writes issued from the HA into the memory controller unc_cha_llc_lookup.all uncore cache Cache and Snoop Filter Lookups; Any Request event=0x34,umask=0x1fffff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state.; Filters for any transaction originating from the IPQ or IRQ. This does not include lookups originating from the ISMQ unc_cha_llc_lookup.all_remote uncore cache Cache Lookups : All transactions from Remote Agents event=0x34,umask=0x17e0ff 01 Cache Lookups : All transactions from Remote Agents : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.any_f uncore cache Cache Lookups : All Requests event=0x34 01 Cache Lookups : All Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Any local or remote transaction to the LLC, including prefetch unc_cha_llc_lookup.code uncore cache Cache Lookups : CRd Requests event=0x34,umask=0x1bd0ff 01 Cache Lookups : CRd Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC. This includes CRd prefetch unc_cha_llc_lookup.code_read_f uncore cache Cache Lookups : CRd Requests event=0x34 01 Cache Lookups : CRd Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC. This includes CRd prefetch unc_cha_llc_lookup.corepref_or_dmnd_local_f uncore cache Cache Lookups : Local non-prefetch requests event=0x34 01 Cache Lookups : Local non-prefetch requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Any local transaction to the LLC, not including prefetch unc_cha_llc_lookup.data_rd uncore cache Cache and Snoop Filter Lookups; Data Read Request event=0x34,umask=0x1bc1ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.data_read_all uncore cache Cache Lookups : Data Reads event=0x34,umask=0x1fc1ff 01 Cache Lookups : Data Reads : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.data_read_f uncore cache Cache Lookups : Data Read Request event=0x34 01 Cache Lookups : Data Read Request : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Read transactions unc_cha_llc_lookup.data_read_local uncore cache Cache Lookups : Demand Data Reads, Core and LLC prefetches event=0x34,umask=0x841ff 01 Cache Lookups : Demand Data Reads, Core and LLC prefetches : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.data_read_miss uncore cache Cache Lookups : Data Read Misses event=0x34,umask=0x1fc101 01 Cache Lookups : Data Read Misses : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.e uncore cache Cache Lookups : E State event=0x34,umask=0x20 01 Cache Lookups : E State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Hit Exclusive State unc_cha_llc_lookup.f uncore cache Cache Lookups : F State event=0x34,umask=0x80 01 Cache Lookups : F State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Hit Forward State unc_cha_llc_lookup.flush_inv uncore cache Cache Lookups : Flush or Invalidate Requests event=0x34,umask=0x1a44ff 01 Cache Lookups : Flush : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing unc_cha_llc_lookup.flush_or_inv_f uncore cache Cache Lookups : Flush event=0x34 01 Cache Lookups : Flush : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing unc_cha_llc_lookup.i uncore cache Cache Lookups : I State event=0x34,umask=1 01 Cache Lookups : I State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Miss unc_cha_llc_lookup.llcpref_local_f uncore cache Cache Lookups : Local LLC prefetch requests (from LLC) event=0x34 01 Cache Lookups : Local LLC prefetch requests (from LLC) : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Any local LLC prefetch to the LLC unc_cha_llc_lookup.locally_homed_address uncore cache Cache Lookups : Transactions homed locally event=0x34,umask=0xbdfff 01 Cache Lookups : Transactions homed locally : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Transaction whose address resides in the local MC unc_cha_llc_lookup.local_code uncore cache Cache Lookups : CRd Requests that come from the local socket (usually the core) event=0x34,umask=0x19d0ff 01 Cache Lookups : CRd Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC. This includes CRd prefetch unc_cha_llc_lookup.local_data_rd uncore cache Cache and Snoop Filter Lookups; Data Read Request that come from the local socket (usually the core) event=0x34,umask=0x19c1ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.local_dmnd_code uncore cache Cache Lookups : Demand CRd Requests that come from the local socket (usually the core) event=0x34,umask=0x1850ff 01 Cache Lookups : CRd Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC. This includes CRd prefetch unc_cha_llc_lookup.local_dmnd_data_rd uncore cache Cache and Snoop Filter Lookups; Demand Data Reads that come from the local socket (usually the core) event=0x34,umask=0x1841ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.local_dmnd_rfo uncore cache Cache Lookups : Demand RFO Requests that come from the local socket (usually the core) event=0x34,umask=0x1848ff 01 Cache Lookups : RFO Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC. This includes RFO prefetch unc_cha_llc_lookup.local_f uncore cache Cache Lookups : Transactions homed locally event=0x34 01 Cache Lookups : Transactions homed locally : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Transaction whose address resides in the local MC unc_cha_llc_lookup.local_flush_inv uncore cache Cache Lookups : Flush or Invalidate Requests that come from the local socket (usually the core) event=0x34,umask=0x1844ff 01 Cache Lookups : Flush : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing unc_cha_llc_lookup.local_llc_pf uncore cache Cache and Snoop Filter Lookups; Prefetch requests to the LLC that come from the local socket (usually the core) event=0x34,umask=0x189dff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.local_pf uncore cache Cache and Snoop Filter Lookups; Data Read Prefetches that come from the local socket (usually the core) event=0x34,umask=0x199dff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.local_pf_code uncore cache Cache Lookups : CRd Prefetches that come from the local socket (usually the core) event=0x34,umask=0x1910ff 01 Cache Lookups : CRd Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC. This includes CRd prefetch unc_cha_llc_lookup.local_pf_data_rd uncore cache Cache and Snoop Filter Lookups; Data Read Prefetches that come from the local socket (usually the core) event=0x34,umask=0x1981ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.local_pf_rfo uncore cache Cache Lookups : RFO Prefetches that come from the local socket (usually the core) event=0x34,umask=0x1908ff 01 Cache Lookups : RFO Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC. This includes RFO prefetch unc_cha_llc_lookup.local_rfo uncore cache Cache Lookups : RFO Requests that come from the local socket (usually the core) event=0x34,umask=0x19c8ff 01 Cache Lookups : RFO Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC. This includes RFO prefetch unc_cha_llc_lookup.m uncore cache Cache Lookups : M State event=0x34,umask=0x40 01 Cache Lookups : M State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Hit Modified State unc_cha_llc_lookup.miss_all uncore cache Cache Lookups : All Misses event=0x34,umask=0x1fe001 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.other_req_f uncore cache Cache Lookups : Write Requests event=0x34 01 Cache Lookups : Write Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Writeback transactions from L2 to the LLC This includes all write transactions -- both Cacheable and UC unc_cha_llc_lookup.pref_or_dmnd_remote_f uncore cache Cache Lookups : Remote non-snoop requests event=0x34 01 Cache Lookups : Remote non-snoop requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Remote non-snoop transactions to the LLC unc_cha_llc_lookup.remotely_homed_address uncore cache Cache Lookups : Transactions homed remotely event=0x34,umask=0x15dfff 01 Cache Lookups : Transactions homed remotely : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Transaction whose address resides in a remote MC unc_cha_llc_lookup.remote_code uncore cache Cache Lookups : CRd Requests that come from a Remote socket event=0x34,umask=0x1a10ff 01 Cache Lookups : CRd Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC. This includes CRd prefetch unc_cha_llc_lookup.remote_data_rd uncore cache Cache and Snoop Filter Lookups; Data Read Requests that come from a Remote socket event=0x34,umask=0x1a01ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.remote_f uncore cache Cache Lookups : Transactions homed remotely event=0x34 01 Cache Lookups : Transactions homed remotely : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Transaction whose address resides in a remote MC unc_cha_llc_lookup.remote_flush_inv uncore cache Cache Lookups : Flush or Invalidate requests that come from a Remote socket event=0x34,umask=0x1a04ff 01 Cache Lookups : Flush : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing unc_cha_llc_lookup.remote_other uncore cache Cache Lookups : Filters Requests for those that write info into the cache that come from a remote socket event=0x34,umask=0x1a02ff 01 Cache Lookups : Write Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Writeback transactions from L2 to the LLC This includes all write transactions -- both Cacheable and UC unc_cha_llc_lookup.remote_rfo uncore cache Cache Lookups : RFO Requests that come from a Remote socket event=0x34,umask=0x1a08ff 01 Cache Lookups : RFO Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC. This includes RFO prefetch unc_cha_llc_lookup.remote_snoop_f uncore cache Cache Lookups : Remote snoop requests event=0x34 01 Cache Lookups : Remote snoop requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Remote snoop transactions to the LLC unc_cha_llc_lookup.remote_snp uncore cache Cache and Snoop Filter Lookups; Snoop Requests from a Remote Socket event=0x34,umask=0x1c19ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state.; Filters for any transaction originating from the IPQ or IRQ. This does not include lookups originating from the ISMQ unc_cha_llc_lookup.rfo uncore cache Cache Lookups : RFO Requests event=0x34,umask=0x1bc8ff 01 Cache Lookups : RFO Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC. This includes RFO prefetch unc_cha_llc_lookup.rfo_f uncore cache Cache Lookups : RFO Request Filter event=0x34 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC. This includes RFO prefetch unc_cha_llc_lookup.rfo_local uncore cache Cache Lookups : Locally HOMed RFOs - Demand and Prefetches event=0x34,umask=0x9c8ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.s uncore cache Cache Lookups : S State event=0x34,umask=0x10 01 Cache Lookups : S State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Hit Shared State unc_cha_llc_lookup.sf_e uncore cache Cache Lookups : SnoopFilter - E State event=0x34,umask=4 01 Cache Lookups : SnoopFilter - E State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : SF Hit Exclusive State unc_cha_llc_lookup.sf_h uncore cache Cache Lookups : SnoopFilter - H State event=0x34,umask=8 01 Cache Lookups : SnoopFilter - H State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : SF Hit HitMe State unc_cha_llc_lookup.sf_s uncore cache Cache Lookups : SnoopFilter - S State event=0x34,umask=2 01 Cache Lookups : SnoopFilter - S State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : SF Hit Shared State unc_cha_llc_lookup.write_local uncore cache Cache Lookups : Writes event=0x34,umask=0x842ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Requests that install or change a line in the LLC. Examples: Writebacks from Core L2's and UPI. Prefetches into the LLC unc_cha_llc_lookup.write_remote uncore cache Cache Lookups : Remote Writes event=0x34,umask=0x17c2ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_victims.e_state uncore cache Lines Victimized : Lines in E state event=0x37,umask=2 01 Lines Victimized : Lines in E state : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.ia uncore cache Lines Victimized : IA traffic event=0x37,umask=0x20 01 Lines Victimized : IA traffic : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.io uncore cache Lines Victimized : IO traffic event=0x37,umask=0x10 01 Lines Victimized : IO traffic : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.io_e uncore cache All LLC lines in E state that are victimized on a fill from an IO device event=0x37,umask=0x12 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.io_fs uncore cache All LLC lines in F or S state that are victimized on a fill from an IO device event=0x37,umask=0x1c 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.io_m uncore cache All LLC lines in M state that are victimized on a fill from an IO device event=0x37,umask=0x11 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.io_mesf uncore cache All LLC lines in any state that are victimized on a fill from an IO device event=0x37,umask=0x1f 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_all uncore cache Lines Victimized; Local - All Lines event=0x37,umask=0x200f 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_e uncore cache Lines Victimized event=0x37,umask=0x2002 01 Lines Victimized : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_m uncore cache Lines Victimized event=0x37,umask=0x2001 01 Lines Victimized : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_only uncore cache Lines Victimized : Local Only event=0x37 01 Lines Victimized : Local Only : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_s uncore cache Lines Victimized event=0x37,umask=0x2004 01 Lines Victimized : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.m_state uncore cache Lines Victimized : Lines in M state event=0x37,umask=1 01 Lines Victimized : Lines in M state : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_all uncore cache Lines Victimized; Remote - All Lines event=0x37,umask=0x800f 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_e uncore cache Lines Victimized event=0x37,umask=0x8002 01 Lines Victimized : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_m uncore cache Lines Victimized event=0x37,umask=0x8001 01 Lines Victimized : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_only uncore cache Lines Victimized : Remote Only event=0x37 01 Lines Victimized : Remote Only : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_s uncore cache Lines Victimized event=0x37,umask=0x8004 01 Lines Victimized : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.s_state uncore cache Lines Victimized : Lines in S State event=0x37,umask=4 01 Lines Victimized : Lines in S State : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.total_e uncore cache All LLC lines in E state that are victimized on a fill event=0x37,umask=2 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.total_m uncore cache All LLC lines in M state that are victimized on a fill event=0x37,umask=1 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.total_s uncore cache All LLC lines in S state that are victimized on a fill event=0x37,umask=4 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_misc.cv0_pref_miss uncore cache Cbo Misc : CV0 Prefetch Miss event=0x39,umask=0x20 01 Cbo Misc : CV0 Prefetch Miss : Miscellaneous events in the Cbo unc_cha_misc.cv0_pref_vic uncore cache Cbo Misc : CV0 Prefetch Victim event=0x39,umask=0x10 01 Cbo Misc : CV0 Prefetch Victim : Miscellaneous events in the Cbo unc_cha_misc.rspi_was_fse uncore cache Cbo Misc : Silent Snoop Eviction event=0x39,umask=1 01 Cbo Misc : Silent Snoop Eviction : Miscellaneous events in the Cbo. : Counts the number of times when a Snoop hit in FSE states and triggered a silent eviction. This is useful because this information is lost in the PRE encodings unc_cha_misc.wc_aliasing uncore cache Cbo Misc : Write Combining Aliasing event=0x39,umask=2 01 Cbo Misc : Write Combining Aliasing : Miscellaneous events in the Cbo. : Counts the number of times that a USWC write (WCIL(F)) transaction hit in the LLC in M state, triggering a WBMtoI followed by the USWC write. This occurs when there is WC aliasing unc_cha_osb.local_invitoe uncore cache OSB Snoop Broadcast : Local InvItoE event=0x55,umask=1 01 OSB Snoop Broadcast : Local InvItoE : Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB unc_cha_osb.local_read uncore cache OSB Snoop Broadcast : Local Rd event=0x55,umask=2 01 OSB Snoop Broadcast : Local Rd : Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB unc_cha_osb.off_pwrheuristic uncore cache OSB Snoop Broadcast : Off event=0x55,umask=0x20 01 OSB Snoop Broadcast : Off : Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB unc_cha_osb.remote_read uncore cache OSB Snoop Broadcast : Remote Rd event=0x55,umask=4 01 OSB Snoop Broadcast : Remote Rd : Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB unc_cha_osb.remote_readinvitoe uncore cache OSB Snoop Broadcast : Remote Rd InvItoE event=0x55,umask=8 01 OSB Snoop Broadcast : Remote Rd InvItoE : Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB unc_cha_osb.rfo_hits_snp_bcast uncore cache OSB Snoop Broadcast : RFO HitS Snoop Broadcast event=0x55,umask=0x10 01 OSB Snoop Broadcast : RFO HitS Snoop Broadcast : Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB unc_cha_pmm_memmode_nm_invitox.local uncore cache UNC_CHA_PMM_MEMMODE_NM_INVITOX.LOCAL event=0x65,umask=1 01 unc_cha_pmm_memmode_nm_invitox.remote uncore cache UNC_CHA_PMM_MEMMODE_NM_INVITOX.REMOTE event=0x65,umask=2 01 unc_cha_pmm_memmode_nm_invitox.setconflict uncore cache UNC_CHA_PMM_MEMMODE_NM_INVITOX.SETCONFLICT event=0x65,umask=4 01 unc_cha_pmm_memmode_nm_setconflicts.llc uncore cache Memory Mode related events; Counts the number of times CHA saw a Near Memory set conflict in SF/LLC event=0x64,umask=2 01 Near Memory evictions due to another read to the same Near Memory set in the LLC unc_cha_pmm_memmode_nm_setconflicts.sf uncore cache Memory Mode related events; Counts the number of times CHA saw a Near memory set conflict in SF/LLC event=0x64,umask=1 01 Near Memory evictions due to another read to the same Near Memory set in the SF unc_cha_pmm_memmode_nm_setconflicts.tor uncore cache Memory Mode related events; Counts the number of times CHA saw a Near Memory set conflict in TOR event=0x64,umask=4 01 No Reject in the CHA due to a pending read to the same Near Memory set in the TOR unc_cha_pmm_memmode_nm_setconflicts2.iodc uncore cache UNC_CHA_PMM_MEMMODE_NM_SETCONFLICTS2.IODC event=0x70,umask=1 01 unc_cha_pmm_memmode_nm_setconflicts2.memwr uncore cache UNC_CHA_PMM_MEMMODE_NM_SETCONFLICTS2.MEMWR event=0x70,umask=2 01 unc_cha_pmm_memmode_nm_setconflicts2.memwrni uncore cache UNC_CHA_PMM_MEMMODE_NM_SETCONFLICTS2.MEMWRNI event=0x70,umask=4 01 unc_cha_pmm_qos.ddr4_fast_insert uncore cache UNC_CHA_PMM_QOS.DDR4_FAST_INSERT event=0x66,umask=2 01 unc_cha_pmm_qos.rej_irq uncore cache UNC_CHA_PMM_QOS.REJ_IRQ event=0x66,umask=8 01 unc_cha_pmm_qos.slowtorq_skip uncore cache UNC_CHA_PMM_QOS.SLOWTORQ_SKIP event=0x66,umask=0x40 01 unc_cha_pmm_qos.slow_insert uncore cache UNC_CHA_PMM_QOS.SLOW_INSERT event=0x66,umask=1 01 unc_cha_pmm_qos.throttle uncore cache UNC_CHA_PMM_QOS.THROTTLE event=0x66,umask=4 01 unc_cha_pmm_qos.throttle_irq uncore cache UNC_CHA_PMM_QOS.THROTTLE_IRQ event=0x66,umask=0x20 01 unc_cha_pmm_qos.throttle_prq uncore cache UNC_CHA_PMM_QOS.THROTTLE_PRQ event=0x66,umask=0x10 01 unc_cha_pmm_qos_occupancy.ddr_fast_fifo uncore cache UNC_CHA_PMM_QOS_OCCUPANCY.DDR_FAST_FIFO event=0x67,umask=2 01 : count # of FAST TOR Request inserted to ha_tor_req_fifo unc_cha_pmm_qos_occupancy.ddr_slow_fifo uncore cache Number of SLOW TOR Request inserted to ha_pmm_tor_req_fifo event=0x67,umask=1 01 unc_cha_read_no_credits.mc0 uncore cache CHA iMC CHNx READ Credits Empty : MC0 event=0x58,umask=1 01 CHA iMC CHNx READ Credits Empty : MC0 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 0 only unc_cha_read_no_credits.mc1 uncore cache CHA iMC CHNx READ Credits Empty : MC1 event=0x58,umask=2 01 CHA iMC CHNx READ Credits Empty : MC1 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 1 only unc_cha_read_no_credits.mc2 uncore cache CHA iMC CHNx READ Credits Empty : MC2 event=0x58,umask=4 01 CHA iMC CHNx READ Credits Empty : MC2 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 2 only unc_cha_read_no_credits.mc3 uncore cache CHA iMC CHNx READ Credits Empty : MC3 event=0x58,umask=8 01 CHA iMC CHNx READ Credits Empty : MC3 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 3 only unc_cha_read_no_credits.mc4 uncore cache CHA iMC CHNx READ Credits Empty : MC4 event=0x58,umask=0x10 01 CHA iMC CHNx READ Credits Empty : MC4 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 4 only unc_cha_read_no_credits.mc5 uncore cache CHA iMC CHNx READ Credits Empty : MC5 event=0x58,umask=0x20 01 CHA iMC CHNx READ Credits Empty : MC5 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 5 only unc_cha_requests.invitoe uncore cache Requests for exclusive ownership of a cache line without receiving data event=0x50,umask=0x30 01 Counts the total number of requests coming from a unit on this socket for exclusive ownership of a cache line without receiving data (INVITOE) to the CHA unc_cha_requests.invitoe_remote uncore cache Remote requests for exclusive ownership of a cache line without receiving data event=0x50,umask=0x20 01 Counts the total number of requests coming from a remote socket for exclusive ownership of a cache line without receiving data (INVITOE) to the CHA unc_cha_requests.reads uncore cache Read requests made into the CHA event=0x50,umask=3 01 Counts read requests made into this CHA. Reads include all read opcodes (including RFO: the Read for Ownership issued before a write) unc_cha_requests.writes uncore cache Write requests made into the CHA event=0x50,umask=0xc 01 Counts write requests made into the CHA, including streaming, evictions, HitM (Reads from another core to a Modified cacheline), etc unc_cha_rxc_inserts.ipq uncore cache Ingress (from CMS) Allocations : IPQ event=0x13,umask=4 01 Ingress (from CMS) Allocations : IPQ : Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_inserts.irq uncore cache Ingress (from CMS) Allocations : IRQ event=0x13,umask=1 01 Ingress (from CMS) Allocations : IRQ : Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_inserts.irq_rej uncore cache Ingress (from CMS) Allocations : IRQ Rejected event=0x13,umask=2 01 Ingress (from CMS) Allocations : IRQ Rejected : Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_inserts.prq uncore cache Ingress (from CMS) Allocations : PRQ event=0x13,umask=0x10 01 Ingress (from CMS) Allocations : PRQ : Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_inserts.prq_rej uncore cache Ingress (from CMS) Allocations : PRQ event=0x13,umask=0x20 01 Ingress (from CMS) Allocations : PRQ : Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_inserts.rrq uncore cache Ingress (from CMS) Allocations : RRQ event=0x13,umask=0x40 01 Ingress (from CMS) Allocations : RRQ : Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_inserts.wbq uncore cache Ingress (from CMS) Allocations : WBQ event=0x13,umask=0x80 01 Ingress (from CMS) Allocations : WBQ : Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_ipq0_reject.ad_req_vn0 uncore cache IPQ Requests (from CMS) Rejected - Set 0 : AD REQ on VN0 event=0x22,umask=1 01 IPQ Requests (from CMS) Rejected - Set 0 : AD REQ on VN0 : No AD VN0 credit for generating a request unc_cha_rxc_ipq0_reject.ad_rsp_vn0 uncore cache IPQ Requests (from CMS) Rejected - Set 0 : AD RSP on VN0 event=0x22,umask=2 01 IPQ Requests (from CMS) Rejected - Set 0 : AD RSP on VN0 : No AD VN0 credit for generating a response unc_cha_rxc_ipq0_reject.ak_non_upi uncore cache IPQ Requests (from CMS) Rejected - Set 0 : Non UPI AK Request event=0x22,umask=0x40 01 IPQ Requests (from CMS) Rejected - Set 0 : Non UPI AK Request : Can't inject AK ring message unc_cha_rxc_ipq0_reject.bl_ncb_vn0 uncore cache IPQ Requests (from CMS) Rejected - Set 0 : BL NCB on VN0 event=0x22,umask=0x10 01 IPQ Requests (from CMS) Rejected - Set 0 : BL NCB on VN0 : No BL VN0 credit for NCB unc_cha_rxc_ipq0_reject.bl_ncs_vn0 uncore cache IPQ Requests (from CMS) Rejected - Set 0 : BL NCS on VN0 event=0x22,umask=0x20 01 IPQ Requests (from CMS) Rejected - Set 0 : BL NCS on VN0 : No BL VN0 credit for NCS unc_cha_rxc_ipq0_reject.bl_rsp_vn0 uncore cache IPQ Requests (from CMS) Rejected - Set 0 : BL RSP on VN0 event=0x22,umask=4 01 IPQ Requests (from CMS) Rejected - Set 0 : BL RSP on VN0 : No BL VN0 credit for generating a response unc_cha_rxc_ipq0_reject.bl_wb_vn0 uncore cache IPQ Requests (from CMS) Rejected - Set 0 : BL WB on VN0 event=0x22,umask=8 01 IPQ Requests (from CMS) Rejected - Set 0 : BL WB on VN0 : No BL VN0 credit for generating a writeback unc_cha_rxc_ipq0_reject.iv_non_upi uncore cache IPQ Requests (from CMS) Rejected - Set 0 : Non UPI IV Request event=0x22,umask=0x80 01 IPQ Requests (from CMS) Rejected - Set 0 : Non UPI IV Request : Can't inject IV ring message unc_cha_rxc_ipq1_reject.allow_snp uncore cache IPQ Requests (from CMS) Rejected - Set 1 : Allow Snoop event=0x23,umask=0x40 01 unc_cha_rxc_ipq1_reject.any0 uncore cache IPQ Requests (from CMS) Rejected - Set 1 : ANY0 event=0x23,umask=1 01 IPQ Requests (from CMS) Rejected - Set 1 : ANY0 : Any condition listed in the IPQ0 Reject counter was true unc_cha_rxc_ipq1_reject.ha uncore cache IPQ Requests (from CMS) Rejected - Set 1 : HA event=0x23,umask=2 01 unc_cha_rxc_ipq1_reject.llc_or_sf_way uncore cache IPQ Requests (from CMS) Rejected - Set 1 : LLC OR SF Way event=0x23,umask=0x20 01 IPQ Requests (from CMS) Rejected - Set 1 : LLC OR SF Way : Way conflict with another request that caused the reject unc_cha_rxc_ipq1_reject.llc_victim uncore cache IPQ Requests (from CMS) Rejected - Set 1 : LLC Victim event=0x23,umask=4 01 unc_cha_rxc_ipq1_reject.pa_match uncore cache IPQ Requests (from CMS) Rejected - Set 1 : PhyAddr Match event=0x23,umask=0x80 01 IPQ Requests (from CMS) Rejected - Set 1 : PhyAddr Match : Address match with an outstanding request that was rejected unc_cha_rxc_ipq1_reject.sf_victim uncore cache IPQ Requests (from CMS) Rejected - Set 1 : SF Victim event=0x23,umask=8 01 IPQ Requests (from CMS) Rejected - Set 1 : SF Victim : Requests did not generate Snoop filter victim unc_cha_rxc_ipq1_reject.victim uncore cache IPQ Requests (from CMS) Rejected - Set 1 : Victim event=0x23,umask=0x10 01 unc_cha_rxc_irq0_reject.ad_req_vn0 uncore cache IRQ Requests (from CMS) Rejected - Set 0 : AD REQ on VN0 event=0x18,umask=1 01 IRQ Requests (from CMS) Rejected - Set 0 : AD REQ on VN0 : No AD VN0 credit for generating a request unc_cha_rxc_irq0_reject.ad_rsp_vn0 uncore cache IRQ Requests (from CMS) Rejected - Set 0 : AD RSP on VN0 event=0x18,umask=2 01 IRQ Requests (from CMS) Rejected - Set 0 : AD RSP on VN0 : No AD VN0 credit for generating a response unc_cha_rxc_irq0_reject.ak_non_upi uncore cache IRQ Requests (from CMS) Rejected - Set 0 : Non UPI AK Request event=0x18,umask=0x40 01 IRQ Requests (from CMS) Rejected - Set 0 : Non UPI AK Request : Can't inject AK ring message unc_cha_rxc_irq0_reject.bl_ncb_vn0 uncore cache IRQ Requests (from CMS) Rejected - Set 0 : BL NCB on VN0 event=0x18,umask=0x10 01 IRQ Requests (from CMS) Rejected - Set 0 : BL NCB on VN0 : No BL VN0 credit for NCB unc_cha_rxc_irq0_reject.bl_ncs_vn0 uncore cache IRQ Requests (from CMS) Rejected - Set 0 : BL NCS on VN0 event=0x18,umask=0x20 01 IRQ Requests (from CMS) Rejected - Set 0 : BL NCS on VN0 : No BL VN0 credit for NCS unc_cha_rxc_irq0_reject.bl_rsp_vn0 uncore cache IRQ Requests (from CMS) Rejected - Set 0 : BL RSP on VN0 event=0x18,umask=4 01 IRQ Requests (from CMS) Rejected - Set 0 : BL RSP on VN0 : No BL VN0 credit for generating a response unc_cha_rxc_irq0_reject.bl_wb_vn0 uncore cache IRQ Requests (from CMS) Rejected - Set 0 : BL WB on VN0 event=0x18,umask=8 01 IRQ Requests (from CMS) Rejected - Set 0 : BL WB on VN0 : No BL VN0 credit for generating a writeback unc_cha_rxc_irq0_reject.iv_non_upi uncore cache IRQ Requests (from CMS) Rejected - Set 0 : Non UPI IV Request event=0x18,umask=0x80 01 IRQ Requests (from CMS) Rejected - Set 0 : Non UPI IV Request : Can't inject IV ring message unc_cha_rxc_irq1_reject.allow_snp uncore cache IRQ Requests (from CMS) Rejected - Set 1 : Allow Snoop event=0x19,umask=0x40 01 unc_cha_rxc_irq1_reject.any0 uncore cache IRQ Requests (from CMS) Rejected - Set 1 : ANY0 event=0x19,umask=1 01 IRQ Requests (from CMS) Rejected - Set 1 : ANY0 : Any condition listed in the IRQ0 Reject counter was true unc_cha_rxc_irq1_reject.ha uncore cache IRQ Requests (from CMS) Rejected - Set 1 : HA event=0x19,umask=2 01 unc_cha_rxc_irq1_reject.llc_or_sf_way uncore cache IRQ Requests (from CMS) Rejected - Set 1 : LLC or SF Way event=0x19,umask=0x20 01 IRQ Requests (from CMS) Rejected - Set 1 : LLC or SF Way : Way conflict with another request that caused the reject unc_cha_rxc_irq1_reject.llc_victim uncore cache IRQ Requests (from CMS) Rejected - Set 1 : LLC Victim event=0x19,umask=4 01 unc_cha_rxc_irq1_reject.sf_victim uncore cache IRQ Requests (from CMS) Rejected - Set 1 : SF Victim event=0x19,umask=8 01 IRQ Requests (from CMS) Rejected - Set 1 : SF Victim : Requests did not generate Snoop filter victim unc_cha_rxc_irq1_reject.victim uncore cache IRQ Requests (from CMS) Rejected - Set 1 : Victim event=0x19,umask=0x10 01 unc_cha_rxc_ismq0_reject.ad_req_vn0 uncore cache ISMQ Rejects - Set 0 : AD REQ on VN0 event=0x24,umask=1 01 ISMQ Rejects - Set 0 : AD REQ on VN0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : No AD VN0 credit for generating a request unc_cha_rxc_ismq0_reject.ad_rsp_vn0 uncore cache ISMQ Rejects - Set 0 : AD RSP on VN0 event=0x24,umask=2 01 ISMQ Rejects - Set 0 : AD RSP on VN0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : No AD VN0 credit for generating a response unc_cha_rxc_ismq0_reject.ak_non_upi uncore cache ISMQ Rejects - Set 0 : Non UPI AK Request event=0x24,umask=0x40 01 ISMQ Rejects - Set 0 : Non UPI AK Request : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : Can't inject AK ring message unc_cha_rxc_ismq0_reject.bl_ncb_vn0 uncore cache ISMQ Rejects - Set 0 : BL NCB on VN0 event=0x24,umask=0x10 01 ISMQ Rejects - Set 0 : BL NCB on VN0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : No BL VN0 credit for NCB unc_cha_rxc_ismq0_reject.bl_ncs_vn0 uncore cache ISMQ Rejects - Set 0 : BL NCS on VN0 event=0x24,umask=0x20 01 ISMQ Rejects - Set 0 : BL NCS on VN0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : No BL VN0 credit for NCS unc_cha_rxc_ismq0_reject.bl_rsp_vn0 uncore cache ISMQ Rejects - Set 0 : BL RSP on VN0 event=0x24,umask=4 01 ISMQ Rejects - Set 0 : BL RSP on VN0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : No BL VN0 credit for generating a response unc_cha_rxc_ismq0_reject.bl_wb_vn0 uncore cache ISMQ Rejects - Set 0 : BL WB on VN0 event=0x24,umask=8 01 ISMQ Rejects - Set 0 : BL WB on VN0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : No BL VN0 credit for generating a writeback unc_cha_rxc_ismq0_reject.iv_non_upi uncore cache ISMQ Rejects - Set 0 : Non UPI IV Request event=0x24,umask=0x80 01 ISMQ Rejects - Set 0 : Non UPI IV Request : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : Can't inject IV ring message unc_cha_rxc_ismq0_retry.ad_req_vn0 uncore cache ISMQ Retries - Set 0 : AD REQ on VN0 event=0x2c,umask=1 01 ISMQ Retries - Set 0 : AD REQ on VN0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : No AD VN0 credit for generating a request unc_cha_rxc_ismq0_retry.ad_rsp_vn0 uncore cache ISMQ Retries - Set 0 : AD RSP on VN0 event=0x2c,umask=2 01 ISMQ Retries - Set 0 : AD RSP on VN0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : No AD VN0 credit for generating a response unc_cha_rxc_ismq0_retry.ak_non_upi uncore cache ISMQ Retries - Set 0 : Non UPI AK Request event=0x2c,umask=0x40 01 ISMQ Retries - Set 0 : Non UPI AK Request : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : Can't inject AK ring message unc_cha_rxc_ismq0_retry.bl_ncb_vn0 uncore cache ISMQ Retries - Set 0 : BL NCB on VN0 event=0x2c,umask=0x10 01 ISMQ Retries - Set 0 : BL NCB on VN0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : No BL VN0 credit for NCB unc_cha_rxc_ismq0_retry.bl_ncs_vn0 uncore cache ISMQ Retries - Set 0 : BL NCS on VN0 event=0x2c,umask=0x20 01 ISMQ Retries - Set 0 : BL NCS on VN0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : No BL VN0 credit for NCS unc_cha_rxc_ismq0_retry.bl_rsp_vn0 uncore cache ISMQ Retries - Set 0 : BL RSP on VN0 event=0x2c,umask=4 01 ISMQ Retries - Set 0 : BL RSP on VN0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : No BL VN0 credit for generating a response unc_cha_rxc_ismq0_retry.bl_wb_vn0 uncore cache ISMQ Retries - Set 0 : BL WB on VN0 event=0x2c,umask=8 01 ISMQ Retries - Set 0 : BL WB on VN0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : No BL VN0 credit for generating a writeback unc_cha_rxc_ismq0_retry.iv_non_upi uncore cache ISMQ Retries - Set 0 : Non UPI IV Request event=0x2c,umask=0x80 01 ISMQ Retries - Set 0 : Non UPI IV Request : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : Can't inject IV ring message unc_cha_rxc_ismq1_reject.any0 uncore cache ISMQ Rejects - Set 1 : ANY0 event=0x25,umask=1 01 ISMQ Rejects - Set 1 : ANY0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : Any condition listed in the ISMQ0 Reject counter was true unc_cha_rxc_ismq1_reject.ha uncore cache ISMQ Rejects - Set 1 : HA event=0x25,umask=2 01 ISMQ Rejects - Set 1 : HA : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq1_retry.any0 uncore cache ISMQ Retries - Set 1 : ANY0 event=0x2d,umask=1 01 ISMQ Retries - Set 1 : ANY0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : Any condition listed in the ISMQ0 Reject counter was true unc_cha_rxc_ismq1_retry.ha uncore cache ISMQ Retries - Set 1 : HA event=0x2d,umask=2 01 ISMQ Retries - Set 1 : HA : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_occupancy.ipq uncore cache Ingress (from CMS) Occupancy : IPQ event=0x11,umask=4 01 Ingress (from CMS) Occupancy : IPQ : Counts number of entries in the specified Ingress queue in each cycle unc_cha_rxc_occupancy.rrq uncore cache Ingress (from CMS) Occupancy : RRQ event=0x11,umask=0x40 01 Ingress (from CMS) Occupancy : RRQ : Counts number of entries in the specified Ingress queue in each cycle unc_cha_rxc_occupancy.wbq uncore cache Ingress (from CMS) Occupancy : WBQ event=0x11,umask=0x80 01 Ingress (from CMS) Occupancy : WBQ : Counts number of entries in the specified Ingress queue in each cycle unc_cha_rxc_other0_retry.ad_req_vn0 uncore cache Other Retries - Set 0 : AD REQ on VN0 event=0x2e,umask=1 01 Other Retries - Set 0 : AD REQ on VN0 : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : No AD VN0 credit for generating a request unc_cha_rxc_other0_retry.ad_rsp_vn0 uncore cache Other Retries - Set 0 : AD RSP on VN0 event=0x2e,umask=2 01 Other Retries - Set 0 : AD RSP on VN0 : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : No AD VN0 credit for generating a response unc_cha_rxc_other0_retry.ak_non_upi uncore cache Other Retries - Set 0 : Non UPI AK Request event=0x2e,umask=0x40 01 Other Retries - Set 0 : Non UPI AK Request : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : Can't inject AK ring message unc_cha_rxc_other0_retry.bl_ncb_vn0 uncore cache Other Retries - Set 0 : BL NCB on VN0 event=0x2e,umask=0x10 01 Other Retries - Set 0 : BL NCB on VN0 : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : No BL VN0 credit for NCB unc_cha_rxc_other0_retry.bl_ncs_vn0 uncore cache Other Retries - Set 0 : BL NCS on VN0 event=0x2e,umask=0x20 01 Other Retries - Set 0 : BL NCS on VN0 : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : No BL VN0 credit for NCS unc_cha_rxc_other0_retry.bl_rsp_vn0 uncore cache Other Retries - Set 0 : BL RSP on VN0 event=0x2e,umask=4 01 Other Retries - Set 0 : BL RSP on VN0 : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : No BL VN0 credit for generating a response unc_cha_rxc_other0_retry.bl_wb_vn0 uncore cache Other Retries - Set 0 : BL WB on VN0 event=0x2e,umask=8 01 Other Retries - Set 0 : BL WB on VN0 : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : No BL VN0 credit for generating a writeback unc_cha_rxc_other0_retry.iv_non_upi uncore cache Other Retries - Set 0 : Non UPI IV Request event=0x2e,umask=0x80 01 Other Retries - Set 0 : Non UPI IV Request : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : Can't inject IV ring message unc_cha_rxc_other1_retry.allow_snp uncore cache Other Retries - Set 1 : Allow Snoop event=0x2f,umask=0x40 01 Other Retries - Set 1 : Allow Snoop : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other1_retry.any0 uncore cache Other Retries - Set 1 : ANY0 event=0x2f,umask=1 01 Other Retries - Set 1 : ANY0 : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : Any condition listed in the Other0 Reject counter was true unc_cha_rxc_other1_retry.ha uncore cache Other Retries - Set 1 : HA event=0x2f,umask=2 01 Other Retries - Set 1 : HA : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other1_retry.llc_or_sf_way uncore cache Other Retries - Set 1 : LLC OR SF Way event=0x2f,umask=0x20 01 Other Retries - Set 1 : LLC OR SF Way : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : Way conflict with another request that caused the reject unc_cha_rxc_other1_retry.llc_victim uncore cache Other Retries - Set 1 : LLC Victim event=0x2f,umask=4 01 Other Retries - Set 1 : LLC Victim : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other1_retry.pa_match uncore cache Other Retries - Set 1 : PhyAddr Match event=0x2f,umask=0x80 01 Other Retries - Set 1 : PhyAddr Match : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : Address match with an outstanding request that was rejected unc_cha_rxc_other1_retry.sf_victim uncore cache Other Retries - Set 1 : SF Victim event=0x2f,umask=8 01 Other Retries - Set 1 : SF Victim : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : Requests did not generate Snoop filter victim unc_cha_rxc_other1_retry.victim uncore cache Other Retries - Set 1 : Victim event=0x2f,umask=0x10 01 Other Retries - Set 1 : Victim : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_prq0_reject.ad_req_vn0 uncore cache PRQ Requests (from CMS) Rejected - Set 0 : AD REQ on VN0 event=0x20,umask=1 01 PRQ Requests (from CMS) Rejected - Set 0 : AD REQ on VN0 : No AD VN0 credit for generating a request unc_cha_rxc_prq0_reject.ad_rsp_vn0 uncore cache PRQ Requests (from CMS) Rejected - Set 0 : AD RSP on VN0 event=0x20,umask=2 01 PRQ Requests (from CMS) Rejected - Set 0 : AD RSP on VN0 : No AD VN0 credit for generating a response unc_cha_rxc_prq0_reject.ak_non_upi uncore cache PRQ Requests (from CMS) Rejected - Set 0 : Non UPI AK Request event=0x20,umask=0x40 01 PRQ Requests (from CMS) Rejected - Set 0 : Non UPI AK Request : Can't inject AK ring message unc_cha_rxc_prq0_reject.bl_ncb_vn0 uncore cache PRQ Requests (from CMS) Rejected - Set 0 : BL NCB on VN0 event=0x20,umask=0x10 01 PRQ Requests (from CMS) Rejected - Set 0 : BL NCB on VN0 : No BL VN0 credit for NCB unc_cha_rxc_prq0_reject.bl_ncs_vn0 uncore cache PRQ Requests (from CMS) Rejected - Set 0 : BL NCS on VN0 event=0x20,umask=0x20 01 PRQ Requests (from CMS) Rejected - Set 0 : BL NCS on VN0 : No BL VN0 credit for NCS unc_cha_rxc_prq0_reject.bl_rsp_vn0 uncore cache PRQ Requests (from CMS) Rejected - Set 0 : BL RSP on VN0 event=0x20,umask=4 01 PRQ Requests (from CMS) Rejected - Set 0 : BL RSP on VN0 : No BL VN0 credit for generating a response unc_cha_rxc_prq0_reject.bl_wb_vn0 uncore cache PRQ Requests (from CMS) Rejected - Set 0 : BL WB on VN0 event=0x20,umask=8 01 PRQ Requests (from CMS) Rejected - Set 0 : BL WB on VN0 : No BL VN0 credit for generating a writeback unc_cha_rxc_prq0_reject.iv_non_upi uncore cache PRQ Requests (from CMS) Rejected - Set 0 : Non UPI IV Request event=0x20,umask=0x80 01 PRQ Requests (from CMS) Rejected - Set 0 : Non UPI IV Request : Can't inject IV ring message unc_cha_rxc_prq1_reject.allow_snp uncore cache PRQ Requests (from CMS) Rejected - Set 1 : Allow Snoop event=0x21,umask=0x40 01 unc_cha_rxc_prq1_reject.any0 uncore cache PRQ Requests (from CMS) Rejected - Set 1 : ANY0 event=0x21,umask=1 01 PRQ Requests (from CMS) Rejected - Set 1 : ANY0 : Any condition listed in the PRQ0 Reject counter was true unc_cha_rxc_prq1_reject.ha uncore cache PRQ Requests (from CMS) Rejected - Set 1 : HA event=0x21,umask=2 01 unc_cha_rxc_prq1_reject.llc_or_sf_way uncore cache PRQ Requests (from CMS) Rejected - Set 1 : LLC OR SF Way event=0x21,umask=0x20 01 PRQ Requests (from CMS) Rejected - Set 1 : LLC OR SF Way : Way conflict with another request that caused the reject unc_cha_rxc_prq1_reject.llc_victim uncore cache PRQ Requests (from CMS) Rejected - Set 1 : LLC Victim event=0x21,umask=4 01 unc_cha_rxc_prq1_reject.pa_match uncore cache PRQ Requests (from CMS) Rejected - Set 1 : PhyAddr Match event=0x21,umask=0x80 01 PRQ Requests (from CMS) Rejected - Set 1 : PhyAddr Match : Address match with an outstanding request that was rejected unc_cha_rxc_prq1_reject.sf_victim uncore cache PRQ Requests (from CMS) Rejected - Set 1 : SF Victim event=0x21,umask=8 01 PRQ Requests (from CMS) Rejected - Set 1 : SF Victim : Requests did not generate Snoop filter victim unc_cha_rxc_prq1_reject.victim uncore cache PRQ Requests (from CMS) Rejected - Set 1 : Victim event=0x21,umask=0x10 01 unc_cha_rxc_req_q0_retry.ad_req_vn0 uncore cache Request Queue Retries - Set 0 : AD REQ on VN0 event=0x2a,umask=1 01 Request Queue Retries - Set 0 : AD REQ on VN0 : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : No AD VN0 credit for generating a request unc_cha_rxc_req_q0_retry.ad_rsp_vn0 uncore cache Request Queue Retries - Set 0 : AD RSP on VN0 event=0x2a,umask=2 01 Request Queue Retries - Set 0 : AD RSP on VN0 : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : No AD VN0 credit for generating a response unc_cha_rxc_req_q0_retry.ak_non_upi uncore cache Request Queue Retries - Set 0 : Non UPI AK Request event=0x2a,umask=0x40 01 Request Queue Retries - Set 0 : Non UPI AK Request : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : Can't inject AK ring message unc_cha_rxc_req_q0_retry.bl_ncb_vn0 uncore cache Request Queue Retries - Set 0 : BL NCB on VN0 event=0x2a,umask=0x10 01 Request Queue Retries - Set 0 : BL NCB on VN0 : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : No BL VN0 credit for NCB unc_cha_rxc_req_q0_retry.bl_ncs_vn0 uncore cache Request Queue Retries - Set 0 : BL NCS on VN0 event=0x2a,umask=0x20 01 Request Queue Retries - Set 0 : BL NCS on VN0 : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : No BL VN0 credit for NCS unc_cha_rxc_req_q0_retry.bl_rsp_vn0 uncore cache Request Queue Retries - Set 0 : BL RSP on VN0 event=0x2a,umask=4 01 Request Queue Retries - Set 0 : BL RSP on VN0 : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : No BL VN0 credit for generating a response unc_cha_rxc_req_q0_retry.bl_wb_vn0 uncore cache Request Queue Retries - Set 0 : BL WB on VN0 event=0x2a,umask=8 01 Request Queue Retries - Set 0 : BL WB on VN0 : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : No BL VN0 credit for generating a writeback unc_cha_rxc_req_q0_retry.iv_non_upi uncore cache Request Queue Retries - Set 0 : Non UPI IV Request event=0x2a,umask=0x80 01 Request Queue Retries - Set 0 : Non UPI IV Request : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : Can't inject IV ring message unc_cha_rxc_req_q1_retry.allow_snp uncore cache Request Queue Retries - Set 1 : Allow Snoop event=0x2b,umask=0x40 01 Request Queue Retries - Set 1 : Allow Snoop : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q1_retry.any0 uncore cache Request Queue Retries - Set 1 : ANY0 event=0x2b,umask=1 01 Request Queue Retries - Set 1 : ANY0 : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : Any condition listed in the WBQ0 Reject counter was true unc_cha_rxc_req_q1_retry.ha uncore cache Request Queue Retries - Set 1 : HA event=0x2b,umask=2 01 Request Queue Retries - Set 1 : HA : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q1_retry.llc_or_sf_way uncore cache Request Queue Retries - Set 1 : LLC OR SF Way event=0x2b,umask=0x20 01 Request Queue Retries - Set 1 : LLC OR SF Way : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : Way conflict with another request that caused the reject unc_cha_rxc_req_q1_retry.llc_victim uncore cache Request Queue Retries - Set 1 : LLC Victim event=0x2b,umask=4 01 Request Queue Retries - Set 1 : LLC Victim : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q1_retry.pa_match uncore cache Request Queue Retries - Set 1 : PhyAddr Match event=0x2b,umask=0x80 01 Request Queue Retries - Set 1 : PhyAddr Match : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : Address match with an outstanding request that was rejected unc_cha_rxc_req_q1_retry.sf_victim uncore cache Request Queue Retries - Set 1 : SF Victim event=0x2b,umask=8 01 Request Queue Retries - Set 1 : SF Victim : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : Requests did not generate Snoop filter victim unc_cha_rxc_req_q1_retry.victim uncore cache Request Queue Retries - Set 1 : Victim event=0x2b,umask=0x10 01 Request Queue Retries - Set 1 : Victim : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_rrq0_reject.ad_req_vn0 uncore cache RRQ Rejects - Set 0 : AD REQ on VN0 event=0x26,umask=1 01 RRQ Rejects - Set 0 : AD REQ on VN0 : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : No AD VN0 credit for generating a request unc_cha_rxc_rrq0_reject.ad_rsp_vn0 uncore cache RRQ Rejects - Set 0 : AD RSP on VN0 event=0x26,umask=2 01 RRQ Rejects - Set 0 : AD RSP on VN0 : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : No AD VN0 credit for generating a response unc_cha_rxc_rrq0_reject.ak_non_upi uncore cache RRQ Rejects - Set 0 : Non UPI AK Request event=0x26,umask=0x40 01 RRQ Rejects - Set 0 : Non UPI AK Request : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : Can't inject AK ring message unc_cha_rxc_rrq0_reject.bl_ncb_vn0 uncore cache RRQ Rejects - Set 0 : BL NCB on VN0 event=0x26,umask=0x10 01 RRQ Rejects - Set 0 : BL NCB on VN0 : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : No BL VN0 credit for NCB unc_cha_rxc_rrq0_reject.bl_ncs_vn0 uncore cache RRQ Rejects - Set 0 : BL NCS on VN0 event=0x26,umask=0x20 01 RRQ Rejects - Set 0 : BL NCS on VN0 : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : No BL VN0 credit for NCS unc_cha_rxc_rrq0_reject.bl_rsp_vn0 uncore cache RRQ Rejects - Set 0 : BL RSP on VN0 event=0x26,umask=4 01 RRQ Rejects - Set 0 : BL RSP on VN0 : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : No BL VN0 credit for generating a response unc_cha_rxc_rrq0_reject.bl_wb_vn0 uncore cache RRQ Rejects - Set 0 : BL WB on VN0 event=0x26,umask=8 01 RRQ Rejects - Set 0 : BL WB on VN0 : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : No BL VN0 credit for generating a writeback unc_cha_rxc_rrq0_reject.iv_non_upi uncore cache RRQ Rejects - Set 0 : Non UPI IV Request event=0x26,umask=0x80 01 RRQ Rejects - Set 0 : Non UPI IV Request : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : Can't inject IV ring message unc_cha_rxc_rrq1_reject.allow_snp uncore cache RRQ Rejects - Set 1 : Allow Snoop event=0x27,umask=0x40 01 RRQ Rejects - Set 1 : Allow Snoop : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq1_reject.any0 uncore cache RRQ Rejects - Set 1 : ANY0 event=0x27,umask=1 01 RRQ Rejects - Set 1 : ANY0 : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : Any condition listed in the RRQ0 Reject counter was true unc_cha_rxc_rrq1_reject.ha uncore cache RRQ Rejects - Set 1 : HA event=0x27,umask=2 01 RRQ Rejects - Set 1 : HA : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq1_reject.llc_or_sf_way uncore cache RRQ Rejects - Set 1 : LLC OR SF Way event=0x27,umask=0x20 01 RRQ Rejects - Set 1 : LLC OR SF Way : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : Way conflict with another request that caused the reject unc_cha_rxc_rrq1_reject.llc_victim uncore cache RRQ Rejects - Set 1 : LLC Victim event=0x27,umask=4 01 RRQ Rejects - Set 1 : LLC Victim : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq1_reject.pa_match uncore cache RRQ Rejects - Set 1 : PhyAddr Match event=0x27,umask=0x80 01 RRQ Rejects - Set 1 : PhyAddr Match : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : Address match with an outstanding request that was rejected unc_cha_rxc_rrq1_reject.sf_victim uncore cache RRQ Rejects - Set 1 : SF Victim event=0x27,umask=8 01 RRQ Rejects - Set 1 : SF Victim : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : Requests did not generate Snoop filter victim unc_cha_rxc_rrq1_reject.victim uncore cache RRQ Rejects - Set 1 : Victim event=0x27,umask=0x10 01 RRQ Rejects - Set 1 : Victim : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_wbq0_reject.ad_req_vn0 uncore cache WBQ Rejects - Set 0 : AD REQ on VN0 event=0x28,umask=1 01 WBQ Rejects - Set 0 : AD REQ on VN0 : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : No AD VN0 credit for generating a request unc_cha_rxc_wbq0_reject.ad_rsp_vn0 uncore cache WBQ Rejects - Set 0 : AD RSP on VN0 event=0x28,umask=2 01 WBQ Rejects - Set 0 : AD RSP on VN0 : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : No AD VN0 credit for generating a response unc_cha_rxc_wbq0_reject.ak_non_upi uncore cache WBQ Rejects - Set 0 : Non UPI AK Request event=0x28,umask=0x40 01 WBQ Rejects - Set 0 : Non UPI AK Request : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : Can't inject AK ring message unc_cha_rxc_wbq0_reject.bl_ncb_vn0 uncore cache WBQ Rejects - Set 0 : BL NCB on VN0 event=0x28,umask=0x10 01 WBQ Rejects - Set 0 : BL NCB on VN0 : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : No BL VN0 credit for NCB unc_cha_rxc_wbq0_reject.bl_ncs_vn0 uncore cache WBQ Rejects - Set 0 : BL NCS on VN0 event=0x28,umask=0x20 01 WBQ Rejects - Set 0 : BL NCS on VN0 : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : No BL VN0 credit for NCS unc_cha_rxc_wbq0_reject.bl_rsp_vn0 uncore cache WBQ Rejects - Set 0 : BL RSP on VN0 event=0x28,umask=4 01 WBQ Rejects - Set 0 : BL RSP on VN0 : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : No BL VN0 credit for generating a response unc_cha_rxc_wbq0_reject.bl_wb_vn0 uncore cache WBQ Rejects - Set 0 : BL WB on VN0 event=0x28,umask=8 01 WBQ Rejects - Set 0 : BL WB on VN0 : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : No BL VN0 credit for generating a writeback unc_cha_rxc_wbq0_reject.iv_non_upi uncore cache WBQ Rejects - Set 0 : Non UPI IV Request event=0x28,umask=0x80 01 WBQ Rejects - Set 0 : Non UPI IV Request : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : Can't inject IV ring message unc_cha_rxc_wbq1_reject.allow_snp uncore cache WBQ Rejects - Set 1 : Allow Snoop event=0x29,umask=0x40 01 WBQ Rejects - Set 1 : Allow Snoop : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq1_reject.any0 uncore cache WBQ Rejects - Set 1 : ANY0 event=0x29,umask=1 01 WBQ Rejects - Set 1 : ANY0 : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : Any condition listed in the WBQ0 Reject counter was true unc_cha_rxc_wbq1_reject.ha uncore cache WBQ Rejects - Set 1 : HA event=0x29,umask=2 01 WBQ Rejects - Set 1 : HA : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq1_reject.llc_or_sf_way uncore cache WBQ Rejects - Set 1 : LLC OR SF Way event=0x29,umask=0x20 01 WBQ Rejects - Set 1 : LLC OR SF Way : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : Way conflict with another request that caused the reject unc_cha_rxc_wbq1_reject.llc_victim uncore cache WBQ Rejects - Set 1 : LLC Victim event=0x29,umask=4 01 WBQ Rejects - Set 1 : LLC Victim : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq1_reject.pa_match uncore cache WBQ Rejects - Set 1 : PhyAddr Match event=0x29,umask=0x80 01 WBQ Rejects - Set 1 : PhyAddr Match : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : Address match with an outstanding request that was rejected unc_cha_rxc_wbq1_reject.sf_victim uncore cache WBQ Rejects - Set 1 : SF Victim event=0x29,umask=8 01 WBQ Rejects - Set 1 : SF Victim : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : Requests did not generate Snoop filter victim unc_cha_rxc_wbq1_reject.victim uncore cache WBQ Rejects - Set 1 : Victim event=0x29,umask=0x10 01 WBQ Rejects - Set 1 : Victim : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_snoops_sent.all uncore cache Snoops Sent : All event=0x51,umask=1 01 Snoops Sent : All : Counts the number of snoops issued by the HA unc_cha_snoops_sent.bcst_local uncore cache Snoops Sent : Broadcast snoop for Local Requests event=0x51,umask=0x10 01 Snoops Sent : Broadcast snoop for Local Requests : Counts the number of snoops issued by the HA. : Counts the number of broadcast snoops issued by the HA. This filter includes only requests coming from local sockets unc_cha_snoops_sent.bcst_remote uncore cache Snoops Sent : Broadcast snoops for Remote Requests event=0x51,umask=0x20 01 Snoops Sent : Broadcast snoops for Remote Requests : Counts the number of snoops issued by the HA. : Counts the number of broadcast snoops issued by the HA.This filter includes only requests coming from remote sockets unc_cha_snoops_sent.direct_local uncore cache Snoops Sent : Directed snoops for Local Requests event=0x51,umask=0x40 01 Snoops Sent : Directed snoops for Local Requests : Counts the number of snoops issued by the HA. : Counts the number of directed snoops issued by the HA. This filter includes only requests coming from local sockets unc_cha_snoops_sent.direct_remote uncore cache Snoops Sent : Directed snoops for Remote Requests event=0x51,umask=0x80 01 Snoops Sent : Directed snoops for Remote Requests : Counts the number of snoops issued by the HA. : Counts the number of directed snoops issued by the HA. This filter includes only requests coming from remote sockets unc_cha_snoops_sent.local uncore cache Snoops Sent : Broadcast or directed Snoops sent for Local Requests event=0x51,umask=4 01 Snoops Sent : Broadcast or directed Snoops sent for Local Requests : Counts the number of snoops issued by the HA. : Counts the number of broadcast or directed snoops issued by the HA per request. This filter includes only requests coming from the local socket unc_cha_snoops_sent.remote uncore cache Snoops Sent : Broadcast or directed Snoops sent for Remote Requests event=0x51,umask=8 01 Snoops Sent : Broadcast or directed Snoops sent for Remote Requests : Counts the number of snoops issued by the HA. : Counts the number of broadcast or directed snoops issued by the HA per request. This filter includes only requests coming from the remote socket unc_cha_snoop_resp.rspcnflct uncore cache Snoop Responses Received : RSPCNFLCT* event=0x5c,umask=0x40 01 Snoop Responses Received : RSPCNFLCT* : Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1. : Filters for snoops responses of RspConflict. This is returned when a snoop finds an existing outstanding transaction in a remote caching agent when it CAMs that caching agent. This triggers conflict resolution hardware. This covers both RspCnflct and RspCnflctWbI unc_cha_snoop_resp.rspfwd uncore cache Snoop Responses Received : RspFwd event=0x5c,umask=0x80 01 Snoop Responses Received : RspFwd : Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1. : Filters for a snoop response of RspFwd to a CA request. This snoop response is only possible for RdCur when a snoop HITM/E in a remote caching agent and it directly forwards data to a requestor without changing the requestor's cache line state unc_cha_snoop_resp.rspfwdwb uncore cache Snoop Responses Received : Rsp*Fwd*WB event=0x5c,umask=0x20 01 Snoop Responses Received : Rsp*Fwd*WB : Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1. : Filters for a snoop response of Rsp*Fwd*WB. This snoop response is only used in 4s systems. It is used when a snoop HITM's in a remote caching agent and it directly forwards data to a requestor, and simultaneously returns data to the home to be written back to memory unc_cha_snoop_resp.rsps uncore cache RspS Snoop Responses Received event=0x5c,umask=2 01 Counts when a transaction with the opcode type RspS Snoop Response was received which indicates when a remote cache has data but is not forwarding it. It is a way to let the requesting socket know that it cannot allocate the data in E state. No data is sent with S RspS unc_cha_snoop_resp.rspwb uncore cache Snoop Responses Received : Rsp*WB event=0x5c,umask=0x10 01 Snoop Responses Received : Rsp*WB : Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1. : Filters for a snoop response of RspIWB or RspSWB. This is returned when a non-RFO request hits in M state. Data and Code Reads can return either RspIWB or RspSWB depending on how the system has been configured. InvItoE transactions will also return RspIWB because they must acquire ownership unc_cha_snoop_resp_local.rspcnflct uncore cache Snoop Responses Received Local : RspCnflct event=0x5d,umask=0x40 01 Snoop Responses Received Local : RspCnflct : Number of snoop responses received for a Local request : Filters for snoops responses of RspConflict to local CA requests. This is returned when a snoop finds an existing outstanding transaction in a remote caching agent when it CAMs that caching agent. This triggers conflict resolution hardware. This covers both RspCnflct and RspCnflctWbI unc_cha_snoop_resp_local.rspfwd uncore cache Snoop Responses Received Local : RspFwd event=0x5d,umask=0x80 01 Snoop Responses Received Local : RspFwd : Number of snoop responses received for a Local request : Filters for a snoop response of RspFwd to local CA requests. This snoop response is only possible for RdCur when a snoop HITM/E in a remote caching agent and it directly forwards data to a requestor without changing the requestor's cache line state unc_cha_snoop_resp_local.rspfwdwb uncore cache Snoop Responses Received Local : Rsp*FWD*WB event=0x5d,umask=0x20 01 Snoop Responses Received Local : Rsp*FWD*WB : Number of snoop responses received for a Local request : Filters for a snoop response of Rsp*Fwd*WB to local CA requests. This snoop response is only used in 4s systems. It is used when a snoop HITM's in a remote caching agent and it directly forwards data to a requestor, and simultaneously returns data to the home to be written back to memory unc_cha_snoop_resp_local.rspi uncore cache Snoop Responses Received Local : RspI event=0x5d,umask=1 01 Snoop Responses Received Local : RspI : Number of snoop responses received for a Local request : Filters for snoops responses of RspI to local CA requests. RspI is returned when the remote cache does not have the data, or when the remote cache silently evicts data (such as when an RFO hits non-modified data) unc_cha_snoop_resp_local.rspifwd uncore cache Snoop Responses Received Local : RspIFwd event=0x5d,umask=4 01 Snoop Responses Received Local : RspIFwd : Number of snoop responses received for a Local request : Filters for snoop responses of RspIFwd to local CA requests. This is returned when a remote caching agent forwards data and the requesting agent is able to acquire the data in E or M states. This is commonly returned with RFO transactions. It can be either a HitM or a HitFE unc_cha_snoop_resp_local.rsps uncore cache Snoop Responses Received Local : RspS event=0x5d,umask=2 01 Snoop Responses Received Local : RspS : Number of snoop responses received for a Local request : Filters for snoop responses of RspS to local CA requests. RspS is returned when a remote cache has data but is not forwarding it. It is a way to let the requesting socket know that it cannot allocate the data in E state. No data is sent with S RspS unc_cha_snoop_resp_local.rspsfwd uncore cache Snoop Responses Received Local : RspSFwd event=0x5d,umask=8 01 Snoop Responses Received Local : RspSFwd : Number of snoop responses received for a Local request : Filters for a snoop response of RspSFwd to local CA requests. This is returned when a remote caching agent forwards data but holds on to its current copy. This is common for data and code reads that hit in a remote socket in E or F state unc_cha_snoop_resp_local.rspwb uncore cache Snoop Responses Received Local : Rsp*WB event=0x5d,umask=0x10 01 Snoop Responses Received Local : Rsp*WB : Number of snoop responses received for a Local request : Filters for a snoop response of RspIWB or RspSWB to local CA requests. This is returned when a non-RFO request hits in M state. Data and Code Reads can return either RspIWB or RspSWB depending on how the system has been configured. InvItoE transactions will also return RspIWB because they must acquire ownership unc_cha_snoop_rsp_misc.mtoi_rspdatam uncore cache Misc Snoop Responses Received : MtoI RspIDataM event=0x6b,umask=2 01 unc_cha_snoop_rsp_misc.mtoi_rspifwdm uncore cache Misc Snoop Responses Received : MtoI RspIFwdM event=0x6b,umask=1 01 unc_cha_snoop_rsp_misc.pulldataptl_hitllc uncore cache Misc Snoop Responses Received : Pull Data Partial - Hit LLC event=0x6b,umask=0x20 01 unc_cha_snoop_rsp_misc.pulldataptl_hitsf uncore cache Misc Snoop Responses Received : Pull Data Partial - Hit SF event=0x6b,umask=0x10 01 unc_cha_snoop_rsp_misc.rspifwdmptl_hitllc uncore cache Misc Snoop Responses Received : RspIFwdPtl Hit LLC event=0x6b,umask=8 01 unc_cha_snoop_rsp_misc.rspifwdmptl_hitsf uncore cache Misc Snoop Responses Received : RspIFwdPtl Hit SF event=0x6b,umask=4 01 unc_cha_tor_inserts.all uncore cache TOR Inserts : All event=0x35,umask=0xc001ffff 01 TOR Inserts : All : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.ddr uncore cache TOR Inserts : DDR Access event=0x35 01 TOR Inserts : DDR Access : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.evict uncore cache TOR Inserts : SF/LLC Evictions event=0x35,umask=2 01 TOR Inserts : SF/LLC Evictions : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. : TOR allocation occurred as a result of SF/LLC evictions (came from the ISMQ) unc_cha_tor_inserts.hit uncore cache TOR Inserts : Just Hits event=0x35 01 TOR Inserts : Just Hits : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.ia uncore cache TOR Inserts; All from Local IA event=0x35,umask=0xc001ff01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; All locally initiated requests from IA Cores unc_cha_tor_inserts.ia_clflush uncore cache TOR Inserts;CLFlush from Local IA event=0x35,umask=0xc8c7ff01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; CLFlush events that are initiated from the Core unc_cha_tor_inserts.ia_clflushopt uncore cache TOR Inserts;CLFlushOpt from Local IA event=0x35,umask=0xc8d7ff01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; CLFlushOpt events that are initiated from the Core unc_cha_tor_inserts.ia_crd uncore cache TOR Inserts; CRd from local IA event=0x35,umask=0xc80fff01 01 TOR Inserts; Code read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_crd_pref uncore cache TOR Inserts; CRd Pref from local IA event=0x35,umask=0xc88fff01 01 TOR Inserts; Code read prefetch from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_drd uncore cache TOR Inserts; DRd from local IA event=0x35,umask=0xc817ff01 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_drdpte uncore cache TOR Inserts : DRd PTEs issued by iA Cores event=0x35,umask=0xc837ff01 01 TOR Inserts : DRd PTEs issued by iA Cores due to a page walk : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_drd_opt uncore cache TOR Inserts; DRd Opt from local IA event=0x35,umask=0xc827ff01 01 TOR Inserts; Data read opt from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_drd_opt_pref uncore cache TOR Inserts; DRd Opt Pref from local IA event=0x35,umask=0xc8a7ff01 01 TOR Inserts; Data read opt prefetch from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_drd_pref uncore cache TOR Inserts; DRd Pref from local IA event=0x35,umask=0xc897ff01 01 TOR Inserts; Data read prefetch from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_hit uncore cache TOR Inserts; Hits from Local IA event=0x35,umask=0xc001fd01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.ia_hit_crd uncore cache TOR Inserts; CRd hits from local IA event=0x35,umask=0xc80ffd01 01 TOR Inserts; Code read from local IA that hits in the snoop filter unc_cha_tor_inserts.ia_hit_crd_pref uncore cache TOR Inserts; CRd Pref hits from local IA event=0x35,umask=0xc88ffd01 01 TOR Inserts; Code read prefetch from local IA that hits in the snoop filter unc_cha_tor_inserts.ia_hit_cxl_acc uncore cache All requests issued from IA cores to CXL accelerator memory regions that hit the LLC event=0x35,umask=0x10c0018101 01 unc_cha_tor_inserts.ia_hit_cxl_acc_local uncore cache UNC_CHA_TOR_INSERTS.IA_HIT_CXL_ACC_LOCAL event=0x35,umask=0x10c0008101 01 unc_cha_tor_inserts.ia_hit_drd uncore cache TOR Inserts; DRd hits from local IA event=0x35,umask=0xc817fd01 01 TOR Inserts; Data read from local IA that hits in the snoop filter unc_cha_tor_inserts.ia_hit_drdpte uncore cache TOR Inserts : DRd PTEs issued by iA Cores that Hit the LLC event=0x35,umask=0xc837fd01 01 TOR Inserts : DRd PTEs issued by iA Cores due to page walks that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_drd_opt uncore cache TOR Inserts; DRd Opt hits from local IA event=0x35,umask=0xc827fd01 01 TOR Inserts; Data read opt from local IA that hits in the snoop filter unc_cha_tor_inserts.ia_hit_drd_opt_pref uncore cache TOR Inserts; DRd Opt Pref hits from local IA event=0x35,umask=0xc8a7fd01 01 TOR Inserts; Data read opt prefetch from local IA that hits in the snoop filter unc_cha_tor_inserts.ia_hit_drd_pref uncore cache TOR Inserts; DRd Pref hits from local IA event=0x35,umask=0xc897fd01 01 TOR Inserts; Data read prefetch from local IA that hits in the snoop filter unc_cha_tor_inserts.ia_hit_itom uncore cache TOR Inserts : ItoMs issued by iA Cores that Hit LLC event=0x35,umask=0xcc47fd01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_llcprefcode uncore cache TOR Inserts; LLCPrefCode hits from local IA event=0x35,umask=0xcccffd01 01 TOR Inserts; Last level cache prefetch code read from local IA that hits in the snoop filter unc_cha_tor_inserts.ia_hit_llcprefdata uncore cache TOR Inserts; LLCPrefData hits from local IA event=0x35,umask=0xccd7fd01 01 TOR Inserts; Last level cache prefetch data read from local IA that hits in the snoop filter unc_cha_tor_inserts.ia_hit_llcprefrfo uncore cache TOR Inserts; LLCPrefRFO hits from local IA event=0x35,umask=0xccc7fd01 01 TOR Inserts; Last level cache prefetch read for ownership from local IA that hits in the snoop filter unc_cha_tor_inserts.ia_hit_rfo uncore cache TOR Inserts; RFO hits from local IA event=0x35,umask=0xc807fd01 01 TOR Inserts; Read for ownership from local IA that hits in the snoop filter unc_cha_tor_inserts.ia_hit_rfo_pref uncore cache TOR Inserts; RFO Pref hits from local IA event=0x35,umask=0xc887fd01 01 TOR Inserts; Read for ownership prefetch from local IA that hits in the snoop filter unc_cha_tor_inserts.ia_itom uncore cache TOR Inserts;ItoM from Local IA event=0x35,umask=0xcc47ff01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; ItoM events that are initiated from the Core unc_cha_tor_inserts.ia_itomcachenear uncore cache TOR Inserts : ItoMCacheNears issued by iA Cores event=0x35,umask=0xcd47ff01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_llcprefcode uncore cache TOR Inserts; LLCPrefCode from local IA event=0x35,umask=0xcccfff01 01 TOR Inserts; Last level cache prefetch code read from local IA unc_cha_tor_inserts.ia_llcprefdata uncore cache TOR Inserts; LLCPrefData from local IA event=0x35,umask=0xccd7ff01 01 TOR Inserts; Last level cache prefetch data read from local IA unc_cha_tor_inserts.ia_llcprefrfo uncore cache TOR Inserts; LLCPrefRFO from local IA event=0x35,umask=0xccc7ff01 01 TOR Inserts; Last level cache prefetch read for ownership from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss uncore cache TOR Inserts; misses from Local IA event=0x35,umask=0xc001fe01 01 TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_crd uncore cache TOR Inserts for CRd misses from local IA event=0x35,umask=0xc80ffe01 01 Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode CRd unc_cha_tor_inserts.ia_miss_crdmorph_cxl_acc uncore cache CRds and equivalent opcodes issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x35,umask=0x10c80b8201 01 unc_cha_tor_inserts.ia_miss_crd_local uncore cache TOR Inserts : CRd issued by iA Cores that Missed the LLC - HOMed locally event=0x35,umask=0xc80efe01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_crd_pref uncore cache TOR Inserts; CRd Pref misses from local IA event=0x35,umask=0xc88ffe01 01 TOR Inserts; Code read prefetch from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_crd_pref_local uncore cache TOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed locally event=0x35,umask=0xc88efe01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_crd_pref_remote uncore cache TOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed remotely event=0x35,umask=0xc88f7e01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_crd_remote uncore cache TOR Inserts : CRd issued by iA Cores that Missed the LLC - HOMed remotely event=0x35,umask=0xc80f7e01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_cxl_acc uncore cache All requests issued from IA cores to CXL accelerator memory regions that miss the LLC event=0x35,umask=0x10c0018201 01 unc_cha_tor_inserts.ia_miss_cxl_acc_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_CXL_ACC_LOCAL event=0x35,umask=0x10c0008201 01 unc_cha_tor_inserts.ia_miss_drd uncore cache TOR Inserts for DRd misses from local IA event=0x35,umask=0xc817fe01 01 Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd unc_cha_tor_inserts.ia_miss_drdmorph_cxl_acc uncore cache DRds and equivalent opcodes issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x35,umask=0x10c8138201 01 unc_cha_tor_inserts.ia_miss_drdpte uncore cache TOR Inserts : DRd PTEs issued by iA Cores that Missed the LLC event=0x35,umask=0xc837fe01 01 TOR Inserts : DRd PTEs issued by iA Cores due to a page walk that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_cxl_acc uncore cache DRds issued from an IA core which miss the L3 and target memory in a CXL type 2 memory expander card event=0x35,umask=0x10c8178201 01 unc_cha_tor_inserts.ia_miss_drd_cxl_acc_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_DRD_CXL_ACC_LOCAL event=0x35,umask=0x10c8168201 01 unc_cha_tor_inserts.ia_miss_drd_cxl_exp_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_DRD_CXL_EXP_LOCAL event=0x35,umask=0x20c8168201 01 unc_cha_tor_inserts.ia_miss_drd_ddr uncore cache TOR Inserts for DRds issued by IA Cores targeting DDR Mem that Missed the LLC event=0x35,umask=0xc8178601 01 Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd, and which target DDR memory unc_cha_tor_inserts.ia_miss_drd_local uncore cache TOR Inserts for DRd misses from local IA targeting local memory event=0x35,umask=0xc816fe01 01 Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd, and which target local memory unc_cha_tor_inserts.ia_miss_drd_local_ddr uncore cache TOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally event=0x35,umask=0xc8168601 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_local_pmm uncore cache TOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally event=0x35,umask=0xc8168a01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_opt uncore cache TOR Inserts; DRd Opt misses from local IA event=0x35,umask=0xc827fe01 01 TOR Inserts; Data read opt from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_drd_opt_cxl_acc_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_DRD_OPT_CXL_ACC_LOCAL event=0x35,umask=0x10c8268201 01 unc_cha_tor_inserts.ia_miss_drd_opt_pref uncore cache TOR Inserts; DRd Opt Pref misses from local IA event=0x35,umask=0xc8a7fe01 01 TOR Inserts; Data read opt prefetch from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_drd_opt_pref_cxl_acc_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_DRD_OPT_PREF_CXL_ACC_LOCAL event=0x35,umask=0x10c8a68201 01 unc_cha_tor_inserts.ia_miss_drd_pmm uncore cache TOR Inserts for DRds issued by iA Cores targeting PMM Mem that Missed the LLC event=0x35,umask=0xc8178a01 01 Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd, and which target PMM memory unc_cha_tor_inserts.ia_miss_drd_pref uncore cache TOR Inserts for DRd Pref misses from local IA event=0x35,umask=0xc897fe01 01 Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRD_PREF unc_cha_tor_inserts.ia_miss_drd_pref_cxl_acc uncore cache L2 data prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x35,umask=0x10c8978201 01 unc_cha_tor_inserts.ia_miss_drd_pref_cxl_acc_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_DRD_PREF_CXL_ACC_LOCAL event=0x35,umask=0x10c8968201 01 unc_cha_tor_inserts.ia_miss_drd_pref_cxl_exp_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_DRD_PREF_CXL_EXP_LOCAL event=0x35,umask=0x20c8968201 01 unc_cha_tor_inserts.ia_miss_drd_pref_ddr uncore cache TOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC event=0x35,umask=0xc8978601 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pref_local uncore cache TOR Inserts for DRd Pref misses from local IA targeting local memory event=0x35,umask=0xc896fe01 01 Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRD_PREF, and target local memory unc_cha_tor_inserts.ia_miss_drd_pref_local_ddr uncore cache TOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally event=0x35,umask=0xc8968601 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pref_local_pmm uncore cache TOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally event=0x35,umask=0xc8968a01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pref_pmm uncore cache TOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC event=0x35,umask=0xc8978a01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pref_remote uncore cache TOR Inserts for DRd Pref misses from local IA targeting remote memory event=0x35,umask=0xc8977e01 01 Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRD_PREF, and target remote memory unc_cha_tor_inserts.ia_miss_drd_pref_remote_ddr uncore cache TOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely event=0x35,umask=0xc8970601 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pref_remote_pmm uncore cache TOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely event=0x35,umask=0xc8970a01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_remote uncore cache TOR Inserts for DRd misses from local IA targeting remote memory event=0x35,umask=0xc8177e01 01 Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd, and target remote memory unc_cha_tor_inserts.ia_miss_drd_remote_ddr uncore cache TOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely event=0x35,umask=0xc8170601 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_remote_pmm uncore cache TOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely event=0x35,umask=0xc8170a01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_itom uncore cache TOR Inserts : ItoMs issued by iA Cores that Missed LLC event=0x35,umask=0xcc47fe01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_llcprefcode uncore cache TOR Inserts; LLCPrefCode misses from local IA event=0x35,umask=0xcccffe01 01 TOR Inserts; Last level cache prefetch code read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_llcprefcode_cxl_acc uncore cache LLC Prefetch Code transactions issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x35,umask=0x10cccf8201 01 unc_cha_tor_inserts.ia_miss_llcprefdata uncore cache TOR Inserts; LLCPrefData misses from local IA event=0x35,umask=0xccd7fe01 01 TOR Inserts; Last level cache prefetch data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_llcprefdata_cxl_acc uncore cache LLC data prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x35,umask=0x10ccd78201 01 unc_cha_tor_inserts.ia_miss_llcprefdata_cxl_acc_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_LLCPREFDATA_CXL_ACC_LOCAL event=0x35,umask=0x10ccd68201 01 unc_cha_tor_inserts.ia_miss_llcprefdata_cxl_exp_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_LLCPREFDATA_CXL_EXP_LOCAL event=0x35,umask=0x20ccd68201 01 unc_cha_tor_inserts.ia_miss_llcprefrfo uncore cache TOR Inserts; LLCPrefRFO misses from local IA event=0x35,umask=0xccc7fe01 01 TOR Inserts; Last level cache prefetch read for ownership from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_llcprefrfo_cxl_acc uncore cache L2 RFO prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x35,umask=0x10c8878201 01 unc_cha_tor_inserts.ia_miss_llcprefrfo_cxl_acc_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_LLCPREFRFO_CXL_ACC_LOCAL event=0x35,umask=0x10c8868201 01 unc_cha_tor_inserts.ia_miss_llcprefrfo_cxl_exp_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_LLCPREFRFO_CXL_EXP_LOCAL event=0x35,umask=0x20c8868201 01 unc_cha_tor_inserts.ia_miss_local_wcilf_ddr uncore cache TOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed locally event=0x35,umask=0xc8668601 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_local_wcilf_pmm uncore cache TOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed locally event=0x35,umask=0xc8668a01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_local_wcil_ddr uncore cache TOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed locally event=0x35,umask=0xc86e8601 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_local_wcil_pmm uncore cache TOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed locally event=0x35,umask=0xc86e8a01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_remote_wcilf_ddr uncore cache TOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely event=0x35,umask=0xc8670601 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_remote_wcilf_pmm uncore cache TOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely event=0x35,umask=0xc8670a01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_remote_wcil_ddr uncore cache TOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely event=0x35,umask=0xc86f0601 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_remote_wcil_pmm uncore cache TOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely event=0x35,umask=0xc86f0a01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_rfo uncore cache TOR Inserts; RFO misses from local IA event=0x35,umask=0xc807fe01 01 TOR Inserts; Read for ownership from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_rfomorph_cxl_acc uncore cache RFO and L2 RFO prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x35,umask=0x10c8038201 01 unc_cha_tor_inserts.ia_miss_rfo_cxl_acc uncore cache RFOs issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x35,umask=0x10c8078201 01 unc_cha_tor_inserts.ia_miss_rfo_cxl_acc_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_RFO_CXL_ACC_LOCAL event=0x35,umask=0x10c8068201 01 unc_cha_tor_inserts.ia_miss_rfo_cxl_exp_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_RFO_CXL_EXP_LOCAL event=0x35,umask=0x20c8068201 01 unc_cha_tor_inserts.ia_miss_rfo_local uncore cache TOR Inserts RFO misses from local IA event=0x35,umask=0xc806fe01 01 TOR Inserts; Read for ownership from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_rfo_pref uncore cache TOR Inserts; RFO pref misses from local IA event=0x35,umask=0xc887fe01 01 TOR Inserts; Read for ownership prefetch from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_rfo_pref_cxl_acc uncore cache LLC RFO prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x35,umask=0x10ccc78201 01 unc_cha_tor_inserts.ia_miss_rfo_pref_cxl_acc_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_RFO_PREF_CXL_ACC_LOCAL event=0x35,umask=0x10ccc68201 01 unc_cha_tor_inserts.ia_miss_rfo_pref_cxl_exp_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_RFO_PREF_CXL_EXP_LOCAL event=0x35,umask=0x20ccc68201 01 unc_cha_tor_inserts.ia_miss_rfo_pref_local uncore cache TOR Inserts; RFO prefetch misses from local IA event=0x35,umask=0xc886fe01 01 TOR Inserts; Read for ownership prefetch from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_rfo_pref_remote uncore cache TOR Inserts; RFO prefetch misses from local IA event=0x35,umask=0xc8877e01 01 TOR Inserts; Read for ownership prefetch from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_rfo_remote uncore cache TOR Inserts; RFO misses from local IA event=0x35,umask=0xc8077e01 01 TOR Inserts Read for ownership from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_ucrdf uncore cache TOR Inserts : UCRdFs issued by iA Cores that Missed LLC event=0x35,umask=0xc877de01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wcil uncore cache TOR Inserts : WCiLs issued by iA Cores that Missed the LLC event=0x35,umask=0xc86ffe01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wcilf uncore cache TOR Inserts : WCiLF issued by iA Cores that Missed the LLC event=0x35,umask=0xc867fe01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wcilf_ddr uncore cache TOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC event=0x35,umask=0xc8678601 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wcilf_pmm uncore cache TOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC event=0x35,umask=0xc8678a01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wcil_ddr uncore cache TOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC event=0x35,umask=0xc86f8601 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wcil_pmm uncore cache TOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC event=0x35,umask=0xc86f8a01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wil uncore cache TOR Inserts : WiLs issued by iA Cores that Missed LLC event=0x35,umask=0xc87fde01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_rfo uncore cache TOR Inserts; RFO from local IA event=0x35,umask=0xc807ff01 01 TOR Inserts; Read for ownership from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_rfo_pref uncore cache TOR Inserts; RFO pref from local IA event=0x35,umask=0xc887ff01 01 TOR Inserts; Read for ownership prefetch from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_specitom uncore cache TOR Inserts;SpecItoM from Local IA event=0x35,umask=0xcc57ff01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; SpecItoM events that are initiated from the Core unc_cha_tor_inserts.ia_wbeftoe uncore cache TOR Inserts : WBEFtoEs issued by an IA Core. Non Modified Write Backs event=0x35,umask=0xcc3fff01 01 WbEFtoEs issued by iA Cores . (Non Modified Write Backs) :Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_wbeftoi uncore cache TOR Inserts : WBEFtoEs issued by an IA Core. Non Modified Write Backs event=0x35,umask=0xcc37ff01 01 WbEFtoEs issued by iA Cores . (Non Modified Write Backs) :Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_wbmtoe uncore cache TOR Inserts : WBEFtoEs issued by an IA Core. Non Modified Write Backs event=0x35,umask=0xcc2fff01 01 WbEFtoEs issued by iA Cores . (Non Modified Write Backs) :Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_wbmtoi uncore cache TOR Inserts : WbMtoIs issued by an iA Cores. Modified Write Backs event=0x35,umask=0xcc27ff01 01 WbMtoIs issued by iA Cores . (Modified Write Backs) :Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_wbstoi uncore cache TOR Inserts : WBEFtoEs issued by an IA Core. Non Modified Write Backs event=0x35,umask=0xcc67ff01 01 WbEFtoEs issued by iA Cores . (Non Modified Write Backs) :Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_wcil uncore cache TOR Inserts : WCiLs issued by iA Cores event=0x35,umask=0xc86fff01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_wcilf uncore cache TOR Inserts : WCiLF issued by iA Cores event=0x35,umask=0xc867ff01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io uncore cache TOR Inserts; All from local IO event=0x35,umask=0xc001ff04 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_clflush uncore cache TOR Inserts : CLFlushes issued by IO Devices event=0x35,umask=0xc8c3ff04 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_hit uncore cache TOR Inserts; Hits from local IO event=0x35,umask=0xc001fd04 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_hit_itom uncore cache TOR Inserts; ItoM hits from local IO event=0x35,umask=0xcc43fd04 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_hit_itomcachenear uncore cache TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices that hit the LLC event=0x35,umask=0xcd43fd04 01 TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_hit_pcirdcur uncore cache TOR Inserts; RdCur and FsRdCur hits from local IO event=0x35,umask=0xc8f3fd04 01 TOR Inserts : PCIRdCurs issued by IO Devices that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_hit_rfo uncore cache TOR Inserts; RFO hits from local IO event=0x35,umask=0xc803fd04 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_itom uncore cache TOR Inserts for ItoM from local IO event=0x35,umask=0xcc43ff04 01 Inserts into the TOR from local IO with the opcode ItoM unc_cha_tor_inserts.io_itomcachenear uncore cache TOR Inserts for ItoMCacheNears from IO devices event=0x35,umask=0xcd43ff04 01 Inserts into the TOR from local IO devices with the opcode ItoMCacheNears. This event indicates a partial write request unc_cha_tor_inserts.io_itomcachenear_local uncore cache ItoMCacheNear (partial write) transactions from an IO device that addresses memory on the local socket event=0x35,umask=0xcd42ff04 01 TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_itomcachenear_remote uncore cache ItoMCacheNear (partial write) transactions from an IO device that addresses memory on a remote socket event=0x35,umask=0xcd437f04 01 TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_itom_local uncore cache ItoM (write) transactions from an IO device that addresses memory on the local socket event=0x35,umask=0xcc42ff04 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_itom_remote uncore cache ItoM (write) transactions from an IO device that addresses memory on a remote socket event=0x35,umask=0xcc437f04 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_miss uncore cache TOR Inserts; Misses from local IO event=0x35,umask=0xc001fe04 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_miss_itom uncore cache TOR Inserts : ItoM, indicating a full cacheline write request, from IO Devices that missed the LLC event=0x35,umask=0xcc43fe04 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_miss_itomcachenear uncore cache TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices that missed the LLC event=0x35,umask=0xcd43fe04 01 TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_miss_pcirdcur uncore cache TOR Inserts; RdCur and FsRdCur requests from local IO that miss LLC event=0x35,umask=0xc8f3fe04 01 TOR Inserts : PCIRdCurs issued by IO Devices that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_miss_rfo uncore cache TOR Inserts; RFO misses from local IO event=0x35,umask=0xc803fe04 01 TOR Inserts : RFOs issued by IO Devices that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_pcirdcur uncore cache TOR Inserts for RdCur from local IO event=0x35,umask=0xc8f3ff04 01 Inserts into the TOR from local IO with the opcode RdCur unc_cha_tor_inserts.io_pcirdcur_local uncore cache PCIRDCUR (read) transactions from an IO device that addresses memory on a remote socket event=0x35,umask=0xc8f2ff04 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_pcirdcur_remote uncore cache PCIRDCUR (read) transactions from an IO device that addresses memory on the local socket event=0x35,umask=0xc8f37f04 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_rfo uncore cache TOR Inserts; RFO from local IO event=0x35,umask=0xc803ff04 01 TOR Inserts : RFOs issued by IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_wbmtoi uncore cache TOR Inserts : WbMtoIs issued by IO Devices event=0x35,umask=0xcc23ff04 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ipq uncore cache TOR Inserts : IPQ event=0x35,umask=8 01 TOR Inserts : IPQ : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.irq_ia uncore cache TOR Inserts : IRQ - iA event=0x35,umask=1 01 TOR Inserts : IRQ - iA : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. : From an iA Core unc_cha_tor_inserts.irq_non_ia uncore cache TOR Inserts : IRQ - Non iA event=0x35,umask=0x10 01 TOR Inserts : IRQ - Non iA : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.isoc uncore cache TOR Inserts : Just ISOC event=0x35 01 TOR Inserts : Just ISOC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.local_tgt uncore cache TOR Inserts : Just Local Targets event=0x35 01 TOR Inserts : Just Local Targets : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.loc_all uncore cache TOR Inserts : All from Local iA and IO event=0x35,umask=0xc000ff05 01 TOR Inserts : All from Local iA and IO : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. : All locally initiated requests unc_cha_tor_inserts.loc_ia uncore cache TOR Inserts : All from Local iA event=0x35,umask=0xc000ff01 01 TOR Inserts : All from Local iA : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. : All locally initiated requests from iA Cores unc_cha_tor_inserts.loc_io uncore cache TOR Inserts : All from Local IO event=0x35,umask=0xc000ff04 01 TOR Inserts : All from Local IO : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. : All locally generated IO traffic unc_cha_tor_inserts.match_opc uncore cache TOR Inserts : Match the Opcode in b[29:19] of the extended umask field event=0x35 01 TOR Inserts : Match the Opcode in b[29:19] of the extended umask field : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.miss uncore cache TOR Inserts : Just Misses event=0x35 01 TOR Inserts : Just Misses : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.mmcfg uncore cache TOR Inserts : MMCFG Access event=0x35 01 TOR Inserts : MMCFG Access : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.mmio uncore cache TOR Inserts : MMIO Access event=0x35 01 TOR Inserts : MMIO Access : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.nearmem uncore cache TOR Inserts : Just NearMem event=0x35 01 TOR Inserts : Just NearMem : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.noncoh uncore cache TOR Inserts : Just NonCoherent event=0x35 01 TOR Inserts : Just NonCoherent : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.not_nearmem uncore cache TOR Inserts : Just NotNearMem event=0x35 01 TOR Inserts : Just NotNearMem : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.pmm uncore cache TOR Inserts : PMM Access event=0x35 01 TOR Inserts : PM Access : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.premorph_opc uncore cache TOR Inserts : Match the PreMorphed Opcode in b[29:19] of the extended umask field event=0x35 01 TOR Inserts : Match the PreMorphed Opcode in b[29:19] of the extended umask field : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.prq_iosf uncore cache TOR Inserts : PRQ - IOSF event=0x35,umask=4 01 TOR Inserts : PRQ - IOSF : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. : From a PCIe Device unc_cha_tor_inserts.prq_non_iosf uncore cache TOR Inserts : PRQ - Non IOSF event=0x35,umask=0x20 01 TOR Inserts : PRQ - Non IOSF : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.remote_tgt uncore cache TOR Inserts : Just Remote Targets event=0x35 01 TOR Inserts : Just Remote Targets : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.rem_all uncore cache TOR Inserts : All from Remote event=0x35,umask=0xc001ffc8 01 TOR Inserts : All from Remote : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. : All remote requests (e.g. snoops, writebacks) that came from remote sockets unc_cha_tor_inserts.rem_snps uncore cache TOR Inserts : All Snoops from Remote event=0x35,umask=0xc001ff08 01 TOR Inserts : All Snoops from Remote : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. : All snoops to this LLC that came from remote sockets unc_cha_tor_inserts.rrq uncore cache TOR Inserts : RRQ event=0x35,umask=0x40 01 TOR Inserts : RRQ : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.rrq_miss_invxtom_cxl_exp_local uncore cache TOR Inserts for INVXTOM opcodes received from a remote socket which miss the L3 and target memory in a CXL type 3 memory expander local to this socket event=0x35,umask=0x20e87e8240 01 unc_cha_tor_inserts.rrq_miss_rdcode_cxl_exp_local uncore cache TOR Inserts for RDCODE opcodes received from a remote socket which miss the L3 and target memory in a CXL type 3 memory expander local to this socket event=0x35,umask=0x20e80e8240 01 unc_cha_tor_inserts.rrq_miss_rdcur_cxl_exp_local uncore cache TOR Inserts for RDCUR opcodes received from a remote socket which miss the L3 and target memory in a CXL type 3 memory expander local to this socket event=0x35,umask=0x20e8068240 01 unc_cha_tor_inserts.rrq_miss_rddata_cxl_exp_local uncore cache TOR Inserts for RDDATA opcodes received from a remote socket which miss the L3 and target memory in a CXL type 3 memory expander local to this socket event=0x35,umask=0x20e8168240 01 unc_cha_tor_inserts.rrq_miss_rdinvown_opt_cxl_exp_local uncore cache TOR Inserts for RDINVOWN_OPT opcodes received from a remote socket which miss the L3 and target memory in a CXL type 3 memory expander local to this socket event=0x35,umask=0x20e8268240 01 unc_cha_tor_inserts.snps_from_rem uncore cache TOR Inserts; All Snoops from Remote event=0x35,umask=0xc001ff08 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. All snoops to this LLC that came from remote sockets unc_cha_tor_inserts.wbq uncore cache TOR Inserts : WBQ event=0x35,umask=0x80 01 TOR Inserts : WBQ : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_occupancy.all uncore cache TOR Occupancy : All event=0x36,umask=0xc001ffff 01 TOR Occupancy : All : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.ddr uncore cache TOR Occupancy : DDR Access event=0x36 01 TOR Occupancy : DDR Access : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent unc_cha_tor_occupancy.evict uncore cache TOR Occupancy : SF/LLC Evictions event=0x36,umask=2 01 TOR Occupancy : SF/LLC Evictions : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T : TOR allocation occurred as a result of SF/LLC evictions (came from the ISMQ) unc_cha_tor_occupancy.hit uncore cache TOR Occupancy : Just Hits event=0x36 01 TOR Occupancy : Just Hits : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.ia uncore cache TOR Occupancy; All from local IA event=0x36,umask=0xc001ff01 01 TOR Occupancy : All requests from iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_clflush uncore cache TOR Occupancy : CLFlushes issued by iA Cores event=0x36,umask=0xc8c7ff01 01 TOR Occupancy : CLFlushes issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_clflushopt uncore cache TOR Occupancy : CLFlushOpts issued by iA Cores event=0x36,umask=0xc8d7ff01 01 TOR Occupancy : CLFlushOpts issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_crd uncore cache TOR Occupancy; CRd from local IA event=0x36,umask=0xc80fff01 01 TOR Occupancy; Code read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_crd_pref uncore cache TOR Occupancy; CRd Pref from local IA event=0x36,umask=0xc88fff01 01 TOR Occupancy; Code read prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_drd uncore cache TOR Occupancy; DRd from local IA event=0x36,umask=0xc817ff01 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_drdpte uncore cache TOR Occupancy : DRdPte issued by iA Cores due to a page walk event=0x36,umask=0xc837ff01 01 TOR Occupancy : DRdPte issued by iA Cores due to a page walk : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_drd_opt uncore cache TOR Occupancy; DRd Opt from local IA event=0x36,umask=0xc827ff01 01 TOR Occupancy; Data read opt from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_drd_opt_pref uncore cache TOR Occupancy; DRd Opt Pref from local IA event=0x36,umask=0xc8a7ff01 01 TOR Occupancy; Data read opt prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_drd_pref uncore cache TOR Occupancy; DRd Pref from local IA event=0x36,umask=0xc897ff01 01 TOR Occupancy; Data read prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_hit uncore cache TOR Occupancy; Hits from local IA event=0x36,umask=0xc001fd01 01 TOR Occupancy : All requests from iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_crd uncore cache TOR Occupancy; CRd hits from local IA event=0x36,umask=0xc80ffd01 01 TOR Occupancy; Code read from local IA that hits in the snoop filter unc_cha_tor_occupancy.ia_hit_crd_pref uncore cache TOR Occupancy; CRd Pref hits from local IA event=0x36,umask=0xc88ffd01 01 TOR Occupancy; Code read prefetch from local IA that hits in the snoop filter unc_cha_tor_occupancy.ia_hit_cxl_acc uncore cache TOR Occupancy for All requests issued from IA cores to CXL accelerator memory regions that hit the LLC event=0x36,umask=0x10c0018101 01 unc_cha_tor_occupancy.ia_hit_cxl_acc_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_HIT_CXL_ACC_LOCAL event=0x36,umask=0x10c0008101 01 unc_cha_tor_occupancy.ia_hit_drd uncore cache TOR Occupancy; DRd hits from local IA event=0x36,umask=0xc817fd01 01 TOR Occupancy; Data read from local IA that hits in the snoop filter unc_cha_tor_occupancy.ia_hit_drdpte uncore cache TOR Occupancy : DRdPte issued by iA Cores due to a page walk that hit the LLC event=0x36,umask=0xc837fd01 01 TOR Occupancy : DRdPte issued by iA Cores due to a page walk that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_drd_opt uncore cache TOR Occupancy; DRd Opt hits from local IA event=0x36,umask=0xc827fd01 01 TOR Occupancy; Data read opt from local IA that hits in the snoop filter unc_cha_tor_occupancy.ia_hit_drd_opt_pref uncore cache TOR Occupancy; DRd Opt Pref hits from local IA event=0x36,umask=0xc8a7fd01 01 TOR Occupancy; Data read opt prefetch from local IA that hits in the snoop filter unc_cha_tor_occupancy.ia_hit_drd_pref uncore cache TOR Occupancy; DRd Pref hits from local IA event=0x36,umask=0xc897fd01 01 TOR Occupancy; Data read prefetch from local IA that hits in the snoop filter unc_cha_tor_occupancy.ia_hit_itom uncore cache TOR Occupancy : ItoMs issued by iA Cores that Hit LLC event=0x36,umask=0xcc47fd01 01 TOR Occupancy : ItoMs issued by iA Cores that Hit LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_llcprefcode uncore cache TOR Occupancy; LLCPrefCode hits from local IA event=0x36,umask=0xcccffd01 01 TOR Occupancy; Last level cache prefetch code read from local IA that hits in the snoop filter unc_cha_tor_occupancy.ia_hit_llcprefdata uncore cache TOR Occupancy; LLCPrefData hits from local IA event=0x36,umask=0xccd7fd01 01 TOR Occupancy; Last level cache prefetch data read from local IA that hits in the snoop filter unc_cha_tor_occupancy.ia_hit_llcprefrfo uncore cache TOR Occupancy; LLCPrefRFO hits from local IA event=0x36,umask=0xccc7fd01 01 TOR Occupancy; Last level cache prefetch read for ownership from local IA that hits in the snoop filter unc_cha_tor_occupancy.ia_hit_rfo uncore cache TOR Occupancy; RFO hits from local IA event=0x36,umask=0xc807fd01 01 TOR Occupancy; Read for ownership from local IA that hits in the snoop filter unc_cha_tor_occupancy.ia_hit_rfo_pref uncore cache TOR Occupancy; RFO Pref hits from local IA event=0x36,umask=0xc887fd01 01 TOR Occupancy; Read for ownership prefetch from local IA that hits in the snoop filter unc_cha_tor_occupancy.ia_itom uncore cache TOR Occupancy : ItoMs issued by iA Cores event=0x36,umask=0xcc47ff01 01 TOR Occupancy : ItoMs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_itomcachenear uncore cache TOR Occupancy : ItoMCacheNears issued by iA Cores event=0x36,umask=0xcd47ff01 01 TOR Occupancy : ItoMCacheNears issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_llcprefcode uncore cache TOR Occupancy; LLCPrefCode from local IA event=0x36,umask=0xcccfff01 01 TOR Occupancy; Last level cache prefetch data read from local IA unc_cha_tor_occupancy.ia_llcprefdata uncore cache TOR Occupancy; LLCPrefData from local IA event=0x36,umask=0xccd7ff01 01 TOR Occupancy; Last level cache prefetch data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_llcprefrfo uncore cache TOR Occupancy; LLCPrefRFO from local IA event=0x36,umask=0xccc7ff01 01 TOR Occupancy; Last level cache prefetch read for ownership from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss uncore cache TOR Occupancy; Misses from Local IA event=0x36,umask=0xc001fe01 01 TOR Occupancy : All requests from iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_crd uncore cache TOR Occupancy; CRd misses from local IA event=0x36,umask=0xc80ffe01 01 TOR Occupancy; Code read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_crdmorph_cxl_acc uncore cache TOR Occupancy for CRds and equivalent opcodes issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x36,umask=0x10c80b8201 01 unc_cha_tor_occupancy.ia_miss_crd_local uncore cache TOR Occupancy : CRd issued by iA Cores that Missed the LLC - HOMed locally event=0x36,umask=0xc80efe01 01 TOR Occupancy : CRd issued by iA Cores that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_crd_pref uncore cache TOR Occupancy; CRd Pref misses from local IA event=0x36,umask=0xc88ffe01 01 TOR Occupancy; Code read prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_crd_pref_local uncore cache TOR Occupancy : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed locally event=0x36,umask=0xc88efe01 01 TOR Occupancy : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_crd_pref_remote uncore cache TOR Occupancy : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed remotely event=0x36,umask=0xc88f7e01 01 TOR Occupancy : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_crd_remote uncore cache TOR Occupancy : CRd issued by iA Cores that Missed the LLC - HOMed remotely event=0x36,umask=0xc80f7e01 01 TOR Occupancy : CRd issued by iA Cores that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_cxl_acc uncore cache TOR Occupancy for All requests issued from IA cores to CXL accelerator memory regions that miss the LLC event=0x36,umask=0x10c0018201 01 unc_cha_tor_occupancy.ia_miss_cxl_acc_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_CXL_ACC_LOCAL event=0x36,umask=0x10c0008201 01 unc_cha_tor_occupancy.ia_miss_drd uncore cache TOR Occupancy for DRd misses from local IA event=0x36,umask=0xc817fe01 01 Number of cycles for elements in the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd unc_cha_tor_occupancy.ia_miss_drdmorph_cxl_acc uncore cache TOR Occupancy for DRds and equivalent opcodes issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x36,umask=0x10c8138201 01 unc_cha_tor_occupancy.ia_miss_drdpte uncore cache TOR Occupancy : DRdPte issued by iA Cores due to a page walk that missed the LLC event=0x36,umask=0xc837fe01 01 TOR Occupancy : DRdPte issued by iA Cores due to a page walk that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_cxl_acc uncore cache TOR Occupancy for DRds and equivalent opcodes issued from an IA core which miss the L3 and target memory in a CXL type 2 memory expander card event=0x36,umask=0x10c8178201 01 unc_cha_tor_occupancy.ia_miss_drd_cxl_acc_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_CXL_ACC_LOCAL event=0x36,umask=0x10c8168201 01 unc_cha_tor_occupancy.ia_miss_drd_cxl_exp_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_CXL_EXP_LOCAL event=0x36,umask=0x20c8168201 01 unc_cha_tor_occupancy.ia_miss_drd_ddr uncore cache TOR Occupancy for DRds issued by iA Cores targeting DDR Mem that Missed the LLC event=0x36,umask=0xc8178601 01 Number of cycles for elements in the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd, and which target DDR memory unc_cha_tor_occupancy.ia_miss_drd_local uncore cache TOR Occupancy for DRd misses from local IA targeting local memory event=0x36,umask=0xc816fe01 01 Number of cycles for elements in the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd, and which target local memory unc_cha_tor_occupancy.ia_miss_drd_local_ddr uncore cache TOR Occupancy : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally event=0x36,umask=0xc8168601 01 TOR Occupancy : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_local_pmm uncore cache TOR Occupancy : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally event=0x36,umask=0xc8168a01 01 TOR Occupancy : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_opt uncore cache TOR Occupancy; DRd Opt misses from local IA event=0x36,umask=0xc827fe01 01 TOR Occupancy; Data read opt from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_drd_opt_cxl_acc_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_OPT_CXL_ACC_LOCAL event=0x36,umask=0x10c8268201 01 unc_cha_tor_occupancy.ia_miss_drd_opt_pref uncore cache TOR Occupancy; DRd Opt Pref misses from local IA event=0x36,umask=0xc8a7fe01 01 TOR Occupancy; Data read opt prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_drd_opt_pref_cxl_acc_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_OPT_PREF_CXL_ACC_LOCAL event=0x36,umask=0x10c8a68201 01 unc_cha_tor_occupancy.ia_miss_drd_pmm uncore cache TOR Occupancy for DRds issued by iA Cores targeting PMM Mem that Missed the LLC event=0x36,umask=0xc8178a01 01 Number of cycles for elements in the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd, and which target PMM memory unc_cha_tor_occupancy.ia_miss_drd_pref uncore cache TOR Occupancy; DRd Pref misses from local IA event=0x36,umask=0xc897fe01 01 TOR Occupancy; Data read prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_drd_pref_cxl_acc uncore cache TOR Occupancy for L2 data prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x36,umask=0x10c8978201 01 unc_cha_tor_occupancy.ia_miss_drd_pref_cxl_acc_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_PREF_CXL_ACC_LOCAL event=0x36,umask=0x10c8968201 01 unc_cha_tor_occupancy.ia_miss_drd_pref_cxl_exp_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_PREF_CXL_EXP_LOCAL event=0x36,umask=0x20c8968201 01 unc_cha_tor_occupancy.ia_miss_drd_pref_ddr uncore cache TOR Occupancy : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC event=0x36,umask=0xc8978601 01 TOR Occupancy : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_pref_local uncore cache TOR Occupancy; DRd Pref misses from local IA event=0x36,umask=0xc896fe01 01 TOR Occupancy; Data read prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_drd_pref_local_ddr uncore cache TOR Occupancy : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally event=0x36,umask=0xc8968601 01 TOR Occupancy : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_pref_local_pmm uncore cache TOR Occupancy : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally event=0x36,umask=0xc8968a01 01 TOR Occupancy : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_pref_pmm uncore cache TOR Occupancy : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC event=0x36,umask=0xc8978a01 01 TOR Occupancy : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_pref_remote uncore cache TOR Occupancy; DRd Pref misses from local IA event=0x36,umask=0xc8977e01 01 TOR Occupancy; Data read prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_drd_pref_remote_ddr uncore cache TOR Occupancy : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely event=0x36,umask=0xc8970601 01 TOR Occupancy : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_pref_remote_pmm uncore cache TOR Occupancy : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely event=0x36,umask=0xc8970a01 01 TOR Occupancy : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_remote uncore cache TOR Occupancy for DRd misses from local IA targeting remote memory event=0x36,umask=0xc8177e01 01 Number of cycles for elements in the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd, and which target remote memory unc_cha_tor_occupancy.ia_miss_drd_remote_ddr uncore cache TOR Occupancy : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely event=0x36,umask=0xc8170601 01 TOR Occupancy : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_remote_pmm uncore cache TOR Occupancy : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely event=0x36,umask=0xc8170a01 01 TOR Occupancy : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_itom uncore cache TOR Occupancy : ItoMs issued by iA Cores that Missed LLC event=0x36,umask=0xcc47fe01 01 TOR Occupancy : ItoMs issued by iA Cores that Missed LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_llcprefcode uncore cache TOR Occupancy; LLCPrefCode misses from local IA event=0x36,umask=0xcccffe01 01 TOR Occupancy; Last level cache prefetch code read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_llcprefcode_cxl_acc uncore cache TOR Occupancy for LLC Prefetch Code transactions issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x36,umask=0x10cccf8201 01 unc_cha_tor_occupancy.ia_miss_llcprefdata uncore cache TOR Occupancy; LLCPrefData misses from local IA event=0x36,umask=0xccd7fe01 01 TOR Occupancy; Last level cache prefetch data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_llcprefdata_cxl_acc uncore cache TOR Occupancy for LLC data prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x36,umask=0x10ccd78201 01 unc_cha_tor_occupancy.ia_miss_llcprefdata_cxl_acc_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_LLCPREFDATA_CXL_ACC_LOCAL event=0x36,umask=0x10ccd68201 01 unc_cha_tor_occupancy.ia_miss_llcprefdata_cxl_exp_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_LLCPREFDATA_CXL_EXP_LOCAL event=0x36,umask=0x20ccd68201 01 unc_cha_tor_occupancy.ia_miss_llcprefrfo uncore cache TOR Occupancy; LLCPrefRFO misses from local IA event=0x36,umask=0xccc7fe01 01 TOR Occupancy; Last level cache prefetch read for ownership from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_llcprefrfo_cxl_acc uncore cache TOR Occupancy for L2 RFO prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x36,umask=0x10c8878201 01 unc_cha_tor_occupancy.ia_miss_llcprefrfo_cxl_acc_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_LLCPREFRFO_CXL_ACC_LOCAL event=0x36,umask=0x10c8868201 01 unc_cha_tor_occupancy.ia_miss_llcprefrfo_cxl_exp_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_LLCPREFRFO_CXL_EXP_LOCAL event=0x36,umask=0x20c8868201 01 unc_cha_tor_occupancy.ia_miss_local_wcilf_ddr uncore cache TOR Occupancy : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed locally event=0x36,umask=0xc8668601 01 TOR Occupancy : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_local_wcilf_pmm uncore cache TOR Occupancy : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed locally event=0x36,umask=0xc8668a01 01 TOR Occupancy : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_local_wcil_ddr uncore cache TOR Occupancy : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed locally event=0x36,umask=0xc86e8601 01 TOR Occupancy : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_local_wcil_pmm uncore cache TOR Occupancy : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed locally event=0x36,umask=0xc86e8a01 01 TOR Occupancy : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_remote_wcilf_ddr uncore cache TOR Occupancy : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely event=0x36,umask=0xc8670601 01 TOR Occupancy : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_remote_wcilf_pmm uncore cache TOR Occupancy : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely event=0x36,umask=0xc8670a01 01 TOR Occupancy : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_remote_wcil_ddr uncore cache TOR Occupancy : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely event=0x36,umask=0xc86f0601 01 TOR Occupancy : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_remote_wcil_pmm uncore cache TOR Occupancy : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely event=0x36,umask=0xc86f0a01 01 TOR Occupancy : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_rfo uncore cache TOR Occupancy; RFO misses from local IA event=0x36,umask=0xc807fe01 01 TOR Occupancy; Read for ownership from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_rfomorph_cxl_acc uncore cache TOR Occupancy for RFO and L2 RFO prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x36,umask=0x10c8038201 01 unc_cha_tor_occupancy.ia_miss_rfo_cxl_acc uncore cache TOR Occupancy for RFOs issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x36,umask=0x10c8078201 01 unc_cha_tor_occupancy.ia_miss_rfo_cxl_acc_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_RFO_CXL_ACC_LOCAL event=0x36,umask=0x10c8068201 01 unc_cha_tor_occupancy.ia_miss_rfo_cxl_exp_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_RFO_CXL_EXP_LOCAL event=0x36,umask=0x20c8068201 01 unc_cha_tor_occupancy.ia_miss_rfo_local uncore cache TOR Occupancy; RFO misses from local IA event=0x36,umask=0xc806fe01 01 TOR Occupancy; Read for ownership from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_rfo_pref uncore cache TOR Occupancy; RFO prefetch misses from local IA event=0x36,umask=0xc887fe01 01 TOR Occupancy; Read for ownership prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_rfo_pref_cxl_acc uncore cache TOR Occupancy for LLC RFO prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x36,umask=0x10ccc78201 01 unc_cha_tor_occupancy.ia_miss_rfo_pref_cxl_acc_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_RFO_PREF_CXL_ACC_LOCAL event=0x36,umask=0x10ccc68201 01 unc_cha_tor_occupancy.ia_miss_rfo_pref_cxl_exp_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_RFO_PREF_CXL_EXP_LOCAL event=0x36,umask=0x20ccc68201 01 unc_cha_tor_occupancy.ia_miss_rfo_pref_local uncore cache TOR Occupancy; RFO prefetch misses from local IA event=0x36,umask=0xc886fe01 01 TOR Occupancy; Read for ownership prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_rfo_pref_remote uncore cache TOR Occupancy; RFO prefetch misses from local IA event=0x36,umask=0xc8877e01 01 TOR Occupancy; Read for ownership prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_rfo_remote uncore cache TOR Occupancy; RFO misses from local IA event=0x36,umask=0xc8077e01 01 TOR Occupancy; Read for ownership from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_ucrdf uncore cache TOR Occupancy : UCRdFs issued by iA Cores that Missed LLC event=0x36,umask=0xc877de01 01 TOR Occupancy : UCRdFs issued by iA Cores that Missed LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_wcil uncore cache TOR Occupancy : WCiLs issued by iA Cores that Missed the LLC event=0x36,umask=0xc86ffe01 01 TOR Occupancy : WCiLs issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_wcilf uncore cache TOR Occupancy : WCiLF issued by iA Cores that Missed the LLC event=0x36,umask=0xc867fe01 01 TOR Occupancy : WCiLF issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_wcilf_ddr uncore cache TOR Occupancy : WCiLFs issued by iA Cores targeting DDR that missed the LLC event=0x36,umask=0xc8678601 01 TOR Occupancy : WCiLFs issued by iA Cores targeting DDR that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_wcilf_pmm uncore cache TOR Occupancy : WCiLFs issued by iA Cores targeting PMM that missed the LLC event=0x36,umask=0xc8678a01 01 TOR Occupancy : WCiLFs issued by iA Cores targeting PMM that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_wcil_ddr uncore cache TOR Occupancy : WCiLs issued by iA Cores targeting DDR that missed the LLC event=0x36,umask=0xc86f8601 01 TOR Occupancy : WCiLs issued by iA Cores targeting DDR that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_wcil_pmm uncore cache TOR Occupancy : WCiLs issued by iA Cores targeting PMM that missed the LLC event=0x36,umask=0xc86f8a01 01 TOR Occupancy : WCiLs issued by iA Cores targeting PMM that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_wil uncore cache TOR Occupancy : WiLs issued by iA Cores that Missed LLC event=0x36,umask=0xc87fde01 01 TOR Occupancy : WiLs issued by iA Cores that Missed LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_rfo uncore cache TOR Occupancy; RFO from local IA event=0x36,umask=0xc807ff01 01 TOR Occupancy; Read for ownership from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_rfo_pref uncore cache TOR Occupancy; RFO prefetch from local IA event=0x36,umask=0xc887ff01 01 TOR Occupancy; Read for ownership prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_specitom uncore cache TOR Occupancy : SpecItoMs issued by iA Cores event=0x36,umask=0xcc57ff01 01 TOR Occupancy : SpecItoMs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_wbmtoi uncore cache TOR Occupancy : WbMtoIs issued by iA Cores event=0x36,umask=0xcc27ff01 01 TOR Occupancy : WbMtoIs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_wcil uncore cache TOR Occupancy : WCiLs issued by iA Cores event=0x36,umask=0xc86fff01 01 TOR Occupancy : WCiLs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_wcilf uncore cache TOR Occupancy : WCiLF issued by iA Cores event=0x36,umask=0xc867ff01 01 TOR Occupancy : WCiLF issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io uncore cache TOR Occupancy; All from local IO event=0x36,umask=0xc001ff04 01 TOR Occupancy : All requests from IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_clflush uncore cache TOR Occupancy : CLFlushes issued by IO Devices event=0x36,umask=0xc8c3ff04 01 TOR Occupancy : CLFlushes issued by IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_hit uncore cache TOR Occupancy; Hits from local IO event=0x36,umask=0xc001fd04 01 TOR Occupancy : All requests from IO Devices that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_hit_itom uncore cache TOR Occupancy; ITOM hits from local IO event=0x36,umask=0xcc43fd04 01 TOR Occupancy : ItoMs issued by IO Devices that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_hit_itomcachenear uncore cache TOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices that hit the LLC event=0x36,umask=0xcd43fd04 01 TOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_hit_pcirdcur uncore cache TOR Occupancy; RdCur and FsRdCur hits from local IO event=0x36,umask=0xc8f3fd04 01 TOR Occupancy : PCIRdCurs issued by IO Devices that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_hit_rfo uncore cache TOR Occupancy; RFO hits from local IO event=0x36,umask=0xc803fd04 01 TOR Occupancy : RFOs issued by IO Devices that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_itom uncore cache TOR Occupancy; ITOM from local IO event=0x36,umask=0xcc43ff04 01 TOR Occupancy : ItoMs issued by IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_itomcachenear uncore cache TOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices event=0x36,umask=0xcd43ff04 01 TOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_miss uncore cache TOR Occupancy; Misses from local IO event=0x36,umask=0xc001fe04 01 TOR Occupancy : All requests from IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_miss_itom uncore cache TOR Occupancy; ITOM misses from local IO event=0x36,umask=0xcc43fe04 01 TOR Occupancy : ItoMs issued by IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_miss_itomcachenear uncore cache TOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices that missed the LLC event=0x36,umask=0xcd43fe04 01 TOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_miss_itomcachenear_local uncore cache TOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices that missed the LLC and targets local memory event=0x36,umask=0xcd42fe04 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_miss_itomcachenear_remote uncore cache TOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices that missed the LLC and targets remote memory event=0x36,umask=0xcd437e04 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_miss_itom_local uncore cache TOR Occupancy; ITOM misses from local IO and targets local memory event=0x36,umask=0xcc42fe04 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_miss_itom_remote uncore cache TOR Occupancy; ITOM misses from local IO and targets remote memory event=0x36,umask=0xcc437e04 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_miss_pcirdcur uncore cache TOR Occupancy; RdCur and FsRdCur misses from local IO event=0x36,umask=0xc8f3fe04 01 TOR Occupancy : PCIRdCurs issued by IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_miss_pcirdcur_local uncore cache TOR Occupancy; RdCur and FsRdCur misses from local IO and targets local memory event=0x36,umask=0xc8f2fe04 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_miss_pcirdcur_remote uncore cache TOR Occupancy; RdCur and FsRdCur misses from local IO and targets remote memory event=0x36,umask=0xc8f37e04 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_miss_rfo uncore cache TOR Occupancy; RFO misses from local IO event=0x36,umask=0xc803fe04 01 TOR Occupancy : RFOs issued by IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_pcirdcur uncore cache TOR Occupancy; RdCur and FsRdCur from local IO event=0x36,umask=0xc8f3ff04 01 TOR Occupancy : PCIRdCurs issued by IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_rfo uncore cache TOR Occupancy; ItoM from local IO event=0x36,umask=0xc803ff04 01 TOR Occupancy : RFOs issued by IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_wbmtoi uncore cache TOR Occupancy : WbMtoIs issued by IO Devices event=0x36,umask=0xcc23ff04 01 TOR Occupancy : WbMtoIs issued by IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ipq uncore cache TOR Occupancy : IPQ event=0x36,umask=8 01 TOR Occupancy : IPQ : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.irq_ia uncore cache TOR Occupancy : IRQ - iA event=0x36,umask=1 01 TOR Occupancy : IRQ - iA : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T : From an iA Core unc_cha_tor_occupancy.irq_non_ia uncore cache TOR Occupancy : IRQ - Non iA event=0x36,umask=0x10 01 TOR Occupancy : IRQ - Non iA : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.isoc uncore cache TOR Occupancy : Just ISOC event=0x36 01 TOR Occupancy : Just ISOC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.local_tgt uncore cache TOR Occupancy : Just Local Targets event=0x36 01 TOR Occupancy : Just Local Targets : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.loc_all uncore cache TOR Occupancy : All from Local iA and IO event=0x36,umask=0xc000ff05 01 TOR Occupancy : All from Local iA and IO : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T : All locally initiated requests unc_cha_tor_occupancy.loc_ia uncore cache TOR Occupancy : All from Local iA event=0x36,umask=0xc000ff01 01 TOR Occupancy : All from Local iA : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T : All locally initiated requests from iA Cores unc_cha_tor_occupancy.loc_io uncore cache TOR Occupancy : All from Local IO event=0x36,umask=0xc000ff04 01 TOR Occupancy : All from Local IO : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T : All locally generated IO traffic unc_cha_tor_occupancy.match_opc uncore cache TOR Occupancy : Match the Opcode in b[29:19] of the extended umask field event=0x36 01 TOR Occupancy : Match the Opcode in b[29:19] of the extended umask field : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.miss uncore cache TOR Occupancy : Just Misses event=0x36 01 TOR Occupancy : Just Misses : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.mmcfg uncore cache TOR Occupancy : MMCFG Access event=0x36 01 TOR Occupancy : MMCFG Access : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.mmio uncore cache TOR Occupancy : MMIO Access event=0x36 01 TOR Occupancy : MMIO Access : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.nearmem uncore cache TOR Occupancy : Just NearMem event=0x36 01 TOR Occupancy : Just NearMem : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.noncoh uncore cache TOR Occupancy : Just NonCoherent event=0x36 01 TOR Occupancy : Just NonCoherent : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.not_nearmem uncore cache TOR Occupancy : Just NotNearMem event=0x36 01 TOR Occupancy : Just NotNearMem : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.pmm uncore cache TOR Occupancy : PMM Access event=0x36 01 TOR Occupancy : PMM Access : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent unc_cha_tor_occupancy.premorph_opc uncore cache TOR Occupancy : Match the PreMorphed Opcode in b[29:19] of the extended umask field event=0x36 01 TOR Occupancy : Match the PreMorphed Opcode in b[29:19] of the extended umask field : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.prq uncore cache TOR Occupancy : PRQ - IOSF event=0x36,umask=4 01 TOR Occupancy : PRQ - IOSF : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T : From a PCIe Device unc_cha_tor_occupancy.prq_non_iosf uncore cache TOR Occupancy : PRQ - Non IOSF event=0x36,umask=0x20 01 TOR Occupancy : PRQ - Non IOSF : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.remote_tgt uncore cache TOR Occupancy : Just Remote Targets event=0x36 01 TOR Occupancy : Just Remote Targets : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.rem_all uncore cache TOR Occupancy : All from Remote event=0x36,umask=0xc001ffc8 01 TOR Occupancy : All from Remote : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T : All remote requests (e.g. snoops, writebacks) that came from remote sockets unc_cha_tor_occupancy.rem_snps uncore cache TOR Occupancy : All Snoops from Remote event=0x36,umask=0xc001ff08 01 TOR Occupancy : All Snoops from Remote : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T : All snoops to this LLC that came from remote sockets unc_cha_tor_occupancy.rrq uncore cache TOR Occupancy : RRQ event=0x36,umask=0x40 01 TOR Occupancy : RRQ : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.rrq_miss_invxtom_cxl_exp_local uncore cache TOR Occupancy for INVXTOM opcodes received from a remote socket which miss the L3 and target memory in a CXL type 3 memory expander local to this socket event=0x36,umask=0x20e87e8240 01 unc_cha_tor_occupancy.rrq_miss_rdcode_cxl_exp_local uncore cache TOR Occupancy for RDCODE opcodes received from a remote socket which miss the L3 and target memory in a CXL type 3 memory expander local to this socket event=0x36,umask=0x20e80e8240 01 unc_cha_tor_occupancy.rrq_miss_rdcur_cxl_exp_local uncore cache TOR Occupancy for RDCUR opcodes received from a remote socket which miss the L3 and target memory in a CXL type 3 memory expander local to this socket event=0x36,umask=0x20e8068240 01 unc_cha_tor_occupancy.rrq_miss_rddata_cxl_exp_local uncore cache TOR Occupancy for RDDATA opcodes received from a remote socket which miss the L3 and target memory in a CXL type 3 memory expander local to this socket event=0x36,umask=0x20e8168240 01 unc_cha_tor_occupancy.rrq_miss_rdinvown_opt_cxl_exp_local uncore cache TOR Occupancy for RDINVOWN_OPT opcodes received from a remote socket which miss the L3 and target memory in a CXL type 3 memory expander local to this socket event=0x36,umask=0x20e8268240 01 unc_cha_tor_occupancy.snps_from_rem uncore cache TOR Occupancy; All Snoops from Remote event=0x36,umask=0xc001ff08 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. All snoops to this LLC that came from remote sockets unc_cha_tor_occupancy.wbq uncore cache TOR Occupancy : WBQ event=0x36,umask=0x80 01 TOR Occupancy : WBQ : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_wb_push_mtoi.llc uncore cache WbPushMtoI : Pushed to LLC event=0x56,umask=1 01 WbPushMtoI : Pushed to LLC : Counts the number of times when the CHA was received WbPushMtoI : Counts the number of times when the CHA was able to push WbPushMToI to LLC unc_cha_wb_push_mtoi.mem uncore cache WbPushMtoI : Pushed to Memory event=0x56,umask=2 01 WbPushMtoI : Pushed to Memory : Counts the number of times when the CHA was received WbPushMtoI : Counts the number of times when the CHA was unable to push WbPushMToI to LLC (hence pushed it to MEM) unc_cha_write_no_credits.mc0 uncore cache CHA iMC CHNx WRITE Credits Empty : MC0 event=0x5a,umask=1 01 CHA iMC CHNx WRITE Credits Empty : MC0 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 0 only unc_cha_write_no_credits.mc1 uncore cache CHA iMC CHNx WRITE Credits Empty : MC1 event=0x5a,umask=2 01 CHA iMC CHNx WRITE Credits Empty : MC1 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 1 only unc_cha_write_no_credits.mc2 uncore cache CHA iMC CHNx WRITE Credits Empty : MC2 event=0x5a,umask=4 01 CHA iMC CHNx WRITE Credits Empty : MC2 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 2 only unc_cha_write_no_credits.mc3 uncore cache CHA iMC CHNx WRITE Credits Empty : MC3 event=0x5a,umask=8 01 CHA iMC CHNx WRITE Credits Empty : MC3 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 3 only unc_cha_write_no_credits.mc4 uncore cache CHA iMC CHNx WRITE Credits Empty : MC4 event=0x5a,umask=0x10 01 CHA iMC CHNx WRITE Credits Empty : MC4 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 4 only unc_cha_write_no_credits.mc5 uncore cache CHA iMC CHNx WRITE Credits Empty : MC5 event=0x5a,umask=0x20 01 CHA iMC CHNx WRITE Credits Empty : MC5 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 5 only unc_cha_xpt_pref.drop0_conflict uncore cache XPT Prefetches : Dropped (on 0?) - Conflict event=0x6f,umask=8 01 XPT Prefetches : Dropped (on 0?) - Conflict : Number of XPT prefetches dropped due to AD CMS write port contention unc_cha_xpt_pref.drop0_nocrd uncore cache XPT Prefetches : Dropped (on 0?) - No Credits event=0x6f,umask=4 01 XPT Prefetches : Dropped (on 0?) - No Credits : Number of XPT prefetches dropped due to lack of XPT AD egress credits unc_cha_xpt_pref.drop1_conflict uncore cache XPT Prefetches : Dropped (on 1?) - Conflict event=0x6f,umask=0x80 01 XPT Prefetches : Dropped (on 1?) - Conflict : Number of XPT prefetches dropped due to AD CMS write port contention unc_cha_xpt_pref.drop1_nocrd uncore cache XPT Prefetches : Dropped (on 1?) - No Credits event=0x6f,umask=0x40 01 XPT Prefetches : Dropped (on 1?) - No Credits : Number of XPT prefetches dropped due to lack of XPT AD egress credits unc_cha_xpt_pref.sent0 uncore cache XPT Prefetches : Sent (on 0?) event=0x6f,umask=1 01 XPT Prefetches : Sent (on 0?) : Number of XPT prefetches sent unc_cha_xpt_pref.sent1 uncore cache XPT Prefetches : Sent (on 1?) event=0x6f,umask=0x10 01 XPT Prefetches : Sent (on 1?) : Number of XPT prefetches sent uncore_cxlcm unc_cxlcm_clockticks uncore cxl Counts the number of lfclk ticks event=1,umask=2 01 unc_cxlcm_rxc_agf_inserts.cache_data uncore cxl Number of Allocation to Mem Rxx AGF 0 event=0x43,umask=8 01 unc_cxlcm_rxc_agf_inserts.cache_req0 uncore cxl Number of Allocation to Cache Req AGF0 event=0x43,umask=1 01 unc_cxlcm_rxc_agf_inserts.cache_req1 uncore cxl Number of Allocation to Cache Rsp AGF event=0x43,umask=2 01 unc_cxlcm_rxc_agf_inserts.cache_rsp0 uncore cxl Number of Allocation to Cache Data AGF event=0x43,umask=4 01 unc_cxlcm_rxc_agf_inserts.cache_rsp1 uncore cxl Number of Allocation to Cache Rsp AGF event=0x43,umask=0x40 01 unc_cxlcm_rxc_agf_inserts.mem_data uncore cxl Number of Allocation to Cache Req AGF 1 event=0x43,umask=0x20 01 unc_cxlcm_rxc_agf_inserts.mem_req uncore cxl Number of Allocation to Mem Data AGF event=0x43,umask=0x10 01 unc_cxlcm_rxc_flits.ak_hdr uncore cxl Count the number of Flits with AK set event=0x4b,umask=0x10 01 unc_cxlcm_rxc_flits.be_hdr uncore cxl Count the number of Flits with BE set event=0x4b,umask=0x20 01 unc_cxlcm_rxc_flits.ctrl uncore cxl Count the number of control flits received event=0x4b,umask=4 01 unc_cxlcm_rxc_flits.no_hdr uncore cxl Count the number of Headerless flits received event=0x4b,umask=8 01 unc_cxlcm_rxc_flits.prot uncore cxl Count the number of protocol flits received event=0x4b,umask=2 01 unc_cxlcm_rxc_flits.sz_hdr uncore cxl Count the number of Flits with SZ set event=0x4b,umask=0x40 01 unc_cxlcm_rxc_flits.valid uncore cxl Count the number of flits received event=0x4b,umask=1 01 unc_cxlcm_rxc_flits.valid_msg uncore cxl Count the number of valid messages in the flit event=0x4b,umask=0x80 01 unc_cxlcm_rxc_misc.crc_errors uncore cxl Count the number of CRC errors detected event=0x40,umask=8 01 unc_cxlcm_rxc_misc.init uncore cxl Count the number of Init flits sent event=0x40,umask=4 01 unc_cxlcm_rxc_misc.llcrd uncore cxl Count the number of LLCRD flits sent event=0x40,umask=1 01 unc_cxlcm_rxc_misc.retry uncore cxl Count the number of Retry flits sent event=0x40,umask=2 01 unc_cxlcm_rxc_pack_buf_full.cache_data uncore cxl Number of cycles the Packing Buffer is Full event=0x52,umask=4 01 unc_cxlcm_rxc_pack_buf_full.cache_req uncore cxl Number of cycles the Packing Buffer is Full event=0x52,umask=1 01 unc_cxlcm_rxc_pack_buf_full.cache_rsp uncore cxl Number of cycles the Packing Buffer is Full event=0x52,umask=2 01 unc_cxlcm_rxc_pack_buf_full.mem_data uncore cxl Number of cycles the Packing Buffer is Full event=0x52,umask=0x10 01 unc_cxlcm_rxc_pack_buf_full.mem_req uncore cxl Number of cycles the Packing Buffer is Full event=0x52,umask=8 01 unc_cxlcm_rxc_pack_buf_inserts.cache_data uncore cxl Number of Allocation to Cache Data Packing buffer event=0x41,umask=4 01 unc_cxlcm_rxc_pack_buf_inserts.cache_req uncore cxl Number of Allocation to Cache Req Packing buffer event=0x41,umask=1 01 unc_cxlcm_rxc_pack_buf_inserts.cache_rsp uncore cxl Number of Allocation to Cache Rsp Packing buffer event=0x41,umask=2 01 unc_cxlcm_rxc_pack_buf_inserts.mem_data uncore cxl Number of Allocation to Mem Data Packing buffer event=0x41,umask=0x10 01 unc_cxlcm_rxc_pack_buf_inserts.mem_req uncore cxl Number of Allocation to Mem Rxx Packing buffer event=0x41,umask=8 01 unc_cxlcm_rxc_pack_buf_ne.cache_data uncore cxl Number of cycles of Not Empty for Cache Data Packing buffer event=0x42,umask=4 01 unc_cxlcm_rxc_pack_buf_ne.cache_req uncore cxl Number of cycles of Not Empty for Cache Req Packing buffer event=0x42,umask=1 01 unc_cxlcm_rxc_pack_buf_ne.cache_rsp uncore cxl Number of cycles of Not Empty for Cache Rsp Packing buffer event=0x42,umask=2 01 unc_cxlcm_rxc_pack_buf_ne.mem_data uncore cxl Number of cycles of Not Empty for Mem Data Packing buffer event=0x42,umask=0x10 01 unc_cxlcm_rxc_pack_buf_ne.mem_req uncore cxl Number of cycles of Not Empty for Mem Rxx Packing buffer event=0x42,umask=8 01 unc_cxlcm_txc_flits.ak_hdr uncore cxl Count the number of Flits with AK set event=5,umask=0x10 01 unc_cxlcm_txc_flits.be_hdr uncore cxl Count the number of Flits with BE set event=5,umask=0x20 01 unc_cxlcm_txc_flits.ctrl uncore cxl Count the number of control flits packed event=5,umask=4 01 unc_cxlcm_txc_flits.no_hdr uncore cxl Count the number of Headerless flits packed event=5,umask=8 01 unc_cxlcm_txc_flits.prot uncore cxl Count the number of protocol flits packed event=5,umask=2 01 unc_cxlcm_txc_flits.sz_hdr uncore cxl Count the number of Flits with SZ set event=5,umask=0x40 01 unc_cxlcm_txc_flits.valid uncore cxl Count the number of flits packed event=5,umask=1 01 unc_cxlcm_txc_pack_buf_inserts.cache_data uncore cxl Number of Allocation to Cache Data Packing buffer event=2,umask=4 01 unc_cxlcm_txc_pack_buf_inserts.cache_req0 uncore cxl Number of Allocation to Cache Req Packing buffer event=2,umask=1 01 unc_cxlcm_txc_pack_buf_inserts.cache_req1 uncore cxl Number of Allocation to Cache Rsp1 Packing buffer event=2,umask=0x40 01 unc_cxlcm_txc_pack_buf_inserts.cache_rsp0 uncore cxl Number of Allocation to Cache Rsp0 Packing buffer event=2,umask=2 01 unc_cxlcm_txc_pack_buf_inserts.cache_rsp1 uncore cxl Number of Allocation to Cache Req Packing buffer event=2,umask=0x20 01 unc_cxlcm_txc_pack_buf_inserts.mem_data uncore cxl Number of Allocation to Mem Data Packing buffer event=2,umask=0x10 01 unc_cxlcm_txc_pack_buf_inserts.mem_req uncore cxl Number of Allocation to Mem Rxx Packing buffer event=2,umask=8 01 uncore_cxldp unc_cxldp_clockticks uncore cxl Counts the number of uclk ticks event=1,umask=1 01 unc_cxldp_txc_agf_inserts.m2s_data uncore cxl Number of Allocation to M2S Data AGF event=2,umask=0x20 01 unc_cxldp_txc_agf_inserts.m2s_req uncore cxl Number of Allocation to M2S Req AGF event=2,umask=0x10 01 unc_cxldp_txc_agf_inserts.u2c_data uncore cxl Number of Allocation to U2C Data AGF event=2,umask=8 01 unc_cxldp_txc_agf_inserts.u2c_req uncore cxl Number of Allocation to U2C Req AGF event=2,umask=1 01 unc_cxldp_txc_agf_inserts.u2c_rsp0 uncore cxl Number of Allocation to U2C Rsp AGF 0 event=2,umask=2 01 unc_cxldp_txc_agf_inserts.u2c_rsp1 uncore cxl Number of Allocation to U2C Rsp AGF 1 event=2,umask=4 01 unc_i_cache_total_occupancy.mem uncore interconnect Total IRP occupancy of inbound read and write requests to coherent memory event=0xf,umask=4 01 Total IRP occupancy of inbound read and write requests to coherent memory. This is effectively the sum of read occupancy and write occupancy unc_i_clockticks uncore interconnect IRP Clockticks event=1 01 Number of IRP clock cycles while the event is enabled unc_i_faf_inserts uncore interconnect FAF - request insert from TC event=0x18 01 unc_i_faf_occupancy uncore interconnect FAF occupancy event=0x19 01 unc_i_irp_all.evicts uncore interconnect : All Inserts Outbound (BL, AK, Snoops) event=0x20,umask=4 01 unc_i_irp_all.inbound_inserts uncore interconnect : All Inserts Inbound (p2p + faf + cset) event=0x20,umask=1 01 unc_i_irp_all.outbound_inserts uncore interconnect : All Inserts Outbound (BL, AK, Snoops) event=0x20,umask=2 01 unc_i_misc0.2nd_atomic_insert uncore interconnect Counts Timeouts - Set 0 : Cache Inserts of Atomic Transactions as Secondary event=0x1e,umask=0x10 01 unc_i_misc0.2nd_rd_insert uncore interconnect Counts Timeouts - Set 0 : Cache Inserts of Read Transactions as Secondary event=0x1e,umask=4 01 unc_i_misc0.2nd_wr_insert uncore interconnect Counts Timeouts - Set 0 : Cache Inserts of Write Transactions as Secondary event=0x1e,umask=8 01 unc_i_misc0.fast_rej uncore interconnect Counts Timeouts - Set 0 : Fastpath Rejects event=0x1e,umask=2 01 unc_i_misc0.fast_req uncore interconnect Counts Timeouts - Set 0 : Fastpath Requests event=0x1e,umask=1 01 unc_i_misc0.fast_xfer uncore interconnect Counts Timeouts - Set 0 : Fastpath Transfers From Primary to Secondary event=0x1e,umask=0x20 01 unc_i_misc0.pf_ack_hint uncore interconnect Counts Timeouts - Set 0 : Prefetch Ack Hints From Primary to Secondary event=0x1e,umask=0x40 01 unc_i_misc0.slowpath_fwpf_no_prf uncore interconnect Counts Timeouts - Set 0 : Slow path fwpf didn't find prefetch event=0x1e,umask=0x80 01 unc_i_misc1.lost_fwd uncore interconnect Misc Events - Set 1 : Lost Forward event=0x1f,umask=0x10 01 Misc Events - Set 1 : Lost Forward : Snoop pulled away ownership before a write was committed unc_i_misc1.sec_rcvd_invld uncore interconnect Misc Events - Set 1 : Received Invalid event=0x1f,umask=0x20 01 Misc Events - Set 1 : Received Invalid : Secondary received a transfer that did not have sufficient MESI state unc_i_misc1.sec_rcvd_vld uncore interconnect Misc Events - Set 1 : Received Valid event=0x1f,umask=0x40 01 Misc Events - Set 1 : Received Valid : Secondary received a transfer that did have sufficient MESI state unc_i_misc1.slow_e uncore interconnect Misc Events - Set 1 : Slow Transfer of E Line event=0x1f,umask=4 01 Misc Events - Set 1 : Slow Transfer of E Line : Secondary received a transfer that did have sufficient MESI state unc_i_misc1.slow_i uncore interconnect Misc Events - Set 1 : Slow Transfer of I Line event=0x1f,umask=1 01 Misc Events - Set 1 : Slow Transfer of I Line : Snoop took cacheline ownership before write from data was committed unc_i_misc1.slow_m uncore interconnect Misc Events - Set 1 : Slow Transfer of M Line event=0x1f,umask=8 01 Misc Events - Set 1 : Slow Transfer of M Line : Snoop took cacheline ownership before write from data was committed unc_i_misc1.slow_s uncore interconnect Misc Events - Set 1 : Slow Transfer of S Line event=0x1f,umask=2 01 Misc Events - Set 1 : Slow Transfer of S Line : Secondary received a transfer that did not have sufficient MESI state unc_i_snoop_resp.hit_es uncore interconnect Snoop Responses : Hit E or S event=0x12,umask=4 01 unc_i_snoop_resp.hit_i uncore interconnect Snoop Responses : Hit I event=0x12,umask=2 01 unc_i_snoop_resp.hit_m uncore interconnect Snoop Responses : Hit M event=0x12,umask=8 01 unc_i_snoop_resp.miss uncore interconnect Snoop Responses : Miss event=0x12,umask=1 01 unc_i_snoop_resp.snpcode uncore interconnect Snoop Responses : SnpCode event=0x12,umask=0x10 01 unc_i_snoop_resp.snpdata uncore interconnect Snoop Responses : SnpData event=0x12,umask=0x20 01 unc_i_snoop_resp.snpinv uncore interconnect Snoop Responses : SnpInv event=0x12,umask=0x40 01 unc_i_txr2_ad01_stall_credit_cycles uncore interconnect UNC_I_TxR2_AD01_STALL_CREDIT_CYCLES event=0x1c 01 : Counts the number times when it is not possible to issue a request to the M2PCIe because there are no Egress Credits available on AD0, A1 or AD0AD1 both. Stalls on both AD0 and AD1 will count as 2 unc_i_txr2_ad0_stall_credit_cycles uncore interconnect No AD0 Egress Credits Stalls event=0x1a 01 No AD0 Egress Credits Stalls : Counts the number times when it is not possible to issue a request to the M2PCIe because there are no AD0 Egress Credits available unc_i_txr2_ad1_stall_credit_cycles uncore interconnect No AD1 Egress Credits Stalls event=0x1b 01 No AD1 Egress Credits Stalls : Counts the number times when it is not possible to issue a request to the M2PCIe because there are no AD1 Egress Credits available unc_i_txr2_bl_stall_credit_cycles uncore interconnect No BL Egress Credit Stalls event=0x1d 01 No BL Egress Credit Stalls : Counts the number times when it is not possible to issue data to the R2PCIe because there are no BL Egress Credits available unc_i_txs_data_inserts_ncb uncore interconnect Outbound Read Requests event=0xd 01 Outbound Read Requests : Counts the number of requests issued to the switch (towards the devices) unc_i_txs_data_inserts_ncs uncore interconnect Outbound Read Requests event=0xe 01 Outbound Read Requests : Counts the number of requests issued to the switch (towards the devices) unc_i_txs_request_occupancy uncore interconnect Outbound Request Queue Occupancy event=0xc 01 Outbound Request Queue Occupancy : Accumulates the number of outstanding outbound requests from the IRP to the switch (towards the devices). This can be used in conjunction with the allocations event in order to calculate average latency of outbound requests unc_m2m_clockticks uncore interconnect M2M Clockticks event=1 01 Clockticks of the mesh to memory (M2M) unc_m2m_direct2core_not_taken_dirstate uncore interconnect Cycles when direct to core mode (which bypasses the CHA) was disabled event=0x17,umask=7 01 unc_m2m_direct2core_not_taken_dirstate.non_cisgress uncore interconnect Cycles when direct to core mode, which bypasses the CHA, was disabled : Non Cisgress event=0x17,umask=2 01 Cycles when direct to core mode, which bypasses the CHA, was disabled : Non Cisgress : Counts the number of time non cisgress D2C was not honoured by egress due to directory state constraints unc_m2m_direct2core_not_taken_notforked uncore interconnect Counts the time when FM didn't do d2c for fill reads (cross tile case) event=0x4a 01 unc_m2m_direct2core_txn_override uncore interconnect Number of reads in which direct to core transaction were overridden event=0x18,umask=3 01 unc_m2m_direct2core_txn_override.cisgress uncore interconnect Number of reads in which direct to core transaction was overridden : Cisgress event=0x18,umask=2 01 unc_m2m_direct2core_txn_override.pmm_hit uncore interconnect Number of reads in which direct to core transaction was overridden : 2LM Hit? event=0x18,umask=1 01 unc_m2m_direct2upitxn_override.pmm_hit uncore interconnect Number of times a direct to UPI transaction was overridden event=0x1c,umask=1 01 Number of times a direct to UPI transaction was overridden. : Counts the number of times D2K wasn't honored even though the incoming request had d2k set unc_m2m_direct2upi_not_taken_credits uncore interconnect Number of reads in which direct to Intel UPI transactions were overridden event=0x1b,umask=7 01 unc_m2m_direct2upi_not_taken_dirstate uncore interconnect Cycles when direct to Intel UPI was disabled event=0x1a,umask=7 01 unc_m2m_direct2upi_not_taken_dirstate.cisgress uncore interconnect Cycles when Direct2UPI was Disabled : Cisgress D2U Ignored event=0x1a,umask=4 01 Cycles when Direct2UPI was Disabled : Cisgress D2U Ignored : Counts cisgress d2K that was not honored due to directory constraints unc_m2m_direct2upi_not_taken_dirstate.egress uncore interconnect Cycles when Direct2UPI was Disabled : Egress Ignored D2U event=0x1a,umask=1 01 Cycles when Direct2UPI was Disabled : Egress Ignored D2U : Counts the number of time D2K was not honoured by egress due to directory state constraints unc_m2m_direct2upi_not_taken_dirstate.non_cisgress uncore interconnect Cycles when Direct2UPI was Disabled : Non Cisgress D2U Ignored event=0x1a,umask=2 01 Cycles when Direct2UPI was Disabled : Non Cisgress D2U Ignored : Counts non cisgress d2K that was not honored due to directory constraints unc_m2m_direct2upi_taken uncore interconnect Messages sent direct to the Intel UPI event=0x19,umask=7 01 Counts the number of times egress did D2K (Direct to KTI) unc_m2m_direct2upi_txn_override uncore interconnect Number of reads that a message sent direct2 Intel UPI was overridden event=0x1c,umask=3 01 unc_m2m_direct2upi_txn_override.cisgress uncore interconnect Number of times a direct to UPI transaction was overridden event=0x1c,umask=2 01 unc_m2m_directory_hit.clean_a uncore interconnect Directory Hit : On NonDirty Line in A State event=0x1d,umask=0x80 01 unc_m2m_directory_hit.clean_i uncore interconnect Directory Hit : On NonDirty Line in I State event=0x1d,umask=0x10 01 unc_m2m_directory_hit.clean_p uncore interconnect Directory Hit : On NonDirty Line in L State event=0x1d,umask=0x40 01 unc_m2m_directory_hit.clean_s uncore interconnect Directory Hit : On NonDirty Line in S State event=0x1d,umask=0x20 01 unc_m2m_directory_hit.dirty_a uncore interconnect Directory Hit : On Dirty Line in A State event=0x1d,umask=8 01 unc_m2m_directory_hit.dirty_i uncore interconnect Directory Hit : On Dirty Line in I State event=0x1d,umask=1 01 unc_m2m_directory_hit.dirty_p uncore interconnect Directory Hit : On Dirty Line in L State event=0x1d,umask=4 01 unc_m2m_directory_hit.dirty_s uncore interconnect Directory Hit : On Dirty Line in S State event=0x1d,umask=2 01 unc_m2m_directory_lookup.any uncore interconnect Multi-socket cacheline Directory lookups (any state found) event=0x20,umask=1 01 Counts the number of hit data returns to egress with any directory to non persistent memory unc_m2m_directory_lookup.state_a uncore interconnect Multi-socket cacheline Directory lookups (cacheline found in A state) event=0x20,umask=8 01 Counts the number of hit data returns to egress with directory A to non persistent memory unc_m2m_directory_lookup.state_i uncore interconnect Multi-socket cacheline Directory lookup (cacheline found in I state) event=0x20,umask=2 01 Counts the number of hit data returns to egress with directory I to non persistent memory unc_m2m_directory_lookup.state_s uncore interconnect Multi-socket cacheline Directory lookup (cacheline found in S state) event=0x20,umask=4 01 Counts the number of hit data returns to egress with directory S to non persistent memory unc_m2m_directory_miss.clean_a uncore interconnect Directory Miss : On NonDirty Line in A State event=0x1e,umask=0x80 01 unc_m2m_directory_miss.clean_i uncore interconnect Directory Miss : On NonDirty Line in I State event=0x1e,umask=0x10 01 unc_m2m_directory_miss.clean_p uncore interconnect Directory Miss : On NonDirty Line in L State event=0x1e,umask=0x40 01 unc_m2m_directory_miss.clean_s uncore interconnect Directory Miss : On NonDirty Line in S State event=0x1e,umask=0x20 01 unc_m2m_directory_miss.dirty_a uncore interconnect Directory Miss : On Dirty Line in A State event=0x1e,umask=8 01 unc_m2m_directory_miss.dirty_i uncore interconnect Directory Miss : On Dirty Line in I State event=0x1e,umask=1 01 unc_m2m_directory_miss.dirty_p uncore interconnect Directory Miss : On Dirty Line in L State event=0x1e,umask=4 01 unc_m2m_directory_miss.dirty_s uncore interconnect Directory Miss : On Dirty Line in S State event=0x1e,umask=2 01 unc_m2m_directory_update.a2i uncore interconnect Multi-socket cacheline Directory update from A to I event=0x21,umask=0x320 01 unc_m2m_directory_update.a2s uncore interconnect Multi-socket cacheline Directory update from A to S event=0x21,umask=0x340 01 unc_m2m_directory_update.any uncore interconnect Multi-socket cacheline Directory update from/to Any state event=0x21,umask=0x301 01 unc_m2m_directory_update.a_to_i_hit_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x120 01 Counts 1lm or 2lm hit data returns that would result in directory update from A to I to non persistent memory (DRAM or HBM) unc_m2m_directory_update.a_to_i_miss_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x220 01 Counts 2lm miss data returns that would result in directory update from A to I to non persistent memory (DRAM or HBM) unc_m2m_directory_update.a_to_s_hit_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x140 01 Counts 1lm or 2lm hit data returns that would result in directory update from A to S to non persistent memory (DRAM or HBM) unc_m2m_directory_update.a_to_s_miss_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x240 01 Counts 2lm miss data returns that would result in directory update from A to S to non persistent memory (DRAM or HBM) unc_m2m_directory_update.hit_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x101 01 Counts any 1lm or 2lm hit data return that would result in directory update to non persistent memory (DRAM or HBM) unc_m2m_directory_update.i2a uncore interconnect Multi-socket cacheline Directory update from I to A event=0x21,umask=0x304 01 unc_m2m_directory_update.i2s uncore interconnect Multi-socket cacheline Directory update from I to S event=0x21,umask=0x302 01 unc_m2m_directory_update.i_to_a_hit_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x104 01 Counts 1lm or 2lm hit data returns that would result in directory update from I to A to non persistent memory (DRAM or HBM) unc_m2m_directory_update.i_to_a_miss_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x204 01 Counts 2lm miss data returns that would result in directory update from I to A to non persistent memory (DRAM or HBM) unc_m2m_directory_update.i_to_s_hit_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x102 01 Counts 1lm or 2lm hit data returns that would result in directory update from I to S to non persistent memory (DRAM or HBM) unc_m2m_directory_update.i_to_s_miss_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x202 01 Counts 2lm miss data returns that would result in directory update from I to S to non persistent memory (DRAM or HBM) unc_m2m_directory_update.miss_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x201 01 Counts any 2lm miss data return that would result in directory update to non persistent memory (DRAM or HBM) unc_m2m_directory_update.s2a uncore interconnect Multi-socket cacheline Directory update from S to A event=0x21,umask=0x310 01 unc_m2m_directory_update.s2i uncore interconnect Multi-socket cacheline Directory update from S to I event=0x21,umask=0x308 01 unc_m2m_directory_update.s_to_a_hit_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x110 01 Counts 1lm or 2lm hit data returns that would result in directory update from S to A to non persistent memory (DRAM or HBM) unc_m2m_directory_update.s_to_a_miss_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x210 01 Counts 2lm miss data returns that would result in directory update from S to A to non persistent memory (DRAM or HBM) unc_m2m_directory_update.s_to_i_hit_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x108 01 Counts 1lm or 2lm hit data returns that would result in directory update from S to I to non persistent memory (DRAM or HBM) unc_m2m_directory_update.s_to_i_miss_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x208 01 Counts 2lm miss data returns that would result in directory update from S to I to non persistent memory (DRAM or HBM) unc_m2m_egress_ordering.iv_snoopgo_dn uncore interconnect Egress Blocking due to Ordering requirements : Down event=0xba,umask=0x80000004 01 Egress Blocking due to Ordering requirements : Down : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m2m_egress_ordering.iv_snoopgo_up uncore interconnect Egress Blocking due to Ordering requirements : Up event=0xba,umask=0x80000001 01 Egress Blocking due to Ordering requirements : Up : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m2m_igr_starve_winner.mask7 uncore interconnect Count when Starve Glocab counter is at 7 event=0x44,umask=0x80 01 unc_m2m_imc_reads.all uncore interconnect Reads to iMC issued event=0x24,umask=0x304 01 unc_m2m_imc_reads.ch0.to_nm1lm uncore interconnect UNC_M2M_IMC_READS.CH0.TO_NM1LM event=0x24,umask=0x108 01 unc_m2m_imc_reads.ch0.to_nmcache uncore interconnect UNC_M2M_IMC_READS.CH0.TO_NMCache event=0x24,umask=0x110 01 unc_m2m_imc_reads.ch0_all uncore interconnect UNC_M2M_IMC_READS.CH0_ALL event=0x24,umask=0x104 01 unc_m2m_imc_reads.ch0_from_tgr uncore interconnect UNC_M2M_IMC_READS.CH0_FROM_TGR event=0x24,umask=0x140 01 unc_m2m_imc_reads.ch0_isoch uncore interconnect UNC_M2M_IMC_READS.CH0_ISOCH event=0x24,umask=0x102 01 unc_m2m_imc_reads.ch0_normal uncore interconnect UNC_M2M_IMC_READS.CH0_NORMAL event=0x24,umask=0x101 01 unc_m2m_imc_reads.ch0_to_ddr_as_cache uncore interconnect UNC_M2M_IMC_READS.CH0_TO_DDR_AS_CACHE event=0x24,umask=0x110 01 unc_m2m_imc_reads.ch0_to_ddr_as_mem uncore interconnect UNC_M2M_IMC_READS.CH0_TO_DDR_AS_MEM event=0x24,umask=0x108 01 unc_m2m_imc_reads.ch0_to_pmm uncore interconnect UNC_M2M_IMC_READS.CH0_TO_PMM event=0x24,umask=0x120 01 unc_m2m_imc_reads.ch1.to_nm1lm uncore interconnect UNC_M2M_IMC_READS.CH1.TO_NM1LM event=0x24,umask=0x208 01 unc_m2m_imc_reads.ch1.to_nmcache uncore interconnect UNC_M2M_IMC_READS.CH1.TO_NMCache event=0x24,umask=0x210 01 unc_m2m_imc_reads.ch1_all uncore interconnect UNC_M2M_IMC_READS.CH1_ALL event=0x24,umask=0x204 01 unc_m2m_imc_reads.ch1_from_tgr uncore interconnect UNC_M2M_IMC_READS.CH1_FROM_TGR event=0x24,umask=0x240 01 unc_m2m_imc_reads.ch1_isoch uncore interconnect UNC_M2M_IMC_READS.CH1_ISOCH event=0x24,umask=0x202 01 unc_m2m_imc_reads.ch1_normal uncore interconnect UNC_M2M_IMC_READS.CH1_NORMAL event=0x24,umask=0x201 01 unc_m2m_imc_reads.ch1_to_ddr_as_cache uncore interconnect UNC_M2M_IMC_READS.CH1_TO_DDR_AS_CACHE event=0x24,umask=0x210 01 unc_m2m_imc_reads.ch1_to_ddr_as_mem uncore interconnect UNC_M2M_IMC_READS.CH1_TO_DDR_AS_MEM event=0x24,umask=0x208 01 unc_m2m_imc_reads.ch1_to_pmm uncore interconnect UNC_M2M_IMC_READS.CH1_TO_PMM event=0x24,umask=0x220 01 unc_m2m_imc_reads.from_tgr uncore interconnect UNC_M2M_IMC_READS.FROM_TGR event=0x24,umask=0x340 01 unc_m2m_imc_reads.isoch uncore interconnect UNC_M2M_IMC_READS.ISOCH event=0x24,umask=0x302 01 unc_m2m_imc_reads.normal uncore interconnect UNC_M2M_IMC_READS.NORMAL event=0x24,umask=0x301 01 unc_m2m_imc_reads.to_ddr_as_cache uncore interconnect UNC_M2M_IMC_READS.TO_DDR_AS_CACHE event=0x24,umask=0x310 01 unc_m2m_imc_reads.to_ddr_as_mem uncore interconnect UNC_M2M_IMC_READS.TO_DDR_AS_MEM event=0x24,umask=0x308 01 unc_m2m_imc_reads.to_nm1lm uncore interconnect UNC_M2M_IMC_READS.TO_NM1LM event=0x24,umask=0x308 01 unc_m2m_imc_reads.to_nmcache uncore interconnect UNC_M2M_IMC_READS.TO_NMCACHE event=0x24,umask=0x310 01 unc_m2m_imc_reads.to_pmm uncore interconnect UNC_M2M_IMC_READS.TO_PMM event=0x24,umask=0x320 01 unc_m2m_imc_writes.all uncore interconnect All Writes - All Channels event=0x25,umask=0x1810 01 unc_m2m_imc_writes.ch0.ni uncore interconnect Non-Inclusive - Ch0 event=0x25 01 unc_m2m_imc_writes.ch0_all uncore interconnect UNC_M2M_IMC_WRITES.CH0_ALL event=0x25,umask=0x810 01 unc_m2m_imc_writes.ch0_from_tgr uncore interconnect From TGR - Ch0 event=0x25 01 unc_m2m_imc_writes.ch0_full uncore interconnect UNC_M2M_IMC_WRITES.CH0_FULL event=0x25,umask=0x801 01 unc_m2m_imc_writes.ch0_full_isoch uncore interconnect UNC_M2M_IMC_WRITES.CH0_FULL_ISOCH event=0x25,umask=0x804 01 unc_m2m_imc_writes.ch0_ni uncore interconnect Non-Inclusive - Ch0 event=0x25 01 unc_m2m_imc_writes.ch0_ni_miss uncore interconnect Non-Inclusive Miss - Ch0 event=0x25 01 unc_m2m_imc_writes.ch0_partial uncore interconnect UNC_M2M_IMC_WRITES.CH0_PARTIAL event=0x25,umask=0x802 01 unc_m2m_imc_writes.ch0_partial_isoch uncore interconnect UNC_M2M_IMC_WRITES.CH0_PARTIAL_ISOCH event=0x25,umask=0x808 01 unc_m2m_imc_writes.ch0_to_ddr_as_cache uncore interconnect DDR, acting as Cache - Ch0 event=0x25,umask=0x840 01 unc_m2m_imc_writes.ch0_to_ddr_as_mem uncore interconnect UNC_M2M_IMC_WRITES.CH0_TO_DDR_AS_MEM event=0x25,umask=0x820 01 unc_m2m_imc_writes.ch0_to_pmm uncore interconnect PMM - Ch0 event=0x25,umask=0x880 01 PMM - Ch0 : Counts all PMM dimm writes requests(full line and partial) sent from M2M to iMC unc_m2m_imc_writes.ch1.ni uncore interconnect Non-Inclusive - Ch1 event=0x25 01 unc_m2m_imc_writes.ch1_all uncore interconnect All Writes - Ch1 event=0x25,umask=0x1010 01 unc_m2m_imc_writes.ch1_from_tgr uncore interconnect From TGR - Ch1 event=0x25 01 unc_m2m_imc_writes.ch1_full uncore interconnect Full Line Non-ISOCH - Ch1 event=0x25,umask=0x1001 01 unc_m2m_imc_writes.ch1_full_isoch uncore interconnect ISOCH Full Line - Ch1 event=0x25,umask=0x1004 01 unc_m2m_imc_writes.ch1_ni uncore interconnect Non-Inclusive - Ch1 event=0x25 01 unc_m2m_imc_writes.ch1_ni_miss uncore interconnect Non-Inclusive Miss - Ch1 event=0x25 01 unc_m2m_imc_writes.ch1_partial uncore interconnect Partial Non-ISOCH - Ch1 event=0x25,umask=0x1002 01 unc_m2m_imc_writes.ch1_partial_isoch uncore interconnect ISOCH Partial - Ch1 event=0x25,umask=0x1008 01 unc_m2m_imc_writes.ch1_to_ddr_as_cache uncore interconnect DDR, acting as Cache - Ch1 event=0x25,umask=0x1040 01 unc_m2m_imc_writes.ch1_to_ddr_as_mem uncore interconnect DDR - Ch1 event=0x25,umask=0x1020 01 unc_m2m_imc_writes.ch1_to_pmm uncore interconnect PMM - Ch1 event=0x25,umask=0x1080 01 PMM - Ch1 : Counts all PMM dimm writes requests(full line and partial) sent from M2M to iMC unc_m2m_imc_writes.from_tgr uncore interconnect From TGR - All Channels event=0x25 01 unc_m2m_imc_writes.full uncore interconnect Full Non-ISOCH - All Channels event=0x25,umask=0x1801 01 unc_m2m_imc_writes.full_isoch uncore interconnect ISOCH Full Line - All Channels event=0x25,umask=0x1804 01 unc_m2m_imc_writes.ni uncore interconnect Non-Inclusive - All Channels event=0x25 01 unc_m2m_imc_writes.ni_miss uncore interconnect Non-Inclusive Miss - All Channels event=0x25 01 unc_m2m_imc_writes.partial uncore interconnect Partial Non-ISOCH - All Channels event=0x25,umask=0x1802 01 unc_m2m_imc_writes.partial_isoch uncore interconnect ISOCH Partial - All Channels event=0x25,umask=0x1808 01 unc_m2m_imc_writes.to_ddr_as_cache uncore interconnect DDR, acting as Cache - All Channels event=0x25,umask=0x1840 01 unc_m2m_imc_writes.to_ddr_as_mem uncore interconnect DDR - All Channels event=0x25,umask=0x1820 01 unc_m2m_imc_writes.to_pmm uncore interconnect PMM - All Channels event=0x25,umask=0x1880 01 unc_m2m_prefcam_cis_drops uncore interconnect UNC_M2M_PREFCAM_CIS_DROPS event=0x5c 01 unc_m2m_prefcam_demand_drops.ch0_upi uncore interconnect Data Prefetches Dropped event=0x58,umask=2 01 unc_m2m_prefcam_demand_drops.ch0_xpt uncore interconnect Data Prefetches Dropped event=0x58,umask=1 01 unc_m2m_prefcam_demand_drops.ch1_upi uncore interconnect Data Prefetches Dropped event=0x58,umask=8 01 unc_m2m_prefcam_demand_drops.ch1_xpt uncore interconnect Data Prefetches Dropped event=0x58,umask=4 01 unc_m2m_prefcam_demand_drops.upi_allch uncore interconnect Data Prefetches Dropped : UPI - All Channels event=0x58,umask=0xa 01 unc_m2m_prefcam_demand_drops.xpt_allch uncore interconnect Data Prefetches Dropped event=0x58,umask=5 01 unc_m2m_prefcam_demand_merge.upi_allch uncore interconnect : UPI - All Channels event=0x5d,umask=0xa 01 unc_m2m_prefcam_demand_merge.xpt_allch uncore interconnect : XPT - All Channels event=0x5d,umask=5 01 unc_m2m_prefcam_demand_no_merge.rd_merged uncore interconnect Demands Not Merged with CAMed Prefetches event=0x5e,umask=0x40 01 unc_m2m_prefcam_demand_no_merge.wr_merged uncore interconnect Demands Not Merged with CAMed Prefetches event=0x5e,umask=0x20 01 unc_m2m_prefcam_demand_no_merge.wr_squashed uncore interconnect Demands Not Merged with CAMed Prefetches event=0x5e,umask=0x10 01 unc_m2m_prefcam_inserts.ch0_upi uncore interconnect Prefetch CAM Inserts : UPI - Ch 0 event=0x56,umask=2 01 unc_m2m_prefcam_inserts.ch0_xpt uncore interconnect Prefetch CAM Inserts : XPT - Ch 0 event=0x56,umask=1 01 unc_m2m_prefcam_inserts.ch1_upi uncore interconnect Prefetch CAM Inserts : UPI - Ch 1 event=0x56,umask=8 01 unc_m2m_prefcam_inserts.ch1_xpt uncore interconnect Prefetch CAM Inserts : XPT - Ch 1 event=0x56,umask=4 01 unc_m2m_prefcam_inserts.upi_allch uncore interconnect Prefetch CAM Inserts : UPI - All Channels event=0x56,umask=0xa 01 unc_m2m_prefcam_inserts.xpt_allch uncore interconnect Prefetch CAM Inserts : XPT - All Channels event=0x56,umask=5 01 Prefetch CAM Inserts : XPT -All Channels unc_m2m_prefcam_occupancy.allch uncore interconnect Prefetch CAM Occupancy : All Channels event=0x54,umask=3 01 unc_m2m_prefcam_occupancy.ch0 uncore interconnect Prefetch CAM Occupancy : Channel 0 event=0x54,umask=1 01 unc_m2m_prefcam_occupancy.ch1 uncore interconnect Prefetch CAM Occupancy : Channel 1 event=0x54,umask=2 01 unc_m2m_prefcam_resp_miss.allch uncore interconnect All Channels event=0x5f,umask=3 01 unc_m2m_prefcam_resp_miss.ch0 uncore interconnect : Channel 0 event=0x5f,umask=1 01 unc_m2m_prefcam_resp_miss.ch1 uncore interconnect : Channel 1 event=0x5f,umask=2 01 unc_m2m_prefcam_rxc_deallocs.1lm_posted uncore interconnect UNC_M2M_PREFCAM_RxC_DEALLOCS.1LM_POSTED event=0x62,umask=2 01 unc_m2m_prefcam_rxc_deallocs.cis uncore interconnect UNC_M2M_PREFCAM_RxC_DEALLOCS.CIS event=0x62,umask=8 01 unc_m2m_prefcam_rxc_deallocs.pmm_memmode_accept uncore interconnect UNC_M2M_PREFCAM_RxC_DEALLOCS.PMM_MEMMODE_ACCEPT event=0x62,umask=4 01 unc_m2m_prefcam_rxc_deallocs.squashed uncore interconnect UNC_M2M_PREFCAM_RxC_DEALLOCS.SQUASHED event=0x62,umask=1 01 unc_m2m_prefcam_rxc_occupancy uncore interconnect AD Ingress (from CMS) Occupancy - Prefetches event=0x60 01 unc_m2m_rxc_ad_inserts uncore interconnect AD Ingress (from CMS) : AD Ingress (from CMS) Allocations event=2,umask=1 01 unc_m2m_rxc_ad_occupancy uncore interconnect AD Ingress (from CMS) Occupancy event=3 01 unc_m2m_tag_hit.nm_rd_hit_clean uncore interconnect Clean NearMem Read Hit event=0x1f,umask=1 01 Counts clean full line read hits (reads and RFOs) unc_m2m_tag_hit.nm_rd_hit_dirty uncore interconnect Dirty NearMem Read Hit event=0x1f,umask=2 01 Counts dirty full line read hits (reads and RFOs) unc_m2m_tag_hit.nm_ufill_hit_clean uncore interconnect Tag Hit : Clean NearMem Underfill Hit event=0x1f,umask=4 01 Tag Hit indicates when a request sent to the iMC hit in Near Memory. : Counts clean underfill hits due to a partial write unc_m2m_tag_hit.nm_ufill_hit_dirty uncore interconnect Tag Hit : Dirty NearMem Underfill Hit event=0x1f,umask=8 01 Tag Hit indicates when a request sent to the iMC hit in Near Memory. : Counts dirty underfill read hits due to a partial write unc_m2m_tag_miss uncore interconnect UNC_M2M_TAG_MISS event=0x4b,umask=3 01 unc_m2m_tgr_ad_credits uncore interconnect Number AD Ingress Credits event=0x2e 01 unc_m2m_tgr_bl_credits uncore interconnect Number BL Ingress Credits event=0x2f 01 unc_m2m_tracker_inserts.ch0 uncore interconnect Tracker Inserts : Channel 0 event=0x32,umask=0x104 01 unc_m2m_tracker_inserts.ch1 uncore interconnect Tracker Inserts : Channel 1 event=0x32,umask=0x204 01 unc_m2m_tracker_occupancy.ch0 uncore interconnect Tracker Occupancy : Channel 0 event=0x33,umask=1 01 unc_m2m_tracker_occupancy.ch1 uncore interconnect Tracker Occupancy : Channel 1 event=0x33,umask=2 01 unc_m2m_wpq_flush.ch0 uncore interconnect WPQ Flush : Channel 0 event=0x42,umask=1 01 unc_m2m_wpq_flush.ch1 uncore interconnect WPQ Flush : Channel 1 event=0x42,umask=2 01 unc_m2m_wpq_no_reg_crd.chn0 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Regular : Channel 0 event=0x37,umask=1 01 unc_m2m_wpq_no_reg_crd.chn1 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Regular : Channel 1 event=0x37,umask=2 01 unc_m2m_wpq_no_spec_crd.chn0 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Special : Channel 0 event=0x38,umask=1 01 unc_m2m_wpq_no_spec_crd.chn1 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Special : Channel 1 event=0x38,umask=2 01 unc_m2m_wr_tracker_inserts.ch0 uncore interconnect Write Tracker Inserts : Channel 0 event=0x40,umask=1 01 unc_m2m_wr_tracker_inserts.ch1 uncore interconnect Write Tracker Inserts : Channel 1 event=0x40,umask=2 01 unc_m2m_wr_tracker_ne.ch0 uncore interconnect Write Tracker Cycles Not Empty : Channel 0 event=0x35,umask=1 01 unc_m2m_wr_tracker_ne.ch1 uncore interconnect Write Tracker Cycles Not Empty : Channel 1 event=0x35,umask=2 01 unc_m2m_wr_tracker_ne.mirr uncore interconnect Write Tracker Cycles Not Empty : Mirror event=0x35,umask=4 01 unc_m2m_wr_tracker_ne.mirr_nontgr uncore interconnect Write Tracker Cycles Not Empty event=0x35,umask=8 01 unc_m2m_wr_tracker_ne.mirr_pwr uncore interconnect Write Tracker Cycles Not Empty event=0x35,umask=0x10 01 unc_m2m_wr_tracker_nonposted_inserts.ch0 uncore interconnect Write Tracker Non-Posted Inserts : Channel 0 event=0x4d,umask=1 01 unc_m2m_wr_tracker_nonposted_inserts.ch1 uncore interconnect Write Tracker Non-Posted Inserts : Channel 1 event=0x4d,umask=2 01 unc_m2m_wr_tracker_nonposted_occupancy.ch0 uncore interconnect Write Tracker Non-Posted Occupancy : Channel 0 event=0x4c,umask=1 01 unc_m2m_wr_tracker_nonposted_occupancy.ch1 uncore interconnect Write Tracker Non-Posted Occupancy : Channel 1 event=0x4c,umask=2 01 unc_m2m_wr_tracker_posted_inserts.ch0 uncore interconnect Write Tracker Posted Inserts : Channel 0 event=0x48,umask=1 01 unc_m2m_wr_tracker_posted_inserts.ch1 uncore interconnect Write Tracker Posted Inserts : Channel 1 event=0x48,umask=2 01 unc_m2m_wr_tracker_posted_occupancy.ch0 uncore interconnect Write Tracker Posted Occupancy : Channel 0 event=0x47,umask=1 01 unc_m2m_wr_tracker_posted_occupancy.ch1 uncore interconnect Write Tracker Posted Occupancy : Channel 1 event=0x47,umask=2 01 unc_m3upi_cha_ad_credits_empty.req uncore interconnect CBox AD Credits Empty : Requests event=0x22,umask=4 01 CBox AD Credits Empty : Requests : No credits available to send to Cbox on the AD Ring (covers higher CBoxes) unc_m3upi_cha_ad_credits_empty.snp uncore interconnect CBox AD Credits Empty : Snoops event=0x22,umask=8 01 CBox AD Credits Empty : Snoops : No credits available to send to Cbox on the AD Ring (covers higher CBoxes) unc_m3upi_cha_ad_credits_empty.vna uncore interconnect CBox AD Credits Empty : VNA Messages event=0x22,umask=1 01 CBox AD Credits Empty : VNA Messages : No credits available to send to Cbox on the AD Ring (covers higher CBoxes) unc_m3upi_cha_ad_credits_empty.wb uncore interconnect CBox AD Credits Empty : Writebacks event=0x22,umask=2 01 CBox AD Credits Empty : Writebacks : No credits available to send to Cbox on the AD Ring (covers higher CBoxes) unc_m3upi_clockticks uncore interconnect M3UPI Clockticks event=1 01 Number of M2UPI clock cycles while the event is enabled unc_m3upi_cms_clockticks uncore interconnect M3UPI CMS Clockticks event=0xc0 01 unc_m3upi_d2c_sent uncore interconnect D2C Sent event=0x2b 01 D2C Sent : Count cases BL sends direct to core unc_m3upi_d2u_sent uncore interconnect D2U Sent event=0x2a 01 D2U Sent : Cases where SMI3 sends D2U command unc_m3upi_egress_ordering.iv_snoopgo_dn uncore interconnect Egress Blocking due to Ordering requirements : Down event=0xba,umask=4 01 Egress Blocking due to Ordering requirements : Down : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m3upi_egress_ordering.iv_snoopgo_up uncore interconnect Egress Blocking due to Ordering requirements : Up event=0xba,umask=1 01 Egress Blocking due to Ordering requirements : Up : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m3upi_m2_bl_credits_empty.iio1_ncb uncore interconnect M2 BL Credits Empty : IIO0 and IIO1 share the same ring destination. (1 VN0 credit only) event=0x23,umask=1 01 M2 BL Credits Empty : IIO0 and IIO1 share the same ring destination. (1 VN0 credit only) : No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.iio2_ncb uncore interconnect M2 BL Credits Empty : IIO2 event=0x23,umask=2 01 M2 BL Credits Empty : IIO2 : No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.iio3_ncb uncore interconnect M2 BL Credits Empty : IIO3 event=0x23,umask=4 01 M2 BL Credits Empty : IIO3 : No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.iio4_ncb uncore interconnect M2 BL Credits Empty : IIO4 event=0x23,umask=8 01 M2 BL Credits Empty : IIO4 : No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.iio5_ncb uncore interconnect M2 BL Credits Empty : IIO5 event=0x23,umask=0x10 01 M2 BL Credits Empty : IIO5 : No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.ncs uncore interconnect M2 BL Credits Empty : All IIO targets for NCS are in single mask. ORs them together event=0x23,umask=0x40 01 M2 BL Credits Empty : All IIO targets for NCS are in single mask. ORs them together : No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.ncs_sel uncore interconnect M2 BL Credits Empty : Selected M2p BL NCS credits event=0x23,umask=0x80 01 M2 BL Credits Empty : Selected M2p BL NCS credits : No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.ubox_ncb uncore interconnect M2 BL Credits Empty : IIO5 event=0x23,umask=0x20 01 M2 BL Credits Empty : IIO5 : No vn0 and vna credits available to send to M2 unc_m3upi_multi_slot_rcvd.ad_slot0 uncore interconnect Multi Slot Flit Received : AD - Slot 0 event=0x3e,umask=1 01 Multi Slot Flit Received : AD - Slot 0 : Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations) unc_m3upi_multi_slot_rcvd.ad_slot1 uncore interconnect Multi Slot Flit Received : AD - Slot 1 event=0x3e,umask=2 01 Multi Slot Flit Received : AD - Slot 1 : Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations) unc_m3upi_multi_slot_rcvd.ad_slot2 uncore interconnect Multi Slot Flit Received : AD - Slot 2 event=0x3e,umask=4 01 Multi Slot Flit Received : AD - Slot 2 : Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations) unc_m3upi_multi_slot_rcvd.ak_slot0 uncore interconnect Multi Slot Flit Received : AK - Slot 0 event=0x3e,umask=0x10 01 Multi Slot Flit Received : AK - Slot 0 : Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations) unc_m3upi_multi_slot_rcvd.ak_slot2 uncore interconnect Multi Slot Flit Received : AK - Slot 2 event=0x3e,umask=0x20 01 Multi Slot Flit Received : AK - Slot 2 : Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations) unc_m3upi_multi_slot_rcvd.bl_slot0 uncore interconnect Multi Slot Flit Received : BL - Slot 0 event=0x3e,umask=8 01 Multi Slot Flit Received : BL - Slot 0 : Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations) unc_m3upi_rxc_arb_lost_vn0.ad_req uncore interconnect Lost Arb for VN0 : REQ on AD event=0x4b,umask=1 01 Lost Arb for VN0 : REQ on AD : VN0 message requested but lost arbitration : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_arb_lost_vn0.ad_rsp uncore interconnect Lost Arb for VN0 : RSP on AD event=0x4b,umask=4 01 Lost Arb for VN0 : RSP on AD : VN0 message requested but lost arbitration : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_lost_vn0.ad_snp uncore interconnect Lost Arb for VN0 : SNP on AD event=0x4b,umask=2 01 Lost Arb for VN0 : SNP on AD : VN0 message requested but lost arbitration : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_arb_lost_vn0.bl_ncb uncore interconnect Lost Arb for VN0 : NCB on BL event=0x4b,umask=0x20 01 Lost Arb for VN0 : NCB on BL : VN0 message requested but lost arbitration : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_arb_lost_vn0.bl_ncs uncore interconnect Lost Arb for VN0 : NCS on BL event=0x4b,umask=0x40 01 Lost Arb for VN0 : NCS on BL : VN0 message requested but lost arbitration : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_arb_lost_vn0.bl_rsp uncore interconnect Lost Arb for VN0 : RSP on BL event=0x4b,umask=8 01 Lost Arb for VN0 : RSP on BL : VN0 message requested but lost arbitration : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_lost_vn0.bl_wb uncore interconnect Lost Arb for VN0 : WB on BL event=0x4b,umask=0x10 01 Lost Arb for VN0 : WB on BL : VN0 message requested but lost arbitration : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_arb_lost_vn1.ad_req uncore interconnect Lost Arb for VN1 : REQ on AD event=0x4c,umask=1 01 Lost Arb for VN1 : REQ on AD : VN1 message requested but lost arbitration : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_arb_lost_vn1.ad_rsp uncore interconnect Lost Arb for VN1 : RSP on AD event=0x4c,umask=4 01 Lost Arb for VN1 : RSP on AD : VN1 message requested but lost arbitration : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_lost_vn1.ad_snp uncore interconnect Lost Arb for VN1 : SNP on AD event=0x4c,umask=2 01 Lost Arb for VN1 : SNP on AD : VN1 message requested but lost arbitration : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_arb_lost_vn1.bl_ncb uncore interconnect Lost Arb for VN1 : NCB on BL event=0x4c,umask=0x20 01 Lost Arb for VN1 : NCB on BL : VN1 message requested but lost arbitration : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_arb_lost_vn1.bl_ncs uncore interconnect Lost Arb for VN1 : NCS on BL event=0x4c,umask=0x40 01 Lost Arb for VN1 : NCS on BL : VN1 message requested but lost arbitration : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_arb_lost_vn1.bl_rsp uncore interconnect Lost Arb for VN1 : RSP on BL event=0x4c,umask=8 01 Lost Arb for VN1 : RSP on BL : VN1 message requested but lost arbitration : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_lost_vn1.bl_wb uncore interconnect Lost Arb for VN1 : WB on BL event=0x4c,umask=0x10 01 Lost Arb for VN1 : WB on BL : VN1 message requested but lost arbitration : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_arb_misc.adbl_parallel_win_vn0 uncore interconnect Arb Miscellaneous : AD, BL Parallel Win VN0 event=0x4d,umask=0x10 01 Arb Miscellaneous : AD, BL Parallel Win VN0 : AD and BL messages won arbitration concurrently / in parallel unc_m3upi_rxc_arb_misc.adbl_parallel_win_vn1 uncore interconnect Arb Miscellaneous : AD, BL Parallel Win VN1 event=0x4d,umask=0x20 01 Arb Miscellaneous : AD, BL Parallel Win VN1 : AD and BL messages won arbitration concurrently / in parallel unc_m3upi_rxc_arb_misc.all_parallel_win uncore interconnect Arb Miscellaneous : Max Parallel Win event=0x4d,umask=0x80 01 Arb Miscellaneous : Max Parallel Win : VN0 and VN1 arbitration sub-pipelines both produced AD and BL winners (maximum possible parallel winners) unc_m3upi_rxc_arb_misc.no_prog_ad_vn0 uncore interconnect Arb Miscellaneous : No Progress on Pending AD VN0 event=0x4d,umask=1 01 Arb Miscellaneous : No Progress on Pending AD VN0 : Arbitration stage made no progress on pending ad vn0 messages because slotting stage cannot accept new message unc_m3upi_rxc_arb_misc.no_prog_ad_vn1 uncore interconnect Arb Miscellaneous : No Progress on Pending AD VN1 event=0x4d,umask=2 01 Arb Miscellaneous : No Progress on Pending AD VN1 : Arbitration stage made no progress on pending ad vn1 messages because slotting stage cannot accept new message unc_m3upi_rxc_arb_misc.no_prog_bl_vn0 uncore interconnect Arb Miscellaneous : No Progress on Pending BL VN0 event=0x4d,umask=4 01 Arb Miscellaneous : No Progress on Pending BL VN0 : Arbitration stage made no progress on pending bl vn0 messages because slotting stage cannot accept new message unc_m3upi_rxc_arb_misc.no_prog_bl_vn1 uncore interconnect Arb Miscellaneous : No Progress on Pending BL VN1 event=0x4d,umask=8 01 Arb Miscellaneous : No Progress on Pending BL VN1 : Arbitration stage made no progress on pending bl vn1 messages because slotting stage cannot accept new message unc_m3upi_rxc_arb_misc.vn01_parallel_win uncore interconnect Arb Miscellaneous : VN0, VN1 Parallel Win event=0x4d,umask=0x40 01 Arb Miscellaneous : VN0, VN1 Parallel Win : VN0 and VN1 arbitration sub-pipelines had parallel winners (at least one AD or BL on each side) unc_m3upi_rxc_arb_nocrd_vn0.ad_req uncore interconnect No Credits to Arb for VN0 : REQ on AD event=0x47,umask=1 01 No Credits to Arb for VN0 : REQ on AD : VN0 message is blocked from requesting arbitration due to lack of remote UPI credits : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_arb_nocrd_vn0.ad_rsp uncore interconnect No Credits to Arb for VN0 : RSP on AD event=0x47,umask=4 01 No Credits to Arb for VN0 : RSP on AD : VN0 message is blocked from requesting arbitration due to lack of remote UPI credits : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_nocrd_vn0.ad_snp uncore interconnect No Credits to Arb for VN0 : SNP on AD event=0x47,umask=2 01 No Credits to Arb for VN0 : SNP on AD : VN0 message is blocked from requesting arbitration due to lack of remote UPI credits : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_arb_nocrd_vn0.bl_ncb uncore interconnect No Credits to Arb for VN0 : NCB on BL event=0x47,umask=0x20 01 No Credits to Arb for VN0 : NCB on BL : VN0 message is blocked from requesting arbitration due to lack of remote UPI credits : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_arb_nocrd_vn0.bl_ncs uncore interconnect No Credits to Arb for VN0 : NCS on BL event=0x47,umask=0x40 01 No Credits to Arb for VN0 : NCS on BL : VN0 message is blocked from requesting arbitration due to lack of remote UPI credits : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_arb_nocrd_vn0.bl_rsp uncore interconnect No Credits to Arb for VN0 : RSP on BL event=0x47,umask=8 01 No Credits to Arb for VN0 : RSP on BL : VN0 message is blocked from requesting arbitration due to lack of remote UPI credits : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_nocrd_vn0.bl_wb uncore interconnect No Credits to Arb for VN0 : WB on BL event=0x47,umask=0x10 01 No Credits to Arb for VN0 : WB on BL : VN0 message is blocked from requesting arbitration due to lack of remote UPI credits : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_arb_nocrd_vn1.ad_req uncore interconnect No Credits to Arb for VN1 : REQ on AD event=0x48,umask=1 01 No Credits to Arb for VN1 : REQ on AD : VN1 message is blocked from requesting arbitration due to lack of remote UPI credits : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_arb_nocrd_vn1.ad_rsp uncore interconnect No Credits to Arb for VN1 : RSP on AD event=0x48,umask=4 01 No Credits to Arb for VN1 : RSP on AD : VN1 message is blocked from requesting arbitration due to lack of remote UPI credits : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_nocrd_vn1.ad_snp uncore interconnect No Credits to Arb for VN1 : SNP on AD event=0x48,umask=2 01 No Credits to Arb for VN1 : SNP on AD : VN1 message is blocked from requesting arbitration due to lack of remote UPI credits : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_arb_nocrd_vn1.bl_ncb uncore interconnect No Credits to Arb for VN1 : NCB on BL event=0x48,umask=0x20 01 No Credits to Arb for VN1 : NCB on BL : VN1 message is blocked from requesting arbitration due to lack of remote UPI credits : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_arb_nocrd_vn1.bl_ncs uncore interconnect No Credits to Arb for VN1 : NCS on BL event=0x48,umask=0x40 01 No Credits to Arb for VN1 : NCS on BL : VN1 message is blocked from requesting arbitration due to lack of remote UPI credits : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_arb_nocrd_vn1.bl_rsp uncore interconnect No Credits to Arb for VN1 : RSP on BL event=0x48,umask=8 01 No Credits to Arb for VN1 : RSP on BL : VN1 message is blocked from requesting arbitration due to lack of remote UPI credits : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_nocrd_vn1.bl_wb uncore interconnect No Credits to Arb for VN1 : WB on BL event=0x48,umask=0x10 01 No Credits to Arb for VN1 : WB on BL : VN1 message is blocked from requesting arbitration due to lack of remote UPI credits : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_arb_noreq_vn0.ad_req uncore interconnect Can't Arb for VN0 : REQ on AD event=0x49,umask=1 01 Can't Arb for VN0 : REQ on AD : VN0 message was not able to request arbitration while some other message won arbitration : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_arb_noreq_vn0.ad_rsp uncore interconnect Can't Arb for VN0 : RSP on AD event=0x49,umask=4 01 Can't Arb for VN0 : RSP on AD : VN0 message was not able to request arbitration while some other message won arbitration : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_noreq_vn0.ad_snp uncore interconnect Can't Arb for VN0 : SNP on AD event=0x49,umask=2 01 Can't Arb for VN0 : SNP on AD : VN0 message was not able to request arbitration while some other message won arbitration : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_arb_noreq_vn0.bl_ncb uncore interconnect Can't Arb for VN0 : NCB on BL event=0x49,umask=0x20 01 Can't Arb for VN0 : NCB on BL : VN0 message was not able to request arbitration while some other message won arbitration : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_arb_noreq_vn0.bl_ncs uncore interconnect Can't Arb for VN0 : NCS on BL event=0x49,umask=0x40 01 Can't Arb for VN0 : NCS on BL : VN0 message was not able to request arbitration while some other message won arbitration : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_arb_noreq_vn0.bl_rsp uncore interconnect Can't Arb for VN0 : RSP on BL event=0x49,umask=8 01 Can't Arb for VN0 : RSP on BL : VN0 message was not able to request arbitration while some other message won arbitration : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_noreq_vn0.bl_wb uncore interconnect Can't Arb for VN0 : WB on BL event=0x49,umask=0x10 01 Can't Arb for VN0 : WB on BL : VN0 message was not able to request arbitration while some other message won arbitration : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_arb_noreq_vn1.ad_req uncore interconnect Can't Arb for VN1 : REQ on AD event=0x4a,umask=1 01 Can't Arb for VN1 : REQ on AD : VN1 message was not able to request arbitration while some other message won arbitration : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_arb_noreq_vn1.ad_rsp uncore interconnect Can't Arb for VN1 : RSP on AD event=0x4a,umask=4 01 Can't Arb for VN1 : RSP on AD : VN1 message was not able to request arbitration while some other message won arbitration : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_noreq_vn1.ad_snp uncore interconnect Can't Arb for VN1 : SNP on AD event=0x4a,umask=2 01 Can't Arb for VN1 : SNP on AD : VN1 message was not able to request arbitration while some other message won arbitration : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_arb_noreq_vn1.bl_ncb uncore interconnect Can't Arb for VN1 : NCB on BL event=0x4a,umask=0x20 01 Can't Arb for VN1 : NCB on BL : VN1 message was not able to request arbitration while some other message won arbitration : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_arb_noreq_vn1.bl_ncs uncore interconnect Can't Arb for VN1 : NCS on BL event=0x4a,umask=0x40 01 Can't Arb for VN1 : NCS on BL : VN1 message was not able to request arbitration while some other message won arbitration : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_arb_noreq_vn1.bl_rsp uncore interconnect Can't Arb for VN1 : RSP on BL event=0x4a,umask=8 01 Can't Arb for VN1 : RSP on BL : VN1 message was not able to request arbitration while some other message won arbitration : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_noreq_vn1.bl_wb uncore interconnect Can't Arb for VN1 : WB on BL event=0x4a,umask=0x10 01 Can't Arb for VN1 : WB on BL : VN1 message was not able to request arbitration while some other message won arbitration : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_bypassed.ad_s0_bl_arb uncore interconnect Ingress Queue Bypasses : AD to Slot 0 on BL Arb event=0x40,umask=2 01 Ingress Queue Bypasses : AD to Slot 0 on BL Arb : Number of times message is bypassed around the Ingress Queue : AD is taking bypass to slot 0 of independent flit while bl message is in arbitration unc_m3upi_rxc_bypassed.ad_s0_idle uncore interconnect Ingress Queue Bypasses : AD to Slot 0 on Idle event=0x40,umask=1 01 Ingress Queue Bypasses : AD to Slot 0 on Idle : Number of times message is bypassed around the Ingress Queue : AD is taking bypass to slot 0 of independent flit while pipeline is idle unc_m3upi_rxc_bypassed.ad_s1_bl_slot uncore interconnect Ingress Queue Bypasses : AD + BL to Slot 1 event=0x40,umask=4 01 Ingress Queue Bypasses : AD + BL to Slot 1 : Number of times message is bypassed around the Ingress Queue : AD is taking bypass to flit slot 1 while merging with bl message in same flit unc_m3upi_rxc_bypassed.ad_s2_bl_slot uncore interconnect Ingress Queue Bypasses : AD + BL to Slot 2 event=0x40,umask=8 01 Ingress Queue Bypasses : AD + BL to Slot 2 : Number of times message is bypassed around the Ingress Queue : AD is taking bypass to flit slot 2 while merging with bl message in same flit unc_m3upi_rxc_crd_misc.any_bgf_fifo uncore interconnect Miscellaneous Credit Events : Any In BGF FIFO event=0x5f,umask=1 01 Miscellaneous Credit Events : Any In BGF FIFO : Indication that at least one packet (flit) is in the bgf (fifo only) unc_m3upi_rxc_crd_misc.any_bgf_path uncore interconnect Miscellaneous Credit Events : Any in BGF Path event=0x5f,umask=2 01 Miscellaneous Credit Events : Any in BGF Path : Indication that at least one packet (flit) is in the bgf path (i.e. pipe to fifo) unc_m3upi_rxc_crd_misc.lt1_for_d2k uncore interconnect Miscellaneous Credit Events event=0x5f,umask=0x10 01 Miscellaneous Credit Events : d2k credit count is less than 1 unc_m3upi_rxc_crd_misc.lt2_for_d2k uncore interconnect Miscellaneous Credit Events event=0x5f,umask=0x20 01 Miscellaneous Credit Events : d2k credit count is less than 2 unc_m3upi_rxc_crd_misc.vn0_no_d2k_for_arb uncore interconnect Miscellaneous Credit Events : No D2K For Arb event=0x5f,umask=4 01 Miscellaneous Credit Events : No D2K For Arb : VN0 BL RSP message was blocked from arbitration request due to lack of D2K CMP credit unc_m3upi_rxc_crd_misc.vn1_no_d2k_for_arb uncore interconnect Miscellaneous Credit Events event=0x5f,umask=8 01 Miscellaneous Credit Events : VN1 BL RSP message was blocked from arbitration request due to lack of D2K CMP credits unc_m3upi_rxc_crd_occ.consumed uncore interconnect Credit Occupancy : Credits Consumed event=0x60,umask=0x80 01 Credit Occupancy : Credits Consumed : number of remote vna credits consumed per cycle unc_m3upi_rxc_crd_occ.d2k_crd uncore interconnect Credit Occupancy : D2K Credits event=0x60,umask=0x10 01 Credit Occupancy : D2K Credits : D2K completion fifo credit occupancy (credits in use), accumulated across all cycles unc_m3upi_rxc_crd_occ.flits_in_fifo uncore interconnect Credit Occupancy : Packets in BGF FIFO event=0x60,umask=2 01 Credit Occupancy : Packets in BGF FIFO : Occupancy of m3upi ingress -> upi link layer bgf; packets (flits) in fifo unc_m3upi_rxc_crd_occ.flits_in_path uncore interconnect Credit Occupancy : Packets in BGF Path event=0x60,umask=4 01 Credit Occupancy : Packets in BGF Path : Occupancy of m3upi ingress -> upi link layer bgf; packets (flits) in path (i.e. pipe to fifo or fifo) unc_m3upi_rxc_crd_occ.p1p_fifo uncore interconnect Credit Occupancy event=0x60,umask=0x40 01 Credit Occupancy : count of bl messages in pump-1-pending state, in completion fifo only unc_m3upi_rxc_crd_occ.p1p_total uncore interconnect Credit Occupancy event=0x60,umask=0x20 01 Credit Occupancy : count of bl messages in pump-1-pending state, in marker table and in fifo unc_m3upi_rxc_crd_occ.txq_crd uncore interconnect Credit Occupancy : Transmit Credits event=0x60,umask=8 01 Credit Occupancy : Transmit Credits : Link layer transmit queue credit occupancy (credits in use), accumulated across all cycles unc_m3upi_rxc_crd_occ.vna_in_use uncore interconnect Credit Occupancy : VNA In Use event=0x60,umask=1 01 Credit Occupancy : VNA In Use : Remote UPI VNA credit occupancy (number of credits in use), accumulated across all cycles unc_m3upi_rxc_cycles_ne_vn0.ad_req uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty : REQ on AD event=0x43,umask=1 01 VN0 Ingress (from CMS) Queue - Cycles Not Empty : REQ on AD : Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters. : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_cycles_ne_vn0.ad_rsp uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty : RSP on AD event=0x43,umask=4 01 VN0 Ingress (from CMS) Queue - Cycles Not Empty : RSP on AD : Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters. : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_cycles_ne_vn0.ad_snp uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty : SNP on AD event=0x43,umask=2 01 VN0 Ingress (from CMS) Queue - Cycles Not Empty : SNP on AD : Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters. : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_cycles_ne_vn0.bl_ncb uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty : NCB on BL event=0x43,umask=0x20 01 VN0 Ingress (from CMS) Queue - Cycles Not Empty : NCB on BL : Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters. : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_cycles_ne_vn0.bl_ncs uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty : NCS on BL event=0x43,umask=0x40 01 VN0 Ingress (from CMS) Queue - Cycles Not Empty : NCS on BL : Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters. : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_cycles_ne_vn0.bl_rsp uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty : RSP on BL event=0x43,umask=8 01 VN0 Ingress (from CMS) Queue - Cycles Not Empty : RSP on BL : Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_cycles_ne_vn0.bl_wb uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty : WB on BL event=0x43,umask=0x10 01 VN0 Ingress (from CMS) Queue - Cycles Not Empty : WB on BL : Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters. : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_data_flits_not_sent.all uncore interconnect Data Flit Not Sent : All event=0x55,umask=1 01 Data Flit Not Sent : All : Data flit is ready for transmission but could not be sent : data flit is ready for transmission but could not be sent for any reason, e.g. low credits, low tsv, stall injection unc_m3upi_rxc_data_flits_not_sent.no_bgf uncore interconnect Data Flit Not Sent : No BGF Credits event=0x55,umask=8 01 Data Flit Not Sent : No BGF Credits : Data flit is ready for transmission but could not be sent unc_m3upi_rxc_data_flits_not_sent.no_txq uncore interconnect Data Flit Not Sent : No TxQ Credits event=0x55,umask=0x10 01 Data Flit Not Sent : No TxQ Credits : Data flit is ready for transmission but could not be sent unc_m3upi_rxc_data_flits_not_sent.tsv_hi uncore interconnect Data Flit Not Sent : TSV High event=0x55,umask=2 01 Data Flit Not Sent : TSV High : Data flit is ready for transmission but could not be sent : data flit is ready for transmission but was not sent while tsv high unc_m3upi_rxc_data_flits_not_sent.valid_for_flit uncore interconnect Data Flit Not Sent : Cycle valid for Flit event=0x55,umask=4 01 Data Flit Not Sent : Cycle valid for Flit : Data flit is ready for transmission but could not be sent : data flit is ready for transmission but was not sent while cycle is valid for flit transmission unc_m3upi_rxc_flits_gen_bl.p0_wait uncore interconnect Generating BL Data Flit Sequence : Wait on Pump 0 event=0x57,umask=1 01 Generating BL Data Flit Sequence : Wait on Pump 0 : generating bl data flit sequence; waiting for data pump 0 unc_m3upi_rxc_flits_gen_bl.p1p_at_limit uncore interconnect Generating BL Data Flit Sequence event=0x57,umask=0x10 01 Generating BL Data Flit Sequence : pump-1-pending logic is at capacity (pending table plus completion fifo at limit) unc_m3upi_rxc_flits_gen_bl.p1p_busy uncore interconnect Generating BL Data Flit Sequence event=0x57,umask=8 01 Generating BL Data Flit Sequence : pump-1-pending logic is tracking at least one message unc_m3upi_rxc_flits_gen_bl.p1p_fifo_full uncore interconnect Generating BL Data Flit Sequence event=0x57,umask=0x40 01 Generating BL Data Flit Sequence : pump-1-pending completion fifo is full unc_m3upi_rxc_flits_gen_bl.p1p_hold_p0 uncore interconnect Generating BL Data Flit Sequence event=0x57,umask=0x20 01 Generating BL Data Flit Sequence : pump-1-pending logic is at or near capacity, such that pump-0-only bl messages are getting stalled in slotting stage unc_m3upi_rxc_flits_gen_bl.p1p_to_limbo uncore interconnect Generating BL Data Flit Sequence event=0x57,umask=4 01 Generating BL Data Flit Sequence : a bl message finished but is in limbo and moved to pump-1-pending logic unc_m3upi_rxc_flits_gen_bl.p1_wait uncore interconnect Generating BL Data Flit Sequence : Wait on Pump 1 event=0x57,umask=2 01 Generating BL Data Flit Sequence : Wait on Pump 1 : generating bl data flit sequence; waiting for data pump 1 unc_m3upi_rxc_flits_misc.s2req_in_holdoff uncore interconnect UNC_M3UPI_RxC_FLITS_MISC.S2REQ_IN_HOLDOFF event=0x58,umask=4 01 : slot 2 request naturally serviced during hold-off period unc_m3upi_rxc_flits_misc.s2req_in_service uncore interconnect UNC_M3UPI_RxC_FLITS_MISC.S2REQ_IN_SERVICE event=0x58,umask=8 01 : slot 2 request forcibly serviced during service window unc_m3upi_rxc_flits_misc.s2req_received uncore interconnect UNC_M3UPI_RxC_FLITS_MISC.S2REQ_RECEIVED event=0x58,umask=1 01 : slot 2 request received from link layer while idle (with no slot 2 request active immediately prior) unc_m3upi_rxc_flits_misc.s2req_withdrawn uncore interconnect UNC_M3UPI_RxC_FLITS_MISC.S2REQ_WITHDRAWN event=0x58,umask=2 01 : slot 2 request withdrawn during hold-off period or service window unc_m3upi_rxc_flits_slot_bl.all uncore interconnect Slotting BL Message Into Header Flit : All event=0x56,umask=1 01 unc_m3upi_rxc_flits_slot_bl.need_data uncore interconnect Slotting BL Message Into Header Flit : Needs Data Flit event=0x56,umask=2 01 Slotting BL Message Into Header Flit : Needs Data Flit : BL message requires data flit sequence unc_m3upi_rxc_flits_slot_bl.p0_wait uncore interconnect Slotting BL Message Into Header Flit : Wait on Pump 0 event=0x56,umask=4 01 Slotting BL Message Into Header Flit : Wait on Pump 0 : Waiting for header pump 0 unc_m3upi_rxc_flits_slot_bl.p1_not_req uncore interconnect Slotting BL Message Into Header Flit : Don't Need Pump 1 event=0x56,umask=0x10 01 Slotting BL Message Into Header Flit : Don't Need Pump 1 : Header pump 1 is not required for flit unc_m3upi_rxc_flits_slot_bl.p1_not_req_but_bubble uncore interconnect Slotting BL Message Into Header Flit : Don't Need Pump 1 - Bubble event=0x56,umask=0x20 01 Slotting BL Message Into Header Flit : Don't Need Pump 1 - Bubble : Header pump 1 is not required for flit but flit transmission delayed unc_m3upi_rxc_flits_slot_bl.p1_not_req_not_avail uncore interconnect Slotting BL Message Into Header Flit : Don't Need Pump 1 - Not Avail event=0x56,umask=0x40 01 Slotting BL Message Into Header Flit : Don't Need Pump 1 - Not Avail : Header pump 1 is not required for flit and not available unc_m3upi_rxc_flits_slot_bl.p1_wait uncore interconnect Slotting BL Message Into Header Flit : Wait on Pump 1 event=0x56,umask=8 01 Slotting BL Message Into Header Flit : Wait on Pump 1 : Waiting for header pump 1 unc_m3upi_rxc_flit_gen_hdr1.accum uncore interconnect Flit Gen - Header 1 : Accumulate event=0x51,umask=1 01 Flit Gen - Header 1 : Accumulate : Events related to Header Flit Generation - Set 1 : Header flit slotting control state machine is in any accumulate state; multi-message flit may be assembled over multiple cycles unc_m3upi_rxc_flit_gen_hdr1.accum_read uncore interconnect Flit Gen - Header 1 : Accumulate Ready event=0x51,umask=2 01 Flit Gen - Header 1 : Accumulate Ready : Events related to Header Flit Generation - Set 1 : header flit slotting control state machine is in accum_ready state; flit is ready to send but transmission is blocked; more messages may be slotted into flit unc_m3upi_rxc_flit_gen_hdr1.accum_wasted uncore interconnect Flit Gen - Header 1 : Accumulate Wasted event=0x51,umask=4 01 Flit Gen - Header 1 : Accumulate Wasted : Events related to Header Flit Generation - Set 1 : Flit is being assembled over multiple cycles, but no additional message is being slotted into flit in current cycle; accumulate cycle is wasted unc_m3upi_rxc_flit_gen_hdr1.ahead_blocked uncore interconnect Flit Gen - Header 1 : Run-Ahead - Blocked event=0x51,umask=8 01 Flit Gen - Header 1 : Run-Ahead - Blocked : Events related to Header Flit Generation - Set 1 : Header flit slotting entered run-ahead state; new header flit is started while transmission of prior, fully assembled flit is blocked unc_m3upi_rxc_flit_gen_hdr1.ahead_msg1_after uncore interconnect Flit Gen - Header 1 event=0x51,umask=0x80 01 Flit Gen - Header 1 : Events related to Header Flit Generation - Set 1 : run-ahead mode: message was slotted only after run-ahead was over; run-ahead mode definitely wasted unc_m3upi_rxc_flit_gen_hdr1.ahead_msg1_during uncore interconnect Flit Gen - Header 1 : Run-Ahead - Message event=0x51,umask=0x10 01 Flit Gen - Header 1 : Run-Ahead - Message : Events related to Header Flit Generation - Set 1 : run-ahead mode: one message slotted during run-ahead unc_m3upi_rxc_flit_gen_hdr1.ahead_msg2_after uncore interconnect Flit Gen - Header 1 event=0x51,umask=0x20 01 Flit Gen - Header 1 : Events related to Header Flit Generation - Set 1 : run-ahead mode: second message slotted immediately after run-ahead; potential run-ahead success unc_m3upi_rxc_flit_gen_hdr1.ahead_msg2_sent uncore interconnect Flit Gen - Header 1 event=0x51,umask=0x40 01 Flit Gen - Header 1 : Events related to Header Flit Generation - Set 1 : run-ahead mode: two (or three) message flit sent immediately after run-ahead; complete run-ahead success unc_m3upi_rxc_flit_gen_hdr2.par uncore interconnect Flit Gen - Header 2 : Parallel Ok event=0x52,umask=4 01 Flit Gen - Header 2 : Parallel Ok : Events related to Header Flit Generation - Set 2 : new header flit construction may proceed in parallel with data flit sequence unc_m3upi_rxc_flit_gen_hdr2.par_flit uncore interconnect Flit Gen - Header 2 : Parallel Flit Finished event=0x52,umask=0x10 01 Flit Gen - Header 2 : Parallel Flit Finished : Events related to Header Flit Generation - Set 2 : header flit finished assembly in parallel with data flit sequence unc_m3upi_rxc_flit_gen_hdr2.par_msg uncore interconnect Flit Gen - Header 2 : Parallel Message event=0x52,umask=8 01 Flit Gen - Header 2 : Parallel Message : Events related to Header Flit Generation - Set 2 : message is slotted into header flit in parallel with data flit sequence unc_m3upi_rxc_flit_gen_hdr2.rmstall uncore interconnect Flit Gen - Header 2 : Rate-matching Stall event=0x52,umask=1 01 Flit Gen - Header 2 : Rate-matching Stall : Events related to Header Flit Generation - Set 2 : Rate-matching stall injected unc_m3upi_rxc_flit_gen_hdr2.rmstall_nomsg uncore interconnect Flit Gen - Header 2 : Rate-matching Stall - No Message event=0x52,umask=2 01 Flit Gen - Header 2 : Rate-matching Stall - No Message : Events related to Header Flit Generation - Set 2 : Rate matching stall injected, but no additional message slotted during stall cycle unc_m3upi_rxc_hdr_flits_sent.1_msg uncore interconnect Sent Header Flit : One Message event=0x54,umask=1 01 Sent Header Flit : One Message : One message in flit; VNA or non-VNA flit unc_m3upi_rxc_hdr_flits_sent.1_msg_vnx uncore interconnect Sent Header Flit : One Message in non-VNA event=0x54,umask=8 01 Sent Header Flit : One Message in non-VNA : One message in flit; non-VNA flit unc_m3upi_rxc_hdr_flits_sent.2_msgs uncore interconnect Sent Header Flit : Two Messages event=0x54,umask=2 01 Sent Header Flit : Two Messages : Two messages in flit; VNA flit unc_m3upi_rxc_hdr_flits_sent.3_msgs uncore interconnect Sent Header Flit : Three Messages event=0x54,umask=4 01 Sent Header Flit : Three Messages : Three messages in flit; VNA flit unc_m3upi_rxc_hdr_flits_sent.slots_1 uncore interconnect Sent Header Flit : One Slot Taken event=0x54,umask=0x10 01 unc_m3upi_rxc_hdr_flits_sent.slots_2 uncore interconnect Sent Header Flit : Two Slots Taken event=0x54,umask=0x20 01 unc_m3upi_rxc_hdr_flits_sent.slots_3 uncore interconnect Sent Header Flit : All Slots Taken event=0x54,umask=0x40 01 unc_m3upi_rxc_hdr_flit_not_sent.all uncore interconnect Header Not Sent : All event=0x53,umask=1 01 Header Not Sent : All : header flit is ready for transmission but could not be sent : header flit is ready for transmission but could not be sent for any reason, e.g. no credits, low tsv, stall injection unc_m3upi_rxc_hdr_flit_not_sent.no_bgf_crd uncore interconnect Header Not Sent : No BGF Credits event=0x53,umask=8 01 Header Not Sent : No BGF Credits : header flit is ready for transmission but could not be sent : No BGF credits available unc_m3upi_rxc_hdr_flit_not_sent.no_bgf_no_msg uncore interconnect Header Not Sent : No BGF Credits + No Extra Message Slotted event=0x53,umask=0x20 01 Header Not Sent : No BGF Credits + No Extra Message Slotted : header flit is ready for transmission but could not be sent : No BGF credits available; no additional message slotted into flit unc_m3upi_rxc_hdr_flit_not_sent.no_txq_crd uncore interconnect Header Not Sent : No TxQ Credits event=0x53,umask=0x10 01 Header Not Sent : No TxQ Credits : header flit is ready for transmission but could not be sent : No TxQ credits available unc_m3upi_rxc_hdr_flit_not_sent.no_txq_no_msg uncore interconnect Header Not Sent : No TxQ Credits + No Extra Message Slotted event=0x53,umask=0x40 01 Header Not Sent : No TxQ Credits + No Extra Message Slotted : header flit is ready for transmission but could not be sent : No TxQ credits available; no additional message slotted into flit unc_m3upi_rxc_hdr_flit_not_sent.tsv_hi uncore interconnect Header Not Sent : TSV High event=0x53,umask=2 01 Header Not Sent : TSV High : header flit is ready for transmission but could not be sent : header flit is ready for transmission but was not sent while tsv high unc_m3upi_rxc_hdr_flit_not_sent.valid_for_flit uncore interconnect Header Not Sent : Cycle valid for Flit event=0x53,umask=4 01 Header Not Sent : Cycle valid for Flit : header flit is ready for transmission but could not be sent : header flit is ready for transmission but was not sent while cycle is valid for flit transmission unc_m3upi_rxc_held.cant_slot_ad uncore interconnect Message Held : Can't Slot AD event=0x50,umask=0x10 01 Message Held : Can't Slot AD : some AD message could not be slotted (logical OR of all AD events under INGR_SLOT_CANT_MC_VN{0,1}) unc_m3upi_rxc_held.cant_slot_bl uncore interconnect Message Held : Can't Slot BL event=0x50,umask=0x20 01 Message Held : Can't Slot BL : some BL message could not be slotted (logical OR of all BL events under INGR_SLOT_CANT_MC_VN{0,1}) unc_m3upi_rxc_held.parallel_attempt uncore interconnect Message Held : Parallel Attempt event=0x50,umask=4 01 Message Held : Parallel Attempt : ad and bl messages attempted to slot into the same flit in parallel unc_m3upi_rxc_held.parallel_success uncore interconnect Message Held : Parallel Success event=0x50,umask=8 01 Message Held : Parallel Success : ad and bl messages were actually slotted into the same flit in parallel unc_m3upi_rxc_held.vn0 uncore interconnect Message Held : VN0 event=0x50,umask=1 01 Message Held : VN0 : vn0 message(s) that couldn't be slotted into last vn0 flit are held in slotting stage while processing vn1 flit unc_m3upi_rxc_held.vn1 uncore interconnect Message Held : VN1 event=0x50,umask=2 01 Message Held : VN1 : vn1 message(s) that couldn't be slotted into last vn1 flit are held in slotting stage while processing vn0 flit unc_m3upi_rxc_packing_miss_vn0.ad_req uncore interconnect VN0 message can't slot into flit : REQ on AD event=0x4e,umask=1 01 VN0 message can't slot into flit : REQ on AD : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_packing_miss_vn0.ad_rsp uncore interconnect VN0 message can't slot into flit : RSP on AD event=0x4e,umask=4 01 VN0 message can't slot into flit : RSP on AD : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_packing_miss_vn0.ad_snp uncore interconnect VN0 message can't slot into flit : SNP on AD event=0x4e,umask=2 01 VN0 message can't slot into flit : SNP on AD : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_packing_miss_vn0.bl_ncb uncore interconnect VN0 message can't slot into flit : NCB on BL event=0x4e,umask=0x20 01 VN0 message can't slot into flit : NCB on BL : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_packing_miss_vn0.bl_ncs uncore interconnect VN0 message can't slot into flit : NCS on BL event=0x4e,umask=0x40 01 VN0 message can't slot into flit : NCS on BL : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_packing_miss_vn0.bl_rsp uncore interconnect VN0 message can't slot into flit : RSP on BL event=0x4e,umask=8 01 VN0 message can't slot into flit : RSP on BL : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_packing_miss_vn0.bl_wb uncore interconnect VN0 message can't slot into flit : WB on BL event=0x4e,umask=0x10 01 VN0 message can't slot into flit : WB on BL : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_packing_miss_vn1.ad_req uncore interconnect VN1 message can't slot into flit : REQ on AD event=0x4f,umask=1 01 VN1 message can't slot into flit : REQ on AD : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_packing_miss_vn1.ad_rsp uncore interconnect VN1 message can't slot into flit : RSP on AD event=0x4f,umask=4 01 VN1 message can't slot into flit : RSP on AD : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_packing_miss_vn1.ad_snp uncore interconnect VN1 message can't slot into flit : SNP on AD event=0x4f,umask=2 01 VN1 message can't slot into flit : SNP on AD : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_packing_miss_vn1.bl_ncb uncore interconnect VN1 message can't slot into flit : NCB on BL event=0x4f,umask=0x20 01 VN1 message can't slot into flit : NCB on BL : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_packing_miss_vn1.bl_ncs uncore interconnect VN1 message can't slot into flit : NCS on BL event=0x4f,umask=0x40 01 VN1 message can't slot into flit : NCS on BL : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_packing_miss_vn1.bl_rsp uncore interconnect VN1 message can't slot into flit : RSP on BL event=0x4f,umask=8 01 VN1 message can't slot into flit : RSP on BL : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_packing_miss_vn1.bl_wb uncore interconnect VN1 message can't slot into flit : WB on BL event=0x4f,umask=0x10 01 VN1 message can't slot into flit : WB on BL : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_vna_crd.any_in_use uncore interconnect Remote VNA Credits : Any In Use event=0x5a,umask=0x20 01 Remote VNA Credits : Any In Use : At least one remote vna credit is in use unc_m3upi_rxc_vna_crd.corrected uncore interconnect Remote VNA Credits : Corrected event=0x5a,umask=1 01 Remote VNA Credits : Corrected : Number of remote vna credits corrected (local return) per cycle unc_m3upi_rxc_vna_crd.lt1 uncore interconnect Remote VNA Credits : Level < 1 event=0x5a,umask=2 01 Remote VNA Credits : Level < 1 : Remote vna credit level is less than 1 (i.e. no vna credits available) unc_m3upi_rxc_vna_crd.lt10 uncore interconnect Remote VNA Credits : Level < 10 event=0x5a,umask=0x10 01 Remote VNA Credits : Level < 10 : remote vna credit level is less than 10; parallel vn0/vn1 arb not possible unc_m3upi_rxc_vna_crd.lt4 uncore interconnect Remote VNA Credits : Level < 4 event=0x5a,umask=4 01 Remote VNA Credits : Level < 4 : Remote vna credit level is less than 4; bl (or ad requiring 4 vna) cannot arb on vna unc_m3upi_rxc_vna_crd.lt5 uncore interconnect Remote VNA Credits : Level < 5 event=0x5a,umask=8 01 Remote VNA Credits : Level < 5 : Remote vna credit level is less than 5; parallel ad/bl arb on vna not possible unc_m3upi_rxc_vna_crd_misc.req_adbl_alloc_l5 uncore interconnect UNC_M3UPI_RxC_VNA_CRD_MISC.REQ_ADBL_ALLOC_L5 event=0x59,umask=2 01 : remote vna credit count was less than 5 and allocation to ad or bl messages was required unc_m3upi_rxc_vna_crd_misc.req_vn01_alloc_lt10 uncore interconnect UNC_M3UPI_RxC_VNA_CRD_MISC.REQ_VN01_ALLOC_LT10 event=0x59,umask=1 01 : remote vna credit count was less than 10 and allocation to vn0 or vn1 was required unc_m3upi_rxc_vna_crd_misc.vn0_just_ad uncore interconnect UNC_M3UPI_RxC_VNA_CRD_MISC.VN0_JUST_AD event=0x59,umask=0x10 01 : on vn0, remote vna credits were allocated only to ad messages, not to bl unc_m3upi_rxc_vna_crd_misc.vn0_just_bl uncore interconnect UNC_M3UPI_RxC_VNA_CRD_MISC.VN0_JUST_BL event=0x59,umask=0x20 01 : on vn0, remote vna credits were allocated only to bl messages, not to ad unc_m3upi_rxc_vna_crd_misc.vn0_only uncore interconnect UNC_M3UPI_RxC_VNA_CRD_MISC.VN0_ONLY event=0x59,umask=4 01 : remote vna credits were allocated only to vn0, not to vn1 unc_m3upi_rxc_vna_crd_misc.vn1_just_ad uncore interconnect UNC_M3UPI_RxC_VNA_CRD_MISC.VN1_JUST_AD event=0x59,umask=0x40 01 : on vn1, remote vna credits were allocated only to ad messages, not to bl unc_m3upi_rxc_vna_crd_misc.vn1_just_bl uncore interconnect UNC_M3UPI_RxC_VNA_CRD_MISC.VN1_JUST_BL event=0x59,umask=0x80 01 : on vn1, remote vna credits were allocated only to bl messages, not to ad unc_m3upi_rxc_vna_crd_misc.vn1_only uncore interconnect UNC_M3UPI_RxC_VNA_CRD_MISC.VN1_ONLY event=0x59,umask=8 01 : remote vna credits were allocated only to vn1, not to vn0 unc_m3upi_txc_ad_arb_fail.vn0_req uncore interconnect Failed ARB for AD : VN0 REQ Messages event=0x30,umask=1 01 Failed ARB for AD : VN0 REQ Messages : AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn0_rsp uncore interconnect Failed ARB for AD : VN0 RSP Messages event=0x30,umask=4 01 Failed ARB for AD : VN0 RSP Messages : AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn0_snp uncore interconnect Failed ARB for AD : VN0 SNP Messages event=0x30,umask=2 01 Failed ARB for AD : VN0 SNP Messages : AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn0_wb uncore interconnect Failed ARB for AD : VN0 WB Messages event=0x30,umask=8 01 Failed ARB for AD : VN0 WB Messages : AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn1_req uncore interconnect Failed ARB for AD : VN1 REQ Messages event=0x30,umask=0x10 01 Failed ARB for AD : VN1 REQ Messages : AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn1_rsp uncore interconnect Failed ARB for AD : VN1 RSP Messages event=0x30,umask=0x40 01 Failed ARB for AD : VN1 RSP Messages : AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn1_snp uncore interconnect Failed ARB for AD : VN1 SNP Messages event=0x30,umask=0x20 01 Failed ARB for AD : VN1 SNP Messages : AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn1_wb uncore interconnect Failed ARB for AD : VN1 WB Messages event=0x30,umask=0x80 01 Failed ARB for AD : VN1 WB Messages : AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_flq_bypass uncore interconnect AD FlowQ Bypass event=0x2c 01 Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least) unc_m3upi_txc_ad_flq_bypass.ad_slot0 uncore interconnect AD FlowQ Bypass event=0x2c,umask=1 01 AD FlowQ Bypass : Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least) unc_m3upi_txc_ad_flq_bypass.ad_slot1 uncore interconnect AD FlowQ Bypass event=0x2c,umask=2 01 AD FlowQ Bypass : Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least) unc_m3upi_txc_ad_flq_bypass.ad_slot2 uncore interconnect AD FlowQ Bypass event=0x2c,umask=4 01 AD FlowQ Bypass : Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least) unc_m3upi_txc_ad_flq_bypass.bl_early_rsp uncore interconnect AD FlowQ Bypass event=0x2c,umask=8 01 AD FlowQ Bypass : Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least) unc_m3upi_txc_ad_flq_cycles_ne.vn0_req uncore interconnect AD Flow Q Not Empty : VN0 REQ Messages event=0x27,umask=1 01 AD Flow Q Not Empty : VN0 REQ Messages : Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn0_rsp uncore interconnect AD Flow Q Not Empty : VN0 RSP Messages event=0x27,umask=4 01 AD Flow Q Not Empty : VN0 RSP Messages : Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn0_snp uncore interconnect AD Flow Q Not Empty : VN0 SNP Messages event=0x27,umask=2 01 AD Flow Q Not Empty : VN0 SNP Messages : Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn0_wb uncore interconnect AD Flow Q Not Empty : VN0 WB Messages event=0x27,umask=8 01 AD Flow Q Not Empty : VN0 WB Messages : Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn1_req uncore interconnect AD Flow Q Not Empty : VN1 REQ Messages event=0x27,umask=0x10 01 AD Flow Q Not Empty : VN1 REQ Messages : Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn1_rsp uncore interconnect AD Flow Q Not Empty : VN1 RSP Messages event=0x27,umask=0x40 01 AD Flow Q Not Empty : VN1 RSP Messages : Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn1_snp uncore interconnect AD Flow Q Not Empty : VN1 SNP Messages event=0x27,umask=0x20 01 AD Flow Q Not Empty : VN1 SNP Messages : Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn1_wb uncore interconnect AD Flow Q Not Empty : VN1 WB Messages event=0x27,umask=0x80 01 AD Flow Q Not Empty : VN1 WB Messages : Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_inserts.vn0_req uncore interconnect AD Flow Q Inserts : VN0 REQ Messages event=0x2d,umask=1 01 AD Flow Q Inserts : VN0 REQ Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_inserts.vn0_rsp uncore interconnect AD Flow Q Inserts : VN0 RSP Messages event=0x2d,umask=4 01 AD Flow Q Inserts : VN0 RSP Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_inserts.vn0_snp uncore interconnect AD Flow Q Inserts : VN0 SNP Messages event=0x2d,umask=2 01 AD Flow Q Inserts : VN0 SNP Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_inserts.vn0_wb uncore interconnect AD Flow Q Inserts : VN0 WB Messages event=0x2d,umask=8 01 AD Flow Q Inserts : VN0 WB Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_inserts.vn1_req uncore interconnect AD Flow Q Inserts : VN1 REQ Messages event=0x2d,umask=0x10 01 AD Flow Q Inserts : VN1 REQ Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_inserts.vn1_rsp uncore interconnect AD Flow Q Inserts : VN1 RSP Messages event=0x2d,umask=0x40 01 AD Flow Q Inserts : VN1 RSP Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_inserts.vn1_snp uncore interconnect AD Flow Q Inserts : VN1 SNP Messages event=0x2d,umask=0x20 01 AD Flow Q Inserts : VN1 SNP Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_occupancy.vn0_req uncore interconnect AD Flow Q Occupancy : VN0 REQ Messages event=0x1c,umask=1 01 unc_m3upi_txc_ad_flq_occupancy.vn0_rsp uncore interconnect AD Flow Q Occupancy : VN0 RSP Messages event=0x1c,umask=4 01 unc_m3upi_txc_ad_flq_occupancy.vn0_snp uncore interconnect AD Flow Q Occupancy : VN0 SNP Messages event=0x1c,umask=2 01 unc_m3upi_txc_ad_flq_occupancy.vn0_wb uncore interconnect AD Flow Q Occupancy : VN0 WB Messages event=0x1c,umask=8 01 unc_m3upi_txc_ad_flq_occupancy.vn1_req uncore interconnect AD Flow Q Occupancy : VN1 REQ Messages event=0x1c,umask=0x10 01 unc_m3upi_txc_ad_flq_occupancy.vn1_rsp uncore interconnect AD Flow Q Occupancy : VN1 RSP Messages event=0x1c,umask=0x40 01 unc_m3upi_txc_ad_flq_occupancy.vn1_snp uncore interconnect AD Flow Q Occupancy : VN1 SNP Messages event=0x1c,umask=0x20 01 unc_m3upi_txc_bl_arb_fail.vn0_ncb uncore interconnect Failed ARB for BL : VN0 NCB Messages event=0x35,umask=4 01 Failed ARB for BL : VN0 NCB Messages : BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn0_ncs uncore interconnect Failed ARB for BL : VN0 NCS Messages event=0x35,umask=8 01 Failed ARB for BL : VN0 NCS Messages : BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn0_rsp uncore interconnect Failed ARB for BL : VN0 RSP Messages event=0x35,umask=1 01 Failed ARB for BL : VN0 RSP Messages : BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn0_wb uncore interconnect Failed ARB for BL : VN0 WB Messages event=0x35,umask=2 01 Failed ARB for BL : VN0 WB Messages : BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn1_ncb uncore interconnect Failed ARB for BL : VN1 NCS Messages event=0x35,umask=0x40 01 Failed ARB for BL : VN1 NCS Messages : BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn1_ncs uncore interconnect Failed ARB for BL : VN1 NCB Messages event=0x35,umask=0x80 01 Failed ARB for BL : VN1 NCB Messages : BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn1_rsp uncore interconnect Failed ARB for BL : VN1 RSP Messages event=0x35,umask=0x10 01 Failed ARB for BL : VN1 RSP Messages : BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn1_wb uncore interconnect Failed ARB for BL : VN1 WB Messages event=0x35,umask=0x20 01 Failed ARB for BL : VN1 WB Messages : BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_flq_cycles_ne.vn0_req uncore interconnect BL Flow Q Not Empty : VN0 REQ Messages event=0x28,umask=1 01 BL Flow Q Not Empty : VN0 REQ Messages : Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn0_rsp uncore interconnect BL Flow Q Not Empty : VN0 RSP Messages event=0x28,umask=4 01 BL Flow Q Not Empty : VN0 RSP Messages : Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn0_snp uncore interconnect BL Flow Q Not Empty : VN0 SNP Messages event=0x28,umask=2 01 BL Flow Q Not Empty : VN0 SNP Messages : Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn0_wb uncore interconnect BL Flow Q Not Empty : VN0 WB Messages event=0x28,umask=8 01 BL Flow Q Not Empty : VN0 WB Messages : Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn1_req uncore interconnect BL Flow Q Not Empty : VN1 REQ Messages event=0x28,umask=0x10 01 BL Flow Q Not Empty : VN1 REQ Messages : Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn1_rsp uncore interconnect BL Flow Q Not Empty : VN1 RSP Messages event=0x28,umask=0x40 01 BL Flow Q Not Empty : VN1 RSP Messages : Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn1_snp uncore interconnect BL Flow Q Not Empty : VN1 SNP Messages event=0x28,umask=0x20 01 BL Flow Q Not Empty : VN1 SNP Messages : Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn1_wb uncore interconnect BL Flow Q Not Empty : VN1 WB Messages event=0x28,umask=0x80 01 BL Flow Q Not Empty : VN1 WB Messages : Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_inserts.vn0_ncb uncore interconnect BL Flow Q Inserts : VN0 RSP Messages event=0x2e,umask=1 01 BL Flow Q Inserts : VN0 RSP Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn0_ncs uncore interconnect BL Flow Q Inserts : VN0 WB Messages event=0x2e,umask=2 01 BL Flow Q Inserts : VN0 WB Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn0_rsp uncore interconnect BL Flow Q Inserts : VN0 NCS Messages event=0x2e,umask=8 01 BL Flow Q Inserts : VN0 NCS Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn0_wb uncore interconnect BL Flow Q Inserts : VN0 NCB Messages event=0x2e,umask=4 01 BL Flow Q Inserts : VN0 NCB Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn1_ncb uncore interconnect BL Flow Q Inserts : VN1 RSP Messages event=0x2e,umask=0x10 01 BL Flow Q Inserts : VN1 RSP Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn1_ncs uncore interconnect BL Flow Q Inserts : VN1 WB Messages event=0x2e,umask=0x20 01 BL Flow Q Inserts : VN1 WB Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn1_rsp uncore interconnect BL Flow Q Inserts : VN1_NCB Messages event=0x2e,umask=0x80 01 BL Flow Q Inserts : VN1_NCB Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn1_wb uncore interconnect BL Flow Q Inserts : VN1_NCS Messages event=0x2e,umask=0x40 01 BL Flow Q Inserts : VN1_NCS Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_occupancy.vn0_ncb uncore interconnect BL Flow Q Occupancy : VN0 NCB Messages event=0x1d,umask=4 01 unc_m3upi_txc_bl_flq_occupancy.vn0_ncs uncore interconnect BL Flow Q Occupancy : VN0 NCS Messages event=0x1d,umask=8 01 unc_m3upi_txc_bl_flq_occupancy.vn0_rsp uncore interconnect BL Flow Q Occupancy : VN0 RSP Messages event=0x1d,umask=1 01 unc_m3upi_txc_bl_flq_occupancy.vn0_wb uncore interconnect BL Flow Q Occupancy : VN0 WB Messages event=0x1d,umask=2 01 unc_m3upi_txc_bl_flq_occupancy.vn1_ncb uncore interconnect BL Flow Q Occupancy : VN1_NCS Messages event=0x1d,umask=0x40 01 unc_m3upi_txc_bl_flq_occupancy.vn1_ncs uncore interconnect BL Flow Q Occupancy : VN1_NCB Messages event=0x1d,umask=0x80 01 unc_m3upi_txc_bl_flq_occupancy.vn1_rsp uncore interconnect BL Flow Q Occupancy : VN1 RSP Messages event=0x1d,umask=0x10 01 unc_m3upi_txc_bl_flq_occupancy.vn1_wb uncore interconnect BL Flow Q Occupancy : VN1 WB Messages event=0x1d,umask=0x20 01 unc_m3upi_txc_bl_wb_flq_occupancy.vn0_local uncore interconnect BL Flow Q Occupancy : VN0 RSP Messages event=0x1f,umask=1 01 unc_m3upi_txc_bl_wb_flq_occupancy.vn0_through uncore interconnect BL Flow Q Occupancy : VN0 WB Messages event=0x1f,umask=2 01 unc_m3upi_txc_bl_wb_flq_occupancy.vn0_wrpull uncore interconnect BL Flow Q Occupancy : VN0 NCB Messages event=0x1f,umask=4 01 unc_m3upi_txc_bl_wb_flq_occupancy.vn1_local uncore interconnect BL Flow Q Occupancy : VN1 RSP Messages event=0x1f,umask=0x10 01 unc_m3upi_txc_bl_wb_flq_occupancy.vn1_through uncore interconnect BL Flow Q Occupancy : VN1 WB Messages event=0x1f,umask=0x20 01 unc_m3upi_txc_bl_wb_flq_occupancy.vn1_wrpull uncore interconnect BL Flow Q Occupancy : VN1_NCS Messages event=0x1f,umask=0x40 01 unc_m3upi_upi_peer_ad_credits_empty.vn0_req uncore interconnect UPI0 AD Credits Empty : VN0 REQ Messages event=0x20,umask=2 01 UPI0 AD Credits Empty : VN0 REQ Messages : No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_ad_credits_empty.vn0_rsp uncore interconnect UPI0 AD Credits Empty : VN0 RSP Messages event=0x20,umask=8 01 UPI0 AD Credits Empty : VN0 RSP Messages : No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_ad_credits_empty.vn0_snp uncore interconnect UPI0 AD Credits Empty : VN0 SNP Messages event=0x20,umask=4 01 UPI0 AD Credits Empty : VN0 SNP Messages : No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_ad_credits_empty.vn1_req uncore interconnect UPI0 AD Credits Empty : VN1 REQ Messages event=0x20,umask=0x10 01 UPI0 AD Credits Empty : VN1 REQ Messages : No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_ad_credits_empty.vn1_rsp uncore interconnect UPI0 AD Credits Empty : VN1 RSP Messages event=0x20,umask=0x40 01 UPI0 AD Credits Empty : VN1 RSP Messages : No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_ad_credits_empty.vn1_snp uncore interconnect UPI0 AD Credits Empty : VN1 SNP Messages event=0x20,umask=0x20 01 UPI0 AD Credits Empty : VN1 SNP Messages : No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_ad_credits_empty.vna uncore interconnect UPI0 AD Credits Empty : VNA event=0x20,umask=1 01 UPI0 AD Credits Empty : VNA : No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_bl_credits_empty.vn0_ncs_ncb uncore interconnect UPI0 BL Credits Empty : VN0 RSP Messages event=0x21,umask=4 01 UPI0 BL Credits Empty : VN0 RSP Messages : No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_peer_bl_credits_empty.vn0_rsp uncore interconnect UPI0 BL Credits Empty : VN0 REQ Messages event=0x21,umask=2 01 UPI0 BL Credits Empty : VN0 REQ Messages : No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_peer_bl_credits_empty.vn0_wb uncore interconnect UPI0 BL Credits Empty : VN0 SNP Messages event=0x21,umask=8 01 UPI0 BL Credits Empty : VN0 SNP Messages : No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_peer_bl_credits_empty.vn1_ncs_ncb uncore interconnect UPI0 BL Credits Empty : VN1 RSP Messages event=0x21,umask=0x20 01 UPI0 BL Credits Empty : VN1 RSP Messages : No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_peer_bl_credits_empty.vn1_rsp uncore interconnect UPI0 BL Credits Empty : VN1 REQ Messages event=0x21,umask=0x10 01 UPI0 BL Credits Empty : VN1 REQ Messages : No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_peer_bl_credits_empty.vn1_wb uncore interconnect UPI0 BL Credits Empty : VN1 SNP Messages event=0x21,umask=0x40 01 UPI0 BL Credits Empty : VN1 SNP Messages : No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_peer_bl_credits_empty.vna uncore interconnect UPI0 BL Credits Empty : VNA event=0x21,umask=1 01 UPI0 BL Credits Empty : VNA : No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_prefetch_spawn uncore interconnect FlowQ Generated Prefetch event=0x29 01 FlowQ Generated Prefetch : Count cases where FlowQ causes spawn of Prefetch to iMC/SMI3 target unc_m3upi_vn0_credits_used.ncb uncore interconnect VN0 Credit Used : WB on BL event=0x5b,umask=0x10 01 VN0 Credit Used : WB on BL : Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers. : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_vn0_credits_used.ncs uncore interconnect VN0 Credit Used : NCB on BL event=0x5b,umask=0x20 01 VN0 Credit Used : NCB on BL : Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers. : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_vn0_credits_used.req uncore interconnect VN0 Credit Used : REQ on AD event=0x5b,umask=1 01 VN0 Credit Used : REQ on AD : Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers. : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_vn0_credits_used.rsp uncore interconnect VN0 Credit Used : RSP on AD event=0x5b,umask=4 01 VN0 Credit Used : RSP on AD : Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers. : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn0_credits_used.snp uncore interconnect VN0 Credit Used : SNP on AD event=0x5b,umask=2 01 VN0 Credit Used : SNP on AD : Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers. : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_vn0_credits_used.wb uncore interconnect VN0 Credit Used : RSP on BL event=0x5b,umask=8 01 VN0 Credit Used : RSP on BL : Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn0_no_credits.ncb uncore interconnect VN0 No Credits : WB on BL event=0x5d,umask=0x10 01 VN0 No Credits : WB on BL : Number of Cycles there were no VN0 Credits : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_vn0_no_credits.ncs uncore interconnect VN0 No Credits : NCB on BL event=0x5d,umask=0x20 01 VN0 No Credits : NCB on BL : Number of Cycles there were no VN0 Credits : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_vn0_no_credits.req uncore interconnect VN0 No Credits : REQ on AD event=0x5d,umask=1 01 VN0 No Credits : REQ on AD : Number of Cycles there were no VN0 Credits : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_vn0_no_credits.rsp uncore interconnect VN0 No Credits : RSP on AD event=0x5d,umask=4 01 VN0 No Credits : RSP on AD : Number of Cycles there were no VN0 Credits : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn0_no_credits.snp uncore interconnect VN0 No Credits : SNP on AD event=0x5d,umask=2 01 VN0 No Credits : SNP on AD : Number of Cycles there were no VN0 Credits : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_vn0_no_credits.wb uncore interconnect VN0 No Credits : RSP on BL event=0x5d,umask=8 01 VN0 No Credits : RSP on BL : Number of Cycles there were no VN0 Credits : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn1_credits_used.ncb uncore interconnect VN1 Credit Used : WB on BL event=0x5c,umask=0x10 01 VN1 Credit Used : WB on BL : Number of times a VN1 credit was used on the WB message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers. : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_vn1_credits_used.ncs uncore interconnect VN1 Credit Used : NCB on BL event=0x5c,umask=0x20 01 VN1 Credit Used : NCB on BL : Number of times a VN1 credit was used on the WB message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers. : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_vn1_credits_used.req uncore interconnect VN1 Credit Used : REQ on AD event=0x5c,umask=1 01 VN1 Credit Used : REQ on AD : Number of times a VN1 credit was used on the WB message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers. : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_vn1_credits_used.rsp uncore interconnect VN1 Credit Used : RSP on AD event=0x5c,umask=4 01 VN1 Credit Used : RSP on AD : Number of times a VN1 credit was used on the WB message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers. : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn1_credits_used.snp uncore interconnect VN1 Credit Used : SNP on AD event=0x5c,umask=2 01 VN1 Credit Used : SNP on AD : Number of times a VN1 credit was used on the WB message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers. : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_vn1_credits_used.wb uncore interconnect VN1 Credit Used : RSP on BL event=0x5c,umask=8 01 VN1 Credit Used : RSP on BL : Number of times a VN1 credit was used on the WB message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn1_no_credits.ncb uncore interconnect VN1 No Credits : WB on BL event=0x5e,umask=0x10 01 VN1 No Credits : WB on BL : Number of Cycles there were no VN1 Credits : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_vn1_no_credits.ncs uncore interconnect VN1 No Credits : NCB on BL event=0x5e,umask=0x20 01 VN1 No Credits : NCB on BL : Number of Cycles there were no VN1 Credits : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_vn1_no_credits.req uncore interconnect VN1 No Credits : REQ on AD event=0x5e,umask=1 01 VN1 No Credits : REQ on AD : Number of Cycles there were no VN1 Credits : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_vn1_no_credits.rsp uncore interconnect VN1 No Credits : RSP on AD event=0x5e,umask=4 01 VN1 No Credits : RSP on AD : Number of Cycles there were no VN1 Credits : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn1_no_credits.snp uncore interconnect VN1 No Credits : SNP on AD event=0x5e,umask=2 01 VN1 No Credits : SNP on AD : Number of Cycles there were no VN1 Credits : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_vn1_no_credits.wb uncore interconnect VN1 No Credits : RSP on BL event=0x5e,umask=8 01 VN1 No Credits : RSP on BL : Number of Cycles there were no VN1 Credits : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_wb_occ_compare.bothnonzero_rt_eq_localdest_vn0 uncore interconnect UNC_M3UPI_WB_OCC_COMPARE.BOTHNONZERO_RT_EQ_LOCALDEST_VN0 event=0x7e,umask=0x82 01 unc_m3upi_wb_occ_compare.bothnonzero_rt_eq_localdest_vn1 uncore interconnect UNC_M3UPI_WB_OCC_COMPARE.BOTHNONZERO_RT_EQ_LOCALDEST_VN1 event=0x7e,umask=0xa0 01 unc_m3upi_wb_occ_compare.bothnonzero_rt_gt_localdest_vn0 uncore interconnect UNC_M3UPI_WB_OCC_COMPARE.BOTHNONZERO_RT_GT_LOCALDEST_VN0 event=0x7e,umask=0x81 01 unc_m3upi_wb_occ_compare.bothnonzero_rt_gt_localdest_vn1 uncore interconnect UNC_M3UPI_WB_OCC_COMPARE.BOTHNONZERO_RT_GT_LOCALDEST_VN1 event=0x7e,umask=0x90 01 unc_m3upi_wb_occ_compare.bothnonzero_rt_lt_localdest_vn0 uncore interconnect UNC_M3UPI_WB_OCC_COMPARE.BOTHNONZERO_RT_LT_LOCALDEST_VN0 event=0x7e,umask=0x84 01 unc_m3upi_wb_occ_compare.bothnonzero_rt_lt_localdest_vn1 uncore interconnect UNC_M3UPI_WB_OCC_COMPARE.BOTHNONZERO_RT_LT_LOCALDEST_VN1 event=0x7e,umask=0xc0 01 unc_m3upi_wb_occ_compare.rt_eq_localdest_vn0 uncore interconnect UNC_M3UPI_WB_OCC_COMPARE.RT_EQ_LOCALDEST_VN0 event=0x7e,umask=2 01 unc_m3upi_wb_occ_compare.rt_eq_localdest_vn1 uncore interconnect UNC_M3UPI_WB_OCC_COMPARE.RT_EQ_LOCALDEST_VN1 event=0x7e,umask=0x20 01 unc_m3upi_wb_occ_compare.rt_gt_localdest_vn0 uncore interconnect UNC_M3UPI_WB_OCC_COMPARE.RT_GT_LOCALDEST_VN0 event=0x7e,umask=1 01 unc_m3upi_wb_occ_compare.rt_gt_localdest_vn1 uncore interconnect UNC_M3UPI_WB_OCC_COMPARE.RT_GT_LOCALDEST_VN1 event=0x7e,umask=0x10 01 unc_m3upi_wb_occ_compare.rt_lt_localdest_vn0 uncore interconnect UNC_M3UPI_WB_OCC_COMPARE.RT_LT_LOCALDEST_VN0 event=0x7e,umask=4 01 unc_m3upi_wb_occ_compare.rt_lt_localdest_vn1 uncore interconnect UNC_M3UPI_WB_OCC_COMPARE.RT_LT_LOCALDEST_VN1 event=0x7e,umask=0x40 01 unc_m3upi_wb_pending.localdest_vn0 uncore interconnect UNC_M3UPI_WB_PENDING.LOCALDEST_VN0 event=0x7d,umask=1 01 unc_m3upi_wb_pending.localdest_vn1 uncore interconnect UNC_M3UPI_WB_PENDING.LOCALDEST_VN1 event=0x7d,umask=0x10 01 unc_m3upi_wb_pending.local_and_rt_vn0 uncore interconnect UNC_M3UPI_WB_PENDING.LOCAL_AND_RT_VN0 event=0x7d,umask=4 01 unc_m3upi_wb_pending.local_and_rt_vn1 uncore interconnect UNC_M3UPI_WB_PENDING.LOCAL_AND_RT_VN1 event=0x7d,umask=0x40 01 unc_m3upi_wb_pending.routethru_vn0 uncore interconnect UNC_M3UPI_WB_PENDING.ROUTETHRU_VN0 event=0x7d,umask=2 01 unc_m3upi_wb_pending.routethru_vn1 uncore interconnect UNC_M3UPI_WB_PENDING.ROUTETHRU_VN1 event=0x7d,umask=0x20 01 unc_m3upi_wb_pending.waiting4pull_vn0 uncore interconnect UNC_M3UPI_WB_PENDING.WAITING4PULL_VN0 event=0x7d,umask=8 01 unc_m3upi_wb_pending.waiting4pull_vn1 uncore interconnect UNC_M3UPI_WB_PENDING.WAITING4PULL_VN1 event=0x7d,umask=0x80 01 unc_m3upi_xpt_pftch.arb uncore interconnect UNC_M3UPI_XPT_PFTCH.ARB event=0x61,umask=4 01 : xpt prefetch message is making arbitration request unc_m3upi_xpt_pftch.arrived uncore interconnect UNC_M3UPI_XPT_PFTCH.ARRIVED event=0x61,umask=1 01 : xpt prefetch message arrived in ingress pipeline unc_m3upi_xpt_pftch.bypass uncore interconnect UNC_M3UPI_XPT_PFTCH.BYPASS event=0x61,umask=2 01 : xpt prefetch message took bypass path unc_m3upi_xpt_pftch.flitted uncore interconnect UNC_M3UPI_XPT_PFTCH.FLITTED event=0x61,umask=0x10 01 : xpt prefetch message was slotted into flit (non bypass) unc_m3upi_xpt_pftch.lost_arb uncore interconnect UNC_M3UPI_XPT_PFTCH.LOST_ARB event=0x61,umask=8 01 : xpt prefetch message lost arbitration unc_m3upi_xpt_pftch.lost_old uncore interconnect UNC_M3UPI_XPT_PFTCH.LOST_OLD event=0x61,umask=0x20 01 : xpt prefetch message was dropped because it became too old unc_m3upi_xpt_pftch.lost_qfull uncore interconnect UNC_M3UPI_XPT_PFTCH.LOST_QFULL event=0x61,umask=0x40 01 : xpt prefetch message was dropped because it was overwritten by new message while prefetch queue was full uncore_mdf unc_mdf_crs_txr_inserts.ad_bnc uncore interconnect Number of allocations into the CRS Egress used to queue up requests destined to the mesh (AD Bounceable) event=0x47,umask=1 01 AD Bounceable : Number of allocations into the CRS Egress unc_mdf_crs_txr_inserts.ad_crd uncore interconnect Number of allocations into the CRS Egress used to queue up requests destined to the mesh (AD credited) event=0x47,umask=2 01 AD credited : Number of allocations into the CRS Egress unc_mdf_crs_txr_inserts.ak uncore interconnect Number of allocations into the CRS Egress used to queue up requests destined to the mesh (AK) event=0x47,umask=0x10 01 AK : Number of allocations into the CRS Egress unc_mdf_crs_txr_inserts.akc uncore interconnect Number of allocations into the CRS Egress used to queue up requests destined to the mesh (AKC) event=0x47,umask=0x40 01 AKC : Number of allocations into the CRS Egress unc_mdf_crs_txr_inserts.bl_bnc uncore interconnect Number of allocations into the CRS Egress used to queue up requests destined to the mesh (BL Bounceable) event=0x47,umask=4 01 BL Bounceable : Number of allocations into the CRS Egress unc_mdf_crs_txr_inserts.bl_crd uncore interconnect Number of allocations into the CRS Egress used to queue up requests destined to the mesh (BL credited) event=0x47,umask=8 01 BL credited : Number of allocations into the CRS Egress unc_mdf_crs_txr_inserts.iv uncore interconnect Number of allocations into the CRS Egress used to queue up requests destined to the mesh (IV) event=0x47,umask=0x20 01 IV : Number of allocations into the CRS Egress unc_mdf_crs_txr_v_bounces.ad uncore interconnect Number of cycles incoming messages from the vertical ring that are bounced at the SBO Ingress (V-EMIB) (AD) event=0x4b,umask=1 01 AD : Number of cycles incoming messages from the vertical ring that are bounced at the SBO unc_mdf_crs_txr_v_bounces.ak uncore interconnect Number of cycles incoming messages from the vertical ring that are bounced at the SBO Ingress (V-EMIB) (AK) event=0x4b,umask=4 01 AK : Number of cycles incoming messages from the vertical ring that are bounced at the SBO unc_mdf_crs_txr_v_bounces.akc uncore interconnect Number of cycles incoming messages from the vertical ring that are bounced at the SBO Ingress (V-EMIB) (AKC) event=0x4b,umask=0x10 01 AKC : Number of cycles incoming messages from the vertical ring that are bounced at the SBO unc_mdf_crs_txr_v_bounces.bl uncore interconnect Number of cycles incoming messages from the vertical ring that are bounced at the SBO Ingress (V-EMIB) (BL) event=0x4b,umask=2 01 BL : Number of cycles incoming messages from the vertical ring that are bounced at the SBO unc_mdf_crs_txr_v_bounces.iv uncore interconnect Number of cycles incoming messages from the vertical ring that are bounced at the SBO Ingress (V-EMIB) (IV) event=0x4b,umask=8 01 IV : Number of cycles incoming messages from the vertical ring that are bounced at the SBO unc_mdf_fast_asserted.ad_bnc uncore interconnect Counts the number of cycles when the distress signals are asserted based on SBO Ingress threshold event=0x15,umask=1 01 AD bnc : Counts the number of cycles when the distress signals are asserted based on SBO Ingress threshold unc_mdf_fast_asserted.bl_crd uncore interconnect Counts the number of cycles when the distress signals are asserted based on SBO Ingress threshold event=0x15,umask=2 01 BL bnc : Counts the number of cycles when the distress signals are asserted based on SBO Ingress threshold unc_upi_clockticks uncore interconnect UPI Clockticks event=1 01 Number of UPI LL clock cycles while the event is enabled unc_upi_direct_attempts.d2c uncore interconnect Direct packet attempts : D2C event=0x12,umask=1 01 Direct packet attempts : D2C : Counts the number of DRS packets that we attempted to do direct2core/direct2UPI on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos unc_upi_direct_attempts.d2k uncore interconnect Direct packet attempts : D2K event=0x12,umask=2 01 Direct packet attempts : D2K : Counts the number of DRS packets that we attempted to do direct2core/direct2UPI on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos unc_upi_l1_power_cycles uncore interconnect Cycles in L1 event=0x21 01 Cycles in L1 : Number of UPI qfclk cycles spent in L1 power mode. L1 is a mode that totally shuts down a UPI link. Use edge detect to count the number of instances when the UPI link entered L1. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another. Because L1 totally shuts down the link, it takes a good amount of time to exit this mode unc_upi_power_l1_nack uncore interconnect L1 Req Nack event=0x23 01 L1 Req Nack : Counts the number of times a link sends/receives a LinkReqNAck. When the UPI links would like to change power state, the Tx side initiates a request to the Rx side requesting to change states. This requests can either be accepted or denied. If the Rx side replies with an Ack, the power mode will change. If it replies with NAck, no change will take place. This can be filtered based on Rx and Tx. An Rx LinkReqNAck refers to receiving an NAck (meaning this agent's Tx originally requested the power change). A Tx LinkReqNAck refers to sending this command (meaning the peer agent's Tx originally requested the power change and this agent accepted it) unc_upi_power_l1_req uncore interconnect L1 Req (same as L1 Ack) event=0x22 01 L1 Req (same as L1 Ack). : Counts the number of times a link sends/receives a LinkReqAck. When the UPI links would like to change power state, the Tx side initiates a request to the Rx side requesting to change states. This requests can either be accepted or denied. If the Rx side replies with an Ack, the power mode will change. If it replies with NAck, no change will take place. This can be filtered based on Rx and Tx. An Rx LinkReqAck refers to receiving an Ack (meaning this agent's Tx originally requested the power change). A Tx LinkReqAck refers to sending this command (meaning the peer agent's Tx originally requested the power change and this agent accepted it) unc_upi_rxl0p_power_cycles uncore interconnect Cycles in L0p event=0x25 01 Cycles in L0p : Number of UPI qfclk cycles spent in L0p power mode. L0p is a mode where we disable 1/2 of the UPI lanes, decreasing our bandwidth in order to save power. It increases snoop and data transfer latencies and decreases overall bandwidth. This mode can be very useful in NUMA optimized workloads that largely only utilize UPI for snoops and their responses. Use edge detect to count the number of instances when the UPI link entered L0p. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another unc_upi_rxl0_power_cycles uncore interconnect Cycles in L0 event=0x24 01 Cycles in L0 : Number of UPI qfclk cycles spent in L0 power mode in the Link Layer. L0 is the default mode which provides the highest performance with the most power. Use edge detect to count the number of instances that the link entered L0. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another. The phy layer sometimes leaves L0 for training, which will not be captured by this event unc_upi_rxl_any_flits.data uncore interconnect UNC_UPI_RxL_ANY_FLITS.DATA event=0x4b,umask=8 01 unc_upi_rxl_any_flits.llcrd uncore interconnect UNC_UPI_RxL_ANY_FLITS.LLCRD event=0x4b,umask=0x10 01 unc_upi_rxl_any_flits.llctrl uncore interconnect UNC_UPI_RxL_ANY_FLITS.LLCTRL event=0x4b,umask=0x40 01 unc_upi_rxl_any_flits.null uncore interconnect UNC_UPI_RxL_ANY_FLITS.NULL event=0x4b,umask=0x20 01 unc_upi_rxl_any_flits.prothdr uncore interconnect UNC_UPI_RxL_ANY_FLITS.PROTHDR event=0x4b,umask=0x80 01 unc_upi_rxl_any_flits.slot0 uncore interconnect UNC_UPI_RxL_ANY_FLITS.SLOT0 event=0x4b,umask=1 01 unc_upi_rxl_any_flits.slot1 uncore interconnect UNC_UPI_RxL_ANY_FLITS.SLOT1 event=0x4b,umask=2 01 unc_upi_rxl_any_flits.slot2 uncore interconnect UNC_UPI_RxL_ANY_FLITS.SLOT2 event=0x4b,umask=4 01 unc_upi_rxl_basic_hdr_match.ncb uncore interconnect Matches on Receive path of a UPI Port : Non-Coherent Bypass event=5,umask=0xe 01 Matches on Receive path of a UPI Port : Non-Coherent Bypass : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.ncb_opc uncore interconnect Matches on Receive path of a UPI Port : Non-Coherent Bypass, Match Opcode event=5,umask=0x10e 01 Matches on Receive path of a UPI Port : Non-Coherent Bypass, Match Opcode : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.ncs uncore interconnect Matches on Receive path of a UPI Port : Non-Coherent Standard event=5,umask=0xf 01 Matches on Receive path of a UPI Port : Non-Coherent Standard : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.ncs_opc uncore interconnect Matches on Receive path of a UPI Port : Non-Coherent Standard, Match Opcode event=5,umask=0x10f 01 Matches on Receive path of a UPI Port : Non-Coherent Standard, Match Opcode : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_bypassed.slot0 uncore interconnect RxQ Flit Buffer Bypassed : Slot 0 event=0x31,umask=1 01 RxQ Flit Buffer Bypassed : Slot 0 : Counts the number of times that an incoming flit was able to bypass the flit buffer and pass directly across the BGF and into the Egress. This is a latency optimization, and should generally be the common case. If this value is less than the number of flits transferred, it implies that there was queueing getting onto the ring, and thus the transactions saw higher latency unc_upi_rxl_bypassed.slot1 uncore interconnect RxQ Flit Buffer Bypassed : Slot 1 event=0x31,umask=2 01 RxQ Flit Buffer Bypassed : Slot 1 : Counts the number of times that an incoming flit was able to bypass the flit buffer and pass directly across the BGF and into the Egress. This is a latency optimization, and should generally be the common case. If this value is less than the number of flits transferred, it implies that there was queueing getting onto the ring, and thus the transactions saw higher latency unc_upi_rxl_bypassed.slot2 uncore interconnect RxQ Flit Buffer Bypassed : Slot 2 event=0x31,umask=4 01 RxQ Flit Buffer Bypassed : Slot 2 : Counts the number of times that an incoming flit was able to bypass the flit buffer and pass directly across the BGF and into the Egress. This is a latency optimization, and should generally be the common case. If this value is less than the number of flits transferred, it implies that there was queueing getting onto the ring, and thus the transactions saw higher latency unc_upi_rxl_crc_errors uncore interconnect CRC Errors Detected event=0xb 01 CRC Errors Detected : Number of CRC errors detected in the UPI Agent. Each UPI flit incorporates 8 bits of CRC for error detection. This counts the number of flits where the CRC was able to detect an error. After an error has been detected, the UPI agent will send a request to the transmitting socket to resend the flit (as well as any flits that came after it) unc_upi_rxl_crc_llr_req_transmit uncore interconnect LLR Requests Sent event=8 01 LLR Requests Sent : Number of LLR Requests were transmitted. This should generally be <= the number of CRC errors detected. If multiple errors are detected before the Rx side receives a LLC_REQ_ACK from the Tx side, there is no need to send more LLR_REQ_NACKs. unc_upi_rxl_credits_consumed_vn0 uncore interconnect VN0 Credit Consumed event=0x39 01 VN0 Credit Consumed : Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_upi_rxl_credits_consumed_vn1 uncore interconnect VN1 Credit Consumed event=0x3a 01 VN1 Credit Consumed : Counts the number of times that an RxQ VN1 credit was consumed (i.e. message uses a VN1 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_upi_rxl_flits.all_data uncore interconnect Valid Flits Received : All Data event=3,umask=0xf 01 Valid Flits Received : All Data : Shows legal flit time (hides impact of L0p and L0c) unc_upi_rxl_flits.all_null uncore interconnect Null FLITs received from any slot event=3,umask=0x27 01 unc_upi_rxl_flits.data uncore interconnect Valid Flits Received : Data event=3,umask=8 01 Valid Flits Received : Data : Shows legal flit time (hides impact of L0p and L0c). : Count Data Flits (which consume all slots), but how much to count is based on Slot0-2 mask, so count can be 0-3 depending on which slots are enabled for counting. unc_upi_rxl_flits.idle uncore interconnect Valid Flits Received : Idle event=3,umask=0x47 01 Valid Flits Received : Idle : Shows legal flit time (hides impact of L0p and L0c) unc_upi_rxl_flits.llcrd uncore interconnect Valid Flits Received : LLCRD Not Empty event=3,umask=0x10 01 Valid Flits Received : LLCRD Not Empty : Shows legal flit time (hides impact of L0p and L0c). : Enables counting of LLCRD (with non-zero payload). This only applies to slot 2 since LLCRD is only allowed in slot 2 unc_upi_rxl_flits.llctrl uncore interconnect Valid Flits Received : LLCTRL event=3,umask=0x40 01 Valid Flits Received : LLCTRL : Shows legal flit time (hides impact of L0p and L0c). : Equivalent to an idle packet. Enables counting of slot 0 LLCTRL messages unc_upi_rxl_flits.non_data uncore interconnect Valid Flits Received : All Non Data event=3,umask=0x97 01 Valid Flits Received : All Non Data : Shows legal flit time (hides impact of L0p and L0c) unc_upi_rxl_flits.null uncore interconnect Valid Flits Received : Slot NULL or LLCRD Empty event=3,umask=0x20 01 Valid Flits Received : Slot NULL or LLCRD Empty : Shows legal flit time (hides impact of L0p and L0c). : LLCRD with all zeros is treated as NULL. Slot 1 is not treated as NULL if slot 0 is a dual slot. This can apply to slot 0,1, or 2 unc_upi_rxl_flits.prothdr uncore interconnect Valid Flits Received : Protocol Header event=3,umask=0x80 01 Valid Flits Received : Protocol Header : Shows legal flit time (hides impact of L0p and L0c). : Enables count of protocol headers in slot 0,1,2 (depending on slot uMask bits) unc_upi_rxl_flits.slot0 uncore interconnect Valid Flits Received : Slot 0 event=3,umask=1 01 Valid Flits Received : Slot 0 : Shows legal flit time (hides impact of L0p and L0c). : Count Slot 0 - Other mask bits determine types of headers to count unc_upi_rxl_flits.slot1 uncore interconnect Valid Flits Received : Slot 1 event=3,umask=2 01 Valid Flits Received : Slot 1 : Shows legal flit time (hides impact of L0p and L0c). : Count Slot 1 - Other mask bits determine types of headers to count unc_upi_rxl_flits.slot2 uncore interconnect Valid Flits Received : Slot 2 event=3,umask=4 01 Valid Flits Received : Slot 2 : Shows legal flit time (hides impact of L0p and L0c). : Count Slot 2 - Other mask bits determine types of headers to count unc_upi_rxl_inserts.slot0 uncore interconnect RxQ Flit Buffer Allocations : Slot 0 event=0x30,umask=1 01 RxQ Flit Buffer Allocations : Slot 0 : Number of allocations into the UPI Rx Flit Buffer. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime unc_upi_rxl_inserts.slot1 uncore interconnect RxQ Flit Buffer Allocations : Slot 1 event=0x30,umask=2 01 RxQ Flit Buffer Allocations : Slot 1 : Number of allocations into the UPI Rx Flit Buffer. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime unc_upi_rxl_inserts.slot2 uncore interconnect RxQ Flit Buffer Allocations : Slot 2 event=0x30,umask=4 01 RxQ Flit Buffer Allocations : Slot 2 : Number of allocations into the UPI Rx Flit Buffer. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime unc_upi_rxl_occupancy.slot0 uncore interconnect RxQ Occupancy - All Packets : Slot 0 event=0x32,umask=1 01 RxQ Occupancy - All Packets : Slot 0 : Accumulates the number of elements in the UPI RxQ in each cycle. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime unc_upi_rxl_occupancy.slot1 uncore interconnect RxQ Occupancy - All Packets : Slot 1 event=0x32,umask=2 01 RxQ Occupancy - All Packets : Slot 1 : Accumulates the number of elements in the UPI RxQ in each cycle. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime unc_upi_rxl_occupancy.slot2 uncore interconnect RxQ Occupancy - All Packets : Slot 2 event=0x32,umask=4 01 RxQ Occupancy - All Packets : Slot 2 : Accumulates the number of elements in the UPI RxQ in each cycle. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime unc_upi_txl0p_power_cycles uncore interconnect Cycles in L0p event=0x27 01 Cycles in L0p : Number of UPI qfclk cycles spent in L0p power mode. L0p is a mode where we disable 1/2 of the UPI lanes, decreasing our bandwidth in order to save power. It increases snoop and data transfer latencies and decreases overall bandwidth. This mode can be very useful in NUMA optimized workloads that largely only utilize UPI for snoops and their responses. Use edge detect to count the number of instances when the UPI link entered L0p. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another unc_upi_txl0_power_cycles uncore interconnect Cycles in L0 event=0x26 01 Cycles in L0 : Number of UPI qfclk cycles spent in L0 power mode in the Link Layer. L0 is the default mode which provides the highest performance with the most power. Use edge detect to count the number of instances that the link entered L0. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another. The phy layer sometimes leaves L0 for training, which will not be captured by this event unc_upi_txl_any_flits.data uncore interconnect UNC_UPI_TxL_ANY_FLITS.DATA event=0x4a,umask=8 01 unc_upi_txl_any_flits.llcrd uncore interconnect UNC_UPI_TxL_ANY_FLITS.LLCRD event=0x4a,umask=0x10 01 unc_upi_txl_any_flits.llctrl uncore interconnect UNC_UPI_TxL_ANY_FLITS.LLCTRL event=0x4a,umask=0x40 01 unc_upi_txl_any_flits.null uncore interconnect UNC_UPI_TxL_ANY_FLITS.NULL event=0x4a,umask=0x20 01 unc_upi_txl_any_flits.prothdr uncore interconnect UNC_UPI_TxL_ANY_FLITS.PROTHDR event=0x4a,umask=0x80 01 unc_upi_txl_any_flits.slot0 uncore interconnect UNC_UPI_TxL_ANY_FLITS.SLOT0 event=0x4a,umask=1 01 unc_upi_txl_any_flits.slot1 uncore interconnect UNC_UPI_TxL_ANY_FLITS.SLOT1 event=0x4a,umask=2 01 unc_upi_txl_any_flits.slot2 uncore interconnect UNC_UPI_TxL_ANY_FLITS.SLOT2 event=0x4a,umask=4 01 unc_upi_txl_basic_hdr_match.ncb uncore interconnect Matches on Transmit path of a UPI Port : Non-Coherent Bypass event=4,umask=0xe 01 Matches on Transmit path of a UPI Port : Non-Coherent Bypass : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.ncb_opc uncore interconnect Matches on Transmit path of a UPI Port : Non-Coherent Bypass, Match Opcode event=4,umask=0x10e 01 Matches on Transmit path of a UPI Port : Non-Coherent Bypass, Match Opcode : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.ncs uncore interconnect Matches on Transmit path of a UPI Port : Non-Coherent Standard event=4,umask=0xf 01 Matches on Transmit path of a UPI Port : Non-Coherent Standard : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.ncs_opc uncore interconnect Matches on Transmit path of a UPI Port : Non-Coherent Standard, Match Opcode event=4,umask=0x10f 01 Matches on Transmit path of a UPI Port : Non-Coherent Standard, Match Opcode : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_bypassed uncore interconnect Tx Flit Buffer Bypassed event=0x41 01 Tx Flit Buffer Bypassed : Counts the number of times that an incoming flit was able to bypass the Tx flit buffer and pass directly out the UPI Link. Generally, when data is transmitted across UPI, it will bypass the TxQ and pass directly to the link. However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link unc_upi_txl_flits.all_data uncore interconnect Valid Flits Sent : All Data event=2,umask=0xf 01 Valid Flits Sent : All Data : Counts number of data flits across this UPI link unc_upi_txl_flits.all_llcrd uncore interconnect Valid Flits Sent : All LLCRD Not Empty event=2,umask=0x17 01 Valid Flits Sent : All Data : Shows legal flit time (hides impact of L0p and L0c) unc_upi_txl_flits.all_llctrl uncore interconnect Valid Flits Sent : All LLCTRL event=2,umask=0x47 01 Valid Flits Sent : All LLCTRL : Shows legal flit time (hides impact of L0p and L0c) unc_upi_txl_flits.all_null uncore interconnect All Null Flits event=2,umask=0x27 01 unc_upi_txl_flits.all_prothdr uncore interconnect Valid Flits Sent : All Protocol Header event=2,umask=0x87 01 Valid Flits Sent : All ProtDDR : Shows legal flit time (hides impact of L0p and L0c) unc_upi_txl_flits.data uncore interconnect Valid Flits Sent : Data event=2,umask=8 01 Valid Flits Sent : Data : Shows legal flit time (hides impact of L0p and L0c). : Count Data Flits (which consume all slots), but how much to count is based on Slot0-2 mask, so count can be 0-3 depending on which slots are enabled for counting. unc_upi_txl_flits.idle uncore interconnect Valid Flits Sent : Idle event=2,umask=0x47 01 Valid Flits Sent : Idle : Shows legal flit time (hides impact of L0p and L0c) unc_upi_txl_flits.llcrd uncore interconnect Valid Flits Sent : LLCRD Not Empty event=2,umask=0x10 01 Valid Flits Sent : LLCRD Not Empty : Shows legal flit time (hides impact of L0p and L0c). : Enables counting of LLCRD (with non-zero payload). This only applies to slot 2 since LLCRD is only allowed in slot 2 unc_upi_txl_flits.llctrl uncore interconnect Valid Flits Sent : LLCTRL event=2,umask=0x40 01 Valid Flits Sent : LLCTRL : Shows legal flit time (hides impact of L0p and L0c). : Equivalent to an idle packet. Enables counting of slot 0 LLCTRL messages unc_upi_txl_flits.non_data uncore interconnect Valid Flits Sent : All Non Data event=2,umask=0x97 01 Valid Flits Sent : All Non Data : Shows legal flit time (hides impact of L0p and L0c) unc_upi_txl_flits.null uncore interconnect Valid Flits Sent : Slot NULL or LLCRD Empty event=2,umask=0x20 01 Valid Flits Sent : Slot NULL or LLCRD Empty : Shows legal flit time (hides impact of L0p and L0c). : LLCRD with all zeros is treated as NULL. Slot 1 is not treated as NULL if slot 0 is a dual slot. This can apply to slot 0,1, or 2 unc_upi_txl_flits.prothdr uncore interconnect Valid Flits Sent : Protocol Header event=2,umask=0x80 01 Valid Flits Sent : Protocol Header : Shows legal flit time (hides impact of L0p and L0c). : Enables count of protocol headers in slot 0,1,2 (depending on slot uMask bits) unc_upi_txl_flits.slot0 uncore interconnect Valid Flits Sent : Slot 0 event=2,umask=1 01 Valid Flits Sent : Slot 0 : Shows legal flit time (hides impact of L0p and L0c). : Count Slot 0 - Other mask bits determine types of headers to count unc_upi_txl_flits.slot1 uncore interconnect Valid Flits Sent : Slot 1 event=2,umask=2 01 Valid Flits Sent : Slot 1 : Shows legal flit time (hides impact of L0p and L0c). : Count Slot 1 - Other mask bits determine types of headers to count unc_upi_txl_flits.slot2 uncore interconnect Valid Flits Sent : Slot 2 event=2,umask=4 01 Valid Flits Sent : Slot 2 : Shows legal flit time (hides impact of L0p and L0c). : Count Slot 2 - Other mask bits determine types of headers to count unc_upi_txl_inserts uncore interconnect Tx Flit Buffer Allocations event=0x40 01 Tx Flit Buffer Allocations : Number of allocations into the UPI Tx Flit Buffer. Generally, when data is transmitted across UPI, it will bypass the TxQ and pass directly to the link. However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime unc_upi_txl_occupancy uncore interconnect Tx Flit Buffer Occupancy event=0x42 01 Tx Flit Buffer Occupancy : Accumulates the number of flits in the TxQ. Generally, when data is transmitted across UPI, it will bypass the TxQ and pass directly to the link. However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link. This can be used with the cycles not empty event to track average occupancy, or the allocations event to track average lifetime in the TxQ unc_upi_vna_credit_return_occupancy uncore interconnect VNA Credits Pending Return - Occupancy event=0x44 01 VNA Credits Pending Return - Occupancy : Number of VNA credits in the Rx side that are waitng to be returned back across the link unc_u_event_msg.doorbell_rcvd uncore interconnect Message Received : Doorbell event=0x42,umask=8 01 unc_u_event_msg.int_prio uncore interconnect Message Received : Interrupt event=0x42,umask=0x10 01 Message Received : Interrupt : Interrupts unc_u_event_msg.ipi_rcvd uncore interconnect Message Received : IPI event=0x42,umask=4 01 Message Received : IPI : Inter Processor Interrupts unc_u_event_msg.msi_rcvd uncore interconnect Message Received : MSI event=0x42,umask=2 01 Message Received : MSI : Message Signaled Interrupts - interrupts sent by devices (including PCIe via IOxAPIC) (Socket Mode only) unc_u_event_msg.vlw_rcvd uncore interconnect Message Received : VLW event=0x42,umask=1 01 Message Received : VLW : Virtual Logical Wire (legacy) message were received from Uncore unc_u_m2u_misc1.rxc_cycles_ne_cbo_ncb uncore interconnect UNC_U_M2U_MISC1.RxC_CYCLES_NE_CBO_NCB event=0x4d,umask=1 01 unc_u_m2u_misc1.rxc_cycles_ne_cbo_ncs uncore interconnect UNC_U_M2U_MISC1.RxC_CYCLES_NE_CBO_NCS event=0x4d,umask=2 01 unc_u_m2u_misc1.rxc_cycles_ne_upi_ncb uncore interconnect UNC_U_M2U_MISC1.RxC_CYCLES_NE_UPI_NCB event=0x4d,umask=4 01 unc_u_m2u_misc1.rxc_cycles_ne_upi_ncs uncore interconnect UNC_U_M2U_MISC1.RxC_CYCLES_NE_UPI_NCS event=0x4d,umask=8 01 unc_u_m2u_misc1.txc_cycles_crd_ovf_cbo_ncb uncore interconnect UNC_U_M2U_MISC1.TxC_CYCLES_CRD_OVF_CBO_NCB event=0x4d,umask=0x10 01 unc_u_m2u_misc1.txc_cycles_crd_ovf_cbo_ncs uncore interconnect UNC_U_M2U_MISC1.TxC_CYCLES_CRD_OVF_CBO_NCS event=0x4d,umask=0x20 01 unc_u_m2u_misc1.txc_cycles_crd_ovf_upi_ncb uncore interconnect UNC_U_M2U_MISC1.TxC_CYCLES_CRD_OVF_UPI_NCB event=0x4d,umask=0x40 01 unc_u_m2u_misc1.txc_cycles_crd_ovf_upi_ncs uncore interconnect UNC_U_M2U_MISC1.TxC_CYCLES_CRD_OVF_UPI_NCS event=0x4d,umask=0x80 01 unc_u_m2u_misc2.rxc_cycles_empty_bl uncore interconnect UNC_U_M2U_MISC2.RxC_CYCLES_EMPTY_BL event=0x4e,umask=2 01 unc_u_m2u_misc2.rxc_cycles_full_bl uncore interconnect UNC_U_M2U_MISC2.RxC_CYCLES_FULL_BL event=0x4e,umask=1 01 unc_u_m2u_misc2.txc_cycles_crd_ovf_vn0_ncb uncore interconnect UNC_U_M2U_MISC2.TxC_CYCLES_CRD_OVF_VN0_NCB event=0x4e,umask=4 01 unc_u_m2u_misc2.txc_cycles_crd_ovf_vn0_ncs uncore interconnect UNC_U_M2U_MISC2.TxC_CYCLES_CRD_OVF_VN0_NCS event=0x4e,umask=8 01 unc_u_m2u_misc2.txc_cycles_empty_ak uncore interconnect UNC_U_M2U_MISC2.TxC_CYCLES_EMPTY_AK event=0x4e,umask=0x20 01 unc_u_m2u_misc2.txc_cycles_empty_akc uncore interconnect UNC_U_M2U_MISC2.TxC_CYCLES_EMPTY_AKC event=0x4e,umask=0x40 01 unc_u_m2u_misc2.txc_cycles_empty_bl uncore interconnect UNC_U_M2U_MISC2.TxC_CYCLES_EMPTY_BL event=0x4e,umask=0x10 01 unc_u_m2u_misc2.txc_cycles_full_bl uncore interconnect UNC_U_M2U_MISC2.TxC_CYCLES_FULL_BL event=0x4e,umask=0x80 01 unc_u_m2u_misc3.txc_cycles_full_ak uncore interconnect UNC_U_M2U_MISC3.TxC_CYCLES_FULL_AK event=0x4f,umask=1 01 unc_u_m2u_misc3.txc_cycles_full_akc uncore interconnect UNC_U_M2U_MISC3.TxC_CYCLES_FULL_AKC event=0x4f,umask=2 01 unc_u_phold_cycles.assert_to_ack uncore interconnect Cycles PHOLD Assert to Ack : Assert to ACK event=0x45,umask=1 01 Cycles PHOLD Assert to Ack : Assert to ACK : PHOLD cycles unc_u_racu_requests uncore interconnect RACU Request event=0x46 01 RACU Request : Number outstanding register requests within message channel tracker uncore_iio_free_running unc_iio_bandwidth_in.part0_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x20 01 unc_iio_bandwidth_in.part1_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x21 01 unc_iio_bandwidth_in.part2_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x22 01 unc_iio_bandwidth_in.part3_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x23 01 unc_iio_bandwidth_in.part4_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x24 01 unc_iio_bandwidth_in.part5_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x25 01 unc_iio_bandwidth_in.part6_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x26 01 unc_iio_bandwidth_in.part7_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x27 01 unc_iio_clockticks uncore io IIO Clockticks event=1 01 Number of IIO clock cycles while the event is enabled unc_iio_clockticks_freerun uncore io Free running counter that increments for IIO clocktick event=0xff,umask=0x10 01 unc_iio_comp_buf_inserts.cmpd.all_parts uncore io PCIe Completion Buffer Inserts of completions with data: Part 0-7 event=0xc2,ch_mask=0xff,fc_mask=7,umask=4 01 PCIe Completion Buffer Inserts of completions with data : Part 0-7 unc_iio_comp_buf_inserts.cmpd.part0 uncore io PCIe Completion Buffer Inserts of completions with data: Part 0 event=0xc2,ch_mask=1,fc_mask=7,umask=4 01 PCIe Completion Buffer Inserts of completions with data : Part 0 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_comp_buf_inserts.cmpd.part1 uncore io PCIe Completion Buffer Inserts of completions with data: Part 1 event=0xc2,ch_mask=2,fc_mask=7,umask=4 01 PCIe Completion Buffer Inserts of completions with data : Part 1 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 1 unc_iio_comp_buf_inserts.cmpd.part2 uncore io PCIe Completion Buffer Inserts of completions with data: Part 2 event=0xc2,ch_mask=4,fc_mask=7,umask=4 01 PCIe Completion Buffer Inserts of completions with data : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 2 unc_iio_comp_buf_inserts.cmpd.part3 uncore io PCIe Completion Buffer Inserts of completions with data: Part 3 event=0xc2,ch_mask=8,fc_mask=7,umask=4 01 PCIe Completion Buffer Inserts of completions with data : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 3 unc_iio_comp_buf_inserts.cmpd.part4 uncore io PCIe Completion Buffer Inserts of completions with data: Part 4 event=0xc2,ch_mask=0x10,fc_mask=7,umask=4 01 PCIe Completion Buffer Inserts of completions with data : Part 0 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 4 unc_iio_comp_buf_inserts.cmpd.part5 uncore io PCIe Completion Buffer Inserts of completions with data: Part 5 event=0xc2,ch_mask=0x20,fc_mask=7,umask=4 01 PCIe Completion Buffer Inserts of completions with data : Part 1 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 5 unc_iio_comp_buf_inserts.cmpd.part6 uncore io PCIe Completion Buffer Inserts of completions with data: Part 6 event=0xc2,ch_mask=0x40,fc_mask=7,umask=4 01 PCIe Completion Buffer Inserts of completions with data : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 6 unc_iio_comp_buf_inserts.cmpd.part7 uncore io PCIe Completion Buffer Inserts of completions with data: Part 7 event=0xc2,ch_mask=0x80,fc_mask=7,umask=4 01 PCIe Completion Buffer Inserts of completions with data : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 7 unc_iio_comp_buf_occupancy.cmpd.all_parts uncore io UNC_IIO_COMP_BUF_OCCUPANCY.CMPD.ALL_PARTS event=0xd5,fc_mask=7,umask=0xff 01 unc_iio_comp_buf_occupancy.cmpd.part0 uncore io PCIe Completion Buffer Occupancy : Part 0 event=0xd5,fc_mask=7,umask=1 01 x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_comp_buf_occupancy.cmpd.part1 uncore io PCIe Completion Buffer Occupancy : Part 1 event=0xd5,fc_mask=7,umask=2 01 x4 card is plugged in to slot 1 unc_iio_comp_buf_occupancy.cmpd.part2 uncore io PCIe Completion Buffer Occupancy : Part 2 event=0xd5,fc_mask=7,umask=4 01 x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_comp_buf_occupancy.cmpd.part3 uncore io PCIe Completion Buffer Occupancy : Part 3 event=0xd5,fc_mask=7,umask=8 01 x4 card is plugged in to slot 3 unc_iio_comp_buf_occupancy.cmpd.part4 uncore io PCIe Completion Buffer Occupancy : Part 4 event=0xd5,fc_mask=7,umask=0x10 01 x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_comp_buf_occupancy.cmpd.part5 uncore io PCIe Completion Buffer Occupancy : Part 5 event=0xd5,fc_mask=7,umask=0x20 01 x4 card is plugged in to slot 1 unc_iio_comp_buf_occupancy.cmpd.part6 uncore io PCIe Completion Buffer Occupancy : Part 6 event=0xd5,fc_mask=7,umask=0x40 01 x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_comp_buf_occupancy.cmpd.part7 uncore io PCIe Completion Buffer Occupancy : Part 7 event=0xd5,fc_mask=7,umask=0x80 01 x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.mem_read.all_parts uncore io Read request for 4 bytes made by the CPU to IIO Part0-7 event=0xc0,ch_mask=0xff,fc_mask=7,umask=4 01 unc_iio_data_req_by_cpu.mem_read.part0 uncore io Read request for 4 bytes made by the CPU to IIO Part0 event=0xc0,ch_mask=1,fc_mask=7,umask=4 01 Data requested by the CPU : Core reading from Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.mem_read.part1 uncore io Read request for 4 bytes made by the CPU to IIO Part1 event=0xc0,ch_mask=2,fc_mask=7,umask=4 01 Data requested by the CPU : Core reading from Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.mem_read.part2 uncore io Read request for 4 bytes made by the CPU to IIO Part2 event=0xc0,ch_mask=4,fc_mask=7,umask=4 01 Data requested by the CPU : Core reading from Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.mem_read.part3 uncore io Read request for 4 bytes made by the CPU to IIO Part3 event=0xc0,ch_mask=8,fc_mask=7,umask=4 01 Data requested by the CPU : Core reading from Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.mem_read.part4 uncore io Data requested by the CPU : Core reading from Cards MMIO space event=0xc0,ch_mask=0x10,fc_mask=7,umask=4 01 Data requested by the CPU : Core reading from Cards MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.mem_read.part5 uncore io Data requested by the CPU : Core reading from Cards MMIO space event=0xc0,ch_mask=0x20,fc_mask=7,umask=4 01 Data requested by the CPU : Core reading from Cards MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.mem_read.part6 uncore io Data requested by the CPU : Core reading from Cards MMIO space event=0xc0,ch_mask=0x40,fc_mask=7,umask=4 01 Data requested by the CPU : Core reading from Cards MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.mem_read.part7 uncore io Data requested by the CPU : Core reading from Cards MMIO space event=0xc0,ch_mask=0x80,fc_mask=7,umask=4 01 Data requested by the CPU : Core reading from Cards MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.mem_write.all_parts uncore io Write request of 4 bytes made to IIO Part0-7 by the CPU event=0xc0,ch_mask=0xff,fc_mask=7,umask=1 01 unc_iio_data_req_by_cpu.mem_write.iommu0 uncore io Data requested by the CPU : Core writing to Cards MMIO space event=0xc0,ch_mask=0x100,fc_mask=7,umask=1 01 Data requested by the CPU : Core writing to Cards MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_by_cpu.mem_write.iommu1 uncore io Data requested by the CPU : Core writing to Cards MMIO space event=0xc0,ch_mask=0x200,fc_mask=7,umask=1 01 Data requested by the CPU : Core writing to Cards MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_by_cpu.mem_write.part0 uncore io Write request of 4 bytes made to IIO Part0 by the CPU event=0xc0,ch_mask=1,fc_mask=7,umask=1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.mem_write.part1 uncore io Write request of 4 bytes made to IIO Part1 by the CPU event=0xc0,ch_mask=2,fc_mask=7,umask=1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.mem_write.part2 uncore io Write request of 4 bytes made to IIO Part2 by the CPU event=0xc0,ch_mask=4,fc_mask=7,umask=1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.mem_write.part3 uncore io Write request of 4 bytes made to IIO Part3 by the CPU event=0xc0,ch_mask=8,fc_mask=7,umask=1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.mem_write.part4 uncore io Data requested by the CPU : Core writing to Cards MMIO space event=0xc0,ch_mask=0x10,fc_mask=7,umask=1 01 Data requested by the CPU : Core writing to Cards MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.mem_write.part5 uncore io Data requested by the CPU : Core writing to Cards MMIO space event=0xc0,ch_mask=0x20,fc_mask=7,umask=1 01 Data requested by the CPU : Core writing to Cards MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.mem_write.part6 uncore io Data requested by the CPU : Core writing to Cards MMIO space event=0xc0,ch_mask=0x40,fc_mask=7,umask=1 01 Data requested by the CPU : Core writing to Cards MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.mem_write.part7 uncore io Data requested by the CPU : Core writing to Cards MMIO space event=0xc0,ch_mask=0x80,fc_mask=7,umask=1 01 Data requested by the CPU : Core writing to Cards MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.peer_read.part0 uncore io Peer to peer read request for 4 bytes made by a different IIO unit to IIO Part0 event=0xc0,ch_mask=1,fc_mask=7,umask=8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.peer_read.part1 uncore io Peer to peer read request for 4 bytes made by a different IIO unit to IIO Part0 event=0xc0,ch_mask=2,fc_mask=7,umask=8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.peer_read.part2 uncore io Peer to peer read request for 4 bytes made by a different IIO unit to IIO Part0 event=0xc0,ch_mask=4,fc_mask=7,umask=8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.peer_read.part3 uncore io Peer to peer read request for 4 bytes made by a different IIO unit to IIO Part0 event=0xc0,ch_mask=8,fc_mask=7,umask=8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.peer_read.part4 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x10,fc_mask=7,umask=8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.peer_read.part5 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x20,fc_mask=7,umask=8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.peer_read.part6 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x40,fc_mask=7,umask=8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.peer_read.part7 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x80,fc_mask=7,umask=8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.peer_write.part0 uncore io Peer to peer write request of 4 bytes made to IIO Part0 by a different IIO unit event=0xc0,ch_mask=1,fc_mask=7,umask=2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.peer_write.part1 uncore io Peer to peer write request of 4 bytes made to IIO Part0 by a different IIO unit event=0xc0,ch_mask=2,fc_mask=7,umask=2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.peer_write.part2 uncore io Peer to peer write request of 4 bytes made to IIO Part0 by a different IIO unit event=0xc0,ch_mask=4,fc_mask=7,umask=2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.peer_write.part3 uncore io Peer to peer write request of 4 bytes made to IIO Part0 by a different IIO unit event=0xc0,ch_mask=8,fc_mask=7,umask=2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.peer_write.part4 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x10,fc_mask=7,umask=2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.peer_write.part5 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x20,fc_mask=7,umask=2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.peer_write.part6 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x40,fc_mask=7,umask=2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.peer_write.part7 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x80,fc_mask=7,umask=2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.cmpd.all_parts uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0xff,fc_mask=7,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.cmpd.part0 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=1,fc_mask=7,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.cmpd.part1 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=2,fc_mask=7,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.cmpd.part2 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=4,fc_mask=7,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_of_cpu.cmpd.part3 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=8,fc_mask=7,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.cmpd.part4 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0x10,fc_mask=7,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_of_cpu.cmpd.part5 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0x20,fc_mask=7,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_of_cpu.cmpd.part6 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0x40,fc_mask=7,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_of_cpu.cmpd.part7 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0x80,fc_mask=7,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_of_cpu.mem_read.all_parts uncore io Read request for 4 bytes made by IIO Part0-7 to Memory event=0x83,ch_mask=0xff,fc_mask=7,umask=4 01 unc_iio_data_req_of_cpu.mem_read.part0 uncore io Read request for 4 bytes made by IIO Part0 to Memory event=0x83,ch_mask=1,fc_mask=7,umask=4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.mem_read.part1 uncore io Read request for 4 bytes made by IIO Part1 to Memory event=0x83,ch_mask=2,fc_mask=7,umask=4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.mem_read.part2 uncore io Read request for 4 bytes made by IIO Part2 to Memory event=0x83,ch_mask=4,fc_mask=7,umask=4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.mem_read.part3 uncore io Read request for 4 bytes made by IIO Part3 to Memory event=0x83,ch_mask=8,fc_mask=7,umask=4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.mem_read.part4 uncore io Data requested of the CPU : Card reading from DRAM event=0x83,ch_mask=0x10,fc_mask=7,umask=4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.mem_read.part5 uncore io Data requested of the CPU : Card reading from DRAM event=0x83,ch_mask=0x20,fc_mask=7,umask=4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.mem_read.part6 uncore io Data requested of the CPU : Card reading from DRAM event=0x83,ch_mask=0x40,fc_mask=7,umask=4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.mem_read.part7 uncore io Data requested of the CPU : Card reading from DRAM event=0x83,ch_mask=0x80,fc_mask=7,umask=4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.mem_write.all_parts uncore io Write request of 4 bytes made by IIO Part0-7 to Memory event=0x83,ch_mask=0xff,fc_mask=7,umask=1 01 unc_iio_data_req_of_cpu.mem_write.part0 uncore io Write request of 4 bytes made by IIO Part0 to Memory event=0x83,ch_mask=1,fc_mask=7,umask=1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.mem_write.part1 uncore io Write request of 4 bytes made by IIO Part1 to Memory event=0x83,ch_mask=2,fc_mask=7,umask=1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.mem_write.part2 uncore io Write request of 4 bytes made by IIO Part2 to Memory event=0x83,ch_mask=4,fc_mask=7,umask=1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.mem_write.part3 uncore io Write request of 4 bytes made by IIO Part3 to Memory event=0x83,ch_mask=8,fc_mask=7,umask=1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.mem_write.part4 uncore io Data requested of the CPU : Card writing to DRAM event=0x83,ch_mask=0x10,fc_mask=7,umask=1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.mem_write.part5 uncore io Data requested of the CPU : Card writing to DRAM event=0x83,ch_mask=0x20,fc_mask=7,umask=1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.mem_write.part6 uncore io Data requested of the CPU : Card writing to DRAM event=0x83,ch_mask=0x40,fc_mask=7,umask=1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.mem_write.part7 uncore io Data requested of the CPU : Card writing to DRAM event=0x83,ch_mask=0x80,fc_mask=7,umask=1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.peer_write.part0 uncore io Peer to peer write request of 4 bytes made by IIO Part0 to an IIO target event=0x83,ch_mask=1,fc_mask=7,umask=2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.peer_write.part1 uncore io Peer to peer write request of 4 bytes made by IIO Part0 to an IIO target event=0x83,ch_mask=2,fc_mask=7,umask=2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.peer_write.part2 uncore io Peer to peer write request of 4 bytes made by IIO Part0 to an IIO target event=0x83,ch_mask=4,fc_mask=7,umask=2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.peer_write.part3 uncore io Peer to peer write request of 4 bytes made by IIO Part0 to an IIO target event=0x83,ch_mask=8,fc_mask=7,umask=2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.peer_write.part4 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x10,fc_mask=7,umask=2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.peer_write.part5 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x20,fc_mask=7,umask=2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.peer_write.part6 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x40,fc_mask=7,umask=2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.peer_write.part7 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x80,fc_mask=7,umask=2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_inbound_arb_req.data uncore io Incoming arbitration requests : Passing data to be written event=0x86,ch_mask=0xff,fc_mask=7,umask=0x20 01 Incoming arbitration requests : Passing data to be written : How often different queues (e.g. channel / fc) ask to send request into pipeline : Only for posted requests unc_iio_inbound_arb_req.final_rd_wr uncore io Incoming arbitration requests : Issuing final read or write of line event=0x86,ch_mask=0xff,fc_mask=7,umask=8 01 Incoming arbitration requests : Issuing final read or write of line : How often different queues (e.g. channel / fc) ask to send request into pipeline unc_iio_inbound_arb_req.iommu_hit uncore io Incoming arbitration requests : Processing response from IOMMU event=0x86,ch_mask=0xff,fc_mask=7,umask=2 01 Incoming arbitration requests : Processing response from IOMMU : How often different queues (e.g. channel / fc) ask to send request into pipeline unc_iio_inbound_arb_req.iommu_req uncore io Incoming arbitration requests : Issuing to IOMMU event=0x86,ch_mask=0xff,fc_mask=7,umask=1 01 Incoming arbitration requests : Issuing to IOMMU : How often different queues (e.g. channel / fc) ask to send request into pipeline unc_iio_inbound_arb_req.req_own uncore io Incoming arbitration requests : Request Ownership event=0x86,ch_mask=0xff,fc_mask=7,umask=4 01 Incoming arbitration requests : Request Ownership : How often different queues (e.g. channel / fc) ask to send request into pipeline : Only for posted requests unc_iio_inbound_arb_req.wr uncore io Incoming arbitration requests : Writing line event=0x86,ch_mask=0xff,fc_mask=7,umask=0x10 01 Incoming arbitration requests : Writing line : How often different queues (e.g. channel / fc) ask to send request into pipeline : Only for posted requests unc_iio_inbound_arb_won.data uncore io Incoming arbitration requests granted : Passing data to be written event=0x87,ch_mask=0xff,fc_mask=7,umask=0x20 01 Incoming arbitration requests granted : Passing data to be written : How often different queues (e.g. channel / fc) are allowed to send request into pipeline : Only for posted requests unc_iio_inbound_arb_won.final_rd_wr uncore io Incoming arbitration requests granted : Issuing final read or write of line event=0x87,ch_mask=0xff,fc_mask=7,umask=8 01 Incoming arbitration requests granted : Issuing final read or write of line : How often different queues (e.g. channel / fc) are allowed to send request into pipeline unc_iio_inbound_arb_won.iommu_hit uncore io Incoming arbitration requests granted : Processing response from IOMMU event=0x87,ch_mask=0xff,fc_mask=7,umask=2 01 Incoming arbitration requests granted : Processing response from IOMMU : How often different queues (e.g. channel / fc) are allowed to send request into pipeline unc_iio_inbound_arb_won.iommu_req uncore io Incoming arbitration requests granted : Issuing to IOMMU event=0x87,ch_mask=0xff,fc_mask=7,umask=1 01 Incoming arbitration requests granted : Issuing to IOMMU : How often different queues (e.g. channel / fc) are allowed to send request into pipeline unc_iio_inbound_arb_won.req_own uncore io Incoming arbitration requests granted : Request Ownership event=0x87,ch_mask=0xff,fc_mask=7,umask=4 01 Incoming arbitration requests granted : Request Ownership : How often different queues (e.g. channel / fc) are allowed to send request into pipeline : Only for posted requests unc_iio_inbound_arb_won.wr uncore io Incoming arbitration requests granted : Writing line event=0x87,ch_mask=0xff,fc_mask=7,umask=0x10 01 Incoming arbitration requests granted : Writing line : How often different queues (e.g. channel / fc) are allowed to send request into pipeline : Only for posted requests unc_iio_iommu0.1g_hits uncore io : IOTLB Hits to a 1G Page event=0x40,umask=0x10 01 : IOTLB Hits to a 1G Page : Counts if a transaction to a 1G page, on its first lookup, hits the IOTLB unc_iio_iommu0.2m_hits uncore io : IOTLB Hits to a 2M Page event=0x40,umask=8 01 : IOTLB Hits to a 2M Page : Counts if a transaction to a 2M page, on its first lookup, hits the IOTLB unc_iio_iommu0.4k_hits uncore io : IOTLB Hits to a 4K Page event=0x40,umask=4 01 : IOTLB Hits to a 4K Page : Counts if a transaction to a 4K page, on its first lookup, hits the IOTLB unc_iio_iommu0.ctxt_cache_hits uncore io : Context cache hits event=0x40,umask=0x80 01 : Context cache hits : Counts each time a first look up of the transaction hits the RCC unc_iio_iommu0.ctxt_cache_lookups uncore io : Context cache lookups event=0x40,umask=0x40 01 : Context cache lookups : Counts each time a transaction looks up root context cache unc_iio_iommu0.first_lookups uncore io : IOTLB lookups first event=0x40,umask=1 01 : IOTLB lookups first : Some transactions have to look up IOTLB multiple times. Counts the first time a request looks up IOTLB unc_iio_iommu0.misses uncore io IOTLB Fills (same as IOTLB miss) event=0x40,umask=0x20 01 IOTLB Fills (same as IOTLB miss) : When a transaction misses IOTLB, it does a page walk to look up memory and bring in the relevant page translation. Counts when this page translation is written to IOTLB unc_iio_iommu1.num_mem_accesses uncore io : IOMMU memory access event=0x41,umask=0xc0 01 : IOMMU memory access : IOMMU sends out memory fetches when it misses the cache look up which is indicated by this signal. M2IOSF only uses low priority channel unc_iio_iommu1.pwc_1g_hits uncore io : PWC Hit to a 2M page event=0x41,umask=4 01 : PWC Hit to a 2M page : Counts each time a transaction's first look up hits the SLPWC at the 2M level unc_iio_iommu1.pwc_256t_hits uncore io : PWT Hit to a 256T page event=0x41,umask=0x10 01 : PWT Hit to a 256T page : Counts each time a transaction's first look up hits the SLPWC at the 512G level unc_iio_iommu1.pwc_2m_hits uncore io : PWC Hit to a 4K page event=0x41,umask=2 01 : PWC Hit to a 4K page : Counts each time a transaction's first look up hits the SLPWC at the 4K level unc_iio_iommu1.pwc_512g_hits uncore io : PWC Hit to a 1G page event=0x41,umask=8 01 : PWC Hit to a 1G page : Counts each time a transaction's first look up hits the SLPWC at the 1G level unc_iio_iommu1.pwc_cache_fills uncore io : PageWalk cache fill event=0x41,umask=0x20 01 : PageWalk cache fill : When a transaction misses SLPWC, it does a page walk to look up memory and bring in the relevant page translation. When this page translation is written to SLPWC, ObsPwcFillValid_nnnH is asserted unc_iio_iommu1.pwt_cache_lookups uncore io : PageWalk cache lookup event=0x41,umask=1 01 : PageWalk cache lookup : Counts each time a transaction looks up second level page walk cache unc_iio_iommu1.slpwc_1g_hits uncore io : PWC Hit to a 2M page event=0x41,umask=4 01 : PWC Hit to a 2M page : Counts each time a transaction's first look up hits the SLPWC at the 2M level unc_iio_iommu1.slpwc_256t_hits uncore io : PWC Hit to a 2M page event=0x41,umask=0x10 01 : PWC Hit to a 2M page : Counts each time a transaction's first look up hits the SLPWC at the 2M level unc_iio_iommu1.slpwc_512g_hits uncore io : PWC Hit to a 1G page event=0x41,umask=8 01 : PWC Hit to a 1G page : Counts each time a transaction's first look up hits the SLPWC at the 1G level unc_iio_iommu3.pwt_occupancy_msb uncore io : Global IOTLB invalidation cycles event=0x43,umask=1 01 : Global IOTLB invalidation cycles : Indicates that IOMMU is doing global invalidation unc_iio_mask_match_and.bus0 uncore io AND Mask/match for debug bus : Non-PCIE bus event=2,umask=1 01 AND Mask/match for debug bus : Non-PCIE bus : Asserted if all bits specified by mask match unc_iio_mask_match_and.bus0_bus1 uncore io AND Mask/match for debug bus : Non-PCIE bus and PCIE bus event=2,umask=8 01 AND Mask/match for debug bus : Non-PCIE bus and PCIE bus : Asserted if all bits specified by mask match unc_iio_mask_match_and.bus0_not_bus1 uncore io AND Mask/match for debug bus : Non-PCIE bus and !(PCIE bus) event=2,umask=4 01 AND Mask/match for debug bus : Non-PCIE bus and !(PCIE bus) : Asserted if all bits specified by mask match unc_iio_mask_match_and.bus1 uncore io AND Mask/match for debug bus : PCIE bus event=2,umask=2 01 AND Mask/match for debug bus : PCIE bus : Asserted if all bits specified by mask match unc_iio_mask_match_and.not_bus0_bus1 uncore io AND Mask/match for debug bus : !(Non-PCIE bus) and PCIE bus event=2,umask=0x10 01 AND Mask/match for debug bus : !(Non-PCIE bus) and PCIE bus : Asserted if all bits specified by mask match unc_iio_mask_match_and.not_bus0_not_bus1 uncore io AND Mask/match for debug bus : !(Non-PCIE bus) and !(PCIE bus) event=2,umask=0x20 01 AND Mask/match for debug bus : !(Non-PCIE bus) and !(PCIE bus) : Asserted if all bits specified by mask match unc_iio_mask_match_or.bus0 uncore io OR Mask/match for debug bus : Non-PCIE bus event=3,umask=1 01 OR Mask/match for debug bus : Non-PCIE bus : Asserted if any bits specified by mask match unc_iio_mask_match_or.bus0_bus1 uncore io OR Mask/match for debug bus : Non-PCIE bus and PCIE bus event=3,umask=8 01 OR Mask/match for debug bus : Non-PCIE bus and PCIE bus : Asserted if any bits specified by mask match unc_iio_mask_match_or.bus0_not_bus1 uncore io OR Mask/match for debug bus : Non-PCIE bus and !(PCIE bus) event=3,umask=4 01 OR Mask/match for debug bus : Non-PCIE bus and !(PCIE bus) : Asserted if any bits specified by mask match unc_iio_mask_match_or.bus1 uncore io OR Mask/match for debug bus : PCIE bus event=3,umask=2 01 OR Mask/match for debug bus : PCIE bus : Asserted if any bits specified by mask match unc_iio_mask_match_or.not_bus0_bus1 uncore io OR Mask/match for debug bus : !(Non-PCIE bus) and PCIE bus event=3,umask=0x10 01 OR Mask/match for debug bus : !(Non-PCIE bus) and PCIE bus : Asserted if any bits specified by mask match unc_iio_mask_match_or.not_bus0_not_bus1 uncore io OR Mask/match for debug bus : !(Non-PCIE bus) and !(PCIE bus) event=3,umask=0x20 01 OR Mask/match for debug bus : !(Non-PCIE bus) and !(PCIE bus) : Asserted if any bits specified by mask match unc_iio_num_req_of_cpu.commit.all uncore io Number requests PCIe makes of the main die : All event=0x85,ch_mask=0xfff,fc_mask=7,umask=1 01 Number requests PCIe makes of the main die : All : Counts full PCIe requests before they're broken into a series of cache-line size requests as measured by DATA_REQ_OF_CPU and TXN_REQ_OF_CPU unc_iio_num_req_of_cpu_by_tgt.abort uncore io Num requests sent by PCIe - by target : Abort event=0x8e,ch_mask=0xff,fc_mask=7,umask=0x80 01 unc_iio_num_req_of_cpu_by_tgt.confined_p2p uncore io Num requests sent by PCIe - by target : Confined P2P event=0x8e,ch_mask=0xff,fc_mask=7,umask=0x40 01 unc_iio_num_req_of_cpu_by_tgt.loc_p2p uncore io Num requests sent by PCIe - by target : Local P2P event=0x8e,ch_mask=0xff,fc_mask=7,umask=0x20 01 unc_iio_num_req_of_cpu_by_tgt.mcast uncore io Num requests sent by PCIe - by target : Multi-cast event=0x8e,ch_mask=0xff,fc_mask=7,umask=2 01 unc_iio_num_req_of_cpu_by_tgt.mem uncore io Num requests sent by PCIe - by target : Memory event=0x8e,ch_mask=0xff,fc_mask=7,umask=8 01 unc_iio_num_req_of_cpu_by_tgt.msgb uncore io Num requests sent by PCIe - by target : MsgB event=0x8e,ch_mask=0xff,fc_mask=7,umask=1 01 unc_iio_num_req_of_cpu_by_tgt.rem_p2p uncore io Num requests sent by PCIe - by target : Remote P2P event=0x8e,ch_mask=0xff,fc_mask=7,umask=0x10 01 unc_iio_num_req_of_cpu_by_tgt.ubox uncore io Num requests sent by PCIe - by target : Ubox event=0x8e,ch_mask=0xff,fc_mask=7,umask=4 01 unc_iio_num_tgt_matched_req_of_cpu uncore io ITC address map 1 event=0x8f 01 UNC_IIO_NUM_TGT_MATCHED_REQ_OF_CPU unc_iio_outbound_cl_reqs_issued.to_io uncore io Outbound cacheline requests issued : 64B requests issued to device event=0xd0,ch_mask=0xff,fc_mask=7,umask=8 01 Outbound cacheline requests issued : 64B requests issued to device : Each outbound cacheline granular request may need to make multiple passes through the pipeline. Each time a cacheline completes all its passes it advances line unc_iio_outbound_tlp_reqs_issued.to_io uncore io Outbound TLP (transaction layer packet) requests issued : To device event=0xd1,ch_mask=0xff,fc_mask=7,umask=8 01 Outbound TLP (transaction layer packet) requests issued : To device : Each time an outbound completes all its passes it advances the pointer unc_iio_pwt_occupancy uncore io PWT occupancy. Does not include 9th bit of occupancy (will undercount if PWT is greater than 255 per cycle) event=0x42,umask=0xff 01 PWT occupancy : Indicates how many page walks are outstanding at any point in time unc_iio_req_from_pcie_cl_cmpl.data uncore io Request Ownership : PCIe Request complete event=0x91,ch_mask=0xff,fc_mask=7,umask=0x20 01 Request Ownership : PCIe Request complete : Only for posted requests : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a single PCIe request completes all its cacheline granular requests, it advances pointer unc_iio_req_from_pcie_cl_cmpl.final_rd_wr uncore io Request Ownership : Writing line event=0x91,ch_mask=0xff,fc_mask=7,umask=8 01 Request Ownership : Writing line : Only for posted requests : Only for posted requests unc_iio_req_from_pcie_cl_cmpl.req_own uncore io Request Ownership : Issuing final read or write of line event=0x91,ch_mask=0xff,fc_mask=7,umask=4 01 Request Ownership : Issuing final read or write of line : Only for posted requests unc_iio_req_from_pcie_cl_cmpl.wr uncore io Request Ownership : Passing data to be written event=0x91,ch_mask=0xff,fc_mask=7,umask=0x10 01 Request Ownership : Passing data to be written : Only for posted requests : Only for posted requests unc_iio_req_from_pcie_cmpl.final_rd_wr uncore io Processing response from IOMMU : Passing data to be written event=0x92,ch_mask=0xff,fc_mask=7,umask=8 01 Processing response from IOMMU : Passing data to be written : Only for posted requests unc_iio_req_from_pcie_cmpl.iommu_hit uncore io Processing response from IOMMU : Issuing final read or write of line event=0x92,ch_mask=0xff,fc_mask=7,umask=2 01 unc_iio_req_from_pcie_cmpl.iommu_req uncore io Processing response from IOMMU : Request Ownership event=0x92,ch_mask=0xff,fc_mask=7,umask=1 01 Processing response from IOMMU : Request Ownership : Only for posted requests unc_iio_req_from_pcie_cmpl.req_own uncore io Processing response from IOMMU : Writing line event=0x92,ch_mask=0xff,fc_mask=7,umask=4 01 Processing response from IOMMU : Writing line : Only for posted requests unc_iio_req_from_pcie_pass_cmpl.data uncore io PCIe Request - pass complete : Passing data to be written event=0x90,ch_mask=0xff,fc_mask=7,umask=0x20 01 PCIe Request - pass complete : Passing data to be written : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a cacheline completes a single pass (e.g. posts a write to single multi-cast target) it advances state : Only for posted requests unc_iio_req_from_pcie_pass_cmpl.final_rd_wr uncore io PCIe Request - pass complete : Issuing final read or write of line event=0x90,ch_mask=0xff,fc_mask=7,umask=8 01 PCIe Request - pass complete : Issuing final read or write of line : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a cacheline completes a single pass (e.g. posts a write to single multi-cast target) it advances state unc_iio_req_from_pcie_pass_cmpl.req_own uncore io PCIe Request - pass complete : Request Ownership event=0x90,ch_mask=0xff,fc_mask=7,umask=4 01 PCIe Request - pass complete : Request Ownership : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a cacheline completes a single pass (e.g. posts a write to single multi-cast target) it advances state : Only for posted requests unc_iio_req_from_pcie_pass_cmpl.wr uncore io PCIe Request - pass complete : Writing line event=0x90,ch_mask=0xff,fc_mask=7,umask=0x10 01 PCIe Request - pass complete : Writing line : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a cacheline completes a single pass (e.g. posts a write to single multi-cast target) it advances state : Only for posted requests unc_iio_txn_req_by_cpu.mem_read.part0 uncore io Read request for up to a 64 byte transaction is made by the CPU to IIO Part0 event=0xc1,ch_mask=1,fc_mask=7,umask=4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.mem_read.part1 uncore io Read request for up to a 64 byte transaction is made by the CPU to IIO Part1 event=0xc1,ch_mask=2,fc_mask=7,umask=4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.mem_read.part2 uncore io Read request for up to a 64 byte transaction is made by the CPU to IIO Part2 event=0xc1,ch_mask=4,fc_mask=7,umask=4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.mem_read.part3 uncore io Read request for up to a 64 byte transaction is made by the CPU to IIO Part3 event=0xc1,ch_mask=8,fc_mask=7,umask=4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.mem_read.part4 uncore io Number Transactions requested by the CPU : Core reading from Cards MMIO space event=0xc1,ch_mask=0x10,fc_mask=7,umask=4 01 Number Transactions requested by the CPU : Core reading from Cards MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.mem_read.part5 uncore io Number Transactions requested by the CPU : Core reading from Cards MMIO space event=0xc1,ch_mask=0x20,fc_mask=7,umask=4 01 Number Transactions requested by the CPU : Core reading from Cards MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.mem_read.part6 uncore io Number Transactions requested by the CPU : Core reading from Cards MMIO space event=0xc1,ch_mask=0x40,fc_mask=7,umask=4 01 Number Transactions requested by the CPU : Core reading from Cards MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.mem_read.part7 uncore io Number Transactions requested by the CPU : Core reading from Cards MMIO space event=0xc1,ch_mask=0x80,fc_mask=7,umask=4 01 Number Transactions requested by the CPU : Core reading from Cards MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.mem_write.part0 uncore io Write request of up to a 64 byte transaction is made to IIO Part0 by the CPU event=0xc1,ch_mask=1,fc_mask=7,umask=1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.mem_write.part1 uncore io Write request of up to a 64 byte transaction is made to IIO Part1 by the CPU event=0xc1,ch_mask=2,fc_mask=7,umask=1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.mem_write.part2 uncore io Write request of up to a 64 byte transaction is made to IIO Part2 by the CPU event=0xc1,ch_mask=4,fc_mask=7,umask=1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.mem_write.part3 uncore io Write request of up to a 64 byte transaction is made to IIO Part3 by the CPU event=0xc1,ch_mask=8,fc_mask=7,umask=1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.mem_write.part4 uncore io Number Transactions requested by the CPU : Core writing to Cards MMIO space event=0xc1,ch_mask=0x10,fc_mask=7,umask=1 01 Number Transactions requested by the CPU : Core writing to Cards MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.mem_write.part5 uncore io Number Transactions requested by the CPU : Core writing to Cards MMIO space event=0xc1,ch_mask=0x20,fc_mask=7,umask=1 01 Number Transactions requested by the CPU : Core writing to Cards MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.mem_write.part6 uncore io Number Transactions requested by the CPU : Core writing to Cards MMIO space event=0xc1,ch_mask=0x40,fc_mask=7,umask=1 01 Number Transactions requested by the CPU : Core writing to Cards MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.mem_write.part7 uncore io Number Transactions requested by the CPU : Core writing to Cards MMIO space event=0xc1,ch_mask=0x80,fc_mask=7,umask=1 01 Number Transactions requested by the CPU : Core writing to Cards MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.peer_write.part0 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=1,fc_mask=7,umask=2 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.peer_write.part1 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=2,fc_mask=7,umask=2 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.peer_write.part2 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=4,fc_mask=7,umask=2 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_by_cpu.peer_write.part3 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=8,fc_mask=7,umask=2 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.peer_write.part4 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x10,fc_mask=7,umask=2 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_by_cpu.peer_write.part5 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x20,fc_mask=7,umask=2 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_by_cpu.peer_write.part6 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x40,fc_mask=7,umask=2 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_by_cpu.peer_write.part7 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x80,fc_mask=7,umask=2 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_of_cpu.cmpd.part0 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=1,fc_mask=7,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.cmpd.part1 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=2,fc_mask=7,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.cmpd.part2 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=4,fc_mask=7,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_of_cpu.cmpd.part3 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=8,fc_mask=7,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.cmpd.part4 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=0x10,fc_mask=7,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_of_cpu.cmpd.part5 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=0x20,fc_mask=7,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_of_cpu.cmpd.part6 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=0x40,fc_mask=7,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_of_cpu.cmpd.part7 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=0x80,fc_mask=7,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_of_cpu.mem_read.part0 uncore io Read request for up to a 64 byte transaction is made by IIO Part0 to Memory event=0x84,ch_mask=1,fc_mask=7,umask=4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.mem_read.part1 uncore io Read request for up to a 64 byte transaction is made by IIO Part1 to Memory event=0x84,ch_mask=2,fc_mask=7,umask=4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.mem_read.part2 uncore io Read request for up to a 64 byte transaction is made by IIO Part2 to Memory event=0x84,ch_mask=4,fc_mask=7,umask=4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.mem_read.part3 uncore io Read request for up to a 64 byte transaction is made by IIO Part3 to Memory event=0x84,ch_mask=8,fc_mask=7,umask=4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.mem_read.part4 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x10,fc_mask=7,umask=4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.mem_read.part5 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x20,fc_mask=7,umask=4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.mem_read.part6 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x40,fc_mask=7,umask=4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.mem_read.part7 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x80,fc_mask=7,umask=4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.mem_write.part0 uncore io Write request of up to a 64 byte transaction is made by IIO Part0 to Memory event=0x84,ch_mask=1,fc_mask=7,umask=1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.mem_write.part1 uncore io Write request of up to a 64 byte transaction is made by IIO Part1 to Memory event=0x84,ch_mask=2,fc_mask=7,umask=1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.mem_write.part2 uncore io Write request of up to a 64 byte transaction is made by IIO Part2 to Memory event=0x84,ch_mask=4,fc_mask=7,umask=1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.mem_write.part3 uncore io Write request of up to a 64 byte transaction is made by IIO Part3 to Memory event=0x84,ch_mask=8,fc_mask=7,umask=1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.mem_write.part4 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x10,fc_mask=7,umask=1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.mem_write.part5 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x20,fc_mask=7,umask=1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.mem_write.part6 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x40,fc_mask=7,umask=1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.mem_write.part7 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x80,fc_mask=7,umask=1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.peer_write.part0 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=1,fc_mask=7,umask=2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.peer_write.part1 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=2,fc_mask=7,umask=2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.peer_write.part2 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=4,fc_mask=7,umask=2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_of_cpu.peer_write.part3 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=8,fc_mask=7,umask=2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.peer_write.part4 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x10,fc_mask=7,umask=2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_of_cpu.peer_write.part5 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x20,fc_mask=7,umask=2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_of_cpu.peer_write.part6 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x40,fc_mask=7,umask=2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_of_cpu.peer_write.part7 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x80,fc_mask=7,umask=2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 uncore_m2pcie unc_m2p_clockticks uncore io M2P Clockticks event=1 01 Number of M2P clock cycles while the event is enabled unc_m2p_cms_clockticks uncore io CMS Clockticks event=0xc0 01 unc_m2p_egress_ordering.iv_snoopgo_dn uncore io Egress Blocking due to Ordering requirements : Down event=0xba,umask=4 01 Egress Blocking due to Ordering requirements : Down : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m2p_egress_ordering.iv_snoopgo_up uncore io Egress Blocking due to Ordering requirements : Up event=0xba,umask=1 01 Egress Blocking due to Ordering requirements : Up : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m2p_iio_credits_acquired.drs_0 uncore io M2PCIe IIO Credit Acquired : DRS event=0x33,umask=1 01 M2PCIe IIO Credit Acquired : DRS : Counts the number of credits that are acquired in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the DRS message class unc_m2p_iio_credits_acquired.drs_1 uncore io M2PCIe IIO Credit Acquired : DRS event=0x33,umask=2 01 M2PCIe IIO Credit Acquired : DRS : Counts the number of credits that are acquired in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the DRS message class unc_m2p_iio_credits_acquired.ncb_0 uncore io M2PCIe IIO Credit Acquired : NCB event=0x33,umask=4 01 M2PCIe IIO Credit Acquired : NCB : Counts the number of credits that are acquired in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the NCB message class unc_m2p_iio_credits_acquired.ncb_1 uncore io M2PCIe IIO Credit Acquired : NCB event=0x33,umask=8 01 M2PCIe IIO Credit Acquired : NCB : Counts the number of credits that are acquired in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the NCB message class unc_m2p_iio_credits_acquired.ncs_0 uncore io M2PCIe IIO Credit Acquired : NCS event=0x33,umask=0x10 01 M2PCIe IIO Credit Acquired : NCS : Counts the number of credits that are acquired in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the NCS message class unc_m2p_iio_credits_acquired.ncs_1 uncore io M2PCIe IIO Credit Acquired : NCS event=0x33,umask=0x20 01 M2PCIe IIO Credit Acquired : NCS : Counts the number of credits that are acquired in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credit for transfer through CMS Port 0s to the IIO for the NCS message class unc_m2p_iio_credits_reject.drs uncore io M2PCIe IIO Failed to Acquire a Credit : DRS event=0x34,umask=8 01 M2PCIe IIO Failed to Acquire a Credit : DRS : Counts the number of times that a request pending in the BL Ingress attempted to acquire either a NCB or NCS credit to transmit into the IIO, but was rejected because no credits were available. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits to the IIO for the DRS message class unc_m2p_iio_credits_reject.ncb uncore io M2PCIe IIO Failed to Acquire a Credit : NCB event=0x34,umask=0x10 01 M2PCIe IIO Failed to Acquire a Credit : NCB : Counts the number of times that a request pending in the BL Ingress attempted to acquire either a NCB or NCS credit to transmit into the IIO, but was rejected because no credits were available. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits to the IIO for the NCB message class unc_m2p_iio_credits_reject.ncs uncore io M2PCIe IIO Failed to Acquire a Credit : NCS event=0x34,umask=0x20 01 M2PCIe IIO Failed to Acquire a Credit : NCS : Counts the number of times that a request pending in the BL Ingress attempted to acquire either a NCB or NCS credit to transmit into the IIO, but was rejected because no credits were available. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits to the IIO for the NCS message class unc_m2p_iio_credits_used.drs_0 uncore io M2PCIe IIO Credits in Use : DRS to CMS Port 0 event=0x32,umask=1 01 M2PCIe IIO Credits in Use : DRS to CMS Port 0 : Counts the number of cycles when one or more credits in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the DRS message class unc_m2p_iio_credits_used.drs_1 uncore io M2PCIe IIO Credits in Use : DRS to CMS Port 1 event=0x32,umask=2 01 M2PCIe IIO Credits in Use : DRS to CMS Port 1 : Counts the number of cycles when one or more credits in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the DRS message class unc_m2p_iio_credits_used.ncb_0 uncore io M2PCIe IIO Credits in Use : NCB to CMS Port 0 event=0x32,umask=4 01 M2PCIe IIO Credits in Use : NCB to CMS Port 0 : Counts the number of cycles when one or more credits in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the NCB message class unc_m2p_iio_credits_used.ncb_1 uncore io M2PCIe IIO Credits in Use : NCB to CMS Port 1 event=0x32,umask=8 01 M2PCIe IIO Credits in Use : NCB to CMS Port 1 : Counts the number of cycles when one or more credits in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the NCB message class unc_m2p_iio_credits_used.ncs_0 uncore io M2PCIe IIO Credits in Use : NCS to CMS Port 0 event=0x32,umask=0x10 01 M2PCIe IIO Credits in Use : NCS to CMS Port 0 : Counts the number of cycles when one or more credits in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the NCS message class unc_m2p_iio_credits_used.ncs_1 uncore io M2PCIe IIO Credits in Use : NCS to CMS Port 1 event=0x32,umask=0x20 01 M2PCIe IIO Credits in Use : NCS to CMS Port 1 : Counts the number of cycles when one or more credits in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credit for transfer through CMS Port 0s to the IIO for the NCS message class unc_m2p_local_ded_p2p_crd_taken_0.m2iosf0_ncb uncore io Local Dedicated P2P Credit Taken - 0 : M2IOSF0 - NCB event=0x46,umask=1 01 unc_m2p_local_ded_p2p_crd_taken_0.m2iosf0_ncs uncore io Local Dedicated P2P Credit Taken - 0 : M2IOSF0 - NCS event=0x46,umask=2 01 unc_m2p_local_ded_p2p_crd_taken_0.m2iosf1_ncb uncore io Local Dedicated P2P Credit Taken - 0 : M2IOSF1 - NCB event=0x46,umask=4 01 unc_m2p_local_ded_p2p_crd_taken_0.m2iosf1_ncs uncore io Local Dedicated P2P Credit Taken - 0 : M2IOSF1 - NCS event=0x46,umask=8 01 unc_m2p_local_ded_p2p_crd_taken_0.m2iosf2_ncb uncore io Local Dedicated P2P Credit Taken - 0 : M2IOSF2 - NCB event=0x46,umask=0x10 01 unc_m2p_local_ded_p2p_crd_taken_0.m2iosf2_ncs uncore io Local Dedicated P2P Credit Taken - 0 : M2IOSF2 - NCS event=0x46,umask=0x20 01 unc_m2p_local_ded_p2p_crd_taken_0.m2iosf3_ncb uncore io Local Dedicated P2P Credit Taken - 0 : M2IOSF3 - NCB event=0x46,umask=0x40 01 unc_m2p_local_ded_p2p_crd_taken_0.m2iosf3_ncs uncore io Local Dedicated P2P Credit Taken - 0 : M2IOSF3 - NCS event=0x46,umask=0x80 01 unc_m2p_local_ded_p2p_crd_taken_1.m2iosf4_ncb uncore io Local Dedicated P2P Credit Taken - 1 : M2IOSF4 - NCB event=0x47,umask=1 01 unc_m2p_local_ded_p2p_crd_taken_1.m2iosf4_ncs uncore io Local Dedicated P2P Credit Taken - 1 : M2IOSF4 - NCS event=0x47,umask=2 01 unc_m2p_local_ded_p2p_crd_taken_1.m2iosf5_ncb uncore io Local Dedicated P2P Credit Taken - 1 : M2IOSF5 - NCB event=0x47,umask=4 01 unc_m2p_local_ded_p2p_crd_taken_1.m2iosf5_ncs uncore io Local Dedicated P2P Credit Taken - 1 : M2IOSF5 - NCS event=0x47,umask=8 01 unc_m2p_local_p2p_ded_returned_0.ms2iosf0_ncb uncore io Local P2P Dedicated Credits Returned - 0 : M2IOSF0 - NCB event=0x19,umask=1 01 unc_m2p_local_p2p_ded_returned_0.ms2iosf0_ncs uncore io Local P2P Dedicated Credits Returned - 0 : M2IOSF0 - NCS event=0x19,umask=2 01 unc_m2p_local_p2p_ded_returned_0.ms2iosf1_ncb uncore io Local P2P Dedicated Credits Returned - 0 : M2IOSF1 - NCB event=0x19,umask=4 01 unc_m2p_local_p2p_ded_returned_0.ms2iosf1_ncs uncore io Local P2P Dedicated Credits Returned - 0 : M2IOSF1 - NCS event=0x19,umask=8 01 unc_m2p_local_p2p_ded_returned_0.ms2iosf2_ncb uncore io Local P2P Dedicated Credits Returned - 0 : M2IOSF2 - NCB event=0x19,umask=0x10 01 unc_m2p_local_p2p_ded_returned_0.ms2iosf2_ncs uncore io Local P2P Dedicated Credits Returned - 0 : M2IOSF2 - NCS event=0x19,umask=0x20 01 unc_m2p_local_p2p_ded_returned_0.ms2iosf3_ncb uncore io Local P2P Dedicated Credits Returned - 0 : M2IOSF3 - NCB event=0x19,umask=0x40 01 unc_m2p_local_p2p_ded_returned_0.ms2iosf3_ncs uncore io Local P2P Dedicated Credits Returned - 0 : M2IOSF3 - NCS event=0x19,umask=0x80 01 unc_m2p_local_p2p_ded_returned_1.ms2iosf4_ncb uncore io Local P2P Dedicated Credits Returned - 1 : M2IOSF4 - NCB event=0x1a,umask=1 01 unc_m2p_local_p2p_ded_returned_1.ms2iosf4_ncs uncore io Local P2P Dedicated Credits Returned - 1 : M2IOSF4 - NCS event=0x1a,umask=2 01 unc_m2p_local_p2p_ded_returned_1.ms2iosf5_ncb uncore io Local P2P Dedicated Credits Returned - 1 : M2IOSF5 - NCB event=0x1a,umask=4 01 unc_m2p_local_p2p_ded_returned_1.ms2iosf5_ncs uncore io Local P2P Dedicated Credits Returned - 1 : M2IOSF5 - NCS event=0x1a,umask=8 01 unc_m2p_local_p2p_shar_returned.agent_0 uncore io Local P2P Shared Credits Returned : Agent0 event=0x17,umask=1 01 unc_m2p_local_p2p_shar_returned.agent_1 uncore io Local P2P Shared Credits Returned : Agent1 event=0x17,umask=2 01 unc_m2p_local_p2p_shar_returned.agent_2 uncore io Local P2P Shared Credits Returned : Agent2 event=0x17,umask=4 01 unc_m2p_local_shar_p2p_crd_returned.agent_0 uncore io Local Shared P2P Credit Returned to credit ring : Agent0 event=0x44,umask=1 01 unc_m2p_local_shar_p2p_crd_returned.agent_1 uncore io Local Shared P2P Credit Returned to credit ring : Agent1 event=0x44,umask=2 01 unc_m2p_local_shar_p2p_crd_returned.agent_2 uncore io Local Shared P2P Credit Returned to credit ring : Agent2 event=0x44,umask=4 01 unc_m2p_local_shar_p2p_crd_returned.agent_3 uncore io Local Shared P2P Credit Returned to credit ring : Agent3 event=0x44,umask=8 01 unc_m2p_local_shar_p2p_crd_returned.agent_4 uncore io Local Shared P2P Credit Returned to credit ring : Agent4 event=0x44,umask=0x10 01 unc_m2p_local_shar_p2p_crd_returned.agent_5 uncore io Local Shared P2P Credit Returned to credit ring : Agent5 event=0x44,umask=0x20 01 unc_m2p_local_shar_p2p_crd_taken_0.m2iosf0_ncb uncore io Local Shared P2P Credit Taken - 0 : M2IOSF0 - NCB event=0x40,umask=1 01 unc_m2p_local_shar_p2p_crd_taken_0.m2iosf0_ncs uncore io Local Shared P2P Credit Taken - 0 : M2IOSF0 - NCS event=0x40,umask=2 01 unc_m2p_local_shar_p2p_crd_taken_0.m2iosf1_ncb uncore io Local Shared P2P Credit Taken - 0 : M2IOSF1 - NCB event=0x40,umask=4 01 unc_m2p_local_shar_p2p_crd_taken_0.m2iosf1_ncs uncore io Local Shared P2P Credit Taken - 0 : M2IOSF1 - NCS event=0x40,umask=8 01 unc_m2p_local_shar_p2p_crd_taken_0.m2iosf2_ncb uncore io Local Shared P2P Credit Taken - 0 : M2IOSF2 - NCB event=0x40,umask=0x10 01 unc_m2p_local_shar_p2p_crd_taken_0.m2iosf2_ncs uncore io Local Shared P2P Credit Taken - 0 : M2IOSF2 - NCS event=0x40,umask=0x20 01 unc_m2p_local_shar_p2p_crd_taken_0.m2iosf3_ncb uncore io Local Shared P2P Credit Taken - 0 : M2IOSF3 - NCB event=0x40,umask=0x40 01 unc_m2p_local_shar_p2p_crd_taken_0.m2iosf3_ncs uncore io Local Shared P2P Credit Taken - 0 : M2IOSF3 - NCS event=0x40,umask=0x80 01 unc_m2p_local_shar_p2p_crd_taken_1.m2iosf4_ncb uncore io Local Shared P2P Credit Taken - 1 : M2IOSF4 - NCB event=0x41,umask=1 01 unc_m2p_local_shar_p2p_crd_taken_1.m2iosf4_ncs uncore io Local Shared P2P Credit Taken - 1 : M2IOSF4 - NCS event=0x41,umask=2 01 unc_m2p_local_shar_p2p_crd_taken_1.m2iosf5_ncb uncore io Local Shared P2P Credit Taken - 1 : M2IOSF5 - NCB event=0x41,umask=4 01 unc_m2p_local_shar_p2p_crd_taken_1.m2iosf5_ncs uncore io Local Shared P2P Credit Taken - 1 : M2IOSF5 - NCS event=0x41,umask=8 01 unc_m2p_local_shar_p2p_crd_wait_0.m2iosf0_ncb uncore io Waiting on Local Shared P2P Credit - 0 : M2IOSF0 - NCB event=0x4a,umask=1 01 unc_m2p_local_shar_p2p_crd_wait_0.m2iosf0_ncs uncore io Waiting on Local Shared P2P Credit - 0 : M2IOSF0 - NCS event=0x4a,umask=2 01 unc_m2p_local_shar_p2p_crd_wait_0.m2iosf1_ncb uncore io Waiting on Local Shared P2P Credit - 0 : M2IOSF1 - NCB event=0x4a,umask=4 01 unc_m2p_local_shar_p2p_crd_wait_0.m2iosf1_ncs uncore io Waiting on Local Shared P2P Credit - 0 : M2IOSF1 - NCS event=0x4a,umask=8 01 unc_m2p_local_shar_p2p_crd_wait_0.m2iosf2_ncb uncore io Waiting on Local Shared P2P Credit - 0 : M2IOSF2 - NCB event=0x4a,umask=0x10 01 unc_m2p_local_shar_p2p_crd_wait_0.m2iosf2_ncs uncore io Waiting on Local Shared P2P Credit - 0 : M2IOSF2 - NCS event=0x4a,umask=0x20 01 unc_m2p_local_shar_p2p_crd_wait_0.m2iosf3_ncb uncore io Waiting on Local Shared P2P Credit - 0 : M2IOSF3 - NCB event=0x4a,umask=0x40 01 unc_m2p_local_shar_p2p_crd_wait_0.m2iosf3_ncs uncore io Waiting on Local Shared P2P Credit - 0 : M2IOSF3 - NCS event=0x4a,umask=0x80 01 unc_m2p_local_shar_p2p_crd_wait_1.m2iosf4_ncb uncore io Waiting on Local Shared P2P Credit - 1 : M2IOSF4 - NCB event=0x4b,umask=1 01 unc_m2p_local_shar_p2p_crd_wait_1.m2iosf4_ncs uncore io Waiting on Local Shared P2P Credit - 1 : M2IOSF4 - NCS event=0x4b,umask=2 01 unc_m2p_local_shar_p2p_crd_wait_1.m2iosf5_ncb uncore io Waiting on Local Shared P2P Credit - 1 : M2IOSF5 - NCB event=0x4b,umask=4 01 unc_m2p_local_shar_p2p_crd_wait_1.m2iosf5_ncs uncore io Waiting on Local Shared P2P Credit - 1 : M2IOSF5 - NCS event=0x4b,umask=8 01 unc_m2p_p2p_crd_occupancy.all uncore io P2P Credit Occupancy : All event=0x14,umask=0x10 01 unc_m2p_p2p_crd_occupancy.local_ncb uncore io P2P Credit Occupancy : Local NCB event=0x14,umask=1 01 unc_m2p_p2p_crd_occupancy.local_ncs uncore io P2P Credit Occupancy : Local NCS event=0x14,umask=2 01 unc_m2p_p2p_crd_occupancy.remote_ncb uncore io P2P Credit Occupancy : Remote NCB event=0x14,umask=4 01 unc_m2p_p2p_crd_occupancy.remote_ncs uncore io P2P Credit Occupancy : Remote NCS event=0x14,umask=8 01 unc_m2p_p2p_ded_received.all uncore io Dedicated Credits Received : All event=0x16,umask=0x10 01 unc_m2p_p2p_ded_received.local_ncb uncore io Dedicated Credits Received : Local NCB event=0x16,umask=1 01 unc_m2p_p2p_ded_received.local_ncs uncore io Dedicated Credits Received : Local NCS event=0x16,umask=2 01 unc_m2p_p2p_ded_received.remote_ncb uncore io Dedicated Credits Received : Remote NCB event=0x16,umask=4 01 unc_m2p_p2p_ded_received.remote_ncs uncore io Dedicated Credits Received : Remote NCS event=0x16,umask=8 01 unc_m2p_p2p_shar_received.all uncore io Shared Credits Received : All event=0x15,umask=0x10 01 unc_m2p_p2p_shar_received.local_ncb uncore io Shared Credits Received : Local NCB event=0x15,umask=1 01 unc_m2p_p2p_shar_received.local_ncs uncore io Shared Credits Received : Local NCS event=0x15,umask=2 01 unc_m2p_p2p_shar_received.remote_ncb uncore io Shared Credits Received : Remote NCB event=0x15,umask=4 01 unc_m2p_p2p_shar_received.remote_ncs uncore io Shared Credits Received : Remote NCS event=0x15,umask=8 01 unc_m2p_remote_ded_p2p_crd_taken_0.upi0_drs uncore io Remote Dedicated P2P Credit Taken - 0 : UPI0 - DRS event=0x48,umask=1 01 unc_m2p_remote_ded_p2p_crd_taken_0.upi0_ncb uncore io Remote Dedicated P2P Credit Taken - 0 : UPI0 - NCB event=0x48,umask=2 01 unc_m2p_remote_ded_p2p_crd_taken_0.upi0_ncs uncore io Remote Dedicated P2P Credit Taken - 0 : UPI0 - NCS event=0x48,umask=4 01 unc_m2p_remote_ded_p2p_crd_taken_0.upi1_drs uncore io Remote Dedicated P2P Credit Taken - 0 : UPI1 - DRS event=0x48,umask=8 01 unc_m2p_remote_ded_p2p_crd_taken_0.upi1_ncb uncore io Remote Dedicated P2P Credit Taken - 0 : UPI1 - NCB event=0x48,umask=0x10 01 unc_m2p_remote_ded_p2p_crd_taken_0.upi1_ncs uncore io Remote Dedicated P2P Credit Taken - 0 : UPI1 - NCS event=0x48,umask=0x20 01 unc_m2p_remote_ded_p2p_crd_taken_1.upi2_drs uncore io Remote Dedicated P2P Credit Taken - 1 : UPI2 - DRS event=0x49,umask=1 01 unc_m2p_remote_ded_p2p_crd_taken_1.upi2_ncb uncore io Remote Dedicated P2P Credit Taken - 1 : UPI2 - NCB event=0x49,umask=2 01 unc_m2p_remote_ded_p2p_crd_taken_1.upi2_ncs uncore io Remote Dedicated P2P Credit Taken - 1 : UPI2 - NCS event=0x49,umask=4 01 unc_m2p_remote_p2p_ded_returned.upi0_ncb uncore io Remote P2P Dedicated Credits Returned : UPI0 - NCB event=0x1b,umask=1 01 unc_m2p_remote_p2p_ded_returned.upi0_ncs uncore io Remote P2P Dedicated Credits Returned : UPI0 - NCS event=0x1b,umask=2 01 unc_m2p_remote_p2p_ded_returned.upi1_ncb uncore io Remote P2P Dedicated Credits Returned : UPI1 - NCB event=0x1b,umask=4 01 unc_m2p_remote_p2p_ded_returned.upi1_ncs uncore io Remote P2P Dedicated Credits Returned : UPI1 - NCS event=0x1b,umask=8 01 unc_m2p_remote_p2p_ded_returned.upi2_ncb uncore io Remote P2P Dedicated Credits Returned : UPI2 - NCB event=0x1b,umask=0x10 01 unc_m2p_remote_p2p_ded_returned.upi2_ncs uncore io Remote P2P Dedicated Credits Returned : UPI2 - NCS event=0x1b,umask=0x20 01 unc_m2p_remote_p2p_shar_returned.agent_0 uncore io Remote P2P Shared Credits Returned : Agent0 event=0x18,umask=1 01 unc_m2p_remote_p2p_shar_returned.agent_1 uncore io Remote P2P Shared Credits Returned : Agent1 event=0x18,umask=2 01 unc_m2p_remote_p2p_shar_returned.agent_2 uncore io Remote P2P Shared Credits Returned : Agent2 event=0x18,umask=4 01 unc_m2p_remote_shar_p2p_crd_returned.agent_0 uncore io Remote Shared P2P Credit Returned to credit ring : Agent0 event=0x45,umask=1 01 unc_m2p_remote_shar_p2p_crd_returned.agent_1 uncore io Remote Shared P2P Credit Returned to credit ring : Agent1 event=0x45,umask=2 01 unc_m2p_remote_shar_p2p_crd_returned.agent_2 uncore io Remote Shared P2P Credit Returned to credit ring : Agent2 event=0x45,umask=4 01 unc_m2p_remote_shar_p2p_crd_taken_0.upi0_drs uncore io Remote Shared P2P Credit Taken - 0 : UPI0 - DRS event=0x42,umask=1 01 unc_m2p_remote_shar_p2p_crd_taken_0.upi0_ncb uncore io Remote Shared P2P Credit Taken - 0 : UPI0 - NCB event=0x42,umask=2 01 unc_m2p_remote_shar_p2p_crd_taken_0.upi0_ncs uncore io Remote Shared P2P Credit Taken - 0 : UPI0 - NCS event=0x42,umask=4 01 unc_m2p_remote_shar_p2p_crd_taken_0.upi1_drs uncore io Remote Shared P2P Credit Taken - 0 : UPI1 - DRS event=0x42,umask=8 01 unc_m2p_remote_shar_p2p_crd_taken_0.upi1_ncb uncore io Remote Shared P2P Credit Taken - 0 : UPI1 - NCB event=0x42,umask=0x10 01 unc_m2p_remote_shar_p2p_crd_taken_0.upi1_ncs uncore io Remote Shared P2P Credit Taken - 0 : UPI1 - NCS event=0x42,umask=0x20 01 unc_m2p_remote_shar_p2p_crd_taken_1.upi2_drs uncore io Remote Shared P2P Credit Taken - 1 : UPI2 - DRS event=0x43,umask=1 01 unc_m2p_remote_shar_p2p_crd_taken_1.upi2_ncb uncore io Remote Shared P2P Credit Taken - 1 : UPI2 - NCB event=0x43,umask=2 01 unc_m2p_remote_shar_p2p_crd_taken_1.upi2_ncs uncore io Remote Shared P2P Credit Taken - 1 : UPI2 - NCS event=0x43,umask=4 01 unc_m2p_remote_shar_p2p_crd_wait_0.upi0_drs uncore io Waiting on Remote Shared P2P Credit - 0 : UPI0 - DRS event=0x4c,umask=1 01 unc_m2p_remote_shar_p2p_crd_wait_0.upi0_ncb uncore io Waiting on Remote Shared P2P Credit - 0 : UPI0 - NCB event=0x4c,umask=2 01 unc_m2p_remote_shar_p2p_crd_wait_0.upi0_ncs uncore io Waiting on Remote Shared P2P Credit - 0 : UPI0 - NCS event=0x4c,umask=4 01 unc_m2p_remote_shar_p2p_crd_wait_0.upi1_drs uncore io Waiting on Remote Shared P2P Credit - 0 : UPI1 - DRS event=0x4c,umask=8 01 unc_m2p_remote_shar_p2p_crd_wait_0.upi1_ncb uncore io Waiting on Remote Shared P2P Credit - 0 : UPI1 - NCB event=0x4c,umask=0x10 01 unc_m2p_remote_shar_p2p_crd_wait_0.upi1_ncs uncore io Waiting on Remote Shared P2P Credit - 0 : UPI1 - NCS event=0x4c,umask=0x20 01 unc_m2p_remote_shar_p2p_crd_wait_1.upi2_drs uncore io Waiting on Remote Shared P2P Credit - 1 : UPI2 - DRS event=0x4d,umask=1 01 unc_m2p_remote_shar_p2p_crd_wait_1.upi2_ncb uncore io Waiting on Remote Shared P2P Credit - 1 : UPI2 - NCB event=0x4d,umask=2 01 unc_m2p_remote_shar_p2p_crd_wait_1.upi2_ncs uncore io Waiting on Remote Shared P2P Credit - 1 : UPI2 - NCS event=0x4d,umask=4 01 unc_m2p_rxc_cycles_ne.all uncore io Ingress (from CMS) Queue Cycles Not Empty event=0x10,umask=0x80 01 Ingress (from CMS) Queue Cycles Not Empty : Counts the number of cycles when the M2PCIe Ingress is not empty unc_m2p_rxc_cycles_ne.cha_idi uncore io Ingress (from CMS) Queue Cycles Not Empty event=0x10,umask=1 01 Ingress (from CMS) Queue Cycles Not Empty : Counts the number of cycles when the M2PCIe Ingress is not empty unc_m2p_rxc_cycles_ne.cha_ncb uncore io Ingress (from CMS) Queue Cycles Not Empty event=0x10,umask=2 01 Ingress (from CMS) Queue Cycles Not Empty : Counts the number of cycles when the M2PCIe Ingress is not empty unc_m2p_rxc_cycles_ne.cha_ncs uncore io Ingress (from CMS) Queue Cycles Not Empty event=0x10,umask=4 01 Ingress (from CMS) Queue Cycles Not Empty : Counts the number of cycles when the M2PCIe Ingress is not empty unc_m2p_rxc_cycles_ne.iio_ncb uncore io Ingress (from CMS) Queue Cycles Not Empty event=0x10,umask=0x20 01 Ingress (from CMS) Queue Cycles Not Empty : Counts the number of cycles when the M2PCIe Ingress is not empty unc_m2p_rxc_cycles_ne.iio_ncs uncore io Ingress (from CMS) Queue Cycles Not Empty event=0x10,umask=0x40 01 Ingress (from CMS) Queue Cycles Not Empty : Counts the number of cycles when the M2PCIe Ingress is not empty unc_m2p_rxc_cycles_ne.upi_ncb uncore io Ingress (from CMS) Queue Cycles Not Empty event=0x10,umask=8 01 Ingress (from CMS) Queue Cycles Not Empty : Counts the number of cycles when the M2PCIe Ingress is not empty unc_m2p_rxc_cycles_ne.upi_ncs uncore io Ingress (from CMS) Queue Cycles Not Empty event=0x10,umask=0x10 01 Ingress (from CMS) Queue Cycles Not Empty : Counts the number of cycles when the M2PCIe Ingress is not empty unc_m2p_rxc_inserts.all uncore io Ingress (from CMS) Queue Inserts event=0x11,umask=0x80 01 Ingress (from CMS) Queue Inserts : Counts the number of entries inserted into the M2PCIe Ingress Queue. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latency unc_m2p_rxc_inserts.cha_idi uncore io Ingress (from CMS) Queue Inserts event=0x11,umask=1 01 Ingress (from CMS) Queue Inserts : Counts the number of entries inserted into the M2PCIe Ingress Queue. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latency unc_m2p_rxc_inserts.cha_ncb uncore io Ingress (from CMS) Queue Inserts event=0x11,umask=2 01 Ingress (from CMS) Queue Inserts : Counts the number of entries inserted into the M2PCIe Ingress Queue. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latency unc_m2p_rxc_inserts.cha_ncs uncore io Ingress (from CMS) Queue Inserts event=0x11,umask=4 01 Ingress (from CMS) Queue Inserts : Counts the number of entries inserted into the M2PCIe Ingress Queue. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latency unc_m2p_rxc_inserts.iio_ncb uncore io Ingress (from CMS) Queue Inserts event=0x11,umask=0x20 01 Ingress (from CMS) Queue Inserts : Counts the number of entries inserted into the M2PCIe Ingress Queue. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latency unc_m2p_rxc_inserts.iio_ncs uncore io Ingress (from CMS) Queue Inserts event=0x11,umask=0x40 01 Ingress (from CMS) Queue Inserts : Counts the number of entries inserted into the M2PCIe Ingress Queue. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latency unc_m2p_rxc_inserts.upi_ncb uncore io Ingress (from CMS) Queue Inserts event=0x11,umask=8 01 Ingress (from CMS) Queue Inserts : Counts the number of entries inserted into the M2PCIe Ingress Queue. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latency unc_m2p_rxc_inserts.upi_ncs uncore io Ingress (from CMS) Queue Inserts event=0x11,umask=0x10 01 Ingress (from CMS) Queue Inserts : Counts the number of entries inserted into the M2PCIe Ingress Queue. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latency unc_m2p_txc_credits.pmm uncore io UNC_M2P_TxC_CREDITS.PMM event=0x2d,umask=2 01 unc_m2p_txc_credits.prq uncore io UNC_M2P_TxC_CREDITS.PRQ event=0x2d,umask=1 01 unc_m2p_txc_cycles_full.pmm_block_0 uncore io Egress (to CMS) Cycles Full event=0x25,umask=0x80 01 Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent unc_m2p_txc_cycles_full.pmm_block_1 uncore io Egress (to CMS) Cycles Full event=0x25,umask=8 01 Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent unc_m2p_txc_cycles_ne.pmm_distress_0 uncore io Egress (to CMS) Cycles Not Empty event=0x23,umask=0x80 01 Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple egress buffers can be tracked at a given time using multiple counters unc_m2p_txc_cycles_ne.pmm_distress_1 uncore io Egress (to CMS) Cycles Not Empty event=0x23,umask=8 01 Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple egress buffers can be tracked at a given time using multiple counters uncore_m2hbm unc_m2hbm_clockticks uncore memory Cycles - at UCLK event=1 01 unc_m2hbm_cms_clockticks uncore memory CMS Clockticks event=0xc0 01 unc_m2hbm_direct2core_not_taken_dirstate uncore memory Cycles when direct to core mode (which bypasses the CHA) was disabled event=0x17,umask=7 01 unc_m2hbm_direct2core_not_taken_dirstate.non_cisgress uncore memory Cycles when direct to core mode, which bypasses the CHA, was disabled : Non Cisgress event=0x17,umask=2 01 Counts the number of time non cisgress D2C was not honoured by egress due to directory state constraints unc_m2hbm_direct2core_not_taken_notforked uncore memory Counts the time when FM didn't do d2c for fill reads (cross tile case) event=0x4a 01 unc_m2hbm_direct2core_txn_override uncore memory Number of reads in which direct to core transaction were overridden event=0x18,umask=3 01 unc_m2hbm_direct2core_txn_override.cisgress uncore memory Number of reads in which direct to core transaction was overridden : Cisgress event=0x18,umask=2 01 unc_m2hbm_direct2upi_not_taken_credits uncore memory Number of reads in which direct to Intel UPI transactions were overridden event=0x1b,umask=7 01 unc_m2hbm_direct2upi_not_taken_dirstate uncore memory Cycles when direct to Intel UPI was disabled event=0x1a,umask=7 01 unc_m2hbm_direct2upi_not_taken_dirstate.cisgress uncore memory Cycles when Direct2UPI was Disabled : Cisgress D2U Ignored event=0x1a,umask=4 01 Counts cisgress d2K that was not honored due to directory constraints unc_m2hbm_direct2upi_not_taken_dirstate.egress uncore memory Cycles when Direct2UPI was Disabled : Egress Ignored D2U event=0x1a,umask=1 01 Counts the number of time D2K was not honoured by egress due to directory state constraints unc_m2hbm_direct2upi_not_taken_dirstate.non_cisgress uncore memory Cycles when Direct2UPI was Disabled : Non Cisgress D2U Ignored event=0x1a,umask=2 01 Counts non cisgress d2K that was not honored due to directory constraints unc_m2hbm_direct2upi_txn_override uncore memory Number of reads that a message sent direct2 Intel UPI was overridden event=0x1c,umask=3 01 unc_m2hbm_direct2upi_txn_override.cisgress uncore memory Number of times a direct to UPI transaction was overridden event=0x1c,umask=2 01 unc_m2hbm_directory_hit.clean_a uncore memory Directory Hit : On NonDirty Line in A State event=0x1d,umask=0x80 01 unc_m2hbm_directory_hit.clean_i uncore memory Directory Hit : On NonDirty Line in I State event=0x1d,umask=0x10 01 unc_m2hbm_directory_hit.clean_p uncore memory Directory Hit : On NonDirty Line in L State event=0x1d,umask=0x40 01 unc_m2hbm_directory_hit.clean_s uncore memory Directory Hit : On NonDirty Line in S State event=0x1d,umask=0x20 01 unc_m2hbm_directory_hit.dirty_a uncore memory Directory Hit : On Dirty Line in A State event=0x1d,umask=8 01 unc_m2hbm_directory_hit.dirty_i uncore memory Directory Hit : On Dirty Line in I State event=0x1d,umask=1 01 unc_m2hbm_directory_hit.dirty_p uncore memory Directory Hit : On Dirty Line in L State event=0x1d,umask=4 01 unc_m2hbm_directory_hit.dirty_s uncore memory Directory Hit : On Dirty Line in S State event=0x1d,umask=2 01 unc_m2hbm_directory_lookup.any uncore memory Multi-socket cacheline Directory lookups (any state found) event=0x20,umask=1 01 Counts the number of hit data returns to egress with any directory to non persistent memory unc_m2hbm_directory_lookup.state_a uncore memory Multi-socket cacheline Directory lookups (cacheline found in A state) event=0x20,umask=8 01 Counts the number of hit data returns to egress with directory A to non persistent memory unc_m2hbm_directory_lookup.state_i uncore memory Multi-socket cacheline Directory lookup (cacheline found in I state) event=0x20,umask=2 01 Counts the number of hit data returns to egress with directory I to non persistent memory unc_m2hbm_directory_lookup.state_s uncore memory Multi-socket cacheline Directory lookup (cacheline found in S state) event=0x20,umask=4 01 Counts the number of hit data returns to egress with directory S to non persistent memory unc_m2hbm_directory_miss.clean_a uncore memory Directory Miss : On NonDirty Line in A State event=0x1e,umask=0x80 01 unc_m2hbm_directory_miss.clean_i uncore memory Directory Miss : On NonDirty Line in I State event=0x1e,umask=0x10 01 unc_m2hbm_directory_miss.clean_p uncore memory Directory Miss : On NonDirty Line in L State event=0x1e,umask=0x40 01 unc_m2hbm_directory_miss.clean_s uncore memory Directory Miss : On NonDirty Line in S State event=0x1e,umask=0x20 01 unc_m2hbm_directory_miss.dirty_a uncore memory Directory Miss : On Dirty Line in A State event=0x1e,umask=8 01 unc_m2hbm_directory_miss.dirty_i uncore memory Directory Miss : On Dirty Line in I State event=0x1e,umask=1 01 unc_m2hbm_directory_miss.dirty_p uncore memory Directory Miss : On Dirty Line in L State event=0x1e,umask=4 01 unc_m2hbm_directory_miss.dirty_s uncore memory Directory Miss : On Dirty Line in S State event=0x1e,umask=2 01 unc_m2hbm_directory_update.a2i uncore memory Multi-socket cacheline Directory update from A to I event=0x21,umask=0x320 01 unc_m2hbm_directory_update.a2s uncore memory Multi-socket cacheline Directory update from A to S event=0x21,umask=0x340 01 unc_m2hbm_directory_update.any uncore memory Multi-socket cacheline Directory update from/to Any state event=0x21,umask=0x301 01 unc_m2hbm_directory_update.a_to_i_hit_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,umask=0x120 01 Counts 1lm or 2lm hit data returns that would result in directory update from A to I to non persistent memory unc_m2hbm_directory_update.a_to_i_miss_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,umask=0x220 01 Counts 2lm miss data returns that would result in directory update from A to I to non persistent memory unc_m2hbm_directory_update.a_to_s_hit_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,umask=0x140 01 Counts 1lm or 2lm hit data returns that would result in directory update from A to S to non persistent memory unc_m2hbm_directory_update.a_to_s_miss_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,umask=0x240 01 Counts 2lm miss data returns that would result in directory update from A to S to non persistent memory unc_m2hbm_directory_update.hit_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,umask=0x101 01 Counts any 1lm or 2lm hit data return that would result in directory update to non persistent memory unc_m2hbm_directory_update.i2a uncore memory Multi-socket cacheline Directory update from I to A event=0x21,umask=0x304 01 unc_m2hbm_directory_update.i2s uncore memory Multi-socket cacheline Directory update from I to S event=0x21,umask=0x302 01 unc_m2hbm_directory_update.i_to_a_hit_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,umask=0x104 01 Counts 1lm or 2lm hit data returns that would result in directory update from I to A to non persistent memory unc_m2hbm_directory_update.i_to_a_miss_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,umask=0x204 01 Counts 2lm miss data returns that would result in directory update from I to A to non persistent memory unc_m2hbm_directory_update.i_to_s_hit_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,umask=0x102 01 Counts 1lm or 2lm hit data returns that would result in directory update from I to S to non persistent memory unc_m2hbm_directory_update.i_to_s_miss_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,umask=0x202 01 Counts 2lm miss data returns that would result in directory update from I to S to non persistent memory unc_m2hbm_directory_update.miss_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,umask=0x201 01 Counts any 2lm miss data return that would result in directory update to non persistent memory unc_m2hbm_directory_update.s2a uncore memory Multi-socket cacheline Directory update from S to A event=0x21,umask=0x310 01 unc_m2hbm_directory_update.s2i uncore memory Multi-socket cacheline Directory update from S to I event=0x21,umask=0x308 01 unc_m2hbm_directory_update.s_to_a_hit_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,umask=0x110 01 Counts 1lm or 2lm hit data returns that would result in directory update from S to A to non persistent memory unc_m2hbm_directory_update.s_to_a_miss_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,umask=0x210 01 Counts 2lm miss data returns that would result in directory update from S to A to non persistent memory unc_m2hbm_directory_update.s_to_i_hit_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,umask=0x108 01 Counts 1lm or 2lm hit data returns that would result in directory update from S to I to non persistent memory unc_m2hbm_directory_update.s_to_i_miss_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,umask=0x208 01 Counts 2lm miss data returns that would result in directory update from S to I to non persistent memory unc_m2hbm_distress.ad uncore memory Count distress signalled on AkAd cmp message event=0x67,umask=0x20 01 unc_m2hbm_distress.all uncore memory Count distress signalled on any packet type event=0x67,umask=1 01 unc_m2hbm_distress.bl_cmp uncore memory Count distress signalled on Bl Cmp message event=0x67,umask=0x40 01 unc_m2hbm_distress.crosstile_nmwr uncore memory Count distress signalled on NM fill write message event=0x67,umask=0x10 01 unc_m2hbm_distress.d2cha uncore memory Count distress signalled on D2Cha message event=0x67,umask=8 01 unc_m2hbm_distress.d2core uncore memory Count distress signalled on D2c message event=0x67,umask=2 01 unc_m2hbm_distress.d2upi uncore memory Count distress signalled on D2k message event=0x67,umask=4 01 unc_m2hbm_egress_ordering.iv_snoopgo_dn uncore memory Egress Blocking due to Ordering requirements : Down event=0xba,umask=0x80000004 01 Egress Blocking due to Ordering requirements : Down : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m2hbm_egress_ordering.iv_snoopgo_up uncore memory Egress Blocking due to Ordering requirements : Up event=0xba,umask=0x80000001 01 Egress Blocking due to Ordering requirements : Up : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m2hbm_igr_starve_winner.mask7 uncore memory Count when Starve Glocab counter is at 7 event=0x44,umask=0x80 01 unc_m2hbm_imc_reads.all uncore memory Reads to iMC issued event=0x24,umask=0x304 01 unc_m2hbm_imc_reads.ch0.all uncore memory UNC_M2HBM_IMC_READS.CH0.ALL event=0x24,umask=0x104 01 unc_m2hbm_imc_reads.ch0.normal uncore memory UNC_M2HBM_IMC_READS.CH0.NORMAL event=0x24,umask=0x101 01 unc_m2hbm_imc_reads.ch0_all uncore memory UNC_M2HBM_IMC_READS.CH0_ALL event=0x24,umask=0x104 01 unc_m2hbm_imc_reads.ch0_from_tgr uncore memory UNC_M2HBM_IMC_READS.CH0_FROM_TGR event=0x24,umask=0x140 01 unc_m2hbm_imc_reads.ch0_isoch uncore memory Critical Priority - Ch0 event=0x24,umask=0x102 01 unc_m2hbm_imc_reads.ch0_normal uncore memory UNC_M2HBM_IMC_READS.CH0_NORMAL event=0x24,umask=0x101 01 unc_m2hbm_imc_reads.ch1.all uncore memory UNC_M2HBM_IMC_READS.CH1.ALL event=0x24,umask=0x204 01 unc_m2hbm_imc_reads.ch1.normal uncore memory UNC_M2HBM_IMC_READS.CH1.NORMAL event=0x24,umask=0x201 01 unc_m2hbm_imc_reads.ch1_all uncore memory UNC_M2HBM_IMC_READS.CH1_ALL event=0x24,umask=0x204 01 unc_m2hbm_imc_reads.ch1_from_tgr uncore memory From TGR - Ch1 event=0x24,umask=0x240 01 unc_m2hbm_imc_reads.ch1_isoch uncore memory Critical Priority - Ch1 event=0x24,umask=0x202 01 unc_m2hbm_imc_reads.ch1_normal uncore memory UNC_M2HBM_IMC_READS.CH1_NORMAL event=0x24,umask=0x201 01 unc_m2hbm_imc_reads.from_tgr uncore memory From TGR - All Channels event=0x24,umask=0x340 01 unc_m2hbm_imc_reads.isoch uncore memory Critical Priority - All Channels event=0x24,umask=0x302 01 unc_m2hbm_imc_reads.normal uncore memory UNC_M2HBM_IMC_READS.NORMAL event=0x24,umask=0x301 01 unc_m2hbm_imc_writes.all uncore memory All Writes - All Channels event=0x25,umask=0x1810 01 unc_m2hbm_imc_writes.ch0.all uncore memory UNC_M2HBM_IMC_WRITES.CH0.ALL event=0x25,umask=0x810 01 unc_m2hbm_imc_writes.ch0.full uncore memory UNC_M2HBM_IMC_WRITES.CH0.FULL event=0x25,umask=0x801 01 unc_m2hbm_imc_writes.ch0.partial uncore memory UNC_M2HBM_IMC_WRITES.CH0.PARTIAL event=0x25,umask=0x802 01 unc_m2hbm_imc_writes.ch0_all uncore memory UNC_M2HBM_IMC_WRITES.CH0_ALL event=0x25,umask=0x810 01 unc_m2hbm_imc_writes.ch0_from_tgr uncore memory From TGR - Ch0 event=0x25 01 unc_m2hbm_imc_writes.ch0_full uncore memory UNC_M2HBM_IMC_WRITES.CH0_FULL event=0x25,umask=0x801 01 unc_m2hbm_imc_writes.ch0_full_isoch uncore memory ISOCH Full Line - Ch0 event=0x25,umask=0x804 01 unc_m2hbm_imc_writes.ch0_ni uncore memory Non-Inclusive - Ch0 event=0x25 01 unc_m2hbm_imc_writes.ch0_ni_miss uncore memory Non-Inclusive Miss - Ch0 event=0x25 01 unc_m2hbm_imc_writes.ch0_partial uncore memory UNC_M2HBM_IMC_WRITES.CH0_PARTIAL event=0x25,umask=0x802 01 unc_m2hbm_imc_writes.ch0_partial_isoch uncore memory ISOCH Partial - Ch0 event=0x25,umask=0x808 01 unc_m2hbm_imc_writes.ch1.all uncore memory All Writes - Ch1 event=0x25,umask=0x1010 01 unc_m2hbm_imc_writes.ch1.full uncore memory Full Line Non-ISOCH - Ch1 event=0x25,umask=0x1001 01 unc_m2hbm_imc_writes.ch1.partial uncore memory Partial Non-ISOCH - Ch1 event=0x25,umask=0x1002 01 unc_m2hbm_imc_writes.ch1_all uncore memory All Writes - Ch1 event=0x25,umask=0x1010 01 unc_m2hbm_imc_writes.ch1_from_tgr uncore memory From TGR - Ch1 event=0x25 01 unc_m2hbm_imc_writes.ch1_full uncore memory Full Line Non-ISOCH - Ch1 event=0x25,umask=0x1001 01 unc_m2hbm_imc_writes.ch1_full_isoch uncore memory ISOCH Full Line - Ch1 event=0x25,umask=0x1004 01 unc_m2hbm_imc_writes.ch1_ni uncore memory Non-Inclusive - Ch1 event=0x25 01 unc_m2hbm_imc_writes.ch1_ni_miss uncore memory Non-Inclusive Miss - Ch1 event=0x25 01 unc_m2hbm_imc_writes.ch1_partial uncore memory Partial Non-ISOCH - Ch1 event=0x25,umask=0x1002 01 unc_m2hbm_imc_writes.ch1_partial_isoch uncore memory ISOCH Partial - Ch1 event=0x25,umask=0x1008 01 unc_m2hbm_imc_writes.from_tgr uncore memory From TGR - All Channels event=0x25 01 unc_m2hbm_imc_writes.full uncore memory Full Non-ISOCH - All Channels event=0x25,umask=0x1801 01 unc_m2hbm_imc_writes.full_isoch uncore memory ISOCH Full Line - All Channels event=0x25,umask=0x1804 01 unc_m2hbm_imc_writes.ni uncore memory Non-Inclusive - All Channels event=0x25 01 unc_m2hbm_imc_writes.ni_miss uncore memory Non-Inclusive Miss - All Channels event=0x25 01 unc_m2hbm_imc_writes.partial uncore memory Partial Non-ISOCH - All Channels event=0x25,umask=0x1802 01 unc_m2hbm_imc_writes.partial_isoch uncore memory ISOCH Partial - All Channels event=0x25,umask=0x1808 01 unc_m2hbm_prefcam_cis_drops uncore memory UNC_M2HBM_PREFCAM_CIS_DROPS event=0x5c 01 unc_m2hbm_prefcam_demand_drops.ch0_upi uncore memory Data Prefetches Dropped event=0x58,umask=2 01 unc_m2hbm_prefcam_demand_drops.ch0_xpt uncore memory Data Prefetches Dropped event=0x58,umask=1 01 unc_m2hbm_prefcam_demand_drops.ch1_upi uncore memory Data Prefetches Dropped event=0x58,umask=8 01 unc_m2hbm_prefcam_demand_drops.ch1_xpt uncore memory Data Prefetches Dropped event=0x58,umask=4 01 unc_m2hbm_prefcam_demand_drops.upi_allch uncore memory Data Prefetches Dropped : UPI - All Channels event=0x58,umask=0xa 01 unc_m2hbm_prefcam_demand_drops.xpt_allch uncore memory Data Prefetches Dropped event=0x58,umask=5 01 unc_m2hbm_prefcam_demand_merge.upi_allch uncore memory : UPI - All Channels event=0x5d,umask=0xa 01 unc_m2hbm_prefcam_demand_merge.xpt_allch uncore memory : XPT - All Channels event=0x5d,umask=5 01 unc_m2hbm_prefcam_demand_no_merge.rd_merged uncore memory Demands Not Merged with CAMed Prefetches event=0x5e,umask=0x40 01 unc_m2hbm_prefcam_demand_no_merge.wr_merged uncore memory Demands Not Merged with CAMed Prefetches event=0x5e,umask=0x20 01 unc_m2hbm_prefcam_demand_no_merge.wr_squashed uncore memory Demands Not Merged with CAMed Prefetches event=0x5e,umask=0x10 01 unc_m2hbm_prefcam_inserts.ch0_upi uncore memory Prefetch CAM Inserts : UPI - Ch 0 event=0x56,umask=2 01 unc_m2hbm_prefcam_inserts.ch0_xpt uncore memory Prefetch CAM Inserts : XPT - Ch 0 event=0x56,umask=1 01 unc_m2hbm_prefcam_inserts.ch1_upi uncore memory Prefetch CAM Inserts : UPI - Ch 1 event=0x56,umask=8 01 unc_m2hbm_prefcam_inserts.ch1_xpt uncore memory Prefetch CAM Inserts : XPT - Ch 1 event=0x56,umask=4 01 unc_m2hbm_prefcam_inserts.upi_allch uncore memory Prefetch CAM Inserts : UPI - All Channels event=0x56,umask=0xa 01 unc_m2hbm_prefcam_inserts.xpt_allch uncore memory Prefetch CAM Inserts : XPT - All Channels event=0x56,umask=5 01 Prefetch CAM Inserts : XPT -All Channels unc_m2hbm_prefcam_occupancy.allch uncore memory Prefetch CAM Occupancy : All Channels event=0x54,umask=3 01 unc_m2hbm_prefcam_occupancy.ch0 uncore memory Prefetch CAM Occupancy : Channel 0 event=0x54,umask=1 01 unc_m2hbm_prefcam_occupancy.ch1 uncore memory Prefetch CAM Occupancy : Channel 1 event=0x54,umask=2 01 unc_m2hbm_prefcam_resp_miss.allch uncore memory All Channels event=0x5f,umask=3 01 unc_m2hbm_prefcam_resp_miss.ch0 uncore memory : Channel 0 event=0x5f,umask=1 01 unc_m2hbm_prefcam_resp_miss.ch1 uncore memory : Channel 1 event=0x5f,umask=2 01 unc_m2hbm_prefcam_rxc_deallocs.1lm_posted uncore memory UNC_M2HBM_PREFCAM_RxC_DEALLOCS.1LM_POSTED event=0x62,umask=2 01 unc_m2hbm_prefcam_rxc_deallocs.cis uncore memory UNC_M2HBM_PREFCAM_RxC_DEALLOCS.CIS event=0x62,umask=8 01 unc_m2hbm_prefcam_rxc_deallocs.squashed uncore memory UNC_M2HBM_PREFCAM_RxC_DEALLOCS.SQUASHED event=0x62,umask=1 01 unc_m2hbm_prefcam_rxc_occupancy uncore memory UNC_M2HBM_PREFCAM_RxC_OCCUPANCY event=0x60 01 unc_m2hbm_rxc_ad.inserts uncore memory AD Ingress (from CMS) : AD Ingress (from CMS) Allocations event=2,umask=1 01 unc_m2hbm_rxc_ad_inserts uncore memory AD Ingress (from CMS) : AD Ingress (from CMS) Allocations event=2,umask=1 01 unc_m2hbm_rxc_ad_occupancy uncore memory AD Ingress (from CMS) Occupancy event=3 01 unc_m2hbm_rxc_bl.inserts uncore memory BL Ingress (from CMS) : BL Ingress (from CMS) Allocations event=4,umask=1 01 Counts anytime a BL packet is added to Ingress unc_m2hbm_rxc_bl_inserts uncore memory BL Ingress (from CMS) : BL Ingress (from CMS) Allocations event=4,umask=1 01 Counts anytime a BL packet is added to Ingress unc_m2hbm_rxc_bl_occupancy uncore memory BL Ingress (from CMS) Occupancy event=5 01 unc_m2hbm_tgr_ad_credits uncore memory Number AD Ingress Credits event=0x2e 01 unc_m2hbm_tgr_bl_credits uncore memory Number BL Ingress Credits event=0x2f 01 unc_m2hbm_tracker_inserts.ch0 uncore memory Tracker Inserts : Channel 0 event=0x32,umask=0x104 01 unc_m2hbm_tracker_inserts.ch1 uncore memory Tracker Inserts : Channel 1 event=0x32,umask=0x204 01 unc_m2hbm_tracker_occupancy.ch0 uncore memory Tracker Occupancy : Channel 0 event=0x33,umask=1 01 unc_m2hbm_tracker_occupancy.ch1 uncore memory Tracker Occupancy : Channel 1 event=0x33,umask=2 01 unc_m2hbm_txc_ad.inserts uncore memory AD Egress (to CMS) : AD Egress (to CMS) Allocations event=6,umask=1 01 Counts anytime a AD packet is added to Egress unc_m2hbm_txc_ad_inserts uncore memory AD Egress (to CMS) : AD Egress (to CMS) Allocations event=6,umask=1 01 Counts anytime a AD packet is added to Egress unc_m2hbm_txc_ad_occupancy uncore memory AD Egress (to CMS) Occupancy event=7 01 unc_m2hbm_txc_bl.inserts_cms0 uncore memory BL Egress (to CMS) : Inserts - CMS0 - Near Side event=0xe,umask=0x101 01 Counts the number of BL transactions to CMS add port 0 unc_m2hbm_txc_bl.inserts_cms1 uncore memory BL Egress (to CMS) : Inserts - CMS1 - Far Side event=0xe,umask=0x201 01 Counts the number of BL transactions to CMS add port 1 unc_m2hbm_txc_bl_occupancy.all uncore memory BL Egress (to CMS) Occupancy : All event=0xf,umask=3 01 unc_m2hbm_txc_bl_occupancy.cms0 uncore memory BL Egress (to CMS) Occupancy : Common Mesh Stop - Near Side event=0xf,umask=1 01 unc_m2hbm_txc_bl_occupancy.cms1 uncore memory BL Egress (to CMS) Occupancy : Common Mesh Stop - Far Side event=0xf,umask=2 01 unc_m2hbm_wpq_flush.ch0 uncore memory WPQ Flush : Channel 0 event=0x42,umask=1 01 unc_m2hbm_wpq_flush.ch1 uncore memory WPQ Flush : Channel 1 event=0x42,umask=2 01 unc_m2hbm_wpq_no_reg_crd.chn0 uncore memory M2M and iMC WPQ Cycles w/Credits - Regular : Channel 0 event=0x37,umask=1 01 unc_m2hbm_wpq_no_reg_crd.chn1 uncore memory M2M and iMC WPQ Cycles w/Credits - Regular : Channel 1 event=0x37,umask=2 01 unc_m2hbm_wpq_no_spec_crd.chn0 uncore memory M2M and iMC WPQ Cycles w/Credits - Special : Channel 0 event=0x38,umask=1 01 unc_m2hbm_wpq_no_spec_crd.chn1 uncore memory M2M and iMC WPQ Cycles w/Credits - Special : Channel 1 event=0x38,umask=2 01 unc_m2hbm_wr_tracker_inserts.ch0 uncore memory Write Tracker Inserts : Channel 0 event=0x40,umask=1 01 unc_m2hbm_wr_tracker_inserts.ch1 uncore memory Write Tracker Inserts : Channel 1 event=0x40,umask=2 01 unc_m2hbm_wr_tracker_nonposted_inserts.ch0 uncore memory Write Tracker Non-Posted Inserts : Channel 0 event=0x4d,umask=1 01 unc_m2hbm_wr_tracker_nonposted_inserts.ch1 uncore memory Write Tracker Non-Posted Inserts : Channel 1 event=0x4d,umask=2 01 unc_m2hbm_wr_tracker_nonposted_occupancy.ch0 uncore memory Write Tracker Non-Posted Occupancy : Channel 0 event=0x4c,umask=1 01 unc_m2hbm_wr_tracker_nonposted_occupancy.ch1 uncore memory Write Tracker Non-Posted Occupancy : Channel 1 event=0x4c,umask=2 01 unc_m2hbm_wr_tracker_posted_inserts.ch0 uncore memory Write Tracker Posted Inserts : Channel 0 event=0x48,umask=1 01 unc_m2hbm_wr_tracker_posted_inserts.ch1 uncore memory Write Tracker Posted Inserts : Channel 1 event=0x48,umask=2 01 unc_m2hbm_wr_tracker_posted_occupancy.ch0 uncore memory Write Tracker Posted Occupancy : Channel 0 event=0x47,umask=1 01 unc_m2hbm_wr_tracker_posted_occupancy.ch1 uncore memory Write Tracker Posted Occupancy : Channel 1 event=0x47,umask=2 01 uncore_mchbm unc_mchbm_act_count.all uncore memory Activate due to read, write, underfill, or bypass event=2,umask=0xff 01 Counts the number of HBM Activate commands sent on this channel. Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_mchbm_act_count.rd uncore memory Activate due to read event=2,umask=0x11 01 Counts the number of HBM Activate commands sent on this channel. Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_mchbm_act_count.rd_pch0 uncore memory HBM Activate Count : Activate due to Read in PCH0 event=2,umask=1 01 Counts the number of HBM Activate commands sent on this channel. Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_mchbm_act_count.rd_pch1 uncore memory HBM Activate Count : Activate due to Read in PCH1 event=2,umask=0x10 01 Counts the number of HBM Activate commands sent on this channel. Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_mchbm_act_count.ufill uncore memory HBM Activate Count : Underfill Read transaction on Page Empty or Page Miss event=2,umask=0x44 01 Counts the number of HBM Activate commands sent on this channel. Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_mchbm_act_count.ufill_pch0 uncore memory HBM Activate Count event=2,umask=4 01 Counts the number of HBM Activate commands sent on this channel. Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_mchbm_act_count.ufill_pch1 uncore memory HBM Activate Count event=2,umask=0x40 01 Counts the number of HBM Activate commands sent on this channel. Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_mchbm_act_count.wr uncore memory Activate due to write event=2,umask=0x22 01 Counts the number of HBM Activate commands sent on this channel. Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_mchbm_act_count.wr_pch0 uncore memory HBM Activate Count : Activate due to Write in PCH0 event=2,umask=2 01 Counts the number of HBM Activate commands sent on this channel. Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_mchbm_act_count.wr_pch1 uncore memory HBM Activate Count : Activate due to Write in PCH1 event=2,umask=0x20 01 Counts the number of HBM Activate commands sent on this channel. Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_mchbm_cas_count.all uncore memory All CAS commands issued event=5,umask=0xff 01 unc_mchbm_cas_count.pch0 uncore memory Pseudo Channel 0 event=5,umask=0x40 01 HBM RD_CAS and WR_CAS Commands unc_mchbm_cas_count.pch1 uncore memory Pseudo Channel 1 event=5,umask=0x80 01 HBM RD_CAS and WR_CAS Commands unc_mchbm_cas_count.rd uncore memory Read CAS commands issued (regular and underfill) event=5,umask=0xcf 01 unc_mchbm_cas_count.rd_pre_reg uncore memory Regular read CAS commands with precharge event=5,umask=0xc2 01 unc_mchbm_cas_count.rd_pre_underfill uncore memory Underfill read CAS commands with precharge event=5,umask=0xc8 01 unc_mchbm_cas_count.rd_reg uncore memory Regular read CAS commands issued (does not include underfills) event=5,umask=0xc1 01 unc_mchbm_cas_count.rd_underfill uncore memory Underfill read CAS commands issued event=5,umask=0xc4 01 unc_mchbm_cas_count.wr uncore memory Write CAS commands issued event=5,umask=0xf0 01 unc_mchbm_cas_count.wr_nonpre uncore memory HBM RD_CAS and WR_CAS Commands. : HBM WR_CAS commands w/o auto-pre event=5,umask=0xd0 01 unc_mchbm_cas_count.wr_pre uncore memory Write CAS commands with precharge event=5,umask=0xe0 01 unc_mchbm_cas_issued_req_len.pch0 uncore memory Pseudo Channel 0 event=6,umask=0x40 01 unc_mchbm_cas_issued_req_len.pch1 uncore memory Pseudo Channel 1 event=6,umask=0x80 01 unc_mchbm_cas_issued_req_len.rd_32b uncore memory Read CAS Command in Interleaved Mode (32B) event=6,umask=0xc8 01 unc_mchbm_cas_issued_req_len.rd_64b uncore memory Read CAS Command in Regular Mode (64B) in Pseudochannel 0 event=6,umask=0xc1 01 unc_mchbm_cas_issued_req_len.rd_ufill_32b uncore memory Underfill Read CAS Command in Interleaved Mode (32B) event=6,umask=0xd0 01 unc_mchbm_cas_issued_req_len.rd_ufill_64b uncore memory Underfill Read CAS Command in Regular Mode (64B) in Pseudochannel 1 event=6,umask=0xc2 01 unc_mchbm_cas_issued_req_len.wr_32b uncore memory Write CAS Command in Interleaved Mode (32B) event=6,umask=0xe0 01 unc_mchbm_cas_issued_req_len.wr_64b uncore memory Write CAS Command in Regular Mode (64B) in Pseudochannel 0 event=6,umask=0xc4 01 unc_mchbm_clockticks uncore memory IMC Clockticks at DCLK frequency event=1,umask=1 01 unc_mchbm_hbm_preall.pch0 uncore memory HBM Precharge All Commands event=0x44,umask=1 01 Counts the number of times that the precharge all command was sent unc_mchbm_hbm_preall.pch1 uncore memory HBM Precharge All Commands event=0x44,umask=2 01 Counts the number of times that the precharge all command was sent unc_mchbm_hbm_pre_all uncore memory All Precharge Commands event=0x44,umask=3 01 Precharge All Commands: Counts the number of times that the precharge all command was sent unc_mchbm_hclockticks uncore memory IMC Clockticks at HCLK frequency event=1 01 unc_mchbm_pre_count.all uncore memory All precharge events event=3,umask=0xff 01 Counts the number of HBM Precharge commands sent on this channel unc_mchbm_pre_count.pgt uncore memory Precharge from MC page table event=3,umask=0x88 01 Counts the number of HBM Precharge commands sent on this channel unc_mchbm_pre_count.pgt_pch0 uncore memory HBM Precharge commands. : Precharges from Page Table event=3,umask=8 01 Counts the number of HBM Precharge commands sent on this channel. : Equivalent to PAGE_EMPTY unc_mchbm_pre_count.pgt_pch1 uncore memory HBM Precharge commands event=3,umask=0x80 01 Counts the number of HBM Precharge commands sent on this channel unc_mchbm_pre_count.rd uncore memory Precharge due to read on page miss event=3,umask=0x11 01 Counts the number of HBM Precharge commands sent on this channel unc_mchbm_pre_count.rd_pch0 uncore memory HBM Precharge commands. : Precharge due to read event=3,umask=1 01 Counts the number of HBM Precharge commands sent on this channel. : Precharge from read bank scheduler unc_mchbm_pre_count.rd_pch1 uncore memory HBM Precharge commands event=3,umask=0x10 01 Counts the number of HBM Precharge commands sent on this channel unc_mchbm_pre_count.ufill uncore memory HBM Precharge commands event=3,umask=0x44 01 Counts the number of HBM Precharge commands sent on this channel unc_mchbm_pre_count.ufill_pch0 uncore memory HBM Precharge commands event=3,umask=4 01 Counts the number of HBM Precharge commands sent on this channel unc_mchbm_pre_count.ufill_pch1 uncore memory HBM Precharge commands event=3,umask=0x40 01 Counts the number of HBM Precharge commands sent on this channel unc_mchbm_pre_count.wr uncore memory Precharge due to write on page miss event=3,umask=0x22 01 Counts the number of HBM Precharge commands sent on this channel unc_mchbm_pre_count.wr_pch0 uncore memory HBM Precharge commands. : Precharge due to write event=3,umask=2 01 Counts the number of HBM Precharge commands sent on this channel. : Precharge from write bank scheduler unc_mchbm_pre_count.wr_pch1 uncore memory HBM Precharge commands event=3,umask=0x20 01 Counts the number of HBM Precharge commands sent on this channel unc_mchbm_rdb_full uncore memory Counts the number of cycles where the read buffer has greater than UMASK elements. NOTE: Umask must be set to the maximum number of elements in the queue (24 entries for SPR) event=0x19 01 unc_mchbm_rdb_inserts uncore memory Counts the number of inserts into the read buffer event=0x17,umask=3 01 unc_mchbm_rdb_inserts.pch0 uncore memory Read Data Buffer Inserts event=0x17,umask=1 01 unc_mchbm_rdb_inserts.pch1 uncore memory Read Data Buffer Inserts event=0x17,umask=2 01 unc_mchbm_rdb_occupancy uncore memory Counts the number of elements in the read buffer per cycle event=0x1a 01 unc_mchbm_rpq_inserts.pch0 uncore memory Read Pending Queue Allocations event=0x10,umask=1 01 Read Pending Queue Allocations: Counts the number of allocations into the Read Pending Queue. This queue is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory. This includes both ISOCH and non-ISOCH requests unc_mchbm_rpq_inserts.pch1 uncore memory Read Pending Queue Allocations event=0x10,umask=2 01 Read Pending Queue Allocations: Counts the number of allocations into the Read Pending Queue. This queue is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory. This includes both ISOCH and non-ISOCH requests unc_mchbm_rpq_occupancy_pch0 uncore memory Read Pending Queue Occupancy event=0x80 01 Read Pending Queue Occupancy: Accumulates the occupancies of the Read Pending Queue each cycle. This can then be used to calculate both the average occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations). The RPQ is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory unc_mchbm_rpq_occupancy_pch1 uncore memory Read Pending Queue Occupancy event=0x81 01 Read Pending Queue Occupancy: Accumulates the occupancies of the Read Pending Queue each cycle. This can then be used to calculate both the average occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations). The RPQ is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory unc_mchbm_wpq_inserts.pch0 uncore memory Write Pending Queue Allocations event=0x20,umask=1 01 Write Pending Queue Allocations: Counts the number of allocations into the Write Pending Queue. This can then be used to calculate the average queuing latency (in conjunction with the WPQ occupancy count). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC. They deallocate after being issued. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC unc_mchbm_wpq_inserts.pch1 uncore memory Write Pending Queue Allocations event=0x20,umask=2 01 Write Pending Queue Allocations: Counts the number of allocations into the Write Pending Queue. This can then be used to calculate the average queuing latency (in conjunction with the WPQ occupancy count). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC. They deallocate after being issued. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC unc_mchbm_wpq_occupancy_pch0 uncore memory Write Pending Queue Occupancy event=0x82 01 Write Pending Queue Occupancy: Accumulates the occupancies of the Write Pending Queue each cycle. This can then be used to calculate both the average queue occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after being issued to memory. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC. This is not to be confused with actually performing the write. Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies. So, we provide filtering based on if the request has posted or not. By using the not posted filter, we can track how long writes spent in the iMC before completions were sent to the HA. The posted filter, on the other hand, provides information about how much queueing is actually happening in the iMC for writes before they are actually issued to memory. High average occupancies will generally coincide with high write major mode counts unc_mchbm_wpq_occupancy_pch1 uncore memory Write Pending Queue Occupancy event=0x83 01 Write Pending Queue Occupancy: Accumulates the occupancies of the Write Pending Queue each cycle. This can then be used to calculate both the average queue occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after being issued to memory. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC. This is not to be confused with actually performing the write. Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies. So, we provide filtering based on if the request has posted or not. By using the not posted filter, we can track how long writes spent in the iMC before completions were sent to the HA. The posted filter, on the other hand, provides information about how much queueing is actually happening in the iMC for writes before they are actually issued to memory. High average occupancies will generally coincide with high write major mode counts unc_mchbm_wpq_read_hit uncore memory Write Pending Queue CAM Match event=0x23 01 Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_mchbm_wpq_read_hit.pch0 uncore memory Write Pending Queue CAM Match event=0x23,umask=1 01 Write Pending Queue CAM Match: Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_mchbm_wpq_read_hit.pch1 uncore memory Write Pending Queue CAM Match event=0x23,umask=2 01 Write Pending Queue CAM Match: Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_mchbm_wpq_write_hit uncore memory Write Pending Queue CAM Match event=0x24 01 Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_mchbm_wpq_write_hit.pch0 uncore memory Write Pending Queue CAM Match event=0x24,umask=1 01 Write Pending Queue CAM Match: Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_mchbm_wpq_write_hit.pch1 uncore memory Write Pending Queue CAM Match event=0x24,umask=2 01 Write Pending Queue CAM Match: Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_m_act_count.all uncore memory Activate due to read, write, underfill, or bypass event=2,umask=0xff 01 DRAM Activate Count : Counts the number of DRAM Activate commands sent on this channel. Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_m_cas_count.all uncore memory All DRAM CAS commands issued event=5,umask=0xff 01 DRAM RD_CAS and WR_CAS Commands. : All DRAM Read and Write actions : DRAM RD_CAS and WR_CAS Commands : Counts the total number of DRAM CAS commands issued on this channel unc_m_cas_count.pch0 uncore memory DRAM RD_CAS and WR_CAS Commands. : Pseudo Channel 0 event=5,umask=0x40 01 DRAM RD_CAS and WR_CAS Commands. : Pseudo Channel 0 : DRAM RD_CAS and WR_CAS Commands unc_m_cas_count.pch1 uncore memory DRAM RD_CAS and WR_CAS Commands. : Pseudo Channel 1 event=5,umask=0x80 01 DRAM RD_CAS and WR_CAS Commands. : Pseudo Channel 1 : DRAM RD_CAS and WR_CAS Commands unc_m_cas_count.rd uncore memory All DRAM read CAS commands issued (including underfills) event=5,umask=0xcf 01 DRAM RD_CAS and WR_CAS Commands : Counts the total number of DRAM Read CAS commands issued on this channel. This includes underfills unc_m_cas_count.rd_pre_reg uncore memory DRAM RD_CAS and WR_CAS Commands event=5,umask=0xc2 01 DRAM RD_CAS and WR_CAS Commands. : DRAM RD_CAS and WR_CAS Commands unc_m_cas_count.rd_pre_underfill uncore memory DRAM RD_CAS and WR_CAS Commands event=5,umask=0xc8 01 DRAM RD_CAS and WR_CAS Commands. : DRAM RD_CAS and WR_CAS Commands unc_m_cas_count.rd_reg uncore memory All DRAM read CAS commands issued (does not include underfills) event=5,umask=0xc1 01 DRAM RD_CAS and WR_CAS Commands. : DRAM RD_CAS commands w/out auto-pre : DRAM RD_CAS and WR_CAS Commands : Counts the total number or DRAM Read CAS commands issued on this channel. This includes both regular RD CAS commands as well as those with implicit Precharge. We do not filter based on major mode, as RD_CAS is not issued during WMM (with the exception of underfills) unc_m_cas_count.rd_underfill uncore memory DRAM underfill read CAS commands issued event=5,umask=0xc4 01 DRAM RD_CAS and WR_CAS Commands. : Underfill Read Issued : DRAM RD_CAS and WR_CAS Commands unc_m_cas_count.wr uncore memory All DRAM write CAS commands issued event=5,umask=0xf0 01 DRAM RD_CAS and WR_CAS Commands : Counts the total number of DRAM Write CAS commands issued on this channel unc_m_cas_count.wr_nonpre uncore memory DRAM RD_CAS and WR_CAS Commands. : DRAM WR_CAS commands w/o auto-pre event=5,umask=0xd0 01 DRAM RD_CAS and WR_CAS Commands. : DRAM WR_CAS commands w/o auto-pre : DRAM RD_CAS and WR_CAS Commands unc_m_cas_count.wr_pre uncore memory DRAM RD_CAS and WR_CAS Commands event=5,umask=0xe0 01 DRAM RD_CAS and WR_CAS Commands. : DRAM RD_CAS and WR_CAS Commands unc_m_cas_issued_req_len.pch0 uncore memory Pseudo Channel 0 event=6,umask=0x40 01 unc_m_cas_issued_req_len.pch1 uncore memory Pseudo Channel 1 event=6,umask=0x80 01 unc_m_cas_issued_req_len.rd_32b uncore memory Read CAS Command in Interleaved Mode (32B) event=6,umask=0xc8 01 unc_m_cas_issued_req_len.rd_64b uncore memory Read CAS Command in Regular Mode (64B) in Pseudochannel 0 event=6,umask=0xc1 01 unc_m_cas_issued_req_len.rd_ufill_32b uncore memory Underfill Read CAS Command in Interleaved Mode (32B) event=6,umask=0xd0 01 unc_m_cas_issued_req_len.rd_ufill_64b uncore memory Underfill Read CAS Command in Regular Mode (64B) in Pseudochannel 1 event=6,umask=0xc2 01 unc_m_cas_issued_req_len.wr_32b uncore memory Write CAS Command in Interleaved Mode (32B) event=6,umask=0xe0 01 unc_m_cas_issued_req_len.wr_64b uncore memory Write CAS Command in Regular Mode (64B) in Pseudochannel 0 event=6,umask=0xc4 01 unc_m_clockticks uncore memory IMC Clockticks at DCLK frequency event=1,umask=1 01 Number of DRAM DCLK clock cycles while the event is enabled unc_m_dram_pre_all uncore memory DRAM Precharge All Commands event=0x44,umask=3 01 DRAM Precharge All Commands : Counts the number of times that the precharge all command was sent unc_m_hclockticks uncore memory IMC Clockticks at HCLK frequency event=1 01 Number of DRAM HCLK clock cycles while the event is enabled unc_m_pcls.rd uncore memory UNC_M_PCLS.RD event=0xa0,umask=5 01 unc_m_pcls.total uncore memory UNC_M_PCLS.TOTAL event=0xa0,umask=0xf 01 unc_m_pcls.wr uncore memory UNC_M_PCLS.WR event=0xa0,umask=0xa 01 unc_m_pmm_rpq_inserts uncore memory PMM Read Pending Queue inserts event=0xe3 01 Counts number of read requests allocated in the PMM Read Pending Queue unc_m_pmm_rpq_occupancy.all_sch0 uncore memory PMM Read Pending Queue occupancy event=0xe0,umask=1 01 Accumulates the per cycle occupancy of the PMM Read Pending Queue unc_m_pmm_rpq_occupancy.all_sch1 uncore memory PMM Read Pending Queue occupancy event=0xe0,umask=2 01 Accumulates the per cycle occupancy of the PMM Read Pending Queue unc_m_pmm_rpq_occupancy.gnt_wait_sch0 uncore memory PMM Read Pending Queue Occupancy event=0xe0,umask=0x10 01 PMM Read Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Read Pending Queue unc_m_pmm_rpq_occupancy.gnt_wait_sch1 uncore memory PMM Read Pending Queue Occupancy event=0xe0,umask=0x20 01 PMM Read Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Read Pending Queue unc_m_pmm_rpq_occupancy.no_gnt_sch0 uncore memory PMM Read Pending Queue Occupancy event=0xe0,umask=4 01 Accumulates the per cycle occupancy of the PMM Read Pending Queue unc_m_pmm_rpq_occupancy.no_gnt_sch1 uncore memory PMM Read Pending Queue Occupancy event=0xe0,umask=8 01 Accumulates the per cycle occupancy of the PMM Read Pending Queue unc_m_pmm_wpq_cycles_ne uncore memory PMM (for IXP) Write Queue Cycles Not Empty event=0xe5 01 unc_m_pmm_wpq_inserts uncore memory PMM Write Pending Queue inserts event=0xe7 01 Counts number of write requests allocated in the PMM Write Pending Queue unc_m_pmm_wpq_occupancy.all uncore memory PMM Write Pending Queue Occupancy event=0xe4,umask=3 01 PMM Write Pending Queue Occupancy : Accumulates the per cycle occupancy of the Write Pending Queue to the PMM DIMM unc_m_pmm_wpq_occupancy.all_sch0 uncore memory PMM Write Pending Queue Occupancy event=0xe4,umask=1 01 PMM Write Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Write Pending Queue unc_m_pmm_wpq_occupancy.all_sch1 uncore memory PMM Write Pending Queue Occupancy event=0xe4,umask=2 01 PMM Write Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Write Pending Queue unc_m_pmm_wpq_occupancy.cas uncore memory PMM (for IXP) Write Pending Queue Occupancy event=0xe4,umask=0xc 01 PMM (for IXP) Write Pending Queue Occupancy : Accumulates the per cycle occupancy of the Write Pending Queue to the IXP DIMM unc_m_pmm_wpq_occupancy.pwr uncore memory PMM (for IXP) Write Pending Queue Occupancy event=0xe4,umask=0x30 01 PMM (for IXP) Write Pending Queue Occupancy : Accumulates the per cycle occupancy of the Write Pending Queue to the IXP DIMM unc_m_power_channel_ppd uncore memory Channel PPD Cycles event=0x85 01 Channel PPD Cycles : Number of cycles when all the ranks in the channel are in PPD mode. If IBT=off is enabled, then this can be used to count those cycles. If it is not enabled, then this can count the number of cycles when that could have been taken advantage of unc_m_power_cke_cycles.low_0 uncore memory CKE_ON_CYCLES by Rank : DIMM ID event=0x47,umask=1 01 CKE_ON_CYCLES by Rank : DIMM ID : Number of cycles spent in CKE ON mode. The filter allows you to select a rank to monitor. If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation. Multiple counters will need to be used to track multiple ranks simultaneously. There is no distinction between the different CKE modes (APD, PPDS, PPDF). This can be determined based on the system programming. These events should commonly be used with Invert to get the number of cycles in power saving mode. Edge Detect is also useful here. Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary) unc_m_power_cke_cycles.low_1 uncore memory CKE_ON_CYCLES by Rank : DIMM ID event=0x47,umask=2 01 CKE_ON_CYCLES by Rank : DIMM ID : Number of cycles spent in CKE ON mode. The filter allows you to select a rank to monitor. If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation. Multiple counters will need to be used to track multiple ranks simultaneously. There is no distinction between the different CKE modes (APD, PPDS, PPDF). This can be determined based on the system programming. These events should commonly be used with Invert to get the number of cycles in power saving mode. Edge Detect is also useful here. Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary) unc_m_power_cke_cycles.low_2 uncore memory CKE_ON_CYCLES by Rank : DIMM ID event=0x47,umask=4 01 CKE_ON_CYCLES by Rank : DIMM ID : Number of cycles spent in CKE ON mode. The filter allows you to select a rank to monitor. If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation. Multiple counters will need to be used to track multiple ranks simultaneously. There is no distinction between the different CKE modes (APD, PPDS, PPDF). This can be determined based on the system programming. These events should commonly be used with Invert to get the number of cycles in power saving mode. Edge Detect is also useful here. Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary) unc_m_power_cke_cycles.low_3 uncore memory CKE_ON_CYCLES by Rank : DIMM ID event=0x47,umask=8 01 CKE_ON_CYCLES by Rank : DIMM ID : Number of cycles spent in CKE ON mode. The filter allows you to select a rank to monitor. If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation. Multiple counters will need to be used to track multiple ranks simultaneously. There is no distinction between the different CKE modes (APD, PPDS, PPDF). This can be determined based on the system programming. These events should commonly be used with Invert to get the number of cycles in power saving mode. Edge Detect is also useful here. Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary) unc_m_power_crit_throttle_cycles.slot0 uncore memory Throttle Cycles for Rank 0 event=0x86,umask=1 01 Throttle Cycles for Rank 0 : Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1. : Thermal throttling is performed per DIMM. We support 3 DIMMs per channel. This ID allows us to filter by ID unc_m_power_crit_throttle_cycles.slot1 uncore memory Throttle Cycles for Rank 0 event=0x86,umask=2 01 Throttle Cycles for Rank 0 : Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1 unc_m_power_self_refresh uncore memory Clock-Enabled Self-Refresh event=0x43 01 Clock-Enabled Self-Refresh : Counts the number of cycles when the iMC is in self-refresh and the iMC still has a clock. This happens in some package C-states. For example, the PCU may ask the iMC to enter self-refresh even though some of the cores are still processing. One use of this is for Monroe technology. Self-refresh is required during package C3 and C6, but there is no clock in the iMC at this time, so it is not possible to count these cases unc_m_pre_count.all uncore memory Precharge due to read, write, underfill, or PGT event=3,umask=0xff 01 DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.pgt uncore memory DRAM Precharge commands event=3,umask=0x88 01 DRAM Precharge commands. Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.pgt_pch0 uncore memory DRAM Precharge commands. : Precharges from Page Table event=3,umask=8 01 DRAM Precharge commands. : Precharges from Page Table : Counts the number of DRAM Precharge commands sent on this channel. : Equivalent to PAGE_EMPTY unc_m_pre_count.pgt_pch1 uncore memory DRAM Precharge commands event=3,umask=0x80 01 DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.rd uncore memory Precharge due to read on page miss event=3,umask=0x11 01 DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.rd_pch0 uncore memory DRAM Precharge commands. : Precharge due to read event=3,umask=1 01 DRAM Precharge commands. : Precharge due to read : Counts the number of DRAM Precharge commands sent on this channel. : Precharge from read bank scheduler unc_m_pre_count.rd_pch1 uncore memory DRAM Precharge commands event=3,umask=0x10 01 DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.ufill uncore memory DRAM Precharge commands event=3,umask=0x44 01 DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.ufill_pch0 uncore memory DRAM Precharge commands event=3,umask=4 01 DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.ufill_pch1 uncore memory DRAM Precharge commands event=3,umask=0x40 01 DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.wr uncore memory Precharge due to write on page miss event=3,umask=0x22 01 DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.wr_pch0 uncore memory DRAM Precharge commands. : Precharge due to write event=3,umask=2 01 DRAM Precharge commands. : Precharge due to write : Counts the number of DRAM Precharge commands sent on this channel. : Precharge from write bank scheduler unc_m_pre_count.wr_pch1 uncore memory DRAM Precharge commands event=3,umask=0x20 01 DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channel unc_m_rdb_full uncore memory Counts the number of cycles where the read buffer has greater than UMASK elements. This includes reads to both DDR and PMEM. NOTE: Umask must be set to the maximum number of elements in the queue (24 entries for SPR) event=0x19 01 unc_m_rdb_inserts uncore memory Counts the number of inserts into the read buffer destined for DDR. Does not count reads destined for PMEM event=0x17,umask=3 01 unc_m_rdb_inserts.pch0 uncore memory Read Data Buffer Inserts event=0x17,umask=1 01 unc_m_rdb_inserts.pch1 uncore memory Read Data Buffer Inserts event=0x17,umask=2 01 unc_m_rdb_ne uncore memory Counts the number of cycles where there's at least one element in the read buffer. This includes reads to both DDR and PMEM event=0x18,umask=3 01 unc_m_rdb_ne.pch0 uncore memory Read Data Buffer Not Empty event=0x18,umask=1 01 unc_m_rdb_ne.pch1 uncore memory Read Data Buffer Not Empty event=0x18,umask=2 01 unc_m_rdb_not_empty uncore memory Counts the number of cycles where there's at least one element in the read buffer. This includes reads to both DDR and PMEM event=0x18,umask=3 01 unc_m_rdb_occupancy uncore memory Counts the number of elements in the read buffer, including reads to both DDR and PMEM event=0x1a 01 unc_m_rpq_inserts.pch0 uncore memory Read Pending Queue Allocations event=0x10,umask=1 01 Read Pending Queue Allocations : Counts the number of allocations into the Read Pending Queue. This queue is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory. This includes both ISOCH and non-ISOCH requests unc_m_rpq_inserts.pch1 uncore memory Read Pending Queue Allocations event=0x10,umask=2 01 Read Pending Queue Allocations : Counts the number of allocations into the Read Pending Queue. This queue is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory. This includes both ISOCH and non-ISOCH requests unc_m_rpq_occupancy_pch0 uncore memory Read Pending Queue Occupancy event=0x80 01 Read Pending Queue Occupancy : Accumulates the occupancies of the Read Pending Queue each cycle. This can then be used to calculate both the average occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations). The RPQ is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory unc_m_rpq_occupancy_pch1 uncore memory Read Pending Queue Occupancy event=0x81 01 Read Pending Queue Occupancy : Accumulates the occupancies of the Read Pending Queue each cycle. This can then be used to calculate both the average occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations). The RPQ is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory unc_m_sb_accesses.accepts uncore memory Scoreboard accepts event=0xd2,umask=5 01 unc_m_sb_accesses.fm_rd_cmps uncore memory Scoreboard Accesses : Write Accepts event=0xd2,umask=0x40 01 unc_m_sb_accesses.fm_wr_cmps uncore memory Scoreboard Accesses : Write Rejects event=0xd2,umask=0x80 01 unc_m_sb_accesses.nm_rd_cmps uncore memory Scoreboard Accesses : FM read completions event=0xd2,umask=0x10 01 unc_m_sb_accesses.nm_wr_cmps uncore memory Scoreboard Accesses : FM write completions event=0xd2,umask=0x20 01 unc_m_sb_accesses.rd_accepts uncore memory Scoreboard Accesses : Read Accepts event=0xd2,umask=1 01 unc_m_sb_accesses.rd_rejects uncore memory Scoreboard Accesses : Read Rejects event=0xd2,umask=2 01 unc_m_sb_accesses.rejects uncore memory Scoreboard rejects event=0xd2,umask=0xa 01 unc_m_sb_accesses.wr_accepts uncore memory Scoreboard Accesses : NM read completions event=0xd2,umask=4 01 unc_m_sb_accesses.wr_rejects uncore memory Scoreboard Accesses : NM write completions event=0xd2,umask=8 01 unc_m_sb_canary.alloc uncore memory : Alloc event=0xd9,umask=1 01 unc_m_sb_canary.dealloc uncore memory : Dealloc event=0xd9,umask=2 01 unc_m_sb_canary.fm_rd_starved uncore memory : Near Mem Write Starved event=0xd9,umask=0x20 01 unc_m_sb_canary.fm_tgr_wr_starved uncore memory : Far Mem Write Starved event=0xd9,umask=0x80 01 unc_m_sb_canary.fm_wr_starved uncore memory : Far Mem Read Starved event=0xd9,umask=0x40 01 unc_m_sb_canary.nm_rd_starved uncore memory : Valid event=0xd9,umask=8 01 unc_m_sb_canary.nm_wr_starved uncore memory : Near Mem Read Starved event=0xd9,umask=0x10 01 unc_m_sb_canary.vld uncore memory : Reject event=0xd9,umask=4 01 unc_m_sb_inserts.block_rds uncore memory Scoreboard Inserts : Block region reads event=0xd6,umask=0x10 01 unc_m_sb_inserts.block_wrs uncore memory Scoreboard Inserts : Block region writes event=0xd6,umask=0x20 01 unc_m_sb_inserts.pmm_rds uncore memory Scoreboard Inserts : Persistent Mem reads event=0xd6,umask=4 01 unc_m_sb_inserts.pmm_wrs uncore memory Scoreboard Inserts : Persistent Mem writes event=0xd6,umask=8 01 unc_m_sb_inserts.rds uncore memory Scoreboard Inserts : Reads event=0xd6,umask=1 01 unc_m_sb_inserts.wrs uncore memory Scoreboard Inserts : Writes event=0xd6,umask=2 01 unc_m_sb_occupancy.block_rds uncore memory Scoreboard Occupancy : Block region reads event=0xd5,umask=0x20 01 unc_m_sb_occupancy.block_wrs uncore memory Scoreboard Occupancy : Block region writes event=0xd5,umask=0x40 01 unc_m_sb_occupancy.pmm_rds uncore memory Scoreboard Occupancy : Persistent Mem reads event=0xd5,umask=4 01 unc_m_sb_occupancy.pmm_wrs uncore memory Scoreboard Occupancy : Persistent Mem writes event=0xd5,umask=8 01 unc_m_sb_occupancy.rds uncore memory Scoreboard Occupancy : Reads event=0xd5,umask=1 01 unc_m_sb_pref_inserts.all uncore memory Scoreboard Prefetch Inserts : All event=0xda,umask=1 01 unc_m_sb_pref_inserts.ddr uncore memory Scoreboard Prefetch Inserts : DDR4 event=0xda,umask=2 01 unc_m_sb_pref_inserts.pmm uncore memory Scoreboard Prefetch Inserts : PMM event=0xda,umask=4 01 unc_m_sb_pref_occupancy.all uncore memory Scoreboard Prefetch Occupancy : All event=0xdb,umask=1 01 unc_m_sb_pref_occupancy.ddr uncore memory Scoreboard Prefetch Occupancy : DDR4 event=0xdb,umask=2 01 unc_m_sb_pref_occupancy.pmm uncore memory Scoreboard Prefetch Occupancy : Persistent Mem event=0xdb,umask=4 01 unc_m_sb_reject.canary uncore memory Number of Scoreboard Requests Rejected event=0xd4,umask=8 01 unc_m_sb_reject.ddr_early_cmp uncore memory Number of Scoreboard Requests Rejected event=0xd4,umask=0x20 01 unc_m_sb_reject.fm_addr_cnflt uncore memory Number of Scoreboard Requests Rejected : FM requests rejected due to full address conflict event=0xd4,umask=2 01 unc_m_sb_reject.nm_set_cnflt uncore memory Number of Scoreboard Requests Rejected : NM requests rejected due to set conflict event=0xd4,umask=1 01 unc_m_sb_reject.patrol_set_cnflt uncore memory Number of Scoreboard Requests Rejected : Patrol requests rejected due to set conflict event=0xd4,umask=4 01 unc_m_sb_strv_alloc.fm_rd uncore memory : Far Mem Read - Set event=0xd7,umask=2 01 unc_m_sb_strv_alloc.fm_tgr uncore memory : Near Mem Read - Clear event=0xd7,umask=0x10 01 unc_m_sb_strv_alloc.fm_wr uncore memory : Far Mem Write - Set event=0xd7,umask=8 01 unc_m_sb_strv_alloc.nm_rd uncore memory : Near Mem Read - Set event=0xd7,umask=1 01 unc_m_sb_strv_alloc.nm_wr uncore memory : Near Mem Write - Set event=0xd7,umask=4 01 unc_m_sb_strv_dealloc.fm_rd uncore memory : Far Mem Read - Set event=0xde,umask=2 01 unc_m_sb_strv_dealloc.fm_tgr uncore memory : Near Mem Read - Clear event=0xde,umask=0x10 01 unc_m_sb_strv_dealloc.fm_wr uncore memory : Far Mem Write - Set event=0xde,umask=8 01 unc_m_sb_strv_dealloc.nm_rd uncore memory : Near Mem Read - Set event=0xde,umask=1 01 unc_m_sb_strv_dealloc.nm_wr uncore memory : Near Mem Write - Set event=0xde,umask=4 01 unc_m_sb_strv_occ.fm_rd uncore memory : Far Mem Read event=0xd8,umask=2 01 unc_m_sb_strv_occ.fm_tgr uncore memory : Near Mem Read - Clear event=0xd8,umask=0x10 01 unc_m_sb_strv_occ.fm_wr uncore memory : Far Mem Write event=0xd8,umask=8 01 unc_m_sb_strv_occ.nm_rd uncore memory : Near Mem Read event=0xd8,umask=1 01 unc_m_sb_strv_occ.nm_wr uncore memory : Near Mem Write event=0xd8,umask=4 01 unc_m_tagchk.hit uncore memory 2LM Tag check hit in near memory cache (DDR4) event=0xd3,umask=1 01 unc_m_tagchk.miss_clean uncore memory 2LM Tag check miss, no data at this line event=0xd3,umask=2 01 unc_m_tagchk.miss_dirty uncore memory 2LM Tag check miss, existing data may be evicted to PMM event=0xd3,umask=4 01 unc_m_tagchk.nm_rd_hit uncore memory 2LM Tag check hit due to memory read event=0xd3,umask=8 01 unc_m_tagchk.nm_wr_hit uncore memory 2LM Tag check hit due to memory write event=0xd3,umask=0x10 01 unc_m_wpq_inserts.pch0 uncore memory Write Pending Queue Allocations event=0x20,umask=1 01 Write Pending Queue Allocations : Counts the number of allocations into the Write Pending Queue. This can then be used to calculate the average queuing latency (in conjunction with the WPQ occupancy count). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC. They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC unc_m_wpq_inserts.pch1 uncore memory Write Pending Queue Allocations event=0x20,umask=2 01 Write Pending Queue Allocations : Counts the number of allocations into the Write Pending Queue. This can then be used to calculate the average queuing latency (in conjunction with the WPQ occupancy count). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC. They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC unc_m_wpq_occupancy_pch0 uncore memory Write Pending Queue Occupancy event=0x82 01 Write Pending Queue Occupancy : Accumulates the occupancies of the Write Pending Queue each cycle. This can then be used to calculate both the average queue occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC. This is not to be confused with actually performing the write to DRAM. Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies. So, we provide filtering based on if the request has posted or not. By using the not posted filter, we can track how long writes spent in the iMC before completions were sent to the HA. The posted filter, on the other hand, provides information about how much queueing is actually happening in the iMC for writes before they are actually issued to memory. High average occupancies will generally coincide with high write major mode counts unc_m_wpq_occupancy_pch1 uncore memory Write Pending Queue Occupancy event=0x83 01 Write Pending Queue Occupancy : Accumulates the occupancies of the Write Pending Queue each cycle. This can then be used to calculate both the average queue occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC. This is not to be confused with actually performing the write to DRAM. Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies. So, we provide filtering based on if the request has posted or not. By using the not posted filter, we can track how long writes spent in the iMC before completions were sent to the HA. The posted filter, on the other hand, provides information about how much queueing is actually happening in the iMC for writes before they are actually issued to memory. High average occupancies will generally coincide with high write major mode counts unc_p_clockticks uncore power PCU PCLK Clockticks event=1 01 Number of PCU PCLK Clock cycles while the event is enabled unc_p_fivr_ps_ps0_cycles uncore power Phase Shed 0 Cycles event=0x75 01 Phase Shed 0 Cycles : Cycles spent in phase-shedding power state 0 unc_p_fivr_ps_ps1_cycles uncore power Phase Shed 1 Cycles event=0x76 01 Phase Shed 1 Cycles : Cycles spent in phase-shedding power state 1 unc_p_fivr_ps_ps2_cycles uncore power Phase Shed 2 Cycles event=0x77 01 Phase Shed 2 Cycles : Cycles spent in phase-shedding power state 2 unc_p_fivr_ps_ps3_cycles uncore power Phase Shed 3 Cycles event=0x78 01 Phase Shed 3 Cycles : Cycles spent in phase-shedding power state 3 unc_p_freq_clip_avx256 uncore power AVX256 Frequency Clipping event=0x49 01 unc_p_freq_clip_avx512 uncore power AVX512 Frequency Clipping event=0x4a 01 unc_p_freq_max_limit_thermal_cycles uncore power Thermal Strongest Upper Limit Cycles event=4 01 Thermal Strongest Upper Limit Cycles : Number of cycles any frequency is reduced due to a thermal limit. Count only if throttling is occurring unc_p_freq_max_power_cycles uncore power Power Strongest Upper Limit Cycles event=5 01 Power Strongest Upper Limit Cycles : Counts the number of cycles when power is the upper limit on frequency unc_p_freq_min_io_p_cycles uncore power IO P Limit Strongest Lower Limit Cycles event=0x73 01 IO P Limit Strongest Lower Limit Cycles : Counts the number of cycles when IO P Limit is preventing us from dropping the frequency lower. This algorithm monitors the needs to the IO subsystem on both local and remote sockets and will maintain a frequency high enough to maintain good IO BW. This is necessary for when all the IA cores on a socket are idle but a user still would like to maintain high IO Bandwidth unc_p_freq_trans_cycles uncore power Cycles spent changing Frequency event=0x74 01 Cycles spent changing Frequency : Counts the number of cycles when the system is changing frequency. This can not be filtered by thread ID. One can also use it with the occupancy counter that monitors number of threads in C0 to estimate the performance impact that frequency transitions had on the system unc_p_memory_phase_shedding_cycles uncore power Memory Phase Shedding Cycles event=0x2f 01 Memory Phase Shedding Cycles : Counts the number of cycles that the PCU has triggered memory phase shedding. This is a mode that can be run in the iMC physicals that saves power at the expense of additional latency unc_p_pkg_residency_c0_cycles uncore power Package C State Residency - C0 event=0x2a 01 Package C State Residency - C0 : Counts the number of cycles when the package was in C0. This event can be used in conjunction with edge detect to count C0 entrances (or exits using invert). Residency events do not include transition times unc_p_pkg_residency_c2e_cycles uncore power Package C State Residency - C2E event=0x2b 01 Package C State Residency - C2E : Counts the number of cycles when the package was in C2E. This event can be used in conjunction with edge detect to count C2E entrances (or exits using invert). Residency events do not include transition times unc_p_pkg_residency_c6_cycles uncore power Package C State Residency - C6 event=0x2d 01 Package C State Residency - C6 : Counts the number of cycles when the package was in C6. This event can be used in conjunction with edge detect to count C6 entrances (or exits using invert). Residency events do not include transition times unc_p_pmax_throttled_cycles uncore power UNC_P_PMAX_THROTTLED_CYCLES event=6 01 unc_p_power_state_occupancy_cores_c0 uncore power Number of cores in C0 event=0x35 01 Number of cores in C0 : This is an occupancy event that tracks the number of cores that are in the chosen C-State. It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details unc_p_power_state_occupancy_cores_c3 uncore power Number of cores in C3 event=0x36 01 Number of cores in C3 : This is an occupancy event that tracks the number of cores that are in the chosen C-State. It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details unc_p_power_state_occupancy_cores_c6 uncore power Number of cores in C6 event=0x37 01 Number of cores in C6 : This is an occupancy event that tracks the number of cores that are in the chosen C-State. It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details unc_p_prochot_external_cycles uncore power External Prochot event=0xa 01 External Prochot : Counts the number of cycles that we are in external PROCHOT mode. This mode is triggered when a sensor off the die determines that something off-die (like DRAM) is too hot and must throttle to avoid damaging the chip unc_p_prochot_internal_cycles uncore power Internal Prochot event=9 01 Internal Prochot : Counts the number of cycles that we are in Internal PROCHOT mode. This mode is triggered when a sensor on the die determines that we are too hot and must throttle to avoid damaging the chip unc_p_total_transition_cycles uncore power Total Core C State Transition Cycles event=0x72 01 Total Core C State Transition Cycles : Number of cycles spent performing core C state transitions across all cores core_reject_l2q.all cache Requests rejected by the L2Q event=0x31,period=200003 00 Counts the number of demand and L1 prefetcher requests rejected by the L2Q due to a full or nearly full condition which likely indicates back pressure from L2Q. It also counts requests that would have gone directly to the XQ, but are rejected due to a full or nearly full condition, indicating back pressure from the IDI link. The L2Q may also reject transactions from a core to ensure fairness between cores, or to delay a core's dirty eviction when the address conflicts with incoming external snoops dl1.dirty_eviction cache L1 Cache evictions for dirty data event=0x51,period=200003,umask=1 00 Counts when a modified (dirty) cache line is evicted from the data L1 cache and needs to be written back to memory. No count will occur if the evicted line is clean, and hence does not require a writeback fetch_stall.icache_fill_pending_cycles cache Cycles code-fetch stalled due to an outstanding ICache miss event=0x86,period=200003,umask=2 00 Counts cycles that fetch is stalled due to an outstanding ICache miss. That is, the decoder queue is able to accept bytes, but the fetch unit is unable to provide bytes due to an ICache miss. Note: this event is not the same as the total number of cycles spent retrieving instruction cache lines from the memory hierarchy l2_reject_xq.all cache Requests rejected by the XQ event=0x30,period=200003 00 Counts the number of demand and prefetch transactions that the L2 XQ rejects due to a full or near full condition which likely indicates back pressure from the intra-die interconnect (IDI) fabric. The XQ may reject transactions from the L2Q (non-cacheable requests), L2 misses and L2 write-back victims longest_lat_cache.miss cache L2 cache request misses event=0x2e,period=200003,umask=0x41 00 Counts memory requests originating from the core that miss in the L2 cache longest_lat_cache.reference cache L2 cache requests event=0x2e,period=200003,umask=0x4f 00 Counts memory requests originating from the core that reference a cache line in the L2 cache mem_load_uops_retired.dram_hit cache Loads retired that came from DRAM (Precise event capable) Supports address when precise (Must be precise) event=0xd1,period=200003,umask=0x80 00 Counts memory load uops retired where the data is retrieved from DRAM. Event is counted at retirement, so the speculative loads are ignored. A memory load can hit (or miss) the L1 cache, hit (or miss) the L2 cache, hit DRAM, hit in the WCB or receive a HITM response Supports address when precise (Must be precise) mem_load_uops_retired.hitm cache Memory uop retired where cross core or cross module HITM occurred (Precise event capable) Supports address when precise (Must be precise) event=0xd1,period=200003,umask=0x20 00 Counts load uops retired where the cache line containing the data was in the modified state of another core or modules cache (HITM). More specifically, this means that when the load address was checked by other caching agents (typically another processor) in the system, one of those caching agents indicated that they had a dirty copy of the data. Loads that obtain a HITM response incur greater latency than most is typical for a load. In addition, since HITM indicates that some other processor had this data in its cache, it implies that the data was shared between processors, or potentially was a lock or semaphore value. This event is useful for locating sharing, false sharing, and contended locks Supports address when precise (Must be precise) mem_load_uops_retired.l1_hit cache Load uops retired that hit L1 data cache (Precise event capable) Supports address when precise (Must be precise) event=0xd1,period=200003,umask=1 00 Counts load uops retired that hit the L1 data cache Supports address when precise (Must be precise) mem_load_uops_retired.l1_miss cache Load uops retired that missed L1 data cache (Precise event capable) Supports address when precise (Must be precise) event=0xd1,period=200003,umask=8 00 Counts load uops retired that miss the L1 data cache Supports address when precise (Must be precise) mem_load_uops_retired.l2_hit cache Load uops retired that hit L2 (Precise event capable) Supports address when precise (Must be precise) event=0xd1,period=200003,umask=2 00 Counts load uops retired that hit in the L2 cache Supports address when precise (Must be precise) mem_load_uops_retired.l2_miss cache Load uops retired that missed L2 (Precise event capable) Supports address when precise (Must be precise) event=0xd1,period=200003,umask=0x10 00 Counts load uops retired that miss in the L2 cache Supports address when precise (Must be precise) mem_load_uops_retired.wcb_hit cache Loads retired that hit WCB (Precise event capable) Supports address when precise (Must be precise) event=0xd1,period=200003,umask=0x40 00 Counts memory load uops retired where the data is retrieved from the WCB (or fill buffer), indicating that the load found its data while that data was in the process of being brought into the L1 cache. Typically a load will receive this indication when some other load or prefetch missed the L1 cache and was in the process of retrieving the cache line containing the data, but that process had not yet finished (and written the data back to the cache). For example, consider load X and Y, both referencing the same cache line that is not in the L1 cache. If load X misses cache first, it obtains and WCB (or fill buffer) and begins the process of requesting the data. When load Y requests the data, it will either hit the WCB, or the L1 cache, depending on exactly what time the request to Y occurs Supports address when precise (Must be precise) mem_uops_retired.all cache Memory uops retired (Precise event capable) Supports address when precise (Must be precise) event=0xd0,period=200003,umask=0x83 00 Counts the number of memory uops retired that is either a loads or a store or both Supports address when precise (Must be precise) mem_uops_retired.all_loads cache Load uops retired (Precise event capable) Supports address when precise (Must be precise) event=0xd0,period=200003,umask=0x81 00 Counts the number of load uops retired Supports address when precise (Must be precise) mem_uops_retired.all_stores cache Store uops retired (Precise event capable) Supports address when precise (Must be precise) event=0xd0,period=200003,umask=0x82 00 Counts the number of store uops retired Supports address when precise (Must be precise) mem_uops_retired.lock_loads cache Locked load uops retired (Precise event capable) Supports address when precise (Must be precise) event=0xd0,period=200003,umask=0x21 00 Counts locked memory uops retired. This includes regular locks and bus locks. (To specifically count bus locks only, see the Offcore response event.) A locked access is one with a lock prefix, or an exchange to memory. See the SDM for a complete description of which memory load accesses are locks Supports address when precise (Must be precise) mem_uops_retired.split cache Memory uops retired that split a cache-line (Precise event capable) Supports address when precise (Must be precise) event=0xd0,period=200003,umask=0x43 00 Counts memory uops retired where the data requested spans a 64 byte cache line boundary Supports address when precise (Must be precise) mem_uops_retired.split_loads cache Load uops retired that split a cache-line (Precise event capable) Supports address when precise (Must be precise) event=0xd0,period=200003,umask=0x41 00 Counts load uops retired where the data requested spans a 64 byte cache line boundary Supports address when precise (Must be precise) mem_uops_retired.split_stores cache Stores uops retired that split a cache-line (Precise event capable) Supports address when precise (Must be precise) event=0xd0,period=200003,umask=0x42 00 Counts store uops retired where the data requested spans a 64 byte cache line boundary Supports address when precise (Must be precise) offcore_response cache Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) event=0xb7,period=100007,umask=1 00 offcore_response.any_data_rd.l2_hit cache Counts data reads (demand & prefetch) that hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000043091 00 Counts data reads (demand & prefetch) that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_data_rd.l2_miss.any cache Counts data reads (demand & prefetch) that miss the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x3600003091 00 Counts data reads (demand & prefetch) that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_data_rd.l2_miss.hitm_other_core cache Counts data reads (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000003091 00 Counts data reads (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_data_rd.l2_miss.hit_other_core_no_fwd cache Counts data reads (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x0400003091 00 Counts data reads (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_data_rd.l2_miss.snoop_miss_or_no_snoop_needed cache Counts data reads (demand & prefetch) that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200003091 00 Counts data reads (demand & prefetch) that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_pf_data_rd.l2_hit cache Counts data reads generated by L1 or L2 prefetchers that hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000043010 00 Counts data reads generated by L1 or L2 prefetchers that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_pf_data_rd.l2_miss.any cache Counts data reads generated by L1 or L2 prefetchers that miss the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x3600003010 00 Counts data reads generated by L1 or L2 prefetchers that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_pf_data_rd.l2_miss.hitm_other_core cache Counts data reads generated by L1 or L2 prefetchers that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000003010 00 Counts data reads generated by L1 or L2 prefetchers that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_pf_data_rd.l2_miss.hit_other_core_no_fwd cache Counts data reads generated by L1 or L2 prefetchers that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x0400003010 00 Counts data reads generated by L1 or L2 prefetchers that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_pf_data_rd.l2_miss.snoop_miss_or_no_snoop_needed cache Counts data reads generated by L1 or L2 prefetchers that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200003010 00 Counts data reads generated by L1 or L2 prefetchers that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_read.l2_hit cache Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x00000432b7 00 Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_read.l2_miss.any cache Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that miss the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x36000032b7 00 Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_read.l2_miss.hitm_other_core cache Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x10000032b7 00 Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_read.l2_miss.hit_other_core_no_fwd cache Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x04000032b7 00 Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_read.l2_miss.snoop_miss_or_no_snoop_needed cache Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x02000032b7 00 Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_request.any_response cache Counts requests to the uncore subsystem that have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=1,offcore_rsp=0x0000018000 00 Counts requests to the uncore subsystem that have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_request.l2_hit cache Counts requests to the uncore subsystem that hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000048000 00 Counts requests to the uncore subsystem that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_request.l2_miss.hitm_other_core cache Counts requests to the uncore subsystem that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000008000 00 Counts requests to the uncore subsystem that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_request.l2_miss.hit_other_core_no_fwd cache Counts requests to the uncore subsystem that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x0400008000 00 Counts requests to the uncore subsystem that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_request.l2_miss.snoop_miss_or_no_snoop_needed cache Counts requests to the uncore subsystem that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200008000 00 Counts requests to the uncore subsystem that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_rfo.l2_hit cache Counts reads for ownership (RFO) requests (demand & prefetch) that hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000040022 00 Counts reads for ownership (RFO) requests (demand & prefetch) that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_rfo.l2_miss.any cache Counts reads for ownership (RFO) requests (demand & prefetch) that miss the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x3600000022 00 Counts reads for ownership (RFO) requests (demand & prefetch) that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_rfo.l2_miss.hitm_other_core cache Counts reads for ownership (RFO) requests (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000000022 00 Counts reads for ownership (RFO) requests (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_rfo.l2_miss.hit_other_core_no_fwd cache Counts reads for ownership (RFO) requests (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x0400000022 00 Counts reads for ownership (RFO) requests (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_rfo.l2_miss.snoop_miss_or_no_snoop_needed cache Counts reads for ownership (RFO) requests (demand & prefetch) that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200000022 00 Counts reads for ownership (RFO) requests (demand & prefetch) that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.bus_locks.any_response cache Counts bus lock and split lock requests that have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010400 00 Counts bus lock and split lock requests that have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.corewb.l2_hit cache Counts the number of writeback transactions caused by L1 or L2 cache evictions that hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000040008 00 Counts the number of writeback transactions caused by L1 or L2 cache evictions that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.corewb.l2_miss.any cache Counts the number of writeback transactions caused by L1 or L2 cache evictions that miss the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x3600000008 00 Counts the number of writeback transactions caused by L1 or L2 cache evictions that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.corewb.l2_miss.hitm_other_core cache Counts the number of writeback transactions caused by L1 or L2 cache evictions that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000000008 00 Counts the number of writeback transactions caused by L1 or L2 cache evictions that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.corewb.l2_miss.hit_other_core_no_fwd cache Counts the number of writeback transactions caused by L1 or L2 cache evictions that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x0400000008 00 Counts the number of writeback transactions caused by L1 or L2 cache evictions that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.corewb.l2_miss.snoop_miss_or_no_snoop_needed cache Counts the number of writeback transactions caused by L1 or L2 cache evictions that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200000008 00 Counts the number of writeback transactions caused by L1 or L2 cache evictions that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_code_rd.l2_hit cache Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000040004 00 Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_code_rd.l2_miss.any cache Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that miss the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x3600000004 00 Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_code_rd.l2_miss.hit_other_core_no_fwd cache Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x0400000004 00 Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_code_rd.l2_miss.snoop_miss_or_no_snoop_needed cache Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200000004 00 Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_code_rd.outstanding cache Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that are outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=1,offcore_rsp=0x4000000004 00 Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that are outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_data_rd.l2_hit cache Counts demand cacheable data reads of full cache lines that hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000040001 00 Counts demand cacheable data reads of full cache lines that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_data_rd.l2_miss.any cache Counts demand cacheable data reads of full cache lines that miss the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x3600000001 00 Counts demand cacheable data reads of full cache lines that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_data_rd.l2_miss.hitm_other_core cache Counts demand cacheable data reads of full cache lines that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000000001 00 Counts demand cacheable data reads of full cache lines that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_data_rd.l2_miss.hit_other_core_no_fwd cache Counts demand cacheable data reads of full cache lines that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x0400000001 00 Counts demand cacheable data reads of full cache lines that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_data_rd.l2_miss.snoop_miss_or_no_snoop_needed cache Counts demand cacheable data reads of full cache lines that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200000001 00 Counts demand cacheable data reads of full cache lines that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_data_rd.outstanding cache Counts demand cacheable data reads of full cache lines that are outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=1,offcore_rsp=0x4000000001 00 Counts demand cacheable data reads of full cache lines that are outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_rfo.l2_hit cache Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000040002 00 Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_rfo.l2_miss.any cache Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that miss the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x3600000002 00 Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_rfo.l2_miss.hitm_other_core cache Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000000002 00 Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_rfo.l2_miss.hit_other_core_no_fwd cache Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x0400000002 00 Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_rfo.l2_miss.snoop_miss_or_no_snoop_needed cache Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200000002 00 Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_rfo.outstanding cache Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that are outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=1,offcore_rsp=0x4000000002 00 Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that are outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.full_streaming_stores.l2_hit cache Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000040800 00 Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.full_streaming_stores.l2_miss.any cache Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that miss the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x3600000800 00 Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.full_streaming_stores.l2_miss.hitm_other_core cache Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000000800 00 Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.full_streaming_stores.l2_miss.hit_other_core_no_fwd cache Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x0400000800 00 Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.full_streaming_stores.l2_miss.snoop_miss_or_no_snoop_needed cache Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200000800 00 Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.partial_reads.l2_miss.any cache Counts demand data partial reads, including data in uncacheable (UC) or uncacheable write combining (USWC) memory types that miss the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x3600000080 00 Counts demand data partial reads, including data in uncacheable (UC) or uncacheable write combining (USWC) memory types that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.partial_streaming_stores.l2_hit cache Counts partial cache line data writes to uncacheable write combining (USWC) memory region that hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000044000 00 Counts partial cache line data writes to uncacheable write combining (USWC) memory region that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.partial_streaming_stores.l2_miss.any cache Counts partial cache line data writes to uncacheable write combining (USWC) memory region that miss the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x3600004000 00 Counts partial cache line data writes to uncacheable write combining (USWC) memory region that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.partial_streaming_stores.l2_miss.hitm_other_core cache Counts partial cache line data writes to uncacheable write combining (USWC) memory region that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000004000 00 Counts partial cache line data writes to uncacheable write combining (USWC) memory region that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.partial_streaming_stores.l2_miss.hit_other_core_no_fwd cache Counts partial cache line data writes to uncacheable write combining (USWC) memory region that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x0400004000 00 Counts partial cache line data writes to uncacheable write combining (USWC) memory region that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.partial_streaming_stores.l2_miss.snoop_miss_or_no_snoop_needed cache Counts partial cache line data writes to uncacheable write combining (USWC) memory region that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200004000 00 Counts partial cache line data writes to uncacheable write combining (USWC) memory region that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.partial_writes.l2_miss.any cache Counts the number of demand write requests (RFO) generated by a write to partial data cache line, including the writes to uncacheable (UC) and write through (WT), and write protected (WP) types of memory that miss the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x3600000100 00 Counts the number of demand write requests (RFO) generated by a write to partial data cache line, including the writes to uncacheable (UC) and write through (WT), and write protected (WP) types of memory that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l1_data_rd.l2_hit cache Counts data cache line reads generated by hardware L1 data cache prefetcher that hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000042000 00 Counts data cache line reads generated by hardware L1 data cache prefetcher that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l1_data_rd.l2_miss.any cache Counts data cache line reads generated by hardware L1 data cache prefetcher that miss the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x3600002000 00 Counts data cache line reads generated by hardware L1 data cache prefetcher that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l1_data_rd.l2_miss.hitm_other_core cache Counts data cache line reads generated by hardware L1 data cache prefetcher that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000002000 00 Counts data cache line reads generated by hardware L1 data cache prefetcher that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l1_data_rd.l2_miss.hit_other_core_no_fwd cache Counts data cache line reads generated by hardware L1 data cache prefetcher that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x0400002000 00 Counts data cache line reads generated by hardware L1 data cache prefetcher that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l1_data_rd.l2_miss.snoop_miss_or_no_snoop_needed cache Counts data cache line reads generated by hardware L1 data cache prefetcher that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200002000 00 Counts data cache line reads generated by hardware L1 data cache prefetcher that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_data_rd.l2_hit cache Counts data cacheline reads generated by hardware L2 cache prefetcher that hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000040010 00 Counts data cacheline reads generated by hardware L2 cache prefetcher that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_data_rd.l2_miss.any cache Counts data cacheline reads generated by hardware L2 cache prefetcher that miss the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x3600000010 00 Counts data cacheline reads generated by hardware L2 cache prefetcher that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_data_rd.l2_miss.hitm_other_core cache Counts data cacheline reads generated by hardware L2 cache prefetcher that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000000010 00 Counts data cacheline reads generated by hardware L2 cache prefetcher that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_data_rd.l2_miss.hit_other_core_no_fwd cache Counts data cacheline reads generated by hardware L2 cache prefetcher that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x0400000010 00 Counts data cacheline reads generated by hardware L2 cache prefetcher that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_data_rd.l2_miss.snoop_miss_or_no_snoop_needed cache Counts data cacheline reads generated by hardware L2 cache prefetcher that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200000010 00 Counts data cacheline reads generated by hardware L2 cache prefetcher that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_rfo.l2_hit cache Counts reads for ownership (RFO) requests generated by L2 prefetcher that hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000040020 00 Counts reads for ownership (RFO) requests generated by L2 prefetcher that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_rfo.l2_miss.any cache Counts reads for ownership (RFO) requests generated by L2 prefetcher that miss the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x3600000020 00 Counts reads for ownership (RFO) requests generated by L2 prefetcher that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_rfo.l2_miss.hitm_other_core cache Counts reads for ownership (RFO) requests generated by L2 prefetcher that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000000020 00 Counts reads for ownership (RFO) requests generated by L2 prefetcher that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_rfo.l2_miss.hit_other_core_no_fwd cache Counts reads for ownership (RFO) requests generated by L2 prefetcher that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x0400000020 00 Counts reads for ownership (RFO) requests generated by L2 prefetcher that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_rfo.l2_miss.snoop_miss_or_no_snoop_needed cache Counts reads for ownership (RFO) requests generated by L2 prefetcher that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200000020 00 Counts reads for ownership (RFO) requests generated by L2 prefetcher that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.streaming_stores.l2_hit cache Counts any data writes to uncacheable write combining (USWC) memory region that hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000044800 00 Counts any data writes to uncacheable write combining (USWC) memory region that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.streaming_stores.l2_miss.any cache Counts any data writes to uncacheable write combining (USWC) memory region that miss the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x3600004800 00 Counts any data writes to uncacheable write combining (USWC) memory region that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.sw_prefetch.l2_hit cache Counts data cache lines requests by software prefetch instructions that hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000041000 00 Counts data cache lines requests by software prefetch instructions that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.sw_prefetch.l2_miss.any cache Counts data cache lines requests by software prefetch instructions that miss the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x3600001000 00 Counts data cache lines requests by software prefetch instructions that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.sw_prefetch.l2_miss.hitm_other_core cache Counts data cache lines requests by software prefetch instructions that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000001000 00 Counts data cache lines requests by software prefetch instructions that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.sw_prefetch.l2_miss.hit_other_core_no_fwd cache Counts data cache lines requests by software prefetch instructions that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x0400001000 00 Counts data cache lines requests by software prefetch instructions that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.sw_prefetch.l2_miss.snoop_miss_or_no_snoop_needed cache Counts data cache lines requests by software prefetch instructions that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200001000 00 Counts data cache lines requests by software prefetch instructions that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) cycles_div_busy.fpdiv floating point Cycles the FP divide unit is busy event=0xcd,period=200003,umask=2 00 Counts core cycles the floating point divide unit is busy machine_clears.fp_assist floating point Machine clears due to FP assists event=0xc3,period=200003,umask=4 00 Counts machine clears due to floating point (FP) operations needing assists. For instance, if the result was a floating point denormal, the hardware clears the pipeline and reissues uops to produce the correct IEEE compliant denormal result uops_retired.fpdiv floating point Floating point divide uops retired. (Precise Event Capable) (Must be precise) event=0xc2,period=2000003,umask=8 00 Counts the number of floating point divide uops retired (Must be precise) baclears.all frontend BACLEARs asserted for any branch type event=0xe6,period=200003,umask=1 00 Counts the number of times a BACLEAR is signaled for any reason, including, but not limited to indirect branch/call, Jcc (Jump on Conditional Code/Jump if Condition is Met) branch, unconditional branch/call, and returns baclears.cond frontend BACLEARs asserted for conditional branch event=0xe6,period=200003,umask=0x10 00 Counts BACLEARS on Jcc (Jump on Conditional Code/Jump if Condition is Met) branches baclears.return frontend BACLEARs asserted for return branch event=0xe6,period=200003,umask=8 00 Counts BACLEARS on return instructions decode_restriction.predecode_wrong frontend Decode restrictions due to predicting wrong instruction length event=0xe9,period=200003,umask=1 00 Counts the number of times the prediction (from the predecode cache) for instruction length is incorrect icache.accesses frontend References per ICache line. This event counts differently than Intel processors based on Silvermont microarchitecture event=0x80,period=200003,umask=3 00 Counts requests to the Instruction Cache (ICache) for one or more bytes in an ICache Line. The event strives to count on a cache line basis, so that multiple fetches to a single cache line count as one ICACHE.ACCESS. Specifically, the event counts when accesses from straight line code crosses the cache line boundary, or when a branch target is to a new line. This event counts differently than Intel processors based on Silvermont microarchitecture icache.hit frontend References per ICache line that are available in the ICache (hit). This event counts differently than Intel processors based on Silvermont microarchitecture event=0x80,period=200003,umask=1 00 Counts requests to the Instruction Cache (ICache) for one or more bytes in an ICache Line and that cache line is in the ICache (hit). The event strives to count on a cache line basis, so that multiple accesses which hit in a single cache line count as one ICACHE.HIT. Specifically, the event counts when straight line code crosses the cache line boundary, or when a branch target is to a new line, and that cache line is in the ICache. This event counts differently than Intel processors based on Silvermont microarchitecture icache.misses frontend References per ICache line that are not available in the ICache (miss). This event counts differently than Intel processors based on Silvermont microarchitecture event=0x80,period=200003,umask=2 00 Counts requests to the Instruction Cache (ICache) for one or more bytes in an ICache Line and that cache line is not in the ICache (miss). The event strives to count on a cache line basis, so that multiple accesses which miss in a single cache line count as one ICACHE.MISS. Specifically, the event counts when straight line code crosses the cache line boundary, or when a branch target is to a new line, and that cache line is not in the ICache. This event counts differently than Intel processors based on Silvermont microarchitecture ms_decoded.ms_entry frontend MS decode starts event=0xe7,period=200003,umask=1 00 Counts the number of times the Microcode Sequencer (MS) starts a flow of uops from the MSROM. It does not count every time a uop is read from the MSROM. The most common case that this counts is when a micro-coded instruction is encountered by the front end of the machine. Other cases include when an instruction encounters a fault, trap, or microcode assist of any sort that initiates a flow of uops. The event will count MS startups for uops that are speculative, and subsequently cleared by branch mispredict or a machine clear machine_clears.memory_ordering memory Machine clears due to memory ordering issue event=0xc3,period=200003,umask=2 00 Counts machine clears due to memory ordering issues. This occurs when a snoop request happens and the machine is uncertain if memory ordering will be preserved as another core is in the process of modifying the data misalign_mem_ref.load_page_split memory Load uops that split a page (Precise event capable) (Must be precise) event=0x13,period=200003,umask=2 00 Counts when a memory load of a uop spans a page boundary (a split) is retired (Must be precise) misalign_mem_ref.store_page_split memory Store uops that split a page (Precise event capable) (Must be precise) event=0x13,period=200003,umask=4 00 Counts when a memory store of a uop spans a page boundary (a split) is retired (Must be precise) fetch_stall.all other Cycles code-fetch stalled due to any reason event=0x86,period=200003 00 Counts cycles that fetch is stalled due to any reason. That is, the decoder queue is able to accept bytes, but the fetch unit is unable to provide bytes. This will include cycles due to an ITLB miss, ICache miss and other events fetch_stall.itlb_fill_pending_cycles other Cycles code-fetch stalled due to an outstanding ITLB miss event=0x86,period=200003,umask=1 00 Counts cycles that fetch is stalled due to an outstanding ITLB miss. That is, the decoder queue is able to accept bytes, but the fetch unit is unable to provide bytes due to an ITLB miss. Note: this event is not the same as page walk cycles to retrieve an instruction translation hw_interrupts.masked other Cycles hardware interrupts are masked event=0xcb,period=200003,umask=2 00 Counts the number of core cycles during which interrupts are masked (disabled). Increments by 1 each core cycle that EFLAGS.IF is 0, regardless of whether interrupts are pending or not hw_interrupts.pending_and_masked other Cycles pending interrupts are masked event=0xcb,period=200003,umask=4 00 Counts core cycles during which there are pending interrupts, but interrupts are masked (EFLAGS.IF = 0) hw_interrupts.received other Hardware interrupts received event=0xcb,period=203,umask=1 00 Counts hardware interrupts received by the processor br_inst_retired.all_branches pipeline Retired branch instructions (Precise event capable) (Must be precise) event=0xc4,period=200003 00 Counts branch instructions retired for all branch types. This is an architectural performance event (Must be precise) br_inst_retired.all_taken_branches pipeline Retired taken branch instructions (Precise event capable) (Must be precise) event=0xc4,period=200003,umask=0x80 00 Counts the number of taken branch instructions retired (Must be precise) br_inst_retired.call pipeline Retired near call instructions (Precise event capable) (Must be precise) event=0xc4,period=200003,umask=0xf9 00 Counts near CALL branch instructions retired (Must be precise) br_inst_retired.far_branch pipeline Retired far branch instructions (Precise event capable) (Must be precise) event=0xc4,period=200003,umask=0xbf 00 Counts far branch instructions retired. This includes far jump, far call and return, and Interrupt call and return (Must be precise) br_inst_retired.ind_call pipeline Retired near indirect call instructions (Precise event capable) (Must be precise) event=0xc4,period=200003,umask=0xfb 00 Counts near indirect CALL branch instructions retired (Must be precise) br_inst_retired.jcc pipeline Retired conditional branch instructions (Precise event capable) (Must be precise) event=0xc4,period=200003,umask=0x7e 00 Counts retired Jcc (Jump on Conditional Code/Jump if Condition is Met) branch instructions retired, including both when the branch was taken and when it was not taken (Must be precise) br_inst_retired.non_return_ind pipeline Retired instructions of near indirect Jmp or call (Precise event capable) (Must be precise) event=0xc4,period=200003,umask=0xeb 00 Counts near indirect call or near indirect jmp branch instructions retired (Must be precise) br_inst_retired.rel_call pipeline Retired near relative call instructions (Precise event capable) (Must be precise) event=0xc4,period=200003,umask=0xfd 00 Counts near relative CALL branch instructions retired (Must be precise) br_inst_retired.return pipeline Retired near return instructions (Precise event capable) (Must be precise) event=0xc4,period=200003,umask=0xf7 00 Counts near return branch instructions retired (Must be precise) br_inst_retired.taken_jcc pipeline Retired conditional branch instructions that were taken (Precise event capable) (Must be precise) event=0xc4,period=200003,umask=0xfe 00 Counts Jcc (Jump on Conditional Code/Jump if Condition is Met) branch instructions retired that were taken and does not count when the Jcc branch instruction were not taken (Must be precise) br_misp_retired.all_branches pipeline Retired mispredicted branch instructions (Precise event capable) (Must be precise) event=0xc5,period=200003 00 Counts mispredicted branch instructions retired including all branch types (Must be precise) br_misp_retired.ind_call pipeline Retired mispredicted near indirect call instructions (Precise event capable) (Must be precise) event=0xc5,period=200003,umask=0xfb 00 Counts mispredicted near indirect CALL branch instructions retired, where the target address taken was not what the processor predicted (Must be precise) br_misp_retired.jcc pipeline Retired mispredicted conditional branch instructions (Precise event capable) (Must be precise) event=0xc5,period=200003,umask=0x7e 00 Counts mispredicted retired Jcc (Jump on Conditional Code/Jump if Condition is Met) branch instructions retired, including both when the branch was supposed to be taken and when it was not supposed to be taken (but the processor predicted the opposite condition) (Must be precise) br_misp_retired.non_return_ind pipeline Retired mispredicted instructions of near indirect Jmp or near indirect call. (Precise event capable) (Must be precise) event=0xc5,period=200003,umask=0xeb 00 Counts mispredicted branch instructions retired that were near indirect call or near indirect jmp, where the target address taken was not what the processor predicted (Must be precise) br_misp_retired.return pipeline Retired mispredicted near return instructions (Precise event capable) (Must be precise) event=0xc5,period=200003,umask=0xf7 00 Counts mispredicted near RET branch instructions retired, where the return address taken was not what the processor predicted (Must be precise) br_misp_retired.taken_jcc pipeline Retired mispredicted conditional branch instructions that were taken (Precise event capable) (Must be precise) event=0xc5,period=200003,umask=0xfe 00 Counts mispredicted retired Jcc (Jump on Conditional Code/Jump if Condition is Met) branch instructions retired that were supposed to be taken but the processor predicted that it would not be taken (Must be precise) cpu_clk_unhalted.core pipeline Core cycles when core is not halted (Fixed event) event=0x3c,period=2000003 00 Counts the number of core cycles while the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. In mobile systems the core frequency may change from time to time. For this reason this event may have a changing ratio with regards to time. This event uses fixed counter 1. You cannot collect a PEBs record for this event cpu_clk_unhalted.core_p pipeline Core cycles when core is not halted event=0x3c,period=2000003 00 Core cycles when core is not halted. This event uses a (_P)rogrammable general purpose performance counter cpu_clk_unhalted.ref pipeline Reference cycles when core is not halted event=0x0,umask=0x03,period=2000003 00 Reference cycles when core is not halted. This event uses a programmable general purpose performance counter cpu_clk_unhalted.ref_tsc pipeline Reference cycles when core is not halted (Fixed event) event=0,period=2000003,umask=3 00 Counts the number of reference cycles that the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. In mobile systems the core frequency may change from time. This event is not affected by core frequency changes but counts as if the core is running at the maximum frequency all the time. This event uses fixed counter 2. You cannot collect a PEBs record for this event cycles_div_busy.all pipeline Cycles a divider is busy event=0xcd,period=2000003 00 Counts core cycles if either divide unit is busy cycles_div_busy.idiv pipeline Cycles the integer divide unit is busy event=0xcd,period=200003,umask=1 00 Counts core cycles the integer divide unit is busy inst_retired.any pipeline Instructions retired (Fixed event) event=0xc0,period=2000003 00 Counts the number of instructions that retire execution. For instructions that consist of multiple uops, this event counts the retirement of the last uop of the instruction. The counter continues counting during hardware interrupts, traps, and inside interrupt handlers. This event uses fixed counter 0. You cannot collect a PEBs record for this event inst_retired.any_p pipeline Instructions retired (Precise event capable) (Must be precise) event=0xc0,period=2000003 00 Counts the number of instructions that retire execution. For instructions that consist of multiple uops, this event counts the retirement of the last uop of the instruction. The event continues counting during hardware interrupts, traps, and inside interrupt handlers. This is an architectural performance event. This event uses a (_P)rogrammable general purpose performance counter. *This event is Precise Event capable: The EventingRIP field in the PEBS record is precise to the address of the instruction which caused the event. Note: Because PEBS records can be collected only on IA32_PMC0, only one event can use the PEBS facility at a time (Must be precise) issue_slots_not_consumed.any pipeline Unfilled issue slots per cycle event=0xca,period=200003 00 Counts the number of issue slots per core cycle that were not consumed by the backend due to either a full resource in the backend (RESOURCE_FULL) or due to the processor recovering from some event (RECOVERY) issue_slots_not_consumed.recovery pipeline Unfilled issue slots per cycle to recover event=0xca,period=200003,umask=2 00 Counts the number of issue slots per core cycle that were not consumed by the backend because allocation is stalled waiting for a mispredicted jump to retire or other branch-like conditions (e.g. the event is relevant during certain microcode flows). Counts all issue slots blocked while within this window including slots where uops were not available in the Instruction Queue issue_slots_not_consumed.resource_full pipeline Unfilled issue slots per cycle because of a full resource in the backend event=0xca,period=200003,umask=1 00 Counts the number of issue slots per core cycle that were not consumed because of a full resource in the backend. Including but not limited to resources such as the Re-order Buffer (ROB), reservation stations (RS), load/store buffers, physical registers, or any other needed machine resource that is currently unavailable. Note that uops must be available for consumption in order for this event to fire. If a uop is not available (Instruction Queue is empty), this event will not count ld_blocks.4k_alias pipeline Loads blocked because address has 4k partial address false dependence (Precise event capable) (Must be precise) event=3,period=200003,umask=4 00 Counts loads that block because their address modulo 4K matches a pending store (Must be precise) ld_blocks.all_block pipeline Loads blocked (Precise event capable) (Must be precise) event=3,period=200003,umask=0x10 00 Counts anytime a load that retires is blocked for any reason (Must be precise) ld_blocks.data_unknown pipeline Loads blocked due to store data not ready (Precise event capable) (Must be precise) event=3,period=200003,umask=1 00 Counts a load blocked from using a store forward, but did not occur because the store data was not available at the right time. The forward might occur subsequently when the data is available (Must be precise) ld_blocks.store_forward pipeline Loads blocked due to store forward restriction (Precise event capable) (Must be precise) event=3,period=200003,umask=2 00 Counts a load blocked from using a store forward because of an address/size mismatch, only one of the loads blocked from each store will be counted (Must be precise) ld_blocks.utlb_miss pipeline Loads blocked because address in not in the UTLB (Precise event capable) (Must be precise) event=3,period=200003,umask=8 00 Counts loads blocked because they are unable to find their physical address in the micro TLB (UTLB) (Must be precise) machine_clears.all pipeline All machine clears event=0xc3,period=200003 00 Counts machine clears for any reason machine_clears.disambiguation pipeline Machine clears due to memory disambiguation event=0xc3,period=200003,umask=8 00 Counts machine clears due to memory disambiguation. Memory disambiguation happens when a load which has been issued conflicts with a previous unretired store in the pipeline whose address was not known at issue time, but is later resolved to be the same as the load address machine_clears.smc pipeline Self-Modifying Code detected event=0xc3,period=200003,umask=1 00 Counts the number of times that the processor detects that a program is writing to a code section and has to perform a machine clear because of that modification. Self-modifying code (SMC) causes a severe penalty in all Intel(R) architecture processors uops_issued.any pipeline Uops issued to the back end per cycle event=0xe,period=200003 00 Counts uops issued by the front end and allocated into the back end of the machine. This event counts uops that retire as well as uops that were speculatively executed but didn't retire. The sort of speculative uops that might be counted includes, but is not limited to those uops issued in the shadow of a miss-predicted branch, those uops that are inserted during an assist (such as for a denormal floating point result), and (previously allocated) uops that might be canceled during a machine clear uops_not_delivered.any pipeline Uops requested but not-delivered to the back-end per cycle event=0x9c,period=200003 00 This event used to measure front-end inefficiencies. I.e. when front-end of the machine is not delivering uops to the back-end and the back-end has is not stalled. This event can be used to identify if the machine is truly front-end bound. When this event occurs, it is an indication that the front-end of the machine is operating at less than its theoretical peak performance. Background: We can think of the processor pipeline as being divided into 2 broader parts: Front-end and Back-end. Front-end is responsible for fetching the instruction, decoding into uops in machine understandable format and putting them into a uop queue to be consumed by back end. The back-end then takes these uops, allocates the required resources. When all resources are ready, uops are executed. If the back-end is not ready to accept uops from the front-end, then we do not want to count these as front-end bottlenecks. However, whenever we have bottlenecks in the back-end, we will have allocation unit stalls and eventually forcing the front-end to wait until the back-end is ready to receive more uops. This event counts only when back-end is requesting more uops and front-end is not able to provide them. When 3 uops are requested and no uops are delivered, the event counts 3. When 3 are requested, and only 1 is delivered, the event counts 2. When only 2 are delivered, the event counts 1. Alternatively stated, the event will not count if 3 uops are delivered, or if the back end is stalled and not requesting any uops at all. Counts indicate missed opportunities for the front-end to deliver a uop to the back end. Some examples of conditions that cause front-end efficiencies are: ICache misses, ITLB misses, and decoder restrictions that limit the front-end bandwidth. Known Issues: Some uops require multiple allocation slots. These uops will not be charged as a front end 'not delivered' opportunity, and will be regarded as a back end problem. For example, the INC instruction has one uop that requires 2 issue slots. A stream of INC instructions will not count as UOPS_NOT_DELIVERED, even though only one instruction can be issued per clock. The low uop issue rate for a stream of INC instructions is considered to be a back end issue uops_retired.any pipeline Uops retired (Precise event capable) (Must be precise) event=0xc2,period=2000003 00 Counts uops which retired (Must be precise) uops_retired.idiv pipeline Integer divide uops retired. (Precise Event Capable) (Must be precise) event=0xc2,period=2000003,umask=0x10 00 Counts the number of integer divide uops retired (Must be precise) uops_retired.ms pipeline MS uops retired (Precise event capable) (Must be precise) event=0xc2,period=2000003,umask=1 00 Counts uops retired that are from the complex flows issued by the micro-sequencer (MS). Counts both the uops from a micro-coded instruction, and the uops that might be generated from a micro-coded assist (Must be precise) itlb.miss virtual memory ITLB misses event=0x81,period=200003,umask=4 00 Counts the number of times the machine was unable to find a translation in the Instruction Translation Lookaside Buffer (ITLB) for a linear address of an instruction fetch. It counts when new translation are filled into the ITLB. The event is speculative in nature, but will not count translations (page walks) that are begun and not finished, or translations that are finished but not filled into the ITLB mem_uops_retired.dtlb_miss virtual memory Memory uops retired that missed the DTLB (Precise event capable) Supports address when precise (Must be precise) event=0xd0,period=200003,umask=0x13 00 Counts uops retired that had a DTLB miss on load, store or either. Note that when two distinct memory operations to the same page miss the DTLB, only one of them will be recorded as a DTLB miss Supports address when precise (Must be precise) mem_uops_retired.dtlb_miss_loads virtual memory Load uops retired that missed the DTLB (Precise event capable) Supports address when precise (Must be precise) event=0xd0,period=200003,umask=0x11 00 Counts load uops retired that caused a DTLB miss Supports address when precise (Must be precise) mem_uops_retired.dtlb_miss_stores virtual memory Store uops retired that missed the DTLB (Precise event capable) Supports address when precise (Must be precise) event=0xd0,period=200003,umask=0x12 00 Counts store uops retired that caused a DTLB miss Supports address when precise (Must be precise) page_walks.cycles virtual memory Duration of page-walks in cycles event=5,period=200003,umask=3 00 Counts every core cycle a page-walk is in progress due to either a data memory operation or an instruction fetch page_walks.d_side_cycles virtual memory Duration of D-side page-walks in cycles event=5,period=200003,umask=1 00 Counts every core cycle when a Data-side (walks due to a data operation) page walk is in progress page_walks.i_side_cycles virtual memory Duration of I-side pagewalks in cycles event=5,period=200003,umask=2 00 Counts every core cycle when a Instruction-side (walks due to an instruction fetch) page walk is in progress core_reject_l2q.all cache Requests rejected by the L2Q event=0x31,period=200003 00 Counts the number of demand and L1 prefetcher requests rejected by the L2Q due to a full or nearly full condition which likely indicates back pressure from L2Q. It also counts requests that would have gone directly to the XQ, but are rejected due to a full or nearly full condition, indicating back pressure from the IDI link. The L2Q may also reject transactions from a core to insure fairness between cores, or to delay a core's dirty eviction when the address conflicts with incoming external snoops dl1.replacement cache L1 Cache evictions for dirty data event=0x51,period=200003,umask=1 00 Counts when a modified (dirty) cache line is evicted from the data L1 cache and needs to be written back to memory. No count will occur if the evicted line is clean, and hence does not require a writeback offcore_response.any_data_rd.any_response cache Counts data reads (demand & prefetch) have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=1,offcore_rsp=0x0000013091 00 Counts data reads (demand & prefetch) have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_data_rd.l2_hit cache Counts data reads (demand & prefetch) hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000043091 00 Counts data reads (demand & prefetch) hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_data_rd.l2_miss.hitm_other_core cache Counts data reads (demand & prefetch) miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000003091 00 Counts data reads (demand & prefetch) miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_data_rd.l2_miss.snoop_miss_or_no_snoop_needed cache Counts data reads (demand & prefetch) true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200003091 00 Counts data reads (demand & prefetch) true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_data_rd.outstanding cache Counts data reads (demand & prefetch) outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=1,offcore_rsp=0x4000003091 00 Counts data reads (demand & prefetch) outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_pf_data_rd.any_response cache Counts data reads generated by L1 or L2 prefetchers have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=1,offcore_rsp=0x0000013010 00 Counts data reads generated by L1 or L2 prefetchers have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_pf_data_rd.l2_hit cache Counts data reads generated by L1 or L2 prefetchers hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000043010 00 Counts data reads generated by L1 or L2 prefetchers hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_pf_data_rd.l2_miss.hitm_other_core cache Counts data reads generated by L1 or L2 prefetchers miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000003010 00 Counts data reads generated by L1 or L2 prefetchers miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_pf_data_rd.l2_miss.snoop_miss_or_no_snoop_needed cache Counts data reads generated by L1 or L2 prefetchers true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200003010 00 Counts data reads generated by L1 or L2 prefetchers true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_pf_data_rd.outstanding cache Counts data reads generated by L1 or L2 prefetchers outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=1,offcore_rsp=0x4000003010 00 Counts data reads generated by L1 or L2 prefetchers outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_read.any_response cache Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=1,offcore_rsp=0x00000132b7 00 Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_read.l2_hit cache Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x00000432b7 00 Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_read.l2_miss.hitm_other_core cache Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x10000032b7 00 Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_read.l2_miss.snoop_miss_or_no_snoop_needed cache Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x02000032b7 00 Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_read.outstanding cache Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=1,offcore_rsp=0x40000032b7 00 Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_request.any_response cache Counts requests to the uncore subsystem have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=1,offcore_rsp=0x0000018000 00 Counts requests to the uncore subsystem have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_request.l2_hit cache Counts requests to the uncore subsystem hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000048000 00 Counts requests to the uncore subsystem hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_request.l2_miss.hitm_other_core cache Counts requests to the uncore subsystem miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000008000 00 Counts requests to the uncore subsystem miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_request.l2_miss.snoop_miss_or_no_snoop_needed cache Counts requests to the uncore subsystem true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200008000 00 Counts requests to the uncore subsystem true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_request.outstanding cache Counts requests to the uncore subsystem outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=1,offcore_rsp=0x4000008000 00 Counts requests to the uncore subsystem outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_rfo.any_response cache Counts reads for ownership (RFO) requests (demand & prefetch) have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010022 00 Counts reads for ownership (RFO) requests (demand & prefetch) have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_rfo.l2_hit cache Counts reads for ownership (RFO) requests (demand & prefetch) hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000040022 00 Counts reads for ownership (RFO) requests (demand & prefetch) hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_rfo.l2_miss.hitm_other_core cache Counts reads for ownership (RFO) requests (demand & prefetch) miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000000022 00 Counts reads for ownership (RFO) requests (demand & prefetch) miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_rfo.l2_miss.snoop_miss_or_no_snoop_needed cache Counts reads for ownership (RFO) requests (demand & prefetch) true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200000022 00 Counts reads for ownership (RFO) requests (demand & prefetch) true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_rfo.outstanding cache Counts reads for ownership (RFO) requests (demand & prefetch) outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=1,offcore_rsp=0x4000000022 00 Counts reads for ownership (RFO) requests (demand & prefetch) outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.bus_locks.any_response cache Counts bus lock and split lock requests have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010400 00 Counts bus lock and split lock requests have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.bus_locks.l2_hit cache Counts bus lock and split lock requests hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000040400 00 Counts bus lock and split lock requests hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.bus_locks.l2_miss.hitm_other_core cache Counts bus lock and split lock requests miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000000400 00 Counts bus lock and split lock requests miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.bus_locks.l2_miss.snoop_miss_or_no_snoop_needed cache Counts bus lock and split lock requests true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200000400 00 Counts bus lock and split lock requests true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.bus_locks.outstanding cache Counts bus lock and split lock requests outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=1,offcore_rsp=0x4000000400 00 Counts bus lock and split lock requests outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.corewb.any_response cache Counts the number of writeback transactions caused by L1 or L2 cache evictions have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010008 00 Counts the number of writeback transactions caused by L1 or L2 cache evictions have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.corewb.l2_hit cache Counts the number of writeback transactions caused by L1 or L2 cache evictions hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000040008 00 Counts the number of writeback transactions caused by L1 or L2 cache evictions hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.corewb.l2_miss.hitm_other_core cache Counts the number of writeback transactions caused by L1 or L2 cache evictions miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000000008 00 Counts the number of writeback transactions caused by L1 or L2 cache evictions miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.corewb.l2_miss.snoop_miss_or_no_snoop_needed cache Counts the number of writeback transactions caused by L1 or L2 cache evictions true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200000008 00 Counts the number of writeback transactions caused by L1 or L2 cache evictions true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.corewb.outstanding cache Counts the number of writeback transactions caused by L1 or L2 cache evictions outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=1,offcore_rsp=0x4000000008 00 Counts the number of writeback transactions caused by L1 or L2 cache evictions outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_code_rd.any_response cache Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010004 00 Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_code_rd.l2_hit cache Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000040004 00 Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_code_rd.l2_miss.hitm_other_core cache Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000000004 00 Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_code_rd.l2_miss.snoop_miss_or_no_snoop_needed cache Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200000004 00 Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_code_rd.outstanding cache Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=1,offcore_rsp=0x4000000004 00 Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_data_rd.any_response cache Counts demand cacheable data reads of full cache lines have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010001 00 Counts demand cacheable data reads of full cache lines have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_data_rd.l2_hit cache Counts demand cacheable data reads of full cache lines hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000040001 00 Counts demand cacheable data reads of full cache lines hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_data_rd.l2_miss.hitm_other_core cache Counts demand cacheable data reads of full cache lines miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000000001 00 Counts demand cacheable data reads of full cache lines miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_data_rd.l2_miss.snoop_miss_or_no_snoop_needed cache Counts demand cacheable data reads of full cache lines true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200000001 00 Counts demand cacheable data reads of full cache lines true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_data_rd.outstanding cache Counts demand cacheable data reads of full cache lines outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=1,offcore_rsp=0x4000000001 00 Counts demand cacheable data reads of full cache lines outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_rfo.any_response cache Counts demand reads for ownership (RFO) requests generated by a write to full data cache line have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010002 00 Counts demand reads for ownership (RFO) requests generated by a write to full data cache line have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_rfo.l2_hit cache Counts demand reads for ownership (RFO) requests generated by a write to full data cache line hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000040002 00 Counts demand reads for ownership (RFO) requests generated by a write to full data cache line hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_rfo.l2_miss.hitm_other_core cache Counts demand reads for ownership (RFO) requests generated by a write to full data cache line miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000000002 00 Counts demand reads for ownership (RFO) requests generated by a write to full data cache line miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_rfo.l2_miss.snoop_miss_or_no_snoop_needed cache Counts demand reads for ownership (RFO) requests generated by a write to full data cache line true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200000002 00 Counts demand reads for ownership (RFO) requests generated by a write to full data cache line true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_rfo.outstanding cache Counts demand reads for ownership (RFO) requests generated by a write to full data cache line outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=1,offcore_rsp=0x4000000002 00 Counts demand reads for ownership (RFO) requests generated by a write to full data cache line outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.full_streaming_stores.any_response cache Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010800 00 Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.full_streaming_stores.l2_hit cache Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000040800 00 Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.full_streaming_stores.l2_miss.hitm_other_core cache Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000000800 00 Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.full_streaming_stores.l2_miss.snoop_miss_or_no_snoop_needed cache Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200000800 00 Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.full_streaming_stores.outstanding cache Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=1,offcore_rsp=0x4000000800 00 Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l1_data_rd.any_response cache Counts data cache line reads generated by hardware L1 data cache prefetcher have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=1,offcore_rsp=0x0000012000 00 Counts data cache line reads generated by hardware L1 data cache prefetcher have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l1_data_rd.l2_hit cache Counts data cache line reads generated by hardware L1 data cache prefetcher hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000042000 00 Counts data cache line reads generated by hardware L1 data cache prefetcher hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l1_data_rd.l2_miss.hitm_other_core cache Counts data cache line reads generated by hardware L1 data cache prefetcher miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000002000 00 Counts data cache line reads generated by hardware L1 data cache prefetcher miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l1_data_rd.l2_miss.snoop_miss_or_no_snoop_needed cache Counts data cache line reads generated by hardware L1 data cache prefetcher true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200002000 00 Counts data cache line reads generated by hardware L1 data cache prefetcher true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l1_data_rd.outstanding cache Counts data cache line reads generated by hardware L1 data cache prefetcher outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=1,offcore_rsp=0x4000002000 00 Counts data cache line reads generated by hardware L1 data cache prefetcher outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_data_rd.any_response cache Counts data cacheline reads generated by hardware L2 cache prefetcher have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010010 00 Counts data cacheline reads generated by hardware L2 cache prefetcher have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_data_rd.l2_hit cache Counts data cacheline reads generated by hardware L2 cache prefetcher hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000040010 00 Counts data cacheline reads generated by hardware L2 cache prefetcher hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_data_rd.l2_miss.hitm_other_core cache Counts data cacheline reads generated by hardware L2 cache prefetcher miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000000010 00 Counts data cacheline reads generated by hardware L2 cache prefetcher miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_data_rd.l2_miss.snoop_miss_or_no_snoop_needed cache Counts data cacheline reads generated by hardware L2 cache prefetcher true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200000010 00 Counts data cacheline reads generated by hardware L2 cache prefetcher true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_data_rd.outstanding cache Counts data cacheline reads generated by hardware L2 cache prefetcher outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=1,offcore_rsp=0x4000000010 00 Counts data cacheline reads generated by hardware L2 cache prefetcher outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_rfo.any_response cache Counts reads for ownership (RFO) requests generated by L2 prefetcher have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010020 00 Counts reads for ownership (RFO) requests generated by L2 prefetcher have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_rfo.l2_hit cache Counts reads for ownership (RFO) requests generated by L2 prefetcher hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000040020 00 Counts reads for ownership (RFO) requests generated by L2 prefetcher hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_rfo.l2_miss.hitm_other_core cache Counts reads for ownership (RFO) requests generated by L2 prefetcher miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000000020 00 Counts reads for ownership (RFO) requests generated by L2 prefetcher miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_rfo.l2_miss.snoop_miss_or_no_snoop_needed cache Counts reads for ownership (RFO) requests generated by L2 prefetcher true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200000020 00 Counts reads for ownership (RFO) requests generated by L2 prefetcher true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_rfo.outstanding cache Counts reads for ownership (RFO) requests generated by L2 prefetcher outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=1,offcore_rsp=0x4000000020 00 Counts reads for ownership (RFO) requests generated by L2 prefetcher outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.streaming_stores.any_response cache Counts any data writes to uncacheable write combining (USWC) memory region have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=1,offcore_rsp=0x0000014800 00 Counts any data writes to uncacheable write combining (USWC) memory region have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.streaming_stores.l2_hit cache Counts any data writes to uncacheable write combining (USWC) memory region hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000044800 00 Counts any data writes to uncacheable write combining (USWC) memory region hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.streaming_stores.l2_miss.hitm_other_core cache Counts any data writes to uncacheable write combining (USWC) memory region miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000004800 00 Counts any data writes to uncacheable write combining (USWC) memory region miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.streaming_stores.l2_miss.snoop_miss_or_no_snoop_needed cache Counts any data writes to uncacheable write combining (USWC) memory region true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200004800 00 Counts any data writes to uncacheable write combining (USWC) memory region true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.streaming_stores.outstanding cache Counts any data writes to uncacheable write combining (USWC) memory region outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=1,offcore_rsp=0x4000004800 00 Counts any data writes to uncacheable write combining (USWC) memory region outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.sw_prefetch.any_response cache Counts data cache lines requests by software prefetch instructions have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=1,offcore_rsp=0x0000011000 00 Counts data cache lines requests by software prefetch instructions have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.sw_prefetch.l2_hit cache Counts data cache lines requests by software prefetch instructions hit the L2 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x0000041000 00 Counts data cache lines requests by software prefetch instructions hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.sw_prefetch.l2_miss.hitm_other_core cache Counts data cache lines requests by software prefetch instructions miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=1,offcore_rsp=0x1000001000 00 Counts data cache lines requests by software prefetch instructions miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.sw_prefetch.l2_miss.snoop_miss_or_no_snoop_needed cache Counts data cache lines requests by software prefetch instructions true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=1,offcore_rsp=0x0200001000 00 Counts data cache lines requests by software prefetch instructions true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.sw_prefetch.outstanding cache Counts data cache lines requests by software prefetch instructions outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=1,offcore_rsp=0x4000001000 00 Counts data cache lines requests by software prefetch instructions outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) machine_clears.fp_assist floating point Machine clears due to FP assists event=0xc3,period=20003,umask=4 00 Counts machine clears due to floating point (FP) operations needing assists. For instance, if the result was a floating point denormal, the hardware clears the pipeline and reissues uops to produce the correct IEEE compliant denormal result uops_retired.fpdiv floating point Floating point divide uops retired (Precise Event Capable) (Must be precise) event=0xc2,period=2000003,umask=8 00 Counts the number of floating point divide uops retired (Must be precise) machine_clears.memory_ordering memory Machine clears due to memory ordering issue event=0xc3,period=20003,umask=2 00 Counts machine clears due to memory ordering issues. This occurs when a snoop request happens and the machine is uncertain if memory ordering will be preserved - as another core is in the process of modifying the data fetch_stall.itlb_fill_pending_cycles other Cycles the code-fetch stalls and an ITLB miss is outstanding event=0x86,period=200003,umask=1 00 Counts cycles that fetch is stalled due to an outstanding ITLB miss. That is, the decoder queue is able to accept bytes, but the fetch unit is unable to provide bytes due to an ITLB miss. Note: this event is not the same as page walk cycles to retrieve an instruction translation br_misp_retired.non_return_ind pipeline Retired mispredicted instructions of near indirect Jmp or near indirect call (Precise event capable) (Must be precise) event=0xc5,period=200003,umask=0xeb 00 Counts mispredicted branch instructions retired that were near indirect call or near indirect jmp, where the target address taken was not what the processor predicted (Must be precise) cpu_clk_unhalted.ref pipeline Reference cycles when core is not halted event=0x0,umask=0x03,period=2000003 00 Reference cycles when core is not halted. This event uses a (_P)rogrammable general purpose performance counter inst_retired.any pipeline Instructions retired (Fixed event) (Must be precise) event=0xc0,period=2000003 00 Counts the number of instructions that retire execution. For instructions that consist of multiple uops, this event counts the retirement of the last uop of the instruction. The counter continues counting during hardware interrupts, traps, and inside interrupt handlers. This event uses fixed counter 0. You cannot collect a PEBs record for this event (Must be precise) inst_retired.prec_dist pipeline Instructions retired - using Reduced Skid PEBS feature (Must be precise) event=0xc0,period=2000003 00 Counts INST_RETIRED.ANY using the Reduced Skid PEBS feature that reduces the shadow in which events aren't counted allowing for a more unbiased distribution of samples across instructions retired (Must be precise) machine_clears.all pipeline All machine clears event=0xc3,period=20003 00 Counts machine clears for any reason machine_clears.disambiguation pipeline Machine clears due to memory disambiguation event=0xc3,period=20003,umask=8 00 Counts machine clears due to memory disambiguation. Memory disambiguation happens when a load which has been issued conflicts with a previous unretired store in the pipeline whose address was not known at issue time, but is later resolved to be the same as the load address machine_clears.page_fault pipeline Machines clear due to a page fault event=0xc3,period=20003,umask=0x20 00 Counts the number of times that the machines clears due to a page fault. Covers both I-side and D-side(Loads/Stores) page faults. A page fault occurs when either page is not present, or an access violation machine_clears.smc pipeline Self-Modifying Code detected event=0xc3,period=20003,umask=1 00 Counts the number of times that the processor detects that a program is writing to a code section and has to perform a machine clear because of that modification. Self-modifying code (SMC) causes a severe penalty in all Intel(R) architecture processors uops_retired.idiv pipeline Integer divide uops retired (Precise Event Capable) (Must be precise) event=0xc2,period=2000003,umask=0x10 00 Counts the number of integer divide uops retired (Must be precise) dtlb_load_misses.walk_completed_1gb virtual memory Page walk completed due to a demand load to a 1GB page event=8,period=200003,umask=8 00 Counts page walks completed due to demand data loads (including SW prefetches) whose address translations missed in all TLB levels and were mapped to 1GB pages. The page walks can end with or without a page fault dtlb_load_misses.walk_completed_2m_4m virtual memory Page walk completed due to a demand load to a 2M or 4M page event=8,period=200003,umask=4 00 Counts page walks completed due to demand data loads (including SW prefetches) whose address translations missed in all TLB levels and were mapped to 2M or 4M pages. The page walks can end with or without a page fault dtlb_load_misses.walk_completed_4k virtual memory Page walk completed due to a demand load to a 4K page event=8,period=200003,umask=2 00 Counts page walks completed due to demand data loads (including SW prefetches) whose address translations missed in all TLB levels and were mapped to 4K pages. The page walks can end with or without a page fault dtlb_load_misses.walk_pending virtual memory Page walks outstanding due to a demand load every cycle event=8,period=200003,umask=0x10 00 Counts once per cycle for each page walk occurring due to a load (demand data loads or SW prefetches). Includes cycles spent traversing the Extended Page Table (EPT). Average cycles per walk can be calculated by dividing by the number of walks dtlb_store_misses.walk_completed_1gb virtual memory Page walk completed due to a demand data store to a 1GB page event=0x49,period=2000003,umask=8 00 Counts page walks completed due to demand data stores whose address translations missed in the TLB and were mapped to 1GB pages. The page walks can end with or without a page fault dtlb_store_misses.walk_completed_2m_4m virtual memory Page walk completed due to a demand data store to a 2M or 4M page event=0x49,period=2000003,umask=4 00 Counts page walks completed due to demand data stores whose address translations missed in the TLB and were mapped to 2M or 4M pages. The page walks can end with or without a page fault dtlb_store_misses.walk_completed_4k virtual memory Page walk completed due to a demand data store to a 4K page event=0x49,period=2000003,umask=2 00 Counts page walks completed due to demand data stores whose address translations missed in the TLB and were mapped to 4K pages. The page walks can end with or without a page fault dtlb_store_misses.walk_pending virtual memory Page walks outstanding due to a demand data store every cycle event=0x49,period=200003,umask=0x10 00 Counts once per cycle for each page walk occurring due to a demand data store. Includes cycles spent traversing the Extended Page Table (EPT). Average cycles per walk can be calculated by dividing by the number of walks ept.walk_pending virtual memory Page walks outstanding due to walking the EPT every cycle event=0x4f,period=200003,umask=0x10 00 Counts once per cycle for each page walk only while traversing the Extended Page Table (EPT), and does not count during the rest of the translation. The EPT is used for translating Guest-Physical Addresses to Physical Addresses for Virtual Machine Monitors (VMMs). Average cycles per walk can be calculated by dividing the count by number of walks itlb_misses.walk_completed_1gb virtual memory Page walk completed due to an instruction fetch in a 1GB page event=0x85,period=2000003,umask=8 00 Counts page walks completed due to instruction fetches whose address translations missed in the TLB and were mapped to 1GB pages. The page walks can end with or without a page fault itlb_misses.walk_completed_2m_4m virtual memory Page walk completed due to an instruction fetch in a 2M or 4M page event=0x85,period=2000003,umask=4 00 Counts page walks completed due to instruction fetches whose address translations missed in the TLB and were mapped to 2M or 4M pages. The page walks can end with or without a page fault itlb_misses.walk_completed_4k virtual memory Page walk completed due to an instruction fetch in a 4K page event=0x85,period=2000003,umask=2 00 Counts page walks completed due to instruction fetches whose address translations missed in the TLB and were mapped to 4K pages. The page walks can end with or without a page fault itlb_misses.walk_pending virtual memory Page walks outstanding due to an instruction fetch every cycle event=0x85,period=200003,umask=0x10 00 Counts once per cycle for each page walk occurring due to an instruction fetch. Includes cycles spent traversing the Extended Page Table (EPT). Average cycles per walk can be calculated by dividing by the number of walks tlb_flushes.stlb_any virtual memory STLB flushes event=0xbd,period=20003,umask=0x20 00 Counts STLB flushes. The TLBs are flushed on instructions like INVLPG and MOV to CR3 mem_bound_stalls_ifetch.all cache Counts the number of unhalted cycles when the core is stalled due to an instruction cache or TLB miss event=0x35,period=1000003,umask=0x7f 00 mem_bound_stalls_ifetch.llc_miss cache Counts the number of unhalted cycles when the core is stalled due to an icache or itlb miss which missed all the caches event=0x35,period=1000003,umask=0x78 00 mem_load_uops_l3_miss_retired.local_dram cache Counts the number of load ops retired that miss the L3 cache and hit in DRAM event=0xd3,period=1000003,umask=1 00 mem_load_uops_retired.l3_hit cache Counts the number of load ops retired that hit in the L3 cache event=0xd1,period=200003,umask=0x1c 00 ocr.demand_data_rd.l3_miss memory Counts demand data reads that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBFC00001 00 ocr.demand_rfo.l3_miss memory Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBFC00002 00 topdown_bad_speculation.all pipeline Counts the number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear. [This event is alias to TOPDOWN_BAD_SPECULATION.ALL_P] event=0x73,period=1000003 00 Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear. Only issue slots wasted due to fast nukes such as memory ordering nukes are counted. Other nukes are not accounted for. Counts all issue slots blocked during this recovery window, including relevant microcode flows, and while uops are not yet available in the instruction queue (IQ) or until an FE_BOUND event occurs besides OTHER and CISC. Also includes the issue slots that were consumed by the backend but were thrown away because they were younger than the mispredict or machine clear. [This event is alias to TOPDOWN_BAD_SPECULATION.ALL_P] topdown_bad_speculation.all_p pipeline Counts the number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear. [This event is alias to TOPDOWN_BAD_SPECULATION.ALL] event=0x73,period=1000003 00 Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear. Only issue slots wasted due to fast nukes such as memory ordering nukes are counted. Other nukes are not accounted for. Counts all issue slots blocked during this recovery window, including relevant microcode flows, and while uops are not yet available in the instruction queue (IQ) or until an FE_BOUND event occurs besides OTHER and CISC. Also includes the issue slots that were consumed by the backend but were thrown away because they were younger than the mispredict or machine clear. [This event is alias to TOPDOWN_BAD_SPECULATION.ALL] topdown_be_bound.all pipeline Counts the number of retirement slots not consumed due to backend stalls [This event is alias to TOPDOWN_BE_BOUND.ALL_P] event=0x74,period=1000003 00 topdown_be_bound.all_p pipeline Counts the number of retirement slots not consumed due to backend stalls [This event is alias to TOPDOWN_BE_BOUND.ALL] event=0x74,period=1000003 00 topdown_fe_bound.all pipeline Counts the number of retirement slots not consumed due to front end stalls [This event is alias to TOPDOWN_FE_BOUND.ALL_P] event=0x71,period=1000003 00 topdown_fe_bound.all_p pipeline Counts the number of retirement slots not consumed due to front end stalls [This event is alias to TOPDOWN_FE_BOUND.ALL] event=0x71,period=1000003 00 topdown_retiring.all pipeline Counts the number of consumed retirement slots. [This event is alias to TOPDOWN_RETIRING.ALL_P] event=0x72,period=1000003 00 topdown_retiring.all_p pipeline Counts the number of consumed retirement slots. [This event is alias to TOPDOWN_RETIRING.ALL] event=0x72,period=1000003 00 uncore_chacms unc_chacms_clockticks uncore cache Clockticks for CMS units attached to CHA event=1 01 unc_cha_clockticks uncore cache Number of CHA clock cycles while the event is enabled event=1 01 Clockticks of the uncore caching and home agent (CHA) unc_cha_distress_asserted.dpt_any uncore cache Distress signal assertion for dynamic prefetch throttle (DPT). Threshold for distress signal assertion reached in TOR or IRQ (immediate cause for triggering) event=0x59,umask=3 01 unc_cha_distress_asserted.dpt_irq uncore cache Distress signal assertion for dynamic prefetch throttle (DPT). Threshold for distress signal assertion reached in IRQ (immediate cause for triggering) event=0x59,umask=1 01 unc_cha_distress_asserted.dpt_tor uncore cache Distress signal assertion for dynamic prefetch throttle (DPT). Threshold for distress signal assertion reached in TOR (immediate cause for triggering) event=0x59,umask=2 01 unc_cha_imc_writes_count.full uncore cache Counts when a normal (Non-Isochronous) full line write is issued from the CHA to the any of the memory controller channels event=0x5b,umask=1 01 unc_cha_imc_writes_count.full_priority uncore cache CHA to iMC Full Line Writes Issued : ISOCH Full Line : Counts the total number of full line writes issued from the HA into the memory controller event=0x5b,umask=4 01 unc_cha_imc_writes_count.partial uncore cache CHA to iMC Full Line Writes Issued : Partial Non-ISOCH : Counts the total number of full line writes issued from the HA into the memory controller event=0x5b,umask=2 01 unc_cha_imc_writes_count.partial_priority uncore cache CHA to iMC Full Line Writes Issued : ISOCH Partial : Counts the total number of full line writes issued from the HA into the memory controller event=0x5b,umask=8 01 unc_cha_llc_lookup.code uncore cache Cache Lookups: CRd Requests event=0x34,umask=0x1bd0ff 01 Cache Lookups : CRd Requests unc_cha_llc_lookup.data_rd uncore cache Cache Lookups: Read Requests and Read Prefetches event=0x34,umask=0x1bc1ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.data_read_all uncore cache Cache Lookups: Read Requests, Read Prefetches, and Snoops event=0x34,umask=0x1fc1ff 01 Cache Lookups : Data Reads unc_cha_llc_lookup.data_read_local uncore cache Cache Lookups: Read Requests to Locally Homed Memory event=0x34,umask=0x841ff 01 Cache Lookups : Demand Data Reads, Core and LLC prefetches unc_cha_llc_lookup.data_read_miss uncore cache Cache Lookups: Read Requests, Read Prefetches, and Snoops which miss the Cache event=0x34,umask=0x1fc101 01 Cache Lookups : Data Read Misses unc_cha_llc_lookup.locally_homed_address uncore cache Cache Lookups: All Requests to Locally Homed Memory event=0x34,umask=0xbdfff 01 Cache Lookups : Transactions homed locally unc_cha_llc_lookup.local_code uncore cache Cache Lookups: Code Read Requests and Code Read Prefetches to Locally Homed Memory event=0x34,umask=0x19d0ff 01 Cache Lookups : CRd Requests unc_cha_llc_lookup.local_data_rd uncore cache Cache Lookups: Read Requests and Read Prefetches to Locally Homed Memory event=0x34,umask=0x19c1ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.local_dmnd_code uncore cache Cache Lookups: Code Read Requests to Locally Homed Memory event=0x34,umask=0x1850ff 01 Cache Lookups : CRd Requests unc_cha_llc_lookup.local_dmnd_data_rd uncore cache Cache Lookups: Read Requests to Locally Homed Memory event=0x34,umask=0x1841ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.local_dmnd_rfo uncore cache Cache Lookups: RFO Requests to Locally Homed Memory event=0x34,umask=0x1848ff 01 Cache Lookups : RFO Requests unc_cha_llc_lookup.local_llc_pf uncore cache Cache Lookups: LLC Prefetch Requests to Locally Homed Memory event=0x34,umask=0x189dff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.local_pf uncore cache Cache Lookups: All Prefetches to Locally Homed Memory event=0x34,umask=0x199dff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.local_pf_code uncore cache Cache Lookups: Code Prefetches to Locally Homed Memory event=0x34,umask=0x1910ff 01 Cache Lookups : CRd Requests unc_cha_llc_lookup.local_pf_data_rd uncore cache Cache Lookups: Read Prefetches to Locally Homed Memory event=0x34,umask=0x1981ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.local_pf_rfo uncore cache Cache Lookups: RFO Prefetches to Locally Homed Memory event=0x34,umask=0x1908ff 01 Cache Lookups : RFO Requests unc_cha_llc_lookup.local_rfo uncore cache Cache Lookups: RFO Requests and RFO Prefetches to Locally Homed Memory event=0x34,umask=0x19c8ff 01 Cache Lookups : RFO Requests unc_cha_llc_lookup.rfo uncore cache Cache Lookups: All RFO and RFO Prefetches event=0x34,umask=0x1bc8ff 01 Cache Lookups : All RFOs - Demand and Prefetches unc_cha_llc_lookup.rfo_local uncore cache Cache Lookups: RFO Requests and RFO Prefetches to Locally Homed Memory event=0x34,umask=0x9c8ff 01 Cache Lookups : Locally HOMed RFOs - Demand and Prefetches unc_cha_llc_lookup.write_local uncore cache Cache Lookups: Writes to Locally Homed Memory (includes writebacks from L1/L2) event=0x34,umask=0x842ff 01 Cache Lookups : Writes unc_cha_llc_victims.all uncore cache Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in event=0x37,umask=0xf 01 Lines Victimized : All Lines Victimized unc_cha_llc_victims.ia uncore cache Lines Victimized : IA traffic : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in event=0x37,umask=0x20 01 unc_cha_llc_victims.io uncore cache Lines Victimized : IO traffic : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in event=0x37,umask=0x10 01 unc_cha_llc_victims.local_all uncore cache Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in event=0x37,umask=0x200f 01 Lines Victimized : Local - All Lines unc_cha_llc_victims.local_e uncore cache Lines Victimized : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in event=0x37,umask=0x2002 01 Lines Victimized : Local - Lines in E State unc_cha_llc_victims.local_f uncore cache Lines Victimized : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in event=0x37,umask=0x2008 01 Lines Victimized : Local - Lines in F State unc_cha_llc_victims.local_m uncore cache Lines Victimized : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in event=0x37,umask=0x2001 01 Lines Victimized : Local - Lines in M State unc_cha_llc_victims.local_s uncore cache Lines Victimized : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in event=0x37,umask=0x2004 01 Lines Victimized : Local - Lines in S State unc_cha_llc_victims.total_e uncore cache Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in event=0x37,umask=2 01 Lines Victimized : Lines in E state unc_cha_llc_victims.total_m uncore cache Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in event=0x37,umask=1 01 Lines Victimized : Lines in M state unc_cha_llc_victims.total_s uncore cache Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in event=0x37,umask=4 01 Lines Victimized : Lines in S State unc_cha_misc.rfo_hit_s uncore cache Counts when a RFO (the Read for Ownership issued before a write) request hit a cacheline in the S (Shared) state event=0x39,umask=8 01 Cbo Misc : RFO HitS unc_cha_osb.local_invitoe uncore cache OSB Snoop Broadcast : Local InvItoE : Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB event=0x55,umask=1 01 unc_cha_osb.local_read uncore cache OSB Snoop Broadcast : Local Rd : Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB event=0x55,umask=2 01 unc_cha_osb.off_pwrheuristic uncore cache OSB Snoop Broadcast : Off : Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB event=0x55,umask=0x20 01 unc_cha_osb.rfo_hits_snp_bcast uncore cache OSB Snoop Broadcast : RFO HitS Snoop Broadcast : Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB event=0x55,umask=0x10 01 unc_cha_requests.invitoe uncore cache Counts the total number of requests coming from a unit on this socket for exclusive ownership of a cache line without receiving data (INVITOE) to the CHA event=0x50,umask=0x30 01 HA Read and Write Requests : InvalItoE unc_cha_requests.invitoe_local uncore cache Counts the total number of requests coming from a unit on this socket for exclusive ownership of a cache line without receiving data (INVITOE) to the CHA event=0x50,umask=0x10 01 unc_cha_requests.reads uncore cache Counts read requests made into this CHA. Reads include all read opcodes (including RFO: the Read for Ownership issued before a write) event=0x50,umask=3 01 HA Read and Write Requests : Reads unc_cha_requests.reads_local uncore cache Counts read requests coming from a unit on this socket made into this CHA. Reads include all read opcodes (including RFO: the Read for Ownership issued before a write) event=0x50,umask=1 01 unc_cha_requests.writes uncore cache Counts write requests made into the CHA, including streaming, evictions, HitM (Reads from another core to a Modified cacheline), etc event=0x50,umask=0xc 01 HA Read and Write Requests : Writes unc_cha_requests.writes_local uncore cache Counts write requests coming from a unit on this socket made into this CHA, including streaming, evictions, HitM (Reads from another core to a Modified cacheline), etc event=0x50,umask=4 01 unc_cha_tor_inserts.all uncore cache All TOR Inserts event=0x35,umask=0xc001ffff 01 TOR Inserts : All unc_cha_tor_inserts.ia uncore cache All locally initiated requests from IA Cores event=0x35,umask=0xc001ff01 01 TOR Inserts : All requests from iA Cores unc_cha_tor_inserts.ia_clflush uncore cache CLFlush events that are initiated from the Core event=0x35,umask=0xc8c7ff01 01 TOR Inserts : CLFlushes issued by iA Cores unc_cha_tor_inserts.ia_clflushopt uncore cache CLFlushOpt events that are initiated from the Core event=0x35,umask=0xc8d7ff01 01 TOR Inserts : CLFlushOpts issued by iA Cores unc_cha_tor_inserts.ia_crd uncore cache Code read from local IA event=0x35,umask=0xc80fff01 01 TOR Inserts : CRDs issued by iA Cores unc_cha_tor_inserts.ia_crd_pref uncore cache Code read prefetch from local IA that miss the cache event=0x35,umask=0xc88fff01 01 TOR Inserts; Code read prefetch from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_drd_opt uncore cache Data read opt from local IA event=0x35,umask=0xc827ff01 01 TOR Inserts : DRd_Opts issued by iA Cores unc_cha_tor_inserts.ia_drd_opt_pref uncore cache Data read opt prefetch from local IA that miss the cache event=0x35,umask=0xc8a7ff01 01 TOR Inserts : DRd_Opt_Prefs issued by iA Cores unc_cha_tor_inserts.ia_hit uncore cache All locally initiated requests from IA Cores which hit the cache event=0x35,umask=0xc001fd01 01 TOR Inserts : All requests from iA Cores that Hit the LLC unc_cha_tor_inserts.ia_hit_crd uncore cache Code read from local IA that hit the cache event=0x35,umask=0xc80ffd01 01 TOR Inserts : CRds issued by iA Cores that Hit the LLC unc_cha_tor_inserts.ia_hit_crd_pref uncore cache Code read prefetch from local IA that hit the cache event=0x35,umask=0xc88ffd01 01 TOR Inserts : CRd_Prefs issued by iA Cores that hit the LLC unc_cha_tor_inserts.ia_hit_drd_opt uncore cache Data read opt from local IA that hit the cache event=0x35,umask=0xc827fd01 01 TOR Inserts : DRd_Opts issued by iA Cores that hit the LLC unc_cha_tor_inserts.ia_hit_drd_opt_pref uncore cache Data read opt prefetch from local IA that hit the cache event=0x35,umask=0xc8a7fd01 01 TOR Inserts : DRd_Opt_Prefs issued by iA Cores that hit the LLC unc_cha_tor_inserts.ia_hit_itom uncore cache ItoM requests from local IA cores that hit the cache event=0x35,umask=0xcc47fd01 01 TOR Inserts : ItoMs issued by iA Cores that Hit LLC unc_cha_tor_inserts.ia_hit_llcprefcode uncore cache Last level cache prefetch code read from local IA that hit the cache event=0x35,umask=0xcccffd01 01 TOR Inserts : LLCPrefCode issued by iA Cores that hit the LLC unc_cha_tor_inserts.ia_hit_llcprefdata uncore cache Last level cache prefetch data read from local IA that hit the cache event=0x35,umask=0xccd7fd01 01 TOR Inserts : LLCPrefData issued by iA Cores that hit the LLC unc_cha_tor_inserts.ia_hit_llcprefrfo uncore cache Last level cache prefetch read for ownership from local IA that hit the cache event=0x35,umask=0xccc7fd01 01 TOR Inserts : LLCPrefRFO issued by iA Cores that hit the LLC unc_cha_tor_inserts.ia_hit_rfo uncore cache Read for ownership from local IA that hit the cache event=0x35,umask=0xc807fd01 01 TOR Inserts : RFOs issued by iA Cores that Hit the LLC unc_cha_tor_inserts.ia_hit_rfo_pref uncore cache Read for ownership prefetch from local IA that hit the cache event=0x35,umask=0xc887fd01 01 TOR Inserts : RFO_Prefs issued by iA Cores that Hit the LLC unc_cha_tor_inserts.ia_itom uncore cache ItoM events that are initiated from the Core event=0x35,umask=0xcc47ff01 01 TOR Inserts : ItoMs issued by iA Cores unc_cha_tor_inserts.ia_itomcachenear uncore cache ItoMCacheNear requests from local IA cores event=0x35,umask=0xcd47ff01 01 TOR Inserts : ItoMCacheNears issued by iA Cores unc_cha_tor_inserts.ia_llcprefcode uncore cache Last level cache prefetch code read from local IA event=0x35,umask=0xcccfff01 01 TOR Inserts : LLCPrefCode issued by iA Cores unc_cha_tor_inserts.ia_llcprefdata uncore cache Last level cache prefetch data read from local IA event=0x35,umask=0xccd7ff01 01 TOR Inserts : LLCPrefData issued by iA Cores unc_cha_tor_inserts.ia_llcprefrfo uncore cache Last level cache prefetch read for ownership from local IA that miss the cache event=0x35,umask=0xccc7ff01 01 TOR Inserts : LLCPrefRFO issued by iA Cores unc_cha_tor_inserts.ia_miss uncore cache All locally initiated requests from IA Cores which miss the cache event=0x35,umask=0xc001fe01 01 TOR Inserts : All requests from iA Cores that Missed the LLC unc_cha_tor_inserts.ia_miss_crd uncore cache Code read from local IA that miss the cache event=0x35,umask=0xc80ffe01 01 TOR Inserts : CRds issued by iA Cores that Missed the LLC unc_cha_tor_inserts.ia_miss_crd_local uncore cache CRDs from local IA cores to locally homed memory event=0x35,umask=0xc80efe01 01 TOR Inserts : CRd issued by iA Cores that Missed the LLC - HOMed locally unc_cha_tor_inserts.ia_miss_crd_pref uncore cache Code read prefetch from local IA that miss the cache event=0x35,umask=0xc88ffe01 01 TOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC unc_cha_tor_inserts.ia_miss_crd_pref_local uncore cache CRD Prefetches from local IA cores to locally homed memory event=0x35,umask=0xc88efe01 01 TOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed locally unc_cha_tor_inserts.ia_miss_drd_opt uncore cache Data read opt from local IA that miss the cache event=0x35,umask=0xc827fe01 01 TOR Inserts : DRd_Opt issued by iA Cores that missed the LLC unc_cha_tor_inserts.ia_miss_drd_opt_local uncore cache Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd_Opt, and which target local memory event=0x35,umask=0xc826fe01 01 TOR Inserts : DRd_Opt issued by iA Cores that Missed the LLC - HOMed locally unc_cha_tor_inserts.ia_miss_drd_opt_pref uncore cache Data read opt prefetch from local IA that miss the cache event=0x35,umask=0xc8a7fe01 01 TOR Inserts : DRd_Opt_Prefs issued by iA Cores that missed the LLC unc_cha_tor_inserts.ia_miss_drd_opt_pref_local uncore cache Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRD_PREF_OPT, and target local memory event=0x35,umask=0xc8a6fe01 01 TOR Inserts : DRd_Opt_Prefs issued by iA Cores that missed the LLC unc_cha_tor_inserts.ia_miss_itom uncore cache ItoM requests from local IA cores that miss the cache event=0x35,umask=0xcc47fe01 01 TOR Inserts : ItoMs issued by iA Cores that Missed LLC unc_cha_tor_inserts.ia_miss_llcprefcode uncore cache Last level cache prefetch code read from local IA that miss the cache event=0x35,umask=0xcccffe01 01 TOR Inserts : LLCPrefCode issued by iA Cores that missed the LLC unc_cha_tor_inserts.ia_miss_llcprefdata uncore cache Last level cache prefetch data read from local IA that miss the cache event=0x35,umask=0xccd7fe01 01 TOR Inserts : LLCPrefData issued by iA Cores that missed the LLC unc_cha_tor_inserts.ia_miss_llcprefrfo uncore cache Last level cache prefetch read for ownership from local IA that miss the cache event=0x35,umask=0xccc7fe01 01 TOR Inserts : LLCPrefRFO issued by iA Cores that missed the LLC unc_cha_tor_inserts.ia_miss_local_wcilf_ddr uncore cache WCILF requests from local IA cores to locally homed DDR addresses that miss the cache event=0x35,umask=0xc8668601 01 TOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed locally unc_cha_tor_inserts.ia_miss_local_wcil_ddr uncore cache WCIL requests from local IA cores to locally homed DDR addresses that miss the cache event=0x35,umask=0xc86e8601 01 TOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed locally unc_cha_tor_inserts.ia_miss_rfo uncore cache Read for ownership from local IA that miss the cache event=0x35,umask=0xc807fe01 01 TOR Inserts : RFOs issued by iA Cores that Missed the LLC unc_cha_tor_inserts.ia_miss_rfo_local uncore cache Read for ownership from local IA that miss the cache event=0x35,umask=0xc806fe01 01 TOR Inserts : RFOs issued by iA Cores that Missed the LLC - HOMed locally unc_cha_tor_inserts.ia_miss_rfo_pref uncore cache Read for ownership prefetch from local IA that miss the cache event=0x35,umask=0xc887fe01 01 TOR Inserts : RFO_Prefs issued by iA Cores that Missed the LLC unc_cha_tor_inserts.ia_miss_rfo_pref_local uncore cache Read for ownership prefetch from local IA that miss the cache event=0x35,umask=0xc886fe01 01 TOR Inserts : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed locally unc_cha_tor_inserts.ia_miss_ucrdf uncore cache UCRDF requests from local IA cores that miss the cache event=0x35,umask=0xc877de01 01 TOR Inserts : UCRdFs issued by iA Cores that Missed LLC unc_cha_tor_inserts.ia_miss_wcil uncore cache WCIL requests from a local IA core that miss the cache event=0x35,umask=0xc86ffe01 01 TOR Inserts : WCiLs issued by iA Cores that Missed the LLC unc_cha_tor_inserts.ia_miss_wcilf uncore cache WCILF requests from local IA core that miss the cache event=0x35,umask=0xc867fe01 01 TOR Inserts : WCiLF issued by iA Cores that Missed the LLC unc_cha_tor_inserts.ia_miss_wcilf_ddr uncore cache WCILF requests from local IA cores to DDR homed addresses which miss the cache event=0x35,umask=0xc8678601 01 TOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC unc_cha_tor_inserts.ia_miss_wcil_ddr uncore cache WCIL requests from local IA cores to DDR homed addresses which miss the cache event=0x35,umask=0xc86f8601 01 TOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC unc_cha_tor_inserts.ia_miss_wil uncore cache WIL requests from local IA cores that miss the cache event=0x35,umask=0xc87fde01 01 TOR Inserts : WiLs issued by iA Cores that Missed LLC unc_cha_tor_inserts.ia_rfo uncore cache Read for ownership from local IA that miss the cache event=0x35,umask=0xc807ff01 01 TOR Inserts : RFOs issued by iA Cores unc_cha_tor_inserts.ia_rfo_pref uncore cache Read for ownership prefetch from local IA that miss the cache event=0x35,umask=0xc887ff01 01 TOR Inserts : RFO_Prefs issued by iA Cores unc_cha_tor_inserts.ia_specitom uncore cache SpecItoM events that are initiated from the Core event=0x35,umask=0xcc57ff01 01 TOR Inserts : SpecItoMs issued by iA Cores unc_cha_tor_inserts.ia_wbeftoe uncore cache WbEFtoEs issued by iA Cores. (Non Modified Write Backs) event=0x35,umask=0xcc3fff01 01 TOR Inserts : ItoMs issued by IO Devices that Hit the LLC unc_cha_tor_inserts.ia_wbeftoi uncore cache WbEFtoIs issued by iA Cores . (Non Modified Write Backs) event=0x35,umask=0xcc37ff01 01 TOR Inserts : ItoMs issued by IO Devices that Hit the LLC unc_cha_tor_inserts.ia_wbmtoe uncore cache WbMtoEs issued by iA Cores . (Modified Write Backs) event=0x35,umask=0xcc2fff01 01 TOR Inserts : ItoMs issued by IO Devices that Hit the LLC unc_cha_tor_inserts.ia_wbmtoi uncore cache WbMtoI requests from local IA cores event=0x35,umask=0xcc27ff01 01 TOR Inserts : WbMtoIs issued by iA Cores unc_cha_tor_inserts.ia_wbstoi uncore cache WbStoIs issued by iA Cores . (Non Modified Write Backs) event=0x35,umask=0xcc67ff01 01 TOR Inserts : ItoMs issued by IO Devices that Hit the LLC unc_cha_tor_inserts.ia_wcil uncore cache WCIL requests from a local IA core event=0x35,umask=0xc86fff01 01 TOR Inserts : WCiLs issued by iA Cores unc_cha_tor_inserts.ia_wcilf uncore cache WCILF requests from local IA core event=0x35,umask=0xc867ff01 01 TOR Inserts : WCiLF issued by iA Cores unc_cha_tor_inserts.io uncore cache All TOR inserts from local IO devices event=0x35,umask=0xc001ff04 01 TOR Inserts : All requests from IO Devices unc_cha_tor_inserts.io_clflush uncore cache CLFlush requests from IO devices event=0x35,umask=0xc8c3ff04 01 TOR Inserts : CLFlushes issued by IO Devices unc_cha_tor_inserts.io_hit uncore cache All TOR inserts from local IO devices which hit the cache event=0x35,umask=0xc001fd04 01 TOR Inserts : All requests from IO Devices that hit the LLC unc_cha_tor_inserts.io_hit_itom uncore cache ItoMs from local IO devices which hit the cache event=0x35,umask=0xcc43fd04 01 TOR Inserts : ItoMs issued by IO Devices that Hit the LLC unc_cha_tor_inserts.io_hit_itomcachenear uncore cache ItoMCacheNears, indicating a partial write request, from IO Devices that hit the LLC event=0x35,umask=0xcd43fd04 01 TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices that hit the LLC unc_cha_tor_inserts.io_hit_pcirdcur uncore cache PCIRDCURs issued by IO devices which hit the LLC event=0x35,umask=0xc8f3fd04 01 TOR Inserts : PCIRdCurs issued by IO Devices that hit the LLC unc_cha_tor_inserts.io_hit_rfo uncore cache RFOs from local IO devices which hit the cache event=0x35,umask=0xc803fd04 01 TOR Inserts : RFOs issued by IO Devices that hit the LLC unc_cha_tor_inserts.io_itom uncore cache All TOR ItoM inserts from local IO devices event=0x35,umask=0xcc43ff04 01 TOR Inserts : ItoMs issued by IO Devices unc_cha_tor_inserts.io_itomcachenear uncore cache ItoMCacheNears, indicating a partial write request, from IO Devices event=0x35,umask=0xcd43ff04 01 TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices unc_cha_tor_inserts.io_miss uncore cache All TOR inserts from local IO devices which miss the cache event=0x35,umask=0xc001fe04 01 TOR Inserts : All requests from IO Devices that missed the LLC unc_cha_tor_inserts.io_miss_itom uncore cache All TOR ItoM inserts from local IO devices which miss the cache event=0x35,umask=0xcc43fe04 01 TOR Inserts : ItoMs issued by IO Devices that missed the LLC unc_cha_tor_inserts.io_miss_itomcachenear uncore cache ItoMCacheNears, indicating a partial write request, from IO Devices that missed the LLC event=0x35,umask=0xcd43fe04 01 TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices that missed the LLC unc_cha_tor_inserts.io_miss_pcirdcur uncore cache PCIRDCURs issued by IO devices which miss the LLC event=0x35,umask=0xc8f3fe04 01 TOR Inserts : PCIRdCurs issued by IO Devices that missed the LLC unc_cha_tor_inserts.io_miss_rfo uncore cache All TOR RFO inserts from local IO devices which miss the cache event=0x35,umask=0xc803fe04 01 TOR Inserts : RFOs issued by IO Devices that missed the LLC unc_cha_tor_inserts.io_pcirdcur uncore cache PCIRDCURs issued by IO devices event=0x35,umask=0xc8f3ff04 01 TOR Inserts : PCIRdCurs issued by IO Devices unc_cha_tor_inserts.io_rfo uncore cache RFOs from local IO devices event=0x35,umask=0xc803ff04 01 TOR Inserts : RFOs issued by IO Devices unc_cha_tor_inserts.io_wbmtoi uncore cache WBMtoI requests from IO devices event=0x35,umask=0xcc23ff04 01 TOR Inserts : WbMtoIs issued by IO Devices unc_cha_tor_inserts.llc_or_sf_evictions uncore cache TOR Inserts for SF or LLC Evictions event=0x35,umask=0xc001ff02 01 TOR allocation occurred as a result of SF/LLC evictions (came from the ISMQ) unc_cha_tor_inserts.loc_all uncore cache All locally initiated requests event=0x35,umask=0xc000ff05 01 TOR Inserts : All from Local iA and IO unc_cha_tor_inserts.loc_ia uncore cache All from Local iA event=0x35,umask=0xc000ff01 01 TOR Inserts : All from Local iA unc_cha_tor_inserts.loc_io uncore cache All from Local IO event=0x35,umask=0xc000ff04 01 TOR Inserts : All from Local IO unc_cha_tor_occupancy.all uncore cache Occupancy for all TOR entries event=0x36,umask=0xc001ffff 01 TOR Occupancy : All unc_cha_tor_occupancy.ia uncore cache TOR Occupancy for All locally initiated requests from IA Cores event=0x36,umask=0xc001ff01 01 TOR Occupancy : All requests from iA Cores unc_cha_tor_occupancy.ia_clflush uncore cache TOR Occupancy for CLFlush events that are initiated from the Core event=0x36,umask=0xc8c7ff01 01 TOR Occupancy : CLFlushes issued by iA Cores unc_cha_tor_occupancy.ia_clflushopt uncore cache TOR Occupancy for CLFlushOpt events that are initiated from the Core event=0x36,umask=0xc8d7ff01 01 TOR Occupancy : CLFlushOpts issued by iA Cores unc_cha_tor_occupancy.ia_crd uncore cache TOR Occupancy for Code read from local IA that miss the cache event=0x36,umask=0xc80fff01 01 TOR Occupancy : CRDs issued by iA Cores unc_cha_tor_occupancy.ia_crd_pref uncore cache TOR Occupancy for Code read prefetch from local IA that miss the cache event=0x36,umask=0xc88fff01 01 TOR Occupancy; Code read prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_drd_opt uncore cache TOR Occupancy for Data read opt from local IA that miss the cache event=0x36,umask=0xc827ff01 01 TOR Occupancy : DRd_Opts issued by iA Cores unc_cha_tor_occupancy.ia_drd_opt_pref uncore cache TOR Occupancy for Data read opt prefetch from local IA that miss the cache event=0x36,umask=0xc8a7ff01 01 TOR Occupancy : DRd_Opt_Prefs issued by iA Cores unc_cha_tor_occupancy.ia_hit uncore cache TOR Occupancy for All locally initiated requests from IA Cores which hit the cache event=0x36,umask=0xc001fd01 01 TOR Occupancy : All requests from iA Cores that Hit the LLC unc_cha_tor_occupancy.ia_hit_crd uncore cache TOR Occupancy for Code read from local IA that hit the cache event=0x36,umask=0xc80ffd01 01 TOR Occupancy : CRds issued by iA Cores that Hit the LLC unc_cha_tor_occupancy.ia_hit_crd_pref uncore cache TOR Occupancy for Code read prefetch from local IA that hit the cache event=0x36,umask=0xc88ffd01 01 TOR Occupancy : CRd_Prefs issued by iA Cores that hit the LLC unc_cha_tor_occupancy.ia_hit_drd_opt uncore cache TOR Occupancy for Data read opt from local IA that hit the cache event=0x36,umask=0xc827fd01 01 TOR Occupancy : DRd_Opts issued by iA Cores that hit the LLC unc_cha_tor_occupancy.ia_hit_drd_opt_pref uncore cache TOR Occupancy for Data read opt prefetch from local IA that hit the cache event=0x36,umask=0xc8a7fd01 01 TOR Occupancy : DRd_Opt_Prefs issued by iA Cores that hit the LLC unc_cha_tor_occupancy.ia_hit_itom uncore cache TOR Occupancy for ItoM requests from local IA cores that hit the cache event=0x36,umask=0xcc47fd01 01 TOR Occupancy : ItoMs issued by iA Cores that Hit LLC unc_cha_tor_occupancy.ia_hit_llcprefcode uncore cache TOR Occupancy for Last level cache prefetch code read from local IA that hit the cache event=0x36,umask=0xcccffd01 01 TOR Occupancy : LLCPrefCode issued by iA Cores that hit the LLC unc_cha_tor_occupancy.ia_hit_llcprefdata uncore cache TOR Occupancy for Last level cache prefetch data read from local IA that hit the cache event=0x36,umask=0xccd7fd01 01 TOR Occupancy : LLCPrefData issued by iA Cores that hit the LLC unc_cha_tor_occupancy.ia_hit_llcprefrfo uncore cache TOR Occupancy for Last level cache prefetch read for ownership from local IA that hit the cache event=0x36,umask=0xccc7fd01 01 TOR Occupancy : LLCPrefRFO issued by iA Cores that hit the LLC unc_cha_tor_occupancy.ia_hit_rfo uncore cache TOR Occupancy for Read for ownership from local IA that hit the cache event=0x36,umask=0xc807fd01 01 TOR Occupancy : RFOs issued by iA Cores that Hit the LLC unc_cha_tor_occupancy.ia_hit_rfo_pref uncore cache TOR Occupancy for Read for ownership prefetch from local IA that hit the cache event=0x36,umask=0xc887fd01 01 TOR Occupancy : RFO_Prefs issued by iA Cores that Hit the LLC unc_cha_tor_occupancy.ia_itom uncore cache TOR Occupancy for ItoM events that are initiated from the Core event=0x36,umask=0xcc47ff01 01 TOR Occupancy : ItoMs issued by iA Cores unc_cha_tor_occupancy.ia_itomcachenear uncore cache TOR Occupancy for ItoMCacheNear requests from local IA cores event=0x36,umask=0xcd47ff01 01 TOR Occupancy : ItoMCacheNears issued by iA Cores unc_cha_tor_occupancy.ia_llcprefcode uncore cache TOR Occupancy for Last level cache prefetch code read from local IA event=0x36,umask=0xcccfff01 01 TOR Occupancy : LLCPrefCode issued by iA Cores unc_cha_tor_occupancy.ia_llcprefdata uncore cache TOR Occupancy for Last level cache prefetch data read from local IA event=0x36,umask=0xccd7ff01 01 TOR Occupancy : LLCPrefData issued by iA Cores unc_cha_tor_occupancy.ia_llcprefrfo uncore cache TOR Occupancy for Last level cache prefetch read for ownership from local IA that miss the cache event=0x36,umask=0xccc7ff01 01 TOR Occupancy : LLCPrefRFO issued by iA Cores unc_cha_tor_occupancy.ia_miss uncore cache TOR Occupancy for All locally initiated requests from IA Cores which miss the cache event=0x36,umask=0xc001fe01 01 TOR Occupancy : All requests from iA Cores that Missed the LLC unc_cha_tor_occupancy.ia_miss_crd uncore cache TOR Occupancy for Code read from local IA that miss the cache event=0x36,umask=0xc80ffe01 01 TOR Occupancy : CRds issued by iA Cores that Missed the LLC unc_cha_tor_occupancy.ia_miss_crd_local uncore cache TOR Occupancy for CRDs from local IA cores to locally homed memory event=0x36,umask=0xc80efe01 01 TOR Occupancy : CRd issued by iA Cores that Missed the LLC - HOMed locally unc_cha_tor_occupancy.ia_miss_crd_pref uncore cache TOR Occupancy for Code read prefetch from local IA that miss the cache event=0x36,umask=0xc88ffe01 01 TOR Occupancy : CRd_Prefs issued by iA Cores that Missed the LLC unc_cha_tor_occupancy.ia_miss_crd_pref_local uncore cache TOR Occupancy for CRD Prefetches from local IA cores to locally homed memory event=0x36,umask=0xc88efe01 01 TOR Occupancy : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed locally unc_cha_tor_occupancy.ia_miss_drd_opt uncore cache TOR Occupancy for Data read opt from local IA that miss the cache event=0x36,umask=0xc827fe01 01 TOR Occupancy : DRd_Opt issued by iA Cores that missed the LLC unc_cha_tor_occupancy.ia_miss_drd_opt_pref uncore cache TOR Occupancy for Data read opt prefetch from local IA that miss the cache event=0x36,umask=0xc8a7fe01 01 TOR Occupancy : DRd_Opt_Prefs issued by iA Cores that missed the LLC unc_cha_tor_occupancy.ia_miss_itom uncore cache TOR Occupancy for ItoM requests from local IA cores that miss the cache event=0x36,umask=0xcc47fe01 01 TOR Occupancy : ItoMs issued by iA Cores that Missed LLC unc_cha_tor_occupancy.ia_miss_llcprefcode uncore cache TOR Occupancy for Last level cache prefetch code read from local IA that miss the cache event=0x36,umask=0xcccffe01 01 TOR Occupancy : LLCPrefCode issued by iA Cores that missed the LLC unc_cha_tor_occupancy.ia_miss_llcprefdata uncore cache TOR Occupancy for Last level cache prefetch data read from local IA that miss the cache event=0x36,umask=0xccd7fe01 01 TOR Occupancy : LLCPrefData issued by iA Cores that missed the LLC unc_cha_tor_occupancy.ia_miss_llcprefrfo uncore cache TOR Occupancy for Last level cache prefetch read for ownership from local IA that miss the cache event=0x36,umask=0xccc7fe01 01 TOR Occupancy : LLCPrefRFO issued by iA Cores that missed the LLC unc_cha_tor_occupancy.ia_miss_local_wcilf_ddr uncore cache TOR Occupancy for WCILF requests from local IA cores to locally homed DDR addresses that miss the cache event=0x36,umask=0xc8668601 01 TOR Occupancy : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed locally unc_cha_tor_occupancy.ia_miss_local_wcil_ddr uncore cache TOR Occupancy for WCIL requests from local IA cores to locally homed DDR addresses that miss the cache event=0x36,umask=0xc86e8601 01 TOR Occupancy : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed locally unc_cha_tor_occupancy.ia_miss_rfo uncore cache TOR Occupancy for Read for ownership from local IA that miss the cache event=0x36,umask=0xc807fe01 01 TOR Occupancy : RFOs issued by iA Cores that Missed the LLC unc_cha_tor_occupancy.ia_miss_rfo_local uncore cache TOR Occupancy for Read for ownership from local IA that miss the cache event=0x36,umask=0xc806fe01 01 TOR Occupancy : RFOs issued by iA Cores that Missed the LLC - HOMed locally unc_cha_tor_occupancy.ia_miss_rfo_pref uncore cache TOR Occupancy for Read for ownership prefetch from local IA that miss the cache event=0x36,umask=0xc887fe01 01 TOR Occupancy : RFO_Prefs issued by iA Cores that Missed the LLC unc_cha_tor_occupancy.ia_miss_rfo_pref_local uncore cache TOR Occupancy for Read for ownership prefetch from local IA that miss the cache event=0x36,umask=0xc886fe01 01 TOR Occupancy : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed locally unc_cha_tor_occupancy.ia_miss_ucrdf uncore cache TOR Occupancy for UCRDF requests from local IA cores that miss the cache event=0x36,umask=0xc877de01 01 TOR Occupancy : UCRdFs issued by iA Cores that Missed LLC unc_cha_tor_occupancy.ia_miss_wcil uncore cache TOR Occupancy for WCIL requests from a local IA core that miss the cache event=0x36,umask=0xc86ffe01 01 TOR Occupancy : WCiLs issued by iA Cores that Missed the LLC unc_cha_tor_occupancy.ia_miss_wcilf uncore cache TOR Occupancy for WCILF requests from local IA core that miss the cache event=0x36,umask=0xc867fe01 01 TOR Occupancy : WCiLF issued by iA Cores that Missed the LLC unc_cha_tor_occupancy.ia_miss_wcilf_ddr uncore cache TOR Occupancy for WCILF requests from local IA cores to DDR homed addresses which miss the cache event=0x36,umask=0xc8678601 01 TOR Occupancy : WCiLFs issued by iA Cores targeting DDR that missed the LLC unc_cha_tor_occupancy.ia_miss_wcil_ddr uncore cache TOR Occupancy for WCIL requests from local IA cores to DDR homed addresses which miss the cache event=0x36,umask=0xc86f8601 01 TOR Occupancy : WCiLs issued by iA Cores targeting DDR that missed the LLC unc_cha_tor_occupancy.ia_miss_wil uncore cache TOR Occupancy for WIL requests from local IA cores that miss the cache event=0x36,umask=0xc87fde01 01 TOR Occupancy : WiLs issued by iA Cores that Missed LLC unc_cha_tor_occupancy.ia_rfo uncore cache TOR Occupancy for Read for ownership from local IA that miss the cache event=0x36,umask=0xc807ff01 01 TOR Occupancy : RFOs issued by iA Cores unc_cha_tor_occupancy.ia_rfo_pref uncore cache TOR Occupancy for Read for ownership prefetch from local IA that miss the cache event=0x36,umask=0xc887ff01 01 TOR Occupancy : RFO_Prefs issued by iA Cores unc_cha_tor_occupancy.ia_specitom uncore cache TOR Occupancy for SpecItoM events that are initiated from the Core event=0x36,umask=0xcc57ff01 01 TOR Occupancy : SpecItoMs issued by iA Cores unc_cha_tor_occupancy.ia_wbmtoi uncore cache TOR Occupancy for WbMtoI requests from local IA cores event=0x36,umask=0xcc27ff01 01 TOR Occupancy : WbMtoIs issued by iA Cores unc_cha_tor_occupancy.ia_wcil uncore cache TOR Occupancy for WCIL requests from a local IA core event=0x36,umask=0xc86fff01 01 TOR Occupancy : WCiLs issued by iA Cores unc_cha_tor_occupancy.ia_wcilf uncore cache TOR Occupancy for WCILF requests from local IA core event=0x36,umask=0xc867ff01 01 TOR Occupancy : WCiLF issued by iA Cores unc_cha_tor_occupancy.io uncore cache TOR Occupancy for All TOR inserts from local IO devices event=0x36,umask=0xc001ff04 01 TOR Occupancy : All requests from IO Devices unc_cha_tor_occupancy.io_clflush uncore cache TOR Occupancy for CLFlush requests from IO devices event=0x36,umask=0xc8c3ff04 01 TOR Occupancy : CLFlushes issued by IO Devices unc_cha_tor_occupancy.io_hit uncore cache TOR Occupancy for All TOR inserts from local IO devices which hit the cache event=0x36,umask=0xc001fd04 01 TOR Occupancy : All requests from IO Devices that hit the LLC unc_cha_tor_occupancy.io_hit_itom uncore cache TOR Occupancy for ItoMs from local IO devices which hit the cache event=0x36,umask=0xcc43fd04 01 TOR Occupancy : ItoMs issued by IO Devices that Hit the LLC unc_cha_tor_occupancy.io_hit_itomcachenear uncore cache TOR Occupancy for ItoMCacheNears, indicating a partial write request, from IO Devices that hit the LLC event=0x36,umask=0xcd43fd04 01 TOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices that hit the LLC unc_cha_tor_occupancy.io_hit_pcirdcur uncore cache TOR Occupancy for PCIRDCURs issued by IO devices which hit the LLC event=0x36,umask=0xc8f3fd04 01 TOR Occupancy : PCIRdCurs issued by IO Devices that hit the LLC unc_cha_tor_occupancy.io_hit_rfo uncore cache TOR Occupancy for RFOs from local IO devices which hit the cache event=0x36,umask=0xc803fd04 01 TOR Occupancy : RFOs issued by IO Devices that hit the LLC unc_cha_tor_occupancy.io_itom uncore cache TOR Occupancy for All TOR ItoM inserts from local IO devices event=0x36,umask=0xcc43ff04 01 TOR Occupancy : ItoMs issued by IO Devices unc_cha_tor_occupancy.io_itomcachenear uncore cache TOR Occupancy for ItoMCacheNears, indicating a partial write request, from IO Devices event=0x36,umask=0xcd43ff04 01 TOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices unc_cha_tor_occupancy.io_miss uncore cache TOR Occupancy for All TOR inserts from local IO devices which miss the cache event=0x36,umask=0xc001fe04 01 TOR Occupancy : All requests from IO Devices that missed the LLC unc_cha_tor_occupancy.io_miss_itom uncore cache TOR Occupancy for All TOR ItoM inserts from local IO devices which miss the cache event=0x36,umask=0xcc43fe04 01 TOR Occupancy : ItoMs issued by IO Devices that missed the LLC unc_cha_tor_occupancy.io_miss_itomcachenear uncore cache TOR Occupancy for ItoMCacheNears, indicating a partial write request, from IO Devices that missed the LLC event=0x36,umask=0xcd43fe04 01 TOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices that missed the LLC unc_cha_tor_occupancy.io_miss_pcirdcur uncore cache TOR Occupancy for PCIRDCURs issued by IO devices which miss the LLC event=0x36,umask=0xc8f3fe04 01 TOR Occupancy : PCIRdCurs issued by IO Devices that missed the LLC unc_cha_tor_occupancy.io_miss_rfo uncore cache TOR Occupancy for All TOR RFO inserts from local IO devices which miss the cache event=0x36,umask=0xc803fe04 01 TOR Occupancy : RFOs issued by IO Devices that missed the LLC unc_cha_tor_occupancy.io_pcirdcur uncore cache TOR Occupancy for PCIRDCURs issued by IO devices event=0x36,umask=0xc8f3ff04 01 TOR Occupancy : PCIRdCurs issued by IO Devices unc_cha_tor_occupancy.io_rfo uncore cache TOR Occupancy for RFOs from local IO devices event=0x36,umask=0xc803ff04 01 TOR Occupancy : RFOs issued by IO Devices unc_cha_tor_occupancy.io_wbmtoi uncore cache TOR Occupancy for WBMtoI requests from IO devices event=0x36,umask=0xcc23ff04 01 TOR Occupancy : WbMtoIs issued by IO Devices unc_cha_tor_occupancy.loc_all uncore cache TOR Occupancy for All locally initiated requests event=0x36,umask=0xc000ff05 01 TOR Occupancy : All from Local iA and IO unc_cha_tor_occupancy.loc_ia uncore cache TOR Occupancy for All from Local iA event=0x36,umask=0xc000ff01 01 TOR Occupancy : All from Local iA unc_cha_tor_occupancy.loc_io uncore cache TOR Occupancy for All from Local IO event=0x36,umask=0xc000ff04 01 TOR Occupancy : All from Local IO uncore_b2cmi unc_b2cmi_clockticks uncore interconnect Clockticks of the mesh to memory (B2CMI) event=1 01 unc_b2cmi_direct2core_taken uncore interconnect Counts the number of times B2CMI egress did D2C (direct to core) event=0x16,umask=1 01 unc_b2cmi_direct2core_txn_override uncore interconnect Counts the number of times D2C wasn't honoured even though the incoming request had d2c set for non cisgress txn event=0x18,umask=1 01 unc_b2cmi_imc_reads.all uncore interconnect Counts any read event=0x24,umask=0x104 01 unc_b2cmi_imc_reads.normal uncore interconnect Counts normal reads issue to CMI event=0x24,umask=0x101 01 unc_b2cmi_imc_reads.to_ddr_as_mem uncore interconnect Counts reads to 1lm non persistent memory regions event=0x24,umask=0x108 01 unc_b2cmi_imc_writes.all uncore interconnect All Writes - All Channels event=0x25,umask=0x110 01 unc_b2cmi_imc_writes.full uncore interconnect Full Non-ISOCH - All Channels event=0x25,umask=0x101 01 unc_b2cmi_imc_writes.partial uncore interconnect Partial Non-ISOCH - All Channels event=0x25,umask=0x102 01 unc_b2cmi_imc_writes.to_ddr_as_mem uncore interconnect DDR - All Channels event=0x25,umask=0x120 01 unc_b2cmi_prefcam_inserts.ch0_xpt uncore interconnect Prefetch CAM Inserts : XPT - Ch 0 event=0x56,umask=1 01 unc_b2cmi_prefcam_inserts.xpt_allch uncore interconnect Prefetch CAM Inserts : XPT -All Channels event=0x56,umask=1 01 Prefetch CAM Inserts : XPT - All Channels unc_b2cmi_prefcam_occupancy.ch0 uncore interconnect Prefetch CAM Occupancy : Channel 0 event=0x54,umask=1 01 unc_b2cmi_tracker_inserts.ch0 uncore interconnect Tracker Inserts : Channel 0 event=0x32,umask=0x104 01 unc_b2cmi_tracker_occupancy.ch0 uncore interconnect Tracker Occupancy : Channel 0 event=0x33,umask=1 01 unc_b2cmi_wr_tracker_inserts.ch0 uncore interconnect Write Tracker Inserts : Channel 0 event=0x40,umask=1 01 unc_i_cache_total_occupancy.mem uncore interconnect Total Write Cache Occupancy : Mem event=0xf,umask=4 01 unc_i_clockticks uncore interconnect IRP Clockticks event=1 01 unc_i_faf_inserts uncore interconnect Inbound read requests received by the IRP and inserted into the FAF queue event=0x18 01 unc_i_misc1.lost_fwd uncore interconnect Misc Events - Set 1 : Lost Forward : Snoop pulled away ownership before a write was committed event=0x1f,umask=0x10 01 unc_i_snoop_resp.all_hit_es uncore interconnect Snoop Hit E/S responses event=0x12,umask=0x74 01 unc_i_snoop_resp.all_hit_i uncore interconnect Snoop Hit I responses event=0x12,umask=0x72 01 unc_i_snoop_resp.all_hit_m uncore interconnect Snoop Hit M responses event=0x12,umask=0x78 01 unc_i_snoop_resp.all_miss uncore interconnect Snoop miss responses event=0x12,umask=0x71 01 unc_i_transactions.wr_pref uncore interconnect Inbound write (fast path) requests to coherent memory, received by the IRP resulting in write ownership requests issued by IRP to the mesh event=0x11,umask=8 01 unc_iio_clockticks uncore io IIO Clockticks event=1 01 unc_iio_comp_buf_inserts.cmpd.all_parts uncore io PCIE Completion Buffer Inserts. Counts once per 64 byte read issued from this PCIE device event=0xc2,ch_mask=0xff,fc_mask=7,umask=4 01 unc_iio_comp_buf_inserts.cmpd.part0 uncore io PCIE Completion Buffer Inserts. Counts once per 64 byte read issued from this PCIE device event=0xc2,ch_mask=1,fc_mask=7,umask=4 01 unc_iio_comp_buf_inserts.cmpd.part1 uncore io PCIE Completion Buffer Inserts. Counts once per 64 byte read issued from this PCIE device event=0xc2,ch_mask=2,fc_mask=7,umask=4 01 unc_iio_comp_buf_inserts.cmpd.part2 uncore io PCIE Completion Buffer Inserts. Counts once per 64 byte read issued from this PCIE device event=0xc2,ch_mask=4,fc_mask=7,umask=4 01 unc_iio_comp_buf_inserts.cmpd.part3 uncore io PCIE Completion Buffer Inserts. Counts once per 64 byte read issued from this PCIE device event=0xc2,ch_mask=8,fc_mask=7,umask=4 01 unc_iio_comp_buf_inserts.cmpd.part4 uncore io PCIE Completion Buffer Inserts. Counts once per 64 byte read issued from this PCIE device event=0xc2,ch_mask=0x10,fc_mask=7,umask=4 01 unc_iio_comp_buf_inserts.cmpd.part5 uncore io PCIE Completion Buffer Inserts. Counts once per 64 byte read issued from this PCIE device event=0xc2,ch_mask=0x20,fc_mask=7,umask=4 01 unc_iio_comp_buf_inserts.cmpd.part6 uncore io PCIE Completion Buffer Inserts. Counts once per 64 byte read issued from this PCIE device event=0xc2,ch_mask=0x40,fc_mask=7,umask=4 01 unc_iio_comp_buf_inserts.cmpd.part7 uncore io PCIE Completion Buffer Inserts. Counts once per 64 byte read issued from this PCIE device event=0xc2,ch_mask=0x80,fc_mask=7,umask=4 01 unc_iio_comp_buf_occupancy.cmpd.all_parts uncore io Count of allocations in the completion buffer event=0xd5,ch_mask=0xff,fc_mask=7,umask=0xff 01 unc_iio_comp_buf_occupancy.cmpd.part0 uncore io Count of allocations in the completion buffer event=0xd5,ch_mask=1,fc_mask=7,umask=1 01 unc_iio_comp_buf_occupancy.cmpd.part1 uncore io Count of allocations in the completion buffer event=0xd5,ch_mask=2,fc_mask=7,umask=2 01 unc_iio_comp_buf_occupancy.cmpd.part2 uncore io Count of allocations in the completion buffer event=0xd5,ch_mask=4,fc_mask=7,umask=4 01 unc_iio_comp_buf_occupancy.cmpd.part3 uncore io Count of allocations in the completion buffer event=0xd5,ch_mask=8,fc_mask=7,umask=8 01 unc_iio_comp_buf_occupancy.cmpd.part4 uncore io Count of allocations in the completion buffer event=0xd5,ch_mask=0x10,fc_mask=7,umask=0x10 01 unc_iio_comp_buf_occupancy.cmpd.part5 uncore io Count of allocations in the completion buffer event=0xd5,ch_mask=0x20,fc_mask=7,umask=0x20 01 unc_iio_comp_buf_occupancy.cmpd.part6 uncore io Count of allocations in the completion buffer event=0xd5,ch_mask=0x40,fc_mask=7,umask=0x40 01 unc_iio_comp_buf_occupancy.cmpd.part7 uncore io Count of allocations in the completion buffer event=0xd5,ch_mask=0x80,fc_mask=7,umask=0x80 01 unc_iio_data_req_by_cpu.mem_read.all_parts uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=0xff,fc_mask=7,umask=4 01 unc_iio_data_req_by_cpu.mem_read.part0 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=1,fc_mask=7,umask=4 01 unc_iio_data_req_by_cpu.mem_read.part1 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=2,fc_mask=7,umask=4 01 unc_iio_data_req_by_cpu.mem_read.part2 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=4,fc_mask=7,umask=4 01 unc_iio_data_req_by_cpu.mem_read.part3 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=8,fc_mask=7,umask=4 01 unc_iio_data_req_by_cpu.mem_read.part4 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=0x10,fc_mask=7,umask=4 01 unc_iio_data_req_by_cpu.mem_read.part5 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=0x20,fc_mask=7,umask=4 01 unc_iio_data_req_by_cpu.mem_read.part6 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=0x40,fc_mask=7,umask=4 01 unc_iio_data_req_by_cpu.mem_read.part7 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=0x80,fc_mask=7,umask=4 01 unc_iio_data_req_by_cpu.mem_write.all_parts uncore io Data requested by the CPU : Core writing to Cards MMIO space event=0xc0,ch_mask=0xff,fc_mask=7,umask=1 01 unc_iio_data_req_by_cpu.mem_write.part0 uncore io Data requested by the CPU : Core writing to Cards MMIO space event=0xc0,ch_mask=1,fc_mask=7,umask=1 01 unc_iio_data_req_by_cpu.mem_write.part1 uncore io Data requested by the CPU : Core writing to Cards MMIO space event=0xc0,ch_mask=2,fc_mask=7,umask=1 01 unc_iio_data_req_by_cpu.mem_write.part2 uncore io Data requested by the CPU : Core writing to Cards MMIO space event=0xc0,ch_mask=4,fc_mask=7,umask=1 01 unc_iio_data_req_by_cpu.mem_write.part3 uncore io Data requested by the CPU : Core writing to Cards MMIO space event=0xc0,ch_mask=8,fc_mask=7,umask=1 01 unc_iio_data_req_by_cpu.mem_write.part4 uncore io Data requested by the CPU : Core writing to Cards MMIO space event=0xc0,ch_mask=0x10,fc_mask=7,umask=1 01 unc_iio_data_req_by_cpu.mem_write.part5 uncore io Data requested by the CPU : Core writing to Cards MMIO space event=0xc0,ch_mask=0x20,fc_mask=7,umask=1 01 unc_iio_data_req_by_cpu.mem_write.part6 uncore io Data requested by the CPU : Core writing to Cards MMIO space event=0xc0,ch_mask=0x40,fc_mask=7,umask=1 01 unc_iio_data_req_by_cpu.mem_write.part7 uncore io Data requested by the CPU : Core writing to Cards MMIO space event=0xc0,ch_mask=0x80,fc_mask=7,umask=1 01 unc_iio_data_req_of_cpu.mem_read.part0 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=1,fc_mask=7,umask=4 01 unc_iio_data_req_of_cpu.mem_read.part1 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=2,fc_mask=7,umask=4 01 unc_iio_data_req_of_cpu.mem_read.part2 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=4,fc_mask=7,umask=4 01 unc_iio_data_req_of_cpu.mem_read.part3 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=8,fc_mask=7,umask=4 01 unc_iio_data_req_of_cpu.mem_read.part4 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=0x10,fc_mask=7,umask=4 01 unc_iio_data_req_of_cpu.mem_read.part5 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=0x20,fc_mask=7,umask=4 01 unc_iio_data_req_of_cpu.mem_read.part6 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=0x40,fc_mask=7,umask=4 01 unc_iio_data_req_of_cpu.mem_read.part7 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=0x80,fc_mask=7,umask=4 01 unc_iio_data_req_of_cpu.mem_write.part0 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=1,fc_mask=7,umask=1 01 unc_iio_data_req_of_cpu.mem_write.part1 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=2,fc_mask=7,umask=1 01 unc_iio_data_req_of_cpu.mem_write.part2 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=4,fc_mask=7,umask=1 01 unc_iio_data_req_of_cpu.mem_write.part3 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=8,fc_mask=7,umask=1 01 unc_iio_data_req_of_cpu.mem_write.part4 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=0x10,fc_mask=7,umask=1 01 unc_iio_data_req_of_cpu.mem_write.part5 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=0x20,fc_mask=7,umask=1 01 unc_iio_data_req_of_cpu.mem_write.part6 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=0x40,fc_mask=7,umask=1 01 unc_iio_data_req_of_cpu.mem_write.part7 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=0x80,fc_mask=7,umask=1 01 unc_iio_data_req_of_cpu.peer_write.part0 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=1,fc_mask=7,umask=2 01 unc_iio_data_req_of_cpu.peer_write.part1 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=2,fc_mask=7,umask=2 01 unc_iio_data_req_of_cpu.peer_write.part2 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=4,fc_mask=7,umask=2 01 unc_iio_data_req_of_cpu.peer_write.part3 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=8,fc_mask=7,umask=2 01 unc_iio_data_req_of_cpu.peer_write.part4 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x10,fc_mask=7,umask=2 01 unc_iio_data_req_of_cpu.peer_write.part5 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x20,fc_mask=7,umask=2 01 unc_iio_data_req_of_cpu.peer_write.part6 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x40,fc_mask=7,umask=2 01 unc_iio_data_req_of_cpu.peer_write.part7 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x80,fc_mask=7,umask=2 01 unc_iio_iommu0.1g_hits uncore io IOTLB Hits to a 1G Page event=0x40,umask=0x10 01 unc_iio_iommu0.2m_hits uncore io IOTLB Hits to a 2M Page event=0x40,umask=8 01 unc_iio_iommu0.4k_hits uncore io IOTLB Hits to a 4K Page event=0x40,umask=4 01 unc_iio_iommu0.ctxt_cache_hits uncore io Context cache hits event=0x40,umask=0x80 01 unc_iio_iommu0.ctxt_cache_lookups uncore io Context cache lookups event=0x40,umask=0x40 01 unc_iio_iommu0.first_lookups uncore io IOTLB lookups first event=0x40,umask=1 01 unc_iio_iommu0.misses uncore io IOTLB Fills (same as IOTLB miss) event=0x40,umask=0x20 01 unc_iio_iommu1.num_mem_accesses uncore io IOMMU memory access (both low and high priority) event=0x41,umask=0xc0 01 unc_iio_iommu1.slpwc_1g_hits uncore io Second Level Page Walk Cache Hit to a 1G page event=0x41,umask=4 01 unc_iio_iommu1.slpwc_256t_hits uncore io Second Level Page Walk Cache Hit to a 256T page event=0x41,umask=0x10 01 unc_iio_iommu1.slpwc_512g_hits uncore io Second Level Page Walk Cache Hit to a 512G page event=0x41,umask=8 01 unc_iio_num_req_of_cpu_by_tgt.abort uncore io - event=0x8e,ch_mask=0xff,fc_mask=7,umask=0x80 01 unc_iio_num_req_of_cpu_by_tgt.confined_p2p uncore io - event=0x8e,ch_mask=0xff,fc_mask=7,umask=0x40 01 unc_iio_num_req_of_cpu_by_tgt.loc_p2p uncore io - event=0x8e,ch_mask=0xff,fc_mask=7,umask=0x20 01 unc_iio_num_req_of_cpu_by_tgt.mcast uncore io - event=0x8e,ch_mask=0xff,fc_mask=7,umask=2 01 unc_iio_num_req_of_cpu_by_tgt.mem uncore io - event=0x8e,ch_mask=0xff,fc_mask=7,umask=8 01 unc_iio_num_req_of_cpu_by_tgt.msgb uncore io - event=0x8e,ch_mask=0xff,fc_mask=7,umask=1 01 unc_iio_num_req_of_cpu_by_tgt.ubox uncore io - event=0x8e,ch_mask=0xff,fc_mask=7,umask=4 01 unc_iio_pwt_occupancy uncore io All 9 bits of Page Walk Tracker Occupancy event=0x42 01 unc_iio_txn_req_by_cpu.mem_read.part0 uncore io Number Transactions requested by the CPU : Core reading from Cards MMIO space event=0xc1,ch_mask=1,fc_mask=7,umask=4 01 unc_iio_txn_req_by_cpu.mem_read.part1 uncore io Number Transactions requested by the CPU : Core reading from Cards MMIO space event=0xc1,ch_mask=2,fc_mask=7,umask=4 01 unc_iio_txn_req_by_cpu.mem_read.part2 uncore io Number Transactions requested by the CPU : Core reading from Cards MMIO space event=0xc1,ch_mask=4,fc_mask=7,umask=4 01 unc_iio_txn_req_by_cpu.mem_read.part3 uncore io Number Transactions requested by the CPU : Core reading from Cards MMIO space event=0xc1,ch_mask=8,fc_mask=7,umask=4 01 unc_iio_txn_req_by_cpu.mem_read.part4 uncore io Number Transactions requested by the CPU : Core reading from Cards MMIO space event=0xc1,ch_mask=0x10,fc_mask=7,umask=4 01 unc_iio_txn_req_by_cpu.mem_read.part5 uncore io Number Transactions requested by the CPU : Core reading from Cards MMIO space event=0xc1,ch_mask=0x20,fc_mask=7,umask=4 01 unc_iio_txn_req_by_cpu.mem_read.part6 uncore io Number Transactions requested by the CPU : Core reading from Cards MMIO space event=0xc1,ch_mask=0x40,fc_mask=7,umask=4 01 unc_iio_txn_req_by_cpu.mem_read.part7 uncore io Number Transactions requested by the CPU : Core reading from Cards MMIO space event=0xc1,ch_mask=0x80,fc_mask=7,umask=4 01 unc_iio_txn_req_by_cpu.mem_write.part0 uncore io Number Transactions requested by the CPU : Core writing to Cards MMIO space event=0xc1,ch_mask=1,fc_mask=7,umask=1 01 unc_iio_txn_req_by_cpu.mem_write.part1 uncore io Number Transactions requested by the CPU : Core writing to Cards MMIO space event=0xc1,ch_mask=2,fc_mask=7,umask=1 01 unc_iio_txn_req_by_cpu.mem_write.part2 uncore io Number Transactions requested by the CPU : Core writing to Cards MMIO space event=0xc1,ch_mask=4,fc_mask=7,umask=1 01 unc_iio_txn_req_by_cpu.mem_write.part3 uncore io Number Transactions requested by the CPU : Core writing to Cards MMIO space event=0xc1,ch_mask=8,fc_mask=7,umask=1 01 unc_iio_txn_req_by_cpu.mem_write.part4 uncore io Number Transactions requested by the CPU : Core writing to Cards MMIO space event=0xc1,ch_mask=0x10,fc_mask=7,umask=1 01 unc_iio_txn_req_by_cpu.mem_write.part5 uncore io Number Transactions requested by the CPU : Core writing to Cards MMIO space event=0xc1,ch_mask=0x20,fc_mask=7,umask=1 01 unc_iio_txn_req_by_cpu.mem_write.part6 uncore io Number Transactions requested by the CPU : Core writing to Cards MMIO space event=0xc1,ch_mask=0x40,fc_mask=7,umask=1 01 unc_iio_txn_req_by_cpu.mem_write.part7 uncore io Number Transactions requested by the CPU : Core writing to Cards MMIO space event=0xc1,ch_mask=0x80,fc_mask=7,umask=1 01 unc_iio_txn_req_of_cpu.mem_read.part0 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=1,fc_mask=7,umask=4 01 unc_iio_txn_req_of_cpu.mem_read.part1 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=2,fc_mask=7,umask=4 01 unc_iio_txn_req_of_cpu.mem_read.part2 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=4,fc_mask=7,umask=4 01 unc_iio_txn_req_of_cpu.mem_read.part3 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=8,fc_mask=7,umask=4 01 unc_iio_txn_req_of_cpu.mem_read.part4 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x10,fc_mask=7,umask=4 01 unc_iio_txn_req_of_cpu.mem_read.part5 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x20,fc_mask=7,umask=4 01 unc_iio_txn_req_of_cpu.mem_read.part6 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x40,fc_mask=7,umask=4 01 unc_iio_txn_req_of_cpu.mem_read.part7 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x80,fc_mask=7,umask=4 01 unc_iio_txn_req_of_cpu.mem_write.part0 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=1,fc_mask=7,umask=1 01 unc_iio_txn_req_of_cpu.mem_write.part1 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=2,fc_mask=7,umask=1 01 unc_iio_txn_req_of_cpu.mem_write.part2 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=4,fc_mask=7,umask=1 01 unc_iio_txn_req_of_cpu.mem_write.part3 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=8,fc_mask=7,umask=1 01 unc_iio_txn_req_of_cpu.mem_write.part4 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x10,fc_mask=7,umask=1 01 unc_iio_txn_req_of_cpu.mem_write.part5 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x20,fc_mask=7,umask=1 01 unc_iio_txn_req_of_cpu.mem_write.part6 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x40,fc_mask=7,umask=1 01 unc_iio_txn_req_of_cpu.mem_write.part7 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x80,fc_mask=7,umask=1 01 unc_iio_txn_req_of_cpu.peer_write.part0 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=1,fc_mask=7,umask=2 01 unc_iio_txn_req_of_cpu.peer_write.part1 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=2,fc_mask=7,umask=2 01 unc_iio_txn_req_of_cpu.peer_write.part2 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=4,fc_mask=7,umask=2 01 unc_iio_txn_req_of_cpu.peer_write.part3 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=8,fc_mask=7,umask=2 01 unc_iio_txn_req_of_cpu.peer_write.part4 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x10,fc_mask=7,umask=2 01 unc_iio_txn_req_of_cpu.peer_write.part5 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x20,fc_mask=7,umask=2 01 unc_iio_txn_req_of_cpu.peer_write.part6 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x40,fc_mask=7,umask=2 01 unc_iio_txn_req_of_cpu.peer_write.part7 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x80,fc_mask=7,umask=2 01 unc_m_act_count.all uncore memory DRAM Activate Count : Counts the number of DRAM Activate commands sent on this channel. Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates event=2,umask=0xf7 01 unc_m_act_count.rd uncore memory DRAM Activate Count : Read transaction on Page Empty or Page Miss : Counts the number of DRAM Activate commands sent on this channel. Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates event=2,umask=0xf1 01 unc_m_act_count.ufill uncore memory DRAM Activate Count : Underfill Read transaction on Page Empty or Page Miss : Counts the number of DRAM Activate commands sent on this channel. Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates event=2,umask=0xf4 01 unc_m_act_count.wr uncore memory DRAM Activate Count : Write transaction on Page Empty or Page Miss : Counts the number of DRAM Activate commands sent on this channel. Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates event=2,umask=0xf2 01 unc_m_cas_count_sch0.all uncore memory CAS count for SubChannel 0, all CAS operations event=5,umask=0xff 01 unc_m_cas_count_sch0.rd uncore memory CAS count for SubChannel 0, all reads event=5,umask=0xcf 01 unc_m_cas_count_sch0.rd_reg uncore memory CAS count for SubChannel 0 regular reads event=5,umask=0xc1 01 unc_m_cas_count_sch0.rd_underfill uncore memory CAS count for SubChannel 0 underfill reads event=5,umask=0xc4 01 unc_m_cas_count_sch0.wr uncore memory CAS count for SubChannel 0, all writes event=5,umask=0xf0 01 unc_m_cas_count_sch0.wr_nonpre uncore memory CAS count for SubChannel 0 regular writes event=5,umask=0xd0 01 unc_m_cas_count_sch0.wr_pre uncore memory CAS count for SubChannel 0 auto-precharge writes event=5,umask=0xe0 01 unc_m_cas_count_sch1.all uncore memory CAS count for SubChannel 1, all CAS operations event=6,umask=0xff 01 unc_m_cas_count_sch1.rd uncore memory CAS count for SubChannel 1, all reads event=6,umask=0xcf 01 unc_m_cas_count_sch1.rd_reg uncore memory CAS count for SubChannel 1 regular reads event=6,umask=0xc1 01 unc_m_cas_count_sch1.rd_underfill uncore memory CAS count for SubChannel 1 underfill reads event=6,umask=0xc4 01 unc_m_cas_count_sch1.wr uncore memory CAS count for SubChannel 1, all writes event=6,umask=0xf0 01 unc_m_cas_count_sch1.wr_nonpre uncore memory CAS count for SubChannel 1 regular writes event=6,umask=0xd0 01 unc_m_cas_count_sch1.wr_pre uncore memory CAS count for SubChannel 1 auto-precharge writes event=6,umask=0xe0 01 unc_m_clockticks uncore memory Number of DRAM DCLK clock cycles while the event is enabled. DCLK is 1/4 of DRAM data rate event=1,umask=1 01 DRAM Clockticks unc_m_hclockticks uncore memory Number of DRAM HCLK clock cycles while the event is enabled event=1 01 DRAM Clockticks unc_m_pre_count.all uncore memory DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channel event=3,umask=0xff 01 unc_m_pre_count.pgt uncore memory DRAM Precharge commands. : Precharge due to (?) : Counts the number of DRAM Precharge commands sent on this channel event=3,umask=0xf8 01 unc_m_pre_count.rd uncore memory DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channel event=3,umask=0xf1 01 unc_m_pre_count.ufill uncore memory DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channel event=3,umask=0xf4 01 unc_m_pre_count.wr uncore memory DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channel event=3,umask=0xf2 01 unc_m_rdb_inserts.sch0 uncore memory Read buffer inserts on subchannel 0 event=0x17,umask=0x40 01 unc_m_rdb_inserts.sch1 uncore memory Read buffer inserts on subchannel 1 event=0x17,umask=0x80 01 unc_m_rdb_occupancy_sch0 uncore memory Read buffer occupancy on subchannel 0 event=0x1a 01 unc_m_rdb_occupancy_sch1 uncore memory Read buffer occupancy on subchannel 1 event=0x1b 01 unc_m_rpq_inserts.pch0 uncore memory Read Pending Queue Allocations : Counts the number of allocations into the Read Pending Queue. This queue is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory. This includes both ISOCH and non-ISOCH requests event=0x10,umask=0x50 01 unc_m_rpq_inserts.pch1 uncore memory Read Pending Queue Allocations : Counts the number of allocations into the Read Pending Queue. This queue is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory. This includes both ISOCH and non-ISOCH requests event=0x10,umask=0xa0 01 unc_m_rpq_inserts.sch0_pch0 uncore memory Read Pending Queue inserts for subchannel 0, pseudochannel 0 event=0x10,umask=0x10 01 unc_m_rpq_inserts.sch0_pch1 uncore memory Read Pending Queue inserts for subchannel 0, pseudochannel 1 event=0x10,umask=0x20 01 unc_m_rpq_inserts.sch1_pch0 uncore memory Read Pending Queue inserts for subchannel 1, pseudochannel 0 event=0x10,umask=0x40 01 unc_m_rpq_inserts.sch1_pch1 uncore memory Read Pending Queue inserts for subchannel 1, pseudochannel 1 event=0x10,umask=0x80 01 unc_m_rpq_occupancy_sch0_pch0 uncore memory Read pending queue occupancy for subchannel 0, pseudochannel 0 event=0x80 01 unc_m_rpq_occupancy_sch0_pch1 uncore memory Read pending queue occupancy for subchannel 0, pseudochannel 1 event=0x81 01 unc_m_rpq_occupancy_sch1_pch0 uncore memory Read pending queue occupancy for subchannel 1, pseudochannel 0 event=0x82 01 unc_m_rpq_occupancy_sch1_pch1 uncore memory Read pending queue occupancy for subchannel 1, pseudochannel 1 event=0x83 01 unc_m_wpq_inserts.pch0 uncore memory Write Pending Queue Allocations event=0x22,umask=0x50 01 unc_m_wpq_inserts.pch1 uncore memory Write Pending Queue Allocations event=0x22,umask=0xa0 01 unc_m_wpq_inserts.sch0_pch0 uncore memory Write Pending Queue inserts for subchannel 0, pseudochannel 0 event=0x22,umask=0x10 01 unc_m_wpq_inserts.sch0_pch1 uncore memory Write Pending Queue inserts for subchannel 0, pseudochannel 1 event=0x22,umask=0x20 01 unc_m_wpq_inserts.sch1_pch0 uncore memory Write Pending Queue inserts for subchannel 1, pseudochannel 0 event=0x22,umask=0x40 01 unc_m_wpq_inserts.sch1_pch1 uncore memory Write Pending Queue inserts for subchannel 1, pseudochannel 1 event=0x22,umask=0x80 01 unc_m_wpq_occupancy_sch0_pch0 uncore memory Write pending queue occupancy for subchannel 0, pseudochannel 0 event=0x84 01 unc_m_wpq_occupancy_sch0_pch1 uncore memory Write pending queue occupancy for subchannel 0, pseudochannel 1 event=0x85 01 unc_m_wpq_occupancy_sch1_pch0 uncore memory Write pending queue occupancy for subchannel 1, pseudochannel 0 event=0x86 01 unc_m_wpq_occupancy_sch1_pch1 uncore memory Write pending queue occupancy for subchannel 1, pseudochannel 1 event=0x87 01 unc_p_clockticks uncore power PCU Clockticks event=1 01 PCU Clockticks: The PCU runs off a fixed 1 GHz clock. This event counts the number of pclk cycles measured while the counter was enabled. The pclk, like the Memory Controller's dclk, counts at a constant rate making it a good measure of actual wall time l2_request.hit cache All requests that hit L2 cache. [This event is alias to L2_RQSTS.HIT] event=0x24,period=200003,umask=0xdf 00 Counts all requests that hit L2 cache. [This event is alias to L2_RQSTS.HIT] l2_rqsts.hit cache All requests that hit L2 cache. [This event is alias to L2_REQUEST.HIT] event=0x24,period=200003,umask=0xdf 00 Counts all requests that hit L2 cache. [This event is alias to L2_REQUEST.HIT] arith.fpdiv_active floating point This event counts the cycles the floating point divider is busy event=0xb0,cmask=1,period=1000003,umask=1 00 frontend_retired.latency_ge_1 frontend Retired instructions after front-end starvation of at least 1 cycle event=0xc6,period=100007,umask=3,frontend=0x600106 00 Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of at least 1 cycle which was not interrupted by a back-end stall frontend_retired.late_swpf frontend I-Cache miss too close to Code Prefetch Instruction event=0xc6,period=100007,umask=3,frontend=0xA 00 Number of Instruction Cache demand miss in shadow of an on-going i-fetch cache-line triggered by PREFETCHIT0/1 instructions frontend_retired.ms_flows frontend FRONTEND_RETIRED.MS_FLOWS event=0xc6,period=100007,umask=3,frontend=0x8 00 frontend_retired.unknown_branch frontend FRONTEND_RETIRED.UNKNOWN_BRANCH event=0xc6,period=100007,umask=3,frontend=0x17 00 idq_bubbles.core frontend This event counts a subset of the Topdown Slots event that when no operation was delivered to the back-end pipeline due to instruction fetch limitations when the back-end could have accepted more operations. Common examples include instruction cache misses or x86 instruction decode limitations event=0x9c,period=1000003,umask=1 00 This event counts a subset of the Topdown Slots event that when no operation was delivered to the back-end pipeline due to instruction fetch limitations when the back-end could have accepted more operations. Common examples include instruction cache misses or x86 instruction decode limitations. The count may be distributed among unhalted logical processors (hyper-threads) who share the same physical core, in processors that support Intel Hyper-Threading Technology. Software can use this event as the numerator for the Frontend Bound metric (or top-level category) of the Top-down Microarchitecture Analysis method idq_uops_not_delivered.core frontend Uops not delivered by IDQ when backend of the machine is not stalled event=0x9c,period=1000003,umask=1 00 Counts the number of uops not delivered to by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycle cycle_activity.cycles_l3_miss memory Cycles while L3 cache miss demand load is outstanding event=0xa3,cmask=2,period=1000003,umask=2 00 br_misp_retired.cond_cost pipeline Mispredicted conditional branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch event=0xc5,period=400009,umask=0x51 00 br_misp_retired.cond_taken_cost pipeline Mispredicted taken conditional branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch event=0xc5,period=400009,umask=0x41 00 topdown.backend_bound_slots pipeline This event counts a subset of the Topdown Slots event that were not consumed by the back-end pipeline due to lack of back-end resources, as a result of memory subsystem delays, execution units limitations, or other conditions event=0xa4,period=10000003,umask=2 00 This event counts a subset of the Topdown Slots event that were not consumed by the back-end pipeline due to lack of back-end resources, as a result of memory subsystem delays, execution units limitations, or other conditions. The count is distributed among unhalted logical processors (hyper-threads) who share the same physical core, in processors that support Intel Hyper-Threading Technology. Software can use this event as the numerator for the Backend Bound metric (or top-level category) of the Top-down Microarchitecture Analysis method unc_chacms_clockticks uncore cache Clockticks for CMS units attached to CHA event=1 01 UNC_CHACMS_CLOCKTICKS unc_chacms_ring_src_thrtl uncore cache Counts the number of cycles FAST trigger is received from the global FAST distress wire event=0x34 01 unc_cha_dir_lookup.no_snp uncore cache Counts transactions that looked into the multi-socket cacheline Directory state, and therefore did not send a snoop because the Directory indicated it was not needed event=0x53,umask=2 01 unc_cha_dir_lookup.snp uncore cache Counts transactions that looked into the multi-socket cacheline Directory state, and sent one or more snoops, because the Directory indicated it was needed event=0x53,umask=1 01 unc_cha_dir_update.ha uncore cache Counts only multi-socket cacheline Directory state updates memory writes issued from the HA pipe. This does not include memory write requests which are for I (Invalid) or E (Exclusive) cachelines event=0x54,umask=1 01 unc_cha_dir_update.tor uncore cache Counts only multi-socket cacheline Directory state updates due to memory writes issued from the TOR pipe which are the result of remote transaction hitting the SF/LLC and returning data Core2Core. This does not include memory write requests which are for I (Invalid) or E (Exclusive) cachelines event=0x54,umask=2 01 unc_cha_llc_lookup.all_remote uncore cache Cache Lookups: All Requests to Remotely Homed Memory event=0x34,umask=0x17e0ff 01 Cache Lookups : All transactions from Remote Agents unc_cha_llc_lookup.remotely_homed_address uncore cache Cache Lookups: All Requests to Remotely Homed Memory event=0x34,umask=0x15dfff 01 Cache Lookups : Transactions homed remotely : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Transaction whose address resides in a remote MC unc_cha_llc_lookup.remote_code uncore cache Cache Lookups: Code Read/Prefetch Requests from a Remote Socket event=0x34,umask=0x1a10ff 01 Cache Lookups : CRd Requests unc_cha_llc_lookup.remote_data_rd uncore cache Cache Lookups: Data Read/Prefetch Requests from a Remote Socket event=0x34,umask=0x1a01ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.remote_rfo uncore cache Cache Lookups: RFO Requests/Prefetches from a Remote Socket event=0x34,umask=0x1a08ff 01 Cache Lookups : RFO Requests unc_cha_llc_lookup.remote_snp uncore cache Cache Lookups: Snoop Requests from a Remote Socket event=0x34,umask=0x1c19ff 01 Counts the number of times the LLC was accessed unc_cha_llc_lookup.write_remote uncore cache Cache Lookups: Writes to Remotely Homed Memory (includes writebacks from L1/L2) event=0x34,umask=0x17c2ff 01 Cache Lookups : Remote Writes unc_cha_llc_victims.remote_all uncore cache Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in event=0x37,umask=0x800f 01 Lines Victimized : Remote - All Lines unc_cha_llc_victims.remote_e uncore cache Lines Victimized : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in event=0x37,umask=0x8002 01 Lines Victimized : Remote - Lines in E State unc_cha_llc_victims.remote_m uncore cache Lines Victimized : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in event=0x37,umask=0x8001 01 Lines Victimized : Remote - Lines in M State unc_cha_llc_victims.remote_s uncore cache Lines Victimized : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in event=0x37,umask=0x8004 01 Lines Victimized : Remote - Lines in S State unc_cha_osb.remote_read uncore cache OSB Snoop Broadcast : Remote Rd : Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB event=0x55,umask=4 01 unc_cha_remote_sf.alloc_exclusive uncore cache UNC_CHA_REMOTE_SF.ALLOC_EXCLUSIVE event=0x69,umask=0x10 01 unc_cha_remote_sf.alloc_shared uncore cache UNC_CHA_REMOTE_SF.ALLOC_SHARED event=0x69,umask=8 01 unc_cha_remote_sf.dealloc_evctcln uncore cache UNC_CHA_REMOTE_SF.DEALLOC_EVCTCLN event=0x69,umask=0x40 01 unc_cha_remote_sf.dirbacked_only uncore cache UNC_CHA_REMOTE_SF.DIRBACKED_ONLY event=0x69 01 unc_cha_remote_sf.hit_exclusive uncore cache UNC_CHA_REMOTE_SF.HIT_EXCLUSIVE event=0x69,umask=2 01 unc_cha_remote_sf.hit_shared uncore cache UNC_CHA_REMOTE_SF.HIT_SHARED event=0x69,umask=1 01 unc_cha_remote_sf.inclusive_only uncore cache UNC_CHA_REMOTE_SF.INCLUSIVE_ONLY event=0x69 01 unc_cha_remote_sf.miss uncore cache UNC_CHA_REMOTE_SF.MISS event=0x69,umask=4 01 unc_cha_remote_sf.update_exclusive uncore cache UNC_CHA_REMOTE_SF.UPDATE_EXCLUSIVE event=0x69 01 unc_cha_remote_sf.update_shared uncore cache UNC_CHA_REMOTE_SF.UPDATE_SHARED event=0x69,umask=0x80 01 unc_cha_remote_sf.victim_exclusive uncore cache UNC_CHA_REMOTE_SF.VICTIM_EXCLUSIVE event=0x69 01 unc_cha_remote_sf.victim_shared uncore cache UNC_CHA_REMOTE_SF.VICTIM_SHARED event=0x69 01 unc_cha_requests.invitoe_remote uncore cache Counts the total number of requests coming from a remote socket for exclusive ownership of a cache line without receiving data (INVITOE) to the CHA event=0x50,umask=0x20 01 unc_cha_requests.reads_remote uncore cache Counts read requests coming from a remote socket made into the CHA. Reads include all read opcodes (including RFO: the Read for Ownership issued before a write) event=0x50,umask=2 01 unc_cha_requests.writes_remote uncore cache Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO). Writes include all writes (streaming, evictions, HitM, etc) event=0x50,umask=8 01 unc_cha_rxc_occupancy.irq uncore cache Ingress (from CMS) Occupancy : IRQ : Counts number of entries in the specified Ingress queue in each cycle event=0x11,umask=1 01 unc_cha_tor_inserts.cxl_hit_clflush uncore cache CLFlush transactions from a CXL device which hit in the L3 event=0x35,umask=0x78c8c7fd20 01 unc_cha_tor_inserts.cxl_hit_fsrdcur uncore cache FsRdCur transactions from a CXL device which hit in the L3 event=0x35,umask=0x78c8effd20 01 unc_cha_tor_inserts.cxl_hit_fsrdcurptl uncore cache FsRdCurPtl transactions from a CXL device which hit in the L3 event=0x35,umask=0x78c9effd20 01 unc_cha_tor_inserts.cxl_hit_itom uncore cache ItoM transactions from a CXL device which hit in the L3 event=0x35,umask=0x78cc47fd20 01 unc_cha_tor_inserts.cxl_hit_itomwr uncore cache ItoMWr transactions from a CXL device which hit in the L3 event=0x35,umask=0x78cc4ffd20 01 unc_cha_tor_inserts.cxl_hit_mempushwr uncore cache MemPushWr transactions from a CXL device which hit in the L3 event=0x35,umask=0x78cc6ffd20 01 unc_cha_tor_inserts.cxl_hit_wcil uncore cache WCiL transactions from a CXL device which hit in the L3 event=0x35,umask=0x78c86ffd20 01 unc_cha_tor_inserts.cxl_hit_wcilf uncore cache WcilF transactions from a CXL device which hit in the L3 event=0x35,umask=0x78c867fd20 01 unc_cha_tor_inserts.cxl_hit_wil uncore cache WiL transactions from a CXL device which hit in the L3 event=0x35,umask=0x78c87ffd20 01 unc_cha_tor_inserts.cxl_miss_clflush uncore cache CLFlush transactions from a CXL device which miss the L3 event=0x35,umask=0x78c8c7fe20 01 unc_cha_tor_inserts.cxl_miss_fsrdcur uncore cache FsRdCur transactions from a CXL device which miss the L3 event=0x35,umask=0x78c8effe20 01 unc_cha_tor_inserts.cxl_miss_fsrdcurptl uncore cache FsRdCurPtl transactions from a CXL device which miss the L3 event=0x35,umask=0x78c9effe20 01 unc_cha_tor_inserts.cxl_miss_itom uncore cache ItoM transactions from a CXL device which miss the L3 event=0x35,umask=0x78cc47fe20 01 unc_cha_tor_inserts.cxl_miss_itomwr uncore cache ItoMWr transactions from a CXL device which miss the L3 event=0x35,umask=0x78cc4ffe20 01 unc_cha_tor_inserts.cxl_miss_mempushwr uncore cache MemPushWr transactions from a CXL device which miss the L3 event=0x35,umask=0x78cc6ffe20 01 unc_cha_tor_inserts.cxl_miss_wcil uncore cache WCiL transactions from a CXL device which miss the L3 event=0x35,umask=0x78c86ffe20 01 unc_cha_tor_inserts.cxl_miss_wcilf uncore cache WcilF transactions from a CXL device which miss the L3 event=0x35,umask=0x78c867fe20 01 unc_cha_tor_inserts.cxl_miss_wil uncore cache WiL transactions from a CXL device which miss the L3 event=0x35,umask=0x78c87ffe20 01 unc_cha_tor_inserts.ia_drd uncore cache Data read from local IA event=0x35,umask=0xc817ff01 01 TOR Inserts : DRds issued by iA Cores unc_cha_tor_inserts.ia_drdpte uncore cache DRd PTEs issued by iA Cores due to a page walk event=0x35,umask=0xc837ff01 01 TOR Inserts : DRdPte issued by iA Cores due to a page walk unc_cha_tor_inserts.ia_drd_pref uncore cache Data read prefetch from local IA event=0x35,umask=0xc897ff01 01 TOR Inserts : DRd_Prefs issued by iA Cores unc_cha_tor_inserts.ia_hit_drd uncore cache Data read from local IA that hit the cache event=0x35,umask=0xc817fd01 01 TOR Inserts : DRds issued by iA Cores that Hit the LLC unc_cha_tor_inserts.ia_hit_drdpte uncore cache DRd PTEs issued by iA Cores due to page walks that hit the LLC event=0x35,umask=0xc837fd01 01 TOR Inserts : DRdPte issued by iA Cores due to a page walk that hit the LLC unc_cha_tor_inserts.ia_hit_drd_pref uncore cache Data read prefetch from local IA that hit the cache event=0x35,umask=0xc897fd01 01 TOR Inserts : DRd_Prefs issued by iA Cores that Hit the LLC unc_cha_tor_inserts.ia_llcprefrfo uncore cache Last level cache prefetch read for ownership from local IA event=0x35,umask=0xccc7ff01 01 TOR Inserts : LLCPrefRFO issued by iA Cores unc_cha_tor_inserts.ia_miss_crd_pref_remote uncore cache CRD Prefetches from local IA cores to remotely homed memory event=0x35,umask=0xc88f7e01 01 TOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed remotely unc_cha_tor_inserts.ia_miss_crd_remote uncore cache CRDs from local IA cores to remotely homed memory event=0x35,umask=0xc80f7e01 01 TOR Inserts : CRd issued by iA Cores that Missed the LLC - HOMed remotely unc_cha_tor_inserts.ia_miss_drd uncore cache Data read from local IA that miss the cache event=0x35,umask=0xc817fe01 01 TOR Inserts : DRds issued by iA Cores that Missed the LLC unc_cha_tor_inserts.ia_miss_drdpte uncore cache DRd PTEs issued by iA Cores due to a page walk that missed the LLC event=0x35,umask=0xc837fe01 01 TOR Inserts : DRdPte issued by iA Cores due to a page walk that missed the LLC unc_cha_tor_inserts.ia_miss_drd_cxl_acc uncore cache DRds and equivalent opcodes issued from an IA core which miss the L3 and target memory in a CXL type 2 memory expander card event=0x35,umask=0x10c8178201 01 DRds issued from an IA core which miss the L3 and target memory in a CXL type 2 memory expander card unc_cha_tor_inserts.ia_miss_drd_ddr uncore cache DRds issued by iA Cores targeting DDR Mem that Missed the LLC event=0x35,umask=0xc8178601 01 TOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC unc_cha_tor_inserts.ia_miss_drd_local uncore cache Data read from local IA that miss the cache and targets local memory event=0x35,umask=0xc816fe01 01 TOR Inserts : DRds issued by iA Cores that Missed the LLC - HOMed locally unc_cha_tor_inserts.ia_miss_drd_local_ddr uncore cache DRds from local IA cores to locally homed DDR addresses that miss the cache event=0x35,umask=0xc8168601 01 TOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally unc_cha_tor_inserts.ia_miss_drd_local_pmm uncore cache DRds from local IA cores to locally homed PMM addresses that miss the cache event=0x35,umask=0xc8168a01 01 TOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally unc_cha_tor_inserts.ia_miss_drd_pmm uncore cache DRds issued by iA Cores targeting PMM Mem that Missed the LLC event=0x35,umask=0xc8178a01 01 TOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC unc_cha_tor_inserts.ia_miss_drd_pref uncore cache Data read prefetch from local IA that miss the cache event=0x35,umask=0xc897fe01 01 TOR Inserts : DRd_Prefs issued by iA Cores that Missed the LLC unc_cha_tor_inserts.ia_miss_drd_pref_ddr uncore cache DRd Prefetches from local IA cores to DDR addresses that miss the cache event=0x35,umask=0xc8978601 01 TOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC unc_cha_tor_inserts.ia_miss_drd_pref_local uncore cache Data read prefetch from local IA that miss the cache and targets local memory event=0x35,umask=0xc896fe01 01 Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRD_PREF, and target local memory unc_cha_tor_inserts.ia_miss_drd_pref_local_ddr uncore cache DRd Prefetches from local IA cores to locally homed DDR addresses that miss the cache event=0x35,umask=0xc8968601 01 TOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally unc_cha_tor_inserts.ia_miss_drd_pref_local_pmm uncore cache DRd Prefetches from local IA cores to locally homed PMM addresses that miss the cache event=0x35,umask=0xc8968a01 01 TOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally unc_cha_tor_inserts.ia_miss_drd_pref_pmm uncore cache DRd Prefetches from local IA cores to PMM addresses that miss the cache event=0x35,umask=0xc8978a01 01 TOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC unc_cha_tor_inserts.ia_miss_drd_pref_remote uncore cache Data read prefetch from local IA that miss the cache and targets remote memory event=0x35,umask=0xc8977e01 01 Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRD_PREF, and target remote memory unc_cha_tor_inserts.ia_miss_drd_pref_remote_ddr uncore cache DRd Prefetches from local IA cores to remotely homed DDR addresses that miss the cache event=0x35,umask=0xc8970601 01 TOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely unc_cha_tor_inserts.ia_miss_drd_pref_remote_pmm uncore cache DRd Prefetches from local IA cores to remotely homed PMM addresses that miss the cache event=0x35,umask=0xc8970a01 01 TOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely unc_cha_tor_inserts.ia_miss_drd_remote uncore cache Data read from local IA that miss the cache and targets remote memory event=0x35,umask=0xc8177e01 01 TOR Inserts : DRds issued by iA Cores that Missed the LLC - HOMed remotely unc_cha_tor_inserts.ia_miss_drd_remote_ddr uncore cache DRds from local IA cores to remotely homed DDR addresses that miss the cache event=0x35,umask=0xc8170601 01 TOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely unc_cha_tor_inserts.ia_miss_drd_remote_pmm uncore cache DRds from local IA cores to remotely homed PMM addresses that miss the cache event=0x35,umask=0xc8170a01 01 TOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely unc_cha_tor_inserts.ia_miss_local_wcilf_pmm uncore cache WCILF requests from local IA cores to locally homed PMM addresses which miss the cache event=0x35,umask=0xc8668a01 01 TOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed locally unc_cha_tor_inserts.ia_miss_local_wcil_pmm uncore cache WCIL requests from local IA cores to locally homed PMM addresses which miss the cache event=0x35,umask=0xc86e8a01 01 TOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed locally unc_cha_tor_inserts.ia_miss_remote_wcilf_ddr uncore cache WCILF requests from local IA cores to remotely homed DDR addresses that miss the cache event=0x35,umask=0xc8670601 01 TOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely unc_cha_tor_inserts.ia_miss_remote_wcilf_pmm uncore cache WCILF requests from local IA cores to remotely homed PMM addresses which miss the cache event=0x35,umask=0xc8670a01 01 TOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely unc_cha_tor_inserts.ia_miss_remote_wcil_ddr uncore cache WCIL requests from local IA cores to remotely homed DDR addresses that miss the cache event=0x35,umask=0xc86f0601 01 TOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely unc_cha_tor_inserts.ia_miss_remote_wcil_pmm uncore cache WCIL requests from local IA cores to remotely homed PMM addresses which miss the cache event=0x35,umask=0xc86f0a01 01 TOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely unc_cha_tor_inserts.ia_miss_rfo_local uncore cache Read for ownership from local IA that miss the LLC targeting local memory event=0x35,umask=0xc806fe01 01 TOR Inserts : RFOs issued by iA Cores that Missed the LLC - HOMed locally unc_cha_tor_inserts.ia_miss_rfo_pref_local uncore cache Read for ownership prefetch from local IA that miss the LLC targeting local memory event=0x35,umask=0xc886fe01 01 TOR Inserts : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed locally unc_cha_tor_inserts.ia_miss_rfo_pref_remote uncore cache Read for ownership prefetch from local IA that miss the LLC targeting remote memory event=0x35,umask=0xc8877e01 01 TOR Inserts : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed remotely unc_cha_tor_inserts.ia_miss_rfo_remote uncore cache Read for ownership from local IA that miss the LLC targeting remote memory event=0x35,umask=0xc8077e01 01 TOR Inserts : RFOs issued by iA Cores that Missed the LLC - HOMed remotely unc_cha_tor_inserts.ia_miss_wcilf_pmm uncore cache WCILF requests from local IA cores to PMM homed addresses which miss the cache event=0x35,umask=0xc8678a01 01 TOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC unc_cha_tor_inserts.ia_miss_wcil_pmm uncore cache WCIL requests from a local IA core to PMM homed addresses that miss the cache event=0x35,umask=0xc86f8a01 01 TOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC unc_cha_tor_inserts.ia_rfo uncore cache Read for ownership from local IA event=0x35,umask=0xc807ff01 01 TOR Inserts : RFOs issued by iA Cores unc_cha_tor_inserts.ia_rfo_pref uncore cache Read for ownership prefetch from local IA event=0x35,umask=0xc887ff01 01 TOR Inserts : RFO_Prefs issued by iA Cores unc_cha_tor_inserts.io_itomcachenear_local uncore cache ItoMCacheNear (partial write) transactions from an IO device that addresses memory on the local socket event=0x35,umask=0xcd42ff04 01 TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices that address memory on the local socket unc_cha_tor_inserts.io_itomcachenear_remote uncore cache ItoMCacheNear (partial write) transactions from an IO device that addresses memory on a remote socket event=0x35,umask=0xcd437f04 01 TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices that address memory on a remote socket unc_cha_tor_inserts.io_itom_local uncore cache ItoM (write) transactions from an IO device that addresses memory on the local socket event=0x35,umask=0xcc42ff04 01 TOR Inserts : ItoM, indicating a write request, from IO Devices that address memory on the local socket unc_cha_tor_inserts.io_itom_remote uncore cache ItoM (write) transactions from an IO device that addresses memory on a remote socket event=0x35,umask=0xcc437f04 01 TOR Inserts : ItoM, indicating a write request, from IO Devices that address memory on a remote socket unc_cha_tor_inserts.io_pcirdcur_local uncore cache PCIRDCUR (read) transactions from an IO device that addresses memory on the local socket event=0x35,umask=0xc8f2ff04 01 TOR Inserts : PCIRdCurs issued by IO Devices that addresses memory on the local socket unc_cha_tor_inserts.io_pcirdcur_remote uncore cache PCIRDCUR (read) transactions from an IO device that addresses memory on a remote socket event=0x35,umask=0xc8f37f04 01 TOR Inserts : PCIRdCurs issued by IO Devices that addresses memory on a remote socket unc_cha_tor_inserts.rem_all uncore cache All remote requests (e.g. snoops, writebacks) that came from remote sockets event=0x35,umask=0xc001ffc8 01 TOR Inserts : All Remote Requests unc_cha_tor_inserts.rem_snps uncore cache All snoops to this LLC that came from remote sockets event=0x35,umask=0xc001ff08 01 TOR Inserts : All Snoops from Remote unc_cha_tor_occupancy.cxl_hit_clflush uncore cache TOR Occupancy for CLFlush transactions from a CXL device which hit in the L3 event=0x36,umask=0x78c8c7fd20 01 unc_cha_tor_occupancy.cxl_hit_fsrdcur uncore cache TOR Occupancy for FsRdCur transactions from a CXL device which hit in the L3 event=0x36,umask=0x78c8effd20 01 unc_cha_tor_occupancy.cxl_hit_fsrdcurptl uncore cache TOR Occupancy for FsRdCurPtl transactions from a CXL device which hit in the L3 event=0x36,umask=0x78c9effd20 01 unc_cha_tor_occupancy.cxl_hit_itom uncore cache TOR Occupancy for ItoM transactions from a CXL device which hit in the L3 event=0x36,umask=0x78cc47fd20 01 unc_cha_tor_occupancy.cxl_hit_itomwr uncore cache TOR Occupancy for ItoMWr transactions from a CXL device which hit in the L3 event=0x36,umask=0x78cc4ffd20 01 unc_cha_tor_occupancy.cxl_hit_mempushwr uncore cache TOR Occupancy for MemPushWr transactions from a CXL device which hit in the L3 event=0x36,umask=0x78cc6ffd20 01 unc_cha_tor_occupancy.cxl_hit_wcil uncore cache TOR Occupancy for WCiL transactions from a CXL device which hit in the L3 event=0x36,umask=0x78c86ffd20 01 unc_cha_tor_occupancy.cxl_hit_wcilf uncore cache TOR Occupancy for WcilF transactions from a CXL device which hit in the L3 event=0x36,umask=0x78c867fd20 01 unc_cha_tor_occupancy.cxl_hit_wil uncore cache TOR Occupancy for WiL transactions from a CXL device which hit in the L3 event=0x36,umask=0x78c87ffd20 01 unc_cha_tor_occupancy.cxl_miss_clflush uncore cache TOR Occupancy for CLFlush transactions from a CXL device which miss the L3 event=0x36,umask=0x78c8c7fe20 01 unc_cha_tor_occupancy.cxl_miss_fsrdcur uncore cache TOR Occupancy for FsRdCur transactions from a CXL device which miss the L3 event=0x36,umask=0x78c8effe20 01 unc_cha_tor_occupancy.cxl_miss_fsrdcurptl uncore cache TOR Occupancy for FsRdCurPtl transactions from a CXL device which miss the L3 event=0x36,umask=0x78c9effe20 01 unc_cha_tor_occupancy.cxl_miss_itom uncore cache TOR Occupancy for ItoM transactions from a CXL device which miss the L3 event=0x36,umask=0x78cc47fe20 01 unc_cha_tor_occupancy.cxl_miss_itomwr uncore cache TOR Occupancy for ItoMWr transactions from a CXL device which miss the L3 event=0x36,umask=0x78cc4ffe20 01 unc_cha_tor_occupancy.cxl_miss_mempushwr uncore cache TOR Occupancy for MemPushWr transactions from a CXL device which miss the L3 event=0x36,umask=0x78cc6ffe20 01 unc_cha_tor_occupancy.cxl_miss_wcil uncore cache TOR Occupancy for WCiL transactions from a CXL device which miss the L3 event=0x36,umask=0x78c86ffe20 01 unc_cha_tor_occupancy.cxl_miss_wcilf uncore cache TOR Occupancy for WcilF transactions from a CXL device which miss the L3 event=0x36,umask=0x78c867fe20 01 unc_cha_tor_occupancy.cxl_miss_wil uncore cache TOR Occupancy for WiL transactions from a CXL device which miss the L3 event=0x36,umask=0x78c87ffe20 01 unc_cha_tor_occupancy.ia_drd uncore cache TOR Occupancy for Data read from local IA that miss the cache event=0x36,umask=0xc817ff01 01 TOR Occupancy : DRds issued by iA Cores unc_cha_tor_occupancy.ia_drdpte uncore cache TOR Occupancy for DRd PTEs issued by iA Cores due to a page walk event=0x36,umask=0xc837ff01 01 TOR Occupancy : DRdPte issued by iA Cores due to a page walk unc_cha_tor_occupancy.ia_drd_pref uncore cache TOR Occupancy for Data read prefetch from local IA that miss the cache event=0x36,umask=0xc897ff01 01 TOR Occupancy : DRd_Prefs issued by iA Cores unc_cha_tor_occupancy.ia_hit_drd uncore cache TOR Occupancy for Data read from local IA that hit the cache event=0x36,umask=0xc817fd01 01 TOR Occupancy : DRds issued by iA Cores that Hit the LLC unc_cha_tor_occupancy.ia_hit_drdpte uncore cache TOR Occupancy for DRd PTEs issued by iA Cores due to page walks that hit the LLC event=0x36,umask=0xc837fd01 01 TOR Occupancy : DRdPte issued by iA Cores due to a page walk that hit the LLC unc_cha_tor_occupancy.ia_hit_drd_pref uncore cache TOR Occupancy for Data read prefetch from local IA that hit the cache event=0x36,umask=0xc897fd01 01 TOR Occupancy : DRd_Prefs issued by iA Cores that Hit the LLC unc_cha_tor_occupancy.ia_miss_crd_pref_remote uncore cache TOR Occupancy for CRD Prefetches from local IA cores to remotely homed memory event=0x36,umask=0xc88f7e01 01 TOR Occupancy : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed remotely unc_cha_tor_occupancy.ia_miss_crd_remote uncore cache TOR Occupancy for CRDs from local IA cores to remotely homed memory event=0x36,umask=0xc80f7e01 01 TOR Occupancy : CRd issued by iA Cores that Missed the LLC - HOMed remotely unc_cha_tor_occupancy.ia_miss_drd uncore cache TOR Occupancy for Data read from local IA that miss the cache event=0x36,umask=0xc817fe01 01 TOR Occupancy : DRds issued by iA Cores that Missed the LLC unc_cha_tor_occupancy.ia_miss_drdpte uncore cache TOR Occupancy for DRd PTEs issued by iA Cores due to a page walk that missed the LLC event=0x36,umask=0xc837fe01 01 TOR Occupancy : DRdPte issued by iA Cores due to a page walk that missed the LLC unc_cha_tor_occupancy.ia_miss_drd_ddr uncore cache TOR Occupancy for DRds issued by iA Cores targeting DDR Mem that Missed the LLC event=0x36,umask=0xc8178601 01 TOR Occupancy : DRds issued by iA Cores targeting DDR Mem that Missed the LLC unc_cha_tor_occupancy.ia_miss_drd_local uncore cache TOR Occupancy for Data read from local IA that miss the cache event=0x36,umask=0xc816fe01 01 TOR Occupancy : DRds issued by iA Cores that Missed the LLC - HOMed locally unc_cha_tor_occupancy.ia_miss_drd_local_ddr uncore cache TOR Occupancy for DRds from local IA cores to locally homed DDR addresses that miss the cache event=0x36,umask=0xc8168601 01 TOR Occupancy : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally unc_cha_tor_occupancy.ia_miss_drd_local_pmm uncore cache TOR Occupancy for DRds from local IA cores to locally homed PMM addresses that miss the cache event=0x36,umask=0xc8168a01 01 TOR Occupancy : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally unc_cha_tor_occupancy.ia_miss_drd_pmm uncore cache TOR Occupancy for DRds issued by iA Cores targeting PMM Mem that Missed the LLC event=0x36,umask=0xc8178a01 01 TOR Occupancy : DRds issued by iA Cores targeting PMM Mem that Missed the LLC unc_cha_tor_occupancy.ia_miss_drd_pref uncore cache TOR Occupancy for Data read prefetch from local IA that miss the cache event=0x36,umask=0xc897fe01 01 TOR Occupancy : DRd_Prefs issued by iA Cores that Missed the LLC unc_cha_tor_occupancy.ia_miss_drd_pref_ddr uncore cache TOR Occupancy for DRd Prefetches from local IA cores to DDR addresses that miss the cache event=0x36,umask=0xc8978601 01 TOR Occupancy : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC unc_cha_tor_occupancy.ia_miss_drd_pref_local uncore cache TOR Occupancy for Data read prefetch from local IA that miss the cache event=0x36,umask=0xc896fe01 01 TOR Occupancy; Data read prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_drd_pref_local_ddr uncore cache TOR Occupancy for DRd Prefetches from local IA cores to locally homed DDR addresses that miss the cache event=0x36,umask=0xc8968601 01 TOR Occupancy : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally unc_cha_tor_occupancy.ia_miss_drd_pref_local_pmm uncore cache TOR Occupancy for DRd Prefetches from local IA cores to locally homed PMM addresses that miss the cache event=0x36,umask=0xc8968a01 01 TOR Occupancy : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally unc_cha_tor_occupancy.ia_miss_drd_pref_pmm uncore cache TOR Occupancy for DRd Prefetches from local IA cores to PMM addresses that miss the cache event=0x36,umask=0xc8978a01 01 TOR Occupancy : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC unc_cha_tor_occupancy.ia_miss_drd_pref_remote uncore cache TOR Occupancy for Data read prefetch from local IA that miss the cache event=0x36,umask=0xc8977e01 01 TOR Occupancy; Data read prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_drd_pref_remote_ddr uncore cache TOR Occupancy for DRd Prefetches from local IA cores to remotely homed DDR addresses that miss the cache event=0x36,umask=0xc8970601 01 TOR Occupancy : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely unc_cha_tor_occupancy.ia_miss_drd_pref_remote_pmm uncore cache TOR Occupancy for DRd Prefetches from local IA cores to remotely homed PMM addresses that miss the cache event=0x36,umask=0xc8970a01 01 TOR Occupancy : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely unc_cha_tor_occupancy.ia_miss_drd_remote uncore cache TOR Occupancy for Data read from local IA that miss the cache event=0x36,umask=0xc8177e01 01 TOR Occupancy : DRds issued by iA Cores that Missed the LLC - HOMed remotely unc_cha_tor_occupancy.ia_miss_drd_remote_ddr uncore cache TOR Occupancy for DRds from local IA cores to remotely homed DDR addresses that miss the cache event=0x36,umask=0xc8170601 01 TOR Occupancy : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely unc_cha_tor_occupancy.ia_miss_drd_remote_pmm uncore cache TOR Occupancy for DRds from local IA cores to remotely homed PMM addresses that miss the cache event=0x36,umask=0xc8170a01 01 TOR Occupancy : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely unc_cha_tor_occupancy.ia_miss_local_wcilf_pmm uncore cache TOR Occupancy for WCILF requests from local IA cores to locally homed PMM addresses which miss the cache event=0x36,umask=0xc8668a01 01 TOR Occupancy : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed locally unc_cha_tor_occupancy.ia_miss_local_wcil_pmm uncore cache TOR Occupancy for WCIL requests from local IA cores to locally homed PMM addresses which miss the cache event=0x36,umask=0xc86e8a01 01 TOR Occupancy : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed locally unc_cha_tor_occupancy.ia_miss_remote_wcilf_ddr uncore cache TOR Occupancy for WCILF requests from local IA cores to remotely homed DDR addresses that miss the cache event=0x36,umask=0xc8670601 01 TOR Occupancy : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely unc_cha_tor_occupancy.ia_miss_remote_wcilf_pmm uncore cache TOR Occupancy for WCILF requests from local IA cores to remotely homed PMM addresses which miss the cache event=0x36,umask=0xc8670a01 01 TOR Occupancy : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely unc_cha_tor_occupancy.ia_miss_remote_wcil_ddr uncore cache TOR Occupancy for WCIL requests from local IA cores to remotely homed DDR addresses that miss the cache event=0x36,umask=0xc86f0601 01 TOR Occupancy : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely unc_cha_tor_occupancy.ia_miss_remote_wcil_pmm uncore cache TOR Occupancy for WCIL requests from local IA cores to remotely homed PMM addresses which miss the cache event=0x36,umask=0xc86f0a01 01 TOR Occupancy : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely unc_cha_tor_occupancy.ia_miss_rfo_pref_remote uncore cache TOR Occupancy for Read for ownership prefetch from local IA that miss the cache event=0x36,umask=0xc8877e01 01 TOR Occupancy : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed remotely unc_cha_tor_occupancy.ia_miss_rfo_remote uncore cache TOR Occupancy for Read for ownership from local IA that miss the cache event=0x36,umask=0xc8077e01 01 TOR Occupancy : RFOs issued by iA Cores that Missed the LLC - HOMed remotely unc_cha_tor_occupancy.ia_miss_wcilf_pmm uncore cache TOR Occupancy for WCILF requests from local IA cores to PMM homed addresses which miss the cache event=0x36,umask=0xc8678a01 01 TOR Occupancy : WCiLFs issued by iA Cores targeting PMM that missed the LLC unc_cha_tor_occupancy.ia_miss_wcil_pmm uncore cache TOR Occupancy for WCIL requests from a local IA core to PMM homed addresses that miss the cache event=0x36,umask=0xc86f8a01 01 TOR Occupancy : WCiLs issued by iA Cores targeting PMM that missed the LLC unc_cha_tor_occupancy.io_miss_itomcachenear_local uncore cache TOR Occupancy for ItoMCacheNear transactions from an IO device on the local socket that miss the cache event=0x36,umask=0xcd42fe04 01 TOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices that missed the LLC unc_cha_tor_occupancy.io_miss_itomcachenear_remote uncore cache TOR Occupancy for ItoMCacheNear transactions from an IO device on a remote socket that miss the cache event=0x36,umask=0xcd437e04 01 TOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices that missed the LLC unc_cha_tor_occupancy.io_miss_itom_local uncore cache TOR Occupancy for ItoM transactions from an IO device on the local socket that miss the cache event=0x36,umask=0xcc42fe04 01 TOR Occupancy : ItoMs issued by IO Devices that missed the LLC unc_cha_tor_occupancy.io_miss_itom_remote uncore cache TOR Occupancy for ItoM transactions from an IO device on a remote socket that miss the cache event=0x36,umask=0xcc437e04 01 TOR Occupancy : ItoMs issued by IO Devices that missed the LLC unc_cha_tor_occupancy.io_miss_pcirdcur_local uncore cache TOR Occupancy for PCIRDCUR transactions from an IO device on the local socket that miss the cache event=0x36,umask=0xc8f2fe04 01 TOR Occupancy : PCIRdCurs issued by IO Devices that missed the LLC unc_cha_tor_occupancy.io_miss_pcirdcur_remote uncore cache TOR Occupancy for PCIRDCUR transactions from an IO device on a remote socket that miss the cache event=0x36,umask=0xc8f37e04 01 TOR Occupancy : PCIRdCurs issued by IO Devices that missed the LLC unc_cha_tor_occupancy.rem_all uncore cache TOR Occupancy for All remote requests (e.g. snoops, writebacks) that came from remote sockets event=0x36,umask=0xc001ffc8 01 TOR Occupancy : All Remote Requests unc_cha_tor_occupancy.rem_snps uncore cache TOR Occupancy for All snoops to this LLC that came from remote sockets event=0x36,umask=0xc001ff08 01 TOR Occupancy : All Snoops from Remote uncore_b2cxl unc_b2cxl_clockticks uncore cxl B2CXL Clockticks event=1 01 unc_b2cmi_direct2core_not_taken_dirstate uncore interconnect Counts the number of time D2C was not honoured by egress due to directory state constraints event=0x17,umask=1 01 unc_b2cmi_direct2upi_not_taken_credits uncore interconnect Counts the number of d2k wasn't done due to credit constraints event=0x1b,umask=1 01 unc_b2cmi_direct2upi_not_taken_credits.egress uncore interconnect Direct to UPI Transactions - Ignored due to lack of credits : All : Counts the number of d2k wasn't done due to credit constraints event=0x1b,umask=1 01 unc_b2cmi_direct2upi_not_taken_dirstate uncore interconnect Counts the number of time D2K was not honoured by egress due to directory state constraints event=0x1a,umask=1 01 unc_b2cmi_direct2upi_not_taken_dirstate.egress uncore interconnect Cycles when Direct2UPI was Disabled : Egress Ignored D2U : Counts the number of time D2K was not honoured by egress due to directory state constraints event=0x1a,umask=1 01 unc_b2cmi_direct2upi_taken uncore interconnect Counts the number of times egress did D2K (Direct to KTI) event=0x19,umask=1 01 unc_b2cmi_direct2upi_txn_override uncore interconnect Counts the number of times D2K wasn't honoured even though the incoming request had d2k set for non cisgress txn event=0x1c,umask=1 01 unc_b2cmi_directory_hit.clean uncore interconnect Directory Hit Clean event=0x1d,umask=0x38 01 unc_b2cmi_directory_hit.clean_a uncore interconnect Directory Hit : On NonDirty Line in A State event=0x1d,umask=0x20 01 unc_b2cmi_directory_hit.clean_i uncore interconnect Directory Hit : On NonDirty Line in I State event=0x1d,umask=8 01 unc_b2cmi_directory_hit.clean_s uncore interconnect Directory Hit : On NonDirty Line in S State event=0x1d,umask=0x10 01 unc_b2cmi_directory_hit.dirty uncore interconnect Directory Hit Dirty (modified) event=0x1d,umask=7 01 unc_b2cmi_directory_hit.dirty_a uncore interconnect Directory Hit : On Dirty Line in A State event=0x1d,umask=4 01 unc_b2cmi_directory_hit.dirty_i uncore interconnect Directory Hit : On Dirty Line in I State event=0x1d,umask=1 01 unc_b2cmi_directory_hit.dirty_s uncore interconnect Directory Hit : On Dirty Line in S State event=0x1d,umask=2 01 unc_b2cmi_directory_lookup.any uncore interconnect Counts the number of 1lm or 2lm hit read data returns to egress with any directory to non persistent memory event=0x20,umask=1 01 unc_b2cmi_directory_lookup.state_a uncore interconnect Counts the number of 1lm or 2lm hit read data returns to egress with directory A to non persistent memory event=0x20,umask=8 01 unc_b2cmi_directory_lookup.state_i uncore interconnect Counts the number of 1lm or 2lm hit read data returns to egress with directory I to non persistent memory event=0x20,umask=2 01 unc_b2cmi_directory_lookup.state_s uncore interconnect Counts the number of 1lm or 2lm hit read data returns to egress with directory S to non persistent memory event=0x20,umask=4 01 Counts the number of 1lm or 2lm hit read data returns to egress with directory S to non persistent memory unc_b2cmi_directory_miss.clean uncore interconnect Directory Miss Clean event=0x1e,umask=0x38 01 unc_b2cmi_directory_miss.clean_a uncore interconnect Directory Miss : On NonDirty Line in A State event=0x1e,umask=0x20 01 unc_b2cmi_directory_miss.clean_i uncore interconnect Directory Miss : On NonDirty Line in I State event=0x1e,umask=8 01 unc_b2cmi_directory_miss.clean_s uncore interconnect Directory Miss : On NonDirty Line in S State event=0x1e,umask=0x10 01 unc_b2cmi_directory_miss.dirty uncore interconnect Directory Miss Dirty (modified) event=0x1e,umask=7 01 unc_b2cmi_directory_miss.dirty_a uncore interconnect Directory Miss : On Dirty Line in A State event=0x1e,umask=4 01 unc_b2cmi_directory_miss.dirty_i uncore interconnect Directory Miss : On Dirty Line in I State event=0x1e,umask=1 01 unc_b2cmi_directory_miss.dirty_s uncore interconnect Directory Miss : On Dirty Line in S State event=0x1e,umask=2 01 unc_b2cmi_directory_update.a2i uncore interconnect Any A2I Transition event=0x21,umask=0x320 01 unc_b2cmi_directory_update.a2s uncore interconnect Any A2S Transition event=0x21,umask=0x340 01 unc_b2cmi_directory_update.any uncore interconnect Counts cisgress directory updates event=0x21,umask=0x301 01 unc_b2cmi_directory_update.hit_any uncore interconnect Counts any 1lm or 2lm hit data return that would result in directory update to non persistent memory (DRAM) event=0x21,umask=0x101 01 unc_b2cmi_directory_update.hit_x2a uncore interconnect Directory update in near memory to the A state event=0x21,umask=0x114 01 unc_b2cmi_directory_update.hit_x2i uncore interconnect Directory update in near memory to the I state event=0x21,umask=0x128 01 unc_b2cmi_directory_update.hit_x2s uncore interconnect Directory update in near memory to the S state event=0x21,umask=0x142 01 unc_b2cmi_directory_update.i2a uncore interconnect Any I2A Transition event=0x21,umask=0x304 01 unc_b2cmi_directory_update.i2s uncore interconnect Any I2S Transition event=0x21,umask=0x302 01 unc_b2cmi_directory_update.miss_x2a uncore interconnect Directory update in far memory to the A state event=0x21,umask=0x214 01 unc_b2cmi_directory_update.miss_x2i uncore interconnect Directory update in far memory to the I state event=0x21,umask=0x228 01 unc_b2cmi_directory_update.miss_x2s uncore interconnect Directory update in far memory to the S state event=0x21,umask=0x242 01 unc_b2cmi_directory_update.s2a uncore interconnect Any S2A Transition event=0x21,umask=0x310 01 unc_b2cmi_directory_update.s2i uncore interconnect Any S2I Transition event=0x21,umask=0x308 01 unc_b2cmi_directory_update.x2a uncore interconnect Directory update to the A state event=0x21,umask=0x314 01 unc_b2cmi_directory_update.x2i uncore interconnect Directory update to the I state event=0x21,umask=0x328 01 unc_b2cmi_directory_update.x2s uncore interconnect Directory update to the S state event=0x21,umask=0x342 01 unc_b2cmi_imc_reads.to_ddr_as_cache uncore interconnect Count reads to NM region event=0x24,umask=0x110 01 unc_b2cmi_imc_writes.ni uncore interconnect Non-Inclusive - All Channels event=0x25 01 unc_b2cmi_imc_writes.ni_miss uncore interconnect Non-Inclusive Miss - All Channels event=0x25 01 unc_b2cmi_imc_writes.to_ddr_as_cache uncore interconnect DDR, acting as Cache - All Channels event=0x25,umask=0x140 01 unc_b2cmi_prefcam_inserts.ch0_upi uncore interconnect Prefetch CAM Inserts : UPI - Ch 0 event=0x56,umask=2 01 unc_b2cmi_prefcam_inserts.upi_allch uncore interconnect Prefetch CAM Inserts : UPI - All Channels event=0x56,umask=2 01 unc_b2cmi_tag_hit.all uncore interconnect Counts the 2lm reads and WRNI which were a hit event=0x1f,umask=0xf 01 unc_b2cmi_tag_hit.rd_clean uncore interconnect Counts the 2lm reads which were a hit clean event=0x1f,umask=1 01 unc_b2cmi_tag_hit.rd_dirty uncore interconnect Counts the 2lm reads which were a hit dirty event=0x1f,umask=2 01 unc_b2cmi_tag_hit.wr_clean uncore interconnect Counts the 2lm WRNI which were a hit clean event=0x1f,umask=4 01 unc_b2cmi_tag_hit.wr_dirty uncore interconnect Counts the 2lm WRNI which were a hit dirty event=0x1f,umask=8 01 unc_b2cmi_tag_miss.clean uncore interconnect Counts the 2lm second way read miss for a WrNI event=0x4b,umask=5 01 unc_b2cmi_tag_miss.dirty uncore interconnect Counts the 2lm second way read miss for a WrNI event=0x4b,umask=0xa 01 unc_b2cmi_tag_miss.rd_2way uncore interconnect Counts the 2lm second way read miss for a Rd event=0x4b,umask=0x10 01 unc_b2cmi_tag_miss.rd_clean uncore interconnect Counts the 2lm reads which were a miss and the cache line is unmodified event=0x4b,umask=1 01 unc_b2cmi_tag_miss.rd_dirty uncore interconnect Counts the 2lm reads which were a miss and the cache line is modified event=0x4b,umask=2 01 unc_b2cmi_tag_miss.wr_2way uncore interconnect Counts the 2lm second way read miss for a WrNI event=0x4b,umask=0x20 01 unc_b2cmi_tag_miss.wr_clean uncore interconnect Counts the 2lm WRNI which were a miss and the cache line is unmodified event=0x4b,umask=4 01 unc_b2cmi_tag_miss.wr_dirty uncore interconnect Counts the 2lm WRNI which were a miss and the cache line is modified event=0x4b,umask=8 01 uncore_b2hot unc_b2hot_clockticks uncore interconnect UNC_B2HOT_CLOCKTICKS event=1,umask=1 01 Clockticks for the B2HOT unit uncore_b2upi unc_b2upi_clockticks uncore interconnect Number of uclks in domain event=1 01 unc_mdf_clockticks uncore interconnect MDF Clockticks event=1 01 unc_mdf_rxr_bypass.ad_bnc uncore interconnect Number of packets bypassing the ingress queue event=0x14,umask=1 01 unc_mdf_rxr_bypass.ad_crd uncore interconnect Number of packets bypassing the ingress queue event=0x14,umask=0x10 01 unc_mdf_rxr_bypass.ak uncore interconnect Number of packets bypassing the ingress queue event=0x14,umask=2 01 unc_mdf_rxr_bypass.bl_bnc uncore interconnect Number of packets bypassing the ingress queue event=0x14,umask=4 01 unc_mdf_rxr_bypass.bl_crd uncore interconnect Number of packets bypassing the ingress queue event=0x14,umask=0x20 01 unc_mdf_rxr_bypass.iv uncore interconnect Number of packets bypassing the ingress queue event=0x14,umask=8 01 unc_mdf_rxr_inserts.ad_bnc uncore interconnect Number of allocations into the Ingress used to queue up requests from the mesh (AD_BNC) event=0x12,umask=1 01 unc_mdf_rxr_inserts.ad_crd uncore interconnect Number of allocations into the Ingress used to queue up requests from the mesh (AD) event=0x12,umask=0x10 01 unc_mdf_rxr_inserts.ak uncore interconnect Number of allocations into the Ingress used to queue up requests from the mesh (AK) event=0x12,umask=2 01 unc_mdf_rxr_inserts.bl_bnc uncore interconnect Number of allocations into the Ingress used to queue up requests from the mesh (BL_BNC) event=0x12,umask=4 01 unc_mdf_rxr_inserts.bl_crd uncore interconnect Number of allocations into the Ingress used to queue up requests from the mesh (BL_CRD) event=0x12,umask=0x20 01 unc_mdf_rxr_inserts.iv uncore interconnect Number of allocations into the Ingress used to queue up requests from the mesh (IV) event=0x12,umask=8 01 unc_mdf_rxr_occupancy.ad_bnc uncore interconnect Occupancy counts for the Ingress buffer event=0x13,umask=1 01 unc_mdf_rxr_occupancy.ad_crd uncore interconnect Occupancy counts for the Ingress buffer event=0x13,umask=0x10 01 unc_mdf_rxr_occupancy.ak uncore interconnect Occupancy counts for the Ingress buffer event=0x13,umask=2 01 unc_mdf_rxr_occupancy.bl_bnc uncore interconnect Occupancy counts for the Ingress buffer event=0x13,umask=4 01 unc_mdf_rxr_occupancy.bl_crd uncore interconnect Occupancy counts for the Ingress buffer event=0x13,umask=0x20 01 unc_mdf_rxr_occupancy.iv uncore interconnect Occupancy counts for the Ingress buffer event=0x13,umask=8 01 unc_mdf_txr_bypass.ad_bnc uncore interconnect Egress bypasses for for AD_BNC event=0x1e,umask=1 01 unc_mdf_txr_bypass.ad_crd uncore interconnect Egress bypasses for for AD_CRD event=0x1e,umask=0x10 01 unc_mdf_txr_bypass.ak uncore interconnect Egress bypasses for for AK event=0x1e,umask=2 01 unc_mdf_txr_bypass.bl_bnc uncore interconnect Egress bypasses for for BL_BNC event=0x1e,umask=4 01 unc_mdf_txr_bypass.bl_crd uncore interconnect Egress bypasses for for BL_CRD event=0x1e,umask=0x20 01 unc_mdf_txr_bypass.iv uncore interconnect Egress bypasses for for IV event=0x1e,umask=8 01 unc_mdf_txr_inserts.ad_bnc uncore interconnect Number of egress inserts for for AD_BNC event=0x1c,umask=1 01 unc_mdf_txr_inserts.ad_crd uncore interconnect Number of egress inserts for for AD_CRD event=0x1c,umask=0x10 01 unc_mdf_txr_inserts.ak uncore interconnect Number of egress inserts for for AK event=0x1c,umask=2 01 unc_mdf_txr_inserts.bl_bnc uncore interconnect Number of egress inserts for for BL_BNC event=0x1c,umask=4 01 unc_mdf_txr_inserts.bl_crd uncore interconnect Number of egress inserts for for BL_CRD event=0x1c,umask=0x20 01 unc_mdf_txr_inserts.iv uncore interconnect Number of egress inserts for for IV event=0x1c,umask=8 01 unc_mdf_txr_occupancy.ad_bnc uncore interconnect Egress occupancy for for AD_BNC event=0x1d,umask=1 01 unc_mdf_txr_occupancy.ad_crd uncore interconnect Egress occupancy for for AD_CRD event=0x1d,umask=0x10 01 unc_mdf_txr_occupancy.ak uncore interconnect Egress occupancy for for AK event=0x1d,umask=2 01 unc_mdf_txr_occupancy.bl_bnc uncore interconnect Egress occupancy for for BL_BNC event=0x1d,umask=4 01 unc_mdf_txr_occupancy.bl_crd uncore interconnect Egress occupancy for for BL_CRD event=0x1d,umask=0x20 01 unc_mdf_txr_occupancy.iv uncore interconnect Egress occupancy for for IV event=0x1d,umask=8 01 unc_upi_clockticks uncore interconnect Number of UPI LL clock cycles while the event is enabled event=1 01 Number of kfclks unc_upi_l1_power_cycles uncore interconnect Cycles in L1 : Number of UPI qfclk cycles spent in L1 power mode. L1 is a mode that totally shuts down a UPI link. Use edge detect to count the number of instances when the UPI link entered L1. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another. Because L1 totally shuts down the link, it takes a good amount of time to exit this mode event=0x21 01 unc_upi_rxl_basic_hdr_match.ncb uncore interconnect Matches on Receive path of a UPI Port : Non-Coherent Bypass event=5,umask=0xe 01 unc_upi_rxl_basic_hdr_match.ncb_opc uncore interconnect Matches on Receive path of a UPI Port : Non-Coherent Bypass, Match Opcode event=5,umask=0x10e 01 unc_upi_rxl_basic_hdr_match.ncs uncore interconnect Matches on Receive path of a UPI Port : Non-Coherent Standard event=5,umask=0xf 01 unc_upi_rxl_basic_hdr_match.ncs_opc uncore interconnect Matches on Receive path of a UPI Port : Non-Coherent Standard, Match Opcode event=5,umask=0x10f 01 unc_upi_rxl_basic_hdr_match.req uncore interconnect Matches on Receive path of a UPI Port : Request event=5,umask=8 01 unc_upi_rxl_basic_hdr_match.req_opc uncore interconnect Matches on Receive path of a UPI Port : Request, Match Opcode event=5,umask=0x108 01 unc_upi_rxl_basic_hdr_match.rspcnflt uncore interconnect Matches on Receive path of a UPI Port : Response - Conflict event=5,umask=0x1aa 01 unc_upi_rxl_basic_hdr_match.rspi uncore interconnect Matches on Receive path of a UPI Port : Response - Invalid event=5,umask=0x12a 01 unc_upi_rxl_basic_hdr_match.rsp_data uncore interconnect Matches on Receive path of a UPI Port : Response - Data event=5,umask=0xc 01 unc_upi_rxl_basic_hdr_match.rsp_data_opc uncore interconnect Matches on Receive path of a UPI Port : Response - Data, Match Opcode event=5,umask=0x10c 01 unc_upi_rxl_basic_hdr_match.rsp_nodata uncore interconnect Matches on Receive path of a UPI Port : Response - No Data event=5,umask=0xa 01 unc_upi_rxl_basic_hdr_match.rsp_nodata_opc uncore interconnect Matches on Receive path of a UPI Port : Response - No Data, Match Opcode event=5,umask=0x10a 01 unc_upi_rxl_basic_hdr_match.snp uncore interconnect Matches on Receive path of a UPI Port : Snoop event=5,umask=9 01 unc_upi_rxl_basic_hdr_match.snp_opc uncore interconnect Matches on Receive path of a UPI Port : Snoop, Match Opcode event=5,umask=0x109 01 unc_upi_rxl_basic_hdr_match.wb uncore interconnect Matches on Receive path of a UPI Port : Writeback event=5,umask=0xd 01 unc_upi_rxl_basic_hdr_match.wb_opc uncore interconnect Matches on Receive path of a UPI Port : Writeback, Match Opcode event=5,umask=0x10d 01 unc_upi_rxl_flits.all_data uncore interconnect Valid Flits Received : All Data : Shows legal flit time (hides impact of L0p and L0c) event=3,umask=0xf 01 unc_upi_rxl_flits.all_null uncore interconnect Null FLITs received from any slot event=3,umask=0x27 01 Valid Flits Received : Null FLITs received from any slot unc_upi_rxl_flits.data uncore interconnect Valid Flits Received : Data : Shows legal flit time (hides impact of L0p and L0c). : Count Data Flits (which consume all slots), but how much to count is based on Slot0-2 mask, so count can be 0-3 depending on which slots are enabled for counting. event=3,umask=8 01 unc_upi_rxl_flits.idle uncore interconnect Valid Flits Received : Idle : Shows legal flit time (hides impact of L0p and L0c) event=3,umask=0x47 01 unc_upi_rxl_flits.llcrd uncore interconnect Valid Flits Received : LLCRD Not Empty : Shows legal flit time (hides impact of L0p and L0c). : Enables counting of LLCRD (with non-zero payload). This only applies to slot 2 since LLCRD is only allowed in slot 2 event=3,umask=0x10 01 unc_upi_rxl_flits.llctrl uncore interconnect Valid Flits Received : LLCTRL : Shows legal flit time (hides impact of L0p and L0c). : Equivalent to an idle packet. Enables counting of slot 0 LLCTRL messages event=3,umask=0x40 01 unc_upi_rxl_flits.non_data uncore interconnect Valid Flits Received : All Non Data : Shows legal flit time (hides impact of L0p and L0c) event=3,umask=0x97 01 unc_upi_rxl_flits.null uncore interconnect Valid Flits Received : Slot NULL or LLCRD Empty : Shows legal flit time (hides impact of L0p and L0c). : LLCRD with all zeros is treated as NULL. Slot 1 is not treated as NULL if slot 0 is a dual slot. This can apply to slot 0,1, or 2 event=3,umask=0x20 01 unc_upi_rxl_flits.prothdr uncore interconnect Valid Flits Received : Protocol Header : Shows legal flit time (hides impact of L0p and L0c). : Enables count of protocol headers in slot 0,1,2 (depending on slot uMask bits) event=3,umask=0x80 01 unc_upi_rxl_flits.slot0 uncore interconnect Valid Flits Received : Slot 0 : Shows legal flit time (hides impact of L0p and L0c). : Count Slot 0 - Other mask bits determine types of headers to count event=3,umask=1 01 unc_upi_rxl_flits.slot1 uncore interconnect Valid Flits Received : Slot 1 : Shows legal flit time (hides impact of L0p and L0c). : Count Slot 1 - Other mask bits determine types of headers to count event=3,umask=2 01 unc_upi_rxl_flits.slot2 uncore interconnect Valid Flits Received : Slot 2 : Shows legal flit time (hides impact of L0p and L0c). : Count Slot 2 - Other mask bits determine types of headers to count event=3,umask=4 01 unc_upi_rxl_inserts.slot0 uncore interconnect RxQ Flit Buffer Allocations : Slot 0 : Number of allocations into the UPI Rx Flit Buffer. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime event=0x30,umask=1 01 unc_upi_rxl_inserts.slot1 uncore interconnect RxQ Flit Buffer Allocations : Slot 1 : Number of allocations into the UPI Rx Flit Buffer. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime event=0x30,umask=2 01 unc_upi_rxl_inserts.slot2 uncore interconnect RxQ Flit Buffer Allocations : Slot 2 : Number of allocations into the UPI Rx Flit Buffer. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime event=0x30,umask=4 01 unc_upi_rxl_occupancy.slot0 uncore interconnect RxQ Occupancy - All Packets : Slot 0 event=0x32,umask=1 01 unc_upi_rxl_occupancy.slot1 uncore interconnect RxQ Occupancy - All Packets : Slot 1 event=0x32,umask=2 01 unc_upi_rxl_occupancy.slot2 uncore interconnect RxQ Occupancy - All Packets : Slot 2 event=0x32,umask=4 01 unc_upi_txl0p_power_cycles uncore interconnect Cycles in L0p event=0x27 01 unc_upi_txl_basic_hdr_match.ncb uncore interconnect Matches on Transmit path of a UPI Port : Non-Coherent Bypass event=4,umask=0xe 01 unc_upi_txl_basic_hdr_match.ncb_opc uncore interconnect Matches on Transmit path of a UPI Port : Non-Coherent Bypass, Match Opcode event=4,umask=0x10e 01 unc_upi_txl_basic_hdr_match.ncs uncore interconnect Matches on Transmit path of a UPI Port : Non-Coherent Standard event=4,umask=0xf 01 unc_upi_txl_basic_hdr_match.ncs_opc uncore interconnect Matches on Transmit path of a UPI Port : Non-Coherent Standard, Match Opcode event=4,umask=0x10f 01 unc_upi_txl_basic_hdr_match.req uncore interconnect Matches on Transmit path of a UPI Port : Request event=4,umask=8 01 unc_upi_txl_basic_hdr_match.req_opc uncore interconnect Matches on Transmit path of a UPI Port : Request, Match Opcode event=4,umask=0x108 01 unc_upi_txl_basic_hdr_match.rspcnflt uncore interconnect Matches on Transmit path of a UPI Port : Response - Conflict event=4,umask=0x1aa 01 unc_upi_txl_basic_hdr_match.rspi uncore interconnect Matches on Transmit path of a UPI Port : Response - Invalid event=4,umask=0x12a 01 unc_upi_txl_basic_hdr_match.rsp_data uncore interconnect Matches on Transmit path of a UPI Port : Response - Data event=4,umask=0xc 01 unc_upi_txl_basic_hdr_match.rsp_data_opc uncore interconnect Matches on Transmit path of a UPI Port : Response - Data, Match Opcode event=4,umask=0x10c 01 unc_upi_txl_basic_hdr_match.rsp_nodata uncore interconnect Matches on Transmit path of a UPI Port : Response - No Data event=4,umask=0xa 01 unc_upi_txl_basic_hdr_match.rsp_nodata_opc uncore interconnect Matches on Transmit path of a UPI Port : Response - No Data, Match Opcode event=4,umask=0x10a 01 unc_upi_txl_basic_hdr_match.snp uncore interconnect Matches on Transmit path of a UPI Port : Snoop event=4,umask=9 01 unc_upi_txl_basic_hdr_match.snp_opc uncore interconnect Matches on Transmit path of a UPI Port : Snoop, Match Opcode event=4,umask=0x109 01 unc_upi_txl_basic_hdr_match.wb uncore interconnect Matches on Transmit path of a UPI Port : Writeback event=4,umask=0xd 01 unc_upi_txl_basic_hdr_match.wb_opc uncore interconnect Matches on Transmit path of a UPI Port : Writeback, Match Opcode event=4,umask=0x10d 01 unc_upi_txl_flits.all_data uncore interconnect Valid Flits Sent : All Data : Counts number of data flits across this UPI link event=2,umask=0xf 01 unc_upi_txl_flits.all_null uncore interconnect All Null Flits event=2,umask=0x27 01 Valid Flits Sent : Idle unc_upi_txl_flits.data uncore interconnect Valid Flits Sent : Data : Shows legal flit time (hides impact of L0p and L0c). : Count Data Flits (which consume all slots), but how much to count is based on Slot0-2 mask, so count can be 0-3 depending on which slots are enabled for counting. event=2,umask=8 01 unc_upi_txl_flits.idle uncore interconnect Valid Flits Sent : Idle : Shows legal flit time (hides impact of L0p and L0c) event=2,umask=0x47 01 unc_upi_txl_flits.llcrd uncore interconnect Valid Flits Sent : LLCRD Not Empty : Shows legal flit time (hides impact of L0p and L0c). : Enables counting of LLCRD (with non-zero payload). This only applies to slot 2 since LLCRD is only allowed in slot 2 event=2,umask=0x10 01 unc_upi_txl_flits.llctrl uncore interconnect Valid Flits Sent : LLCTRL : Shows legal flit time (hides impact of L0p and L0c). : Equivalent to an idle packet. Enables counting of slot 0 LLCTRL messages event=2,umask=0x40 01 unc_upi_txl_flits.non_data uncore interconnect Valid Flits Sent : All Non Data : Shows legal flit time (hides impact of L0p and L0c) event=2,umask=0x97 01 Valid Flits Sent : Null FLITs transmitted to any slot unc_upi_txl_flits.null uncore interconnect Valid Flits Sent : Slot NULL or LLCRD Empty : Shows legal flit time (hides impact of L0p and L0c). : LLCRD with all zeros is treated as NULL. Slot 1 is not treated as NULL if slot 0 is a dual slot. This can apply to slot 0,1, or 2 event=2,umask=0x20 01 unc_upi_txl_flits.prothdr uncore interconnect Valid Flits Sent : Protocol Header : Shows legal flit time (hides impact of L0p and L0c). : Enables count of protocol headers in slot 0,1,2 (depending on slot uMask bits) event=2,umask=0x80 01 unc_upi_txl_flits.slot0 uncore interconnect Valid Flits Sent : Slot 0 : Shows legal flit time (hides impact of L0p and L0c). : Count Slot 0 - Other mask bits determine types of headers to count event=2,umask=1 01 unc_upi_txl_flits.slot1 uncore interconnect Valid Flits Sent : Slot 1 : Shows legal flit time (hides impact of L0p and L0c). : Count Slot 1 - Other mask bits determine types of headers to count event=2,umask=2 01 unc_upi_txl_flits.slot2 uncore interconnect Valid Flits Sent : Slot 2 : Shows legal flit time (hides impact of L0p and L0c). : Count Slot 2 - Other mask bits determine types of headers to count event=2,umask=4 01 unc_upi_txl_inserts uncore interconnect Tx Flit Buffer Allocations : Number of allocations into the UPI Tx Flit Buffer. Generally, when data is transmitted across UPI, it will bypass the TxQ and pass directly to the link. However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime event=0x40 01 unc_upi_txl_occupancy uncore interconnect Tx Flit Buffer Occupancy : Accumulates the number of flits in the TxQ. Generally, when data is transmitted across UPI, it will bypass the TxQ and pass directly to the link. However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link. This can be used with the cycles not empty event to track average occupancy, or the allocations event to track average lifetime in the TxQ event=0x42 01 unc_iio_data_req_by_cpu.peer_read.all_parts uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0xff,fc_mask=7,umask=8 01 unc_iio_data_req_by_cpu.peer_write.all_parts uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0xff,fc_mask=7,umask=2 01 unc_iio_data_req_of_cpu.mem_read.all_parts uncore io Counts once for every 4 bytes read from this card to memory. This event does include reads to IO event=0x83,ch_mask=0xff,fc_mask=7,umask=4 01 unc_iio_data_req_of_cpu.mem_write.all_parts uncore io Counts once for every 4 bytes written from this card to memory. This event does include writes to IO event=0x83,ch_mask=0xff,fc_mask=7,umask=1 01 unc_iio_data_req_of_cpu.peer_read.part0 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=1,fc_mask=7,umask=8 01 unc_iio_data_req_of_cpu.peer_read.part1 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=2,fc_mask=7,umask=8 01 unc_iio_data_req_of_cpu.peer_read.part2 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=4,fc_mask=7,umask=8 01 unc_iio_data_req_of_cpu.peer_read.part3 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=8,fc_mask=7,umask=8 01 unc_iio_data_req_of_cpu.peer_read.part4 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=0x10,fc_mask=7,umask=8 01 unc_iio_data_req_of_cpu.peer_read.part5 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=0x20,fc_mask=7,umask=8 01 unc_iio_data_req_of_cpu.peer_read.part6 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=0x40,fc_mask=7,umask=8 01 unc_iio_data_req_of_cpu.peer_read.part7 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=0x80,fc_mask=7,umask=8 01 unc_iio_data_req_of_cpu.peer_write.all_parts uncore io Counts once for every 4 bytes written from this card to a peer device's IO space event=0x83,ch_mask=0xff,fc_mask=7,umask=2 01 unc_iio_iommu0.all_lookups uncore io IOTLB lookups all event=0x40,umask=2 01 unc_iio_iommu1.num_mem_accesses_high uncore io IOMMU high priority memory access event=0x41,umask=0x80 01 unc_iio_iommu1.num_mem_accesses_low uncore io IOMMU low priority memory access event=0x41,umask=0x40 01 unc_iio_iommu1.slpwc_2m_hits uncore io Second Level Page Walk Cache Hit to a 2M page event=0x41,umask=2 01 unc_iio_iommu1.slpwc_cache_fills uncore io Second Level Page Walk Cache fill event=0x41,umask=0x20 01 unc_iio_iommu1.slpwc_cache_lookups uncore io Second Level Page Walk Cache lookup event=0x41,umask=1 01 unc_iio_iommu3.cyc_pwt_full uncore io Cycles PWT full event=0x43,umask=2 01 unc_iio_iommu3.int_cache_hits uncore io Interrupt Entry cache hit event=0x43,umask=0x80 01 unc_iio_iommu3.int_cache_lookups uncore io Interrupt Entry cache lookup event=0x43,umask=0x40 01 unc_iio_iommu3.num_inval_ctxt_cache uncore io Context Cache invalidation events event=0x43,umask=8 01 unc_iio_iommu3.num_inval_int_cache uncore io Interrupt Entry Cache invalidation events event=0x43,umask=0x20 01 unc_iio_iommu3.num_inval_iotlb uncore io IOTLB invalidation events event=0x43,umask=4 01 unc_iio_iommu3.num_inval_pasid_cache uncore io PASID Cache invalidation events event=0x43,umask=0x10 01 unc_iio_num_oustanding_req_from_cpu.to_io uncore io Occupancy of outbound request queue : To device : Counts number of outbound requests/completions IIO is currently processing event=0xc5,ch_mask=0xff,fc_mask=7,umask=8 01 unc_iio_num_outstanding_req_of_cpu.data uncore io Passing data to be written event=0x88,ch_mask=0xff,fc_mask=7,umask=0x20 01 unc_iio_num_outstanding_req_of_cpu.final_rd_wr uncore io Issuing final read or write of line event=0x88,ch_mask=0xff,fc_mask=7,umask=8 01 unc_iio_num_outstanding_req_of_cpu.iommu_hit uncore io Processing response from IOMMU event=0x88,ch_mask=0xff,fc_mask=7,umask=2 01 unc_iio_num_outstanding_req_of_cpu.iommu_req uncore io Issuing to IOMMU event=0x88,ch_mask=0xff,fc_mask=7,umask=1 01 unc_iio_num_outstanding_req_of_cpu.req_own uncore io Request Ownership event=0x88,ch_mask=0xff,fc_mask=7,umask=4 01 unc_iio_num_outstanding_req_of_cpu.wr uncore io Writing line event=0x88,ch_mask=0xff,fc_mask=7,umask=0x10 01 unc_iio_num_req_of_cpu_by_tgt.rem_p2p uncore io - event=0x8e,ch_mask=0xff,fc_mask=7,umask=0x10 01 unc_iio_txn_req_by_cpu.mem_read.all_parts uncore io Number Transactions requested by the CPU : Core reading from Cards MMIO space event=0xc1,ch_mask=0xff,fc_mask=7,umask=4 01 unc_iio_txn_req_by_cpu.mem_write.all_parts uncore io Number Transactions requested by the CPU : Core writing to Cards MMIO space event=0xc1,ch_mask=0xff,fc_mask=7,umask=1 01 unc_iio_txn_req_by_cpu.peer_read.all_parts uncore io Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card event=0xc1,ch_mask=0xff,fc_mask=7,umask=8 01 unc_iio_txn_req_by_cpu.peer_write.all_parts uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0xff,fc_mask=7,umask=2 01 unc_iio_txn_req_of_cpu.peer_read.part0 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=1,fc_mask=7,umask=8 01 unc_iio_txn_req_of_cpu.peer_read.part1 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=2,fc_mask=7,umask=8 01 unc_iio_txn_req_of_cpu.peer_read.part2 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=4,fc_mask=7,umask=8 01 unc_iio_txn_req_of_cpu.peer_read.part3 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=8,fc_mask=7,umask=8 01 unc_iio_txn_req_of_cpu.peer_read.part4 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=0x10,fc_mask=7,umask=8 01 unc_iio_txn_req_of_cpu.peer_read.part5 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=0x20,fc_mask=7,umask=8 01 unc_iio_txn_req_of_cpu.peer_read.part6 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=0x40,fc_mask=7,umask=8 01 unc_iio_txn_req_of_cpu.peer_read.part7 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=0x80,fc_mask=7,umask=8 01 unc_m_powerdown_cycles.sch0_rank0 uncore memory # of cycles a given rank is in Power Down Mode event=0x47,umask=1 01 - unc_m_powerdown_cycles.sch0_rank1 uncore memory # of cycles a given rank is in Power Down Mode event=0x47,umask=2 01 - unc_m_powerdown_cycles.sch0_rank2 uncore memory # of cycles a given rank is in Power Down Mode event=0x47,umask=4 01 - unc_m_powerdown_cycles.sch0_rank3 uncore memory # of cycles a given rank is in Power Down Mode event=0x47,umask=8 01 - unc_m_powerdown_cycles.sch1_rank0 uncore memory # of cycles a given rank is in Power Down Mode event=0x47,umask=0x10 01 - unc_m_powerdown_cycles.sch1_rank1 uncore memory # of cycles a given rank is in Power Down Mode event=0x47,umask=0x20 01 - unc_m_powerdown_cycles.sch1_rank2 uncore memory # of cycles a given rank is in Power Down Mode event=0x47,umask=0x40 01 - unc_m_powerdown_cycles.sch1_rank3 uncore memory # of cycles a given rank is in Power Down Mode event=0x47,umask=0x80 01 - unc_m_power_channel_ppd_cycles uncore memory # of cycles a given rank is in Power Down Mode and all pages are closed event=0x88 01 - unc_m_self_refresh.enter_success uncore memory subevent0 - # of cycles all ranks were in SR subevent1 - # of times all ranks went into SR subevent2 -# of times ps_sr_active asserted (SRE) subevent3 - # of times ps_sr_active deasserted (SRX) subevent4 - # of times PS-&>Refresh ps_sr_req asserted (SRE) subevent5 - # of times PS-&>Refresh ps_sr_req deasserted (SRX) subevent6 - # of cycles PSCtrlr FSM was in FATAL event=0x43,umask=2 01 UNC_M_SELF_REFRESH.ENTER_SUCCESS unc_m_self_refresh.enter_success_cycles uncore memory # of cycles all ranks were in SR event=0x43,umask=1 01 - l1d.replacement cache L1D data line replacements event=0x51,period=2000003,umask=1 00 This event counts when new data lines are brought into the L1 Data cache, which cause other lines to be evicted from the cache l1d_pend_miss.pending cache L1D miss outstanding duration in cycles event=0x48,period=2000003,umask=1 00 Increments the number of outstanding L1D misses every cycle. Set Cmask = 1 and Edge =1 to count occurrences l1d_pend_miss.pending_cycles cache Cycles with L1D load Misses outstanding event=0x48,cmask=1,period=2000003,umask=1 00 l1d_pend_miss.request_fb_full cache Number of times a request needed a FB entry but there was no entry available for it. That is the FB unavailability was dominant reason for blocking the request. A request includes cacheable/uncacheable demands that is load, store or SW prefetch. HWP are e event=0x48,period=2000003,umask=2 00 l2_demand_rqsts.wb_hit cache Not rejected writebacks that hit L2 cache event=0x27,period=200003,umask=0x50 00 Not rejected writebacks that hit L2 cache l2_lines_in.all cache L2 cache lines filling L2 event=0xf1,period=100003,umask=7 00 This event counts the number of L2 cache lines brought into the L2 cache. Lines are filled into the L2 cache when there was an L2 miss l2_lines_in.e cache L2 cache lines in E state filling L2 event=0xf1,period=100003,umask=4 00 L2 cache lines in E state filling L2 l2_lines_in.i cache L2 cache lines in I state filling L2 event=0xf1,period=100003,umask=1 00 L2 cache lines in I state filling L2 l2_lines_in.s cache L2 cache lines in S state filling L2 event=0xf1,period=100003,umask=2 00 L2 cache lines in S state filling L2 l2_lines_out.demand_clean cache Clean L2 cache lines evicted by demand event=0xf2,period=100003,umask=5 00 Clean L2 cache lines evicted by demand l2_lines_out.demand_dirty cache Dirty L2 cache lines evicted by demand event=0xf2,period=100003,umask=6 00 Dirty L2 cache lines evicted by demand l2_rqsts.all_code_rd cache L2 code requests event=0x24,period=200003,umask=0xe4 00 Counts all L2 code requests l2_rqsts.all_demand_data_rd cache Demand Data Read requests Spec update: HSD78, HSM80 event=0x24,period=200003,umask=0xe1 00 Counts any demand and L1 HW prefetch data load requests to L2 Spec update: HSD78, HSM80 l2_rqsts.all_demand_miss cache Demand requests that miss L2 cache Spec update: HSD78, HSM80 event=0x24,period=200003,umask=0x27 00 Demand requests that miss L2 cache Spec update: HSD78, HSM80 l2_rqsts.all_demand_references cache Demand requests to L2 cache Spec update: HSD78, HSM80 event=0x24,period=200003,umask=0xe7 00 Demand requests to L2 cache Spec update: HSD78, HSM80 l2_rqsts.all_pf cache Requests from L2 hardware prefetchers event=0x24,period=200003,umask=0xf8 00 Counts all L2 HW prefetcher requests l2_rqsts.all_rfo cache RFO requests to L2 cache event=0x24,period=200003,umask=0xe2 00 Counts all L2 store RFO requests l2_rqsts.code_rd_hit cache L2 cache hits when fetching instructions, code reads event=0x24,period=200003,umask=0xc4 00 Number of instruction fetches that hit the L2 cache l2_rqsts.code_rd_miss cache L2 cache misses when fetching instructions event=0x24,period=200003,umask=0x24 00 Number of instruction fetches that missed the L2 cache l2_rqsts.demand_data_rd_hit cache Demand Data Read requests that hit L2 cache Spec update: HSD78, HSM80 event=0x24,period=200003,umask=0xc1 00 Counts the number of demand Data Read requests, initiated by load instructions, that hit L2 cache Spec update: HSD78, HSM80 l2_rqsts.demand_data_rd_miss cache Demand Data Read miss L2, no rejects Spec update: HSD78, HSM80 event=0x24,period=200003,umask=0x21 00 Demand data read requests that missed L2, no rejects Spec update: HSD78, HSM80 l2_rqsts.l2_pf_hit cache L2 prefetch requests that hit L2 cache event=0x24,period=200003,umask=0xd0 00 Counts all L2 HW prefetcher requests that hit L2 l2_rqsts.l2_pf_miss cache L2 prefetch requests that miss L2 cache event=0x24,period=200003,umask=0x30 00 Counts all L2 HW prefetcher requests that missed L2 l2_rqsts.miss cache All requests that miss L2 cache Spec update: HSD78, HSM80 event=0x24,period=200003,umask=0x3f 00 All requests that missed L2 Spec update: HSD78, HSM80 l2_rqsts.references cache All L2 requests Spec update: HSD78, HSM80 event=0x24,period=200003,umask=0xff 00 All requests to L2 cache Spec update: HSD78, HSM80 l2_rqsts.rfo_hit cache RFO requests that hit L2 cache event=0x24,period=200003,umask=0xc2 00 Counts the number of store RFO requests that hit the L2 cache l2_rqsts.rfo_miss cache RFO requests that miss L2 cache event=0x24,period=200003,umask=0x22 00 Counts the number of store RFO requests that miss the L2 cache l2_trans.all_pf cache L2 or L3 HW prefetches that access L2 cache event=0xf0,period=200003,umask=8 00 Any MLC or L3 HW prefetch accessing L2, including rejects l2_trans.all_requests cache Transactions accessing L2 pipe event=0xf0,period=200003,umask=0x80 00 Transactions accessing L2 pipe l2_trans.code_rd cache L2 cache accesses when fetching instructions event=0xf0,period=200003,umask=4 00 L2 cache accesses when fetching instructions l2_trans.demand_data_rd cache Demand Data Read requests that access L2 cache event=0xf0,period=200003,umask=1 00 Demand data read requests that access L2 cache l2_trans.l1d_wb cache L1D writebacks that access L2 cache event=0xf0,period=200003,umask=0x10 00 L1D writebacks that access L2 cache l2_trans.l2_fill cache L2 fill requests that access L2 cache event=0xf0,period=200003,umask=0x20 00 L2 fill requests that access L2 cache l2_trans.l2_wb cache L2 writebacks that access L2 cache event=0xf0,period=200003,umask=0x40 00 L2 writebacks that access L2 cache l2_trans.rfo cache RFO requests that access L2 cache event=0xf0,period=200003,umask=2 00 RFO requests that access L2 cache lock_cycles.cache_lock_duration cache Cycles when L1D is locked event=0x63,period=2000003,umask=2 00 Cycles in which the L1D is locked longest_lat_cache.miss cache Core-originated cacheable demand requests missed L3 event=0x2e,period=100003,umask=0x41 00 This event counts each cache miss condition for references to the last level cache longest_lat_cache.reference cache Core-originated cacheable demand requests that refer to L3 event=0x2e,period=100003,umask=0x4f 00 This event counts requests originating from the core that reference a cache line in the last level cache mem_load_uops_l3_hit_retired.xsnp_hit cache Retired load uops which data sources were L3 and cross-core snoop hits in on-pkg core cache Supports address when precise. Spec update: HSD29, HSD25, HSM26, HSM30 (Precise event) event=0xd2,period=20011,umask=2 00 mem_load_uops_l3_hit_retired.xsnp_hitm cache Retired load uops which data sources were HitM responses from shared L3 Supports address when precise. Spec update: HSD29, HSD25, HSM26, HSM30 (Precise event) event=0xd2,period=20011,umask=4 00 mem_load_uops_l3_hit_retired.xsnp_miss cache Retired load uops which data sources were L3 hit and cross-core snoop missed in on-pkg core cache Supports address when precise. Spec update: HSD29, HSD25, HSM26, HSM30 (Precise event) event=0xd2,period=20011,umask=1 00 mem_load_uops_l3_hit_retired.xsnp_none cache Retired load uops which data sources were hits in L3 without snoops required Supports address when precise. Spec update: HSD74, HSD29, HSD25, HSM26, HSM30 (Precise event) event=0xd2,period=100003,umask=8 00 mem_load_uops_l3_miss_retired.local_dram cache Data from local DRAM either Snoop not needed or Snoop Miss (RspI) Supports address when precise. Spec update: HSD74, HSD29, HSD25, HSM30 (Precise event) event=0xd3,period=100003,umask=1 00 This event counts retired load uops where the data came from local DRAM. This does not include hardware prefetches Supports address when precise. Spec update: HSD74, HSD29, HSD25, HSM30 (Precise event) mem_load_uops_retired.hit_lfb cache Retired load uops which data sources were load uops missed L1 but hit FB due to preceding miss to the same cache line with data not ready Supports address when precise. Spec update: HSM30 (Precise event) event=0xd1,period=100003,umask=0x40 00 mem_load_uops_retired.l1_hit cache Retired load uops with L1 cache hits as data sources Supports address when precise. Spec update: HSD29, HSM30 (Precise event) event=0xd1,period=2000003,umask=1 00 mem_load_uops_retired.l1_miss cache Retired load uops misses in L1 cache as data sources Supports address when precise. Spec update: HSM30 (Precise event) event=0xd1,period=100003,umask=8 00 Retired load uops missed L1 cache as data sources Supports address when precise. Spec update: HSM30 (Precise event) mem_load_uops_retired.l2_hit cache Retired load uops with L2 cache hits as data sources Supports address when precise. Spec update: HSD76, HSD29, HSM30 (Precise event) event=0xd1,period=100003,umask=2 00 mem_load_uops_retired.l2_miss cache Miss in mid-level (L2) cache. Excludes Unknown data-source Supports address when precise. Spec update: HSD29, HSM30 (Precise event) event=0xd1,period=50021,umask=0x10 00 Retired load uops missed L2. Unknown data source excluded Supports address when precise. Spec update: HSD29, HSM30 (Precise event) mem_load_uops_retired.l3_hit cache Retired load uops which data sources were data hits in L3 without snoops required Supports address when precise. Spec update: HSD74, HSD29, HSD25, HSM26, HSM30 (Precise event) event=0xd1,period=50021,umask=4 00 Retired load uops with L3 cache hits as data sources Supports address when precise. Spec update: HSD74, HSD29, HSD25, HSM26, HSM30 (Precise event) mem_load_uops_retired.l3_miss cache Miss in last-level (L3) cache. Excludes Unknown data-source Supports address when precise. Spec update: HSD74, HSD29, HSD25, HSM26, HSM30 (Precise event) event=0xd1,period=100003,umask=0x20 00 Retired load uops missed L3. Excludes unknown data source Supports address when precise. Spec update: HSD74, HSD29, HSD25, HSM26, HSM30 (Precise event) mem_uops_retired.all_loads cache Retired load uops Supports address when precise. Spec update: HSD29, HSM30 (Precise event) event=0xd0,period=2000003,umask=0x81 00 Counts all retired load uops. This event accounts for SW prefetch uops of PREFETCHNTA or PREFETCHT0/1/2 or PREFETCHW Supports address when precise. Spec update: HSD29, HSM30 (Precise event) mem_uops_retired.all_stores cache Retired store uops Supports address when precise. Spec update: HSD29, HSM30 (Precise event) event=0xd0,period=2000003,umask=0x82 00 Counts all retired store uops Supports address when precise. Spec update: HSD29, HSM30 (Precise event) mem_uops_retired.lock_loads cache Retired load uops with locked access Supports address when precise. Spec update: HSD76, HSD29, HSM30 (Precise event) event=0xd0,period=100003,umask=0x21 00 mem_uops_retired.split_loads cache Retired load uops that split across a cacheline boundary Supports address when precise. Spec update: HSD29, HSM30 (Precise event) event=0xd0,period=100003,umask=0x41 00 mem_uops_retired.split_stores cache Retired store uops that split across a cacheline boundary Supports address when precise. Spec update: HSD29, HSM30 (Precise event) event=0xd0,period=100003,umask=0x42 00 mem_uops_retired.stlb_miss_loads cache Retired load uops that miss the STLB Supports address when precise. Spec update: HSD29, HSM30 (Precise event) event=0xd0,period=100003,umask=0x11 00 mem_uops_retired.stlb_miss_stores cache Retired store uops that miss the STLB Supports address when precise. Spec update: HSD29, HSM30 (Precise event) event=0xd0,period=100003,umask=0x12 00 offcore_requests.all_data_rd cache Demand and prefetch data reads event=0xb0,period=100003,umask=8 00 Data read requests sent to uncore (demand and prefetch) offcore_requests.demand_code_rd cache Cacheable and noncacheable code read requests event=0xb0,period=100003,umask=2 00 Demand code read requests sent to uncore offcore_requests.demand_data_rd cache Demand Data Read requests sent to uncore Spec update: HSD78, HSM80 event=0xb0,period=100003,umask=1 00 Demand data read requests sent to uncore Spec update: HSD78, HSM80 offcore_requests.demand_rfo cache Demand RFO requests including regular RFOs, locks, ItoM event=0xb0,period=100003,umask=4 00 Demand RFO read requests sent to uncore, including regular RFOs, locks, ItoM offcore_requests_buffer.sq_full cache Offcore requests buffer cannot take more entries for this thread core event=0xb2,period=2000003,umask=1 00 offcore_requests_outstanding.all_data_rd cache Offcore outstanding cacheable Core Data Read transactions in SuperQueue (SQ), queue to uncore Spec update: HSD62, HSD61, HSM63 event=0x60,period=2000003,umask=8 00 Offcore outstanding cacheable data read transactions in SQ to uncore. Set Cmask=1 to count cycles Spec update: HSD62, HSD61, HSM63 offcore_requests_outstanding.cycles_with_data_rd cache Cycles when offcore outstanding cacheable Core Data Read transactions are present in SuperQueue (SQ), queue to uncore Spec update: HSD62, HSD61, HSM63 event=0x60,cmask=1,period=2000003,umask=8 00 offcore_requests_outstanding.cycles_with_demand_data_rd cache Cycles when offcore outstanding Demand Data Read transactions are present in SuperQueue (SQ), queue to uncore Spec update: HSD78, HSD62, HSD61, HSM63, HSM80 event=0x60,cmask=1,period=2000003,umask=1 00 offcore_requests_outstanding.cycles_with_demand_rfo cache Offcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncore, every cycle Spec update: HSD62, HSD61, HSM63 event=0x60,cmask=1,period=2000003,umask=4 00 offcore_requests_outstanding.demand_code_rd cache Offcore outstanding code reads transactions in SuperQueue (SQ), queue to uncore, every cycle Spec update: HSD62, HSD61, HSM63 event=0x60,period=2000003,umask=2 00 Offcore outstanding Demand code Read transactions in SQ to uncore. Set Cmask=1 to count cycles Spec update: HSD62, HSD61, HSM63 offcore_requests_outstanding.demand_data_rd cache Offcore outstanding Demand Data Read transactions in uncore queue Spec update: HSD78, HSD62, HSD61, HSM63, HSM80 event=0x60,period=2000003,umask=1 00 Offcore outstanding demand data read transactions in SQ to uncore. Set Cmask=1 to count cycles Spec update: HSD78, HSD62, HSD61, HSM63, HSM80 offcore_requests_outstanding.demand_data_rd_ge_6 cache Cycles with at least 6 offcore outstanding Demand Data Read transactions in uncore queue Spec update: HSD78, HSD62, HSD61, HSM63, HSM80 event=0x60,cmask=6,period=2000003,umask=1 00 offcore_requests_outstanding.demand_rfo cache Offcore outstanding RFO store transactions in SuperQueue (SQ), queue to uncore Spec update: HSD62, HSD61, HSM63 event=0x60,period=2000003,umask=4 00 Offcore outstanding RFO store transactions in SQ to uncore. Set Cmask=1 to count cycles Spec update: HSD62, HSD61, HSM63 offcore_response.all_code_rd.l3_hit.hit_other_core_no_fwd cache Counts all demand & prefetch code reads hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0244 00 offcore_response.all_data_rd.l3_hit.hitm_other_core cache Counts all demand & prefetch data reads hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0091 00 offcore_response.all_data_rd.l3_hit.hit_other_core_no_fwd cache Counts all demand & prefetch data reads hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0091 00 offcore_response.all_reads.l3_hit.hitm_other_core cache hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C07F7 00 offcore_response.all_reads.l3_hit.hit_other_core_no_fwd cache hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C07F7 00 offcore_response.all_requests.l3_hit.any_response cache Counts all requests hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C8FFF 00 offcore_response.all_rfo.l3_hit.hitm_other_core cache Counts all demand & prefetch RFOs hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0122 00 offcore_response.all_rfo.l3_hit.hit_other_core_no_fwd cache Counts all demand & prefetch RFOs hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0122 00 offcore_response.demand_code_rd.l3_hit.hitm_other_core cache Counts all demand code reads hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0004 00 offcore_response.demand_code_rd.l3_hit.hit_other_core_no_fwd cache Counts all demand code reads hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0004 00 offcore_response.demand_data_rd.l3_hit.hitm_other_core cache Counts demand data reads hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0001 00 offcore_response.demand_data_rd.l3_hit.hit_other_core_no_fwd cache Counts demand data reads hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0001 00 offcore_response.demand_rfo.l3_hit.hitm_other_core cache Counts all demand data writes (RFOs) hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0002 00 offcore_response.demand_rfo.l3_hit.hit_other_core_no_fwd cache Counts all demand data writes (RFOs) hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0002 00 offcore_response.pf_l2_code_rd.l3_hit.any_response cache Counts all prefetch (that bring data to LLC only) code reads hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0040 00 offcore_response.pf_l2_data_rd.l3_hit.any_response cache Counts prefetch (that bring data to L2) data reads hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0010 00 offcore_response.pf_l2_rfo.l3_hit.any_response cache Counts all prefetch (that bring data to L2) RFOs hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0020 00 offcore_response.pf_l3_code_rd.l3_hit.any_response cache Counts prefetch (that bring data to LLC only) code reads hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0200 00 offcore_response.pf_l3_data_rd.l3_hit.any_response cache Counts all prefetch (that bring data to LLC only) data reads hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0080 00 offcore_response.pf_l3_rfo.l3_hit.any_response cache Counts all prefetch (that bring data to LLC only) RFOs hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0100 00 sq_misc.split_lock cache Split locks in SQ event=0xf4,period=100003,umask=0x10 00 avx_insts.all floating point Approximate counts of AVX & AVX2 256-bit instructions, including non-arithmetic instructions, loads, and stores. May count non-AVX instructions that employ 256-bit operations, including (but not necessarily limited to) rep string instructions that use 256-bit loads and stores for optimized performance, XSAVE* and XRSTOR*, and operations that transition the x87 FPU data registers between x87 and MMX event=0xc6,period=2000003,umask=7 00 Note that a whole rep string only counts AVX_INST.ALL once fp_assist.any floating point Cycles with any input/output SSE or FP assist event=0xca,cmask=1,period=100003,umask=0x1e 00 Cycles with any input/output SSE* or FP assists fp_assist.simd_input floating point Number of SIMD FP assists due to input values event=0xca,period=100003,umask=0x10 00 Number of SIMD FP assists due to input values fp_assist.simd_output floating point Number of SIMD FP assists due to Output values event=0xca,period=100003,umask=8 00 Number of SIMD FP assists due to output values fp_assist.x87_input floating point Number of X87 assists due to input value event=0xca,period=100003,umask=4 00 Number of X87 FP assists due to input values fp_assist.x87_output floating point Number of X87 assists due to output value event=0xca,period=100003,umask=2 00 Number of X87 FP assists due to output values move_elimination.simd_eliminated floating point Number of SIMD Move Elimination candidate uops that were eliminated event=0x58,period=1000003,umask=2 00 Number of SIMD move elimination candidate uops that were eliminated move_elimination.simd_not_eliminated floating point Number of SIMD Move Elimination candidate uops that were not eliminated event=0x58,period=1000003,umask=8 00 Number of SIMD move elimination candidate uops that were not eliminated other_assists.avx_to_sse floating point Number of transitions from AVX-256 to legacy SSE when penalty applicable Spec update: HSD56, HSM57 event=0xc1,period=100003,umask=8 00 other_assists.sse_to_avx floating point Number of transitions from SSE to AVX-256 when penalty applicable Spec update: HSD56, HSM57 event=0xc1,period=100003,umask=0x10 00 baclears.any frontend Counts the total number when the front end is resteered, mainly when the BPU cannot provide a correct prediction and this is corrected by other branch handling mechanisms at the front end event=0xe6,period=100003,umask=0x1f 00 Number of front end re-steers due to BPU misprediction dsb2mite_switches.penalty_cycles frontend Decode Stream Buffer (DSB)-to-MITE switch true penalty cycles event=0xab,period=2000003,umask=2 00 icache.hit frontend Number of Instruction Cache, Streaming Buffer and Victim Cache Reads. both cacheable and noncacheable, including UC fetches event=0x80,period=2000003,umask=1 00 icache.ifdata_stall frontend Cycles where a code fetch is stalled due to L1 instruction-cache miss event=0x80,period=2000003,umask=4 00 icache.ifetch_stall frontend Cycles where a code fetch is stalled due to L1 instruction-cache miss event=0x80,period=2000003,umask=4 00 icache.misses frontend Number of Instruction Cache, Streaming Buffer and Victim Cache Misses. Includes Uncacheable accesses event=0x80,period=200003,umask=2 00 This event counts Instruction Cache (ICACHE) misses idq.all_dsb_cycles_4_uops frontend Cycles Decode Stream Buffer (DSB) is delivering 4 Uops event=0x79,cmask=4,period=2000003,umask=0x18 00 Counts cycles DSB is delivered four uops. Set Cmask = 4 idq.all_dsb_cycles_any_uops frontend Cycles Decode Stream Buffer (DSB) is delivering any Uop event=0x79,cmask=1,period=2000003,umask=0x18 00 Counts cycles DSB is delivered at least one uops. Set Cmask = 1 idq.all_mite_cycles_4_uops frontend Cycles MITE is delivering 4 Uops event=0x79,cmask=4,period=2000003,umask=0x24 00 Counts cycles MITE is delivered four uops. Set Cmask = 4 idq.all_mite_cycles_any_uops frontend Cycles MITE is delivering any Uop event=0x79,cmask=1,period=2000003,umask=0x24 00 Counts cycles MITE is delivered at least one uop. Set Cmask = 1 idq.dsb_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) from Decode Stream Buffer (DSB) path event=0x79,cmask=1,period=2000003,umask=8 00 idq.dsb_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path event=0x79,period=2000003,umask=8 00 Increment each cycle. # of uops delivered to IDQ from DSB path. Set Cmask = 1 to count cycles idq.empty frontend Instruction Decode Queue (IDQ) empty cycles Spec update: HSD135 event=0x79,period=2000003,umask=2 00 Counts cycles the IDQ is empty Spec update: HSD135 idq.mite_all_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from MITE path event=0x79,period=2000003,umask=0x3c 00 Number of uops delivered to IDQ from any path idq.mite_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) from MITE path event=0x79,cmask=1,period=2000003,umask=4 00 idq.mite_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from MITE path event=0x79,period=2000003,umask=4 00 Increment each cycle # of uops delivered to IDQ from MITE path. Set Cmask = 1 to count cycles idq.ms_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,period=2000003,umask=0x30 00 This event counts cycles during which the microcode sequencer assisted the Front-end in delivering uops. Microcode assists are used for complex instructions or scenarios that can't be handled by the standard decoder. Using other instructions, if possible, will usually improve performance idq.ms_dsb_cycles frontend Cycles when uops initiated by Decode Stream Buffer (DSB) are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,period=2000003,umask=0x10 00 idq.ms_dsb_occur frontend Deliveries to Instruction Decode Queue (IDQ) initiated by Decode Stream Buffer (DSB) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,edge=1,period=2000003,umask=0x10 00 idq.ms_dsb_uops frontend Uops initiated by Decode Stream Buffer (DSB) that are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=2000003,umask=0x10 00 Increment each cycle # of uops delivered to IDQ when MS_busy by DSB. Set Cmask = 1 to count cycles. Add Edge=1 to count # of delivery idq.ms_mite_uops frontend Uops initiated by MITE and delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=2000003,umask=0x20 00 Increment each cycle # of uops delivered to IDQ when MS_busy by MITE. Set Cmask = 1 to count cycles idq.ms_uops frontend Uops delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=2000003,umask=0x30 00 This event counts uops delivered by the Front-end with the assistance of the microcode sequencer. Microcode assists are used for complex instructions or scenarios that can't be handled by the standard decoder. Using other instructions, if possible, will usually improve performance idq_uops_not_delivered.core frontend Uops not delivered to Resource Allocation Table (RAT) per thread when backend of the machine is not stalled Spec update: HSD135 event=0x9c,period=2000003,umask=1 00 This event count the number of undelivered (unallocated) uops from the Front-end to the Resource Allocation Table (RAT) while the Back-end of the processor is not stalled. The Front-end can allocate up to 4 uops per cycle so this event can increment 0-4 times per cycle depending on the number of unallocated uops. This event is counted on a per-core basis Spec update: HSD135 idq_uops_not_delivered.cycles_0_uops_deliv.core frontend Cycles per thread when 4 or more uops are not delivered to Resource Allocation Table (RAT) when backend of the machine is not stalled Spec update: HSD135 event=0x9c,cmask=4,period=2000003,umask=1 00 This event counts the number cycles during which the Front-end allocated exactly zero uops to the Resource Allocation Table (RAT) while the Back-end of the processor is not stalled. This event is counted on a per-core basis Spec update: HSD135 idq_uops_not_delivered.cycles_fe_was_ok frontend Counts cycles FE delivered 4 uops or Resource Allocation Table (RAT) was stalling FE Spec update: HSD135 event=0x9c,cmask=1,inv=1,period=2000003,umask=1 00 idq_uops_not_delivered.cycles_le_1_uop_deliv.core frontend Cycles per thread when 3 or more uops are not delivered to Resource Allocation Table (RAT) when backend of the machine is not stalled Spec update: HSD135 event=0x9c,cmask=3,period=2000003,umask=1 00 idq_uops_not_delivered.cycles_le_2_uop_deliv.core frontend Cycles with less than 2 uops delivered by the front end Spec update: HSD135 event=0x9c,cmask=2,period=2000003,umask=1 00 idq_uops_not_delivered.cycles_le_3_uop_deliv.core frontend Cycles with less than 3 uops delivered by the front end Spec update: HSD135 event=0x9c,cmask=1,period=2000003,umask=1 00 hle_retired.aborted memory Number of times an HLE execution aborted due to any reasons (multiple categories may count as one) (Precise event) event=0xc8,period=2000003,umask=4 00 hle_retired.aborted_misc1 memory Number of times an HLE execution aborted due to various memory events (e.g., read/write capacity and conflicts) event=0xc8,period=2000003,umask=8 00 hle_retired.aborted_misc2 memory Number of times an HLE execution aborted due to uncommon conditions event=0xc8,period=2000003,umask=0x10 00 hle_retired.aborted_misc3 memory Number of times an HLE execution aborted due to HLE-unfriendly instructions event=0xc8,period=2000003,umask=0x20 00 hle_retired.aborted_misc4 memory Number of times an HLE execution aborted due to incompatible memory type Spec update: HSD65 event=0xc8,period=2000003,umask=0x40 00 hle_retired.aborted_misc5 memory Number of times an HLE execution aborted due to none of the previous 4 categories (e.g. interrupts) event=0xc8,period=2000003,umask=0x80 00 Number of times an HLE execution aborted due to none of the previous 4 categories (e.g. interrupts) hle_retired.commit memory Number of times an HLE execution successfully committed event=0xc8,period=2000003,umask=2 00 hle_retired.start memory Number of times an HLE execution started event=0xc8,period=2000003,umask=1 00 machine_clears.memory_ordering memory Counts the number of machine clears due to memory order conflicts event=0xc3,period=100003,umask=2 00 This event counts the number of memory ordering machine clears detected. Memory ordering machine clears can result from memory address aliasing or snoops from another hardware thread or core to data inflight in the pipeline. Machine clears can have a significant performance impact if they are happening frequently mem_trans_retired.load_latency_gt_128 memory Randomly selected loads with latency value being above 128 Supports address when precise. Spec update: HSD76, HSD25, HSM26 (Must be precise) event=0xcd,period=1009,umask=1,ldlat=0x80 00 mem_trans_retired.load_latency_gt_16 memory Randomly selected loads with latency value being above 16 Supports address when precise. Spec update: HSD76, HSD25, HSM26 (Must be precise) event=0xcd,period=20011,umask=1,ldlat=0x10 00 mem_trans_retired.load_latency_gt_256 memory Randomly selected loads with latency value being above 256 Supports address when precise. Spec update: HSD76, HSD25, HSM26 (Must be precise) event=0xcd,period=503,umask=1,ldlat=0x100 00 mem_trans_retired.load_latency_gt_32 memory Randomly selected loads with latency value being above 32 Supports address when precise. Spec update: HSD76, HSD25, HSM26 (Must be precise) event=0xcd,period=100003,umask=1,ldlat=0x20 00 mem_trans_retired.load_latency_gt_4 memory Randomly selected loads with latency value being above 4 Supports address when precise. Spec update: HSD76, HSD25, HSM26 (Must be precise) event=0xcd,period=100003,umask=1,ldlat=0x4 00 mem_trans_retired.load_latency_gt_512 memory Randomly selected loads with latency value being above 512 Supports address when precise. Spec update: HSD76, HSD25, HSM26 (Must be precise) event=0xcd,period=101,umask=1,ldlat=0x200 00 mem_trans_retired.load_latency_gt_64 memory Randomly selected loads with latency value being above 64 Supports address when precise. Spec update: HSD76, HSD25, HSM26 (Must be precise) event=0xcd,period=2003,umask=1,ldlat=0x40 00 mem_trans_retired.load_latency_gt_8 memory Randomly selected loads with latency value being above 8 Supports address when precise. Spec update: HSD76, HSD25, HSM26 (Must be precise) event=0xcd,period=50021,umask=1,ldlat=0x8 00 misalign_mem_ref.loads memory Speculative cache line split load uops dispatched to L1 cache event=5,period=2000003,umask=1 00 Speculative cache-line split load uops dispatched to L1D misalign_mem_ref.stores memory Speculative cache line split STA uops dispatched to L1 cache event=5,period=2000003,umask=2 00 Speculative cache-line split store-address uops dispatched to L1D offcore_response.all_code_rd.l3_miss.any_response memory Counts all demand & prefetch code reads miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFFC00244 00 offcore_response.all_code_rd.l3_miss.local_dram memory Counts all demand & prefetch code reads miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x100400244 00 offcore_response.all_data_rd.l3_miss.any_response memory Counts all demand & prefetch data reads miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFFC00091 00 offcore_response.all_data_rd.l3_miss.local_dram memory Counts all demand & prefetch data reads miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x100400091 00 offcore_response.all_reads.l3_miss.any_response memory miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFFC007F7 00 offcore_response.all_reads.l3_miss.local_dram memory miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x1004007F7 00 offcore_response.all_requests.l3_miss.any_response memory Counts all requests miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFFC08FFF 00 offcore_response.all_rfo.l3_miss.any_response memory Counts all demand & prefetch RFOs miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFFC00122 00 offcore_response.all_rfo.l3_miss.local_dram memory Counts all demand & prefetch RFOs miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x100400122 00 offcore_response.demand_code_rd.l3_miss.any_response memory Counts all demand code reads miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFFC00004 00 offcore_response.demand_code_rd.l3_miss.local_dram memory Counts all demand code reads miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x100400004 00 offcore_response.demand_data_rd.l3_miss.any_response memory Counts demand data reads miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFFC00001 00 offcore_response.demand_data_rd.l3_miss.local_dram memory Counts demand data reads miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x100400001 00 offcore_response.demand_rfo.l3_miss.any_response memory Counts all demand data writes (RFOs) miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFFC00002 00 offcore_response.demand_rfo.l3_miss.local_dram memory Counts all demand data writes (RFOs) miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x100400002 00 offcore_response.pf_l2_code_rd.l3_miss.any_response memory Counts all prefetch (that bring data to LLC only) code reads miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFFC00040 00 offcore_response.pf_l2_data_rd.l3_miss.any_response memory Counts prefetch (that bring data to L2) data reads miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFFC00010 00 offcore_response.pf_l2_rfo.l3_miss.any_response memory Counts all prefetch (that bring data to L2) RFOs miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFFC00020 00 offcore_response.pf_l3_code_rd.l3_miss.any_response memory Counts prefetch (that bring data to LLC only) code reads miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFFC00200 00 offcore_response.pf_l3_data_rd.l3_miss.any_response memory Counts all prefetch (that bring data to LLC only) data reads miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFFC00080 00 offcore_response.pf_l3_rfo.l3_miss.any_response memory Counts all prefetch (that bring data to LLC only) RFOs miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFFC00100 00 rtm_retired.aborted memory Number of times an RTM execution aborted due to any reasons (multiple categories may count as one) (Precise event) event=0xc9,period=2000003,umask=4 00 rtm_retired.aborted_misc1 memory Number of times an RTM execution aborted due to various memory events (e.g. read/write capacity and conflicts) event=0xc9,period=2000003,umask=8 00 Number of times an RTM execution aborted due to various memory events (e.g. read/write capacity and conflicts) rtm_retired.aborted_misc2 memory Number of times an RTM execution aborted due to various memory events (e.g., read/write capacity and conflicts) event=0xc9,period=2000003,umask=0x10 00 rtm_retired.aborted_misc3 memory Number of times an RTM execution aborted due to HLE-unfriendly instructions event=0xc9,period=2000003,umask=0x20 00 rtm_retired.aborted_misc4 memory Number of times an RTM execution aborted due to incompatible memory type Spec update: HSD65 event=0xc9,period=2000003,umask=0x40 00 rtm_retired.aborted_misc5 memory Number of times an RTM execution aborted due to none of the previous 4 categories (e.g. interrupt) event=0xc9,period=2000003,umask=0x80 00 Number of times an RTM execution aborted due to none of the previous 4 categories (e.g. interrupt) rtm_retired.commit memory Number of times an RTM execution successfully committed event=0xc9,period=2000003,umask=2 00 rtm_retired.start memory Number of times an RTM execution started event=0xc9,period=2000003,umask=1 00 tx_exec.misc2 memory Counts the number of times a class of instructions (e.g., vzeroupper) that may cause a transactional abort was executed inside a transactional region event=0x5d,period=2000003,umask=2 00 tx_exec.misc3 memory Counts the number of times an instruction execution caused the transactional nest count supported to be exceeded event=0x5d,period=2000003,umask=4 00 tx_exec.misc4 memory Counts the number of times a XBEGIN instruction was executed inside an HLE transactional region event=0x5d,period=2000003,umask=8 00 tx_mem.abort_capacity_write memory Number of times a transactional abort was signaled due to a data capacity limitation for transactional writes event=0x54,period=2000003,umask=2 00 tx_mem.abort_conflict memory Number of times a transactional abort was signaled due to a data conflict on a transactionally accessed address event=0x54,period=2000003,umask=1 00 tx_mem.abort_hle_elision_buffer_mismatch memory Number of times an HLE transactional execution aborted due to XRELEASE lock not satisfying the address and value requirements in the elision buffer event=0x54,period=2000003,umask=0x10 00 tx_mem.abort_hle_elision_buffer_not_empty memory Number of times an HLE transactional execution aborted due to NoAllocatedElisionBuffer being non-zero event=0x54,period=2000003,umask=8 00 tx_mem.abort_hle_elision_buffer_unsupported_alignment memory Number of times an HLE transactional execution aborted due to an unsupported read alignment from the elision buffer event=0x54,period=2000003,umask=0x20 00 tx_mem.abort_hle_store_to_elided_lock memory Number of times a HLE transactional region aborted due to a non XRELEASE prefixed instruction writing to an elided lock in the elision buffer event=0x54,period=2000003,umask=4 00 tx_mem.hle_elision_buffer_full memory Number of times HLE lock could not be elided due to ElisionBufferAvailable being zero event=0x54,period=2000003,umask=0x40 00 cpl_cycles.ring0 other Unhalted core cycles when the thread is in ring 0 event=0x5c,period=2000003,umask=1 00 Unhalted core cycles when the thread is in ring 0 cpl_cycles.ring0_trans other Number of intervals between processor halts while thread is in ring 0 event=0x5c,cmask=1,edge=1,period=100003,umask=1 00 cpl_cycles.ring123 other Unhalted core cycles when thread is in rings 1, 2, or 3 event=0x5c,period=2000003,umask=2 00 Unhalted core cycles when the thread is not in ring 0 lock_cycles.split_lock_uc_lock_duration other Cycles when L1 and L2 are locked due to UC or split lock event=0x63,period=2000003,umask=1 00 Cycles in which the L1D and L2 are locked, due to a UC lock or split lock arith.divider_uops pipeline Any uop executed by the Divider. (This includes all divide uops, sqrt, ...) event=0x14,period=2000003,umask=2 00 br_inst_exec.all_branches pipeline Speculative and retired branches event=0x88,period=200003,umask=0xff 00 Counts all near executed branches (not necessarily retired) br_inst_exec.all_conditional pipeline Speculative and retired macro-conditional branches event=0x88,period=200003,umask=0xc1 00 br_inst_exec.all_direct_jmp pipeline Speculative and retired macro-unconditional branches excluding calls and indirects event=0x88,period=200003,umask=0xc2 00 br_inst_exec.all_direct_near_call pipeline Speculative and retired direct near calls event=0x88,period=200003,umask=0xd0 00 br_inst_exec.all_indirect_jump_non_call_ret pipeline Speculative and retired indirect branches excluding calls and returns event=0x88,period=200003,umask=0xc4 00 br_inst_exec.all_indirect_near_return pipeline Speculative and retired indirect return branches event=0x88,period=200003,umask=0xc8 00 br_inst_exec.nontaken_conditional pipeline Not taken macro-conditional branches event=0x88,period=200003,umask=0x41 00 br_inst_exec.taken_conditional pipeline Taken speculative and retired macro-conditional branches event=0x88,period=200003,umask=0x81 00 br_inst_exec.taken_direct_jump pipeline Taken speculative and retired macro-conditional branch instructions excluding calls and indirects event=0x88,period=200003,umask=0x82 00 br_inst_exec.taken_direct_near_call pipeline Taken speculative and retired direct near calls event=0x88,period=200003,umask=0x90 00 br_inst_exec.taken_indirect_jump_non_call_ret pipeline Taken speculative and retired indirect branches excluding calls and returns event=0x88,period=200003,umask=0x84 00 br_inst_exec.taken_indirect_near_call pipeline Taken speculative and retired indirect calls event=0x88,period=200003,umask=0xa0 00 br_inst_exec.taken_indirect_near_return pipeline Taken speculative and retired indirect branches with return mnemonic event=0x88,period=200003,umask=0x88 00 br_inst_retired.all_branches pipeline All (macro) branch instructions retired event=0xc4,period=400009 00 Branch instructions at retirement br_inst_retired.all_branches_pebs pipeline All (macro) branch instructions retired (Must be precise) event=0xc4,period=400009,umask=4 00 br_inst_retired.conditional pipeline Conditional branch instructions retired (Precise event) event=0xc4,period=400009,umask=1 00 Counts the number of conditional branch instructions retired (Precise event) br_inst_retired.far_branch pipeline Far branch instructions retired event=0xc4,period=100003,umask=0x40 00 Number of far branches retired br_inst_retired.near_call pipeline Direct and indirect near call instructions retired (Precise event) event=0xc4,period=100003,umask=2 00 br_inst_retired.near_call_r3 pipeline Direct and indirect macro near call instructions retired (captured in ring 3) (Precise event) event=0xc4,period=100003,umask=2 00 br_inst_retired.near_return pipeline Return instructions retired (Precise event) event=0xc4,period=100003,umask=8 00 Counts the number of near return instructions retired (Precise event) br_inst_retired.near_taken pipeline Taken branch instructions retired (Precise event) event=0xc4,period=400009,umask=0x20 00 Number of near taken branches retired (Precise event) br_inst_retired.not_taken pipeline Not taken branch instructions retired event=0xc4,period=400009,umask=0x10 00 Counts the number of not taken branch instructions retired br_misp_exec.all_branches pipeline Speculative and retired mispredicted macro conditional branches event=0x89,period=200003,umask=0xff 00 Counts all near executed branches (not necessarily retired) br_misp_exec.all_conditional pipeline Speculative and retired mispredicted macro conditional branches event=0x89,period=200003,umask=0xc1 00 br_misp_exec.all_indirect_jump_non_call_ret pipeline Mispredicted indirect branches excluding calls and returns event=0x89,period=200003,umask=0xc4 00 br_misp_exec.nontaken_conditional pipeline Not taken speculative and retired mispredicted macro conditional branches event=0x89,period=200003,umask=0x41 00 br_misp_exec.taken_conditional pipeline Taken speculative and retired mispredicted macro conditional branches event=0x89,period=200003,umask=0x81 00 br_misp_exec.taken_indirect_jump_non_call_ret pipeline Taken speculative and retired mispredicted indirect branches excluding calls and returns event=0x89,period=200003,umask=0x84 00 br_misp_exec.taken_return_near pipeline Taken speculative and retired mispredicted indirect branches with return mnemonic event=0x89,period=200003,umask=0x88 00 br_misp_retired.all_branches pipeline All mispredicted macro branch instructions retired event=0xc5,period=400009 00 Mispredicted branch instructions at retirement br_misp_retired.all_branches_pebs pipeline Mispredicted macro branch instructions retired (Must be precise) event=0xc5,period=400009,umask=4 00 This event counts all mispredicted branch instructions retired. This is a precise event (Must be precise) br_misp_retired.conditional pipeline Mispredicted conditional branch instructions retired (Precise event) event=0xc5,period=400009,umask=1 00 br_misp_retired.near_taken pipeline number of near branch instructions retired that were mispredicted and taken (Precise event) event=0xc5,period=400009,umask=0x20 00 Number of near branch instructions retired that were taken but mispredicted (Precise event) cpu_clk_thread_unhalted.ref_xclk pipeline Reference cycles when the thread is unhalted (counts at 100 MHz rate) event=0x3c,period=100003,umask=1 00 Increments at the frequency of XCLK (100 MHz) when not halted cpu_clk_thread_unhalted.ref_xclk_any pipeline Reference cycles when the at least one thread on the physical core is unhalted (counts at 100 MHz rate) event=0x3c,any=1,period=100003,umask=1 00 Reference cycles when the at least one thread on the physical core is unhalted (counts at 100 MHz rate) cpu_clk_unhalted.ref_tsc pipeline Reference cycles when the core is not in halt state event=0,period=2000003,umask=3 00 This event counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state cpu_clk_unhalted.ref_xclk pipeline Reference cycles when the thread is unhalted (counts at 100 MHz rate) event=0x3c,period=100003,umask=1 00 Reference cycles when the thread is unhalted. (counts at 100 MHz rate) cpu_clk_unhalted.ref_xclk_any pipeline Reference cycles when the at least one thread on the physical core is unhalted (counts at 100 MHz rate) event=0x3c,any=1,period=100003,umask=1 00 Reference cycles when the at least one thread on the physical core is unhalted (counts at 100 MHz rate) cpu_clk_unhalted.thread pipeline Core cycles when the thread is not in halt state event=0x3c,period=2000003 00 This event counts the number of thread cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. The core frequency may change from time to time due to power or thermal throttling cpu_clk_unhalted.thread_p pipeline Thread cycles when thread is not in halt state event=0x3c,period=2000003 00 Counts the number of thread cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. The core frequency may change from time to time due to power or thermal throttling cycle_activity.cycles_l1d_pending pipeline Cycles with pending L1 cache miss loads event=0xa3,cmask=8,period=2000003,umask=8 00 Cycles with pending L1 data cache miss loads. Set Cmask=8 to count cycle cycle_activity.cycles_l2_pending pipeline Cycles with pending L2 cache miss loads Spec update: HSD78, HSM63, HSM80 event=0xa3,cmask=1,period=2000003,umask=1 00 Cycles with pending L2 miss loads. Set Cmask=2 to count cycle Spec update: HSD78, HSM63, HSM80 cycle_activity.cycles_ldm_pending pipeline Cycles with pending memory loads event=0xa3,cmask=2,period=2000003,umask=2 00 Cycles with pending memory loads. Set Cmask=2 to count cycle cycle_activity.cycles_no_execute pipeline This event increments by 1 for every cycle where there was no execute for this thread event=0xa3,cmask=4,period=2000003,umask=4 00 This event counts cycles during which no instructions were executed in the execution stage of the pipeline cycle_activity.stalls_l1d_pending pipeline Execution stalls due to L1 data cache misses event=0xa3,cmask=12,period=2000003,umask=0xc 00 Execution stalls due to L1 data cache miss loads. Set Cmask=0CH cycle_activity.stalls_l2_pending pipeline Execution stalls due to L2 cache misses Spec update: HSM63, HSM80 event=0xa3,cmask=5,period=2000003,umask=5 00 Number of loads missed L2 Spec update: HSM63, HSM80 cycle_activity.stalls_ldm_pending pipeline Execution stalls due to memory subsystem event=0xa3,cmask=6,period=2000003,umask=6 00 This event counts cycles during which no instructions were executed in the execution stage of the pipeline and there were memory instructions pending (waiting for data) ild_stall.iq_full pipeline Stall cycles because IQ is full event=0x87,period=2000003,umask=4 00 Stall cycles due to IQ is full ild_stall.lcp pipeline Stalls caused by changing prefix length of the instruction event=0x87,period=2000003,umask=1 00 This event counts cycles where the decoder is stalled on an instruction with a length changing prefix (LCP) inst_retired.any pipeline Instructions retired from execution Spec update: HSD140, HSD143 event=0xc0,period=2000003 00 This event counts the number of instructions retired from execution. For instructions that consist of multiple micro-ops, this event counts the retirement of the last micro-op of the instruction. Counting continues during hardware interrupts, traps, and inside interrupt handlers. INST_RETIRED.ANY is counted by a designated fixed counter, leaving the programmable counters available for other events. Faulting executions of GETSEC/VM entry/VM Exit/MWait will not count as retired instructions Spec update: HSD140, HSD143 inst_retired.any_p pipeline Number of instructions retired. General Counter - architectural event Spec update: HSD11, HSD140 event=0xc0,period=2000003 00 Number of instructions at retirement Spec update: HSD11, HSD140 inst_retired.prec_dist pipeline Precise instruction retired event with HW to reduce effect of PEBS shadow in IP distribution Spec update: HSD140 (Must be precise) event=0xc0,period=2000003,umask=1 00 Precise instruction retired event with HW to reduce effect of PEBS shadow in IP distribution Spec update: HSD140 (Must be precise) inst_retired.x87 pipeline FP operations retired. X87 FP operations that have no exceptions: Counts also flows that have several X87 or flows that use X87 uops in the exception handling event=0xc0,period=2000003,umask=2 00 This is a non-precise version (that is, does not use PEBS) of the event that counts FP operations retired. For X87 FP operations that have no exceptions counting also includes flows that have several X87, or flows that use X87 uops in the exception handling int_misc.recovery_cycles pipeline Core cycles the allocator was stalled due to recovery from earlier clear event for this thread (e.g. misprediction or memory nuke) event=0xd,cmask=1,period=2000003,umask=3 00 This event counts the number of cycles spent waiting for a recovery after an event such as a processor nuke, JEClear, assist, hle/rtm abort etc int_misc.recovery_cycles_any pipeline Core cycles the allocator was stalled due to recovery from earlier clear event for any thread running on the physical core (e.g. misprediction or memory nuke) event=0xd,any=1,cmask=1,period=2000003,umask=3 00 Core cycles the allocator was stalled due to recovery from earlier clear event for any thread running on the physical core (e.g. misprediction or memory nuke) ld_blocks.store_forward pipeline loads blocked by overlapping with store buffer that cannot be forwarded event=3,period=100003,umask=2 00 This event counts loads that followed a store to the same address, where the data could not be forwarded inside the pipeline from the store to the load. The most common reason why store forwarding would be blocked is when a load's address range overlaps with a preceding smaller uncompleted store. The penalty for blocked store forwarding is that the load must wait for the store to write its value to the cache before it can be issued ld_blocks_partial.address_alias pipeline False dependencies in MOB due to partial compare on address event=7,period=100003,umask=1 00 Aliasing occurs when a load is issued after a store and their memory addresses are offset by 4K. This event counts the number of loads that aliased with a preceding store, resulting in an extended address check in the pipeline which can have a performance impact load_hit_pre.hw_pf pipeline Not software-prefetch load dispatches that hit FB allocated for hardware prefetch event=0x4c,period=100003,umask=2 00 Non-SW-prefetch load dispatches that hit fill buffer allocated for H/W prefetch load_hit_pre.sw_pf pipeline Not software-prefetch load dispatches that hit FB allocated for software prefetch event=0x4c,period=100003,umask=1 00 Non-SW-prefetch load dispatches that hit fill buffer allocated for S/W prefetch lsd.uops pipeline Number of Uops delivered by the LSD event=0xa8,period=2000003,umask=1 00 Number of uops delivered by the LSD machine_clears.cycles pipeline Cycles there was a Nuke. Account for both thread-specific and All Thread Nukes event=0xc3,period=2000003,umask=1 00 machine_clears.maskmov pipeline This event counts the number of executed Intel AVX masked load operations that refer to an illegal address range with the mask bits set to 0 event=0xc3,period=100003,umask=0x20 00 machine_clears.smc pipeline Self-modifying code (SMC) detected event=0xc3,period=100003,umask=4 00 This event is incremented when self-modifying code (SMC) is detected, which causes a machine clear. Machine clears can have a significant performance impact if they are happening frequently move_elimination.int_eliminated pipeline Number of integer Move Elimination candidate uops that were eliminated event=0x58,period=1000003,umask=1 00 Number of integer move elimination candidate uops that were eliminated move_elimination.int_not_eliminated pipeline Number of integer Move Elimination candidate uops that were not eliminated event=0x58,period=1000003,umask=4 00 Number of integer move elimination candidate uops that were not eliminated other_assists.any_wb_assist pipeline Number of times any microcode assist is invoked by HW upon uop writeback event=0xc1,period=100003,umask=0x40 00 Number of microcode assists invoked by HW upon uop writeback resource_stalls.any pipeline Resource-related stall cycles Spec update: HSD135 event=0xa2,period=2000003,umask=1 00 Cycles allocation is stalled due to resource related reason Spec update: HSD135 resource_stalls.rob pipeline Cycles stalled due to re-order buffer full event=0xa2,period=2000003,umask=0x10 00 resource_stalls.rs pipeline Cycles stalled due to no eligible RS entry available event=0xa2,period=2000003,umask=4 00 resource_stalls.sb pipeline Cycles stalled due to no store buffers available. (not including draining form sync) event=0xa2,period=2000003,umask=8 00 This event counts cycles during which no instructions were allocated because no Store Buffers (SB) were available rob_misc_events.lbr_inserts pipeline Count cases of saving new LBR event=0xcc,period=2000003,umask=0x20 00 Count cases of saving new LBR records by hardware rs_events.empty_cycles pipeline Cycles when Reservation Station (RS) is empty for the thread event=0x5e,period=2000003,umask=1 00 This event counts cycles when the Reservation Station ( RS ) is empty for the thread. The RS is a structure that buffers allocated micro-ops from the Front-end. If there are many cycles when the RS is empty, it may represent an underflow of instructions delivered from the Front-end uops_dispatched_port.port_0 pipeline Cycles per thread when uops are executed in port 0 event=0xa1,period=2000003,umask=1 00 uops_dispatched_port.port_1 pipeline Cycles per thread when uops are executed in port 1 event=0xa1,period=2000003,umask=2 00 uops_dispatched_port.port_2 pipeline Cycles per thread when uops are executed in port 2 event=0xa1,period=2000003,umask=4 00 uops_dispatched_port.port_3 pipeline Cycles per thread when uops are executed in port 3 event=0xa1,period=2000003,umask=8 00 uops_dispatched_port.port_4 pipeline Cycles per thread when uops are executed in port 4 event=0xa1,period=2000003,umask=0x10 00 uops_dispatched_port.port_5 pipeline Cycles per thread when uops are executed in port 5 event=0xa1,period=2000003,umask=0x20 00 uops_dispatched_port.port_6 pipeline Cycles per thread when uops are executed in port 6 event=0xa1,period=2000003,umask=0x40 00 uops_dispatched_port.port_7 pipeline Cycles per thread when uops are executed in port 7 event=0xa1,period=2000003,umask=0x80 00 uops_executed.core pipeline Number of uops executed on the core Spec update: HSD30, HSM31 event=0xb1,period=2000003,umask=2 00 Counts total number of uops to be executed per-core each cycle Spec update: HSD30, HSM31 uops_executed.core_cycles_ge_1 pipeline Cycles at least 1 micro-op is executed from any thread on physical core Spec update: HSD30, HSM31 event=0xb1,cmask=1,period=2000003,umask=2 00 uops_executed.core_cycles_ge_2 pipeline Cycles at least 2 micro-op is executed from any thread on physical core Spec update: HSD30, HSM31 event=0xb1,cmask=2,period=2000003,umask=2 00 uops_executed.core_cycles_ge_3 pipeline Cycles at least 3 micro-op is executed from any thread on physical core Spec update: HSD30, HSM31 event=0xb1,cmask=3,period=2000003,umask=2 00 uops_executed.core_cycles_ge_4 pipeline Cycles at least 4 micro-op is executed from any thread on physical core Spec update: HSD30, HSM31 event=0xb1,cmask=4,period=2000003,umask=2 00 uops_executed.core_cycles_none pipeline Cycles with no micro-ops executed from any thread on physical core Spec update: HSD30, HSM31 event=0xb1,inv=1,period=2000003,umask=2 00 uops_executed.cycles_ge_1_uop_exec pipeline Cycles where at least 1 uop was executed per-thread Spec update: HSD144, HSD30, HSM31 event=0xb1,cmask=1,period=2000003,umask=1 00 This events counts the cycles where at least one uop was executed. It is counted per thread Spec update: HSD144, HSD30, HSM31 uops_executed.cycles_ge_2_uops_exec pipeline Cycles where at least 2 uops were executed per-thread Spec update: HSD144, HSD30, HSM31 event=0xb1,cmask=2,period=2000003,umask=1 00 This events counts the cycles where at least two uop were executed. It is counted per thread Spec update: HSD144, HSD30, HSM31 uops_executed.cycles_ge_3_uops_exec pipeline Cycles where at least 3 uops were executed per-thread Spec update: HSD144, HSD30, HSM31 event=0xb1,cmask=3,period=2000003,umask=1 00 This events counts the cycles where at least three uop were executed. It is counted per thread Spec update: HSD144, HSD30, HSM31 uops_executed.cycles_ge_4_uops_exec pipeline Cycles where at least 4 uops were executed per-thread Spec update: HSD144, HSD30, HSM31 event=0xb1,cmask=4,period=2000003,umask=1 00 uops_executed.stall_cycles pipeline Counts number of cycles no uops were dispatched to be executed on this thread Spec update: HSD144, HSD30, HSM31 event=0xb1,cmask=1,inv=1,period=2000003,umask=1 00 uops_executed_port.port_0 pipeline Cycles per thread when uops are executed in port 0 event=0xa1,period=2000003,umask=1 00 Cycles which a uop is dispatched on port 0 in this thread uops_executed_port.port_1 pipeline Cycles per thread when uops are executed in port 1 event=0xa1,period=2000003,umask=2 00 Cycles which a uop is dispatched on port 1 in this thread uops_executed_port.port_2 pipeline Cycles per thread when uops are executed in port 2 event=0xa1,period=2000003,umask=4 00 Cycles which a uop is dispatched on port 2 in this thread uops_executed_port.port_3 pipeline Cycles per thread when uops are executed in port 3 event=0xa1,period=2000003,umask=8 00 Cycles which a uop is dispatched on port 3 in this thread uops_executed_port.port_4 pipeline Cycles per thread when uops are executed in port 4 event=0xa1,period=2000003,umask=0x10 00 Cycles which a uop is dispatched on port 4 in this thread uops_executed_port.port_5 pipeline Cycles per thread when uops are executed in port 5 event=0xa1,period=2000003,umask=0x20 00 Cycles which a uop is dispatched on port 5 in this thread uops_executed_port.port_6 pipeline Cycles per thread when uops are executed in port 6 event=0xa1,period=2000003,umask=0x40 00 Cycles which a uop is dispatched on port 6 in this thread uops_executed_port.port_7 pipeline Cycles per thread when uops are executed in port 7 event=0xa1,period=2000003,umask=0x80 00 Cycles which a uop is dispatched on port 7 in this thread uops_issued.any pipeline Uops that Resource Allocation Table (RAT) issues to Reservation Station (RS) event=0xe,period=2000003,umask=1 00 This event counts the number of uops issued by the Front-end of the pipeline to the Back-end. This event is counted at the allocation stage and will count both retired and non-retired uops uops_issued.core_stall_cycles pipeline Cycles when Resource Allocation Table (RAT) does not issue Uops to Reservation Station (RS) for all threads event=0xe,any=1,cmask=1,inv=1,period=2000003,umask=1 00 uops_issued.flags_merge pipeline Number of flags-merge uops being allocated. Such uops considered perf sensitive; added by GSR u-arch event=0xe,period=2000003,umask=0x10 00 Number of flags-merge uops allocated. Such uops add delay uops_issued.single_mul pipeline Number of Multiply packed/scalar single precision uops allocated event=0xe,period=2000003,umask=0x40 00 Number of multiply packed/scalar single precision uops allocated uops_issued.slow_lea pipeline Number of slow LEA uops being allocated. A uop is generally considered SlowLea if it has 3 sources (e.g. 2 sources + immediate) regardless if as a result of LEA instruction or not event=0xe,period=2000003,umask=0x20 00 Number of slow LEA or similar uops allocated. Such uop has 3 sources (for example, 2 sources + immediate) regardless of whether it is a result of LEA instruction or not uops_issued.stall_cycles pipeline Cycles when Resource Allocation Table (RAT) does not issue Uops to Reservation Station (RS) for the thread event=0xe,cmask=1,inv=1,period=2000003,umask=1 00 uops_retired.all pipeline Actually retired uops (Precise event) event=0xc2,period=2000003,umask=1 00 Counts the number of micro-ops retired. Use Cmask=1 and invert to count active cycles or stalled cycles (Precise event) uops_retired.core_stall_cycles pipeline Cycles without actually retired uops event=0xc2,any=1,cmask=1,inv=1,period=2000003,umask=1 00 uops_retired.retire_slots pipeline Retirement slots used (Precise event) event=0xc2,period=2000003,umask=2 00 This event counts the number of retirement slots used each cycle. There are potentially 4 slots that can be used each cycle - meaning, 4 uops or 4 instructions could retire each cycle (Precise event) uops_retired.stall_cycles pipeline Cycles without actually retired uops event=0xc2,cmask=1,inv=1,period=2000003,umask=1 00 uops_retired.total_cycles pipeline Cycles with less than 10 actually retired uops event=0xc2,cmask=16,inv=1,period=2000003,umask=1 00 unc_cbo_cache_lookup.any_es uncore cache L3 Lookup any request that access cache and found line in E or S-state event=0x34,umask=0x86 01 unc_cbo_cache_lookup.any_i uncore cache L3 Lookup any request that access cache and found line in I-state event=0x34,umask=0x88 01 unc_cbo_cache_lookup.any_m uncore cache L3 Lookup any request that access cache and found line in M-state event=0x34,umask=0x81 01 unc_cbo_cache_lookup.any_mesi uncore cache L3 Lookup any request that access cache and found line in MESI-state event=0x34,umask=0x8f 01 unc_cbo_cache_lookup.extsnp_es uncore cache L3 Lookup external snoop request that access cache and found line in E or S-state event=0x34,umask=0x46 01 unc_cbo_cache_lookup.extsnp_i uncore cache L3 Lookup external snoop request that access cache and found line in I-state event=0x34,umask=0x48 01 unc_cbo_cache_lookup.extsnp_m uncore cache L3 Lookup external snoop request that access cache and found line in M-state event=0x34,umask=0x41 01 unc_cbo_cache_lookup.extsnp_mesi uncore cache L3 Lookup external snoop request that access cache and found line in MESI-state event=0x34,umask=0x4f 01 unc_cbo_cache_lookup.read_es uncore cache L3 Lookup read request that access cache and found line in E or S-state event=0x34,umask=0x16 01 unc_cbo_cache_lookup.read_i uncore cache L3 Lookup read request that access cache and found line in I-state event=0x34,umask=0x18 01 unc_cbo_cache_lookup.read_m uncore cache L3 Lookup read request that access cache and found line in M-state event=0x34,umask=0x11 01 unc_cbo_cache_lookup.read_mesi uncore cache L3 Lookup read request that access cache and found line in any MESI-state event=0x34,umask=0x1f 01 unc_cbo_cache_lookup.write_es uncore cache L3 Lookup write request that access cache and found line in E or S-state event=0x34,umask=0x26 01 unc_cbo_cache_lookup.write_i uncore cache L3 Lookup write request that access cache and found line in I-state event=0x34,umask=0x28 01 unc_cbo_cache_lookup.write_m uncore cache L3 Lookup write request that access cache and found line in M-state event=0x34,umask=0x21 01 unc_cbo_cache_lookup.write_mesi uncore cache L3 Lookup write request that access cache and found line in MESI-state event=0x34,umask=0x2f 01 unc_cbo_xsnp_response.hitm_eviction uncore cache A cross-core snoop resulted from L3 Eviction which hits a modified line in some processor core event=0x22,umask=0x88 01 unc_cbo_xsnp_response.hitm_external uncore cache An external snoop hits a modified line in some processor core event=0x22,umask=0x28 01 unc_cbo_xsnp_response.hit_eviction uncore cache A cross-core snoop resulted from L3 Eviction which hits a non-modified line in some processor core event=0x22,umask=0x84 01 unc_cbo_xsnp_response.hit_external uncore cache An external snoop hits a non-modified line in some processor core event=0x22,umask=0x24 01 unc_cbo_xsnp_response.miss_external uncore cache An external snoop misses in some processor core event=0x22,umask=0x21 01 unc_clock.socket uncore cache This 48-bit fixed counter counts the UCLK cycles event=0xff 01 unc_arb_coh_trk_occupancy.all uncore interconnect Each cycle count number of valid entries in Coherency Tracker queue from allocation till deallocation. Aperture requests (snoops) appear as NC decoded internally and become coherent (snoop L3, access memory) event=0x83,umask=1 01 Each cycle count number of valid entries in Coherency Tracker queue from allocation till deallocation. Aperture requests (snoops) appear as NC decoded internally and become coherent (snoop L3, access memory) unc_arb_trk_occupancy.cycles_with_any_request uncore interconnect Cycles with at least one request outstanding is waiting for data return from memory controller. Account for coherent and non-coherent requests initiated by IA Cores, Processor Graphics Unit, or LLC event=0x80,cmask=1,umask=1 01 dtlb_load_misses.miss_causes_a_walk virtual memory Load misses in all DTLB levels that cause page walks event=8,period=100003,umask=1 00 Misses in all TLB levels that cause a page walk of any page size dtlb_load_misses.pde_cache_miss virtual memory DTLB demand load misses with low part of linear-to-physical address translation missed event=8,period=100003,umask=0x80 00 DTLB demand load misses with low part of linear-to-physical address translation missed dtlb_load_misses.stlb_hit virtual memory Load operations that miss the first DTLB level but hit the second and do not cause page walks event=8,period=2000003,umask=0x60 00 Number of cache load STLB hits. No page walk dtlb_load_misses.stlb_hit_2m virtual memory Load misses that miss the DTLB and hit the STLB (2M) event=8,period=2000003,umask=0x40 00 This event counts load operations from a 2M page that miss the first DTLB level but hit the second and do not cause page walks dtlb_load_misses.stlb_hit_4k virtual memory Load misses that miss the DTLB and hit the STLB (4K) event=8,period=2000003,umask=0x20 00 This event counts load operations from a 4K page that miss the first DTLB level but hit the second and do not cause page walks dtlb_load_misses.walk_completed virtual memory Demand load Miss in all translation lookaside buffer (TLB) levels causes a page walk that completes of any page size event=8,period=100003,umask=0xe 00 Completed page walks in any TLB of any page size due to demand load misses dtlb_load_misses.walk_completed_1g virtual memory Load miss in all TLB levels causes a page walk that completes. (1G) event=8,period=2000003,umask=8 00 dtlb_load_misses.walk_completed_2m_4m virtual memory Demand load Miss in all translation lookaside buffer (TLB) levels causes a page walk that completes (2M/4M) event=8,period=2000003,umask=4 00 Completed page walks due to demand load misses that caused 2M/4M page walks in any TLB levels dtlb_load_misses.walk_completed_4k virtual memory Demand load Miss in all translation lookaside buffer (TLB) levels causes a page walk that completes (4K) event=8,period=2000003,umask=2 00 Completed page walks due to demand load misses that caused 4K page walks in any TLB levels dtlb_load_misses.walk_duration virtual memory Cycles when PMH is busy with page walks event=8,period=2000003,umask=0x10 00 This event counts cycles when the page miss handler (PMH) is servicing page walks caused by DTLB load misses dtlb_store_misses.miss_causes_a_walk virtual memory Store misses in all DTLB levels that cause page walks event=0x49,period=100003,umask=1 00 Miss in all TLB levels causes a page walk of any page size (4K/2M/4M/1G) dtlb_store_misses.pde_cache_miss virtual memory DTLB store misses with low part of linear-to-physical address translation missed event=0x49,period=100003,umask=0x80 00 DTLB store misses with low part of linear-to-physical address translation missed dtlb_store_misses.stlb_hit virtual memory Store operations that miss the first TLB level but hit the second and do not cause page walks event=0x49,period=100003,umask=0x60 00 Store operations that miss the first TLB level but hit the second and do not cause page walks dtlb_store_misses.stlb_hit_2m virtual memory Store misses that miss the DTLB and hit the STLB (2M) event=0x49,period=100003,umask=0x40 00 This event counts store operations from a 2M page that miss the first DTLB level but hit the second and do not cause page walks dtlb_store_misses.stlb_hit_4k virtual memory Store misses that miss the DTLB and hit the STLB (4K) event=0x49,period=100003,umask=0x20 00 This event counts store operations from a 4K page that miss the first DTLB level but hit the second and do not cause page walks dtlb_store_misses.walk_completed virtual memory Store misses in all DTLB levels that cause completed page walks event=0x49,period=100003,umask=0xe 00 Completed page walks due to store miss in any TLB levels of any page size (4K/2M/4M/1G) dtlb_store_misses.walk_completed_1g virtual memory Store misses in all DTLB levels that cause completed page walks. (1G) event=0x49,period=100003,umask=8 00 dtlb_store_misses.walk_completed_2m_4m virtual memory Store misses in all DTLB levels that cause completed page walks (2M/4M) event=0x49,period=100003,umask=4 00 Completed page walks due to store misses in one or more TLB levels of 2M/4M page structure dtlb_store_misses.walk_completed_4k virtual memory Store miss in all TLB levels causes a page walk that completes. (4K) event=0x49,period=100003,umask=2 00 Completed page walks due to store misses in one or more TLB levels of 4K page structure dtlb_store_misses.walk_duration virtual memory Cycles when PMH is busy with page walks event=0x49,period=100003,umask=0x10 00 This event counts cycles when the page miss handler (PMH) is servicing page walks caused by DTLB store misses ept.walk_cycles virtual memory Cycle count for an Extended Page table walk event=0x4f,period=2000003,umask=0x10 00 itlb.itlb_flush virtual memory Flushing of the Instruction TLB (ITLB) pages, includes 4k/2M/4M pages event=0xae,period=100003,umask=1 00 Counts the number of ITLB flushes, includes 4k/2M/4M pages itlb_misses.miss_causes_a_walk virtual memory Misses at all ITLB levels that cause page walks event=0x85,period=100003,umask=1 00 Misses in ITLB that causes a page walk of any page size itlb_misses.stlb_hit virtual memory Operations that miss the first ITLB level but hit the second and do not cause any page walks event=0x85,period=100003,umask=0x60 00 ITLB misses that hit STLB. No page walk itlb_misses.stlb_hit_2m virtual memory Code misses that miss the DTLB and hit the STLB (2M) event=0x85,period=100003,umask=0x40 00 ITLB misses that hit STLB (2M) itlb_misses.stlb_hit_4k virtual memory Core misses that miss the DTLB and hit the STLB (4K) event=0x85,period=100003,umask=0x20 00 ITLB misses that hit STLB (4K) itlb_misses.walk_completed virtual memory Misses in all ITLB levels that cause completed page walks event=0x85,period=100003,umask=0xe 00 Completed page walks in ITLB of any page size itlb_misses.walk_completed_1g virtual memory Store miss in all TLB levels causes a page walk that completes. (1G) event=0x85,period=100003,umask=8 00 itlb_misses.walk_completed_2m_4m virtual memory Code miss in all TLB levels causes a page walk that completes. (2M/4M) event=0x85,period=100003,umask=4 00 Completed page walks due to misses in ITLB 2M/4M page entries itlb_misses.walk_completed_4k virtual memory Code miss in all TLB levels causes a page walk that completes. (4K) event=0x85,period=100003,umask=2 00 Completed page walks due to misses in ITLB 4K page entries itlb_misses.walk_duration virtual memory Cycles when PMH is busy with page walks event=0x85,period=100003,umask=0x10 00 This event counts cycles when the page miss handler (PMH) is servicing page walks caused by ITLB misses page_walker_loads.dtlb_l1 virtual memory Number of DTLB page walker hits in the L1+FB event=0xbc,period=2000003,umask=0x11 00 Number of DTLB page walker loads that hit in the L1+FB page_walker_loads.dtlb_l2 virtual memory Number of DTLB page walker hits in the L2 event=0xbc,period=2000003,umask=0x12 00 Number of DTLB page walker loads that hit in the L2 page_walker_loads.dtlb_l3 virtual memory Number of DTLB page walker hits in the L3 + XSNP Spec update: HSD25 event=0xbc,period=2000003,umask=0x14 00 Number of DTLB page walker loads that hit in the L3 Spec update: HSD25 page_walker_loads.dtlb_memory virtual memory Number of DTLB page walker hits in Memory Spec update: HSD25 event=0xbc,period=2000003,umask=0x18 00 Number of DTLB page walker loads from memory Spec update: HSD25 page_walker_loads.ept_dtlb_l1 virtual memory Counts the number of Extended Page Table walks from the DTLB that hit in the L1 and FB event=0xbc,period=2000003,umask=0x41 00 page_walker_loads.ept_dtlb_l2 virtual memory Counts the number of Extended Page Table walks from the DTLB that hit in the L2 event=0xbc,period=2000003,umask=0x42 00 page_walker_loads.ept_dtlb_l3 virtual memory Counts the number of Extended Page Table walks from the DTLB that hit in the L3 event=0xbc,period=2000003,umask=0x44 00 page_walker_loads.ept_dtlb_memory virtual memory Counts the number of Extended Page Table walks from the DTLB that hit in memory event=0xbc,period=2000003,umask=0x48 00 page_walker_loads.ept_itlb_l1 virtual memory Counts the number of Extended Page Table walks from the ITLB that hit in the L1 and FB event=0xbc,period=2000003,umask=0x81 00 page_walker_loads.ept_itlb_l2 virtual memory Counts the number of Extended Page Table walks from the ITLB that hit in the L2 event=0xbc,period=2000003,umask=0x82 00 page_walker_loads.ept_itlb_l3 virtual memory Counts the number of Extended Page Table walks from the ITLB that hit in the L2 event=0xbc,period=2000003,umask=0x84 00 page_walker_loads.ept_itlb_memory virtual memory Counts the number of Extended Page Table walks from the ITLB that hit in memory event=0xbc,period=2000003,umask=0x88 00 page_walker_loads.itlb_l1 virtual memory Number of ITLB page walker hits in the L1+FB event=0xbc,period=2000003,umask=0x21 00 Number of ITLB page walker loads that hit in the L1+FB page_walker_loads.itlb_l2 virtual memory Number of ITLB page walker hits in the L2 event=0xbc,period=2000003,umask=0x22 00 Number of ITLB page walker loads that hit in the L2 page_walker_loads.itlb_l3 virtual memory Number of ITLB page walker hits in the L3 + XSNP Spec update: HSD25 event=0xbc,period=2000003,umask=0x24 00 Number of ITLB page walker loads that hit in the L3 Spec update: HSD25 page_walker_loads.itlb_memory virtual memory Number of ITLB page walker hits in Memory Spec update: HSD25 event=0xbc,period=2000003,umask=0x28 00 Number of ITLB page walker loads from memory Spec update: HSD25 tlb_flush.dtlb_thread virtual memory DTLB flush attempts of the thread-specific entries event=0xbd,period=100003,umask=1 00 DTLB flush attempts of the thread-specific entries tlb_flush.stlb_any virtual memory STLB flush attempts event=0xbd,period=100003,umask=0x20 00 Count number of STLB flush attempts mem_load_uops_l3_miss_retired.remote_dram cache Retired load uop whose Data Source was: remote DRAM either Snoop not needed or Snoop Miss (RspI) Supports address when precise. Spec update: HSD29, HSM30 (Precise event) event=0xd3,period=100003,umask=4 00 mem_load_uops_l3_miss_retired.remote_fwd cache Retired load uop whose Data Source was: forwarded from remote cache Supports address when precise. Spec update: HSM30 (Precise event) event=0xd3,period=100003,umask=0x20 00 mem_load_uops_l3_miss_retired.remote_hitm cache Retired load uop whose Data Source was: Remote cache HITM Supports address when precise. Spec update: HSM30 (Precise event) event=0xd3,period=100003,umask=0x10 00 offcore_response.demand_code_rd.llc_hit.hitm_other_core cache Counts all demand code reads hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0004 00 offcore_response.demand_code_rd.llc_hit.hit_other_core_no_fwd cache Counts all demand code reads hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0004 00 offcore_response.demand_data_rd.llc_hit.hitm_other_core cache Counts demand data reads hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0001 00 offcore_response.demand_data_rd.llc_hit.hit_other_core_no_fwd cache Counts demand data reads hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0001 00 offcore_response.demand_rfo.llc_hit.hit_other_core_no_fwd cache Counts all demand data writes (RFOs) hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0002 00 offcore_response.pf_l2_code_rd.llc_hit.any_response cache Counts all prefetch (that bring data to LLC only) code reads hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0040 00 offcore_response.pf_l2_data_rd.llc_hit.any_response cache Counts prefetch (that bring data to L2) data reads hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0010 00 offcore_response.pf_l2_rfo.llc_hit.any_response cache Counts all prefetch (that bring data to L2) RFOs hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0020 00 offcore_response.pf_llc_data_rd.llc_hit.any_response cache Counts all prefetch (that bring data to LLC only) data reads hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0080 00 offcore_response.all_code_rd.llc_miss.local_dram memory Counts all demand & prefetch code reads miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x600400244 00 offcore_response.all_data_rd.llc_miss.local_dram memory Counts all demand & prefetch data reads miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x600400091 00 offcore_response.all_data_rd.llc_miss.remote_dram memory Counts all demand & prefetch data reads miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63F800091 00 offcore_response.all_data_rd.llc_miss.remote_hit_forward memory Counts all demand & prefetch data reads miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00091 00 offcore_response.all_reads.llc_miss.local_dram memory Counts all data/code/rfo reads (demand & prefetch) miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x6004007F7 00 offcore_response.all_reads.llc_miss.remote_dram memory Counts all data/code/rfo reads (demand & prefetch) miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63F8007F7 00 offcore_response.all_reads.llc_miss.remote_hit_forward memory Counts all data/code/rfo reads (demand & prefetch) miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC007F7 00 offcore_response.all_rfo.llc_miss.local_dram memory Counts all demand & prefetch RFOs miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x600400122 00 offcore_response.demand_code_rd.llc_miss.any_response memory Counts all demand code reads miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBFC00004 00 offcore_response.demand_code_rd.llc_miss.local_dram memory Counts all demand code reads miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x600400004 00 offcore_response.demand_data_rd.llc_miss.any_response memory Counts demand data reads miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBFC00001 00 offcore_response.demand_data_rd.llc_miss.local_dram memory Counts demand data reads miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x600400001 00 offcore_response.demand_rfo.llc_miss.local_dram memory Counts all demand data writes (RFOs) miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x600400002 00 offcore_response.pf_l2_code_rd.llc_miss.any_response memory Counts all prefetch (that bring data to LLC only) code reads miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBFC00040 00 offcore_response.pf_l2_data_rd.llc_miss.any_response memory Counts prefetch (that bring data to L2) data reads miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBFC00010 00 offcore_response.pf_l2_rfo.llc_miss.any_response memory Counts all prefetch (that bring data to L2) RFOs miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBFC00020 00 offcore_response.pf_llc_data_rd.llc_miss.any_response memory Counts all prefetch (that bring data to LLC only) data reads miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBFC00080 00 unc_c_llc_victims.s_state uncore cache Lines in S State event=0x37,umask=4 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_c_ring_ad_used.all uncore cache AD Ring In Use; All event=0x1b,umask=0xf 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.down uncore cache AD Ring In Use; Down event=0x1b,umask=0xc 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.down_even uncore cache AD Ring In Use; Down and Even event=0x1b,umask=4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity unc_c_ring_ad_used.down_odd uncore cache AD Ring In Use; Down and Odd event=0x1b,umask=8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity unc_c_ring_ad_used.up uncore cache AD Ring In Use; Up event=0x1b,umask=3 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.up_even uncore cache AD Ring In Use; Up and Even event=0x1b,umask=1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity unc_c_ring_ad_used.up_odd uncore cache AD Ring In Use; Up and Odd event=0x1b,umask=2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity unc_c_ring_ak_used.all uncore cache AK Ring In Use; All event=0x1c,umask=0xf 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.down_even uncore cache AK Ring In Use; Down and Even event=0x1c,umask=4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity unc_c_ring_ak_used.down_odd uncore cache AK Ring In Use; Down and Odd event=0x1c,umask=8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity unc_c_ring_ak_used.up_even uncore cache AK Ring In Use; Up and Even event=0x1c,umask=1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity unc_c_ring_ak_used.up_odd uncore cache AK Ring In Use; Up and Odd event=0x1c,umask=2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity unc_c_ring_bl_used.all uncore cache BL Ring in Use; Down event=0x1d,umask=0xf 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.down_even uncore cache BL Ring in Use; Down and Even event=0x1d,umask=4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity unc_c_ring_bl_used.down_odd uncore cache BL Ring in Use; Down and Odd event=0x1d,umask=8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity unc_c_ring_bl_used.up_even uncore cache BL Ring in Use; Up and Even event=0x1d,umask=1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity unc_c_ring_bl_used.up_odd uncore cache BL Ring in Use; Up and Odd event=0x1d,umask=2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity unc_c_ring_iv_used.any uncore cache BL Ring in Use; Any event=0x1e,umask=0xf 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring in HSX Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters any polarity unc_c_ring_iv_used.dn uncore cache BL Ring in Use; Any event=0x1e,umask=0xc 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring in HSX Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters any polarity unc_c_ring_iv_used.down uncore cache BL Ring in Use; Down event=0x1e,umask=0xcc 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring in HSX Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters for Down polarity unc_c_ring_iv_used.up uncore cache BL Ring in Use; Any event=0x1e,umask=3 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring in HSX Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters any polarity unc_c_ring_sink_starved.ad uncore cache UNC_C_RING_SINK_STARVED.AD event=6,umask=1 01 unc_c_ring_sink_starved.ak uncore cache UNC_C_RING_SINK_STARVED.AK event=6,umask=2 01 unc_c_ring_sink_starved.bl uncore cache UNC_C_RING_SINK_STARVED.BL event=6,umask=4 01 unc_c_ring_sink_starved.iv uncore cache UNC_C_RING_SINK_STARVED.IV event=6,umask=8 01 unc_c_tor_inserts.local_opcode uncore cache TOR Inserts; Local Memory - Opcode Matched event=0x35,umask=0x21 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; All transactions, satisfied by an opcode, inserted into the TOR that are satisfied by locally HOMed memory unc_h_snoop_resp.rspsfwd uncore cache Shared line forwarded from remote cache event=0x21,umask=8 0164Bytes Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for a snoop response of RspSFwd. This is returned when a remote caching agent forwards data but holds on to its currently copy. This is common for data and code reads that hit in a remote socket in E or F state unc_h_snp_resp_recv_local.rspsfwd uncore cache Snoop Responses Received Local; RspSFwd event=0x60,umask=8 01 Number of snoop responses received for a Local request; Filters for a snoop response of RspSFwd. This is returned when a remote caching agent forwards data but holds on to its currently copy. This is common for data and code reads that hit in a remote socket in E or F state unc_i_transactions.writes uncore interconnect Inbound Transaction Count; Writes event=0x16,umask=2 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks only write requests. Each write request should have a prefetch, so there is no need to explicitly track these requests. For writes that are tickled and have to retry, the counter will be incremented for each retry unc_q_clockticks uncore interconnect Number of qfclks event=0x14 01 Counts the number of clocks in the QPI LL. This clock runs at 1/4th the GT/s speed of the QPI link. For example, a 4GT/s link will have qfclk or 1GHz. HSX does not support dynamic link speeds, so this frequency is fixed unc_q_rxl_crc_errors.normal_op uncore interconnect CRC Errors Detected; Normal Operations event=3,umask=2 01 Number of CRC errors detected in the QPI Agent. Each QPI flit incorporates 8 bits of CRC for error detection. This counts the number of flits where the CRC was able to detect an error. After an error has been detected, the QPI agent will send a request to the transmitting socket to resend the flit (as well as any flits that came after it).; CRC errors detected during normal operation unc_s_ring_ad_used.down_even uncore interconnect AD Ring In Use; Down and Event event=0x1b,umask=4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Event ring polarity unc_s_ring_ad_used.down_odd uncore interconnect AD Ring In Use; Down and Odd event=0x1b,umask=8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity unc_s_ring_ad_used.up_even uncore interconnect AD Ring In Use; Up and Even event=0x1b,umask=1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity unc_s_ring_ad_used.up_odd uncore interconnect AD Ring In Use; Up and Odd event=0x1b,umask=2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity unc_s_ring_ak_used.down_even uncore interconnect AK Ring In Use; Down and Event event=0x1c,umask=4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Event ring polarity unc_s_ring_ak_used.down_odd uncore interconnect AK Ring In Use; Down and Odd event=0x1c,umask=8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity unc_s_ring_ak_used.up_even uncore interconnect AK Ring In Use; Up and Even event=0x1c,umask=1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity unc_s_ring_ak_used.up_odd uncore interconnect AK Ring In Use; Up and Odd event=0x1c,umask=2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity unc_s_ring_bl_used.down_even uncore interconnect BL Ring in Use; Down and Event event=0x1d,umask=4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Event ring polarity unc_s_ring_bl_used.down_odd uncore interconnect BL Ring in Use; Down and Odd event=0x1d,umask=8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity unc_s_ring_bl_used.up_even uncore interconnect BL Ring in Use; Up and Even event=0x1d,umask=1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity unc_s_ring_bl_used.up_odd uncore interconnect BL Ring in Use; Up and Odd event=0x1d,umask=2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity unc_u_clockticks uncore interconnect UNC_U_CLOCKTICKS event=0 01 unc_m_clockticks uncore memory DRAM Clockticks event=0 01 unc_p_clockticks uncore power pclk Cycles event=0 01 The PCU runs off a fixed 800 MHz clock. This event counts the number of pclk cycles measured while the counter was enabled. The pclk, like the Memory Controller's dclk, counts at a constant rate making it a good measure of actual wall time unc_p_freq_band0_cycles uncore power Frequency Residency event=0xb 01 Counts the number of cycles that the uncore was running at a frequency greater than or equal to the frequency that is configured in the filter. One can use all four counters with this event, so it is possible to track up to 4 configurable bands. One can use edge detect in conjunction with this event to track the number of times that we transitioned into a frequency greater than or equal to the configurable frequency. One can also use inversion to track cycles when we were less than the configured frequency unc_p_freq_band1_cycles uncore power Frequency Residency event=0xc 01 Counts the number of cycles that the uncore was running at a frequency greater than or equal to the frequency that is configured in the filter. One can use all four counters with this event, so it is possible to track up to 4 configurable bands. One can use edge detect in conjunction with this event to track the number of times that we transitioned into a frequency greater than or equal to the configurable frequency. One can also use inversion to track cycles when we were less than the configured frequency unc_p_freq_band2_cycles uncore power Frequency Residency event=0xd 01 Counts the number of cycles that the uncore was running at a frequency greater than or equal to the frequency that is configured in the filter. One can use all four counters with this event, so it is possible to track up to 4 configurable bands. One can use edge detect in conjunction with this event to track the number of times that we transitioned into a frequency greater than or equal to the configurable frequency. One can also use inversion to track cycles when we were less than the configured frequency unc_p_freq_band3_cycles uncore power Frequency Residency event=0xe 01 Counts the number of cycles that the uncore was running at a frequency greater than or equal to the frequency that is configured in the filter. One can use all four counters with this event, so it is possible to track up to 4 configurable bands. One can use edge detect in conjunction with this event to track the number of times that we transitioned into a frequency greater than or equal to the configurable frequency. One can also use inversion to track cycles when we were less than the configured frequency unc_p_ufs_transitions_no_change uncore power UNC_P_UFS_TRANSITIONS_NO_CHANGE event=0x79 01 Ring GV with same final and initial frequency l1d_pend_miss.l2_stall cache Number of cycles a demand request has waited due to L1D due to lack of L2 resources event=0x48,period=1000003,umask=4 00 Counts number of cycles a demand request has waited due to L1D due to lack of L2 resources. Demand requests include cacheable/uncacheable demand load, store, lock or SW prefetch accesses l2_lines_out.non_silent cache Modified cache lines that are evicted by L2 cache when triggered by an L2 cache fill event=0xf2,period=200003,umask=2 00 Counts the number of lines that are evicted by L2 cache when triggered by an L2 cache fill. Those lines are in Modified state. Modified lines are written back to L3 l2_lines_out.silent cache Non-modified cache lines that are silently dropped by L2 cache event=0xf2,period=200003,umask=1 00 Counts the number of lines that are silently dropped by L2 cache. These lines are typically in Shared or Exclusive state. A non-threaded event l2_lines_out.useless_hwpf cache Cache lines that have been L2 hardware prefetched but not used by demand accesses event=0xf2,period=200003,umask=4 00 Counts the number of cache lines that have been prefetched by the L2 hardware prefetcher but not used by demand access when evicted from the L2 cache l2_rqsts.miss cache This event is deprecated event=0x24,period=200003,umask=0x3f 10 l2_rqsts.references cache This event is deprecated event=0x24,period=200003,umask=0xff 10 mem_load_misc_retired.uc cache Retired instructions with at least 1 uncacheable load or Bus Lock Supports address when precise event=0xd4,period=100007,umask=4 00 Retired instructions with at least one load to uncacheable memory-type, or at least one cache-line split locked access (Bus Lock) Supports address when precise ocr.demand_code_rd.l3_hit.any cache Counts demand instruction fetches and L1 instruction cache prefetches that hit a cacheline in the L3 where a snoop was sent or not event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC03C0004 00 ocr.demand_code_rd.l3_hit.snoop_hitm cache Counts demand instruction fetches and L1 instruction cache prefetches that hit a cacheline in the L3 where a snoop hit in another cores caches, data forwarding is required as the data is modified event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0004 00 ocr.demand_code_rd.l3_hit.snoop_hit_no_fwd cache Counts demand instruction fetches and L1 instruction cache prefetches that hit a cacheline in the L3 where a snoop hit in another core, data forwarding is not required event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0004 00 ocr.demand_code_rd.l3_hit.snoop_miss cache Counts demand instruction fetches and L1 instruction cache prefetches that hit a cacheline in the L3 where a snoop was sent but no other cores had the data event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0004 00 ocr.demand_code_rd.l3_hit.snoop_not_needed cache Counts demand instruction fetches and L1 instruction cache prefetches that hit a cacheline in the L3 where a snoop was not needed to satisfy the request event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0004 00 ocr.demand_code_rd.l3_hit.snoop_sent cache Counts demand instruction fetches and L1 instruction cache prefetches that hit a cacheline in the L3 where a snoop was sent event=0xb7,period=100003,umask=1,offcore_rsp=0x1E003C0004 00 ocr.demand_data_rd.l3_hit.any cache Counts demand data reads that hit a cacheline in the L3 where a snoop was sent or not event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC03C0001 00 ocr.demand_data_rd.l3_hit.snoop_hitm cache Counts demand data reads that hit a cacheline in the L3 where a snoop hit in another cores caches, data forwarding is required as the data is modified event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0001 00 ocr.demand_data_rd.l3_hit.snoop_hit_no_fwd cache Counts demand data reads that hit a cacheline in the L3 where a snoop hit in another core, data forwarding is not required event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0001 00 ocr.demand_data_rd.l3_hit.snoop_miss cache Counts demand data reads that hit a cacheline in the L3 where a snoop was sent but no other cores had the data event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0001 00 ocr.demand_data_rd.l3_hit.snoop_not_needed cache Counts demand data reads that hit a cacheline in the L3 where a snoop was not needed to satisfy the request event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0001 00 ocr.demand_data_rd.l3_hit.snoop_sent cache Counts demand data reads that hit a cacheline in the L3 where a snoop was sent event=0xb7,period=100003,umask=1,offcore_rsp=0x1E003C0001 00 ocr.demand_rfo.l3_hit.any cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit a cacheline in the L3 where a snoop was sent or not event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC03C0002 00 ocr.demand_rfo.l3_hit.snoop_hitm cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit a cacheline in the L3 where a snoop hit in another cores caches, data forwarding is required as the data is modified event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0002 00 ocr.demand_rfo.l3_hit.snoop_hit_no_fwd cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit a cacheline in the L3 where a snoop hit in another core, data forwarding is not required event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0002 00 ocr.demand_rfo.l3_hit.snoop_miss cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit a cacheline in the L3 where a snoop was sent but no other cores had the data event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0002 00 ocr.demand_rfo.l3_hit.snoop_not_needed cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit a cacheline in the L3 where a snoop was not needed to satisfy the request event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0002 00 ocr.demand_rfo.l3_hit.snoop_sent cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit a cacheline in the L3 where a snoop was sent event=0xb7,period=100003,umask=1,offcore_rsp=0x1E003C0002 00 ocr.hwpf_l1d_and_swpf.l3_hit.any cache Counts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that hit a cacheline in the L3 where a snoop was sent or not event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC03C0400 00 ocr.hwpf_l1d_and_swpf.l3_hit.snoop_miss cache Counts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that hit a cacheline in the L3 where a snoop was sent but no other cores had the data event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0400 00 ocr.hwpf_l1d_and_swpf.l3_hit.snoop_not_needed cache Counts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that hit a cacheline in the L3 where a snoop was not needed to satisfy the request event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0400 00 ocr.hwpf_l2_data_rd.l3_hit.any cache Counts hardware prefetch data reads (which bring data to L2) that hit a cacheline in the L3 where a snoop was sent or not event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC03C0010 00 ocr.hwpf_l2_data_rd.l3_hit.snoop_hitm cache Counts hardware prefetch data reads (which bring data to L2) that hit a cacheline in the L3 where a snoop hit in another cores caches, data forwarding is required as the data is modified event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0010 00 ocr.hwpf_l2_data_rd.l3_hit.snoop_hit_no_fwd cache Counts hardware prefetch data reads (which bring data to L2) that hit a cacheline in the L3 where a snoop hit in another core, data forwarding is not required event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0010 00 ocr.hwpf_l2_data_rd.l3_hit.snoop_miss cache Counts hardware prefetch data reads (which bring data to L2) that hit a cacheline in the L3 where a snoop was sent but no other cores had the data event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0010 00 ocr.hwpf_l2_data_rd.l3_hit.snoop_not_needed cache Counts hardware prefetch data reads (which bring data to L2) that hit a cacheline in the L3 where a snoop was not needed to satisfy the request event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0010 00 ocr.hwpf_l2_data_rd.l3_hit.snoop_sent cache Counts hardware prefetch data reads (which bring data to L2) that hit a cacheline in the L3 where a snoop was sent event=0xb7,period=100003,umask=1,offcore_rsp=0x1E003C0010 00 ocr.hwpf_l2_rfo.l3_hit.any cache Counts hardware prefetch RFOs (which bring data to L2) that hit a cacheline in the L3 where a snoop was sent or not event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC03C0020 00 ocr.hwpf_l2_rfo.l3_hit.snoop_hitm cache Counts hardware prefetch RFOs (which bring data to L2) that hit a cacheline in the L3 where a snoop hit in another cores caches, data forwarding is required as the data is modified event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0020 00 ocr.hwpf_l2_rfo.l3_hit.snoop_hit_no_fwd cache Counts hardware prefetch RFOs (which bring data to L2) that hit a cacheline in the L3 where a snoop hit in another core, data forwarding is not required event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0020 00 ocr.hwpf_l2_rfo.l3_hit.snoop_miss cache Counts hardware prefetch RFOs (which bring data to L2) that hit a cacheline in the L3 where a snoop was sent but no other cores had the data event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C0020 00 ocr.hwpf_l2_rfo.l3_hit.snoop_not_needed cache Counts hardware prefetch RFOs (which bring data to L2) that hit a cacheline in the L3 where a snoop was not needed to satisfy the request event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0020 00 ocr.hwpf_l2_rfo.l3_hit.snoop_sent cache Counts hardware prefetch RFOs (which bring data to L2) that hit a cacheline in the L3 where a snoop was sent event=0xb7,period=100003,umask=1,offcore_rsp=0x1E003C0020 00 ocr.hwpf_l3.l3_hit.any cache Counts hardware prefetches to the L3 only that hit a cacheline in the L3 where a snoop was sent or not event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC03C2380 00 ocr.other.l3_hit.snoop_hit_no_fwd cache Counts miscellaneous requests, such as I/O and un-cacheable accesses that hit a cacheline in the L3 where a snoop hit in another core, data forwarding is not required event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C8000 00 ocr.other.l3_hit.snoop_miss cache Counts miscellaneous requests, such as I/O and un-cacheable accesses that hit a cacheline in the L3 where a snoop was sent but no other cores had the data event=0xb7,period=100003,umask=1,offcore_rsp=0x2003C8000 00 ocr.other.l3_hit.snoop_not_needed cache Counts miscellaneous requests, such as I/O and un-cacheable accesses that hit a cacheline in the L3 where a snoop was not needed to satisfy the request event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C8000 00 ocr.other.l3_hit.snoop_sent cache Counts miscellaneous requests, such as I/O and un-cacheable accesses that hit a cacheline in the L3 where a snoop was sent event=0xb7,period=100003,umask=1,offcore_rsp=0x1E003C8000 00 ocr.streaming_wr.l3_hit.any cache Counts streaming stores that hit a cacheline in the L3 where a snoop was sent or not event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC03C0800 00 offcore_requests.all_requests cache Counts memory transactions sent to the uncore event=0xb0,period=100003,umask=0x80 00 Counts memory transactions sent to the uncore including requests initiated by the core, all L3 prefetches, reads resulting from page walks, and snoop responses offcore_requests_outstanding.all_data_rd cache For every cycle, increments by the number of outstanding data read requests pending event=0x60,period=1000003,umask=8 00 For every cycle, increments by the number of outstanding data read requests pending. Data read requests include cacheable demand reads and L2 prefetches, but do not include RFOs, code reads or prefetches to the L3. Reads due to page walks resulting from any request type will also be counted. Requests are considered outstanding from the time they miss the core's L2 cache until the transaction completion message is sent to the requestor offcore_requests_outstanding.cycles_with_data_rd cache Cycles where at least 1 outstanding data read request is pending event=0x60,cmask=1,period=1000003,umask=8 00 Cycles where at least 1 outstanding data read request is pending. Data read requests include cacheable demand reads and L2 prefetches, but do not include RFOs, code reads or prefetches to the L3. Reads due to page walks resulting from any request type will also be counted. Requests are considered outstanding from the time they miss the core's L2 cache until the transaction completion message is sent to the requestor offcore_requests_outstanding.cycles_with_demand_code_rd cache Cycles with outstanding code read requests pending event=0x60,cmask=1,period=1000003,umask=2 00 Cycles with outstanding code read requests pending. Code Read requests include both cacheable and non-cacheable Code Reads. Requests are considered outstanding from the time they miss the core's L2 cache until the transaction completion message is sent to the requestor offcore_requests_outstanding.cycles_with_demand_rfo cache Cycles where at least 1 outstanding Demand RFO request is pending event=0x60,cmask=1,period=1000003,umask=4 00 Cycles where at least 1 outstanding Demand RFO request is pending. RFOs are initiated by a core as part of a data store operation. Demand RFO requests include RFOs, locks, and ItoM transactions. Requests are considered outstanding from the time they miss the core's L2 cache until the transaction completion message is sent to the requestor offcore_requests_outstanding.demand_data_rd cache For every cycle, increments by the number of outstanding demand data read requests pending event=0x60,period=1000003,umask=1 00 For every cycle, increments by the number of outstanding demand data read requests pending. Requests are considered outstanding from the time they miss the core's L2 cache until the transaction completion message is sent to the requestor offcore_requests_outstanding.demand_rfo cache Store Read transactions pending for off-core. Highly correlated event=0x60,period=1000003,umask=4 00 Counts the number of off-core outstanding read-for-ownership (RFO) store transactions every cycle. An RFO transaction is considered to be in the Off-core outstanding state between L2 cache miss and transaction completion sq_misc.bus_lock cache Counts bus locks, accounts for cache line split locks and UC locks event=0xf4,period=100003,umask=0x10 00 Counts the more expensive bus lock needed to enforce cache coherency for certain memory accesses that need to be done atomically. Can be created by issuing an atomic instruction (via the LOCK prefix) which causes a cache line split or accesses uncacheable memory sq_misc.sq_full cache Cycles the queue waiting for offcore responses is full event=0xf4,period=100003,umask=4 00 Counts the cycles for which the thread is active and the queue waiting for responses from the uncore cannot take any more entries sw_prefetch_access.any cache Counts the number of PREFETCHNTA, PREFETCHW, PREFETCHT0, PREFETCHT1 or PREFETCHT2 instructions executed event=0x32,period=100003,umask=0xf 00 sw_prefetch_access.nta cache Number of PREFETCHNTA instructions executed event=0x32,period=100003,umask=1 00 Counts the number of PREFETCHNTA instructions executed sw_prefetch_access.prefetchw cache Number of PREFETCHW instructions executed event=0x32,period=100003,umask=8 00 Counts the number of PREFETCHW instructions executed sw_prefetch_access.t0 cache Number of PREFETCHT0 instructions executed event=0x32,period=100003,umask=2 00 Counts the number of PREFETCHT0 instructions executed sw_prefetch_access.t1_t2 cache Number of PREFETCHT1 or PREFETCHT2 instructions executed event=0x32,period=100003,umask=4 00 Counts the number of PREFETCHT1 or PREFETCHT2 instructions executed fp_arith_inst_retired.scalar floating point Number of SSE/AVX computational scalar floating-point instructions retired; some instructions will count twice as noted below. Applies to SSE* and AVX* scalar, double and single precision floating-point: ADD SUB MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform multiple calculations per element event=0xc7,period=1000003,umask=3 00 Number of SSE/AVX computational scalar single precision and double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.vector floating point Number of any Vector retired FP arithmetic instructions event=0xc7,period=1000003,umask=0xfc 00 decode.lcp frontend Stalls caused by changing prefix length of the instruction. [This event is alias to ILD_STALL.LCP] event=0x87,period=500009,umask=1 00 Counts cycles that the Instruction Length decoder (ILD) stalls occurred due to dynamically changing prefix length of the decoded instruction (by operand size prefix instruction 0x66, address size prefix instruction 0x67 or REX.W for Intel64). Count is proportional to the number of prefixes in a 16B-line. This may result in a three-cycle penalty for each LCP (Length changing prefix) in a 16-byte chunk. [This event is alias to ILD_STALL.LCP] dsb2mite_switches.count frontend Decode Stream Buffer (DSB)-to-MITE transitions count event=0xab,cmask=1,edge=1,period=100003,umask=2 00 Counts the number of Decode Stream Buffer (DSB a.k.a. Uop Cache)-to-MITE speculative transitions dsb2mite_switches.penalty_cycles frontend DSB-to-MITE switch true penalty cycles event=0xab,period=100003,umask=2 00 Decode Stream Buffer (DSB) is a Uop-cache that holds translations of previously fetched instructions that were decoded by the legacy x86 decode pipeline (MITE). This event counts fetch penalty cycles when a transition occurs from DSB to MITE frontend_retired.latency_ge_1 frontend Retired instructions after front-end starvation of at least 1 cycle event=0xc6,period=100007,umask=1,frontend=0x500106 00 Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of at least 1 cycle which was not interrupted by a back-end stall frontend_retired.latency_ge_128 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 128 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=1,frontend=0x508006 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 128 cycles which was not interrupted by a back-end stall frontend_retired.latency_ge_16 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 16 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=1,frontend=0x501006 00 Counts retired instructions that are delivered to the back-end after a front-end stall of at least 16 cycles. During this period the front-end delivered no uops frontend_retired.latency_ge_2 frontend Retired instructions after front-end starvation of at least 2 cycles event=0xc6,period=100007,umask=1,frontend=0x500206 00 Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of at least 2 cycles which was not interrupted by a back-end stall frontend_retired.latency_ge_256 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 256 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=1,frontend=0x510006 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 256 cycles which was not interrupted by a back-end stall frontend_retired.latency_ge_32 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 32 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=1,frontend=0x502006 00 Counts retired instructions that are delivered to the back-end after a front-end stall of at least 32 cycles. During this period the front-end delivered no uops frontend_retired.latency_ge_4 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 4 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=1,frontend=0x500406 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 4 cycles which was not interrupted by a back-end stall frontend_retired.latency_ge_512 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 512 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=1,frontend=0x520006 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 512 cycles which was not interrupted by a back-end stall frontend_retired.latency_ge_64 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 64 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=1,frontend=0x504006 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 64 cycles which was not interrupted by a back-end stall frontend_retired.latency_ge_8 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 8 cycles which was not interrupted by a back-end stall event=0xc6,period=100007,umask=1,frontend=0x500806 00 Counts retired instructions that are delivered to the back-end after a front-end stall of at least 8 cycles. During this period the front-end delivered no uops icache_16b.ifdata_stall frontend Cycles where a code fetch is stalled due to L1 instruction cache miss. [This event is alias to ICACHE_DATA.STALLS] event=0x80,period=500009,umask=4 00 Counts cycles where a code line fetch is stalled due to an L1 instruction cache miss. The legacy decode pipeline works at a 16 Byte granularity. [This event is alias to ICACHE_DATA.STALLS] icache_64b.iftag_hit frontend Instruction fetch tag lookups that hit in the instruction cache (L1I). Counts at 64-byte cache-line granularity event=0x83,period=200003,umask=1 00 Counts instruction fetch tag lookups that hit in the instruction cache (L1I). Counts at 64-byte cache-line granularity. Accounts for both cacheable and uncacheable accesses icache_64b.iftag_miss frontend Instruction fetch tag lookups that miss in the instruction cache (L1I). Counts at 64-byte cache-line granularity event=0x83,period=200003,umask=2 00 Counts instruction fetch tag lookups that miss in the instruction cache (L1I). Counts at 64-byte cache-line granularity. Accounts for both cacheable and uncacheable accesses icache_64b.iftag_stall frontend Cycles where a code fetch is stalled due to L1 instruction cache tag miss. [This event is alias to ICACHE_TAG.STALLS] event=0x83,period=200003,umask=4 00 Counts cycles where a code fetch is stalled due to L1 instruction cache tag miss. [This event is alias to ICACHE_TAG.STALLS] icache_data.stalls frontend Cycles where a code fetch is stalled due to L1 instruction cache miss. [This event is alias to ICACHE_16B.IFDATA_STALL] event=0x80,period=500009,umask=4 00 Counts cycles where a code line fetch is stalled due to an L1 instruction cache miss. The legacy decode pipeline works at a 16 Byte granularity. [This event is alias to ICACHE_16B.IFDATA_STALL] icache_tag.stalls frontend Cycles where a code fetch is stalled due to L1 instruction cache tag miss. [This event is alias to ICACHE_64B.IFTAG_STALL] event=0x83,period=200003,umask=4 00 Counts cycles where a code fetch is stalled due to L1 instruction cache tag miss. [This event is alias to ICACHE_64B.IFTAG_STALL] idq.dsb_cycles_ok frontend Cycles DSB is delivering optimal number of Uops event=0x79,cmask=5,period=2000003,umask=8 00 Counts the number of cycles where optimal number of uops was delivered to the Instruction Decode Queue (IDQ) from the DSB (Decode Stream Buffer) path. Count includes uops that may 'bypass' the IDQ idq.mite_cycles_ok frontend Cycles MITE is delivering optimal number of Uops event=0x79,cmask=5,period=2000003,umask=4 00 Counts the number of cycles where optimal number of uops was delivered to the Instruction Decode Queue (IDQ) from the MITE (legacy decode pipeline) path. During these cycles uops are not being delivered from the Decode Stream Buffer (DSB) idq.ms_cycles_any frontend Cycles when uops are being delivered to IDQ while MS is busy event=0x79,cmask=1,period=2000003,umask=0x30 00 Counts cycles during which uops are being delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Uops maybe initiated by Decode Stream Buffer (DSB) or MITE idq.ms_switches frontend Number of switches from DSB or MITE to the MS event=0x79,cmask=1,edge=1,period=100003,umask=0x30 00 Number of switches from DSB (Decode Stream Buffer) or MITE (legacy decode pipeline) to the Microcode Sequencer idq.ms_uops frontend Uops delivered to IDQ while MS is busy event=0x79,period=100003,umask=0x30 00 Counts the total number of uops delivered by the Microcode Sequencer (MS). Any instruction over 4 uops will be delivered by the MS. Some instructions such as transcendentals may additionally generate uops from the MS idq_uops_not_delivered.cycles_0_uops_deliv.core frontend Cycles when no uops are not delivered by the IDQ when backend of the machine is not stalled event=0x9c,cmask=5,period=1000003,umask=1 00 Counts the number of cycles when no uops were delivered by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycle idq_uops_not_delivered.cycles_fe_was_ok frontend Cycles when optimal number of uops was delivered to the back-end when the back-end is not stalled event=0x9c,cmask=1,inv=1,period=1000003,umask=1 00 Counts the number of cycles when the optimal number of uops were delivered by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycle hle_retired.aborted memory Number of times an HLE execution aborted due to any reasons (multiple categories may count as one) event=0xc8,period=100003,umask=4 00 Counts the number of times HLE abort was triggered hle_retired.aborted_events memory Number of times an HLE execution aborted due to unfriendly events (such as interrupts) event=0xc8,period=100003,umask=0x80 00 Counts the number of times an HLE execution aborted due to unfriendly events (such as interrupts) hle_retired.aborted_mem memory Number of times an HLE execution aborted due to various memory events (e.g., read/write capacity and conflicts) event=0xc8,period=100003,umask=8 00 Counts the number of times an HLE execution aborted due to various memory events (e.g., read/write capacity and conflicts) hle_retired.aborted_unfriendly memory Number of times an HLE execution aborted due to HLE-unfriendly instructions and certain unfriendly events (such as AD assists etc.) event=0xc8,period=100003,umask=0x20 00 Counts the number of times an HLE execution aborted due to HLE-unfriendly instructions and certain unfriendly events (such as AD assists etc.) hle_retired.commit memory Number of times an HLE execution successfully committed event=0xc8,period=100003,umask=2 00 Counts the number of times HLE commit succeeded hle_retired.start memory Number of times an HLE execution started event=0xc8,period=100003,umask=1 00 Counts the number of times we entered an HLE region. Does not count nested transactions ocr.demand_code_rd.l3_miss memory Counts demand instruction fetches and L1 instruction cache prefetches that was not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFFC00004 00 ocr.demand_data_rd.l3_miss memory Counts demand data reads that was not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFFC00001 00 ocr.demand_rfo.l3_miss memory Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that was not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFFC00002 00 ocr.hwpf_l1d_and_swpf.l3_miss memory Counts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that was not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFFC00400 00 ocr.hwpf_l2_data_rd.l3_miss memory Counts hardware prefetch data reads (which bring data to L2) that was not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFFC00010 00 ocr.hwpf_l2_rfo.l3_miss memory Counts hardware prefetch RFOs (which bring data to L2) that was not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFFC00020 00 ocr.other.l3_miss memory Counts miscellaneous requests, such as I/O and un-cacheable accesses that was not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFFC08000 00 ocr.streaming_wr.l3_miss memory Counts streaming stores that was not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFFC00800 00 offcore_requests.l3_miss_demand_data_rd memory Counts demand data read requests that miss the L3 cache event=0xb0,period=100003,umask=0x10 00 offcore_requests_outstanding.cycles_with_l3_miss_demand_data_rd memory Cycles where at least one demand data read request known to have missed the L3 cache is pending event=0x60,cmask=1,period=1000003,umask=0x10 00 Cycles where at least one demand data read request known to have missed the L3 cache is pending. Note that this does not capture all elapsed cycles while requests are outstanding - only cycles from when the requests were known to have missed the L3 cache tx_exec.misc2 memory Counts the number of times a class of instructions that may cause a transactional abort was executed inside a transactional region event=0x5d,period=100003,umask=2 00 Counts Unfriendly TSX abort triggered by a vzeroupper instruction tx_exec.misc3 memory Number of times an instruction execution caused the transactional nest count supported to be exceeded event=0x5d,period=100003,umask=4 00 Counts Unfriendly TSX abort triggered by a nest count that is too deep tx_mem.abort_hle_elision_buffer_mismatch memory Number of times an HLE transactional execution aborted due to XRELEASE lock not satisfying the address and value requirements in the elision buffer event=0x54,period=100003,umask=0x10 00 Counts the number of times a TSX Abort was triggered due to release/commit but data and address mismatch tx_mem.abort_hle_elision_buffer_not_empty memory Number of times an HLE transactional execution aborted due to NoAllocatedElisionBuffer being non-zero event=0x54,period=100003,umask=8 00 Counts the number of times a TSX Abort was triggered due to commit but Lock Buffer not empty tx_mem.abort_hle_elision_buffer_unsupported_alignment memory Number of times an HLE transactional execution aborted due to an unsupported read alignment from the elision buffer event=0x54,period=100003,umask=0x20 00 Counts the number of times a TSX Abort was triggered due to attempting an unsupported alignment from Lock Buffer tx_mem.abort_hle_store_to_elided_lock memory Number of times a HLE transactional region aborted due to a non XRELEASE prefixed instruction writing to an elided lock in the elision buffer event=0x54,period=100003,umask=4 00 Counts the number of times a TSX Abort was triggered due to a non-release/commit store to lock tx_mem.hle_elision_buffer_full memory Number of times HLE lock could not be elided due to ElisionBufferAvailable being zero event=0x54,period=100003,umask=0x40 00 Counts the number of times we could not allocate Lock Buffer core_power.lvl0_turbo_license other Core cycles where the core was running in a manner where Turbo may be clipped to the Non-AVX turbo schedule event=0x28,period=200003,umask=7 00 Counts Core cycles where the core was running with power-delivery for baseline license level 0. This includes non-AVX codes, SSE, AVX 128-bit, and low-current AVX 256-bit codes core_power.lvl1_turbo_license other Core cycles where the core was running in a manner where Turbo may be clipped to the AVX2 turbo schedule event=0x28,period=200003,umask=0x18 00 Counts Core cycles where the core was running with power-delivery for license level 1. This includes high current AVX 256-bit instructions as well as low current AVX 512-bit instructions ocr.demand_code_rd.dram other Counts demand instruction fetches and L1 instruction cache prefetches that DRAM supplied the request event=0xb7,period=100003,umask=1,offcore_rsp=0x184000004 00 ocr.demand_code_rd.local_dram other Counts demand instruction fetches and L1 instruction cache prefetches that DRAM supplied the request event=0xb7,period=100003,umask=1,offcore_rsp=0x184000004 00 ocr.demand_data_rd.dram other Counts demand data reads that DRAM supplied the request event=0xb7,period=100003,umask=1,offcore_rsp=0x184000001 00 ocr.demand_data_rd.local_dram other Counts demand data reads that DRAM supplied the request event=0xb7,period=100003,umask=1,offcore_rsp=0x184000001 00 ocr.demand_rfo.any_response other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x10002 00 ocr.demand_rfo.dram other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that DRAM supplied the request event=0xb7,period=100003,umask=1,offcore_rsp=0x184000002 00 ocr.demand_rfo.local_dram other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that DRAM supplied the request event=0xb7,period=100003,umask=1,offcore_rsp=0x184000002 00 ocr.hwpf_l1d_and_swpf.any_response other Counts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x10400 00 ocr.hwpf_l1d_and_swpf.dram other Counts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that DRAM supplied the request event=0xb7,period=100003,umask=1,offcore_rsp=0x184000400 00 ocr.hwpf_l1d_and_swpf.local_dram other Counts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that DRAM supplied the request event=0xb7,period=100003,umask=1,offcore_rsp=0x184000400 00 ocr.hwpf_l2_data_rd.any_response other Counts hardware prefetch data reads (which bring data to L2) that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x10010 00 ocr.hwpf_l2_data_rd.dram other Counts hardware prefetch data reads (which bring data to L2) that DRAM supplied the request event=0xb7,period=100003,umask=1,offcore_rsp=0x184000010 00 ocr.hwpf_l2_data_rd.local_dram other Counts hardware prefetch data reads (which bring data to L2) that DRAM supplied the request event=0xb7,period=100003,umask=1,offcore_rsp=0x184000010 00 ocr.hwpf_l2_rfo.any_response other Counts hardware prefetch RFOs (which bring data to L2) that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x10020 00 ocr.hwpf_l2_rfo.dram other Counts hardware prefetch RFOs (which bring data to L2) that DRAM supplied the request event=0xb7,period=100003,umask=1,offcore_rsp=0x184000020 00 ocr.hwpf_l2_rfo.local_dram other Counts hardware prefetch RFOs (which bring data to L2) that DRAM supplied the request event=0xb7,period=100003,umask=1,offcore_rsp=0x184000020 00 ocr.other.any_response other Counts miscellaneous requests, such as I/O and un-cacheable accesses that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x18000 00 ocr.other.dram other Counts miscellaneous requests, such as I/O and un-cacheable accesses that DRAM supplied the request event=0xb7,period=100003,umask=1,offcore_rsp=0x184008000 00 ocr.other.local_dram other Counts miscellaneous requests, such as I/O and un-cacheable accesses that DRAM supplied the request event=0xb7,period=100003,umask=1,offcore_rsp=0x184008000 00 ocr.streaming_wr.dram other Counts streaming stores that DRAM supplied the request event=0xb7,period=100003,umask=1,offcore_rsp=0x184000800 00 ocr.streaming_wr.local_dram other Counts streaming stores that DRAM supplied the request event=0xb7,period=100003,umask=1,offcore_rsp=0x184000800 00 arith.divider_active pipeline Cycles when divide unit is busy executing divide or square root operations event=0x14,cmask=1,period=1000003,umask=9 00 Counts cycles when divide unit is busy executing divide or square root operations. Accounts for integer and floating-point operations arith.fp_divider_active pipeline ARITH.FP_DIVIDER_ACTIVE event=0x14,cmask=1,period=1000003,umask=1 00 assists.any pipeline Number of occurrences where a microcode assist is invoked by hardware event=0xc1,period=100003,umask=7 00 Counts the number of occurrences where a microcode assist is invoked by hardware Examples include AD (page Access Dirty), FP and AVX related assists br_misp_retired.all_branches pipeline All mispredicted branch instructions retired event=0xc5,period=50021 00 Counts all the retired branch instructions that were mispredicted by the processor. A branch misprediction occurs when the processor incorrectly predicts the destination of the branch. When the misprediction is discovered at execution, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path br_misp_retired.cond pipeline Mispredicted conditional branch instructions retired event=0xc5,period=50021,umask=0x11 00 Counts mispredicted conditional branch instructions retired br_misp_retired.cond_ntaken pipeline Mispredicted non-taken conditional branch instructions retired event=0xc5,period=50021,umask=0x10 00 Counts the number of conditional branch instructions retired that were mispredicted and the branch direction was not taken br_misp_retired.cond_taken pipeline number of branch instructions retired that were mispredicted and taken event=0xc5,period=50021,umask=1 00 Counts taken conditional mispredicted branch instructions retired br_misp_retired.indirect pipeline All miss-predicted indirect branch instructions retired (excluding RETs. TSX aborts is considered indirect branch) event=0xc5,period=50021,umask=0x80 00 Counts all miss-predicted indirect branch instructions retired (excluding RETs. TSX aborts is considered indirect branch) br_misp_retired.indirect_call pipeline Mispredicted indirect CALL instructions retired event=0xc5,period=50021,umask=2 00 Counts retired mispredicted indirect (near taken) CALL instructions, including both register and memory indirect br_misp_retired.near_taken pipeline Number of near branch instructions retired that were mispredicted and taken event=0xc5,period=50021,umask=0x20 00 Counts number of near branch instructions retired that were mispredicted and taken br_misp_retired.ret pipeline This event counts the number of mispredicted ret instructions retired. Non PEBS event=0xc5,period=50021,umask=8 00 This is a non-precise version (that is, does not use PEBS) of the event that counts mispredicted return instructions retired cpu_clk_unhalted.ref_tsc pipeline Reference cycles when the core is not in halt state event=0,period=2000003,umask=3 00 Counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. This event has a constant ratio with the CPU_CLK_UNHALTED.REF_XCLK event. It is counted on a dedicated fixed counter, leaving the eight programmable counters available for other events. Note: On all current platforms this event stops counting during 'throttling (TM)' states duty off periods the processor is 'halted'. The counter update is done at a lower clock rate then the core clock the overflow status bit for this counter may appear 'sticky'. After the counter has overflowed and software clears the overflow status bit and resets the counter to less than MAX. The reset value to the counter is not clocked immediately so the overflow status bit will flip 'high (1)' and generate another PMI (if enabled) after which the reset value gets clocked into the counter. Therefore, software will get the interrupt, read the overflow status bit '1 for bit 34 while the counter value is less than MAX. Software should ignore this case cpu_clk_unhalted.ref_xclk pipeline Core crystal clock cycles when the thread is unhalted event=0x3c,period=25003,umask=1 00 Counts core crystal clock cycles when the thread is unhalted cycle_activity.stalls_mem_any pipeline Execution stalls while memory subsystem has an outstanding load event=0xa3,cmask=20,period=1000003,umask=0x14 00 ild_stall.lcp pipeline Stalls caused by changing prefix length of the instruction. [This event is alias to DECODE.LCP] event=0x87,period=500009,umask=1 00 Counts cycles that the Instruction Length decoder (ILD) stalls occurred due to dynamically changing prefix length of the decoded instruction (by operand size prefix instruction 0x66, address size prefix instruction 0x67 or REX.W for Intel64). Count is proportional to the number of prefixes in a 16B-line. This may result in a three-cycle penalty for each LCP (Length changing prefix) in a 16-byte chunk. [This event is alias to DECODE.LCP] inst_retired.any pipeline Number of instructions retired. Fixed Counter - architectural event event=0xc0,period=2000003 00 Counts the number of instructions retired - an Architectural PerfMon event. Counting continues during hardware interrupts, traps, and inside interrupt handlers. Notes: INST_RETIRED.ANY is counted by a designated fixed counter freeing up programmable counters to count other events. INST_RETIRED.ANY_P is counted by a programmable counter inst_retired.any_p pipeline Number of instructions retired. General Counter - architectural event event=0xc0,period=2000003 00 Counts the number of instructions retired - an Architectural PerfMon event. Counting continues during hardware interrupts, traps, and inside interrupt handlers. Notes: INST_RETIRED.ANY is counted by a designated fixed counter freeing up programmable counters to count other events. INST_RETIRED.ANY_P is counted by a programmable counter inst_retired.nop pipeline Number of all retired NOP instructions event=0xc0,period=2000003,umask=2 00 inst_retired.prec_dist pipeline Precise instruction retired event with a reduced effect of PEBS shadow in IP distribution event=0,period=2000003,umask=1 00 A version of INST_RETIRED that allows for a more unbiased distribution of samples across instructions retired. It utilizes the Precise Distribution of Instructions Retired (PDIR) feature to mitigate some bias in how retired instructions get sampled. Use on Fixed Counter 0 inst_retired.stall_cycles pipeline Cycles without actually retired instructions event=0xc0,cmask=1,inv=1,period=1000003,umask=1 00 This event counts cycles without actually retired instructions int_misc.all_recovery_cycles pipeline Cycles the Backend cluster is recovering after a miss-speculation or a Store Buffer or Load Buffer drain stall event=0xd,cmask=1,period=2000003,umask=3 00 Counts cycles the Backend cluster is recovering after a miss-speculation or a Store Buffer or Load Buffer drain stall int_misc.clears_count pipeline Clears speculative count event=0xd,cmask=1,edge=1,period=500009,umask=1 00 Counts the number of speculative clears due to any type of branch misprediction or machine clears int_misc.clear_resteer_cycles pipeline Counts cycles after recovery from a branch misprediction or machine clear till the first uop is issued from the resteered path event=0xd,period=500009,umask=0x80 00 Cycles after recovery from a branch misprediction or machine clear till the first uop is issued from the resteered path int_misc.recovery_cycles pipeline Core cycles the allocator was stalled due to recovery from earlier clear event for this thread event=0xd,period=500009,umask=1 00 Counts core cycles when the Resource allocator was stalled due to recovery from an earlier branch misprediction or machine clear event int_misc.uop_dropping pipeline TMA slots where uops got dropped event=0xd,period=1000003,umask=0x10 00 Estimated number of Top-down Microarchitecture Analysis slots that got dropped due to non front-end reasons ld_blocks.no_sr pipeline The number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in use event=3,period=100003,umask=8 00 Counts the number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in use ld_blocks_partial.address_alias pipeline False dependencies due to partial compare on address event=7,period=100003,umask=1 00 Counts the number of times a load got blocked due to false dependencies due to partial compare on address lsd.cycles_ok pipeline Cycles optimal number of Uops delivered by the LSD, but did not come from the decoder event=0xa8,cmask=5,period=2000003,umask=1 00 Counts the cycles when optimal number of uops is delivered by the LSD (Loop-stream detector) misc_retired.lbr_inserts pipeline Increments whenever there is an update to the LBR array event=0xcc,period=100003,umask=0x20 00 Increments when an entry is added to the Last Branch Record (LBR) array (or removed from the array in case of RETURNs in call stack mode). The event requires LBR to be enabled properly misc_retired.pause_inst pipeline Number of retired PAUSE instructions. This event is not supported on first SKL and KBL products event=0xcc,period=100003,umask=0x40 00 Counts number of retired PAUSE instructions. This event is not supported on first SKL and KBL products rs_events.empty_cycles pipeline Cycles when Reservation Station (RS) is empty for the thread event=0x5e,period=1000003,umask=1 00 Counts cycles during which the reservation station (RS) is empty for this logical processor. This is usually caused when the front-end pipeline runs into starvation periods (e.g. branch mispredictions or i-cache misses) rs_events.empty_end pipeline Counts end of periods where the Reservation Station (RS) was empty event=0x5e,cmask=1,edge=1,inv=1,period=100003,umask=1 00 Counts end of periods where the Reservation Station (RS) was empty. Could be useful to closely sample on front-end latency issues (see the FRONTEND_RETIRED event of designated precise events) topdown.backend_bound_slots pipeline TMA slots where no uops were being issued due to lack of back-end resources event=0xa4,period=10000003,umask=2 00 Counts the number of Top-down Microarchitecture Analysis (TMA) method's slots where no micro-operations were being issued from front-end to back-end of the machine due to lack of back-end resources uops_decoded.dec0 pipeline Number of uops decoded out of instructions exclusively fetched by decoder 0 event=0x56,period=1000003,umask=1 00 Uops exclusively fetched by decoder 0 uops_dispatched.port_0 pipeline Number of uops executed on port 0 event=0xa1,period=2000003,umask=1 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 0 uops_dispatched.port_1 pipeline Number of uops executed on port 1 event=0xa1,period=2000003,umask=2 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 1 uops_dispatched.port_2_3 pipeline Number of uops executed on port 2 and 3 event=0xa1,period=2000003,umask=4 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to ports 2 and 3 uops_dispatched.port_4_9 pipeline Number of uops executed on port 4 and 9 event=0xa1,period=2000003,umask=0x10 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to ports 5 and 9 uops_dispatched.port_5 pipeline Number of uops executed on port 5 event=0xa1,period=2000003,umask=0x20 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 5 uops_dispatched.port_6 pipeline Number of uops executed on port 6 event=0xa1,period=2000003,umask=0x40 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 6 uops_dispatched.port_7_8 pipeline Number of uops executed on port 7 and 8 event=0xa1,period=2000003,umask=0x80 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to ports 7 and 8 uops_issued.any pipeline Uops that RAT issues to RS event=0xe,period=2000003,umask=1 00 Counts the number of uops that the Resource Allocation Table (RAT) issues to the Reservation Station (RS) uops_issued.stall_cycles pipeline Cycles when RAT does not issue Uops to RS for the thread event=0xe,cmask=1,inv=1,period=1000003,umask=1 00 Counts cycles during which the Resource Allocation Table (RAT) does not issue any Uops to the reservation station (RS) for the current thread uops_issued.vector_width_mismatch pipeline Uops inserted at issue-stage in order to preserve upper bits of vector registers event=0xe,period=100003,umask=2 00 Counts the number of Blend Uops issued by the Resource Allocation Table (RAT) to the reservation station (RS) in order to preserve upper bits of vector registers. Starting with the Skylake microarchitecture, these Blend uops are needed since every Intel SSE instruction executed in Dirty Upper State needs to preserve bits 128-255 of the destination register. For more information, refer to 'Mixing Intel AVX and Intel SSE Code' section of the Optimization Guide uops_retired.stall_cycles pipeline Cycles without actually retired uops event=0xc2,cmask=1,inv=1,period=1000003,umask=2 00 This event counts cycles without actually retired uops uops_retired.total_cycles pipeline Cycles with less than 10 actually retired uops event=0xc2,cmask=10,inv=1,period=1000003,umask=2 00 Counts the number of cycles using always true condition (uops_ret < 16) applied to non PEBS uops retired event unc_arb_coh_trk_requests.all uncore interconnect Number of entries allocated. Account for Any type: e.g. Snoop, etc event=0x84,umask=1 01 unc_arb_trk_requests.all uncore interconnect Total number of all outgoing entries allocated. Accounts for Coherent and non-coherent traffic event=0x81,umask=1 01 dtlb_load_misses.stlb_hit virtual memory Loads that miss the DTLB and hit the STLB event=8,period=100003,umask=0x20 00 Counts loads that miss the DTLB (Data TLB) and hit the STLB (Second level TLB) dtlb_load_misses.walk_active virtual memory Cycles when at least one PMH is busy with a page walk for a demand load event=8,cmask=1,period=100003,umask=0x10 00 Counts cycles when at least one PMH (Page Miss Handler) is busy with a page walk for a demand load dtlb_load_misses.walk_completed_1g virtual memory Page walks completed due to a demand data load to a 1G page event=8,period=100003,umask=8 00 Counts completed page walks (1G sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_load_misses.walk_completed_2m_4m virtual memory Page walks completed due to a demand data load to a 2M/4M page event=8,period=100003,umask=4 00 Counts completed page walks (2M/4M sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_load_misses.walk_completed_4k virtual memory Page walks completed due to a demand data load to a 4K page event=8,period=100003,umask=2 00 Counts completed page walks (4K sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_load_misses.walk_pending virtual memory Number of page walks outstanding for a demand load in the PMH each cycle event=8,period=100003,umask=0x10 00 Counts the number of page walks outstanding for a demand load in the PMH (Page Miss Handler) each cycle dtlb_store_misses.stlb_hit virtual memory Stores that miss the DTLB and hit the STLB event=0x49,period=100003,umask=0x20 00 Counts stores that miss the DTLB (Data TLB) and hit the STLB (2nd Level TLB) dtlb_store_misses.walk_active virtual memory Cycles when at least one PMH is busy with a page walk for a store event=0x49,cmask=1,period=100003,umask=0x10 00 Counts cycles when at least one PMH (Page Miss Handler) is busy with a page walk for a store dtlb_store_misses.walk_completed_1g virtual memory Page walks completed due to a demand data store to a 1G page event=0x49,period=100003,umask=8 00 Counts completed page walks (1G sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_store_misses.walk_completed_2m_4m virtual memory Page walks completed due to a demand data store to a 2M/4M page event=0x49,period=100003,umask=4 00 Counts completed page walks (2M/4M sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_store_misses.walk_completed_4k virtual memory Page walks completed due to a demand data store to a 4K page event=0x49,period=100003,umask=2 00 Counts completed page walks (4K sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_store_misses.walk_pending virtual memory Number of page walks outstanding for a store in the PMH each cycle event=0x49,period=100003,umask=0x10 00 Counts the number of page walks outstanding for a store in the PMH (Page Miss Handler) each cycle itlb_misses.stlb_hit virtual memory Instruction fetch requests that miss the ITLB and hit the STLB event=0x85,period=100003,umask=0x20 00 Counts instruction fetch requests that miss the ITLB (Instruction TLB) and hit the STLB (Second-level TLB) itlb_misses.walk_active virtual memory Cycles when at least one PMH is busy with a page walk for code (instruction fetch) request event=0x85,cmask=1,period=100003,umask=0x10 00 Counts cycles when at least one PMH (Page Miss Handler) is busy with a page walk for a code (instruction fetch) request itlb_misses.walk_pending virtual memory Number of page walks outstanding for an outstanding code request in the PMH each cycle event=0x85,period=100003,umask=0x10 00 Counts the number of page walks outstanding for an outstanding code (instruction fetch) request in the PMH (Page Miss Handler) each cycle l2_lines_out.non_silent cache Cache lines that are evicted by L2 cache when triggered by an L2 cache fill event=0xf2,period=200003,umask=2 00 Counts the number of lines that are evicted by the L2 cache due to L2 cache fills. Evicted lines are delivered to the L3, which may or may not cache them, according to system load and priorities mem_load_l3_hit_retired.xsnp_hit cache This event is deprecated. Refer to new event MEM_LOAD_L3_HIT_RETIRED.XSNP_NO_FWD Supports address when precise event=0xd2,period=20011,umask=2 10 mem_load_l3_hit_retired.xsnp_hitm cache This event is deprecated. Refer to new event MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD Supports address when precise event=0xd2,period=20011,umask=4 10 mem_load_l3_miss_retired.remote_dram cache Retired load instructions which data sources missed L3 but serviced from remote dram Supports address when precise event=0xd3,period=100007,umask=2 00 mem_load_l3_miss_retired.remote_hitm cache Retired load instructions whose data sources was remote HITM Supports address when precise event=0xd3,period=100007,umask=4 00 Retired load instructions whose data sources was remote HITM Supports address when precise mem_load_l3_miss_retired.remote_pmm cache Retired load instructions with remote Intel(R) Optane(TM) DC persistent memory as the data source where the data request missed all caches Supports address when precise event=0xd3,period=100007,umask=0x10 00 Counts retired load instructions with remote Intel(R) Optane(TM) DC persistent memory as the data source and the data request missed L3 (AppDirect or Memory Mode) and DRAM cache(Memory Mode) Supports address when precise mem_load_retired.local_pmm cache Retired load instructions with local Intel(R) Optane(TM) DC persistent memory as the data source where the data request missed all caches Supports address when precise event=0xd1,period=100003,umask=0x80 00 Counts retired load instructions with local Intel(R) Optane(TM) DC persistent memory as the data source and the data request missed L3 (AppDirect or Memory Mode) and DRAM cache(Memory Mode) Supports address when precise ocr.demand_code_rd.l3_hit cache Counts demand instruction fetches and L1 instruction cache prefetches that hit in the L3 or were snooped from another core's caches on the same socket event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0004 00 ocr.demand_code_rd.l3_hit.snoop_hitm cache Counts demand instruction fetches and L1 instruction cache prefetches that resulted in a snoop hit a modified line in another core's caches which forwarded the data event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0004 00 ocr.demand_code_rd.snc_cache.hitm cache Counts demand instruction fetches and L1 instruction cache prefetches that hit a modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=1,offcore_rsp=0x1008000004 00 ocr.demand_code_rd.snc_cache.hit_with_fwd cache Counts demand instruction fetches and L1 instruction cache prefetches that either hit a non-modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=1,offcore_rsp=0x808000004 00 ocr.demand_data_rd.l3_hit cache Counts demand data reads that hit in the L3 or were snooped from another core's caches on the same socket event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0001 00 ocr.demand_data_rd.l3_hit.snoop_hitm cache Counts demand data reads that resulted in a snoop hit a modified line in another core's caches which forwarded the data event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0001 00 ocr.demand_data_rd.l3_hit.snoop_hit_no_fwd cache Counts demand data reads that resulted in a snoop that hit in another core, which did not forward the data event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0001 00 ocr.demand_data_rd.l3_hit.snoop_hit_with_fwd cache Counts demand data reads that resulted in a snoop hit in another core's caches which forwarded the unmodified data to the requesting core event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0001 00 ocr.demand_data_rd.remote_cache.snoop_hitm cache Counts demand data reads that were supplied by a cache on a remote socket where a snoop hit a modified line in another core's caches which forwarded the data event=0xb7,period=100003,umask=1,offcore_rsp=0x1030000001 00 ocr.demand_data_rd.remote_cache.snoop_hit_with_fwd cache Counts demand data reads that were supplied by a cache on a remote socket where a snoop hit in another core's caches which forwarded the unmodified data to the requesting core event=0xb7,period=100003,umask=1,offcore_rsp=0x830000001 00 ocr.demand_data_rd.snc_cache.hitm cache Counts demand data reads that hit a modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=1,offcore_rsp=0x1008000001 00 ocr.demand_data_rd.snc_cache.hit_with_fwd cache Counts demand data reads that either hit a non-modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=1,offcore_rsp=0x808000001 00 ocr.demand_rfo.l3_hit cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit in the L3 or were snooped from another core's caches on the same socket event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0002 00 ocr.demand_rfo.l3_hit.snoop_hitm cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that resulted in a snoop hit a modified line in another core's caches which forwarded the data event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0002 00 ocr.demand_rfo.snc_cache.hitm cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit a modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=1,offcore_rsp=0x1008000002 00 ocr.demand_rfo.snc_cache.hit_with_fwd cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that either hit a non-modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=1,offcore_rsp=0x808000002 00 ocr.hwpf_l1d_and_swpf.l3_hit cache Counts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that hit in the L3 or were snooped from another core's caches on the same socket event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0400 00 ocr.hwpf_l3.l3_hit cache Counts hardware prefetches to the L3 only that hit in the L3 or were snooped from another core's caches on the same socket event=0xb7,period=100003,umask=1,offcore_rsp=0x80082380 00 ocr.prefetches.l3_hit cache Counts hardware and software prefetches to all cache levels that hit in the L3 or were snooped from another core's caches on the same socket event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C27F0 00 ocr.reads_to_core.l3_hit cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that hit in the L3 or were snooped from another core's caches on the same socket event=0xb7,period=100003,umask=1,offcore_rsp=0x3F003C0477 00 ocr.reads_to_core.l3_hit.snoop_hitm cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that resulted in a snoop hit a modified line in another core's caches which forwarded the data event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0477 00 ocr.reads_to_core.l3_hit.snoop_hit_no_fwd cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that resulted in a snoop that hit in another core, which did not forward the data event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0477 00 ocr.reads_to_core.l3_hit.snoop_hit_with_fwd cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that resulted in a snoop hit in another core's caches which forwarded the unmodified data to the requesting core event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0477 00 ocr.reads_to_core.remote_cache.snoop_fwd cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by a cache on a remote socket where a snoop was sent and data was returned (Modified or Not Modified) event=0xb7,period=100003,umask=1,offcore_rsp=0x1830000477 00 ocr.reads_to_core.remote_cache.snoop_hitm cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by a cache on a remote socket where a snoop hit a modified line in another core's caches which forwarded the data event=0xb7,period=100003,umask=1,offcore_rsp=0x1030000477 00 ocr.reads_to_core.remote_cache.snoop_hit_with_fwd cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by a cache on a remote socket where a snoop hit in another core's caches which forwarded the unmodified data to the requesting core event=0xb7,period=100003,umask=1,offcore_rsp=0x830000477 00 ocr.reads_to_core.snc_cache.hitm cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that hit a modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=1,offcore_rsp=0x1008000477 00 ocr.reads_to_core.snc_cache.hit_with_fwd cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that either hit a non-modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=1,offcore_rsp=0x808000477 00 ocr.streaming_wr.l3_hit cache Counts streaming stores that hit in the L3 or were snooped from another core's caches on the same socket event=0xb7,period=100003,umask=1,offcore_rsp=0x80080800 00 offcore_requests.demand_code_rd cache Counts cacheable and non-cacheable code reads to the core event=0xb0,period=100003,umask=2 00 Counts both cacheable and non-cacheable code reads to the core offcore_requests_outstanding.demand_code_rd cache For every cycle, increments by the number of outstanding code read requests pending event=0x60,period=1000003,umask=2 00 For every cycle, increments by the number of outstanding code read requests pending. Code Read requests include both cacheable and non-cacheable Code Reads. Requests are considered outstanding from the time they miss the core's L2 cache until the transaction completion message is sent to the requestor ocr.demand_code_rd.l3_miss memory Counts demand instruction fetches and L1 instruction cache prefetches that were not supplied by the local socket's L1, L2, or L3 caches event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBFC00004 00 ocr.demand_code_rd.l3_miss_local memory Counts demand instruction fetches and L1 instruction cache prefetches that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locally event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84400004 00 ocr.demand_data_rd.l3_miss memory Counts demand data reads that were not supplied by the local socket's L1, L2, or L3 caches event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBFC00001 00 ocr.demand_data_rd.l3_miss_local memory Counts demand data reads that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locally event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84400001 00 ocr.demand_rfo.l3_miss memory Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the local socket's L1, L2, or L3 caches event=0xb7,period=100003,umask=1,offcore_rsp=0x3F3FC00002 00 ocr.demand_rfo.l3_miss_local memory Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the local socket's L1, L2, or L3 caches and were supplied by the local socket event=0xb7,period=100003,umask=1,offcore_rsp=0x3F04400002 00 ocr.hwpf_l1d_and_swpf.l3_miss memory Counts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that were not supplied by the local socket's L1, L2, or L3 caches event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBFC00400 00 ocr.hwpf_l1d_and_swpf.l3_miss_local memory Counts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locally event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84400400 00 ocr.hwpf_l3.l3_miss memory Counts hardware prefetches to the L3 only that missed the local socket's L1, L2, and L3 caches event=0xb7,period=100003,umask=1,offcore_rsp=0x94002380 00 ocr.hwpf_l3.l3_miss_local memory Counts hardware prefetches to the L3 only that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locally event=0xb7,period=100003,umask=1,offcore_rsp=0x84002380 00 ocr.itom.l3_miss_local memory Counts full cacheline writes (ItoM) that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locally event=0xb7,period=100003,umask=1,offcore_rsp=0x84000002 00 ocr.other.l3_miss memory Counts miscellaneous requests, such as I/O and un-cacheable accesses that were not supplied by the local socket's L1, L2, or L3 caches event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBFC08000 00 ocr.other.l3_miss_local memory Counts miscellaneous requests, such as I/O and un-cacheable accesses that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locally event=0xb7,period=100003,umask=1,offcore_rsp=0x3F84408000 00 ocr.prefetches.l3_miss_local memory Counts hardware and software prefetches to all cache levels that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locally event=0xb7,period=100003,umask=1,offcore_rsp=0x3F844027F0 00 ocr.reads_to_core.l3_miss memory Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were not supplied by the local socket's L1, L2, or L3 caches event=0xb7,period=100003,umask=1,offcore_rsp=0x3F3FC00477 00 ocr.reads_to_core.l3_miss_local memory Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were not supplied by the local socket's L1, L2, or L3 caches and were supplied by the local socket event=0xb7,period=100003,umask=1,offcore_rsp=0x3F04400477 00 ocr.reads_to_core.l3_miss_local_socket memory Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that missed the L3 Cache and were supplied by the local socket (DRAM or PMM), whether or not in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts PMM or DRAM accesses that are controlled by the close or distant SNC Cluster event=0xb7,period=100003,umask=1,offcore_rsp=0x70CC00477 00 ocr.streaming_wr.l3_miss memory Counts streaming stores that missed the local socket's L1, L2, and L3 caches event=0xb7,period=100003,umask=1,offcore_rsp=0x94000800 00 ocr.streaming_wr.l3_miss_local memory Counts streaming stores that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locally event=0xb7,period=100003,umask=1,offcore_rsp=0x84000800 00 offcore_requests_outstanding.l3_miss_demand_data_rd memory This event is deprecated event=0x60,period=2000003,umask=0x10 10 offcore_requests_outstanding.l3_miss_demand_data_rd_ge_6 memory Cycles where the core is waiting on at least 6 outstanding demand data read requests known to have missed the L3 cache event=0x60,cmask=6,period=2000003,umask=0x10 00 Cycles where the core is waiting on at least 6 outstanding demand data read requests known to have missed the L3 cache. Note that this event does not capture all elapsed cycles while the requests are outstanding - only cycles from when the requests were known to have missed the L3 cache core_snoop_response.i_fwd_fe other Hit snoop reply with data, line invalidated event=0xef,period=1000003,umask=0x20 00 Counts responses to snoops indicating the line will now be (I)nvalidated: removed from this core's cache, after the data is forwarded back to the requestor and indicating the data was found unmodified in the (FE) Forward or Exclusive State in this cores caches cache. A single snoop response from the core counts on all hyperthreads of the core core_snoop_response.i_fwd_m other HitM snoop reply with data, line invalidated event=0xef,period=1000003,umask=0x10 00 Counts responses to snoops indicating the line will now be (I)nvalidated: removed from this core's caches, after the data is forwarded back to the requestor, and indicating the data was found modified(M) in this cores caches cache (aka HitM response). A single snoop response from the core counts on all hyperthreads of the core core_snoop_response.i_hit_fse other Hit snoop reply without sending the data, line invalidated event=0xef,period=1000003,umask=2 00 Counts responses to snoops indicating the line will now be (I)nvalidated in this core's caches without being forwarded back to the requestor. The line was in Forward, Shared or Exclusive (FSE) state in this cores caches. A single snoop response from the core counts on all hyperthreads of the core core_snoop_response.miss other Line not found snoop reply event=0xef,period=1000003,umask=1 00 Counts responses to snoops indicating that the data was not found (IHitI) in this core's caches. A single snoop response from the core counts on all hyperthreads of the Core core_snoop_response.s_fwd_fe other Hit snoop reply with data, line kept in Shared state event=0xef,period=1000003,umask=0x40 00 Counts responses to snoops indicating the line may be kept on this core in the (S)hared state, after the data is forwarded back to the requestor, initially the data was found in the cache in the (FS) Forward or Shared state. A single snoop response from the core counts on all hyperthreads of the core core_snoop_response.s_fwd_m other HitM snoop reply with data, line kept in Shared state event=0xef,period=1000003,umask=8 00 Counts responses to snoops indicating the line may be kept on this core in the (S)hared state, after the data is forwarded back to the requestor, initially the data was found in the cache in the (M)odified state. A single snoop response from the core counts on all hyperthreads of the core core_snoop_response.s_hit_fse other Hit snoop reply without sending the data, line kept in Shared state event=0xef,period=1000003,umask=4 00 Counts responses to snoops indicating the line was kept on this core in the (S)hared state, and that the data was found unmodified but not forwarded back to the requestor, initially the data was found in the cache in the (FSE) Forward, Shared state or Exclusive state. A single snoop response from the core counts on all hyperthreads of the core ocr.demand_code_rd.dram other Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x73C000004 00 ocr.demand_code_rd.local_dram other Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Cluster event=0xb7,period=100003,umask=1,offcore_rsp=0x104000004 00 ocr.demand_code_rd.snc_dram other Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=1,offcore_rsp=0x708000004 00 ocr.demand_data_rd.dram other Counts demand data reads that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x73C000001 00 ocr.demand_data_rd.local_dram other Counts demand data reads that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Cluster event=0xb7,period=100003,umask=1,offcore_rsp=0x104000001 00 ocr.demand_data_rd.local_pmm other Counts demand data reads that were supplied by PMM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts only those PMM accesses that are controlled by the close SNC Cluster event=0xb7,period=100003,umask=1,offcore_rsp=0x100400001 00 ocr.demand_data_rd.pmm other Counts demand data reads that were supplied by PMM event=0xb7,period=100003,umask=1,offcore_rsp=0x703C00001 00 ocr.demand_data_rd.remote_dram other Counts demand data reads that were supplied by DRAM attached to another socket event=0xb7,period=100003,umask=1,offcore_rsp=0x730000001 00 ocr.demand_data_rd.remote_pmm other Counts demand data reads that were supplied by PMM attached to another socket event=0xb7,period=100003,umask=1,offcore_rsp=0x703000001 00 ocr.demand_data_rd.snc_dram other Counts demand data reads that were supplied by DRAM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=1,offcore_rsp=0x708000001 00 ocr.demand_data_rd.snc_pmm other Counts demand data reads that were supplied by PMM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=1,offcore_rsp=0x700800001 00 ocr.demand_rfo.any_response other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x3F3FFC0002 00 ocr.demand_rfo.dram other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x73C000002 00 ocr.demand_rfo.local_dram other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Cluster event=0xb7,period=100003,umask=1,offcore_rsp=0x104000002 00 ocr.demand_rfo.local_pmm other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by PMM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts only those PMM accesses that are controlled by the close SNC Cluster event=0xb7,period=100003,umask=1,offcore_rsp=0x100400002 00 ocr.demand_rfo.pmm other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by PMM event=0xb7,period=100003,umask=1,offcore_rsp=0x703C00002 00 ocr.demand_rfo.remote_pmm other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by PMM attached to another socket event=0xb7,period=100003,umask=1,offcore_rsp=0x703000002 00 ocr.demand_rfo.snc_dram other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=1,offcore_rsp=0x708000002 00 ocr.demand_rfo.snc_pmm other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by PMM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=1,offcore_rsp=0x700800002 00 ocr.hwpf_l1d_and_swpf.dram other Counts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x73C000400 00 ocr.hwpf_l1d_and_swpf.local_dram other Counts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Cluster event=0xb7,period=100003,umask=1,offcore_rsp=0x104000400 00 ocr.hwpf_l2.any_response other Counts hardware prefetch (which bring data to L2) that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x10070 00 ocr.hwpf_l3.any_response other Counts hardware prefetches to the L3 only that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x12380 00 ocr.hwpf_l3.remote other Counts hardware prefetches to the L3 only that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline was homed in a remote socket event=0xb7,period=100003,umask=1,offcore_rsp=0x90002380 00 ocr.itom.remote other Counts full cacheline writes (ItoM) that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline was homed in a remote socket event=0xb7,period=100003,umask=1,offcore_rsp=0x90000002 00 ocr.reads_to_core.any_response other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x3F3FFC0477 00 ocr.reads_to_core.dram other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x73C000477 00 ocr.reads_to_core.local_dram other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Cluster event=0xb7,period=100003,umask=1,offcore_rsp=0x104000477 00 ocr.reads_to_core.local_pmm other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by PMM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts only those PMM accesses that are controlled by the close SNC Cluster event=0xb7,period=100003,umask=1,offcore_rsp=0x100400477 00 ocr.reads_to_core.local_socket_dram other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM attached to this socket, whether or not in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts DRAM accesses that are controlled by the close or distant SNC Cluster event=0xb7,period=100003,umask=1,offcore_rsp=0x70C000477 00 ocr.reads_to_core.local_socket_pmm other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by PMM attached to this socket, whether or not in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts PMM accesses that are controlled by the close or distant SNC Cluster event=0xb7,period=100003,umask=1,offcore_rsp=0x700C00477 00 ocr.reads_to_core.remote other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were not supplied by the local socket's L1, L2, or L3 caches and were supplied by a remote socket event=0xb7,period=100003,umask=1,offcore_rsp=0x3F33000477 00 ocr.reads_to_core.remote_dram other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM attached to another socket event=0xb7,period=100003,umask=1,offcore_rsp=0x730000477 00 ocr.reads_to_core.remote_memory other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM or PMM attached to another socket event=0xb7,period=100003,umask=1,offcore_rsp=0x731800477 00 ocr.reads_to_core.remote_pmm other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by PMM attached to another socket event=0xb7,period=100003,umask=1,offcore_rsp=0x703000477 00 ocr.reads_to_core.snc_dram other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=1,offcore_rsp=0x708000477 00 ocr.reads_to_core.snc_pmm other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by PMM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=1,offcore_rsp=0x700800477 00 ocr.write_estimate.memory other Counts Demand RFOs, ItoM's, PREFECTHW's, Hardware RFO Prefetches to the L1/L2 and Streaming stores that likely resulted in a store to Memory (DRAM or PMM) event=0xb7,period=100003,umask=1,offcore_rsp=0xFBFF80822 00 br_misp_retired.indirect_call pipeline Mispredicted indirect CALL instructions retired event=0xc5,period=50021,umask=2 00 Counts retired mispredicted indirect (near taken) calls, including both register and memory indirect unc_cha_2lm_nm_invitox.local uncore cache This event is deprecated. Refer to new event UNC_CHA_PMM_MEMMODE_NM_INVITOX.LOCAL event=0x65,umask=1 11 unc_cha_2lm_nm_invitox.remote uncore cache This event is deprecated. Refer to new event UNC_CHA_PMM_MEMMODE_NM_INVITOX.REMOTE event=0x65,umask=2 11 unc_cha_2lm_nm_invitox.setconflict uncore cache This event is deprecated. Refer to new event UNC_CHA_PMM_MEMMODE_NM_INVITOX.SETCONFLICT event=0x65,umask=4 11 unc_cha_2lm_nm_setconflicts.llc uncore cache This event is deprecated. Refer to new event UNC_CHA_PMM_MEMMODE_NM_SETCONFLICTS.LLC event=0x64,umask=2 11 unc_cha_2lm_nm_setconflicts.sf uncore cache This event is deprecated. Refer to new event UNC_CHA_PMM_MEMMODE_NM_SETCONFLICTS.SF event=0x64,umask=1 11 unc_cha_2lm_nm_setconflicts.tor uncore cache This event is deprecated. Refer to new event UNC_CHA_PMM_MEMMODE_NM_SETCONFLICTS.TOR event=0x64,umask=4 11 unc_cha_2lm_nm_setconflicts2.memwr uncore cache This event is deprecated. Refer to new event UNC_CHA_PMM_MEMMODE_NM_SETCONFLICTS2.MEMWR event=0x70,umask=2 11 unc_cha_2lm_nm_setconflicts2.memwrni uncore cache This event is deprecated. Refer to new event UNC_CHA_PMM_MEMMODE_NM_SETCONFLICTS2.MEMWRNI event=0x70,umask=4 11 unc_cha_ag0_ad_crd_acquired0.tgr0 uncore cache CMS Agent0 AD Credits Acquired : For Transgress 0 event=0x80,umask=1 01 CMS Agent0 AD Credits Acquired : For Transgress 0 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired0.tgr1 uncore cache CMS Agent0 AD Credits Acquired : For Transgress 1 event=0x80,umask=2 01 CMS Agent0 AD Credits Acquired : For Transgress 1 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired0.tgr2 uncore cache CMS Agent0 AD Credits Acquired : For Transgress 2 event=0x80,umask=4 01 CMS Agent0 AD Credits Acquired : For Transgress 2 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired0.tgr3 uncore cache CMS Agent0 AD Credits Acquired : For Transgress 3 event=0x80,umask=8 01 CMS Agent0 AD Credits Acquired : For Transgress 3 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired0.tgr4 uncore cache CMS Agent0 AD Credits Acquired : For Transgress 4 event=0x80,umask=0x10 01 CMS Agent0 AD Credits Acquired : For Transgress 4 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired0.tgr5 uncore cache CMS Agent0 AD Credits Acquired : For Transgress 5 event=0x80,umask=0x20 01 CMS Agent0 AD Credits Acquired : For Transgress 5 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired0.tgr6 uncore cache CMS Agent0 AD Credits Acquired : For Transgress 6 event=0x80,umask=0x40 01 CMS Agent0 AD Credits Acquired : For Transgress 6 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired0.tgr7 uncore cache CMS Agent0 AD Credits Acquired : For Transgress 7 event=0x80,umask=0x80 01 CMS Agent0 AD Credits Acquired : For Transgress 7 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired1.tgr10 uncore cache CMS Agent0 AD Credits Acquired : For Transgress 10 event=0x81,umask=4 01 CMS Agent0 AD Credits Acquired : For Transgress 10 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired1.tgr8 uncore cache CMS Agent0 AD Credits Acquired : For Transgress 8 event=0x81,umask=1 01 CMS Agent0 AD Credits Acquired : For Transgress 8 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired1.tgr9 uncore cache CMS Agent0 AD Credits Acquired : For Transgress 9 event=0x81,umask=2 01 CMS Agent0 AD Credits Acquired : For Transgress 9 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy0.tgr0 uncore cache CMS Agent0 AD Credits Occupancy : For Transgress 0 event=0x82,umask=1 01 CMS Agent0 AD Credits Occupancy : For Transgress 0 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy0.tgr1 uncore cache CMS Agent0 AD Credits Occupancy : For Transgress 1 event=0x82,umask=2 01 CMS Agent0 AD Credits Occupancy : For Transgress 1 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy0.tgr2 uncore cache CMS Agent0 AD Credits Occupancy : For Transgress 2 event=0x82,umask=4 01 CMS Agent0 AD Credits Occupancy : For Transgress 2 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy0.tgr3 uncore cache CMS Agent0 AD Credits Occupancy : For Transgress 3 event=0x82,umask=8 01 CMS Agent0 AD Credits Occupancy : For Transgress 3 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy0.tgr4 uncore cache CMS Agent0 AD Credits Occupancy : For Transgress 4 event=0x82,umask=0x10 01 CMS Agent0 AD Credits Occupancy : For Transgress 4 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy0.tgr5 uncore cache CMS Agent0 AD Credits Occupancy : For Transgress 5 event=0x82,umask=0x20 01 CMS Agent0 AD Credits Occupancy : For Transgress 5 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy0.tgr6 uncore cache CMS Agent0 AD Credits Occupancy : For Transgress 6 event=0x82,umask=0x40 01 CMS Agent0 AD Credits Occupancy : For Transgress 6 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy0.tgr7 uncore cache CMS Agent0 AD Credits Occupancy : For Transgress 7 event=0x82,umask=0x80 01 CMS Agent0 AD Credits Occupancy : For Transgress 7 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy1.tgr10 uncore cache CMS Agent0 AD Credits Occupancy : For Transgress 10 event=0x83,umask=4 01 CMS Agent0 AD Credits Occupancy : For Transgress 10 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy1.tgr8 uncore cache CMS Agent0 AD Credits Occupancy : For Transgress 8 event=0x83,umask=1 01 CMS Agent0 AD Credits Occupancy : For Transgress 8 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy1.tgr9 uncore cache CMS Agent0 AD Credits Occupancy : For Transgress 9 event=0x83,umask=2 01 CMS Agent0 AD Credits Occupancy : For Transgress 9 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired0.tgr0 uncore cache CMS Agent0 BL Credits Acquired : For Transgress 0 event=0x88,umask=1 01 CMS Agent0 BL Credits Acquired : For Transgress 0 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired0.tgr1 uncore cache CMS Agent0 BL Credits Acquired : For Transgress 1 event=0x88,umask=2 01 CMS Agent0 BL Credits Acquired : For Transgress 1 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired0.tgr2 uncore cache CMS Agent0 BL Credits Acquired : For Transgress 2 event=0x88,umask=4 01 CMS Agent0 BL Credits Acquired : For Transgress 2 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired0.tgr3 uncore cache CMS Agent0 BL Credits Acquired : For Transgress 3 event=0x88,umask=8 01 CMS Agent0 BL Credits Acquired : For Transgress 3 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired0.tgr4 uncore cache CMS Agent0 BL Credits Acquired : For Transgress 4 event=0x88,umask=0x10 01 CMS Agent0 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired0.tgr5 uncore cache CMS Agent0 BL Credits Acquired : For Transgress 5 event=0x88,umask=0x20 01 CMS Agent0 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired0.tgr6 uncore cache CMS Agent0 BL Credits Acquired : For Transgress 6 event=0x88,umask=0x40 01 CMS Agent0 BL Credits Acquired : For Transgress 6 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired0.tgr7 uncore cache CMS Agent0 BL Credits Acquired : For Transgress 7 event=0x88,umask=0x80 01 CMS Agent0 BL Credits Acquired : For Transgress 7 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired1.tgr10 uncore cache CMS Agent0 BL Credits Acquired : For Transgress 10 event=0x89,umask=4 01 CMS Agent0 BL Credits Acquired : For Transgress 10 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired1.tgr8 uncore cache CMS Agent0 BL Credits Acquired : For Transgress 8 event=0x89,umask=1 01 CMS Agent0 BL Credits Acquired : For Transgress 8 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired1.tgr9 uncore cache CMS Agent0 BL Credits Acquired : For Transgress 9 event=0x89,umask=2 01 CMS Agent0 BL Credits Acquired : For Transgress 9 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy0.tgr0 uncore cache CMS Agent0 BL Credits Occupancy : For Transgress 0 event=0x8a,umask=1 01 CMS Agent0 BL Credits Occupancy : For Transgress 0 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy0.tgr1 uncore cache CMS Agent0 BL Credits Occupancy : For Transgress 1 event=0x8a,umask=2 01 CMS Agent0 BL Credits Occupancy : For Transgress 1 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy0.tgr2 uncore cache CMS Agent0 BL Credits Occupancy : For Transgress 2 event=0x8a,umask=4 01 CMS Agent0 BL Credits Occupancy : For Transgress 2 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy0.tgr3 uncore cache CMS Agent0 BL Credits Occupancy : For Transgress 3 event=0x8a,umask=8 01 CMS Agent0 BL Credits Occupancy : For Transgress 3 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy0.tgr4 uncore cache CMS Agent0 BL Credits Occupancy : For Transgress 4 event=0x8a,umask=0x10 01 CMS Agent0 BL Credits Occupancy : For Transgress 4 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy0.tgr5 uncore cache CMS Agent0 BL Credits Occupancy : For Transgress 5 event=0x8a,umask=0x20 01 CMS Agent0 BL Credits Occupancy : For Transgress 5 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy0.tgr6 uncore cache CMS Agent0 BL Credits Occupancy : For Transgress 6 event=0x8a,umask=0x40 01 CMS Agent0 BL Credits Occupancy : For Transgress 6 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy0.tgr7 uncore cache CMS Agent0 BL Credits Occupancy : For Transgress 7 event=0x8a,umask=0x80 01 CMS Agent0 BL Credits Occupancy : For Transgress 7 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy1.tgr10 uncore cache CMS Agent0 BL Credits Occupancy : For Transgress 10 event=0x8b,umask=4 01 CMS Agent0 BL Credits Occupancy : For Transgress 10 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy1.tgr8 uncore cache CMS Agent0 BL Credits Occupancy : For Transgress 8 event=0x8b,umask=1 01 CMS Agent0 BL Credits Occupancy : For Transgress 8 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy1.tgr9 uncore cache CMS Agent0 BL Credits Occupancy : For Transgress 9 event=0x8b,umask=2 01 CMS Agent0 BL Credits Occupancy : For Transgress 9 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired0.tgr0 uncore cache CMS Agent1 AD Credits Acquired : For Transgress 0 event=0x84,umask=1 01 CMS Agent1 AD Credits Acquired : For Transgress 0 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired0.tgr1 uncore cache CMS Agent1 AD Credits Acquired : For Transgress 1 event=0x84,umask=2 01 CMS Agent1 AD Credits Acquired : For Transgress 1 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired0.tgr2 uncore cache CMS Agent1 AD Credits Acquired : For Transgress 2 event=0x84,umask=4 01 CMS Agent1 AD Credits Acquired : For Transgress 2 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired0.tgr3 uncore cache CMS Agent1 AD Credits Acquired : For Transgress 3 event=0x84,umask=8 01 CMS Agent1 AD Credits Acquired : For Transgress 3 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired0.tgr4 uncore cache CMS Agent1 AD Credits Acquired : For Transgress 4 event=0x84,umask=0x10 01 CMS Agent1 AD Credits Acquired : For Transgress 4 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired0.tgr5 uncore cache CMS Agent1 AD Credits Acquired : For Transgress 5 event=0x84,umask=0x20 01 CMS Agent1 AD Credits Acquired : For Transgress 5 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired0.tgr6 uncore cache CMS Agent1 AD Credits Acquired : For Transgress 6 event=0x84,umask=0x40 01 CMS Agent1 AD Credits Acquired : For Transgress 6 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired0.tgr7 uncore cache CMS Agent1 AD Credits Acquired : For Transgress 7 event=0x84,umask=0x80 01 CMS Agent1 AD Credits Acquired : For Transgress 7 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired1.tgr10 uncore cache CMS Agent1 AD Credits Acquired : For Transgress 10 event=0x85,umask=4 01 CMS Agent1 AD Credits Acquired : For Transgress 10 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired1.tgr8 uncore cache CMS Agent1 AD Credits Acquired : For Transgress 8 event=0x85,umask=1 01 CMS Agent1 AD Credits Acquired : For Transgress 8 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired1.tgr9 uncore cache CMS Agent1 AD Credits Acquired : For Transgress 9 event=0x85,umask=2 01 CMS Agent1 AD Credits Acquired : For Transgress 9 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy0.tgr0 uncore cache CMS Agent1 AD Credits Occupancy : For Transgress 0 event=0x86,umask=1 01 CMS Agent1 AD Credits Occupancy : For Transgress 0 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy0.tgr1 uncore cache CMS Agent1 AD Credits Occupancy : For Transgress 1 event=0x86,umask=2 01 CMS Agent1 AD Credits Occupancy : For Transgress 1 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy0.tgr2 uncore cache CMS Agent1 AD Credits Occupancy : For Transgress 2 event=0x86,umask=4 01 CMS Agent1 AD Credits Occupancy : For Transgress 2 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy0.tgr3 uncore cache CMS Agent1 AD Credits Occupancy : For Transgress 3 event=0x86,umask=8 01 CMS Agent1 AD Credits Occupancy : For Transgress 3 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy0.tgr4 uncore cache CMS Agent1 AD Credits Occupancy : For Transgress 4 event=0x86,umask=0x10 01 CMS Agent1 AD Credits Occupancy : For Transgress 4 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy0.tgr5 uncore cache CMS Agent1 AD Credits Occupancy : For Transgress 5 event=0x86,umask=0x20 01 CMS Agent1 AD Credits Occupancy : For Transgress 5 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy0.tgr6 uncore cache CMS Agent1 AD Credits Occupancy : For Transgress 6 event=0x86,umask=0x40 01 CMS Agent1 AD Credits Occupancy : For Transgress 6 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy0.tgr7 uncore cache CMS Agent1 AD Credits Occupancy : For Transgress 7 event=0x86,umask=0x80 01 CMS Agent1 AD Credits Occupancy : For Transgress 7 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy1.tgr10 uncore cache CMS Agent1 AD Credits Occupancy : For Transgress 10 event=0x87,umask=4 01 CMS Agent1 AD Credits Occupancy : For Transgress 10 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy1.tgr8 uncore cache CMS Agent1 AD Credits Occupancy : For Transgress 8 event=0x87,umask=1 01 CMS Agent1 AD Credits Occupancy : For Transgress 8 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy1.tgr9 uncore cache CMS Agent1 AD Credits Occupancy : For Transgress 9 event=0x87,umask=2 01 CMS Agent1 AD Credits Occupancy : For Transgress 9 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_acquired0.tgr0 uncore cache CMS Agent1 BL Credits Acquired : For Transgress 0 event=0x8c,umask=1 01 CMS Agent1 BL Credits Acquired : For Transgress 0 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_crd_acquired0.tgr1 uncore cache CMS Agent1 BL Credits Acquired : For Transgress 1 event=0x8c,umask=2 01 CMS Agent1 BL Credits Acquired : For Transgress 1 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_crd_acquired0.tgr2 uncore cache CMS Agent1 BL Credits Acquired : For Transgress 2 event=0x8c,umask=4 01 CMS Agent1 BL Credits Acquired : For Transgress 2 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_crd_acquired0.tgr3 uncore cache CMS Agent1 BL Credits Acquired : For Transgress 3 event=0x8c,umask=8 01 CMS Agent1 BL Credits Acquired : For Transgress 3 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_crd_acquired0.tgr4 uncore cache CMS Agent1 BL Credits Acquired : For Transgress 4 event=0x8c,umask=0x10 01 CMS Agent1 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_crd_acquired0.tgr5 uncore cache CMS Agent1 BL Credits Acquired : For Transgress 5 event=0x8c,umask=0x20 01 CMS Agent1 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_crd_acquired0.tgr6 uncore cache CMS Agent1 BL Credits Acquired : For Transgress 4 event=0x8c,umask=0x40 01 CMS Agent1 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_crd_acquired0.tgr7 uncore cache CMS Agent1 BL Credits Acquired : For Transgress 5 event=0x8c,umask=0x80 01 CMS Agent1 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_crd_acquired1.tgr10 uncore cache CMS Agent1 BL Credits Acquired : For Transgress 10 event=0x8d,umask=4 01 CMS Agent1 BL Credits Acquired : For Transgress 10 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_crd_acquired1.tgr8 uncore cache CMS Agent1 BL Credits Acquired : For Transgress 8 event=0x8d,umask=1 01 CMS Agent1 BL Credits Acquired : For Transgress 8 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_crd_acquired1.tgr9 uncore cache CMS Agent1 BL Credits Acquired : For Transgress 9 event=0x8d,umask=2 01 CMS Agent1 BL Credits Acquired : For Transgress 9 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy0.tgr0 uncore cache CMS Agent1 BL Credits Occupancy : For Transgress 0 event=0x8e,umask=1 01 CMS Agent1 BL Credits Occupancy : For Transgress 0 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy0.tgr1 uncore cache CMS Agent1 BL Credits Occupancy : For Transgress 1 event=0x8e,umask=2 01 CMS Agent1 BL Credits Occupancy : For Transgress 1 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy0.tgr2 uncore cache CMS Agent1 BL Credits Occupancy : For Transgress 2 event=0x8e,umask=4 01 CMS Agent1 BL Credits Occupancy : For Transgress 2 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy0.tgr3 uncore cache CMS Agent1 BL Credits Occupancy : For Transgress 3 event=0x8e,umask=8 01 CMS Agent1 BL Credits Occupancy : For Transgress 3 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy0.tgr4 uncore cache CMS Agent1 BL Credits Occupancy : For Transgress 4 event=0x8e,umask=0x10 01 CMS Agent1 BL Credits Occupancy : For Transgress 4 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy0.tgr5 uncore cache CMS Agent1 BL Credits Occupancy : For Transgress 5 event=0x8e,umask=0x20 01 CMS Agent1 BL Credits Occupancy : For Transgress 5 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy0.tgr6 uncore cache CMS Agent1 BL Credits Occupancy : For Transgress 6 event=0x8e,umask=0x40 01 CMS Agent1 BL Credits Occupancy : For Transgress 6 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy0.tgr7 uncore cache CMS Agent1 BL Credits Occupancy : For Transgress 7 event=0x8e,umask=0x80 01 CMS Agent1 BL Credits Occupancy : For Transgress 7 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy1.tgr10 uncore cache CMS Agent1 BL Credits Occupancy : For Transgress 10 event=0x8f,umask=4 01 CMS Agent1 BL Credits Occupancy : For Transgress 10 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy1.tgr8 uncore cache CMS Agent1 BL Credits Occupancy : For Transgress 8 event=0x8f,umask=1 01 CMS Agent1 BL Credits Occupancy : For Transgress 8 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy1.tgr9 uncore cache CMS Agent1 BL Credits Occupancy : For Transgress 9 event=0x8f,umask=2 01 CMS Agent1 BL Credits Occupancy : For Transgress 9 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_clockticks uncore cache Clockticks of the uncore caching and home agent (CHA) event=0 01 unc_cha_counter0_occupancy uncore cache Counter 0 Occupancy event=0x1f 01 Counter 0 Occupancy : Since occupancy counts can only be captured in the Cbo's 0 counter, this event allows a user to capture occupancy related information by filtering the Cb0 occupancy count captured in Counter 0. The filtering available is found in the control register - threshold, invert and edge detect. E.g. setting threshold to 1 can effectively monitor how many cycles the monitored queue has an entry unc_cha_dir_lookup.no_snp uncore cache Multi-socket cacheline directory state lookups : Snoop Not Needed event=0x53,umask=2 01 Multi-socket cacheline directory state lookups : Snoop Not Needed : Counts the number of transactions that looked up the directory. Can be filtered by requests that had to snoop and those that did not have to. : Filters for transactions that did not have to send any snoops because the directory was clean unc_cha_dir_lookup.snp uncore cache Multi-socket cacheline directory state lookups : Snoop Needed event=0x53,umask=1 01 Multi-socket cacheline directory state lookups : Snoop Needed : Counts the number of transactions that looked up the directory. Can be filtered by requests that had to snoop and those that did not have to. : Filters for transactions that had to send one or more snoops because the directory was not clean unc_cha_dir_update.ha uncore cache Multi-socket cacheline directory state updates; memory write due to directory update from the home agent (HA) pipe event=0x54,umask=1 01 Counts only multi-socket cacheline directory state updates memory writes issued from the home agent (HA) pipe. This does not include memory write requests which are for I (Invalid) or E (Exclusive) cachelines unc_cha_dir_update.tor uncore cache Multi-socket cacheline directory state updates; memory write due to directory update from (table of requests) TOR pipe event=0x54,umask=2 01 Counts only multi-socket cacheline directory state updates due to memory writes issued from the table of requests (TOR) pipe which are the result of remote transaction hitting the SF/LLC and returning data Core2Core. This does not include memory write requests which are for I (Invalid) or E (Exclusive) cachelines unc_cha_distress_asserted.dpt_local uncore cache Distress signal asserted : DPT Local event=0xaf,umask=4 01 Distress signal asserted : DPT Local : Counts the number of cycles either the local or incoming distress signals are asserted. : Dynamic Prefetch Throttle triggered by this tile unc_cha_distress_asserted.dpt_nonlocal uncore cache Distress signal asserted : DPT Remote event=0xaf,umask=8 01 Distress signal asserted : DPT Remote : Counts the number of cycles either the local or incoming distress signals are asserted. : Dynamic Prefetch Throttle received by this tile unc_cha_distress_asserted.dpt_stall_iv uncore cache Distress signal asserted : DPT Stalled - IV event=0xaf,umask=0x40 01 Distress signal asserted : DPT Stalled - IV : Counts the number of cycles either the local or incoming distress signals are asserted. : DPT occurred while regular IVs were received, causing DPT to be stalled unc_cha_distress_asserted.dpt_stall_nocrd uncore cache Distress signal asserted : DPT Stalled - No Credit event=0xaf,umask=0x80 01 Distress signal asserted : DPT Stalled - No Credit : Counts the number of cycles either the local or incoming distress signals are asserted. : DPT occurred while credit not available causing DPT to be stalled unc_cha_distress_asserted.horz uncore cache Distress signal asserted : Horizontal event=0xaf,umask=2 01 Distress signal asserted : Horizontal : Counts the number of cycles either the local or incoming distress signals are asserted. : If TGR egress is full, then agents will throttle outgoing AD IDI transactions unc_cha_distress_asserted.pmm_local uncore cache Distress signal asserted : PMM Local event=0xaf,umask=0x10 01 Distress signal asserted : PMM Local : Counts the number of cycles either the local or incoming distress signals are asserted. : If the CHA TOR has too many PMM transactions, this signal will throttle outgoing MS2IDI traffic unc_cha_distress_asserted.pmm_nonlocal uncore cache Distress signal asserted : PMM Remote event=0xaf,umask=0x20 01 Distress signal asserted : PMM Remote : Counts the number of cycles either the local or incoming distress signals are asserted. : If another CHA TOR has too many PMM transactions, this signal will throttle outgoing MS2IDI traffic unc_cha_distress_asserted.vert uncore cache Distress signal asserted : Vertical event=0xaf,umask=1 01 Distress signal asserted : Vertical : Counts the number of cycles either the local or incoming distress signals are asserted. : If IRQ egress is full, then agents will throttle outgoing AD IDI transactions unc_cha_hitme_hit.shared_ownreq uncore cache Counts Number of Hits in HitMe Cache : Remote socket ownership read requests that hit in S state event=0x5f,umask=4 01 Counts Number of Hits in HitMe Cache : Remote socket ownership read requests that hit in S state. : Shared hit and op is RdInvOwn, RdInv, Inv* unc_cha_hitme_hit.wbmtoe uncore cache Counts Number of Hits in HitMe Cache : Remote socket WBMtoE requests event=0x5f,umask=8 01 unc_cha_hitme_hit.wbmtoi_or_s uncore cache Counts Number of Hits in HitMe Cache : Remote socket writeback to I or S requests event=0x5f,umask=0x10 01 Counts Number of Hits in HitMe Cache : Remote socket writeback to I or S requests : op is WbMtoI, WbPushMtoI, WbFlush, or WbMtoS unc_cha_hitme_lookup.read uncore cache Counts Number of times HitMe Cache is accessed : Remote socket read requests event=0x5e,umask=1 01 Counts Number of times HitMe Cache is accessed : Remote socket read requests : op is RdCode, RdData, RdDataMigratory, RdCur, RdInvOwn, RdInv, Inv* unc_cha_hitme_lookup.write uncore cache Counts Number of times HitMe Cache is accessed : Remote socket write (i.e. writeback) requests event=0x5e,umask=2 01 Counts Number of times HitMe Cache is accessed : Remote socket write (i.e. writeback) requests : op is WbMtoE, WbMtoI, WbPushMtoI, WbFlush, or WbMtoS unc_cha_hitme_miss.notshared_rdinvown uncore cache Counts Number of Misses in HitMe Cache : Remote socket RdInvOwn requests that are not to shared line event=0x60,umask=0x40 01 Counts Number of Misses in HitMe Cache : Remote socket RdInvOwn requests that are not to shared line : No SF/LLC HitS/F and op is RdInvOwn unc_cha_hitme_miss.read_or_inv uncore cache Counts Number of Misses in HitMe Cache : Remote socket read or invalidate requests event=0x60,umask=0x80 01 Counts Number of Misses in HitMe Cache : Remote socket read or invalidate requests : op is RdCode, RdData, RdDataMigratory, RdCur, RdInv, Inv* unc_cha_hitme_miss.shared_rdinvown uncore cache Counts Number of Misses in HitMe Cache : Remote socket RdInvOwn requests to shared line event=0x60,umask=0x20 01 Counts Number of Misses in HitMe Cache : Remote socket RdInvOwn requests to shared line : SF/LLC HitS/F and op is RdInvOwn unc_cha_horz_ring_ad_in_use.left_even uncore cache Horizontal AD Ring In Use : Left and Even event=0xb6,umask=1 01 Horizontal AD Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ad_in_use.left_odd uncore cache Horizontal AD Ring In Use : Left and Odd event=0xb6,umask=2 01 Horizontal AD Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ad_in_use.right_even uncore cache Horizontal AD Ring In Use : Right and Even event=0xb6,umask=4 01 Horizontal AD Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ad_in_use.right_odd uncore cache Horizontal AD Ring In Use : Right and Odd event=0xb6,umask=8 01 Horizontal AD Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_akc_in_use.left_even uncore cache Horizontal AK Ring In Use : Left and Even event=0xbb,umask=1 01 Horizontal AK Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_akc_in_use.left_odd uncore cache Horizontal AK Ring In Use : Left and Odd event=0xbb,umask=2 01 Horizontal AK Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_akc_in_use.right_even uncore cache Horizontal AK Ring In Use : Right and Even event=0xbb,umask=4 01 Horizontal AK Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_akc_in_use.right_odd uncore cache Horizontal AK Ring In Use : Right and Odd event=0xbb,umask=8 01 Horizontal AK Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ak_in_use.left_even uncore cache Horizontal AK Ring In Use : Left and Even event=0xb7,umask=1 01 Horizontal AK Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ak_in_use.left_odd uncore cache Horizontal AK Ring In Use : Left and Odd event=0xb7,umask=2 01 Horizontal AK Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ak_in_use.right_even uncore cache Horizontal AK Ring In Use : Right and Even event=0xb7,umask=4 01 Horizontal AK Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ak_in_use.right_odd uncore cache Horizontal AK Ring In Use : Right and Odd event=0xb7,umask=8 01 Horizontal AK Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_bl_in_use.left_even uncore cache Horizontal BL Ring in Use : Left and Even event=0xb8,umask=1 01 Horizontal BL Ring in Use : Left and Even : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_bl_in_use.left_odd uncore cache Horizontal BL Ring in Use : Left and Odd event=0xb8,umask=2 01 Horizontal BL Ring in Use : Left and Odd : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_bl_in_use.right_even uncore cache Horizontal BL Ring in Use : Right and Even event=0xb8,umask=4 01 Horizontal BL Ring in Use : Right and Even : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_bl_in_use.right_odd uncore cache Horizontal BL Ring in Use : Right and Odd event=0xb8,umask=8 01 Horizontal BL Ring in Use : Right and Odd : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_iv_in_use.left uncore cache Horizontal IV Ring in Use : Left event=0xb9,umask=1 01 Horizontal IV Ring in Use : Left : Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_cha_horz_ring_iv_in_use.right uncore cache Horizontal IV Ring in Use : Right event=0xb9,umask=4 01 Horizontal IV Ring in Use : Right : Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_cha_imc_writes_count.full uncore cache CHA to iMC Full Line Writes Issued : Full Line Non-ISOCH event=0x5b,umask=1 01 Counts when a normal (Non-Isochronous) full line write is issued from the CHA to any of the memory controller channels unc_cha_llc_lookup.all_remote uncore cache Cache Lookups : All transactions from Remote Agents event=0x34,umask=0x1e20ff 01 Cache Lookups : All transactions from Remote Agents : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.any_f uncore cache Cache Lookups : All Request Filter event=0x34 01 Cache Lookups : All Request Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Any local or remote transaction to the LLC, including prefetch unc_cha_llc_lookup.code uncore cache This event is deprecated event=0x34,umask=0x1bd0ff 11 unc_cha_llc_lookup.code_local uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.CODE_READ_LOCAL event=0x34,umask=0x19d0ff 11 unc_cha_llc_lookup.code_read uncore cache Cache Lookups : Code Reads event=0x34,umask=0x1bd0ff 01 Cache Lookups : Code Reads : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.code_read_f uncore cache Cache Lookups : CRd Request Filter event=0x34 01 Cache Lookups : CRd Request Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC. This includes CRd prefetch unc_cha_llc_lookup.code_read_local uncore cache Cache Lookups : CRd Requests that come from the local socket (usually the core) event=0x34,umask=0x19d0ff 01 Cache Lookups : CRd Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC. This includes CRd prefetch unc_cha_llc_lookup.code_read_miss uncore cache Cache Lookups : Code Read Misses event=0x34,umask=0x1bd001 01 Cache Lookups : Code Read Misses : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.code_read_remote uncore cache Cache Lookups : CRd Requests that come from a Remote socket event=0x34,umask=0x1a10ff 01 Cache Lookups : CRd Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC. This includes CRd prefetch unc_cha_llc_lookup.code_remote uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.CODE_READ_REMOTE event=0x34,umask=0x1a10ff 11 unc_cha_llc_lookup.corepref_or_dmnd_local_f uncore cache Cache Lookups : Local request Filter event=0x34 01 Cache Lookups : Local request Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Any local transaction to the LLC, including prefetches from the Core unc_cha_llc_lookup.data_rd uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.DATA_READ event=0x34,umask=0x1bc1ff 11 unc_cha_llc_lookup.data_read uncore cache Cache and Snoop Filter Lookups; Data Read Request event=0x34,umask=0x1bc1ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.data_read_all uncore cache This event is deprecated event=0x34,umask=0x1fc1ff 11 unc_cha_llc_lookup.data_read_f uncore cache Cache Lookups : Data Read Request Filter event=0x34 01 Cache Lookups : Data Read Request Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Read transactions unc_cha_llc_lookup.data_read_local uncore cache Cache and Snoop Filter Lookups; Data Read Request that come from the local socket (usually the core) event=0x34,umask=0x19c1ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.data_read_miss uncore cache Cache Lookups : Data Read Misses event=0x34,umask=0x1bc101 01 Cache Lookups : Data Read Misses : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.data_read_remote uncore cache Cache and Snoop Filter Lookups; Data Read Requests that come from a Remote socket event=0x34,umask=0x1a01ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.dmnd_read_local uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.DATA_READ_LOCAL event=0x34,umask=0x841ff 11 unc_cha_llc_lookup.e uncore cache Cache Lookups : E State event=0x34,umask=0x20 01 Cache Lookups : E State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Hit Exclusive State unc_cha_llc_lookup.f uncore cache Cache Lookups : F State event=0x34,umask=0x80 01 Cache Lookups : F State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Hit Forward State unc_cha_llc_lookup.flush_inv_local uncore cache Cache Lookups : Flush or Invalidate Requests that come from the local socket (usually the core) event=0x34,umask=0x1844ff 01 Cache Lookups : Flush : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing unc_cha_llc_lookup.flush_inv_remote uncore cache Cache Lookups : Flush or Invalidate requests that come from a Remote socket event=0x34,umask=0x1a04ff 01 Cache Lookups : Flush : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing unc_cha_llc_lookup.flush_or_inv_f uncore cache Cache Lookups : Flush or Invalidate Filter event=0x34 01 Cache Lookups : Flush or Invalidate Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.i uncore cache Cache Lookups : I State event=0x34,umask=1 01 Cache Lookups : I State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Miss unc_cha_llc_lookup.llcpref_local uncore cache Cache and Snoop Filter Lookups; Prefetch requests to the LLC that come from the local socket (usually the core) event=0x34,umask=0x189dff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.llcpref_local_f uncore cache Cache Lookups : Local LLC prefetch requests (from LLC) Filter event=0x34 01 Cache Lookups : Local LLC prefetch requests (from LLC) Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Any local LLC prefetch to the LLC unc_cha_llc_lookup.llc_pf_local uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.LLCPREF_LOCAL event=0x34,umask=0x189dff 11 unc_cha_llc_lookup.locally_homed_address uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.LOC_HOM event=0x34,umask=0xbdfff 11 unc_cha_llc_lookup.local_f uncore cache Cache Lookups : Transactions homed locally Filter event=0x34 01 Cache Lookups : Transactions homed locally Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Transaction whose address resides in the local MC unc_cha_llc_lookup.loc_hom uncore cache Cache Lookups : Transactions homed locally event=0x34,umask=0xbdfff 01 Cache Lookups : Transactions homed locally : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Transaction whose address resides in the local MC unc_cha_llc_lookup.m uncore cache Cache Lookups : M State event=0x34,umask=0x40 01 Cache Lookups : M State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Hit Modified State unc_cha_llc_lookup.miss_all uncore cache Cache Lookups : All Misses event=0x34,umask=0x1fe001 01 Cache Lookups : All Misses : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.other_req_f uncore cache Cache Lookups : Write Request Filter event=0x34 01 Cache Lookups : Write Request Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Writeback transactions to the LLC This includes all write transactions -- both Cacheable and UC unc_cha_llc_lookup.pref_or_dmnd_remote_f uncore cache Cache Lookups : Remote non-snoop request Filter event=0x34 01 Cache Lookups : Remote non-snoop request Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Non-snoop transactions to the LLC from remote agent unc_cha_llc_lookup.read uncore cache Cache Lookups : Reads event=0x34,umask=0x1bd9ff 01 Cache Lookups : Reads : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.read_local_loc_hom uncore cache Cache Lookups : Locally Requested Reads that are Locally HOMed event=0x34,umask=0x9d9ff 01 Cache Lookups : Locally Requested Reads that are Locally HOMed : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.read_local_rem_hom uncore cache Cache Lookups : Locally Requested Reads that are Remotely HOMed event=0x34,umask=0x11d9ff 01 Cache Lookups : Locally Requested Reads that are Remotely HOMed : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.read_miss uncore cache Cache Lookups : Read Misses event=0x34,umask=0x1bd901 01 Cache Lookups : Read Misses : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.read_miss_loc_hom uncore cache Cache Lookups : Locally HOMed Read Misses event=0x34,umask=0xbd901 01 Cache Lookups : Locally HOMed Read Misses : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.read_miss_rem_hom uncore cache Cache Lookups : Remotely HOMed Read Misses event=0x34,umask=0x13d901 01 Cache Lookups : Remotely HOMed Read Misses : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.read_or_snoop_remote_miss_rem_hom uncore cache Cache Lookups : Remotely requested Read or Snoop Misses that are Remotely HOMed event=0x34,umask=0x161901 01 Cache Lookups : Remotely requested Read or Snoop Misses that are Remotely HOMed : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.read_remote_loc_hom uncore cache Cache Lookups : Remotely Requested Reads that are Locally HOMed event=0x34,umask=0xa19ff 01 Cache Lookups : Remotely Requested Reads that are Locally HOMed : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.read_sf_hit uncore cache Cache Lookups : Reads that Hit the Snoop Filter event=0x34,umask=0x1bd90e 01 Cache Lookups : Reads that Hit the Snoop Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.remotely_homed_address uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.REM_HOM event=0x34,umask=0x15dfff 11 unc_cha_llc_lookup.remote_f uncore cache Cache Lookups : Transactions homed remotely Filter event=0x34 01 Cache Lookups : Transactions homed remotely Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Transaction whose address resides in a remote MC unc_cha_llc_lookup.remote_snoop_f uncore cache Cache Lookups : Remote snoop request Filter event=0x34 01 Cache Lookups : Remote snoop request Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Snoop transactions to the LLC from remote agent unc_cha_llc_lookup.rem_hom uncore cache Cache Lookups : Transactions homed remotely event=0x34,umask=0x15dfff 01 Cache Lookups : Transactions homed remotely : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Transaction whose address resides in a remote MC unc_cha_llc_lookup.rfo_f uncore cache Cache Lookups : RFO Request Filter event=0x34 01 Cache Lookups : RFO Request Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC. This includes RFO prefetch unc_cha_llc_lookup.rfo_local uncore cache Cache Lookups : RFO Requests that come from the local socket (usually the core) event=0x34,umask=0x19c8ff 01 Cache Lookups : RFO Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC. This includes RFO prefetch unc_cha_llc_lookup.rfo_miss uncore cache Cache Lookups : RFO Misses event=0x34,umask=0x1bc801 01 Cache Lookups : RFO Misses : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.rfo_pref_local uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.RFO_LOCAL event=0x34,umask=0x888ff 11 unc_cha_llc_lookup.rfo_remote uncore cache Cache Lookups : RFO Requests that come from a Remote socket event=0x34,umask=0x1a08ff 01 Cache Lookups : RFO Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC. This includes RFO prefetch unc_cha_llc_lookup.s uncore cache Cache Lookups : S State event=0x34,umask=0x10 01 Cache Lookups : S State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Hit Shared State unc_cha_llc_lookup.sf_e uncore cache Cache Lookups : SnoopFilter - E State event=0x34,umask=4 01 Cache Lookups : SnoopFilter - E State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : SF Hit Exclusive State unc_cha_llc_lookup.sf_h uncore cache Cache Lookups : SnoopFilter - H State event=0x34,umask=8 01 Cache Lookups : SnoopFilter - H State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : SF Hit HitMe State unc_cha_llc_lookup.sf_s uncore cache Cache Lookups : SnoopFilter - S State event=0x34,umask=2 01 Cache Lookups : SnoopFilter - S State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : SF Hit Shared State unc_cha_llc_lookup.writes_and_other uncore cache Cache Lookups : Filters Requests for those that write info into the cache event=0x34,umask=0x1a42ff 01 Cache Lookups : Write Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Writeback transactions from L2 to the LLC This includes all write transactions -- both Cacheable and UC unc_cha_llc_lookup.write_local uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.WRITES_AND_OTHER event=0x34,umask=0x842ff 11 unc_cha_llc_lookup.write_remote uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.WRITES_AND_OTHER event=0x34,umask=0x17c2ff 11 unc_cha_llc_victims.all uncore cache Lines Victimized : All Lines Victimized event=0x37,umask=0xf 01 Lines Victimized : All Lines Victimized : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_all uncore cache Lines Victimized : Local - All Lines event=0x37,umask=0x200f 01 Lines Victimized : Local - All Lines : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_e uncore cache Lines Victimized : Local - Lines in E State event=0x37,umask=0x2002 01 Lines Victimized : Local - Lines in E State : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_m uncore cache Lines Victimized : Local - Lines in M State event=0x37,umask=0x2001 01 Lines Victimized : Local - Lines in M State : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_s uncore cache Lines Victimized : Local - Lines in S State event=0x37,umask=0x2004 01 Lines Victimized : Local - Lines in S State : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_all uncore cache Lines Victimized : Remote - All Lines event=0x37,umask=0x800f 01 Lines Victimized : Remote - All Lines : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_e uncore cache Lines Victimized : Remote - Lines in E State event=0x37,umask=0x8002 01 Lines Victimized : Remote - Lines in E State : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_m uncore cache Lines Victimized : Remote - Lines in M State event=0x37,umask=0x8001 01 Lines Victimized : Remote - Lines in M State : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_s uncore cache Lines Victimized : Remote - Lines in S State event=0x37,umask=0x8004 01 Lines Victimized : Remote - Lines in S State : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_misc_external.mbe_inst0 uncore cache Miscellaneous Events (mostly from MS2IDI) : Number of cycles MBE is high for MS2IDI0 event=0xe6,umask=1 01 unc_cha_misc_external.mbe_inst1 uncore cache Miscellaneous Events (mostly from MS2IDI) : Number of cycles MBE is high for MS2IDI1 event=0xe6,umask=2 01 unc_cha_pipe_reject.adegrcredit uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.akegrcredit uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.allrsfways_res uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.blegrcredit uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.fsf_vicp uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.gotrack_allowsnp uncore cache Pipe Rejects event=0x42,umask=4 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.gotrack_allwayrsv uncore cache Pipe Rejects event=0x42,umask=0x10 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.gotrack_pamatch uncore cache Pipe Rejects event=0x42,umask=2 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.gotrack_waymatch uncore cache Pipe Rejects event=0x42,umask=8 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.hacredit uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.idx_inpipe uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.ipq_setmatch_vicp uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.irq_pmm uncore cache Pipe Rejects event=0x42,umask=0x20 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.irq_setmatch_vicp uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.ismq_setmatch_vicp uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.ivegrcredit uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.llc_ways_res uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.notallowsnoop uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.one_fsf_vic uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.one_rsp_con uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.pmm_memmode_tormatch_multi uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.pmm_memmode_tor_match uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.prq_pmm uncore cache Pipe Rejects event=0x42,umask=0x40 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.ptl_inpipe uncore cache Pipe Rejects event=0x42,umask=0x80 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.rmw_setmatch uncore cache Pipe Rejects event=0x42,umask=1 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.rrq_setmatch_vicp uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.setmatchentrywsct uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.sf_ways_res uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.topa_match uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.torid_match_go_p uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.vn_ad_req uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.vn_ad_rsp uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.vn_bl_rsp uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.way_match uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pmm_memmode_nm_setconflicts.llc uncore cache PMM Memory Mode related events : Counts the number of times CHA saw NM Set conflict in SF/LLC event=0x64,umask=2 01 PMM Memory Mode related events : Counts the number of times CHA saw NM Set conflict in SF/LLC : NM evictions due to another read to the same near memory set in the LLC unc_cha_pmm_memmode_nm_setconflicts.sf uncore cache PMM Memory Mode related events : Counts the number of times CHA saw NM Set conflict in SF/LLC event=0x64,umask=1 01 PMM Memory Mode related events : Counts the number of times CHA saw NM Set conflict in SF/LLC : NM evictions due to another read to the same near memory set in the SF unc_cha_pmm_memmode_nm_setconflicts.tor uncore cache PMM Memory Mode related events : Counts the number of times CHA saw NM Set conflict in TOR event=0x64,umask=4 01 PMM Memory Mode related events : Counts the number of times CHA saw NM Set conflict in TOR : No Reject in the CHA due to a pending read to the same near memory set in the TOR unc_cha_pmm_qos_occupancy.ddr_slow_fifo uncore cache UNC_CHA_PMM_QOS_OCCUPANCY.DDR_SLOW_FIFO event=0x67,umask=1 01 : count # of SLOW TOR Request inserted to ha_pmm_tor_req_fifo unc_cha_read_no_credits.mc10 uncore cache CHA iMC CHNx READ Credits Empty : MC10 event=0x58 01 CHA iMC CHNx READ Credits Empty : MC10 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 10 only unc_cha_read_no_credits.mc11 uncore cache CHA iMC CHNx READ Credits Empty : MC11 event=0x58 01 CHA iMC CHNx READ Credits Empty : MC11 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 11 only unc_cha_read_no_credits.mc12 uncore cache CHA iMC CHNx READ Credits Empty : MC12 event=0x58 01 CHA iMC CHNx READ Credits Empty : MC12 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 12 only unc_cha_read_no_credits.mc13 uncore cache CHA iMC CHNx READ Credits Empty : MC13 event=0x58 01 CHA iMC CHNx READ Credits Empty : MC13 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 13 only unc_cha_read_no_credits.mc6 uncore cache CHA iMC CHNx READ Credits Empty : MC6 event=0x58,umask=0x40 01 CHA iMC CHNx READ Credits Empty : MC6 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 6 only unc_cha_read_no_credits.mc7 uncore cache CHA iMC CHNx READ Credits Empty : MC7 event=0x58,umask=0x80 01 CHA iMC CHNx READ Credits Empty : MC7 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 7 only unc_cha_read_no_credits.mc8 uncore cache CHA iMC CHNx READ Credits Empty : MC8 event=0x58 01 CHA iMC CHNx READ Credits Empty : MC8 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 8 only unc_cha_read_no_credits.mc9 uncore cache CHA iMC CHNx READ Credits Empty : MC9 event=0x58 01 CHA iMC CHNx READ Credits Empty : MC9 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 9 only unc_cha_requests.invitoe uncore cache Local INVITOE requests (exclusive ownership of a cache line without receiving data) that miss the SF/LLC and remote INVITOE requests sent to the CHA's home agent event=0x50,umask=0x30 01 Counts the total number of requests coming from a unit on this socket for exclusive ownership of a cache line without receiving data (INVITOE) to the CHA unc_cha_requests.invitoe_local uncore cache Local INVITOE requests (exclusive ownership of a cache line without receiving data) that miss the SF/LLC and are sent to the CHA's home agent event=0x50,umask=0x10 01 Counts the total number of requests coming from a unit on this socket for exclusive ownership of a cache line without receiving data (INVITOE) to the CHA unc_cha_requests.invitoe_remote uncore cache Remote INVITOE requests (exclusive ownership of a cache line without receiving data) sent to the CHA's home agent event=0x50,umask=0x20 01 Counts the total number of requests coming from a remote socket for exclusive ownership of a cache line without receiving data (INVITOE) to the CHA unc_cha_requests.reads uncore cache Local read requests that miss the SF/LLC and remote read requests sent to the CHA's home agent event=0x50,umask=3 01 Counts read requests made into this CHA. Reads include all read opcodes (including RFO: the Read for Ownership issued before a write) unc_cha_requests.reads_local uncore cache Local read requests that miss the SF/LLC and are sent to the CHA's home agent event=0x50,umask=1 01 Counts read requests coming from a unit on this socket made into this CHA. Reads include all read opcodes (including RFO: the Read for Ownership issued before a write) unc_cha_requests.reads_remote uncore cache Remote read requests sent to the CHA's home agent event=0x50,umask=2 01 Counts read requests coming from a remote socket made into the CHA. Reads include all read opcodes (including RFO: the Read for Ownership issued before a write) unc_cha_requests.writes uncore cache Local write requests that miss the SF/LLC and remote write requests sent to the CHA's home agent event=0x50,umask=0xc 01 Counts write requests made into the CHA, including streaming, evictions, HitM (Reads from another core to a Modified cacheline), etc unc_cha_requests.writes_local uncore cache Local write requests that miss the SF/LLC and are sent to the CHA's home agent event=0x50,umask=4 01 Counts write requests coming from a unit on this socket made into this CHA, including streaming, evictions, HitM (Reads from another core to a Modified cacheline), etc unc_cha_requests.writes_remote uncore cache Remote write requests sent to the CHA's home agent event=0x50,umask=8 01 Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO). Writes include all writes (streaming, evictions, HitM, etc) unc_cha_ring_bounces_horz.ad uncore cache Messages that bounced on the Horizontal Ring. : AD event=0xac,umask=1 01 Messages that bounced on the Horizontal Ring. : AD : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_cha_ring_bounces_horz.ak uncore cache Messages that bounced on the Horizontal Ring. : AK event=0xac,umask=2 01 Messages that bounced on the Horizontal Ring. : AK : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_cha_ring_bounces_horz.bl uncore cache Messages that bounced on the Horizontal Ring. : BL event=0xac,umask=4 01 Messages that bounced on the Horizontal Ring. : BL : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_cha_ring_bounces_horz.iv uncore cache Messages that bounced on the Horizontal Ring. : IV event=0xac,umask=8 01 Messages that bounced on the Horizontal Ring. : IV : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_cha_ring_bounces_vert.ad uncore cache Messages that bounced on the Vertical Ring. : AD event=0xaa,umask=1 01 Messages that bounced on the Vertical Ring. : AD : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_cha_ring_bounces_vert.ak uncore cache Messages that bounced on the Vertical Ring. : Acknowledgements to core event=0xaa,umask=2 01 Messages that bounced on the Vertical Ring. : Acknowledgements to core : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_cha_ring_bounces_vert.akc uncore cache Messages that bounced on the Vertical Ring event=0xaa,umask=0x10 01 Messages that bounced on the Vertical Ring. : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_cha_ring_bounces_vert.bl uncore cache Messages that bounced on the Vertical Ring. : Data Responses to core event=0xaa,umask=4 01 Messages that bounced on the Vertical Ring. : Data Responses to core : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_cha_ring_bounces_vert.iv uncore cache Messages that bounced on the Vertical Ring. : Snoops of processor's cache event=0xaa,umask=8 01 Messages that bounced on the Vertical Ring. : Snoops of processor's cache. : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_cha_ring_sink_starved_horz.ad uncore cache Sink Starvation on Horizontal Ring : AD event=0xad,umask=1 01 unc_cha_ring_sink_starved_horz.ak uncore cache Sink Starvation on Horizontal Ring : AK event=0xad,umask=2 01 unc_cha_ring_sink_starved_horz.ak_ag1 uncore cache Sink Starvation on Horizontal Ring : Acknowledgements to Agent 1 event=0xad,umask=0x20 01 unc_cha_ring_sink_starved_horz.bl uncore cache Sink Starvation on Horizontal Ring : BL event=0xad,umask=4 01 unc_cha_ring_sink_starved_horz.iv uncore cache Sink Starvation on Horizontal Ring : IV event=0xad,umask=8 01 unc_cha_ring_sink_starved_vert.ad uncore cache Sink Starvation on Vertical Ring : AD event=0xab,umask=1 01 unc_cha_ring_sink_starved_vert.ak uncore cache Sink Starvation on Vertical Ring : Acknowledgements to core event=0xab,umask=2 01 unc_cha_ring_sink_starved_vert.akc uncore cache Sink Starvation on Vertical Ring event=0xab,umask=0x10 01 unc_cha_ring_sink_starved_vert.bl uncore cache Sink Starvation on Vertical Ring : Data Responses to core event=0xab,umask=4 01 unc_cha_ring_sink_starved_vert.iv uncore cache Sink Starvation on Vertical Ring : Snoops of processor's cache event=0xab,umask=8 01 unc_cha_ring_src_thrtl uncore cache Source Throttle event=0xae 01 unc_cha_rxc_occupancy.irq uncore cache Ingress (from CMS) Occupancy : IRQ event=0x11,umask=1 01 Ingress (from CMS) Occupancy : IRQ : Counts number of entries in the specified Ingress queue in each cycle unc_cha_rxr_busy_starved.ad_all uncore cache Transgress Injection Starvation : AD - All event=0xe5,umask=0x11 01 Transgress Injection Starvation : AD - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority : All == Credited + Uncredited unc_cha_rxr_busy_starved.ad_crd uncore cache Transgress Injection Starvation : AD - Credited event=0xe5,umask=0x10 01 Transgress Injection Starvation : AD - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_cha_rxr_busy_starved.ad_uncrd uncore cache Transgress Injection Starvation : AD - Uncredited event=0xe5,umask=1 01 Transgress Injection Starvation : AD - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_cha_rxr_busy_starved.bl_all uncore cache Transgress Injection Starvation : BL - All event=0xe5,umask=0x44 01 Transgress Injection Starvation : BL - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority : All == Credited + Uncredited unc_cha_rxr_busy_starved.bl_crd uncore cache Transgress Injection Starvation : BL - Credited event=0xe5,umask=0x40 01 Transgress Injection Starvation : BL - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_cha_rxr_busy_starved.bl_uncrd uncore cache Transgress Injection Starvation : BL - Uncredited event=0xe5,umask=4 01 Transgress Injection Starvation : BL - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_cha_rxr_bypass.ad_all uncore cache Transgress Ingress Bypass : AD - All event=0xe2,umask=0x11 01 Transgress Ingress Bypass : AD - All : Number of packets bypassing the CMS Ingress : All == Credited + Uncredited unc_cha_rxr_bypass.ad_crd uncore cache Transgress Ingress Bypass : AD - Credited event=0xe2,umask=0x10 01 Transgress Ingress Bypass : AD - Credited : Number of packets bypassing the CMS Ingress unc_cha_rxr_bypass.ad_uncrd uncore cache Transgress Ingress Bypass : AD - Uncredited event=0xe2,umask=1 01 Transgress Ingress Bypass : AD - Uncredited : Number of packets bypassing the CMS Ingress unc_cha_rxr_bypass.ak uncore cache Transgress Ingress Bypass : AK event=0xe2,umask=2 01 Transgress Ingress Bypass : AK : Number of packets bypassing the CMS Ingress unc_cha_rxr_bypass.akc_uncrd uncore cache Transgress Ingress Bypass : AKC - Uncredited event=0xe2,umask=0x80 01 Transgress Ingress Bypass : AKC - Uncredited : Number of packets bypassing the CMS Ingress unc_cha_rxr_bypass.bl_all uncore cache Transgress Ingress Bypass : BL - All event=0xe2,umask=0x44 01 Transgress Ingress Bypass : BL - All : Number of packets bypassing the CMS Ingress : All == Credited + Uncredited unc_cha_rxr_bypass.bl_crd uncore cache Transgress Ingress Bypass : BL - Credited event=0xe2,umask=0x40 01 Transgress Ingress Bypass : BL - Credited : Number of packets bypassing the CMS Ingress unc_cha_rxr_bypass.bl_uncrd uncore cache Transgress Ingress Bypass : BL - Uncredited event=0xe2,umask=4 01 Transgress Ingress Bypass : BL - Uncredited : Number of packets bypassing the CMS Ingress unc_cha_rxr_bypass.iv uncore cache Transgress Ingress Bypass : IV event=0xe2,umask=8 01 Transgress Ingress Bypass : IV : Number of packets bypassing the CMS Ingress unc_cha_rxr_crd_starved.ad_all uncore cache Transgress Injection Starvation : AD - All event=0xe3,umask=0x11 01 Transgress Injection Starvation : AD - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit. : All == Credited + Uncredited unc_cha_rxr_crd_starved.ad_crd uncore cache Transgress Injection Starvation : AD - Credited event=0xe3,umask=0x10 01 Transgress Injection Starvation : AD - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved.ad_uncrd uncore cache Transgress Injection Starvation : AD - Uncredited event=0xe3,umask=1 01 Transgress Injection Starvation : AD - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved.ak uncore cache Transgress Injection Starvation : AK event=0xe3,umask=2 01 Transgress Injection Starvation : AK : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved.bl_all uncore cache Transgress Injection Starvation : BL - All event=0xe3,umask=0x44 01 Transgress Injection Starvation : BL - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit. : All == Credited + Uncredited unc_cha_rxr_crd_starved.bl_crd uncore cache Transgress Injection Starvation : BL - Credited event=0xe3,umask=0x40 01 Transgress Injection Starvation : BL - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved.bl_uncrd uncore cache Transgress Injection Starvation : BL - Uncredited event=0xe3,umask=4 01 Transgress Injection Starvation : BL - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved.ifv uncore cache Transgress Injection Starvation : IFV - Credited event=0xe3,umask=0x80 01 Transgress Injection Starvation : IFV - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved.iv uncore cache Transgress Injection Starvation : IV event=0xe3,umask=8 01 Transgress Injection Starvation : IV : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved_1 uncore cache Transgress Injection Starvation event=0xe4 01 Transgress Injection Starvation : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_inserts.ad_all uncore cache Transgress Ingress Allocations : AD - All event=0xe1,umask=0x11 01 Transgress Ingress Allocations : AD - All : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_cha_rxr_inserts.ad_crd uncore cache Transgress Ingress Allocations : AD - Credited event=0xe1,umask=0x10 01 Transgress Ingress Allocations : AD - Credited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_inserts.ad_uncrd uncore cache Transgress Ingress Allocations : AD - Uncredited event=0xe1,umask=1 01 Transgress Ingress Allocations : AD - Uncredited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_inserts.ak uncore cache Transgress Ingress Allocations : AK event=0xe1,umask=2 01 Transgress Ingress Allocations : AK : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_inserts.akc_uncrd uncore cache Transgress Ingress Allocations : AKC - Uncredited event=0xe1,umask=0x80 01 Transgress Ingress Allocations : AKC - Uncredited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_inserts.bl_all uncore cache Transgress Ingress Allocations : BL - All event=0xe1,umask=0x44 01 Transgress Ingress Allocations : BL - All : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_cha_rxr_inserts.bl_crd uncore cache Transgress Ingress Allocations : BL - Credited event=0xe1,umask=0x40 01 Transgress Ingress Allocations : BL - Credited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_inserts.bl_uncrd uncore cache Transgress Ingress Allocations : BL - Uncredited event=0xe1,umask=4 01 Transgress Ingress Allocations : BL - Uncredited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_inserts.iv uncore cache Transgress Ingress Allocations : IV event=0xe1,umask=8 01 Transgress Ingress Allocations : IV : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.ad_all uncore cache Transgress Ingress Occupancy : AD - All event=0xe0,umask=0x11 01 Transgress Ingress Occupancy : AD - All : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_cha_rxr_occupancy.ad_crd uncore cache Transgress Ingress Occupancy : AD - Credited event=0xe0,umask=0x10 01 Transgress Ingress Occupancy : AD - Credited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.ad_uncrd uncore cache Transgress Ingress Occupancy : AD - Uncredited event=0xe0,umask=1 01 Transgress Ingress Occupancy : AD - Uncredited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.ak uncore cache Transgress Ingress Occupancy : AK event=0xe0,umask=2 01 Transgress Ingress Occupancy : AK : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.akc_uncrd uncore cache Transgress Ingress Occupancy : AKC - Uncredited event=0xe0,umask=0x80 01 Transgress Ingress Occupancy : AKC - Uncredited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.bl_all uncore cache Transgress Ingress Occupancy : BL - All event=0xe0,umask=0x44 01 Transgress Ingress Occupancy : BL - All : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_cha_rxr_occupancy.bl_crd uncore cache Transgress Ingress Occupancy : BL - Credited event=0xe0,umask=0x20 01 Transgress Ingress Occupancy : BL - Credited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.bl_uncrd uncore cache Transgress Ingress Occupancy : BL - Uncredited event=0xe0,umask=4 01 Transgress Ingress Occupancy : BL - Uncredited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.iv uncore cache Transgress Ingress Occupancy : IV event=0xe0,umask=8 01 Transgress Ingress Occupancy : IV : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_sf_eviction.e_state uncore cache Snoop filter capacity evictions for E-state entries event=0x3d,umask=2 01 Counts snoop filter capacity evictions for entries tracking exclusive lines in the cores? cache.? Snoop filter capacity evictions occur when the snoop filter is full and evicts an existing entry to track a new entry.? Does not count clean evictions such as when a core?s cache replaces a tracked cacheline with a new cacheline unc_cha_sf_eviction.m_state uncore cache Snoop filter capacity evictions for M-state entries event=0x3d,umask=1 01 Counts snoop filter capacity evictions for entries tracking modified lines in the cores? cache.? Snoop filter capacity evictions occur when the snoop filter is full and evicts an existing entry to track a new entry.? Does not count clean evictions such as when a core?s cache replaces a tracked cacheline with a new cacheline unc_cha_sf_eviction.s_state uncore cache Snoop filter capacity evictions for S-state entries event=0x3d,umask=4 01 Counts snoop filter capacity evictions for entries tracking shared lines in the cores? cache.? Snoop filter capacity evictions occur when the snoop filter is full and evicts an existing entry to track a new entry.? Does not count clean evictions such as when a core?s cache replaces a tracked cacheline with a new cacheline unc_cha_snoops_sent.bcst_local uncore cache Snoops Sent : Broadcast snoops for Local Requests event=0x51,umask=0x10 01 Snoops Sent : Broadcast snoops for Local Requests : Counts the number of snoops issued by the HA. : Counts the number of broadcast snoops issued by the HA responding to local requests unc_cha_snoops_sent.bcst_remote uncore cache Snoops Sent : Broadcast snoops for Remote Requests event=0x51,umask=0x20 01 Snoops Sent : Broadcast snoops for Remote Requests : Counts the number of snoops issued by the HA. : Counts the number of broadcast snoops issued by the HA responding to remote requests unc_cha_snoops_sent.direct_local uncore cache Snoops Sent : Directed snoops for Local Requests event=0x51,umask=0x40 01 Snoops Sent : Directed snoops for Local Requests : Counts the number of snoops issued by the HA. : Counts the number of directed snoops issued by the HA responding to local requests unc_cha_snoops_sent.direct_remote uncore cache Snoops Sent : Directed snoops for Remote Requests event=0x51,umask=0x80 01 Snoops Sent : Directed snoops for Remote Requests : Counts the number of snoops issued by the HA. : Counts the number of directed snoops issued by the HA responding to remote requests unc_cha_snoops_sent.local uncore cache Snoops Sent : Snoops sent for Local Requests event=0x51,umask=4 01 Snoops Sent : Snoops sent for Local Requests : Counts the number of snoops issued by the HA. : Counts the number of broadcast or directed snoops issued by the HA responding to local requests unc_cha_snoops_sent.remote uncore cache Snoops Sent : Snoops sent for Remote Requests event=0x51,umask=8 01 Snoops Sent : Snoops sent for Remote Requests : Counts the number of snoops issued by the HA. : Counts the number of broadcast or directed snoops issued by the HA responding to remote requests unc_cha_snoop_resp.rspi uncore cache Snoop Responses Received : RspI event=0x5c,umask=1 01 Counts when a transaction with the opcode type RspI Snoop Response was received which indicates the remote cache does not have the data, or when the remote cache silently evicts data (such as when an RFO: the Read for Ownership issued before a write hits non-modified data) unc_cha_snoop_resp.rspifwd uncore cache Snoop Responses Received : RspIFwd event=0x5c,umask=4 01 Counts when a a transaction with the opcode type RspIFwd Snoop Response was received which indicates a remote caching agent forwarded the data and the requesting agent is able to acquire the data in E (Exclusive) or M (modified) states. This is commonly returned with RFO (the Read for Ownership issued before a write) transactions. The snoop could have either been to a cacheline in the M,E,F (Modified, Exclusive or Forward) states unc_cha_snoop_resp.rsps uncore cache Snoop Responses Received : RspS event=0x5c,umask=2 01 Counts when a transaction with the opcode type RspS Snoop Response was received which indicates when a remote cache has data but is not forwarding it. It is a way to let the requesting socket know that it cannot allocate the data in E state. No data is sent with S RspS unc_cha_snoop_resp.rspsfwd uncore cache Snoop Responses Received : RspSFwd event=0x5c,umask=8 01 Counts when a a transaction with the opcode type RspSFwd Snoop Response was received which indicates a remote caching agent forwarded the data but held on to its current copy. This is common for data and code reads that hit in a remote socket in E (Exclusive) or F (Forward) state unc_cha_snoop_resp_local.rspsfwd uncore cache Snoop Responses Received Local : RspSFwd event=0x5d,umask=8 01 Snoop Responses Received Local : RspSFwd : Number of snoop responses received for a Local request : Filters for a snoop response of RspSFwd to local CA requests. This is returned when a remote caching agent forwards data but holds on to its currently copy. This is common for data and code reads that hit in a remote socket in E or F state unc_cha_stall0_no_txr_horz_crd_ad_ag0.tgr0 uncore cache Stall on No AD Agent0 Transgress Credits : For Transgress 0 event=0xd0,umask=1 01 Stall on No AD Agent0 Transgress Credits : For Transgress 0 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag0.tgr1 uncore cache Stall on No AD Agent0 Transgress Credits : For Transgress 1 event=0xd0,umask=2 01 Stall on No AD Agent0 Transgress Credits : For Transgress 1 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag0.tgr2 uncore cache Stall on No AD Agent0 Transgress Credits : For Transgress 2 event=0xd0,umask=4 01 Stall on No AD Agent0 Transgress Credits : For Transgress 2 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag0.tgr3 uncore cache Stall on No AD Agent0 Transgress Credits : For Transgress 3 event=0xd0,umask=8 01 Stall on No AD Agent0 Transgress Credits : For Transgress 3 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag0.tgr4 uncore cache Stall on No AD Agent0 Transgress Credits : For Transgress 4 event=0xd0,umask=0x10 01 Stall on No AD Agent0 Transgress Credits : For Transgress 4 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag0.tgr5 uncore cache Stall on No AD Agent0 Transgress Credits : For Transgress 5 event=0xd0,umask=0x20 01 Stall on No AD Agent0 Transgress Credits : For Transgress 5 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag0.tgr6 uncore cache Stall on No AD Agent0 Transgress Credits : For Transgress 6 event=0xd0,umask=0x40 01 Stall on No AD Agent0 Transgress Credits : For Transgress 6 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag0.tgr7 uncore cache Stall on No AD Agent0 Transgress Credits : For Transgress 7 event=0xd0,umask=0x80 01 Stall on No AD Agent0 Transgress Credits : For Transgress 7 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag1.tgr0 uncore cache Stall on No AD Agent1 Transgress Credits : For Transgress 0 event=0xd2,umask=1 01 Stall on No AD Agent1 Transgress Credits : For Transgress 0 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag1.tgr1 uncore cache Stall on No AD Agent1 Transgress Credits : For Transgress 1 event=0xd2,umask=2 01 Stall on No AD Agent1 Transgress Credits : For Transgress 1 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag1.tgr2 uncore cache Stall on No AD Agent1 Transgress Credits : For Transgress 2 event=0xd2,umask=4 01 Stall on No AD Agent1 Transgress Credits : For Transgress 2 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag1.tgr3 uncore cache Stall on No AD Agent1 Transgress Credits : For Transgress 3 event=0xd2,umask=8 01 Stall on No AD Agent1 Transgress Credits : For Transgress 3 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag1.tgr4 uncore cache Stall on No AD Agent1 Transgress Credits : For Transgress 4 event=0xd2,umask=0x10 01 Stall on No AD Agent1 Transgress Credits : For Transgress 4 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag1.tgr5 uncore cache Stall on No AD Agent1 Transgress Credits : For Transgress 5 event=0xd2,umask=0x20 01 Stall on No AD Agent1 Transgress Credits : For Transgress 5 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag1.tgr6 uncore cache Stall on No AD Agent1 Transgress Credits : For Transgress 6 event=0xd2,umask=0x40 01 Stall on No AD Agent1 Transgress Credits : For Transgress 6 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag1.tgr7 uncore cache Stall on No AD Agent1 Transgress Credits : For Transgress 7 event=0xd2,umask=0x80 01 Stall on No AD Agent1 Transgress Credits : For Transgress 7 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag0.tgr0 uncore cache Stall on No BL Agent0 Transgress Credits : For Transgress 0 event=0xd4,umask=1 01 Stall on No BL Agent0 Transgress Credits : For Transgress 0 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag0.tgr1 uncore cache Stall on No BL Agent0 Transgress Credits : For Transgress 1 event=0xd4,umask=2 01 Stall on No BL Agent0 Transgress Credits : For Transgress 1 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag0.tgr2 uncore cache Stall on No BL Agent0 Transgress Credits : For Transgress 2 event=0xd4,umask=4 01 Stall on No BL Agent0 Transgress Credits : For Transgress 2 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag0.tgr3 uncore cache Stall on No BL Agent0 Transgress Credits : For Transgress 3 event=0xd4,umask=8 01 Stall on No BL Agent0 Transgress Credits : For Transgress 3 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag0.tgr4 uncore cache Stall on No BL Agent0 Transgress Credits : For Transgress 4 event=0xd4,umask=0x10 01 Stall on No BL Agent0 Transgress Credits : For Transgress 4 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag0.tgr5 uncore cache Stall on No BL Agent0 Transgress Credits : For Transgress 5 event=0xd4,umask=0x20 01 Stall on No BL Agent0 Transgress Credits : For Transgress 5 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag0.tgr6 uncore cache Stall on No BL Agent0 Transgress Credits : For Transgress 6 event=0xd4,umask=0x40 01 Stall on No BL Agent0 Transgress Credits : For Transgress 6 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag0.tgr7 uncore cache Stall on No BL Agent0 Transgress Credits : For Transgress 7 event=0xd4,umask=0x80 01 Stall on No BL Agent0 Transgress Credits : For Transgress 7 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag1.tgr0 uncore cache Stall on No BL Agent1 Transgress Credits : For Transgress 0 event=0xd6,umask=1 01 Stall on No BL Agent1 Transgress Credits : For Transgress 0 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag1.tgr1 uncore cache Stall on No BL Agent1 Transgress Credits : For Transgress 1 event=0xd6,umask=2 01 Stall on No BL Agent1 Transgress Credits : For Transgress 1 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag1.tgr2 uncore cache Stall on No BL Agent1 Transgress Credits : For Transgress 2 event=0xd6,umask=4 01 Stall on No BL Agent1 Transgress Credits : For Transgress 2 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag1.tgr3 uncore cache Stall on No BL Agent1 Transgress Credits : For Transgress 3 event=0xd6,umask=8 01 Stall on No BL Agent1 Transgress Credits : For Transgress 3 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag1.tgr4 uncore cache Stall on No BL Agent1 Transgress Credits : For Transgress 4 event=0xd6,umask=0x10 01 Stall on No BL Agent1 Transgress Credits : For Transgress 4 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag1.tgr5 uncore cache Stall on No BL Agent1 Transgress Credits : For Transgress 5 event=0xd6,umask=0x20 01 Stall on No BL Agent1 Transgress Credits : For Transgress 5 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag1.tgr6 uncore cache Stall on No BL Agent1 Transgress Credits : For Transgress 6 event=0xd6,umask=0x40 01 Stall on No BL Agent1 Transgress Credits : For Transgress 6 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag1.tgr7 uncore cache Stall on No BL Agent1 Transgress Credits : For Transgress 7 event=0xd6,umask=0x80 01 Stall on No BL Agent1 Transgress Credits : For Transgress 7 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall1_no_txr_horz_crd_ad_ag0.tgr10 uncore cache Stall on No AD Agent0 Transgress Credits : For Transgress 10 event=0xd1,umask=4 01 Stall on No AD Agent0 Transgress Credits : For Transgress 10 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall1_no_txr_horz_crd_ad_ag0.tgr8 uncore cache Stall on No AD Agent0 Transgress Credits : For Transgress 8 event=0xd1,umask=1 01 Stall on No AD Agent0 Transgress Credits : For Transgress 8 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall1_no_txr_horz_crd_ad_ag0.tgr9 uncore cache Stall on No AD Agent0 Transgress Credits : For Transgress 9 event=0xd1,umask=2 01 Stall on No AD Agent0 Transgress Credits : For Transgress 9 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall1_no_txr_horz_crd_ad_ag1_1.tgr10 uncore cache Stall on No AD Agent1 Transgress Credits : For Transgress 10 event=0xd3,umask=4 01 Stall on No AD Agent1 Transgress Credits : For Transgress 10 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall1_no_txr_horz_crd_ad_ag1_1.tgr8 uncore cache Stall on No AD Agent1 Transgress Credits : For Transgress 8 event=0xd3,umask=1 01 Stall on No AD Agent1 Transgress Credits : For Transgress 8 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall1_no_txr_horz_crd_ad_ag1_1.tgr9 uncore cache Stall on No AD Agent1 Transgress Credits : For Transgress 9 event=0xd3,umask=2 01 Stall on No AD Agent1 Transgress Credits : For Transgress 9 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall1_no_txr_horz_crd_bl_ag0_1.tgr10 uncore cache Stall on No BL Agent0 Transgress Credits : For Transgress 10 event=0xd5,umask=4 01 Stall on No BL Agent0 Transgress Credits : For Transgress 10 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall1_no_txr_horz_crd_bl_ag0_1.tgr8 uncore cache Stall on No BL Agent0 Transgress Credits : For Transgress 8 event=0xd5,umask=1 01 Stall on No BL Agent0 Transgress Credits : For Transgress 8 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall1_no_txr_horz_crd_bl_ag0_1.tgr9 uncore cache Stall on No BL Agent0 Transgress Credits : For Transgress 9 event=0xd5,umask=2 01 Stall on No BL Agent0 Transgress Credits : For Transgress 9 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall1_no_txr_horz_crd_bl_ag1_1.tgr10 uncore cache Stall on No BL Agent1 Transgress Credits : For Transgress 10 event=0xd7,umask=4 01 Stall on No BL Agent1 Transgress Credits : For Transgress 10 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall1_no_txr_horz_crd_bl_ag1_1.tgr8 uncore cache Stall on No BL Agent1 Transgress Credits : For Transgress 8 event=0xd7,umask=1 01 Stall on No BL Agent1 Transgress Credits : For Transgress 8 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall1_no_txr_horz_crd_bl_ag1_1.tgr9 uncore cache Stall on No BL Agent1 Transgress Credits : For Transgress 9 event=0xd7,umask=2 01 Stall on No BL Agent1 Transgress Credits : For Transgress 9 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_tor_inserts.all uncore cache TOR Inserts : All event=0x35,umask=0xc001ffff 01 TOR Inserts : All : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ddr uncore cache TOR Inserts : DDR4 Access event=0x35 01 TOR Inserts : DDR4 Access : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ddr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.DDR event=0x35 11 unc_cha_tor_inserts.evict uncore cache TOR Inserts : SF/LLC Evictions event=0x35,umask=2 01 TOR Inserts : SF/LLC Evictions : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts. : TOR allocation occurred as a result of SF/LLC evictions (came from the ISMQ) unc_cha_tor_inserts.hit uncore cache TOR Inserts : Just Hits event=0x35 01 TOR Inserts : Just Hits : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia uncore cache TOR Inserts : All requests from iA Cores event=0x35,umask=0xc001ff01 01 TOR Inserts : All requests from iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_clflush uncore cache TOR Inserts : CLFlushes issued by iA Cores event=0x35,umask=0xc8c7ff01 01 TOR Inserts : CLFlushes issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_clflushopt uncore cache TOR Inserts : CLFlushOpts issued by iA Cores event=0x35,umask=0xc8d7ff01 01 TOR Inserts : CLFlushOpts issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_crd uncore cache TOR Inserts : CRDs issued by iA Cores event=0x35,umask=0xc80fff01 01 TOR Inserts : CRDs issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_drd uncore cache TOR Inserts : DRds issued by iA Cores event=0x35,umask=0xc817ff01 01 TOR Inserts : DRds issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_drd_opt uncore cache TOR Inserts : DRd_Opts issued by iA Cores event=0x35,umask=0xc827ff01 01 TOR Inserts : DRd_Opts issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_drd_opt_pref uncore cache TOR Inserts : DRd_Opt_Prefs issued by iA Cores event=0x35,umask=0xc8a7ff01 01 TOR Inserts : DRd_Opt_Prefs issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_drd_pref uncore cache TOR Inserts : DRd_Prefs issued by iA Cores event=0x35,umask=0xc897ff01 01 TOR Inserts : DRd_Prefs issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit uncore cache TOR Inserts : All requests from iA Cores that Hit the LLC event=0x35,umask=0xc001fd01 01 TOR Inserts : All requests from iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_crd uncore cache TOR Inserts : CRds issued by iA Cores that Hit the LLC event=0x35,umask=0xc80ffd01 01 TOR Inserts : CRds issued by iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_crd_pref uncore cache TOR Inserts : CRd_Prefs issued by iA Cores that hit the LLC event=0x35,umask=0xc88ffd01 01 TOR Inserts : CRd_Prefs issued by iA Cores that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_drd uncore cache TOR Inserts : DRds issued by iA Cores that Hit the LLC event=0x35,umask=0xc817fd01 01 TOR Inserts : DRds issued by iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_drd_opt uncore cache TOR Inserts : DRd_Opts issued by iA Cores that hit the LLC event=0x35,umask=0xc827fd01 01 TOR Inserts : DRd_Opts issued by iA Cores that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_drd_opt_pref uncore cache TOR Inserts : DRd_Opt_Prefs issued by iA Cores that hit the LLC event=0x35,umask=0xc8a7fd01 01 TOR Inserts : DRd_Opt_Prefs issued by iA Cores that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_drd_pref uncore cache TOR Inserts : DRd_Prefs issued by iA Cores that Hit the LLC event=0x35,umask=0xc897fd01 01 TOR Inserts : DRd_Prefs issued by iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_itom uncore cache TOR Inserts : ItoMs issued by iA Cores that Hit LLC event=0x35,umask=0xcc47fd01 01 TOR Inserts : ItoMs issued by iA Cores that Hit LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_llcprefcode uncore cache TOR Inserts : LLCPrefCode issued by iA Cores that hit the LLC event=0x35,umask=0xcccffd01 01 TOR Inserts : LLCPrefCode issued by iA Cores that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_llcprefcrd uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_HIT_LLCPREFCODE event=0x35,umask=0xcccffd01 11 unc_cha_tor_inserts.ia_hit_llcprefdata uncore cache TOR Inserts : LLCPrefData issued by iA Cores that hit the LLC event=0x35,umask=0xccd7fd01 01 TOR Inserts : LLCPrefData issued by iA Cores that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_llcprefdrd uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_HIT_LLCPREFDATA event=0x35,umask=0xccd7fd01 11 unc_cha_tor_inserts.ia_hit_llcprefrfo uncore cache TOR Inserts : LLCPrefRFO issued by iA Cores that hit the LLC event=0x35,umask=0xccc7fd01 01 TOR Inserts : LLCPrefRFO issued by iA Cores that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_rfo uncore cache TOR Inserts : RFOs issued by iA Cores that Hit the LLC event=0x35,umask=0xc807fd01 01 TOR Inserts : RFOs issued by iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_rfo_pref uncore cache TOR Inserts : RFO_Prefs issued by iA Cores that Hit the LLC event=0x35,umask=0xc887fd01 01 TOR Inserts : RFO_Prefs issued by iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_specitom uncore cache TOR Inserts : SpecItoMs issued by iA Cores that hit in the LLC event=0x35,umask=0xcc57fd01 01 TOR Inserts : SpecItoMs issued by iA Cores that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_itom uncore cache TOR Inserts : ItoMs issued by iA Cores event=0x35,umask=0xcc47ff01 01 TOR Inserts : ItoMs issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_itomcachenear uncore cache TOR Inserts : ItoMCacheNears issued by iA Cores event=0x35,umask=0xcd47ff01 01 TOR Inserts : ItoMCacheNears issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_llcprefcode uncore cache TOR Inserts : LLCPrefCode issued by iA Cores event=0x35,umask=0xcccfff01 01 TOR Inserts : LLCPrefCode issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_llcprefdata uncore cache TOR Inserts : LLCPrefData issued by iA Cores event=0x35,umask=0xccd7ff01 01 TOR Inserts : LLCPrefData issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_llcprefrfo uncore cache TOR Inserts : LLCPrefRFO issued by iA Cores event=0x35,umask=0xccc7ff01 01 TOR Inserts : LLCPrefRFO issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss uncore cache TOR Inserts : All requests from iA Cores that Missed the LLC event=0x35,umask=0xc001fe01 01 TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_crd uncore cache TOR Inserts : CRds issued by iA Cores that Missed the LLC event=0x35,umask=0xc80ffe01 01 TOR Inserts : CRds issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_crd_local uncore cache TOR Inserts : CRd issued by iA Cores that Missed the LLC - HOMed locally event=0x35,umask=0xc80efe01 01 TOR Inserts : CRd issued by iA Cores that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_crd_pref uncore cache TOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC event=0x35,umask=0xc88ffe01 01 TOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_crd_pref_local uncore cache TOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed locally event=0x35,umask=0xc88efe01 01 TOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_crd_pref_remote uncore cache TOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed remotely event=0x35,umask=0xc88f7e01 01 TOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_crd_remote uncore cache TOR Inserts : CRd issued by iA Cores that Missed the LLC - HOMed remotely event=0x35,umask=0xc80f7e01 01 TOR Inserts : CRd issued by iA Cores that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd uncore cache TOR Inserts : DRds issued by iA Cores that Missed the LLC event=0x35,umask=0xc817fe01 01 TOR Inserts : DRds issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_ddr uncore cache TOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC event=0x35,umask=0xc8178601 01 TOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_local uncore cache TOR Inserts : DRds issued by iA Cores that Missed the LLC - HOMed locally event=0x35,umask=0xc816fe01 01 TOR Inserts : DRds issued by iA Cores that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_local_ddr uncore cache TOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally event=0x35,umask=0xc8168601 01 TOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_local_pmm uncore cache TOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally event=0x35,umask=0xc8168a01 01 TOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_opt uncore cache TOR Inserts : DRd_Opt issued by iA Cores that missed the LLC event=0x35,umask=0xc827fe01 01 TOR Inserts : DRd_Opt issued by iA Cores that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_opt_pref uncore cache TOR Inserts : DRd_Opt_Prefs issued by iA Cores that missed the LLC event=0x35,umask=0xc8a7fe01 01 TOR Inserts : DRd_Opt_Prefs issued by iA Cores that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pmm uncore cache TOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC event=0x35,umask=0xc8178a01 01 TOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pref uncore cache TOR Inserts : DRd_Prefs issued by iA Cores that Missed the LLC event=0x35,umask=0xc897fe01 01 TOR Inserts : DRd_Prefs issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pref_ddr uncore cache TOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC event=0x35,umask=0xc8978601 01 TOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pref_local uncore cache TOR Inserts; DRd Pref misses from local IA event=0x35,umask=0xc896fe01 01 TOR Inserts; Data read prefetch from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_drd_pref_local_ddr uncore cache TOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally event=0x35,umask=0xc8968601 01 TOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pref_local_pmm uncore cache TOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally event=0x35,umask=0xc8968a01 01 TOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pref_pmm uncore cache TOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC event=0x35,umask=0xc8978a01 01 TOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pref_remote uncore cache TOR Inserts; DRd Pref misses from local IA event=0x35,umask=0xc8977e01 01 TOR Inserts; Data read prefetch from remote IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_drd_pref_remote_ddr uncore cache TOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely event=0x35,umask=0xc8970601 01 TOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pref_remote_pmm uncore cache TOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely event=0x35,umask=0xc8970a01 01 TOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_remote uncore cache TOR Inserts : DRds issued by iA Cores that Missed the LLC - HOMed remotely event=0x35,umask=0xc8177e01 01 TOR Inserts : DRds issued by iA Cores that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_remote_ddr uncore cache TOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely event=0x35,umask=0xc8170601 01 TOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_remote_pmm uncore cache TOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely event=0x35,umask=0xc8170a01 01 TOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_full_streaming_wr uncore cache TOR Inserts; WCiLF misses from local IA event=0x35,umask=0xc867fe01 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_full_streaming_wr_ddr uncore cache TOR Inserts; WCiLF misses from local IA event=0x35,umask=0xc8678601 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_full_streaming_wr_dram uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_MISS_WCILF_DDR event=0x35,umask=0xc8678601 11 unc_cha_tor_inserts.ia_miss_full_streaming_wr_local_ddr uncore cache TOR Inserts; WCiLF misses from local IA event=0x35,umask=0xc8668601 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_full_streaming_wr_local_dram uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_MISS_LOCAL_WCILF_DDR event=0x35,umask=0xc8668601 11 unc_cha_tor_inserts.ia_miss_full_streaming_wr_local_pmm uncore cache TOR Inserts; WCiLF misses from local IA event=0x35,umask=0xc8668a01 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_full_streaming_wr_pmm uncore cache TOR Inserts; WCiLF misses from local IA event=0x35,umask=0xc8678a01 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_full_streaming_wr_remote_ddr uncore cache TOR Inserts; WCiLF misses from local IA event=0x35,umask=0xc8670601 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_full_streaming_wr_remote_dram uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_MISS_REMOTE_WCILF_DDR event=0x35,umask=0xc8670601 11 unc_cha_tor_inserts.ia_miss_full_streaming_wr_remote_pmm uncore cache TOR Inserts; WCiLF misses from local IA event=0x35,umask=0xc8670a01 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_itom uncore cache TOR Inserts : ItoMs issued by iA Cores that Missed LLC event=0x35,umask=0xcc47fe01 01 TOR Inserts : ItoMs issued by iA Cores that Missed LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_llcprefcode uncore cache TOR Inserts : LLCPrefCode issued by iA Cores that missed the LLC event=0x35,umask=0xcccffe01 01 TOR Inserts : LLCPrefCode issued by iA Cores that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_llcprefdata uncore cache TOR Inserts : LLCPrefData issued by iA Cores that missed the LLC event=0x35,umask=0xccd7fe01 01 TOR Inserts : LLCPrefData issued by iA Cores that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_llcprefrfo uncore cache TOR Inserts : LLCPrefRFO issued by iA Cores that missed the LLC event=0x35,umask=0xccc7fe01 01 TOR Inserts : LLCPrefRFO issued by iA Cores that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_local_wcilf_ddr uncore cache TOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed locally event=0x35,umask=0xc8668601 01 TOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_local_wcilf_pmm uncore cache TOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed locally event=0x35,umask=0xc8668a01 01 TOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_local_wcil_ddr uncore cache TOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed locally event=0x35,umask=0xc86e8601 01 TOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_local_wcil_pmm uncore cache TOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed locally event=0x35,umask=0xc86e8a01 01 TOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_partial_streaming_wr uncore cache TOR Inserts; WCiL misses from local IA event=0x35,umask=0xc86ffe01 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_partial_streaming_wr_ddr uncore cache TOR Inserts; WCiL misses from local IA event=0x35,umask=0xc86f8601 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_partial_streaming_wr_dram uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_MISS_WCIL_DDR event=0x35,umask=0xc86f8601 11 unc_cha_tor_inserts.ia_miss_partial_streaming_wr_local_ddr uncore cache TOR Inserts; WCiL misses from local IA event=0x35,umask=0xc86e8601 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_partial_streaming_wr_local_dram uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_MISS_LOCAL_WCIL_DDR event=0x35,umask=0xc86e8601 11 unc_cha_tor_inserts.ia_miss_partial_streaming_wr_local_pmm uncore cache TOR Inserts; WCiL misses from local IA event=0x35,umask=0xc86e8a01 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_partial_streaming_wr_pmm uncore cache TOR Inserts; WCiL misses from local IA event=0x35,umask=0xc86f8a01 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_partial_streaming_wr_remote_ddr uncore cache TOR Inserts; WCiL misses from local IA event=0x35,umask=0xc86f0601 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_partial_streaming_wr_remote_dram uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_MISS_REMOTE_WCIL_DDR event=0x35,umask=0xc86f0601 11 unc_cha_tor_inserts.ia_miss_partial_streaming_wr_remote_pmm uncore cache TOR Inserts; WCiL misses from local IA event=0x35,umask=0xc86f0a01 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_remote_wcilf_ddr uncore cache TOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely event=0x35,umask=0xc8670601 01 TOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_remote_wcilf_pmm uncore cache TOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed remote memory event=0x35,umask=0xc8670a01 01 TOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_remote_wcil_ddr uncore cache TOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely event=0x35,umask=0xc86f0601 01 TOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_remote_wcil_pmm uncore cache TOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely event=0x35,umask=0xc86f0a01 01 TOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_rfo uncore cache TOR Inserts : RFOs issued by iA Cores that Missed the LLC event=0x35,umask=0xc807fe01 01 TOR Inserts : RFOs issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_rfo_local uncore cache TOR Inserts : RFOs issued by iA Cores that Missed the LLC - HOMed locally event=0x35,umask=0xc806fe01 01 TOR Inserts : RFOs issued by iA Cores that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_rfo_pref uncore cache TOR Inserts : RFO_Prefs issued by iA Cores that Missed the LLC event=0x35,umask=0xc887fe01 01 TOR Inserts : RFO_Prefs issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_rfo_pref_local uncore cache TOR Inserts : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed locally event=0x35,umask=0xc886fe01 01 TOR Inserts : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_rfo_pref_remote uncore cache TOR Inserts : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed remotely event=0x35,umask=0xc8877e01 01 TOR Inserts : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_rfo_remote uncore cache TOR Inserts : RFOs issued by iA Cores that Missed the LLC - HOMed remotely event=0x35,umask=0xc8077e01 01 TOR Inserts : RFOs issued by iA Cores that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_specitom uncore cache TOR Inserts : SpecItoMs issued by iA Cores that missed the LLC event=0x35,umask=0xcc57fe01 01 TOR Inserts : SpecItoMs issued by iA Cores that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_ucrdf uncore cache TOR Inserts : UCRdFs issued by iA Cores that Missed LLC event=0x35,umask=0xc877de01 01 TOR Inserts : UCRdFs issued by iA Cores that Missed LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wcil uncore cache TOR Inserts : WCiLs issued by iA Cores that Missed the LLC event=0x35,umask=0xc86ffe01 01 TOR Inserts : WCiLs issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wcilf uncore cache TOR Inserts : WCiLF issued by iA Cores that Missed the LLC event=0x35,umask=0xc867fe01 01 TOR Inserts : WCiLF issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wcilf_ddr uncore cache TOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC event=0x35,umask=0xc8678601 01 TOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wcilf_pmm uncore cache TOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC event=0x35,umask=0xc8678a01 01 TOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wcil_ddr uncore cache TOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC event=0x35,umask=0xc86f8601 01 TOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wcil_pmm uncore cache TOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC event=0x35,umask=0xc86f8a01 01 TOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wil uncore cache TOR Inserts : WiLs issued by iA Cores that Missed LLC event=0x35,umask=0xc87fde01 01 TOR Inserts : WiLs issued by iA Cores that Missed LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_rfo uncore cache TOR Inserts : RFOs issued by iA Cores event=0x35,umask=0xc807ff01 01 TOR Inserts : RFOs issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_rfo_pref uncore cache TOR Inserts : RFO_Prefs issued by iA Cores event=0x35,umask=0xc887ff01 01 TOR Inserts : RFO_Prefs issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_specitom uncore cache TOR Inserts : SpecItoMs issued by iA Cores event=0x35,umask=0xcc57ff01 01 TOR Inserts : SpecItoMs issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_wbeftoi uncore cache TOR Inserts : WBEFtoIs issued by an IA Core. Non Modified Write Backs event=0x35,umask=0xcc37ff01 01 WbEFtoIs issued by iA Cores . (Non Modified Write Backs) :Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_wbmtoe uncore cache TOR Inserts : WBMtoEs issued by an IA Core. Non Modified Write Backs event=0x35,umask=0xcc2fff01 01 WbMtoEs issued by iA Cores . (Non Modified Write Backs) :Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_wbstoi uncore cache TOR Inserts : WBStoIs issued by an IA Core. Non Modified Write Backs event=0x35,umask=0xcc67ff01 01 WbStoIs issued by iA Cores . (Non Modified Write Backs) :Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_wcil uncore cache TOR Inserts : WCiLs issued by iA Cores event=0x35,umask=0xc86fff01 01 TOR Inserts : WCiLs issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_wcilf uncore cache TOR Inserts : WCiLF issued by iA Cores event=0x35,umask=0xc867ff01 01 TOR Inserts : WCiLF issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io uncore cache TOR Inserts : All requests from IO Devices event=0x35,umask=0xc001ff04 01 TOR Inserts : All requests from IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_clflush uncore cache TOR Inserts : CLFlushes issued by IO Devices event=0x35,umask=0xc8c3ff04 01 TOR Inserts : CLFlushes issued by IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_hit uncore cache TOR Inserts : All requests from IO Devices that hit the LLC event=0x35,umask=0xc001fd04 01 TOR Inserts : All requests from IO Devices that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_hit_itom uncore cache TOR Inserts : ItoMs issued by IO Devices that Hit the LLC event=0x35,umask=0xcc43fd04 01 TOR Inserts : ItoMs issued by IO Devices that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_hit_pcirdcur uncore cache TOR Inserts : PCIRdCurs issued by IO Devices that hit the LLC event=0x35,umask=0xc8f3fd04 01 TOR Inserts : PCIRdCurs issued by IO Devices that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_hit_rfo uncore cache TOR Inserts : RFOs issued by IO Devices that hit the LLC event=0x35,umask=0xc803fd04 01 TOR Inserts : RFOs issued by IO Devices that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_itom uncore cache TOR Inserts : ItoMs issued by IO Devices event=0x35,umask=0xcc43ff04 01 TOR Inserts : ItoMs issued by IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_itomcachenear uncore cache TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices event=0x35,umask=0xcd43ff04 01 TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_itomcachenear_local uncore cache TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices to locally HOMed memory event=0x35,umask=0xcd42ff04 01 TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_itomcachenear_remote uncore cache TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices to remotely HOMed memory event=0x35,umask=0xcd437f04 01 TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_itom_local uncore cache TOR Inserts : ItoMs issued by IO Devices to locally HOMed memory event=0x35,umask=0xcc42ff04 01 TOR Inserts : ItoMs issued by IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_itom_remote uncore cache TOR Inserts : ItoMs issued by IO Devices to remotely HOMed memory event=0x35,umask=0xcc437f04 01 TOR Inserts : ItoMs issued by IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_miss uncore cache TOR Inserts : All requests from IO Devices that missed the LLC event=0x35,umask=0xc001fe04 01 TOR Inserts : All requests from IO Devices that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_miss_itom uncore cache TOR Inserts : ItoMs issued by IO Devices that missed the LLC event=0x35,umask=0xcc43fe04 01 TOR Inserts : ItoMs issued by IO Devices that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_miss_pcirdcur uncore cache TOR Inserts : PCIRdCurs issued by IO Devices that missed the LLC event=0x35,umask=0xc8f3fe04 01 TOR Inserts : PCIRdCurs issued by IO Devices that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_miss_rfo uncore cache TOR Inserts : RFOs issued by IO Devices that missed the LLC event=0x35,umask=0xc803fe04 01 TOR Inserts : RFOs issued by IO Devices that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_pcirdcur uncore cache TOR Inserts : PCIRdCurs issued by IO Devices event=0x35,umask=0xc8f3ff04 01 TOR Inserts : PCIRdCurs issued by IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_pcirdcur_local uncore cache PCIRDCUR (read) transactions from an IO device that addresses memory on the local socket event=0x35,umask=0xc8f2ff04 01 TOR Inserts : PCIRdCurs issued by IO Devices and targets local memory : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_pcirdcur_remote uncore cache PCIRDCUR (read) transactions from an IO device that addresses memory on a remote socket event=0x35,umask=0xc8f37f04 01 TOR Inserts : PCIRdCurs issued by IO Devices and targets remote memory : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_rfo uncore cache TOR Inserts : RFOs issued by IO Devices event=0x35,umask=0xc803ff04 01 TOR Inserts : RFOs issued by IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_wbmtoi uncore cache TOR Inserts : WbMtoIs issued by IO Devices event=0x35,umask=0xcc23ff04 01 TOR Inserts : WbMtoIs issued by IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ipq uncore cache TOR Inserts : IPQ event=0x35,umask=8 01 TOR Inserts : IPQ : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.irq_ia uncore cache TOR Inserts : IRQ - iA event=0x35,umask=1 01 TOR Inserts : IRQ - iA : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts. : From an iA Core unc_cha_tor_inserts.irq_non_ia uncore cache TOR Inserts : IRQ - Non iA event=0x35,umask=0x10 01 TOR Inserts : IRQ - Non iA : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.isoc uncore cache TOR Inserts : Just ISOC event=0x35 01 TOR Inserts : Just ISOC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.local_tgt uncore cache TOR Inserts : Just Local Targets event=0x35 01 TOR Inserts : Just Local Targets : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.loc_all uncore cache TOR Inserts : All from Local iA and IO event=0x35,umask=0xc000ff05 01 TOR Inserts : All from Local iA and IO : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts. : All locally initiated requests unc_cha_tor_inserts.loc_ia uncore cache TOR Inserts : All from Local iA event=0x35,umask=0xc000ff01 01 TOR Inserts : All from Local iA : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts. : All locally initiated requests from iA Cores unc_cha_tor_inserts.loc_io uncore cache TOR Inserts : All from Local IO event=0x35,umask=0xc000ff04 01 TOR Inserts : All from Local IO : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts. : All locally generated IO traffic unc_cha_tor_inserts.match_opc uncore cache TOR Inserts : Match the Opcode in b[29:19] of the extended umask field event=0x35 01 TOR Inserts : Match the Opcode in b[29:19] of the extended umask field : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.miss uncore cache TOR Inserts : Just Misses event=0x35 01 TOR Inserts : Just Misses : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.mmcfg uncore cache TOR Inserts : MMCFG Access event=0x35 01 TOR Inserts : MMCFG Access : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.nearmem uncore cache TOR Inserts : Just NearMem event=0x35 01 TOR Inserts : Just NearMem : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.noncoh uncore cache TOR Inserts : Just NonCoherent event=0x35 01 TOR Inserts : Just NonCoherent : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.not_nearmem uncore cache TOR Inserts : Just NotNearMem event=0x35 01 TOR Inserts : Just NotNearMem : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.pmm uncore cache TOR Inserts : PMM Access event=0x35 01 TOR Inserts : PMM Access : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.premorph_opc uncore cache TOR Inserts : Match the PreMorphed Opcode in b[29:19] of the extended umask field event=0x35 01 TOR Inserts : Match the PreMorphed Opcode in b[29:19] of the extended umask field : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.prq_iosf uncore cache TOR Inserts : PRQ - IOSF event=0x35,umask=4 01 TOR Inserts : PRQ - IOSF : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts. : From a PCIe Device unc_cha_tor_inserts.prq_non_iosf uncore cache TOR Inserts : PRQ - Non IOSF event=0x35,umask=0x20 01 TOR Inserts : PRQ - Non IOSF : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.remote_tgt uncore cache TOR Inserts : Just Remote Targets event=0x35 01 TOR Inserts : Just Remote Targets : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.rrq uncore cache TOR Inserts : RRQ event=0x35,umask=0x40 01 TOR Inserts : RRQ : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.wbq uncore cache TOR Inserts : WBQ event=0x35,umask=0x80 01 TOR Inserts : WBQ : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ddr uncore cache TOR Occupancy : DDR4 Access event=0x36 01 TOR Occupancy : DDR4 Access : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.evict uncore cache TOR Occupancy : SF/LLC Evictions event=0x36,umask=2 01 TOR Occupancy : SF/LLC Evictions : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts. : TOR allocation occurred as a result of SF/LLC evictions (came from the ISMQ) unc_cha_tor_occupancy.hit uncore cache TOR Occupancy : Just Hits event=0x36 01 TOR Occupancy : Just Hits : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia uncore cache TOR Occupancy : All requests from iA Cores event=0x36,umask=0xc001ff01 01 TOR Occupancy : All requests from iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_crd uncore cache TOR Occupancy : CRDs issued by iA Cores event=0x36,umask=0xc80fff01 01 TOR Occupancy : CRDs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_drd uncore cache TOR Occupancy : DRds issued by iA Cores event=0x36,umask=0xc817ff01 01 TOR Occupancy : DRds issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_drd_opt uncore cache TOR Occupancy : DRd_Opts issued by iA Cores event=0x36,umask=0xc827ff01 01 TOR Occupancy : DRd_Opts issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_drd_opt_pref uncore cache TOR Occupancy : DRd_Opt_Prefs issued by iA Cores event=0x36,umask=0xc8a7ff01 01 TOR Occupancy : DRd_Opt_Prefs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_drd_pref uncore cache TOR Occupancy : DRd_Prefs issued by iA Cores event=0x36,umask=0xc897ff01 01 TOR Occupancy : DRd_Prefs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit uncore cache TOR Occupancy : All requests from iA Cores that Hit the LLC event=0x36,umask=0xc001fd01 01 TOR Occupancy : All requests from iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_crd uncore cache TOR Occupancy : CRds issued by iA Cores that Hit the LLC event=0x36,umask=0xc80ffd01 01 TOR Occupancy : CRds issued by iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_crd_pref uncore cache TOR Occupancy : CRd_Prefs issued by iA Cores that hit the LLC event=0x36,umask=0xc88ffd01 01 TOR Occupancy : CRd_Prefs issued by iA Cores that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_drd uncore cache TOR Occupancy : DRds issued by iA Cores that Hit the LLC event=0x36,umask=0xc817fd01 01 TOR Occupancy : DRds issued by iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_drd_opt uncore cache TOR Occupancy : DRd_Opts issued by iA Cores that hit the LLC event=0x36,umask=0xc827fd01 01 TOR Occupancy : DRd_Opts issued by iA Cores that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_drd_opt_pref uncore cache TOR Occupancy : DRd_Opt_Prefs issued by iA Cores that hit the LLC event=0x36,umask=0xc8a7fd01 01 TOR Occupancy : DRd_Opt_Prefs issued by iA Cores that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_drd_pref uncore cache TOR Occupancy : DRd_Prefs issued by iA Cores that Hit the LLC event=0x36,umask=0xc897fd01 01 TOR Occupancy : DRd_Prefs issued by iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_llcprefcode uncore cache TOR Occupancy : LLCPrefCode issued by iA Cores that hit the LLC event=0x36,umask=0xcccffd01 01 TOR Occupancy : LLCPrefCode issued by iA Cores that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_llcprefdata uncore cache TOR Occupancy : LLCPrefData issued by iA Cores that hit the LLC event=0x36,umask=0xccd7fd01 01 TOR Occupancy : LLCPrefData issued by iA Cores that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_llcprefrfo uncore cache TOR Occupancy : LLCPrefRFO issued by iA Cores that hit the LLC event=0x36,umask=0xccc7fd01 01 TOR Occupancy : LLCPrefRFO issued by iA Cores that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_rfo uncore cache TOR Occupancy : RFOs issued by iA Cores that Hit the LLC event=0x36,umask=0xc807fd01 01 TOR Occupancy : RFOs issued by iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_rfo_pref uncore cache TOR Occupancy : RFO_Prefs issued by iA Cores that Hit the LLC event=0x36,umask=0xc887fd01 01 TOR Occupancy : RFO_Prefs issued by iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_llcprefcode uncore cache TOR Occupancy : LLCPrefCode issued by iA Cores event=0x36,umask=0xcccfff01 01 TOR Occupancy : LLCPrefCode issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_llcprefdata uncore cache TOR Occupancy : LLCPrefData issued by iA Cores event=0x36,umask=0xccd7ff01 01 TOR Occupancy : LLCPrefData issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_llcprefrfo uncore cache TOR Occupancy : LLCPrefRFO issued by iA Cores event=0x36,umask=0xccc7ff01 01 TOR Occupancy : LLCPrefRFO issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss uncore cache TOR Occupancy : All requests from iA Cores that Missed the LLC event=0x36,umask=0xc001fe01 01 TOR Occupancy : All requests from iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_crd uncore cache TOR Occupancy : CRds issued by iA Cores that Missed the LLC event=0x36,umask=0xc80ffe01 01 TOR Occupancy : CRds issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_crd_pref uncore cache TOR Occupancy : CRd_Prefs issued by iA Cores that Missed the LLC event=0x36,umask=0xc88ffe01 01 TOR Occupancy : CRd_Prefs issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd uncore cache TOR Occupancy : DRds issued by iA Cores that Missed the LLC event=0x36,umask=0xc817fe01 01 TOR Occupancy : DRds issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_ddr uncore cache TOR Occupancy : DRds issued by iA Cores targeting DDR Mem that Missed the LLC event=0x36,umask=0xc8178601 01 TOR Occupancy : DRds issued by iA Cores targeting DDR Mem that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_local uncore cache TOR Occupancy : DRds issued by iA Cores that Missed the LLC - HOMed locally event=0x36,umask=0xc816fe01 01 TOR Occupancy : DRds issued by iA Cores that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_opt uncore cache TOR Occupancy : DRd_Opt issued by iA Cores that missed the LLC event=0x36,umask=0xc827fe01 01 TOR Occupancy : DRd_Opt issued by iA Cores that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_opt_pref uncore cache TOR Occupancy : DRd_Opt_Prefs issued by iA Cores that missed the LLC event=0x36,umask=0xc8a7fe01 01 TOR Occupancy : DRd_Opt_Prefs issued by iA Cores that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_pmm uncore cache TOR Occupancy : DRds issued by iA Cores targeting PMM Mem that Missed the LLC event=0x36,umask=0xc8178a01 01 TOR Occupancy : DRds issued by iA Cores targeting PMM Mem that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_pref uncore cache TOR Occupancy : DRd_Prefs issued by iA Cores that Missed the LLC event=0x36,umask=0xc897fe01 01 TOR Occupancy : DRd_Prefs issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_remote uncore cache TOR Occupancy : DRds issued by iA Cores that Missed the LLC - HOMed remotely event=0x36,umask=0xc8177e01 01 TOR Occupancy : DRds issued by iA Cores that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_full_streaming_wr uncore cache TOR Occupancy; WCiLF misses from local IA event=0x36,umask=0xc867fe01 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_full_streaming_wr_ddr uncore cache TOR Occupancy; WCiLF misses from local IA event=0x36,umask=0xc8678601 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_full_streaming_wr_local_ddr uncore cache TOR Occupancy; WCiLF misses from local IA event=0x36,umask=0xc8668601 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_full_streaming_wr_local_pmm uncore cache TOR Occupancy; WCiLF misses from local IA event=0x36,umask=0xc8668a01 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_full_streaming_wr_pmm uncore cache TOR Occupancy; WCiLF misses from local IA event=0x36,umask=0xc8678a01 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_full_streaming_wr_remote_ddr uncore cache TOR Occupancy; WCiLF misses from local IA event=0x36,umask=0xc8670601 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_full_streaming_wr_remote_pmm uncore cache TOR Occupancy; WCiLF misses from local IA event=0x36,umask=0xc8670a01 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_llcprefcode uncore cache TOR Occupancy : LLCPrefCode issued by iA Cores that missed the LLC event=0x36,umask=0xcccffe01 01 TOR Occupancy : LLCPrefCode issued by iA Cores that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_llcprefdata uncore cache TOR Occupancy : LLCPrefData issued by iA Cores that missed the LLC event=0x36,umask=0xccd7fe01 01 TOR Occupancy : LLCPrefData issued by iA Cores that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_llcprefrfo uncore cache TOR Occupancy : LLCPrefRFO issued by iA Cores that missed the LLC event=0x36,umask=0xccc7fe01 01 TOR Occupancy : LLCPrefRFO issued by iA Cores that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_partial_streaming_wr uncore cache TOR Occupancy; WCiL misses from local IA event=0x36,umask=0xc86ffe01 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_partial_streaming_wr_ddr uncore cache TOR Occupancy; WCiL misses from local IA event=0x36,umask=0xc86f8601 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_partial_streaming_wr_local_ddr uncore cache TOR Occupancy; WCiL misses from local IA event=0x36,umask=0xc86e8601 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_partial_streaming_wr_local_pmm uncore cache TOR Occupancy; WCiL misses from local IA event=0x36,umask=0xc86e8a01 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_partial_streaming_wr_pmm uncore cache TOR Occupancy; WCiL misses from local IA event=0x36,umask=0xc86f8a01 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_partial_streaming_wr_remote_ddr uncore cache TOR Occupancy; WCiL misses from local IA event=0x36,umask=0xc86f0601 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_partial_streaming_wr_remote_pmm uncore cache TOR Occupancy; WCiL misses from local IA event=0x36,umask=0xc86f0a01 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_rfo uncore cache TOR Occupancy : RFOs issued by iA Cores that Missed the LLC event=0x36,umask=0xc807fe01 01 TOR Occupancy : RFOs issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_rfo_local uncore cache TOR Occupancy : RFOs issued by iA Cores that Missed the LLC - HOMed locally event=0x36,umask=0xc806fe01 01 TOR Occupancy : RFOs issued by iA Cores that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_rfo_pref uncore cache TOR Occupancy : RFO_Prefs issued by iA Cores that Missed the LLC event=0x36,umask=0xc887fe01 01 TOR Occupancy : RFO_Prefs issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_rfo_pref_local uncore cache TOR Occupancy : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed locally event=0x36,umask=0xc886fe01 01 TOR Occupancy : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_rfo_pref_remote uncore cache TOR Occupancy : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed remotely event=0x36,umask=0xc8877e01 01 TOR Occupancy : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_rfo_remote uncore cache TOR Occupancy : RFOs issued by iA Cores that Missed the LLC - HOMed remotely event=0x36,umask=0xc8077e01 01 TOR Occupancy : RFOs issued by iA Cores that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_specitom uncore cache TOR Occupancy : SpecItoMs issued by iA Cores that missed the LLC event=0x36,umask=0xcc57fe01 01 TOR Occupancy : SpecItoMs issued by iA Cores that missed the LLC: For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_rfo uncore cache TOR Occupancy : RFOs issued by iA Cores event=0x36,umask=0xc807ff01 01 TOR Occupancy : RFOs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_rfo_pref uncore cache TOR Occupancy : RFO_Prefs issued by iA Cores event=0x36,umask=0xc887ff01 01 TOR Occupancy : RFO_Prefs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io uncore cache TOR Occupancy : All requests from IO Devices event=0x36,umask=0xc001ff04 01 TOR Occupancy : All requests from IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_hit uncore cache TOR Occupancy : All requests from IO Devices that hit the LLC event=0x36,umask=0xc001fd04 01 TOR Occupancy : All requests from IO Devices that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_hit_itom uncore cache TOR Occupancy : ItoMs issued by IO Devices that Hit the LLC event=0x36,umask=0xcc43fd04 01 TOR Occupancy : ItoMs issued by IO Devices that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_hit_pcirdcur uncore cache TOR Occupancy : PCIRdCurs issued by IO Devices that hit the LLC event=0x36,umask=0xc8f3fd04 01 TOR Occupancy : PCIRdCurs issued by IO Devices that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_hit_rfo uncore cache TOR Occupancy : RFOs issued by IO Devices that hit the LLC event=0x36,umask=0xc803fd04 01 TOR Occupancy : RFOs issued by IO Devices that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_itom uncore cache TOR Occupancy : ItoMs issued by IO Devices event=0x36,umask=0xcc43ff04 01 TOR Occupancy : ItoMs issued by IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_miss uncore cache TOR Occupancy : All requests from IO Devices that missed the LLC event=0x36,umask=0xc001fe04 01 TOR Occupancy : All requests from IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_miss_itom uncore cache TOR Occupancy : ItoMs issued by IO Devices that missed the LLC event=0x36,umask=0xcc43fe04 01 TOR Occupancy : ItoMs issued by IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_miss_pcirdcur uncore cache TOR Occupancy : PCIRdCurs issued by IO Devices that missed the LLC event=0x36,umask=0xc8f3fe04 01 TOR Occupancy : PCIRdCurs issued by IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_miss_rfo uncore cache TOR Occupancy : RFOs issued by IO Devices that missed the LLC event=0x36,umask=0xc803fe04 01 TOR Occupancy : RFOs issued by IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_pcirdcur uncore cache TOR Occupancy : PCIRdCurs issued by IO Devices event=0x36,umask=0xc8f3ff04 01 TOR Occupancy : PCIRdCurs issued by IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_rfo uncore cache TOR Occupancy : RFOs issued by IO Devices event=0x36,umask=0xc803ff04 01 TOR Occupancy : RFOs issued by IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ipq uncore cache TOR Occupancy : IPQ event=0x36,umask=8 01 TOR Occupancy : IPQ : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.irq_ia uncore cache TOR Occupancy : IRQ - iA event=0x36,umask=1 01 TOR Occupancy : IRQ - iA : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts. : From an iA Core unc_cha_tor_occupancy.irq_non_ia uncore cache TOR Occupancy : IRQ - Non iA event=0x36,umask=0x10 01 TOR Occupancy : IRQ - Non iA : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.isoc uncore cache TOR Occupancy : Just ISOC event=0x36 01 TOR Occupancy : Just ISOC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.local_tgt uncore cache TOR Occupancy : Just Local Targets event=0x36 01 TOR Occupancy : Just Local Targets : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.loc_all uncore cache TOR Occupancy : All from Local iA and IO event=0x36,umask=0xc000ff05 01 TOR Occupancy : All from Local iA and IO : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts. : All locally initiated requests unc_cha_tor_occupancy.loc_ia uncore cache TOR Occupancy : All from Local iA event=0x36,umask=0xc000ff01 01 TOR Occupancy : All from Local iA : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts. : All locally initiated requests from iA Cores unc_cha_tor_occupancy.loc_io uncore cache TOR Occupancy : All from Local IO event=0x36,umask=0xc000ff04 01 TOR Occupancy : All from Local IO : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts. : All locally generated IO traffic unc_cha_tor_occupancy.match_opc uncore cache TOR Occupancy : Match the Opcode in b[29:19] of the extended umask field event=0x36 01 TOR Occupancy : Match the Opcode in b[29:19] of the extended umask field : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.miss uncore cache TOR Occupancy : Just Misses event=0x36 01 TOR Occupancy : Just Misses : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.mmcfg uncore cache TOR Occupancy : MMCFG Access event=0x36 01 TOR Occupancy : MMCFG Access : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.nearmem uncore cache TOR Occupancy : Just NearMem event=0x36 01 TOR Occupancy : Just NearMem : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.noncoh uncore cache TOR Occupancy : Just NonCoherent event=0x36 01 TOR Occupancy : Just NonCoherent : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.not_nearmem uncore cache TOR Occupancy : Just NotNearMem event=0x36 01 TOR Occupancy : Just NotNearMem : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.pmm uncore cache TOR Occupancy : PMM Access event=0x36 01 TOR Occupancy : PMM Access : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.premorph_opc uncore cache TOR Occupancy : Match the PreMorphed Opcode in b[29:19] of the extended umask field event=0x36 01 TOR Occupancy : Match the PreMorphed Opcode in b[29:19] of the extended umask field : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.prq uncore cache TOR Occupancy : PRQ - IOSF event=0x36,umask=4 01 TOR Occupancy : PRQ - IOSF : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts. : From a PCIe Device unc_cha_tor_occupancy.prq_non_iosf uncore cache TOR Occupancy : PRQ - Non IOSF event=0x36,umask=0x20 01 TOR Occupancy : PRQ - Non IOSF : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.remote_tgt uncore cache TOR Occupancy : Just Remote Targets event=0x36 01 TOR Occupancy : Just Remote Targets : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_txr_horz_ads_used.ad_all uncore cache CMS Horizontal ADS Used : AD - All event=0xa6,umask=0x11 01 CMS Horizontal ADS Used : AD - All : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_cha_txr_horz_ads_used.ad_crd uncore cache CMS Horizontal ADS Used : AD - Credited event=0xa6,umask=0x10 01 CMS Horizontal ADS Used : AD - Credited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_horz_ads_used.ad_uncrd uncore cache CMS Horizontal ADS Used : AD - Uncredited event=0xa6,umask=1 01 CMS Horizontal ADS Used : AD - Uncredited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_horz_ads_used.bl_all uncore cache CMS Horizontal ADS Used : BL - All event=0xa6,umask=0x44 01 CMS Horizontal ADS Used : BL - All : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_cha_txr_horz_ads_used.bl_crd uncore cache CMS Horizontal ADS Used : BL - Credited event=0xa6,umask=0x40 01 CMS Horizontal ADS Used : BL - Credited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_horz_ads_used.bl_uncrd uncore cache CMS Horizontal ADS Used : BL - Uncredited event=0xa6,umask=4 01 CMS Horizontal ADS Used : BL - Uncredited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.ad_all uncore cache CMS Horizontal Bypass Used : AD - All event=0xa7,umask=0x11 01 CMS Horizontal Bypass Used : AD - All : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_cha_txr_horz_bypass.ad_crd uncore cache CMS Horizontal Bypass Used : AD - Credited event=0xa7,umask=0x10 01 CMS Horizontal Bypass Used : AD - Credited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.ad_uncrd uncore cache CMS Horizontal Bypass Used : AD - Uncredited event=0xa7,umask=1 01 CMS Horizontal Bypass Used : AD - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.ak uncore cache CMS Horizontal Bypass Used : AK event=0xa7,umask=2 01 CMS Horizontal Bypass Used : AK : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.akc_uncrd uncore cache CMS Horizontal Bypass Used : AKC - Uncredited event=0xa7,umask=0x80 01 CMS Horizontal Bypass Used : AKC - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.bl_all uncore cache CMS Horizontal Bypass Used : BL - All event=0xa7,umask=0x44 01 CMS Horizontal Bypass Used : BL - All : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_cha_txr_horz_bypass.bl_crd uncore cache CMS Horizontal Bypass Used : BL - Credited event=0xa7,umask=0x40 01 CMS Horizontal Bypass Used : BL - Credited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.bl_uncrd uncore cache CMS Horizontal Bypass Used : BL - Uncredited event=0xa7,umask=4 01 CMS Horizontal Bypass Used : BL - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.iv uncore cache CMS Horizontal Bypass Used : IV event=0xa7,umask=8 01 CMS Horizontal Bypass Used : IV : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_cycles_full.ad_all uncore cache Cycles CMS Horizontal Egress Queue is Full : AD - All event=0xa2,umask=0x11 01 Cycles CMS Horizontal Egress Queue is Full : AD - All : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_cha_txr_horz_cycles_full.ad_crd uncore cache Cycles CMS Horizontal Egress Queue is Full : AD - Credited event=0xa2,umask=0x10 01 Cycles CMS Horizontal Egress Queue is Full : AD - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_full.ad_uncrd uncore cache Cycles CMS Horizontal Egress Queue is Full : AD - Uncredited event=0xa2,umask=1 01 Cycles CMS Horizontal Egress Queue is Full : AD - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_full.ak uncore cache Cycles CMS Horizontal Egress Queue is Full : AK event=0xa2,umask=2 01 Cycles CMS Horizontal Egress Queue is Full : AK : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_full.akc_uncrd uncore cache Cycles CMS Horizontal Egress Queue is Full : AKC - Uncredited event=0xa2,umask=0x80 01 Cycles CMS Horizontal Egress Queue is Full : AKC - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_full.bl_all uncore cache Cycles CMS Horizontal Egress Queue is Full : BL - All event=0xa2,umask=0x44 01 Cycles CMS Horizontal Egress Queue is Full : BL - All : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_cha_txr_horz_cycles_full.bl_crd uncore cache Cycles CMS Horizontal Egress Queue is Full : BL - Credited event=0xa2,umask=0x40 01 Cycles CMS Horizontal Egress Queue is Full : BL - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_full.bl_uncrd uncore cache Cycles CMS Horizontal Egress Queue is Full : BL - Uncredited event=0xa2,umask=4 01 Cycles CMS Horizontal Egress Queue is Full : BL - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_full.iv uncore cache Cycles CMS Horizontal Egress Queue is Full : IV event=0xa2,umask=8 01 Cycles CMS Horizontal Egress Queue is Full : IV : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.ad_all uncore cache Cycles CMS Horizontal Egress Queue is Not Empty : AD - All event=0xa3,umask=0x11 01 Cycles CMS Horizontal Egress Queue is Not Empty : AD - All : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_cha_txr_horz_cycles_ne.ad_crd uncore cache Cycles CMS Horizontal Egress Queue is Not Empty : AD - Credited event=0xa3,umask=0x10 01 Cycles CMS Horizontal Egress Queue is Not Empty : AD - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.ad_uncrd uncore cache Cycles CMS Horizontal Egress Queue is Not Empty : AD - Uncredited event=0xa3,umask=1 01 Cycles CMS Horizontal Egress Queue is Not Empty : AD - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.ak uncore cache Cycles CMS Horizontal Egress Queue is Not Empty : AK event=0xa3,umask=2 01 Cycles CMS Horizontal Egress Queue is Not Empty : AK : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.akc_uncrd uncore cache Cycles CMS Horizontal Egress Queue is Not Empty : AKC - Uncredited event=0xa3,umask=0x80 01 Cycles CMS Horizontal Egress Queue is Not Empty : AKC - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.bl_all uncore cache Cycles CMS Horizontal Egress Queue is Not Empty : BL - All event=0xa3,umask=0x44 01 Cycles CMS Horizontal Egress Queue is Not Empty : BL - All : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_cha_txr_horz_cycles_ne.bl_crd uncore cache Cycles CMS Horizontal Egress Queue is Not Empty : BL - Credited event=0xa3,umask=0x40 01 Cycles CMS Horizontal Egress Queue is Not Empty : BL - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.bl_uncrd uncore cache Cycles CMS Horizontal Egress Queue is Not Empty : BL - Uncredited event=0xa3,umask=4 01 Cycles CMS Horizontal Egress Queue is Not Empty : BL - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.iv uncore cache Cycles CMS Horizontal Egress Queue is Not Empty : IV event=0xa3,umask=8 01 Cycles CMS Horizontal Egress Queue is Not Empty : IV : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.ad_all uncore cache CMS Horizontal Egress Inserts : AD - All event=0xa1,umask=0x11 01 CMS Horizontal Egress Inserts : AD - All : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_cha_txr_horz_inserts.ad_crd uncore cache CMS Horizontal Egress Inserts : AD - Credited event=0xa1,umask=0x10 01 CMS Horizontal Egress Inserts : AD - Credited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.ad_uncrd uncore cache CMS Horizontal Egress Inserts : AD - Uncredited event=0xa1,umask=1 01 CMS Horizontal Egress Inserts : AD - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.ak uncore cache CMS Horizontal Egress Inserts : AK event=0xa1,umask=2 01 CMS Horizontal Egress Inserts : AK : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.akc_uncrd uncore cache CMS Horizontal Egress Inserts : AKC - Uncredited event=0xa1,umask=0x80 01 CMS Horizontal Egress Inserts : AKC - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.bl_all uncore cache CMS Horizontal Egress Inserts : BL - All event=0xa1,umask=0x44 01 CMS Horizontal Egress Inserts : BL - All : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_cha_txr_horz_inserts.bl_crd uncore cache CMS Horizontal Egress Inserts : BL - Credited event=0xa1,umask=0x40 01 CMS Horizontal Egress Inserts : BL - Credited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.bl_uncrd uncore cache CMS Horizontal Egress Inserts : BL - Uncredited event=0xa1,umask=4 01 CMS Horizontal Egress Inserts : BL - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.iv uncore cache CMS Horizontal Egress Inserts : IV event=0xa1,umask=8 01 CMS Horizontal Egress Inserts : IV : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_nack.ad_all uncore cache CMS Horizontal Egress NACKs : AD - All event=0xa4,umask=0x11 01 CMS Horizontal Egress NACKs : AD - All : Counts number of Egress packets NACK'ed on to the Horizontal Ring : All == Credited + Uncredited unc_cha_txr_horz_nack.ad_crd uncore cache CMS Horizontal Egress NACKs : AD - Credited event=0xa4,umask=0x10 01 CMS Horizontal Egress NACKs : AD - Credited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_nack.ad_uncrd uncore cache CMS Horizontal Egress NACKs : AD - Uncredited event=0xa4,umask=1 01 CMS Horizontal Egress NACKs : AD - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_nack.ak uncore cache CMS Horizontal Egress NACKs : AK event=0xa4,umask=2 01 CMS Horizontal Egress NACKs : AK : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_nack.akc_uncrd uncore cache CMS Horizontal Egress NACKs : AKC - Uncredited event=0xa4,umask=0x80 01 CMS Horizontal Egress NACKs : AKC - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_nack.bl_all uncore cache CMS Horizontal Egress NACKs : BL - All event=0xa4,umask=0x44 01 CMS Horizontal Egress NACKs : BL - All : Counts number of Egress packets NACK'ed on to the Horizontal Ring : All == Credited + Uncredited unc_cha_txr_horz_nack.bl_crd uncore cache CMS Horizontal Egress NACKs : BL - Credited event=0xa4,umask=0x40 01 CMS Horizontal Egress NACKs : BL - Credited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_nack.bl_uncrd uncore cache CMS Horizontal Egress NACKs : BL - Uncredited event=0xa4,umask=4 01 CMS Horizontal Egress NACKs : BL - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_nack.iv uncore cache CMS Horizontal Egress NACKs : IV event=0xa4,umask=8 01 CMS Horizontal Egress NACKs : IV : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_occupancy.ad_all uncore cache CMS Horizontal Egress Occupancy : AD - All event=0xa0,umask=0x11 01 CMS Horizontal Egress Occupancy : AD - All : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_cha_txr_horz_occupancy.ad_crd uncore cache CMS Horizontal Egress Occupancy : AD - Credited event=0xa0,umask=0x10 01 CMS Horizontal Egress Occupancy : AD - Credited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_occupancy.ad_uncrd uncore cache CMS Horizontal Egress Occupancy : AD - Uncredited event=0xa0,umask=1 01 CMS Horizontal Egress Occupancy : AD - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_occupancy.ak uncore cache CMS Horizontal Egress Occupancy : AK event=0xa0,umask=2 01 CMS Horizontal Egress Occupancy : AK : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_occupancy.akc_uncrd uncore cache CMS Horizontal Egress Occupancy : AKC - Uncredited event=0xa0,umask=0x80 01 CMS Horizontal Egress Occupancy : AKC - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_occupancy.bl_all uncore cache CMS Horizontal Egress Occupancy : BL - All event=0xa0,umask=0x44 01 CMS Horizontal Egress Occupancy : BL - All : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_cha_txr_horz_occupancy.bl_crd uncore cache CMS Horizontal Egress Occupancy : BL - Credited event=0xa0,umask=0x40 01 CMS Horizontal Egress Occupancy : BL - Credited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_occupancy.bl_uncrd uncore cache CMS Horizontal Egress Occupancy : BL - Uncredited event=0xa0,umask=4 01 CMS Horizontal Egress Occupancy : BL - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_occupancy.iv uncore cache CMS Horizontal Egress Occupancy : IV event=0xa0,umask=8 01 CMS Horizontal Egress Occupancy : IV : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_starved.ad_all uncore cache CMS Horizontal Egress Injection Starvation : AD - All event=0xa5,umask=1 01 CMS Horizontal Egress Injection Starvation : AD - All : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time. : All == Credited + Uncredited unc_cha_txr_horz_starved.ad_uncrd uncore cache CMS Horizontal Egress Injection Starvation : AD - Uncredited event=0xa5,umask=1 01 CMS Horizontal Egress Injection Starvation : AD - Uncredited : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_cha_txr_horz_starved.ak uncore cache CMS Horizontal Egress Injection Starvation : AK event=0xa5,umask=2 01 CMS Horizontal Egress Injection Starvation : AK : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_cha_txr_horz_starved.akc_uncrd uncore cache CMS Horizontal Egress Injection Starvation : AKC - Uncredited event=0xa5,umask=0x80 01 CMS Horizontal Egress Injection Starvation : AKC - Uncredited : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_cha_txr_horz_starved.bl_all uncore cache CMS Horizontal Egress Injection Starvation : BL - All event=0xa5,umask=4 01 CMS Horizontal Egress Injection Starvation : BL - All : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time. : All == Credited + Uncredited unc_cha_txr_horz_starved.bl_uncrd uncore cache CMS Horizontal Egress Injection Starvation : BL - Uncredited event=0xa5,umask=4 01 CMS Horizontal Egress Injection Starvation : BL - Uncredited : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_cha_txr_horz_starved.iv uncore cache CMS Horizontal Egress Injection Starvation : IV event=0xa5,umask=8 01 CMS Horizontal Egress Injection Starvation : IV : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_cha_txr_vert_ads_used.ad_ag0 uncore cache CMS Vertical ADS Used : AD - Agent 0 event=0x9c,umask=1 01 CMS Vertical ADS Used : AD - Agent 0 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_vert_ads_used.ad_ag1 uncore cache CMS Vertical ADS Used : AD - Agent 1 event=0x9c,umask=0x10 01 CMS Vertical ADS Used : AD - Agent 1 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_vert_ads_used.bl_ag0 uncore cache CMS Vertical ADS Used : BL - Agent 0 event=0x9c,umask=4 01 CMS Vertical ADS Used : BL - Agent 0 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_vert_ads_used.bl_ag1 uncore cache CMS Vertical ADS Used : BL - Agent 1 event=0x9c,umask=0x40 01 CMS Vertical ADS Used : BL - Agent 1 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.ad_ag0 uncore cache CMS Vertical ADS Used : AD - Agent 0 event=0x9d,umask=1 01 CMS Vertical ADS Used : AD - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.ad_ag1 uncore cache CMS Vertical ADS Used : AD - Agent 1 event=0x9d,umask=0x10 01 CMS Vertical ADS Used : AD - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.ak_ag0 uncore cache CMS Vertical ADS Used : AK - Agent 0 event=0x9d,umask=2 01 CMS Vertical ADS Used : AK - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.ak_ag1 uncore cache CMS Vertical ADS Used : AK - Agent 1 event=0x9d,umask=0x20 01 CMS Vertical ADS Used : AK - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.bl_ag0 uncore cache CMS Vertical ADS Used : BL - Agent 0 event=0x9d,umask=4 01 CMS Vertical ADS Used : BL - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.bl_ag1 uncore cache CMS Vertical ADS Used : BL - Agent 1 event=0x9d,umask=0x40 01 CMS Vertical ADS Used : BL - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.iv_ag1 uncore cache CMS Vertical ADS Used : IV - Agent 1 event=0x9d,umask=8 01 CMS Vertical ADS Used : IV - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass_1.akc_ag0 uncore cache CMS Vertical ADS Used : AKC - Agent 0 event=0x9e,umask=1 01 CMS Vertical ADS Used : AKC - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass_1.akc_ag1 uncore cache CMS Vertical ADS Used : AKC - Agent 1 event=0x9e,umask=2 01 CMS Vertical ADS Used : AKC - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_cycles_full0.ad_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Full : AD - Agent 0 event=0x94,umask=1 01 Cycles CMS Vertical Egress Queue Is Full : AD - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_cha_txr_vert_cycles_full0.ad_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Full : AD - Agent 1 event=0x94,umask=0x10 01 Cycles CMS Vertical Egress Queue Is Full : AD - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_cha_txr_vert_cycles_full0.ak_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Full : AK - Agent 0 event=0x94,umask=2 01 Cycles CMS Vertical Egress Queue Is Full : AK - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_cha_txr_vert_cycles_full0.ak_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Full : AK - Agent 1 event=0x94,umask=0x20 01 Cycles CMS Vertical Egress Queue Is Full : AK - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_cha_txr_vert_cycles_full0.bl_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Full : BL - Agent 0 event=0x94,umask=4 01 Cycles CMS Vertical Egress Queue Is Full : BL - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_cha_txr_vert_cycles_full0.bl_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Full : BL - Agent 1 event=0x94,umask=0x40 01 Cycles CMS Vertical Egress Queue Is Full : BL - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_cha_txr_vert_cycles_full0.iv_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Full : IV - Agent 0 event=0x94,umask=8 01 Cycles CMS Vertical Egress Queue Is Full : IV - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_cha_txr_vert_cycles_full1.akc_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 0 event=0x95,umask=1 01 Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_cha_txr_vert_cycles_full1.akc_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 1 event=0x95,umask=2 01 Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_cha_txr_vert_cycles_ne0.ad_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 0 event=0x96,umask=1 01 Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_cha_txr_vert_cycles_ne0.ad_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 1 event=0x96,umask=0x10 01 Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_cha_txr_vert_cycles_ne0.ak_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 0 event=0x96,umask=2 01 Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_cha_txr_vert_cycles_ne0.ak_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 1 event=0x96,umask=0x20 01 Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_cha_txr_vert_cycles_ne0.bl_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 0 event=0x96,umask=4 01 Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_cha_txr_vert_cycles_ne0.bl_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 1 event=0x96,umask=0x40 01 Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_cha_txr_vert_cycles_ne0.iv_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty : IV - Agent 0 event=0x96,umask=8 01 Cycles CMS Vertical Egress Queue Is Not Empty : IV - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_cha_txr_vert_cycles_ne1.akc_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 0 event=0x97,umask=1 01 Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_cha_txr_vert_cycles_ne1.akc_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 1 event=0x97,umask=2 01 Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_cha_txr_vert_inserts0.ad_ag0 uncore cache CMS Vert Egress Allocations : AD - Agent 0 event=0x92,umask=1 01 CMS Vert Egress Allocations : AD - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_cha_txr_vert_inserts0.ad_ag1 uncore cache CMS Vert Egress Allocations : AD - Agent 1 event=0x92,umask=0x10 01 CMS Vert Egress Allocations : AD - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_cha_txr_vert_inserts0.ak_ag0 uncore cache CMS Vert Egress Allocations : AK - Agent 0 event=0x92,umask=2 01 CMS Vert Egress Allocations : AK - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_cha_txr_vert_inserts0.ak_ag1 uncore cache CMS Vert Egress Allocations : AK - Agent 1 event=0x92,umask=0x20 01 CMS Vert Egress Allocations : AK - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_cha_txr_vert_inserts0.bl_ag0 uncore cache CMS Vert Egress Allocations : BL - Agent 0 event=0x92,umask=4 01 CMS Vert Egress Allocations : BL - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_cha_txr_vert_inserts0.bl_ag1 uncore cache CMS Vert Egress Allocations : BL - Agent 1 event=0x92,umask=0x40 01 CMS Vert Egress Allocations : BL - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_cha_txr_vert_inserts0.iv_ag0 uncore cache CMS Vert Egress Allocations : IV - Agent 0 event=0x92,umask=8 01 CMS Vert Egress Allocations : IV - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_cha_txr_vert_inserts1.akc_ag0 uncore cache CMS Vert Egress Allocations : AKC - Agent 0 event=0x93,umask=1 01 CMS Vert Egress Allocations : AKC - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_cha_txr_vert_inserts1.akc_ag1 uncore cache CMS Vert Egress Allocations : AKC - Agent 1 event=0x93,umask=2 01 CMS Vert Egress Allocations : AKC - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_cha_txr_vert_nack0.ad_ag0 uncore cache CMS Vertical Egress NACKs : AD - Agent 0 event=0x98,umask=1 01 CMS Vertical Egress NACKs : AD - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack0.ad_ag1 uncore cache CMS Vertical Egress NACKs : AD - Agent 1 event=0x98,umask=0x10 01 CMS Vertical Egress NACKs : AD - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack0.ak_ag0 uncore cache CMS Vertical Egress NACKs : AK - Agent 0 event=0x98,umask=2 01 CMS Vertical Egress NACKs : AK - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack0.ak_ag1 uncore cache CMS Vertical Egress NACKs : AK - Agent 1 event=0x98,umask=0x20 01 CMS Vertical Egress NACKs : AK - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack0.bl_ag0 uncore cache CMS Vertical Egress NACKs : BL - Agent 0 event=0x98,umask=4 01 CMS Vertical Egress NACKs : BL - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack0.bl_ag1 uncore cache CMS Vertical Egress NACKs : BL - Agent 1 event=0x98,umask=0x40 01 CMS Vertical Egress NACKs : BL - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack0.iv_ag0 uncore cache CMS Vertical Egress NACKs : IV event=0x98,umask=8 01 CMS Vertical Egress NACKs : IV : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack1.akc_ag0 uncore cache CMS Vertical Egress NACKs : AKC - Agent 0 event=0x99,umask=1 01 CMS Vertical Egress NACKs : AKC - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack1.akc_ag1 uncore cache CMS Vertical Egress NACKs : AKC - Agent 1 event=0x99,umask=2 01 CMS Vertical Egress NACKs : AKC - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_occupancy0.ad_ag0 uncore cache CMS Vert Egress Occupancy : AD - Agent 0 event=0x90,umask=1 01 CMS Vert Egress Occupancy : AD - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_cha_txr_vert_occupancy0.ad_ag1 uncore cache CMS Vert Egress Occupancy : AD - Agent 1 event=0x90,umask=0x10 01 CMS Vert Egress Occupancy : AD - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_cha_txr_vert_occupancy0.ak_ag0 uncore cache CMS Vert Egress Occupancy : AK - Agent 0 event=0x90,umask=2 01 CMS Vert Egress Occupancy : AK - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_cha_txr_vert_occupancy0.ak_ag1 uncore cache CMS Vert Egress Occupancy : AK - Agent 1 event=0x90,umask=0x20 01 CMS Vert Egress Occupancy : AK - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_cha_txr_vert_occupancy0.bl_ag0 uncore cache CMS Vert Egress Occupancy : BL - Agent 0 event=0x90,umask=4 01 CMS Vert Egress Occupancy : BL - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_cha_txr_vert_occupancy0.bl_ag1 uncore cache CMS Vert Egress Occupancy : BL - Agent 1 event=0x90,umask=0x40 01 CMS Vert Egress Occupancy : BL - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_cha_txr_vert_occupancy0.iv_ag0 uncore cache CMS Vert Egress Occupancy : IV - Agent 0 event=0x90,umask=8 01 CMS Vert Egress Occupancy : IV - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_cha_txr_vert_occupancy1.akc_ag0 uncore cache CMS Vert Egress Occupancy : AKC - Agent 0 event=0x91,umask=1 01 CMS Vert Egress Occupancy : AKC - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_cha_txr_vert_occupancy1.akc_ag1 uncore cache CMS Vert Egress Occupancy : AKC - Agent 1 event=0x91,umask=2 01 CMS Vert Egress Occupancy : AKC - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_cha_txr_vert_starved0.ad_ag0 uncore cache CMS Vertical Egress Injection Starvation : AD - Agent 0 event=0x9a,umask=1 01 CMS Vertical Egress Injection Starvation : AD - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved0.ad_ag1 uncore cache CMS Vertical Egress Injection Starvation : AD - Agent 1 event=0x9a,umask=0x10 01 CMS Vertical Egress Injection Starvation : AD - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved0.ak_ag0 uncore cache CMS Vertical Egress Injection Starvation : AK - Agent 0 event=0x9a,umask=2 01 CMS Vertical Egress Injection Starvation : AK - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved0.ak_ag1 uncore cache CMS Vertical Egress Injection Starvation : AK - Agent 1 event=0x9a,umask=0x20 01 CMS Vertical Egress Injection Starvation : AK - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved0.bl_ag0 uncore cache CMS Vertical Egress Injection Starvation : BL - Agent 0 event=0x9a,umask=4 01 CMS Vertical Egress Injection Starvation : BL - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved0.bl_ag1 uncore cache CMS Vertical Egress Injection Starvation : BL - Agent 1 event=0x9a,umask=0x40 01 CMS Vertical Egress Injection Starvation : BL - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved0.iv_ag0 uncore cache CMS Vertical Egress Injection Starvation : IV event=0x9a,umask=8 01 CMS Vertical Egress Injection Starvation : IV : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved1.akc_ag0 uncore cache CMS Vertical Egress Injection Starvation : AKC - Agent 0 event=0x9b,umask=1 01 CMS Vertical Egress Injection Starvation : AKC - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved1.akc_ag1 uncore cache CMS Vertical Egress Injection Starvation : AKC - Agent 1 event=0x9b,umask=2 01 CMS Vertical Egress Injection Starvation : AKC - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved1.tgc uncore cache CMS Vertical Egress Injection Starvation : AKC - Agent 0 event=0x9b,umask=4 01 CMS Vertical Egress Injection Starvation : AKC - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_vert_ring_ad_in_use.dn_even uncore cache Vertical AD Ring In Use : Down and Even event=0xb0,umask=4 01 Vertical AD Ring In Use : Down and Even : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ad_in_use.dn_odd uncore cache Vertical AD Ring In Use : Down and Odd event=0xb0,umask=8 01 Vertical AD Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ad_in_use.up_even uncore cache Vertical AD Ring In Use : Up and Even event=0xb0,umask=1 01 Vertical AD Ring In Use : Up and Even : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ad_in_use.up_odd uncore cache Vertical AD Ring In Use : Up and Odd event=0xb0,umask=2 01 Vertical AD Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_akc_in_use.dn_even uncore cache Vertical AKC Ring In Use : Down and Even event=0xb4,umask=4 01 Vertical AKC Ring In Use : Down and Even : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_akc_in_use.dn_odd uncore cache Vertical AKC Ring In Use : Down and Odd event=0xb4,umask=8 01 Vertical AKC Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_akc_in_use.up_even uncore cache Vertical AKC Ring In Use : Up and Even event=0xb4,umask=1 01 Vertical AKC Ring In Use : Up and Even : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_akc_in_use.up_odd uncore cache Vertical AKC Ring In Use : Up and Odd event=0xb4,umask=2 01 Vertical AKC Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ak_in_use.dn_even uncore cache Vertical AK Ring In Use : Down and Even event=0xb1,umask=4 01 Vertical AK Ring In Use : Down and Even : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ak_in_use.dn_odd uncore cache Vertical AK Ring In Use : Down and Odd event=0xb1,umask=8 01 Vertical AK Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ak_in_use.up_even uncore cache Vertical AK Ring In Use : Up and Even event=0xb1,umask=1 01 Vertical AK Ring In Use : Up and Even : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ak_in_use.up_odd uncore cache Vertical AK Ring In Use : Up and Odd event=0xb1,umask=2 01 Vertical AK Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_bl_in_use.dn_even uncore cache Vertical BL Ring in Use : Down and Even event=0xb2,umask=4 01 Vertical BL Ring in Use : Down and Even : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_bl_in_use.dn_odd uncore cache Vertical BL Ring in Use : Down and Odd event=0xb2,umask=8 01 Vertical BL Ring in Use : Down and Odd : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_bl_in_use.up_even uncore cache Vertical BL Ring in Use : Up and Even event=0xb2,umask=1 01 Vertical BL Ring in Use : Up and Even : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_bl_in_use.up_odd uncore cache Vertical BL Ring in Use : Up and Odd event=0xb2,umask=2 01 Vertical BL Ring in Use : Up and Odd : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_iv_in_use.dn uncore cache Vertical IV Ring in Use : Down event=0xb3,umask=4 01 Vertical IV Ring in Use : Down : Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_cha_vert_ring_iv_in_use.up uncore cache Vertical IV Ring in Use : Up event=0xb3,umask=1 01 Vertical IV Ring in Use : Up : Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_cha_vert_ring_tgc_in_use.dn_even uncore cache Vertical TGC Ring In Use : Down and Even event=0xb5,umask=4 01 Vertical TGC Ring In Use : Down and Even : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_tgc_in_use.dn_odd uncore cache Vertical TGC Ring In Use : Down and Odd event=0xb5,umask=8 01 Vertical TGC Ring In Use : Down and Odd : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_tgc_in_use.up_even uncore cache Vertical TGC Ring In Use : Up and Even event=0xb5,umask=1 01 Vertical TGC Ring In Use : Up and Even : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_tgc_in_use.up_odd uncore cache Vertical TGC Ring In Use : Up and Odd event=0xb5,umask=2 01 Vertical TGC Ring In Use : Up and Odd : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_write_no_credits.mc10 uncore cache CHA iMC CHNx WRITE Credits Empty : MC10 event=0x5a 01 CHA iMC CHNx WRITE Credits Empty : MC10 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 10 only unc_cha_write_no_credits.mc11 uncore cache CHA iMC CHNx WRITE Credits Empty : MC11 event=0x5a 01 CHA iMC CHNx WRITE Credits Empty : MC11 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 11 only unc_cha_write_no_credits.mc12 uncore cache CHA iMC CHNx WRITE Credits Empty : MC12 event=0x5a 01 CHA iMC CHNx WRITE Credits Empty : MC12 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 12 only unc_cha_write_no_credits.mc13 uncore cache CHA iMC CHNx WRITE Credits Empty : MC13 event=0x5a 01 CHA iMC CHNx WRITE Credits Empty : MC13 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 13 only unc_cha_write_no_credits.mc6 uncore cache CHA iMC CHNx WRITE Credits Empty : MC6 event=0x5a,umask=0x40 01 CHA iMC CHNx WRITE Credits Empty : MC6 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 6 only unc_cha_write_no_credits.mc7 uncore cache CHA iMC CHNx WRITE Credits Empty : MC7 event=0x5a,umask=0x80 01 CHA iMC CHNx WRITE Credits Empty : MC7 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 7 only unc_cha_write_no_credits.mc8 uncore cache CHA iMC CHNx WRITE Credits Empty : MC8 event=0x5a 01 CHA iMC CHNx WRITE Credits Empty : MC8 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 8 only unc_cha_write_no_credits.mc9 uncore cache CHA iMC CHNx WRITE Credits Empty : MC9 event=0x5a 01 CHA iMC CHNx WRITE Credits Empty : MC9 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 9 only unc_i_cache_total_occupancy.any uncore interconnect Total Write Cache Occupancy : Any Source event=0xf,umask=1 01 Total Write Cache Occupancy : Any Source : Accumulates the number of reads and writes that are outstanding in the uncore in each cycle. This is effectively the sum of the READ_OCCUPANCY and WRITE_OCCUPANCY events. : Tracks all requests from any source port unc_i_cache_total_occupancy.iv_q uncore interconnect Total Write Cache Occupancy : Snoops event=0xf,umask=2 01 Total Write Cache Occupancy : Snoops : Accumulates the number of reads and writes that are outstanding in the uncore in each cycle. This is effectively the sum of the READ_OCCUPANCY and WRITE_OCCUPANCY events unc_i_clockticks uncore interconnect Clockticks of the IO coherency tracker (IRP) event=1 01 unc_i_coherent_ops.clflush uncore interconnect Coherent Ops : CLFlush event=0x10,umask=0x80 01 Coherent Ops : CLFlush : Counts the number of coherency related operations serviced by the IRP unc_i_coherent_ops.wbmtoi uncore interconnect Coherent Ops : WbMtoI event=0x10,umask=0x40 01 Coherent Ops : WbMtoI : Counts the number of coherency related operations serviced by the IRP unc_i_p2p_inserts uncore interconnect P2P Requests event=0x14 01 P2P Requests : P2P requests from the ITC unc_i_p2p_occupancy uncore interconnect P2P Occupancy event=0x15 01 P2P Occupancy : P2P B & S Queue Occupancy unc_i_p2p_transactions.cmpl uncore interconnect P2P Transactions : P2P completions event=0x13,umask=8 01 unc_i_p2p_transactions.loc uncore interconnect P2P Transactions : match if local only event=0x13,umask=0x40 01 unc_i_p2p_transactions.loc_and_tgt_match uncore interconnect P2P Transactions : match if local and target matches event=0x13,umask=0x80 01 unc_i_p2p_transactions.msg uncore interconnect P2P Transactions : P2P Message event=0x13,umask=4 01 unc_i_p2p_transactions.rd uncore interconnect P2P Transactions : P2P reads event=0x13,umask=1 01 unc_i_p2p_transactions.rem uncore interconnect P2P Transactions : Match if remote only event=0x13,umask=0x10 01 unc_i_p2p_transactions.rem_and_tgt_match uncore interconnect P2P Transactions : match if remote and target matches event=0x13,umask=0x20 01 unc_i_p2p_transactions.wr uncore interconnect P2P Transactions : P2P Writes event=0x13,umask=2 01 unc_i_transactions.atomic uncore interconnect Inbound Transaction Count : Atomic event=0x11,umask=0x10 01 Inbound Transaction Count : Atomic : Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID. : Tracks the number of atomic transactions unc_i_transactions.other uncore interconnect Inbound Transaction Count : Other event=0x11,umask=0x20 01 Inbound Transaction Count : Other : Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID. : Tracks the number of 'other' kinds of transactions unc_i_transactions.writes uncore interconnect Inbound Transaction Count : Writes event=0x11,umask=2 01 Inbound Transaction Count : Writes : Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID. : Tracks only write requests. Each write request should have a prefetch, so there is no need to explicitly track these requests. For writes that are tickled and have to retry, the counter will be incremented for each retry unc_i_txr2_ad01_stall_credit_cycles uncore interconnect UNC_I_TxR2_AD01_STALL_CREDIT_CYCLES event=0x1c 01 : Counts the number times when it is not possible to issue a request to the M2PCIe because there are no Egress Credits available on AD0, A1 or AD0&AD1 both. Stalls on both AD0 and AD1 will count as 2 unc_m2m_ag0_ad_crd_acquired0.tgr0 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 0 event=0x80,umask=1 01 CMS Agent0 AD Credits Acquired : For Transgress 0 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired0.tgr1 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 1 event=0x80,umask=2 01 CMS Agent0 AD Credits Acquired : For Transgress 1 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired0.tgr2 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 2 event=0x80,umask=4 01 CMS Agent0 AD Credits Acquired : For Transgress 2 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired0.tgr3 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 3 event=0x80,umask=8 01 CMS Agent0 AD Credits Acquired : For Transgress 3 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired0.tgr4 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 4 event=0x80,umask=0x10 01 CMS Agent0 AD Credits Acquired : For Transgress 4 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired0.tgr5 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 5 event=0x80,umask=0x20 01 CMS Agent0 AD Credits Acquired : For Transgress 5 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired0.tgr6 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 6 event=0x80,umask=0x40 01 CMS Agent0 AD Credits Acquired : For Transgress 6 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired0.tgr7 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 7 event=0x80,umask=0x80 01 CMS Agent0 AD Credits Acquired : For Transgress 7 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired1.tgr10 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 10 event=0x81,umask=4 01 CMS Agent0 AD Credits Acquired : For Transgress 10 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired1.tgr8 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 8 event=0x81,umask=1 01 CMS Agent0 AD Credits Acquired : For Transgress 8 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired1.tgr9 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 9 event=0x81,umask=2 01 CMS Agent0 AD Credits Acquired : For Transgress 9 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy0.tgr0 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 0 event=0x82,umask=1 01 CMS Agent0 AD Credits Occupancy : For Transgress 0 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy0.tgr1 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 1 event=0x82,umask=2 01 CMS Agent0 AD Credits Occupancy : For Transgress 1 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy0.tgr2 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 2 event=0x82,umask=4 01 CMS Agent0 AD Credits Occupancy : For Transgress 2 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy0.tgr3 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 3 event=0x82,umask=8 01 CMS Agent0 AD Credits Occupancy : For Transgress 3 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy0.tgr4 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 4 event=0x82,umask=0x10 01 CMS Agent0 AD Credits Occupancy : For Transgress 4 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy0.tgr5 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 5 event=0x82,umask=0x20 01 CMS Agent0 AD Credits Occupancy : For Transgress 5 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy0.tgr6 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 6 event=0x82,umask=0x40 01 CMS Agent0 AD Credits Occupancy : For Transgress 6 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy0.tgr7 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 7 event=0x82,umask=0x80 01 CMS Agent0 AD Credits Occupancy : For Transgress 7 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy1.tgr10 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 10 event=0x83,umask=4 01 CMS Agent0 AD Credits Occupancy : For Transgress 10 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy1.tgr8 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 8 event=0x83,umask=1 01 CMS Agent0 AD Credits Occupancy : For Transgress 8 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy1.tgr9 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 9 event=0x83,umask=2 01 CMS Agent0 AD Credits Occupancy : For Transgress 9 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired0.tgr0 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 0 event=0x88,umask=1 01 CMS Agent0 BL Credits Acquired : For Transgress 0 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired0.tgr1 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 1 event=0x88,umask=2 01 CMS Agent0 BL Credits Acquired : For Transgress 1 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired0.tgr2 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 2 event=0x88,umask=4 01 CMS Agent0 BL Credits Acquired : For Transgress 2 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired0.tgr3 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 3 event=0x88,umask=8 01 CMS Agent0 BL Credits Acquired : For Transgress 3 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired0.tgr4 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 4 event=0x88,umask=0x10 01 CMS Agent0 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired0.tgr5 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 5 event=0x88,umask=0x20 01 CMS Agent0 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired0.tgr6 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 6 event=0x88,umask=0x40 01 CMS Agent0 BL Credits Acquired : For Transgress 6 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired0.tgr7 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 7 event=0x88,umask=0x80 01 CMS Agent0 BL Credits Acquired : For Transgress 7 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired1.tgr10 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 10 event=0x89,umask=4 01 CMS Agent0 BL Credits Acquired : For Transgress 10 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired1.tgr8 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 8 event=0x89,umask=1 01 CMS Agent0 BL Credits Acquired : For Transgress 8 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired1.tgr9 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 9 event=0x89,umask=2 01 CMS Agent0 BL Credits Acquired : For Transgress 9 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy0.tgr0 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 0 event=0x8a,umask=1 01 CMS Agent0 BL Credits Occupancy : For Transgress 0 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy0.tgr1 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 1 event=0x8a,umask=2 01 CMS Agent0 BL Credits Occupancy : For Transgress 1 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy0.tgr2 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 2 event=0x8a,umask=4 01 CMS Agent0 BL Credits Occupancy : For Transgress 2 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy0.tgr3 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 3 event=0x8a,umask=8 01 CMS Agent0 BL Credits Occupancy : For Transgress 3 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy0.tgr4 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 4 event=0x8a,umask=0x10 01 CMS Agent0 BL Credits Occupancy : For Transgress 4 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy0.tgr5 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 5 event=0x8a,umask=0x20 01 CMS Agent0 BL Credits Occupancy : For Transgress 5 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy0.tgr6 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 6 event=0x8a,umask=0x40 01 CMS Agent0 BL Credits Occupancy : For Transgress 6 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy0.tgr7 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 7 event=0x8a,umask=0x80 01 CMS Agent0 BL Credits Occupancy : For Transgress 7 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy1.tgr10 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 10 event=0x8b,umask=4 01 CMS Agent0 BL Credits Occupancy : For Transgress 10 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy1.tgr8 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 8 event=0x8b,umask=1 01 CMS Agent0 BL Credits Occupancy : For Transgress 8 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy1.tgr9 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 9 event=0x8b,umask=2 01 CMS Agent0 BL Credits Occupancy : For Transgress 9 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired0.tgr0 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 0 event=0x84,umask=1 01 CMS Agent1 AD Credits Acquired : For Transgress 0 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired0.tgr1 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 1 event=0x84,umask=2 01 CMS Agent1 AD Credits Acquired : For Transgress 1 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired0.tgr2 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 2 event=0x84,umask=4 01 CMS Agent1 AD Credits Acquired : For Transgress 2 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired0.tgr3 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 3 event=0x84,umask=8 01 CMS Agent1 AD Credits Acquired : For Transgress 3 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired0.tgr4 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 4 event=0x84,umask=0x10 01 CMS Agent1 AD Credits Acquired : For Transgress 4 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired0.tgr5 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 5 event=0x84,umask=0x20 01 CMS Agent1 AD Credits Acquired : For Transgress 5 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired0.tgr6 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 6 event=0x84,umask=0x40 01 CMS Agent1 AD Credits Acquired : For Transgress 6 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired0.tgr7 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 7 event=0x84,umask=0x80 01 CMS Agent1 AD Credits Acquired : For Transgress 7 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired1.tgr10 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 10 event=0x85,umask=4 01 CMS Agent1 AD Credits Acquired : For Transgress 10 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired1.tgr8 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 8 event=0x85,umask=1 01 CMS Agent1 AD Credits Acquired : For Transgress 8 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired1.tgr9 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 9 event=0x85,umask=2 01 CMS Agent1 AD Credits Acquired : For Transgress 9 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy0.tgr0 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 0 event=0x86,umask=1 01 CMS Agent1 AD Credits Occupancy : For Transgress 0 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy0.tgr1 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 1 event=0x86,umask=2 01 CMS Agent1 AD Credits Occupancy : For Transgress 1 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy0.tgr2 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 2 event=0x86,umask=4 01 CMS Agent1 AD Credits Occupancy : For Transgress 2 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy0.tgr3 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 3 event=0x86,umask=8 01 CMS Agent1 AD Credits Occupancy : For Transgress 3 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy0.tgr4 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 4 event=0x86,umask=0x10 01 CMS Agent1 AD Credits Occupancy : For Transgress 4 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy0.tgr5 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 5 event=0x86,umask=0x20 01 CMS Agent1 AD Credits Occupancy : For Transgress 5 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy0.tgr6 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 6 event=0x86,umask=0x40 01 CMS Agent1 AD Credits Occupancy : For Transgress 6 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy0.tgr7 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 7 event=0x86,umask=0x80 01 CMS Agent1 AD Credits Occupancy : For Transgress 7 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy1.tgr10 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 10 event=0x87,umask=4 01 CMS Agent1 AD Credits Occupancy : For Transgress 10 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy1.tgr8 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 8 event=0x87,umask=1 01 CMS Agent1 AD Credits Occupancy : For Transgress 8 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy1.tgr9 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 9 event=0x87,umask=2 01 CMS Agent1 AD Credits Occupancy : For Transgress 9 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_acquired0.tgr0 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 0 event=0x8c,umask=1 01 CMS Agent1 BL Credits Acquired : For Transgress 0 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_crd_acquired0.tgr1 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 1 event=0x8c,umask=2 01 CMS Agent1 BL Credits Acquired : For Transgress 1 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_crd_acquired0.tgr2 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 2 event=0x8c,umask=4 01 CMS Agent1 BL Credits Acquired : For Transgress 2 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_crd_acquired0.tgr3 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 3 event=0x8c,umask=8 01 CMS Agent1 BL Credits Acquired : For Transgress 3 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_crd_acquired0.tgr4 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 4 event=0x8c,umask=0x10 01 CMS Agent1 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_crd_acquired0.tgr5 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 5 event=0x8c,umask=0x20 01 CMS Agent1 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_crd_acquired0.tgr6 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 4 event=0x8c,umask=0x40 01 CMS Agent1 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_crd_acquired0.tgr7 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 5 event=0x8c,umask=0x80 01 CMS Agent1 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_crd_acquired1.tgr10 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 10 event=0x8d,umask=4 01 CMS Agent1 BL Credits Acquired : For Transgress 10 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_crd_acquired1.tgr8 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 8 event=0x8d,umask=1 01 CMS Agent1 BL Credits Acquired : For Transgress 8 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_crd_acquired1.tgr9 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 9 event=0x8d,umask=2 01 CMS Agent1 BL Credits Acquired : For Transgress 9 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy0.tgr0 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 0 event=0x8e,umask=1 01 CMS Agent1 BL Credits Occupancy : For Transgress 0 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy0.tgr1 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 1 event=0x8e,umask=2 01 CMS Agent1 BL Credits Occupancy : For Transgress 1 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy0.tgr2 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 2 event=0x8e,umask=4 01 CMS Agent1 BL Credits Occupancy : For Transgress 2 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy0.tgr3 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 3 event=0x8e,umask=8 01 CMS Agent1 BL Credits Occupancy : For Transgress 3 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy0.tgr4 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 4 event=0x8e,umask=0x10 01 CMS Agent1 BL Credits Occupancy : For Transgress 4 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy0.tgr5 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 5 event=0x8e,umask=0x20 01 CMS Agent1 BL Credits Occupancy : For Transgress 5 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy0.tgr6 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 6 event=0x8e,umask=0x40 01 CMS Agent1 BL Credits Occupancy : For Transgress 6 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy0.tgr7 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 7 event=0x8e,umask=0x80 01 CMS Agent1 BL Credits Occupancy : For Transgress 7 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy1.tgr10 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 10 event=0x8f,umask=4 01 CMS Agent1 BL Credits Occupancy : For Transgress 10 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy1.tgr8 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 8 event=0x8f,umask=1 01 CMS Agent1 BL Credits Occupancy : For Transgress 8 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy1.tgr9 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 9 event=0x8f,umask=2 01 CMS Agent1 BL Credits Occupancy : For Transgress 9 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_bypass_m2m_egress.not_taken uncore interconnect M2M to iMC Bypass : Not Taken event=0x22,umask=2 01 unc_m2m_bypass_m2m_egress.taken uncore interconnect M2M to iMC Bypass : Taken event=0x22,umask=1 01 unc_m2m_bypass_m2m_ingress.not_taken uncore interconnect M2M to iMC Bypass : Not Taken event=0x21,umask=2 01 unc_m2m_bypass_m2m_ingress.taken uncore interconnect M2M to iMC Bypass : Taken event=0x21,umask=1 01 unc_m2m_clockticks uncore interconnect Clockticks of the mesh to memory (M2M) event=0 01 unc_m2m_direct2core_not_taken_dirstate uncore interconnect Cycles when direct to core mode, which bypasses the CHA, was disabled event=0x24 01 unc_m2m_direct2core_not_taken_notforked uncore interconnect UNC_M2M_DIRECT2CORE_NOT_TAKEN_NOTFORKED event=0x60 01 unc_m2m_direct2core_txn_override uncore interconnect Number of reads in which direct to core transaction was overridden event=0x25 01 unc_m2m_direct2upi_not_taken_credits uncore interconnect Number of reads in which direct to Intel UPI transactions were overridden event=0x28 01 unc_m2m_direct2upi_not_taken_dirstate uncore interconnect Cycles when Direct2UPI was Disabled event=0x27 01 unc_m2m_direct2upi_txn_override uncore interconnect Number of reads that a message sent direct2 Intel UPI was overridden event=0x29 01 Clockticks of the mesh to PCI (M2P) unc_m2m_directory_hit.clean_a uncore interconnect Directory Hit : On NonDirty Line in A State event=0x2a,umask=0x80 01 unc_m2m_directory_hit.clean_i uncore interconnect Directory Hit : On NonDirty Line in I State event=0x2a,umask=0x10 01 unc_m2m_directory_hit.clean_p uncore interconnect Directory Hit : On NonDirty Line in L State event=0x2a,umask=0x40 01 unc_m2m_directory_hit.clean_s uncore interconnect Directory Hit : On NonDirty Line in S State event=0x2a,umask=0x20 01 unc_m2m_directory_hit.dirty_a uncore interconnect Directory Hit : On Dirty Line in A State event=0x2a,umask=8 01 unc_m2m_directory_hit.dirty_i uncore interconnect Directory Hit : On Dirty Line in I State event=0x2a,umask=1 01 unc_m2m_directory_hit.dirty_p uncore interconnect Directory Hit : On Dirty Line in L State event=0x2a,umask=4 01 unc_m2m_directory_hit.dirty_s uncore interconnect Directory Hit : On Dirty Line in S State event=0x2a,umask=2 01 unc_m2m_directory_lookup.any uncore interconnect Multi-socket cacheline Directory Lookups : Found in any state event=0x2d,umask=1 01 unc_m2m_directory_lookup.state_a uncore interconnect Multi-socket cacheline Directory Lookups : Found in A state event=0x2d,umask=8 01 unc_m2m_directory_lookup.state_i uncore interconnect Multi-socket cacheline Directory Lookups : Found in I state event=0x2d,umask=2 01 unc_m2m_directory_lookup.state_s uncore interconnect Multi-socket cacheline Directory Lookups : Found in S state event=0x2d,umask=4 01 unc_m2m_directory_miss.clean_a uncore interconnect Directory Miss : On NonDirty Line in A State event=0x2b,umask=0x80 01 unc_m2m_directory_miss.clean_i uncore interconnect Directory Miss : On NonDirty Line in I State event=0x2b,umask=0x10 01 unc_m2m_directory_miss.clean_p uncore interconnect Directory Miss : On NonDirty Line in L State event=0x2b,umask=0x40 01 unc_m2m_directory_miss.clean_s uncore interconnect Directory Miss : On NonDirty Line in S State event=0x2b,umask=0x20 01 unc_m2m_directory_miss.dirty_a uncore interconnect Directory Miss : On Dirty Line in A State event=0x2b,umask=8 01 unc_m2m_directory_miss.dirty_i uncore interconnect Directory Miss : On Dirty Line in I State event=0x2b,umask=1 01 unc_m2m_directory_miss.dirty_p uncore interconnect Directory Miss : On Dirty Line in L State event=0x2b,umask=4 01 unc_m2m_directory_miss.dirty_s uncore interconnect Directory Miss : On Dirty Line in S State event=0x2b,umask=2 01 unc_m2m_directory_update.any uncore interconnect Multi-socket cacheline Directory Updates : From/to any state. Note: event counts are incorrect in 2LM mode event=0x2e,umask=1 01 unc_m2m_distress_asserted.dpt_local uncore interconnect Distress signal asserted : DPT Local event=0xaf,umask=4 01 Distress signal asserted : DPT Local : Counts the number of cycles either the local or incoming distress signals are asserted. : Dynamic Prefetch Throttle triggered by this tile unc_m2m_distress_asserted.dpt_nonlocal uncore interconnect Distress signal asserted : DPT Remote event=0xaf,umask=8 01 Distress signal asserted : DPT Remote : Counts the number of cycles either the local or incoming distress signals are asserted. : Dynamic Prefetch Throttle received by this tile unc_m2m_distress_asserted.dpt_stall_iv uncore interconnect Distress signal asserted : DPT Stalled - IV event=0xaf,umask=0x40 01 Distress signal asserted : DPT Stalled - IV : Counts the number of cycles either the local or incoming distress signals are asserted. : DPT occurred while regular IVs were received, causing DPT to be stalled unc_m2m_distress_asserted.dpt_stall_nocrd uncore interconnect Distress signal asserted : DPT Stalled - No Credit event=0xaf,umask=0x80 01 Distress signal asserted : DPT Stalled - No Credit : Counts the number of cycles either the local or incoming distress signals are asserted. : DPT occurred while credit not available causing DPT to be stalled unc_m2m_distress_asserted.horz uncore interconnect Distress signal asserted : Horizontal event=0xaf,umask=2 01 Distress signal asserted : Horizontal : Counts the number of cycles either the local or incoming distress signals are asserted. : If TGR egress is full, then agents will throttle outgoing AD IDI transactions unc_m2m_distress_asserted.pmm_local uncore interconnect Distress signal asserted : PMM Local event=0xaf,umask=0x10 01 Distress signal asserted : PMM Local : Counts the number of cycles either the local or incoming distress signals are asserted. : If the CHA TOR has too many PMM transactions, this signal will throttle outgoing MS2IDI traffic unc_m2m_distress_asserted.pmm_nonlocal uncore interconnect Distress signal asserted : PMM Remote event=0xaf,umask=0x20 01 Distress signal asserted : PMM Remote : Counts the number of cycles either the local or incoming distress signals are asserted. : If another CHA TOR has too many PMM transactions, this signal will throttle outgoing MS2IDI traffic unc_m2m_distress_asserted.vert uncore interconnect Distress signal asserted : Vertical event=0xaf,umask=1 01 Distress signal asserted : Vertical : Counts the number of cycles either the local or incoming distress signals are asserted. : If IRQ egress is full, then agents will throttle outgoing AD IDI transactions unc_m2m_distress_pmm uncore interconnect UNC_M2M_DISTRESS_PMM event=0xf2 01 unc_m2m_distress_pmm_memmode uncore interconnect UNC_M2M_DISTRESS_PMM_MEMMODE event=0xf1 01 unc_m2m_egress_ordering.iv_snoopgo_dn uncore interconnect Egress Blocking due to Ordering requirements : Down event=0xba,umask=4 01 Egress Blocking due to Ordering requirements : Down : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m2m_egress_ordering.iv_snoopgo_up uncore interconnect Egress Blocking due to Ordering requirements : Up event=0xba,umask=1 01 Egress Blocking due to Ordering requirements : Up : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m2m_horz_ring_ad_in_use.left_even uncore interconnect Horizontal AD Ring In Use : Left and Even event=0xb6,umask=1 01 Horizontal AD Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ad_in_use.left_odd uncore interconnect Horizontal AD Ring In Use : Left and Odd event=0xb6,umask=2 01 Horizontal AD Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ad_in_use.right_even uncore interconnect Horizontal AD Ring In Use : Right and Even event=0xb6,umask=4 01 Horizontal AD Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ad_in_use.right_odd uncore interconnect Horizontal AD Ring In Use : Right and Odd event=0xb6,umask=8 01 Horizontal AD Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_akc_in_use.left_even uncore interconnect Horizontal AK Ring In Use : Left and Even event=0xbb,umask=1 01 Horizontal AK Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_akc_in_use.left_odd uncore interconnect Horizontal AK Ring In Use : Left and Odd event=0xbb,umask=2 01 Horizontal AK Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_akc_in_use.right_even uncore interconnect Horizontal AK Ring In Use : Right and Even event=0xbb,umask=4 01 Horizontal AK Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_akc_in_use.right_odd uncore interconnect Horizontal AK Ring In Use : Right and Odd event=0xbb,umask=8 01 Horizontal AK Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ak_in_use.left_even uncore interconnect Horizontal AK Ring In Use : Left and Even event=0xb7,umask=1 01 Horizontal AK Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ak_in_use.left_odd uncore interconnect Horizontal AK Ring In Use : Left and Odd event=0xb7,umask=2 01 Horizontal AK Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ak_in_use.right_even uncore interconnect Horizontal AK Ring In Use : Right and Even event=0xb7,umask=4 01 Horizontal AK Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ak_in_use.right_odd uncore interconnect Horizontal AK Ring In Use : Right and Odd event=0xb7,umask=8 01 Horizontal AK Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_bl_in_use.left_even uncore interconnect Horizontal BL Ring in Use : Left and Even event=0xb8,umask=1 01 Horizontal BL Ring in Use : Left and Even : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_bl_in_use.left_odd uncore interconnect Horizontal BL Ring in Use : Left and Odd event=0xb8,umask=2 01 Horizontal BL Ring in Use : Left and Odd : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_bl_in_use.right_even uncore interconnect Horizontal BL Ring in Use : Right and Even event=0xb8,umask=4 01 Horizontal BL Ring in Use : Right and Even : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_bl_in_use.right_odd uncore interconnect Horizontal BL Ring in Use : Right and Odd event=0xb8,umask=8 01 Horizontal BL Ring in Use : Right and Odd : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_iv_in_use.left uncore interconnect Horizontal IV Ring in Use : Left event=0xb9,umask=1 01 Horizontal IV Ring in Use : Left : Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m2m_horz_ring_iv_in_use.right uncore interconnect Horizontal IV Ring in Use : Right event=0xb9,umask=4 01 Horizontal IV Ring in Use : Right : Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m2m_imc_reads.all uncore interconnect M2M Reads Issued to iMC : All, regardless of priority. - All Channels event=0x37,umask=0x704 01 unc_m2m_imc_reads.ch0_all uncore interconnect M2M Reads Issued to iMC : All, regardless of priority. - Ch0 event=0x37,umask=0x104 01 unc_m2m_imc_reads.ch0_from_tgr uncore interconnect M2M Reads Issued to iMC : From TGR - Ch0 event=0x37,umask=0x140 01 unc_m2m_imc_reads.ch0_isoch uncore interconnect M2M Reads Issued to iMC : Critical Priority - Ch0 event=0x37,umask=0x102 01 unc_m2m_imc_reads.ch0_normal uncore interconnect M2M Reads Issued to iMC : Normal Priority - Ch0 event=0x37,umask=0x101 01 unc_m2m_imc_reads.ch0_to_ddr_as_cache uncore interconnect M2M Reads Issued to iMC : DDR, acting as Cache - Ch0 event=0x37,umask=0x110 01 unc_m2m_imc_reads.ch0_to_ddr_as_mem uncore interconnect M2M Reads Issued to iMC : DDR - Ch0 event=0x37,umask=0x108 01 unc_m2m_imc_reads.ch0_to_pmm uncore interconnect M2M Reads Issued to iMC : PMM - Ch0 event=0x37,umask=0x120 01 M2M Reads Issued to iMC : PMM - Ch0 : Counts all PMM dimm read requests(full line) sent from M2M to iMC unc_m2m_imc_reads.ch1_all uncore interconnect M2M Reads Issued to iMC : All, regardless of priority. - Ch1 event=0x37,umask=0x204 01 unc_m2m_imc_reads.ch1_from_tgr uncore interconnect M2M Reads Issued to iMC : From TGR - Ch1 event=0x37,umask=0x240 01 unc_m2m_imc_reads.ch1_isoch uncore interconnect M2M Reads Issued to iMC : Critical Priority - Ch1 event=0x37,umask=0x202 01 unc_m2m_imc_reads.ch1_normal uncore interconnect M2M Reads Issued to iMC : Normal Priority - Ch1 event=0x37,umask=0x201 01 unc_m2m_imc_reads.ch1_to_ddr_as_cache uncore interconnect M2M Reads Issued to iMC : DDR, acting as Cache - Ch1 event=0x37,umask=0x210 01 unc_m2m_imc_reads.ch1_to_ddr_as_mem uncore interconnect M2M Reads Issued to iMC : DDR - Ch1 event=0x37,umask=0x208 01 unc_m2m_imc_reads.ch1_to_pmm uncore interconnect M2M Reads Issued to iMC : PMM - Ch1 event=0x37,umask=0x220 01 M2M Reads Issued to iMC : PMM - Ch1 : Counts all PMM dimm read requests(full line) sent from M2M to iMC unc_m2m_imc_reads.ch2_from_tgr uncore interconnect M2M Reads Issued to iMC : From TGR - Ch2 event=0x37,umask=0x440 01 unc_m2m_imc_reads.from_tgr uncore interconnect M2M Reads Issued to iMC : From TGR - All Channels event=0x37,umask=0x740 01 unc_m2m_imc_reads.isoch uncore interconnect M2M Reads Issued to iMC : Critical Priority - All Channels event=0x37,umask=0x702 01 unc_m2m_imc_reads.normal uncore interconnect M2M Reads Issued to iMC : Normal Priority - All Channels event=0x37,umask=0x701 01 unc_m2m_imc_reads.to_ddr_as_cache uncore interconnect M2M Reads Issued to iMC : DDR, acting as Cache - All Channels event=0x37,umask=0x710 01 unc_m2m_imc_reads.to_ddr_as_mem uncore interconnect M2M Reads Issued to iMC : DDR - All Channels event=0x37,umask=0x708 01 unc_m2m_imc_reads.to_pmm uncore interconnect M2M Reads Issued to iMC : PMM - All Channels event=0x37,umask=0x720 01 unc_m2m_imc_writes.all uncore interconnect M2M Writes Issued to iMC : All Writes - All Channels event=0x38,umask=0x1c10 01 unc_m2m_imc_writes.ch0_all uncore interconnect M2M Writes Issued to iMC : All Writes - Ch0 event=0x38,umask=0x410 01 unc_m2m_imc_writes.ch0_from_tgr uncore interconnect M2M Writes Issued to iMC : From TGR - Ch0 event=0x38 01 unc_m2m_imc_writes.ch0_full uncore interconnect M2M Writes Issued to iMC : Full Line Non-ISOCH - Ch0 event=0x38,umask=0x401 01 unc_m2m_imc_writes.ch0_full_isoch uncore interconnect M2M Writes Issued to iMC : ISOCH Full Line - Ch0 event=0x38,umask=0x404 01 unc_m2m_imc_writes.ch0_ni uncore interconnect M2M Writes Issued to iMC : Non-Inclusive - Ch0 event=0x38 01 unc_m2m_imc_writes.ch0_ni_miss uncore interconnect M2M Writes Issued to iMC : Non-Inclusive Miss - Ch0 event=0x38 01 unc_m2m_imc_writes.ch0_partial uncore interconnect M2M Writes Issued to iMC : Partial Non-ISOCH - Ch0 event=0x38,umask=0x402 01 unc_m2m_imc_writes.ch0_partial_isoch uncore interconnect M2M Writes Issued to iMC : ISOCH Partial - Ch0 event=0x38,umask=0x408 01 unc_m2m_imc_writes.ch0_to_ddr_as_cache uncore interconnect M2M Writes Issued to iMC : DDR, acting as Cache - Ch0 event=0x38,umask=0x440 01 unc_m2m_imc_writes.ch0_to_ddr_as_mem uncore interconnect M2M Writes Issued to iMC : DDR - Ch0 event=0x38,umask=0x420 01 unc_m2m_imc_writes.ch0_to_pmm uncore interconnect M2M Writes Issued to iMC : PMM - Ch0 event=0x38,umask=0x480 01 M2M Writes Issued to iMC : PMM - Ch0 : Counts all PMM dimm writes requests(full line and partial) sent from M2M to iMC unc_m2m_imc_writes.ch1_all uncore interconnect M2M Writes Issued to iMC : All Writes - Ch1 event=0x38,umask=0x810 01 unc_m2m_imc_writes.ch1_from_tgr uncore interconnect M2M Writes Issued to iMC : From TGR - Ch1 event=0x38 01 unc_m2m_imc_writes.ch1_full uncore interconnect M2M Writes Issued to iMC : Full Line Non-ISOCH - Ch1 event=0x38,umask=0x801 01 unc_m2m_imc_writes.ch1_full_isoch uncore interconnect M2M Writes Issued to iMC : ISOCH Full Line - Ch1 event=0x38,umask=0x804 01 unc_m2m_imc_writes.ch1_ni uncore interconnect M2M Writes Issued to iMC : Non-Inclusive - Ch1 event=0x38 01 unc_m2m_imc_writes.ch1_ni_miss uncore interconnect M2M Writes Issued to iMC : Non-Inclusive Miss - Ch1 event=0x38 01 unc_m2m_imc_writes.ch1_partial uncore interconnect M2M Writes Issued to iMC : Partial Non-ISOCH - Ch1 event=0x38,umask=0x802 01 unc_m2m_imc_writes.ch1_partial_isoch uncore interconnect M2M Writes Issued to iMC : ISOCH Partial - Ch1 event=0x38,umask=0x808 01 unc_m2m_imc_writes.ch1_to_ddr_as_cache uncore interconnect M2M Writes Issued to iMC : DDR, acting as Cache - Ch1 event=0x38,umask=0x840 01 unc_m2m_imc_writes.ch1_to_ddr_as_mem uncore interconnect M2M Writes Issued to iMC : DDR - Ch1 event=0x38,umask=0x820 01 unc_m2m_imc_writes.ch1_to_pmm uncore interconnect M2M Writes Issued to iMC : PMM - Ch1 event=0x38,umask=0x880 01 M2M Writes Issued to iMC : PMM - Ch1 : Counts all PMM dimm writes requests(full line and partial) sent from M2M to iMC unc_m2m_imc_writes.from_tgr uncore interconnect M2M Writes Issued to iMC : From TGR - All Channels event=0x38 01 unc_m2m_imc_writes.full uncore interconnect M2M Writes Issued to iMC : Full Line Non-ISOCH - All Channels event=0x38,umask=0x1c01 01 unc_m2m_imc_writes.full_isoch uncore interconnect M2M Writes Issued to iMC : ISOCH Full Line - All Channels event=0x38,umask=0x1c04 01 unc_m2m_imc_writes.ni uncore interconnect M2M Writes Issued to iMC : Non-Inclusive - All Channels event=0x38 01 unc_m2m_imc_writes.ni_miss uncore interconnect M2M Writes Issued to iMC : Non-Inclusive Miss - All Channels event=0x38 01 unc_m2m_imc_writes.partial uncore interconnect M2M Writes Issued to iMC : Partial Non-ISOCH - All Channels event=0x38,umask=0x1c02 01 unc_m2m_imc_writes.partial_isoch uncore interconnect M2M Writes Issued to iMC : ISOCH Partial - All Channels event=0x38,umask=0x1c08 01 unc_m2m_imc_writes.to_ddr_as_cache uncore interconnect M2M Writes Issued to iMC : DDR, acting as Cache - All Channels event=0x38,umask=0x1c40 01 unc_m2m_imc_writes.to_ddr_as_mem uncore interconnect M2M Writes Issued to iMC : DDR - All Channels event=0x38,umask=0x1c20 01 unc_m2m_imc_writes.to_pmm uncore interconnect M2M Writes Issued to iMC : PMM - All Channels event=0x38,umask=0x1c80 01 unc_m2m_mirr_wrq_inserts uncore interconnect Write Tracker Inserts event=0x64 01 unc_m2m_mirr_wrq_occupancy uncore interconnect Write Tracker Occupancy event=0x65 01 unc_m2m_misc_external.mbe_inst0 uncore interconnect Miscellaneous Events (mostly from MS2IDI) : Number of cycles MBE is high for MS2IDI0 event=0xe6,umask=1 01 unc_m2m_misc_external.mbe_inst1 uncore interconnect Miscellaneous Events (mostly from MS2IDI) : Number of cycles MBE is high for MS2IDI1 event=0xe6,umask=2 01 unc_m2m_pkt_match.mc uncore interconnect Number Packet Header Matches : MC Match event=0x4c,umask=2 01 unc_m2m_pkt_match.mesh uncore interconnect Number Packet Header Matches : Mesh Match event=0x4c,umask=1 01 unc_m2m_prefcam_cis_drops uncore interconnect UNC_M2M_PREFCAM_CIS_DROPS event=0x73 01 unc_m2m_prefcam_cycles_full.allch uncore interconnect Prefetch CAM Cycles Full : All Channels event=0x6b,umask=7 01 unc_m2m_prefcam_cycles_full.ch0 uncore interconnect Prefetch CAM Cycles Full : Channel 0 event=0x6b,umask=1 01 unc_m2m_prefcam_cycles_full.ch1 uncore interconnect Prefetch CAM Cycles Full : Channel 1 event=0x6b,umask=2 01 unc_m2m_prefcam_cycles_full.ch2 uncore interconnect Prefetch CAM Cycles Full : Channel 2 event=0x6b,umask=4 01 unc_m2m_prefcam_cycles_ne.allch uncore interconnect Prefetch CAM Cycles Not Empty : All Channels event=0x6c,umask=7 01 unc_m2m_prefcam_cycles_ne.ch0 uncore interconnect Prefetch CAM Cycles Not Empty : Channel 0 event=0x6c,umask=1 01 unc_m2m_prefcam_cycles_ne.ch1 uncore interconnect Prefetch CAM Cycles Not Empty : Channel 1 event=0x6c,umask=2 01 unc_m2m_prefcam_cycles_ne.ch2 uncore interconnect Prefetch CAM Cycles Not Empty : Channel 2 event=0x6c,umask=4 01 unc_m2m_prefcam_deallocs.ch0_hita0_inval uncore interconnect Prefetch CAM Deallocs event=0x6e,umask=1 01 unc_m2m_prefcam_deallocs.ch0_hita1_inval uncore interconnect Prefetch CAM Deallocs event=0x6e,umask=2 01 unc_m2m_prefcam_deallocs.ch0_miss_inval uncore interconnect Prefetch CAM Deallocs event=0x6e,umask=4 01 unc_m2m_prefcam_deallocs.ch0_rsp_pdreset uncore interconnect Prefetch CAM Deallocs event=0x6e,umask=8 01 unc_m2m_prefcam_deallocs.ch1_hita0_inval uncore interconnect Prefetch CAM Deallocs event=0x6e,umask=0x10 01 unc_m2m_prefcam_deallocs.ch1_hita1_inval uncore interconnect Prefetch CAM Deallocs event=0x6e,umask=0x20 01 unc_m2m_prefcam_deallocs.ch1_miss_inval uncore interconnect Prefetch CAM Deallocs event=0x6e,umask=0x40 01 unc_m2m_prefcam_deallocs.ch1_rsp_pdreset uncore interconnect Prefetch CAM Deallocs event=0x6e,umask=0x80 01 unc_m2m_prefcam_deallocs.ch2_hita0_inval uncore interconnect Prefetch CAM Deallocs event=0x6e 01 unc_m2m_prefcam_deallocs.ch2_hita1_inval uncore interconnect Prefetch CAM Deallocs event=0x6e 01 unc_m2m_prefcam_deallocs.ch2_miss_inval uncore interconnect Prefetch CAM Deallocs event=0x6e 01 unc_m2m_prefcam_deallocs.ch2_rsp_pdreset uncore interconnect Prefetch CAM Deallocs event=0x6e 01 unc_m2m_prefcam_demand_drops.ch0_upi uncore interconnect Data Prefetches Dropped : UPI - Ch 0 event=0x6f,umask=2 01 unc_m2m_prefcam_demand_drops.ch0_xpt uncore interconnect Data Prefetches Dropped : XPT - Ch 0 event=0x6f,umask=1 01 unc_m2m_prefcam_demand_drops.ch1_upi uncore interconnect Data Prefetches Dropped : UPI - Ch 1 event=0x6f,umask=8 01 unc_m2m_prefcam_demand_drops.ch1_xpt uncore interconnect Data Prefetches Dropped : XPT - Ch 1 event=0x6f,umask=4 01 unc_m2m_prefcam_demand_drops.ch2_upi uncore interconnect Data Prefetches Dropped : UPI - Ch 2 event=0x6f,umask=0x20 01 unc_m2m_prefcam_demand_drops.ch2_xpt uncore interconnect Data Prefetches Dropped : XPT - Ch 2 event=0x6f,umask=0x10 01 unc_m2m_prefcam_demand_drops.upi_allch uncore interconnect Data Prefetches Dropped : UPI - All Channels event=0x6f,umask=0x2a 01 unc_m2m_prefcam_demand_drops.xpt_allch uncore interconnect Data Prefetches Dropped : XPT - All Channels event=0x6f,umask=0x15 01 unc_m2m_prefcam_demand_merge.ch0_xptupi uncore interconnect Demands Merged with CAMed Prefetches : XPT & UPI- Ch 0 event=0x74,umask=1 01 Demands Merged with CAMed Prefetches : XPT & UPI - Ch 0 unc_m2m_prefcam_demand_merge.ch1_xptupi uncore interconnect Demands Merged with CAMed Prefetches : XPT & UPI - Ch 1 event=0x74,umask=4 01 Demands Merged with CAMed Prefetches : XPT & UPI- Ch 1 unc_m2m_prefcam_demand_merge.ch2_xptupi uncore interconnect Demands Merged with CAMed Prefetches : XPT & UPI- Ch 2 event=0x74,umask=0x10 01 Demands Merged with CAMed Prefetches : XPT & UPI - Ch 2 unc_m2m_prefcam_demand_merge.xptupi_allch uncore interconnect Demands Merged with CAMed Prefetches : XPT & UPI- All Channels event=0x74,umask=0x15 01 Demands Merged with CAMed Prefetches : XPT & UPI - All Channels unc_m2m_prefcam_demand_no_merge.ch0_xptupi uncore interconnect Demands Not Merged with CAMed Prefetches : XPT & UPI - Ch 0 event=0x75,umask=1 01 Demands Not Merged with CAMed Prefetches : XPT & UPI- Ch 0 unc_m2m_prefcam_demand_no_merge.ch1_xptupi uncore interconnect Demands Not Merged with CAMed Prefetches : XPT & UPI - Ch 1 event=0x75,umask=4 01 Demands Not Merged with CAMed Prefetches : XPT & UPI- Ch 1 unc_m2m_prefcam_demand_no_merge.ch2_xptupi uncore interconnect Demands Not Merged with CAMed Prefetches : XPT & UPI - Ch 2 event=0x75,umask=0x10 01 unc_m2m_prefcam_demand_no_merge.xptupi_allch uncore interconnect Demands Not Merged with CAMed Prefetches : XPT & UPI - All Channels event=0x75,umask=0x15 01 unc_m2m_prefcam_drop_reasons_ch0.errorblk_rxc uncore interconnect Data Prefetches Dropped Ch0 - Reasons event=0x70,umask=0x10 01 unc_m2m_prefcam_drop_reasons_ch0.not_pf_sad_region uncore interconnect Data Prefetches Dropped Ch0 - Reasons event=0x70,umask=2 01 unc_m2m_prefcam_drop_reasons_ch0.pf_ad_crd uncore interconnect Data Prefetches Dropped Ch0 - Reasons event=0x70,umask=0x20 01 unc_m2m_prefcam_drop_reasons_ch0.pf_cam_full uncore interconnect Data Prefetches Dropped Ch0 - Reasons event=0x70,umask=0x40 01 unc_m2m_prefcam_drop_reasons_ch0.pf_cam_hit uncore interconnect Data Prefetches Dropped Ch0 - Reasons event=0x70,umask=4 01 unc_m2m_prefcam_drop_reasons_ch0.pf_secure_drop uncore interconnect Data Prefetches Dropped Ch0 - Reasons event=0x70,umask=1 01 unc_m2m_prefcam_drop_reasons_ch0.rpq_proxy uncore interconnect Data Prefetches Dropped Ch0 - Reasons event=0x70 01 unc_m2m_prefcam_drop_reasons_ch0.stop_b2b uncore interconnect Data Prefetches Dropped Ch0 - Reasons event=0x70,umask=8 01 unc_m2m_prefcam_drop_reasons_ch0.upi_thresh uncore interconnect Data Prefetches Dropped Ch0 - Reasons event=0x70 01 unc_m2m_prefcam_drop_reasons_ch0.wpq_proxy uncore interconnect Data Prefetches Dropped Ch0 - Reasons event=0x70,umask=0x80 01 unc_m2m_prefcam_drop_reasons_ch0.xpt_thresh uncore interconnect Data Prefetches Dropped Ch0 - Reasons event=0x70 01 unc_m2m_prefcam_drop_reasons_ch1.errorblk_rxc uncore interconnect Data Prefetches Dropped Ch1 - Reasons event=0x71,umask=0x10 01 unc_m2m_prefcam_drop_reasons_ch1.not_pf_sad_region uncore interconnect Data Prefetches Dropped Ch1 - Reasons event=0x71,umask=2 01 unc_m2m_prefcam_drop_reasons_ch1.pf_ad_crd uncore interconnect Data Prefetches Dropped Ch1 - Reasons event=0x71,umask=0x20 01 unc_m2m_prefcam_drop_reasons_ch1.pf_cam_full uncore interconnect Data Prefetches Dropped Ch1 - Reasons event=0x71,umask=0x40 01 unc_m2m_prefcam_drop_reasons_ch1.pf_cam_hit uncore interconnect Data Prefetches Dropped Ch1 - Reasons event=0x71,umask=4 01 unc_m2m_prefcam_drop_reasons_ch1.pf_secure_drop uncore interconnect Data Prefetches Dropped Ch1 - Reasons event=0x71,umask=1 01 unc_m2m_prefcam_drop_reasons_ch1.rpq_proxy uncore interconnect Data Prefetches Dropped Ch1 - Reasons event=0x71 01 unc_m2m_prefcam_drop_reasons_ch1.stop_b2b uncore interconnect Data Prefetches Dropped Ch1 - Reasons event=0x71,umask=8 01 unc_m2m_prefcam_drop_reasons_ch1.upi_thresh uncore interconnect Data Prefetches Dropped Ch1 - Reasons event=0x71 01 unc_m2m_prefcam_drop_reasons_ch1.wpq_proxy uncore interconnect Data Prefetches Dropped Ch1 - Reasons event=0x71,umask=0x80 01 unc_m2m_prefcam_drop_reasons_ch1.xpt_thresh uncore interconnect Data Prefetches Dropped Ch1 - Reasons event=0x71 01 unc_m2m_prefcam_drop_reasons_ch2.errorblk_rxc uncore interconnect Data Prefetches Dropped Ch2 - Reasons event=0x72,umask=0x10 01 unc_m2m_prefcam_drop_reasons_ch2.not_pf_sad_region uncore interconnect Data Prefetches Dropped Ch2 - Reasons event=0x72,umask=2 01 unc_m2m_prefcam_drop_reasons_ch2.pf_ad_crd uncore interconnect Data Prefetches Dropped Ch2 - Reasons event=0x72,umask=0x20 01 unc_m2m_prefcam_drop_reasons_ch2.pf_cam_full uncore interconnect Data Prefetches Dropped Ch2 - Reasons event=0x72,umask=0x40 01 unc_m2m_prefcam_drop_reasons_ch2.pf_cam_hit uncore interconnect Data Prefetches Dropped Ch2 - Reasons event=0x72,umask=4 01 unc_m2m_prefcam_drop_reasons_ch2.pf_secure_drop uncore interconnect Data Prefetches Dropped Ch2 - Reasons event=0x72,umask=1 01 unc_m2m_prefcam_drop_reasons_ch2.rpq_proxy uncore interconnect Data Prefetches Dropped Ch2 - Reasons event=0x72 01 unc_m2m_prefcam_drop_reasons_ch2.stop_b2b uncore interconnect Data Prefetches Dropped Ch2 - Reasons event=0x72,umask=8 01 unc_m2m_prefcam_drop_reasons_ch2.upi_thresh uncore interconnect Data Prefetches Dropped Ch2 - Reasons event=0x72 01 unc_m2m_prefcam_drop_reasons_ch2.wpq_proxy uncore interconnect Data Prefetches Dropped Ch2 - Reasons event=0x72,umask=0x80 01 unc_m2m_prefcam_drop_reasons_ch2.xpt_thresh uncore interconnect Data Prefetches Dropped Ch2 - Reasons event=0x72 01 unc_m2m_prefcam_inserts.ch0_upi uncore interconnect Prefetch CAM Inserts : UPI - Ch 0 event=0x6d,umask=2 01 unc_m2m_prefcam_inserts.ch0_xpt uncore interconnect Prefetch CAM Inserts : XPT - Ch 0 event=0x6d,umask=1 01 unc_m2m_prefcam_inserts.ch1_upi uncore interconnect Prefetch CAM Inserts : UPI - Ch 1 event=0x6d,umask=8 01 unc_m2m_prefcam_inserts.ch1_xpt uncore interconnect Prefetch CAM Inserts : XPT - Ch 1 event=0x6d,umask=4 01 unc_m2m_prefcam_inserts.ch2_upi uncore interconnect Prefetch CAM Inserts : UPI - Ch 2 event=0x6d,umask=0x20 01 unc_m2m_prefcam_inserts.ch2_xpt uncore interconnect Prefetch CAM Inserts : XPT - Ch 2 event=0x6d,umask=0x10 01 unc_m2m_prefcam_inserts.upi_allch uncore interconnect Prefetch CAM Inserts : UPI - All Channels event=0x6d,umask=0x2a 01 unc_m2m_prefcam_inserts.xpt_allch uncore interconnect Prefetch CAM Inserts : XPT - All Channels event=0x6d,umask=0x15 01 unc_m2m_prefcam_occupancy.allch uncore interconnect Prefetch CAM Occupancy : All Channels event=0x6a,umask=7 01 unc_m2m_prefcam_occupancy.ch0 uncore interconnect Prefetch CAM Occupancy : Channel 0 event=0x6a,umask=1 01 unc_m2m_prefcam_occupancy.ch1 uncore interconnect Prefetch CAM Occupancy : Channel 1 event=0x6a,umask=2 01 unc_m2m_prefcam_occupancy.ch2 uncore interconnect Prefetch CAM Occupancy : Channel 2 event=0x6a,umask=4 01 unc_m2m_prefcam_resp_miss.allch uncore interconnect : All Channels event=0x76,umask=7 01 unc_m2m_prefcam_resp_miss.ch0 uncore interconnect : Channel 0 event=0x76,umask=1 01 unc_m2m_prefcam_resp_miss.ch1 uncore interconnect : Channel 1 event=0x76,umask=2 01 unc_m2m_prefcam_resp_miss.ch2 uncore interconnect : Channel 2 event=0x76,umask=4 01 unc_m2m_prefcam_rxc_cycles_ne uncore interconnect UNC_M2M_PREFCAM_RxC_CYCLES_NE event=0x79 01 unc_m2m_prefcam_rxc_deallocs.1lm_posted uncore interconnect UNC_M2M_PREFCAM_RxC_DEALLOCS.1LM_POSTED event=0x7a,umask=2 01 unc_m2m_prefcam_rxc_deallocs.cis uncore interconnect UNC_M2M_PREFCAM_RxC_DEALLOCS.CIS event=0x7a,umask=8 01 unc_m2m_prefcam_rxc_deallocs.pmm_memmode_accept uncore interconnect UNC_M2M_PREFCAM_RxC_DEALLOCS.PMM_MEMMODE_ACCEPT event=0x7a,umask=4 01 unc_m2m_prefcam_rxc_deallocs.squashed uncore interconnect UNC_M2M_PREFCAM_RxC_DEALLOCS.SQUASHED event=0x7a,umask=1 01 unc_m2m_prefcam_rxc_inserts uncore interconnect UNC_M2M_PREFCAM_RxC_INSERTS event=0x78 01 unc_m2m_prefcam_rxc_occupancy uncore interconnect UNC_M2M_PREFCAM_RxC_OCCUPANCY event=0x77 01 unc_m2m_ring_bounces_horz.ad uncore interconnect Messages that bounced on the Horizontal Ring. : AD event=0xac,umask=1 01 Messages that bounced on the Horizontal Ring. : AD : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m2m_ring_bounces_horz.ak uncore interconnect Messages that bounced on the Horizontal Ring. : AK event=0xac,umask=2 01 Messages that bounced on the Horizontal Ring. : AK : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m2m_ring_bounces_horz.bl uncore interconnect Messages that bounced on the Horizontal Ring. : BL event=0xac,umask=4 01 Messages that bounced on the Horizontal Ring. : BL : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m2m_ring_bounces_horz.iv uncore interconnect Messages that bounced on the Horizontal Ring. : IV event=0xac,umask=8 01 Messages that bounced on the Horizontal Ring. : IV : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m2m_ring_bounces_vert.ad uncore interconnect Messages that bounced on the Vertical Ring. : AD event=0xaa,umask=1 01 Messages that bounced on the Vertical Ring. : AD : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2m_ring_bounces_vert.ak uncore interconnect Messages that bounced on the Vertical Ring. : Acknowledgements to core event=0xaa,umask=2 01 Messages that bounced on the Vertical Ring. : Acknowledgements to core : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2m_ring_bounces_vert.akc uncore interconnect Messages that bounced on the Vertical Ring event=0xaa,umask=0x10 01 Messages that bounced on the Vertical Ring. : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2m_ring_bounces_vert.bl uncore interconnect Messages that bounced on the Vertical Ring. : Data Responses to core event=0xaa,umask=4 01 Messages that bounced on the Vertical Ring. : Data Responses to core : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2m_ring_bounces_vert.iv uncore interconnect Messages that bounced on the Vertical Ring. : Snoops of processor's cache event=0xaa,umask=8 01 Messages that bounced on the Vertical Ring. : Snoops of processor's cache. : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2m_ring_sink_starved_horz.ad uncore interconnect Sink Starvation on Horizontal Ring : AD event=0xad,umask=1 01 unc_m2m_ring_sink_starved_horz.ak uncore interconnect Sink Starvation on Horizontal Ring : AK event=0xad,umask=2 01 unc_m2m_ring_sink_starved_horz.ak_ag1 uncore interconnect Sink Starvation on Horizontal Ring : Acknowledgements to Agent 1 event=0xad,umask=0x20 01 unc_m2m_ring_sink_starved_horz.bl uncore interconnect Sink Starvation on Horizontal Ring : BL event=0xad,umask=4 01 unc_m2m_ring_sink_starved_horz.iv uncore interconnect Sink Starvation on Horizontal Ring : IV event=0xad,umask=8 01 unc_m2m_ring_sink_starved_vert.ad uncore interconnect Sink Starvation on Vertical Ring : AD event=0xab,umask=1 01 unc_m2m_ring_sink_starved_vert.ak uncore interconnect Sink Starvation on Vertical Ring : Acknowledgements to core event=0xab,umask=2 01 unc_m2m_ring_sink_starved_vert.akc uncore interconnect Sink Starvation on Vertical Ring event=0xab,umask=0x10 01 unc_m2m_ring_sink_starved_vert.bl uncore interconnect Sink Starvation on Vertical Ring : Data Responses to core event=0xab,umask=4 01 unc_m2m_ring_sink_starved_vert.iv uncore interconnect Sink Starvation on Vertical Ring : Snoops of processor's cache event=0xab,umask=8 01 unc_m2m_ring_src_thrtl uncore interconnect Source Throttle event=0xae 01 unc_m2m_rpq_no_reg_crd.ch0 uncore interconnect M2M to iMC RPQ Cycles w/Credits - Regular : Channel 0 event=0x43,umask=1 01 unc_m2m_rpq_no_reg_crd.ch1 uncore interconnect M2M to iMC RPQ Cycles w/Credits - Regular : Channel 1 event=0x43,umask=2 01 unc_m2m_rpq_no_reg_crd.ch2 uncore interconnect M2M to iMC RPQ Cycles w/Credits - Regular : Channel 2 event=0x43,umask=4 01 unc_m2m_rpq_no_reg_crd_pmm.chn0 uncore interconnect M2M->iMC RPQ Cycles w/Credits - PMM : Channel 0 event=0x4f,umask=1 01 unc_m2m_rpq_no_reg_crd_pmm.chn1 uncore interconnect M2M->iMC RPQ Cycles w/Credits - PMM : Channel 1 event=0x4f,umask=2 01 unc_m2m_rpq_no_reg_crd_pmm.chn2 uncore interconnect M2M->iMC RPQ Cycles w/Credits - PMM : Channel 2 event=0x4f,umask=4 01 unc_m2m_rpq_no_spec_crd.ch0 uncore interconnect M2M to iMC RPQ Cycles w/Credits - Special : Channel 0 event=0x44,umask=1 01 unc_m2m_rpq_no_spec_crd.ch1 uncore interconnect M2M to iMC RPQ Cycles w/Credits - Special : Channel 1 event=0x44,umask=2 01 unc_m2m_rpq_no_spec_crd.ch2 uncore interconnect M2M to iMC RPQ Cycles w/Credits - Special : Channel 2 event=0x44,umask=4 01 unc_m2m_rxc_ad_inserts uncore interconnect AD Ingress (from CMS) Allocations event=1 01 unc_m2m_rxc_ad_pref_occupancy uncore interconnect AD Ingress (from CMS) Occupancy - Prefetches event=0x77 01 unc_m2m_rxc_ak_wr_cmp uncore interconnect AK Egress (to CMS) Allocations event=0x5c 01 unc_m2m_rxr_busy_starved.ad_all uncore interconnect Transgress Injection Starvation : AD - All event=0xe5,umask=0x11 01 Transgress Injection Starvation : AD - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority : All == Credited + Uncredited unc_m2m_rxr_busy_starved.ad_crd uncore interconnect Transgress Injection Starvation : AD - Credited event=0xe5,umask=0x10 01 Transgress Injection Starvation : AD - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m2m_rxr_busy_starved.ad_uncrd uncore interconnect Transgress Injection Starvation : AD - Uncredited event=0xe5,umask=1 01 Transgress Injection Starvation : AD - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m2m_rxr_busy_starved.bl_all uncore interconnect Transgress Injection Starvation : BL - All event=0xe5,umask=0x44 01 Transgress Injection Starvation : BL - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority : All == Credited + Uncredited unc_m2m_rxr_busy_starved.bl_crd uncore interconnect Transgress Injection Starvation : BL - Credited event=0xe5,umask=0x40 01 Transgress Injection Starvation : BL - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m2m_rxr_busy_starved.bl_uncrd uncore interconnect Transgress Injection Starvation : BL - Uncredited event=0xe5,umask=4 01 Transgress Injection Starvation : BL - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m2m_rxr_bypass.ad_all uncore interconnect Transgress Ingress Bypass : AD - All event=0xe2,umask=0x11 01 Transgress Ingress Bypass : AD - All : Number of packets bypassing the CMS Ingress : All == Credited + Uncredited unc_m2m_rxr_bypass.ad_crd uncore interconnect Transgress Ingress Bypass : AD - Credited event=0xe2,umask=0x10 01 Transgress Ingress Bypass : AD - Credited : Number of packets bypassing the CMS Ingress unc_m2m_rxr_bypass.ad_uncrd uncore interconnect Transgress Ingress Bypass : AD - Uncredited event=0xe2,umask=1 01 Transgress Ingress Bypass : AD - Uncredited : Number of packets bypassing the CMS Ingress unc_m2m_rxr_bypass.ak uncore interconnect Transgress Ingress Bypass : AK event=0xe2,umask=2 01 Transgress Ingress Bypass : AK : Number of packets bypassing the CMS Ingress unc_m2m_rxr_bypass.akc_uncrd uncore interconnect Transgress Ingress Bypass : AKC - Uncredited event=0xe2,umask=0x80 01 Transgress Ingress Bypass : AKC - Uncredited : Number of packets bypassing the CMS Ingress unc_m2m_rxr_bypass.bl_all uncore interconnect Transgress Ingress Bypass : BL - All event=0xe2,umask=0x44 01 Transgress Ingress Bypass : BL - All : Number of packets bypassing the CMS Ingress : All == Credited + Uncredited unc_m2m_rxr_bypass.bl_crd uncore interconnect Transgress Ingress Bypass : BL - Credited event=0xe2,umask=0x40 01 Transgress Ingress Bypass : BL - Credited : Number of packets bypassing the CMS Ingress unc_m2m_rxr_bypass.bl_uncrd uncore interconnect Transgress Ingress Bypass : BL - Uncredited event=0xe2,umask=4 01 Transgress Ingress Bypass : BL - Uncredited : Number of packets bypassing the CMS Ingress unc_m2m_rxr_bypass.iv uncore interconnect Transgress Ingress Bypass : IV event=0xe2,umask=8 01 Transgress Ingress Bypass : IV : Number of packets bypassing the CMS Ingress unc_m2m_rxr_crd_starved.ad_all uncore interconnect Transgress Injection Starvation : AD - All event=0xe3,umask=0x11 01 Transgress Injection Starvation : AD - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit. : All == Credited + Uncredited unc_m2m_rxr_crd_starved.ad_crd uncore interconnect Transgress Injection Starvation : AD - Credited event=0xe3,umask=0x10 01 Transgress Injection Starvation : AD - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved.ad_uncrd uncore interconnect Transgress Injection Starvation : AD - Uncredited event=0xe3,umask=1 01 Transgress Injection Starvation : AD - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved.ak uncore interconnect Transgress Injection Starvation : AK event=0xe3,umask=2 01 Transgress Injection Starvation : AK : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved.bl_all uncore interconnect Transgress Injection Starvation : BL - All event=0xe3,umask=0x44 01 Transgress Injection Starvation : BL - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit. : All == Credited + Uncredited unc_m2m_rxr_crd_starved.bl_crd uncore interconnect Transgress Injection Starvation : BL - Credited event=0xe3,umask=0x40 01 Transgress Injection Starvation : BL - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved.bl_uncrd uncore interconnect Transgress Injection Starvation : BL - Uncredited event=0xe3,umask=4 01 Transgress Injection Starvation : BL - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved.ifv uncore interconnect Transgress Injection Starvation : IFV - Credited event=0xe3,umask=0x80 01 Transgress Injection Starvation : IFV - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved.iv uncore interconnect Transgress Injection Starvation : IV event=0xe3,umask=8 01 Transgress Injection Starvation : IV : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved_1 uncore interconnect Transgress Injection Starvation event=0xe4 01 Transgress Injection Starvation : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_inserts.ad_all uncore interconnect Transgress Ingress Allocations : AD - All event=0xe1,umask=0x11 01 Transgress Ingress Allocations : AD - All : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_m2m_rxr_inserts.ad_crd uncore interconnect Transgress Ingress Allocations : AD - Credited event=0xe1,umask=0x10 01 Transgress Ingress Allocations : AD - Credited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_inserts.ad_uncrd uncore interconnect Transgress Ingress Allocations : AD - Uncredited event=0xe1,umask=1 01 Transgress Ingress Allocations : AD - Uncredited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_inserts.ak uncore interconnect Transgress Ingress Allocations : AK event=0xe1,umask=2 01 Transgress Ingress Allocations : AK : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_inserts.akc_uncrd uncore interconnect Transgress Ingress Allocations : AKC - Uncredited event=0xe1,umask=0x80 01 Transgress Ingress Allocations : AKC - Uncredited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_inserts.bl_all uncore interconnect Transgress Ingress Allocations : BL - All event=0xe1,umask=0x44 01 Transgress Ingress Allocations : BL - All : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_m2m_rxr_inserts.bl_crd uncore interconnect Transgress Ingress Allocations : BL - Credited event=0xe1,umask=0x40 01 Transgress Ingress Allocations : BL - Credited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_inserts.bl_uncrd uncore interconnect Transgress Ingress Allocations : BL - Uncredited event=0xe1,umask=4 01 Transgress Ingress Allocations : BL - Uncredited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_inserts.iv uncore interconnect Transgress Ingress Allocations : IV event=0xe1,umask=8 01 Transgress Ingress Allocations : IV : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.ad_all uncore interconnect Transgress Ingress Occupancy : AD - All event=0xe0,umask=0x11 01 Transgress Ingress Occupancy : AD - All : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_m2m_rxr_occupancy.ad_crd uncore interconnect Transgress Ingress Occupancy : AD - Credited event=0xe0,umask=0x10 01 Transgress Ingress Occupancy : AD - Credited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.ad_uncrd uncore interconnect Transgress Ingress Occupancy : AD - Uncredited event=0xe0,umask=1 01 Transgress Ingress Occupancy : AD - Uncredited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.ak uncore interconnect Transgress Ingress Occupancy : AK event=0xe0,umask=2 01 Transgress Ingress Occupancy : AK : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.akc_uncrd uncore interconnect Transgress Ingress Occupancy : AKC - Uncredited event=0xe0,umask=0x80 01 Transgress Ingress Occupancy : AKC - Uncredited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.bl_all uncore interconnect Transgress Ingress Occupancy : BL - All event=0xe0,umask=0x44 01 Transgress Ingress Occupancy : BL - All : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_m2m_rxr_occupancy.bl_crd uncore interconnect Transgress Ingress Occupancy : BL - Credited event=0xe0,umask=0x20 01 Transgress Ingress Occupancy : BL - Credited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.bl_uncrd uncore interconnect Transgress Ingress Occupancy : BL - Uncredited event=0xe0,umask=4 01 Transgress Ingress Occupancy : BL - Uncredited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.iv uncore interconnect Transgress Ingress Occupancy : IV event=0xe0,umask=8 01 Transgress Ingress Occupancy : IV : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_scoreboard_ad_retry_accepts uncore interconnect UNC_M2M_SCOREBOARD_AD_RETRY_ACCEPTS event=0x33 01 unc_m2m_scoreboard_ad_retry_rejects uncore interconnect UNC_M2M_SCOREBOARD_AD_RETRY_REJECTS event=0x34 01 unc_m2m_scoreboard_bl_retry_accepts uncore interconnect Retry - Mem Mirroring Mode event=0x35 01 unc_m2m_scoreboard_bl_retry_rejects uncore interconnect Retry - Mem Mirroring Mode event=0x36 01 unc_m2m_scoreboard_rd_accepts uncore interconnect Scoreboard Accepts event=0x2f 01 unc_m2m_scoreboard_rd_rejects uncore interconnect Scoreboard Rejects event=0x30 01 unc_m2m_scoreboard_wr_accepts uncore interconnect Scoreboard Accepts event=0x31 01 unc_m2m_scoreboard_wr_rejects uncore interconnect Scoreboard Rejects event=0x32 01 unc_m2m_stall0_no_txr_horz_crd_ad_ag0.tgr0 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 0 event=0xd0,umask=1 01 Stall on No AD Agent0 Transgress Credits : For Transgress 0 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag0.tgr1 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 1 event=0xd0,umask=2 01 Stall on No AD Agent0 Transgress Credits : For Transgress 1 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag0.tgr2 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 2 event=0xd0,umask=4 01 Stall on No AD Agent0 Transgress Credits : For Transgress 2 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag0.tgr3 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 3 event=0xd0,umask=8 01 Stall on No AD Agent0 Transgress Credits : For Transgress 3 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag0.tgr4 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 4 event=0xd0,umask=0x10 01 Stall on No AD Agent0 Transgress Credits : For Transgress 4 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag0.tgr5 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 5 event=0xd0,umask=0x20 01 Stall on No AD Agent0 Transgress Credits : For Transgress 5 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag0.tgr6 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 6 event=0xd0,umask=0x40 01 Stall on No AD Agent0 Transgress Credits : For Transgress 6 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag0.tgr7 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 7 event=0xd0,umask=0x80 01 Stall on No AD Agent0 Transgress Credits : For Transgress 7 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag1.tgr0 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 0 event=0xd2,umask=1 01 Stall on No AD Agent1 Transgress Credits : For Transgress 0 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag1.tgr1 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 1 event=0xd2,umask=2 01 Stall on No AD Agent1 Transgress Credits : For Transgress 1 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag1.tgr2 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 2 event=0xd2,umask=4 01 Stall on No AD Agent1 Transgress Credits : For Transgress 2 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag1.tgr3 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 3 event=0xd2,umask=8 01 Stall on No AD Agent1 Transgress Credits : For Transgress 3 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag1.tgr4 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 4 event=0xd2,umask=0x10 01 Stall on No AD Agent1 Transgress Credits : For Transgress 4 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag1.tgr5 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 5 event=0xd2,umask=0x20 01 Stall on No AD Agent1 Transgress Credits : For Transgress 5 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag1.tgr6 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 6 event=0xd2,umask=0x40 01 Stall on No AD Agent1 Transgress Credits : For Transgress 6 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag1.tgr7 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 7 event=0xd2,umask=0x80 01 Stall on No AD Agent1 Transgress Credits : For Transgress 7 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag0.tgr0 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 0 event=0xd4,umask=1 01 Stall on No BL Agent0 Transgress Credits : For Transgress 0 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag0.tgr1 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 1 event=0xd4,umask=2 01 Stall on No BL Agent0 Transgress Credits : For Transgress 1 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag0.tgr2 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 2 event=0xd4,umask=4 01 Stall on No BL Agent0 Transgress Credits : For Transgress 2 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag0.tgr3 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 3 event=0xd4,umask=8 01 Stall on No BL Agent0 Transgress Credits : For Transgress 3 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag0.tgr4 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 4 event=0xd4,umask=0x10 01 Stall on No BL Agent0 Transgress Credits : For Transgress 4 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag0.tgr5 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 5 event=0xd4,umask=0x20 01 Stall on No BL Agent0 Transgress Credits : For Transgress 5 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag0.tgr6 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 6 event=0xd4,umask=0x40 01 Stall on No BL Agent0 Transgress Credits : For Transgress 6 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag0.tgr7 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 7 event=0xd4,umask=0x80 01 Stall on No BL Agent0 Transgress Credits : For Transgress 7 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag1.tgr0 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 0 event=0xd6,umask=1 01 Stall on No BL Agent1 Transgress Credits : For Transgress 0 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag1.tgr1 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 1 event=0xd6,umask=2 01 Stall on No BL Agent1 Transgress Credits : For Transgress 1 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag1.tgr2 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 2 event=0xd6,umask=4 01 Stall on No BL Agent1 Transgress Credits : For Transgress 2 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag1.tgr3 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 3 event=0xd6,umask=8 01 Stall on No BL Agent1 Transgress Credits : For Transgress 3 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag1.tgr4 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 4 event=0xd6,umask=0x10 01 Stall on No BL Agent1 Transgress Credits : For Transgress 4 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag1.tgr5 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 5 event=0xd6,umask=0x20 01 Stall on No BL Agent1 Transgress Credits : For Transgress 5 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag1.tgr6 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 6 event=0xd6,umask=0x40 01 Stall on No BL Agent1 Transgress Credits : For Transgress 6 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag1.tgr7 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 7 event=0xd6,umask=0x80 01 Stall on No BL Agent1 Transgress Credits : For Transgress 7 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall1_no_txr_horz_crd_ad_ag0.tgr10 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 10 event=0xd1,umask=4 01 Stall on No AD Agent0 Transgress Credits : For Transgress 10 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall1_no_txr_horz_crd_ad_ag0.tgr8 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 8 event=0xd1,umask=1 01 Stall on No AD Agent0 Transgress Credits : For Transgress 8 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall1_no_txr_horz_crd_ad_ag0.tgr9 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 9 event=0xd1,umask=2 01 Stall on No AD Agent0 Transgress Credits : For Transgress 9 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall1_no_txr_horz_crd_ad_ag1_1.tgr10 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 10 event=0xd3,umask=4 01 Stall on No AD Agent1 Transgress Credits : For Transgress 10 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall1_no_txr_horz_crd_ad_ag1_1.tgr8 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 8 event=0xd3,umask=1 01 Stall on No AD Agent1 Transgress Credits : For Transgress 8 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall1_no_txr_horz_crd_ad_ag1_1.tgr9 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 9 event=0xd3,umask=2 01 Stall on No AD Agent1 Transgress Credits : For Transgress 9 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall1_no_txr_horz_crd_bl_ag0_1.tgr10 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 10 event=0xd5,umask=4 01 Stall on No BL Agent0 Transgress Credits : For Transgress 10 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall1_no_txr_horz_crd_bl_ag0_1.tgr8 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 8 event=0xd5,umask=1 01 Stall on No BL Agent0 Transgress Credits : For Transgress 8 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall1_no_txr_horz_crd_bl_ag0_1.tgr9 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 9 event=0xd5,umask=2 01 Stall on No BL Agent0 Transgress Credits : For Transgress 9 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall1_no_txr_horz_crd_bl_ag1_1.tgr10 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 10 event=0xd7,umask=4 01 Stall on No BL Agent1 Transgress Credits : For Transgress 10 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall1_no_txr_horz_crd_bl_ag1_1.tgr8 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 8 event=0xd7,umask=1 01 Stall on No BL Agent1 Transgress Credits : For Transgress 8 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall1_no_txr_horz_crd_bl_ag1_1.tgr9 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 9 event=0xd7,umask=2 01 Stall on No BL Agent1 Transgress Credits : For Transgress 9 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_tag_hit.nm_rd_hit_clean uncore interconnect Tag Hit : Clean NearMem Read Hit event=0x2c,umask=1 01 Tag Hit : Clean NearMem Read Hit : Tag Hit indicates when a request sent to the iMC hit in Near Memory. : Counts clean full line read hits (reads and RFOs) unc_m2m_tag_hit.nm_rd_hit_dirty uncore interconnect Tag Hit : Dirty NearMem Read Hit event=0x2c,umask=2 01 Tag Hit : Dirty NearMem Read Hit : Tag Hit indicates when a request sent to the iMC hit in Near Memory. : Counts dirty full line read hits (reads and RFOs) unc_m2m_tag_hit.nm_ufill_hit_clean uncore interconnect Tag Hit : Clean NearMem Underfill Hit event=0x2c,umask=4 01 Tag Hit : Clean NearMem Underfill Hit : Tag Hit indicates when a request sent to the iMC hit in Near Memory. : Counts clean underfill hits due to a partial write unc_m2m_tag_hit.nm_ufill_hit_dirty uncore interconnect Tag Hit : Dirty NearMem Underfill Hit event=0x2c,umask=8 01 Tag Hit : Dirty NearMem Underfill Hit : Tag Hit indicates when a request sent to the iMC hit in Near Memory. : Counts dirty underfill read hits due to a partial write unc_m2m_tag_miss uncore interconnect Tag Miss event=0x61 01 unc_m2m_tracker_full.ch0 uncore interconnect Tracker Cycles Full : Channel 0 event=0x45,umask=1 01 unc_m2m_tracker_full.ch1 uncore interconnect Tracker Cycles Full : Channel 1 event=0x45,umask=2 01 unc_m2m_tracker_full.ch2 uncore interconnect Tracker Cycles Full : Channel 2 event=0x45,umask=4 01 unc_m2m_tracker_inserts.ch0 uncore interconnect Tracker Inserts : Channel 0 event=0x49,umask=1 01 unc_m2m_tracker_inserts.ch1 uncore interconnect Tracker Inserts : Channel 1 event=0x49,umask=2 01 unc_m2m_tracker_inserts.ch2 uncore interconnect Tracker Inserts : Channel 2 event=0x49,umask=4 01 unc_m2m_tracker_ne.ch0 uncore interconnect Tracker Cycles Not Empty : Channel 0 event=0x46,umask=1 01 unc_m2m_tracker_ne.ch1 uncore interconnect Tracker Cycles Not Empty : Channel 1 event=0x46,umask=2 01 unc_m2m_tracker_ne.ch2 uncore interconnect Tracker Cycles Not Empty : Channel 2 event=0x46,umask=4 01 unc_m2m_tracker_occupancy.ch0 uncore interconnect Tracker Occupancy : Channel 0 event=0x47,umask=1 01 unc_m2m_tracker_occupancy.ch1 uncore interconnect Tracker Occupancy : Channel 1 event=0x47,umask=2 01 unc_m2m_tracker_occupancy.ch2 uncore interconnect Tracker Occupancy : Channel 2 event=0x47,umask=4 01 unc_m2m_txc_ak.crd_cbo uncore interconnect Outbound Ring Transactions on AK : CRD Transactions to Cbo event=0x39,umask=2 01 unc_m2m_txc_ak.ndr uncore interconnect Outbound Ring Transactions on AK : NDR Transactions event=0x39,umask=1 01 unc_m2m_txc_akc_credits uncore interconnect AKC Credits event=0x5f 01 unc_m2m_txc_ak_credits_acquired.cms0 uncore interconnect AK Egress (to CMS) Credit Acquired : Common Mesh Stop - Near Side event=0x1d,umask=1 01 unc_m2m_txc_ak_credits_acquired.cms1 uncore interconnect AK Egress (to CMS) Credit Acquired : Common Mesh Stop - Far Side event=0x1d,umask=2 01 unc_m2m_txc_ak_cycles_full.all uncore interconnect AK Egress (to CMS) Full : All event=0x14,umask=3 01 unc_m2m_txc_ak_cycles_full.cms0 uncore interconnect AK Egress (to CMS) Full : Common Mesh Stop - Near Side event=0x14,umask=1 01 unc_m2m_txc_ak_cycles_full.cms1 uncore interconnect AK Egress (to CMS) Full : Common Mesh Stop - Far Side event=0x14,umask=2 01 unc_m2m_txc_ak_cycles_full.rdcrd0 uncore interconnect AK Egress (to CMS) Full event=0x14,umask=8 01 unc_m2m_txc_ak_cycles_full.rdcrd1 uncore interconnect AK Egress (to CMS) Full event=0x14,umask=0x88 01 unc_m2m_txc_ak_cycles_full.wrcmp0 uncore interconnect AK Egress (to CMS) Full event=0x14,umask=0x20 01 unc_m2m_txc_ak_cycles_full.wrcmp1 uncore interconnect AK Egress (to CMS) Full event=0x14,umask=0xa0 01 unc_m2m_txc_ak_cycles_full.wrcrd0 uncore interconnect AK Egress (to CMS) Full event=0x14,umask=0x10 01 unc_m2m_txc_ak_cycles_full.wrcrd1 uncore interconnect AK Egress (to CMS) Full event=0x14,umask=0x90 01 unc_m2m_txc_ak_cycles_ne.all uncore interconnect AK Egress (to CMS) Not Empty : All event=0x13,umask=3 01 unc_m2m_txc_ak_cycles_ne.cms0 uncore interconnect AK Egress (to CMS) Not Empty : Common Mesh Stop - Near Side event=0x13,umask=1 01 unc_m2m_txc_ak_cycles_ne.cms1 uncore interconnect AK Egress (to CMS) Not Empty : Common Mesh Stop - Far Side event=0x13,umask=2 01 unc_m2m_txc_ak_cycles_ne.rdcrd uncore interconnect AK Egress (to CMS) Not Empty event=0x13,umask=8 01 unc_m2m_txc_ak_cycles_ne.wrcmp uncore interconnect AK Egress (to CMS) Not Empty event=0x13,umask=0x20 01 unc_m2m_txc_ak_cycles_ne.wrcrd uncore interconnect AK Egress (to CMS) Not Empty event=0x13,umask=0x10 01 unc_m2m_txc_ak_inserts.all uncore interconnect AK Egress (to CMS) Allocations : All event=0x11,umask=3 01 unc_m2m_txc_ak_inserts.cms0 uncore interconnect AK Egress (to CMS) Allocations : Common Mesh Stop - Near Side event=0x11,umask=1 01 unc_m2m_txc_ak_inserts.cms1 uncore interconnect AK Egress (to CMS) Allocations : Common Mesh Stop - Far Side event=0x11,umask=2 01 unc_m2m_txc_ak_inserts.pref_rd_cam_hit uncore interconnect AK Egress (to CMS) Allocations event=0x11,umask=0x40 01 unc_m2m_txc_ak_inserts.rdcrd uncore interconnect AK Egress (to CMS) Allocations event=0x11,umask=8 01 unc_m2m_txc_ak_inserts.wrcmp uncore interconnect AK Egress (to CMS) Allocations event=0x11,umask=0x20 01 unc_m2m_txc_ak_inserts.wrcrd uncore interconnect AK Egress (to CMS) Allocations event=0x11,umask=0x10 01 unc_m2m_txc_ak_no_credit_cycles.cms0 uncore interconnect Cycles with No AK Egress (to CMS) Credits : Common Mesh Stop - Near Side event=0x1f,umask=1 01 unc_m2m_txc_ak_no_credit_cycles.cms1 uncore interconnect Cycles with No AK Egress (to CMS) Credits : Common Mesh Stop - Far Side event=0x1f,umask=2 01 unc_m2m_txc_ak_no_credit_stalled.cms0 uncore interconnect Cycles Stalled with No AK Egress (to CMS) Credits : Common Mesh Stop - Near Side event=0x20,umask=1 01 unc_m2m_txc_ak_no_credit_stalled.cms1 uncore interconnect Cycles Stalled with No AK Egress (to CMS) Credits : Common Mesh Stop - Far Side event=0x20,umask=2 01 unc_m2m_txc_ak_occupancy.all uncore interconnect AK Egress (to CMS) Occupancy : All event=0x12,umask=3 01 unc_m2m_txc_ak_occupancy.cms0 uncore interconnect AK Egress (to CMS) Occupancy : Common Mesh Stop - Near Side event=0x12,umask=1 01 unc_m2m_txc_ak_occupancy.cms1 uncore interconnect AK Egress (to CMS) Occupancy : Common Mesh Stop - Far Side event=0x12,umask=2 01 unc_m2m_txc_ak_occupancy.rdcrd uncore interconnect AK Egress (to CMS) Occupancy event=0x12,umask=8 01 unc_m2m_txc_ak_occupancy.wrcmp uncore interconnect AK Egress (to CMS) Occupancy event=0x12,umask=0x20 01 unc_m2m_txc_ak_occupancy.wrcrd uncore interconnect AK Egress (to CMS) Occupancy event=0x12,umask=0x10 01 unc_m2m_txc_bl.drs_cache uncore interconnect Outbound DRS Ring Transactions to Cache : Data to Cache event=0x40,umask=1 01 unc_m2m_txc_bl.drs_core uncore interconnect Outbound DRS Ring Transactions to Cache : Data to Core event=0x40,umask=2 01 unc_m2m_txc_bl.drs_upi uncore interconnect Outbound DRS Ring Transactions to Cache : Data to QPI event=0x40,umask=4 01 unc_m2m_txc_bl_credits_acquired.cms0 uncore interconnect BL Egress (to CMS) Credit Acquired : Common Mesh Stop - Near Side event=0x19,umask=1 01 unc_m2m_txc_bl_credits_acquired.cms1 uncore interconnect BL Egress (to CMS) Credit Acquired : Common Mesh Stop - Far Side event=0x19,umask=2 01 unc_m2m_txc_bl_cycles_full.all uncore interconnect BL Egress (to CMS) Full : All event=0x18,umask=3 01 unc_m2m_txc_bl_cycles_full.cms0 uncore interconnect BL Egress (to CMS) Full : Common Mesh Stop - Near Side event=0x18,umask=1 01 unc_m2m_txc_bl_cycles_full.cms1 uncore interconnect BL Egress (to CMS) Full : Common Mesh Stop - Far Side event=0x18,umask=2 01 unc_m2m_txc_bl_cycles_ne.all uncore interconnect BL Egress (to CMS) Not Empty : All event=0x17,umask=3 01 unc_m2m_txc_bl_cycles_ne.cms0 uncore interconnect BL Egress (to CMS) Not Empty : Common Mesh Stop - Near Side event=0x17,umask=1 01 unc_m2m_txc_bl_cycles_ne.cms1 uncore interconnect BL Egress (to CMS) Not Empty : Common Mesh Stop - Far Side event=0x17,umask=2 01 unc_m2m_txc_bl_inserts.all uncore interconnect BL Egress (to CMS) Allocations : All event=0x15,umask=3 01 unc_m2m_txc_bl_inserts.cms0 uncore interconnect BL Egress (to CMS) Allocations : Common Mesh Stop - Near Side event=0x15,umask=1 01 unc_m2m_txc_bl_inserts.cms1 uncore interconnect BL Egress (to CMS) Allocations : Common Mesh Stop - Far Side event=0x15,umask=2 01 unc_m2m_txc_bl_no_credit_cycles.cms0 uncore interconnect Cycles with No BL Egress (to CMS) Credits : Common Mesh Stop - Near Side event=0x1b,umask=1 01 unc_m2m_txc_bl_no_credit_cycles.cms1 uncore interconnect Cycles with No BL Egress (to CMS) Credits : Common Mesh Stop - Far Side event=0x1b,umask=2 01 unc_m2m_txc_bl_no_credit_stalled.cms0 uncore interconnect Cycles Stalled with No BL Egress (to CMS) Credits : Common Mesh Stop - Near Side event=0x1c,umask=1 01 unc_m2m_txc_bl_no_credit_stalled.cms1 uncore interconnect Cycles Stalled with No BL Egress (to CMS) Credits : Common Mesh Stop - Far Side event=0x1c,umask=2 01 unc_m2m_txr_horz_ads_used.ad_all uncore interconnect CMS Horizontal ADS Used : AD - All event=0xa6,umask=0x11 01 CMS Horizontal ADS Used : AD - All : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_m2m_txr_horz_ads_used.ad_crd uncore interconnect CMS Horizontal ADS Used : AD - Credited event=0xa6,umask=0x10 01 CMS Horizontal ADS Used : AD - Credited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_horz_ads_used.ad_uncrd uncore interconnect CMS Horizontal ADS Used : AD - Uncredited event=0xa6,umask=1 01 CMS Horizontal ADS Used : AD - Uncredited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_horz_ads_used.bl_all uncore interconnect CMS Horizontal ADS Used : BL - All event=0xa6,umask=0x44 01 CMS Horizontal ADS Used : BL - All : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_m2m_txr_horz_ads_used.bl_crd uncore interconnect CMS Horizontal ADS Used : BL - Credited event=0xa6,umask=0x40 01 CMS Horizontal ADS Used : BL - Credited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_horz_ads_used.bl_uncrd uncore interconnect CMS Horizontal ADS Used : BL - Uncredited event=0xa6,umask=4 01 CMS Horizontal ADS Used : BL - Uncredited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.ad_all uncore interconnect CMS Horizontal Bypass Used : AD - All event=0xa7,umask=0x11 01 CMS Horizontal Bypass Used : AD - All : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_m2m_txr_horz_bypass.ad_crd uncore interconnect CMS Horizontal Bypass Used : AD - Credited event=0xa7,umask=0x10 01 CMS Horizontal Bypass Used : AD - Credited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.ad_uncrd uncore interconnect CMS Horizontal Bypass Used : AD - Uncredited event=0xa7,umask=1 01 CMS Horizontal Bypass Used : AD - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.ak uncore interconnect CMS Horizontal Bypass Used : AK event=0xa7,umask=2 01 CMS Horizontal Bypass Used : AK : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.akc_uncrd uncore interconnect CMS Horizontal Bypass Used : AKC - Uncredited event=0xa7,umask=0x80 01 CMS Horizontal Bypass Used : AKC - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.bl_all uncore interconnect CMS Horizontal Bypass Used : BL - All event=0xa7,umask=0x44 01 CMS Horizontal Bypass Used : BL - All : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_m2m_txr_horz_bypass.bl_crd uncore interconnect CMS Horizontal Bypass Used : BL - Credited event=0xa7,umask=0x40 01 CMS Horizontal Bypass Used : BL - Credited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.bl_uncrd uncore interconnect CMS Horizontal Bypass Used : BL - Uncredited event=0xa7,umask=4 01 CMS Horizontal Bypass Used : BL - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.iv uncore interconnect CMS Horizontal Bypass Used : IV event=0xa7,umask=8 01 CMS Horizontal Bypass Used : IV : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_cycles_full.ad_all uncore interconnect Cycles CMS Horizontal Egress Queue is Full : AD - All event=0xa2,umask=0x11 01 Cycles CMS Horizontal Egress Queue is Full : AD - All : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2m_txr_horz_cycles_full.ad_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Full : AD - Credited event=0xa2,umask=0x10 01 Cycles CMS Horizontal Egress Queue is Full : AD - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_full.ad_uncrd uncore interconnect Cycles CMS Horizontal Egress Queue is Full : AD - Uncredited event=0xa2,umask=1 01 Cycles CMS Horizontal Egress Queue is Full : AD - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_full.ak uncore interconnect Cycles CMS Horizontal Egress Queue is Full : AK event=0xa2,umask=2 01 Cycles CMS Horizontal Egress Queue is Full : AK : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_full.akc_uncrd uncore interconnect Cycles CMS Horizontal Egress Queue is Full : AKC - Uncredited event=0xa2,umask=0x80 01 Cycles CMS Horizontal Egress Queue is Full : AKC - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_full.bl_all uncore interconnect Cycles CMS Horizontal Egress Queue is Full : BL - All event=0xa2,umask=0x44 01 Cycles CMS Horizontal Egress Queue is Full : BL - All : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2m_txr_horz_cycles_full.bl_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Full : BL - Credited event=0xa2,umask=0x40 01 Cycles CMS Horizontal Egress Queue is Full : BL - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_full.bl_uncrd uncore interconnect Cycles CMS Horizontal Egress Queue is Full : BL - Uncredited event=0xa2,umask=4 01 Cycles CMS Horizontal Egress Queue is Full : BL - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_full.iv uncore interconnect Cycles CMS Horizontal Egress Queue is Full : IV event=0xa2,umask=8 01 Cycles CMS Horizontal Egress Queue is Full : IV : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.ad_all uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : AD - All event=0xa3,umask=0x11 01 Cycles CMS Horizontal Egress Queue is Not Empty : AD - All : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2m_txr_horz_cycles_ne.ad_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : AD - Credited event=0xa3,umask=0x10 01 Cycles CMS Horizontal Egress Queue is Not Empty : AD - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.ad_uncrd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : AD - Uncredited event=0xa3,umask=1 01 Cycles CMS Horizontal Egress Queue is Not Empty : AD - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.ak uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : AK event=0xa3,umask=2 01 Cycles CMS Horizontal Egress Queue is Not Empty : AK : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.akc_uncrd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : AKC - Uncredited event=0xa3,umask=0x80 01 Cycles CMS Horizontal Egress Queue is Not Empty : AKC - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.bl_all uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : BL - All event=0xa3,umask=0x44 01 Cycles CMS Horizontal Egress Queue is Not Empty : BL - All : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2m_txr_horz_cycles_ne.bl_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : BL - Credited event=0xa3,umask=0x40 01 Cycles CMS Horizontal Egress Queue is Not Empty : BL - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.bl_uncrd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : BL - Uncredited event=0xa3,umask=4 01 Cycles CMS Horizontal Egress Queue is Not Empty : BL - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.iv uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : IV event=0xa3,umask=8 01 Cycles CMS Horizontal Egress Queue is Not Empty : IV : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.ad_all uncore interconnect CMS Horizontal Egress Inserts : AD - All event=0xa1,umask=0x11 01 CMS Horizontal Egress Inserts : AD - All : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2m_txr_horz_inserts.ad_crd uncore interconnect CMS Horizontal Egress Inserts : AD - Credited event=0xa1,umask=0x10 01 CMS Horizontal Egress Inserts : AD - Credited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.ad_uncrd uncore interconnect CMS Horizontal Egress Inserts : AD - Uncredited event=0xa1,umask=1 01 CMS Horizontal Egress Inserts : AD - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.ak uncore interconnect CMS Horizontal Egress Inserts : AK event=0xa1,umask=2 01 CMS Horizontal Egress Inserts : AK : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.akc_uncrd uncore interconnect CMS Horizontal Egress Inserts : AKC - Uncredited event=0xa1,umask=0x80 01 CMS Horizontal Egress Inserts : AKC - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.bl_all uncore interconnect CMS Horizontal Egress Inserts : BL - All event=0xa1,umask=0x44 01 CMS Horizontal Egress Inserts : BL - All : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2m_txr_horz_inserts.bl_crd uncore interconnect CMS Horizontal Egress Inserts : BL - Credited event=0xa1,umask=0x40 01 CMS Horizontal Egress Inserts : BL - Credited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.bl_uncrd uncore interconnect CMS Horizontal Egress Inserts : BL - Uncredited event=0xa1,umask=4 01 CMS Horizontal Egress Inserts : BL - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.iv uncore interconnect CMS Horizontal Egress Inserts : IV event=0xa1,umask=8 01 CMS Horizontal Egress Inserts : IV : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_nack.ad_all uncore interconnect CMS Horizontal Egress NACKs : AD - All event=0xa4,umask=0x11 01 CMS Horizontal Egress NACKs : AD - All : Counts number of Egress packets NACK'ed on to the Horizontal Ring : All == Credited + Uncredited unc_m2m_txr_horz_nack.ad_crd uncore interconnect CMS Horizontal Egress NACKs : AD - Credited event=0xa4,umask=0x10 01 CMS Horizontal Egress NACKs : AD - Credited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_nack.ad_uncrd uncore interconnect CMS Horizontal Egress NACKs : AD - Uncredited event=0xa4,umask=1 01 CMS Horizontal Egress NACKs : AD - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_nack.ak uncore interconnect CMS Horizontal Egress NACKs : AK event=0xa4,umask=2 01 CMS Horizontal Egress NACKs : AK : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_nack.akc_uncrd uncore interconnect CMS Horizontal Egress NACKs : AKC - Uncredited event=0xa4,umask=0x80 01 CMS Horizontal Egress NACKs : AKC - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_nack.bl_all uncore interconnect CMS Horizontal Egress NACKs : BL - All event=0xa4,umask=0x44 01 CMS Horizontal Egress NACKs : BL - All : Counts number of Egress packets NACK'ed on to the Horizontal Ring : All == Credited + Uncredited unc_m2m_txr_horz_nack.bl_crd uncore interconnect CMS Horizontal Egress NACKs : BL - Credited event=0xa4,umask=0x40 01 CMS Horizontal Egress NACKs : BL - Credited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_nack.bl_uncrd uncore interconnect CMS Horizontal Egress NACKs : BL - Uncredited event=0xa4,umask=4 01 CMS Horizontal Egress NACKs : BL - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_nack.iv uncore interconnect CMS Horizontal Egress NACKs : IV event=0xa4,umask=8 01 CMS Horizontal Egress NACKs : IV : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_occupancy.ad_all uncore interconnect CMS Horizontal Egress Occupancy : AD - All event=0xa0,umask=0x11 01 CMS Horizontal Egress Occupancy : AD - All : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2m_txr_horz_occupancy.ad_crd uncore interconnect CMS Horizontal Egress Occupancy : AD - Credited event=0xa0,umask=0x10 01 CMS Horizontal Egress Occupancy : AD - Credited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_occupancy.ad_uncrd uncore interconnect CMS Horizontal Egress Occupancy : AD - Uncredited event=0xa0,umask=1 01 CMS Horizontal Egress Occupancy : AD - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_occupancy.ak uncore interconnect CMS Horizontal Egress Occupancy : AK event=0xa0,umask=2 01 CMS Horizontal Egress Occupancy : AK : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_occupancy.akc_uncrd uncore interconnect CMS Horizontal Egress Occupancy : AKC - Uncredited event=0xa0,umask=0x80 01 CMS Horizontal Egress Occupancy : AKC - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_occupancy.bl_all uncore interconnect CMS Horizontal Egress Occupancy : BL - All event=0xa0,umask=0x44 01 CMS Horizontal Egress Occupancy : BL - All : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2m_txr_horz_occupancy.bl_crd uncore interconnect CMS Horizontal Egress Occupancy : BL - Credited event=0xa0,umask=0x40 01 CMS Horizontal Egress Occupancy : BL - Credited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_occupancy.bl_uncrd uncore interconnect CMS Horizontal Egress Occupancy : BL - Uncredited event=0xa0,umask=4 01 CMS Horizontal Egress Occupancy : BL - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_occupancy.iv uncore interconnect CMS Horizontal Egress Occupancy : IV event=0xa0,umask=8 01 CMS Horizontal Egress Occupancy : IV : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_starved.ad_all uncore interconnect CMS Horizontal Egress Injection Starvation : AD - All event=0xa5,umask=1 01 CMS Horizontal Egress Injection Starvation : AD - All : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time. : All == Credited + Uncredited unc_m2m_txr_horz_starved.ad_uncrd uncore interconnect CMS Horizontal Egress Injection Starvation : AD - Uncredited event=0xa5,umask=1 01 CMS Horizontal Egress Injection Starvation : AD - Uncredited : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2m_txr_horz_starved.ak uncore interconnect CMS Horizontal Egress Injection Starvation : AK event=0xa5,umask=2 01 CMS Horizontal Egress Injection Starvation : AK : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2m_txr_horz_starved.akc_uncrd uncore interconnect CMS Horizontal Egress Injection Starvation : AKC - Uncredited event=0xa5,umask=0x80 01 CMS Horizontal Egress Injection Starvation : AKC - Uncredited : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2m_txr_horz_starved.bl_all uncore interconnect CMS Horizontal Egress Injection Starvation : BL - All event=0xa5,umask=4 01 CMS Horizontal Egress Injection Starvation : BL - All : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time. : All == Credited + Uncredited unc_m2m_txr_horz_starved.bl_uncrd uncore interconnect CMS Horizontal Egress Injection Starvation : BL - Uncredited event=0xa5,umask=4 01 CMS Horizontal Egress Injection Starvation : BL - Uncredited : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2m_txr_horz_starved.iv uncore interconnect CMS Horizontal Egress Injection Starvation : IV event=0xa5,umask=8 01 CMS Horizontal Egress Injection Starvation : IV : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2m_txr_vert_ads_used.ad_ag0 uncore interconnect CMS Vertical ADS Used : AD - Agent 0 event=0x9c,umask=1 01 CMS Vertical ADS Used : AD - Agent 0 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_vert_ads_used.ad_ag1 uncore interconnect CMS Vertical ADS Used : AD - Agent 1 event=0x9c,umask=0x10 01 CMS Vertical ADS Used : AD - Agent 1 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_vert_ads_used.bl_ag0 uncore interconnect CMS Vertical ADS Used : BL - Agent 0 event=0x9c,umask=4 01 CMS Vertical ADS Used : BL - Agent 0 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_vert_ads_used.bl_ag1 uncore interconnect CMS Vertical ADS Used : BL - Agent 1 event=0x9c,umask=0x40 01 CMS Vertical ADS Used : BL - Agent 1 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.ad_ag0 uncore interconnect CMS Vertical ADS Used : AD - Agent 0 event=0x9d,umask=1 01 CMS Vertical ADS Used : AD - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.ad_ag1 uncore interconnect CMS Vertical ADS Used : AD - Agent 1 event=0x9d,umask=0x10 01 CMS Vertical ADS Used : AD - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.ak_ag0 uncore interconnect CMS Vertical ADS Used : AK - Agent 0 event=0x9d,umask=2 01 CMS Vertical ADS Used : AK - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.ak_ag1 uncore interconnect CMS Vertical ADS Used : AK - Agent 1 event=0x9d,umask=0x20 01 CMS Vertical ADS Used : AK - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.bl_ag0 uncore interconnect CMS Vertical ADS Used : BL - Agent 0 event=0x9d,umask=4 01 CMS Vertical ADS Used : BL - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.bl_ag1 uncore interconnect CMS Vertical ADS Used : BL - Agent 1 event=0x9d,umask=0x40 01 CMS Vertical ADS Used : BL - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.iv_ag1 uncore interconnect CMS Vertical ADS Used : IV - Agent 1 event=0x9d,umask=8 01 CMS Vertical ADS Used : IV - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass_1.akc_ag0 uncore interconnect CMS Vertical ADS Used : AKC - Agent 0 event=0x9e,umask=1 01 CMS Vertical ADS Used : AKC - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass_1.akc_ag1 uncore interconnect CMS Vertical ADS Used : AKC - Agent 1 event=0x9e,umask=2 01 CMS Vertical ADS Used : AKC - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_cycles_full0.ad_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : AD - Agent 0 event=0x94,umask=1 01 Cycles CMS Vertical Egress Queue Is Full : AD - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2m_txr_vert_cycles_full0.ad_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : AD - Agent 1 event=0x94,umask=0x10 01 Cycles CMS Vertical Egress Queue Is Full : AD - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m2m_txr_vert_cycles_full0.ak_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : AK - Agent 0 event=0x94,umask=2 01 Cycles CMS Vertical Egress Queue Is Full : AK - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2m_txr_vert_cycles_full0.ak_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : AK - Agent 1 event=0x94,umask=0x20 01 Cycles CMS Vertical Egress Queue Is Full : AK - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_m2m_txr_vert_cycles_full0.bl_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : BL - Agent 0 event=0x94,umask=4 01 Cycles CMS Vertical Egress Queue Is Full : BL - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m2m_txr_vert_cycles_full0.bl_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : BL - Agent 1 event=0x94,umask=0x40 01 Cycles CMS Vertical Egress Queue Is Full : BL - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m2m_txr_vert_cycles_full0.iv_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : IV - Agent 0 event=0x94,umask=8 01 Cycles CMS Vertical Egress Queue Is Full : IV - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m2m_txr_vert_cycles_full1.akc_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 0 event=0x95,umask=1 01 Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2m_txr_vert_cycles_full1.akc_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 1 event=0x95,umask=2 01 Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2m_txr_vert_cycles_ne0.ad_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 0 event=0x96,umask=1 01 Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2m_txr_vert_cycles_ne0.ad_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 1 event=0x96,umask=0x10 01 Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m2m_txr_vert_cycles_ne0.ak_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 0 event=0x96,umask=2 01 Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2m_txr_vert_cycles_ne0.ak_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 1 event=0x96,umask=0x20 01 Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_m2m_txr_vert_cycles_ne0.bl_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 0 event=0x96,umask=4 01 Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m2m_txr_vert_cycles_ne0.bl_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 1 event=0x96,umask=0x40 01 Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m2m_txr_vert_cycles_ne0.iv_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : IV - Agent 0 event=0x96,umask=8 01 Cycles CMS Vertical Egress Queue Is Not Empty : IV - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m2m_txr_vert_cycles_ne1.akc_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 0 event=0x97,umask=1 01 Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2m_txr_vert_cycles_ne1.akc_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 1 event=0x97,umask=2 01 Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2m_txr_vert_inserts0.ad_ag0 uncore interconnect CMS Vert Egress Allocations : AD - Agent 0 event=0x92,umask=1 01 CMS Vert Egress Allocations : AD - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2m_txr_vert_inserts0.ad_ag1 uncore interconnect CMS Vert Egress Allocations : AD - Agent 1 event=0x92,umask=0x10 01 CMS Vert Egress Allocations : AD - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m2m_txr_vert_inserts0.ak_ag0 uncore interconnect CMS Vert Egress Allocations : AK - Agent 0 event=0x92,umask=2 01 CMS Vert Egress Allocations : AK - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2m_txr_vert_inserts0.ak_ag1 uncore interconnect CMS Vert Egress Allocations : AK - Agent 1 event=0x92,umask=0x20 01 CMS Vert Egress Allocations : AK - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_m2m_txr_vert_inserts0.bl_ag0 uncore interconnect CMS Vert Egress Allocations : BL - Agent 0 event=0x92,umask=4 01 CMS Vert Egress Allocations : BL - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m2m_txr_vert_inserts0.bl_ag1 uncore interconnect CMS Vert Egress Allocations : BL - Agent 1 event=0x92,umask=0x40 01 CMS Vert Egress Allocations : BL - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m2m_txr_vert_inserts0.iv_ag0 uncore interconnect CMS Vert Egress Allocations : IV - Agent 0 event=0x92,umask=8 01 CMS Vert Egress Allocations : IV - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m2m_txr_vert_inserts1.akc_ag0 uncore interconnect CMS Vert Egress Allocations : AKC - Agent 0 event=0x93,umask=1 01 CMS Vert Egress Allocations : AKC - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2m_txr_vert_inserts1.akc_ag1 uncore interconnect CMS Vert Egress Allocations : AKC - Agent 1 event=0x93,umask=2 01 CMS Vert Egress Allocations : AKC - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2m_txr_vert_nack0.ad_ag0 uncore interconnect CMS Vertical Egress NACKs : AD - Agent 0 event=0x98,umask=1 01 CMS Vertical Egress NACKs : AD - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack0.ad_ag1 uncore interconnect CMS Vertical Egress NACKs : AD - Agent 1 event=0x98,umask=0x10 01 CMS Vertical Egress NACKs : AD - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack0.ak_ag0 uncore interconnect CMS Vertical Egress NACKs : AK - Agent 0 event=0x98,umask=2 01 CMS Vertical Egress NACKs : AK - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack0.ak_ag1 uncore interconnect CMS Vertical Egress NACKs : AK - Agent 1 event=0x98,umask=0x20 01 CMS Vertical Egress NACKs : AK - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack0.bl_ag0 uncore interconnect CMS Vertical Egress NACKs : BL - Agent 0 event=0x98,umask=4 01 CMS Vertical Egress NACKs : BL - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack0.bl_ag1 uncore interconnect CMS Vertical Egress NACKs : BL - Agent 1 event=0x98,umask=0x40 01 CMS Vertical Egress NACKs : BL - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack0.iv_ag0 uncore interconnect CMS Vertical Egress NACKs : IV event=0x98,umask=8 01 CMS Vertical Egress NACKs : IV : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack1.akc_ag0 uncore interconnect CMS Vertical Egress NACKs : AKC - Agent 0 event=0x99,umask=1 01 CMS Vertical Egress NACKs : AKC - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack1.akc_ag1 uncore interconnect CMS Vertical Egress NACKs : AKC - Agent 1 event=0x99,umask=2 01 CMS Vertical Egress NACKs : AKC - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_occupancy0.ad_ag0 uncore interconnect CMS Vert Egress Occupancy : AD - Agent 0 event=0x90,umask=1 01 CMS Vert Egress Occupancy : AD - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2m_txr_vert_occupancy0.ad_ag1 uncore interconnect CMS Vert Egress Occupancy : AD - Agent 1 event=0x90,umask=0x10 01 CMS Vert Egress Occupancy : AD - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m2m_txr_vert_occupancy0.ak_ag0 uncore interconnect CMS Vert Egress Occupancy : AK - Agent 0 event=0x90,umask=2 01 CMS Vert Egress Occupancy : AK - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2m_txr_vert_occupancy0.ak_ag1 uncore interconnect CMS Vert Egress Occupancy : AK - Agent 1 event=0x90,umask=0x20 01 CMS Vert Egress Occupancy : AK - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_m2m_txr_vert_occupancy0.bl_ag0 uncore interconnect CMS Vert Egress Occupancy : BL - Agent 0 event=0x90,umask=4 01 CMS Vert Egress Occupancy : BL - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m2m_txr_vert_occupancy0.bl_ag1 uncore interconnect CMS Vert Egress Occupancy : BL - Agent 1 event=0x90,umask=0x40 01 CMS Vert Egress Occupancy : BL - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m2m_txr_vert_occupancy0.iv_ag0 uncore interconnect CMS Vert Egress Occupancy : IV - Agent 0 event=0x90,umask=8 01 CMS Vert Egress Occupancy : IV - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m2m_txr_vert_occupancy1.akc_ag0 uncore interconnect CMS Vert Egress Occupancy : AKC - Agent 0 event=0x91,umask=1 01 CMS Vert Egress Occupancy : AKC - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2m_txr_vert_occupancy1.akc_ag1 uncore interconnect CMS Vert Egress Occupancy : AKC - Agent 1 event=0x91,umask=2 01 CMS Vert Egress Occupancy : AKC - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2m_txr_vert_starved0.ad_ag0 uncore interconnect CMS Vertical Egress Injection Starvation : AD - Agent 0 event=0x9a,umask=1 01 CMS Vertical Egress Injection Starvation : AD - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved0.ad_ag1 uncore interconnect CMS Vertical Egress Injection Starvation : AD - Agent 1 event=0x9a,umask=0x10 01 CMS Vertical Egress Injection Starvation : AD - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved0.ak_ag0 uncore interconnect CMS Vertical Egress Injection Starvation : AK - Agent 0 event=0x9a,umask=2 01 CMS Vertical Egress Injection Starvation : AK - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved0.ak_ag1 uncore interconnect CMS Vertical Egress Injection Starvation : AK - Agent 1 event=0x9a,umask=0x20 01 CMS Vertical Egress Injection Starvation : AK - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved0.bl_ag0 uncore interconnect CMS Vertical Egress Injection Starvation : BL - Agent 0 event=0x9a,umask=4 01 CMS Vertical Egress Injection Starvation : BL - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved0.bl_ag1 uncore interconnect CMS Vertical Egress Injection Starvation : BL - Agent 1 event=0x9a,umask=0x40 01 CMS Vertical Egress Injection Starvation : BL - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved0.iv_ag0 uncore interconnect CMS Vertical Egress Injection Starvation : IV event=0x9a,umask=8 01 CMS Vertical Egress Injection Starvation : IV : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved1.akc_ag0 uncore interconnect CMS Vertical Egress Injection Starvation : AKC - Agent 0 event=0x9b,umask=1 01 CMS Vertical Egress Injection Starvation : AKC - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved1.akc_ag1 uncore interconnect CMS Vertical Egress Injection Starvation : AKC - Agent 1 event=0x9b,umask=2 01 CMS Vertical Egress Injection Starvation : AKC - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved1.tgc uncore interconnect CMS Vertical Egress Injection Starvation : AKC - Agent 0 event=0x9b,umask=4 01 CMS Vertical Egress Injection Starvation : AKC - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_vert_ring_ad_in_use.dn_even uncore interconnect Vertical AD Ring In Use : Down and Even event=0xb0,umask=4 01 Vertical AD Ring In Use : Down and Even : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ad_in_use.dn_odd uncore interconnect Vertical AD Ring In Use : Down and Odd event=0xb0,umask=8 01 Vertical AD Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ad_in_use.up_even uncore interconnect Vertical AD Ring In Use : Up and Even event=0xb0,umask=1 01 Vertical AD Ring In Use : Up and Even : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ad_in_use.up_odd uncore interconnect Vertical AD Ring In Use : Up and Odd event=0xb0,umask=2 01 Vertical AD Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_akc_in_use.dn_even uncore interconnect Vertical AKC Ring In Use : Down and Even event=0xb4,umask=4 01 Vertical AKC Ring In Use : Down and Even : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_akc_in_use.dn_odd uncore interconnect Vertical AKC Ring In Use : Down and Odd event=0xb4,umask=8 01 Vertical AKC Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_akc_in_use.up_even uncore interconnect Vertical AKC Ring In Use : Up and Even event=0xb4,umask=1 01 Vertical AKC Ring In Use : Up and Even : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_akc_in_use.up_odd uncore interconnect Vertical AKC Ring In Use : Up and Odd event=0xb4,umask=2 01 Vertical AKC Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ak_in_use.dn_even uncore interconnect Vertical AK Ring In Use : Down and Even event=0xb1,umask=4 01 Vertical AK Ring In Use : Down and Even : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ak_in_use.dn_odd uncore interconnect Vertical AK Ring In Use : Down and Odd event=0xb1,umask=8 01 Vertical AK Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ak_in_use.up_even uncore interconnect Vertical AK Ring In Use : Up and Even event=0xb1,umask=1 01 Vertical AK Ring In Use : Up and Even : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ak_in_use.up_odd uncore interconnect Vertical AK Ring In Use : Up and Odd event=0xb1,umask=2 01 Vertical AK Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_bl_in_use.dn_even uncore interconnect Vertical BL Ring in Use : Down and Even event=0xb2,umask=4 01 Vertical BL Ring in Use : Down and Even : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_bl_in_use.dn_odd uncore interconnect Vertical BL Ring in Use : Down and Odd event=0xb2,umask=8 01 Vertical BL Ring in Use : Down and Odd : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_bl_in_use.up_even uncore interconnect Vertical BL Ring in Use : Up and Even event=0xb2,umask=1 01 Vertical BL Ring in Use : Up and Even : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_bl_in_use.up_odd uncore interconnect Vertical BL Ring in Use : Up and Odd event=0xb2,umask=2 01 Vertical BL Ring in Use : Up and Odd : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_iv_in_use.dn uncore interconnect Vertical IV Ring in Use : Down event=0xb3,umask=4 01 Vertical IV Ring in Use : Down : Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m2m_vert_ring_iv_in_use.up uncore interconnect Vertical IV Ring in Use : Up event=0xb3,umask=1 01 Vertical IV Ring in Use : Up : Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m2m_vert_ring_tgc_in_use.dn_even uncore interconnect Vertical TGC Ring In Use : Down and Even event=0xb5,umask=4 01 Vertical TGC Ring In Use : Down and Even : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_tgc_in_use.dn_odd uncore interconnect Vertical TGC Ring In Use : Down and Odd event=0xb5,umask=8 01 Vertical TGC Ring In Use : Down and Odd : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_tgc_in_use.up_even uncore interconnect Vertical TGC Ring In Use : Up and Even event=0xb5,umask=1 01 Vertical TGC Ring In Use : Up and Even : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_tgc_in_use.up_odd uncore interconnect Vertical TGC Ring In Use : Up and Odd event=0xb5,umask=2 01 Vertical TGC Ring In Use : Up and Odd : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_wpq_flush.ch0 uncore interconnect WPQ Flush : Channel 0 event=0x58,umask=1 01 unc_m2m_wpq_flush.ch1 uncore interconnect WPQ Flush : Channel 1 event=0x58,umask=2 01 unc_m2m_wpq_flush.ch2 uncore interconnect WPQ Flush : Channel 2 event=0x58,umask=4 01 unc_m2m_wpq_no_reg_crd.chn0 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Regular : Channel 0 event=0x4d,umask=1 01 unc_m2m_wpq_no_reg_crd.chn1 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Regular : Channel 1 event=0x4d,umask=2 01 unc_m2m_wpq_no_reg_crd.chn2 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Regular : Channel 2 event=0x4d,umask=4 01 unc_m2m_wpq_no_reg_crd_pmm.chn0 uncore interconnect M2M->iMC WPQ Cycles w/Credits - PMM : Channel 0 event=0x51,umask=1 01 unc_m2m_wpq_no_reg_crd_pmm.chn1 uncore interconnect M2M->iMC WPQ Cycles w/Credits - PMM : Channel 1 event=0x51,umask=2 01 unc_m2m_wpq_no_reg_crd_pmm.chn2 uncore interconnect M2M->iMC WPQ Cycles w/Credits - PMM : Channel 2 event=0x51,umask=4 01 unc_m2m_wpq_no_spec_crd.chn0 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Special : Channel 0 event=0x4e,umask=1 01 unc_m2m_wpq_no_spec_crd.chn1 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Special : Channel 1 event=0x4e,umask=2 01 unc_m2m_wpq_no_spec_crd.chn2 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Special : Channel 2 event=0x4e,umask=4 01 unc_m2m_wr_tracker_full.ch0 uncore interconnect Write Tracker Cycles Full : Channel 0 event=0x4a,umask=1 01 unc_m2m_wr_tracker_full.ch1 uncore interconnect Write Tracker Cycles Full : Channel 1 event=0x4a,umask=2 01 unc_m2m_wr_tracker_full.ch2 uncore interconnect Write Tracker Cycles Full : Channel 2 event=0x4a,umask=4 01 unc_m2m_wr_tracker_full.mirr uncore interconnect Write Tracker Cycles Full : Mirror event=0x4a,umask=8 01 unc_m2m_wr_tracker_inserts.ch0 uncore interconnect Write Tracker Inserts : Channel 0 event=0x56,umask=1 01 unc_m2m_wr_tracker_inserts.ch1 uncore interconnect Write Tracker Inserts : Channel 1 event=0x56,umask=2 01 unc_m2m_wr_tracker_inserts.ch2 uncore interconnect Write Tracker Inserts : Channel 2 event=0x56,umask=4 01 unc_m2m_wr_tracker_ne.ch0 uncore interconnect Write Tracker Cycles Not Empty : Channel 0 event=0x4b,umask=1 01 unc_m2m_wr_tracker_ne.ch1 uncore interconnect Write Tracker Cycles Not Empty : Channel 1 event=0x4b,umask=2 01 unc_m2m_wr_tracker_ne.ch2 uncore interconnect Write Tracker Cycles Not Empty : Channel 2 event=0x4b,umask=4 01 unc_m2m_wr_tracker_ne.mirr uncore interconnect Write Tracker Cycles Not Empty : Mirror event=0x4b,umask=8 01 unc_m2m_wr_tracker_ne.mirr_nontgr uncore interconnect Write Tracker Cycles Not Empty event=0x4b,umask=0x10 01 unc_m2m_wr_tracker_ne.mirr_pwr uncore interconnect Write Tracker Cycles Not Empty event=0x4b,umask=0x20 01 unc_m2m_wr_tracker_nonposted_inserts.ch0 uncore interconnect Write Tracker Non-Posted Inserts : Channel 0 event=0x63,umask=1 01 unc_m2m_wr_tracker_nonposted_inserts.ch1 uncore interconnect Write Tracker Non-Posted Inserts : Channel 1 event=0x63,umask=2 01 unc_m2m_wr_tracker_nonposted_inserts.ch2 uncore interconnect Write Tracker Non-Posted Inserts : Channel 2 event=0x63,umask=4 01 unc_m2m_wr_tracker_nonposted_occupancy.ch0 uncore interconnect Write Tracker Non-Posted Occupancy : Channel 0 event=0x62,umask=1 01 unc_m2m_wr_tracker_nonposted_occupancy.ch1 uncore interconnect Write Tracker Non-Posted Occupancy : Channel 1 event=0x62,umask=2 01 unc_m2m_wr_tracker_nonposted_occupancy.ch2 uncore interconnect Write Tracker Non-Posted Occupancy : Channel 2 event=0x62,umask=4 01 unc_m2m_wr_tracker_occupancy.ch0 uncore interconnect Write Tracker Occupancy : Channel 0 event=0x55,umask=1 01 unc_m2m_wr_tracker_occupancy.ch1 uncore interconnect Write Tracker Occupancy : Channel 1 event=0x55,umask=2 01 unc_m2m_wr_tracker_occupancy.ch2 uncore interconnect Write Tracker Occupancy : Channel 2 event=0x55,umask=4 01 unc_m2m_wr_tracker_occupancy.mirr uncore interconnect Write Tracker Occupancy : Mirror event=0x55,umask=8 01 unc_m2m_wr_tracker_occupancy.mirr_nontgr uncore interconnect Write Tracker Occupancy event=0x55,umask=0x10 01 unc_m2m_wr_tracker_occupancy.mirr_pwr uncore interconnect Write Tracker Occupancy event=0x55,umask=0x20 01 unc_m2m_wr_tracker_posted_inserts.ch0 uncore interconnect Write Tracker Posted Inserts : Channel 0 event=0x5e,umask=1 01 unc_m2m_wr_tracker_posted_inserts.ch1 uncore interconnect Write Tracker Posted Inserts : Channel 1 event=0x5e,umask=2 01 unc_m2m_wr_tracker_posted_inserts.ch2 uncore interconnect Write Tracker Posted Inserts : Channel 2 event=0x5e,umask=4 01 unc_m2m_wr_tracker_posted_occupancy.ch0 uncore interconnect Write Tracker Posted Occupancy : Channel 0 event=0x5d,umask=1 01 unc_m2m_wr_tracker_posted_occupancy.ch1 uncore interconnect Write Tracker Posted Occupancy : Channel 1 event=0x5d,umask=2 01 unc_m2m_wr_tracker_posted_occupancy.ch2 uncore interconnect Write Tracker Posted Occupancy : Channel 2 event=0x5d,umask=4 01 unc_m3upi_ag0_ad_crd_acquired0.tgr0 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 0 event=0x80,umask=1 01 CMS Agent0 AD Credits Acquired : For Transgress 0 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired0.tgr1 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 1 event=0x80,umask=2 01 CMS Agent0 AD Credits Acquired : For Transgress 1 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired0.tgr2 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 2 event=0x80,umask=4 01 CMS Agent0 AD Credits Acquired : For Transgress 2 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired0.tgr3 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 3 event=0x80,umask=8 01 CMS Agent0 AD Credits Acquired : For Transgress 3 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired0.tgr4 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 4 event=0x80,umask=0x10 01 CMS Agent0 AD Credits Acquired : For Transgress 4 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired0.tgr5 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 5 event=0x80,umask=0x20 01 CMS Agent0 AD Credits Acquired : For Transgress 5 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired0.tgr6 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 6 event=0x80,umask=0x40 01 CMS Agent0 AD Credits Acquired : For Transgress 6 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired0.tgr7 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 7 event=0x80,umask=0x80 01 CMS Agent0 AD Credits Acquired : For Transgress 7 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired1.tgr10 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 10 event=0x81,umask=4 01 CMS Agent0 AD Credits Acquired : For Transgress 10 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired1.tgr8 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 8 event=0x81,umask=1 01 CMS Agent0 AD Credits Acquired : For Transgress 8 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired1.tgr9 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 9 event=0x81,umask=2 01 CMS Agent0 AD Credits Acquired : For Transgress 9 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy0.tgr0 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 0 event=0x82,umask=1 01 CMS Agent0 AD Credits Occupancy : For Transgress 0 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy0.tgr1 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 1 event=0x82,umask=2 01 CMS Agent0 AD Credits Occupancy : For Transgress 1 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy0.tgr2 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 2 event=0x82,umask=4 01 CMS Agent0 AD Credits Occupancy : For Transgress 2 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy0.tgr3 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 3 event=0x82,umask=8 01 CMS Agent0 AD Credits Occupancy : For Transgress 3 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy0.tgr4 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 4 event=0x82,umask=0x10 01 CMS Agent0 AD Credits Occupancy : For Transgress 4 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy0.tgr5 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 5 event=0x82,umask=0x20 01 CMS Agent0 AD Credits Occupancy : For Transgress 5 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy0.tgr6 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 6 event=0x82,umask=0x40 01 CMS Agent0 AD Credits Occupancy : For Transgress 6 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy0.tgr7 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 7 event=0x82,umask=0x80 01 CMS Agent0 AD Credits Occupancy : For Transgress 7 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy1.tgr10 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 10 event=0x83,umask=4 01 CMS Agent0 AD Credits Occupancy : For Transgress 10 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy1.tgr8 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 8 event=0x83,umask=1 01 CMS Agent0 AD Credits Occupancy : For Transgress 8 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy1.tgr9 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 9 event=0x83,umask=2 01 CMS Agent0 AD Credits Occupancy : For Transgress 9 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired0.tgr0 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 0 event=0x88,umask=1 01 CMS Agent0 BL Credits Acquired : For Transgress 0 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired0.tgr1 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 1 event=0x88,umask=2 01 CMS Agent0 BL Credits Acquired : For Transgress 1 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired0.tgr2 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 2 event=0x88,umask=4 01 CMS Agent0 BL Credits Acquired : For Transgress 2 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired0.tgr3 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 3 event=0x88,umask=8 01 CMS Agent0 BL Credits Acquired : For Transgress 3 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired0.tgr4 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 4 event=0x88,umask=0x10 01 CMS Agent0 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired0.tgr5 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 5 event=0x88,umask=0x20 01 CMS Agent0 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired0.tgr6 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 6 event=0x88,umask=0x40 01 CMS Agent0 BL Credits Acquired : For Transgress 6 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired0.tgr7 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 7 event=0x88,umask=0x80 01 CMS Agent0 BL Credits Acquired : For Transgress 7 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired1.tgr10 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 10 event=0x89,umask=4 01 CMS Agent0 BL Credits Acquired : For Transgress 10 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired1.tgr8 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 8 event=0x89,umask=1 01 CMS Agent0 BL Credits Acquired : For Transgress 8 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired1.tgr9 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 9 event=0x89,umask=2 01 CMS Agent0 BL Credits Acquired : For Transgress 9 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy0.tgr0 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 0 event=0x8a,umask=1 01 CMS Agent0 BL Credits Occupancy : For Transgress 0 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy0.tgr1 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 1 event=0x8a,umask=2 01 CMS Agent0 BL Credits Occupancy : For Transgress 1 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy0.tgr2 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 2 event=0x8a,umask=4 01 CMS Agent0 BL Credits Occupancy : For Transgress 2 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy0.tgr3 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 3 event=0x8a,umask=8 01 CMS Agent0 BL Credits Occupancy : For Transgress 3 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy0.tgr4 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 4 event=0x8a,umask=0x10 01 CMS Agent0 BL Credits Occupancy : For Transgress 4 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy0.tgr5 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 5 event=0x8a,umask=0x20 01 CMS Agent0 BL Credits Occupancy : For Transgress 5 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy0.tgr6 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 6 event=0x8a,umask=0x40 01 CMS Agent0 BL Credits Occupancy : For Transgress 6 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy0.tgr7 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 7 event=0x8a,umask=0x80 01 CMS Agent0 BL Credits Occupancy : For Transgress 7 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy1.tgr10 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 10 event=0x8b,umask=4 01 CMS Agent0 BL Credits Occupancy : For Transgress 10 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy1.tgr8 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 8 event=0x8b,umask=1 01 CMS Agent0 BL Credits Occupancy : For Transgress 8 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy1.tgr9 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 9 event=0x8b,umask=2 01 CMS Agent0 BL Credits Occupancy : For Transgress 9 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired0.tgr0 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 0 event=0x84,umask=1 01 CMS Agent1 AD Credits Acquired : For Transgress 0 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired0.tgr1 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 1 event=0x84,umask=2 01 CMS Agent1 AD Credits Acquired : For Transgress 1 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired0.tgr2 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 2 event=0x84,umask=4 01 CMS Agent1 AD Credits Acquired : For Transgress 2 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired0.tgr3 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 3 event=0x84,umask=8 01 CMS Agent1 AD Credits Acquired : For Transgress 3 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired0.tgr4 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 4 event=0x84,umask=0x10 01 CMS Agent1 AD Credits Acquired : For Transgress 4 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired0.tgr5 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 5 event=0x84,umask=0x20 01 CMS Agent1 AD Credits Acquired : For Transgress 5 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired0.tgr6 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 6 event=0x84,umask=0x40 01 CMS Agent1 AD Credits Acquired : For Transgress 6 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired0.tgr7 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 7 event=0x84,umask=0x80 01 CMS Agent1 AD Credits Acquired : For Transgress 7 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired1.tgr10 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 10 event=0x85,umask=4 01 CMS Agent1 AD Credits Acquired : For Transgress 10 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired1.tgr8 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 8 event=0x85,umask=1 01 CMS Agent1 AD Credits Acquired : For Transgress 8 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired1.tgr9 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 9 event=0x85,umask=2 01 CMS Agent1 AD Credits Acquired : For Transgress 9 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy0.tgr0 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 0 event=0x86,umask=1 01 CMS Agent1 AD Credits Occupancy : For Transgress 0 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy0.tgr1 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 1 event=0x86,umask=2 01 CMS Agent1 AD Credits Occupancy : For Transgress 1 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy0.tgr2 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 2 event=0x86,umask=4 01 CMS Agent1 AD Credits Occupancy : For Transgress 2 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy0.tgr3 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 3 event=0x86,umask=8 01 CMS Agent1 AD Credits Occupancy : For Transgress 3 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy0.tgr4 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 4 event=0x86,umask=0x10 01 CMS Agent1 AD Credits Occupancy : For Transgress 4 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy0.tgr5 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 5 event=0x86,umask=0x20 01 CMS Agent1 AD Credits Occupancy : For Transgress 5 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy0.tgr6 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 6 event=0x86,umask=0x40 01 CMS Agent1 AD Credits Occupancy : For Transgress 6 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy0.tgr7 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 7 event=0x86,umask=0x80 01 CMS Agent1 AD Credits Occupancy : For Transgress 7 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy1.tgr10 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 10 event=0x87,umask=4 01 CMS Agent1 AD Credits Occupancy : For Transgress 10 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy1.tgr8 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 8 event=0x87,umask=1 01 CMS Agent1 AD Credits Occupancy : For Transgress 8 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy1.tgr9 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 9 event=0x87,umask=2 01 CMS Agent1 AD Credits Occupancy : For Transgress 9 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_acquired0.tgr0 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 0 event=0x8c,umask=1 01 CMS Agent1 BL Credits Acquired : For Transgress 0 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_crd_acquired0.tgr1 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 1 event=0x8c,umask=2 01 CMS Agent1 BL Credits Acquired : For Transgress 1 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_crd_acquired0.tgr2 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 2 event=0x8c,umask=4 01 CMS Agent1 BL Credits Acquired : For Transgress 2 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_crd_acquired0.tgr3 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 3 event=0x8c,umask=8 01 CMS Agent1 BL Credits Acquired : For Transgress 3 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_crd_acquired0.tgr4 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 4 event=0x8c,umask=0x10 01 CMS Agent1 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_crd_acquired0.tgr5 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 5 event=0x8c,umask=0x20 01 CMS Agent1 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_crd_acquired0.tgr6 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 4 event=0x8c,umask=0x40 01 CMS Agent1 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_crd_acquired0.tgr7 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 5 event=0x8c,umask=0x80 01 CMS Agent1 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_crd_acquired1.tgr10 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 10 event=0x8d,umask=4 01 CMS Agent1 BL Credits Acquired : For Transgress 10 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_crd_acquired1.tgr8 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 8 event=0x8d,umask=1 01 CMS Agent1 BL Credits Acquired : For Transgress 8 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_crd_acquired1.tgr9 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 9 event=0x8d,umask=2 01 CMS Agent1 BL Credits Acquired : For Transgress 9 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy0.tgr0 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 0 event=0x8e,umask=1 01 CMS Agent1 BL Credits Occupancy : For Transgress 0 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy0.tgr1 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 1 event=0x8e,umask=2 01 CMS Agent1 BL Credits Occupancy : For Transgress 1 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy0.tgr2 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 2 event=0x8e,umask=4 01 CMS Agent1 BL Credits Occupancy : For Transgress 2 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy0.tgr3 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 3 event=0x8e,umask=8 01 CMS Agent1 BL Credits Occupancy : For Transgress 3 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy0.tgr4 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 4 event=0x8e,umask=0x10 01 CMS Agent1 BL Credits Occupancy : For Transgress 4 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy0.tgr5 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 5 event=0x8e,umask=0x20 01 CMS Agent1 BL Credits Occupancy : For Transgress 5 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy0.tgr6 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 6 event=0x8e,umask=0x40 01 CMS Agent1 BL Credits Occupancy : For Transgress 6 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy0.tgr7 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 7 event=0x8e,umask=0x80 01 CMS Agent1 BL Credits Occupancy : For Transgress 7 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy1.tgr10 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 10 event=0x8f,umask=4 01 CMS Agent1 BL Credits Occupancy : For Transgress 10 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy1.tgr8 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 8 event=0x8f,umask=1 01 CMS Agent1 BL Credits Occupancy : For Transgress 8 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy1.tgr9 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 9 event=0x8f,umask=2 01 CMS Agent1 BL Credits Occupancy : For Transgress 9 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_clockticks uncore interconnect Clockticks of the mesh to UPI (M3UPI) event=1 01 Clockticks of the mesh to UPI (M3UPI) : Counts the number of uclks in the M3 uclk domain. This could be slightly different than the count in the Ubox because of enable/freeze delays. However, because the M3 is close to the Ubox, they generally should not diverge by more than a handful of cycles unc_m3upi_distress_asserted.dpt_local uncore interconnect Distress signal asserted : DPT Local event=0xaf,umask=4 01 Distress signal asserted : DPT Local : Counts the number of cycles either the local or incoming distress signals are asserted. : Dynamic Prefetch Throttle triggered by this tile unc_m3upi_distress_asserted.dpt_nonlocal uncore interconnect Distress signal asserted : DPT Remote event=0xaf,umask=8 01 Distress signal asserted : DPT Remote : Counts the number of cycles either the local or incoming distress signals are asserted. : Dynamic Prefetch Throttle received by this tile unc_m3upi_distress_asserted.dpt_stall_iv uncore interconnect Distress signal asserted : DPT Stalled - IV event=0xaf,umask=0x40 01 Distress signal asserted : DPT Stalled - IV : Counts the number of cycles either the local or incoming distress signals are asserted. : DPT occurred while regular IVs were received, causing DPT to be stalled unc_m3upi_distress_asserted.dpt_stall_nocrd uncore interconnect Distress signal asserted : DPT Stalled - No Credit event=0xaf,umask=0x80 01 Distress signal asserted : DPT Stalled - No Credit : Counts the number of cycles either the local or incoming distress signals are asserted. : DPT occurred while credit not available causing DPT to be stalled unc_m3upi_distress_asserted.horz uncore interconnect Distress signal asserted : Horizontal event=0xaf,umask=2 01 Distress signal asserted : Horizontal : Counts the number of cycles either the local or incoming distress signals are asserted. : If TGR egress is full, then agents will throttle outgoing AD IDI transactions unc_m3upi_distress_asserted.pmm_local uncore interconnect Distress signal asserted : PMM Local event=0xaf,umask=0x10 01 Distress signal asserted : PMM Local : Counts the number of cycles either the local or incoming distress signals are asserted. : If the CHA TOR has too many PMM transactions, this signal will throttle outgoing MS2IDI traffic unc_m3upi_distress_asserted.pmm_nonlocal uncore interconnect Distress signal asserted : PMM Remote event=0xaf,umask=0x20 01 Distress signal asserted : PMM Remote : Counts the number of cycles either the local or incoming distress signals are asserted. : If another CHA TOR has too many PMM transactions, this signal will throttle outgoing MS2IDI traffic unc_m3upi_distress_asserted.vert uncore interconnect Distress signal asserted : Vertical event=0xaf,umask=1 01 Distress signal asserted : Vertical : Counts the number of cycles either the local or incoming distress signals are asserted. : If IRQ egress is full, then agents will throttle outgoing AD IDI transactions unc_m3upi_horz_ring_ad_in_use.left_even uncore interconnect Horizontal AD Ring In Use : Left and Even event=0xb6,umask=1 01 Horizontal AD Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ad_in_use.left_odd uncore interconnect Horizontal AD Ring In Use : Left and Odd event=0xb6,umask=2 01 Horizontal AD Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ad_in_use.right_even uncore interconnect Horizontal AD Ring In Use : Right and Even event=0xb6,umask=4 01 Horizontal AD Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ad_in_use.right_odd uncore interconnect Horizontal AD Ring In Use : Right and Odd event=0xb6,umask=8 01 Horizontal AD Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_akc_in_use.left_even uncore interconnect Horizontal AK Ring In Use : Left and Even event=0xbb,umask=1 01 Horizontal AK Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_akc_in_use.left_odd uncore interconnect Horizontal AK Ring In Use : Left and Odd event=0xbb,umask=2 01 Horizontal AK Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_akc_in_use.right_even uncore interconnect Horizontal AK Ring In Use : Right and Even event=0xbb,umask=4 01 Horizontal AK Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_akc_in_use.right_odd uncore interconnect Horizontal AK Ring In Use : Right and Odd event=0xbb,umask=8 01 Horizontal AK Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ak_in_use.left_even uncore interconnect Horizontal AK Ring In Use : Left and Even event=0xb7,umask=1 01 Horizontal AK Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ak_in_use.left_odd uncore interconnect Horizontal AK Ring In Use : Left and Odd event=0xb7,umask=2 01 Horizontal AK Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ak_in_use.right_even uncore interconnect Horizontal AK Ring In Use : Right and Even event=0xb7,umask=4 01 Horizontal AK Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ak_in_use.right_odd uncore interconnect Horizontal AK Ring In Use : Right and Odd event=0xb7,umask=8 01 Horizontal AK Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_bl_in_use.left_even uncore interconnect Horizontal BL Ring in Use : Left and Even event=0xb8,umask=1 01 Horizontal BL Ring in Use : Left and Even : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_bl_in_use.left_odd uncore interconnect Horizontal BL Ring in Use : Left and Odd event=0xb8,umask=2 01 Horizontal BL Ring in Use : Left and Odd : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_bl_in_use.right_even uncore interconnect Horizontal BL Ring in Use : Right and Even event=0xb8,umask=4 01 Horizontal BL Ring in Use : Right and Even : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_bl_in_use.right_odd uncore interconnect Horizontal BL Ring in Use : Right and Odd event=0xb8,umask=8 01 Horizontal BL Ring in Use : Right and Odd : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_iv_in_use.left uncore interconnect Horizontal IV Ring in Use : Left event=0xb9,umask=1 01 Horizontal IV Ring in Use : Left : Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m3upi_horz_ring_iv_in_use.right uncore interconnect Horizontal IV Ring in Use : Right event=0xb9,umask=4 01 Horizontal IV Ring in Use : Right : Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m3upi_misc_external.mbe_inst0 uncore interconnect Miscellaneous Events (mostly from MS2IDI) : Number of cycles MBE is high for MS2IDI0 event=0xe6,umask=1 01 unc_m3upi_misc_external.mbe_inst1 uncore interconnect Miscellaneous Events (mostly from MS2IDI) : Number of cycles MBE is high for MS2IDI1 event=0xe6,umask=2 01 unc_m3upi_ring_bounces_horz.ad uncore interconnect Messages that bounced on the Horizontal Ring. : AD event=0xac,umask=1 01 Messages that bounced on the Horizontal Ring. : AD : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m3upi_ring_bounces_horz.ak uncore interconnect Messages that bounced on the Horizontal Ring. : AK event=0xac,umask=2 01 Messages that bounced on the Horizontal Ring. : AK : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m3upi_ring_bounces_horz.bl uncore interconnect Messages that bounced on the Horizontal Ring. : BL event=0xac,umask=4 01 Messages that bounced on the Horizontal Ring. : BL : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m3upi_ring_bounces_horz.iv uncore interconnect Messages that bounced on the Horizontal Ring. : IV event=0xac,umask=8 01 Messages that bounced on the Horizontal Ring. : IV : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m3upi_ring_bounces_vert.ad uncore interconnect Messages that bounced on the Vertical Ring. : AD event=0xaa,umask=1 01 Messages that bounced on the Vertical Ring. : AD : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m3upi_ring_bounces_vert.ak uncore interconnect Messages that bounced on the Vertical Ring. : Acknowledgements to core event=0xaa,umask=2 01 Messages that bounced on the Vertical Ring. : Acknowledgements to core : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m3upi_ring_bounces_vert.akc uncore interconnect Messages that bounced on the Vertical Ring event=0xaa,umask=0x10 01 Messages that bounced on the Vertical Ring. : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m3upi_ring_bounces_vert.bl uncore interconnect Messages that bounced on the Vertical Ring. : Data Responses to core event=0xaa,umask=4 01 Messages that bounced on the Vertical Ring. : Data Responses to core : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m3upi_ring_bounces_vert.iv uncore interconnect Messages that bounced on the Vertical Ring. : Snoops of processor's cache event=0xaa,umask=8 01 Messages that bounced on the Vertical Ring. : Snoops of processor's cache. : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m3upi_ring_sink_starved_horz.ad uncore interconnect Sink Starvation on Horizontal Ring : AD event=0xad,umask=1 01 unc_m3upi_ring_sink_starved_horz.ak uncore interconnect Sink Starvation on Horizontal Ring : AK event=0xad,umask=2 01 unc_m3upi_ring_sink_starved_horz.ak_ag1 uncore interconnect Sink Starvation on Horizontal Ring : Acknowledgements to Agent 1 event=0xad,umask=0x20 01 unc_m3upi_ring_sink_starved_horz.bl uncore interconnect Sink Starvation on Horizontal Ring : BL event=0xad,umask=4 01 unc_m3upi_ring_sink_starved_horz.iv uncore interconnect Sink Starvation on Horizontal Ring : IV event=0xad,umask=8 01 unc_m3upi_ring_sink_starved_vert.ad uncore interconnect Sink Starvation on Vertical Ring : AD event=0xab,umask=1 01 unc_m3upi_ring_sink_starved_vert.ak uncore interconnect Sink Starvation on Vertical Ring : Acknowledgements to core event=0xab,umask=2 01 unc_m3upi_ring_sink_starved_vert.akc uncore interconnect Sink Starvation on Vertical Ring event=0xab,umask=0x10 01 unc_m3upi_ring_sink_starved_vert.bl uncore interconnect Sink Starvation on Vertical Ring : Data Responses to core event=0xab,umask=4 01 unc_m3upi_ring_sink_starved_vert.iv uncore interconnect Sink Starvation on Vertical Ring : Snoops of processor's cache event=0xab,umask=8 01 unc_m3upi_ring_src_thrtl uncore interconnect Source Throttle event=0xae 01 unc_m3upi_rxc_cycles_ne_vn1.ad_req uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty : REQ on AD event=0x44,umask=1 01 VN1 Ingress (from CMS) Queue - Cycles Not Empty : REQ on AD : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_cycles_ne_vn1.ad_rsp uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty : RSP on AD event=0x44,umask=4 01 VN1 Ingress (from CMS) Queue - Cycles Not Empty : RSP on AD : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_cycles_ne_vn1.ad_snp uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty : SNP on AD event=0x44,umask=2 01 VN1 Ingress (from CMS) Queue - Cycles Not Empty : SNP on AD : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_cycles_ne_vn1.bl_ncb uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty : NCB on BL event=0x44,umask=0x20 01 VN1 Ingress (from CMS) Queue - Cycles Not Empty : NCB on BL : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_cycles_ne_vn1.bl_ncs uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty : NCS on BL event=0x44,umask=0x40 01 VN1 Ingress (from CMS) Queue - Cycles Not Empty : NCS on BL : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_cycles_ne_vn1.bl_rsp uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty : RSP on BL event=0x44,umask=8 01 VN1 Ingress (from CMS) Queue - Cycles Not Empty : RSP on BL : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_cycles_ne_vn1.bl_wb uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty : WB on BL event=0x44,umask=0x10 01 VN1 Ingress (from CMS) Queue - Cycles Not Empty : WB on BL : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_inserts_vn0.ad_req uncore interconnect VN0 Ingress (from CMS) Queue - Inserts : REQ on AD event=0x41,umask=1 01 VN0 Ingress (from CMS) Queue - Inserts : REQ on AD : Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_inserts_vn0.ad_rsp uncore interconnect VN0 Ingress (from CMS) Queue - Inserts : RSP on AD event=0x41,umask=4 01 VN0 Ingress (from CMS) Queue - Inserts : RSP on AD : Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_inserts_vn0.ad_snp uncore interconnect VN0 Ingress (from CMS) Queue - Inserts : SNP on AD event=0x41,umask=2 01 VN0 Ingress (from CMS) Queue - Inserts : SNP on AD : Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_inserts_vn0.bl_ncb uncore interconnect VN0 Ingress (from CMS) Queue - Inserts : NCB on BL event=0x41,umask=0x20 01 VN0 Ingress (from CMS) Queue - Inserts : NCB on BL : Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_inserts_vn0.bl_ncs uncore interconnect VN0 Ingress (from CMS) Queue - Inserts : NCS on BL event=0x41,umask=0x40 01 VN0 Ingress (from CMS) Queue - Inserts : NCS on BL : Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_inserts_vn0.bl_rsp uncore interconnect VN0 Ingress (from CMS) Queue - Inserts : RSP on BL event=0x41,umask=8 01 VN0 Ingress (from CMS) Queue - Inserts : RSP on BL : Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_inserts_vn0.bl_wb uncore interconnect VN0 Ingress (from CMS) Queue - Inserts : WB on BL event=0x41,umask=0x10 01 VN0 Ingress (from CMS) Queue - Inserts : WB on BL : Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_inserts_vn1.ad_req uncore interconnect VN1 Ingress (from CMS) Queue - Inserts : REQ on AD event=0x42,umask=1 01 VN1 Ingress (from CMS) Queue - Inserts : REQ on AD : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_inserts_vn1.ad_rsp uncore interconnect VN1 Ingress (from CMS) Queue - Inserts : RSP on AD event=0x42,umask=4 01 VN1 Ingress (from CMS) Queue - Inserts : RSP on AD : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_inserts_vn1.ad_snp uncore interconnect VN1 Ingress (from CMS) Queue - Inserts : SNP on AD event=0x42,umask=2 01 VN1 Ingress (from CMS) Queue - Inserts : SNP on AD : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_inserts_vn1.bl_ncb uncore interconnect VN1 Ingress (from CMS) Queue - Inserts : NCB on BL event=0x42,umask=0x20 01 VN1 Ingress (from CMS) Queue - Inserts : NCB on BL : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_inserts_vn1.bl_ncs uncore interconnect VN1 Ingress (from CMS) Queue - Inserts : NCS on BL event=0x42,umask=0x40 01 VN1 Ingress (from CMS) Queue - Inserts : NCS on BL : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_inserts_vn1.bl_rsp uncore interconnect VN1 Ingress (from CMS) Queue - Inserts : RSP on BL event=0x42,umask=8 01 VN1 Ingress (from CMS) Queue - Inserts : RSP on BL : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_inserts_vn1.bl_wb uncore interconnect VN1 Ingress (from CMS) Queue - Inserts : WB on BL event=0x42,umask=0x10 01 VN1 Ingress (from CMS) Queue - Inserts : WB on BL : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_occupancy_vn0.ad_req uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy : REQ on AD event=0x45,umask=1 01 VN0 Ingress (from CMS) Queue - Occupancy : REQ on AD : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_occupancy_vn0.ad_rsp uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy : RSP on AD event=0x45,umask=4 01 VN0 Ingress (from CMS) Queue - Occupancy : RSP on AD : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_occupancy_vn0.ad_snp uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy : SNP on AD event=0x45,umask=2 01 VN0 Ingress (from CMS) Queue - Occupancy : SNP on AD : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_occupancy_vn0.bl_ncb uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy : NCB on BL event=0x45,umask=0x20 01 VN0 Ingress (from CMS) Queue - Occupancy : NCB on BL : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_occupancy_vn0.bl_ncs uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy : NCS on BL event=0x45,umask=0x40 01 VN0 Ingress (from CMS) Queue - Occupancy : NCS on BL : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_occupancy_vn0.bl_rsp uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy : RSP on BL event=0x45,umask=8 01 VN0 Ingress (from CMS) Queue - Occupancy : RSP on BL : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_occupancy_vn0.bl_wb uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy : WB on BL event=0x45,umask=0x10 01 VN0 Ingress (from CMS) Queue - Occupancy : WB on BL : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_occupancy_vn1.ad_req uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy : REQ on AD event=0x46,umask=1 01 VN1 Ingress (from CMS) Queue - Occupancy : REQ on AD : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_occupancy_vn1.ad_rsp uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy : RSP on AD event=0x46,umask=4 01 VN1 Ingress (from CMS) Queue - Occupancy : RSP on AD : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_occupancy_vn1.ad_snp uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy : SNP on AD event=0x46,umask=2 01 VN1 Ingress (from CMS) Queue - Occupancy : SNP on AD : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_occupancy_vn1.bl_ncb uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy : NCB on BL event=0x46,umask=0x20 01 VN1 Ingress (from CMS) Queue - Occupancy : NCB on BL : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_occupancy_vn1.bl_ncs uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy : NCS on BL event=0x46,umask=0x40 01 VN1 Ingress (from CMS) Queue - Occupancy : NCS on BL : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_occupancy_vn1.bl_rsp uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy : RSP on BL event=0x46,umask=8 01 VN1 Ingress (from CMS) Queue - Occupancy : RSP on BL : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_occupancy_vn1.bl_wb uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy : WB on BL event=0x46,umask=0x10 01 VN1 Ingress (from CMS) Queue - Occupancy : WB on BL : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxr_busy_starved.ad_all uncore interconnect Transgress Injection Starvation : AD - All event=0xe5,umask=0x11 01 Transgress Injection Starvation : AD - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority : All == Credited + Uncredited unc_m3upi_rxr_busy_starved.ad_crd uncore interconnect Transgress Injection Starvation : AD - Credited event=0xe5,umask=0x10 01 Transgress Injection Starvation : AD - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m3upi_rxr_busy_starved.ad_uncrd uncore interconnect Transgress Injection Starvation : AD - Uncredited event=0xe5,umask=1 01 Transgress Injection Starvation : AD - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m3upi_rxr_busy_starved.bl_all uncore interconnect Transgress Injection Starvation : BL - All event=0xe5,umask=0x44 01 Transgress Injection Starvation : BL - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority : All == Credited + Uncredited unc_m3upi_rxr_busy_starved.bl_crd uncore interconnect Transgress Injection Starvation : BL - Credited event=0xe5,umask=0x40 01 Transgress Injection Starvation : BL - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m3upi_rxr_busy_starved.bl_uncrd uncore interconnect Transgress Injection Starvation : BL - Uncredited event=0xe5,umask=4 01 Transgress Injection Starvation : BL - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m3upi_rxr_bypass.ad_all uncore interconnect Transgress Ingress Bypass : AD - All event=0xe2,umask=0x11 01 Transgress Ingress Bypass : AD - All : Number of packets bypassing the CMS Ingress : All == Credited + Uncredited unc_m3upi_rxr_bypass.ad_crd uncore interconnect Transgress Ingress Bypass : AD - Credited event=0xe2,umask=0x10 01 Transgress Ingress Bypass : AD - Credited : Number of packets bypassing the CMS Ingress unc_m3upi_rxr_bypass.ad_uncrd uncore interconnect Transgress Ingress Bypass : AD - Uncredited event=0xe2,umask=1 01 Transgress Ingress Bypass : AD - Uncredited : Number of packets bypassing the CMS Ingress unc_m3upi_rxr_bypass.ak uncore interconnect Transgress Ingress Bypass : AK event=0xe2,umask=2 01 Transgress Ingress Bypass : AK : Number of packets bypassing the CMS Ingress unc_m3upi_rxr_bypass.akc_uncrd uncore interconnect Transgress Ingress Bypass : AKC - Uncredited event=0xe2,umask=0x80 01 Transgress Ingress Bypass : AKC - Uncredited : Number of packets bypassing the CMS Ingress unc_m3upi_rxr_bypass.bl_all uncore interconnect Transgress Ingress Bypass : BL - All event=0xe2,umask=0x44 01 Transgress Ingress Bypass : BL - All : Number of packets bypassing the CMS Ingress : All == Credited + Uncredited unc_m3upi_rxr_bypass.bl_crd uncore interconnect Transgress Ingress Bypass : BL - Credited event=0xe2,umask=0x40 01 Transgress Ingress Bypass : BL - Credited : Number of packets bypassing the CMS Ingress unc_m3upi_rxr_bypass.bl_uncrd uncore interconnect Transgress Ingress Bypass : BL - Uncredited event=0xe2,umask=4 01 Transgress Ingress Bypass : BL - Uncredited : Number of packets bypassing the CMS Ingress unc_m3upi_rxr_bypass.iv uncore interconnect Transgress Ingress Bypass : IV event=0xe2,umask=8 01 Transgress Ingress Bypass : IV : Number of packets bypassing the CMS Ingress unc_m3upi_rxr_crd_starved.ad_all uncore interconnect Transgress Injection Starvation : AD - All event=0xe3,umask=0x11 01 Transgress Injection Starvation : AD - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit. : All == Credited + Uncredited unc_m3upi_rxr_crd_starved.ad_crd uncore interconnect Transgress Injection Starvation : AD - Credited event=0xe3,umask=0x10 01 Transgress Injection Starvation : AD - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved.ad_uncrd uncore interconnect Transgress Injection Starvation : AD - Uncredited event=0xe3,umask=1 01 Transgress Injection Starvation : AD - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved.ak uncore interconnect Transgress Injection Starvation : AK event=0xe3,umask=2 01 Transgress Injection Starvation : AK : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved.bl_all uncore interconnect Transgress Injection Starvation : BL - All event=0xe3,umask=0x44 01 Transgress Injection Starvation : BL - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit. : All == Credited + Uncredited unc_m3upi_rxr_crd_starved.bl_crd uncore interconnect Transgress Injection Starvation : BL - Credited event=0xe3,umask=0x40 01 Transgress Injection Starvation : BL - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved.bl_uncrd uncore interconnect Transgress Injection Starvation : BL - Uncredited event=0xe3,umask=4 01 Transgress Injection Starvation : BL - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved.ifv uncore interconnect Transgress Injection Starvation : IFV - Credited event=0xe3,umask=0x80 01 Transgress Injection Starvation : IFV - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved.iv uncore interconnect Transgress Injection Starvation : IV event=0xe3,umask=8 01 Transgress Injection Starvation : IV : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved_1 uncore interconnect Transgress Injection Starvation event=0xe4 01 Transgress Injection Starvation : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_inserts.ad_all uncore interconnect Transgress Ingress Allocations : AD - All event=0xe1,umask=0x11 01 Transgress Ingress Allocations : AD - All : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_m3upi_rxr_inserts.ad_crd uncore interconnect Transgress Ingress Allocations : AD - Credited event=0xe1,umask=0x10 01 Transgress Ingress Allocations : AD - Credited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_inserts.ad_uncrd uncore interconnect Transgress Ingress Allocations : AD - Uncredited event=0xe1,umask=1 01 Transgress Ingress Allocations : AD - Uncredited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_inserts.ak uncore interconnect Transgress Ingress Allocations : AK event=0xe1,umask=2 01 Transgress Ingress Allocations : AK : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_inserts.akc_uncrd uncore interconnect Transgress Ingress Allocations : AKC - Uncredited event=0xe1,umask=0x80 01 Transgress Ingress Allocations : AKC - Uncredited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_inserts.bl_all uncore interconnect Transgress Ingress Allocations : BL - All event=0xe1,umask=0x44 01 Transgress Ingress Allocations : BL - All : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_m3upi_rxr_inserts.bl_crd uncore interconnect Transgress Ingress Allocations : BL - Credited event=0xe1,umask=0x40 01 Transgress Ingress Allocations : BL - Credited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_inserts.bl_uncrd uncore interconnect Transgress Ingress Allocations : BL - Uncredited event=0xe1,umask=4 01 Transgress Ingress Allocations : BL - Uncredited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_inserts.iv uncore interconnect Transgress Ingress Allocations : IV event=0xe1,umask=8 01 Transgress Ingress Allocations : IV : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.ad_all uncore interconnect Transgress Ingress Occupancy : AD - All event=0xe0,umask=0x11 01 Transgress Ingress Occupancy : AD - All : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_m3upi_rxr_occupancy.ad_crd uncore interconnect Transgress Ingress Occupancy : AD - Credited event=0xe0,umask=0x10 01 Transgress Ingress Occupancy : AD - Credited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.ad_uncrd uncore interconnect Transgress Ingress Occupancy : AD - Uncredited event=0xe0,umask=1 01 Transgress Ingress Occupancy : AD - Uncredited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.ak uncore interconnect Transgress Ingress Occupancy : AK event=0xe0,umask=2 01 Transgress Ingress Occupancy : AK : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.akc_uncrd uncore interconnect Transgress Ingress Occupancy : AKC - Uncredited event=0xe0,umask=0x80 01 Transgress Ingress Occupancy : AKC - Uncredited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.bl_all uncore interconnect Transgress Ingress Occupancy : BL - All event=0xe0,umask=0x44 01 Transgress Ingress Occupancy : BL - All : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_m3upi_rxr_occupancy.bl_crd uncore interconnect Transgress Ingress Occupancy : BL - Credited event=0xe0,umask=0x20 01 Transgress Ingress Occupancy : BL - Credited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.bl_uncrd uncore interconnect Transgress Ingress Occupancy : BL - Uncredited event=0xe0,umask=4 01 Transgress Ingress Occupancy : BL - Uncredited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.iv uncore interconnect Transgress Ingress Occupancy : IV event=0xe0,umask=8 01 Transgress Ingress Occupancy : IV : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_stall0_no_txr_horz_crd_ad_ag0.tgr0 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 0 event=0xd0,umask=1 01 Stall on No AD Agent0 Transgress Credits : For Transgress 0 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag0.tgr1 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 1 event=0xd0,umask=2 01 Stall on No AD Agent0 Transgress Credits : For Transgress 1 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag0.tgr2 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 2 event=0xd0,umask=4 01 Stall on No AD Agent0 Transgress Credits : For Transgress 2 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag0.tgr3 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 3 event=0xd0,umask=8 01 Stall on No AD Agent0 Transgress Credits : For Transgress 3 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag0.tgr4 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 4 event=0xd0,umask=0x10 01 Stall on No AD Agent0 Transgress Credits : For Transgress 4 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag0.tgr5 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 5 event=0xd0,umask=0x20 01 Stall on No AD Agent0 Transgress Credits : For Transgress 5 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag0.tgr6 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 6 event=0xd0,umask=0x40 01 Stall on No AD Agent0 Transgress Credits : For Transgress 6 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag0.tgr7 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 7 event=0xd0,umask=0x80 01 Stall on No AD Agent0 Transgress Credits : For Transgress 7 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag1.tgr0 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 0 event=0xd2,umask=1 01 Stall on No AD Agent1 Transgress Credits : For Transgress 0 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag1.tgr1 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 1 event=0xd2,umask=2 01 Stall on No AD Agent1 Transgress Credits : For Transgress 1 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag1.tgr2 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 2 event=0xd2,umask=4 01 Stall on No AD Agent1 Transgress Credits : For Transgress 2 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag1.tgr3 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 3 event=0xd2,umask=8 01 Stall on No AD Agent1 Transgress Credits : For Transgress 3 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag1.tgr4 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 4 event=0xd2,umask=0x10 01 Stall on No AD Agent1 Transgress Credits : For Transgress 4 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag1.tgr5 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 5 event=0xd2,umask=0x20 01 Stall on No AD Agent1 Transgress Credits : For Transgress 5 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag1.tgr6 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 6 event=0xd2,umask=0x40 01 Stall on No AD Agent1 Transgress Credits : For Transgress 6 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag1.tgr7 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 7 event=0xd2,umask=0x80 01 Stall on No AD Agent1 Transgress Credits : For Transgress 7 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag0.tgr0 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 0 event=0xd4,umask=1 01 Stall on No BL Agent0 Transgress Credits : For Transgress 0 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag0.tgr1 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 1 event=0xd4,umask=2 01 Stall on No BL Agent0 Transgress Credits : For Transgress 1 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag0.tgr2 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 2 event=0xd4,umask=4 01 Stall on No BL Agent0 Transgress Credits : For Transgress 2 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag0.tgr3 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 3 event=0xd4,umask=8 01 Stall on No BL Agent0 Transgress Credits : For Transgress 3 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag0.tgr4 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 4 event=0xd4,umask=0x10 01 Stall on No BL Agent0 Transgress Credits : For Transgress 4 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag0.tgr5 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 5 event=0xd4,umask=0x20 01 Stall on No BL Agent0 Transgress Credits : For Transgress 5 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag0.tgr6 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 6 event=0xd4,umask=0x40 01 Stall on No BL Agent0 Transgress Credits : For Transgress 6 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag0.tgr7 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 7 event=0xd4,umask=0x80 01 Stall on No BL Agent0 Transgress Credits : For Transgress 7 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag1.tgr0 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 0 event=0xd6,umask=1 01 Stall on No BL Agent1 Transgress Credits : For Transgress 0 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag1.tgr1 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 1 event=0xd6,umask=2 01 Stall on No BL Agent1 Transgress Credits : For Transgress 1 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag1.tgr2 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 2 event=0xd6,umask=4 01 Stall on No BL Agent1 Transgress Credits : For Transgress 2 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag1.tgr3 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 3 event=0xd6,umask=8 01 Stall on No BL Agent1 Transgress Credits : For Transgress 3 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag1.tgr4 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 4 event=0xd6,umask=0x10 01 Stall on No BL Agent1 Transgress Credits : For Transgress 4 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag1.tgr5 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 5 event=0xd6,umask=0x20 01 Stall on No BL Agent1 Transgress Credits : For Transgress 5 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag1.tgr6 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 6 event=0xd6,umask=0x40 01 Stall on No BL Agent1 Transgress Credits : For Transgress 6 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag1.tgr7 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 7 event=0xd6,umask=0x80 01 Stall on No BL Agent1 Transgress Credits : For Transgress 7 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall1_no_txr_horz_crd_ad_ag0.tgr10 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 10 event=0xd1,umask=4 01 Stall on No AD Agent0 Transgress Credits : For Transgress 10 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall1_no_txr_horz_crd_ad_ag0.tgr8 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 8 event=0xd1,umask=1 01 Stall on No AD Agent0 Transgress Credits : For Transgress 8 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall1_no_txr_horz_crd_ad_ag0.tgr9 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 9 event=0xd1,umask=2 01 Stall on No AD Agent0 Transgress Credits : For Transgress 9 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall1_no_txr_horz_crd_ad_ag1_1.tgr10 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 10 event=0xd3,umask=4 01 Stall on No AD Agent1 Transgress Credits : For Transgress 10 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall1_no_txr_horz_crd_ad_ag1_1.tgr8 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 8 event=0xd3,umask=1 01 Stall on No AD Agent1 Transgress Credits : For Transgress 8 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall1_no_txr_horz_crd_ad_ag1_1.tgr9 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 9 event=0xd3,umask=2 01 Stall on No AD Agent1 Transgress Credits : For Transgress 9 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall1_no_txr_horz_crd_bl_ag0_1.tgr10 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 10 event=0xd5,umask=4 01 Stall on No BL Agent0 Transgress Credits : For Transgress 10 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall1_no_txr_horz_crd_bl_ag0_1.tgr8 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 8 event=0xd5,umask=1 01 Stall on No BL Agent0 Transgress Credits : For Transgress 8 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall1_no_txr_horz_crd_bl_ag0_1.tgr9 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 9 event=0xd5,umask=2 01 Stall on No BL Agent0 Transgress Credits : For Transgress 9 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall1_no_txr_horz_crd_bl_ag1_1.tgr10 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 10 event=0xd7,umask=4 01 Stall on No BL Agent1 Transgress Credits : For Transgress 10 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall1_no_txr_horz_crd_bl_ag1_1.tgr8 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 8 event=0xd7,umask=1 01 Stall on No BL Agent1 Transgress Credits : For Transgress 8 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall1_no_txr_horz_crd_bl_ag1_1.tgr9 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 9 event=0xd7,umask=2 01 Stall on No BL Agent1 Transgress Credits : For Transgress 9 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_txr_horz_ads_used.ad_all uncore interconnect CMS Horizontal ADS Used : AD - All event=0xa6,umask=0x11 01 CMS Horizontal ADS Used : AD - All : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_m3upi_txr_horz_ads_used.ad_crd uncore interconnect CMS Horizontal ADS Used : AD - Credited event=0xa6,umask=0x10 01 CMS Horizontal ADS Used : AD - Credited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_horz_ads_used.ad_uncrd uncore interconnect CMS Horizontal ADS Used : AD - Uncredited event=0xa6,umask=1 01 CMS Horizontal ADS Used : AD - Uncredited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_horz_ads_used.bl_all uncore interconnect CMS Horizontal ADS Used : BL - All event=0xa6,umask=0x44 01 CMS Horizontal ADS Used : BL - All : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_m3upi_txr_horz_ads_used.bl_crd uncore interconnect CMS Horizontal ADS Used : BL - Credited event=0xa6,umask=0x40 01 CMS Horizontal ADS Used : BL - Credited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_horz_ads_used.bl_uncrd uncore interconnect CMS Horizontal ADS Used : BL - Uncredited event=0xa6,umask=4 01 CMS Horizontal ADS Used : BL - Uncredited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.ad_all uncore interconnect CMS Horizontal Bypass Used : AD - All event=0xa7,umask=0x11 01 CMS Horizontal Bypass Used : AD - All : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_m3upi_txr_horz_bypass.ad_crd uncore interconnect CMS Horizontal Bypass Used : AD - Credited event=0xa7,umask=0x10 01 CMS Horizontal Bypass Used : AD - Credited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.ad_uncrd uncore interconnect CMS Horizontal Bypass Used : AD - Uncredited event=0xa7,umask=1 01 CMS Horizontal Bypass Used : AD - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.ak uncore interconnect CMS Horizontal Bypass Used : AK event=0xa7,umask=2 01 CMS Horizontal Bypass Used : AK : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.akc_uncrd uncore interconnect CMS Horizontal Bypass Used : AKC - Uncredited event=0xa7,umask=0x80 01 CMS Horizontal Bypass Used : AKC - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.bl_all uncore interconnect CMS Horizontal Bypass Used : BL - All event=0xa7,umask=0x44 01 CMS Horizontal Bypass Used : BL - All : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_m3upi_txr_horz_bypass.bl_crd uncore interconnect CMS Horizontal Bypass Used : BL - Credited event=0xa7,umask=0x40 01 CMS Horizontal Bypass Used : BL - Credited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.bl_uncrd uncore interconnect CMS Horizontal Bypass Used : BL - Uncredited event=0xa7,umask=4 01 CMS Horizontal Bypass Used : BL - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.iv uncore interconnect CMS Horizontal Bypass Used : IV event=0xa7,umask=8 01 CMS Horizontal Bypass Used : IV : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_cycles_full.ad_all uncore interconnect Cycles CMS Horizontal Egress Queue is Full : AD - All event=0xa2,umask=0x11 01 Cycles CMS Horizontal Egress Queue is Full : AD - All : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m3upi_txr_horz_cycles_full.ad_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Full : AD - Credited event=0xa2,umask=0x10 01 Cycles CMS Horizontal Egress Queue is Full : AD - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_full.ad_uncrd uncore interconnect Cycles CMS Horizontal Egress Queue is Full : AD - Uncredited event=0xa2,umask=1 01 Cycles CMS Horizontal Egress Queue is Full : AD - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_full.ak uncore interconnect Cycles CMS Horizontal Egress Queue is Full : AK event=0xa2,umask=2 01 Cycles CMS Horizontal Egress Queue is Full : AK : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_full.akc_uncrd uncore interconnect Cycles CMS Horizontal Egress Queue is Full : AKC - Uncredited event=0xa2,umask=0x80 01 Cycles CMS Horizontal Egress Queue is Full : AKC - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_full.bl_all uncore interconnect Cycles CMS Horizontal Egress Queue is Full : BL - All event=0xa2,umask=0x44 01 Cycles CMS Horizontal Egress Queue is Full : BL - All : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m3upi_txr_horz_cycles_full.bl_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Full : BL - Credited event=0xa2,umask=0x40 01 Cycles CMS Horizontal Egress Queue is Full : BL - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_full.bl_uncrd uncore interconnect Cycles CMS Horizontal Egress Queue is Full : BL - Uncredited event=0xa2,umask=4 01 Cycles CMS Horizontal Egress Queue is Full : BL - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_full.iv uncore interconnect Cycles CMS Horizontal Egress Queue is Full : IV event=0xa2,umask=8 01 Cycles CMS Horizontal Egress Queue is Full : IV : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.ad_all uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : AD - All event=0xa3,umask=0x11 01 Cycles CMS Horizontal Egress Queue is Not Empty : AD - All : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m3upi_txr_horz_cycles_ne.ad_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : AD - Credited event=0xa3,umask=0x10 01 Cycles CMS Horizontal Egress Queue is Not Empty : AD - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.ad_uncrd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : AD - Uncredited event=0xa3,umask=1 01 Cycles CMS Horizontal Egress Queue is Not Empty : AD - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.ak uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : AK event=0xa3,umask=2 01 Cycles CMS Horizontal Egress Queue is Not Empty : AK : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.akc_uncrd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : AKC - Uncredited event=0xa3,umask=0x80 01 Cycles CMS Horizontal Egress Queue is Not Empty : AKC - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.bl_all uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : BL - All event=0xa3,umask=0x44 01 Cycles CMS Horizontal Egress Queue is Not Empty : BL - All : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m3upi_txr_horz_cycles_ne.bl_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : BL - Credited event=0xa3,umask=0x40 01 Cycles CMS Horizontal Egress Queue is Not Empty : BL - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.bl_uncrd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : BL - Uncredited event=0xa3,umask=4 01 Cycles CMS Horizontal Egress Queue is Not Empty : BL - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.iv uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : IV event=0xa3,umask=8 01 Cycles CMS Horizontal Egress Queue is Not Empty : IV : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.ad_all uncore interconnect CMS Horizontal Egress Inserts : AD - All event=0xa1,umask=0x11 01 CMS Horizontal Egress Inserts : AD - All : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m3upi_txr_horz_inserts.ad_crd uncore interconnect CMS Horizontal Egress Inserts : AD - Credited event=0xa1,umask=0x10 01 CMS Horizontal Egress Inserts : AD - Credited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.ad_uncrd uncore interconnect CMS Horizontal Egress Inserts : AD - Uncredited event=0xa1,umask=1 01 CMS Horizontal Egress Inserts : AD - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.ak uncore interconnect CMS Horizontal Egress Inserts : AK event=0xa1,umask=2 01 CMS Horizontal Egress Inserts : AK : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.akc_uncrd uncore interconnect CMS Horizontal Egress Inserts : AKC - Uncredited event=0xa1,umask=0x80 01 CMS Horizontal Egress Inserts : AKC - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.bl_all uncore interconnect CMS Horizontal Egress Inserts : BL - All event=0xa1,umask=0x44 01 CMS Horizontal Egress Inserts : BL - All : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m3upi_txr_horz_inserts.bl_crd uncore interconnect CMS Horizontal Egress Inserts : BL - Credited event=0xa1,umask=0x40 01 CMS Horizontal Egress Inserts : BL - Credited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.bl_uncrd uncore interconnect CMS Horizontal Egress Inserts : BL - Uncredited event=0xa1,umask=4 01 CMS Horizontal Egress Inserts : BL - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.iv uncore interconnect CMS Horizontal Egress Inserts : IV event=0xa1,umask=8 01 CMS Horizontal Egress Inserts : IV : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_nack.ad_all uncore interconnect CMS Horizontal Egress NACKs : AD - All event=0xa4,umask=0x11 01 CMS Horizontal Egress NACKs : AD - All : Counts number of Egress packets NACK'ed on to the Horizontal Ring : All == Credited + Uncredited unc_m3upi_txr_horz_nack.ad_crd uncore interconnect CMS Horizontal Egress NACKs : AD - Credited event=0xa4,umask=0x10 01 CMS Horizontal Egress NACKs : AD - Credited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_nack.ad_uncrd uncore interconnect CMS Horizontal Egress NACKs : AD - Uncredited event=0xa4,umask=1 01 CMS Horizontal Egress NACKs : AD - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_nack.ak uncore interconnect CMS Horizontal Egress NACKs : AK event=0xa4,umask=2 01 CMS Horizontal Egress NACKs : AK : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_nack.akc_uncrd uncore interconnect CMS Horizontal Egress NACKs : AKC - Uncredited event=0xa4,umask=0x80 01 CMS Horizontal Egress NACKs : AKC - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_nack.bl_all uncore interconnect CMS Horizontal Egress NACKs : BL - All event=0xa4,umask=0x44 01 CMS Horizontal Egress NACKs : BL - All : Counts number of Egress packets NACK'ed on to the Horizontal Ring : All == Credited + Uncredited unc_m3upi_txr_horz_nack.bl_crd uncore interconnect CMS Horizontal Egress NACKs : BL - Credited event=0xa4,umask=0x40 01 CMS Horizontal Egress NACKs : BL - Credited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_nack.bl_uncrd uncore interconnect CMS Horizontal Egress NACKs : BL - Uncredited event=0xa4,umask=4 01 CMS Horizontal Egress NACKs : BL - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_nack.iv uncore interconnect CMS Horizontal Egress NACKs : IV event=0xa4,umask=8 01 CMS Horizontal Egress NACKs : IV : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_occupancy.ad_all uncore interconnect CMS Horizontal Egress Occupancy : AD - All event=0xa0,umask=0x11 01 CMS Horizontal Egress Occupancy : AD - All : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m3upi_txr_horz_occupancy.ad_crd uncore interconnect CMS Horizontal Egress Occupancy : AD - Credited event=0xa0,umask=0x10 01 CMS Horizontal Egress Occupancy : AD - Credited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_occupancy.ad_uncrd uncore interconnect CMS Horizontal Egress Occupancy : AD - Uncredited event=0xa0,umask=1 01 CMS Horizontal Egress Occupancy : AD - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_occupancy.ak uncore interconnect CMS Horizontal Egress Occupancy : AK event=0xa0,umask=2 01 CMS Horizontal Egress Occupancy : AK : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_occupancy.akc_uncrd uncore interconnect CMS Horizontal Egress Occupancy : AKC - Uncredited event=0xa0,umask=0x80 01 CMS Horizontal Egress Occupancy : AKC - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_occupancy.bl_all uncore interconnect CMS Horizontal Egress Occupancy : BL - All event=0xa0,umask=0x44 01 CMS Horizontal Egress Occupancy : BL - All : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m3upi_txr_horz_occupancy.bl_crd uncore interconnect CMS Horizontal Egress Occupancy : BL - Credited event=0xa0,umask=0x40 01 CMS Horizontal Egress Occupancy : BL - Credited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_occupancy.bl_uncrd uncore interconnect CMS Horizontal Egress Occupancy : BL - Uncredited event=0xa0,umask=4 01 CMS Horizontal Egress Occupancy : BL - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_occupancy.iv uncore interconnect CMS Horizontal Egress Occupancy : IV event=0xa0,umask=8 01 CMS Horizontal Egress Occupancy : IV : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_starved.ad_all uncore interconnect CMS Horizontal Egress Injection Starvation : AD - All event=0xa5,umask=1 01 CMS Horizontal Egress Injection Starvation : AD - All : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time. : All == Credited + Uncredited unc_m3upi_txr_horz_starved.ad_uncrd uncore interconnect CMS Horizontal Egress Injection Starvation : AD - Uncredited event=0xa5,umask=1 01 CMS Horizontal Egress Injection Starvation : AD - Uncredited : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m3upi_txr_horz_starved.ak uncore interconnect CMS Horizontal Egress Injection Starvation : AK event=0xa5,umask=2 01 CMS Horizontal Egress Injection Starvation : AK : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m3upi_txr_horz_starved.akc_uncrd uncore interconnect CMS Horizontal Egress Injection Starvation : AKC - Uncredited event=0xa5,umask=0x80 01 CMS Horizontal Egress Injection Starvation : AKC - Uncredited : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m3upi_txr_horz_starved.bl_all uncore interconnect CMS Horizontal Egress Injection Starvation : BL - All event=0xa5,umask=4 01 CMS Horizontal Egress Injection Starvation : BL - All : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time. : All == Credited + Uncredited unc_m3upi_txr_horz_starved.bl_uncrd uncore interconnect CMS Horizontal Egress Injection Starvation : BL - Uncredited event=0xa5,umask=4 01 CMS Horizontal Egress Injection Starvation : BL - Uncredited : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m3upi_txr_horz_starved.iv uncore interconnect CMS Horizontal Egress Injection Starvation : IV event=0xa5,umask=8 01 CMS Horizontal Egress Injection Starvation : IV : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m3upi_txr_vert_ads_used.ad_ag0 uncore interconnect CMS Vertical ADS Used : AD - Agent 0 event=0x9c,umask=1 01 CMS Vertical ADS Used : AD - Agent 0 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_vert_ads_used.ad_ag1 uncore interconnect CMS Vertical ADS Used : AD - Agent 1 event=0x9c,umask=0x10 01 CMS Vertical ADS Used : AD - Agent 1 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_vert_ads_used.bl_ag0 uncore interconnect CMS Vertical ADS Used : BL - Agent 0 event=0x9c,umask=4 01 CMS Vertical ADS Used : BL - Agent 0 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_vert_ads_used.bl_ag1 uncore interconnect CMS Vertical ADS Used : BL - Agent 1 event=0x9c,umask=0x40 01 CMS Vertical ADS Used : BL - Agent 1 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.ad_ag0 uncore interconnect CMS Vertical ADS Used : AD - Agent 0 event=0x9d,umask=1 01 CMS Vertical ADS Used : AD - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.ad_ag1 uncore interconnect CMS Vertical ADS Used : AD - Agent 1 event=0x9d,umask=0x10 01 CMS Vertical ADS Used : AD - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.ak_ag0 uncore interconnect CMS Vertical ADS Used : AK - Agent 0 event=0x9d,umask=2 01 CMS Vertical ADS Used : AK - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.ak_ag1 uncore interconnect CMS Vertical ADS Used : AK - Agent 1 event=0x9d,umask=0x20 01 CMS Vertical ADS Used : AK - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.bl_ag0 uncore interconnect CMS Vertical ADS Used : BL - Agent 0 event=0x9d,umask=4 01 CMS Vertical ADS Used : BL - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.bl_ag1 uncore interconnect CMS Vertical ADS Used : BL - Agent 1 event=0x9d,umask=0x40 01 CMS Vertical ADS Used : BL - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.iv_ag1 uncore interconnect CMS Vertical ADS Used : IV - Agent 1 event=0x9d,umask=8 01 CMS Vertical ADS Used : IV - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass_1.akc_ag0 uncore interconnect CMS Vertical ADS Used : AKC - Agent 0 event=0x9e,umask=1 01 CMS Vertical ADS Used : AKC - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass_1.akc_ag1 uncore interconnect CMS Vertical ADS Used : AKC - Agent 1 event=0x9e,umask=2 01 CMS Vertical ADS Used : AKC - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_cycles_full0.ad_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : AD - Agent 0 event=0x94,umask=1 01 Cycles CMS Vertical Egress Queue Is Full : AD - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m3upi_txr_vert_cycles_full0.ad_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : AD - Agent 1 event=0x94,umask=0x10 01 Cycles CMS Vertical Egress Queue Is Full : AD - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m3upi_txr_vert_cycles_full0.ak_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : AK - Agent 0 event=0x94,umask=2 01 Cycles CMS Vertical Egress Queue Is Full : AK - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m3upi_txr_vert_cycles_full0.ak_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : AK - Agent 1 event=0x94,umask=0x20 01 Cycles CMS Vertical Egress Queue Is Full : AK - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_m3upi_txr_vert_cycles_full0.bl_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : BL - Agent 0 event=0x94,umask=4 01 Cycles CMS Vertical Egress Queue Is Full : BL - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m3upi_txr_vert_cycles_full0.bl_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : BL - Agent 1 event=0x94,umask=0x40 01 Cycles CMS Vertical Egress Queue Is Full : BL - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m3upi_txr_vert_cycles_full0.iv_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : IV - Agent 0 event=0x94,umask=8 01 Cycles CMS Vertical Egress Queue Is Full : IV - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m3upi_txr_vert_cycles_full1.akc_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 0 event=0x95,umask=1 01 Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m3upi_txr_vert_cycles_full1.akc_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 1 event=0x95,umask=2 01 Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m3upi_txr_vert_cycles_ne0.ad_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 0 event=0x96,umask=1 01 Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m3upi_txr_vert_cycles_ne0.ad_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 1 event=0x96,umask=0x10 01 Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m3upi_txr_vert_cycles_ne0.ak_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 0 event=0x96,umask=2 01 Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m3upi_txr_vert_cycles_ne0.ak_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 1 event=0x96,umask=0x20 01 Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_m3upi_txr_vert_cycles_ne0.bl_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 0 event=0x96,umask=4 01 Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m3upi_txr_vert_cycles_ne0.bl_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 1 event=0x96,umask=0x40 01 Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m3upi_txr_vert_cycles_ne0.iv_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : IV - Agent 0 event=0x96,umask=8 01 Cycles CMS Vertical Egress Queue Is Not Empty : IV - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m3upi_txr_vert_cycles_ne1.akc_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 0 event=0x97,umask=1 01 Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m3upi_txr_vert_cycles_ne1.akc_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 1 event=0x97,umask=2 01 Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m3upi_txr_vert_inserts0.ad_ag0 uncore interconnect CMS Vert Egress Allocations : AD - Agent 0 event=0x92,umask=1 01 CMS Vert Egress Allocations : AD - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m3upi_txr_vert_inserts0.ad_ag1 uncore interconnect CMS Vert Egress Allocations : AD - Agent 1 event=0x92,umask=0x10 01 CMS Vert Egress Allocations : AD - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m3upi_txr_vert_inserts0.ak_ag0 uncore interconnect CMS Vert Egress Allocations : AK - Agent 0 event=0x92,umask=2 01 CMS Vert Egress Allocations : AK - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m3upi_txr_vert_inserts0.ak_ag1 uncore interconnect CMS Vert Egress Allocations : AK - Agent 1 event=0x92,umask=0x20 01 CMS Vert Egress Allocations : AK - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_m3upi_txr_vert_inserts0.bl_ag0 uncore interconnect CMS Vert Egress Allocations : BL - Agent 0 event=0x92,umask=4 01 CMS Vert Egress Allocations : BL - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m3upi_txr_vert_inserts0.bl_ag1 uncore interconnect CMS Vert Egress Allocations : BL - Agent 1 event=0x92,umask=0x40 01 CMS Vert Egress Allocations : BL - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m3upi_txr_vert_inserts0.iv_ag0 uncore interconnect CMS Vert Egress Allocations : IV - Agent 0 event=0x92,umask=8 01 CMS Vert Egress Allocations : IV - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m3upi_txr_vert_inserts1.akc_ag0 uncore interconnect CMS Vert Egress Allocations : AKC - Agent 0 event=0x93,umask=1 01 CMS Vert Egress Allocations : AKC - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m3upi_txr_vert_inserts1.akc_ag1 uncore interconnect CMS Vert Egress Allocations : AKC - Agent 1 event=0x93,umask=2 01 CMS Vert Egress Allocations : AKC - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m3upi_txr_vert_nack0.ad_ag0 uncore interconnect CMS Vertical Egress NACKs : AD - Agent 0 event=0x98,umask=1 01 CMS Vertical Egress NACKs : AD - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack0.ad_ag1 uncore interconnect CMS Vertical Egress NACKs : AD - Agent 1 event=0x98,umask=0x10 01 CMS Vertical Egress NACKs : AD - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack0.ak_ag0 uncore interconnect CMS Vertical Egress NACKs : AK - Agent 0 event=0x98,umask=2 01 CMS Vertical Egress NACKs : AK - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack0.ak_ag1 uncore interconnect CMS Vertical Egress NACKs : AK - Agent 1 event=0x98,umask=0x20 01 CMS Vertical Egress NACKs : AK - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack0.bl_ag0 uncore interconnect CMS Vertical Egress NACKs : BL - Agent 0 event=0x98,umask=4 01 CMS Vertical Egress NACKs : BL - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack0.bl_ag1 uncore interconnect CMS Vertical Egress NACKs : BL - Agent 1 event=0x98,umask=0x40 01 CMS Vertical Egress NACKs : BL - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack0.iv_ag0 uncore interconnect CMS Vertical Egress NACKs : IV event=0x98,umask=8 01 CMS Vertical Egress NACKs : IV : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack1.akc_ag0 uncore interconnect CMS Vertical Egress NACKs : AKC - Agent 0 event=0x99,umask=1 01 CMS Vertical Egress NACKs : AKC - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack1.akc_ag1 uncore interconnect CMS Vertical Egress NACKs : AKC - Agent 1 event=0x99,umask=2 01 CMS Vertical Egress NACKs : AKC - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_occupancy0.ad_ag0 uncore interconnect CMS Vert Egress Occupancy : AD - Agent 0 event=0x90,umask=1 01 CMS Vert Egress Occupancy : AD - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m3upi_txr_vert_occupancy0.ad_ag1 uncore interconnect CMS Vert Egress Occupancy : AD - Agent 1 event=0x90,umask=0x10 01 CMS Vert Egress Occupancy : AD - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m3upi_txr_vert_occupancy0.ak_ag0 uncore interconnect CMS Vert Egress Occupancy : AK - Agent 0 event=0x90,umask=2 01 CMS Vert Egress Occupancy : AK - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m3upi_txr_vert_occupancy0.ak_ag1 uncore interconnect CMS Vert Egress Occupancy : AK - Agent 1 event=0x90,umask=0x20 01 CMS Vert Egress Occupancy : AK - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_m3upi_txr_vert_occupancy0.bl_ag0 uncore interconnect CMS Vert Egress Occupancy : BL - Agent 0 event=0x90,umask=4 01 CMS Vert Egress Occupancy : BL - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m3upi_txr_vert_occupancy0.bl_ag1 uncore interconnect CMS Vert Egress Occupancy : BL - Agent 1 event=0x90,umask=0x40 01 CMS Vert Egress Occupancy : BL - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m3upi_txr_vert_occupancy0.iv_ag0 uncore interconnect CMS Vert Egress Occupancy : IV - Agent 0 event=0x90,umask=8 01 CMS Vert Egress Occupancy : IV - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m3upi_txr_vert_occupancy1.akc_ag0 uncore interconnect CMS Vert Egress Occupancy : AKC - Agent 0 event=0x91,umask=1 01 CMS Vert Egress Occupancy : AKC - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m3upi_txr_vert_occupancy1.akc_ag1 uncore interconnect CMS Vert Egress Occupancy : AKC - Agent 1 event=0x91,umask=2 01 CMS Vert Egress Occupancy : AKC - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m3upi_txr_vert_starved0.ad_ag0 uncore interconnect CMS Vertical Egress Injection Starvation : AD - Agent 0 event=0x9a,umask=1 01 CMS Vertical Egress Injection Starvation : AD - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved0.ad_ag1 uncore interconnect CMS Vertical Egress Injection Starvation : AD - Agent 1 event=0x9a,umask=0x10 01 CMS Vertical Egress Injection Starvation : AD - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved0.ak_ag0 uncore interconnect CMS Vertical Egress Injection Starvation : AK - Agent 0 event=0x9a,umask=2 01 CMS Vertical Egress Injection Starvation : AK - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved0.ak_ag1 uncore interconnect CMS Vertical Egress Injection Starvation : AK - Agent 1 event=0x9a,umask=0x20 01 CMS Vertical Egress Injection Starvation : AK - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved0.bl_ag0 uncore interconnect CMS Vertical Egress Injection Starvation : BL - Agent 0 event=0x9a,umask=4 01 CMS Vertical Egress Injection Starvation : BL - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved0.bl_ag1 uncore interconnect CMS Vertical Egress Injection Starvation : BL - Agent 1 event=0x9a,umask=0x40 01 CMS Vertical Egress Injection Starvation : BL - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved0.iv_ag0 uncore interconnect CMS Vertical Egress Injection Starvation : IV event=0x9a,umask=8 01 CMS Vertical Egress Injection Starvation : IV : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved1.akc_ag0 uncore interconnect CMS Vertical Egress Injection Starvation : AKC - Agent 0 event=0x9b,umask=1 01 CMS Vertical Egress Injection Starvation : AKC - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved1.akc_ag1 uncore interconnect CMS Vertical Egress Injection Starvation : AKC - Agent 1 event=0x9b,umask=2 01 CMS Vertical Egress Injection Starvation : AKC - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved1.tgc uncore interconnect CMS Vertical Egress Injection Starvation : AKC - Agent 0 event=0x9b,umask=4 01 CMS Vertical Egress Injection Starvation : AKC - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_vert_ring_ad_in_use.dn_even uncore interconnect Vertical AD Ring In Use : Down and Even event=0xb0,umask=4 01 Vertical AD Ring In Use : Down and Even : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ad_in_use.dn_odd uncore interconnect Vertical AD Ring In Use : Down and Odd event=0xb0,umask=8 01 Vertical AD Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ad_in_use.up_even uncore interconnect Vertical AD Ring In Use : Up and Even event=0xb0,umask=1 01 Vertical AD Ring In Use : Up and Even : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ad_in_use.up_odd uncore interconnect Vertical AD Ring In Use : Up and Odd event=0xb0,umask=2 01 Vertical AD Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_akc_in_use.dn_even uncore interconnect Vertical AKC Ring In Use : Down and Even event=0xb4,umask=4 01 Vertical AKC Ring In Use : Down and Even : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_akc_in_use.dn_odd uncore interconnect Vertical AKC Ring In Use : Down and Odd event=0xb4,umask=8 01 Vertical AKC Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_akc_in_use.up_even uncore interconnect Vertical AKC Ring In Use : Up and Even event=0xb4,umask=1 01 Vertical AKC Ring In Use : Up and Even : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_akc_in_use.up_odd uncore interconnect Vertical AKC Ring In Use : Up and Odd event=0xb4,umask=2 01 Vertical AKC Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ak_in_use.dn_even uncore interconnect Vertical AK Ring In Use : Down and Even event=0xb1,umask=4 01 Vertical AK Ring In Use : Down and Even : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ak_in_use.dn_odd uncore interconnect Vertical AK Ring In Use : Down and Odd event=0xb1,umask=8 01 Vertical AK Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ak_in_use.up_even uncore interconnect Vertical AK Ring In Use : Up and Even event=0xb1,umask=1 01 Vertical AK Ring In Use : Up and Even : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ak_in_use.up_odd uncore interconnect Vertical AK Ring In Use : Up and Odd event=0xb1,umask=2 01 Vertical AK Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_bl_in_use.dn_even uncore interconnect Vertical BL Ring in Use : Down and Even event=0xb2,umask=4 01 Vertical BL Ring in Use : Down and Even : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_bl_in_use.dn_odd uncore interconnect Vertical BL Ring in Use : Down and Odd event=0xb2,umask=8 01 Vertical BL Ring in Use : Down and Odd : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_bl_in_use.up_even uncore interconnect Vertical BL Ring in Use : Up and Even event=0xb2,umask=1 01 Vertical BL Ring in Use : Up and Even : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_bl_in_use.up_odd uncore interconnect Vertical BL Ring in Use : Up and Odd event=0xb2,umask=2 01 Vertical BL Ring in Use : Up and Odd : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_iv_in_use.dn uncore interconnect Vertical IV Ring in Use : Down event=0xb3,umask=4 01 Vertical IV Ring in Use : Down : Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m3upi_vert_ring_iv_in_use.up uncore interconnect Vertical IV Ring in Use : Up event=0xb3,umask=1 01 Vertical IV Ring in Use : Up : Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m3upi_vert_ring_tgc_in_use.dn_even uncore interconnect Vertical TGC Ring In Use : Down and Even event=0xb5,umask=4 01 Vertical TGC Ring In Use : Down and Even : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_tgc_in_use.dn_odd uncore interconnect Vertical TGC Ring In Use : Down and Odd event=0xb5,umask=8 01 Vertical TGC Ring In Use : Down and Odd : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_tgc_in_use.up_even uncore interconnect Vertical TGC Ring In Use : Up and Even event=0xb5,umask=1 01 Vertical TGC Ring In Use : Up and Even : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_tgc_in_use.up_odd uncore interconnect Vertical TGC Ring In Use : Up and Odd event=0xb5,umask=2 01 Vertical TGC Ring In Use : Up and Odd : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_xpt_pftch.lost_qfull uncore interconnect UNC_M3UPI_XPT_PFTCH.LOST_QFULL event=0x61,umask=0x20 01 : xpt prefetch message was dropped because it was overwritten by new message while prefetch queue was full unc_upi_clockticks uncore interconnect Number of kfclks event=1 01 Number of kfclks : Counts the number of clocks in the UPI LL. This clock runs at 1/8th the GT/s speed of the UPI link. For example, a 8GT/s link will have qfclk or 1GHz. Current products do not support dynamic link speeds, so this frequency is fixed unc_upi_rxl_basic_hdr_match.req uncore interconnect Matches on Receive path of a UPI Port : Request event=5,umask=8 01 Matches on Receive path of a UPI Port : Request : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.req_opc uncore interconnect Matches on Receive path of a UPI Port : Request, Match Opcode event=5,umask=0x108 01 Matches on Receive path of a UPI Port : Request, Match Opcode : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.rspcnflt uncore interconnect Matches on Receive path of a UPI Port : Response - Conflict event=5,umask=0x1aa 01 Matches on Receive path of a UPI Port : Response - Conflict : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.rspi uncore interconnect Matches on Receive path of a UPI Port : Response - Invalid event=5,umask=0x12a 01 Matches on Receive path of a UPI Port : Response - Invalid : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.rsp_data uncore interconnect Matches on Receive path of a UPI Port : Response - Data event=5,umask=0xc 01 Matches on Receive path of a UPI Port : Response - Data : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.rsp_data_opc uncore interconnect Matches on Receive path of a UPI Port : Response - Data, Match Opcode event=5,umask=0x10c 01 Matches on Receive path of a UPI Port : Response - Data, Match Opcode : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.rsp_nodata uncore interconnect Matches on Receive path of a UPI Port : Response - No Data event=5,umask=0xa 01 Matches on Receive path of a UPI Port : Response - No Data : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.rsp_nodata_opc uncore interconnect Matches on Receive path of a UPI Port : Response - No Data, Match Opcode event=5,umask=0x10a 01 Matches on Receive path of a UPI Port : Response - No Data, Match Opcode : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.snp uncore interconnect Matches on Receive path of a UPI Port : Snoop event=5,umask=9 01 Matches on Receive path of a UPI Port : Snoop : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.snp_opc uncore interconnect Matches on Receive path of a UPI Port : Snoop, Match Opcode event=5,umask=0x109 01 Matches on Receive path of a UPI Port : Snoop, Match Opcode : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.wb uncore interconnect Matches on Receive path of a UPI Port : Writeback event=5,umask=0xd 01 Matches on Receive path of a UPI Port : Writeback : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.wb_opc uncore interconnect Matches on Receive path of a UPI Port : Writeback, Match Opcode event=5,umask=0x10d 01 Matches on Receive path of a UPI Port : Writeback, Match Opcode : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_crc_llr_req_transmit uncore interconnect LLR Requests Sent event=8 01 LLR Requests Sent : Number of LLR Requests were transmitted. This should generally be <= the number of CRC errors detected. If multiple errors are detected before the Rx side receives a LLC_REQ_ACK from the Tx side, there is no need to send more LLR_REQ_NACKs unc_upi_rxl_credits_consumed_vna uncore interconnect VNA Credit Consumed event=0x38 01 VNA Credit Consumed : Counts the number of times that an RxQ VNA credit was consumed (i.e. message uses a VNA credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_upi_rxl_flits.all_null uncore interconnect Valid Flits Received : Null FLITs received from any slot event=3,umask=0x27 01 Valid Flits Received : Null FLITs received from any slot : Shows legal flit time (hides impact of L0p and L0c) unc_upi_rxl_flits.idle uncore interconnect Valid Flits Received : Null FLITs received from any slot event=3,umask=0x47 01 Valid Flits Received : Null FLITs received from any slot : Shows legal flit time (hides impact of L0p and L0c) unc_upi_txl_basic_hdr_match.req uncore interconnect Matches on Transmit path of a UPI Port : Request event=4,umask=8 01 Matches on Transmit path of a UPI Port : Request : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.req_opc uncore interconnect Matches on Transmit path of a UPI Port : Request, Match Opcode event=4,umask=0x108 01 Matches on Transmit path of a UPI Port : Request, Match Opcode : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.rspcnflt uncore interconnect Matches on Transmit path of a UPI Port : Response - Conflict event=4,umask=0x1aa 01 Matches on Transmit path of a UPI Port : Response - Conflict : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.rspi uncore interconnect Matches on Transmit path of a UPI Port : Response - Invalid event=4,umask=0x12a 01 Matches on Transmit path of a UPI Port : Response - Invalid : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.rsp_data uncore interconnect Matches on Transmit path of a UPI Port : Response - Data event=4,umask=0xc 01 Matches on Transmit path of a UPI Port : Response - Data : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.rsp_data_opc uncore interconnect Matches on Transmit path of a UPI Port : Response - Data, Match Opcode event=4,umask=0x10c 01 Matches on Transmit path of a UPI Port : Response - Data, Match Opcode : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.rsp_nodata uncore interconnect Matches on Transmit path of a UPI Port : Response - No Data event=4,umask=0xa 01 Matches on Transmit path of a UPI Port : Response - No Data : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.rsp_nodata_opc uncore interconnect Matches on Transmit path of a UPI Port : Response - No Data, Match Opcode event=4,umask=0x10a 01 Matches on Transmit path of a UPI Port : Response - No Data, Match Opcode : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.snp uncore interconnect Matches on Transmit path of a UPI Port : Snoop event=4,umask=9 01 Matches on Transmit path of a UPI Port : Snoop : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.snp_opc uncore interconnect Matches on Transmit path of a UPI Port : Snoop, Match Opcode event=4,umask=0x109 01 Matches on Transmit path of a UPI Port : Snoop, Match Opcode : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.wb uncore interconnect Matches on Transmit path of a UPI Port : Writeback event=4,umask=0xd 01 Matches on Transmit path of a UPI Port : Writeback : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.wb_opc uncore interconnect Matches on Transmit path of a UPI Port : Writeback, Match Opcode event=4,umask=0x10d 01 Matches on Transmit path of a UPI Port : Writeback, Match Opcode : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_flits.all_data uncore interconnect Valid Flits Sent : All Data event=2,umask=0xf 01 Valid Flits Sent : All Data : Shows legal flit time (hides impact of L0p and L0c) unc_upi_txl_flits.all_null uncore interconnect Valid Flits Sent : Null FLITs transmitted to any slot event=2,umask=0x27 01 Valid Flits Sent : Null FLITs transmitted to any slot : Shows legal flit time (hides impact of L0p and L0c) unc_u_lock_cycles uncore interconnect IDI Lock/SplitLock Cycles event=0x44 01 IDI Lock/SplitLock Cycles : Number of times an IDI Lock/SplitLock sequence was started unc_iio_clockticks uncore io Clockticks of the integrated IO (IIO) traffic controller event=1 01 Clockticks of the integrated IO (IIO) traffic controller : Increments counter once every Traffic Controller clock, the LSCLK (500MHz) unc_iio_clockticks_freerun uncore io Free running counter that increments for IIO clocktick event=0xff,umask=0x10 01 Free running counter that increments for integrated IO (IIO) traffic controller clockticks unc_iio_comp_buf_inserts.cmpd.all uncore io PCIe Completion Buffer Inserts : All Ports event=0xc2,ch_mask=0xff,fc_mask=4,umask=3 01 unc_iio_comp_buf_inserts.cmpd.all_parts uncore io PCIe Completion Buffer Inserts of completions with data: Part 0-7 event=0xc2,ch_mask=0xff,fc_mask=4,umask=3 01 PCIe Completion Buffer Inserts of completions with data : Part 0-7 unc_iio_comp_buf_inserts.cmpd.part0 uncore io PCIe Completion Buffer Inserts of completions with data: Part 0 event=0xc2,ch_mask=1,fc_mask=4,umask=3 01 PCIe Completion Buffer Inserts of completions with data : Part 0 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_comp_buf_inserts.cmpd.part1 uncore io PCIe Completion Buffer Inserts of completions with data: Part 1 event=0xc2,ch_mask=2,fc_mask=4,umask=3 01 PCIe Completion Buffer Inserts of completions with data : Part 1 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 1 unc_iio_comp_buf_inserts.cmpd.part2 uncore io PCIe Completion Buffer Inserts of completions with data: Part 2 event=0xc2,ch_mask=4,fc_mask=4,umask=3 01 PCIe Completion Buffer Inserts of completions with data : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 2 unc_iio_comp_buf_inserts.cmpd.part3 uncore io PCIe Completion Buffer Inserts of completions with data: Part 3 event=0xc2,ch_mask=8,fc_mask=4,umask=3 01 PCIe Completion Buffer Inserts of completions with data : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 3 unc_iio_comp_buf_inserts.cmpd.part4 uncore io PCIe Completion Buffer Inserts of completions with data: Part 4 event=0xc2,ch_mask=0x10,fc_mask=4,umask=3 01 PCIe Completion Buffer Inserts of completions with data : Part 0 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 4 unc_iio_comp_buf_inserts.cmpd.part5 uncore io PCIe Completion Buffer Inserts of completions with data: Part 5 event=0xc2,ch_mask=0x20,fc_mask=4,umask=3 01 PCIe Completion Buffer Inserts of completions with data : Part 1 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 5 unc_iio_comp_buf_inserts.cmpd.part6 uncore io PCIe Completion Buffer Inserts of completions with data: Part 6 event=0xc2,ch_mask=0x40,fc_mask=4,umask=3 01 PCIe Completion Buffer Inserts of completions with data : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 6 unc_iio_comp_buf_inserts.cmpd.part7 uncore io PCIe Completion Buffer Inserts of completions with data: Part 7 event=0xc2,ch_mask=0x80,fc_mask=4,umask=3 01 PCIe Completion Buffer Inserts of completions with data : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 7 unc_iio_comp_buf_occupancy.cmpd.all uncore io PCIe Completion Buffer Occupancy of completions with data : Part 0-7 event=0xd5,fc_mask=4,umask=0xff 01 PCIe Completion Buffer Occupancy : Part 0-7 unc_iio_comp_buf_occupancy.cmpd.all_parts uncore io PCIe Completion Buffer Occupancy of completions with data : Part 0-7 event=0xd5,fc_mask=4,umask=0xff 01 PCIe Completion Buffer Occupancy : Part 0-7 unc_iio_comp_buf_occupancy.cmpd.part0 uncore io PCIe Completion Buffer Occupancy of completions with data : Part 0 event=0xd5,fc_mask=4,umask=1 01 PCIe Completion Buffer Occupancy : Part 0 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_comp_buf_occupancy.cmpd.part1 uncore io PCIe Completion Buffer Occupancy of completions with data : Part 1 event=0xd5,fc_mask=4,umask=2 01 PCIe Completion Buffer Occupancy : Part 1 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 1 unc_iio_comp_buf_occupancy.cmpd.part2 uncore io PCIe Completion Buffer Occupancy of completions with data : Part 2 event=0xd5,fc_mask=4,umask=4 01 PCIe Completion Buffer Occupancy : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 2 unc_iio_comp_buf_occupancy.cmpd.part3 uncore io PCIe Completion Buffer Occupancy of completions with data : Part 3 event=0xd5,fc_mask=4,umask=8 01 PCIe Completion Buffer Occupancy : Part 3 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 3 unc_iio_comp_buf_occupancy.cmpd.part4 uncore io PCIe Completion Buffer Occupancy of completions with data : Part 4 event=0xd5,fc_mask=4,umask=0x10 01 PCIe Completion Buffer Occupancy : Part 4 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 4 unc_iio_comp_buf_occupancy.cmpd.part5 uncore io PCIe Completion Buffer Occupancy of completions with data : Part 5 event=0xd5,fc_mask=4,umask=0x20 01 PCIe Completion Buffer Occupancy : Part 5 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 5 unc_iio_comp_buf_occupancy.cmpd.part6 uncore io PCIe Completion Buffer Occupancy of completions with data : Part 6 event=0xd5,fc_mask=4,umask=0x40 01 PCIe Completion Buffer Occupancy : Part 6 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 6 unc_iio_comp_buf_occupancy.cmpd.part7 uncore io PCIe Completion Buffer Occupancy of completions with data : Part 7 event=0xd5,fc_mask=4,umask=0x80 01 PCIe Completion Buffer Occupancy : Part 7 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 7 unc_iio_data_req_by_cpu.cfg_read.iommu0 uncore io Data requested by the CPU : Core reading from Card's PCICFG space event=0xc0,ch_mask=0x100,fc_mask=7,umask=0x40 01 Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_by_cpu.cfg_read.iommu1 uncore io Data requested by the CPU : Core reading from Card's PCICFG space event=0xc0,ch_mask=0x200,fc_mask=7,umask=0x40 01 Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_by_cpu.cfg_read.part0 uncore io Data requested by the CPU : Core reading from Card's PCICFG space event=0xc0,ch_mask=1,fc_mask=7,umask=0x40 01 Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.cfg_read.part1 uncore io Data requested by the CPU : Core reading from Card's PCICFG space event=0xc0,ch_mask=2,fc_mask=7,umask=0x40 01 Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.cfg_read.part2 uncore io Data requested by the CPU : Core reading from Card's PCICFG space event=0xc0,ch_mask=4,fc_mask=7,umask=0x40 01 Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_by_cpu.cfg_read.part3 uncore io Data requested by the CPU : Core reading from Card's PCICFG space event=0xc0,ch_mask=8,fc_mask=7,umask=0x40 01 Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.cfg_read.part4 uncore io Data requested by the CPU : Core reading from Card's PCICFG space event=0xc0,ch_mask=0x10,fc_mask=7,umask=0x40 01 Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_by_cpu.cfg_read.part5 uncore io Data requested by the CPU : Core reading from Card's PCICFG space event=0xc0,ch_mask=0x20,fc_mask=7,umask=0x40 01 Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_by_cpu.cfg_read.part6 uncore io Data requested by the CPU : Core reading from Card's PCICFG space event=0xc0,ch_mask=0x40,fc_mask=7,umask=0x40 01 Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_by_cpu.cfg_read.part7 uncore io Data requested by the CPU : Core reading from Card's PCICFG space event=0xc0,ch_mask=0x80,fc_mask=7,umask=0x40 01 Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_by_cpu.cfg_write.iommu0 uncore io Data requested by the CPU : Core writing to Card's PCICFG space event=0xc0,ch_mask=0x100,fc_mask=7,umask=0x10 01 Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_by_cpu.cfg_write.iommu1 uncore io Data requested by the CPU : Core writing to Card's PCICFG space event=0xc0,ch_mask=0x200,fc_mask=7,umask=0x10 01 Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_by_cpu.cfg_write.part0 uncore io Data requested by the CPU : Core writing to Card's PCICFG space event=0xc0,ch_mask=1,fc_mask=7,umask=0x10 01 Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.cfg_write.part1 uncore io Data requested by the CPU : Core writing to Card's PCICFG space event=0xc0,ch_mask=2,fc_mask=7,umask=0x10 01 Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.cfg_write.part2 uncore io Data requested by the CPU : Core writing to Card's PCICFG space event=0xc0,ch_mask=4,fc_mask=7,umask=0x10 01 Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_by_cpu.cfg_write.part3 uncore io Data requested by the CPU : Core writing to Card's PCICFG space event=0xc0,ch_mask=8,fc_mask=7,umask=0x10 01 Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.cfg_write.part4 uncore io Data requested by the CPU : Core writing to Card's PCICFG space event=0xc0,ch_mask=0x10,fc_mask=7,umask=0x10 01 Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_by_cpu.cfg_write.part5 uncore io Data requested by the CPU : Core writing to Card's PCICFG space event=0xc0,ch_mask=0x20,fc_mask=7,umask=0x10 01 Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_by_cpu.cfg_write.part6 uncore io Data requested by the CPU : Core writing to Card's PCICFG space event=0xc0,ch_mask=0x40,fc_mask=7,umask=0x10 01 Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_by_cpu.cfg_write.part7 uncore io Data requested by the CPU : Core writing to Card's PCICFG space event=0xc0,ch_mask=0x80,fc_mask=7,umask=0x10 01 Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_by_cpu.io_read.iommu0 uncore io Data requested by the CPU : Core reading from Card's IO space event=0xc0,ch_mask=0x100,fc_mask=7,umask=0x80 01 Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_by_cpu.io_read.iommu1 uncore io Data requested by the CPU : Core reading from Card's IO space event=0xc0,ch_mask=0x200,fc_mask=7,umask=0x80 01 Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_by_cpu.io_read.part0 uncore io Data requested by the CPU : Core reading from Card's IO space event=0xc0,ch_mask=1,fc_mask=7,umask=0x80 01 Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.io_read.part1 uncore io Data requested by the CPU : Core reading from Card's IO space event=0xc0,ch_mask=2,fc_mask=7,umask=0x80 01 Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.io_read.part2 uncore io Data requested by the CPU : Core reading from Card's IO space event=0xc0,ch_mask=4,fc_mask=7,umask=0x80 01 Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_by_cpu.io_read.part3 uncore io Data requested by the CPU : Core reading from Card's IO space event=0xc0,ch_mask=8,fc_mask=7,umask=0x80 01 Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.io_read.part4 uncore io Data requested by the CPU : Core reading from Card's IO space event=0xc0,ch_mask=0x10,fc_mask=7,umask=0x80 01 Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_by_cpu.io_read.part5 uncore io Data requested by the CPU : Core reading from Card's IO space event=0xc0,ch_mask=0x20,fc_mask=7,umask=0x80 01 Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_by_cpu.io_read.part6 uncore io Data requested by the CPU : Core reading from Card's IO space event=0xc0,ch_mask=0x40,fc_mask=7,umask=0x80 01 Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_by_cpu.io_read.part7 uncore io Data requested by the CPU : Core reading from Card's IO space event=0xc0,ch_mask=0x80,fc_mask=7,umask=0x80 01 Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_by_cpu.io_write.iommu0 uncore io Data requested by the CPU : Core writing to Card's IO space event=0xc0,ch_mask=0x100,fc_mask=7,umask=0x20 01 Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_by_cpu.io_write.iommu1 uncore io Data requested by the CPU : Core writing to Card's IO space event=0xc0,ch_mask=0x200,fc_mask=7,umask=0x20 01 Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_by_cpu.io_write.part0 uncore io Data requested by the CPU : Core writing to Card's IO space event=0xc0,ch_mask=1,fc_mask=7,umask=0x20 01 Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.io_write.part1 uncore io Data requested by the CPU : Core writing to Card's IO space event=0xc0,ch_mask=2,fc_mask=7,umask=0x20 01 Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.io_write.part2 uncore io Data requested by the CPU : Core writing to Card's IO space event=0xc0,ch_mask=4,fc_mask=7,umask=0x20 01 Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_by_cpu.io_write.part3 uncore io Data requested by the CPU : Core writing to Card's IO space event=0xc0,ch_mask=8,fc_mask=7,umask=0x20 01 Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.io_write.part4 uncore io Data requested by the CPU : Core writing to Card's IO space event=0xc0,ch_mask=0x10,fc_mask=7,umask=0x20 01 Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_by_cpu.io_write.part5 uncore io Data requested by the CPU : Core writing to Card's IO space event=0xc0,ch_mask=0x20,fc_mask=7,umask=0x20 01 Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_by_cpu.io_write.part6 uncore io Data requested by the CPU : Core writing to Card's IO space event=0xc0,ch_mask=0x40,fc_mask=7,umask=0x20 01 Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_by_cpu.io_write.part7 uncore io Data requested by the CPU : Core writing to Card's IO space event=0xc0,ch_mask=0x80,fc_mask=7,umask=0x20 01 Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_by_cpu.mem_read.iommu0 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=0x100,fc_mask=7,umask=4 01 Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_by_cpu.mem_read.iommu1 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=0x200,fc_mask=7,umask=4 01 Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_by_cpu.mem_read.part0 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=1,fc_mask=7,umask=4 01 Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.mem_read.part1 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=2,fc_mask=7,umask=4 01 Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.mem_read.part2 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=4,fc_mask=7,umask=4 01 Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_by_cpu.mem_read.part3 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=8,fc_mask=7,umask=4 01 Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.mem_read.part4 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=0x10,fc_mask=7,umask=4 01 Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_by_cpu.mem_read.part5 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=0x20,fc_mask=7,umask=4 01 Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_by_cpu.mem_read.part6 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=0x40,fc_mask=7,umask=4 01 Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_by_cpu.mem_read.part7 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=0x80,fc_mask=7,umask=4 01 Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_by_cpu.mem_write.iommu0 uncore io Data requested by the CPU : Core writing to Card's MMIO space event=0xc0,ch_mask=0x100,fc_mask=7,umask=1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_by_cpu.mem_write.iommu1 uncore io Data requested by the CPU : Core writing to Card's MMIO space event=0xc0,ch_mask=0x200,fc_mask=7,umask=1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_by_cpu.mem_write.part0 uncore io Data requested by the CPU : Core writing to Card's MMIO space event=0xc0,ch_mask=1,fc_mask=7,umask=1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.mem_write.part1 uncore io Data requested by the CPU : Core writing to Card's MMIO space event=0xc0,ch_mask=2,fc_mask=7,umask=1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.mem_write.part2 uncore io Data requested by the CPU : Core writing to Card's MMIO space event=0xc0,ch_mask=4,fc_mask=7,umask=1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_by_cpu.mem_write.part3 uncore io Data requested by the CPU : Core writing to Card's MMIO space event=0xc0,ch_mask=8,fc_mask=7,umask=1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.mem_write.part4 uncore io Data requested by the CPU : Core writing to Card's MMIO space event=0xc0,ch_mask=0x10,fc_mask=7,umask=1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_by_cpu.mem_write.part5 uncore io Data requested by the CPU : Core writing to Card's MMIO space event=0xc0,ch_mask=0x20,fc_mask=7,umask=1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_by_cpu.mem_write.part6 uncore io Data requested by the CPU : Core writing to Card's MMIO space event=0xc0,ch_mask=0x40,fc_mask=7,umask=1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_by_cpu.mem_write.part7 uncore io Data requested by the CPU : Core writing to Card's MMIO space event=0xc0,ch_mask=0x80,fc_mask=7,umask=1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_by_cpu.peer_read.iommu0 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x100,fc_mask=7,umask=8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_by_cpu.peer_read.iommu1 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x200,fc_mask=7,umask=8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_by_cpu.peer_read.part0 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=1,fc_mask=7,umask=8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.peer_read.part1 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=2,fc_mask=7,umask=8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.peer_read.part2 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=4,fc_mask=7,umask=8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_by_cpu.peer_read.part3 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=8,fc_mask=7,umask=8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.peer_read.part4 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x10,fc_mask=7,umask=8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_by_cpu.peer_read.part5 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x20,fc_mask=7,umask=8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_by_cpu.peer_read.part6 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x40,fc_mask=7,umask=8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_by_cpu.peer_read.part7 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x80,fc_mask=7,umask=8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_by_cpu.peer_write.iommu0 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x100,fc_mask=7,umask=2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_by_cpu.peer_write.iommu1 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x200,fc_mask=7,umask=2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_by_cpu.peer_write.part0 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=1,fc_mask=7,umask=2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.peer_write.part1 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=2,fc_mask=7,umask=2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.peer_write.part2 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=4,fc_mask=7,umask=2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_by_cpu.peer_write.part3 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=8,fc_mask=7,umask=2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.peer_write.part4 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x10,fc_mask=7,umask=2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_by_cpu.peer_write.part5 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x20,fc_mask=7,umask=2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_by_cpu.peer_write.part6 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x40,fc_mask=7,umask=2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_by_cpu.peer_write.part7 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x80,fc_mask=7,umask=2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_of_cpu.atomic.iommu0 uncore io Data requested of the CPU : Atomic requests targeting DRAM event=0x83,ch_mask=0x100,fc_mask=7,umask=0x10 01 Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_of_cpu.atomic.iommu1 uncore io Data requested of the CPU : Atomic requests targeting DRAM event=0x83,ch_mask=0x200,fc_mask=7,umask=0x10 01 Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_of_cpu.atomic.part0 uncore io Data requested of the CPU : Atomic requests targeting DRAM event=0x83,ch_mask=1,fc_mask=7,umask=0x10 01 Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.atomic.part1 uncore io Data requested of the CPU : Atomic requests targeting DRAM event=0x83,ch_mask=2,fc_mask=7,umask=0x10 01 Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.atomic.part2 uncore io Data requested of the CPU : Atomic requests targeting DRAM event=0x83,ch_mask=4,fc_mask=7,umask=0x10 01 Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_of_cpu.atomic.part3 uncore io Data requested of the CPU : Atomic requests targeting DRAM event=0x83,ch_mask=8,fc_mask=7,umask=0x10 01 Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.atomic.part4 uncore io Data requested of the CPU : Atomic requests targeting DRAM event=0x83,ch_mask=0x10,fc_mask=7,umask=0x10 01 Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_of_cpu.atomic.part5 uncore io Data requested of the CPU : Atomic requests targeting DRAM event=0x83,ch_mask=0x20,fc_mask=7,umask=0x10 01 Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_of_cpu.atomic.part6 uncore io Data requested of the CPU : Atomic requests targeting DRAM event=0x83,ch_mask=0x40,fc_mask=7,umask=0x10 01 Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_of_cpu.atomic.part7 uncore io Data requested of the CPU : Atomic requests targeting DRAM event=0x83,ch_mask=0x80,fc_mask=7,umask=0x10 01 Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_of_cpu.cmpd.iommu0 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0x100,fc_mask=7,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_of_cpu.cmpd.iommu1 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0x200,fc_mask=7,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_of_cpu.mem_read.iommu0 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=0x100,fc_mask=7,umask=4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_of_cpu.mem_read.iommu1 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=0x200,fc_mask=7,umask=4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_of_cpu.mem_read.part0 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=1,fc_mask=7,umask=4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.mem_read.part1 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=2,fc_mask=7,umask=4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.mem_read.part2 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=4,fc_mask=7,umask=4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_of_cpu.mem_read.part3 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=8,fc_mask=7,umask=4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.mem_read.part4 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=0x10,fc_mask=7,umask=4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_of_cpu.mem_read.part5 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=0x20,fc_mask=7,umask=4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_of_cpu.mem_read.part6 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=0x40,fc_mask=7,umask=4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_of_cpu.mem_read.part7 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=0x80,fc_mask=7,umask=4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_of_cpu.mem_write.iommu0 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=0x100,fc_mask=7,umask=1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_of_cpu.mem_write.iommu1 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=0x200,fc_mask=7,umask=1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_of_cpu.mem_write.part0 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=1,fc_mask=7,umask=1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.mem_write.part1 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=2,fc_mask=7,umask=1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.mem_write.part2 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=4,fc_mask=7,umask=1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_of_cpu.mem_write.part3 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=8,fc_mask=7,umask=1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.mem_write.part4 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=0x10,fc_mask=7,umask=1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_of_cpu.mem_write.part5 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=0x20,fc_mask=7,umask=1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_of_cpu.mem_write.part6 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=0x40,fc_mask=7,umask=1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_of_cpu.mem_write.part7 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=0x80,fc_mask=7,umask=1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_of_cpu.msg.iommu0 uncore io Data requested of the CPU : Messages event=0x83,ch_mask=0x100,fc_mask=7,umask=0x40 01 Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_of_cpu.msg.iommu1 uncore io Data requested of the CPU : Messages event=0x83,ch_mask=0x200,fc_mask=7,umask=0x40 01 Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_of_cpu.msg.part0 uncore io Data requested of the CPU : Messages event=0x83,ch_mask=1,fc_mask=7,umask=0x40 01 Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.msg.part1 uncore io Data requested of the CPU : Messages event=0x83,ch_mask=2,fc_mask=7,umask=0x40 01 Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.msg.part2 uncore io Data requested of the CPU : Messages event=0x83,ch_mask=4,fc_mask=7,umask=0x40 01 Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_of_cpu.msg.part3 uncore io Data requested of the CPU : Messages event=0x83,ch_mask=8,fc_mask=7,umask=0x40 01 Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.msg.part4 uncore io Data requested of the CPU : Messages event=0x83,ch_mask=0x10,fc_mask=7,umask=0x40 01 Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_of_cpu.msg.part5 uncore io Data requested of the CPU : Messages event=0x83,ch_mask=0x20,fc_mask=7,umask=0x40 01 Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_of_cpu.msg.part6 uncore io Data requested of the CPU : Messages event=0x83,ch_mask=0x40,fc_mask=7,umask=0x40 01 Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_of_cpu.msg.part7 uncore io Data requested of the CPU : Messages event=0x83,ch_mask=0x80,fc_mask=7,umask=0x40 01 Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_of_cpu.peer_read.iommu0 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=0x100,fc_mask=7,umask=8 01 Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_of_cpu.peer_read.iommu1 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=0x200,fc_mask=7,umask=8 01 Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_of_cpu.peer_read.part0 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=1,fc_mask=7,umask=8 01 Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.peer_read.part1 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=2,fc_mask=7,umask=8 01 Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.peer_read.part2 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=4,fc_mask=7,umask=8 01 Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_of_cpu.peer_read.part3 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=8,fc_mask=7,umask=8 01 Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.peer_read.part4 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=0x10,fc_mask=7,umask=8 01 Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_of_cpu.peer_read.part5 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=0x20,fc_mask=7,umask=8 01 Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_of_cpu.peer_read.part6 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=0x40,fc_mask=7,umask=8 01 Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_of_cpu.peer_read.part7 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=0x80,fc_mask=7,umask=8 01 Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_of_cpu.peer_write.iommu0 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x100,fc_mask=7,umask=2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_of_cpu.peer_write.iommu1 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x200,fc_mask=7,umask=2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_of_cpu.peer_write.part0 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=1,fc_mask=7,umask=2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.peer_write.part1 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=2,fc_mask=7,umask=2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.peer_write.part2 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=4,fc_mask=7,umask=2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_of_cpu.peer_write.part3 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=8,fc_mask=7,umask=2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.peer_write.part4 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x10,fc_mask=7,umask=2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_of_cpu.peer_write.part5 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x20,fc_mask=7,umask=2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_of_cpu.peer_write.part6 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x40,fc_mask=7,umask=2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_of_cpu.peer_write.part7 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x80,fc_mask=7,umask=2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_iommu0.all_lookups uncore io : IOTLB lookups all event=0x40,umask=2 01 : IOTLB lookups all : Some transactions have to look up IOTLB multiple times. Counts every time a request looks up IOTLB unc_iio_iommu0.misses uncore io : IOTLB Fills (same as IOTLB miss) event=0x40,umask=0x20 01 : IOTLB Fills (same as IOTLB miss) : When a transaction misses IOTLB, it does a page walk to look up memory and bring in the relevant page translation. Counts when this page translation is written to IOTLB unc_iio_iommu1.cyc_pwt_full uncore io : Cycles PWT full event=0x41,umask=0x80 01 : Cycles PWT full : Counts cycles the IOMMU has reached its maximum limit for outstanding page walks unc_iio_iommu1.num_mem_accesses uncore io : IOMMU memory access event=0x41,umask=0x40 01 : IOMMU memory access : IOMMU sends out memory fetches when it misses the cache look up which is indicated by this signal. M2IOSF only uses low priority channel unc_iio_iommu1.pwc_1g_hits uncore io : PWC Hit to a 1G page event=0x41,umask=8 01 : PWC Hit to a 1G page : Counts each time a transaction's first look up hits the SLPWC at the 1G level unc_iio_iommu1.pwc_2m_hits uncore io : PWC Hit to a 2M page event=0x41,umask=4 01 : PWC Hit to a 2M page : Counts each time a transaction's first look up hits the SLPWC at the 2M level unc_iio_iommu1.pwc_4k_hits uncore io : PWC Hit to a 4K page event=0x41,umask=2 01 : PWC Hit to a 4K page : Counts each time a transaction's first look up hits the SLPWC at the 4K level unc_iio_iommu1.pwc_512g_hits uncore io : PWT Hit to a 256T page event=0x41,umask=0x10 01 : PWT Hit to a 256T page : Counts each time a transaction's first look up hits the SLPWC at the 512G level unc_iio_iommu3.int_cache_hits uncore io : Interrupt Entry cache hit event=0x43,umask=0x80 01 : Interrupt Entry cache hit : Counts each time a transaction's first look up hits the IEC unc_iio_iommu3.int_cache_lookups uncore io : Interrupt Entry cache lookup event=0x43,umask=0x40 01 : Interrupt Entry cache lookup : Counts the number of transaction looks up that interrupt remapping cache unc_iio_iommu3.num_ctxt_cache_inval_device uncore io : Device-selective Context cache invalidation cycles event=0x43,umask=0x20 01 : Device-selective Context cache invalidation cycles : Counts number of Device selective context cache invalidation events unc_iio_iommu3.num_ctxt_cache_inval_domain uncore io : Domain-selective Context cache invalidation cycles event=0x43,umask=0x10 01 : Domain-selective Context cache invalidation cycles : Counts number of Domain selective context cache invalidation events unc_iio_iommu3.num_ctxt_cache_inval_gbl uncore io : Context cache global invalidation cycles event=0x43,umask=8 01 : Context cache global invalidation cycles : Counts number of Context Cache global invalidation events unc_iio_iommu3.num_inval_domain uncore io : Domain-selective IOTLB invalidation cycles event=0x43,umask=2 01 : Domain-selective IOTLB invalidation cycles : Counts number of Domain selective invalidation events unc_iio_iommu3.num_inval_gbl uncore io : Global IOTLB invalidation cycles event=0x43,umask=1 01 : Global IOTLB invalidation cycles : Indicates that IOMMU is doing global invalidation unc_iio_iommu3.num_inval_page uncore io : Page-selective IOTLB invalidation cycles event=0x43,umask=4 01 : Page-selective IOTLB invalidation cycles : Counts number of Page-selective within Domain Invalidation events unc_iio_nothing uncore io Counting disabled event=0x80 01 unc_iio_num_oustanding_req_from_cpu.to_io uncore io Occupancy of outbound request queue : To device event=0xc5,ch_mask=0xff,fc_mask=7,umask=8 01 Occupancy of outbound request queue : To device : Counts number of outbound requests/completions IIO is currently processing unc_iio_num_outstanding_req_of_cpu.data uncore io : Passing data to be written event=0x88,ch_mask=0xff,fc_mask=7,umask=0x20 01 : Passing data to be written : Only for posted requests unc_iio_num_outstanding_req_of_cpu.final_rd_wr uncore io : Issuing final read or write of line event=0x88,ch_mask=0xff,fc_mask=7,umask=8 01 unc_iio_num_outstanding_req_of_cpu.iommu_hit uncore io : Processing response from IOMMU event=0x88,ch_mask=0xff,fc_mask=7,umask=2 01 unc_iio_num_outstanding_req_of_cpu.iommu_req uncore io : Issuing to IOMMU event=0x88,ch_mask=0xff,fc_mask=7,umask=1 01 unc_iio_num_outstanding_req_of_cpu.req_own uncore io : Request Ownership event=0x88,ch_mask=0xff,fc_mask=7,umask=4 01 : Request Ownership : Only for posted requests unc_iio_num_outstanding_req_of_cpu.wr uncore io : Writing line event=0x88,ch_mask=0xff,fc_mask=7,umask=0x10 01 : Writing line : Only for posted requests unc_iio_num_req_from_cpu.itc uncore io Number requests sent to PCIe from main die : From ITC event=0xc2,ch_mask=0xff,fc_mask=7,umask=2 01 Number requests sent to PCIe from main die : From ITC : Confined P2P unc_iio_num_req_from_cpu.prealloc uncore io Number requests sent to PCIe from main die : Completion allocations event=0xc2,ch_mask=0xff,fc_mask=7,umask=4 01 unc_iio_num_req_of_cpu.all.drop uncore io Number requests PCIe makes of the main die : Drop request event=0x85,ch_mask=0xff,fc_mask=7,umask=2 01 Number requests PCIe makes of the main die : Drop request : Counts full PCIe requests before they're broken into a series of cache-line size requests as measured by DATA_REQ_OF_CPU and TXN_REQ_OF_CPU. : Packet error detected, must be dropped unc_iio_num_req_of_cpu.commit.all uncore io Number requests PCIe makes of the main die : All event=0x85,ch_mask=0xff,fc_mask=7,umask=1 01 Number requests PCIe makes of the main die : All : Counts full PCIe requests before they're broken into a series of cache-line size requests as measured by DATA_REQ_OF_CPU and TXN_REQ_OF_CPU unc_iio_num_tgt_matched_req_of_cpu uncore io ITC address map 1 event=0x8f 01 unc_iio_pwt_occupancy uncore io PWT occupancy event=0x42 01 PWT occupancy : Indicates how many page walks are outstanding at any point in time unc_iio_req_from_pcie_cl_cmpl.data uncore io PCIe Request - cacheline complete : Passing data to be written event=0x91,ch_mask=0xff,fc_mask=7,umask=0x20 01 PCIe Request - cacheline complete : Passing data to be written : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a cacheline completes all its passes (e.g. finishes posting writes to all multi-cast targets) it advances line : Only for posted requests unc_iio_req_from_pcie_cl_cmpl.final_rd_wr uncore io PCIe Request - cacheline complete : Issuing final read or write of line event=0x91,ch_mask=0xff,fc_mask=7,umask=8 01 PCIe Request - cacheline complete : Issuing final read or write of line : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a cacheline completes all its passes (e.g. finishes posting writes to all multi-cast targets) it advances line unc_iio_req_from_pcie_cl_cmpl.req_own uncore io PCIe Request - cacheline complete : Request Ownership event=0x91,ch_mask=0xff,fc_mask=7,umask=4 01 PCIe Request - cacheline complete : Request Ownership : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a cacheline completes all its passes (e.g. finishes posting writes to all multi-cast targets) it advances line : Only for posted requests unc_iio_req_from_pcie_cl_cmpl.wr uncore io PCIe Request - cacheline complete : Writing line event=0x91,ch_mask=0xff,fc_mask=7,umask=0x10 01 PCIe Request - cacheline complete : Writing line : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a cacheline completes all its passes (e.g. finishes posting writes to all multi-cast targets) it advances line : Only for posted requests unc_iio_req_from_pcie_cmpl.data uncore io PCIe Request complete : Passing data to be written event=0x92,ch_mask=0xff,fc_mask=7,umask=0x20 01 PCIe Request complete : Passing data to be written : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a single PCIe request completes all its cacheline granular requests, it advances pointer. : Only for posted requests unc_iio_req_from_pcie_cmpl.final_rd_wr uncore io PCIe Request complete : Issuing final read or write of line event=0x92,ch_mask=0xff,fc_mask=7,umask=8 01 PCIe Request complete : Issuing final read or write of line : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a single PCIe request completes all its cacheline granular requests, it advances pointer unc_iio_req_from_pcie_cmpl.iommu_hit uncore io PCIe Request complete : Processing response from IOMMU event=0x92,ch_mask=0xff,fc_mask=7,umask=2 01 PCIe Request complete : Processing response from IOMMU : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a single PCIe request completes all its cacheline granular requests, it advances pointer unc_iio_req_from_pcie_cmpl.iommu_req uncore io PCIe Request complete : Issuing to IOMMU event=0x92,ch_mask=0xff,fc_mask=7,umask=1 01 PCIe Request complete : Issuing to IOMMU : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a single PCIe request completes all its cacheline granular requests, it advances pointer unc_iio_req_from_pcie_cmpl.req_own uncore io PCIe Request complete : Request Ownership event=0x92,ch_mask=0xff,fc_mask=7,umask=4 01 PCIe Request complete : Request Ownership : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a single PCIe request completes all its cacheline granular requests, it advances pointer. : Only for posted requests unc_iio_req_from_pcie_cmpl.wr uncore io PCIe Request complete : Writing line event=0x92,ch_mask=0xff,fc_mask=7,umask=0x10 01 PCIe Request complete : Writing line : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a single PCIe request completes all its cacheline granular requests, it advances pointer. : Only for posted requests unc_iio_symbol_times uncore io Symbol Times on Link event=0x82 01 Symbol Times on Link : Gen1 - increment once every 4nS, Gen2 - increment once every 2nS, Gen3 - increment once every 1nS unc_iio_txn_req_by_cpu.cfg_read.iommu0 uncore io Number Transactions requested by the CPU : Core reading from Card's PCICFG space event=0xc1,ch_mask=0x100,fc_mask=7,umask=0x40 01 Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_by_cpu.cfg_read.iommu1 uncore io Number Transactions requested by the CPU : Core reading from Card's PCICFG space event=0xc1,ch_mask=0x200,fc_mask=7,umask=0x40 01 Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_by_cpu.cfg_read.part0 uncore io Number Transactions requested by the CPU : Core reading from Card's PCICFG space event=0xc1,ch_mask=1,fc_mask=7,umask=0x40 01 Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.cfg_read.part1 uncore io Number Transactions requested by the CPU : Core reading from Card's PCICFG space event=0xc1,ch_mask=2,fc_mask=7,umask=0x40 01 Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.cfg_read.part2 uncore io Number Transactions requested by the CPU : Core reading from Card's PCICFG space event=0xc1,ch_mask=4,fc_mask=7,umask=0x40 01 Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_by_cpu.cfg_read.part3 uncore io Number Transactions requested by the CPU : Core reading from Card's PCICFG space event=0xc1,ch_mask=8,fc_mask=7,umask=0x40 01 Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.cfg_read.part4 uncore io Number Transactions requested by the CPU : Core reading from Card's PCICFG space event=0xc1,ch_mask=0x10,fc_mask=7,umask=0x40 01 Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_by_cpu.cfg_read.part5 uncore io Number Transactions requested by the CPU : Core reading from Card's PCICFG space event=0xc1,ch_mask=0x20,fc_mask=7,umask=0x40 01 Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_by_cpu.cfg_read.part6 uncore io Number Transactions requested by the CPU : Core reading from Card's PCICFG space event=0xc1,ch_mask=0x40,fc_mask=7,umask=0x40 01 Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_by_cpu.cfg_read.part7 uncore io Number Transactions requested by the CPU : Core reading from Card's PCICFG space event=0xc1,ch_mask=0x80,fc_mask=7,umask=0x40 01 Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_by_cpu.cfg_write.iommu0 uncore io Number Transactions requested by the CPU : Core writing to Card's PCICFG space event=0xc1,ch_mask=0x100,fc_mask=7,umask=0x10 01 Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_by_cpu.cfg_write.iommu1 uncore io Number Transactions requested by the CPU : Core writing to Card's PCICFG space event=0xc1,ch_mask=0x200,fc_mask=7,umask=0x10 01 Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_by_cpu.cfg_write.part0 uncore io Number Transactions requested by the CPU : Core writing to Card's PCICFG space event=0xc1,ch_mask=1,fc_mask=7,umask=0x10 01 Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.cfg_write.part1 uncore io Number Transactions requested by the CPU : Core writing to Card's PCICFG space event=0xc1,ch_mask=2,fc_mask=7,umask=0x10 01 Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.cfg_write.part2 uncore io Number Transactions requested by the CPU : Core writing to Card's PCICFG space event=0xc1,ch_mask=4,fc_mask=7,umask=0x10 01 Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_by_cpu.cfg_write.part3 uncore io Number Transactions requested by the CPU : Core writing to Card's PCICFG space event=0xc1,ch_mask=8,fc_mask=7,umask=0x10 01 Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.cfg_write.part4 uncore io Number Transactions requested by the CPU : Core writing to Card's PCICFG space event=0xc1,ch_mask=0x10,fc_mask=7,umask=0x10 01 Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_by_cpu.cfg_write.part5 uncore io Number Transactions requested by the CPU : Core writing to Card's PCICFG space event=0xc1,ch_mask=0x20,fc_mask=7,umask=0x10 01 Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_by_cpu.cfg_write.part6 uncore io Number Transactions requested by the CPU : Core writing to Card's PCICFG space event=0xc1,ch_mask=0x40,fc_mask=7,umask=0x10 01 Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_by_cpu.cfg_write.part7 uncore io Number Transactions requested by the CPU : Core writing to Card's PCICFG space event=0xc1,ch_mask=0x80,fc_mask=7,umask=0x10 01 Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_by_cpu.io_read.iommu0 uncore io Number Transactions requested by the CPU : Core reading from Card's IO space event=0xc1,ch_mask=0x100,fc_mask=7,umask=0x80 01 Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_by_cpu.io_read.iommu1 uncore io Number Transactions requested by the CPU : Core reading from Card's IO space event=0xc1,ch_mask=0x200,fc_mask=7,umask=0x80 01 Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_by_cpu.io_read.part0 uncore io Number Transactions requested by the CPU : Core reading from Card's IO space event=0xc1,ch_mask=1,fc_mask=7,umask=0x80 01 Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.io_read.part1 uncore io Number Transactions requested by the CPU : Core reading from Card's IO space event=0xc1,ch_mask=2,fc_mask=7,umask=0x80 01 Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.io_read.part2 uncore io Number Transactions requested by the CPU : Core reading from Card's IO space event=0xc1,ch_mask=4,fc_mask=7,umask=0x80 01 Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_by_cpu.io_read.part3 uncore io Number Transactions requested by the CPU : Core reading from Card's IO space event=0xc1,ch_mask=8,fc_mask=7,umask=0x80 01 Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.io_read.part4 uncore io Number Transactions requested by the CPU : Core reading from Card's IO space event=0xc1,ch_mask=0x10,fc_mask=7,umask=0x80 01 Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_by_cpu.io_read.part5 uncore io Number Transactions requested by the CPU : Core reading from Card's IO space event=0xc1,ch_mask=0x20,fc_mask=7,umask=0x80 01 Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_by_cpu.io_read.part6 uncore io Number Transactions requested by the CPU : Core reading from Card's IO space event=0xc1,ch_mask=0x40,fc_mask=7,umask=0x80 01 Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_by_cpu.io_read.part7 uncore io Number Transactions requested by the CPU : Core reading from Card's IO space event=0xc1,ch_mask=0x80,fc_mask=7,umask=0x80 01 Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_by_cpu.io_write.iommu0 uncore io Number Transactions requested by the CPU : Core writing to Card's IO space event=0xc1,ch_mask=0x100,fc_mask=7,umask=0x20 01 Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_by_cpu.io_write.iommu1 uncore io Number Transactions requested by the CPU : Core writing to Card's IO space event=0xc1,ch_mask=0x200,fc_mask=7,umask=0x20 01 Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_by_cpu.io_write.part0 uncore io Number Transactions requested by the CPU : Core writing to Card's IO space event=0xc1,ch_mask=1,fc_mask=7,umask=0x20 01 Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.io_write.part1 uncore io Number Transactions requested by the CPU : Core writing to Card's IO space event=0xc1,ch_mask=2,fc_mask=7,umask=0x20 01 Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.io_write.part2 uncore io Number Transactions requested by the CPU : Core writing to Card's IO space event=0xc1,ch_mask=4,fc_mask=7,umask=0x20 01 Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_by_cpu.io_write.part3 uncore io Number Transactions requested by the CPU : Core writing to Card's IO space event=0xc1,ch_mask=8,fc_mask=7,umask=0x20 01 Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.io_write.part4 uncore io Number Transactions requested by the CPU : Core writing to Card's IO space event=0xc1,ch_mask=0x10,fc_mask=7,umask=0x20 01 Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_by_cpu.io_write.part5 uncore io Number Transactions requested by the CPU : Core writing to Card's IO space event=0xc1,ch_mask=0x20,fc_mask=7,umask=0x20 01 Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_by_cpu.io_write.part6 uncore io Number Transactions requested by the CPU : Core writing to Card's IO space event=0xc1,ch_mask=0x40,fc_mask=7,umask=0x20 01 Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_by_cpu.io_write.part7 uncore io Number Transactions requested by the CPU : Core writing to Card's IO space event=0xc1,ch_mask=0x80,fc_mask=7,umask=0x20 01 Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_by_cpu.mem_read.iommu0 uncore io Number Transactions requested by the CPU : Core reading from Card's MMIO space event=0xc1,ch_mask=0x100,fc_mask=7,umask=4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_by_cpu.mem_read.iommu1 uncore io Number Transactions requested by the CPU : Core reading from Card's MMIO space event=0xc1,ch_mask=0x200,fc_mask=7,umask=4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_by_cpu.mem_read.part0 uncore io Number Transactions requested by the CPU : Core reading from Card's MMIO space event=0xc1,ch_mask=1,fc_mask=7,umask=4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.mem_read.part1 uncore io Number Transactions requested by the CPU : Core reading from Card's MMIO space event=0xc1,ch_mask=2,fc_mask=7,umask=4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.mem_read.part2 uncore io Number Transactions requested by the CPU : Core reading from Card's MMIO space event=0xc1,ch_mask=4,fc_mask=7,umask=4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_by_cpu.mem_read.part3 uncore io Number Transactions requested by the CPU : Core reading from Card's MMIO space event=0xc1,ch_mask=8,fc_mask=7,umask=4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.mem_read.part4 uncore io Number Transactions requested by the CPU : Core reading from Card's MMIO space event=0xc1,ch_mask=0x10,fc_mask=7,umask=4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_by_cpu.mem_read.part5 uncore io Number Transactions requested by the CPU : Core reading from Card's MMIO space event=0xc1,ch_mask=0x20,fc_mask=7,umask=4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_by_cpu.mem_read.part6 uncore io Number Transactions requested by the CPU : Core reading from Card's MMIO space event=0xc1,ch_mask=0x40,fc_mask=7,umask=4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_by_cpu.mem_read.part7 uncore io Number Transactions requested by the CPU : Core reading from Card's MMIO space event=0xc1,ch_mask=0x80,fc_mask=7,umask=4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_by_cpu.mem_write.iommu0 uncore io Number Transactions requested by the CPU : Core writing to Card's MMIO space event=0xc1,ch_mask=0x100,fc_mask=7,umask=1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_by_cpu.mem_write.iommu1 uncore io Number Transactions requested by the CPU : Core writing to Card's MMIO space event=0xc1,ch_mask=0x200,fc_mask=7,umask=1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_by_cpu.mem_write.part0 uncore io Number Transactions requested by the CPU : Core writing to Card's MMIO space event=0xc1,ch_mask=1,fc_mask=7,umask=1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.mem_write.part1 uncore io Number Transactions requested by the CPU : Core writing to Card's MMIO space event=0xc1,ch_mask=2,fc_mask=7,umask=1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.mem_write.part2 uncore io Number Transactions requested by the CPU : Core writing to Card's MMIO space event=0xc1,ch_mask=4,fc_mask=7,umask=1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_by_cpu.mem_write.part3 uncore io Number Transactions requested by the CPU : Core writing to Card's MMIO space event=0xc1,ch_mask=8,fc_mask=7,umask=1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.mem_write.part4 uncore io Number Transactions requested by the CPU : Core writing to Card's MMIO space event=0xc1,ch_mask=0x10,fc_mask=7,umask=1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_by_cpu.mem_write.part5 uncore io Number Transactions requested by the CPU : Core writing to Card's MMIO space event=0xc1,ch_mask=0x20,fc_mask=7,umask=1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_by_cpu.mem_write.part6 uncore io Number Transactions requested by the CPU : Core writing to Card's MMIO space event=0xc1,ch_mask=0x40,fc_mask=7,umask=1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_by_cpu.mem_write.part7 uncore io Number Transactions requested by the CPU : Core writing to Card's MMIO space event=0xc1,ch_mask=0x80,fc_mask=7,umask=1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_by_cpu.peer_read.iommu0 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card event=0xc1,ch_mask=0x100,fc_mask=7,umask=8 01 Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_by_cpu.peer_read.iommu1 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card event=0xc1,ch_mask=0x200,fc_mask=7,umask=8 01 Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_by_cpu.peer_read.part0 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card event=0xc1,ch_mask=1,fc_mask=7,umask=8 01 Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.peer_read.part1 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card event=0xc1,ch_mask=2,fc_mask=7,umask=8 01 Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.peer_read.part2 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card event=0xc1,ch_mask=4,fc_mask=7,umask=8 01 Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_by_cpu.peer_read.part3 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card event=0xc1,ch_mask=8,fc_mask=7,umask=8 01 Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.peer_read.part4 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card event=0xc1,ch_mask=0x10,fc_mask=7,umask=8 01 Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_by_cpu.peer_read.part5 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card event=0xc1,ch_mask=0x20,fc_mask=7,umask=8 01 Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_by_cpu.peer_read.part6 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card event=0xc1,ch_mask=0x40,fc_mask=7,umask=8 01 Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_by_cpu.peer_read.part7 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card event=0xc1,ch_mask=0x80,fc_mask=7,umask=8 01 Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_by_cpu.peer_write.iommu0 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x200,fc_mask=7,umask=2 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_of_cpu.atomic.iommu0 uncore io Number Transactions requested of the CPU : Atomic requests targeting DRAM event=0x84,ch_mask=0x100,fc_mask=7,umask=0x10 01 Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_of_cpu.atomic.iommu1 uncore io Number Transactions requested of the CPU : Atomic requests targeting DRAM event=0x84,ch_mask=0x200,fc_mask=7,umask=0x10 01 Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_of_cpu.atomic.part0 uncore io Number Transactions requested of the CPU : Atomic requests targeting DRAM event=0x84,ch_mask=1,fc_mask=7,umask=0x10 01 Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.atomic.part1 uncore io Number Transactions requested of the CPU : Atomic requests targeting DRAM event=0x84,ch_mask=2,fc_mask=7,umask=0x10 01 Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.atomic.part2 uncore io Number Transactions requested of the CPU : Atomic requests targeting DRAM event=0x84,ch_mask=4,fc_mask=7,umask=0x10 01 Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_of_cpu.atomic.part3 uncore io Number Transactions requested of the CPU : Atomic requests targeting DRAM event=0x84,ch_mask=8,fc_mask=7,umask=0x10 01 Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.atomic.part4 uncore io Number Transactions requested of the CPU : Atomic requests targeting DRAM event=0x84,ch_mask=0x10,fc_mask=7,umask=0x10 01 Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_of_cpu.atomic.part5 uncore io Number Transactions requested of the CPU : Atomic requests targeting DRAM event=0x84,ch_mask=0x20,fc_mask=7,umask=0x10 01 Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_of_cpu.atomic.part6 uncore io Number Transactions requested of the CPU : Atomic requests targeting DRAM event=0x84,ch_mask=0x40,fc_mask=7,umask=0x10 01 Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_of_cpu.atomic.part7 uncore io Number Transactions requested of the CPU : Atomic requests targeting DRAM event=0x84,ch_mask=0x80,fc_mask=7,umask=0x10 01 Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_of_cpu.cmpd.iommu0 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=0x100,fc_mask=7,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_of_cpu.cmpd.iommu1 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=0x200,fc_mask=7,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_of_cpu.mem_read.iommu0 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x100,fc_mask=7,umask=4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_of_cpu.mem_read.iommu1 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x200,fc_mask=7,umask=4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_of_cpu.mem_read.part0 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=1,fc_mask=7,umask=4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.mem_read.part1 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=2,fc_mask=7,umask=4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.mem_read.part2 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=4,fc_mask=7,umask=4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_of_cpu.mem_read.part3 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=8,fc_mask=7,umask=4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.mem_read.part4 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x10,fc_mask=7,umask=4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_of_cpu.mem_read.part5 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x20,fc_mask=7,umask=4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_of_cpu.mem_read.part6 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x40,fc_mask=7,umask=4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_of_cpu.mem_read.part7 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x80,fc_mask=7,umask=4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_of_cpu.mem_write.iommu0 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x100,fc_mask=7,umask=1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_of_cpu.mem_write.iommu1 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x200,fc_mask=7,umask=1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_of_cpu.mem_write.part0 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=1,fc_mask=7,umask=1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.mem_write.part1 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=2,fc_mask=7,umask=1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.mem_write.part2 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=4,fc_mask=7,umask=1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_of_cpu.mem_write.part3 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=8,fc_mask=7,umask=1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.mem_write.part4 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x10,fc_mask=7,umask=1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_of_cpu.mem_write.part5 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x20,fc_mask=7,umask=1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_of_cpu.mem_write.part6 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x40,fc_mask=7,umask=1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_of_cpu.mem_write.part7 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x80,fc_mask=7,umask=1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_of_cpu.msg.iommu0 uncore io Number Transactions requested of the CPU : Messages event=0x84,ch_mask=0x100,fc_mask=7,umask=0x40 01 Number Transactions requested of the CPU : Messages : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_of_cpu.msg.iommu1 uncore io Number Transactions requested of the CPU : Messages event=0x84,ch_mask=0x200,fc_mask=7,umask=0x40 01 Number Transactions requested of the CPU : Messages : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_of_cpu.msg.part0 uncore io Number Transactions requested of the CPU : Messages event=0x84,ch_mask=1,fc_mask=7,umask=0x40 01 Number Transactions requested of the CPU : Messages : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.msg.part1 uncore io Number Transactions requested of the CPU : Messages event=0x84,ch_mask=2,fc_mask=7,umask=0x40 01 Number Transactions requested of the CPU : Messages : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.msg.part2 uncore io Number Transactions requested of the CPU : Messages event=0x84,ch_mask=4,fc_mask=7,umask=0x40 01 Number Transactions requested of the CPU : Messages : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_of_cpu.msg.part3 uncore io Number Transactions requested of the CPU : Messages event=0x84,ch_mask=8,fc_mask=7,umask=0x40 01 Number Transactions requested of the CPU : Messages : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.msg.part4 uncore io Number Transactions requested of the CPU : Messages event=0x84,ch_mask=0x10,fc_mask=7,umask=0x40 01 Number Transactions requested of the CPU : Messages : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_of_cpu.msg.part5 uncore io Number Transactions requested of the CPU : Messages event=0x84,ch_mask=0x20,fc_mask=7,umask=0x40 01 Number Transactions requested of the CPU : Messages : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_of_cpu.msg.part6 uncore io Number Transactions requested of the CPU : Messages event=0x84,ch_mask=0x40,fc_mask=7,umask=0x40 01 Number Transactions requested of the CPU : Messages : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_of_cpu.msg.part7 uncore io Number Transactions requested of the CPU : Messages event=0x84,ch_mask=0x80,fc_mask=7,umask=0x40 01 Number Transactions requested of the CPU : Messages : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_of_cpu.peer_read.iommu0 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=0x100,fc_mask=7,umask=8 01 Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_of_cpu.peer_read.iommu1 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=0x200,fc_mask=7,umask=8 01 Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_of_cpu.peer_read.part0 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=1,fc_mask=7,umask=8 01 Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.peer_read.part1 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=2,fc_mask=7,umask=8 01 Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.peer_read.part2 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=4,fc_mask=7,umask=8 01 Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_of_cpu.peer_read.part3 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=8,fc_mask=7,umask=8 01 Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.peer_read.part4 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=0x10,fc_mask=7,umask=8 01 Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_of_cpu.peer_read.part5 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=0x20,fc_mask=7,umask=8 01 Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_of_cpu.peer_read.part6 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=0x40,fc_mask=7,umask=8 01 Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_of_cpu.peer_read.part7 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=0x80,fc_mask=7,umask=8 01 Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_of_cpu.peer_write.iommu0 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x100,fc_mask=7,umask=2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_of_cpu.peer_write.iommu1 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x200,fc_mask=7,umask=2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_m2p_ag0_ad_crd_acquired0.tgr0 uncore io CMS Agent0 AD Credits Acquired : For Transgress 0 event=0x80,umask=1 01 CMS Agent0 AD Credits Acquired : For Transgress 0 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2p_ag0_ad_crd_acquired0.tgr1 uncore io CMS Agent0 AD Credits Acquired : For Transgress 1 event=0x80,umask=2 01 CMS Agent0 AD Credits Acquired : For Transgress 1 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2p_ag0_ad_crd_acquired0.tgr2 uncore io CMS Agent0 AD Credits Acquired : For Transgress 2 event=0x80,umask=4 01 CMS Agent0 AD Credits Acquired : For Transgress 2 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2p_ag0_ad_crd_acquired0.tgr3 uncore io CMS Agent0 AD Credits Acquired : For Transgress 3 event=0x80,umask=8 01 CMS Agent0 AD Credits Acquired : For Transgress 3 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2p_ag0_ad_crd_acquired0.tgr4 uncore io CMS Agent0 AD Credits Acquired : For Transgress 4 event=0x80,umask=0x10 01 CMS Agent0 AD Credits Acquired : For Transgress 4 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2p_ag0_ad_crd_acquired0.tgr5 uncore io CMS Agent0 AD Credits Acquired : For Transgress 5 event=0x80,umask=0x20 01 CMS Agent0 AD Credits Acquired : For Transgress 5 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2p_ag0_ad_crd_acquired0.tgr6 uncore io CMS Agent0 AD Credits Acquired : For Transgress 6 event=0x80,umask=0x40 01 CMS Agent0 AD Credits Acquired : For Transgress 6 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2p_ag0_ad_crd_acquired0.tgr7 uncore io CMS Agent0 AD Credits Acquired : For Transgress 7 event=0x80,umask=0x80 01 CMS Agent0 AD Credits Acquired : For Transgress 7 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2p_ag0_ad_crd_acquired1.tgr10 uncore io CMS Agent0 AD Credits Acquired : For Transgress 10 event=0x81,umask=4 01 CMS Agent0 AD Credits Acquired : For Transgress 10 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2p_ag0_ad_crd_acquired1.tgr8 uncore io CMS Agent0 AD Credits Acquired : For Transgress 8 event=0x81,umask=1 01 CMS Agent0 AD Credits Acquired : For Transgress 8 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2p_ag0_ad_crd_acquired1.tgr9 uncore io CMS Agent0 AD Credits Acquired : For Transgress 9 event=0x81,umask=2 01 CMS Agent0 AD Credits Acquired : For Transgress 9 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2p_ag0_ad_crd_occupancy0.tgr0 uncore io CMS Agent0 AD Credits Occupancy : For Transgress 0 event=0x82,umask=1 01 CMS Agent0 AD Credits Occupancy : For Transgress 0 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2p_ag0_ad_crd_occupancy0.tgr1 uncore io CMS Agent0 AD Credits Occupancy : For Transgress 1 event=0x82,umask=2 01 CMS Agent0 AD Credits Occupancy : For Transgress 1 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2p_ag0_ad_crd_occupancy0.tgr2 uncore io CMS Agent0 AD Credits Occupancy : For Transgress 2 event=0x82,umask=4 01 CMS Agent0 AD Credits Occupancy : For Transgress 2 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2p_ag0_ad_crd_occupancy0.tgr3 uncore io CMS Agent0 AD Credits Occupancy : For Transgress 3 event=0x82,umask=8 01 CMS Agent0 AD Credits Occupancy : For Transgress 3 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2p_ag0_ad_crd_occupancy0.tgr4 uncore io CMS Agent0 AD Credits Occupancy : For Transgress 4 event=0x82,umask=0x10 01 CMS Agent0 AD Credits Occupancy : For Transgress 4 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2p_ag0_ad_crd_occupancy0.tgr5 uncore io CMS Agent0 AD Credits Occupancy : For Transgress 5 event=0x82,umask=0x20 01 CMS Agent0 AD Credits Occupancy : For Transgress 5 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2p_ag0_ad_crd_occupancy0.tgr6 uncore io CMS Agent0 AD Credits Occupancy : For Transgress 6 event=0x82,umask=0x40 01 CMS Agent0 AD Credits Occupancy : For Transgress 6 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2p_ag0_ad_crd_occupancy0.tgr7 uncore io CMS Agent0 AD Credits Occupancy : For Transgress 7 event=0x82,umask=0x80 01 CMS Agent0 AD Credits Occupancy : For Transgress 7 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2p_ag0_ad_crd_occupancy1.tgr10 uncore io CMS Agent0 AD Credits Occupancy : For Transgress 10 event=0x83,umask=4 01 CMS Agent0 AD Credits Occupancy : For Transgress 10 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2p_ag0_ad_crd_occupancy1.tgr8 uncore io CMS Agent0 AD Credits Occupancy : For Transgress 8 event=0x83,umask=1 01 CMS Agent0 AD Credits Occupancy : For Transgress 8 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2p_ag0_ad_crd_occupancy1.tgr9 uncore io CMS Agent0 AD Credits Occupancy : For Transgress 9 event=0x83,umask=2 01 CMS Agent0 AD Credits Occupancy : For Transgress 9 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2p_ag0_bl_crd_acquired0.tgr0 uncore io CMS Agent0 BL Credits Acquired : For Transgress 0 event=0x88,umask=1 01 CMS Agent0 BL Credits Acquired : For Transgress 0 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2p_ag0_bl_crd_acquired0.tgr1 uncore io CMS Agent0 BL Credits Acquired : For Transgress 1 event=0x88,umask=2 01 CMS Agent0 BL Credits Acquired : For Transgress 1 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2p_ag0_bl_crd_acquired0.tgr2 uncore io CMS Agent0 BL Credits Acquired : For Transgress 2 event=0x88,umask=4 01 CMS Agent0 BL Credits Acquired : For Transgress 2 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2p_ag0_bl_crd_acquired0.tgr3 uncore io CMS Agent0 BL Credits Acquired : For Transgress 3 event=0x88,umask=8 01 CMS Agent0 BL Credits Acquired : For Transgress 3 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2p_ag0_bl_crd_acquired0.tgr4 uncore io CMS Agent0 BL Credits Acquired : For Transgress 4 event=0x88,umask=0x10 01 CMS Agent0 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2p_ag0_bl_crd_acquired0.tgr5 uncore io CMS Agent0 BL Credits Acquired : For Transgress 5 event=0x88,umask=0x20 01 CMS Agent0 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2p_ag0_bl_crd_acquired0.tgr6 uncore io CMS Agent0 BL Credits Acquired : For Transgress 6 event=0x88,umask=0x40 01 CMS Agent0 BL Credits Acquired : For Transgress 6 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2p_ag0_bl_crd_acquired0.tgr7 uncore io CMS Agent0 BL Credits Acquired : For Transgress 7 event=0x88,umask=0x80 01 CMS Agent0 BL Credits Acquired : For Transgress 7 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2p_ag0_bl_crd_acquired1.tgr10 uncore io CMS Agent0 BL Credits Acquired : For Transgress 10 event=0x89,umask=4 01 CMS Agent0 BL Credits Acquired : For Transgress 10 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2p_ag0_bl_crd_acquired1.tgr8 uncore io CMS Agent0 BL Credits Acquired : For Transgress 8 event=0x89,umask=1 01 CMS Agent0 BL Credits Acquired : For Transgress 8 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2p_ag0_bl_crd_acquired1.tgr9 uncore io CMS Agent0 BL Credits Acquired : For Transgress 9 event=0x89,umask=2 01 CMS Agent0 BL Credits Acquired : For Transgress 9 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2p_ag0_bl_crd_occupancy0.tgr0 uncore io CMS Agent0 BL Credits Occupancy : For Transgress 0 event=0x8a,umask=1 01 CMS Agent0 BL Credits Occupancy : For Transgress 0 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2p_ag0_bl_crd_occupancy0.tgr1 uncore io CMS Agent0 BL Credits Occupancy : For Transgress 1 event=0x8a,umask=2 01 CMS Agent0 BL Credits Occupancy : For Transgress 1 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2p_ag0_bl_crd_occupancy0.tgr2 uncore io CMS Agent0 BL Credits Occupancy : For Transgress 2 event=0x8a,umask=4 01 CMS Agent0 BL Credits Occupancy : For Transgress 2 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2p_ag0_bl_crd_occupancy0.tgr3 uncore io CMS Agent0 BL Credits Occupancy : For Transgress 3 event=0x8a,umask=8 01 CMS Agent0 BL Credits Occupancy : For Transgress 3 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2p_ag0_bl_crd_occupancy0.tgr4 uncore io CMS Agent0 BL Credits Occupancy : For Transgress 4 event=0x8a,umask=0x10 01 CMS Agent0 BL Credits Occupancy : For Transgress 4 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2p_ag0_bl_crd_occupancy0.tgr5 uncore io CMS Agent0 BL Credits Occupancy : For Transgress 5 event=0x8a,umask=0x20 01 CMS Agent0 BL Credits Occupancy : For Transgress 5 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2p_ag0_bl_crd_occupancy0.tgr6 uncore io CMS Agent0 BL Credits Occupancy : For Transgress 6 event=0x8a,umask=0x40 01 CMS Agent0 BL Credits Occupancy : For Transgress 6 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2p_ag0_bl_crd_occupancy0.tgr7 uncore io CMS Agent0 BL Credits Occupancy : For Transgress 7 event=0x8a,umask=0x80 01 CMS Agent0 BL Credits Occupancy : For Transgress 7 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2p_ag0_bl_crd_occupancy1.tgr10 uncore io CMS Agent0 BL Credits Occupancy : For Transgress 10 event=0x8b,umask=4 01 CMS Agent0 BL Credits Occupancy : For Transgress 10 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2p_ag0_bl_crd_occupancy1.tgr8 uncore io CMS Agent0 BL Credits Occupancy : For Transgress 8 event=0x8b,umask=1 01 CMS Agent0 BL Credits Occupancy : For Transgress 8 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2p_ag0_bl_crd_occupancy1.tgr9 uncore io CMS Agent0 BL Credits Occupancy : For Transgress 9 event=0x8b,umask=2 01 CMS Agent0 BL Credits Occupancy : For Transgress 9 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2p_ag1_ad_crd_acquired0.tgr0 uncore io CMS Agent1 AD Credits Acquired : For Transgress 0 event=0x84,umask=1 01 CMS Agent1 AD Credits Acquired : For Transgress 0 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2p_ag1_ad_crd_acquired0.tgr1 uncore io CMS Agent1 AD Credits Acquired : For Transgress 1 event=0x84,umask=2 01 CMS Agent1 AD Credits Acquired : For Transgress 1 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2p_ag1_ad_crd_acquired0.tgr2 uncore io CMS Agent1 AD Credits Acquired : For Transgress 2 event=0x84,umask=4 01 CMS Agent1 AD Credits Acquired : For Transgress 2 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2p_ag1_ad_crd_acquired0.tgr3 uncore io CMS Agent1 AD Credits Acquired : For Transgress 3 event=0x84,umask=8 01 CMS Agent1 AD Credits Acquired : For Transgress 3 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2p_ag1_ad_crd_acquired0.tgr4 uncore io CMS Agent1 AD Credits Acquired : For Transgress 4 event=0x84,umask=0x10 01 CMS Agent1 AD Credits Acquired : For Transgress 4 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2p_ag1_ad_crd_acquired0.tgr5 uncore io CMS Agent1 AD Credits Acquired : For Transgress 5 event=0x84,umask=0x20 01 CMS Agent1 AD Credits Acquired : For Transgress 5 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2p_ag1_ad_crd_acquired0.tgr6 uncore io CMS Agent1 AD Credits Acquired : For Transgress 6 event=0x84,umask=0x40 01 CMS Agent1 AD Credits Acquired : For Transgress 6 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2p_ag1_ad_crd_acquired0.tgr7 uncore io CMS Agent1 AD Credits Acquired : For Transgress 7 event=0x84,umask=0x80 01 CMS Agent1 AD Credits Acquired : For Transgress 7 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2p_ag1_ad_crd_acquired1.tgr10 uncore io CMS Agent1 AD Credits Acquired : For Transgress 10 event=0x85,umask=4 01 CMS Agent1 AD Credits Acquired : For Transgress 10 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2p_ag1_ad_crd_acquired1.tgr8 uncore io CMS Agent1 AD Credits Acquired : For Transgress 8 event=0x85,umask=1 01 CMS Agent1 AD Credits Acquired : For Transgress 8 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2p_ag1_ad_crd_acquired1.tgr9 uncore io CMS Agent1 AD Credits Acquired : For Transgress 9 event=0x85,umask=2 01 CMS Agent1 AD Credits Acquired : For Transgress 9 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2p_ag1_ad_crd_occupancy0.tgr0 uncore io CMS Agent1 AD Credits Occupancy : For Transgress 0 event=0x86,umask=1 01 CMS Agent1 AD Credits Occupancy : For Transgress 0 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2p_ag1_ad_crd_occupancy0.tgr1 uncore io CMS Agent1 AD Credits Occupancy : For Transgress 1 event=0x86,umask=2 01 CMS Agent1 AD Credits Occupancy : For Transgress 1 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2p_ag1_ad_crd_occupancy0.tgr2 uncore io CMS Agent1 AD Credits Occupancy : For Transgress 2 event=0x86,umask=4 01 CMS Agent1 AD Credits Occupancy : For Transgress 2 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2p_ag1_ad_crd_occupancy0.tgr3 uncore io CMS Agent1 AD Credits Occupancy : For Transgress 3 event=0x86,umask=8 01 CMS Agent1 AD Credits Occupancy : For Transgress 3 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2p_ag1_ad_crd_occupancy0.tgr4 uncore io CMS Agent1 AD Credits Occupancy : For Transgress 4 event=0x86,umask=0x10 01 CMS Agent1 AD Credits Occupancy : For Transgress 4 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2p_ag1_ad_crd_occupancy0.tgr5 uncore io CMS Agent1 AD Credits Occupancy : For Transgress 5 event=0x86,umask=0x20 01 CMS Agent1 AD Credits Occupancy : For Transgress 5 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2p_ag1_ad_crd_occupancy0.tgr6 uncore io CMS Agent1 AD Credits Occupancy : For Transgress 6 event=0x86,umask=0x40 01 CMS Agent1 AD Credits Occupancy : For Transgress 6 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2p_ag1_ad_crd_occupancy0.tgr7 uncore io CMS Agent1 AD Credits Occupancy : For Transgress 7 event=0x86,umask=0x80 01 CMS Agent1 AD Credits Occupancy : For Transgress 7 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2p_ag1_ad_crd_occupancy1.tgr10 uncore io CMS Agent1 AD Credits Occupancy : For Transgress 10 event=0x87,umask=4 01 CMS Agent1 AD Credits Occupancy : For Transgress 10 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2p_ag1_ad_crd_occupancy1.tgr8 uncore io CMS Agent1 AD Credits Occupancy : For Transgress 8 event=0x87,umask=1 01 CMS Agent1 AD Credits Occupancy : For Transgress 8 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2p_ag1_ad_crd_occupancy1.tgr9 uncore io CMS Agent1 AD Credits Occupancy : For Transgress 9 event=0x87,umask=2 01 CMS Agent1 AD Credits Occupancy : For Transgress 9 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2p_ag1_bl_crd_acquired0.tgr0 uncore io CMS Agent1 BL Credits Acquired : For Transgress 0 event=0x8c,umask=1 01 CMS Agent1 BL Credits Acquired : For Transgress 0 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2p_ag1_bl_crd_acquired0.tgr1 uncore io CMS Agent1 BL Credits Acquired : For Transgress 1 event=0x8c,umask=2 01 CMS Agent1 BL Credits Acquired : For Transgress 1 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2p_ag1_bl_crd_acquired0.tgr2 uncore io CMS Agent1 BL Credits Acquired : For Transgress 2 event=0x8c,umask=4 01 CMS Agent1 BL Credits Acquired : For Transgress 2 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2p_ag1_bl_crd_acquired0.tgr3 uncore io CMS Agent1 BL Credits Acquired : For Transgress 3 event=0x8c,umask=8 01 CMS Agent1 BL Credits Acquired : For Transgress 3 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2p_ag1_bl_crd_acquired0.tgr4 uncore io CMS Agent1 BL Credits Acquired : For Transgress 4 event=0x8c,umask=0x10 01 CMS Agent1 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2p_ag1_bl_crd_acquired0.tgr5 uncore io CMS Agent1 BL Credits Acquired : For Transgress 5 event=0x8c,umask=0x20 01 CMS Agent1 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2p_ag1_bl_crd_acquired0.tgr6 uncore io CMS Agent1 BL Credits Acquired : For Transgress 4 event=0x8c,umask=0x40 01 CMS Agent1 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2p_ag1_bl_crd_acquired0.tgr7 uncore io CMS Agent1 BL Credits Acquired : For Transgress 5 event=0x8c,umask=0x80 01 CMS Agent1 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2p_ag1_bl_crd_acquired1.tgr10 uncore io CMS Agent1 BL Credits Acquired : For Transgress 10 event=0x8d,umask=4 01 CMS Agent1 BL Credits Acquired : For Transgress 10 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2p_ag1_bl_crd_acquired1.tgr8 uncore io CMS Agent1 BL Credits Acquired : For Transgress 8 event=0x8d,umask=1 01 CMS Agent1 BL Credits Acquired : For Transgress 8 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2p_ag1_bl_crd_acquired1.tgr9 uncore io CMS Agent1 BL Credits Acquired : For Transgress 9 event=0x8d,umask=2 01 CMS Agent1 BL Credits Acquired : For Transgress 9 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2p_ag1_bl_crd_occupancy0.tgr0 uncore io CMS Agent1 BL Credits Occupancy : For Transgress 0 event=0x8e,umask=1 01 CMS Agent1 BL Credits Occupancy : For Transgress 0 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2p_ag1_bl_crd_occupancy0.tgr1 uncore io CMS Agent1 BL Credits Occupancy : For Transgress 1 event=0x8e,umask=2 01 CMS Agent1 BL Credits Occupancy : For Transgress 1 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2p_ag1_bl_crd_occupancy0.tgr2 uncore io CMS Agent1 BL Credits Occupancy : For Transgress 2 event=0x8e,umask=4 01 CMS Agent1 BL Credits Occupancy : For Transgress 2 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2p_ag1_bl_crd_occupancy0.tgr3 uncore io CMS Agent1 BL Credits Occupancy : For Transgress 3 event=0x8e,umask=8 01 CMS Agent1 BL Credits Occupancy : For Transgress 3 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2p_ag1_bl_crd_occupancy0.tgr4 uncore io CMS Agent1 BL Credits Occupancy : For Transgress 4 event=0x8e,umask=0x10 01 CMS Agent1 BL Credits Occupancy : For Transgress 4 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2p_ag1_bl_crd_occupancy0.tgr5 uncore io CMS Agent1 BL Credits Occupancy : For Transgress 5 event=0x8e,umask=0x20 01 CMS Agent1 BL Credits Occupancy : For Transgress 5 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2p_ag1_bl_crd_occupancy0.tgr6 uncore io CMS Agent1 BL Credits Occupancy : For Transgress 6 event=0x8e,umask=0x40 01 CMS Agent1 BL Credits Occupancy : For Transgress 6 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2p_ag1_bl_crd_occupancy0.tgr7 uncore io CMS Agent1 BL Credits Occupancy : For Transgress 7 event=0x8e,umask=0x80 01 CMS Agent1 BL Credits Occupancy : For Transgress 7 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2p_ag1_bl_crd_occupancy1.tgr10 uncore io CMS Agent1 BL Credits Occupancy : For Transgress 10 event=0x8f,umask=4 01 CMS Agent1 BL Credits Occupancy : For Transgress 10 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2p_ag1_bl_crd_occupancy1.tgr8 uncore io CMS Agent1 BL Credits Occupancy : For Transgress 8 event=0x8f,umask=1 01 CMS Agent1 BL Credits Occupancy : For Transgress 8 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2p_ag1_bl_crd_occupancy1.tgr9 uncore io CMS Agent1 BL Credits Occupancy : For Transgress 9 event=0x8f,umask=2 01 CMS Agent1 BL Credits Occupancy : For Transgress 9 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2p_clockticks uncore io Clockticks of the mesh to PCI (M2P) event=1 01 Clockticks of the mesh to PCI (M2P) : Counts the number of uclks in the M3 uclk domain. This could be slightly different than the count in the Ubox because of enable/freeze delays. However, because the M3 is close to the Ubox, they generally should not diverge by more than a handful of cycles unc_m2p_distress_asserted.dpt_local uncore io Distress signal asserted : DPT Local event=0xaf,umask=4 01 Distress signal asserted : DPT Local : Counts the number of cycles either the local or incoming distress signals are asserted. : Dynamic Prefetch Throttle triggered by this tile unc_m2p_distress_asserted.dpt_nonlocal uncore io Distress signal asserted : DPT Remote event=0xaf,umask=8 01 Distress signal asserted : DPT Remote : Counts the number of cycles either the local or incoming distress signals are asserted. : Dynamic Prefetch Throttle received by this tile unc_m2p_distress_asserted.dpt_stall_iv uncore io Distress signal asserted : DPT Stalled - IV event=0xaf,umask=0x40 01 Distress signal asserted : DPT Stalled - IV : Counts the number of cycles either the local or incoming distress signals are asserted. : DPT occurred while regular IVs were received, causing DPT to be stalled unc_m2p_distress_asserted.dpt_stall_nocrd uncore io Distress signal asserted : DPT Stalled - No Credit event=0xaf,umask=0x80 01 Distress signal asserted : DPT Stalled - No Credit : Counts the number of cycles either the local or incoming distress signals are asserted. : DPT occurred while credit not available causing DPT to be stalled unc_m2p_distress_asserted.horz uncore io Distress signal asserted : Horizontal event=0xaf,umask=2 01 Distress signal asserted : Horizontal : Counts the number of cycles either the local or incoming distress signals are asserted. : If TGR egress is full, then agents will throttle outgoing AD IDI transactions unc_m2p_distress_asserted.pmm_local uncore io Distress signal asserted : PMM Local event=0xaf,umask=0x10 01 Distress signal asserted : PMM Local : Counts the number of cycles either the local or incoming distress signals are asserted. : If the CHA TOR has too many PMM transactions, this signal will throttle outgoing MS2IDI traffic unc_m2p_distress_asserted.pmm_nonlocal uncore io Distress signal asserted : PMM Remote event=0xaf,umask=0x20 01 Distress signal asserted : PMM Remote : Counts the number of cycles either the local or incoming distress signals are asserted. : If another CHA TOR has too many PMM transactions, this signal will throttle outgoing MS2IDI traffic unc_m2p_distress_asserted.vert uncore io Distress signal asserted : Vertical event=0xaf,umask=1 01 Distress signal asserted : Vertical : Counts the number of cycles either the local or incoming distress signals are asserted. : If IRQ egress is full, then agents will throttle outgoing AD IDI transactions unc_m2p_horz_ring_ad_in_use.left_even uncore io Horizontal AD Ring In Use : Left and Even event=0xb6,umask=1 01 Horizontal AD Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_ad_in_use.left_odd uncore io Horizontal AD Ring In Use : Left and Odd event=0xb6,umask=2 01 Horizontal AD Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_ad_in_use.right_even uncore io Horizontal AD Ring In Use : Right and Even event=0xb6,umask=4 01 Horizontal AD Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_ad_in_use.right_odd uncore io Horizontal AD Ring In Use : Right and Odd event=0xb6,umask=8 01 Horizontal AD Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_akc_in_use.left_even uncore io Horizontal AK Ring In Use : Left and Even event=0xbb,umask=1 01 Horizontal AK Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_akc_in_use.left_odd uncore io Horizontal AK Ring In Use : Left and Odd event=0xbb,umask=2 01 Horizontal AK Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_akc_in_use.right_even uncore io Horizontal AK Ring In Use : Right and Even event=0xbb,umask=4 01 Horizontal AK Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_akc_in_use.right_odd uncore io Horizontal AK Ring In Use : Right and Odd event=0xbb,umask=8 01 Horizontal AK Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_ak_in_use.left_even uncore io Horizontal AK Ring In Use : Left and Even event=0xb7,umask=1 01 Horizontal AK Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_ak_in_use.left_odd uncore io Horizontal AK Ring In Use : Left and Odd event=0xb7,umask=2 01 Horizontal AK Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_ak_in_use.right_even uncore io Horizontal AK Ring In Use : Right and Even event=0xb7,umask=4 01 Horizontal AK Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_ak_in_use.right_odd uncore io Horizontal AK Ring In Use : Right and Odd event=0xb7,umask=8 01 Horizontal AK Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_bl_in_use.left_even uncore io Horizontal BL Ring in Use : Left and Even event=0xb8,umask=1 01 Horizontal BL Ring in Use : Left and Even : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_bl_in_use.left_odd uncore io Horizontal BL Ring in Use : Left and Odd event=0xb8,umask=2 01 Horizontal BL Ring in Use : Left and Odd : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_bl_in_use.right_even uncore io Horizontal BL Ring in Use : Right and Even event=0xb8,umask=4 01 Horizontal BL Ring in Use : Right and Even : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_bl_in_use.right_odd uncore io Horizontal BL Ring in Use : Right and Odd event=0xb8,umask=8 01 Horizontal BL Ring in Use : Right and Odd : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_iv_in_use.left uncore io Horizontal IV Ring in Use : Left event=0xb9,umask=1 01 Horizontal IV Ring in Use : Left : Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m2p_horz_ring_iv_in_use.right uncore io Horizontal IV Ring in Use : Right event=0xb9,umask=4 01 Horizontal IV Ring in Use : Right : Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m2p_local_p2p_ded_returned_0.ms2iosf3_ncb uncore io Local P2P Dedicated Credits Returned - 0 : M2IOSF3 - NCB event=0x19,umask=0x10 01 unc_m2p_local_p2p_ded_returned_0.ms2iosf3_ncs uncore io Local P2P Dedicated Credits Returned - 0 : M2IOSF3 - NCS event=0x19,umask=0x20 01 unc_m2p_misc_external.mbe_inst0 uncore io Miscellaneous Events (mostly from MS2IDI) : Number of cycles MBE is high for MS2IDI0 event=0xe6,umask=1 01 unc_m2p_misc_external.mbe_inst1 uncore io Miscellaneous Events (mostly from MS2IDI) : Number of cycles MBE is high for MS2IDI1 event=0xe6,umask=2 01 unc_m2p_ring_bounces_horz.ad uncore io Messages that bounced on the Horizontal Ring. : AD event=0xac,umask=1 01 Messages that bounced on the Horizontal Ring. : AD : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m2p_ring_bounces_horz.ak uncore io Messages that bounced on the Horizontal Ring. : AK event=0xac,umask=2 01 Messages that bounced on the Horizontal Ring. : AK : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m2p_ring_bounces_horz.bl uncore io Messages that bounced on the Horizontal Ring. : BL event=0xac,umask=4 01 Messages that bounced on the Horizontal Ring. : BL : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m2p_ring_bounces_horz.iv uncore io Messages that bounced on the Horizontal Ring. : IV event=0xac,umask=8 01 Messages that bounced on the Horizontal Ring. : IV : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m2p_ring_bounces_vert.ad uncore io Messages that bounced on the Vertical Ring. : AD event=0xaa,umask=1 01 Messages that bounced on the Vertical Ring. : AD : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2p_ring_bounces_vert.ak uncore io Messages that bounced on the Vertical Ring. : Acknowledgements to core event=0xaa,umask=2 01 Messages that bounced on the Vertical Ring. : Acknowledgements to core : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2p_ring_bounces_vert.akc uncore io Messages that bounced on the Vertical Ring event=0xaa,umask=0x10 01 Messages that bounced on the Vertical Ring. : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2p_ring_bounces_vert.bl uncore io Messages that bounced on the Vertical Ring. : Data Responses to core event=0xaa,umask=4 01 Messages that bounced on the Vertical Ring. : Data Responses to core : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2p_ring_bounces_vert.iv uncore io Messages that bounced on the Vertical Ring. : Snoops of processor's cache event=0xaa,umask=8 01 Messages that bounced on the Vertical Ring. : Snoops of processor's cache. : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2p_ring_sink_starved_horz.ad uncore io Sink Starvation on Horizontal Ring : AD event=0xad,umask=1 01 unc_m2p_ring_sink_starved_horz.ak uncore io Sink Starvation on Horizontal Ring : AK event=0xad,umask=2 01 unc_m2p_ring_sink_starved_horz.ak_ag1 uncore io Sink Starvation on Horizontal Ring : Acknowledgements to Agent 1 event=0xad,umask=0x20 01 unc_m2p_ring_sink_starved_horz.bl uncore io Sink Starvation on Horizontal Ring : BL event=0xad,umask=4 01 unc_m2p_ring_sink_starved_horz.iv uncore io Sink Starvation on Horizontal Ring : IV event=0xad,umask=8 01 unc_m2p_ring_sink_starved_vert.ad uncore io Sink Starvation on Vertical Ring : AD event=0xab,umask=1 01 unc_m2p_ring_sink_starved_vert.ak uncore io Sink Starvation on Vertical Ring : Acknowledgements to core event=0xab,umask=2 01 unc_m2p_ring_sink_starved_vert.akc uncore io Sink Starvation on Vertical Ring event=0xab,umask=0x10 01 unc_m2p_ring_sink_starved_vert.bl uncore io Sink Starvation on Vertical Ring : Data Responses to core event=0xab,umask=4 01 unc_m2p_ring_sink_starved_vert.iv uncore io Sink Starvation on Vertical Ring : Snoops of processor's cache event=0xab,umask=8 01 unc_m2p_ring_src_thrtl uncore io Source Throttle event=0xae 01 unc_m2p_rxr_busy_starved.ad_all uncore io Transgress Injection Starvation : AD - All event=0xe5,umask=0x11 01 Transgress Injection Starvation : AD - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority : All == Credited + Uncredited unc_m2p_rxr_busy_starved.ad_crd uncore io Transgress Injection Starvation : AD - Credited event=0xe5,umask=0x10 01 Transgress Injection Starvation : AD - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m2p_rxr_busy_starved.ad_uncrd uncore io Transgress Injection Starvation : AD - Uncredited event=0xe5,umask=1 01 Transgress Injection Starvation : AD - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m2p_rxr_busy_starved.bl_all uncore io Transgress Injection Starvation : BL - All event=0xe5,umask=0x44 01 Transgress Injection Starvation : BL - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority : All == Credited + Uncredited unc_m2p_rxr_busy_starved.bl_crd uncore io Transgress Injection Starvation : BL - Credited event=0xe5,umask=0x40 01 Transgress Injection Starvation : BL - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m2p_rxr_busy_starved.bl_uncrd uncore io Transgress Injection Starvation : BL - Uncredited event=0xe5,umask=4 01 Transgress Injection Starvation : BL - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m2p_rxr_bypass.ad_all uncore io Transgress Ingress Bypass : AD - All event=0xe2,umask=0x11 01 Transgress Ingress Bypass : AD - All : Number of packets bypassing the CMS Ingress : All == Credited + Uncredited unc_m2p_rxr_bypass.ad_crd uncore io Transgress Ingress Bypass : AD - Credited event=0xe2,umask=0x10 01 Transgress Ingress Bypass : AD - Credited : Number of packets bypassing the CMS Ingress unc_m2p_rxr_bypass.ad_uncrd uncore io Transgress Ingress Bypass : AD - Uncredited event=0xe2,umask=1 01 Transgress Ingress Bypass : AD - Uncredited : Number of packets bypassing the CMS Ingress unc_m2p_rxr_bypass.ak uncore io Transgress Ingress Bypass : AK event=0xe2,umask=2 01 Transgress Ingress Bypass : AK : Number of packets bypassing the CMS Ingress unc_m2p_rxr_bypass.akc_uncrd uncore io Transgress Ingress Bypass : AKC - Uncredited event=0xe2,umask=0x80 01 Transgress Ingress Bypass : AKC - Uncredited : Number of packets bypassing the CMS Ingress unc_m2p_rxr_bypass.bl_all uncore io Transgress Ingress Bypass : BL - All event=0xe2,umask=0x44 01 Transgress Ingress Bypass : BL - All : Number of packets bypassing the CMS Ingress : All == Credited + Uncredited unc_m2p_rxr_bypass.bl_crd uncore io Transgress Ingress Bypass : BL - Credited event=0xe2,umask=0x40 01 Transgress Ingress Bypass : BL - Credited : Number of packets bypassing the CMS Ingress unc_m2p_rxr_bypass.bl_uncrd uncore io Transgress Ingress Bypass : BL - Uncredited event=0xe2,umask=4 01 Transgress Ingress Bypass : BL - Uncredited : Number of packets bypassing the CMS Ingress unc_m2p_rxr_bypass.iv uncore io Transgress Ingress Bypass : IV event=0xe2,umask=8 01 Transgress Ingress Bypass : IV : Number of packets bypassing the CMS Ingress unc_m2p_rxr_crd_starved.ad_all uncore io Transgress Injection Starvation : AD - All event=0xe3,umask=0x11 01 Transgress Injection Starvation : AD - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit. : All == Credited + Uncredited unc_m2p_rxr_crd_starved.ad_crd uncore io Transgress Injection Starvation : AD - Credited event=0xe3,umask=0x10 01 Transgress Injection Starvation : AD - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2p_rxr_crd_starved.ad_uncrd uncore io Transgress Injection Starvation : AD - Uncredited event=0xe3,umask=1 01 Transgress Injection Starvation : AD - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2p_rxr_crd_starved.ak uncore io Transgress Injection Starvation : AK event=0xe3,umask=2 01 Transgress Injection Starvation : AK : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2p_rxr_crd_starved.bl_all uncore io Transgress Injection Starvation : BL - All event=0xe3,umask=0x44 01 Transgress Injection Starvation : BL - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit. : All == Credited + Uncredited unc_m2p_rxr_crd_starved.bl_crd uncore io Transgress Injection Starvation : BL - Credited event=0xe3,umask=0x40 01 Transgress Injection Starvation : BL - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2p_rxr_crd_starved.bl_uncrd uncore io Transgress Injection Starvation : BL - Uncredited event=0xe3,umask=4 01 Transgress Injection Starvation : BL - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2p_rxr_crd_starved.ifv uncore io Transgress Injection Starvation : IFV - Credited event=0xe3,umask=0x80 01 Transgress Injection Starvation : IFV - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2p_rxr_crd_starved.iv uncore io Transgress Injection Starvation : IV event=0xe3,umask=8 01 Transgress Injection Starvation : IV : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2p_rxr_crd_starved_1 uncore io Transgress Injection Starvation event=0xe4 01 Transgress Injection Starvation : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2p_rxr_inserts.ad_all uncore io Transgress Ingress Allocations : AD - All event=0xe1,umask=0x11 01 Transgress Ingress Allocations : AD - All : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_m2p_rxr_inserts.ad_crd uncore io Transgress Ingress Allocations : AD - Credited event=0xe1,umask=0x10 01 Transgress Ingress Allocations : AD - Credited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_inserts.ad_uncrd uncore io Transgress Ingress Allocations : AD - Uncredited event=0xe1,umask=1 01 Transgress Ingress Allocations : AD - Uncredited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_inserts.ak uncore io Transgress Ingress Allocations : AK event=0xe1,umask=2 01 Transgress Ingress Allocations : AK : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_inserts.akc_uncrd uncore io Transgress Ingress Allocations : AKC - Uncredited event=0xe1,umask=0x80 01 Transgress Ingress Allocations : AKC - Uncredited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_inserts.bl_all uncore io Transgress Ingress Allocations : BL - All event=0xe1,umask=0x44 01 Transgress Ingress Allocations : BL - All : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_m2p_rxr_inserts.bl_crd uncore io Transgress Ingress Allocations : BL - Credited event=0xe1,umask=0x40 01 Transgress Ingress Allocations : BL - Credited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_inserts.bl_uncrd uncore io Transgress Ingress Allocations : BL - Uncredited event=0xe1,umask=4 01 Transgress Ingress Allocations : BL - Uncredited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_inserts.iv uncore io Transgress Ingress Allocations : IV event=0xe1,umask=8 01 Transgress Ingress Allocations : IV : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_occupancy.ad_all uncore io Transgress Ingress Occupancy : AD - All event=0xe0,umask=0x11 01 Transgress Ingress Occupancy : AD - All : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_m2p_rxr_occupancy.ad_crd uncore io Transgress Ingress Occupancy : AD - Credited event=0xe0,umask=0x10 01 Transgress Ingress Occupancy : AD - Credited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_occupancy.ad_uncrd uncore io Transgress Ingress Occupancy : AD - Uncredited event=0xe0,umask=1 01 Transgress Ingress Occupancy : AD - Uncredited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_occupancy.ak uncore io Transgress Ingress Occupancy : AK event=0xe0,umask=2 01 Transgress Ingress Occupancy : AK : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_occupancy.akc_uncrd uncore io Transgress Ingress Occupancy : AKC - Uncredited event=0xe0,umask=0x80 01 Transgress Ingress Occupancy : AKC - Uncredited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_occupancy.bl_all uncore io Transgress Ingress Occupancy : BL - All event=0xe0,umask=0x44 01 Transgress Ingress Occupancy : BL - All : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_m2p_rxr_occupancy.bl_crd uncore io Transgress Ingress Occupancy : BL - Credited event=0xe0,umask=0x20 01 Transgress Ingress Occupancy : BL - Credited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_occupancy.bl_uncrd uncore io Transgress Ingress Occupancy : BL - Uncredited event=0xe0,umask=4 01 Transgress Ingress Occupancy : BL - Uncredited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_occupancy.iv uncore io Transgress Ingress Occupancy : IV event=0xe0,umask=8 01 Transgress Ingress Occupancy : IV : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2p_stall0_no_txr_horz_crd_ad_ag0.tgr0 uncore io Stall on No AD Agent0 Transgress Credits : For Transgress 0 event=0xd0,umask=1 01 Stall on No AD Agent0 Transgress Credits : For Transgress 0 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag0.tgr1 uncore io Stall on No AD Agent0 Transgress Credits : For Transgress 1 event=0xd0,umask=2 01 Stall on No AD Agent0 Transgress Credits : For Transgress 1 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag0.tgr2 uncore io Stall on No AD Agent0 Transgress Credits : For Transgress 2 event=0xd0,umask=4 01 Stall on No AD Agent0 Transgress Credits : For Transgress 2 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag0.tgr3 uncore io Stall on No AD Agent0 Transgress Credits : For Transgress 3 event=0xd0,umask=8 01 Stall on No AD Agent0 Transgress Credits : For Transgress 3 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag0.tgr4 uncore io Stall on No AD Agent0 Transgress Credits : For Transgress 4 event=0xd0,umask=0x10 01 Stall on No AD Agent0 Transgress Credits : For Transgress 4 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag0.tgr5 uncore io Stall on No AD Agent0 Transgress Credits : For Transgress 5 event=0xd0,umask=0x20 01 Stall on No AD Agent0 Transgress Credits : For Transgress 5 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag0.tgr6 uncore io Stall on No AD Agent0 Transgress Credits : For Transgress 6 event=0xd0,umask=0x40 01 Stall on No AD Agent0 Transgress Credits : For Transgress 6 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag0.tgr7 uncore io Stall on No AD Agent0 Transgress Credits : For Transgress 7 event=0xd0,umask=0x80 01 Stall on No AD Agent0 Transgress Credits : For Transgress 7 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag1.tgr0 uncore io Stall on No AD Agent1 Transgress Credits : For Transgress 0 event=0xd2,umask=1 01 Stall on No AD Agent1 Transgress Credits : For Transgress 0 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag1.tgr1 uncore io Stall on No AD Agent1 Transgress Credits : For Transgress 1 event=0xd2,umask=2 01 Stall on No AD Agent1 Transgress Credits : For Transgress 1 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag1.tgr2 uncore io Stall on No AD Agent1 Transgress Credits : For Transgress 2 event=0xd2,umask=4 01 Stall on No AD Agent1 Transgress Credits : For Transgress 2 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag1.tgr3 uncore io Stall on No AD Agent1 Transgress Credits : For Transgress 3 event=0xd2,umask=8 01 Stall on No AD Agent1 Transgress Credits : For Transgress 3 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag1.tgr4 uncore io Stall on No AD Agent1 Transgress Credits : For Transgress 4 event=0xd2,umask=0x10 01 Stall on No AD Agent1 Transgress Credits : For Transgress 4 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag1.tgr5 uncore io Stall on No AD Agent1 Transgress Credits : For Transgress 5 event=0xd2,umask=0x20 01 Stall on No AD Agent1 Transgress Credits : For Transgress 5 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag1.tgr6 uncore io Stall on No AD Agent1 Transgress Credits : For Transgress 6 event=0xd2,umask=0x40 01 Stall on No AD Agent1 Transgress Credits : For Transgress 6 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag1.tgr7 uncore io Stall on No AD Agent1 Transgress Credits : For Transgress 7 event=0xd2,umask=0x80 01 Stall on No AD Agent1 Transgress Credits : For Transgress 7 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag0.tgr0 uncore io Stall on No BL Agent0 Transgress Credits : For Transgress 0 event=0xd4,umask=1 01 Stall on No BL Agent0 Transgress Credits : For Transgress 0 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag0.tgr1 uncore io Stall on No BL Agent0 Transgress Credits : For Transgress 1 event=0xd4,umask=2 01 Stall on No BL Agent0 Transgress Credits : For Transgress 1 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag0.tgr2 uncore io Stall on No BL Agent0 Transgress Credits : For Transgress 2 event=0xd4,umask=4 01 Stall on No BL Agent0 Transgress Credits : For Transgress 2 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag0.tgr3 uncore io Stall on No BL Agent0 Transgress Credits : For Transgress 3 event=0xd4,umask=8 01 Stall on No BL Agent0 Transgress Credits : For Transgress 3 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag0.tgr4 uncore io Stall on No BL Agent0 Transgress Credits : For Transgress 4 event=0xd4,umask=0x10 01 Stall on No BL Agent0 Transgress Credits : For Transgress 4 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag0.tgr5 uncore io Stall on No BL Agent0 Transgress Credits : For Transgress 5 event=0xd4,umask=0x20 01 Stall on No BL Agent0 Transgress Credits : For Transgress 5 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag0.tgr6 uncore io Stall on No BL Agent0 Transgress Credits : For Transgress 6 event=0xd4,umask=0x40 01 Stall on No BL Agent0 Transgress Credits : For Transgress 6 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag0.tgr7 uncore io Stall on No BL Agent0 Transgress Credits : For Transgress 7 event=0xd4,umask=0x80 01 Stall on No BL Agent0 Transgress Credits : For Transgress 7 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag1.tgr0 uncore io Stall on No BL Agent1 Transgress Credits : For Transgress 0 event=0xd6,umask=1 01 Stall on No BL Agent1 Transgress Credits : For Transgress 0 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag1.tgr1 uncore io Stall on No BL Agent1 Transgress Credits : For Transgress 1 event=0xd6,umask=2 01 Stall on No BL Agent1 Transgress Credits : For Transgress 1 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag1.tgr2 uncore io Stall on No BL Agent1 Transgress Credits : For Transgress 2 event=0xd6,umask=4 01 Stall on No BL Agent1 Transgress Credits : For Transgress 2 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag1.tgr3 uncore io Stall on No BL Agent1 Transgress Credits : For Transgress 3 event=0xd6,umask=8 01 Stall on No BL Agent1 Transgress Credits : For Transgress 3 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag1.tgr4 uncore io Stall on No BL Agent1 Transgress Credits : For Transgress 4 event=0xd6,umask=0x10 01 Stall on No BL Agent1 Transgress Credits : For Transgress 4 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag1.tgr5 uncore io Stall on No BL Agent1 Transgress Credits : For Transgress 5 event=0xd6,umask=0x20 01 Stall on No BL Agent1 Transgress Credits : For Transgress 5 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag1.tgr6 uncore io Stall on No BL Agent1 Transgress Credits : For Transgress 6 event=0xd6,umask=0x40 01 Stall on No BL Agent1 Transgress Credits : For Transgress 6 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag1.tgr7 uncore io Stall on No BL Agent1 Transgress Credits : For Transgress 7 event=0xd6,umask=0x80 01 Stall on No BL Agent1 Transgress Credits : For Transgress 7 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall1_no_txr_horz_crd_ad_ag0.tgr10 uncore io Stall on No AD Agent0 Transgress Credits : For Transgress 10 event=0xd1,umask=4 01 Stall on No AD Agent0 Transgress Credits : For Transgress 10 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall1_no_txr_horz_crd_ad_ag0.tgr8 uncore io Stall on No AD Agent0 Transgress Credits : For Transgress 8 event=0xd1,umask=1 01 Stall on No AD Agent0 Transgress Credits : For Transgress 8 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall1_no_txr_horz_crd_ad_ag0.tgr9 uncore io Stall on No AD Agent0 Transgress Credits : For Transgress 9 event=0xd1,umask=2 01 Stall on No AD Agent0 Transgress Credits : For Transgress 9 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall1_no_txr_horz_crd_ad_ag1_1.tgr10 uncore io Stall on No AD Agent1 Transgress Credits : For Transgress 10 event=0xd3,umask=4 01 Stall on No AD Agent1 Transgress Credits : For Transgress 10 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall1_no_txr_horz_crd_ad_ag1_1.tgr8 uncore io Stall on No AD Agent1 Transgress Credits : For Transgress 8 event=0xd3,umask=1 01 Stall on No AD Agent1 Transgress Credits : For Transgress 8 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall1_no_txr_horz_crd_ad_ag1_1.tgr9 uncore io Stall on No AD Agent1 Transgress Credits : For Transgress 9 event=0xd3,umask=2 01 Stall on No AD Agent1 Transgress Credits : For Transgress 9 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall1_no_txr_horz_crd_bl_ag0_1.tgr10 uncore io Stall on No BL Agent0 Transgress Credits : For Transgress 10 event=0xd5,umask=4 01 Stall on No BL Agent0 Transgress Credits : For Transgress 10 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall1_no_txr_horz_crd_bl_ag0_1.tgr8 uncore io Stall on No BL Agent0 Transgress Credits : For Transgress 8 event=0xd5,umask=1 01 Stall on No BL Agent0 Transgress Credits : For Transgress 8 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall1_no_txr_horz_crd_bl_ag0_1.tgr9 uncore io Stall on No BL Agent0 Transgress Credits : For Transgress 9 event=0xd5,umask=2 01 Stall on No BL Agent0 Transgress Credits : For Transgress 9 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall1_no_txr_horz_crd_bl_ag1_1.tgr10 uncore io Stall on No BL Agent1 Transgress Credits : For Transgress 10 event=0xd7,umask=4 01 Stall on No BL Agent1 Transgress Credits : For Transgress 10 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall1_no_txr_horz_crd_bl_ag1_1.tgr8 uncore io Stall on No BL Agent1 Transgress Credits : For Transgress 8 event=0xd7,umask=1 01 Stall on No BL Agent1 Transgress Credits : For Transgress 8 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall1_no_txr_horz_crd_bl_ag1_1.tgr9 uncore io Stall on No BL Agent1 Transgress Credits : For Transgress 9 event=0xd7,umask=2 01 Stall on No BL Agent1 Transgress Credits : For Transgress 9 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_txc_cycles_full.ad_0 uncore io Egress (to CMS) Cycles Full event=0x25,umask=1 01 Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent unc_m2p_txc_cycles_full.ad_1 uncore io Egress (to CMS) Cycles Full event=0x25,umask=0x10 01 Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent unc_m2p_txc_cycles_full.ak_0 uncore io Egress (to CMS) Cycles Full event=0x25,umask=2 01 Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent unc_m2p_txc_cycles_full.ak_1 uncore io Egress (to CMS) Cycles Full event=0x25,umask=0x20 01 Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent unc_m2p_txc_cycles_full.bl_0 uncore io Egress (to CMS) Cycles Full event=0x25,umask=4 01 Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent unc_m2p_txc_cycles_full.bl_1 uncore io Egress (to CMS) Cycles Full event=0x25,umask=0x40 01 Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent unc_m2p_txc_cycles_ne.ad_0 uncore io Egress (to CMS) Cycles Not Empty event=0x23,umask=1 01 Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple egress buffers can be tracked at a given time using multiple counters unc_m2p_txc_cycles_ne.ad_1 uncore io Egress (to CMS) Cycles Not Empty event=0x23,umask=0x10 01 Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple egress buffers can be tracked at a given time using multiple counters unc_m2p_txc_cycles_ne.ak_0 uncore io Egress (to CMS) Cycles Not Empty event=0x23,umask=2 01 Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple egress buffers can be tracked at a given time using multiple counters unc_m2p_txc_cycles_ne.ak_1 uncore io Egress (to CMS) Cycles Not Empty event=0x23,umask=0x20 01 Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple egress buffers can be tracked at a given time using multiple counters unc_m2p_txc_cycles_ne.bl_0 uncore io Egress (to CMS) Cycles Not Empty event=0x23,umask=4 01 Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple egress buffers can be tracked at a given time using multiple counters unc_m2p_txc_cycles_ne.bl_1 uncore io Egress (to CMS) Cycles Not Empty event=0x23,umask=0x40 01 Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple egress buffers can be tracked at a given time using multiple counters unc_m2p_txc_inserts.ad_0 uncore io Egress (to CMS) Ingress event=0x24,umask=1 01 Egress (to CMS) Ingress : Counts the number of number of messages inserted into the the M2PCIe Egress queue. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy unc_m2p_txc_inserts.ad_1 uncore io Egress (to CMS) Ingress event=0x24,umask=0x10 01 Egress (to CMS) Ingress : Counts the number of number of messages inserted into the the M2PCIe Egress queue. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy unc_m2p_txc_inserts.ak_crd_0 uncore io Egress (to CMS) Ingress event=0x24,umask=8 01 Egress (to CMS) Ingress : Counts the number of number of messages inserted into the the M2PCIe Egress queue. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy unc_m2p_txc_inserts.ak_crd_1 uncore io Egress (to CMS) Ingress event=0x24,umask=0x80 01 Egress (to CMS) Ingress : Counts the number of number of messages inserted into the the M2PCIe Egress queue. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy unc_m2p_txc_inserts.bl_0 uncore io Egress (to CMS) Ingress event=0x24,umask=4 01 Egress (to CMS) Ingress : Counts the number of number of messages inserted into the the M2PCIe Egress queue. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy unc_m2p_txc_inserts.bl_1 uncore io Egress (to CMS) Ingress event=0x24,umask=0x40 01 Egress (to CMS) Ingress : Counts the number of number of messages inserted into the the M2PCIe Egress queue. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy unc_m2p_txr_horz_ads_used.ad_all uncore io CMS Horizontal ADS Used : AD - All event=0xa6,umask=0x11 01 CMS Horizontal ADS Used : AD - All : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_m2p_txr_horz_ads_used.ad_crd uncore io CMS Horizontal ADS Used : AD - Credited event=0xa6,umask=0x10 01 CMS Horizontal ADS Used : AD - Credited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2p_txr_horz_ads_used.ad_uncrd uncore io CMS Horizontal ADS Used : AD - Uncredited event=0xa6,umask=1 01 CMS Horizontal ADS Used : AD - Uncredited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2p_txr_horz_ads_used.bl_all uncore io CMS Horizontal ADS Used : BL - All event=0xa6,umask=0x44 01 CMS Horizontal ADS Used : BL - All : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_m2p_txr_horz_ads_used.bl_crd uncore io CMS Horizontal ADS Used : BL - Credited event=0xa6,umask=0x40 01 CMS Horizontal ADS Used : BL - Credited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2p_txr_horz_ads_used.bl_uncrd uncore io CMS Horizontal ADS Used : BL - Uncredited event=0xa6,umask=4 01 CMS Horizontal ADS Used : BL - Uncredited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2p_txr_horz_bypass.ad_all uncore io CMS Horizontal Bypass Used : AD - All event=0xa7,umask=0x11 01 CMS Horizontal Bypass Used : AD - All : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_m2p_txr_horz_bypass.ad_crd uncore io CMS Horizontal Bypass Used : AD - Credited event=0xa7,umask=0x10 01 CMS Horizontal Bypass Used : AD - Credited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2p_txr_horz_bypass.ad_uncrd uncore io CMS Horizontal Bypass Used : AD - Uncredited event=0xa7,umask=1 01 CMS Horizontal Bypass Used : AD - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2p_txr_horz_bypass.ak uncore io CMS Horizontal Bypass Used : AK event=0xa7,umask=2 01 CMS Horizontal Bypass Used : AK : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2p_txr_horz_bypass.akc_uncrd uncore io CMS Horizontal Bypass Used : AKC - Uncredited event=0xa7,umask=0x80 01 CMS Horizontal Bypass Used : AKC - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2p_txr_horz_bypass.bl_all uncore io CMS Horizontal Bypass Used : BL - All event=0xa7,umask=0x44 01 CMS Horizontal Bypass Used : BL - All : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_m2p_txr_horz_bypass.bl_crd uncore io CMS Horizontal Bypass Used : BL - Credited event=0xa7,umask=0x40 01 CMS Horizontal Bypass Used : BL - Credited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2p_txr_horz_bypass.bl_uncrd uncore io CMS Horizontal Bypass Used : BL - Uncredited event=0xa7,umask=4 01 CMS Horizontal Bypass Used : BL - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2p_txr_horz_bypass.iv uncore io CMS Horizontal Bypass Used : IV event=0xa7,umask=8 01 CMS Horizontal Bypass Used : IV : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2p_txr_horz_cycles_full.ad_all uncore io Cycles CMS Horizontal Egress Queue is Full : AD - All event=0xa2,umask=0x11 01 Cycles CMS Horizontal Egress Queue is Full : AD - All : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2p_txr_horz_cycles_full.ad_crd uncore io Cycles CMS Horizontal Egress Queue is Full : AD - Credited event=0xa2,umask=0x10 01 Cycles CMS Horizontal Egress Queue is Full : AD - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_full.ad_uncrd uncore io Cycles CMS Horizontal Egress Queue is Full : AD - Uncredited event=0xa2,umask=1 01 Cycles CMS Horizontal Egress Queue is Full : AD - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_full.ak uncore io Cycles CMS Horizontal Egress Queue is Full : AK event=0xa2,umask=2 01 Cycles CMS Horizontal Egress Queue is Full : AK : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_full.akc_uncrd uncore io Cycles CMS Horizontal Egress Queue is Full : AKC - Uncredited event=0xa2,umask=0x80 01 Cycles CMS Horizontal Egress Queue is Full : AKC - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_full.bl_all uncore io Cycles CMS Horizontal Egress Queue is Full : BL - All event=0xa2,umask=0x44 01 Cycles CMS Horizontal Egress Queue is Full : BL - All : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2p_txr_horz_cycles_full.bl_crd uncore io Cycles CMS Horizontal Egress Queue is Full : BL - Credited event=0xa2,umask=0x40 01 Cycles CMS Horizontal Egress Queue is Full : BL - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_full.bl_uncrd uncore io Cycles CMS Horizontal Egress Queue is Full : BL - Uncredited event=0xa2,umask=4 01 Cycles CMS Horizontal Egress Queue is Full : BL - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_full.iv uncore io Cycles CMS Horizontal Egress Queue is Full : IV event=0xa2,umask=8 01 Cycles CMS Horizontal Egress Queue is Full : IV : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_ne.ad_all uncore io Cycles CMS Horizontal Egress Queue is Not Empty : AD - All event=0xa3,umask=0x11 01 Cycles CMS Horizontal Egress Queue is Not Empty : AD - All : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2p_txr_horz_cycles_ne.ad_crd uncore io Cycles CMS Horizontal Egress Queue is Not Empty : AD - Credited event=0xa3,umask=0x10 01 Cycles CMS Horizontal Egress Queue is Not Empty : AD - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_ne.ad_uncrd uncore io Cycles CMS Horizontal Egress Queue is Not Empty : AD - Uncredited event=0xa3,umask=1 01 Cycles CMS Horizontal Egress Queue is Not Empty : AD - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_ne.ak uncore io Cycles CMS Horizontal Egress Queue is Not Empty : AK event=0xa3,umask=2 01 Cycles CMS Horizontal Egress Queue is Not Empty : AK : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_ne.akc_uncrd uncore io Cycles CMS Horizontal Egress Queue is Not Empty : AKC - Uncredited event=0xa3,umask=0x80 01 Cycles CMS Horizontal Egress Queue is Not Empty : AKC - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_ne.bl_all uncore io Cycles CMS Horizontal Egress Queue is Not Empty : BL - All event=0xa3,umask=0x44 01 Cycles CMS Horizontal Egress Queue is Not Empty : BL - All : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2p_txr_horz_cycles_ne.bl_crd uncore io Cycles CMS Horizontal Egress Queue is Not Empty : BL - Credited event=0xa3,umask=0x40 01 Cycles CMS Horizontal Egress Queue is Not Empty : BL - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_ne.bl_uncrd uncore io Cycles CMS Horizontal Egress Queue is Not Empty : BL - Uncredited event=0xa3,umask=4 01 Cycles CMS Horizontal Egress Queue is Not Empty : BL - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_ne.iv uncore io Cycles CMS Horizontal Egress Queue is Not Empty : IV event=0xa3,umask=8 01 Cycles CMS Horizontal Egress Queue is Not Empty : IV : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_inserts.ad_all uncore io CMS Horizontal Egress Inserts : AD - All event=0xa1,umask=0x11 01 CMS Horizontal Egress Inserts : AD - All : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2p_txr_horz_inserts.ad_crd uncore io CMS Horizontal Egress Inserts : AD - Credited event=0xa1,umask=0x10 01 CMS Horizontal Egress Inserts : AD - Credited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_inserts.ad_uncrd uncore io CMS Horizontal Egress Inserts : AD - Uncredited event=0xa1,umask=1 01 CMS Horizontal Egress Inserts : AD - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_inserts.ak uncore io CMS Horizontal Egress Inserts : AK event=0xa1,umask=2 01 CMS Horizontal Egress Inserts : AK : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_inserts.akc_uncrd uncore io CMS Horizontal Egress Inserts : AKC - Uncredited event=0xa1,umask=0x80 01 CMS Horizontal Egress Inserts : AKC - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_inserts.bl_all uncore io CMS Horizontal Egress Inserts : BL - All event=0xa1,umask=0x44 01 CMS Horizontal Egress Inserts : BL - All : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2p_txr_horz_inserts.bl_crd uncore io CMS Horizontal Egress Inserts : BL - Credited event=0xa1,umask=0x40 01 CMS Horizontal Egress Inserts : BL - Credited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_inserts.bl_uncrd uncore io CMS Horizontal Egress Inserts : BL - Uncredited event=0xa1,umask=4 01 CMS Horizontal Egress Inserts : BL - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_inserts.iv uncore io CMS Horizontal Egress Inserts : IV event=0xa1,umask=8 01 CMS Horizontal Egress Inserts : IV : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_nack.ad_all uncore io CMS Horizontal Egress NACKs : AD - All event=0xa4,umask=0x11 01 CMS Horizontal Egress NACKs : AD - All : Counts number of Egress packets NACK'ed on to the Horizontal Ring : All == Credited + Uncredited unc_m2p_txr_horz_nack.ad_crd uncore io CMS Horizontal Egress NACKs : AD - Credited event=0xa4,umask=0x10 01 CMS Horizontal Egress NACKs : AD - Credited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2p_txr_horz_nack.ad_uncrd uncore io CMS Horizontal Egress NACKs : AD - Uncredited event=0xa4,umask=1 01 CMS Horizontal Egress NACKs : AD - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2p_txr_horz_nack.ak uncore io CMS Horizontal Egress NACKs : AK event=0xa4,umask=2 01 CMS Horizontal Egress NACKs : AK : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2p_txr_horz_nack.akc_uncrd uncore io CMS Horizontal Egress NACKs : AKC - Uncredited event=0xa4,umask=0x80 01 CMS Horizontal Egress NACKs : AKC - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2p_txr_horz_nack.bl_all uncore io CMS Horizontal Egress NACKs : BL - All event=0xa4,umask=0x44 01 CMS Horizontal Egress NACKs : BL - All : Counts number of Egress packets NACK'ed on to the Horizontal Ring : All == Credited + Uncredited unc_m2p_txr_horz_nack.bl_crd uncore io CMS Horizontal Egress NACKs : BL - Credited event=0xa4,umask=0x40 01 CMS Horizontal Egress NACKs : BL - Credited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2p_txr_horz_nack.bl_uncrd uncore io CMS Horizontal Egress NACKs : BL - Uncredited event=0xa4,umask=4 01 CMS Horizontal Egress NACKs : BL - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2p_txr_horz_nack.iv uncore io CMS Horizontal Egress NACKs : IV event=0xa4,umask=8 01 CMS Horizontal Egress NACKs : IV : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2p_txr_horz_occupancy.ad_all uncore io CMS Horizontal Egress Occupancy : AD - All event=0xa0,umask=0x11 01 CMS Horizontal Egress Occupancy : AD - All : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2p_txr_horz_occupancy.ad_crd uncore io CMS Horizontal Egress Occupancy : AD - Credited event=0xa0,umask=0x10 01 CMS Horizontal Egress Occupancy : AD - Credited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_occupancy.ad_uncrd uncore io CMS Horizontal Egress Occupancy : AD - Uncredited event=0xa0,umask=1 01 CMS Horizontal Egress Occupancy : AD - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_occupancy.ak uncore io CMS Horizontal Egress Occupancy : AK event=0xa0,umask=2 01 CMS Horizontal Egress Occupancy : AK : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_occupancy.akc_uncrd uncore io CMS Horizontal Egress Occupancy : AKC - Uncredited event=0xa0,umask=0x80 01 CMS Horizontal Egress Occupancy : AKC - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_occupancy.bl_all uncore io CMS Horizontal Egress Occupancy : BL - All event=0xa0,umask=0x44 01 CMS Horizontal Egress Occupancy : BL - All : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2p_txr_horz_occupancy.bl_crd uncore io CMS Horizontal Egress Occupancy : BL - Credited event=0xa0,umask=0x40 01 CMS Horizontal Egress Occupancy : BL - Credited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_occupancy.bl_uncrd uncore io CMS Horizontal Egress Occupancy : BL - Uncredited event=0xa0,umask=4 01 CMS Horizontal Egress Occupancy : BL - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_occupancy.iv uncore io CMS Horizontal Egress Occupancy : IV event=0xa0,umask=8 01 CMS Horizontal Egress Occupancy : IV : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_starved.ad_all uncore io CMS Horizontal Egress Injection Starvation : AD - All event=0xa5,umask=1 01 CMS Horizontal Egress Injection Starvation : AD - All : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time. : All == Credited + Uncredited unc_m2p_txr_horz_starved.ad_uncrd uncore io CMS Horizontal Egress Injection Starvation : AD - Uncredited event=0xa5,umask=1 01 CMS Horizontal Egress Injection Starvation : AD - Uncredited : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2p_txr_horz_starved.ak uncore io CMS Horizontal Egress Injection Starvation : AK event=0xa5,umask=2 01 CMS Horizontal Egress Injection Starvation : AK : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2p_txr_horz_starved.akc_uncrd uncore io CMS Horizontal Egress Injection Starvation : AKC - Uncredited event=0xa5,umask=0x80 01 CMS Horizontal Egress Injection Starvation : AKC - Uncredited : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2p_txr_horz_starved.bl_all uncore io CMS Horizontal Egress Injection Starvation : BL - All event=0xa5,umask=4 01 CMS Horizontal Egress Injection Starvation : BL - All : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time. : All == Credited + Uncredited unc_m2p_txr_horz_starved.bl_uncrd uncore io CMS Horizontal Egress Injection Starvation : BL - Uncredited event=0xa5,umask=4 01 CMS Horizontal Egress Injection Starvation : BL - Uncredited : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2p_txr_horz_starved.iv uncore io CMS Horizontal Egress Injection Starvation : IV event=0xa5,umask=8 01 CMS Horizontal Egress Injection Starvation : IV : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2p_txr_vert_ads_used.ad_ag0 uncore io CMS Vertical ADS Used : AD - Agent 0 event=0x9c,umask=1 01 CMS Vertical ADS Used : AD - Agent 0 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2p_txr_vert_ads_used.ad_ag1 uncore io CMS Vertical ADS Used : AD - Agent 1 event=0x9c,umask=0x10 01 CMS Vertical ADS Used : AD - Agent 1 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2p_txr_vert_ads_used.bl_ag0 uncore io CMS Vertical ADS Used : BL - Agent 0 event=0x9c,umask=4 01 CMS Vertical ADS Used : BL - Agent 0 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2p_txr_vert_ads_used.bl_ag1 uncore io CMS Vertical ADS Used : BL - Agent 1 event=0x9c,umask=0x40 01 CMS Vertical ADS Used : BL - Agent 1 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2p_txr_vert_bypass.ad_ag0 uncore io CMS Vertical ADS Used : AD - Agent 0 event=0x9d,umask=1 01 CMS Vertical ADS Used : AD - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2p_txr_vert_bypass.ad_ag1 uncore io CMS Vertical ADS Used : AD - Agent 1 event=0x9d,umask=0x10 01 CMS Vertical ADS Used : AD - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2p_txr_vert_bypass.ak_ag0 uncore io CMS Vertical ADS Used : AK - Agent 0 event=0x9d,umask=2 01 CMS Vertical ADS Used : AK - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2p_txr_vert_bypass.ak_ag1 uncore io CMS Vertical ADS Used : AK - Agent 1 event=0x9d,umask=0x20 01 CMS Vertical ADS Used : AK - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2p_txr_vert_bypass.bl_ag0 uncore io CMS Vertical ADS Used : BL - Agent 0 event=0x9d,umask=4 01 CMS Vertical ADS Used : BL - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2p_txr_vert_bypass.bl_ag1 uncore io CMS Vertical ADS Used : BL - Agent 1 event=0x9d,umask=0x40 01 CMS Vertical ADS Used : BL - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2p_txr_vert_bypass.iv_ag1 uncore io CMS Vertical ADS Used : IV - Agent 1 event=0x9d,umask=8 01 CMS Vertical ADS Used : IV - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2p_txr_vert_bypass_1.akc_ag0 uncore io CMS Vertical ADS Used : AKC - Agent 0 event=0x9e,umask=1 01 CMS Vertical ADS Used : AKC - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2p_txr_vert_bypass_1.akc_ag1 uncore io CMS Vertical ADS Used : AKC - Agent 1 event=0x9e,umask=2 01 CMS Vertical ADS Used : AKC - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2p_txr_vert_cycles_full0.ad_ag0 uncore io Cycles CMS Vertical Egress Queue Is Full : AD - Agent 0 event=0x94,umask=1 01 Cycles CMS Vertical Egress Queue Is Full : AD - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2p_txr_vert_cycles_full0.ad_ag1 uncore io Cycles CMS Vertical Egress Queue Is Full : AD - Agent 1 event=0x94,umask=0x10 01 Cycles CMS Vertical Egress Queue Is Full : AD - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m2p_txr_vert_cycles_full0.ak_ag0 uncore io Cycles CMS Vertical Egress Queue Is Full : AK - Agent 0 event=0x94,umask=2 01 Cycles CMS Vertical Egress Queue Is Full : AK - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2p_txr_vert_cycles_full0.ak_ag1 uncore io Cycles CMS Vertical Egress Queue Is Full : AK - Agent 1 event=0x94,umask=0x20 01 Cycles CMS Vertical Egress Queue Is Full : AK - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_m2p_txr_vert_cycles_full0.bl_ag0 uncore io Cycles CMS Vertical Egress Queue Is Full : BL - Agent 0 event=0x94,umask=4 01 Cycles CMS Vertical Egress Queue Is Full : BL - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m2p_txr_vert_cycles_full0.bl_ag1 uncore io Cycles CMS Vertical Egress Queue Is Full : BL - Agent 1 event=0x94,umask=0x40 01 Cycles CMS Vertical Egress Queue Is Full : BL - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m2p_txr_vert_cycles_full0.iv_ag0 uncore io Cycles CMS Vertical Egress Queue Is Full : IV - Agent 0 event=0x94,umask=8 01 Cycles CMS Vertical Egress Queue Is Full : IV - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m2p_txr_vert_cycles_full1.akc_ag0 uncore io Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 0 event=0x95,umask=1 01 Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2p_txr_vert_cycles_full1.akc_ag1 uncore io Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 1 event=0x95,umask=2 01 Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2p_txr_vert_cycles_ne0.ad_ag0 uncore io Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 0 event=0x96,umask=1 01 Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2p_txr_vert_cycles_ne0.ad_ag1 uncore io Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 1 event=0x96,umask=0x10 01 Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m2p_txr_vert_cycles_ne0.ak_ag0 uncore io Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 0 event=0x96,umask=2 01 Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2p_txr_vert_cycles_ne0.ak_ag1 uncore io Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 1 event=0x96,umask=0x20 01 Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_m2p_txr_vert_cycles_ne0.bl_ag0 uncore io Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 0 event=0x96,umask=4 01 Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m2p_txr_vert_cycles_ne0.bl_ag1 uncore io Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 1 event=0x96,umask=0x40 01 Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m2p_txr_vert_cycles_ne0.iv_ag0 uncore io Cycles CMS Vertical Egress Queue Is Not Empty : IV - Agent 0 event=0x96,umask=8 01 Cycles CMS Vertical Egress Queue Is Not Empty : IV - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m2p_txr_vert_cycles_ne1.akc_ag0 uncore io Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 0 event=0x97,umask=1 01 Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2p_txr_vert_cycles_ne1.akc_ag1 uncore io Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 1 event=0x97,umask=2 01 Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2p_txr_vert_inserts0.ad_ag0 uncore io CMS Vert Egress Allocations : AD - Agent 0 event=0x92,umask=1 01 CMS Vert Egress Allocations : AD - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2p_txr_vert_inserts0.ad_ag1 uncore io CMS Vert Egress Allocations : AD - Agent 1 event=0x92,umask=0x10 01 CMS Vert Egress Allocations : AD - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m2p_txr_vert_inserts0.ak_ag0 uncore io CMS Vert Egress Allocations : AK - Agent 0 event=0x92,umask=2 01 CMS Vert Egress Allocations : AK - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2p_txr_vert_inserts0.ak_ag1 uncore io CMS Vert Egress Allocations : AK - Agent 1 event=0x92,umask=0x20 01 CMS Vert Egress Allocations : AK - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_m2p_txr_vert_inserts0.bl_ag0 uncore io CMS Vert Egress Allocations : BL - Agent 0 event=0x92,umask=4 01 CMS Vert Egress Allocations : BL - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m2p_txr_vert_inserts0.bl_ag1 uncore io CMS Vert Egress Allocations : BL - Agent 1 event=0x92,umask=0x40 01 CMS Vert Egress Allocations : BL - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m2p_txr_vert_inserts0.iv_ag0 uncore io CMS Vert Egress Allocations : IV - Agent 0 event=0x92,umask=8 01 CMS Vert Egress Allocations : IV - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m2p_txr_vert_inserts1.akc_ag0 uncore io CMS Vert Egress Allocations : AKC - Agent 0 event=0x93,umask=1 01 CMS Vert Egress Allocations : AKC - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2p_txr_vert_inserts1.akc_ag1 uncore io CMS Vert Egress Allocations : AKC - Agent 1 event=0x93,umask=2 01 CMS Vert Egress Allocations : AKC - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2p_txr_vert_nack0.ad_ag0 uncore io CMS Vertical Egress NACKs : AD - Agent 0 event=0x98,umask=1 01 CMS Vertical Egress NACKs : AD - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2p_txr_vert_nack0.ad_ag1 uncore io CMS Vertical Egress NACKs : AD - Agent 1 event=0x98,umask=0x10 01 CMS Vertical Egress NACKs : AD - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2p_txr_vert_nack0.ak_ag0 uncore io CMS Vertical Egress NACKs : AK - Agent 0 event=0x98,umask=2 01 CMS Vertical Egress NACKs : AK - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2p_txr_vert_nack0.ak_ag1 uncore io CMS Vertical Egress NACKs : AK - Agent 1 event=0x98,umask=0x20 01 CMS Vertical Egress NACKs : AK - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2p_txr_vert_nack0.bl_ag0 uncore io CMS Vertical Egress NACKs : BL - Agent 0 event=0x98,umask=4 01 CMS Vertical Egress NACKs : BL - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2p_txr_vert_nack0.bl_ag1 uncore io CMS Vertical Egress NACKs : BL - Agent 1 event=0x98,umask=0x40 01 CMS Vertical Egress NACKs : BL - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2p_txr_vert_nack0.iv_ag0 uncore io CMS Vertical Egress NACKs : IV event=0x98,umask=8 01 CMS Vertical Egress NACKs : IV : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2p_txr_vert_nack1.akc_ag0 uncore io CMS Vertical Egress NACKs : AKC - Agent 0 event=0x99,umask=1 01 CMS Vertical Egress NACKs : AKC - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2p_txr_vert_nack1.akc_ag1 uncore io CMS Vertical Egress NACKs : AKC - Agent 1 event=0x99,umask=2 01 CMS Vertical Egress NACKs : AKC - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2p_txr_vert_occupancy0.ad_ag0 uncore io CMS Vert Egress Occupancy : AD - Agent 0 event=0x90,umask=1 01 CMS Vert Egress Occupancy : AD - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2p_txr_vert_occupancy0.ad_ag1 uncore io CMS Vert Egress Occupancy : AD - Agent 1 event=0x90,umask=0x10 01 CMS Vert Egress Occupancy : AD - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m2p_txr_vert_occupancy0.ak_ag0 uncore io CMS Vert Egress Occupancy : AK - Agent 0 event=0x90,umask=2 01 CMS Vert Egress Occupancy : AK - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2p_txr_vert_occupancy0.ak_ag1 uncore io CMS Vert Egress Occupancy : AK - Agent 1 event=0x90,umask=0x20 01 CMS Vert Egress Occupancy : AK - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_m2p_txr_vert_occupancy0.bl_ag0 uncore io CMS Vert Egress Occupancy : BL - Agent 0 event=0x90,umask=4 01 CMS Vert Egress Occupancy : BL - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m2p_txr_vert_occupancy0.bl_ag1 uncore io CMS Vert Egress Occupancy : BL - Agent 1 event=0x90,umask=0x40 01 CMS Vert Egress Occupancy : BL - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m2p_txr_vert_occupancy0.iv_ag0 uncore io CMS Vert Egress Occupancy : IV - Agent 0 event=0x90,umask=8 01 CMS Vert Egress Occupancy : IV - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m2p_txr_vert_occupancy1.akc_ag0 uncore io CMS Vert Egress Occupancy : AKC - Agent 0 event=0x91,umask=1 01 CMS Vert Egress Occupancy : AKC - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2p_txr_vert_occupancy1.akc_ag1 uncore io CMS Vert Egress Occupancy : AKC - Agent 1 event=0x91,umask=2 01 CMS Vert Egress Occupancy : AKC - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2p_txr_vert_starved0.ad_ag0 uncore io CMS Vertical Egress Injection Starvation : AD - Agent 0 event=0x9a,umask=1 01 CMS Vertical Egress Injection Starvation : AD - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2p_txr_vert_starved0.ad_ag1 uncore io CMS Vertical Egress Injection Starvation : AD - Agent 1 event=0x9a,umask=0x10 01 CMS Vertical Egress Injection Starvation : AD - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2p_txr_vert_starved0.ak_ag0 uncore io CMS Vertical Egress Injection Starvation : AK - Agent 0 event=0x9a,umask=2 01 CMS Vertical Egress Injection Starvation : AK - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2p_txr_vert_starved0.ak_ag1 uncore io CMS Vertical Egress Injection Starvation : AK - Agent 1 event=0x9a,umask=0x20 01 CMS Vertical Egress Injection Starvation : AK - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2p_txr_vert_starved0.bl_ag0 uncore io CMS Vertical Egress Injection Starvation : BL - Agent 0 event=0x9a,umask=4 01 CMS Vertical Egress Injection Starvation : BL - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2p_txr_vert_starved0.bl_ag1 uncore io CMS Vertical Egress Injection Starvation : BL - Agent 1 event=0x9a,umask=0x40 01 CMS Vertical Egress Injection Starvation : BL - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2p_txr_vert_starved0.iv_ag0 uncore io CMS Vertical Egress Injection Starvation : IV event=0x9a,umask=8 01 CMS Vertical Egress Injection Starvation : IV : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2p_txr_vert_starved1.akc_ag0 uncore io CMS Vertical Egress Injection Starvation : AKC - Agent 0 event=0x9b,umask=1 01 CMS Vertical Egress Injection Starvation : AKC - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2p_txr_vert_starved1.akc_ag1 uncore io CMS Vertical Egress Injection Starvation : AKC - Agent 1 event=0x9b,umask=2 01 CMS Vertical Egress Injection Starvation : AKC - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2p_txr_vert_starved1.tgc uncore io CMS Vertical Egress Injection Starvation : AKC - Agent 0 event=0x9b,umask=4 01 CMS Vertical Egress Injection Starvation : AKC - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2p_vert_ring_ad_in_use.dn_even uncore io Vertical AD Ring In Use : Down and Even event=0xb0,umask=4 01 Vertical AD Ring In Use : Down and Even : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_ad_in_use.dn_odd uncore io Vertical AD Ring In Use : Down and Odd event=0xb0,umask=8 01 Vertical AD Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_ad_in_use.up_even uncore io Vertical AD Ring In Use : Up and Even event=0xb0,umask=1 01 Vertical AD Ring In Use : Up and Even : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_ad_in_use.up_odd uncore io Vertical AD Ring In Use : Up and Odd event=0xb0,umask=2 01 Vertical AD Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_akc_in_use.dn_even uncore io Vertical AKC Ring In Use : Down and Even event=0xb4,umask=4 01 Vertical AKC Ring In Use : Down and Even : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_akc_in_use.dn_odd uncore io Vertical AKC Ring In Use : Down and Odd event=0xb4,umask=8 01 Vertical AKC Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_akc_in_use.up_even uncore io Vertical AKC Ring In Use : Up and Even event=0xb4,umask=1 01 Vertical AKC Ring In Use : Up and Even : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_akc_in_use.up_odd uncore io Vertical AKC Ring In Use : Up and Odd event=0xb4,umask=2 01 Vertical AKC Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_ak_in_use.dn_even uncore io Vertical AK Ring In Use : Down and Even event=0xb1,umask=4 01 Vertical AK Ring In Use : Down and Even : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_ak_in_use.dn_odd uncore io Vertical AK Ring In Use : Down and Odd event=0xb1,umask=8 01 Vertical AK Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_ak_in_use.up_even uncore io Vertical AK Ring In Use : Up and Even event=0xb1,umask=1 01 Vertical AK Ring In Use : Up and Even : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_ak_in_use.up_odd uncore io Vertical AK Ring In Use : Up and Odd event=0xb1,umask=2 01 Vertical AK Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_bl_in_use.dn_even uncore io Vertical BL Ring in Use : Down and Even event=0xb2,umask=4 01 Vertical BL Ring in Use : Down and Even : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_bl_in_use.dn_odd uncore io Vertical BL Ring in Use : Down and Odd event=0xb2,umask=8 01 Vertical BL Ring in Use : Down and Odd : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_bl_in_use.up_even uncore io Vertical BL Ring in Use : Up and Even event=0xb2,umask=1 01 Vertical BL Ring in Use : Up and Even : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_bl_in_use.up_odd uncore io Vertical BL Ring in Use : Up and Odd event=0xb2,umask=2 01 Vertical BL Ring in Use : Up and Odd : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_iv_in_use.dn uncore io Vertical IV Ring in Use : Down event=0xb3,umask=4 01 Vertical IV Ring in Use : Down : Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m2p_vert_ring_iv_in_use.up uncore io Vertical IV Ring in Use : Up event=0xb3,umask=1 01 Vertical IV Ring in Use : Up : Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m2p_vert_ring_tgc_in_use.dn_even uncore io Vertical TGC Ring In Use : Down and Even event=0xb5,umask=4 01 Vertical TGC Ring In Use : Down and Even : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_tgc_in_use.dn_odd uncore io Vertical TGC Ring In Use : Down and Odd event=0xb5,umask=8 01 Vertical TGC Ring In Use : Down and Odd : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_tgc_in_use.up_even uncore io Vertical TGC Ring In Use : Up and Even event=0xb5,umask=1 01 Vertical TGC Ring In Use : Up and Even : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_tgc_in_use.up_odd uncore io Vertical TGC Ring In Use : Up and Odd event=0xb5,umask=2 01 Vertical TGC Ring In Use : Up and Odd : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m_act_count.all uncore memory DRAM Activate Count : All Activates event=1,umask=0xb 01 DRAM Activate Count : All Activates : Counts the number of DRAM Activate commands sent on this channel. Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_m_act_count.byp uncore memory DRAM Activate Count : Activate due to Bypass event=1,umask=8 01 DRAM Activate Count : Activate due to Bypass : Counts the number of DRAM Activate commands sent on this channel. Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_m_cas_count.all uncore memory All DRAM CAS commands issued event=4,umask=0x3f 01 Counts the total number of DRAM CAS commands issued on this channel unc_m_cas_count.rd uncore memory All DRAM read CAS commands issued (including underfills) event=4,umask=0xf 01 Counts the total number of DRAM Read CAS commands, w/ and w/o auto-pre, issued on this channel. This includes underfills unc_m_cas_count.rd_pre_reg uncore memory DRAM RD_CAS and WR_CAS Commands. : DRAM RD_CAS commands w/auto-pre event=4,umask=2 01 DRAM RD_CAS and WR_CAS Commands. : DRAM RD_CAS commands w/auto-pre : DRAM RD_CAS and WR_CAS Commands : Counts the total number or DRAM Read CAS commands issued on this channel. This includes both regular RD CAS commands as well as those with explicit Precharge. AutoPre is only used in systems that are using closed page policy. We do not filter based on major mode, as RD_CAS is not issued during WMM (with the exception of underfills) unc_m_cas_count.rd_pre_underfill uncore memory DRAM RD_CAS and WR_CAS Commands event=4,umask=8 01 DRAM RD_CAS and WR_CAS Commands. : DRAM RD_CAS and WR_CAS Commands unc_m_cas_count.rd_reg uncore memory All DRAM read CAS commands issued (does not include underfills) event=4,umask=1 01 Counts the total number of DRAM Read CAS commands issued on this channel. This includes both regular RD CAS commands as well as those with implicit Precharge. We do not filter based on major mode, as RD_CAS is not issued during WMM (with the exception of underfills) unc_m_cas_count.rd_underfill uncore memory DRAM underfill read CAS commands issued event=4,umask=4 01 Counts the total of DRAM Read CAS commands issued due to an underfill unc_m_cas_count.wr uncore memory All DRAM write CAS commands issued event=4,umask=0x30 01 Counts the total number of DRAM Write CAS commands issued, w/ and w/o auto-pre, on this channel unc_m_cas_count.wr_nonpre uncore memory DRAM RD_CAS and WR_CAS Commands. : DRAM WR_CAS commands w/o auto-pre event=4,umask=0x10 01 DRAM RD_CAS and WR_CAS Commands. : DRAM WR_CAS commands w/o auto-pre : DRAM RD_CAS and WR_CAS Commands unc_m_cas_count.wr_pre uncore memory DRAM RD_CAS and WR_CAS Commands. : DRAM WR_CAS commands w/ auto-pre event=4,umask=0x20 01 DRAM RD_CAS and WR_CAS Commands. : DRAM WR_CAS commands w/ auto-pre : DRAM RD_CAS and WR_CAS Commands unc_m_clockticks_freerun uncore memory Free running counter that increments for the Memory Controller event=0xff,umask=0x10 01 unc_m_dram_pre_all uncore memory DRAM Precharge All Commands event=0x44 01 DRAM Precharge All Commands : Counts the number of times that the precharge all command was sent unc_m_dram_refresh.high uncore memory Number of DRAM Refreshes Issued event=0x45,umask=4 01 Number of DRAM Refreshes Issued : Counts the number of refreshes issued unc_m_dram_refresh.opportunistic uncore memory Number of DRAM Refreshes Issued event=0x45,umask=1 01 Number of DRAM Refreshes Issued : Counts the number of refreshes issued unc_m_dram_refresh.panic uncore memory Number of DRAM Refreshes Issued event=0x45,umask=2 01 Number of DRAM Refreshes Issued : Counts the number of refreshes issued unc_m_hclockticks uncore memory Half clockticks for IMC event=0xff 01 unc_m_parity_errors uncore memory UNC_M_PARITY_ERRORS event=0x2c 01 unc_m_pcls.rd uncore memory UNC_M_PCLS.RD event=0xa0,umask=1 01 unc_m_pcls.total uncore memory UNC_M_PCLS.TOTAL event=0xa0,umask=4 01 unc_m_pcls.wr uncore memory UNC_M_PCLS.WR event=0xa0,umask=2 01 unc_m_pmm_cmd1.all uncore memory PMM Commands : All event=0xea,umask=1 01 PMM Commands : All : Counts all commands issued to PMM unc_m_pmm_cmd1.misc uncore memory PMM Commands : Misc Commands (error, flow ACKs) event=0xea,umask=0x80 01 unc_m_pmm_cmd1.misc_gnt uncore memory PMM Commands : Misc GNTs event=0xea,umask=0x40 01 unc_m_pmm_cmd1.rd uncore memory PMM Commands : Reads - RPQ event=0xea,umask=2 01 PMM Commands : Reads - RPQ : Counts read requests issued to the PMM RPQ unc_m_pmm_cmd1.rpq_gnts uncore memory PMM Commands : RPQ GNTs event=0xea,umask=0x10 01 unc_m_pmm_cmd1.ufill_rd uncore memory PMM Commands : Underfill reads event=0xea,umask=8 01 PMM Commands : Underfill reads : Counts underfill read commands, due to a partial write, issued to PMM unc_m_pmm_cmd1.wpq_gnts uncore memory PMM Commands : Underfill GNTs event=0xea,umask=0x20 01 unc_m_pmm_cmd1.wr uncore memory PMM Commands : Writes event=0xea,umask=4 01 PMM Commands : Writes : Counts write commands issued to PMM unc_m_pmm_cmd2.nodata_exp uncore memory PMM Commands - Part 2 : Expected No data packet (ERID matched NDP encoding) event=0xeb,umask=2 01 unc_m_pmm_cmd2.nodata_unexp uncore memory PMM Commands - Part 2 : Unexpected No data packet (ERID matched a Read, but data was a NDP) event=0xeb,umask=4 01 unc_m_pmm_cmd2.opp_rd uncore memory PMM Commands - Part 2 : Opportunistic Reads event=0xeb,umask=1 01 unc_m_pmm_cmd2.pmm_ecc_error uncore memory PMM Commands - Part 2 : ECC Errors event=0xeb,umask=0x20 01 unc_m_pmm_cmd2.pmm_erid_error uncore memory PMM Commands - Part 2 : ERID detectable parity error event=0xeb,umask=0x40 01 unc_m_pmm_cmd2.pmm_erid_starved uncore memory PMM Commands - Part 2 event=0xeb,umask=0x80 01 unc_m_pmm_cmd2.reqs_slot0 uncore memory PMM Commands - Part 2 : Read Requests - Slot 0 event=0xeb,umask=8 01 unc_m_pmm_cmd2.reqs_slot1 uncore memory PMM Commands - Part 2 : Read Requests - Slot 1 event=0xeb,umask=0x10 01 unc_m_pmm_rpq_inserts uncore memory PMM Read Queue Inserts event=0xe3 01 PMM Read Queue Inserts : Counts number of read requests allocated in the PMM Read Pending Queue. This includes both ISOCH and non-ISOCH requests unc_m_pmm_rpq_occupancy.all uncore memory PMM Read Pending Queue Occupancy event=0xe0,umask=1 01 PMM Read Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Read Pending Queue unc_m_pmm_rpq_occupancy.gnt_wait uncore memory PMM Read Pending Queue Occupancy event=0xe0,umask=4 01 PMM Read Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Read Pending Queue unc_m_pmm_rpq_occupancy.no_gnt uncore memory PMM Read Pending Queue Occupancy event=0xe0,umask=2 01 PMM Read Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Read Pending Queue unc_m_pmm_wpq_flush uncore memory UNC_M_PMM_WPQ_FLUSH event=0xe8 01 unc_m_pmm_wpq_flush_cyc uncore memory UNC_M_PMM_WPQ_FLUSH_CYC event=0xe9 01 unc_m_pmm_wpq_inserts uncore memory PMM Write Queue Inserts event=0xe7 01 PMM Write Queue Inserts : Counts number of write requests allocated in the PMM Write Pending Queue unc_m_pmm_wpq_occupancy.all uncore memory PMM Write Pending Queue Occupancy event=0xe4,umask=1 01 PMM Write Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Write Pending Queue unc_m_pmm_wpq_occupancy.cas uncore memory PMM Write Pending Queue Occupancy event=0xe4,umask=2 01 PMM Write Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Write Pending Queue unc_m_pmm_wpq_occupancy.pwr uncore memory PMM Write Pending Queue Occupancy event=0xe4,umask=4 01 PMM Write Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Write Pending Queue unc_m_power_throttle_cycles.slot0 uncore memory Throttle Cycles for Rank 0 event=0x46,umask=1 01 Throttle Cycles for Rank 0 : Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1. : Thermal throttling is performed per DIMM. We support 3 DIMMs per channel. This ID allows us to filter by ID unc_m_power_throttle_cycles.slot1 uncore memory Throttle Cycles for Rank 0 event=0x46,umask=2 01 Throttle Cycles for Rank 0 : Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1 unc_m_pre_count.all uncore memory DRAM Precharge commands event=2,umask=0x1c 01 DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.page_miss uncore memory DRAM Precharge commands. : Precharge due to page miss event=2,umask=0xc 01 DRAM Precharge commands. : Precharge due to page miss : Counts the number of DRAM Precharge commands sent on this channel. : Pages Misses are due to precharges from bank scheduler (rd/wr requests) unc_m_pre_count.pgt uncore memory DRAM Precharge commands. : Precharge due to page table event=2,umask=0x10 01 DRAM Precharge commands. : Precharge due to page table : Counts the number of DRAM Precharge commands sent on this channel. : Precharges from Page Table unc_m_pre_count.rd uncore memory DRAM Precharge commands. : Precharge due to read event=2,umask=4 01 DRAM Precharge commands. : Precharge due to read : Counts the number of DRAM Precharge commands sent on this channel. : Precharge from read bank scheduler unc_m_pre_count.wr uncore memory DRAM Precharge commands. : Precharge due to write event=2,umask=8 01 DRAM Precharge commands. : Precharge due to write : Counts the number of DRAM Precharge commands sent on this channel. : Precharge from write bank scheduler unc_m_rdb_full uncore memory Read Data Buffer Full event=0x19 01 unc_m_rdb_inserts uncore memory Read Data Buffer Inserts event=0x17 01 unc_m_rdb_not_empty uncore memory Read Data Buffer Not Empty event=0x18 01 unc_m_rdb_occupancy uncore memory Read Data Buffer Occupancy event=0x1a 01 unc_m_rpq_cycles_full_pch0 uncore memory Read Pending Queue Full Cycles event=0x12 01 Read Pending Queue Full Cycles : Counts the number of cycles when the Read Pending Queue is full. When the RPQ is full, the HA will not be able to issue any additional read requests into the iMC. This count should be similar count in the HA which tracks the number of cycles that the HA has no RPQ credits, just somewhat smaller to account for the credit return overhead. We generally do not expect to see RPQ become full except for potentially during Write Major Mode or while running with slow DRAM. This event only tracks non-ISOC queue entries unc_m_rpq_cycles_full_pch1 uncore memory Read Pending Queue Full Cycles event=0x15 01 Read Pending Queue Full Cycles : Counts the number of cycles when the Read Pending Queue is full. When the RPQ is full, the HA will not be able to issue any additional read requests into the iMC. This count should be similar count in the HA which tracks the number of cycles that the HA has no RPQ credits, just somewhat smaller to account for the credit return overhead. We generally do not expect to see RPQ become full except for potentially during Write Major Mode or while running with slow DRAM. This event only tracks non-ISOC queue entries unc_m_rpq_cycles_ne.pch0 uncore memory Read Pending Queue Not Empty event=0x11,umask=1 01 Read Pending Queue Not Empty : Counts the number of cycles that the Read Pending Queue is not empty. This can then be used to calculate the average occupancy (in conjunction with the Read Pending Queue Occupancy count). The RPQ is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory. This filter is to be used in conjunction with the occupancy filter so that one can correctly track the average occupancies for schedulable entries and scheduled requests unc_m_rpq_cycles_ne.pch1 uncore memory Read Pending Queue Not Empty event=0x11,umask=2 01 Read Pending Queue Not Empty : Counts the number of cycles that the Read Pending Queue is not empty. This can then be used to calculate the average occupancy (in conjunction with the Read Pending Queue Occupancy count). The RPQ is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory. This filter is to be used in conjunction with the occupancy filter so that one can correctly track the average occupancies for schedulable entries and scheduled requests unc_m_sb_accesses.accepts uncore memory Scoreboard Accesses : Scoreboard Accesses Accepted event=0xd2,umask=5 01 unc_m_sb_accesses.fmrd_cmps uncore memory This event is deprecated event=0xd2,umask=0x40 11 unc_m_sb_accesses.fmwr_cmps uncore memory This event is deprecated event=0xd2,umask=0x80 11 unc_m_sb_accesses.nmrd_cmps uncore memory This event is deprecated event=0xd2,umask=0x10 11 unc_m_sb_accesses.nmwr_cmps uncore memory This event is deprecated event=0xd2,umask=0x20 11 unc_m_sb_accesses.rejects uncore memory Scoreboard Accesses : Scoreboard Accesses Rejected event=0xd2,umask=0xa 01 unc_m_sb_canary.fmrd_starved uncore memory This event is deprecated. Refer to new event UNC_M_SB_CANARY.FM_RD_STARVED event=0xd9,umask=0x20 11 unc_m_sb_canary.fmtgrwr_starved uncore memory This event is deprecated. Refer to new event UNC_M_SB_CANARY.FM_TGR_WR_STARVED event=0xd9,umask=0x80 11 unc_m_sb_canary.fmwr_starved uncore memory This event is deprecated. Refer to new event UNC_M_SB_CANARY.FM_WR_STARVED event=0xd9,umask=0x40 11 unc_m_sb_canary.nmrd_starved uncore memory This event is deprecated. Refer to new event UNC_M_SB_CANARY.NM_RD_STARVED event=0xd9,umask=8 11 unc_m_sb_canary.nmwr_starved uncore memory This event is deprecated. Refer to new event UNC_M_SB_CANARY.NM_WR_STARVED event=0xd9,umask=0x10 11 unc_m_sb_pref_inserts.pmm uncore memory Scoreboard Prefetch Inserts : Persistent Mem event=0xda,umask=4 01 unc_m_sb_pref_occupancy.pmem uncore memory This event is deprecated. Refer to new event UNC_M_SB_PREF_OCCUPANCY.PMM event=0xdb,umask=4 11 unc_m_sb_strv_alloc.fmrd uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_ALLOC.FM_RD event=0xd7,umask=2 11 unc_m_sb_strv_alloc.fmtgr uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_ALLOC.FM_TGR event=0xd7,umask=0x10 11 unc_m_sb_strv_alloc.fmwr uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_ALLOC.FM_WR event=0xd7,umask=8 11 unc_m_sb_strv_alloc.nmrd uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_ALLOC.NM_RD event=0xd7,umask=1 11 unc_m_sb_strv_alloc.nmwr uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_ALLOC.NM_WR event=0xd7,umask=4 11 unc_m_sb_strv_dealloc.fmrd uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_DEALLOC.FM_RD event=0xde,umask=2 11 unc_m_sb_strv_dealloc.fmtgr uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_DEALLOC.FM_TGR event=0xde,umask=0x10 11 unc_m_sb_strv_dealloc.fmwr uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_DEALLOC.FM_WR event=0xde,umask=8 11 unc_m_sb_strv_dealloc.nmrd uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_DEALLOC.NM_RD event=0xde,umask=1 11 unc_m_sb_strv_dealloc.nmwr uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_DEALLOC.NM_WR event=0xde,umask=4 11 unc_m_sb_strv_occ.fmrd uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_OCC.FM_RD event=0xd8,umask=2 11 unc_m_sb_strv_occ.fmtgr uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_OCC.FM_TGR event=0xd8,umask=0x10 11 unc_m_sb_strv_occ.fmwr uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_OCC.FM_WR event=0xd8,umask=8 11 unc_m_sb_strv_occ.nmrd uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_OCC.NM_RD event=0xd8,umask=1 11 unc_m_sb_strv_occ.nmwr uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_OCC.NM_WR event=0xd8,umask=4 11 unc_m_tagchk.hit uncore memory 2LM Tag Check : Hit in Near Memory Cache event=0xd3,umask=1 01 unc_m_tagchk.miss_clean uncore memory 2LM Tag Check : Miss, no data in this line event=0xd3,umask=2 01 unc_m_tagchk.miss_dirty uncore memory 2LM Tag Check : Miss, existing data may be evicted to Far Memory event=0xd3,umask=4 01 unc_m_tagchk.nm_rd_hit uncore memory 2LM Tag Check : Read Hit in Near Memory Cache event=0xd3,umask=8 01 unc_m_tagchk.nm_wr_hit uncore memory 2LM Tag Check : Write Hit in Near Memory Cache event=0xd3,umask=0x10 01 unc_m_wpq_cycles_full_pch0 uncore memory Write Pending Queue Full Cycles event=0x22 01 Write Pending Queue Full Cycles : Counts the number of cycles when the Write Pending Queue is full. When the WPQ is full, the HA will not be able to issue any additional write requests into the iMC. This count should be similar count in the CHA which tracks the number of cycles that the CHA has no WPQ credits, just somewhat smaller to account for the credit return overhead unc_m_wpq_cycles_full_pch1 uncore memory Write Pending Queue Full Cycles event=0x16 01 Write Pending Queue Full Cycles : Counts the number of cycles when the Write Pending Queue is full. When the WPQ is full, the HA will not be able to issue any additional write requests into the iMC. This count should be similar count in the CHA which tracks the number of cycles that the CHA has no WPQ credits, just somewhat smaller to account for the credit return overhead unc_m_wpq_cycles_ne.pch0 uncore memory Write Pending Queue Not Empty event=0x21,umask=1 01 Write Pending Queue Not Empty : Counts the number of cycles that the Write Pending Queue is not empty. This can then be used to calculate the average queue occupancy (in conjunction with the WPQ Occupancy Accumulation count). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC. They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC. This is not to be confused with actually performing the write to DRAM. Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies unc_m_wpq_cycles_ne.pch1 uncore memory Write Pending Queue Not Empty event=0x21,umask=2 01 Write Pending Queue Not Empty : Counts the number of cycles that the Write Pending Queue is not empty. This can then be used to calculate the average queue occupancy (in conjunction with the WPQ Occupancy Accumulation count). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC. They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC. This is not to be confused with actually performing the write to DRAM. Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies unc_m_wpq_read_hit.pch0 uncore memory Write Pending Queue CAM Match event=0x23,umask=1 01 Write Pending Queue CAM Match : Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_m_wpq_read_hit.pch1 uncore memory Write Pending Queue CAM Match event=0x23,umask=2 01 Write Pending Queue CAM Match : Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_m_wpq_write_hit.pch0 uncore memory Write Pending Queue CAM Match event=0x24,umask=1 01 Write Pending Queue CAM Match : Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_m_wpq_write_hit.pch1 uncore memory Write Pending Queue CAM Match event=0x24,umask=2 01 Write Pending Queue CAM Match : Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_p_clockticks uncore power Clockticks of the power control unit (PCU) event=0 01 Clockticks of the power control unit (PCU) : The PCU runs off a fixed 1 GHz clock. This event counts the number of pclk cycles measured while the counter was enabled. The pclk, like the Memory Controller's dclk, counts at a constant rate making it a good measure of actual wall time unc_p_pkg_residency_c3_cycles uncore power Package C State Residency - C3 event=0x2c 01 Package C State Residency - C3 : Counts the number of cycles when the package was in C3. This event can be used in conjunction with edge detect to count C3 entrances (or exits using invert). Residency events do not include transition times unc_p_power_state_occupancy.cores_c0 uncore power Number of cores in C-State : C0 and C1 event=0x80,umask=0x40 01 Number of cores in C-State : C0 and C1 : This is an occupancy event that tracks the number of cores that are in the chosen C-State. It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details unc_p_power_state_occupancy.cores_c3 uncore power Number of cores in C-State : C3 event=0x80,umask=0x80 01 Number of cores in C-State : C3 : This is an occupancy event that tracks the number of cores that are in the chosen C-State. It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details unc_p_power_state_occupancy.cores_c6 uncore power Number of cores in C-State : C6 and C7 event=0x80,umask=0xc0 01 Number of cores in C-State : C6 and C7 : This is an occupancy event that tracks the number of cores that are in the chosen C-State. It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details l1d.replacement cache L1D data line replacements event=0x51,period=2000003,umask=1 00 Counts the number of lines brought into the L1 data cache l1d_pend_miss.fb_full cache Cycles a demand request was blocked due to Fill Buffers unavailability event=0x48,cmask=1,period=2000003,umask=2 00 Cycles a demand request was blocked due to Fill Buffers unavailability l1d_pend_miss.pending_cycles_any cache Cycles with L1D load Misses outstanding from any thread on physical core event=0x48,any=1,cmask=1,period=2000003,umask=1 00 Cycles with L1D load Misses outstanding from any thread on physical core l2_l1d_wb_rqsts.all cache Not rejected writebacks from L1D to L2 cache lines in any state event=0x28,period=200003,umask=0xf 00 l2_l1d_wb_rqsts.hit_e cache Not rejected writebacks from L1D to L2 cache lines in E state event=0x28,period=200003,umask=4 00 Not rejected writebacks from L1D to L2 cache lines in E state l2_l1d_wb_rqsts.hit_m cache Not rejected writebacks from L1D to L2 cache lines in M state event=0x28,period=200003,umask=8 00 Not rejected writebacks from L1D to L2 cache lines in M state l2_l1d_wb_rqsts.miss cache Count the number of modified Lines evicted from L1 and missed L2. (Non-rejected WBs from the DCU.) event=0x28,period=200003,umask=1 00 Not rejected writebacks that missed LLC l2_lines_in.all cache L2 cache lines filling L2 event=0xf1,period=100003,umask=7 00 L2 cache lines filling L2 l2_lines_out.demand_clean cache Clean L2 cache lines evicted by demand event=0xf2,period=100003,umask=1 00 Clean L2 cache lines evicted by demand l2_lines_out.demand_dirty cache Dirty L2 cache lines evicted by demand event=0xf2,period=100003,umask=2 00 Dirty L2 cache lines evicted by demand l2_lines_out.dirty_all cache Dirty L2 cache lines filling the L2 event=0xf2,period=100003,umask=0xa 00 Dirty L2 cache lines filling the L2 l2_lines_out.pf_clean cache Clean L2 cache lines evicted by L2 prefetch event=0xf2,period=100003,umask=4 00 Clean L2 cache lines evicted by the MLC prefetcher l2_lines_out.pf_dirty cache Dirty L2 cache lines evicted by L2 prefetch event=0xf2,period=100003,umask=8 00 Dirty L2 cache lines evicted by the MLC prefetcher l2_rqsts.all_code_rd cache L2 code requests event=0x24,period=200003,umask=0x30 00 Counts all L2 code requests l2_rqsts.all_demand_data_rd cache Demand Data Read requests event=0x24,period=200003,umask=3 00 Counts any demand and L1 HW prefetch data load requests to L2 l2_rqsts.all_pf cache Requests from L2 hardware prefetchers event=0x24,period=200003,umask=0xc0 00 Counts all L2 HW prefetcher requests l2_rqsts.all_rfo cache RFO requests to L2 cache event=0x24,period=200003,umask=0xc 00 Counts all L2 store RFO requests l2_rqsts.code_rd_hit cache L2 cache hits when fetching instructions, code reads event=0x24,period=200003,umask=0x10 00 Number of instruction fetches that hit the L2 cache l2_rqsts.code_rd_miss cache L2 cache misses when fetching instructions event=0x24,period=200003,umask=0x20 00 Number of instruction fetches that missed the L2 cache l2_rqsts.demand_data_rd_hit cache Demand Data Read requests that hit L2 cache event=0x24,period=200003,umask=1 00 Demand Data Read requests that hit L2 cache l2_rqsts.pf_hit cache Requests from the L2 hardware prefetchers that hit L2 cache event=0x24,period=200003,umask=0x40 00 Counts all L2 HW prefetcher requests that hit L2 l2_rqsts.pf_miss cache Requests from the L2 hardware prefetchers that miss L2 cache event=0x24,period=200003,umask=0x80 00 Counts all L2 HW prefetcher requests that missed L2 l2_rqsts.rfo_hit cache RFO requests that hit L2 cache event=0x24,period=200003,umask=4 00 RFO requests that hit L2 cache l2_rqsts.rfo_miss cache RFO requests that miss L2 cache event=0x24,period=200003,umask=8 00 Counts the number of store RFO requests that miss the L2 cache l2_store_lock_rqsts.all cache RFOs that access cache lines in any state event=0x27,period=200003,umask=0xf 00 RFOs that access cache lines in any state l2_store_lock_rqsts.hit_m cache RFOs that hit cache lines in M state event=0x27,period=200003,umask=8 00 RFOs that hit cache lines in M state l2_store_lock_rqsts.miss cache RFOs that miss cache lines event=0x27,period=200003,umask=1 00 RFOs that miss cache lines l2_trans.all_pf cache L2 or LLC HW prefetches that access L2 cache event=0xf0,period=200003,umask=8 00 Any MLC or LLC HW prefetch accessing L2, including rejects l2_trans.demand_data_rd cache Demand Data Read requests that access L2 cache event=0xf0,period=200003,umask=1 00 Demand Data Read requests that access L2 cache longest_lat_cache.miss cache Core-originated cacheable demand requests missed LLC event=0x2e,period=100003,umask=0x41 00 This event counts each cache miss condition for references to the last level cache longest_lat_cache.reference cache Core-originated cacheable demand requests that refer to LLC event=0x2e,period=100003,umask=0x4f 00 This event counts requests originating from the core that reference a cache line in the last level cache mem_load_uops_llc_hit_retired.xsnp_hit cache Retired load uops which data sources were LLC and cross-core snoop hits in on-pkg core cache (Precise event) event=0xd2,period=20011,umask=2 00 mem_load_uops_llc_hit_retired.xsnp_hitm cache Retired load uops which data sources were HitM responses from shared LLC (Precise event) event=0xd2,period=20011,umask=4 00 mem_load_uops_llc_hit_retired.xsnp_miss cache Retired load uops which data sources were LLC hit and cross-core snoop missed in on-pkg core cache (Precise event) event=0xd2,period=20011,umask=1 00 mem_load_uops_llc_hit_retired.xsnp_none cache Retired load uops which data sources were hits in LLC without snoops required (Precise event) event=0xd2,period=100003,umask=8 00 mem_load_uops_llc_miss_retired.local_dram cache Retired load uops which data sources missed LLC but serviced from local dram event=0xd3,period=100007,umask=1 00 Retired load uops whose data source was local memory (cross-socket snoop not needed or missed) mem_load_uops_retired.hit_lfb cache Retired load uops which data sources were load uops missed L1 but hit FB due to preceding miss to the same cache line with data not ready (Precise event) event=0xd1,period=100003,umask=0x40 00 mem_load_uops_retired.l1_hit cache Retired load uops with L1 cache hits as data sources (Precise event) event=0xd1,period=2000003,umask=1 00 mem_load_uops_retired.l1_miss cache Retired load uops which data sources following L1 data-cache miss (Precise event) event=0xd1,period=100003,umask=8 00 mem_load_uops_retired.l2_hit cache Retired load uops with L2 cache hits as data sources (Precise event) event=0xd1,period=100003,umask=2 00 mem_load_uops_retired.l2_miss cache Retired load uops with L2 cache misses as data sources (Precise event) event=0xd1,period=50021,umask=0x10 00 mem_load_uops_retired.llc_hit cache Retired load uops which data sources were data hits in LLC without snoops required (Precise event) event=0xd1,period=50021,umask=4 00 mem_load_uops_retired.llc_miss cache Miss in last-level (L3) cache. Excludes Unknown data-source (Precise event) event=0xd1,period=100007,umask=0x20 00 mem_uops_retired.all_loads cache All retired load uops. (Precise Event) event=0xd0,period=2000003,umask=0x81 00 mem_uops_retired.all_stores cache All retired store uops. (Precise Event) event=0xd0,period=2000003,umask=0x82 00 mem_uops_retired.lock_loads cache Retired load uops with locked access. (Precise Event) event=0xd0,period=100007,umask=0x21 00 mem_uops_retired.split_loads cache Retired load uops that split across a cacheline boundary. (Precise Event) event=0xd0,period=100003,umask=0x41 00 mem_uops_retired.split_stores cache Retired store uops that split across a cacheline boundary. (Precise Event) event=0xd0,period=100003,umask=0x42 00 mem_uops_retired.stlb_miss_loads cache Retired load uops that miss the STLB. (Precise Event) event=0xd0,period=100003,umask=0x11 00 mem_uops_retired.stlb_miss_stores cache Retired store uops that miss the STLB. (Precise Event) event=0xd0,period=100003,umask=0x12 00 offcore_requests.demand_data_rd cache Demand Data Read requests sent to uncore event=0xb0,period=100003,umask=1 00 Demand data read requests sent to uncore offcore_requests_buffer.sq_full cache Cases when offcore requests buffer cannot take more entries for core event=0xb2,period=2000003,umask=1 00 Cases when offcore requests buffer cannot take more entries for core offcore_requests_outstanding.all_data_rd cache Offcore outstanding cacheable Core Data Read transactions in SuperQueue (SQ), queue to uncore event=0x60,period=2000003,umask=8 00 Offcore outstanding cacheable data read transactions in SQ to uncore. Set Cmask=1 to count cycles offcore_requests_outstanding.cycles_with_data_rd cache Cycles when offcore outstanding cacheable Core Data Read transactions are present in SuperQueue (SQ), queue to uncore event=0x60,cmask=1,period=2000003,umask=8 00 Cycles when offcore outstanding cacheable Core Data Read transactions are present in SuperQueue (SQ), queue to uncore offcore_requests_outstanding.cycles_with_demand_code_rd cache Offcore outstanding code reads transactions in SuperQueue (SQ), queue to uncore, every cycle event=0x60,cmask=1,period=2000003,umask=2 00 Offcore outstanding code reads transactions in SuperQueue (SQ), queue to uncore, every cycle offcore_requests_outstanding.cycles_with_demand_data_rd cache Cycles when offcore outstanding Demand Data Read transactions are present in SuperQueue (SQ), queue to uncore event=0x60,cmask=1,period=2000003,umask=1 00 Cycles when offcore outstanding Demand Data Read transactions are present in SuperQueue (SQ), queue to uncore offcore_requests_outstanding.cycles_with_demand_rfo cache Offcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncore, every cycle event=0x60,cmask=1,period=2000003,umask=4 00 Offcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncore, every cycle offcore_requests_outstanding.demand_code_rd cache Offcore outstanding code reads transactions in SuperQueue (SQ), queue to uncore, every cycle event=0x60,period=2000003,umask=2 00 Offcore outstanding Demand Code Read transactions in SQ to uncore. Set Cmask=1 to count cycles offcore_requests_outstanding.demand_data_rd cache Offcore outstanding Demand Data Read transactions in uncore queue event=0x60,period=2000003,umask=1 00 Offcore outstanding Demand Data Read transactions in SQ to uncore. Set Cmask=1 to count cycles offcore_requests_outstanding.demand_data_rd_ge_6 cache Cycles with at least 6 offcore outstanding Demand Data Read transactions in uncore queue event=0x60,cmask=6,period=2000003,umask=1 00 Cycles with at least 6 offcore outstanding Demand Data Read transactions in uncore queue offcore_requests_outstanding.demand_rfo cache Offcore outstanding RFO store transactions in SuperQueue (SQ), queue to uncore event=0x60,period=2000003,umask=4 00 Offcore outstanding RFO store transactions in SQ to uncore. Set Cmask=1 to count cycles offcore_response.all_code_rd.llc_hit.any_response cache Counts all demand & prefetch code reads that hit in the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3f803c0244 00 offcore_response.all_code_rd.llc_hit.no_snoop_needed cache Counts demand & prefetch code reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003c0244 00 offcore_response.all_data_rd.any_response cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x000105B3 00 offcore_response.all_data_rd.llc_hit.any_response cache Counts all demand & prefetch data reads that hit in the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3f803c0091 00 offcore_response.all_data_rd.llc_hit.hitm_other_core cache Counts demand & prefetch data reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003c0091 00 offcore_response.all_data_rd.llc_hit.hit_other_core_no_fwd cache Counts demand & prefetch data reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003c0091 00 offcore_response.all_data_rd.llc_hit.no_snoop_needed cache Counts demand & prefetch data reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003c0091 00 offcore_response.all_reads.any_response cache Counts all data/code/rfo references (demand & prefetch) event=0xb7,period=100003,umask=1,offcore_rsp=0x000107F7 00 offcore_response.all_rfo.any_response cache Counts all demand & prefetch prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x00010122 00 offcore_response.all_rfo.llc_hit.any_response cache Counts all demand & prefetch RFOs that hit in the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3f803c0122 00 offcore_response.all_rfo.llc_hit.no_snoop_needed cache Counts demand & prefetch RFOs that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003c0122 00 offcore_response.corewb.any_response cache Counts all writebacks from the core to the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x10008 00 offcore_response.demand_code_rd.any_response cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x00010004 00 offcore_response.demand_code_rd.llc_hit.any_response cache Counts all demand code reads that hit in the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3f803c0004 00 offcore_response.demand_code_rd.llc_hit.no_snoop_needed cache Counts demand code reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003c0004 00 offcore_response.demand_data_rd.any_response cache Counts all demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x00010001 00 offcore_response.demand_data_rd.llc_hit.any_response cache Counts all demand data reads that hit in the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3f803c0001 00 offcore_response.demand_data_rd.llc_hit.hitm_other_core cache Counts demand data reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003c0001 00 offcore_response.demand_data_rd.llc_hit.hit_other_core_no_fwd cache Counts demand data reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003c0001 00 offcore_response.demand_data_rd.llc_hit.no_snoop_needed cache Counts demand data reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003c0001 00 offcore_response.demand_rfo.any_response cache Counts all demand rfo's event=0xb7,period=100003,umask=1,offcore_rsp=0x00010002 00 offcore_response.demand_rfo.llc_hit.any_response cache Counts all demand data writes (RFOs) that hit in the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3f803c0002 00 offcore_response.demand_rfo.llc_hit.hitm_other_core cache Counts demand data writes (RFOs) that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003c0002 00 offcore_response.demand_rfo.llc_hit.no_snoop_needed cache Counts demand data writes (RFOs) that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003c0002 00 offcore_response.other.any_response cache Counts miscellaneous accesses that include port i/o, MMIO and uncacheable memory accesses. It also includes L2 hints sent to LLC to keep a line from being evicted out of the core caches event=0xb7,period=100003,umask=1,offcore_rsp=0x18000 00 offcore_response.split_lock_uc_lock.any_response cache Counts requests where the address of an atomic lock instruction spans a cache line boundary or the lock instruction is executed on uncacheable address event=0xb7,period=100003,umask=1,offcore_rsp=0x10400 00 offcore_response.streaming_stores.any_response cache Counts non-temporal stores event=0xb7,period=100003,umask=1,offcore_rsp=0x10800 00 fp_comp_ops_exe.sse_packed_double floating point Number of SSE* or AVX-128 FP Computational packed double-precision uops issued this cycle event=0x10,period=2000003,umask=0x10 00 Number of SSE* or AVX-128 FP Computational packed double-precision uops issued this cycle fp_comp_ops_exe.sse_packed_single floating point Number of SSE* or AVX-128 FP Computational packed single-precision uops issued this cycle event=0x10,period=2000003,umask=0x40 00 Number of SSE* or AVX-128 FP Computational packed single-precision uops issued this cycle fp_comp_ops_exe.sse_scalar_double floating point Number of SSE* or AVX-128 FP Computational scalar double-precision uops issued this cycle event=0x10,period=2000003,umask=0x80 00 Counts number of SSE* or AVX-128 double precision FP scalar uops executed fp_comp_ops_exe.sse_scalar_single floating point Number of SSE* or AVX-128 FP Computational scalar single-precision uops issued this cycle event=0x10,period=2000003,umask=0x20 00 Number of SSE* or AVX-128 FP Computational scalar single-precision uops issued this cycle fp_comp_ops_exe.x87 floating point Number of FP Computational Uops Executed this cycle. The number of FADD, FSUB, FCOM, FMULs, integer MULs and IMULs, FDIVs, FPREMs, FSQRTS, integer DIVs, and IDIVs. This event does not distinguish an FADD used in the middle of a transcendental flow from a s event=0x10,period=2000003,umask=1 00 Counts number of X87 uops executed other_assists.avx_store floating point Number of GSSE memory assist for stores. GSSE microcode assist is being invoked whenever the hardware is unable to properly handle GSSE-256b operations event=0xc1,period=100003,umask=8 00 Number of assists associated with 256-bit AVX store operations other_assists.avx_to_sse floating point Number of transitions from AVX-256 to legacy SSE when penalty applicable event=0xc1,period=100003,umask=0x10 00 other_assists.sse_to_avx floating point Number of transitions from SSE to AVX-256 when penalty applicable event=0xc1,period=100003,umask=0x20 00 simd_fp_256.packed_double floating point number of AVX-256 Computational FP double precision uops issued this cycle event=0x11,period=2000003,umask=2 00 Counts 256-bit packed double-precision floating-point instructions simd_fp_256.packed_single floating point number of GSSE-256 Computational FP single precision uops issued this cycle event=0x11,period=2000003,umask=1 00 Counts 256-bit packed single-precision floating-point instructions dsb2mite_switches.count frontend Decode Stream Buffer (DSB)-to-MITE switches event=0xab,period=2000003,umask=1 00 Number of DSB to MITE switches dsb2mite_switches.penalty_cycles frontend Decode Stream Buffer (DSB)-to-MITE switch true penalty cycles event=0xab,period=2000003,umask=2 00 Cycles DSB to MITE switches caused delay dsb_fill.exceed_dsb_lines frontend Cycles when Decode Stream Buffer (DSB) fill encounter more than 3 Decode Stream Buffer (DSB) lines event=0xac,period=2000003,umask=8 00 DSB Fill encountered > 3 DSB lines icache.hit frontend Number of Instruction Cache, Streaming Buffer and Victim Cache Reads. both cacheable and noncacheable, including UC fetches event=0x80,period=2000003,umask=1 00 Number of Instruction Cache, Streaming Buffer and Victim Cache Reads. both cacheable and noncacheable, including UC fetches icache.ifetch_stall frontend Cycles where a code-fetch stalled due to L1 instruction-cache miss or an iTLB miss event=0x80,period=2000003,umask=4 00 Cycles where a code-fetch stalled due to L1 instruction-cache miss or an iTLB miss icache.misses frontend Instruction cache, streaming buffer and victim cache misses event=0x80,period=200003,umask=2 00 Number of Instruction Cache, Streaming Buffer and Victim Cache Misses. Includes UC accesses idq.all_mite_cycles_any_uops frontend Cycles MITE is delivering any Uop event=0x79,cmask=1,period=2000003,umask=0x24 00 Counts cycles MITE is delivered at least one uops. Set Cmask = 1 idq.dsb_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) from Decode Stream Buffer (DSB) path event=0x79,cmask=1,period=2000003,umask=8 00 Cycles when uops are being delivered to Instruction Decode Queue (IDQ) from Decode Stream Buffer (DSB) path idq.empty frontend Instruction Decode Queue (IDQ) empty cycles event=0x79,period=2000003,umask=2 00 Counts cycles the IDQ is empty idq.mite_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) from MITE path event=0x79,cmask=1,period=2000003,umask=4 00 Cycles when uops are being delivered to Instruction Decode Queue (IDQ) from MITE path idq.ms_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,period=2000003,umask=0x30 00 Cycles when uops are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy idq.ms_dsb_cycles frontend Cycles when uops initiated by Decode Stream Buffer (DSB) are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,period=2000003,umask=0x10 00 Cycles when uops initiated by Decode Stream Buffer (DSB) are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy idq.ms_dsb_occur frontend Deliveries to Instruction Decode Queue (IDQ) initiated by Decode Stream Buffer (DSB) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,edge=1,period=2000003,umask=0x10 00 Deliveries to Instruction Decode Queue (IDQ) initiated by Decode Stream Buffer (DSB) while Microcode Sequencer (MS) is busy idq.ms_uops frontend Uops delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=2000003,umask=0x30 00 Increment each cycle # of uops delivered to IDQ from MS by either DSB or MITE. Set Cmask = 1 to count cycles idq_uops_not_delivered.core frontend Uops not delivered to Resource Allocation Table (RAT) per thread when backend of the machine is not stalled event=0x9c,period=2000003,umask=1 00 Count issue pipeline slots where no uop was delivered from the front end to the back end when there is no back-end stall idq_uops_not_delivered.cycles_0_uops_deliv.core frontend Cycles per thread when 4 or more uops are not delivered to Resource Allocation Table (RAT) when backend of the machine is not stalled event=0x9c,cmask=4,period=2000003,umask=1 00 idq_uops_not_delivered.cycles_le_1_uop_deliv.core frontend Cycles per thread when 3 or more uops are not delivered to Resource Allocation Table (RAT) when backend of the machine is not stalled event=0x9c,cmask=3,period=2000003,umask=1 00 machine_clears.memory_ordering memory Counts the number of machine clears due to memory order conflicts event=0xc3,period=100003,umask=2 00 mem_trans_retired.load_latency_gt_128 memory Loads with latency value being above 128 (Must be precise) event=0xcd,period=1009,umask=1,ldlat=0x80 00 Loads with latency value being above 128 (Must be precise) mem_trans_retired.load_latency_gt_16 memory Loads with latency value being above 16 (Must be precise) event=0xcd,period=20011,umask=1,ldlat=0x10 00 Loads with latency value being above 16 (Must be precise) mem_trans_retired.load_latency_gt_256 memory Loads with latency value being above 256 (Must be precise) event=0xcd,period=503,umask=1,ldlat=0x100 00 Loads with latency value being above 256 (Must be precise) mem_trans_retired.load_latency_gt_32 memory Loads with latency value being above 32 (Must be precise) event=0xcd,period=100007,umask=1,ldlat=0x20 00 Loads with latency value being above 32 (Must be precise) mem_trans_retired.load_latency_gt_4 memory Loads with latency value being above 4 (Must be precise) event=0xcd,period=100003,umask=1,ldlat=0x4 00 Loads with latency value being above 4 (Must be precise) mem_trans_retired.load_latency_gt_512 memory Loads with latency value being above 512 (Must be precise) event=0xcd,period=101,umask=1,ldlat=0x200 00 Loads with latency value being above 512 (Must be precise) mem_trans_retired.load_latency_gt_64 memory Loads with latency value being above 64 (Must be precise) event=0xcd,period=2003,umask=1,ldlat=0x40 00 Loads with latency value being above 64 (Must be precise) mem_trans_retired.load_latency_gt_8 memory Loads with latency value being above 8 (Must be precise) event=0xcd,period=50021,umask=1,ldlat=0x8 00 Loads with latency value being above 8 (Must be precise) mem_trans_retired.precise_store memory Sample stores and collect precise store operation via PEBS record. PMC3 only (Must be precise) event=0xcd,period=2000003,umask=2 00 misalign_mem_ref.stores memory Speculative cache line split STA uops dispatched to L1 cache event=5,period=2000003,umask=2 00 Speculative cache-line split Store-address uops dispatched to L1D offcore_response.all_code_rd.llc_miss.dram memory Counts all demand & prefetch code reads that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=1,offcore_rsp=0x300400244 00 offcore_response.all_data_rd.llc_miss.dram memory Counts all demand & prefetch data reads that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=1,offcore_rsp=0x300400091 00 offcore_response.all_reads.llc_miss.dram memory Counts all data/code/rfo reads (demand & prefetch) that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=1,offcore_rsp=0x3004003f7 00 offcore_response.data_in_socket.llc_miss.local_dram memory Counts LLC replacements event=0xb7,period=100003,umask=1,offcore_rsp=0x6004001b3 00 offcore_response.demand_code_rd.llc_miss.dram memory Counts demand code reads that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=1,offcore_rsp=0x300400004 00 offcore_response.demand_data_rd.llc_miss.dram memory Counts demand data reads that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=1,offcore_rsp=0x300400001 00 page_walks.llc_miss memory Number of any page walk that had a miss in LLC event=0xbe,period=100003,umask=1 00 cpl_cycles.ring0_trans other Number of intervals between processor halts while thread is in ring 0 event=0x5c,cmask=1,edge=1,period=100007,umask=1 00 Number of intervals between processor halts while thread is in ring 0 arith.fpu_div pipeline Divide operations executed event=0x14,cmask=1,edge=1,period=100003,umask=4 00 Divide operations executed arith.fpu_div_active pipeline Cycles when divider is busy executing divide operations event=0x14,period=2000003,umask=1 00 Cycles that the divider is active, includes INT and FP. Set 'edge =1, cmask=1' to count the number of divides br_inst_exec.all_conditional pipeline Speculative and retired macro-conditional branches event=0x88,period=200003,umask=0xc1 00 Speculative and retired macro-conditional branches br_inst_exec.all_direct_jmp pipeline Speculative and retired macro-unconditional branches excluding calls and indirects event=0x88,period=200003,umask=0xc2 00 Speculative and retired macro-unconditional branches excluding calls and indirects br_inst_exec.all_direct_near_call pipeline Speculative and retired direct near calls event=0x88,period=200003,umask=0xd0 00 Speculative and retired direct near calls br_inst_exec.all_indirect_jump_non_call_ret pipeline Speculative and retired indirect branches excluding calls and returns event=0x88,period=200003,umask=0xc4 00 Speculative and retired indirect branches excluding calls and returns br_inst_exec.nontaken_conditional pipeline Not taken macro-conditional branches event=0x88,period=200003,umask=0x41 00 Not taken macro-conditional branches br_inst_exec.taken_conditional pipeline Taken speculative and retired macro-conditional branches event=0x88,period=200003,umask=0x81 00 Taken speculative and retired macro-conditional branches br_inst_exec.taken_direct_jump pipeline Taken speculative and retired macro-conditional branch instructions excluding calls and indirects event=0x88,period=200003,umask=0x82 00 Taken speculative and retired macro-conditional branch instructions excluding calls and indirects br_inst_exec.taken_direct_near_call pipeline Taken speculative and retired direct near calls event=0x88,period=200003,umask=0x90 00 Taken speculative and retired direct near calls br_inst_exec.taken_indirect_jump_non_call_ret pipeline Taken speculative and retired indirect branches excluding calls and returns event=0x88,period=200003,umask=0x84 00 Taken speculative and retired indirect branches excluding calls and returns br_inst_exec.taken_indirect_near_call pipeline Taken speculative and retired indirect calls event=0x88,period=200003,umask=0xa0 00 Taken speculative and retired indirect calls br_inst_exec.taken_indirect_near_return pipeline Taken speculative and retired indirect branches with return mnemonic event=0x88,period=200003,umask=0x88 00 Taken speculative and retired indirect branches with return mnemonic br_inst_retired.conditional pipeline Conditional branch instructions retired (Precise event) event=0xc4,period=400009,umask=1 00 br_inst_retired.far_branch pipeline Far branch instructions retired event=0xc4,period=100007,umask=0x40 00 Number of far branches retired br_inst_retired.near_call pipeline Direct and indirect near call instructions retired (Precise event) event=0xc4,period=100007,umask=2 00 br_inst_retired.near_call_r3 pipeline Direct and indirect macro near call instructions retired (captured in ring 3) (Precise event) event=0xc4,period=100007,umask=2 00 br_inst_retired.near_return pipeline Return instructions retired (Precise event) event=0xc4,period=100007,umask=8 00 br_inst_retired.near_taken pipeline Taken branch instructions retired (Precise event) event=0xc4,period=400009,umask=0x20 00 br_misp_exec.all_conditional pipeline Speculative and retired mispredicted macro conditional branches event=0x89,period=200003,umask=0xc1 00 Speculative and retired mispredicted macro conditional branches br_misp_exec.all_indirect_jump_non_call_ret pipeline Mispredicted indirect branches excluding calls and returns event=0x89,period=200003,umask=0xc4 00 Mispredicted indirect branches excluding calls and returns br_misp_exec.nontaken_conditional pipeline Not taken speculative and retired mispredicted macro conditional branches event=0x89,period=200003,umask=0x41 00 Not taken speculative and retired mispredicted macro conditional branches br_misp_exec.taken_conditional pipeline Taken speculative and retired mispredicted macro conditional branches event=0x89,period=200003,umask=0x81 00 Taken speculative and retired mispredicted macro conditional branches br_misp_exec.taken_indirect_jump_non_call_ret pipeline Taken speculative and retired mispredicted indirect branches excluding calls and returns event=0x89,period=200003,umask=0x84 00 Taken speculative and retired mispredicted indirect branches excluding calls and returns br_misp_exec.taken_indirect_near_call pipeline Taken speculative and retired mispredicted indirect calls event=0x89,period=200003,umask=0xa0 00 Taken speculative and retired mispredicted indirect calls br_misp_exec.taken_return_near pipeline Taken speculative and retired mispredicted indirect branches with return mnemonic event=0x89,period=200003,umask=0x88 00 Taken speculative and retired mispredicted indirect branches with return mnemonic br_misp_retired.all_branches_pebs pipeline Mispredicted macro branch instructions retired (Must be precise) event=0xc5,period=400009,umask=4 00 br_misp_retired.near_taken pipeline number of near branch instructions retired that were mispredicted and taken (Precise event) event=0xc5,period=400009,umask=0x20 00 cpu_clk_thread_unhalted.one_thread_active pipeline Count XClk pulses when this thread is unhalted and the other is halted event=0x3c,period=2000003,umask=2 00 cpu_clk_thread_unhalted.ref_xclk pipeline Reference cycles when the thread is unhalted (counts at 100 MHz rate) event=0x3c,period=2000003,umask=1 00 Increments at the frequency of XCLK (100 MHz) when not halted cpu_clk_thread_unhalted.ref_xclk_any pipeline Reference cycles when the at least one thread on the physical core is unhalted. (counts at 100 MHz rate) event=0x3c,any=1,period=2000003,umask=1 00 cpu_clk_unhalted.one_thread_active pipeline Count XClk pulses when this thread is unhalted and the other thread is halted event=0x3c,period=2000003,umask=2 00 cpu_clk_unhalted.ref_tsc pipeline Reference cycles when the core is not in halt state event=0,period=2000003,umask=3 00 cpu_clk_unhalted.ref_xclk pipeline Reference cycles when the thread is unhalted (counts at 100 MHz rate) event=0x3c,period=2000003,umask=1 00 Reference cycles when the thread is unhalted. (counts at 100 MHz rate) cpu_clk_unhalted.ref_xclk_any pipeline Reference cycles when the at least one thread on the physical core is unhalted. (counts at 100 MHz rate) event=0x3c,any=1,period=2000003,umask=1 00 cpu_clk_unhalted.thread pipeline Core cycles when the thread is not in halt state event=0x3c,period=2000003 00 cpu_clk_unhalted.thread_any pipeline Core cycles when at least one thread on the physical core is not in halt state event=0x3c,any=1,period=2000003 00 Core cycles when at least one thread on the physical core is not in halt state cpu_clk_unhalted.thread_p_any pipeline Core cycles when at least one thread on the physical core is not in halt state event=0x3c,any=1,period=2000003 00 Core cycles when at least one thread on the physical core is not in halt state cycle_activity.cycles_l1d_pending pipeline Cycles with pending L1 cache miss loads event=0xa3,cmask=8,period=2000003,umask=8 00 Cycles with pending L1 cache miss loads. Set AnyThread to count per core cycle_activity.cycles_l2_miss pipeline Cycles while L2 cache miss load* is outstanding event=0xa3,cmask=1,period=2000003,umask=1 00 cycle_activity.cycles_l2_pending pipeline Cycles with pending L2 cache miss loads event=0xa3,cmask=1,period=2000003,umask=1 00 Cycles with pending L2 miss loads. Set AnyThread to count per core cycle_activity.cycles_ldm_pending pipeline Cycles with pending memory loads event=0xa3,cmask=2,period=2000003,umask=2 00 Cycles with pending memory loads. Set AnyThread to count per core cycle_activity.cycles_no_execute pipeline This event increments by 1 for every cycle where there was no execute for this thread event=0xa3,cmask=4,period=2000003,umask=4 00 Total execution stalls cycle_activity.stalls_l2_miss pipeline Execution stalls while L2 cache miss load* is outstanding event=0xa3,cmask=5,period=2000003,umask=5 00 cycle_activity.stalls_l2_pending pipeline Execution stalls due to L2 cache misses event=0xa3,cmask=5,period=2000003,umask=5 00 Number of loads missed L2 cycle_activity.stalls_ldm_pending pipeline Execution stalls due to memory subsystem event=0xa3,cmask=6,period=2000003,umask=6 00 ild_stall.lcp pipeline Stalls caused by changing prefix length of the instruction event=0x87,period=2000003,umask=1 00 inst_retired.any pipeline Instructions retired from execution event=0xc0,period=2000003 00 inst_retired.any_p pipeline Number of instructions retired. General Counter - architectural event event=0xc0,period=2000003 00 Number of instructions at retirement inst_retired.prec_dist pipeline Precise instruction retired event with HW to reduce effect of PEBS shadow in IP distribution (Must be precise) event=0xc0,period=2000003,umask=1 00 Precise instruction retired event with HW to reduce effect of PEBS shadow in IP distribution (Must be precise) int_misc.recovery_cycles pipeline Number of cycles waiting for the checkpoints in Resource Allocation Table (RAT) to be recovered after Nuke due to all other cases except JEClear (e.g. whenever a ucode assist is needed like SSE exception, memory disambiguation, etc.) event=0xd,cmask=1,period=2000003,umask=3 00 int_misc.recovery_stalls_count pipeline Number of occurrences waiting for the checkpoints in Resource Allocation Table (RAT) to be recovered after Nuke due to all other cases except JEClear (e.g. whenever a ucode assist is needed like SSE exception, memory disambiguation, etc.) event=0xd,cmask=1,edge=1,period=2000003,umask=3 00 ld_blocks.no_sr pipeline This event counts the number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in use event=3,period=100003,umask=8 00 The number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in use ld_blocks.store_forward pipeline Cases when loads get true Block-on-Store blocking code preventing store forwarding event=3,period=100003,umask=2 00 Loads blocked by overlapping with store buffer that cannot be forwarded ld_blocks_partial.address_alias pipeline False dependencies in MOB due to partial compare on address event=7,period=100003,umask=1 00 False dependencies in MOB due to partial compare on address lsd.cycles_4_uops pipeline Cycles 4 Uops delivered by the LSD, but didn't come from the decoder event=0xa8,cmask=4,period=2000003,umask=1 00 Cycles 4 Uops delivered by the LSD, but didn't come from the decoder lsd.cycles_active pipeline Cycles Uops delivered by the LSD, but didn't come from the decoder event=0xa8,cmask=1,period=2000003,umask=1 00 Cycles Uops delivered by the LSD, but didn't come from the decoder machine_clears.maskmov pipeline This event counts the number of executed Intel AVX masked load operations that refer to an illegal address range with the mask bits set to 0 event=0xc3,period=100003,umask=0x20 00 Counts the number of executed AVX masked load operations that refer to an illegal address range with the mask bits set to 0 machine_clears.smc pipeline Self-modifying code (SMC) detected event=0xc3,period=100003,umask=4 00 Number of self-modifying-code machine clears detected other_assists.any_wb_assist pipeline Number of times any microcode assist is invoked by HW upon uop writeback event=0xc1,period=100003,umask=0x80 00 resource_stalls.any pipeline Resource-related stall cycles event=0xa2,period=2000003,umask=1 00 Cycles Allocation is stalled due to Resource Related reason resource_stalls.sb pipeline Cycles stalled due to no store buffers available. (not including draining form sync) event=0xa2,period=2000003,umask=8 00 Cycles stalled due to no store buffers available (not including draining form sync) rs_events.empty_cycles pipeline Cycles when Reservation Station (RS) is empty for the thread event=0x5e,period=2000003,umask=1 00 Cycles the RS is empty for the thread uops_dispatched_port.port_0 pipeline Cycles per thread when uops are dispatched to port 0 event=0xa1,period=2000003,umask=1 00 Cycles which a Uop is dispatched on port 0 uops_dispatched_port.port_0_core pipeline Cycles per core when uops are dispatched to port 0 event=0xa1,any=1,period=2000003,umask=1 00 Cycles per core when uops are dispatched to port 0 uops_dispatched_port.port_1 pipeline Cycles per thread when uops are dispatched to port 1 event=0xa1,period=2000003,umask=2 00 Cycles which a Uop is dispatched on port 1 uops_dispatched_port.port_1_core pipeline Cycles per core when uops are dispatched to port 1 event=0xa1,any=1,period=2000003,umask=2 00 Cycles per core when uops are dispatched to port 1 uops_dispatched_port.port_2 pipeline Cycles per thread when load or STA uops are dispatched to port 2 event=0xa1,period=2000003,umask=0xc 00 Cycles which a Uop is dispatched on port 2 uops_dispatched_port.port_2_core pipeline Uops dispatched to port 2, loads and stores per core (speculative and retired) event=0xa1,any=1,period=2000003,umask=0xc 00 uops_dispatched_port.port_3 pipeline Cycles per thread when load or STA uops are dispatched to port 3 event=0xa1,period=2000003,umask=0x30 00 Cycles which a Uop is dispatched on port 3 uops_dispatched_port.port_3_core pipeline Cycles per core when load or STA uops are dispatched to port 3 event=0xa1,any=1,period=2000003,umask=0x30 00 Cycles per core when load or STA uops are dispatched to port 3 uops_dispatched_port.port_4 pipeline Cycles per thread when uops are dispatched to port 4 event=0xa1,period=2000003,umask=0x40 00 Cycles which a Uop is dispatched on port 4 uops_dispatched_port.port_4_core pipeline Cycles per core when uops are dispatched to port 4 event=0xa1,any=1,period=2000003,umask=0x40 00 Cycles per core when uops are dispatched to port 4 uops_dispatched_port.port_5 pipeline Cycles per thread when uops are dispatched to port 5 event=0xa1,period=2000003,umask=0x80 00 Cycles which a Uop is dispatched on port 5 uops_dispatched_port.port_5_core pipeline Cycles per core when uops are dispatched to port 5 event=0xa1,any=1,period=2000003,umask=0x80 00 Cycles per core when uops are dispatched to port 5 uops_executed.core pipeline Number of uops executed on the core event=0xb1,period=2000003,umask=2 00 Counts total number of uops to be executed per-core each cycle uops_executed.core_cycles_ge_1 pipeline Cycles at least 1 micro-op is executed from any thread on physical core event=0xb1,cmask=1,period=2000003,umask=2 00 Cycles at least 1 micro-op is executed from any thread on physical core uops_executed.core_cycles_ge_2 pipeline Cycles at least 2 micro-op is executed from any thread on physical core event=0xb1,cmask=2,period=2000003,umask=2 00 Cycles at least 2 micro-op is executed from any thread on physical core uops_executed.core_cycles_ge_3 pipeline Cycles at least 3 micro-op is executed from any thread on physical core event=0xb1,cmask=3,period=2000003,umask=2 00 Cycles at least 3 micro-op is executed from any thread on physical core uops_executed.core_cycles_ge_4 pipeline Cycles at least 4 micro-op is executed from any thread on physical core event=0xb1,cmask=4,period=2000003,umask=2 00 Cycles at least 4 micro-op is executed from any thread on physical core uops_executed.core_cycles_none pipeline Cycles with no micro-ops executed from any thread on physical core event=0xb1,inv=1,period=2000003,umask=2 00 Cycles with no micro-ops executed from any thread on physical core uops_executed.stall_cycles pipeline Counts number of cycles no uops were dispatched to be executed on this thread event=0xb1,cmask=1,inv=1,period=2000003,umask=1 00 uops_executed.thread pipeline Counts the number of uops to be executed per-thread each cycle event=0xb1,period=2000003,umask=1 00 Counts total number of uops to be executed per-thread each cycle. Set Cmask = 1, INV =1 to count stall cycles uops_issued.any pipeline Uops that Resource Allocation Table (RAT) issues to Reservation Station (RS) event=0xe,period=2000003,umask=1 00 Increments each cycle the # of Uops issued by the RAT to RS. Set Cmask = 1, Inv = 1, Any= 1to count stalled cycles of this core uops_issued.core_stall_cycles pipeline Cycles when Resource Allocation Table (RAT) does not issue Uops to Reservation Station (RS) for all threads event=0xe,any=1,cmask=1,inv=1,period=2000003,umask=1 00 Cycles when Resource Allocation Table (RAT) does not issue Uops to Reservation Station (RS) for all threads uops_issued.flags_merge pipeline Number of flags-merge uops being allocated event=0xe,period=2000003,umask=0x10 00 Number of flags-merge uops allocated. Such uops adds delay uops_issued.slow_lea pipeline Number of slow LEA uops being allocated. A uop is generally considered SlowLea if it has 3 sources (e.g. 2 sources + immediate) regardless if as a result of LEA instruction or not event=0xe,period=2000003,umask=0x20 00 Number of slow LEA or similar uops allocated. Such uop has 3 sources (e.g. 2 sources + immediate) regardless if as a result of LEA instruction or not uops_issued.stall_cycles pipeline Cycles when Resource Allocation Table (RAT) does not issue Uops to Reservation Station (RS) for the thread event=0xe,cmask=1,inv=1,period=2000003,umask=1 00 Cycles when Resource Allocation Table (RAT) does not issue Uops to Reservation Station (RS) for the thread uops_retired.all pipeline Retired uops (Precise event) event=0xc2,period=2000003,umask=1 00 uops_retired.retire_slots pipeline Retirement slots used (Precise event) event=0xc2,period=2000003,umask=2 00 uops_retired.total_cycles pipeline Cycles with less than 10 actually retired uops event=0xc2,cmask=10,inv=1,period=2000003,umask=1 00 unc_arb_coh_trk_occupancy.all uncore interconnect Cycles weighted by number of requests pending in Coherency Tracker event=0x83,umask=1 01 unc_arb_trk_occupancy.all uncore interconnect Counts cycles weighted by the number of requests waiting for data returning from the memory controller. Accounts for coherent and non-coherent requests initiated by IA cores, processor graphic units, or LLC event=0x80,umask=1 01 unc_arb_trk_occupancy.cycles_over_half_full uncore interconnect Cycles with at least half of the requests outstanding are waiting for data return from memory controller. Account for coherent and non-coherent requests initiated by IA Cores, Processor Graphics Unit, or LLC event=0x80,cmask=10,umask=1 01 unc_arb_trk_requests.evictions uncore interconnect Counts the number of LLC evictions allocated event=0x81,umask=0x80 01 unc_arb_trk_requests.writes uncore interconnect Counts the number of allocated write entries, include full, partial, and LLC evictions event=0x81,umask=0x20 01 unc_clock.socket uncore interconnect This 48-bit fixed counter counts the UCLK cycles event=0xff 01 dtlb_load_misses.large_page_walk_completed virtual memory Page walk for a large page completed for Demand load event=8,period=100003,umask=0x88 00 dtlb_load_misses.miss_causes_a_walk virtual memory Demand load Miss in all translation lookaside buffer (TLB) levels causes an page walk of any page size event=8,period=100003,umask=0x81 00 Misses in all TLB levels that cause a page walk of any page size from demand loads dtlb_load_misses.stlb_hit virtual memory Load operations that miss the first DTLB level but hit the second and do not cause page walks event=0x5f,period=100003,umask=4 00 Counts load operations that missed 1st level DTLB but hit the 2nd level dtlb_load_misses.walk_completed virtual memory Demand load Miss in all translation lookaside buffer (TLB) levels causes a page walk that completes of any page size event=8,period=100003,umask=0x82 00 Misses in all TLB levels that caused page walk completed of any size by demand loads dtlb_load_misses.walk_duration virtual memory Demand load cycles page miss handler (PMH) is busy with this walk event=8,period=2000003,umask=0x84 00 Cycle PMH is busy with a walk due to demand loads dtlb_store_misses.stlb_hit virtual memory Store operations that miss the first TLB level but hit the second and do not cause page walks event=0x49,period=100003,umask=0x10 00 Store operations that miss the first TLB level but hit the second and do not cause page walks dtlb_store_misses.walk_completed virtual memory Store misses in all DTLB levels that cause completed page walks event=0x49,period=100003,umask=2 00 Miss in all TLB levels causes a page walk that completes of any page size (4K/2M/4M/1G) dtlb_store_misses.walk_duration virtual memory Cycles when PMH is busy with page walks event=0x49,period=2000003,umask=4 00 Cycles PMH is busy with this walk ept.walk_cycles virtual memory Cycle count for an Extended Page table walk. The Extended Page Directory cache is used by Virtual Machine operating systems while the guest operating systems use the standard TLB caches event=0x4f,period=2000003,umask=0x10 00 itlb.itlb_flush virtual memory Flushing of the Instruction TLB (ITLB) pages, includes 4k/2M/4M pages event=0xae,period=100007,umask=1 00 Counts the number of ITLB flushes, includes 4k/2M/4M pages itlb_misses.large_page_walk_completed virtual memory Completed page walks in ITLB due to STLB load misses for large pages event=0x85,period=100003,umask=0x80 00 Completed page walks in ITLB due to STLB load misses for large pages itlb_misses.miss_causes_a_walk virtual memory Misses at all ITLB levels that cause page walks event=0x85,period=100003,umask=1 00 Misses in all ITLB levels that cause page walks itlb_misses.stlb_hit virtual memory Operations that miss the first ITLB level but hit the second and do not cause any page walks event=0x85,period=100003,umask=0x10 00 Number of cache load STLB hits. No page walk itlb_misses.walk_completed virtual memory Misses in all ITLB levels that cause completed page walks event=0x85,period=100003,umask=2 00 Misses in all ITLB levels that cause completed page walks itlb_misses.walk_duration virtual memory Cycles when PMH is busy with page walks event=0x85,period=2000003,umask=4 00 Cycle PMH is busy with a walk tlb_flush.dtlb_thread virtual memory DTLB flush attempts of the thread-specific entries event=0xbd,period=100007,umask=1 00 DTLB flush attempts of the thread-specific entries tlb_flush.stlb_any virtual memory STLB flush attempts event=0xbd,period=100007,umask=0x20 00 Count number of STLB flush attempts mem_load_uops_llc_miss_retired.local_dram cache Retired load uops whose data source was local DRAM (Snoop not needed, Snoop Miss, or Snoop Hit data not forwarded) event=0xd3,period=100007,umask=3 00 mem_load_uops_llc_miss_retired.remote_dram cache Retired load uops whose data source was remote DRAM (Snoop not needed, Snoop Miss, or Snoop Hit data not forwarded) event=0xd3,period=100007,umask=0xc 00 mem_load_uops_llc_miss_retired.remote_fwd cache Data forwarded from remote cache event=0xd3,period=100007,umask=0x20 00 mem_load_uops_llc_miss_retired.remote_hitm cache Remote cache HITM event=0xd3,period=100007,umask=0x10 00 offcore_response.all_data_rd.llc_hit.snoop_miss cache Counts demand & prefetch data reads that hit in the LLC and sibling core snoop returned a clean response event=0xb7,period=100003,umask=1,offcore_rsp=0x2003c0091 00 offcore_response.all_pf_data_rd.llc_hit.any_response cache Counts all prefetch data reads that hit the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3f803c0090 00 offcore_response.all_pf_data_rd.llc_hit.hitm_other_core cache Counts prefetch data reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003c0090 00 offcore_response.all_pf_data_rd.llc_hit.hit_other_core_no_fwd cache Counts prefetch data reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003c0090 00 offcore_response.all_pf_data_rd.llc_hit.no_snoop_needed cache Counts prefetch data reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003c0090 00 offcore_response.all_pf_data_rd.llc_hit.snoop_miss cache Counts prefetch data reads that hit in the LLC and sibling core snoop returned a clean response event=0xb7,period=100003,umask=1,offcore_rsp=0x2003c0090 00 offcore_response.all_reads.llc_hit.any_response cache Counts all data/code/rfo reads (demand & prefetch) that hit in the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3f803c03f7 00 offcore_response.all_reads.llc_hit.hitm_other_core cache Counts all data/code/rfo reads (demand & prefetch) that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003c03f7 00 offcore_response.all_reads.llc_hit.hit_other_core_no_fwd cache Counts all data/code/rfo reads (demand & prefetch) that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003c03f7 00 offcore_response.all_reads.llc_hit.no_snoop_needed cache Counts all data/code/rfo reads (demand & prefetch) that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003c03f7 00 offcore_response.all_reads.llc_hit.snoop_miss cache Counts all data/code/rfo reads (demand & prefetch) that hit in the LLC and sibling core snoop returned a clean response event=0xb7,period=100003,umask=1,offcore_rsp=0x2003c03f7 00 offcore_response.demand_data_rd.llc_hit.snoop_miss cache Counts demand data reads that hit in the LLC and sibling core snoop returned a clean response event=0xb7,period=100003,umask=1,offcore_rsp=0x2003c0001 00 offcore_response.other.lru_hints cache Counts L2 hints sent to LLC to keep a line from being evicted out of the core caches event=0xb7,period=100003,umask=1,offcore_rsp=0x803c8000 00 offcore_response.other.portio_mmio_uc cache Counts miscellaneous accesses that include port i/o, MMIO and uncacheable memory accesses event=0xb7,period=100003,umask=1,offcore_rsp=0x23ffc08000 00 offcore_response.pf_l2_code_rd.llc_hit.any_response cache Counts all prefetch (that bring data to L2) code reads that hit in the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3f803c0040 00 offcore_response.pf_l2_data_rd.llc_hit.any_response cache Counts prefetch (that bring data to L2) data reads that hit in the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3f803c0010 00 offcore_response.pf_l2_data_rd.llc_hit.hitm_other_core cache Counts prefetch (that bring data to L2) data reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003c0010 00 offcore_response.pf_l2_data_rd.llc_hit.hit_other_core_no_fwd cache Counts prefetch (that bring data to L2) data reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003c0010 00 offcore_response.pf_l2_data_rd.llc_hit.no_snoop_needed cache Counts prefetch (that bring data to L2) data reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003c0010 00 offcore_response.pf_l2_data_rd.llc_hit.snoop_miss cache Counts prefetch (that bring data to L2) data reads that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=1,offcore_rsp=0x2003c0010 00 offcore_response.pf_llc_code_rd.llc_hit.any_response cache Counts all prefetch (that bring data to LLC only) code reads that hit in the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3f803c0200 00 offcore_response.pf_llc_data_rd.llc_hit.any_response cache Counts prefetch (that bring data to LLC only) data reads that hit in the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3f803c0080 00 offcore_response.pf_llc_data_rd.llc_hit.hitm_other_core cache Counts prefetch (that bring data to LLC only) data reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003c0080 00 offcore_response.pf_llc_data_rd.llc_hit.hit_other_core_no_fwd cache Counts prefetch (that bring data to LLC only) data reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003c0080 00 offcore_response.pf_llc_data_rd.llc_hit.no_snoop_needed cache Counts prefetch (that bring data to LLC only) data reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003c0080 00 offcore_response.pf_llc_data_rd.llc_hit.snoop_miss cache Counts prefetch (that bring data to LLC only) data reads that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=1,offcore_rsp=0x2003c0080 00 offcore_response.all_code_rd.llc_miss.any_response memory Counts all demand & prefetch code reads that miss the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3fffc00244 00 offcore_response.all_code_rd.llc_miss.remote_dram memory Counts all demand & prefetch code reads that miss the LLC and the data returned from remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x67f800244 00 offcore_response.all_code_rd.llc_miss.remote_hit_forward memory Counts all demand & prefetch code reads that miss the LLC and the data forwarded from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x87f800244 00 offcore_response.all_data_rd.llc_miss.any_response memory Counts all demand & prefetch data reads that hits the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3fffc20091 00 offcore_response.all_reads.llc_miss.any_response memory Counts all data/code/rfo reads (demand & prefetch) that hit the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3fffc203f7 00 offcore_response.all_reads.llc_miss.local_dram memory Counts all data/code/rfo reads (demand & prefetch) that miss the LLC and the data returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x6004003f7 00 offcore_response.all_reads.llc_miss.remote_hitm memory Counts all data/code/rfo reads (demand & prefetch) that miss the LLC the data is found in M state in remote cache and forwarded from there event=0xb7,period=100003,umask=1,offcore_rsp=0x107fc003f7 00 offcore_response.all_reads.llc_miss.remote_hit_forward memory Counts all data/code/rfo reads (demand & prefetch) that miss the LLC and the data forwarded from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x87f8203f7 00 offcore_response.demand_code_rd.llc_miss.any_response memory Counts all demand code reads that miss the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3fffc20004 00 offcore_response.demand_code_rd.llc_miss.local_dram memory Counts all demand code reads that miss the LLC and the data returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x600400004 00 offcore_response.demand_code_rd.llc_miss.remote_dram memory Counts all demand code reads that miss the LLC and the data returned from remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x67f800004 00 offcore_response.demand_code_rd.llc_miss.remote_hitm memory Counts all demand code reads that miss the LLC the data is found in M state in remote cache and forwarded from there event=0xb7,period=100003,umask=1,offcore_rsp=0x107fc00004 00 offcore_response.demand_code_rd.llc_miss.remote_hit_forward memory Counts all demand code reads that miss the LLC and the data forwarded from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x87f820004 00 offcore_response.demand_data_rd.llc_miss.any_dram memory Counts demand data reads that miss the LLC and the data returned from remote & local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x67fc00001 00 offcore_response.demand_data_rd.llc_miss.any_response memory Counts demand data reads that miss in the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3fffc20001 00 offcore_response.demand_data_rd.llc_miss.local_dram memory Counts demand data reads that miss the LLC and the data returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x600400001 00 offcore_response.demand_data_rd.llc_miss.remote_dram memory Counts demand data reads that miss the LLC and the data returned from remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x67f800001 00 offcore_response.demand_data_rd.llc_miss.remote_hitm memory Counts demand data reads that miss the LLC the data is found in M state in remote cache and forwarded from there event=0xb7,period=100003,umask=1,offcore_rsp=0x107fc00001 00 offcore_response.demand_data_rd.llc_miss.remote_hit_forward memory Counts demand data reads that miss the LLC and the data forwarded from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x87f820001 00 offcore_response.demand_rfo.llc_miss.remote_hitm memory Counts all demand data writes (RFOs) that miss the LLC and the data is found in M state in remote cache and forwarded from there event=0xb7,period=100003,umask=1,offcore_rsp=0x107fc20002 00 offcore_response.pf_l2_code_rd.llc_miss.any_response memory Counts all prefetch (that bring data to L2) code reads that miss the LLC and the data returned from remote & local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x3fffc20040 00 offcore_response.pf_l2_data_rd.llc_miss.any_dram memory Counts prefetch (that bring data to L2) data reads that miss the LLC and the data returned from remote & local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x67fc00010 00 offcore_response.pf_l2_data_rd.llc_miss.any_response memory Counts prefetch (that bring data to L2) data reads that miss in the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3fffc20010 00 offcore_response.pf_l2_data_rd.llc_miss.local_dram memory Counts prefetch (that bring data to L2) data reads that miss the LLC and the data returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x600400010 00 offcore_response.pf_l2_data_rd.llc_miss.remote_dram memory Counts prefetch (that bring data to L2) data reads that miss the LLC and the data returned from remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x67f800010 00 offcore_response.pf_l2_data_rd.llc_miss.remote_hitm memory Counts prefetch (that bring data to L2) data reads that miss the LLC the data is found in M state in remote cache and forwarded from there event=0xb7,period=100003,umask=1,offcore_rsp=0x107fc00010 00 offcore_response.pf_l2_data_rd.llc_miss.remote_hit_forward memory Counts prefetch (that bring data to L2) data reads that miss the LLC and the data forwarded from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x87f820010 00 offcore_response.pf_llc_code_rd.llc_miss.any_response memory Counts all prefetch (that bring data to LLC only) code reads that miss in the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3fffc20200 00 offcore_response.pf_llc_data_rd.llc_miss.any_response memory Counts prefetch (that bring data to LLC only) data reads that miss in the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3fffc20080 00 unc_c_llc_lookup.any uncore cache Cache Lookups; Any Request event=0x34,umask=0x11 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set filter mask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:17] bits correspond to [M'FMESI] state.; Filters for any transaction originating from the IPQ or IRQ. This does not include lookups originating from the ISMQ unc_c_llc_lookup.data_read uncore cache Cache Lookups; Data Read Request event=0x34,umask=3 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set filter mask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:17] bits correspond to [M'FMESI] state.; Read transactions unc_c_llc_lookup.nid uncore cache Cache Lookups; Lookups that Match NID event=0x34,umask=0x41 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set filter mask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:17] bits correspond to [M'FMESI] state.; Qualify one of the other subevents by the Target NID. The NID is programmed in Cn_MSR_PMON_BOX_FILTER.nid. In conjunction with STATE = I, it is possible to monitor misses to specific NIDs in the system unc_c_llc_lookup.remote_snoop uncore cache Cache Lookups; External Snoop Request event=0x34,umask=9 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set filter mask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:17] bits correspond to [M'FMESI] state.; Filters for only snoop requests coming from the remote socket(s) through the IPQ unc_c_llc_lookup.write uncore cache Cache Lookups; Write Requests event=0x34,umask=5 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set filter mask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:17] bits correspond to [M'FMESI] state.; Writeback transactions from L2 to the LLC This includes all write transactions -- both Cacheable and UC unc_c_llc_victims.miss uncore cache Lines Victimized event=0x37,umask=8 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_c_llc_victims.s_state uncore cache Lines Victimized; Lines in S State event=0x37,umask=4 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_c_ring_ad_used.ccw uncore cache AD Ring In Use; Counterclockwise event=0x1b,umask=0xc 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.cw uncore cache AD Ring In Use; Clockwise event=0x1b,umask=3 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.down uncore cache AD Ring In Use; Down event=0x1b,umask=0xcc 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.down_vr0_even uncore cache AD Ring In Use; Down and Even on Vring 0 event=0x1b,umask=4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity on Virtual Ring 0 unc_c_ring_ad_used.down_vr0_odd uncore cache AD Ring In Use; Down and Odd on Vring 0 event=0x1b,umask=8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity on Virtual Ring 0 unc_c_ring_ad_used.down_vr1_even uncore cache AD Ring In Use; Down and Even on VRing 1 event=0x1b,umask=0x40 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity on Virtual Ring 1 unc_c_ring_ad_used.down_vr1_odd uncore cache AD Ring In Use; Down and Odd on VRing 1 event=0x1b,umask=0x80 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity on Virtual Ring 1 unc_c_ring_ad_used.up uncore cache AD Ring In Use; Up event=0x1b,umask=0x33 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.up_vr0_even uncore cache AD Ring In Use; Up and Even on Vring 0 event=0x1b,umask=1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity on Virtual Ring 0 unc_c_ring_ad_used.up_vr0_odd uncore cache AD Ring In Use; Up and Odd on Vring 0 event=0x1b,umask=2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity on Virtual Ring 0 unc_c_ring_ad_used.up_vr1_even uncore cache AD Ring In Use; Up and Even on VRing 1 event=0x1b,umask=0x10 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity on Virtual Ring 1 unc_c_ring_ad_used.up_vr1_odd uncore cache AD Ring In Use; Up and Odd on VRing 1 event=0x1b,umask=0x20 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity on Virtual Ring 1 unc_c_ring_ak_used.ccw uncore cache AK Ring In Use; Counterclockwise event=0x1c,umask=0xc 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.cw uncore cache AK Ring In Use; Clockwise event=0x1c,umask=3 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.down uncore cache AK Ring In Use; Down event=0x1c,umask=0xcc 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.down_vr0_even uncore cache AK Ring In Use; Down and Even on Vring 0 event=0x1c,umask=4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity on Virtual Ring 0 unc_c_ring_ak_used.down_vr0_odd uncore cache AK Ring In Use; Down and Odd on Vring 0 event=0x1c,umask=8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity on Virtual Ring 0 unc_c_ring_ak_used.down_vr1_even uncore cache AK Ring In Use; Down and Even on VRing 1 event=0x1c,umask=0x40 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity on Virtual Ring 1 unc_c_ring_ak_used.down_vr1_odd uncore cache AK Ring In Use; Down and Odd on VRing 1 event=0x1c,umask=0x80 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity on Virtual Ring 1 unc_c_ring_ak_used.up uncore cache AK Ring In Use; Up event=0x1c,umask=0x33 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.up_vr0_even uncore cache AK Ring In Use; Up and Even on Vring 0 event=0x1c,umask=1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity on Virtual Ring 0 unc_c_ring_ak_used.up_vr0_odd uncore cache AK Ring In Use; Up and Odd on Vring 0 event=0x1c,umask=2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity on Virtual Ring 0 unc_c_ring_ak_used.up_vr1_even uncore cache AK Ring In Use; Up and Even on VRing 1 event=0x1c,umask=0x10 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity on Virtual Ring 1 unc_c_ring_ak_used.up_vr1_odd uncore cache AK Ring In Use; Up and Odd on VRing 1 event=0x1c,umask=0x20 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity on Virtual Ring 1 unc_c_ring_bl_used.ccw uncore cache BL Ring in Use; Counterclockwise event=0x1d,umask=0xc 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.cw uncore cache BL Ring in Use; Clockwise event=0x1d,umask=3 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.down uncore cache BL Ring in Use; Down event=0x1d,umask=0xcc 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.down_vr0_even uncore cache BL Ring in Use; Down and Even on Vring 0 event=0x1d,umask=4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity on Virtual Ring 0 unc_c_ring_bl_used.down_vr0_odd uncore cache BL Ring in Use; Down and Odd on Vring 0 event=0x1d,umask=8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity on Virtual Ring 0 unc_c_ring_bl_used.down_vr1_even uncore cache BL Ring in Use; Down and Even on VRing 1 event=0x1d,umask=0x40 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity on Virtual Ring 1 unc_c_ring_bl_used.down_vr1_odd uncore cache BL Ring in Use; Down and Odd on VRing 1 event=0x1d,umask=0x80 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity on Virtual Ring 1 unc_c_ring_bl_used.up uncore cache BL Ring in Use; Up event=0x1d,umask=0x33 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.up_vr0_even uncore cache BL Ring in Use; Up and Even on Vring 0 event=0x1d,umask=1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity on Virtual Ring 0 unc_c_ring_bl_used.up_vr0_odd uncore cache BL Ring in Use; Up and Odd on Vring 0 event=0x1d,umask=2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity on Virtual Ring 0 unc_c_ring_bl_used.up_vr1_even uncore cache BL Ring in Use; Up and Even on VRing 1 event=0x1d,umask=0x10 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity on Virtual Ring 1 unc_c_ring_bl_used.up_vr1_odd uncore cache BL Ring in Use; Up and Odd on VRing 1 event=0x1d,umask=0x20 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity on Virtual Ring 1 unc_c_ring_bounces.ad_irq uncore cache Number of LLC responses that bounced on the Ring event=5,umask=2 01 unc_c_ring_bounces.ak uncore cache Number of LLC responses that bounced on the Ring.; Acknowledgements to core event=5,umask=4 01 unc_c_ring_bounces.ak_core uncore cache Number of LLC responses that bounced on the Ring.: Acknowledgements to core event=5,umask=2 01 unc_c_ring_bounces.bl uncore cache Number of LLC responses that bounced on the Ring.; Data Responses to core event=5,umask=8 01 unc_c_ring_bounces.bl_core uncore cache Number of LLC responses that bounced on the Ring.: Data Responses to core event=5,umask=4 01 unc_c_ring_bounces.iv_core uncore cache Number of LLC responses that bounced on the Ring.: Snoops of processor's cache event=5,umask=8 01 unc_c_ring_iv_used.any uncore cache IV Ring in Use; Any event=0x1e,umask=0xf 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters any polarity unc_c_ring_iv_used.down uncore cache IV Ring in Use; Down event=0x1e,umask=0xcc 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for Down polarity unc_c_ring_iv_used.up uncore cache IV Ring in Use; Up event=0x1e,umask=0x33 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for Up polarity unc_c_ring_sink_starved.ad_ipq uncore cache event=6,umask=2 01 unc_c_ring_sink_starved.ad_irq uncore cache event=6,umask=1 01 unc_c_ring_sink_starved.iv uncore cache event=6,umask=0x10 01 unc_c_ring_src_thrtl uncore cache event=7 01 unc_c_rxr_ext_starved.ipq uncore cache Ingress Arbiter Blocking Cycles; IRQ event=0x12,umask=2 01 Counts cycles in external starvation. This occurs when one of the ingress queues is being starved by the other queues.; IPQ is externally startved and therefore we are blocking the IRQ unc_c_rxr_ext_starved.prq uncore cache Ingress Arbiter Blocking Cycles event=0x12,umask=4 01 IRQ is blocking the ingress queue and causing the starvation unc_c_rxr_inserts.irq_rejected uncore cache Ingress Allocations: IRQ Rejected event=0x13,umask=2 01 Counts number of allocations per cycle into the specified Ingress queue unc_c_rxr_inserts.vfifo uncore cache Ingress Allocations; VFIFO event=0x13,umask=0x10 01 Counts number of allocations per cycle into the specified Ingress queue.; Counts the number of allocations into the IRQ Ordering FIFO. In JKT, it is necessary to keep IO requests in order. Therefore, they are allocated into an ordering FIFO that sits next to the IRQ, and must be satisfied from the FIFO in order (with respect to each other). This event, in conjunction with the Occupancy Accumulator event, can be used to calculate average lifetime in the FIFO. Transactions are allocated into the FIFO as soon as they enter the Cachebo (and the IRQ) and are deallocated from the FIFO as soon as they are deallocated from the IRQ unc_c_rxr_ismq_retry.wb_credits uncore cache ISMQ Retries; No WB Credits event=0x33,umask=0x80 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores.; Retries of writes to local memory due to lack of HT WB credits unc_c_rxr_occupancy.irq_rejected uncore cache IRQ Rejected event=0x11,umask=2 01 Counts number of entries in the specified Ingress queue in each cycle unc_c_rxr_occupancy.vfifo uncore cache Ingress Occupancy; VFIFO event=0x11,umask=0x10 01 Counts number of entries in the specified Ingress queue in each cycle.; Accumulates the number of used entries in the IRQ Ordering FIFO in each cycle. In JKT, it is necessary to keep IO requests in order. Therefore, they are allocated into an ordering FIFO that sits next to the IRQ, and must be satisfied from the FIFO in order (with respect to each other). This event, in conjunction with the Allocations event, can be used to calculate average lifetime in the FIFO. This event can be used in conjunction with the Not Empty event to calculate average queue occupancy. Transactions are allocated into the FIFO as soon as they enter the Cachebo (and the IRQ) and are deallocated from the FIFO as soon as they are deallocated from the IRQ unc_h_bt_bypass uncore cache BT Bypass event=0x52 01 Number of transactions that bypass the BT (fifo) to HT unc_h_bt_cycles_ne.local uncore cache BT Cycles Not Empty: Local event=0x42,umask=1 01 Cycles the Backup Tracker (BT) is not empty. The BT is the actual HOM tracker in IVT unc_h_bt_cycles_ne.remote uncore cache BT Cycles Not Empty: Remote event=0x42,umask=2 01 Cycles the Backup Tracker (BT) is not empty. The BT is the actual HOM tracker in IVT unc_h_bt_occupancy.local uncore cache BT Occupancy; Local event=0x43,umask=1 01 Accumulates the occupancy of the HA BT pool in every cycle. This can be used with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA BTs are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_bt_occupancy.reads_local uncore cache BT Occupancy; Reads Local event=0x43,umask=4 01 Accumulates the occupancy of the HA BT pool in every cycle. This can be used with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA BTs are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_bt_occupancy.reads_remote uncore cache BT Occupancy; Reads Remote event=0x43,umask=8 01 Accumulates the occupancy of the HA BT pool in every cycle. This can be used with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA BTs are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_bt_occupancy.remote uncore cache BT Occupancy; Remote event=0x43,umask=2 01 Accumulates the occupancy of the HA BT pool in every cycle. This can be used with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA BTs are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_bt_occupancy.writes_local uncore cache BT Occupancy; Writes Local event=0x43,umask=0x10 01 Accumulates the occupancy of the HA BT pool in every cycle. This can be used with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA BTs are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_bt_occupancy.writes_remote uncore cache BT Occupancy; Writes Remote event=0x43,umask=0x20 01 Accumulates the occupancy of the HA BT pool in every cycle. This can be used with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA BTs are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_bypass_imc.not_taken uncore cache HA to iMC Bypass; Not Taken event=0x14,umask=2 01 Counts the number of times when the HA was able to bypass was attempted. This is a latency optimization for situations when there is light loadings on the memory subsystem. This can be filted by when the bypass was taken and when it was not.; Filter for transactions that could not take the bypass unc_h_bypass_imc.taken uncore cache HA to iMC Bypass; Taken event=0x14,umask=1 01 Counts the number of times when the HA was able to bypass was attempted. This is a latency optimization for situations when there is light loadings on the memory subsystem. This can be filted by when the bypass was taken and when it was not.; Filter for transactions that succeeded in taking the bypass unc_h_conflict_cycles.ackcnflts uncore cache Conflict Checks; Acknowledge Conflicts event=0xb,umask=8 01 Count the number of Ackcnflts unc_h_conflict_cycles.cmp_fwds uncore cache Conflict Checks; Cmp Fwds event=0xb,umask=0x10 01 Count the number of Cmp_Fwd. This will give the number of late conflicts unc_h_conflict_cycles.conflict uncore cache Conflict Checks; Conflict Detected event=0xb,umask=2 01 Counts the number of cycles that we are handling conflicts unc_h_conflict_cycles.last uncore cache Conflict Checks; Last in conflict chain event=0xb,umask=4 01 Count every last conflictor in conflict chain. Can be used to compute the average conflict chain length as (#Ackcnflts/#LastConflictor)+1. This can be used to give a feel for the conflict chain lengths while analyzing lock kernels unc_h_directory_lookup.any uncore cache Directory Lookups: Any state event=0xc,umask=0x10 01 Counts the number of transactions that looked up the directory. Can be filtered by requests that had to snoop and those that did not have to unc_h_directory_lookup.snoop_a uncore cache Directory Lookups: Snoop A event=0xc,umask=8 01 Counts the number of transactions that looked up the directory. Can be filtered by requests that had to snoop and those that did not have to unc_h_directory_lookup.snoop_s uncore cache Directory Lookups: Snoop S event=0xc,umask=2 01 Counts the number of transactions that looked up the directory. Can be filtered by requests that had to snoop and those that did not have to unc_h_directory_lookup.state_a uncore cache Directory Lookups: A State event=0xc,umask=0x80 01 Counts the number of transactions that looked up the directory. Can be filtered by requests that had to snoop and those that did not have to unc_h_directory_lookup.state_i uncore cache Directory Lookups: I State event=0xc,umask=0x20 01 Counts the number of transactions that looked up the directory. Can be filtered by requests that had to snoop and those that did not have to unc_h_directory_lookup.state_s uncore cache Directory Lookups: S State event=0xc,umask=0x40 01 Counts the number of transactions that looked up the directory. Can be filtered by requests that had to snoop and those that did not have to unc_h_directory_update.a2i uncore cache Directory Updates: A2I event=0xd,umask=0x20 01 Counts the number of directory updates that were required. These result in writes to the memory controller. This can be filtered by directory sets and directory clears unc_h_directory_update.a2s uncore cache Directory Updates: A2S event=0xd,umask=0x40 01 Counts the number of directory updates that were required. These result in writes to the memory controller. This can be filtered by directory sets and directory clears unc_h_directory_update.i2a uncore cache Directory Updates: I2A event=0xd,umask=4 01 Counts the number of directory updates that were required. These result in writes to the memory controller. This can be filtered by directory sets and directory clears unc_h_directory_update.i2s uncore cache Directory Updates: I2S event=0xd,umask=2 01 Counts the number of directory updates that were required. These result in writes to the memory controller. This can be filtered by directory sets and directory clears unc_h_directory_update.s2a uncore cache Directory Updates: S2A event=0xd,umask=0x10 01 Counts the number of directory updates that were required. These result in writes to the memory controller. This can be filtered by directory sets and directory clears unc_h_directory_update.s2i uncore cache Directory Updates: S2I event=0xd,umask=8 01 Counts the number of directory updates that were required. These result in writes to the memory controller. This can be filtered by directory sets and directory clears unc_h_igr_ad_qpi2_accumulator uncore cache AD QPI Link 2 Credit Accumulator event=0x59 01 Accumulates the number of credits available to the QPI Link 2 AD Ingress buffer unc_h_igr_bl_qpi2_accumulator uncore cache BL QPI Link 2 Credit Accumulator event=0x5a 01 Accumulates the number of credits available to the QPI Link 2 BL Ingress buffer unc_h_igr_credits_ad_qpi2 uncore cache AD QPI Link 2 Credit Accumulator event=0x59 01 Accumulates the number of credits available to the QPI Link 2 AD Ingress buffer unc_h_igr_credits_bl_qpi2 uncore cache BL QPI Link 2 Credit Accumulator event=0x5a 01 Accumulates the number of credits available to the QPI Link 2 BL Ingress buffer unc_h_iodc_conflicts.any uncore cache IODC Conflicts; Any Conflict event=0x57,umask=1 01 unc_h_iodc_conflicts.last uncore cache IODC Conflicts; Last Conflict event=0x57,umask=4 01 unc_h_iodc_conflicts.remote_invi2e_same_rtid uncore cache IODC Conflicts: Remote InvItoE - Same RTID event=0x57,umask=1 01 unc_h_iodc_conflicts.remote_other_same_addr uncore cache IODC Conflicts: Remote (Other) - Same Addr event=0x57,umask=4 01 unc_h_iodc_inserts uncore cache IODC Inserts event=0x56 01 IODC Allocations unc_h_iodc_olen_wbmtoi uncore cache Num IODC 0 Length Writes event=0x58 01 Num IODC 0 Length Writebacks M to I - All of which are dropped unc_h_ring_ad_used.ccw uncore cache HA AD Ring in Use; Counterclockwise event=0x3e,umask=0xcc 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ad_used.ccw_vr0_even uncore cache HA AD Ring in Use; Counterclockwise and Even on VRing 0 event=0x3e,umask=4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0 unc_h_ring_ad_used.ccw_vr0_odd uncore cache HA AD Ring in Use; Counterclockwise and Odd on VRing 0 event=0x3e,umask=8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0 unc_h_ring_ad_used.ccw_vr1_even uncore cache HA AD Ring in Use; Counterclockwise and Even on VRing 1 event=0x3e,umask=0x40 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 1 unc_h_ring_ad_used.ccw_vr1_odd uncore cache HA AD Ring in Use; Counterclockwise and Odd on VRing 1 event=0x3e,umask=0x80 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 1 unc_h_ring_ad_used.cw uncore cache HA AD Ring in Use; Clockwise event=0x3e,umask=0x33 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ad_used.cw_vr0_even uncore cache HA AD Ring in Use; Clockwise and Even on VRing 0 event=0x3e,umask=1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0 unc_h_ring_ad_used.cw_vr0_odd uncore cache HA AD Ring in Use; Clockwise and Odd on VRing 0 event=0x3e,umask=2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0 unc_h_ring_ad_used.cw_vr1_even uncore cache HA AD Ring in Use; Clockwise and Even on VRing 1 event=0x3e,umask=0x10 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 1 unc_h_ring_ad_used.cw_vr1_odd uncore cache HA AD Ring in Use; Clockwise and Odd on VRing 1 event=0x3e,umask=0x20 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 1 unc_h_ring_ak_used.ccw uncore cache HA AK Ring in Use; Counterclockwise event=0x3f,umask=0xcc 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ak_used.ccw_vr0_even uncore cache HA AK Ring in Use; Counterclockwise and Even on VRing 0 event=0x3f,umask=4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0 unc_h_ring_ak_used.ccw_vr0_odd uncore cache HA AK Ring in Use; Counterclockwise and Odd on VRing 0 event=0x3f,umask=8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0 unc_h_ring_ak_used.ccw_vr1_even uncore cache HA AK Ring in Use; Counterclockwise and Even on VRing 1 event=0x3f,umask=0x40 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 1 unc_h_ring_ak_used.ccw_vr1_odd uncore cache HA AK Ring in Use; Counterclockwise and Odd on VRing 1 event=0x3f,umask=0x80 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 1 unc_h_ring_ak_used.cw uncore cache HA AK Ring in Use; Clockwise event=0x3f,umask=0x33 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ak_used.cw_vr0_even uncore cache HA AK Ring in Use; Clockwise and Even on VRing 0 event=0x3f,umask=1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0 unc_h_ring_ak_used.cw_vr0_odd uncore cache HA AK Ring in Use; Clockwise and Odd on VRing 0 event=0x3f,umask=2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0 unc_h_ring_ak_used.cw_vr1_even uncore cache HA AK Ring in Use; Clockwise and Even on VRing 1 event=0x3f,umask=0x10 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 1 unc_h_ring_ak_used.cw_vr1_odd uncore cache HA AK Ring in Use; Clockwise and Odd on VRing 1 event=0x3f,umask=0x20 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 1 unc_h_ring_bl_used.ccw uncore cache HA BL Ring in Use; Counterclockwise event=0x40,umask=0xcc 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_bl_used.ccw_vr0_even uncore cache HA BL Ring in Use; Counterclockwise and Even on VRing 0 event=0x40,umask=4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0 unc_h_ring_bl_used.ccw_vr0_odd uncore cache HA BL Ring in Use; Counterclockwise and Odd on VRing 0 event=0x40,umask=8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0 unc_h_ring_bl_used.ccw_vr1_even uncore cache HA BL Ring in Use; Counterclockwise and Even on VRing 1 event=0x40,umask=0x40 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 1 unc_h_ring_bl_used.ccw_vr1_odd uncore cache HA BL Ring in Use; Counterclockwise and Odd on VRing 1 event=0x40,umask=0x80 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 1 unc_h_ring_bl_used.cw uncore cache HA BL Ring in Use; Clockwise event=0x40,umask=0x33 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_bl_used.cw_vr0_even uncore cache HA BL Ring in Use; Clockwise and Even on VRing 0 event=0x40,umask=1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0 unc_h_ring_bl_used.cw_vr0_odd uncore cache HA BL Ring in Use; Clockwise and Odd on VRing 0 event=0x40,umask=2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0 unc_h_ring_bl_used.cw_vr1_even uncore cache HA BL Ring in Use; Clockwise and Even on VRing 1 event=0x40,umask=0x10 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 1 unc_h_ring_bl_used.cw_vr1_odd uncore cache HA BL Ring in Use; Clockwise and Odd on VRing 1 event=0x40,umask=0x20 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 1 unc_h_rpq_cycles_no_reg_credits.chn0 uncore cache iMC RPQ Credits Empty - Regular; Channel 0 event=0x15,umask=1 01 Counts the number of cycles when there are no regular credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 0 only unc_h_rpq_cycles_no_reg_credits.chn1 uncore cache iMC RPQ Credits Empty - Regular; Channel 1 event=0x15,umask=2 01 Counts the number of cycles when there are no regular credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 1 only unc_h_rpq_cycles_no_reg_credits.chn2 uncore cache iMC RPQ Credits Empty - Regular; Channel 2 event=0x15,umask=4 01 Counts the number of cycles when there are no regular credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 2 only unc_h_rpq_cycles_no_reg_credits.chn3 uncore cache iMC RPQ Credits Empty - Regular; Channel 3 event=0x15,umask=8 01 Counts the number of cycles when there are no regular credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 3 only unc_h_snoop_resp.rspsfwd uncore cache Snoop Responses Received; RspSFwd event=0x21,umask=8 01 Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for a snoop response of RspSFwd. This is returned when a remote caching agent forwards data but holds on to its currently copy. This is common for data and code reads that hit in a remote socket in E or F state unc_h_tracker_cycles_ne uncore cache Tracker Cycles Not Empty event=3 01 Counts the number of cycles when the local HA tracker pool is not empty. This can be used with edge detect to identify the number of situations when the pool became empty. This should not be confused with RTID credit usage -- which must be tracked inside each cbo individually -- but represents the actual tracker buffer structure. In other words, this buffer could be completely empty, but there may still be credits in use by the CBos. This stat can be used in conjunction with the occupancy accumulation stat in order to calculate average queue occpancy. HA trackers are allocated as soon as a request enters the HA if an HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_txr_ad_occupancy.sched0 uncore cache AD Egress Occupancy; Scheduler 0 event=0x28,umask=1 01 AD Egress Occupancy; Filter for occupancy from scheduler bank 0 unc_h_txr_ad_occupancy.sched1 uncore cache AD Egress Occupancy; Scheduler 1 event=0x28,umask=2 01 AD Egress Occupancy; Filter for occupancy from scheduler bank 1 unc_h_txr_ak.crd_cbo uncore cache Outbound Ring Transactions on AK: CRD Transactions to Cbo event=0xe,umask=2 01 unc_h_txr_ak_occupancy.sched0 uncore cache AK Egress Occupancy; Scheduler 0 event=0x30,umask=1 01 AK Egress Occupancy; Filter for occupancy from scheduler bank 0 unc_h_txr_ak_occupancy.sched1 uncore cache AK Egress Occupancy; Scheduler 1 event=0x30,umask=2 01 AK Egress Occupancy; Filter for occupancy from scheduler bank 1 unc_h_txr_bl_occupancy.all uncore cache BL Egress Occupancy: All event=0x34,umask=3 01 unc_h_txr_bl_occupancy.sched0 uncore cache BL Egress Occupancy; Scheduler 0 event=0x34,umask=1 01 BL Egress Occupancy; Filter for occupancy from scheduler bank 0 unc_h_txr_bl_occupancy.sched1 uncore cache BL Egress Occupancy; Scheduler 1 event=0x34,umask=2 01 BL Egress Occupancy; Filter for occupancy from scheduler bank 1 unc_h_wpq_cycles_no_reg_credits.chn0 uncore cache HA iMC CHN0 WPQ Credits Empty - Regular; Channel 0 event=0x18,umask=1 01 Counts the number of cycles when there are no regular credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 0 only unc_h_wpq_cycles_no_reg_credits.chn1 uncore cache HA iMC CHN0 WPQ Credits Empty - Regular; Channel 1 event=0x18,umask=2 01 Counts the number of cycles when there are no regular credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 1 only unc_h_wpq_cycles_no_reg_credits.chn2 uncore cache HA iMC CHN0 WPQ Credits Empty - Regular; Channel 2 event=0x18,umask=4 01 Counts the number of cycles when there are no regular credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 2 only unc_h_wpq_cycles_no_reg_credits.chn3 uncore cache HA iMC CHN0 WPQ Credits Empty - Regular; Channel 3 event=0x18,umask=8 01 Counts the number of cycles when there are no regular credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 3 only unc_i_address_match.merge_count uncore interconnect Address Match (Conflict) Count; Conflict Merges event=0x17,umask=2 01 Counts the number of times when an inbound write (from a device to memory or another device) had an address match with another request in the write cache.; When two requests to the same address from the same source are received back to back, it is possible to merge the two of them together unc_i_address_match.stall_count uncore interconnect Address Match (Conflict) Count; Conflict Stalls event=0x17,umask=1 01 Counts the number of times when an inbound write (from a device to memory or another device) had an address match with another request in the write cache.; When it is not possible to merge two conflicting requests, a stall event occurs. This is bad for performance unc_i_cache_ack_pending_occupancy.any uncore interconnect Write Ack Pending Occupancy; Any Source event=0x14,umask=1 01 Accumulates the number of writes that have acquired ownership but have not yet returned their data to the uncore. These writes are generally queued up in the switch trying to get to the head of their queues so that they can post their data. The queue occuapancy increments when the ACK is received, and decrements when either the data is returned OR a tickle is received and ownership is released. Note that a single tickle can result in multiple decrements.; Tracks only those requests that come from the port specified in the IRP_PmonFilter.OrderingQ register. This register allows one to select one specific queue. It is not possible to monitor multiple queues at a time unc_i_cache_ack_pending_occupancy.source uncore interconnect Write Ack Pending Occupancy; Select Source event=0x14,umask=2 01 Accumulates the number of writes that have acquired ownership but have not yet returned their data to the uncore. These writes are generally queued up in the switch trying to get to the head of their queues so that they can post their data. The queue occuapancy increments when the ACK is received, and decrements when either the data is returned OR a tickle is received and ownership is released. Note that a single tickle can result in multiple decrements.; Tracks all requests from any source port unc_i_cache_own_occupancy.any uncore interconnect Outstanding Write Ownership Occupancy; Any Source event=0x13,umask=1 01 Accumulates the number of writes (and write prefetches) that are outstanding in the uncore trying to acquire ownership in each cycle. This can be used with the write transaction count to calculate the average write latency in the uncore. The occupancy increments when a write request is issued, and decrements when the data is returned.; Tracks all requests from any source port unc_i_cache_own_occupancy.source uncore interconnect Outstanding Write Ownership Occupancy; Select Source event=0x13,umask=2 01 Accumulates the number of writes (and write prefetches) that are outstanding in the uncore trying to acquire ownership in each cycle. This can be used with the write transaction count to calculate the average write latency in the uncore. The occupancy increments when a write request is issued, and decrements when the data is returned.; Tracks only those requests that come from the port specified in the IRP_PmonFilter.OrderingQ register. This register allows one to select one specific queue. It is not possible to monitor multiple queues at a time unc_i_cache_read_occupancy.any uncore interconnect Outstanding Read Occupancy; Any Source event=0x10,umask=1 01 Accumulates the number of reads that are outstanding in the uncore in each cycle. This can be used with the read transaction count to calculate the average read latency in the uncore. The occupancy increments when a read request is issued, and decrements when the data is returned.; Tracks all requests from any source port unc_i_cache_read_occupancy.source uncore interconnect Outstanding Read Occupancy; Select Source event=0x10,umask=2 01 Accumulates the number of reads that are outstanding in the uncore in each cycle. This can be used with the read transaction count to calculate the average read latency in the uncore. The occupancy increments when a read request is issued, and decrements when the data is returned.; Tracks only those requests that come from the port specified in the IRP_PmonFilter.OrderingQ register. This register allows one to select one specific queue. It is not possible to monitor multiple queues at a time unc_i_cache_write_occupancy.any uncore interconnect Outstanding Write Occupancy; Any Source event=0x11,umask=1 01 Accumulates the number of writes (and write prefetches) that are outstanding in the uncore in each cycle. This can be used with the transaction count event to calculate the average latency in the uncore. The occupancy increments when the ownership fetch/prefetch is issued, and decrements the data is returned to the uncore.; Tracks all requests from any source port unc_i_cache_write_occupancy.source uncore interconnect Outstanding Write Occupancy; Select Source event=0x11,umask=2 01 Accumulates the number of writes (and write prefetches) that are outstanding in the uncore in each cycle. This can be used with the transaction count event to calculate the average latency in the uncore. The occupancy increments when the ownership fetch/prefetch is issued, and decrements the data is returned to the uncore.; Tracks only those requests that come from the port specified in the IRP_PmonFilter.OrderingQ register. This register allows one to select one specific queue. It is not possible to monitor multiple queues at a time unc_i_rxr_ak_cycles_full uncore interconnect event=0xb 01 Counts the number of cycles when the AK Ingress is full. This queue is where the IRP receives responses from R2PCIe (the ring) unc_i_rxr_ak_occupancy uncore interconnect event=0xc 01 Accumulates the occupancy of the AK Ingress in each cycles. This queue is where the IRP receives responses from R2PCIe (the ring) unc_i_rxr_bl_drs_cycles_full uncore interconnect event=4 01 Counts the number of cycles when the BL Ingress is full. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_drs_occupancy uncore interconnect event=7 01 Accumulates the occupancy of the BL Ingress in each cycles. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_ncb_cycles_full uncore interconnect event=5 01 Counts the number of cycles when the BL Ingress is full. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_ncb_occupancy uncore interconnect event=8 01 Accumulates the occupancy of the BL Ingress in each cycles. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_ncs_cycles_full uncore interconnect event=6 01 Counts the number of cycles when the BL Ingress is full. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_ncs_occupancy uncore interconnect event=9 01 Accumulates the occupancy of the BL Ingress in each cycles. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_tickles.lost_ownership uncore interconnect Tickle Count; Ownership Lost event=0x16,umask=1 01 Counts the number of tickles that are received. This is for both explicit (from Cbo) and implicit (internal conflict) tickles.; Tracks the number of requests that lost ownership as a result of a tickle. When a tickle comes in, if the request is not at the head of the queue in the switch, then that request as well as any requests behind it in the switch queue will lose ownership and have to re-acquire it later when they get to the head of the queue. This will therefore track the number of requests that lost ownership and not just the number of tickles unc_i_tickles.top_of_queue uncore interconnect Tickle Count; Data Returned event=0x16,umask=2 01 Counts the number of tickles that are received. This is for both explicit (from Cbo) and implicit (internal conflict) tickles.; Tracks the number of cases when a tickle was received but the requests was at the head of the queue in the switch. In this case, data is returned rather than releasing ownership unc_i_transactions.pd_prefetches uncore interconnect Inbound Transaction Count: Read Prefetches event=0x15,umask=4 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID unc_i_transactions.rd_prefetches uncore interconnect Inbound Transaction Count; Read Prefetches event=0x15,umask=4 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks the number of read prefetches unc_i_transactions.reads uncore interconnect Inbound Transaction Count; Reads event=0x15,umask=1 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks only read requests (not including read prefetches) unc_i_transactions.writes uncore interconnect Inbound Transaction Count; Writes event=0x15,umask=2 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Trackes only write requests. Each write request should have a prefetch, so there is no need to explicitly track these requests. For writes that are tickled and have to retry, the counter will be incremented for each retry unc_i_write_ordering_stall_cycles uncore interconnect Write Ordering Stalls event=0x1a 01 Counts the number of cycles when there are pending write ACK's in the switch but the switch->IRP pipeline is not utilized unc_q_clockticks uncore interconnect Number of qfclks event=0x14 01 Counts the number of clocks in the QPI LL. This clock runs at 1/8th the GT/s speed of the QPI link. For example, a 8GT/s link will have qfclk or 1GHz. JKT does not support dynamic link speeds, so this frequency is fixed unc_q_match_mask uncore interconnect event=0x38 01 unc_q_message.drs.anydatac uncore interconnect event=0x38 01 unc_q_message.drs.anyresp uncore interconnect event=0x38 01 unc_q_message.drs.anyresp11flits uncore interconnect event=0x38 01 unc_q_message.drs.anyresp9flits uncore interconnect event=0x38 01 unc_q_message.drs.datac_e uncore interconnect event=0x38 01 unc_q_message.drs.datac_e_cmp uncore interconnect event=0x38 01 unc_q_message.drs.datac_e_frcackcnflt uncore interconnect event=0x38 01 unc_q_message.drs.datac_f uncore interconnect event=0x38 01 unc_q_message.drs.datac_f_cmp uncore interconnect event=0x38 01 unc_q_message.drs.datac_f_frcackcnflt uncore interconnect event=0x38 01 unc_q_message.drs.datac_m uncore interconnect event=0x38 01 unc_q_message.drs.wbedata uncore interconnect event=0x38 01 unc_q_message.drs.wbidata uncore interconnect event=0x38 01 unc_q_message.drs.wbsdata uncore interconnect event=0x38 01 unc_q_message.hom.anyreq uncore interconnect event=0x38 01 unc_q_message.hom.anyresp uncore interconnect event=0x38 01 unc_q_message.hom.respfwd uncore interconnect event=0x38 01 unc_q_message.hom.respfwdi uncore interconnect event=0x38 01 unc_q_message.hom.respfwdiwb uncore interconnect event=0x38 01 unc_q_message.hom.respfwds uncore interconnect event=0x38 01 unc_q_message.hom.respfwdswb uncore interconnect event=0x38 01 unc_q_message.hom.respiwb uncore interconnect event=0x38 01 unc_q_message.hom.respswb uncore interconnect event=0x38 01 unc_q_message.ncb.anyint uncore interconnect event=0x38 01 unc_q_message.ncb.anymsg uncore interconnect event=0x38 01 unc_q_message.ncb.anymsg11flits uncore interconnect event=0x38 01 unc_q_message.ncb.anymsg9flits uncore interconnect event=0x38 01 unc_q_message.ncs.anymsg1or2flits uncore interconnect event=0x38 01 unc_q_message.ncs.anymsg3flits uncore interconnect event=0x38 01 unc_q_message.ncs.ncrd uncore interconnect event=0x38 01 unc_q_message.ndr.anycmp uncore interconnect event=0x38 01 unc_q_message.snp.anysnp uncore interconnect event=0x38 01 unc_q_rxl_flits_g0.data uncore interconnect Flits Received - Group 0; Data Tx Flits event=1,umask=2 01 Counts the number of flits received from the QPI Link. It includes filters for Idle, protocol, and Data Flits. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p.; Number of data flits received over QPI. Each flit contains 64b of data. This includes both DRS and NCB data flits (coherent and non-coherent). This can be used to calculate the data bandwidth of the QPI link. One can get a good picture of the QPI-link characteristics by evaluating the protocol flits, data flits, and idle/null flits. This does not include the header flits that go in data packets unc_q_rxl_flits_g0.non_data uncore interconnect Flits Received - Group 0; Non-Data protocol Tx Flits event=1,umask=4 01 Counts the number of flits received from the QPI Link. It includes filters for Idle, protocol, and Data Flits. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p.; Number of non-NULL non-data flits received across QPI. This basically tracks the protocol overhead on the QPI link. One can get a good picture of the QPI-link characteristics by evaluating the protocol flits, data flits, and idle/null flits. This includes the header flits for data packets unc_q_rxl_inserts_drs uncore interconnect Rx Flit Buffer Allocations - DRS event=9 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only DRS flits unc_q_rxl_inserts_hom uncore interconnect Rx Flit Buffer Allocations - HOM event=0xc 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only HOM flits unc_q_rxl_inserts_ncb uncore interconnect Rx Flit Buffer Allocations - NCB event=0xa 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only NCB flits unc_q_rxl_inserts_ncs uncore interconnect Rx Flit Buffer Allocations - NCS event=0xb 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only NCS flits unc_q_rxl_inserts_ndr uncore interconnect Rx Flit Buffer Allocations - NDR event=0xe 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only NDR flits unc_q_rxl_inserts_snp uncore interconnect Rx Flit Buffer Allocations - SNP event=0xd 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only SNP flits unc_q_rxl_occupancy_drs uncore interconnect RxQ Occupancy - DRS event=0x15 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors DRS flits only unc_q_rxl_occupancy_hom uncore interconnect RxQ Occupancy - HOM event=0x18 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors HOM flits only unc_q_rxl_occupancy_ncb uncore interconnect RxQ Occupancy - NCB event=0x16 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors NCB flits only unc_q_rxl_occupancy_ncs uncore interconnect RxQ Occupancy - NCS event=0x17 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors NCS flits only unc_q_rxl_occupancy_ndr uncore interconnect RxQ Occupancy - NDR event=0x1a 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors NDR flits only unc_q_rxl_occupancy_snp uncore interconnect RxQ Occupancy - SNP event=0x19 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors SNP flits only unc_q_txr_ak_ndr_credit_acquired.vn0 uncore interconnect R3QPI Egress Credit Occupancy - AK NDR: for VN0 event=0x29,umask=1 01 Number of credits into the R3 (for transactions across the BGF) acquired each cycle. Local NDR message class to AK Egress unc_q_txr_ak_ndr_credit_acquired.vn1 uncore interconnect R3QPI Egress Credit Occupancy - AK NDR: for VN1 event=0x29,umask=2 01 Number of credits into the R3 (for transactions across the BGF) acquired each cycle. Local NDR message class to AK Egress unc_q_txr_ak_ndr_credit_occupancy.vn0 uncore interconnect R3QPI Egress Credit Occupancy - AK NDR: for VN0 event=0x25,umask=1 01 Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle. Local NDR message class to AK Egress unc_q_txr_ak_ndr_credit_occupancy.vn1 uncore interconnect R3QPI Egress Credit Occupancy - AK NDR: for VN1 event=0x25,umask=2 01 Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle. Local NDR message class to AK Egress unc_r3_c_hi_ad_credits_empty.cbo10 uncore interconnect CBox AD Credits Empty event=0x2c,umask=4 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 10 unc_r3_c_hi_ad_credits_empty.cbo11 uncore interconnect CBox AD Credits Empty event=0x2c,umask=8 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 11 unc_r3_c_hi_ad_credits_empty.cbo12 uncore interconnect CBox AD Credits Empty event=0x2c,umask=0x10 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 12 unc_r3_c_hi_ad_credits_empty.cbo13 uncore interconnect CBox AD Credits Empty event=0x2c,umask=0x20 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 13 unc_r3_c_hi_ad_credits_empty.cbo14 uncore interconnect CBox AD Credits Empty event=0x2c,umask=0x40 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 14&16 unc_r3_c_hi_ad_credits_empty.cbo8 uncore interconnect CBox AD Credits Empty event=0x2c,umask=1 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 8 unc_r3_c_hi_ad_credits_empty.cbo9 uncore interconnect CBox AD Credits Empty event=0x2c,umask=2 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 9 unc_r3_c_lo_ad_credits_empty.cbo0 uncore interconnect CBox AD Credits Empty event=0x2b,umask=1 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 0 unc_r3_c_lo_ad_credits_empty.cbo1 uncore interconnect CBox AD Credits Empty event=0x2b,umask=2 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 1 unc_r3_c_lo_ad_credits_empty.cbo2 uncore interconnect CBox AD Credits Empty event=0x2b,umask=4 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 2 unc_r3_c_lo_ad_credits_empty.cbo3 uncore interconnect CBox AD Credits Empty event=0x2b,umask=8 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 3 unc_r3_c_lo_ad_credits_empty.cbo4 uncore interconnect CBox AD Credits Empty event=0x2b,umask=0x10 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 4 unc_r3_c_lo_ad_credits_empty.cbo5 uncore interconnect CBox AD Credits Empty event=0x2b,umask=0x20 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 5 unc_r3_c_lo_ad_credits_empty.cbo6 uncore interconnect CBox AD Credits Empty event=0x2b,umask=0x40 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 6 unc_r3_c_lo_ad_credits_empty.cbo7 uncore interconnect CBox AD Credits Empty event=0x2b,umask=0x80 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 7 unc_r3_ha_r2_bl_credits_empty.ha0 uncore interconnect HA/R2 AD Credits Empty event=0x2f,umask=1 01 No credits available to send to either HA or R2 on the BL Ring; HA0 unc_r3_ha_r2_bl_credits_empty.ha1 uncore interconnect HA/R2 AD Credits Empty event=0x2f,umask=2 01 No credits available to send to either HA or R2 on the BL Ring; HA1 unc_r3_ha_r2_bl_credits_empty.r2_ncb uncore interconnect HA/R2 AD Credits Empty event=0x2f,umask=4 01 No credits available to send to either HA or R2 on the BL Ring; R2 NCB Messages unc_r3_ha_r2_bl_credits_empty.r2_ncs uncore interconnect HA/R2 AD Credits Empty event=0x2f,umask=8 01 No credits available to send to either HA or R2 on the BL Ring; R2 NCS Messages unc_r3_qpi0_ad_credits_empty.vn0_hom uncore interconnect QPI0 AD Credits Empty event=0x29,umask=2 01 No credits available to send to QPI0 on the AD Ring; VN0 HOM Messages unc_r3_qpi0_ad_credits_empty.vn0_ndr uncore interconnect QPI0 AD Credits Empty event=0x29,umask=8 01 No credits available to send to QPI0 on the AD Ring; VN0 NDR Messages unc_r3_qpi0_ad_credits_empty.vn0_snp uncore interconnect QPI0 AD Credits Empty event=0x29,umask=4 01 No credits available to send to QPI0 on the AD Ring; VN0 SNP Messages unc_r3_qpi0_ad_credits_empty.vn1_hom uncore interconnect QPI0 AD Credits Empty event=0x29,umask=0x10 01 No credits available to send to QPI0 on the AD Ring; VN1 HOM Messages unc_r3_qpi0_ad_credits_empty.vn1_ndr uncore interconnect QPI0 AD Credits Empty event=0x29,umask=0x40 01 No credits available to send to QPI0 on the AD Ring; VN1 NDR Messages unc_r3_qpi0_ad_credits_empty.vn1_snp uncore interconnect QPI0 AD Credits Empty event=0x29,umask=0x20 01 No credits available to send to QPI0 on the AD Ring; VN1 SNP Messages unc_r3_qpi0_ad_credits_empty.vna uncore interconnect QPI0 AD Credits Empty event=0x29,umask=1 01 No credits available to send to QPI0 on the AD Ring; VNA unc_r3_qpi0_bl_credits_empty.vn0_hom uncore interconnect QPI0 BL Credits Empty event=0x2d,umask=2 01 No credits available to send to QPI0 on the BL Ring; VN0 HOM Messages unc_r3_qpi0_bl_credits_empty.vn0_ndr uncore interconnect QPI0 BL Credits Empty event=0x2d,umask=8 01 No credits available to send to QPI0 on the BL Ring; VN0 NDR Messages unc_r3_qpi0_bl_credits_empty.vn0_snp uncore interconnect QPI0 BL Credits Empty event=0x2d,umask=4 01 No credits available to send to QPI0 on the BL Ring; VN0 SNP Messages unc_r3_qpi0_bl_credits_empty.vn1_hom uncore interconnect QPI0 BL Credits Empty event=0x2d,umask=0x10 01 No credits available to send to QPI0 on the BL Ring; VN1 HOM Messages unc_r3_qpi0_bl_credits_empty.vn1_ndr uncore interconnect QPI0 BL Credits Empty event=0x2d,umask=0x40 01 No credits available to send to QPI0 on the BL Ring; VN1 NDR Messages unc_r3_qpi0_bl_credits_empty.vn1_snp uncore interconnect QPI0 BL Credits Empty event=0x2d,umask=0x20 01 No credits available to send to QPI0 on the BL Ring; VN1 SNP Messages unc_r3_qpi0_bl_credits_empty.vna uncore interconnect QPI0 BL Credits Empty event=0x2d,umask=1 01 No credits available to send to QPI0 on the BL Ring; VNA unc_r3_qpi1_ad_credits_empty.vn0_hom uncore interconnect QPI1 AD Credits Empty event=0x2a,umask=2 01 No credits available to send to QPI1 on the AD Ring; VN0 HOM Messages unc_r3_qpi1_ad_credits_empty.vn0_ndr uncore interconnect QPI1 AD Credits Empty event=0x2a,umask=8 01 No credits available to send to QPI1 on the AD Ring; VN0 NDR Messages unc_r3_qpi1_ad_credits_empty.vn0_snp uncore interconnect QPI1 AD Credits Empty event=0x2a,umask=4 01 No credits available to send to QPI1 on the AD Ring; VN0 SNP Messages unc_r3_qpi1_ad_credits_empty.vn1_hom uncore interconnect QPI1 AD Credits Empty event=0x2a,umask=0x10 01 No credits available to send to QPI1 on the AD Ring; VN1 HOM Messages unc_r3_qpi1_ad_credits_empty.vn1_ndr uncore interconnect QPI1 AD Credits Empty event=0x2a,umask=0x40 01 No credits available to send to QPI1 on the AD Ring; VN1 NDR Messages unc_r3_qpi1_ad_credits_empty.vn1_snp uncore interconnect QPI1 AD Credits Empty event=0x2a,umask=0x20 01 No credits available to send to QPI1 on the AD Ring; VN1 SNP Messages unc_r3_qpi1_ad_credits_empty.vna uncore interconnect QPI1 AD Credits Empty event=0x2a,umask=1 01 No credits available to send to QPI1 on the AD Ring; VNA unc_r3_qpi1_bl_credits_empty.vn0_hom uncore interconnect QPI1 BL Credits Empty event=0x2e,umask=2 01 No credits available to send to QPI1 on the BL Ring; VN0 HOM Messages unc_r3_qpi1_bl_credits_empty.vn0_ndr uncore interconnect QPI1 BL Credits Empty event=0x2e,umask=8 01 No credits available to send to QPI1 on the BL Ring; VN0 NDR Messages unc_r3_qpi1_bl_credits_empty.vn0_snp uncore interconnect QPI1 BL Credits Empty event=0x2e,umask=4 01 No credits available to send to QPI1 on the BL Ring; VN0 SNP Messages unc_r3_qpi1_bl_credits_empty.vn1_hom uncore interconnect QPI1 BL Credits Empty event=0x2e,umask=0x10 01 No credits available to send to QPI1 on the BL Ring; VN1 HOM Messages unc_r3_qpi1_bl_credits_empty.vn1_ndr uncore interconnect QPI1 BL Credits Empty event=0x2e,umask=0x40 01 No credits available to send to QPI1 on the BL Ring; VN1 NDR Messages unc_r3_qpi1_bl_credits_empty.vn1_snp uncore interconnect QPI1 BL Credits Empty event=0x2e,umask=0x20 01 No credits available to send to QPI1 on the BL Ring; VN1 SNP Messages unc_r3_qpi1_bl_credits_empty.vna uncore interconnect QPI1 BL Credits Empty event=0x2e,umask=1 01 No credits available to send to QPI1 on the BL Ring; VNA unc_r3_ring_ad_used.ccw uncore interconnect R3 AD Ring in Use; Counterclockwise event=7,umask=0xcc 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ad_used.ccw_vr0_even uncore interconnect R3 AD Ring in Use; Counterclockwise and Even on VRing 0 event=7,umask=4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0 unc_r3_ring_ad_used.ccw_vr0_odd uncore interconnect R3 AD Ring in Use; Counterclockwise and Odd on VRing 0 event=7,umask=8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0 unc_r3_ring_ad_used.cw uncore interconnect R3 AD Ring in Use; Clockwise event=7,umask=0x33 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ad_used.cw_vr0_even uncore interconnect R3 AD Ring in Use; Clockwise and Even on VRing 0 event=7,umask=1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0 unc_r3_ring_ad_used.cw_vr0_odd uncore interconnect R3 AD Ring in Use; Clockwise and Odd on VRing 0 event=7,umask=2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0 unc_r3_ring_ak_used.ccw uncore interconnect R3 AK Ring in Use; Counterclockwise event=8,umask=0xcc 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ak_used.ccw_vr0_even uncore interconnect R3 AK Ring in Use; Counterclockwise and Even on VRing 0 event=8,umask=4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0 unc_r3_ring_ak_used.ccw_vr0_odd uncore interconnect R3 AK Ring in Use; Counterclockwise and Odd on VRing 0 event=8,umask=8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0 unc_r3_ring_ak_used.cw uncore interconnect R3 AK Ring in Use; Clockwise event=8,umask=0x33 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ak_used.cw_vr0_even uncore interconnect R3 AK Ring in Use; Clockwise and Even on VRing 0 event=8,umask=1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0 unc_r3_ring_ak_used.cw_vr0_odd uncore interconnect R3 AK Ring in Use; Clockwise and Odd on VRing 0 event=8,umask=2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0 unc_r3_ring_bl_used.ccw uncore interconnect R3 BL Ring in Use; Counterclockwise event=9,umask=0xcc 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_bl_used.ccw_vr0_even uncore interconnect R3 BL Ring in Use; Counterclockwise and Even on VRing 0 event=9,umask=4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0 unc_r3_ring_bl_used.ccw_vr0_odd uncore interconnect R3 BL Ring in Use; Counterclockwise and Odd on VRing 0 event=9,umask=8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0 unc_r3_ring_bl_used.cw uncore interconnect R3 BL Ring in Use; Clockwise event=9,umask=0x33 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_bl_used.cw_vr0_even uncore interconnect R3 BL Ring in Use; Clockwise and Even on VRing 0 event=9,umask=1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0 unc_r3_ring_bl_used.cw_vr0_odd uncore interconnect R3 BL Ring in Use; Clockwise and Odd on VRing 0 event=9,umask=2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0 unc_r3_ring_iv_used.any uncore interconnect R2 IV Ring in Use; Any event=0xa,umask=0xff 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. The IV ring is unidirectional. Whether UP or DN is used is dependent on the system programming. Thereofore, one should generally set both the UP and DN bits for a given polarity (or both) at a given time.; Filters any polarity unc_r3_ring_iv_used.ccw uncore interconnect R2 IV Ring in Use; Counterclockwise event=0xa,umask=0xcc 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. The IV ring is unidirectional. Whether UP or DN is used is dependent on the system programming. Thereofore, one should generally set both the UP and DN bits for a given polarity (or both) at a given time.; Filters for Counterclockwise polarity unc_r3_ring_iv_used.cw uncore interconnect R2 IV Ring in Use; Clockwise event=0xa,umask=0x33 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. The IV ring is unidirectional. Whether UP or DN is used is dependent on the system programming. Thereofore, one should generally set both the UP and DN bits for a given polarity (or both) at a given time.; Filters for Clockwise polarity unc_r3_rxr_ad_bypassed uncore interconnect AD Ingress Bypassed event=0x12 01 Counts the number of times when the AD Ingress was bypassed and an incoming transaction was bypassed directly across the BGF and into the qfclk domain unc_r3_rxr_bypassed.ad uncore interconnect Ingress Bypassed event=0x12,umask=1 01 Counts the number of times when the Ingress was bypassed and an incoming transaction was bypassed directly across the BGF and into the qfclk domain unc_r3_rxr_occupancy.drs uncore interconnect Ingress Occupancy Accumulator; DRS event=0x13,umask=8 01 Accumulates the occupancy of a given QPI Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency.; DRS Ingress Queue unc_r3_rxr_occupancy.hom uncore interconnect Ingress Occupancy Accumulator; HOM event=0x13,umask=1 01 Accumulates the occupancy of a given QPI Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency.; HOM Ingress Queue unc_r3_rxr_occupancy.ncb uncore interconnect Ingress Occupancy Accumulator; NCB event=0x13,umask=0x10 01 Accumulates the occupancy of a given QPI Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency.; NCB Ingress Queue unc_r3_rxr_occupancy.ncs uncore interconnect Ingress Occupancy Accumulator; NCS event=0x13,umask=0x20 01 Accumulates the occupancy of a given QPI Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency.; NCS Ingress Queue unc_r3_rxr_occupancy.ndr uncore interconnect Ingress Occupancy Accumulator; NDR event=0x13,umask=4 01 Accumulates the occupancy of a given QPI Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency.; NDR Ingress Queue unc_r3_rxr_occupancy.snp uncore interconnect Ingress Occupancy Accumulator; SNP event=0x13,umask=2 01 Accumulates the occupancy of a given QPI Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency.; SNP Ingress Queue unc_r3_txr_nack_ccw.ad uncore interconnect Egress NACK; AK CCW event=0x28,umask=1 01 BL CounterClockwise Egress Queue unc_r3_txr_nack_ccw.ak uncore interconnect Egress NACK; BL CW event=0x28,umask=2 01 AD Clockwise Egress Queue unc_r3_txr_nack_ccw.bl uncore interconnect Egress NACK; BL CCW event=0x28,umask=4 01 AD CounterClockwise Egress Queue unc_r3_txr_nack_cw.ad uncore interconnect Egress NACK; AD CW event=0x26,umask=1 01 AD Clockwise Egress Queue unc_r3_txr_nack_cw.ak uncore interconnect Egress NACK; AD CCW event=0x26,umask=2 01 AD CounterClockwise Egress Queue unc_r3_txr_nack_cw.bl uncore interconnect Egress NACK; AK CW event=0x26,umask=4 01 BL Clockwise Egress Queue unc_r3_vna_credits_acquired uncore interconnect VNA credit Acquisitions event=0x33 01 Number of QPI VNA Credit acquisitions. This event can be used in conjunction with the VNA In-Use Accumulator to calculate the average lifetime of a credit holder. VNA credits are used by all message classes in order to communicate across QPI. If a packet is unable to acquire credits, it will then attempt to use credits from the VN0 pool. Note that a single packet may require multiple flit buffers (i.e. when data is being transferred). Therefore, this event will increment by the number of credits acquired in each cycle. Filtering based on message class is not provided. One can count the number of packets transferred in a given message class using an qfclk event unc_r3_vna_credit_cycles_out uncore interconnect Cycles with no VNA credits available event=0x31 01 Number of QPI uclk cycles when the transmitted has no VNA credits available and therefore cannot send any requests on this channel. Note that this does not mean that no flits can be transmitted, as those holding VN0 credits will still (potentially) be able to transmit. Generally it is the goal of the uncore that VNA credits should not run out, as this can substantially throttle back useful QPI bandwidth unc_r3_vna_credit_cycles_used uncore interconnect Cycles with 1 or more VNA credits in use event=0x32 01 Number of QPI uclk cycles with one or more VNA credits in use. This event can be used in conjunction with the VNA In-Use Accumulator to calculate the average number of used VNA credits unc_u_clockticks uncore interconnect event=0 01 unc_u_event_msg.int_prio uncore interconnect VLW Received event=0x42,umask=0x10 01 Virtual Logical Wire (legacy) message were received from Uncore. Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadID unc_u_event_msg.ipi_rcvd uncore interconnect VLW Received event=0x42,umask=4 01 Virtual Logical Wire (legacy) message were received from Uncore. Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadID unc_u_event_msg.msi_rcvd uncore interconnect VLW Received event=0x42,umask=2 01 Virtual Logical Wire (legacy) message were received from Uncore. Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadID unc_u_event_msg.vlw_rcvd uncore interconnect VLW Received event=0x42,umask=1 01 Virtual Logical Wire (legacy) message were received from Uncore. Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadID unc_u_racu_requests uncore interconnect RACU Request event=0x46 01 unc_r2_iio_credits_reject.drs uncore io R2PCIe IIO Failed to Acquire a Credit; DRS event=0x34,umask=8 01 Counts the number of times that a request pending in the BL Ingress attempted to acquire either a NCB or NCS credit to transmit into the IIO, but was rejected because no credits were available. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly).; Credits to the IIO for the DRS message class unc_r2_ring_ad_used.ccw uncore io R2 AD Ring in Use; Counterclockwise event=7,umask=0xcc 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ad_used.ccw_vr0_even uncore io R2 AD Ring in Use; Counterclockwise and Even on VRing 0 event=7,umask=4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0 unc_r2_ring_ad_used.ccw_vr0_odd uncore io R2 AD Ring in Use; Counterclockwise and Odd on VRing 0 event=7,umask=8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0 unc_r2_ring_ad_used.ccw_vr1_even uncore io R2 AD Ring in Use; Counterclockwise and Even on VRing 1 event=7,umask=0x40 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 1 unc_r2_ring_ad_used.ccw_vr1_odd uncore io R2 AD Ring in Use; Counterclockwise and Odd on VRing 1 event=7,umask=0x80 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 1 unc_r2_ring_ad_used.cw uncore io R2 AD Ring in Use; Clockwise event=7,umask=0x33 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ad_used.cw_vr0_even uncore io R2 AD Ring in Use; Clockwise and Even on VRing 0 event=7,umask=1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0 unc_r2_ring_ad_used.cw_vr0_odd uncore io R2 AD Ring in Use; Clockwise and Odd on VRing 0 event=7,umask=2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0 unc_r2_ring_ad_used.cw_vr1_even uncore io R2 AD Ring in Use; Clockwise and Even on VRing 1 event=7,umask=0x10 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 1 unc_r2_ring_ad_used.cw_vr1_odd uncore io R2 AD Ring in Use; Clockwise and Odd on VRing 1 event=7,umask=0x20 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 1 unc_r2_ring_ak_used.ccw uncore io R2 AK Ring in Use; Counterclockwise event=8,umask=0xcc 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ak_used.ccw_vr0_even uncore io R2 AK Ring in Use; Counterclockwise and Even on VRing 0 event=8,umask=4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0 unc_r2_ring_ak_used.ccw_vr0_odd uncore io R2 AK Ring in Use; Counterclockwise and Odd on VRing 0 event=8,umask=8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0 unc_r2_ring_ak_used.ccw_vr1_even uncore io R2 AK Ring in Use; Counterclockwise and Even on VRing 1 event=8,umask=0x40 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 1 unc_r2_ring_ak_used.ccw_vr1_odd uncore io R2 AK Ring in Use; Counterclockwise and Odd on VRing 1 event=8,umask=0x80 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 1 unc_r2_ring_ak_used.cw uncore io R2 AK Ring in Use; Clockwise event=8,umask=0x33 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ak_used.cw_vr0_even uncore io R2 AK Ring in Use; Clockwise and Even on VRing 0 event=8,umask=1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0 unc_r2_ring_ak_used.cw_vr0_odd uncore io R2 AK Ring in Use; Clockwise and Odd on VRing 0 event=8,umask=2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0 unc_r2_ring_ak_used.cw_vr1_even uncore io R2 AK Ring in Use; Clockwise and Even on VRing 1 event=8,umask=0x10 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 1 unc_r2_ring_ak_used.cw_vr1_odd uncore io R2 AK Ring in Use; Clockwise and Odd on VRing 1 event=8,umask=0x20 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 1 unc_r2_ring_bl_used.ccw uncore io R2 BL Ring in Use; Counterclockwise event=9,umask=0xcc 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_bl_used.ccw_vr0_even uncore io R2 BL Ring in Use; Counterclockwise and Even on VRing 0 event=9,umask=4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0 unc_r2_ring_bl_used.ccw_vr0_odd uncore io R2 BL Ring in Use; Counterclockwise and Odd on VRing 0 event=9,umask=8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0 unc_r2_ring_bl_used.ccw_vr1_even uncore io R2 BL Ring in Use; Counterclockwise and Even on VRing 1 event=9,umask=0x40 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 1 unc_r2_ring_bl_used.ccw_vr1_odd uncore io R2 BL Ring in Use; Counterclockwise and Odd on VRing 1 event=9,umask=0x80 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 1 unc_r2_ring_bl_used.cw uncore io R2 BL Ring in Use; Clockwise event=9,umask=0x33 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_bl_used.cw_vr0_even uncore io R2 BL Ring in Use; Clockwise and Even on VRing 0 event=9,umask=1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0 unc_r2_ring_bl_used.cw_vr0_odd uncore io R2 BL Ring in Use; Clockwise and Odd on VRing 0 event=9,umask=2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0 unc_r2_ring_bl_used.cw_vr1_even uncore io R2 BL Ring in Use; Clockwise and Even on VRing 1 event=9,umask=0x10 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 1 unc_r2_ring_bl_used.cw_vr1_odd uncore io R2 BL Ring in Use; Clockwise and Odd on VRing 1 event=9,umask=0x20 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 1 unc_r2_ring_iv_used.any uncore io R2 IV Ring in Use; Any event=0xa,umask=0xff 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. The IV ring is unidirectional. Whether UP or DN is used is dependent on the system programming. Thereofore, one should generally set both the UP and DN bits for a given polarity (or both) at a given time.; Filters any polarity unc_r2_ring_iv_used.ccw uncore io R2 IV Ring in Use; Counterclockwise event=0xa,umask=0xcc 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. The IV ring is unidirectional. Whether UP or DN is used is dependent on the system programming. Thereofore, one should generally set both the UP and DN bits for a given polarity (or both) at a given time.; Filters for Counterclockwise polarity unc_r2_ring_iv_used.cw uncore io R2 IV Ring in Use; Clockwise event=0xa,umask=0x33 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. The IV ring is unidirectional. Whether UP or DN is used is dependent on the system programming. Thereofore, one should generally set both the UP and DN bits for a given polarity (or both) at a given time.; Filters for Clockwise polarity unc_r2_rxr_ak_bounces uncore io AK Ingress Bounced event=0x12 01 Counts the number of times when a request destined for the AK ingress bounced unc_r2_rxr_ak_bounces.ccw uncore io AK Ingress Bounced; Counterclockwise event=0x12,umask=2 01 Counts the number of times when a request destined for the AK ingress bounced unc_r2_rxr_ak_bounces.cw uncore io AK Ingress Bounced; Clockwise event=0x12,umask=1 01 Counts the number of times when a request destined for the AK ingress bounced unc_r2_txr_nack_ccw.ad uncore io Egress CCW NACK; AD CCW event=0x28,umask=1 01 AD CounterClockwise Egress Queue unc_r2_txr_nack_ccw.ak uncore io Egress CCW NACK; AK CCW event=0x28,umask=2 01 AK CounterClockwise Egress Queue unc_r2_txr_nack_ccw.bl uncore io Egress CCW NACK; BL CCW event=0x28,umask=4 01 BL CounterClockwise Egress Queue unc_r2_txr_nack_cw.ad uncore io Egress CW NACK; AD CW event=0x26,umask=1 01 AD Clockwise Egress Queue unc_r2_txr_nack_cw.ak uncore io Egress CW NACK; AK CW event=0x26,umask=2 01 AK Clockwise Egress Queue unc_r2_txr_nack_cw.bl uncore io Egress CW NACK; BL CW event=0x26,umask=4 01 BL Clockwise Egress Queue unc_m_power_pcu_throttling uncore memory event=0x42 01 unc_m_rd_cas_rank0.bank0 uncore memory RD_CAS Access to Rank 0; Bank 0 event=0xb0,umask=1 01 unc_m_rd_cas_rank0.bank1 uncore memory RD_CAS Access to Rank 0; Bank 1 event=0xb0,umask=2 01 unc_m_rd_cas_rank0.bank2 uncore memory RD_CAS Access to Rank 0; Bank 2 event=0xb0,umask=4 01 unc_m_rd_cas_rank0.bank3 uncore memory RD_CAS Access to Rank 0; Bank 3 event=0xb0,umask=8 01 unc_m_rd_cas_rank0.bank4 uncore memory RD_CAS Access to Rank 0; Bank 4 event=0xb0,umask=0x10 01 unc_m_rd_cas_rank0.bank5 uncore memory RD_CAS Access to Rank 0; Bank 5 event=0xb0,umask=0x20 01 unc_m_rd_cas_rank0.bank6 uncore memory RD_CAS Access to Rank 0; Bank 6 event=0xb0,umask=0x40 01 unc_m_rd_cas_rank0.bank7 uncore memory RD_CAS Access to Rank 0; Bank 7 event=0xb0,umask=0x80 01 unc_m_rd_cas_rank1.bank0 uncore memory RD_CAS Access to Rank 1; Bank 0 event=0xb1,umask=1 01 unc_m_rd_cas_rank1.bank1 uncore memory RD_CAS Access to Rank 1; Bank 1 event=0xb1,umask=2 01 unc_m_rd_cas_rank1.bank2 uncore memory RD_CAS Access to Rank 1; Bank 2 event=0xb1,umask=4 01 unc_m_rd_cas_rank1.bank3 uncore memory RD_CAS Access to Rank 1; Bank 3 event=0xb1,umask=8 01 unc_m_rd_cas_rank1.bank4 uncore memory RD_CAS Access to Rank 1; Bank 4 event=0xb1,umask=0x10 01 unc_m_rd_cas_rank1.bank5 uncore memory RD_CAS Access to Rank 1; Bank 5 event=0xb1,umask=0x20 01 unc_m_rd_cas_rank1.bank6 uncore memory RD_CAS Access to Rank 1; Bank 6 event=0xb1,umask=0x40 01 unc_m_rd_cas_rank1.bank7 uncore memory RD_CAS Access to Rank 1; Bank 7 event=0xb1,umask=0x80 01 unc_m_rd_cas_rank2.bank0 uncore memory RD_CAS Access to Rank 2; Bank 0 event=0xb2,umask=1 01 unc_m_rd_cas_rank2.bank1 uncore memory RD_CAS Access to Rank 2; Bank 1 event=0xb2,umask=2 01 unc_m_rd_cas_rank2.bank2 uncore memory RD_CAS Access to Rank 2; Bank 2 event=0xb2,umask=4 01 unc_m_rd_cas_rank2.bank3 uncore memory RD_CAS Access to Rank 2; Bank 3 event=0xb2,umask=8 01 unc_m_rd_cas_rank2.bank4 uncore memory RD_CAS Access to Rank 2; Bank 4 event=0xb2,umask=0x10 01 unc_m_rd_cas_rank2.bank5 uncore memory RD_CAS Access to Rank 2; Bank 5 event=0xb2,umask=0x20 01 unc_m_rd_cas_rank2.bank6 uncore memory RD_CAS Access to Rank 2; Bank 6 event=0xb2,umask=0x40 01 unc_m_rd_cas_rank2.bank7 uncore memory RD_CAS Access to Rank 2; Bank 7 event=0xb2,umask=0x80 01 unc_m_rd_cas_rank3.bank0 uncore memory RD_CAS Access to Rank 3; Bank 0 event=0xb3,umask=1 01 unc_m_rd_cas_rank3.bank1 uncore memory RD_CAS Access to Rank 3; Bank 1 event=0xb3,umask=2 01 unc_m_rd_cas_rank3.bank2 uncore memory RD_CAS Access to Rank 3; Bank 2 event=0xb3,umask=4 01 unc_m_rd_cas_rank3.bank3 uncore memory RD_CAS Access to Rank 3; Bank 3 event=0xb3,umask=8 01 unc_m_rd_cas_rank3.bank4 uncore memory RD_CAS Access to Rank 3; Bank 4 event=0xb3,umask=0x10 01 unc_m_rd_cas_rank3.bank5 uncore memory RD_CAS Access to Rank 3; Bank 5 event=0xb3,umask=0x20 01 unc_m_rd_cas_rank3.bank6 uncore memory RD_CAS Access to Rank 3; Bank 6 event=0xb3,umask=0x40 01 unc_m_rd_cas_rank3.bank7 uncore memory RD_CAS Access to Rank 3; Bank 7 event=0xb3,umask=0x80 01 unc_m_rd_cas_rank4.bank0 uncore memory RD_CAS Access to Rank 4; Bank 0 event=0xb4,umask=1 01 unc_m_rd_cas_rank4.bank1 uncore memory RD_CAS Access to Rank 4; Bank 1 event=0xb4,umask=2 01 unc_m_rd_cas_rank4.bank2 uncore memory RD_CAS Access to Rank 4; Bank 2 event=0xb4,umask=4 01 unc_m_rd_cas_rank4.bank3 uncore memory RD_CAS Access to Rank 4; Bank 3 event=0xb4,umask=8 01 unc_m_rd_cas_rank4.bank4 uncore memory RD_CAS Access to Rank 4; Bank 4 event=0xb4,umask=0x10 01 unc_m_rd_cas_rank4.bank5 uncore memory RD_CAS Access to Rank 4; Bank 5 event=0xb4,umask=0x20 01 unc_m_rd_cas_rank4.bank6 uncore memory RD_CAS Access to Rank 4; Bank 6 event=0xb4,umask=0x40 01 unc_m_rd_cas_rank4.bank7 uncore memory RD_CAS Access to Rank 4; Bank 7 event=0xb4,umask=0x80 01 unc_m_rd_cas_rank5.bank0 uncore memory RD_CAS Access to Rank 5; Bank 0 event=0xb5,umask=1 01 unc_m_rd_cas_rank5.bank1 uncore memory RD_CAS Access to Rank 5; Bank 1 event=0xb5,umask=2 01 unc_m_rd_cas_rank5.bank2 uncore memory RD_CAS Access to Rank 5; Bank 2 event=0xb5,umask=4 01 unc_m_rd_cas_rank5.bank3 uncore memory RD_CAS Access to Rank 5; Bank 3 event=0xb5,umask=8 01 unc_m_rd_cas_rank5.bank4 uncore memory RD_CAS Access to Rank 5; Bank 4 event=0xb5,umask=0x10 01 unc_m_rd_cas_rank5.bank5 uncore memory RD_CAS Access to Rank 5; Bank 5 event=0xb5,umask=0x20 01 unc_m_rd_cas_rank5.bank6 uncore memory RD_CAS Access to Rank 5; Bank 6 event=0xb5,umask=0x40 01 unc_m_rd_cas_rank5.bank7 uncore memory RD_CAS Access to Rank 5; Bank 7 event=0xb5,umask=0x80 01 unc_m_rd_cas_rank6.bank0 uncore memory RD_CAS Access to Rank 6; Bank 0 event=0xb6,umask=1 01 unc_m_rd_cas_rank6.bank1 uncore memory RD_CAS Access to Rank 6; Bank 1 event=0xb6,umask=2 01 unc_m_rd_cas_rank6.bank2 uncore memory RD_CAS Access to Rank 6; Bank 2 event=0xb6,umask=4 01 unc_m_rd_cas_rank6.bank3 uncore memory RD_CAS Access to Rank 6; Bank 3 event=0xb6,umask=8 01 unc_m_rd_cas_rank6.bank4 uncore memory RD_CAS Access to Rank 6; Bank 4 event=0xb6,umask=0x10 01 unc_m_rd_cas_rank6.bank5 uncore memory RD_CAS Access to Rank 6; Bank 5 event=0xb6,umask=0x20 01 unc_m_rd_cas_rank6.bank6 uncore memory RD_CAS Access to Rank 6; Bank 6 event=0xb6,umask=0x40 01 unc_m_rd_cas_rank6.bank7 uncore memory RD_CAS Access to Rank 6; Bank 7 event=0xb6,umask=0x80 01 unc_m_rd_cas_rank7.bank0 uncore memory RD_CAS Access to Rank 7; Bank 0 event=0xb7,umask=1 01 unc_m_rd_cas_rank7.bank1 uncore memory RD_CAS Access to Rank 7; Bank 1 event=0xb7,umask=2 01 unc_m_rd_cas_rank7.bank2 uncore memory RD_CAS Access to Rank 7; Bank 2 event=0xb7,umask=4 01 unc_m_rd_cas_rank7.bank3 uncore memory RD_CAS Access to Rank 7; Bank 3 event=0xb7,umask=8 01 unc_m_rd_cas_rank7.bank4 uncore memory RD_CAS Access to Rank 7; Bank 4 event=0xb7,umask=0x10 01 unc_m_rd_cas_rank7.bank5 uncore memory RD_CAS Access to Rank 7; Bank 5 event=0xb7,umask=0x20 01 unc_m_rd_cas_rank7.bank6 uncore memory RD_CAS Access to Rank 7; Bank 6 event=0xb7,umask=0x40 01 unc_m_rd_cas_rank7.bank7 uncore memory RD_CAS Access to Rank 7; Bank 7 event=0xb7,umask=0x80 01 unc_m_wpq_inserts uncore memory Write Pending Queue Allocations event=0x20 01 Counts the number of allocations into the Write Pending Queue. This can then be used to calculate the average queuing latency (in conjunction with the WPQ occupancy count). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC unc_m_wr_cas_rank0.bank0 uncore memory WR_CAS Access to Rank 0; Bank 0 event=0xb8,umask=1 01 unc_m_wr_cas_rank0.bank1 uncore memory WR_CAS Access to Rank 0; Bank 1 event=0xb8,umask=2 01 unc_m_wr_cas_rank0.bank2 uncore memory WR_CAS Access to Rank 0; Bank 2 event=0xb8,umask=4 01 unc_m_wr_cas_rank0.bank3 uncore memory WR_CAS Access to Rank 0; Bank 3 event=0xb8,umask=8 01 unc_m_wr_cas_rank0.bank4 uncore memory WR_CAS Access to Rank 0; Bank 4 event=0xb8,umask=0x10 01 unc_m_wr_cas_rank0.bank5 uncore memory WR_CAS Access to Rank 0; Bank 5 event=0xb8,umask=0x20 01 unc_m_wr_cas_rank0.bank6 uncore memory WR_CAS Access to Rank 0; Bank 6 event=0xb8,umask=0x40 01 unc_m_wr_cas_rank0.bank7 uncore memory WR_CAS Access to Rank 0; Bank 7 event=0xb8,umask=0x80 01 unc_m_wr_cas_rank1.bank0 uncore memory WR_CAS Access to Rank 1; Bank 0 event=0xb9,umask=1 01 unc_m_wr_cas_rank1.bank1 uncore memory WR_CAS Access to Rank 1; Bank 1 event=0xb9,umask=2 01 unc_m_wr_cas_rank1.bank2 uncore memory WR_CAS Access to Rank 1; Bank 2 event=0xb9,umask=4 01 unc_m_wr_cas_rank1.bank3 uncore memory WR_CAS Access to Rank 1; Bank 3 event=0xb9,umask=8 01 unc_m_wr_cas_rank1.bank4 uncore memory WR_CAS Access to Rank 1; Bank 4 event=0xb9,umask=0x10 01 unc_m_wr_cas_rank1.bank5 uncore memory WR_CAS Access to Rank 1; Bank 5 event=0xb9,umask=0x20 01 unc_m_wr_cas_rank1.bank6 uncore memory WR_CAS Access to Rank 1; Bank 6 event=0xb9,umask=0x40 01 unc_m_wr_cas_rank1.bank7 uncore memory WR_CAS Access to Rank 1; Bank 7 event=0xb9,umask=0x80 01 unc_m_wr_cas_rank2.bank0 uncore memory WR_CAS Access to Rank 2; Bank 0 event=0xba,umask=1 01 unc_m_wr_cas_rank2.bank1 uncore memory WR_CAS Access to Rank 2; Bank 1 event=0xba,umask=2 01 unc_m_wr_cas_rank2.bank2 uncore memory WR_CAS Access to Rank 2; Bank 2 event=0xba,umask=4 01 unc_m_wr_cas_rank2.bank3 uncore memory WR_CAS Access to Rank 2; Bank 3 event=0xba,umask=8 01 unc_m_wr_cas_rank2.bank4 uncore memory WR_CAS Access to Rank 2; Bank 4 event=0xba,umask=0x10 01 unc_m_wr_cas_rank2.bank5 uncore memory WR_CAS Access to Rank 2; Bank 5 event=0xba,umask=0x20 01 unc_m_wr_cas_rank2.bank6 uncore memory WR_CAS Access to Rank 2; Bank 6 event=0xba,umask=0x40 01 unc_m_wr_cas_rank2.bank7 uncore memory WR_CAS Access to Rank 2; Bank 7 event=0xba,umask=0x80 01 unc_m_wr_cas_rank3.bank0 uncore memory WR_CAS Access to Rank 3; Bank 0 event=0xbb,umask=1 01 unc_m_wr_cas_rank3.bank1 uncore memory WR_CAS Access to Rank 3; Bank 1 event=0xbb,umask=2 01 unc_m_wr_cas_rank3.bank2 uncore memory WR_CAS Access to Rank 3; Bank 2 event=0xbb,umask=4 01 unc_m_wr_cas_rank3.bank3 uncore memory WR_CAS Access to Rank 3; Bank 3 event=0xbb,umask=8 01 unc_m_wr_cas_rank3.bank4 uncore memory WR_CAS Access to Rank 3; Bank 4 event=0xbb,umask=0x10 01 unc_m_wr_cas_rank3.bank5 uncore memory WR_CAS Access to Rank 3; Bank 5 event=0xbb,umask=0x20 01 unc_m_wr_cas_rank3.bank6 uncore memory WR_CAS Access to Rank 3; Bank 6 event=0xbb,umask=0x40 01 unc_m_wr_cas_rank3.bank7 uncore memory WR_CAS Access to Rank 3; Bank 7 event=0xbb,umask=0x80 01 unc_m_wr_cas_rank4.bank0 uncore memory WR_CAS Access to Rank 4; Bank 0 event=0xbc,umask=1 01 unc_m_wr_cas_rank4.bank1 uncore memory WR_CAS Access to Rank 4; Bank 1 event=0xbc,umask=2 01 unc_m_wr_cas_rank4.bank2 uncore memory WR_CAS Access to Rank 4; Bank 2 event=0xbc,umask=4 01 unc_m_wr_cas_rank4.bank3 uncore memory WR_CAS Access to Rank 4; Bank 3 event=0xbc,umask=8 01 unc_m_wr_cas_rank4.bank4 uncore memory WR_CAS Access to Rank 4; Bank 4 event=0xbc,umask=0x10 01 unc_m_wr_cas_rank4.bank5 uncore memory WR_CAS Access to Rank 4; Bank 5 event=0xbc,umask=0x20 01 unc_m_wr_cas_rank4.bank6 uncore memory WR_CAS Access to Rank 4; Bank 6 event=0xbc,umask=0x40 01 unc_m_wr_cas_rank4.bank7 uncore memory WR_CAS Access to Rank 4; Bank 7 event=0xbc,umask=0x80 01 unc_m_wr_cas_rank5.bank0 uncore memory WR_CAS Access to Rank 5; Bank 0 event=0xbd,umask=1 01 unc_m_wr_cas_rank5.bank1 uncore memory WR_CAS Access to Rank 5; Bank 1 event=0xbd,umask=2 01 unc_m_wr_cas_rank5.bank2 uncore memory WR_CAS Access to Rank 5; Bank 2 event=0xbd,umask=4 01 unc_m_wr_cas_rank5.bank3 uncore memory WR_CAS Access to Rank 5; Bank 3 event=0xbd,umask=8 01 unc_m_wr_cas_rank5.bank4 uncore memory WR_CAS Access to Rank 5; Bank 4 event=0xbd,umask=0x10 01 unc_m_wr_cas_rank5.bank5 uncore memory WR_CAS Access to Rank 5; Bank 5 event=0xbd,umask=0x20 01 unc_m_wr_cas_rank5.bank6 uncore memory WR_CAS Access to Rank 5; Bank 6 event=0xbd,umask=0x40 01 unc_m_wr_cas_rank5.bank7 uncore memory WR_CAS Access to Rank 5; Bank 7 event=0xbd,umask=0x80 01 unc_m_wr_cas_rank6.bank0 uncore memory WR_CAS Access to Rank 6; Bank 0 event=0xbe,umask=1 01 unc_m_wr_cas_rank6.bank1 uncore memory WR_CAS Access to Rank 6; Bank 1 event=0xbe,umask=2 01 unc_m_wr_cas_rank6.bank2 uncore memory WR_CAS Access to Rank 6; Bank 2 event=0xbe,umask=4 01 unc_m_wr_cas_rank6.bank3 uncore memory WR_CAS Access to Rank 6; Bank 3 event=0xbe,umask=8 01 unc_m_wr_cas_rank6.bank4 uncore memory WR_CAS Access to Rank 6; Bank 4 event=0xbe,umask=0x10 01 unc_m_wr_cas_rank6.bank5 uncore memory WR_CAS Access to Rank 6; Bank 5 event=0xbe,umask=0x20 01 unc_m_wr_cas_rank6.bank6 uncore memory WR_CAS Access to Rank 6; Bank 6 event=0xbe,umask=0x40 01 unc_m_wr_cas_rank6.bank7 uncore memory WR_CAS Access to Rank 6; Bank 7 event=0xbe,umask=0x80 01 unc_m_wr_cas_rank7.bank0 uncore memory WR_CAS Access to Rank 7; Bank 0 event=0xbf,umask=1 01 unc_m_wr_cas_rank7.bank1 uncore memory WR_CAS Access to Rank 7; Bank 1 event=0xbf,umask=2 01 unc_m_wr_cas_rank7.bank2 uncore memory WR_CAS Access to Rank 7; Bank 2 event=0xbf,umask=4 01 unc_m_wr_cas_rank7.bank3 uncore memory WR_CAS Access to Rank 7; Bank 3 event=0xbf,umask=8 01 unc_m_wr_cas_rank7.bank4 uncore memory WR_CAS Access to Rank 7; Bank 4 event=0xbf,umask=0x10 01 unc_m_wr_cas_rank7.bank5 uncore memory WR_CAS Access to Rank 7; Bank 5 event=0xbf,umask=0x20 01 unc_m_wr_cas_rank7.bank6 uncore memory WR_CAS Access to Rank 7; Bank 6 event=0xbf,umask=0x40 01 unc_m_wr_cas_rank7.bank7 uncore memory WR_CAS Access to Rank 7; Bank 7 event=0xbf,umask=0x80 01 unc_p_core0_transition_cycles uncore power Core 0 C State Transition Cycles event=0x70 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core10_transition_cycles uncore power Core 10 C State Transition Cycles event=0x7a 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core11_transition_cycles uncore power Core 11 C State Transition Cycles event=0x7b 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core12_transition_cycles uncore power Core 12 C State Transition Cycles event=0x7c 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core13_transition_cycles uncore power Core 13 C State Transition Cycles event=0x7d 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core14_transition_cycles uncore power Core 14 C State Transition Cycles event=0x7e 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core1_transition_cycles uncore power Core 1 C State Transition Cycles event=0x71 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core2_transition_cycles uncore power Core 2 C State Transition Cycles event=0x72 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core3_transition_cycles uncore power Core 3 C State Transition Cycles event=0x73 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core4_transition_cycles uncore power Core 4 C State Transition Cycles event=0x74 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core5_transition_cycles uncore power Core 5 C State Transition Cycles event=0x75 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core6_transition_cycles uncore power Core 6 C State Transition Cycles event=0x76 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core7_transition_cycles uncore power Core 7 C State Transition Cycles event=0x77 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core8_transition_cycles uncore power Core 8 C State Transition Cycles event=0x78 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core9_transition_cycles uncore power Core 9 C State Transition Cycles event=0x79 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_delayed_c_state_abort_core0 uncore power Deep C State Rejection - Core 0 event=0x17 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core1 uncore power Deep C State Rejection - Core 1 event=0x18 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core10 uncore power Deep C State Rejection - Core 10 event=0x21 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core11 uncore power Deep C State Rejection - Core 11 event=0x22 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core12 uncore power Deep C State Rejection - Core 12 event=0x23 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core13 uncore power Deep C State Rejection - Core 13 event=0x24 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core14 uncore power Deep C State Rejection - Core 14 event=0x25 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core2 uncore power Deep C State Rejection - Core 2 event=0x19 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core3 uncore power Deep C State Rejection - Core 3 event=0x1a 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core4 uncore power Deep C State Rejection - Core 4 event=0x1b 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core5 uncore power Deep C State Rejection - Core 5 event=0x1c 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core6 uncore power Deep C State Rejection - Core 6 event=0x1d 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core7 uncore power Deep C State Rejection - Core 7 event=0x1e 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core8 uncore power Deep C State Rejection - Core 8 event=0x1f 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core9 uncore power Deep C State Rejection - Core 9 event=0x20 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_demotions_core0 uncore power Core 0 C State Demotions event=0x1e 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core1 uncore power Core 1 C State Demotions event=0x1f 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core10 uncore power Core 10 C State Demotions event=0x42 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core11 uncore power Core 11 C State Demotions event=0x43 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core12 uncore power Core 12 C State Demotions event=0x44 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core13 uncore power Core 13 C State Demotions event=0x45 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core14 uncore power Core 14 C State Demotions event=0x46 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core2 uncore power Core 2 C State Demotions event=0x20 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core3 uncore power Core 3 C State Demotions event=0x21 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core4 uncore power Core 4 C State Demotions event=0x22 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core5 uncore power Core 5 C State Demotions event=0x23 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core6 uncore power Core 6 C State Demotions event=0x24 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core7 uncore power Core 7 C State Demotions event=0x25 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core8 uncore power Core 8 C State Demotions event=0x40 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core9 uncore power Core 9 C State Demotions event=0x41 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_freq_max_current_cycles uncore power Current Strongest Upper Limit Cycles event=7 01 Counts the number of cycles when current is the upper limit on frequency unc_p_freq_min_io_p_cycles uncore power IO P Limit Strongest Lower Limit Cycles event=0x61 01 Counts the number of cycles when IO P Limit is preventing us from dropping the frequency lower. This algorithm monitors the needs to the IO subsystem on both local and remote sockets and will maintain a frequency high enough to maintain good IO BW. This is necessary for when all the IA cores on a socket are idle but a user still would like to maintain high IO Bandwidth unc_p_freq_min_perf_p_cycles uncore power Perf P Limit Strongest Lower Limit Cycles event=0x62 01 Counts the number of cycles when Perf P Limit is preventing us from dropping the frequency lower. Perf P Limit is an algorithm that takes input from remote sockets when determining if a socket should drop it's frequency down. This is largely to minimize increases in snoop and remote read latencies unc_p_freq_trans_cycles uncore power Cycles spent changing Frequency event=0x60 01 Counts the number of cycles when the system is changing frequency. This can not be filtered by thread ID. One can also use it with the occupancy counter that monitors number of threads in C0 to estimate the performance impact that frequency transitions had on the system unc_p_pkg_c_exit_latency uncore power Package C State Exit Latency event=0x26 01 Counts the number of cycles that the package is transitioning from package C2 to C3 unc_p_pkg_c_exit_latency_sel uncore power Package C State Exit Latency event=0x26 01 Counts the number of cycles that the package is transitioning from package C2 to C3 unc_p_pkg_c_state_residency_c0_cycles uncore power Package C State Residency - C0 event=0x2a 01 Counts the number of cycles that the package is in C0 unc_p_pkg_c_state_residency_c2_cycles uncore power Package C State Residency - C2 event=0x2b 01 Counts the number of cycles that the package is in C2 unc_p_pkg_c_state_residency_c3_cycles uncore power Package C State Residency - C3 event=0x2c 01 Counts the number of cycles that the package is in C3 unc_p_pkg_c_state_residency_c6_cycles uncore power Package C State Residency - C6 event=0x2d 01 Counts the number of cycles that the package is in C6 unc_p_total_transition_cycles uncore power Total Core C State Transition Cycles event=0x63 01 Number of cycles spent performing core C state transitions across all cores unc_p_volt_trans_cycles_change uncore power Cycles Changing Voltage event=3 01 Counts the number of cycles when the system is changing voltage. There is no filtering supported with this event. One can use it as a simple event, or use it conjunction with the occupancy events to monitor the number of cores or threads that were impacted by the transition. This event is calculated by or'ing together the increasing and decreasing events unc_p_volt_trans_cycles_decrease uncore power Cycles Decreasing Voltage event=2 01 Counts the number of cycles when the system is decreasing voltage. There is no filtering supported with this event. One can use it as a simple event, or use it conjunction with the occupancy events to monitor the number of cores or threads that were impacted by the transition unc_p_volt_trans_cycles_increase uncore power Cycles Increasing Voltage event=1 01 Counts the number of cycles when the system is increasing voltage. There is no filtering supported with this event. One can use it as a simple event, or use it conjunction with the occupancy events to monitor the number of cores or threads that were impacted by the transition unc_p_vr_hot_cycles uncore power VR Hot event=0x32 01 dtlb_load_misses.demand_ld_walk_completed virtual memory Demand load Miss in all translation lookaside buffer (TLB) levels causes a page walk that completes of any page size event=8,period=100003,umask=0x82 00 dtlb_load_misses.demand_ld_walk_duration virtual memory Demand load cycles page miss handler (PMH) is busy with this walk event=8,period=2000003,umask=0x84 00 l1d.allocated_in_m cache Allocated L1D data cache lines in M state event=0x51,period=2000003,umask=2 00 l1d.all_m_replacement cache Cache lines in M state evicted out of L1D due to Snoop HitM or dirty line replacement event=0x51,period=2000003,umask=8 00 l1d.eviction cache L1D data cache lines in M state evicted due to replacement event=0x51,period=2000003,umask=4 00 l1d.replacement cache L1D data line replacements event=0x51,period=2000003,umask=1 00 This event counts L1D data line replacements. Replacements occur when a new line is brought into the cache, causing eviction of a line loaded earlier l1d_blocks.bank_conflict_cycles cache Cycles when dispatched loads are cancelled due to L1D bank conflicts with other load ports event=0xbf,cmask=1,period=100003,umask=5 00 l1d_pend_miss.pending cache L1D miss outstanding duration in cycles event=0x48,period=2000003,umask=1 00 l2_l1d_wb_rqsts.hit_e cache Not rejected writebacks from L1D to L2 cache lines in E state event=0x28,period=200003,umask=4 00 l2_l1d_wb_rqsts.hit_m cache Not rejected writebacks from L1D to L2 cache lines in M state event=0x28,period=200003,umask=8 00 l2_l1d_wb_rqsts.hit_s cache Not rejected writebacks from L1D to L2 cache lines in S state event=0x28,period=200003,umask=2 00 l2_l1d_wb_rqsts.miss cache Count the number of modified Lines evicted from L1 and missed L2. (Non-rejected WBs from the DCU.) event=0x28,period=200003,umask=1 00 l2_lines_in.e cache L2 cache lines in E state filling L2 event=0xf1,period=100003,umask=4 00 l2_lines_in.i cache L2 cache lines in I state filling L2 event=0xf1,period=100003,umask=1 00 l2_lines_in.s cache L2 cache lines in S state filling L2 event=0xf1,period=100003,umask=2 00 l2_lines_out.demand_clean cache Clean L2 cache lines evicted by demand event=0xf2,period=100003,umask=1 00 l2_lines_out.demand_dirty cache Dirty L2 cache lines evicted by demand event=0xf2,period=100003,umask=2 00 l2_lines_out.dirty_all cache Dirty L2 cache lines filling the L2 event=0xf2,period=100003,umask=0xa 00 l2_lines_out.pf_clean cache Clean L2 cache lines evicted by L2 prefetch event=0xf2,period=100003,umask=4 00 l2_lines_out.pf_dirty cache Dirty L2 cache lines evicted by L2 prefetch event=0xf2,period=100003,umask=8 00 l2_rqsts.all_code_rd cache L2 code requests event=0x24,period=200003,umask=0x30 00 l2_rqsts.all_demand_data_rd cache Demand Data Read requests event=0x24,period=200003,umask=3 00 l2_rqsts.all_pf cache Requests from L2 hardware prefetchers event=0x24,period=200003,umask=0xc0 00 l2_rqsts.all_rfo cache RFO requests to L2 cache event=0x24,period=200003,umask=0xc 00 l2_rqsts.code_rd_hit cache L2 cache hits when fetching instructions, code reads event=0x24,period=200003,umask=0x10 00 l2_rqsts.code_rd_miss cache L2 cache misses when fetching instructions event=0x24,period=200003,umask=0x20 00 l2_rqsts.demand_data_rd_hit cache Demand Data Read requests that hit L2 cache event=0x24,period=200003,umask=1 00 l2_rqsts.pf_hit cache Requests from the L2 hardware prefetchers that hit L2 cache event=0x24,period=200003,umask=0x40 00 l2_rqsts.pf_miss cache Requests from the L2 hardware prefetchers that miss L2 cache event=0x24,period=200003,umask=0x80 00 l2_rqsts.rfo_hit cache RFO requests that hit L2 cache event=0x24,period=200003,umask=4 00 l2_rqsts.rfo_miss cache RFO requests that miss L2 cache event=0x24,period=200003,umask=8 00 l2_store_lock_rqsts.all cache RFOs that access cache lines in any state event=0x27,period=200003,umask=0xf 00 l2_store_lock_rqsts.hit_e cache RFOs that hit cache lines in E state event=0x27,period=200003,umask=4 00 l2_store_lock_rqsts.hit_m cache RFOs that hit cache lines in M state event=0x27,period=200003,umask=8 00 l2_store_lock_rqsts.miss cache RFOs that miss cache lines event=0x27,period=200003,umask=1 00 l2_trans.all_pf cache L2 or LLC HW prefetches that access L2 cache event=0xf0,period=200003,umask=8 00 l2_trans.all_requests cache Transactions accessing L2 pipe event=0xf0,period=200003,umask=0x80 00 l2_trans.code_rd cache L2 cache accesses when fetching instructions event=0xf0,period=200003,umask=4 00 l2_trans.demand_data_rd cache Demand Data Read requests that access L2 cache event=0xf0,period=200003,umask=1 00 l2_trans.l1d_wb cache L1D writebacks that access L2 cache event=0xf0,period=200003,umask=0x10 00 l2_trans.l2_fill cache L2 fill requests that access L2 cache event=0xf0,period=200003,umask=0x20 00 l2_trans.l2_wb cache L2 writebacks that access L2 cache event=0xf0,period=200003,umask=0x40 00 l2_trans.rfo cache RFO requests that access L2 cache event=0xf0,period=200003,umask=2 00 lock_cycles.cache_lock_duration cache Cycles when L1D is locked event=0x63,period=2000003,umask=2 00 longest_lat_cache.miss cache Core-originated cacheable demand requests missed LLC event=0x2e,period=100003,umask=0x41 00 longest_lat_cache.reference cache Core-originated cacheable demand requests that refer to LLC event=0x2e,period=100003,umask=0x4f 00 mem_load_uops_llc_hit_retired.xsnp_hit cache Retired load uops which data sources were LLC and cross-core snoop hits in on-pkg core cache event=0xd2,period=20011,umask=2 00 This event counts retired load uops that hit in the last-level cache (L3) and were found in a non-modified state in a neighboring core's private cache (same package). Since the last level cache is inclusive, hits to the L3 may require snooping the private L2 caches of any cores on the same socket that have the line. In this case, a snoop was required, and another L2 had the line in a non-modified state mem_load_uops_llc_hit_retired.xsnp_hitm cache Retired load uops which data sources were HitM responses from shared LLC event=0xd2,period=20011,umask=4 00 This event counts retired load uops that hit in the last-level cache (L3) and were found in a non-modified state in a neighboring core's private cache (same package). Since the last level cache is inclusive, hits to the L3 may require snooping the private L2 caches of any cores on the same socket that have the line. In this case, a snoop was required, and another L2 had the line in a modified state, so the line had to be invalidated in that L2 cache and transferred to the requesting L2 mem_load_uops_llc_hit_retired.xsnp_miss cache Retired load uops which data sources were LLC hit and cross-core snoop missed in on-pkg core cache event=0xd2,period=20011,umask=1 00 mem_load_uops_llc_hit_retired.xsnp_none cache Retired load uops which data sources were hits in LLC without snoops required event=0xd2,period=100003,umask=8 00 mem_load_uops_llc_miss_retired.local_dram cache Data from local DRAM either Snoop not needed or Snoop Miss (RspI) event=0xd3,period=100007,umask=1 00 mem_load_uops_llc_miss_retired.remote_dram cache Data from remote DRAM either Snoop not needed or Snoop Miss (RspI) event=0xd3,period=100007,umask=4 00 mem_load_uops_retired.llc_hit cache Retired load uops which data sources were data hits in LLC without snoops required event=0xd1,period=50021,umask=4 00 This event counts retired load uops that hit in the last-level (L3) cache without snoops required mem_load_uops_retired.llc_miss cache Miss in last-level (L3) cache. Excludes Unknown data-source event=0xd1,period=100007,umask=0x20 00 mem_uops_retired.all_loads cache All retired load uops (Precise event) event=0xd0,period=2000003,umask=0x81 00 This event counts the number of load uops retired (Precise event) mem_uops_retired.all_stores cache All retired store uops (Precise event) event=0xd0,period=2000003,umask=0x82 00 This event counts the number of store uops retired (Precise event) mem_uops_retired.lock_loads cache Retired load uops with locked access (Precise event) event=0xd0,period=100007,umask=0x21 00 mem_uops_retired.split_loads cache Retired load uops that split across a cacheline boundary (Precise event) event=0xd0,period=100003,umask=0x41 00 This event counts line-splitted load uops retired to the architected path. A line split is across 64B cache-line which includes a page split (4K) (Precise event) mem_uops_retired.split_stores cache Retired store uops that split across a cacheline boundary (Precise event) event=0xd0,period=100003,umask=0x42 00 This event counts line-splitted store uops retired to the architected path. A line split is across 64B cache-line which includes a page split (4K) (Precise event) mem_uops_retired.stlb_miss_loads cache Retired load uops that miss the STLB (Precise event) event=0xd0,period=100003,umask=0x11 00 mem_uops_retired.stlb_miss_stores cache Retired store uops that miss the STLB (Precise event) event=0xd0,period=100003,umask=0x12 00 offcore_requests.all_data_rd cache Demand and prefetch data reads event=0xb0,period=100003,umask=8 00 offcore_requests.demand_code_rd cache Cacheable and non-cacheable code read requests event=0xb0,period=100003,umask=2 00 offcore_requests.demand_data_rd cache Demand Data Read requests sent to uncore event=0xb0,period=100003,umask=1 00 offcore_requests.demand_rfo cache Demand RFO requests including regular RFOs, locks, ItoM event=0xb0,period=100003,umask=4 00 offcore_requests_buffer.sq_full cache Cases when offcore requests buffer cannot take more entries for core event=0xb2,period=2000003,umask=1 00 offcore_requests_outstanding.all_data_rd cache Offcore outstanding cacheable Core Data Read transactions in SuperQueue (SQ), queue to uncore event=0x60,period=2000003,umask=8 00 offcore_requests_outstanding.cycles_with_data_rd cache Cycles when offcore outstanding cacheable Core Data Read transactions are present in SuperQueue (SQ), queue to uncore event=0x60,cmask=1,period=2000003,umask=8 00 offcore_requests_outstanding.cycles_with_demand_data_rd cache Cycles when offcore outstanding Demand Data Read transactions are present in SuperQueue (SQ), queue to uncore event=0x60,cmask=1,period=2000003,umask=1 00 offcore_requests_outstanding.cycles_with_demand_rfo cache Offcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncore, every cycle event=0x60,cmask=1,period=2000003,umask=4 00 offcore_requests_outstanding.demand_data_rd cache Offcore outstanding Demand Data Read transactions in uncore queue event=0x60,period=2000003,umask=1 00 offcore_requests_outstanding.demand_data_rd_c6 cache Cycles with at least 6 offcore outstanding Demand Data Read transactions in uncore queue event=0x60,cmask=6,period=2000003,umask=1 00 offcore_requests_outstanding.demand_rfo cache Offcore outstanding RFO store transactions in SuperQueue (SQ), queue to uncore event=0x60,period=2000003,umask=4 00 fp_assist.any floating point Cycles with any input/output SSE or FP assist event=0xca,cmask=1,period=100003,umask=0x1e 00 fp_assist.simd_input floating point Number of SIMD FP assists due to input values event=0xca,period=100003,umask=0x10 00 fp_assist.simd_output floating point Number of SIMD FP assists due to Output values event=0xca,period=100003,umask=8 00 fp_assist.x87_input floating point Number of X87 assists due to input value event=0xca,period=100003,umask=4 00 fp_assist.x87_output floating point Number of X87 assists due to output value event=0xca,period=100003,umask=2 00 fp_comp_ops_exe.sse_packed_double floating point Number of SSE* or AVX-128 FP Computational packed double-precision uops issued this cycle event=0x10,period=2000003,umask=0x10 00 fp_comp_ops_exe.sse_packed_single floating point Number of SSE* or AVX-128 FP Computational packed single-precision uops issued this cycle event=0x10,period=2000003,umask=0x40 00 fp_comp_ops_exe.sse_scalar_double floating point Number of SSE* or AVX-128 FP Computational scalar double-precision uops issued this cycle event=0x10,period=2000003,umask=0x80 00 fp_comp_ops_exe.sse_scalar_single floating point Number of SSE* or AVX-128 FP Computational scalar single-precision uops issued this cycle event=0x10,period=2000003,umask=0x20 00 fp_comp_ops_exe.x87 floating point Number of FP Computational Uops Executed this cycle. The number of FADD, FSUB, FCOM, FMULs, integer MULs and IMULs, FDIVs, FPREMs, FSQRTS, integer DIVs, and IDIVs. This event does not distinguish an FADD used in the middle of a transcendental flow from a s event=0x10,period=2000003,umask=1 00 other_assists.avx_store floating point Number of GSSE memory assist for stores. GSSE microcode assist is being invoked whenever the hardware is unable to properly handle GSSE-256b operations event=0xc1,period=100003,umask=8 00 simd_fp_256.packed_double floating point Number of AVX-256 Computational FP double precision uops issued this cycle event=0x11,period=2000003,umask=2 00 simd_fp_256.packed_single floating point Number of GSSE-256 Computational FP single precision uops issued this cycle event=0x11,period=2000003,umask=1 00 dsb2mite_switches.count frontend Decode Stream Buffer (DSB)-to-MITE switches event=0xab,period=2000003,umask=1 00 dsb2mite_switches.penalty_cycles frontend Decode Stream Buffer (DSB)-to-MITE switch true penalty cycles event=0xab,period=2000003,umask=2 00 This event counts the cycles attributed to a switch from the Decoded Stream Buffer (DSB), which holds decoded instructions, to the legacy decode pipeline. It excludes cycles when the back-end cannot accept new micro-ops. The penalty for these switches is potentially several cycles of instruction starvation, where no micro-ops are delivered to the back-end dsb_fill.all_cancel frontend Cases of cancelling valid Decode Stream Buffer (DSB) fill not because of exceeding way limit event=0xac,period=2000003,umask=0xa 00 dsb_fill.exceed_dsb_lines frontend Cycles when Decode Stream Buffer (DSB) fill encounter more than 3 Decode Stream Buffer (DSB) lines event=0xac,period=2000003,umask=8 00 dsb_fill.other_cancel frontend Cases of cancelling valid DSB fill not because of exceeding way limit event=0xac,period=2000003,umask=2 00 icache.misses frontend Instruction cache, streaming buffer and victim cache misses event=0x80,period=200003,umask=2 00 This event counts the number of instruction cache, streaming buffer and victim cache misses. Counting includes unchacheable accesses idq.all_dsb_cycles_4_uops frontend Cycles Decode Stream Buffer (DSB) is delivering 4 Uops event=0x79,cmask=4,period=2000003,umask=0x18 00 idq.all_dsb_cycles_any_uops frontend Cycles Decode Stream Buffer (DSB) is delivering any Uop event=0x79,cmask=1,period=2000003,umask=0x18 00 idq.all_mite_cycles_4_uops frontend Cycles MITE is delivering 4 Uops event=0x79,cmask=4,period=2000003,umask=0x24 00 idq.all_mite_cycles_any_uops frontend Cycles MITE is delivering any Uop event=0x79,cmask=1,period=2000003,umask=0x24 00 idq.dsb_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path event=0x79,period=2000003,umask=8 00 idq.empty frontend Instruction Decode Queue (IDQ) empty cycles event=0x79,period=2000003,umask=2 00 idq.mite_all_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from MITE path event=0x79,period=2000003,umask=0x3c 00 idq.mite_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from MITE path event=0x79,period=2000003,umask=4 00 idq.ms_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,period=2000003,umask=0x30 00 This event counts cycles during which the microcode sequencer assisted the front-end in delivering uops. Microcode assists are used for complex instructions or scenarios that can't be handled by the standard decoder. Using other instructions, if possible, will usually improve performance. See the Intel? 64 and IA-32 Architectures Optimization Reference Manual for more information idq.ms_dsb_uops frontend Uops initiated by Decode Stream Buffer (DSB) that are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=2000003,umask=0x10 00 idq.ms_mite_uops frontend Uops initiated by MITE and delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=2000003,umask=0x20 00 idq.ms_uops frontend Uops delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=2000003,umask=0x30 00 idq_uops_not_delivered.core frontend Uops not delivered to Resource Allocation Table (RAT) per thread when backend of the machine is not stalled event=0x9c,period=2000003,umask=1 00 This event counts the number of uops not delivered to the back-end per cycle, per thread, when the back-end was not stalled. In the ideal case 4 uops can be delivered each cycle. The event counts the undelivered uops - so if 3 were delivered in one cycle, the counter would be incremented by 1 for that cycle (4 - 3). If the back-end is stalled, the count for this event is not incremented even when uops were not delivered, because the back-end would not have been able to accept them. This event is used in determining the front-end bound category of the top-down pipeline slots characterization idq_uops_not_delivered.cycles_ge_1_uop_deliv.core frontend Cycles when 1 or more uops were delivered to the by the front end event=0x9c,cmask=4,inv=1,period=2000003,umask=1 00 machine_clears.memory_ordering memory Counts the number of machine clears due to memory order conflicts event=0xc3,period=100003,umask=2 00 This event counts the number of memory ordering Machine Clears detected. Memory Ordering Machine Clears can result from memory disambiguation, external snoops, or cross SMT-HW-thread snoop (stores) hitting load buffers. Machine clears can have a significant performance impact if they are happening frequently mem_trans_retired.load_latency_gt_128 memory Loads with latency value being above 128 (Must be precise) event=0xcd,period=1009,umask=1,ldlat=0x80 00 mem_trans_retired.load_latency_gt_16 memory Loads with latency value being above 16 (Must be precise) event=0xcd,period=20011,umask=1,ldlat=0x10 00 mem_trans_retired.load_latency_gt_256 memory Loads with latency value being above 256 (Must be precise) event=0xcd,period=503,umask=1,ldlat=0x100 00 mem_trans_retired.load_latency_gt_32 memory Loads with latency value being above 32 (Must be precise) event=0xcd,period=100007,umask=1,ldlat=0x20 00 mem_trans_retired.load_latency_gt_4 memory Loads with latency value being above 4 (Must be precise) event=0xcd,period=100003,umask=1,ldlat=0x4 00 mem_trans_retired.load_latency_gt_512 memory Loads with latency value being above 512 (Must be precise) event=0xcd,period=101,umask=1,ldlat=0x200 00 mem_trans_retired.load_latency_gt_64 memory Loads with latency value being above 64 (Must be precise) event=0xcd,period=2003,umask=1,ldlat=0x40 00 mem_trans_retired.load_latency_gt_8 memory Loads with latency value being above 8 (Must be precise) event=0xcd,period=50021,umask=1,ldlat=0x8 00 mem_trans_retired.precise_store memory Sample stores and collect precise store operation via PEBS record. PMC3 only. (Precise Event - PEBS) (Must be precise) event=0xcd,period=2000003,umask=2 00 misalign_mem_ref.loads memory Speculative cache line split load uops dispatched to L1 cache event=5,period=2000003,umask=1 00 misalign_mem_ref.stores memory Speculative cache line split STA uops dispatched to L1 cache event=5,period=2000003,umask=2 00 offcore_response.all_demand_mlc_pref_reads.llc_miss.any_response memory This event counts all LLC misses for all demand and L2 prefetches. LLC prefetches are excluded event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFFC20077 00 offcore_response.all_demand_mlc_pref_reads.llc_miss.local_dram memory Counts all local dram accesses for all demand and L2 prefetches. LLC prefetches are excluded event=0xb7,period=100003,umask=1,offcore_rsp=0x600400077 00 offcore_response.all_demand_mlc_pref_reads.llc_miss.remote_hitm_hit_forward memory This event counts all remote cache-to-cache transfers (includes HITM and HIT-Forward) for all demand and L2 prefetches. LLC prefetches are excluded event=0xb7,period=100003,umask=1,offcore_rsp=0x187FC20077 00 offcore_response.pf_llc_data_rd.llc_miss.any_response memory Counts prefetch (that bring data to LLC only) data reads that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=1,offcore_rsp=0x3fffc20080 00 cpl_cycles.ring0 other Unhalted core cycles when the thread is in ring 0 event=0x5c,period=2000003,umask=1 00 cpl_cycles.ring0_trans other Number of intervals between processor halts while thread is in ring 0 event=0x5c,cmask=1,edge=1,period=100007,umask=1 00 cpl_cycles.ring123 other Unhalted core cycles when thread is in rings 1, 2, or 3 event=0x5c,period=2000003,umask=2 00 hw_pre_req.dl1_miss other Hardware Prefetch requests that miss the L1D cache. This accounts for both L1 streamer and IP-based (IPP) HW prefetchers. A request is being counted each time it access the cache & miss it, including if a block is applicable or if hit the Fill Buffer for event=0x4e,period=2000003,umask=2 00 insts_written_to_iq.insts other Valid instructions written to IQ per cycle event=0x17,period=2000003,umask=1 00 lock_cycles.split_lock_uc_lock_duration other Cycles when L1 and L2 are locked due to UC or split lock event=0x63,period=2000003,umask=1 00 agu_bypass_cancel.count pipeline This event counts executed load operations with all the following traits: 1. addressing of the format [base + offset], 2. the offset is between 1 and 2047, 3. the address specified in the base register is in one page and the address [base+offset] is in an event=0xb6,period=100003,umask=1 00 arith.fpu_div pipeline Divide operations executed event=0x14,cmask=1,edge=1,period=100003,umask=1 00 This event counts the number of the divide operations executed arith.fpu_div_active pipeline Cycles when divider is busy executing divide operations event=0x14,period=2000003,umask=1 00 br_inst_exec.all_branches pipeline Speculative and retired branches event=0x88,period=200003,umask=0xff 00 br_inst_retired.all_branches pipeline All (macro) branch instructions retired event=0xc4,period=400009 00 br_inst_retired.all_branches_pebs pipeline All (macro) branch instructions retired. (Precise Event - PEBS) (Must be precise) event=0xc4,period=400009,umask=4 00 br_inst_retired.far_branch pipeline Far branch instructions retired event=0xc4,period=100007,umask=0x40 00 br_inst_retired.not_taken pipeline Not taken branch instructions retired event=0xc4,period=400009,umask=0x10 00 br_misp_exec.all_branches pipeline Speculative and retired mispredicted macro conditional branches event=0x89,period=200003,umask=0xff 00 br_misp_exec.all_direct_near_call pipeline Speculative and retired mispredicted direct near calls event=0x89,period=200003,umask=0xd0 00 br_misp_exec.taken_direct_near_call pipeline Taken speculative and retired mispredicted direct near calls event=0x89,period=200003,umask=0x90 00 br_misp_retired.all_branches pipeline All mispredicted macro branch instructions retired event=0xc5,period=400009 00 br_misp_retired.all_branches_pebs pipeline Mispredicted macro branch instructions retired. (Precise Event - PEBS) (Must be precise) event=0xc5,period=400009,umask=4 00 br_misp_retired.near_call pipeline Direct and indirect mispredicted near call instructions retired (Precise event) event=0xc5,period=100007,umask=2 00 br_misp_retired.not_taken pipeline Mispredicted not taken branch instructions retired (Precise event) event=0xc5,period=400009,umask=0x10 00 br_misp_retired.taken pipeline Mispredicted taken branch instructions retired (Precise event) event=0xc5,period=400009,umask=0x20 00 cpu_clk_thread_unhalted.ref_xclk pipeline Reference cycles when the thread is unhalted (counts at 100 MHz rate) event=0x3c,period=2000003,umask=1 00 cpu_clk_thread_unhalted.ref_xclk_any pipeline Reference cycles when the at least one thread on the physical core is unhalted (counts at 100 MHz rate) event=0x3c,any=1,period=2000003,umask=1 00 cpu_clk_unhalted.ref_tsc pipeline Reference cycles when the core is not in halt state event=0,period=2000003,umask=3 00 This event counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. This event has a constant ratio with the CPU_CLK_UNHALTED.REF_XCLK event. It is counted on a dedicated fixed counter, leaving the four (eight when Hyperthreading is disabled) programmable counters available for other events cpu_clk_unhalted.ref_xclk pipeline Reference cycles when the thread is unhalted (counts at 100 MHz rate) event=0x3c,period=2000003,umask=1 00 cpu_clk_unhalted.ref_xclk_any pipeline Reference cycles when the at least one thread on the physical core is unhalted (counts at 100 MHz rate) event=0x3c,any=1,period=2000003,umask=1 00 cpu_clk_unhalted.thread_p pipeline Thread cycles when thread is not in halt state event=0x3c,period=2000003 00 cycle_activity.cycles_l1d_pending pipeline Each cycle there was a miss-pending demand load this thread, increment by 1. Note this is in DCU and connected to Umask 1. Miss Pending demand load should be deduced by OR-ing increment bits of DCACHE_MISS_PEND.PENDING event=0xa3,cmask=2,period=2000003,umask=2 00 cycle_activity.cycles_l2_pending pipeline Each cycle there was a MLC-miss pending demand load this thread (i.e. Non-completed valid SQ entry allocated for demand load and waiting for Uncore), increment by 1. Note this is in MLC and connected to Umask 0 event=0xa3,cmask=1,period=2000003,umask=1 00 cycle_activity.cycles_no_dispatch pipeline Each cycle there was no dispatch for this thread, increment by 1. Note this is connect to Umask 2. No dispatch can be deduced from the UOPS_EXECUTED event event=0xa3,cmask=4,period=2000003,umask=4 00 cycle_activity.stalls_l1d_pending pipeline Each cycle there was a miss-pending demand load this thread and no uops dispatched, increment by 1. Note this is in DCU and connected to Umask 1 and 2. Miss Pending demand load should be deduced by OR-ing increment bits of DCACHE_MISS_PEND.PENDING event=0xa3,cmask=6,period=2000003,umask=6 00 cycle_activity.stalls_l2_pending pipeline Each cycle there was a MLC-miss pending demand load and no uops dispatched on this thread (i.e. Non-completed valid SQ entry allocated for demand load and waiting for Uncore), increment by 1. Note this is in MLC and connected to Umask 0 and 2 event=0xa3,cmask=5,period=2000003,umask=5 00 ild_stall.iq_full pipeline Stall cycles because IQ is full event=0x87,period=2000003,umask=4 00 inst_retired.any pipeline Instructions retired from execution event=0xc0,period=2000003 00 This event counts the number of instructions retired from execution. For instructions that consist of multiple micro-ops, this event counts the retirement of the last micro-op of the instruction. Counting continues during hardware interrupts, traps, and inside interrupt handlers inst_retired.any_p pipeline Number of instructions retired. General Counter - architectural event event=0xc0,period=2000003 00 inst_retired.prec_dist pipeline Instructions retired. (Precise Event - PEBS) (Must be precise) event=0xc0,period=2000003,umask=1 00 int_misc.rat_stall_cycles pipeline Cycles when Resource Allocation Table (RAT) external stall is sent to Instruction Decode Queue (IDQ) for the thread event=0xd,period=2000003,umask=0x40 00 int_misc.recovery_cycles pipeline Number of cycles waiting for the checkpoints in Resource Allocation Table (RAT) to be recovered after Nuke due to all other cases except JEClear (e.g. whenever a ucode assist is needed like SSE exception, memory disambiguation, etc...) event=0xd,cmask=1,period=2000003,umask=3 00 int_misc.recovery_stalls_count pipeline Number of occurrences waiting for the checkpoints in Resource Allocation Table (RAT) to be recovered after Nuke due to all other cases except JEClear (e.g. whenever a ucode assist is needed like SSE exception, memory disambiguation, etc...) event=0xd,cmask=1,edge=1,period=2000003,umask=3 00 ld_blocks.all_block pipeline Number of cases where any load ends up with a valid block-code written to the load buffer (including blocks due to Memory Order Buffer (MOB), Data Cache Unit (DCU), TLB, but load has no DCU miss) event=3,period=100003,umask=0x10 00 ld_blocks.data_unknown pipeline Loads delayed due to SB blocks, preceding store operations with known addresses but unknown data event=3,period=100003,umask=1 00 ld_blocks.store_forward pipeline Cases when loads get true Block-on-Store blocking code preventing store forwarding event=3,period=100003,umask=2 00 This event counts loads that followed a store to the same address, where the data could not be forwarded inside the pipeline from the store to the load. The most common reason why store forwarding would be blocked is when a load's address range overlaps with a preceding smaller uncompleted store. See the table of not supported store forwards in the Intel? 64 and IA-32 Architectures Optimization Reference Manual. The penalty for blocked store forwarding is that the load must wait for the store to complete before it can be issued ld_blocks_partial.address_alias pipeline False dependencies in MOB due to partial compare event=7,period=100003,umask=1 00 Aliasing occurs when a load is issued after a store and their memory addresses are offset by 4K. This event counts the number of loads that aliased with a preceding store, resulting in an extended address check in the pipeline. The enhanced address check typically has a performance penalty of 5 cycles ld_blocks_partial.all_sta_block pipeline This event counts the number of times that load operations are temporarily blocked because of older stores, with addresses that are not yet known. A load operation may incur more than one block of this type event=7,period=100003,umask=8 00 load_hit_pre.hw_pf pipeline Not software-prefetch load dispatches that hit FB allocated for hardware prefetch event=0x4c,period=100003,umask=2 00 load_hit_pre.sw_pf pipeline Not software-prefetch load dispatches that hit FB allocated for software prefetch event=0x4c,period=100003,umask=1 00 other_assists.itlb_miss_retired pipeline Retired instructions experiencing ITLB misses event=0xc1,period=100003,umask=2 00 partial_rat_stalls.flags_merge_uop pipeline Increments the number of flags-merge uops in flight each cycle event=0x59,period=2000003,umask=0x20 00 partial_rat_stalls.flags_merge_uop_cycles pipeline Performance sensitive flags-merging uops added by Sandy Bridge u-arch event=0x59,cmask=1,period=2000003,umask=0x20 00 This event counts the number of cycles spent executing performance-sensitive flags-merging uops. For example, shift CL (merge_arith_flags). For more details, See the Intel? 64 and IA-32 Architectures Optimization Reference Manual partial_rat_stalls.mul_single_uop pipeline Multiply packed/scalar single precision uops allocated event=0x59,period=2000003,umask=0x80 00 partial_rat_stalls.slow_lea_window pipeline Cycles with at least one slow LEA uop being allocated event=0x59,period=2000003,umask=0x40 00 This event counts the number of cycles with at least one slow LEA uop being allocated. A uop is generally considered as slow LEA if it has three sources (for example, two sources and immediate) regardless of whether it is a result of LEA instruction or not. Examples of the slow LEA uop are or uops with base, index, and offset source operands using base and index reqisters, where base is EBR/RBP/R13, using RIP relative or 16-bit addressing modes. See the Intel? 64 and IA-32 Architectures Optimization Reference Manual for more details about slow LEA instructions resource_stalls.any pipeline Resource-related stall cycles event=0xa2,period=2000003,umask=1 00 resource_stalls.lb pipeline Counts the cycles of stall due to lack of load buffers event=0xa2,period=2000003,umask=2 00 resource_stalls.lb_sb pipeline Resource stalls due to load or store buffers all being in use event=0xa2,period=2000003,umask=0xa 00 resource_stalls.mem_rs pipeline Resource stalls due to memory buffers or Reservation Station (RS) being fully utilized event=0xa2,period=2000003,umask=0xe 00 resource_stalls.ooo_rsrc pipeline Resource stalls due to Rob being full, FCSW, MXCSR and OTHER event=0xa2,period=2000003,umask=0xf0 00 resource_stalls.sb pipeline Cycles stalled due to no store buffers available. (not including draining form sync) event=0xa2,period=2000003,umask=8 00 resource_stalls2.all_fl_empty pipeline Cycles with either free list is empty event=0x5b,period=2000003,umask=0xc 00 resource_stalls2.all_prf_control pipeline Resource stalls2 control structures full for physical registers event=0x5b,period=2000003,umask=0xf 00 resource_stalls2.bob_full pipeline Cycles when Allocator is stalled if BOB is full and new branch needs it event=0x5b,period=2000003,umask=0x40 00 resource_stalls2.ooo_rsrc pipeline Resource stalls out of order resources full event=0x5b,period=2000003,umask=0x4f 00 rob_misc_events.lbr_inserts pipeline Count cases of saving new LBR event=0xcc,period=2000003,umask=0x20 00 rs_events.empty_cycles pipeline Cycles when Reservation Station (RS) is empty for the thread event=0x5e,period=2000003,umask=1 00 rs_events.empty_end pipeline Counts end of periods where the Reservation Station (RS) was empty. Could be useful to precisely locate Frontend Latency Bound issues event=0x5e,cmask=1,edge=1,inv=1,period=2000003,umask=1 00 uops_dispatched.core pipeline Uops dispatched from any thread event=0xb1,period=2000003,umask=2 00 uops_dispatched.thread pipeline Uops dispatched per thread event=0xb1,period=2000003,umask=1 00 uops_dispatched_port.port_0 pipeline Cycles per thread when uops are dispatched to port 0 event=0xa1,period=2000003,umask=1 00 uops_dispatched_port.port_0_core pipeline Cycles per core when uops are dispatched to port 0 event=0xa1,any=1,period=2000003,umask=1 00 uops_dispatched_port.port_1 pipeline Cycles per thread when uops are dispatched to port 1 event=0xa1,period=2000003,umask=2 00 uops_dispatched_port.port_1_core pipeline Cycles per core when uops are dispatched to port 1 event=0xa1,any=1,period=2000003,umask=2 00 uops_dispatched_port.port_2 pipeline Cycles per thread when load or STA uops are dispatched to port 2 event=0xa1,period=2000003,umask=0xc 00 uops_dispatched_port.port_2_core pipeline Cycles per core when load or STA uops are dispatched to port 2 event=0xa1,any=1,period=2000003,umask=0xc 00 uops_dispatched_port.port_3 pipeline Cycles per thread when load or STA uops are dispatched to port 3 event=0xa1,period=2000003,umask=0x30 00 uops_dispatched_port.port_3_core pipeline Cycles per core when load or STA uops are dispatched to port 3 event=0xa1,any=1,period=2000003,umask=0x30 00 uops_dispatched_port.port_4 pipeline Cycles per thread when uops are dispatched to port 4 event=0xa1,period=2000003,umask=0x40 00 uops_dispatched_port.port_4_core pipeline Cycles per core when uops are dispatched to port 4 event=0xa1,any=1,period=2000003,umask=0x40 00 uops_dispatched_port.port_5 pipeline Cycles per thread when uops are dispatched to port 5 event=0xa1,period=2000003,umask=0x80 00 uops_dispatched_port.port_5_core pipeline Cycles per core when uops are dispatched to port 5 event=0xa1,any=1,period=2000003,umask=0x80 00 uops_issued.any pipeline Uops that Resource Allocation Table (RAT) issues to Reservation Station (RS) event=0xe,period=2000003,umask=1 00 This event counts the number of Uops issued by the front-end of the pipeilne to the back-end uops_retired.all pipeline Actually retired uops (Precise event) event=0xc2,period=2000003,umask=1 00 This event counts the number of micro-ops retired (Precise event) uops_retired.core_stall_cycles pipeline Cycles without actually retired uops event=0xc2,cmask=1,inv=1,period=2000003,umask=1 00 uops_retired.retire_slots pipeline Retirement slots used (Precise event) event=0xc2,period=2000003,umask=2 00 This event counts the number of retirement slots used each cycle. There are potentially 4 slots that can be used each cycle - meaning, 4 micro-ops or 4 instructions could retire each cycle. This event is used in determining the 'Retiring' category of the Top-Down pipeline slots characterization (Precise event) unc_c_ismq_drd_miss_occ uncore cache event=0x21 01 unc_c_llc_lookup.data_read uncore cache Cache Lookups; Data Read Request event=0x34,umask=3 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set filter mask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:18] bits correspond to [FMESI] state unc_c_llc_lookup.nid uncore cache Cache Lookups; RTID event=0x34,umask=0x41 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set filter mask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:18] bits correspond to [FMESI] state unc_c_llc_lookup.remote_snoop uncore cache Cache Lookups; External Snoop Request event=0x34,umask=9 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set filter mask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:18] bits correspond to [FMESI] state unc_c_llc_lookup.write uncore cache Cache Lookups; Write Requests event=0x34,umask=5 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set filter mask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:18] bits correspond to [FMESI] state unc_c_llc_victims.nid uncore cache Lines Victimized; Victimized Lines that Match NID event=0x37,umask=0x40 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_c_misc.rfo_hit_s uncore cache Cbo Misc; RFO HitS event=0x39,umask=8 01 Miscellaneous events in the Cbo unc_c_misc.rspi_was_fse uncore cache Cbo Misc; Silent Snoop Eviction event=0x39,umask=1 01 Miscellaneous events in the Cbo unc_c_misc.wc_aliasing uncore cache Cbo Misc; Write Combining Aliasing event=0x39,umask=2 01 Miscellaneous events in the Cbo unc_c_ring_ad_used.down_even uncore cache AD Ring In Use; Down and Even event=0x1b,umask=4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.down_odd uncore cache AD Ring In Use; Down and Odd event=0x1b,umask=8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.up_even uncore cache AD Ring In Use; Up and Even event=0x1b,umask=1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.up_odd uncore cache AD Ring In Use; Up and Odd event=0x1b,umask=2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.down_even uncore cache AK Ring In Use; Down and Even event=0x1c,umask=4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.down_odd uncore cache AK Ring In Use; Down and Odd event=0x1c,umask=8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.up_even uncore cache AK Ring In Use; Up and Even event=0x1c,umask=1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.up_odd uncore cache AK Ring In Use; Up and Odd event=0x1c,umask=2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.down_even uncore cache BL Ring in Use; Down and Even event=0x1d,umask=4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.down_odd uncore cache BL Ring in Use; Down and Odd event=0x1d,umask=8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.up_even uncore cache BL Ring in Use; Up and Even event=0x1d,umask=1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.up_odd uncore cache BL Ring in Use; Up and Odd event=0x1d,umask=2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bounces.ak_core uncore cache Number of LLC responses that bounced on the Ring.; Acknowledgements to core event=5,umask=2 01 unc_c_ring_bounces.bl_core uncore cache Number of LLC responses that bounced on the Ring.; Data Responses to core event=5,umask=4 01 unc_c_ring_bounces.iv_core uncore cache Number of LLC responses that bounced on the Ring.; Snoops of processor's cache event=5,umask=8 01 unc_c_ring_iv_used.any uncore cache BL Ring in Use; Any event=0x1e,umask=0xf 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring in JKT. Therefore, if one wants to monitor the 'Even' ring, they should select both UP_EVEN and DN_EVEN. To monitor the 'Odd' ring, they should select both UP_ODD and DN_ODD unc_c_ring_sink_starved.ad_cache uncore cache event=6,umask=1 01 unc_c_ring_sink_starved.ak_core uncore cache event=6,umask=2 01 unc_c_ring_sink_starved.bl_core uncore cache event=6,umask=4 01 unc_c_ring_sink_starved.iv_core uncore cache event=6,umask=8 01 unc_c_rxr_ext_starved.ipq uncore cache Ingress Arbiter Blocking Cycles; IRQ event=0x12,umask=2 01 Counts cycles in external starvation. This occurs when one of the ingress queues is being starved by the other queues unc_c_rxr_ext_starved.irq uncore cache Ingress Arbiter Blocking Cycles; IPQ event=0x12,umask=1 01 Counts cycles in external starvation. This occurs when one of the ingress queues is being starved by the other queues unc_c_rxr_ext_starved.ismq uncore cache Ingress Arbiter Blocking Cycles; ISMQ event=0x12,umask=4 01 Counts cycles in external starvation. This occurs when one of the ingress queues is being starved by the other queues unc_c_rxr_ext_starved.ismq_bids uncore cache Ingress Arbiter Blocking Cycles; ISMQ_BID event=0x12,umask=8 01 Counts cycles in external starvation. This occurs when one of the ingress queues is being starved by the other queues unc_c_rxr_inserts.irq_rejected uncore cache Ingress Allocations; IRQ Rejected event=0x13,umask=2 01 Counts number of allocations per cycle into the specified Ingress queue unc_c_rxr_inserts.vfifo uncore cache Ingress Allocations; VFIFO event=0x13,umask=0x10 01 Counts number of allocations per cycle into the specified Ingress queue unc_c_rxr_int_starved.ipq uncore cache Ingress Internal Starvation Cycles; IPQ event=0x14,umask=4 01 Counts cycles in internal starvation. This occurs when one (or more) of the entries in the ingress queue are being starved out by other entries in that queue unc_c_rxr_int_starved.irq uncore cache Ingress Internal Starvation Cycles; IRQ event=0x14,umask=1 01 Counts cycles in internal starvation. This occurs when one (or more) of the entries in the ingress queue are being starved out by other entries in that queue unc_c_rxr_int_starved.ismq uncore cache Ingress Internal Starvation Cycles; ISMQ event=0x14,umask=8 01 Counts cycles in internal starvation. This occurs when one (or more) of the entries in the ingress queue are being starved out by other entries in that queue unc_c_rxr_ipq_retry.addr_conflict uncore cache Probe Queue Retries; Address Conflict event=0x31,umask=4 01 Number of times a snoop (probe) request had to retry. Filters exist to cover some of the common cases retries unc_c_rxr_ipq_retry.any uncore cache Probe Queue Retries; Any Reject event=0x31,umask=1 01 Number of times a snoop (probe) request had to retry. Filters exist to cover some of the common cases retries unc_c_rxr_ipq_retry.full uncore cache Probe Queue Retries; No Egress Credits event=0x31,umask=2 01 Number of times a snoop (probe) request had to retry. Filters exist to cover some of the common cases retries unc_c_rxr_irq_retry.addr_conflict uncore cache Ingress Request Queue Rejects; Address Conflict event=0x32,umask=4 01 unc_c_rxr_irq_retry.any uncore cache Ingress Request Queue Rejects; Any Reject event=0x32,umask=1 01 unc_c_rxr_irq_retry.full uncore cache Ingress Request Queue Rejects; No Egress Credits event=0x32,umask=2 01 unc_c_rxr_irq_retry.qpi_credits uncore cache Ingress Request Queue Rejects; No QPI Credits event=0x32,umask=0x10 01 unc_c_rxr_irq_retry.rtid uncore cache Ingress Request Queue Rejects; No RTIDs event=0x32,umask=8 01 unc_c_rxr_ismq_retry.any uncore cache ISMQ Retries; Any Reject event=0x33,umask=1 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_c_rxr_ismq_retry.full uncore cache ISMQ Retries; No Egress Credits event=0x33,umask=2 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_c_rxr_ismq_retry.iio_credits uncore cache ISMQ Retries; No IIO Credits event=0x33,umask=0x20 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_c_rxr_ismq_retry.rtid uncore cache ISMQ Retries; No RTIDs event=0x33,umask=8 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_c_rxr_occupancy.irq_rejected uncore cache Ingress Occupancy; IRQ Rejected event=0x11,umask=2 01 Counts number of entries in the specified Ingress queue in each cycle unc_c_rxr_occupancy.vfifo uncore cache Ingress Occupancy; VFIFO event=0x11,umask=0x10 01 Counts number of entries in the specified Ingress queue in each cycle unc_c_tor_inserts.eviction uncore cache TOR Inserts; Evictions event=0x35,umask=4 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_inserts.miss_all uncore cache TOR Inserts; Miss All event=0x35,umask=0xa 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_inserts.miss_opcode uncore cache TOR Inserts; Miss Opcode Match event=0x35,umask=3 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_inserts.nid_all uncore cache TOR Inserts; NID Matched event=0x35,umask=0x48 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_inserts.nid_eviction uncore cache TOR Inserts; NID Matched Evictions event=0x35,umask=0x44 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_inserts.nid_miss_all uncore cache TOR Inserts; NID Matched Miss All event=0x35,umask=0x4a 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_inserts.nid_miss_opcode uncore cache TOR Inserts; NID and Opcode Matched Miss event=0x35,umask=0x43 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_inserts.nid_opcode uncore cache TOR Inserts; NID and Opcode Matched event=0x35,umask=0x41 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_inserts.nid_wb uncore cache TOR Inserts; NID Matched Writebacks event=0x35,umask=0x50 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_inserts.opcode uncore cache TOR Inserts; Opcode Match event=0x35,umask=1 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_inserts.wb uncore cache TOR Inserts; Writebacks event=0x35,umask=0x10 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.all uncore cache TOR Occupancy; Any event=0x36,umask=8 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.eviction uncore cache TOR Occupancy; Evictions event=0x36,umask=4 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.miss_all uncore cache TOR Occupancy; Miss All event=0x36,umask=0xa 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.miss_opcode uncore cache TOR Occupancy; Miss Opcode Match event=0x36,umask=3 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.nid_all uncore cache TOR Occupancy; NID Matched event=0x36,umask=0x48 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.nid_eviction uncore cache TOR Occupancy; NID Matched Evictions event=0x36,umask=0x44 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.nid_miss_all uncore cache TOR Occupancy; NID Matched event=0x36,umask=0x4a 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.nid_miss_opcode uncore cache TOR Occupancy; NID and Opcode Matched Miss event=0x36,umask=0x43 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.nid_opcode uncore cache TOR Occupancy; NID and Opcode Matched event=0x36,umask=0x41 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.opcode uncore cache TOR Occupancy; Opcode Match event=0x36,umask=1 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_txr_ads_used uncore cache event=4 01 unc_c_txr_inserts.ad_cache uncore cache Egress Allocations; AD - Cachebo event=2,umask=1 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring unc_c_txr_inserts.ad_core uncore cache Egress Allocations; AD - Corebo event=2,umask=0x10 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring unc_c_txr_inserts.ak_cache uncore cache Egress Allocations; AK - Cachebo event=2,umask=2 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring unc_c_txr_inserts.ak_core uncore cache Egress Allocations; AK - Corebo event=2,umask=0x20 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring unc_c_txr_inserts.bl_cache uncore cache Egress Allocations; BL - Cacheno event=2,umask=4 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring unc_c_txr_inserts.bl_core uncore cache Egress Allocations; BL - Corebo event=2,umask=0x40 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring unc_c_txr_inserts.iv_cache uncore cache Egress Allocations; IV - Cachebo event=2,umask=8 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring unc_c_txr_starved.ak uncore cache Injection Starvation; Onto AK Ring event=3,umask=2 01 Counts injection starvation. This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time unc_c_txr_starved.bl uncore cache Injection Starvation; Onto BL Ring event=3,umask=4 01 Counts injection starvation. This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time unc_h_bypass_imc.not_taken uncore cache HA to iMC Bypass; Not Taken event=0x14,umask=2 01 Counts the number of times when the HA was able to bypass was attempted. This is a latency optimization for situations when there is light loadings on the memory subsystem. This can be filted by when the bypass was taken and when it was not unc_h_bypass_imc.taken uncore cache HA to iMC Bypass; Taken event=0x14,umask=1 01 Counts the number of times when the HA was able to bypass was attempted. This is a latency optimization for situations when there is light loadings on the memory subsystem. This can be filted by when the bypass was taken and when it was not unc_h_conflict_cycles.conflict uncore cache Conflict Checks; Conflict Detected event=0xb,umask=2 01 unc_h_conflict_cycles.no_conflict uncore cache Conflict Checks; No Conflict event=0xb,umask=1 01 unc_h_directory_lookup.no_snp uncore cache Directory Lookups; Snoop Not Needed event=0xc,umask=2 01 Counts the number of transactions that looked up the directory. Can be filtered by requests that had to snoop and those that did not have to unc_h_directory_lookup.snp uncore cache Directory Lookups; Snoop Needed event=0xc,umask=1 01 Counts the number of transactions that looked up the directory. Can be filtered by requests that had to snoop and those that did not have to unc_h_directory_update.clear uncore cache Directory Updates; Directory Clear event=0xd,umask=2 01 Counts the number of directory updates that were required. These result in writes to the memory controller. This can be filtered by directory sets and directory clears unc_h_directory_update.set uncore cache Directory Updates; Directory Set event=0xd,umask=1 01 Counts the number of directory updates that were required. These result in writes to the memory controller. This can be filtered by directory sets and directory clears unc_h_requests.reads uncore cache Read and Write Requests; Reads event=1,umask=3 01 Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO). Writes include all writes (streaming, evictions, HitM, etc) unc_h_requests.writes uncore cache Read and Write Requests; Writes event=1,umask=0xc 01 Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO). Writes include all writes (streaming, evictions, HitM, etc) unc_h_ring_ad_used.ccw_even uncore cache HA AD Ring in Use; Counterclockwise and Even event=0x3e,umask=4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ad_used.ccw_odd uncore cache HA AD Ring in Use; Counterclockwise and Odd event=0x3e,umask=8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ad_used.cw_even uncore cache HA AD Ring in Use; Clockwise and Even event=0x3e,umask=1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ad_used.cw_odd uncore cache HA AD Ring in Use; Clockwise and Odd event=0x3e,umask=2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ak_used.ccw_even uncore cache HA AK Ring in Use; Counterclockwise and Even event=0x3f,umask=4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ak_used.ccw_odd uncore cache HA AK Ring in Use; Counterclockwise and Odd event=0x3f,umask=8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ak_used.cw_even uncore cache HA AK Ring in Use; Clockwise and Even event=0x3f,umask=1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ak_used.cw_odd uncore cache HA AK Ring in Use; Clockwise and Odd event=0x3f,umask=2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_bl_used.ccw_even uncore cache HA BL Ring in Use; Counterclockwise and Even event=0x40,umask=4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_bl_used.ccw_odd uncore cache HA BL Ring in Use; Counterclockwise and Odd event=0x40,umask=8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_bl_used.cw_even uncore cache HA BL Ring in Use; Clockwise and Even event=0x40,umask=1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_bl_used.cw_odd uncore cache HA BL Ring in Use; Clockwise and Odd event=0x40,umask=2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_rpq_cycles_no_reg_credits.chn0 uncore cache iMC RPQ Credits Empty - Regular; Channel 0 event=0x15,umask=1 01 Counts the number of cycles when there are no 'regular' credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and 'special' requests such as ISOCH reads. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_rpq_cycles_no_reg_credits.chn1 uncore cache iMC RPQ Credits Empty - Regular; Channel 1 event=0x15,umask=2 01 Counts the number of cycles when there are no 'regular' credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and 'special' requests such as ISOCH reads. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_rpq_cycles_no_reg_credits.chn2 uncore cache iMC RPQ Credits Empty - Regular; Channel 2 event=0x15,umask=4 01 Counts the number of cycles when there are no 'regular' credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and 'special' requests such as ISOCH reads. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_rpq_cycles_no_reg_credits.chn3 uncore cache iMC RPQ Credits Empty - Regular; Channel 3 event=0x15,umask=8 01 Counts the number of cycles when there are no 'regular' credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and 'special' requests such as ISOCH reads. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_rpq_cycles_no_spec_credits.chn0 uncore cache iMC RPQ Credits Empty - Special; Channel 0 event=0x16,umask=1 01 Counts the number of cycles when there are no 'special' credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and 'special' requests such as ISOCH reads. This count only tracks the 'special' credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_rpq_cycles_no_spec_credits.chn1 uncore cache iMC RPQ Credits Empty - Special; Channel 1 event=0x16,umask=2 01 Counts the number of cycles when there are no 'special' credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and 'special' requests such as ISOCH reads. This count only tracks the 'special' credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_rpq_cycles_no_spec_credits.chn2 uncore cache iMC RPQ Credits Empty - Special; Channel 2 event=0x16,umask=4 01 Counts the number of cycles when there are no 'special' credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and 'special' requests such as ISOCH reads. This count only tracks the 'special' credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_rpq_cycles_no_spec_credits.chn3 uncore cache iMC RPQ Credits Empty - Special; Channel 3 event=0x16,umask=8 01 Counts the number of cycles when there are no 'special' credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and 'special' requests such as ISOCH reads. This count only tracks the 'special' credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_tad_requests_g0.region0 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 0 event=0x1b,umask=1 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save power unc_h_tad_requests_g0.region1 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 1 event=0x1b,umask=2 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save power unc_h_tad_requests_g0.region2 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 2 event=0x1b,umask=4 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save power unc_h_tad_requests_g0.region3 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 3 event=0x1b,umask=8 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save power unc_h_tad_requests_g0.region4 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 4 event=0x1b,umask=0x10 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save power unc_h_tad_requests_g0.region5 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 5 event=0x1b,umask=0x20 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save power unc_h_tad_requests_g0.region6 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 6 event=0x1b,umask=0x40 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save power unc_h_tad_requests_g0.region7 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 7 event=0x1b,umask=0x80 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save power unc_h_tad_requests_g1.region10 uncore cache HA Requests to a TAD Region - Group 1; TAD Region 10 event=0x1c,umask=4 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 8 to 10. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save power unc_h_tad_requests_g1.region11 uncore cache HA Requests to a TAD Region - Group 1; TAD Region 11 event=0x1c,umask=8 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 8 to 10. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save power unc_h_tad_requests_g1.region8 uncore cache HA Requests to a TAD Region - Group 1; TAD Region 8 event=0x1c,umask=1 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 8 to 10. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save power unc_h_tad_requests_g1.region9 uncore cache HA Requests to a TAD Region - Group 1; TAD Region 9 event=0x1c,umask=2 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 8 to 10. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save power unc_h_tracker_inserts.all uncore cache Tracker Allocations; All Requests event=6,umask=3 01 Counts the number of allocations into the local HA tracker pool. This can be used in conjunction with the occupancy accumulation event in order to calculate average latency. One cannot filter between reads and writes. HA trackers are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_txr_ad.ndr uncore cache Outbound NDR Ring Transactions; Non-data Responses event=0xf,umask=1 01 Counts the number of outbound transactions on the AD ring. This can be filtered by the NDR and SNP message classes. See the filter descriptions for more details unc_h_txr_ad.snp uncore cache Outbound NDR Ring Transactions; Snoops event=0xf,umask=2 01 Counts the number of outbound transactions on the AD ring. This can be filtered by the NDR and SNP message classes. See the filter descriptions for more details unc_h_txr_ad_cycles_full.all uncore cache AD Egress Full; All event=0x2a,umask=3 01 unc_h_txr_ad_cycles_full.sched0 uncore cache AD Egress Full; Scheduler 0 event=0x2a,umask=1 01 unc_h_txr_ad_cycles_full.sched1 uncore cache AD Egress Full; Scheduler 1 event=0x2a,umask=2 01 unc_h_txr_ad_cycles_ne.all uncore cache AD Egress Not Empty; All event=0x29,umask=3 01 unc_h_txr_ad_cycles_ne.sched0 uncore cache AD Egress Not Empty; Scheduler 0 event=0x29,umask=1 01 unc_h_txr_ad_cycles_ne.sched1 uncore cache AD Egress Not Empty; Scheduler 1 event=0x29,umask=2 01 unc_h_txr_ad_inserts.all uncore cache AD Egress Allocations; All event=0x27,umask=3 01 unc_h_txr_ad_inserts.sched0 uncore cache AD Egress Allocations; Scheduler 0 event=0x27,umask=1 01 unc_h_txr_ad_inserts.sched1 uncore cache AD Egress Allocations; Scheduler 1 event=0x27,umask=2 01 unc_h_txr_ad_occupancy.all uncore cache AD Egress Occupancy; All event=0x28,umask=3 01 unc_h_txr_ad_occupancy.sched0 uncore cache AD Egress Occupancy; Scheduler 0 event=0x28,umask=1 01 unc_h_txr_ad_occupancy.sched1 uncore cache AD Egress Occupancy; Scheduler 1 event=0x28,umask=2 01 unc_h_txr_ak_cycles_full.all uncore cache AK Egress Full; All event=0x32,umask=3 01 unc_h_txr_ak_cycles_full.sched0 uncore cache AK Egress Full; Scheduler 0 event=0x32,umask=1 01 unc_h_txr_ak_cycles_full.sched1 uncore cache AK Egress Full; Scheduler 1 event=0x32,umask=2 01 unc_h_txr_ak_cycles_ne.all uncore cache AK Egress Not Empty; All event=0x31,umask=3 01 unc_h_txr_ak_cycles_ne.sched0 uncore cache AK Egress Not Empty; Scheduler 0 event=0x31,umask=1 01 unc_h_txr_ak_cycles_ne.sched1 uncore cache AK Egress Not Empty; Scheduler 1 event=0x31,umask=2 01 unc_h_txr_ak_inserts.all uncore cache AK Egress Allocations; All event=0x2f,umask=3 01 unc_h_txr_ak_inserts.sched0 uncore cache AK Egress Allocations; Scheduler 0 event=0x2f,umask=1 01 unc_h_txr_ak_inserts.sched1 uncore cache AK Egress Allocations; Scheduler 1 event=0x2f,umask=2 01 unc_h_txr_ak_ndr uncore cache Outbound NDR Ring Transactions event=0xe 01 Counts the number of outbound NDR transactions sent on the AK ring. NDR stands for 'non-data response' and is generally used for completions that do not include data. AK NDR is used for messages to the local socket unc_h_txr_ak_occupancy.all uncore cache AK Egress Occupancy; All event=0x30,umask=3 01 unc_h_txr_ak_occupancy.sched0 uncore cache AK Egress Occupancy; Scheduler 0 event=0x30,umask=1 01 unc_h_txr_ak_occupancy.sched1 uncore cache AK Egress Occupancy; Scheduler 1 event=0x30,umask=2 01 unc_h_txr_bl.drs_cache uncore cache Outbound DRS Ring Transactions to Cache; Data to Cache event=0x10,umask=1 01 Counts the number of DRS messages sent out on the BL ring. This can be filtered by the destination unc_h_txr_bl.drs_core uncore cache Outbound DRS Ring Transactions to Cache; Data to Core event=0x10,umask=2 01 Counts the number of DRS messages sent out on the BL ring. This can be filtered by the destination unc_h_txr_bl.drs_qpi uncore cache Outbound DRS Ring Transactions to Cache; Data to QPI event=0x10,umask=4 01 Counts the number of DRS messages sent out on the BL ring. This can be filtered by the destination unc_h_txr_bl_cycles_full.all uncore cache BL Egress Full; All event=0x36,umask=3 01 unc_h_txr_bl_cycles_full.sched0 uncore cache BL Egress Full; Scheduler 0 event=0x36,umask=1 01 unc_h_txr_bl_cycles_full.sched1 uncore cache BL Egress Full; Scheduler 1 event=0x36,umask=2 01 unc_h_txr_bl_cycles_ne.all uncore cache BL Egress Not Empty; All event=0x35,umask=3 01 unc_h_txr_bl_cycles_ne.sched0 uncore cache BL Egress Not Empty; Scheduler 0 event=0x35,umask=1 01 unc_h_txr_bl_cycles_ne.sched1 uncore cache BL Egress Not Empty; Scheduler 1 event=0x35,umask=2 01 unc_h_txr_bl_inserts.all uncore cache BL Egress Allocations; All event=0x33,umask=3 01 unc_h_txr_bl_inserts.sched0 uncore cache BL Egress Allocations; Scheduler 0 event=0x33,umask=1 01 unc_h_txr_bl_inserts.sched1 uncore cache BL Egress Allocations; Scheduler 1 event=0x33,umask=2 01 unc_h_txr_bl_occupancy.all uncore cache BL Egress Occupancy; All event=0x34,umask=3 01 unc_h_txr_bl_occupancy.sched0 uncore cache BL Egress Occupancy; Scheduler 0 event=0x34,umask=1 01 unc_h_txr_bl_occupancy.sched1 uncore cache BL Egress Occupancy; Scheduler 1 event=0x34,umask=2 01 unc_h_wpq_cycles_no_reg_credits.chn0 uncore cache HA iMC CHN0 WPQ Credits Empty - Regular; Channel 0 event=0x18,umask=1 01 Counts the number of cycles when there are no 'regular' credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and 'special' requests such as ISOCH writes. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_wpq_cycles_no_reg_credits.chn1 uncore cache HA iMC CHN0 WPQ Credits Empty - Regular; Channel 1 event=0x18,umask=2 01 Counts the number of cycles when there are no 'regular' credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and 'special' requests such as ISOCH writes. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_wpq_cycles_no_reg_credits.chn2 uncore cache HA iMC CHN0 WPQ Credits Empty - Regular; Channel 2 event=0x18,umask=4 01 Counts the number of cycles when there are no 'regular' credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and 'special' requests such as ISOCH writes. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_wpq_cycles_no_reg_credits.chn3 uncore cache HA iMC CHN0 WPQ Credits Empty - Regular; Channel 3 event=0x18,umask=8 01 Counts the number of cycles when there are no 'regular' credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and 'special' requests such as ISOCH writes. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_wpq_cycles_no_spec_credits.chn0 uncore cache HA iMC CHN0 WPQ Credits Empty - Special; Channel 0 event=0x19,umask=1 01 Counts the number of cycles when there are no 'special' credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and 'special' requests such as ISOCH writes. This count only tracks the 'special' credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_wpq_cycles_no_spec_credits.chn1 uncore cache HA iMC CHN0 WPQ Credits Empty - Special; Channel 1 event=0x19,umask=2 01 Counts the number of cycles when there are no 'special' credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and 'special' requests such as ISOCH writes. This count only tracks the 'special' credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_wpq_cycles_no_spec_credits.chn2 uncore cache HA iMC CHN0 WPQ Credits Empty - Special; Channel 2 event=0x19,umask=4 01 Counts the number of cycles when there are no 'special' credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and 'special' requests such as ISOCH writes. This count only tracks the 'special' credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_wpq_cycles_no_spec_credits.chn3 uncore cache HA iMC CHN0 WPQ Credits Empty - Special; Channel 3 event=0x19,umask=8 01 Counts the number of cycles when there are no 'special' credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and 'special' requests such as ISOCH writes. This count only tracks the 'special' credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_i_address_match.merge_count uncore interconnect Address Match (Conflict) Count; Conflict Merges event=0x17,umask=2 01 Counts the number of times when an inbound write (from a device to memory or another device) had an address match with another request in the write cache unc_i_address_match.stall_count uncore interconnect Address Match (Conflict) Count; Conflict Stalls event=0x17,umask=1 01 Counts the number of times when an inbound write (from a device to memory or another device) had an address match with another request in the write cache unc_i_cache_ack_pending_occupancy.any uncore interconnect Write Ack Pending Occupancy; Any Source event=0x14,umask=1 01 Accumulates the number of writes that have acquired ownership but have not yet returned their data to the uncore. These writes are generally queued up in the switch trying to get to the head of their queues so that they can post their data. The queue occuapancy increments when the ACK is received, and decrements when either the data is returned OR a tickle is received and ownership is released. Note that a single tickle can result in multiple decrements unc_i_cache_ack_pending_occupancy.source uncore interconnect Write Ack Pending Occupancy; Select Source event=0x14,umask=2 01 Accumulates the number of writes that have acquired ownership but have not yet returned their data to the uncore. These writes are generally queued up in the switch trying to get to the head of their queues so that they can post their data. The queue occuapancy increments when the ACK is received, and decrements when either the data is returned OR a tickle is received and ownership is released. Note that a single tickle can result in multiple decrements unc_i_cache_own_occupancy.any uncore interconnect Outstanding Write Ownership Occupancy; Any Source event=0x13,umask=1 01 Accumulates the number of writes (and write prefetches) that are outstanding in the uncore trying to acquire ownership in each cycle. This can be used with the write transaction count to calculate the average write latency in the uncore. The occupancy increments when a write request is issued, and decrements when the data is returned unc_i_cache_own_occupancy.source uncore interconnect Outstanding Write Ownership Occupancy; Select Source event=0x13,umask=2 01 Accumulates the number of writes (and write prefetches) that are outstanding in the uncore trying to acquire ownership in each cycle. This can be used with the write transaction count to calculate the average write latency in the uncore. The occupancy increments when a write request is issued, and decrements when the data is returned unc_i_cache_read_occupancy.any uncore interconnect Outstanding Read Occupancy; Any Source event=0x10,umask=1 01 Accumulates the number of reads that are outstanding in the uncore in each cycle. This can be used with the read transaction count to calculate the average read latency in the uncore. The occupancy increments when a read request is issued, and decrements when the data is returned unc_i_cache_read_occupancy.source uncore interconnect Outstanding Read Occupancy; Select Source event=0x10,umask=2 01 Accumulates the number of reads that are outstanding in the uncore in each cycle. This can be used with the read transaction count to calculate the average read latency in the uncore. The occupancy increments when a read request is issued, and decrements when the data is returned unc_i_cache_total_occupancy.any uncore interconnect Total Write Cache Occupancy; Any Source event=0x12,umask=1 01 Accumulates the number of reads and writes that are outstanding in the uncore in each cycle. This is effectively the sum of the READ_OCCUPANCY and WRITE_OCCUPANCY events unc_i_cache_total_occupancy.source uncore interconnect Total Write Cache Occupancy; Select Source event=0x12,umask=2 01 Accumulates the number of reads and writes that are outstanding in the uncore in each cycle. This is effectively the sum of the READ_OCCUPANCY and WRITE_OCCUPANCY events unc_i_cache_write_occupancy.any uncore interconnect Outstanding Write Occupancy; Any Source event=0x11,umask=1 01 Accumulates the number of writes (and write prefetches) that are outstanding in the uncore in each cycle. This can be used with the transaction count event to calculate the average latency in the uncore. The occupancy increments when the ownership fetch/prefetch is issued, and decrements the data is returned to the uncore unc_i_cache_write_occupancy.source uncore interconnect Outstanding Write Occupancy; Select Source event=0x11,umask=2 01 Accumulates the number of writes (and write prefetches) that are outstanding in the uncore in each cycle. This can be used with the transaction count event to calculate the average latency in the uncore. The occupancy increments when the ownership fetch/prefetch is issued, and decrements the data is returned to the uncore unc_i_tickles.lost_ownership uncore interconnect Tickle Count; Ownership Lost event=0x16,umask=1 01 Counts the number of tickles that are received. This is for both explicit (from Cbo) and implicit (internal conflict) tickles unc_i_tickles.top_of_queue uncore interconnect Tickle Count; Data Returned event=0x16,umask=2 01 Counts the number of tickles that are received. This is for both explicit (from Cbo) and implicit (internal conflict) tickles unc_i_transactions.pd_prefetches uncore interconnect Inbound Transaction Count; Read Prefetches event=0x15,umask=4 01 Counts the number of 'Inbound' transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID unc_i_transactions.reads uncore interconnect Inbound Transaction Count; Reads event=0x15,umask=1 01 Counts the number of 'Inbound' transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID unc_i_transactions.writes uncore interconnect Inbound Transaction Count; Writes event=0x15,umask=2 01 Counts the number of 'Inbound' transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID unc_q_clockticks uncore interconnect Number of qfclks event=0x14 01 Counts the number of clocks in the QPI LL. This clock runs at 1/8th the 'GT/s' speed of the QPI link. For example, a 8GT/s link will have qfclk or 1GHz. JKT does not support dynamic link speeds, so this frequency is fixed unc_q_direct2core.failure_credits uncore interconnect Direct 2 Core Spawning; Spawn Failure - Egress Credits event=0x13,umask=2 01 Counts the number of DRS packets that we attempted to do direct2core on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos unc_q_direct2core.failure_credits_rbt uncore interconnect Direct 2 Core Spawning; Spawn Failure - Egress and RBT event=0x13,umask=8 01 Counts the number of DRS packets that we attempted to do direct2core on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos unc_q_direct2core.failure_rbt uncore interconnect Direct 2 Core Spawning; Spawn Failure - RBT Not Set event=0x13,umask=4 01 Counts the number of DRS packets that we attempted to do direct2core on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos unc_q_direct2core.success uncore interconnect Direct 2 Core Spawning; Spawn Success event=0x13,umask=1 01 Counts the number of DRS packets that we attempted to do direct2core on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos unc_q_rxl_crc_errors.link_init uncore interconnect CRC Errors Detected; LinkInit event=3,umask=1 01 Number of CRC errors detected in the QPI Agent. Each QPI flit incorporates 8 bits of CRC for error detection. This counts the number of flits where the CRC was able to detect an error. After an error has been detected, the QPI agent will send a request to the transmitting socket to resend the flit (as well as any flits that came after it) unc_q_rxl_crc_errors.normal_op uncore interconnect CRC Errors Detected; Normal Operations event=3,umask=2 01 Number of CRC errors detected in the QPI Agent. Each QPI flit incorporates 8 bits of CRC for error detection. This counts the number of flits where the CRC was able to detect an error. After an error has been detected, the QPI agent will send a request to the transmitting socket to resend the flit (as well as any flits that came after it) unc_q_rxl_credits_consumed_vn0.drs uncore interconnect VN0 Credit Consumed; DRS event=0x1e,umask=1 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_q_rxl_credits_consumed_vn0.hom uncore interconnect VN0 Credit Consumed; HOM event=0x1e,umask=8 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_q_rxl_credits_consumed_vn0.ncb uncore interconnect VN0 Credit Consumed; NCB event=0x1e,umask=2 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_q_rxl_credits_consumed_vn0.ncs uncore interconnect VN0 Credit Consumed; NCS event=0x1e,umask=4 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_q_rxl_credits_consumed_vn0.ndr uncore interconnect VN0 Credit Consumed; NDR event=0x1e,umask=0x20 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_q_rxl_credits_consumed_vn0.snp uncore interconnect VN0 Credit Consumed; SNP event=0x1e,umask=0x10 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_q_rxl_flits_g0.data uncore interconnect Flits Received - Group 0; Data Tx Flits event=1,umask=2 01 Counts the number of flits received from the QPI Link. It includes filters for Idle, protocol, and Data Flits. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p unc_q_rxl_flits_g0.idle uncore interconnect Flits Received - Group 0; Idle and Null Flits event=1,umask=1 01 Counts the number of flits received from the QPI Link. It includes filters for Idle, protocol, and Data Flits. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p unc_q_rxl_flits_g0.non_data uncore interconnect Flits Received - Group 0; Non-Data protocol Tx Flits event=1,umask=4 01 Counts the number of flits received from the QPI Link. It includes filters for Idle, protocol, and Data Flits. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p unc_q_rxl_flits_g1.drs uncore interconnect Flits Received - Group 1; DRS Flits (both Header and Data) event=2,umask=0x18 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_flits_g1.drs_data uncore interconnect Flits Received - Group 1; DRS Data Flits event=2,umask=8 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_flits_g1.drs_nondata uncore interconnect Flits Received - Group 1; DRS Header Flits event=2,umask=0x10 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_flits_g1.hom uncore interconnect Flits Received - Group 1; HOM Flits event=2,umask=6 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_flits_g1.hom_nonreq uncore interconnect Flits Received - Group 1; HOM Non-Request Flits event=2,umask=4 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_flits_g1.hom_req uncore interconnect Flits Received - Group 1; HOM Request Flits event=2,umask=2 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_flits_g1.snp uncore interconnect Flits Received - Group 1; SNP Flits event=2,umask=1 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_flits_g2.ncb uncore interconnect Flits Received - Group 2; Non-Coherent Rx Flits event=3,umask=0xc 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_flits_g2.ncb_data uncore interconnect Flits Received - Group 2; Non-Coherent data Rx Flits event=3,umask=4 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_flits_g2.ncb_nondata uncore interconnect Flits Received - Group 2; Non-Coherent non-data Rx Flits event=3,umask=8 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_flits_g2.ncs uncore interconnect Flits Received - Group 2; Non-Coherent standard Rx Flits event=3,umask=0x10 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_flits_g2.ndr_ad uncore interconnect Flits Received - Group 2; Non-Data Response Rx Flits - AD event=3,umask=1 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_flits_g2.ndr_ak uncore interconnect Flits Received - Group 2; Non-Data Response Rx Flits - AK event=3,umask=2 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_stalls.bgf_drs uncore interconnect Stalls Sending to R3QPI; BGF Stall - HOM event=0x35,umask=1 01 Number of stalls trying to send to R3QPI unc_q_rxl_stalls.bgf_hom uncore interconnect Stalls Sending to R3QPI; BGF Stall - DRS event=0x35,umask=8 01 Number of stalls trying to send to R3QPI unc_q_rxl_stalls.bgf_ncb uncore interconnect Stalls Sending to R3QPI; BGF Stall - SNP event=0x35,umask=2 01 Number of stalls trying to send to R3QPI unc_q_rxl_stalls.bgf_ncs uncore interconnect Stalls Sending to R3QPI; BGF Stall - NDR event=0x35,umask=4 01 Number of stalls trying to send to R3QPI unc_q_rxl_stalls.bgf_ndr uncore interconnect Stalls Sending to R3QPI; BGF Stall - NCS event=0x35,umask=0x20 01 Number of stalls trying to send to R3QPI unc_q_rxl_stalls.bgf_snp uncore interconnect Stalls Sending to R3QPI; BGF Stall - NCB event=0x35,umask=0x10 01 Number of stalls trying to send to R3QPI unc_q_rxl_stalls.egress_credits uncore interconnect Stalls Sending to R3QPI; Egress Credits event=0x35,umask=0x40 01 Number of stalls trying to send to R3QPI unc_q_rxl_stalls.gv uncore interconnect Stalls Sending to R3QPI; GV event=0x35,umask=0x80 01 Number of stalls trying to send to R3QPI unc_q_txl_crc_no_credits.almost_full uncore interconnect Cycles Stalled with no LLR Credits; LLR is almost full event=2,umask=2 01 Number of cycles when the Tx side ran out of Link Layer Retry credits, causing the Tx to stall unc_q_txl_crc_no_credits.full uncore interconnect Cycles Stalled with no LLR Credits; LLR is full event=2,umask=1 01 Number of cycles when the Tx side ran out of Link Layer Retry credits, causing the Tx to stall unc_q_txl_flits_g0.data uncore interconnect Flits Transferred - Group 0; Data Tx Flits event=0,umask=2 01 Counts the number of flits transmitted across the QPI Link. It includes filters for Idle, protocol, and Data Flits. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p unc_q_txl_flits_g0.idle uncore interconnect Flits Transferred - Group 0; Idle and Null Flits event=0,umask=1 01 Counts the number of flits transmitted across the QPI Link. It includes filters for Idle, protocol, and Data Flits. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p unc_q_txl_flits_g0.non_data uncore interconnect Flits Transferred - Group 0; Non-Data protocol Tx Flits event=0,umask=4 01 Counts the number of flits transmitted across the QPI Link. It includes filters for Idle, protocol, and Data Flits. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p unc_q_txl_flits_g1.drs uncore interconnect Flits Transferred - Group 1; DRS Flits (both Header and Data) event=0,umask=0x18 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_txl_flits_g1.drs_data uncore interconnect Flits Transferred - Group 1; DRS Data Flits event=0,umask=8 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_txl_flits_g1.drs_nondata uncore interconnect Flits Transferred - Group 1; DRS Header Flits event=0,umask=0x10 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_txl_flits_g1.hom uncore interconnect Flits Transferred - Group 1; HOM Flits event=0,umask=6 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_txl_flits_g1.hom_nonreq uncore interconnect Flits Transferred - Group 1; HOM Non-Request Flits event=0,umask=4 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_txl_flits_g1.hom_req uncore interconnect Flits Transferred - Group 1; HOM Request Flits event=0,umask=2 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_txl_flits_g1.snp uncore interconnect Flits Transferred - Group 1; SNP Flits event=0,umask=1 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_txl_flits_g2.ncb uncore interconnect Flits Transferred - Group 2; Non-Coherent Bypass Tx Flits event=1,umask=0xc 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_txl_flits_g2.ncb_data uncore interconnect Flits Transferred - Group 2; Non-Coherent data Tx Flits event=1,umask=4 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_txl_flits_g2.ncb_nondata uncore interconnect Flits Transferred - Group 2; Non-Coherent non-data Tx Flits event=1,umask=8 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_txl_flits_g2.ncs uncore interconnect Flits Transferred - Group 2; Non-Coherent standard Tx Flits event=1,umask=0x10 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_txl_flits_g2.ndr_ad uncore interconnect Flits Transferred - Group 2; Non-Data Response Tx Flits - AD event=1,umask=1 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_txl_flits_g2.ndr_ak uncore interconnect Flits Transferred - Group 2; Non-Data Response Tx Flits - AK event=1,umask=2 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_r3_iio_credits_acquired.drs uncore interconnect to IIO BL Credit Acquired event=0x20,umask=8 01 Counts the number of times the NCS/NCB/DRS credit is acquired in the QPI for sending messages on BL to the IIO. There is one credit for each of these three message classes (three credits total). NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions). This event can only track one message class at a time unc_r3_iio_credits_acquired.ncb uncore interconnect to IIO BL Credit Acquired event=0x20,umask=0x10 01 Counts the number of times the NCS/NCB/DRS credit is acquired in the QPI for sending messages on BL to the IIO. There is one credit for each of these three message classes (three credits total). NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions). This event can only track one message class at a time unc_r3_iio_credits_acquired.ncs uncore interconnect to IIO BL Credit Acquired event=0x20,umask=0x20 01 Counts the number of times the NCS/NCB/DRS credit is acquired in the QPI for sending messages on BL to the IIO. There is one credit for each of these three message classes (three credits total). NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions). This event can only track one message class at a time unc_r3_iio_credits_reject.drs uncore interconnect to IIO BL Credit Rejected event=0x21,umask=8 01 Counts the number of times that a request attempted to acquire an NCS/NCB/DRS credit in the QPI for sending messages on BL to the IIO but was rejected because no credit was available. There is one credit for each of these three message classes (three credits total). NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions). This event can only track one message class at a time unc_r3_iio_credits_reject.ncb uncore interconnect to IIO BL Credit Rejected event=0x21,umask=0x10 01 Counts the number of times that a request attempted to acquire an NCS/NCB/DRS credit in the QPI for sending messages on BL to the IIO but was rejected because no credit was available. There is one credit for each of these three message classes (three credits total). NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions). This event can only track one message class at a time unc_r3_iio_credits_reject.ncs uncore interconnect to IIO BL Credit Rejected event=0x21,umask=0x20 01 Counts the number of times that a request attempted to acquire an NCS/NCB/DRS credit in the QPI for sending messages on BL to the IIO but was rejected because no credit was available. There is one credit for each of these three message classes (three credits total). NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions). This event can only track one message class at a time unc_r3_iio_credits_used.drs uncore interconnect to IIO BL Credit In Use event=0x22,umask=8 01 Counts the number of cycles when the NCS/NCB/DRS credit is in use in the QPI for sending messages on BL to the IIO. There is one credit for each of these three message classes (three credits total). NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions). This event can only track one message class at a time unc_r3_iio_credits_used.ncb uncore interconnect to IIO BL Credit In Use event=0x22,umask=0x10 01 Counts the number of cycles when the NCS/NCB/DRS credit is in use in the QPI for sending messages on BL to the IIO. There is one credit for each of these three message classes (three credits total). NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions). This event can only track one message class at a time unc_r3_iio_credits_used.ncs uncore interconnect to IIO BL Credit In Use event=0x22,umask=0x20 01 Counts the number of cycles when the NCS/NCB/DRS credit is in use in the QPI for sending messages on BL to the IIO. There is one credit for each of these three message classes (three credits total). NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions). This event can only track one message class at a time unc_r3_ring_ad_used.ccw_even uncore interconnect R3 AD Ring in Use; Counterclockwise and Even event=7,umask=4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ad_used.ccw_odd uncore interconnect R3 AD Ring in Use; Counterclockwise and Odd event=7,umask=8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ad_used.cw_even uncore interconnect R3 AD Ring in Use; Clockwise and Even event=7,umask=1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ad_used.cw_odd uncore interconnect R3 AD Ring in Use; Clockwise and Odd event=7,umask=2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ak_used.ccw_even uncore interconnect R3 AK Ring in Use; Counterclockwise and Even event=8,umask=4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop unc_r3_ring_ak_used.ccw_odd uncore interconnect R3 AK Ring in Use; Counterclockwise and Odd event=8,umask=8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop unc_r3_ring_ak_used.cw_even uncore interconnect R3 AK Ring in Use; Clockwise and Even event=8,umask=1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop unc_r3_ring_ak_used.cw_odd uncore interconnect R3 AK Ring in Use; Clockwise and Odd event=8,umask=2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop unc_r3_ring_bl_used.ccw_even uncore interconnect R3 BL Ring in Use; Counterclockwise and Even event=9,umask=4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_bl_used.ccw_odd uncore interconnect R3 BL Ring in Use; Counterclockwise and Odd event=9,umask=8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_bl_used.cw_even uncore interconnect R3 BL Ring in Use; Clockwise and Even event=9,umask=1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_bl_used.cw_odd uncore interconnect R3 BL Ring in Use; Clockwise and Odd event=9,umask=2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_iv_used.any uncore interconnect R3 IV Ring in Use; Any event=0xa,umask=0xf 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. The IV ring is unidirectional. Whether UP or DN is used is dependent on the system programming. Thereofore, one should generally set both the UP and DN bits for a given polarity (or both) at a given time unc_r3_rxr_cycles_ne.drs uncore interconnect Ingress Cycles Not Empty; DRS event=0x10,umask=8 01 Counts the number of cycles when the QPI Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r3_rxr_cycles_ne.hom uncore interconnect Ingress Cycles Not Empty; HOM event=0x10,umask=1 01 Counts the number of cycles when the QPI Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r3_rxr_cycles_ne.ncb uncore interconnect Ingress Cycles Not Empty; NCB event=0x10,umask=0x10 01 Counts the number of cycles when the QPI Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r3_rxr_cycles_ne.ncs uncore interconnect Ingress Cycles Not Empty; NCS event=0x10,umask=0x20 01 Counts the number of cycles when the QPI Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r3_rxr_cycles_ne.ndr uncore interconnect Ingress Cycles Not Empty; NDR event=0x10,umask=4 01 Counts the number of cycles when the QPI Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r3_rxr_cycles_ne.snp uncore interconnect Ingress Cycles Not Empty; SNP event=0x10,umask=2 01 Counts the number of cycles when the QPI Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r3_rxr_inserts.drs uncore interconnect Ingress Allocations; DRS event=0x11,umask=8 01 Counts the number of allocations into the QPI Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r3_rxr_inserts.hom uncore interconnect Ingress Allocations; HOM event=0x11,umask=1 01 Counts the number of allocations into the QPI Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r3_rxr_inserts.ncb uncore interconnect Ingress Allocations; NCB event=0x11,umask=0x10 01 Counts the number of allocations into the QPI Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r3_rxr_inserts.ncs uncore interconnect Ingress Allocations; NCS event=0x11,umask=0x20 01 Counts the number of allocations into the QPI Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r3_rxr_inserts.ndr uncore interconnect Ingress Allocations; NDR event=0x11,umask=4 01 Counts the number of allocations into the QPI Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r3_rxr_inserts.snp uncore interconnect Ingress Allocations; SNP event=0x11,umask=2 01 Counts the number of allocations into the QPI Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r3_rxr_occupancy.drs uncore interconnect Ingress Occupancy Accumulator; DRS event=0x13,umask=8 01 Accumulates the occupancy of a given QPI Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency unc_r3_rxr_occupancy.hom uncore interconnect Ingress Occupancy Accumulator; HOM event=0x13,umask=1 01 Accumulates the occupancy of a given QPI Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency unc_r3_rxr_occupancy.ncb uncore interconnect Ingress Occupancy Accumulator; NCB event=0x13,umask=0x10 01 Accumulates the occupancy of a given QPI Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency unc_r3_rxr_occupancy.ncs uncore interconnect Ingress Occupancy Accumulator; NCS event=0x13,umask=0x20 01 Accumulates the occupancy of a given QPI Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency unc_r3_rxr_occupancy.ndr uncore interconnect Ingress Occupancy Accumulator; NDR event=0x13,umask=4 01 Accumulates the occupancy of a given QPI Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency unc_r3_rxr_occupancy.snp uncore interconnect Ingress Occupancy Accumulator; SNP event=0x13,umask=2 01 Accumulates the occupancy of a given QPI Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency unc_r3_vn0_credits_reject.drs uncore interconnect VN0 Credit Acquisition Failed on DRS; DRS Message Class event=0x37,umask=8 01 Number of times a request failed to acquire a DRS VN0 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed. This should generally be a rare situation unc_r3_vn0_credits_reject.hom uncore interconnect VN0 Credit Acquisition Failed on DRS; HOM Message Class event=0x37,umask=1 01 Number of times a request failed to acquire a DRS VN0 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed. This should generally be a rare situation unc_r3_vn0_credits_reject.ncb uncore interconnect VN0 Credit Acquisition Failed on DRS; NCB Message Class event=0x37,umask=0x10 01 Number of times a request failed to acquire a DRS VN0 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed. This should generally be a rare situation unc_r3_vn0_credits_reject.ncs uncore interconnect VN0 Credit Acquisition Failed on DRS; NCS Message Class event=0x37,umask=0x20 01 Number of times a request failed to acquire a DRS VN0 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed. This should generally be a rare situation unc_r3_vn0_credits_reject.ndr uncore interconnect VN0 Credit Acquisition Failed on DRS; NDR Message Class event=0x37,umask=4 01 Number of times a request failed to acquire a DRS VN0 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed. This should generally be a rare situation unc_r3_vn0_credits_reject.snp uncore interconnect VN0 Credit Acquisition Failed on DRS; SNP Message Class event=0x37,umask=2 01 Number of times a request failed to acquire a DRS VN0 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed. This should generally be a rare situation unc_r3_vn0_credits_used.drs uncore interconnect VN0 Credit Used; DRS Message Class event=0x36,umask=8 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers unc_r3_vn0_credits_used.hom uncore interconnect VN0 Credit Used; HOM Message Class event=0x36,umask=1 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers unc_r3_vn0_credits_used.ncb uncore interconnect VN0 Credit Used; NCB Message Class event=0x36,umask=0x10 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers unc_r3_vn0_credits_used.ncs uncore interconnect VN0 Credit Used; NCS Message Class event=0x36,umask=0x20 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers unc_r3_vn0_credits_used.ndr uncore interconnect VN0 Credit Used; NDR Message Class event=0x36,umask=4 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers unc_r3_vn0_credits_used.snp uncore interconnect VN0 Credit Used; SNP Message Class event=0x36,umask=2 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers unc_r3_vna_credits_reject.drs uncore interconnect VNA Credit Reject; DRS Message Class event=0x34,umask=8 01 Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full). It is possible to filter this event by message class. Some packets use more than one flit buffer, and therefore must acquire multiple credits. Therefore, one could get a reject even if the VNA credits were not fully used up. The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress). VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially. This can happen if the rest of the uncore is unable to drain the requests fast enough unc_r3_vna_credits_reject.hom uncore interconnect VNA Credit Reject; HOM Message Class event=0x34,umask=1 01 Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full). It is possible to filter this event by message class. Some packets use more than one flit buffer, and therefore must acquire multiple credits. Therefore, one could get a reject even if the VNA credits were not fully used up. The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress). VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially. This can happen if the rest of the uncore is unable to drain the requests fast enough unc_r3_vna_credits_reject.ncb uncore interconnect VNA Credit Reject; NCB Message Class event=0x34,umask=0x10 01 Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full). It is possible to filter this event by message class. Some packets use more than one flit buffer, and therefore must acquire multiple credits. Therefore, one could get a reject even if the VNA credits were not fully used up. The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress). VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially. This can happen if the rest of the uncore is unable to drain the requests fast enough unc_r3_vna_credits_reject.ncs uncore interconnect VNA Credit Reject; NCS Message Class event=0x34,umask=0x20 01 Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full). It is possible to filter this event by message class. Some packets use more than one flit buffer, and therefore must acquire multiple credits. Therefore, one could get a reject even if the VNA credits were not fully used up. The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress). VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially. This can happen if the rest of the uncore is unable to drain the requests fast enough unc_r3_vna_credits_reject.ndr uncore interconnect VNA Credit Reject; NDR Message Class event=0x34,umask=4 01 Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full). It is possible to filter this event by message class. Some packets use more than one flit buffer, and therefore must acquire multiple credits. Therefore, one could get a reject even if the VNA credits were not fully used up. The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress). VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially. This can happen if the rest of the uncore is unable to drain the requests fast enough unc_r3_vna_credits_reject.snp uncore interconnect VNA Credit Reject; SNP Message Class event=0x34,umask=2 01 Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full). It is possible to filter this event by message class. Some packets use more than one flit buffer, and therefore must acquire multiple credits. Therefore, one could get a reject even if the VNA credits were not fully used up. The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress). VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially. This can happen if the rest of the uncore is unable to drain the requests fast enough unc_u_msg_chnl_size_count.4b uncore interconnect MsgCh Requests by Size; 4B Requests event=0x47,umask=1 01 Number of transactions on the message channel filtered by request size. This includes both reads and writes unc_u_msg_chnl_size_count.8b uncore interconnect MsgCh Requests by Size; 8B Requests event=0x47,umask=2 01 Number of transactions on the message channel filtered by request size. This includes both reads and writes unc_u_phold_cycles.ack_to_deassert uncore interconnect Cycles PHOLD Assert to Ack; ACK to Deassert event=0x45,umask=2 01 PHOLD cycles. Filter from source CoreID unc_u_racu_requests.count uncore interconnect RACU Request event=0x46,umask=1 01 unc_u_u2c_events.livelock uncore interconnect Monitor Sent to T0; Livelock event=0x43,umask=4 01 Events coming from Uncore can be sent to one or all cores unc_u_u2c_events.lterror uncore interconnect Monitor Sent to T0; LTError event=0x43,umask=8 01 Events coming from Uncore can be sent to one or all cores unc_u_u2c_events.monitor_t0 uncore interconnect Monitor Sent to T0; Monitor T0 event=0x43,umask=1 01 Events coming from Uncore can be sent to one or all cores unc_u_u2c_events.monitor_t1 uncore interconnect Monitor Sent to T0; Monitor T1 event=0x43,umask=2 01 Events coming from Uncore can be sent to one or all cores unc_u_u2c_events.other uncore interconnect Monitor Sent to T0; Other event=0x43,umask=0x80 01 Events coming from Uncore can be sent to one or all cores unc_r2_iio_credits_acquired.drs uncore io R2PCIe IIO Credit Acquired; DRS event=0x33,umask=8 01 Counts the number of credits that are acquired in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly) unc_r2_iio_credits_acquired.ncb uncore io R2PCIe IIO Credit Acquired; NCB event=0x33,umask=0x10 01 Counts the number of credits that are acquired in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly) unc_r2_iio_credits_acquired.ncs uncore io R2PCIe IIO Credit Acquired; NCS event=0x33,umask=0x20 01 Counts the number of credits that are acquired in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly) unc_r2_iio_credits_reject.drs uncore io R2PCIe IIO Failed to Acquire a Credit; DRS event=0x34,umask=8 01 Counts the number of times that a request pending in the BL Ingress attempted to acquire either a NCB or NCS credit to transmit into the IIO, but was rejected because no credits were available. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly) unc_r2_iio_credits_reject.ncb uncore io R2PCIe IIO Failed to Acquire a Credit; NCB event=0x34,umask=0x10 01 Counts the number of times that a request pending in the BL Ingress attempted to acquire either a NCB or NCS credit to transmit into the IIO, but was rejected because no credits were available. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly) unc_r2_iio_credits_reject.ncs uncore io R2PCIe IIO Failed to Acquire a Credit; NCS event=0x34,umask=0x20 01 Counts the number of times that a request pending in the BL Ingress attempted to acquire either a NCB or NCS credit to transmit into the IIO, but was rejected because no credits were available. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly) unc_r2_iio_credits_used.drs uncore io R2PCIe IIO Credits in Use; DRS event=0x32,umask=8 01 Counts the number of cycles when one or more credits in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly) unc_r2_iio_credits_used.ncb uncore io R2PCIe IIO Credits in Use; NCB event=0x32,umask=0x10 01 Counts the number of cycles when one or more credits in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly) unc_r2_iio_credits_used.ncs uncore io R2PCIe IIO Credits in Use; NCS event=0x32,umask=0x20 01 Counts the number of cycles when one or more credits in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly) unc_r2_ring_ad_used.ccw_even uncore io R2 AD Ring in Use; Counterclockwise and Even event=7,umask=4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ad_used.ccw_odd uncore io R2 AD Ring in Use; Counterclockwise and Odd event=7,umask=8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ad_used.cw_even uncore io R2 AD Ring in Use; Clockwise and Even event=7,umask=1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ad_used.cw_odd uncore io R2 AD Ring in Use; Clockwise and Odd event=7,umask=2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ak_used.ccw_even uncore io R2 AK Ring in Use; Counterclockwise and Even event=8,umask=4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ak_used.ccw_odd uncore io R2 AK Ring in Use; Counterclockwise and Odd event=8,umask=8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ak_used.cw_even uncore io R2 AK Ring in Use; Clockwise and Even event=8,umask=1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ak_used.cw_odd uncore io R2 AK Ring in Use; Clockwise and Odd event=8,umask=2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_bl_used.ccw_even uncore io R2 BL Ring in Use; Counterclockwise and Even event=9,umask=4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_bl_used.ccw_odd uncore io R2 BL Ring in Use; Counterclockwise and Odd event=9,umask=8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_bl_used.cw_even uncore io R2 BL Ring in Use; Clockwise and Even event=9,umask=1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_bl_used.cw_odd uncore io R2 BL Ring in Use; Clockwise and Odd event=9,umask=2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_iv_used.any uncore io R2 IV Ring in Use; Any event=0xa,umask=0xf 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sunk into the ring stop. The IV ring is unidirectional. Whether UP or DN is used is dependent on the system programming. Thereofore, one should generally set both the UP and DN bits for a given polarity (or both) at a given time unc_r2_rxr_cycles_ne.drs uncore io Ingress Cycles Not Empty; DRS event=0x10,umask=8 01 Counts the number of cycles when the R2PCIe Ingress is not empty. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r2_rxr_cycles_ne.ncb uncore io Ingress Cycles Not Empty; NCB event=0x10,umask=0x10 01 Counts the number of cycles when the R2PCIe Ingress is not empty. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r2_rxr_cycles_ne.ncs uncore io Ingress Cycles Not Empty; NCS event=0x10,umask=0x20 01 Counts the number of cycles when the R2PCIe Ingress is not empty. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r2_txr_cycles_full.ad uncore io Egress Cycles Full; AD event=0x25,umask=1 01 Counts the number of cycles when the R2PCIe Egress buffer is full unc_r2_txr_cycles_full.ak uncore io Egress Cycles Full; AK event=0x25,umask=2 01 Counts the number of cycles when the R2PCIe Egress buffer is full unc_r2_txr_cycles_full.bl uncore io Egress Cycles Full; BL event=0x25,umask=4 01 Counts the number of cycles when the R2PCIe Egress buffer is full unc_r2_txr_cycles_ne.ad uncore io Egress Cycles Not Empty; AD event=0x23,umask=1 01 Counts the number of cycles when the R2PCIe Egress is not empty. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Egress Occupancy Accumulator event in order to calculate average queue occupancy. Only a single Egress queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_r2_txr_cycles_ne.ak uncore io Egress Cycles Not Empty; AK event=0x23,umask=2 01 Counts the number of cycles when the R2PCIe Egress is not empty. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Egress Occupancy Accumulator event in order to calculate average queue occupancy. Only a single Egress queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_r2_txr_cycles_ne.bl uncore io Egress Cycles Not Empty; BL event=0x23,umask=4 01 Counts the number of cycles when the R2PCIe Egress is not empty. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Egress Occupancy Accumulator event in order to calculate average queue occupancy. Only a single Egress queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_r2_txr_nacks.ad uncore io Egress NACK; AD event=0x26,umask=1 01 Counts the number of times that the Egress received a NACK from the ring and could not issue a transaction unc_r2_txr_nacks.ak uncore io Egress NACK; AK event=0x26,umask=2 01 Counts the number of times that the Egress received a NACK from the ring and could not issue a transaction unc_r2_txr_nacks.bl uncore io Egress NACK; BL event=0x26,umask=4 01 Counts the number of times that the Egress received a NACK from the ring and could not issue a transaction unc_m_act_count uncore memory DRAM Activate Count event=1 01 Counts the number of DRAM Activate commands sent on this channel. Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_m_cas_count.all uncore memory DRAM RD_CAS and WR_CAS Commands.; All DRAM WR_CAS (w/ and w/out auto-pre) event=4,umask=0xf 01 unc_m_cas_count.rd uncore memory DRAM RD_CAS and WR_CAS Commands.; All DRAM Reads (RD_CAS + Underfills) event=4,umask=3 01 unc_m_cas_count.rd_reg uncore memory DRAM RD_CAS and WR_CAS Commands.; All DRAM RD_CAS (w/ and w/out auto-pre) event=4,umask=1 01 unc_m_cas_count.rd_underfill uncore memory DRAM RD_CAS and WR_CAS Commands.; Underfill Read Issued event=4,umask=2 01 unc_m_cas_count.wr uncore memory DRAM RD_CAS and WR_CAS Commands.; All DRAM WR_CAS (both Modes) event=4,umask=0xc 01 unc_m_cas_count.wr_rmm uncore memory DRAM RD_CAS and WR_CAS Commands.; DRAM WR_CAS (w/ and w/out auto-pre) in Read Major Mode event=4,umask=8 01 unc_m_cas_count.wr_wmm uncore memory DRAM RD_CAS and WR_CAS Commands.; DRAM WR_CAS (w/ and w/out auto-pre) in Write Major Mode event=4,umask=4 01 unc_m_clockticks uncore memory uclks event=0 01 Uncore Fixed Counter - uclks unc_m_major_modes.isoch uncore memory Cycles in a Major Mode; Isoch Major Mode event=7,umask=8 01 Counts the total number of cycles spent in a major mode (selected by a filter) on the given channel. Major modea are channel-wide, and not a per-rank (or dimm or bank) mode unc_m_major_modes.partial uncore memory Cycles in a Major Mode; Partial Major Mode event=7,umask=4 01 Counts the total number of cycles spent in a major mode (selected by a filter) on the given channel. Major modea are channel-wide, and not a per-rank (or dimm or bank) mode unc_m_major_modes.read uncore memory Cycles in a Major Mode; Read Major Mode event=7,umask=1 01 Counts the total number of cycles spent in a major mode (selected by a filter) on the given channel. Major modea are channel-wide, and not a per-rank (or dimm or bank) mode unc_m_major_modes.write uncore memory Cycles in a Major Mode; Write Major Mode event=7,umask=2 01 Counts the total number of cycles spent in a major mode (selected by a filter) on the given channel. Major modea are channel-wide, and not a per-rank (or dimm or bank) mode unc_m_power_throttle_cycles.rank0 uncore memory Throttle Cycles for Rank 0; DIMM ID event=0x41,umask=1 01 Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1 unc_m_preemption.rd_preempt_rd uncore memory Read Preemption Count; Read over Read Preemption event=8,umask=1 01 Counts the number of times a read in the iMC preempts another read or write. Generally reads to an open page are issued ahead of requests to closed pages. This improves the page hit rate of the system. However, high priority requests can cause pages of active requests to be closed in order to get them out. This will reduce the latency of the high-priority request at the expense of lower bandwidth and increased overall average latency unc_m_preemption.rd_preempt_wr uncore memory Read Preemption Count; Read over Write Preemption event=8,umask=2 01 Counts the number of times a read in the iMC preempts another read or write. Generally reads to an open page are issued ahead of requests to closed pages. This improves the page hit rate of the system. However, high priority requests can cause pages of active requests to be closed in order to get them out. This will reduce the latency of the high-priority request at the expense of lower bandwidth and increased overall average latency unc_m_pre_count.page_close uncore memory DRAM Precharge commands.; Precharge due to timer expiration event=2,umask=2 01 Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.page_miss uncore memory DRAM Precharge commands.; Precharges due to page miss event=2,umask=1 01 Counts the number of DRAM Precharge commands sent on this channel unc_m_rpq_occupancy uncore memory Read Pending Queue Occupancy event=0x80 01 Accumulates the occupancies of the Read Pending Queue each cycle. This can then be used to calculate both the average occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations). The RPQ is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory unc_m_wpq_cycles_ne uncore memory Write Pending Queue Not Empty event=0x21 01 Counts the number of cycles that the Write Pending Queue is not empty. This can then be used to calculate the average queue occupancy (in conjunction with the WPQ Occupancy Accumulation count). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have 'posted' to the iMC. This is not to be confused with actually performing the write to DRAM. Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies unc_m_wpq_inserts uncore memory Write Pending Queue Allocations event=0x20 01 Counts the number of allocations into the Write Pending Queue. This can then be used to calculate the average queuing latency (in conjunction with the WPQ occupancy count). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have 'posted' to the iMC unc_m_wpq_occupancy uncore memory Write Pending Queue Occupancy event=0x81 01 Accumulates the occupancies of the Write Pending Queue each cycle. This can then be used to calculate both the average queue occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have 'posted' to the iMC. This is not to be confused with actually performing the write to DRAM. Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies. So, we provide filtering based on if the request has posted or not. By using the 'not posted' filter, we can track how long writes spent in the iMC before completions were sent to the HA. The 'posted' filter, on the other hand, provides information about how much queueing is actually happening in the iMC for writes before they are actually issued to memory. High average occupancies will generally coincide with high write major mode counts unc_p_core0_transition_cycles uncore power Core C State Transition Cycles event=3 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core1_transition_cycles uncore power Core C State Transition Cycles event=4 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core2_transition_cycles uncore power Core C State Transition Cycles event=5 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core3_transition_cycles uncore power Core C State Transition Cycles event=6 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core4_transition_cycles uncore power Core C State Transition Cycles event=7 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core5_transition_cycles uncore power Core C State Transition Cycles event=8 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core6_transition_cycles uncore power Core C State Transition Cycles event=9 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core7_transition_cycles uncore power Core C State Transition Cycles event=0xa 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_demotions_core0 uncore power Core C State Demotions event=0x1e 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core1 uncore power Core C State Demotions event=0x1f 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core2 uncore power Core C State Demotions event=0x20 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core3 uncore power Core C State Demotions event=0x21 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core4 uncore power Core C State Demotions event=0x22 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core5 uncore power Core C State Demotions event=0x23 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core6 uncore power Core C State Demotions event=0x24 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core7 uncore power Core C State Demotions event=0x25 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_freq_min_io_p_cycles uncore power IO P Limit Strongest Lower Limit Cycles event=1 01 Counts the number of cycles when IO P Limit is preventing us from dropping the frequency lower. This algorithm monitors the needs to the IO subsystem on both local and remote sockets and will maintain a frequency high enough to maintain good IO BW. This is necessary for when all the IA cores on a socket are idle but a user still would like to maintain high IO Bandwidth unc_p_freq_min_perf_p_cycles uncore power Perf P Limit Strongest Lower Limit Cycles event=2 01 Counts the number of cycles when Perf P Limit is preventing us from dropping the frequency lower. Perf P Limit is an algorithm that takes input from remote sockets when determining if a socket should drop it's frequency down. This is largely to minimize increases in snoop and remote read latencies unc_p_freq_trans_cycles uncore power Cycles spent changing Frequency event=0 01 Counts the number of cycles when the system is changing frequency. This can not be filtered by thread ID. One can also use it with the occupancy counter that monitors number of threads in C0 to estimate the performance impact that frequency transitions had on the system unc_p_power_state_occupancy.cores_c0 uncore power Number of cores in C0 event=0x80,occ_sel=1 01 This is an occupancy event that tracks the number of cores that are in C0. It can be used by itself to get the average number of cores in C0, with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details unc_p_power_state_occupancy.cores_c3 uncore power Number of cores in C0 event=0x80,occ_sel=2 01 This is an occupancy event that tracks the number of cores that are in C0. It can be used by itself to get the average number of cores in C0, with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details unc_p_power_state_occupancy.cores_c6 uncore power Number of cores in C0 event=0x80,occ_sel=3 01 This is an occupancy event that tracks the number of cores that are in C0. It can be used by itself to get the average number of cores in C0, with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details unc_p_total_transition_cycles uncore power Total Core C State Transition Cycles event=0xb 01 Number of cycles spent performing core C state transitions across all cores dtlb_load_misses.miss_causes_a_walk virtual memory Load misses in all DTLB levels that cause page walks event=8,period=100003,umask=1 00 dtlb_load_misses.stlb_hit virtual memory Load operations that miss the first DTLB level but hit the second and do not cause page walks event=8,period=100003,umask=0x10 00 This event counts load operations that miss the first DTLB level but hit the second and do not cause any page walks. The penalty in this case is approximately 7 cycles dtlb_load_misses.walk_completed virtual memory Load misses at all DTLB levels that cause completed page walks event=8,period=100003,umask=2 00 dtlb_load_misses.walk_duration virtual memory Cycles when PMH is busy with page walks event=8,period=2000003,umask=4 00 This event counts cycles when the page miss handler (PMH) is servicing page walks caused by DTLB load misses dtlb_store_misses.miss_causes_a_walk virtual memory Store misses in all DTLB levels that cause page walks event=0x49,period=100003,umask=1 00 dtlb_store_misses.stlb_hit virtual memory Store operations that miss the first TLB level but hit the second and do not cause page walks event=0x49,period=100003,umask=0x10 00 dtlb_store_misses.walk_completed virtual memory Store misses in all DTLB levels that cause completed page walks event=0x49,period=100003,umask=2 00 dtlb_store_misses.walk_duration virtual memory Cycles when PMH is busy with page walks event=0x49,period=2000003,umask=4 00 itlb.itlb_flush virtual memory Flushing of the Instruction TLB (ITLB) pages, includes 4k/2M/4M pages event=0xae,period=100007,umask=1 00 itlb_misses.miss_causes_a_walk virtual memory Misses at all ITLB levels that cause page walks event=0x85,period=100003,umask=1 00 itlb_misses.stlb_hit virtual memory Operations that miss the first ITLB level but hit the second and do not cause any page walks event=0x85,period=100003,umask=0x10 00 itlb_misses.walk_completed virtual memory Misses in all ITLB levels that cause completed page walks event=0x85,period=100003,umask=2 00 itlb_misses.walk_duration virtual memory Cycles when PMH is busy with page walks event=0x85,period=2000003,umask=4 00 This event count cycles when Page Miss Handler (PMH) is servicing page walks caused by ITLB misses tlb_flush.dtlb_thread virtual memory DTLB flush attempts of the thread-specific entries event=0xbd,period=100007,umask=1 00 tlb_flush.stlb_any virtual memory STLB flush attempts event=0xbd,period=100007,umask=0x20 00 core_reject_l2q.all cache Counts the number of MEC requests that were not accepted into the L2Q because of any L2 queue reject condition. There is no concept of at-ret here. It might include requests due to instructions in the speculative path event=0x31,period=200003 00 fetch_stall.icache_fill_pending_cycles cache This event counts the number of core cycles the fetch stalls because of an icache miss. This is a cumulative count of cycles the NIP stalled for all icache misses event=0x86,period=200003,umask=4 00 l2_prefetcher.alloc_xq cache Counts the number of L2HWP allocated into XQ GP event=0x3e,period=100007,umask=4 00 l2_requests.miss cache Counts the number of L2 cache misses event=0x2e,period=200003,umask=0x41 00 l2_requests.reference cache Counts the total number of L2 cache references event=0x2e,period=200003,umask=0x4f 00 l2_requests_reject.all cache Counts the number of MEC requests from the L2Q that reference a cache line (cacheable requests) excluding SW prefetches filling only to L2 cache and L1 evictions (automatically excludes L2HWP, UC, WC) that were rejected - Multiple repeated rejects should be counted multiple times event=0x30,period=200003 00 mem_uops_retired.all_loads cache Counts all the load micro-ops retired event=4,period=200003,umask=0x40 00 This event counts the number of load micro-ops retired mem_uops_retired.all_stores cache Counts all the store micro-ops retired event=4,period=200003,umask=0x80 00 This event counts the number of store micro-ops retired mem_uops_retired.hitm cache Counts the loads retired that get the data from the other core in the same tile in M state (Precise Event) Supports address when precise event=4,period=200003,umask=0x20 00 This event counts the number of load micro-ops retired that got data from another core's cache. (Precise Event) Supports address when precise mem_uops_retired.l1_miss_loads cache Counts the number of load micro-ops retired that miss in L1 D cache event=4,period=200003,umask=1 00 This event counts the number of load micro-ops retired that miss in L1 Data cache. Note that prefetch misses will not be counted mem_uops_retired.l2_hit_loads cache Counts the number of load micro-ops retired that hit in the L2 (Precise Event) Supports address when precise event=4,period=200003,umask=2 00 This event counts the number of load micro-uops retired that hit in the L2 (Precise Event) Supports address when precise mem_uops_retired.l2_miss_loads cache Counts the number of load micro-ops retired that miss in the L2 (Precise Event) Supports address when precise event=4,period=100007,umask=4 00 This event counts the number of load micro-ops retired that miss in the L2 (Precise Event) Supports address when precise mem_uops_retired.utlb_miss_loads cache Counts the number of load micro-ops retired that caused micro TLB miss event=4,period=200003,umask=0x10 00 offcore_response cache Counts the matrix events specified by MSR_OFFCORE_RESPx event=0xb7,period=100007,umask=1 00 offcore_response.any_code_rd.any_response cache Counts Demand code reads and prefetch code read requests that accounts for any response event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010044 00 offcore_response.any_code_rd.l2_hit_far_tile cache Counts Demand code reads and prefetch code read requests that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x1800400044 00 offcore_response.any_code_rd.l2_hit_far_tile_e_f cache Counts Demand code reads and prefetch code read requests that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x0800400044 00 offcore_response.any_code_rd.l2_hit_far_tile_m cache Counts Demand code reads and prefetch code read requests that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000400044 00 offcore_response.any_code_rd.l2_hit_near_tile cache Counts Demand code reads and prefetch code read requests that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1800180044 00 offcore_response.any_code_rd.l2_hit_near_tile_e_f cache Counts Demand code reads and prefetch code read requests that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0800080044 00 offcore_response.any_code_rd.l2_hit_near_tile_m cache Counts Demand code reads and prefetch code read requests that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000080044 00 offcore_response.any_code_rd.l2_hit_this_tile_e cache Counts Demand code reads and prefetch code read requests that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=1,offcore_rsp=0x0004000044 00 offcore_response.any_code_rd.l2_hit_this_tile_f cache Counts Demand code reads and prefetch code read requests that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0010000044 00 offcore_response.any_code_rd.l2_hit_this_tile_m cache Counts Demand code reads and prefetch code read requests that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x0002000044 00 offcore_response.any_code_rd.l2_hit_this_tile_s cache Counts Demand code reads and prefetch code read requests that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=1,offcore_rsp=0x0008000044 00 offcore_response.any_code_rd.outstanding cache Counts Demand code reads and prefetch code read requests that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=1,offcore_rsp=0x4000000044 00 offcore_response.any_data_rd.any_response cache Counts Demand cacheable data and L1 prefetch data read requests that accounts for any response event=0xb7,period=100007,umask=1,offcore_rsp=0x0000013091 00 offcore_response.any_data_rd.l2_hit_far_tile cache Counts Demand cacheable data and L1 prefetch data read requests that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x1800403091 00 offcore_response.any_data_rd.l2_hit_far_tile_e_f cache Counts Demand cacheable data and L1 prefetch data read requests that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x0800403091 00 offcore_response.any_data_rd.l2_hit_far_tile_m cache Counts Demand cacheable data and L1 prefetch data read requests that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000403091 00 offcore_response.any_data_rd.l2_hit_near_tile cache Counts Demand cacheable data and L1 prefetch data read requests that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1800183091 00 offcore_response.any_data_rd.l2_hit_near_tile_e_f cache Counts Demand cacheable data and L1 prefetch data read requests that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0800083091 00 offcore_response.any_data_rd.l2_hit_near_tile_m cache Counts Demand cacheable data and L1 prefetch data read requests that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000083091 00 offcore_response.any_data_rd.l2_hit_this_tile_e cache Counts Demand cacheable data and L1 prefetch data read requests that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=1,offcore_rsp=0x0004003091 00 offcore_response.any_data_rd.l2_hit_this_tile_f cache Counts Demand cacheable data and L1 prefetch data read requests that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0010003091 00 offcore_response.any_data_rd.l2_hit_this_tile_m cache Counts Demand cacheable data and L1 prefetch data read requests that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x0002003091 00 offcore_response.any_data_rd.l2_hit_this_tile_s cache Counts Demand cacheable data and L1 prefetch data read requests that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=1,offcore_rsp=0x0008003091 00 offcore_response.any_data_rd.outstanding cache Counts Demand cacheable data and L1 prefetch data read requests that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=1,offcore_rsp=0x4000003091 00 offcore_response.any_pf_l2.any_response cache Counts any Prefetch requests that accounts for any response event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010070 00 offcore_response.any_pf_l2.l2_hit_far_tile cache Counts any Prefetch requests that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x1800400070 00 offcore_response.any_pf_l2.l2_hit_far_tile_e_f cache Counts any Prefetch requests that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x0800400070 00 offcore_response.any_pf_l2.l2_hit_far_tile_m cache Counts any Prefetch requests that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000400070 00 offcore_response.any_pf_l2.l2_hit_near_tile cache Counts any Prefetch requests that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1800180070 00 offcore_response.any_pf_l2.l2_hit_near_tile_e_f cache Counts any Prefetch requests that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0800080070 00 offcore_response.any_pf_l2.l2_hit_near_tile_m cache Counts any Prefetch requests that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000080070 00 offcore_response.any_pf_l2.l2_hit_this_tile_e cache Counts any Prefetch requests that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=1,offcore_rsp=0x0004000070 00 offcore_response.any_pf_l2.l2_hit_this_tile_f cache Counts any Prefetch requests that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0010000070 00 offcore_response.any_pf_l2.l2_hit_this_tile_m cache Counts any Prefetch requests that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x0002000070 00 offcore_response.any_pf_l2.outstanding cache Counts any Prefetch requests that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=1,offcore_rsp=0x4000000070 00 offcore_response.any_read.any_response cache Counts any Read request that accounts for any response event=0xb7,period=100007,umask=1,offcore_rsp=0x00000132f7 00 offcore_response.any_read.l2_hit_far_tile cache Counts any Read request that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x18004032f7 00 offcore_response.any_read.l2_hit_far_tile_e_f cache Counts any Read request that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x08004032f7 00 offcore_response.any_read.l2_hit_far_tile_m cache Counts any Read request that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x10004032f7 00 offcore_response.any_read.l2_hit_near_tile cache Counts any Read request that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=1,offcore_rsp=0x18001832f7 00 offcore_response.any_read.l2_hit_near_tile_e_f cache Counts any Read request that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=1,offcore_rsp=0x08000832f7 00 offcore_response.any_read.l2_hit_near_tile_m cache Counts any Read request that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x10000832f7 00 offcore_response.any_read.l2_hit_this_tile_e cache Counts any Read request that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=1,offcore_rsp=0x00040032f7 00 offcore_response.any_read.l2_hit_this_tile_f cache Counts any Read request that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=1,offcore_rsp=0x00100032f7 00 offcore_response.any_read.l2_hit_this_tile_m cache Counts any Read request that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x00020032f7 00 offcore_response.any_read.l2_hit_this_tile_s cache Counts any Read request that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=1,offcore_rsp=0x00080032f7 00 offcore_response.any_read.outstanding cache Counts any Read request that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=1,offcore_rsp=0x40000032f7 00 offcore_response.any_request.any_response cache Counts any request that accounts for any response event=0xb7,period=100007,umask=1,offcore_rsp=0x0000018000 00 offcore_response.any_request.l2_hit_far_tile cache Counts any request that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x1800408000 00 offcore_response.any_request.l2_hit_far_tile_e_f cache Counts any request that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x0800408000 00 offcore_response.any_request.l2_hit_far_tile_m cache Counts any request that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000408000 00 offcore_response.any_request.l2_hit_near_tile cache Counts any request that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1800188000 00 offcore_response.any_request.l2_hit_near_tile_e_f cache Counts any request that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0800088000 00 offcore_response.any_request.l2_hit_near_tile_m cache Counts any request that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000088000 00 offcore_response.any_request.l2_hit_this_tile_e cache Counts any request that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=1,offcore_rsp=0x0004008000 00 offcore_response.any_request.l2_hit_this_tile_f cache Counts any request that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0010008000 00 offcore_response.any_request.l2_hit_this_tile_m cache Counts any request that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x0002008000 00 offcore_response.any_request.l2_hit_this_tile_s cache Counts any request that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=1,offcore_rsp=0x0008008000 00 offcore_response.any_request.l2_miss cache Accounts for responses which miss its own tile's L2 event=0xb7,period=100007,umask=1,offcore_rsp=0x18001981F8 00 offcore_response.any_request.outstanding cache Counts any request that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=1,offcore_rsp=0x4000008000 00 offcore_response.any_rfo.any_response cache Counts Demand cacheable data write requests that accounts for any response event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010022 00 offcore_response.any_rfo.l2_hit_far_tile cache Counts Demand cacheable data write requests that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x1800400022 00 offcore_response.any_rfo.l2_hit_far_tile_e_f cache Counts Demand cacheable data write requests that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x0800400022 00 offcore_response.any_rfo.l2_hit_far_tile_m cache Counts Demand cacheable data write requests that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000400022 00 offcore_response.any_rfo.l2_hit_near_tile cache Counts Demand cacheable data write requests that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1800180022 00 offcore_response.any_rfo.l2_hit_near_tile_e_f cache Counts Demand cacheable data write requests that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0800080022 00 offcore_response.any_rfo.l2_hit_near_tile_m cache Counts Demand cacheable data write requests that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000080022 00 offcore_response.any_rfo.l2_hit_this_tile_e cache Counts Demand cacheable data write requests that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=1,offcore_rsp=0x0004000022 00 offcore_response.any_rfo.l2_hit_this_tile_f cache Counts Demand cacheable data write requests that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0010000022 00 offcore_response.any_rfo.l2_hit_this_tile_m cache Counts Demand cacheable data write requests that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x0002000022 00 offcore_response.any_rfo.l2_hit_this_tile_s cache Counts Demand cacheable data write requests that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=1,offcore_rsp=0x0008000022 00 offcore_response.any_rfo.outstanding cache Counts Demand cacheable data write requests that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=1,offcore_rsp=0x4000000022 00 offcore_response.bus_locks.any_response cache Counts Bus locks and split lock requests that accounts for any response event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010400 00 offcore_response.bus_locks.l2_hit_far_tile cache Counts Bus locks and split lock requests that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x1800400400 00 offcore_response.bus_locks.l2_hit_far_tile_e_f cache Counts Bus locks and split lock requests that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x0800400400 00 offcore_response.bus_locks.l2_hit_far_tile_m cache Counts Bus locks and split lock requests that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000400400 00 offcore_response.bus_locks.l2_hit_near_tile cache Counts Bus locks and split lock requests that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1800180400 00 offcore_response.bus_locks.l2_hit_near_tile_e_f cache Counts Bus locks and split lock requests that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0800080400 00 offcore_response.bus_locks.l2_hit_near_tile_m cache Counts Bus locks and split lock requests that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000080400 00 offcore_response.bus_locks.l2_hit_this_tile_e cache Counts Bus locks and split lock requests that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=1,offcore_rsp=0x0004000400 00 offcore_response.bus_locks.l2_hit_this_tile_f cache Counts Bus locks and split lock requests that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0010000400 00 offcore_response.bus_locks.l2_hit_this_tile_m cache Counts Bus locks and split lock requests that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x0002000400 00 offcore_response.bus_locks.l2_hit_this_tile_s cache Counts Bus locks and split lock requests that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=1,offcore_rsp=0x0008000400 00 offcore_response.bus_locks.outstanding cache Counts Bus locks and split lock requests that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=1,offcore_rsp=0x4000000400 00 offcore_response.demand_code_rd.any_response cache Counts demand code reads and prefetch code reads that accounts for any response event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010004 00 offcore_response.demand_code_rd.l2_hit_far_tile cache Counts demand code reads and prefetch code reads that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x1800400004 00 offcore_response.demand_code_rd.l2_hit_far_tile_e_f cache Counts demand code reads and prefetch code reads that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x0800400004 00 offcore_response.demand_code_rd.l2_hit_far_tile_m cache Counts demand code reads and prefetch code reads that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000400004 00 offcore_response.demand_code_rd.l2_hit_near_tile cache Counts demand code reads and prefetch code reads that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1800180004 00 offcore_response.demand_code_rd.l2_hit_near_tile_e_f cache Counts demand code reads and prefetch code reads that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0800080004 00 offcore_response.demand_code_rd.l2_hit_near_tile_m cache Counts demand code reads and prefetch code reads that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000080004 00 offcore_response.demand_code_rd.l2_hit_this_tile_e cache Counts demand code reads and prefetch code reads that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=1,offcore_rsp=0x0004000004 00 offcore_response.demand_code_rd.l2_hit_this_tile_f cache Counts demand code reads and prefetch code reads that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0010000004 00 offcore_response.demand_code_rd.l2_hit_this_tile_m cache Counts demand code reads and prefetch code reads that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x0002000004 00 offcore_response.demand_code_rd.l2_hit_this_tile_s cache Counts demand code reads and prefetch code reads that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=1,offcore_rsp=0x0008000004 00 offcore_response.demand_code_rd.outstanding cache Counts demand code reads and prefetch code reads that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=1,offcore_rsp=0x4000000004 00 offcore_response.demand_data_rd.any_response cache Counts demand cacheable data and L1 prefetch data reads that accounts for any response event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010001 00 offcore_response.demand_data_rd.l2_hit_far_tile_e_f cache Counts demand cacheable data and L1 prefetch data reads that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x0800400001 00 offcore_response.demand_data_rd.l2_hit_far_tile_m cache Counts demand cacheable data and L1 prefetch data reads that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000400001 00 offcore_response.demand_data_rd.l2_hit_near_tile_e_f cache Counts demand cacheable data and L1 prefetch data reads that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0800080001 00 offcore_response.demand_data_rd.l2_hit_near_tile_m cache Counts demand cacheable data and L1 prefetch data reads that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000080001 00 offcore_response.demand_data_rd.l2_hit_this_tile_e cache Counts demand cacheable data and L1 prefetch data reads that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=1,offcore_rsp=0x0004000001 00 offcore_response.demand_data_rd.l2_hit_this_tile_f cache Counts demand cacheable data and L1 prefetch data reads that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0010000001 00 offcore_response.demand_data_rd.l2_hit_this_tile_m cache Counts demand cacheable data and L1 prefetch data reads that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x0002000001 00 offcore_response.demand_data_rd.l2_hit_this_tile_s cache Counts demand cacheable data and L1 prefetch data reads that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=1,offcore_rsp=0x0008000001 00 offcore_response.demand_data_rd.outstanding cache Counts demand cacheable data and L1 prefetch data reads that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=1,offcore_rsp=0x4000000001 00 offcore_response.demand_rfo.any_response cache Counts Demand cacheable data writes that accounts for any response event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010002 00 offcore_response.demand_rfo.l2_hit_far_tile cache Counts Demand cacheable data writes that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x1800400002 00 offcore_response.demand_rfo.l2_hit_far_tile_e_f cache Counts Demand cacheable data writes that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x0800400002 00 offcore_response.demand_rfo.l2_hit_far_tile_m cache Counts Demand cacheable data writes that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000400002 00 offcore_response.demand_rfo.l2_hit_near_tile cache Counts Demand cacheable data writes that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1800180002 00 offcore_response.demand_rfo.l2_hit_near_tile_e_f cache Counts Demand cacheable data writes that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0800080002 00 offcore_response.demand_rfo.l2_hit_near_tile_m cache Counts Demand cacheable data writes that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000080002 00 offcore_response.demand_rfo.l2_hit_this_tile_e cache Counts Demand cacheable data writes that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=1,offcore_rsp=0x0004000002 00 offcore_response.demand_rfo.l2_hit_this_tile_f cache Counts Demand cacheable data writes that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0010000002 00 offcore_response.demand_rfo.l2_hit_this_tile_m cache Counts Demand cacheable data writes that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x0002000002 00 offcore_response.demand_rfo.l2_hit_this_tile_s cache Counts Demand cacheable data writes that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=1,offcore_rsp=0x0008000002 00 offcore_response.demand_rfo.outstanding cache Counts Demand cacheable data writes that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=1,offcore_rsp=0x4000000002 00 offcore_response.full_streaming_stores.any_response cache Counts Full streaming stores (WC and should be programmed on PMC1) that accounts for any response event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010800 00 offcore_response.partial_reads.any_response cache Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for any response event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010080 00 offcore_response.partial_reads.l2_hit_far_tile cache Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x1800400080 00 offcore_response.partial_reads.l2_hit_far_tile_e_f cache Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x0800400080 00 offcore_response.partial_reads.l2_hit_far_tile_m cache Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000400080 00 offcore_response.partial_reads.l2_hit_near_tile cache Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1800180080 00 offcore_response.partial_reads.l2_hit_near_tile_e_f cache Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0800080080 00 offcore_response.partial_reads.l2_hit_near_tile_m cache Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000080080 00 offcore_response.partial_reads.l2_hit_this_tile_e cache Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=1,offcore_rsp=0x0004000080 00 offcore_response.partial_reads.l2_hit_this_tile_f cache Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0010000080 00 offcore_response.partial_reads.l2_hit_this_tile_m cache Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x0002000080 00 offcore_response.partial_reads.l2_hit_this_tile_s cache Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=1,offcore_rsp=0x0008000080 00 offcore_response.partial_reads.outstanding cache Counts Partial reads (UC or WC and is valid only for Outstanding response type). that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=1,offcore_rsp=0x4000000080 00 offcore_response.partial_streaming_stores.any_response cache Counts Partial streaming stores (WC and should be programmed on PMC1) that accounts for any response event=0xb7,period=100007,umask=1,offcore_rsp=0x0000014000 00 offcore_response.partial_writes.any_response cache Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for any response event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010100 00 offcore_response.partial_writes.l2_hit_far_tile cache Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x1800400100 00 offcore_response.partial_writes.l2_hit_far_tile_e_f cache Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x0800400100 00 offcore_response.partial_writes.l2_hit_far_tile_m cache Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000400100 00 offcore_response.partial_writes.l2_hit_near_tile cache Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1800180100 00 offcore_response.partial_writes.l2_hit_near_tile_e_f cache Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0800080100 00 offcore_response.partial_writes.l2_hit_near_tile_m cache Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000080100 00 offcore_response.partial_writes.l2_hit_this_tile_e cache Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=1,offcore_rsp=0x0004000100 00 offcore_response.partial_writes.l2_hit_this_tile_f cache Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0010000100 00 offcore_response.partial_writes.l2_hit_this_tile_m cache Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x0002000100 00 offcore_response.partial_writes.l2_hit_this_tile_s cache Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=1,offcore_rsp=0x0008000100 00 offcore_response.pf_l1_data_rd.any_response cache Counts L1 data HW prefetches that accounts for any response event=0xb7,period=100007,umask=1,offcore_rsp=0x0000012000 00 offcore_response.pf_l1_data_rd.l2_hit_far_tile cache Counts L1 data HW prefetches that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x1800402000 00 offcore_response.pf_l1_data_rd.l2_hit_far_tile_e_f cache Counts L1 data HW prefetches that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x0800402000 00 offcore_response.pf_l1_data_rd.l2_hit_far_tile_m cache Counts L1 data HW prefetches that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000402000 00 offcore_response.pf_l1_data_rd.l2_hit_near_tile cache Counts L1 data HW prefetches that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1800182000 00 offcore_response.pf_l1_data_rd.l2_hit_near_tile_e_f cache Counts L1 data HW prefetches that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0800082000 00 offcore_response.pf_l1_data_rd.l2_hit_near_tile_m cache Counts L1 data HW prefetches that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000082000 00 offcore_response.pf_l1_data_rd.l2_hit_this_tile_e cache Counts L1 data HW prefetches that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=1,offcore_rsp=0x0004002000 00 offcore_response.pf_l1_data_rd.l2_hit_this_tile_f cache Counts L1 data HW prefetches that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0010002000 00 offcore_response.pf_l1_data_rd.l2_hit_this_tile_m cache Counts L1 data HW prefetches that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x0002002000 00 offcore_response.pf_l1_data_rd.l2_hit_this_tile_s cache Counts L1 data HW prefetches that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=1,offcore_rsp=0x0008002000 00 offcore_response.pf_l1_data_rd.outstanding cache Counts L1 data HW prefetches that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=1,offcore_rsp=0x4000002000 00 offcore_response.pf_l2_code_rd.any_response cache Counts L2 code HW prefetches that accounts for any response event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010040 00 offcore_response.pf_l2_code_rd.l2_hit_far_tile cache Counts L2 code HW prefetches that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x1800400040 00 offcore_response.pf_l2_code_rd.l2_hit_far_tile_e_f cache Counts L2 code HW prefetches that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x0800400040 00 offcore_response.pf_l2_code_rd.l2_hit_far_tile_m cache Counts L2 code HW prefetches that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000400040 00 offcore_response.pf_l2_code_rd.l2_hit_near_tile cache Counts L2 code HW prefetches that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1800180040 00 offcore_response.pf_l2_code_rd.l2_hit_near_tile_e_f cache Counts L2 code HW prefetches that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0800080040 00 offcore_response.pf_l2_code_rd.l2_hit_near_tile_m cache Counts L2 code HW prefetches that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000080040 00 offcore_response.pf_l2_code_rd.l2_hit_this_tile_e cache Counts L2 code HW prefetches that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=1,offcore_rsp=0x0004000040 00 offcore_response.pf_l2_code_rd.l2_hit_this_tile_f cache Counts L2 code HW prefetches that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0010000040 00 offcore_response.pf_l2_code_rd.outstanding cache Counts L2 code HW prefetches that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=1,offcore_rsp=0x4000000040 00 offcore_response.pf_l2_rfo.any_response cache Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for any response event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010020 00 offcore_response.pf_l2_rfo.l2_hit_far_tile_e_f cache Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x0800400020 00 offcore_response.pf_l2_rfo.l2_hit_far_tile_m cache Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000400020 00 offcore_response.pf_l2_rfo.l2_hit_near_tile cache Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1800180020 00 offcore_response.pf_l2_rfo.l2_hit_near_tile_e_f cache Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0800080020 00 offcore_response.pf_l2_rfo.l2_hit_near_tile_m cache Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000080020 00 offcore_response.pf_l2_rfo.l2_hit_this_tile_e cache Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=1,offcore_rsp=0x0004000020 00 offcore_response.pf_l2_rfo.l2_hit_this_tile_f cache Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0010000020 00 offcore_response.pf_l2_rfo.l2_hit_this_tile_m cache Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x0002000020 00 offcore_response.pf_l2_rfo.l2_hit_this_tile_s cache Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=1,offcore_rsp=0x0008000020 00 offcore_response.pf_software.any_response cache Counts Software Prefetches that accounts for any response event=0xb7,period=100007,umask=1,offcore_rsp=0x0000011000 00 offcore_response.pf_software.l2_hit_far_tile cache Counts Software Prefetches that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x1800401000 00 offcore_response.pf_software.l2_hit_far_tile_e_f cache Counts Software Prefetches that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x0800401000 00 offcore_response.pf_software.l2_hit_far_tile_m cache Counts Software Prefetches that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000401000 00 offcore_response.pf_software.l2_hit_near_tile cache Counts Software Prefetches that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1800181000 00 offcore_response.pf_software.l2_hit_near_tile_e_f cache Counts Software Prefetches that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0800081000 00 offcore_response.pf_software.l2_hit_near_tile_m cache Counts Software Prefetches that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000081000 00 offcore_response.pf_software.l2_hit_this_tile_e cache Counts Software Prefetches that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=1,offcore_rsp=0x0004001000 00 offcore_response.pf_software.l2_hit_this_tile_f cache Counts Software Prefetches that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0010001000 00 offcore_response.pf_software.l2_hit_this_tile_m cache Counts Software Prefetches that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x0002001000 00 offcore_response.pf_software.l2_hit_this_tile_s cache Counts Software Prefetches that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=1,offcore_rsp=0x0008001000 00 offcore_response.pf_software.outstanding cache Counts Software Prefetches that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=1,offcore_rsp=0x4000001000 00 offcore_response.streaming_stores.any_response cache Counts all streaming stores (WC and should be programmed on PMC1) that accounts for any response event=0xb7,period=100007,umask=1,offcore_rsp=0x0000014800 00 offcore_response.uc_code_reads.any_response cache Counts UC code reads (valid only for Outstanding response type) that accounts for any response event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010200 00 offcore_response.uc_code_reads.l2_hit_far_tile_e_f cache Counts UC code reads (valid only for Outstanding response type) that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=1,offcore_rsp=0x0800400200 00 offcore_response.uc_code_reads.l2_hit_far_tile_m cache Counts UC code reads (valid only for Outstanding response type) that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000400200 00 offcore_response.uc_code_reads.l2_hit_near_tile cache Counts UC code reads (valid only for Outstanding response type) that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1800180200 00 offcore_response.uc_code_reads.l2_hit_near_tile_e_f cache Counts UC code reads (valid only for Outstanding response type) that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0800080200 00 offcore_response.uc_code_reads.l2_hit_near_tile_m cache Counts UC code reads (valid only for Outstanding response type) that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x1000080200 00 offcore_response.uc_code_reads.l2_hit_this_tile_e cache Counts UC code reads (valid only for Outstanding response type) that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=1,offcore_rsp=0x0004000200 00 offcore_response.uc_code_reads.l2_hit_this_tile_f cache Counts UC code reads (valid only for Outstanding response type) that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=1,offcore_rsp=0x0010000200 00 offcore_response.uc_code_reads.l2_hit_this_tile_m cache Counts UC code reads (valid only for Outstanding response type) that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=1,offcore_rsp=0x0002000200 00 offcore_response.uc_code_reads.l2_hit_this_tile_s cache Counts UC code reads (valid only for Outstanding response type) that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=1,offcore_rsp=0x0008000200 00 offcore_response.uc_code_reads.outstanding cache Counts UC code reads (valid only for Outstanding response type) that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=1,offcore_rsp=0x4000000200 00 machine_clears.fp_assist floating point Counts the number of floating operations retired that required microcode assists event=0xc3,period=200003,umask=4 00 This event counts the number of times that the pipeline stalled due to FP operations needing assists uops_retired.packed_simd floating point Counts the number of packed SSE, AVX, AVX2, AVX-512 micro-ops (both floating point and integer) except for loads (memory-to-register mov-type micro-ops), packed byte and word multiplies event=0xc2,period=200003,umask=0x40 00 The length of the packed operation (128bits, 256bits or 512bits) is not taken into account when updating the counter; all count the same (+1). Mask (k) registers are ignored. For example: a micro-op operating with a mask that only enables one element or even zero elements will still trigger this counter (+1) This event is defined at the micro-op level and not instruction level. Most instructions are implemented with one micro-op but not all uops_retired.scalar_simd floating point Counts the number of scalar SSE, AVX, AVX2, AVX-512 micro-ops except for loads (memory-to-register mov-type micro ops), division, sqrt event=0xc2,period=200003,umask=0x20 00 This event is defined at the micro-op level and not instruction level. Most instructions are implemented with one micro-op but not all baclears.all frontend Counts the number of times the front end resteers for any branch as a result of another branch handling mechanism in the front end event=0xe6,period=200003,umask=1 00 baclears.cond frontend Counts the number of times the front end resteers for conditional branches as a result of another branch handling mechanism in the front end event=0xe6,period=200003,umask=0x10 00 baclears.return frontend Counts the number of times the front end resteers for RET branches as a result of another branch handling mechanism in the front end event=0xe6,period=200003,umask=8 00 icache.accesses frontend Counts all instruction fetches, including uncacheable fetches event=0x80,period=200003,umask=3 00 icache.hit frontend Counts all instruction fetches that hit the instruction cache event=0x80,period=200003,umask=1 00 icache.misses frontend Counts all instruction fetches that miss the instruction cache or produce memory requests. An instruction fetch miss is counted only once and not once for every cycle it is outstanding event=0x80,period=200003,umask=2 00 ms_decoded.ms_entry frontend Counts the number of times the MSROM starts a flow of uops event=0xe7,period=200003,umask=1 00 machine_clears.memory_ordering memory Counts the number of times the machine clears due to memory ordering hazards event=0xc3,period=200003,umask=2 00 offcore_response.any_code_rd.ddr memory Counts Demand code reads and prefetch code read requests that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0181800044 00 offcore_response.any_code_rd.ddr_far memory Counts Demand code reads and prefetch code read requests that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=1,offcore_rsp=0x0101000044 00 offcore_response.any_code_rd.ddr_near memory Counts Demand code reads and prefetch code read requests that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080800044 00 offcore_response.any_code_rd.mcdram memory Counts Demand code reads and prefetch code read requests that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0180600044 00 offcore_response.any_code_rd.mcdram_far memory Counts Demand code reads and prefetch code read requests that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=1,offcore_rsp=0x0100400044 00 offcore_response.any_code_rd.mcdram_near memory Counts Demand code reads and prefetch code read requests that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080200044 00 offcore_response.any_data_rd.ddr memory Counts Demand cacheable data and L1 prefetch data read requests that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0181803091 00 offcore_response.any_data_rd.ddr_far memory Counts Demand cacheable data and L1 prefetch data read requests that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=1,offcore_rsp=0x0101003091 00 offcore_response.any_data_rd.ddr_near memory Counts Demand cacheable data and L1 prefetch data read requests that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080803091 00 offcore_response.any_data_rd.mcdram memory Counts Demand cacheable data and L1 prefetch data read requests that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0180603091 00 offcore_response.any_data_rd.mcdram_far memory Counts Demand cacheable data and L1 prefetch data read requests that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=1,offcore_rsp=0x0100403091 00 offcore_response.any_data_rd.mcdram_near memory Counts Demand cacheable data and L1 prefetch data read requests that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080203091 00 offcore_response.any_pf_l2.ddr_far memory Counts any Prefetch requests that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=1,offcore_rsp=0x0101000070 00 offcore_response.any_pf_l2.ddr_near memory Counts any Prefetch requests that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080800070 00 offcore_response.any_pf_l2.mcdram memory Counts any Prefetch requests that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0180600070 00 offcore_response.any_pf_l2.mcdram_far memory Counts any Prefetch requests that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=1,offcore_rsp=0x0100400070 00 offcore_response.any_pf_l2.mcdram_near memory Counts any Prefetch requests that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080200070 00 offcore_response.any_read.ddr memory Counts any Read request that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x01818032f7 00 offcore_response.any_read.ddr_far memory Counts any Read request that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=1,offcore_rsp=0x01010032f7 00 offcore_response.any_read.ddr_near memory Counts any Read request that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x00808032f7 00 offcore_response.any_read.mcdram memory Counts any Read request that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x01806032f7 00 offcore_response.any_read.mcdram_far memory Counts any Read request that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=1,offcore_rsp=0x01004032f7 00 offcore_response.any_read.mcdram_near memory Counts any Read request that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x00802032f7 00 offcore_response.any_request.ddr memory Counts any request that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0181808000 00 offcore_response.any_request.ddr_far memory Counts any request that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=1,offcore_rsp=0x0101008000 00 offcore_response.any_request.ddr_near memory Counts any request that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080808000 00 offcore_response.any_request.mcdram memory Counts any request that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0180608000 00 offcore_response.any_request.mcdram_far memory Counts any request that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=1,offcore_rsp=0x0100408000 00 offcore_response.any_request.mcdram_near memory Counts any request that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080208000 00 offcore_response.any_rfo.ddr memory Counts Demand cacheable data write requests that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0181800022 00 offcore_response.any_rfo.ddr_far memory Counts Demand cacheable data write requests that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=1,offcore_rsp=0x0101000022 00 offcore_response.any_rfo.ddr_near memory Counts Demand cacheable data write requests that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080800022 00 offcore_response.any_rfo.mcdram memory Counts Demand cacheable data write requests that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0180600022 00 offcore_response.any_rfo.mcdram_far memory Counts Demand cacheable data write requests that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=1,offcore_rsp=0x0100400022 00 offcore_response.any_rfo.mcdram_near memory Counts Demand cacheable data write requests that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080200022 00 offcore_response.bus_locks.ddr memory Counts Bus locks and split lock requests that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0181800400 00 offcore_response.bus_locks.ddr_far memory Counts Bus locks and split lock requests that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=1,offcore_rsp=0x0101000400 00 offcore_response.bus_locks.ddr_near memory Counts Bus locks and split lock requests that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080800400 00 offcore_response.bus_locks.mcdram memory Counts Bus locks and split lock requests that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0180600400 00 offcore_response.bus_locks.mcdram_far memory Counts Bus locks and split lock requests that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=1,offcore_rsp=0x0100400400 00 offcore_response.bus_locks.mcdram_near memory Counts Bus locks and split lock requests that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080200400 00 offcore_response.demand_code_rd.ddr memory Counts demand code reads and prefetch code reads that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0181800004 00 offcore_response.demand_code_rd.ddr_far memory Counts demand code reads and prefetch code reads that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=1,offcore_rsp=0x0101000004 00 offcore_response.demand_code_rd.ddr_near memory Counts demand code reads and prefetch code reads that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080800004 00 offcore_response.demand_code_rd.mcdram memory Counts demand code reads and prefetch code reads that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0180600004 00 offcore_response.demand_code_rd.mcdram_far memory Counts demand code reads and prefetch code reads that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=1,offcore_rsp=0x0100400004 00 offcore_response.demand_code_rd.mcdram_near memory Counts demand code reads and prefetch code reads that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080200004 00 offcore_response.demand_data_rd.ddr memory Counts demand cacheable data and L1 prefetch data reads that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0181800001 00 offcore_response.demand_data_rd.ddr_far memory Counts demand cacheable data and L1 prefetch data reads that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=1,offcore_rsp=0x0101000001 00 offcore_response.demand_data_rd.ddr_near memory Counts demand cacheable data and L1 prefetch data reads that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080800001 00 offcore_response.demand_data_rd.mcdram memory Counts demand cacheable data and L1 prefetch data reads that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0180600001 00 offcore_response.demand_data_rd.mcdram_far memory Counts demand cacheable data and L1 prefetch data reads that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=1,offcore_rsp=0x0100400001 00 offcore_response.demand_data_rd.mcdram_near memory Counts demand cacheable data and L1 prefetch data reads that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080200001 00 offcore_response.demand_rfo.ddr memory Counts Demand cacheable data writes that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0181800002 00 offcore_response.demand_rfo.ddr_far memory Counts Demand cacheable data writes that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=1,offcore_rsp=0x0101000002 00 offcore_response.demand_rfo.ddr_near memory Counts Demand cacheable data writes that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080800002 00 offcore_response.demand_rfo.mcdram memory Counts Demand cacheable data writes that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0180600002 00 offcore_response.demand_rfo.mcdram_far memory Counts Demand cacheable data writes that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=1,offcore_rsp=0x0100400002 00 offcore_response.demand_rfo.mcdram_near memory Counts Demand cacheable data writes that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080200002 00 offcore_response.partial_reads.ddr memory Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0181800080 00 offcore_response.partial_reads.ddr_far memory Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=1,offcore_rsp=0x0101000080 00 offcore_response.partial_reads.ddr_near memory Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080800080 00 offcore_response.partial_reads.mcdram memory Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0180600080 00 offcore_response.partial_reads.mcdram_far memory Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=1,offcore_rsp=0x0100400080 00 offcore_response.partial_reads.mcdram_near memory Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080200080 00 offcore_response.partial_reads.non_dram memory Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses from any NON_DRAM system address. This includes MMIO transactions event=0xb7,period=100007,umask=1,offcore_rsp=0x2000020080 00 offcore_response.partial_writes.ddr_far memory Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=1,offcore_rsp=0x0101000100 00 offcore_response.partial_writes.ddr_near memory Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080800100 00 offcore_response.partial_writes.mcdram memory Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0180600100 00 offcore_response.partial_writes.mcdram_far memory Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=1,offcore_rsp=0x0100400100 00 offcore_response.partial_writes.mcdram_near memory Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080200100 00 offcore_response.pf_l1_data_rd.ddr memory Counts L1 data HW prefetches that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0181802000 00 offcore_response.pf_l1_data_rd.ddr_far memory Counts L1 data HW prefetches that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=1,offcore_rsp=0x0101002000 00 offcore_response.pf_l1_data_rd.ddr_near memory Counts L1 data HW prefetches that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080802000 00 offcore_response.pf_l1_data_rd.mcdram_far memory Counts L1 data HW prefetches that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=1,offcore_rsp=0x0100402000 00 offcore_response.pf_l1_data_rd.mcdram_near memory Counts L1 data HW prefetches that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080202000 00 offcore_response.pf_l2_code_rd.ddr memory Counts L2 code HW prefetches that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0181800040 00 offcore_response.pf_l2_code_rd.ddr_far memory Counts L2 code HW prefetches that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=1,offcore_rsp=0x0101000040 00 offcore_response.pf_l2_code_rd.ddr_near memory Counts L2 code HW prefetches that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080800040 00 offcore_response.pf_l2_code_rd.mcdram_far memory Counts L2 code HW prefetches that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=1,offcore_rsp=0x0100400040 00 offcore_response.pf_l2_code_rd.mcdram_near memory Counts L2 code HW prefetches that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080200040 00 offcore_response.pf_l2_rfo.ddr memory Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0181800020 00 offcore_response.pf_l2_rfo.ddr_far memory Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=1,offcore_rsp=0x0101000020 00 offcore_response.pf_l2_rfo.ddr_near memory Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080800020 00 offcore_response.pf_l2_rfo.mcdram memory Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0180600020 00 offcore_response.pf_l2_rfo.mcdram_far memory Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=1,offcore_rsp=0x0100400020 00 offcore_response.pf_l2_rfo.mcdram_near memory Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080200020 00 offcore_response.pf_l2_rfo.non_dram memory Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses from any NON_DRAM system address. This includes MMIO transactions event=0xb7,period=100007,umask=1,offcore_rsp=0x2000020020 00 offcore_response.pf_software.ddr memory Counts Software Prefetches that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0181801000 00 offcore_response.pf_software.ddr_far memory Counts Software Prefetches that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=1,offcore_rsp=0x0101001000 00 offcore_response.pf_software.ddr_near memory Counts Software Prefetches that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080801000 00 offcore_response.pf_software.mcdram memory Counts Software Prefetches that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0180601000 00 offcore_response.pf_software.mcdram_far memory Counts Software Prefetches that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=1,offcore_rsp=0x0100401000 00 offcore_response.pf_software.mcdram_near memory Counts Software Prefetches that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080201000 00 offcore_response.uc_code_reads.ddr memory Counts UC code reads (valid only for Outstanding response type) that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0181800200 00 offcore_response.uc_code_reads.ddr_far memory Counts UC code reads (valid only for Outstanding response type) that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=1,offcore_rsp=0x0101000200 00 offcore_response.uc_code_reads.ddr_near memory Counts UC code reads (valid only for Outstanding response type) that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080800200 00 offcore_response.uc_code_reads.mcdram memory Counts UC code reads (valid only for Outstanding response type) that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=1,offcore_rsp=0x0180600200 00 offcore_response.uc_code_reads.mcdram_far memory Counts UC code reads (valid only for Outstanding response type) that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=1,offcore_rsp=0x0100400200 00 offcore_response.uc_code_reads.mcdram_near memory Counts UC code reads (valid only for Outstanding response type) that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=1,offcore_rsp=0x0080200200 00 br_inst_retired.all_branches pipeline Counts the number of branch instructions retired (Precise Event) event=0xc4,period=200003 00 br_inst_retired.call pipeline Counts the number of near CALL branch instructions retired. (Precise Event) event=0xc4,period=200003,umask=0xf9 00 br_inst_retired.far_branch pipeline Counts the number of far branch instructions retired. (Precise Event) event=0xc4,period=200003,umask=0xbf 00 br_inst_retired.ind_call pipeline Counts the number of near indirect CALL branch instructions retired. (Precise Event) event=0xc4,period=200003,umask=0xfb 00 br_inst_retired.jcc pipeline Counts the number of branch instructions retired that were conditional jumps. (Precise Event) event=0xc4,period=200003,umask=0x7e 00 br_inst_retired.non_return_ind pipeline Counts the number of branch instructions retired that were near indirect CALL or near indirect JMP. (Precise Event) event=0xc4,period=200003,umask=0xeb 00 br_inst_retired.rel_call pipeline Counts the number of near relative CALL branch instructions retired. (Precise Event) event=0xc4,period=200003,umask=0xfd 00 br_inst_retired.return pipeline Counts the number of near RET branch instructions retired. (Precise Event) event=0xc4,period=200003,umask=0xf7 00 br_inst_retired.taken_jcc pipeline Counts the number of branch instructions retired that were conditional jumps and predicted taken. (Precise Event) event=0xc4,period=200003,umask=0xfe 00 br_misp_retired.all_branches pipeline Counts the number of mispredicted branch instructions retired (Precise Event) event=0xc5,period=200003 00 br_misp_retired.call pipeline Counts the number of mispredicted near CALL branch instructions retired. (Precise Event) event=0xc5,period=200003,umask=0xf9 00 br_misp_retired.far_branch pipeline Counts the number of mispredicted far branch instructions retired. (Precise Event) event=0xc5,period=200003,umask=0xbf 00 br_misp_retired.ind_call pipeline Counts the number of mispredicted near indirect CALL branch instructions retired. (Precise Event) event=0xc5,period=200003,umask=0xfb 00 br_misp_retired.jcc pipeline Counts the number of mispredicted branch instructions retired that were conditional jumps. (Precise Event) event=0xc5,period=200003,umask=0x7e 00 br_misp_retired.non_return_ind pipeline Counts the number of mispredicted branch instructions retired that were near indirect CALL or near indirect JMP. (Precise Event) event=0xc5,period=200003,umask=0xeb 00 br_misp_retired.rel_call pipeline Counts the number of mispredicted near relative CALL branch instructions retired. (Precise Event) event=0xc5,period=200003,umask=0xfd 00 br_misp_retired.return pipeline Counts the number of mispredicted near RET branch instructions retired. (Precise Event) event=0xc5,period=200003,umask=0xf7 00 br_misp_retired.taken_jcc pipeline Counts the number of mispredicted branch instructions retired that were conditional jumps and predicted taken. (Precise Event) event=0xc5,period=200003,umask=0xfe 00 cpu_clk_unhalted.ref pipeline Counts the number of unhalted reference clock cycles event=0x0,umask=0x03,period=2000003 00 cpu_clk_unhalted.thread pipeline Fixed Counter: Counts the number of unhalted core clock cycles event=0x3c,period=2000003 00 This event counts the number of core cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. This event is a component in many key event ratios. The core frequency may change from time to time due to transitions associated with Enhanced Intel SpeedStep Technology or TM2. For this reason this event may have a changing ratio with regards to time. When the core frequency is constant, this event can approximate elapsed time while the core was not in the halt state. It is counted on a dedicated fixed counter cpu_clk_unhalted.thread_p pipeline Counts the number of unhalted core clock cycles event=0x3c,period=2000003 00 cycles_div_busy.all pipeline Cycles the number of core cycles when divider is busy. Does not imply a stall waiting for the divider event=0xcd,period=2000003,umask=1 00 This event counts cycles when the divider is busy. More specifically cycles when the divide unit is unable to accept a new divide uop because it is busy processing a previously dispatched uop. The cycles will be counted irrespective of whether or not another divide uop is waiting to enter the divide unit (from the RS). This event counts integer divides, x87 divides, divss, divsd, sqrtss, sqrtsd event and does not count vector divides inst_retired.any pipeline Fixed Counter: Counts the number of instructions retired event=0xc0,period=2000003 00 This event counts the number of instructions that retire. For instructions that consist of multiple micro-ops, this event counts exactly once, as the last micro-op of the instruction retires. The event continues counting while instructions retire, including during interrupt service routines caused by hardware interrupts, faults or traps inst_retired.any_p pipeline Counts the total number of instructions retired event=0xc0,period=2000003 00 inst_retired.any_ps pipeline Counts the number of instructions retired (Precise Event) event=0xc0,period=2000003 00 machine_clears.all pipeline Counts all machine clears event=0xc3,period=200003,umask=8 00 machine_clears.smc pipeline Counts the number of times that the machine clears due to program modifying data within 1K of a recently fetched code page event=0xc3,period=200003,umask=1 00 no_alloc_cycles.all pipeline Counts the total number of core cycles when no micro-ops are allocated for any reason event=0xca,period=200003,umask=0x7f 00 no_alloc_cycles.mispredicts pipeline Counts the number of core cycles when no micro-ops are allocated and the alloc pipe is stalled waiting for a mispredicted branch to retire event=0xca,period=200003,umask=4 00 This event counts the number of core cycles when no uops are allocated and the alloc pipe is stalled waiting for a mispredicted branch to retire no_alloc_cycles.not_delivered pipeline Counts the number of core cycles when no micro-ops are allocated, the IQ is empty, and no other condition is blocking allocation event=0xca,period=200003,umask=0x90 00 This event counts the number of core cycles when no uops are allocated, the instruction queue is empty and the alloc pipe is stalled waiting for instructions to be fetched no_alloc_cycles.rat_stall pipeline Counts the number of core cycles when no micro-ops are allocated and a RATstall (caused by reservation station full) is asserted event=0xca,period=200003,umask=0x20 00 no_alloc_cycles.rob_full pipeline Counts the number of core cycles when no micro-ops are allocated and the ROB is full event=0xca,period=200003,umask=1 00 recycleq.any_ld pipeline Counts any retired load that was pushed into the recycle queue for any reason event=3,period=200003,umask=0x40 00 recycleq.any_st pipeline Counts any retired store that was pushed into the recycle queue for any reason event=3,period=200003,umask=0x80 00 recycleq.ld_block_std_notready pipeline Counts the number of occurrences a retired load gets blocked because its address overlaps with a store whose data is not ready event=3,period=200003,umask=2 00 recycleq.ld_block_st_forward pipeline Counts the number of occurrences a retired load gets blocked because its address partially overlaps with a store (Precise Event) Supports address when precise event=3,period=200003,umask=1 00 This event counts the number of retired loads that were prohibited from receiving forwarded data from a previous store because of address mismatch Supports address when precise recycleq.ld_splits pipeline Counts the number of occurrences a retired load was pushed into the rehab queue because it sees a cache line split. Each split should be counted only once. (Precise Event) Supports address when precise event=3,period=200003,umask=8 00 This event counts the number of retired loads which was pushed into the recycled queue that experienced cache line boundary splits (Precise event). Not that each split should be counted only once Supports address when precise recycleq.lock pipeline Counts all the retired locked loads. It does not include stores because we would double count if we count stores event=3,period=200003,umask=0x10 00 recycleq.sta_full pipeline Counts the store micro-ops retired that were pushed in the rehab queue because the store address buffer is full event=3,period=200003,umask=0x20 00 recycleq.st_splits pipeline Counts the number of occurrences a retired store that is a cache line split. Each split should be counted only once event=3,period=200003,umask=4 00 This event counts the number of retired store that experienced a cache line boundary split(Precise Event). Note that each spilt should be counted only once rs_full_stall.all pipeline Counts the total number of core cycles allocation pipeline is stalled when any one of the reservation stations is full event=0xcb,period=200003,umask=0x1f 00 rs_full_stall.mec pipeline Counts the number of core cycles when allocation pipeline is stalled and is waiting for a free MEC reservation station entry event=0xcb,period=200003,umask=1 00 uops_retired.all pipeline Counts the number of micro-ops retired event=0xc2,period=2000003,umask=0x10 00 This event counts the number of micro-ops (uops) retired. The processor decodes complex macro instructions into a sequence of simpler uops. Most instructions are composed of one or two uops. Some instructions are decoded into longer sequences such as repeat instructions, floating point transcendental instructions, and assists uops_retired.ms pipeline Counts the number of micro-ops retired that are from the complex flows issued by the micro-sequencer (MS) event=0xc2,period=2000003,umask=1 00 This event counts the number of micro-ops retired that were supplied from MSROM unc_c_tor_inserts.ipq_hit uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -IPQ event=0x35,umask=0x18 01 unc_c_tor_inserts.ipq_miss uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -IPQ event=0x35,umask=0x28 01 unc_c_tor_inserts.irq_hit uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -IRQ event=0x35,umask=0x11 01 unc_c_tor_inserts.irq_miss uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -IRQ event=0x35,umask=0x21 01 unc_c_tor_inserts.loc_all uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -IRQ or PRQ event=0x35,umask=0x37 01 unc_c_tor_inserts.prq_hit uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -PRQ event=0x35,umask=0x14 01 unc_c_tor_inserts.prq_miss uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -PRQ event=0x35,umask=0x24 01 unc_h_ag0_ad_crd_acquired.tgr0 uncore cache CMS Agent0 AD Credits Acquired For Transgress 0 event=0x80,umask=1 01 unc_h_ag0_ad_crd_acquired.tgr1 uncore cache CMS Agent0 AD Credits Acquired For Transgress 1 event=0x80,umask=2 01 unc_h_ag0_ad_crd_acquired.tgr2 uncore cache CMS Agent0 AD Credits Acquired For Transgress 2 event=0x80,umask=4 01 unc_h_ag0_ad_crd_acquired.tgr3 uncore cache CMS Agent0 AD Credits Acquired For Transgress 3 event=0x80,umask=8 01 unc_h_ag0_ad_crd_acquired.tgr4 uncore cache CMS Agent0 AD Credits Acquired For Transgress 4 event=0x80,umask=0x10 01 unc_h_ag0_ad_crd_acquired.tgr5 uncore cache CMS Agent0 AD Credits Acquired For Transgress 5 event=0x80,umask=0x20 01 unc_h_ag0_ad_crd_acquired.tgr6 uncore cache CMS Agent0 AD Credits Acquired For Transgress 6 event=0x80,umask=0x40 01 unc_h_ag0_ad_crd_acquired.tgr7 uncore cache CMS Agent0 AD Credits Acquired For Transgress 7 event=0x80,umask=0x80 01 unc_h_ag0_ad_crd_acquired_ext.any_of_tgr0_thru_tgr7 uncore cache CMS Agent0 AD Credits Acquired For Transgress 0-7 event=0x81,umask=2 01 unc_h_ag0_ad_crd_acquired_ext.tgr8 uncore cache CMS Agent0 AD Credits Acquired For Transgress 8 event=0x81,umask=1 01 unc_h_ag0_ad_crd_occupancy.tgr0 uncore cache CMS Agent0 AD Credits Occupancy For Transgress 0 event=0x82,umask=1 01 unc_h_ag0_ad_crd_occupancy.tgr1 uncore cache CMS Agent0 AD Credits Occupancy For Transgress 1 event=0x82,umask=2 01 unc_h_ag0_ad_crd_occupancy.tgr2 uncore cache CMS Agent0 AD Credits Occupancy For Transgress 2 event=0x82,umask=4 01 unc_h_ag0_ad_crd_occupancy.tgr3 uncore cache CMS Agent0 AD Credits Occupancy For Transgress 3 event=0x82,umask=8 01 unc_h_ag0_ad_crd_occupancy.tgr4 uncore cache CMS Agent0 AD Credits Occupancy For Transgress 4 event=0x82,umask=0x10 01 unc_h_ag0_ad_crd_occupancy.tgr5 uncore cache CMS Agent0 AD Credits Occupancy For Transgress 5 event=0x82,umask=0x20 01 unc_h_ag0_ad_crd_occupancy.tgr6 uncore cache CMS Agent0 AD Credits Occupancy For Transgress 6 event=0x82,umask=0x40 01 unc_h_ag0_ad_crd_occupancy.tgr7 uncore cache CMS Agent0 AD Credits Occupancy For Transgress 7 event=0x82,umask=0x80 01 unc_h_ag0_ad_crd_occupancy_ext.any_of_tgr0_thru_tgr7 uncore cache CMS Agent0 AD Credits Occupancy For Transgress 0-7 event=0x83,umask=2 01 unc_h_ag0_ad_crd_occupancy_ext.tgr8 uncore cache CMS Agent0 AD Credits Occupancy For Transgress 8 event=0x83,umask=1 01 unc_h_ag0_bl_crd_acquired.tgr0 uncore cache CMS Agent0 BL Credits Acquired For Transgress 0 event=0x88,umask=1 01 unc_h_ag0_bl_crd_acquired.tgr1 uncore cache CMS Agent0 BL Credits Acquired For Transgress 1 event=0x88,umask=2 01 unc_h_ag0_bl_crd_acquired.tgr2 uncore cache CMS Agent0 BL Credits Acquired For Transgress 2 event=0x88,umask=4 01 unc_h_ag0_bl_crd_acquired.tgr3 uncore cache CMS Agent0 BL Credits Acquired For Transgress 3 event=0x88,umask=8 01 unc_h_ag0_bl_crd_acquired.tgr4 uncore cache CMS Agent0 BL Credits Acquired For Transgress 4 event=0x88,umask=0x10 01 unc_h_ag0_bl_crd_acquired.tgr5 uncore cache CMS Agent0 BL Credits Acquired For Transgress 5 event=0x88,umask=0x20 01 unc_h_ag0_bl_crd_acquired.tgr6 uncore cache CMS Agent0 BL Credits Acquired For Transgress 6 event=0x88,umask=0x40 01 unc_h_ag0_bl_crd_acquired.tgr7 uncore cache CMS Agent0 BL Credits Acquired For Transgress 7 event=0x88,umask=0x80 01 unc_h_ag0_bl_crd_acquired_ext.any_of_tgr0_thru_tgr7 uncore cache CMS Agent0 BL Credits Acquired For Transgress 0-7 event=0x89,umask=2 01 unc_h_ag0_bl_crd_acquired_ext.tgr8 uncore cache CMS Agent0 BL Credits Acquired For Transgress 8 event=0x89,umask=1 01 unc_h_ag0_bl_crd_occupancy.tgr0 uncore cache CMS Agent0 BL Credits Occupancy For Transgress 0 event=0x8a,umask=1 01 unc_h_ag0_bl_crd_occupancy.tgr1 uncore cache CMS Agent0 BL Credits Occupancy For Transgress 1 event=0x8a,umask=2 01 unc_h_ag0_bl_crd_occupancy.tgr2 uncore cache CMS Agent0 BL Credits Occupancy For Transgress 2 event=0x8a,umask=4 01 unc_h_ag0_bl_crd_occupancy.tgr3 uncore cache CMS Agent0 BL Credits Occupancy For Transgress 3 event=0x8a,umask=8 01 unc_h_ag0_bl_crd_occupancy.tgr4 uncore cache CMS Agent0 BL Credits Occupancy For Transgress 4 event=0x8a,umask=0x10 01 unc_h_ag0_bl_crd_occupancy.tgr5 uncore cache CMS Agent0 BL Credits Occupancy For Transgress 5 event=0x8a,umask=0x20 01 unc_h_ag0_bl_crd_occupancy.tgr6 uncore cache CMS Agent0 BL Credits Occupancy For Transgress 6 event=0x8a,umask=0x40 01 unc_h_ag0_bl_crd_occupancy.tgr7 uncore cache CMS Agent0 BL Credits Occupancy For Transgress 7 event=0x8a,umask=0x80 01 unc_h_ag0_bl_crd_occupancy_ext.any_of_tgr0_thru_tgr7 uncore cache CMS Agent0 BL Credits Occupancy For Transgress 0-7 event=0x8b,umask=2 01 unc_h_ag0_bl_crd_occupancy_ext.tgr8 uncore cache CMS Agent0 BL Credits Occupancy For Transgress 8 event=0x8b,umask=1 01 unc_h_ag0_stall_no_crd_egress_horz_ad.tgr0 uncore cache Stall on No AD Transgress Credits For Transgress 0 event=0xd0,umask=1 01 unc_h_ag0_stall_no_crd_egress_horz_ad.tgr1 uncore cache Stall on No AD Transgress Credits For Transgress 1 event=0xd0,umask=2 01 unc_h_ag0_stall_no_crd_egress_horz_ad.tgr2 uncore cache Stall on No AD Transgress Credits For Transgress 2 event=0xd0,umask=4 01 unc_h_ag0_stall_no_crd_egress_horz_ad.tgr3 uncore cache Stall on No AD Transgress Credits For Transgress 3 event=0xd0,umask=8 01 unc_h_ag0_stall_no_crd_egress_horz_ad.tgr4 uncore cache Stall on No AD Transgress Credits For Transgress 4 event=0xd0,umask=0x10 01 unc_h_ag0_stall_no_crd_egress_horz_ad.tgr5 uncore cache Stall on No AD Transgress Credits For Transgress 5 event=0xd0,umask=0x20 01 unc_h_ag0_stall_no_crd_egress_horz_ad.tgr6 uncore cache Stall on No AD Transgress Credits For Transgress 6 event=0xd0,umask=0x40 01 unc_h_ag0_stall_no_crd_egress_horz_ad.tgr7 uncore cache Stall on No AD Transgress Credits For Transgress 7 event=0xd0,umask=0x80 01 unc_h_ag0_stall_no_crd_egress_horz_ad_ext.any_of_tgr0_thru_tgr7 uncore cache Stall on No AD Transgress Credits For Transgress 0-7 event=0xd1,umask=2 01 unc_h_ag0_stall_no_crd_egress_horz_ad_ext.tgr8 uncore cache Stall on No AD Transgress Credits For Transgress 8 event=0xd1,umask=1 01 unc_h_ag0_stall_no_crd_egress_horz_bl.tgr0 uncore cache Stall on No AD Transgress Credits For Transgress 0 event=0xd4,umask=1 01 unc_h_ag0_stall_no_crd_egress_horz_bl.tgr1 uncore cache Stall on No AD Transgress Credits For Transgress 1 event=0xd4,umask=2 01 unc_h_ag0_stall_no_crd_egress_horz_bl.tgr2 uncore cache Stall on No AD Transgress Credits For Transgress 2 event=0xd4,umask=4 01 unc_h_ag0_stall_no_crd_egress_horz_bl.tgr3 uncore cache Stall on No AD Transgress Credits For Transgress 3 event=0xd4,umask=8 01 unc_h_ag0_stall_no_crd_egress_horz_bl.tgr4 uncore cache Stall on No AD Transgress Credits For Transgress 4 event=0xd4,umask=0x10 01 unc_h_ag0_stall_no_crd_egress_horz_bl.tgr5 uncore cache Stall on No AD Transgress Credits For Transgress 5 event=0xd4,umask=0x20 01 unc_h_ag0_stall_no_crd_egress_horz_bl.tgr6 uncore cache Stall on No AD Transgress Credits For Transgress 6 event=0xd4,umask=0x40 01 unc_h_ag0_stall_no_crd_egress_horz_bl.tgr7 uncore cache Stall on No AD Transgress Credits For Transgress 7 event=0xd4,umask=0x80 01 unc_h_ag0_stall_no_crd_egress_horz_bl_ext.any_of_tgr0_thru_tgr7 uncore cache Stall on No AD Transgress Credits For Transgress 0-7 event=0xd5,umask=2 01 unc_h_ag0_stall_no_crd_egress_horz_bl_ext.tgr8 uncore cache Stall on No AD Transgress Credits For Transgress 8 event=0xd5,umask=1 01 unc_h_ag1_ad_crd_acquired.tgr0 uncore cache CMS Agent1 AD Credits Acquired For Transgress 0 event=0x84,umask=1 01 unc_h_ag1_ad_crd_acquired.tgr1 uncore cache CMS Agent1 AD Credits Acquired For Transgress 1 event=0x84,umask=2 01 unc_h_ag1_ad_crd_acquired.tgr2 uncore cache CMS Agent1 AD Credits Acquired For Transgress 2 event=0x84,umask=4 01 unc_h_ag1_ad_crd_acquired.tgr3 uncore cache CMS Agent1 AD Credits Acquired For Transgress 3 event=0x84,umask=8 01 unc_h_ag1_ad_crd_acquired.tgr4 uncore cache CMS Agent1 AD Credits Acquired For Transgress 4 event=0x84,umask=0x10 01 unc_h_ag1_ad_crd_acquired.tgr5 uncore cache CMS Agent1 AD Credits Acquired For Transgress 5 event=0x84,umask=0x20 01 unc_h_ag1_ad_crd_acquired.tgr6 uncore cache CMS Agent1 AD Credits Acquired For Transgress 6 event=0x84,umask=0x40 01 unc_h_ag1_ad_crd_acquired.tgr7 uncore cache CMS Agent1 AD Credits Acquired For Transgress 7 event=0x84,umask=0x80 01 unc_h_ag1_ad_crd_acquired_ext.any_of_tgr0_thru_tgr7 uncore cache CMS Agent1 AD Credits Acquired For Transgress 0-7 event=0x85,umask=2 01 unc_h_ag1_ad_crd_acquired_ext.tgr8 uncore cache CMS Agent1 AD Credits Acquired For Transgress 8 event=0x85,umask=1 01 unc_h_ag1_ad_crd_occupancy.tgr0 uncore cache CMS Agent1 AD Credits Occupancy For Transgress 0 event=0x86,umask=1 01 unc_h_ag1_ad_crd_occupancy.tgr1 uncore cache CMS Agent1 AD Credits Occupancy For Transgress 1 event=0x86,umask=2 01 unc_h_ag1_ad_crd_occupancy.tgr2 uncore cache CMS Agent1 AD Credits Occupancy For Transgress 2 event=0x86,umask=4 01 unc_h_ag1_ad_crd_occupancy.tgr3 uncore cache CMS Agent1 AD Credits Occupancy For Transgress 3 event=0x86,umask=8 01 unc_h_ag1_ad_crd_occupancy.tgr4 uncore cache CMS Agent1 AD Credits Occupancy For Transgress 4 event=0x86,umask=0x10 01 unc_h_ag1_ad_crd_occupancy.tgr5 uncore cache CMS Agent1 AD Credits Occupancy For Transgress 5 event=0x86,umask=0x20 01 unc_h_ag1_ad_crd_occupancy.tgr6 uncore cache CMS Agent1 AD Credits Occupancy For Transgress 6 event=0x86,umask=0x40 01 unc_h_ag1_ad_crd_occupancy.tgr7 uncore cache CMS Agent1 AD Credits Occupancy For Transgress 7 event=0x86,umask=0x80 01 unc_h_ag1_ad_crd_occupancy_ext.any_of_tgr0_thru_tgr7 uncore cache CMS Agent1 AD Credits Occupancy For Transgress 0-7 event=0x87,umask=2 01 unc_h_ag1_ad_crd_occupancy_ext.tgr8 uncore cache CMS Agent1 AD Credits Occupancy For Transgress 8 event=0x87,umask=1 01 unc_h_ag1_bl_crd_acquired.tgr0 uncore cache CMS Agent1 BL Credits Acquired For Transgress 0 event=0x8c,umask=1 01 unc_h_ag1_bl_crd_acquired.tgr1 uncore cache CMS Agent1 BL Credits Acquired For Transgress 1 event=0x8c,umask=2 01 unc_h_ag1_bl_crd_acquired.tgr2 uncore cache CMS Agent1 BL Credits Acquired For Transgress 2 event=0x8c,umask=4 01 unc_h_ag1_bl_crd_acquired.tgr3 uncore cache CMS Agent1 BL Credits Acquired For Transgress 3 event=0x8c,umask=8 01 unc_h_ag1_bl_crd_acquired.tgr4 uncore cache CMS Agent1 BL Credits Acquired For Transgress 4 event=0x8c,umask=0x10 01 unc_h_ag1_bl_crd_acquired.tgr5 uncore cache CMS Agent1 BL Credits Acquired For Transgress 5 event=0x8c,umask=0x20 01 unc_h_ag1_bl_crd_acquired.tgr6 uncore cache CMS Agent1 BL Credits Acquired For Transgress 6 event=0x8c,umask=0x40 01 unc_h_ag1_bl_crd_acquired.tgr7 uncore cache CMS Agent1 BL Credits Acquired For Transgress 7 event=0x8c,umask=0x80 01 unc_h_ag1_bl_crd_acquired_ext.any_of_tgr0_thru_tgr7 uncore cache CMS Agent1 BL Credits Acquired For Transgress 0-7 event=0x8d,umask=2 01 unc_h_ag1_bl_crd_acquired_ext.tgr8 uncore cache CMS Agent1 BL Credits Acquired For Transgress 8 event=0x8d,umask=1 01 unc_h_ag1_bl_crd_occupancy.tgr0 uncore cache CMS Agent1 BL Credits Occupancy For Transgress 0 event=0x8e,umask=1 01 unc_h_ag1_bl_crd_occupancy.tgr1 uncore cache CMS Agent1 BL Credits Occupancy For Transgress 1 event=0x8e,umask=2 01 unc_h_ag1_bl_crd_occupancy.tgr2 uncore cache CMS Agent1 BL Credits Occupancy For Transgress 2 event=0x8e,umask=4 01 unc_h_ag1_bl_crd_occupancy.tgr3 uncore cache CMS Agent1 BL Credits Occupancy For Transgress 3 event=0x8e,umask=8 01 unc_h_ag1_bl_crd_occupancy.tgr4 uncore cache CMS Agent1 BL Credits Occupancy For Transgress 4 event=0x8e,umask=0x10 01 unc_h_ag1_bl_crd_occupancy.tgr5 uncore cache CMS Agent1 BL Credits Occupancy For Transgress 5 event=0x8e,umask=0x20 01 unc_h_ag1_bl_crd_occupancy.tgr6 uncore cache CMS Agent1 BL Credits Occupancy For Transgress 6 event=0x8e,umask=0x40 01 unc_h_ag1_bl_crd_occupancy.tgr7 uncore cache CMS Agent1 BL Credits Occupancy For Transgress 7 event=0x8e,umask=0x80 01 unc_h_ag1_bl_crd_occupancy_ext.any_of_tgr0_thru_tgr7 uncore cache CMS Agent1 BL Credits Occupancy For Transgress 0-7 event=0x8f,umask=2 01 unc_h_ag1_bl_crd_occupancy_ext.tgr8 uncore cache CMS Agent1 BL Credits Occupancy For Transgress 8 event=0x8f,umask=1 01 unc_h_ag1_stall_no_crd_egress_horz_ad.tgr0 uncore cache Stall on No AD Transgress Credits For Transgress 0 event=0xd2,umask=1 01 unc_h_ag1_stall_no_crd_egress_horz_ad.tgr1 uncore cache Stall on No AD Transgress Credits For Transgress 1 event=0xd2,umask=2 01 unc_h_ag1_stall_no_crd_egress_horz_ad.tgr2 uncore cache Stall on No AD Transgress Credits For Transgress 2 event=0xd2,umask=4 01 unc_h_ag1_stall_no_crd_egress_horz_ad.tgr3 uncore cache Stall on No AD Transgress Credits For Transgress 3 event=0xd2,umask=8 01 unc_h_ag1_stall_no_crd_egress_horz_ad.tgr4 uncore cache Stall on No AD Transgress Credits For Transgress 4 event=0xd2,umask=0x10 01 unc_h_ag1_stall_no_crd_egress_horz_ad.tgr5 uncore cache Stall on No AD Transgress Credits For Transgress 5 event=0xd2,umask=0x20 01 unc_h_ag1_stall_no_crd_egress_horz_ad.tgr6 uncore cache Stall on No AD Transgress Credits For Transgress 6 event=0xd2,umask=0x40 01 unc_h_ag1_stall_no_crd_egress_horz_ad.tgr7 uncore cache Stall on No AD Transgress Credits For Transgress 7 event=0xd2,umask=0x80 01 unc_h_ag1_stall_no_crd_egress_horz_ad_ext.any_of_tgr0_thru_tgr7 uncore cache Stall on No AD Transgress Credits For Transgress 0-7 event=0xd3,umask=2 01 unc_h_ag1_stall_no_crd_egress_horz_ad_ext.tgr8 uncore cache Stall on No AD Transgress Credits For Transgress 8 event=0xd3,umask=1 01 unc_h_ag1_stall_no_crd_egress_horz_bl.tgr0 uncore cache Stall on No AD Transgress Credits For Transgress 0 event=0xd6,umask=1 01 unc_h_ag1_stall_no_crd_egress_horz_bl.tgr1 uncore cache Stall on No AD Transgress Credits For Transgress 1 event=0xd6,umask=2 01 unc_h_ag1_stall_no_crd_egress_horz_bl.tgr2 uncore cache Stall on No AD Transgress Credits For Transgress 2 event=0xd6,umask=4 01 unc_h_ag1_stall_no_crd_egress_horz_bl.tgr3 uncore cache Stall on No AD Transgress Credits For Transgress 3 event=0xd6,umask=8 01 unc_h_ag1_stall_no_crd_egress_horz_bl.tgr4 uncore cache Stall on No AD Transgress Credits For Transgress 4 event=0xd6,umask=0x10 01 unc_h_ag1_stall_no_crd_egress_horz_bl.tgr5 uncore cache Stall on No AD Transgress Credits For Transgress 5 event=0xd6,umask=0x20 01 unc_h_ag1_stall_no_crd_egress_horz_bl.tgr6 uncore cache Stall on No AD Transgress Credits For Transgress 6 event=0xd6,umask=0x40 01 unc_h_ag1_stall_no_crd_egress_horz_bl.tgr7 uncore cache Stall on No AD Transgress Credits For Transgress 7 event=0xd6,umask=0x80 01 unc_h_ag1_stall_no_crd_egress_horz_bl_ext.any_of_tgr0_thru_tgr7 uncore cache Stall on No AD Transgress Credits For Transgress 0-7 event=0xd7,umask=2 01 unc_h_ag1_stall_no_crd_egress_horz_bl_ext.tgr8 uncore cache Stall on No AD Transgress Credits For Transgress 8 event=0xd7,umask=1 01 unc_h_cache_lines_victimized.e_state uncore cache Cache Lookups. Counts the number of times the LLC was accessed. Writeback transactions from L2 to the LLC This includes all write transactions -- both Cacheable and UC event=0x37,umask=2 01 unc_h_cache_lines_victimized.f_state uncore cache Cache Lookups. Counts the number of times the LLC was accessed. Filters for any transaction originating from the IPQ or IRQ. This does not include lookups originating from the ISMQ event=0x37,umask=8 01 unc_h_cache_lines_victimized.local uncore cache Lines Victimized that Match NID event=0x37,umask=0x20 01 unc_h_cache_lines_victimized.m_state uncore cache Cache Lookups. Counts the number of times the LLC was accessed. Read transactions event=0x37,umask=1 01 unc_h_cache_lines_victimized.remote uncore cache Lines Victimized that Does Not Match NID event=0x37,umask=0x80 01 unc_h_cache_lines_victimized.s_state uncore cache Cache Lookups. Counts the number of times the LLC was accessed. Filters for only snoop requests coming from the remote socket(s) through the IPQ event=0x37,umask=4 01 unc_h_clock uncore cache Uncore Clocks event=0xc0 01 unc_h_egress_horz_ads_used.ad uncore cache CMS Horizontal ADS Used event=0x9d,umask=1 01 unc_h_egress_horz_ads_used.ak uncore cache CMS Horizontal ADS Used event=0x9d,umask=2 01 unc_h_egress_horz_ads_used.bl uncore cache CMS Horizontal ADS Used event=0x9d,umask=4 01 unc_h_egress_horz_bypass.ad uncore cache CMS Horizontal Egress Bypass. AD ring event=0x9f,umask=1 01 unc_h_egress_horz_bypass.ak uncore cache CMS Horizontal Egress Bypass. AK ring event=0x9f,umask=2 01 unc_h_egress_horz_bypass.bl uncore cache CMS Horizontal Egress Bypass. BL ring event=0x9f,umask=4 01 unc_h_egress_horz_bypass.iv uncore cache CMS Horizontal Egress Bypass. IV ring event=0x9f,umask=8 01 unc_h_egress_horz_cycles_full.ad uncore cache Cycles CMS Horizontal Egress Queue is Full AD event=0x96,umask=1 01 unc_h_egress_horz_cycles_full.ak uncore cache Cycles CMS Horizontal Egress Queue is Full AK event=0x96,umask=2 01 unc_h_egress_horz_cycles_full.bl uncore cache Cycles CMS Horizontal Egress Queue is Full BL event=0x96,umask=4 01 unc_h_egress_horz_cycles_full.iv uncore cache Cycles CMS Horizontal Egress Queue is Full IV event=0x96,umask=8 01 unc_h_egress_horz_cycles_ne.ad uncore cache Cycles CMS Horizontal Egress Queue is Not Empty AD event=0x97,umask=1 01 unc_h_egress_horz_cycles_ne.ak uncore cache Cycles CMS Horizontal Egress Queue is Not Empty AK event=0x97,umask=2 01 unc_h_egress_horz_cycles_ne.bl uncore cache Cycles CMS Horizontal Egress Queue is Not Empty BL event=0x97,umask=4 01 unc_h_egress_horz_cycles_ne.iv uncore cache Cycles CMS Horizontal Egress Queue is Not Empty IV event=0x97,umask=8 01 unc_h_egress_horz_inserts.ad uncore cache CMS Horizontal Egress Inserts AD event=0x95,umask=1 01 unc_h_egress_horz_inserts.ak uncore cache CMS Horizontal Egress Inserts AK event=0x95,umask=2 01 unc_h_egress_horz_inserts.bl uncore cache CMS Horizontal Egress Inserts BL event=0x95,umask=4 01 unc_h_egress_horz_inserts.iv uncore cache CMS Horizontal Egress Inserts IV event=0x95,umask=8 01 unc_h_egress_horz_nack.ad uncore cache CMS Horizontal Egress NACKs event=0x99,umask=1 01 unc_h_egress_horz_nack.ak uncore cache CMS Horizontal Egress NACKs event=0x99,umask=2 01 unc_h_egress_horz_nack.bl uncore cache CMS Horizontal Egress NACKs event=0x99,umask=4 01 unc_h_egress_horz_nack.iv uncore cache CMS Horizontal Egress NACKs event=0x99,umask=8 01 unc_h_egress_horz_occupancy.ad uncore cache CMS Horizontal Egress Occupancy AD event=0x94,umask=1 01 unc_h_egress_horz_occupancy.ak uncore cache CMS Horizontal Egress Occupancy AK event=0x94,umask=2 01 unc_h_egress_horz_occupancy.bl uncore cache CMS Horizontal Egress Occupancy BL event=0x94,umask=4 01 unc_h_egress_horz_occupancy.iv uncore cache CMS Horizontal Egress Occupancy IV event=0x94,umask=8 01 unc_h_egress_horz_starved.ad uncore cache CMS Horizontal Egress Injection Starvation event=0x9b,umask=1 01 unc_h_egress_horz_starved.ak uncore cache CMS Horizontal Egress Injection Starvation event=0x9b,umask=2 01 unc_h_egress_horz_starved.bl uncore cache CMS Horizontal Egress Injection Starvation event=0x9b,umask=4 01 unc_h_egress_horz_starved.iv uncore cache CMS Horizontal Egress Injection Starvation event=0x9b,umask=8 01 unc_h_egress_ordering.iv_snp_go_dn uncore cache Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements event=0xae,umask=4 01 unc_h_egress_ordering.iv_snp_go_up uncore cache Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements event=0xae,umask=1 01 unc_h_egress_vert_ads_used.ad_ag0 uncore cache CMS Vertical ADS Used event=0x9c,umask=1 01 unc_h_egress_vert_ads_used.ad_ag1 uncore cache CMS Vertical ADS Used event=0x9c,umask=0x10 01 unc_h_egress_vert_ads_used.ak_ag0 uncore cache CMS Vertical ADS Used event=0x9c,umask=2 01 unc_h_egress_vert_ads_used.ak_ag1 uncore cache CMS Vertical ADS Used event=0x9c,umask=0x20 01 unc_h_egress_vert_ads_used.bl_ag0 uncore cache CMS Vertical ADS Used event=0x9c,umask=4 01 unc_h_egress_vert_ads_used.bl_ag1 uncore cache CMS Vertical ADS Used event=0x9c,umask=0x40 01 unc_h_egress_vert_bypass.ad_ag0 uncore cache CMS Vertical Egress Bypass. AD ring agent 0 event=0x9e,umask=1 01 unc_h_egress_vert_bypass.ad_ag1 uncore cache CMS Vertical Egress Bypass. AD ring agent 1 event=0x9e,umask=0x10 01 unc_h_egress_vert_bypass.ak_ag0 uncore cache CMS Vertical Egress Bypass. AK ring agent 0 event=0x9e,umask=2 01 unc_h_egress_vert_bypass.ak_ag1 uncore cache CMS Vertical Egress Bypass. AK ring agent 1 event=0x9e,umask=0x20 01 unc_h_egress_vert_bypass.bl_ag0 uncore cache CMS Vertical Egress Bypass. BL ring agent 0 event=0x9e,umask=4 01 unc_h_egress_vert_bypass.bl_ag1 uncore cache CMS Vertical Egress Bypass. BL ring agent 1 event=0x9e,umask=0x40 01 unc_h_egress_vert_bypass.iv uncore cache CMS Vertical Egress Bypass. IV ring agent 0 event=0x9e,umask=8 01 unc_h_egress_vert_cycles_full.ad_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Full AD - Agent 0 event=0x92,umask=1 01 unc_h_egress_vert_cycles_full.ad_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Full AD - Agent 1 event=0x92,umask=0x10 01 unc_h_egress_vert_cycles_full.ak_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Full AK - Agent 0 event=0x92,umask=2 01 unc_h_egress_vert_cycles_full.ak_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Full AK - Agent 1 event=0x92,umask=0x20 01 unc_h_egress_vert_cycles_full.bl_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Full BL - Agent 0 event=0x92,umask=4 01 unc_h_egress_vert_cycles_full.bl_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Full BL - Agent 1 event=0x92,umask=0x40 01 unc_h_egress_vert_cycles_full.iv_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Full IV - Agent 0 event=0x92,umask=8 01 unc_h_egress_vert_cycles_ne.ad_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty AD - Agent 0 event=0x93,umask=1 01 unc_h_egress_vert_cycles_ne.ad_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty AD - Agent 1 event=0x93,umask=0x10 01 unc_h_egress_vert_cycles_ne.ak_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty AK - Agent 0 event=0x93,umask=2 01 unc_h_egress_vert_cycles_ne.ak_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty AK - Agent 1 event=0x93,umask=0x20 01 unc_h_egress_vert_cycles_ne.bl_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty BL - Agent 0 event=0x93,umask=4 01 unc_h_egress_vert_cycles_ne.bl_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty BL - Agent 1 event=0x93,umask=0x40 01 unc_h_egress_vert_cycles_ne.iv_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty IV - Agent 0 event=0x93,umask=8 01 unc_h_egress_vert_inserts.ad_ag0 uncore cache CMS Vert Egress Allocations AD - Agent 0 event=0x91,umask=1 01 unc_h_egress_vert_inserts.ad_ag1 uncore cache CMS Vert Egress Allocations AD - Agent 1 event=0x91,umask=0x10 01 unc_h_egress_vert_inserts.ak_ag0 uncore cache CMS Vert Egress Allocations AK - Agent 0 event=0x91,umask=2 01 unc_h_egress_vert_inserts.ak_ag1 uncore cache CMS Vert Egress Allocations AK - Agent 1 event=0x91,umask=0x20 01 unc_h_egress_vert_inserts.bl_ag0 uncore cache CMS Vert Egress Allocations BL - Agent 0 event=0x91,umask=4 01 unc_h_egress_vert_inserts.bl_ag1 uncore cache CMS Vert Egress Allocations BL - Agent 1 event=0x91,umask=0x40 01 unc_h_egress_vert_inserts.iv_ag0 uncore cache CMS Vert Egress Allocations IV - Agent 0 event=0x91,umask=8 01 unc_h_egress_vert_nack.ad_ag0 uncore cache CMS Vertical Egress NACKs event=0x98,umask=1 01 unc_h_egress_vert_nack.ad_ag1 uncore cache CMS Vertical Egress NACKs event=0x98,umask=0x10 01 unc_h_egress_vert_nack.ak_ag0 uncore cache CMS Vertical Egress NACKs Onto AK Ring event=0x98,umask=2 01 unc_h_egress_vert_nack.ak_ag1 uncore cache CMS Vertical Egress NACKs event=0x98,umask=0x20 01 unc_h_egress_vert_nack.bl_ag0 uncore cache CMS Vertical Egress NACKs Onto BL Ring event=0x98,umask=4 01 unc_h_egress_vert_nack.bl_ag1 uncore cache CMS Vertical Egress NACKs event=0x98,umask=0x40 01 unc_h_egress_vert_nack.iv_ag0 uncore cache CMS Vertical Egress NACKs event=0x98,umask=8 01 unc_h_egress_vert_occupancy.ad_ag0 uncore cache CMS Vert Egress Occupancy AD - Agent 0 event=0x90,umask=1 01 unc_h_egress_vert_occupancy.ad_ag1 uncore cache CMS Vert Egress Occupancy AD - Agent 1 event=0x90,umask=0x10 01 unc_h_egress_vert_occupancy.ak_ag0 uncore cache CMS Vert Egress Occupancy AK - Agent 0 event=0x90,umask=2 01 unc_h_egress_vert_occupancy.ak_ag1 uncore cache CMS Vert Egress Occupancy AK - Agent 1 event=0x90,umask=0x20 01 unc_h_egress_vert_occupancy.bl_ag0 uncore cache CMS Vert Egress Occupancy BL - Agent 0 event=0x90,umask=4 01 unc_h_egress_vert_occupancy.bl_ag1 uncore cache CMS Vert Egress Occupancy BL - Agent 1 event=0x90,umask=0x40 01 unc_h_egress_vert_occupancy.iv_ag0 uncore cache CMS Vert Egress Occupancy IV - Agent 0 event=0x90,umask=8 01 unc_h_egress_vert_starved.ad_ag0 uncore cache CMS Vertical Egress Injection Starvation event=0x9a,umask=1 01 unc_h_egress_vert_starved.ad_ag1 uncore cache CMS Vertical Egress Injection Starvation event=0x9a,umask=0x10 01 unc_h_egress_vert_starved.ak_ag0 uncore cache CMS Vertical Egress Injection Starvation Onto AK Ring event=0x9a,umask=2 01 unc_h_egress_vert_starved.ak_ag1 uncore cache CMS Vertical Egress Injection Starvation event=0x9a,umask=0x20 01 unc_h_egress_vert_starved.bl_ag0 uncore cache CMS Vertical Egress Injection Starvation Onto BL Ring event=0x9a,umask=4 01 unc_h_egress_vert_starved.bl_ag1 uncore cache CMS Vertical Egress Injection Starvation event=0x9a,umask=0x40 01 unc_h_egress_vert_starved.iv_ag0 uncore cache CMS Vertical Egress Injection Starvation event=0x9a,umask=8 01 unc_h_fast_asserted.horz uncore cache Counts cycles source throttling is asserted - horizontal event=0xa5,umask=1 01 unc_h_fast_asserted.vert uncore cache Counts cycles source throttling is asserted - vertical event=0xa5 01 unc_h_horz_ring_ad_in_use.left_even uncore cache Counts the number of cycles that the Horizontal AD ring is being used at this ring stop - Left and Even event=0xa7,umask=1 01 unc_h_horz_ring_ad_in_use.left_odd uncore cache Counts the number of cycles that the Horizontal AD ring is being used at this ring stop - Left and Odd event=0xa7,umask=2 01 unc_h_horz_ring_ad_in_use.right_even uncore cache Counts the number of cycles that the Horizontal AD ring is being used at this ring stop - Right and Even event=0xa7,umask=4 01 unc_h_horz_ring_ad_in_use.right_odd uncore cache Counts the number of cycles that the Horizontal AD ring is being used at this ring stop - Right and Odd event=0xa7,umask=8 01 unc_h_horz_ring_ak_in_use.left_even uncore cache Counts the number of cycles that the Horizontal AK ring is being used at this ring stop - Left and Even event=0xa9,umask=1 01 unc_h_horz_ring_ak_in_use.left_odd uncore cache Counts the number of cycles that the Horizontal AK ring is being used at this ring stop - Left and Odd event=0xa9,umask=2 01 unc_h_horz_ring_ak_in_use.right_even uncore cache Counts the number of cycles that the Horizontal AK ring is being used at this ring stop - Right and Even event=0xa9,umask=4 01 unc_h_horz_ring_ak_in_use.right_odd uncore cache Counts the number of cycles that the Horizontal AK ring is being used at this ring stop - Right and Odd event=0xa9,umask=8 01 unc_h_horz_ring_bl_in_use.left_even uncore cache Counts the number of cycles that the Horizontal BL ring is being used at this ring stop - Left and Even event=0xab,umask=1 01 unc_h_horz_ring_bl_in_use.left_odd uncore cache Counts the number of cycles that the Horizontal BL ring is being used at this ring stop - Left and Odd event=0xab,umask=2 01 unc_h_horz_ring_bl_in_use.right_even uncore cache Counts the number of cycles that the Horizontal BL ring is being used at this ring stop - Right and Even event=0xab,umask=4 01 unc_h_horz_ring_bl_in_use.right_odd uncore cache Counts the number of cycles that the Horizontal BL ring is being used at this ring stop - Right and Odd event=0xab,umask=8 01 unc_h_horz_ring_iv_in_use.left uncore cache Counts the number of cycles that the Horizontal IV ring is being used at this ring stop - Left event=0xad,umask=1 01 unc_h_horz_ring_iv_in_use.right uncore cache Counts the number of cycles that the Horizontal IV ring is being used at this ring stop - Right event=0xad,umask=4 01 unc_h_ingress_inserts.ipq uncore cache Ingress Allocations. Counts number of allocations per cycle into the specified Ingress queue. - IPQ event=0x13,umask=4 01 unc_h_ingress_inserts.irq uncore cache Ingress Allocations. Counts number of allocations per cycle into the specified Ingress queue. - IRQ event=0x13,umask=1 01 unc_h_ingress_inserts.irq_rej uncore cache Ingress Allocations. Counts number of allocations per cycle into the specified Ingress queue. - IRQ Rejected event=0x13,umask=2 01 unc_h_ingress_inserts.prq uncore cache Ingress Allocations. Counts number of allocations per cycle into the specified Ingress queue. - PRQ event=0x13,umask=0x10 01 unc_h_ingress_inserts.prq_rej uncore cache Ingress Allocations. Counts number of allocations per cycle into the specified Ingress queue. - PRQ Rejected event=0x13,umask=0x20 01 unc_h_ingress_int_starved.ipq uncore cache Cycles with the IPQ in Internal Starvation event=0x14,umask=4 01 unc_h_ingress_int_starved.irq uncore cache Cycles with the IRQ in Internal Starvation event=0x14,umask=1 01 unc_h_ingress_int_starved.ismq uncore cache Cycles with the ISMQ in Internal Starvation event=0x14,umask=8 01 unc_h_ingress_int_starved.prq uncore cache Ingress internal starvation cycles. Counts cycles in internal starvation. This occurs when one or more of the entries in the ingress queue are being starved out by other entries in the queue event=0x14,umask=0x10 01 unc_h_ingress_occupancy.ipq uncore cache Ingress Occupancy. Counts number of entries in the specified Ingress queue in each cycle. - IPQ event=0x11,umask=4 01 unc_h_ingress_occupancy.irq uncore cache Ingress Occupancy. Counts number of entries in the specified Ingress queue in each cycle. - IRQ event=0x11,umask=1 01 unc_h_ingress_occupancy.irq_rej uncore cache Ingress Occupancy. Counts number of entries in the specified Ingress queue in each cycle. - IRQ Rejected event=0x11,umask=2 01 unc_h_ingress_occupancy.prq uncore cache Ingress Occupancy. Counts number of entries in the specified Ingress queue in each cycle. - PRQ event=0x11,umask=0x10 01 unc_h_ingress_occupancy.prq_rej uncore cache Ingress Occupancy. Counts number of entries in the specified Ingress queue in each cycle. - PRQ Rejected event=0x11,umask=0x20 01 unc_h_ingress_retry_ipq0_reject.ad_req_vn0 uncore cache Ingress Probe Queue Rejects event=0x22,umask=1 01 unc_h_ingress_retry_ipq0_reject.ad_rsp_vn0 uncore cache Ingress Probe Queue Rejects event=0x22,umask=2 01 unc_h_ingress_retry_ipq0_reject.ak_non_upi uncore cache Ingress Probe Queue Rejects event=0x22,umask=0x40 01 unc_h_ingress_retry_ipq0_reject.bl_ncb_vn0 uncore cache Ingress Probe Queue Rejects event=0x22,umask=0x10 01 unc_h_ingress_retry_ipq0_reject.bl_ncs_vn0 uncore cache Ingress Probe Queue Rejects event=0x22,umask=0x20 01 unc_h_ingress_retry_ipq0_reject.bl_rsp_vn0 uncore cache Ingress Probe Queue Rejects event=0x22,umask=4 01 unc_h_ingress_retry_ipq0_reject.bl_wb_vn0 uncore cache Ingress Probe Queue Rejects event=0x22,umask=8 01 unc_h_ingress_retry_ipq0_reject.iv_non_upi uncore cache Ingress Probe Queue Rejects event=0x22,umask=0x80 01 unc_h_ingress_retry_ipq1_reject.allow_snp uncore cache Ingress Probe Queue Rejects event=0x23,umask=0x40 01 unc_h_ingress_retry_ipq1_reject.any_reject_ipq0 uncore cache Ingress Probe Queue Rejects event=0x23,umask=1 01 unc_h_ingress_retry_ipq1_reject.pa_match uncore cache Ingress Probe Queue Rejects event=0x23,umask=0x80 01 unc_h_ingress_retry_ipq1_reject.sf_victim uncore cache Ingress Probe Queue Rejects event=0x23,umask=8 01 unc_h_ingress_retry_ipq1_reject.sf_way uncore cache Ingress Probe Queue Rejects event=0x23,umask=0x20 01 unc_h_ingress_retry_irq0_reject.ad_req_vn0 uncore cache Ingress Request Queue Rejects event=0x18,umask=1 01 unc_h_ingress_retry_irq0_reject.ad_rsp_vn0 uncore cache Ingress Request Queue Rejects event=0x18,umask=2 01 unc_h_ingress_retry_irq0_reject.ak_non_upi uncore cache Ingress Request Queue Rejects event=0x18,umask=0x40 01 unc_h_ingress_retry_irq0_reject.bl_ncb_vn0 uncore cache Ingress Request Queue Rejects event=0x18,umask=0x10 01 unc_h_ingress_retry_irq0_reject.bl_ncs_vn0 uncore cache Ingress Request Queue Rejects event=0x18,umask=0x20 01 unc_h_ingress_retry_irq0_reject.bl_rsp_vn0 uncore cache Ingress Request Queue Rejects event=0x18,umask=4 01 unc_h_ingress_retry_irq0_reject.bl_wb_vn0 uncore cache Ingress Request Queue Rejects event=0x18,umask=8 01 unc_h_ingress_retry_irq0_reject.iv_non_upi uncore cache Ingress Request Queue Rejects event=0x18,umask=0x80 01 unc_h_ingress_retry_irq1_reject.allow_snp uncore cache Ingress Request Queue Rejects event=0x19,umask=0x40 01 unc_h_ingress_retry_irq1_reject.any_reject_irq0 uncore cache Ingress Request Queue Rejects event=0x19,umask=1 01 unc_h_ingress_retry_irq1_reject.pa_match uncore cache Ingress Request Queue Rejects event=0x19,umask=0x80 01 unc_h_ingress_retry_irq1_reject.sf_victim uncore cache Ingress Request Queue Rejects event=0x19,umask=8 01 unc_h_ingress_retry_irq1_reject.sf_way uncore cache Ingress Request Queue Rejects event=0x19,umask=0x20 01 unc_h_ingress_retry_ismq0_reject.ad_req_vn0 uncore cache ISMQ Rejects event=0x24,umask=1 01 unc_h_ingress_retry_ismq0_reject.ad_rsp_vn0 uncore cache ISMQ Rejects event=0x24,umask=2 01 unc_h_ingress_retry_ismq0_reject.ak_non_upi uncore cache ISMQ Rejects event=0x24,umask=0x40 01 unc_h_ingress_retry_ismq0_reject.bl_ncb_vn0 uncore cache ISMQ Rejects event=0x24,umask=0x10 01 unc_h_ingress_retry_ismq0_reject.bl_ncs_vn0 uncore cache ISMQ Rejects event=0x24,umask=0x20 01 unc_h_ingress_retry_ismq0_reject.bl_rsp_vn0 uncore cache ISMQ Rejects event=0x24,umask=4 01 unc_h_ingress_retry_ismq0_reject.bl_wb_vn0 uncore cache ISMQ Rejects event=0x24,umask=8 01 unc_h_ingress_retry_ismq0_reject.iv_non_upi uncore cache ISMQ Rejects event=0x24,umask=0x80 01 unc_h_ingress_retry_ismq0_retry.ad_req_vn0 uncore cache ISMQ Retries event=0x2c,umask=1 01 unc_h_ingress_retry_ismq0_retry.ad_rsp_vn0 uncore cache ISMQ Retries event=0x2c,umask=2 01 unc_h_ingress_retry_ismq0_retry.ak_non_upi uncore cache ISMQ Retries event=0x2c,umask=0x40 01 unc_h_ingress_retry_ismq0_retry.bl_ncb_vn0 uncore cache ISMQ Retries event=0x2c,umask=0x10 01 unc_h_ingress_retry_ismq0_retry.bl_ncs_vn0 uncore cache ISMQ Retries event=0x2c,umask=0x20 01 unc_h_ingress_retry_ismq0_retry.bl_rsp_vn0 uncore cache ISMQ Retries event=0x2c,umask=4 01 unc_h_ingress_retry_ismq0_retry.bl_wb_vn0 uncore cache ISMQ Retries event=0x2c,umask=8 01 unc_h_ingress_retry_ismq0_retry.iv_non_upi uncore cache ISMQ Retries event=0x2c,umask=0x80 01 unc_h_ingress_retry_other0_retry.ad_req_vn0 uncore cache Other Queue Retries event=0x2e,umask=1 01 unc_h_ingress_retry_other0_retry.ad_rsp_vn0 uncore cache Other Queue Retries event=0x2e,umask=2 01 unc_h_ingress_retry_other0_retry.ak_non_upi uncore cache Other Queue Retries event=0x2e,umask=0x40 01 unc_h_ingress_retry_other0_retry.bl_ncb_vn0 uncore cache Other Queue Retries event=0x2e,umask=0x10 01 unc_h_ingress_retry_other0_retry.bl_ncs_vn0 uncore cache Other Queue Retries event=0x2e,umask=0x20 01 unc_h_ingress_retry_other0_retry.bl_rsp_vn0 uncore cache Other Queue Retries event=0x2e,umask=4 01 unc_h_ingress_retry_other0_retry.bl_wb_vn0 uncore cache Other Queue Retries event=0x2e,umask=8 01 unc_h_ingress_retry_other0_retry.iv_non_upi uncore cache Other Queue Retries event=0x2e,umask=0x80 01 unc_h_ingress_retry_other1_retry.allow_snp uncore cache Other Queue Retries event=0x2f,umask=0x40 01 unc_h_ingress_retry_other1_retry.any_reject_irq0 uncore cache Other Queue Retries event=0x2f,umask=1 01 unc_h_ingress_retry_other1_retry.pa_match uncore cache Other Queue Retries event=0x2f,umask=0x80 01 unc_h_ingress_retry_other1_retry.sf_victim uncore cache Other Queue Retries event=0x2f,umask=8 01 unc_h_ingress_retry_other1_retry.sf_way uncore cache Other Queue Retries event=0x2f,umask=0x20 01 unc_h_ingress_retry_prq0_reject.ad_req_vn0 uncore cache Ingress Request Queue Rejects event=0x20,umask=1 01 unc_h_ingress_retry_prq0_reject.ad_rsp_vn0 uncore cache Ingress Request Queue Rejects event=0x20,umask=2 01 unc_h_ingress_retry_prq0_reject.ak_non_upi uncore cache Ingress Request Queue Rejects event=0x20,umask=0x40 01 unc_h_ingress_retry_prq0_reject.bl_ncb_vn0 uncore cache Ingress Request Queue Rejects event=0x20,umask=0x10 01 unc_h_ingress_retry_prq0_reject.bl_ncs_vn0 uncore cache Ingress Request Queue Rejects event=0x20,umask=0x20 01 unc_h_ingress_retry_prq0_reject.bl_rsp_vn0 uncore cache Ingress Request Queue Rejects event=0x20,umask=4 01 unc_h_ingress_retry_prq0_reject.bl_wb_vn0 uncore cache Ingress Request Queue Rejects event=0x20,umask=8 01 unc_h_ingress_retry_prq0_reject.iv_non_upi uncore cache Ingress Request Queue Rejects event=0x20,umask=0x80 01 unc_h_ingress_retry_prq1_reject.allow_snp uncore cache Ingress Request Queue Rejects event=0x21,umask=0x40 01 unc_h_ingress_retry_prq1_reject.any_reject_irq0 uncore cache Ingress Request Queue Rejects event=0x21,umask=1 01 unc_h_ingress_retry_prq1_reject.pa_match uncore cache Ingress Request Queue Rejects event=0x21,umask=0x80 01 unc_h_ingress_retry_prq1_reject.sf_victim uncore cache Ingress Request Queue Rejects event=0x21,umask=8 01 unc_h_ingress_retry_prq1_reject.sf_way uncore cache Ingress Request Queue Rejects event=0x21,umask=0x20 01 unc_h_ingress_retry_req_q0_retry.ad_req_vn0 uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2a,umask=1 01 unc_h_ingress_retry_req_q0_retry.ad_rsp_vn0 uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2a,umask=2 01 unc_h_ingress_retry_req_q0_retry.ak_non_upi uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2a,umask=0x40 01 unc_h_ingress_retry_req_q0_retry.bl_ncb_vn0 uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2a,umask=0x10 01 unc_h_ingress_retry_req_q0_retry.bl_ncs_vn0 uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2a,umask=0x20 01 unc_h_ingress_retry_req_q0_retry.bl_rsp_vn0 uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2a,umask=4 01 unc_h_ingress_retry_req_q0_retry.bl_wb_vn0 uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2a,umask=8 01 unc_h_ingress_retry_req_q0_retry.iv_non_upi uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2a,umask=0x80 01 unc_h_ingress_retry_req_q1_retry.allow_snp uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2b,umask=0x40 01 unc_h_ingress_retry_req_q1_retry.any_reject_irq0 uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2b,umask=1 01 unc_h_ingress_retry_req_q1_retry.pa_match uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2b,umask=0x80 01 unc_h_ingress_retry_req_q1_retry.sf_victim uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2b,umask=8 01 unc_h_ingress_retry_req_q1_retry.sf_way uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2b,umask=0x20 01 unc_h_misc.cv0_pref_miss uncore cache Miscellaneous events in the Cbo. CV0 Prefetch Miss event=0x39,umask=0x20 01 unc_h_misc.cv0_pref_vic uncore cache Miscellaneous events in the Cbo. CV0 Prefetch Victim event=0x39,umask=0x10 01 unc_h_misc.rfo_hit_s uncore cache Miscellaneous events in the Cbo. RFO HitS event=0x39,umask=8 01 unc_h_misc.rspi_was_fse uncore cache Miscellaneous events in the Cbo. Silent Snoop Eviction event=0x39,umask=1 01 unc_h_misc.wc_aliasing uncore cache Miscellaneous events in the Cbo. Write Combining Aliasing event=0x39,umask=2 01 unc_h_ring_bounces_horz.ad uncore cache Number of incoming messages from the Horizontal ring that were bounced, by ring type event=0xa1,umask=1 01 unc_h_ring_bounces_horz.ak uncore cache Number of incoming messages from the Horizontal ring that were bounced, by ring type - Acknowledgements to core event=0xa1,umask=2 01 unc_h_ring_bounces_horz.bl uncore cache Number of incoming messages from the Horizontal ring that were bounced, by ring type - Data Responses to core event=0xa1,umask=4 01 unc_h_ring_bounces_horz.iv uncore cache Number of incoming messages from the Horizontal ring that were bounced, by ring type - Snoops of processor's cache event=0xa1,umask=8 01 unc_h_ring_bounces_vert.ad uncore cache Number of incoming messages from the Vertical ring that were bounced, by ring type event=0xa0,umask=1 01 unc_h_ring_bounces_vert.ak uncore cache Number of incoming messages from the Vertical ring that were bounced, by ring type - Acknowledgements to core event=0xa0,umask=2 01 unc_h_ring_bounces_vert.bl uncore cache Number of incoming messages from the Vertical ring that were bounced, by ring type - Data Responses to core event=0xa0,umask=4 01 unc_h_ring_bounces_vert.iv uncore cache Number of incoming messages from the Vertical ring that were bounced, by ring type - Snoops of processor's cache event=0xa0,umask=8 01 unc_h_ring_sink_starved_horz.ad uncore cache Horizontal ring sink starvation count - AD ring event=0xa3,umask=1 01 unc_h_ring_sink_starved_horz.ak uncore cache Horizontal ring sink starvation count - AK ring event=0xa3,umask=2 01 unc_h_ring_sink_starved_horz.bl uncore cache Horizontal ring sink starvation count - BL ring event=0xa3,umask=4 01 unc_h_ring_sink_starved_horz.iv uncore cache Horizontal ring sink starvation count - IV ring event=0xa3,umask=8 01 unc_h_ring_sink_starved_vert.ad uncore cache Vertical ring sink starvation count - AD ring event=0xa2,umask=1 01 unc_h_ring_sink_starved_vert.ak uncore cache Vertical ring sink starvation count - AK ring event=0xa2,umask=2 01 unc_h_ring_sink_starved_vert.bl uncore cache Vertical ring sink starvation count - BL ring event=0xa2,umask=4 01 unc_h_ring_sink_starved_vert.iv uncore cache Vertical ring sink starvation count - IV ring event=0xa2,umask=8 01 unc_h_ring_src_thrtl uncore cache Counts cycles in throttle mode event=0xa4 01 unc_h_sf_lookup.any uncore cache Cache Lookups. Counts the number of times the LLC was accessed. Filters for any transaction originating from the IPQ or IRQ. This does not include lookups originating from the ISMQ event=0x34,umask=0x11 01 unc_h_sf_lookup.data_read uncore cache Cache Lookups. Counts the number of times the LLC was accessed. Read transactions event=0x34,umask=3 01 unc_h_sf_lookup.remote_snoop uncore cache Cache Lookups. Counts the number of times the LLC was accessed. Filters for only snoop requests coming from the remote socket(s) through the IPQ event=0x34,umask=9 01 unc_h_sf_lookup.write uncore cache Cache Lookups. Counts the number of times the LLC was accessed. Writeback transactions from L2 to the LLC This includes all write transactions -- both Cacheable and UC event=0x34,umask=5 01 unc_h_tg_ingress_busy_starved.ad_bnc uncore cache Transgress Injection Starvation. Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority event=0xb4,umask=1 01 unc_h_tg_ingress_busy_starved.ad_crd uncore cache Transgress Injection Starvation. Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority event=0xb4,umask=0x10 01 unc_h_tg_ingress_busy_starved.bl_bnc uncore cache Transgress Injection Starvation. Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority event=0xb4,umask=4 01 unc_h_tg_ingress_busy_starved.bl_crd uncore cache Transgress Injection Starvation. Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority event=0xb4,umask=0x40 01 unc_h_tg_ingress_bypass.ad_bnc uncore cache Transgress Ingress Bypass. Number of packets bypassing the CMS Ingress event=0xb2,umask=1 01 unc_h_tg_ingress_bypass.ad_crd uncore cache Transgress Ingress Bypass. Number of packets bypassing the CMS Ingress event=0xb2,umask=0x10 01 unc_h_tg_ingress_bypass.ak_bnc uncore cache Transgress Ingress Bypass. Number of packets bypassing the CMS Ingress event=0xb2,umask=2 01 unc_h_tg_ingress_bypass.bl_bnc uncore cache Transgress Ingress Bypass. Number of packets bypassing the CMS Ingress event=0xb2,umask=4 01 unc_h_tg_ingress_bypass.bl_crd uncore cache Transgress Ingress Bypass. Number of packets bypassing the CMS Ingress event=0xb2,umask=0x40 01 unc_h_tg_ingress_bypass.iv_bnc uncore cache Transgress Ingress Bypass. Number of packets bypassing the CMS Ingress event=0xb2,umask=8 01 unc_h_tg_ingress_crd_starved.ad_bnc uncore cache Transgress Injection Starvation. Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit event=0xb3,umask=1 01 unc_h_tg_ingress_crd_starved.ad_crd uncore cache Transgress Injection Starvation. Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit event=0xb3,umask=0x10 01 unc_h_tg_ingress_crd_starved.ak_bnc uncore cache Transgress Injection Starvation. Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit event=0xb3,umask=2 01 unc_h_tg_ingress_crd_starved.bl_bnc uncore cache Transgress Injection Starvation. Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit event=0xb3,umask=4 01 unc_h_tg_ingress_crd_starved.bl_crd uncore cache Transgress Injection Starvation. Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit event=0xb3,umask=0x40 01 unc_h_tg_ingress_crd_starved.ifv uncore cache Transgress Injection Starvation. Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit event=0xb3,umask=0x80 01 unc_h_tg_ingress_crd_starved.iv_bnc uncore cache Transgress Injection Starvation. Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit event=0xb3,umask=8 01 unc_h_tg_ingress_inserts.ad_bnc uncore cache Transgress Ingress Allocations. Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh event=0xb1,umask=1 01 unc_h_tg_ingress_inserts.ad_crd uncore cache Transgress Ingress Allocations. Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh event=0xb1,umask=0x10 01 unc_h_tg_ingress_inserts.ak_bnc uncore cache Transgress Ingress Allocations. Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh event=0xb1,umask=2 01 unc_h_tg_ingress_inserts.bl_bnc uncore cache Transgress Ingress Allocations. Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh event=0xb1,umask=4 01 unc_h_tg_ingress_inserts.bl_crd uncore cache Transgress Ingress Allocations. Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh event=0xb1,umask=0x40 01 unc_h_tg_ingress_inserts.iv_bnc uncore cache Transgress Ingress Allocations. Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh event=0xb1,umask=8 01 unc_h_tg_ingress_occupancy.ad_bnc uncore cache Transgress Ingress Occupancy. Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh event=0xb0,umask=1 01 unc_h_tg_ingress_occupancy.ad_crd uncore cache Transgress Ingress Occupancy. Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh event=0xb0,umask=0x10 01 unc_h_tg_ingress_occupancy.ak_bnc uncore cache Transgress Ingress Occupancy. Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh event=0xb0,umask=2 01 unc_h_tg_ingress_occupancy.bl_bnc uncore cache Transgress Ingress Occupancy. Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh event=0xb0,umask=4 01 unc_h_tg_ingress_occupancy.bl_crd uncore cache Transgress Ingress Occupancy. Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh event=0xb0,umask=0x40 01 unc_h_tg_ingress_occupancy.iv_bnc uncore cache Transgress Ingress Occupancy. Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh event=0xb0,umask=8 01 unc_h_tor_inserts.evict uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -SF/LLC Evictions event=0x35,umask=0x32 01 unc_h_tor_inserts.hit uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -Hit (Not a Miss) event=0x35,umask=0x1f 01 unc_h_tor_inserts.ipq uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -IPQ event=0x35,umask=0x38 01 unc_h_tor_inserts.irq uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -IRQ event=0x35,umask=0x31 01 unc_h_tor_inserts.miss uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -Miss event=0x35,umask=0x2f 01 unc_h_tor_inserts.prq uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -PRQ event=0x35,umask=0x34 01 unc_h_tor_occupancy.evict uncore cache For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -SF/LLC Evictions event=0x36,umask=0x32 01 unc_h_tor_occupancy.hit uncore cache For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -Hit (Not a Miss) event=0x36,umask=0x1f 01 unc_h_tor_occupancy.ipq uncore cache For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -IPQ event=0x36,umask=0x38 01 unc_h_tor_occupancy.ipq_hit uncore cache For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -IPQ hit event=0x36,umask=0x18 01 unc_h_tor_occupancy.ipq_miss uncore cache For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -IPQ miss event=0x36,umask=0x28 01 unc_h_tor_occupancy.irq uncore cache For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -IRQ or PRQ event=0x36,umask=0x31 01 unc_h_tor_occupancy.irq_hit uncore cache For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -IRQ or PRQ hit event=0x36,umask=0x11 01 unc_h_tor_occupancy.irq_miss uncore cache For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -IRQ or PRQ miss event=0x36,umask=0x21 01 unc_h_tor_occupancy.miss uncore cache For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -Miss event=0x36,umask=0x2f 01 unc_h_tor_occupancy.prq uncore cache For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -PRQ event=0x36,umask=0x34 01 unc_h_tor_occupancy.prq_hit uncore cache For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -PRQ hit event=0x36,umask=0x14 01 unc_h_tor_occupancy.prq_miss uncore cache For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -PRQ miss event=0x36,umask=0x24 01 unc_h_u_clockticks uncore cache Uncore Clocks event=0 01 unc_h_vert_ring_ad_in_use.dn_even uncore cache Counts the number of cycles that the Vertical AD ring is being used at this ring stop - Down and Even event=0xa6,umask=4 01 unc_h_vert_ring_ad_in_use.dn_odd uncore cache Counts the number of cycles that the Vertical AD ring is being used at this ring stop - Down and Odd event=0xa6,umask=8 01 unc_h_vert_ring_ad_in_use.up_even uncore cache Counts the number of cycles that the Vertical AD ring is being used at this ring stop - Up and Even event=0xa6,umask=1 01 unc_h_vert_ring_ad_in_use.up_odd uncore cache Counts the number of cycles that the Vertical AD ring is being used at this ring stop - Up and Odd event=0xa6,umask=2 01 unc_h_vert_ring_ak_in_use.dn_even uncore cache Counts the number of cycles that the Vertical AK ring is being used at this ring stop - Down and Even event=0xa8,umask=4 01 unc_h_vert_ring_ak_in_use.dn_odd uncore cache Counts the number of cycles that the Vertical AK ring is being used at this ring stop - Down and Odd event=0xa8,umask=8 01 unc_h_vert_ring_ak_in_use.up_even uncore cache Counts the number of cycles that the Vertical AK ring is being used at this ring stop - Up and Even event=0xa8,umask=1 01 unc_h_vert_ring_ak_in_use.up_odd uncore cache Counts the number of cycles that the Vertical AK ring is being used at this ring stop - Up and Odd event=0xa8,umask=2 01 unc_h_vert_ring_bl_in_use.dn_even uncore cache Counts the number of cycles that the Vertical BL ring is being used at this ring stop - Down and Even event=0xaa,umask=4 01 unc_h_vert_ring_bl_in_use.dn_odd uncore cache Counts the number of cycles that the Vertical BL ring is being used at this ring stop - Down and Odd event=0xaa,umask=8 01 unc_h_vert_ring_bl_in_use.up_even uncore cache Counts the number of cycles that the Vertical BL ring is being used at this ring stop - Up and Even event=0xaa,umask=1 01 unc_h_vert_ring_bl_in_use.up_odd uncore cache Counts the number of cycles that the Vertical BL ring is being used at this ring stop - Up and Odd event=0xaa,umask=2 01 unc_h_vert_ring_iv_in_use.dn uncore cache Counts the number of cycles that the Vertical IV ring is being used at this ring stop - Down event=0xac,umask=4 01 unc_h_vert_ring_iv_in_use.up uncore cache Counts the number of cycles that the Vertical IV ring is being used at this ring stop - Up event=0xac,umask=1 01 unc_m2p_egress_cycles_full.ad_0 uncore io Egress (to CMS) Cycles Full. Counts the number of cycles when the M2PCIe Egress is full. AD_0 event=0x25,umask=1 01 unc_m2p_egress_cycles_full.ad_1 uncore io Egress (to CMS) Cycles Full. Counts the number of cycles when the M2PCIe Egress is full. AD_1 event=0x25,umask=8 01 unc_m2p_egress_cycles_full.ak_0 uncore io Egress (to CMS) Cycles Full. Counts the number of cycles when the M2PCIe Egress is full. AK_0 event=0x25,umask=2 01 unc_m2p_egress_cycles_full.ak_1 uncore io Egress (to CMS) Cycles Full. Counts the number of cycles when the M2PCIe Egress is full. AK_1 event=0x25,umask=0x10 01 unc_m2p_egress_cycles_full.bl_0 uncore io Egress (to CMS) Cycles Full. Counts the number of cycles when the M2PCIe Egress is full. BL_0 event=0x25,umask=4 01 unc_m2p_egress_cycles_full.bl_1 uncore io Egress (to CMS) Cycles Full. Counts the number of cycles when the M2PCIe Egress is full. BL_1 event=0x25,umask=0x20 01 unc_m2p_egress_cycles_ne.ad_0 uncore io Egress (to CMS) Cycles Not Empty. Counts the number of cycles when the M2PCIe Egress is not empty. AD_0 event=0x23,umask=1 01 unc_m2p_egress_cycles_ne.ad_1 uncore io Egress (to CMS) Cycles Not Empty. Counts the number of cycles when the M2PCIe Egress is not empty. AD_1 event=0x23,umask=8 01 unc_m2p_egress_cycles_ne.ak_0 uncore io Egress (to CMS) Cycles Not Empty. Counts the number of cycles when the M2PCIe Egress is not empty. AK_0 event=0x23,umask=2 01 unc_m2p_egress_cycles_ne.ak_1 uncore io Egress (to CMS) Cycles Not Empty. Counts the number of cycles when the M2PCIe Egress is not empty. AK_1 event=0x23,umask=0x10 01 unc_m2p_egress_cycles_ne.bl_0 uncore io Egress (to CMS) Cycles Not Empty. Counts the number of cycles when the M2PCIe Egress is not empty. BL_0 event=0x23,umask=4 01 unc_m2p_egress_cycles_ne.bl_1 uncore io Egress (to CMS) Cycles Not Empty. Counts the number of cycles when the M2PCIe Egress is not empty. BL_1 event=0x23,umask=0x20 01 unc_m2p_egress_inserts.ad_0 uncore io Egress (to CMS) Ingress. Counts the number of number of messages inserted into the the M2PCIe Egress queue. AD_0 event=0x24,umask=1 01 unc_m2p_egress_inserts.ad_1 uncore io Egress (to CMS) Ingress. Counts the number of number of messages inserted into the the M2PCIe Egress queue. AD_1 event=0x24,umask=0x10 01 unc_m2p_egress_inserts.ak_0 uncore io Egress (to CMS) Ingress. Counts the number of number of messages inserted into the the M2PCIe Egress queue. AK_0 event=0x24,umask=2 01 unc_m2p_egress_inserts.ak_1 uncore io Egress (to CMS) Ingress. Counts the number of number of messages inserted into the the M2PCIe Egress queue. AK_1 event=0x24,umask=0x20 01 unc_m2p_egress_inserts.ak_crd_0 uncore io Egress (to CMS) Ingress. Counts the number of number of messages inserted into the the M2PCIe Egress queue. AK_CRD_0 event=0x24,umask=8 01 unc_m2p_egress_inserts.ak_crd_1 uncore io Egress (to CMS) Ingress. Counts the number of number of messages inserted into the the M2PCIe Egress queue. AK_CRD_1 event=0x24,umask=0x80 01 unc_m2p_egress_inserts.bl_0 uncore io Egress (to CMS) Ingress. Counts the number of number of messages inserted into the the M2PCIe Egress queue. BL_0 event=0x24,umask=4 01 unc_m2p_egress_inserts.bl_1 uncore io Egress (to CMS) Ingress. Counts the number of number of messages inserted into the the M2PCIe Egress queue. BL_1 event=0x24,umask=0x40 01 unc_m2p_ingress_cycles_ne.all uncore io Ingress Queue Cycles Not Empty. Counts the number of cycles when the M2PCIe Ingress is not empty.ALL event=0x10,umask=0x80 01 unc_m2p_ingress_cycles_ne.cbo_idi uncore io Ingress Queue Cycles Not Empty. Counts the number of cycles when the M2PCIe Ingress is not empty.CBO_IDI event=0x10,umask=1 01 unc_m2p_ingress_cycles_ne.cbo_ncb uncore io Ingress Queue Cycles Not Empty. Counts the number of cycles when the M2PCIe Ingress is not empty.CBO_NCB event=0x10,umask=2 01 unc_m2p_ingress_cycles_ne.cbo_ncs uncore io Ingress Queue Cycles Not Empty. Counts the number of cycles when the M2PCIe Ingress is not empty.CBO_NCS event=0x10,umask=4 01 uncore_edc_uclk unc_e_edc_access.hit_clean uncore memory Counts the number of read requests and streaming stores that hit in MCDRAM cache and the data in MCDRAM is clean with respect to DDR. This event is only valid in cache and hybrid memory mode event=2,umask=1 01 unc_e_edc_access.hit_dirty uncore memory Counts the number of read requests and streaming stores that hit in MCDRAM cache and the data in MCDRAM is dirty with respect to DDR. This event is only valid in cache and hybrid memory mode event=2,umask=2 01 unc_e_edc_access.miss_clean uncore memory Counts the number of read requests and streaming stores that miss in MCDRAM cache and the data evicted from the MCDRAM is clean with respect to DDR. This event is only valid in cache and hybrid memory mode event=2,umask=4 01 unc_e_edc_access.miss_dirty uncore memory Counts the number of read requests and streaming stores that miss in MCDRAM cache and the data evicted from the MCDRAM is dirty with respect to DDR. This event is only valid in cache and hybrid memory mode event=2,umask=8 01 unc_e_edc_access.miss_invalid uncore memory Number of EDC Hits or Misses. Miss I event=2,umask=0x10 01 uncore_edc_eclk unc_e_e_clockticks uncore memory ECLK count event=0 01 unc_e_rpq_inserts uncore memory Counts the number of read requests received by the MCDRAM controller. This event is valid in all three memory modes: flat, cache and hybrid. In cache and hybrid memory mode, this event counts all read requests as well as streaming stores that hit or miss in the MCDRAM cache event=1,umask=1 01 unc_e_u_clockticks uncore memory UCLK count event=0 01 unc_e_wpq_inserts uncore memory Counts the number of write requests received by the MCDRAM controller. This event is valid in all three memory modes: flat, cache and hybrid. In cache and hybrid memory mode, this event counts all streaming stores, writebacks and, read requests that miss in MCDRAM cache event=2,umask=1 01 uncore_imc_dclk unc_m_cas_count.all uncore memory CAS All event=3,umask=3 01 unc_m_cas_count.rd uncore memory CAS Reads event=3,umask=1 01 unc_m_cas_count.wr uncore memory CAS Writes event=3,umask=2 01 unc_m_d_clockticks uncore memory DCLK count event=0 01 uncore_imc_uclk unc_m_u_clockticks uncore memory UCLK count event=0 01 mem_uops_retired.dtlb_miss_loads virtual memory Counts the number of load micro-ops retired that cause a DTLB miss (Precise Event) Supports address when precise event=4,period=200003,umask=8 00 page_walks.cycles virtual memory Counts the total number of core cycles for all the page walks. The cycles for page walks started in speculative path will also be included event=5,period=200003,umask=3 00 This event counts every cycle when a data (D) page walk or instruction (I) page walk is in progress page_walks.d_side_cycles virtual memory Counts the total number of core cycles for all the D-side page walks. The cycles for page walks started in speculative path will also be included event=5,period=200003,umask=1 00 page_walks.d_side_walks virtual memory Counts the total D-side page walks that are completed or started. The page walks started in the speculative path will also be counted event=5,edge=1,period=100003,umask=1 00 page_walks.i_side_cycles virtual memory Counts the total number of core cycles for all the I-side page walks. The cycles for page walks started in speculative path will also be included event=5,period=200003,umask=2 00 This event counts every cycle when an I-side (walks due to an instruction fetch) page walk is in progress page_walks.i_side_walks virtual memory Counts the total I-side page walks that are completed event=5,edge=1,period=100003,umask=2 00 page_walks.walks virtual memory Counts the total page walks that are completed (I-side and D-side) event=5,edge=1,period=100003,umask=3 00 l1d.replacement cache Cachelines replaced into the L0 and L1 d-cache. Successful replacements only (not blocked) and exclude WB-miss case event=0x51,period=1000003,umask=5 00 Counts cachelines replaced into the L0 and L1 d-cache l2_lines_in.e cache Counts the number of cache lines filled into the L2 cache that are in Exclusive state event=0x25,period=1000003,umask=4 00 l2_lines_in.f cache Counts the number of cache lines filled into the L2 cache that are in Forward state event=0x25,period=1000003,umask=0x10 00 l2_lines_in.i cache Counts the number of cache lines filled into the L2 cache that are in Invalid state event=0x25,period=1000003,umask=1 00 Counts the number of cache lines filled into the L2 cache that are in Invalid state, does not count lines that go Invalid due to an eviction l2_lines_in.m cache Counts the number of cache lines filled into the L2 cache that are in Modified state event=0x25,period=1000003,umask=8 00 l2_lines_in.s cache Counts the number of cache lines filled into the L2 cache that are in Shared state event=0x25,period=1000003,umask=2 00 l2_lines_out.non_silent cache Counts the number of L2 cache lines that are evicted due to an L2 cache fill event=0x26,period=1000003,umask=2 00 Counts the number of L2 cache lines that are evicted due to an L2 cache fill. Increments on the core that brought the line in originally l2_lines_out.silent cache Counts the number of L2 cache lines that are silently dropped due to an L2 cache fill event=0x26,period=1000003,umask=1 00 Counts the number of L2 cache lines that are silently dropped due to an L2 cache fill. Increments on the core that brought the line in originally l2_lines_out.useless_hwpf cache Counts the number of L2 cache lines that have been L2 hardware prefetched but not used by demand accesses event=0x26,period=1000003,umask=4 00 Counts the number of L2 cache lines that have been L2 hardware prefetched but not used by demand accesses. Increments on the core that brought the line in originally l2_prefetches_throttled.dpt cache Counts the number of L2 prefetches initiated by either the L2 Stream or AMP that were throttled due to Dynamic Prefetch Throttling. The throttle requestor/source could be from the uncore/SOC or the Dead Block Predictor. Counts on a per core basis event=0x28,period=1000003,umask=1 00 l2_prefetches_throttled.dtp cache Counts the number of L2 prefetches initiated by the L2 Stream that were throttled due to Demand Throttle Prefetcher. DTP Global Triggered with no Local Override. Counts on a per core basis event=0x28,period=1000003,umask=2 00 l2_prefetches_throttled.dtp_override cache Counts the number of L2 prefetches initiated by the L2 Stream and not throttled by DTP due to local override. These prefetches may still be throttled due to another throttler mechanism besides DTP. Counts on a per core basis event=0x28,period=1000003,umask=4 00 l2_prefetches_throttled.xq_thresh cache Counts the number of L2 prefetches initiated by either the L2 Stream or AMP that were throttled due to exceeding the XQ threshold set by either XQ_THRESOLD_DTP or XQ_THRESHOLD. Counts on a per core basis event=0x28,period=1000003,umask=8 00 l2_request.all cache Counts the number of L2 Cache Accesses Counts the total number of L2 Cache Accesses - sum of hits, misses, rejects front door requests for CRd/DRd/RFO/ItoM/L2 Prefetches only, per core event event=0x24,period=1000003,umask=7 00 Counts the number of L2 Cache Accesses Counts the total number of L2 Cache Accesses - sum of hits, misses, rejects front door requests for CRd/DRd/RFO/ItoM/L2 Prefetches only l2_request.hit cache Counts the number of L2 Cache Accesses that resulted in a Hit from a front door request only (does not include rejects or recycles), per core event event=0x24,period=1000003,umask=2 00 l2_request.miss cache Counts the number of total L2 Cache Accesses that resulted in a Miss from a front door request only (does not include rejects or recycles), per core event event=0x24,period=1000003,umask=1 00 l2_request.rejects cache Counts the number of L2 Cache Accesses that miss the L2 and get BBL reject short and long rejects (includes those counted in L2_reject_XQ.any), per core event event=0x24,period=1000003,umask=4 00 mem_bound_stalls_load.sbfull cache Counts the number of unhalted cycles when the core is stalled to a store buffer full condition event=0x34,period=1000003,umask=0x80 00 mem_load_l3_miss_retired.memside_cache cache Retired load instructions which data source is memory side cache Supports address when precise event=0xd3,period=100007 00 mem_load_uops_l3_miss_retired.local_dram cache This event is deprecated. Refer to new event MEM_LOAD_UOPS_LLC_MISS_RETIRED.LOCAL_DRAM event=0xd3,period=1000003,umask=1 10 mem_load_uops_l3_miss_retired.memside_cache cache This event is deprecated. Refer to new event MEM_LOAD_UOPS_LLC_MISS_RETIRED.MEMSIDE_CACHE event=0xd3,period=1000003,umask=0x40 10 mem_load_uops_llc_miss_retired.local_dram cache Counts the number of load ops retired that miss the L2 cache, missed the Memory Side Cache and hit in DRAM event=0xd3,period=1000003,umask=1 00 mem_load_uops_llc_miss_retired.memside_cache cache Counts the number of load ops retired that miss the LLC cache and hit in the Memory Side Cache event=0xd3,period=1000003,umask=0x40 00 mem_store_retired.memside_cache cache Number of cache-lines required by retired stores whose Data Source is: Memory Side Cache event=0x44,period=100021 00 mem_uops_retired.all cache Counts the number of memory uops retired. A single uop that performs both a load AND a store will be counted as 1, not 2 (e.g. ADD [mem], CONST) Supports address when precise event=0xd0,period=200003,umask=0x83 00 mem_uops_retired.mrn_loads cache Counts the number of memory renamed load uops retired Supports address when precise event=0xd0,period=200003,umask=9 00 mem_uops_retired.mrn_stores cache Counts the number of memory renamed store uops retired Supports address when precise event=0xd0,period=200003,umask=0xa 00 mem_uops_retired.stlb_miss_loads cache Counts the number of load ops retired that filled the STLB - includes those in DTLB_LOAD_MISSES submasks Supports address when precise event=0xd0,period=200003,umask=0x11 00 mem_uops_retired.stlb_miss_stores cache Counts the number of store ops retired (store STLB miss) Supports address when precise event=0xd0,period=200003,umask=0x12 00 ocr.demand_code_rd.memside_cache cache Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by mem side cache event=0xb7,period=100003,umask=1,offcore_rsp=0x11F80000004 00 ocr.demand_data_rd.memside_cache cache Counts demand data reads that were supplied by mem side cache event=0xb7,period=100003,umask=1,offcore_rsp=0x11F80000001 00 arith.fpdiv_occupancy floating point Counts the number of active floating point dividers per cycle in the loop stage event=0xcd,period=1000003,umask=2 00 fp_vint_uops_executed.all floating point Counts the number of uops executed on all floating point ports event=0xb2,period=1000003,umask=0x1f 00 fp_vint_uops_executed.p0 floating point Counts the number of uops executed on floating point and vector integer port 0 event=0xb2,period=1000003,umask=2 00 fp_vint_uops_executed.p1 floating point Counts the number of uops executed on floating point and vector integer port 1 event=0xb2,period=1000003,umask=4 00 fp_vint_uops_executed.p2 floating point Counts the number of uops executed on floating point and vector integer port 2 event=0xb2,period=1000003,umask=8 00 fp_vint_uops_executed.p3 floating point Counts the number of uops executed on floating point and vector integer port 3 event=0xb2,period=1000003,umask=0x10 00 frontend_retired.all frontend Counts the number of instructions retired that were tagged with having preceded with frontend bound behavior event=0xc6,period=1000003 00 frontend_retired.branch_detect frontend Counts the number of instruction retired that are tagged after a branch instruction causes bubbles/empty issue slots due to a baclear event=0xc6,period=1000003,umask=2 00 frontend_retired.branch_resteer frontend Counts the number of instruction retired that are tagged after a branch instruction causes bubbles /empty issue slots due to a btclear event=0xc6,period=1000003,umask=0x40 00 frontend_retired.cisc frontend Counts the number of instructions retired that were tagged following an ms flow due to the bubble/wasted issue slot from exiting long ms flow event=0xc6,period=1000003,umask=1 00 Counts the number of instructions retired that were tagged following an ms flow due to the bubble/wasted issue slot from exiting long ms flow frontend_retired.decode frontend Counts the number of instructions retired that were tagged every cycle the decoder is unable to send 4 uops event=0xc6,period=1000003,umask=8 00 frontend_retired.other frontend Counts the number of instruction retired tagged after a wasted issue slot if none of the previous events occurred event=0xc6,period=1000003,umask=0x80 00 frontend_retired.predecode frontend Counts the number of instruction retired that are tagged after a branch instruction causes bubbles/empty issue slots due to a predecode wrong event=0xc6,period=1000003,umask=4 00 ms_decoded.ms_busy frontend Counts the number of cycles that the micro-sequencer is busy event=0xe7,period=200003,umask=4 00 ms_decoded.ms_entry frontend Counts the number of times entered into a ucode flow in the FEC. Includes inserted flows due to front-end detected faults or assists event=0xe7,period=200003,umask=1 00 ms_decoded.nano_code frontend Counts the number of times nanocode flow is executed event=0xe7,period=200003,umask=2 00 ld_head.any memory Counts the number of cycles that the head (oldest load) of the load buffer is stalled due to any number of reasons, including an L1 miss, WCB full, pagewalk, store address block or store data block event=5,period=1000003,umask=0x7f 00 ld_head.other memory Counts the number of cycles that the head (oldest load) of the load buffer is stalled due to other block cases event=5,period=1000003,umask=0x40 00 Counts the number of cycles that the head (oldest load) of the load buffer is stalled due to other block cases such as pipeline conflicts, fences, etc ld_head.pgwalk memory Counts the number of cycles that the head (oldest load) of the load buffer is stalled due to a pagewalk event=5,period=1000003,umask=0x20 00 ld_head.st_addr memory Counts the number of cycles that the head (oldest load) of the load buffer is stalled due to a store address match event=5,period=1000003,umask=4 00 ld_head.st_data memory Counts the number of cycles that the head (oldest load) of the load buffer is stalled due to store data forward block event=5,period=1000003,umask=8 00 ld_head.wcb_full memory Counts the number of cycles that the head (oldest load) of the load buffer is stalled due to request buffers full or lock in progress event=5,period=1000003,umask=2 00 machine_clears.memory_ordering_fast memory Counts the number of machine clears that flush the pipeline and restart the machine without the use of microcode event=0xc3,period=20003,umask=0x82 00 ocr.demand_code_rd.l3_miss memory Counts demand instruction fetches and L1 instruction cache prefetches that were not supplied by the L3 cache and were supplied by the system memory (DRAM, MSC, or MMIO) event=0xb7,period=100003,umask=1,offcore_rsp=0x13FBFC00004 00 ocr.demand_data_rd.l3_miss memory Counts demand data reads that were not supplied by the L3 cache and were supplied by the system memory (DRAM, MSC, or MMIO) event=0xb7,period=100003,umask=1,offcore_rsp=0x13FBFC00001 00 ocr.demand_data_rd.l3_miss memory Counts demand data reads that were not supplied by the L3 cache and were supplied by the system memory (DRAM, MSC, or MMIO) event=0x2a,period=100003,umask=1,offcore_rsp=0x9E7FA000001 00 ocr.demand_rfo.l3_miss memory Counts demand read for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the L3 cache and were supplied by the system memory (DRAM, MSC, or MMIO) event=0xb7,period=100003,umask=1,offcore_rsp=0x13FBFC00002 00 ocr.demand_rfo.l3_miss memory Counts demand read for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the L3 cache and were supplied by the system memory (DRAM, MSC, or MMIO) event=0x2a,period=100003,umask=1,offcore_rsp=0x9E7FA000002 00 bus_lock.blocked_cycles other Counts the number of unhalted cycles a Core is blocked due to a lock In Progress issued by another core event=0x63,period=1000003,umask=1 00 Counts the number of unhalted cycles a Core is blocked due to a lock In Progress issued by another core. Counts on a per core basis bus_lock.lock_cycles other Counts the number of unhalted cycles a Core is blocked due to an Accepted lock it issued, includes both split and non-split lock cycles event=0x63,period=1000003,umask=2 00 Counts the number of unhalted cycles a Core is blocked due to an Accepted lock it issued, includes both split and non-split lock cycles. Counts on a per core basis bus_lock.non_split_locks other Counts the number of non-split locks such as UC locks issued by a Core (does not include cache locks) event=0x63,period=1000003,umask=4 00 bus_lock.split_locks other Counts the number of split locks issued by a Core event=0x63,period=1000003,umask=8 00 dynamic_prefetch_throttler.level0_soc other Counts the number of cycles the L2 Prefetchers are at throttle level 0 event=0x32,period=1000003,umask=1 00 dynamic_prefetch_throttler.level1_soc other Counts the number of cycles the L2 Prefetcher throttle level is at 1 event=0x32,period=1000003,umask=2 00 dynamic_prefetch_throttler.level2_soc other Counts the number of cycles the L2 Prefetcher throttle level is at 2 event=0x32,period=1000003,umask=4 00 dynamic_prefetch_throttler.level3_soc other Counts the number of cycles the L2 Prefetcher throttle level is at 3 event=0x32,period=1000003,umask=8 00 dynamic_prefetch_throttler.level4_soc other Counts the number of cycles the L2 Prefetcher throttle level is at 4 event=0x32,period=1000003,umask=0x10 00 int_uops_executed.all other Counts the number of uops executed on all Integer ports event=0xb3,period=1000003,umask=0xff 00 int_uops_executed.p0 other Counts the number of uops executed on integer port 0 event=0xb3,period=1000003,umask=8 00 int_uops_executed.p1 other Counts the number of uops executed on integer port 1 event=0xb3,period=1000003,umask=0x10 00 int_uops_executed.p2 other Counts the number of uops executed on integer port 2 event=0xb3,period=1000003,umask=0x20 00 int_uops_executed.p3 other Counts the number of uops executed on integer port 3 event=0xb3,period=1000003,umask=0x40 00 llc_prefetches_throttled.dpt other Counts the number of LLC prefetches that were throttled due to Dynamic Prefetch Throttling. The throttle requestor/source could be from the uncore/SOC or the Dead Block Predictor. Counts on a per core basis event=0x29,period=1000003,umask=1 00 llc_prefetches_throttled.dtp other Counts the number of LLC prefetches throttled due to Demand Throttle Prefetcher. DTP Global Triggered with no Local Override. Counts on a per core basis event=0x29,period=1000003,umask=2 00 llc_prefetches_throttled.dtp_override other Counts the number of LLC prefetches not throttled by DTP due to local override. These prefetches may still be throttled due to another throttler mechanism. Counts on a per core basis event=0x29,period=1000003,umask=4 00 llc_prefetches_throttled.hit_rate other Counts the number of LLC prefetches throttled due to LLC hit rate in <insert knob name here>. Counts on a per core basis event=0x29,period=1000003,umask=0x10 00 llc_prefetches_throttled.xq_thresh other Counts the number of LLC prefetches throttled due to exceeding the XQ threshold set by either XQ_THRESOLD_DTP or LLC_XQ_THRESHOLD. Counts on a per core basis event=0x29,period=1000003,umask=8 00 ocr.all_requests.any_response other Counts all requests that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0xFF0000001DFFF 00 ocr.corewb_m.any_response other Counts writebacks of modified cachelines that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x10008 00 ocr.corewb_nonm.any_response other Counts writebacks of non-modified cachelines that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x11000 00 ocr.demand_code_rd.dram other Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x1FBC000004 00 ocr.demand_data_rd.dram other Counts demand data reads that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x1FBC000001 00 ocr.demand_rfo.dram other Counts demand read for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x1FBC000002 00 ocr.full_streaming_wr.any_response other Counts full streaming stores (64 bytes, WCiLF) that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x800000010000 00 ocr.partial_streaming_wr.any_response other Counts partial streaming stores (less than 64 bytes, WCiL) that have any type of response event=0xb7,period=100003,umask=1,offcore_rsp=0x400000010000 00 serialization.color_stalls other Counts the number issue slots not consumed due to a color request for an FCW or MXCSR control register when all 4 colors (copies) are already in use event=0x75,period=1000003,umask=8 00 xq_promotion.all other Counts the number of prefetch requests that were promoted in the XQ to a demand request event=0xf4,period=1000003 00 xq_promotion.crds other Counts the number of prefetch requests that were promoted in the XQ to a demand code read event=0xf4,period=1000003,umask=4 00 xq_promotion.drds other Counts the number of prefetch requests that were promoted in the XQ to a demand read event=0xf4,period=1000003,umask=1 00 xq_promotion.rfos other Counts the number of prefetch requests that were promoted in the XQ to a demand RFO event=0xf4,period=1000003,umask=2 00 arith.idiv_active pipeline Counts the number of cycles when any of the integer dividers are active event=0xcd,cmask=1,period=1000003,umask=1 00 br_inst_retired.cond_ntaken pipeline Counts the number of not taken JCC branch instructions retired event=0xc4,period=200003,umask=0x7f 00 br_inst_retired.near_taken pipeline Counts the number of taken branch instructions retired event=0xc4,period=200003,umask=0xc0 00 br_misp_retired.cond_ntaken pipeline Counts the number of mispredicted not taken JCC branch instructions retired event=0xc5,period=200003,umask=0x7f 00 btclear.any pipeline Counts the total number of BTCLEARS event=0xe8,period=1000003 00 Counts the total number of BTCLEARS which occurs when the Branch Target Buffer (BTB) predicts a taken branch ld_blocks.all pipeline Counts the number of occurrences a retired load was blocked for any of the following reasons: utlb_miss, 4k_alias, unknown_sta/bad_fwd, unready_fwd (includes md blocks and esp consuming load blocks) event=3,period=1000003,umask=0x10 00 load_hit_prefetch.hw_pf pipeline Counts the number of demand loads that match on a wcb (request buffer) allocated by an L1 hardware prefetch event=0x4c,period=1000003,umask=2 00 machine_clears.any_fast pipeline Counts the number of machine clears that flush the pipeline and restart the machine without the use of microcode event=0xc3,period=20003,umask=0xff 00 machine_clears.disambiguation_fast pipeline Counts the number of machine clears that flush the pipeline and restart the machine without the use of microcode event=0xc3,period=20003,umask=0x88 00 machine_clears.mrn_nuke_fast pipeline Counts the number of machine clears that flush the pipeline and restart the machine without the use of microcode event=0xc3,period=20003,umask=0x90 00 misc_retired.lbr_inserts pipeline Counts the number of LBR entries recorded. Requires LBRs to be enabled in IA32_LBR_CTL event=0xe4,period=1000003,umask=1 00 misc_retired1.cl_inst pipeline Counts the number of CLFLUSH, CLWB, and CLDEMOTE instructions retired event=0xe0,period=1000003,umask=0xff 00 misc_retired1.lfence pipeline Counts the number of LFENCE instructions retired event=0xe0,period=1000003,umask=2 00 misc_retired1.rdpmc_rdtsc_p pipeline Counts the number of RDPMC, RDTSC, and RDTSCP instructions retired event=0xe0,period=1000003,umask=1 00 misc_retired1.wrmsr pipeline Count the number of WRMSR instructions retired event=0xe0,period=1000003 00 misc_retired2.fault_all pipeline Counts the number of faults and software interrupts with vector < 32 event=0xe1,period=1000003 00 Counts the number of faults and software interrupts with vector < 32, including VOE cases misc_retired2.intel_pt_clears pipeline Counts the number of PSB+ nuke events and ToPA trap events event=0xe1,period=1000003,umask=2 00 misc_retired2.keylocker_access pipeline Counts the number of accesses to KeyLocker cache event=0xe1,period=1000003,umask=0x10 00 misc_retired2.keylocker_miss pipeline Counts the number of misses to KeyLocker cache event=0xe1,period=1000003,umask=0x11 00 misc_retired2.uli_delivery pipeline Counts the number of user interrupts delivered event=0xe1,period=1000003,umask=8 00 misc_retired2.uli_senduipi pipeline Counts the number of SENDUIPI instructions retired event=0xe1,period=1000003,umask=9 00 misc_retired2.vm_exit pipeline Counts the number of VM exits event=0xe1,period=1000003,umask=1 00 topdown_bad_speculation.all pipeline Fixed Counter: Counts the number of issue slots not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear event=0,period=1000003,umask=5 00 Fixed Counter: Counts the number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear. Counts all issue slots blocked during this recovery window including relevant microcode flows and while uops are not yet available in the IQ. Also, includes the issue slots that were consumed by the backend but were thrown away because they were younger than the mispredict or machine clear topdown_be_bound.all_non_arch pipeline Counts the number of retirement slots not consumed due to backend stalls event=0x74,period=1000003 00 topdown_fe_bound.all_non_arch pipeline Counts the number of retirement slots not consumed due to front end stalls event=0x71,period=1000003 00 topdown_retiring.all_non_arch pipeline Counts the number of consumed retirement slots event=0x72,period=1000003 00 uops_retired.all pipeline Counts the number of uops retired event=0xc2,period=2000003 00 uops_retired.lsd pipeline Counts the number of uops retired that were delivered by the loop stream detector (LSD) event=0xc2,period=2000003,umask=4 00 dtlb_load_misses.pde_cache_miss virtual memory Counts walks that miss the PDE_CACHE event=8,period=200003,umask=0x80 00 dtlb_load_misses.stlb_hit_4k virtual memory Counts the number of first level TLB misses but second level hits due to a demand load that did not start a page walk. Account for 4k page size only. Will result in a DTLB write from STLB event=8,period=200003,umask=0x20 00 dtlb_load_misses.stlb_hit_lgpg virtual memory Counts the number of first level TLB misses but second level hits due to a demand load that did not start a page walk. Account for large page sizes only. Will result in a DTLB write from STLB event=8,period=200003,umask=0x40 00 dtlb_store_misses.pde_cache_miss virtual memory Counts walks that miss the PDE_CACHE event=0x49,period=2000003,umask=0x80 00 itlb_misses.pde_cache_miss virtual memory Counts walks that miss the PDE_CACHE event=0x85,period=2000003,umask=0x80 00 ld_blocks.dtlb_miss virtual memory Counts the number of occurrences a load gets blocked because of a micro TLB miss event=3,period=1000003,umask=8 00 ld_head.dtlb_miss virtual memory Counts the number of cycles that the head (oldest load) of the load buffer is stalled due to a DTLB miss event=5,period=1000003,umask=0x10 00 page_walker_loads.dtlb_l1_hit virtual memory Counts the number of PMH walks that hit in the L1 or WCBs event=0xbc,period=1000003,umask=1 00 page_walker_loads.dtlb_l2_hit virtual memory Counts the number of PMH walks that hit in the L2 event=0xbc,period=1000003,umask=2 00 Counts the number of PMH walks that hit in the L2. Includes L2 Hit resulting from and L1D eviction of another core in the same module which is longer latency than a typical L2 hit tlb_flushes.stlb_any virtual memory Count number of any STLB flush attempts (Entire, PCID, InvPage, CR3 write, etc) event=0xbd,period=20003,umask=0x20 00 lock_cycles.cache_lock_duration cache Cycles when L1D is locked event=0x42,period=2000003,umask=2 00 This event counts the number of cycles when the L1D is locked. It is a superset of the 0x1 mask (BUS_LOCK_CLOCKS.BUS_LOCK_DURATION) mem_bound_stalls_ifetch.llc_hit cache Counts the number of unhalted cycles when the core is stalled due to an ICACHE or ITLB miss which hit in the LLC. If the core has access to an L3 cache, an LLC hit refers to an L3 cache hit, otherwise it counts zeros event=0x35,period=1000003,umask=6 00 mem_bound_stalls_ifetch.llc_miss cache Counts the number of unhalted cycles when the core is stalled due to an ICACHE or ITLB miss which missed all the caches. If the core has access to an L3 cache, an LLC miss refers to an L3 cache miss, otherwise it is an L2 cache miss event=0x35,period=1000003,umask=0x78 00 mem_bound_stalls_load.llc_hit cache Counts the number of unhalted cycles when the core is stalled due to a demand load miss which hit in the LLC. If the core has access to an L3 cache, an LLC hit refers to an L3 cache hit, otherwise it counts zeros event=0x34,period=1000003,umask=6 00 mem_load_uops_misc_retired.local_dram cache Counts the number of load ops retired that miss the L3 cache and hit in DRAM event=0xd4,period=1000003,umask=2 00 ocr.demand_code_rd.l3_hit cache Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0004 00 ocr.demand_data_rd.l3_hit cache Counts demand data reads that were supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0001 00 ocr.demand_rfo.l3_hit cache Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0002 00 ocr.demand_code_rd.l3_miss memory Counts demand instruction fetches and L1 instruction cache prefetches that were not supplied by the L3 cache event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBFC00004 00 ocr.demand_data_rd.dram other Counts demand data reads that were supplied by DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x184000001 00 unc_hac_arb_coh_trk_requests.all uncore interconnect Number of entries allocated. Account for Any type: e.g. Snoop, etc event=0x84,umask=1 01 cache_lock_cycles.l1d cache Cycles L1D locked event=0x63,period=2000000,umask=2 00 cache_lock_cycles.l1d_l2 cache Cycles L1D and L2 locked event=0x63,period=2000000,umask=1 00 l1d.m_evict cache L1D cache lines replaced in M state event=0x51,period=2000000,umask=4 00 l1d.m_repl cache L1D cache lines allocated in the M state event=0x51,period=2000000,umask=2 00 l1d.m_snoop_evict cache L1D snoop eviction of cache lines in M state event=0x51,period=2000000,umask=8 00 l1d.repl cache L1 data cache lines allocated event=0x51,period=2000000,umask=1 00 l1d_all_ref.any cache All references to the L1 data cache event=0x43,period=2000000,umask=1 00 l1d_all_ref.cacheable cache L1 data cacheable reads and writes event=0x43,period=2000000,umask=2 00 l1d_cache_ld.e_state cache L1 data cache read in E state event=0x40,period=2000000,umask=4 00 l1d_cache_ld.i_state cache L1 data cache read in I state (misses) event=0x40,period=2000000,umask=1 00 l1d_cache_ld.mesi cache L1 data cache reads event=0x40,period=2000000,umask=0xf 00 l1d_cache_ld.m_state cache L1 data cache read in M state event=0x40,period=2000000,umask=8 00 l1d_cache_ld.s_state cache L1 data cache read in S state event=0x40,period=2000000,umask=2 00 l1d_cache_lock.e_state cache L1 data cache load locks in E state event=0x42,period=2000000,umask=4 00 l1d_cache_lock.hit cache L1 data cache load lock hits event=0x42,period=2000000,umask=1 00 l1d_cache_lock.m_state cache L1 data cache load locks in M state event=0x42,period=2000000,umask=8 00 l1d_cache_lock.s_state cache L1 data cache load locks in S state event=0x42,period=2000000,umask=2 00 l1d_cache_lock_fb_hit cache L1D load lock accepted in fill buffer event=0x53,period=2000000,umask=1 00 l1d_cache_prefetch_lock_fb_hit cache L1D prefetch load lock accepted in fill buffer event=0x52,period=2000000,umask=1 00 l1d_cache_st.e_state cache L1 data cache stores in E state event=0x41,period=2000000,umask=4 00 l1d_cache_st.m_state cache L1 data cache stores in M state event=0x41,period=2000000,umask=8 00 l1d_cache_st.s_state cache L1 data cache stores in S state event=0x41,period=2000000,umask=2 00 l1d_prefetch.miss cache L1D hardware prefetch misses event=0x4e,period=200000,umask=2 00 l1d_prefetch.requests cache L1D hardware prefetch requests event=0x4e,period=200000,umask=1 00 l1d_prefetch.triggers cache L1D hardware prefetch requests triggered event=0x4e,period=200000,umask=4 00 l1d_wb_l2.e_state cache L1 writebacks to L2 in E state event=0x28,period=100000,umask=4 00 l1d_wb_l2.i_state cache L1 writebacks to L2 in I state (misses) event=0x28,period=100000,umask=1 00 l1d_wb_l2.mesi cache All L1 writebacks to L2 event=0x28,period=100000,umask=0xf 00 l1d_wb_l2.m_state cache L1 writebacks to L2 in M state event=0x28,period=100000,umask=8 00 l1d_wb_l2.s_state cache L1 writebacks to L2 in S state event=0x28,period=100000,umask=2 00 l2_data_rqsts.any cache All L2 data requests event=0x26,period=200000,umask=0xff 00 l2_data_rqsts.demand.e_state cache L2 data demand loads in E state event=0x26,period=200000,umask=4 00 l2_data_rqsts.demand.i_state cache L2 data demand loads in I state (misses) event=0x26,period=200000,umask=1 00 l2_data_rqsts.demand.mesi cache L2 data demand requests event=0x26,period=200000,umask=0xf 00 l2_data_rqsts.demand.m_state cache L2 data demand loads in M state event=0x26,period=200000,umask=8 00 l2_data_rqsts.demand.s_state cache L2 data demand loads in S state event=0x26,period=200000,umask=2 00 l2_data_rqsts.prefetch.e_state cache L2 data prefetches in E state event=0x26,period=200000,umask=0x40 00 l2_data_rqsts.prefetch.i_state cache L2 data prefetches in the I state (misses) event=0x26,period=200000,umask=0x10 00 l2_data_rqsts.prefetch.mesi cache All L2 data prefetches event=0x26,period=200000,umask=0xf0 00 l2_data_rqsts.prefetch.m_state cache L2 data prefetches in M state event=0x26,period=200000,umask=0x80 00 l2_data_rqsts.prefetch.s_state cache L2 data prefetches in the S state event=0x26,period=200000,umask=0x20 00 l2_lines_in.any cache L2 lines allocated event=0xf1,period=100000,umask=7 00 l2_lines_in.e_state cache L2 lines allocated in the E state event=0xf1,period=100000,umask=4 00 l2_lines_in.s_state cache L2 lines allocated in the S state event=0xf1,period=100000,umask=2 00 l2_lines_out.any cache L2 lines evicted event=0xf2,period=100000,umask=0xf 00 l2_lines_out.demand_clean cache L2 lines evicted by a demand request event=0xf2,period=100000,umask=1 00 l2_lines_out.demand_dirty cache L2 modified lines evicted by a demand request event=0xf2,period=100000,umask=2 00 l2_lines_out.prefetch_clean cache L2 lines evicted by a prefetch request event=0xf2,period=100000,umask=4 00 l2_lines_out.prefetch_dirty cache L2 modified lines evicted by a prefetch request event=0xf2,period=100000,umask=8 00 l2_rqsts.ifetches cache L2 instruction fetches event=0x24,period=200000,umask=0x30 00 l2_rqsts.ifetch_hit cache L2 instruction fetch hits event=0x24,period=200000,umask=0x10 00 l2_rqsts.ifetch_miss cache L2 instruction fetch misses event=0x24,period=200000,umask=0x20 00 l2_rqsts.ld_hit cache L2 load hits event=0x24,period=200000,umask=1 00 l2_rqsts.ld_miss cache L2 load misses event=0x24,period=200000,umask=2 00 l2_rqsts.loads cache L2 requests event=0x24,period=200000,umask=3 00 l2_rqsts.miss cache All L2 misses event=0x24,period=200000,umask=0xaa 00 l2_rqsts.prefetches cache All L2 prefetches event=0x24,period=200000,umask=0xc0 00 l2_rqsts.prefetch_hit cache L2 prefetch hits event=0x24,period=200000,umask=0x40 00 l2_rqsts.prefetch_miss cache L2 prefetch misses event=0x24,period=200000,umask=0x80 00 l2_rqsts.references cache All L2 requests event=0x24,period=200000,umask=0xff 00 l2_rqsts.rfos cache L2 RFO requests event=0x24,period=200000,umask=0xc 00 l2_rqsts.rfo_hit cache L2 RFO hits event=0x24,period=200000,umask=4 00 l2_rqsts.rfo_miss cache L2 RFO misses event=0x24,period=200000,umask=8 00 l2_transactions.any cache All L2 transactions event=0xf0,period=200000,umask=0x80 00 l2_transactions.fill cache L2 fill transactions event=0xf0,period=200000,umask=0x20 00 l2_transactions.ifetch cache L2 instruction fetch transactions event=0xf0,period=200000,umask=4 00 l2_transactions.l1d_wb cache L1D writeback to L2 transactions event=0xf0,period=200000,umask=0x10 00 l2_transactions.load cache L2 Load transactions event=0xf0,period=200000,umask=1 00 l2_transactions.prefetch cache L2 prefetch transactions event=0xf0,period=200000,umask=8 00 l2_transactions.rfo cache L2 RFO transactions event=0xf0,period=200000,umask=2 00 l2_transactions.wb cache L2 writeback to LLC transactions event=0xf0,period=200000,umask=0x40 00 l2_write.lock.e_state cache L2 demand lock RFOs in E state event=0x27,period=100000,umask=0x40 00 l2_write.lock.hit cache All demand L2 lock RFOs that hit the cache event=0x27,period=100000,umask=0xe0 00 l2_write.lock.i_state cache L2 demand lock RFOs in I state (misses) event=0x27,period=100000,umask=0x10 00 l2_write.lock.mesi cache All demand L2 lock RFOs event=0x27,period=100000,umask=0xf0 00 l2_write.lock.m_state cache L2 demand lock RFOs in M state event=0x27,period=100000,umask=0x80 00 l2_write.lock.s_state cache L2 demand lock RFOs in S state event=0x27,period=100000,umask=0x20 00 l2_write.rfo.hit cache All L2 demand store RFOs that hit the cache event=0x27,period=100000,umask=0xe 00 l2_write.rfo.i_state cache L2 demand store RFOs in I state (misses) event=0x27,period=100000,umask=1 00 l2_write.rfo.mesi cache All L2 demand store RFOs event=0x27,period=100000,umask=0xf 00 l2_write.rfo.m_state cache L2 demand store RFOs in M state event=0x27,period=100000,umask=8 00 l2_write.rfo.s_state cache L2 demand store RFOs in S state event=0x27,period=100000,umask=2 00 longest_lat_cache.miss cache Longest latency cache miss event=0x2e,period=100000,umask=0x41 00 longest_lat_cache.reference cache Longest latency cache reference event=0x2e,period=200000,umask=0x4f 00 mem_inst_retired.latency_above_threshold_0 cache Memory instructions retired above 0 clocks (Precise Event) event=0xb,period=2000000,umask=0x10,ldlat=None 00 mem_inst_retired.latency_above_threshold_1024 cache Memory instructions retired above 1024 clocks (Precise Event) event=0xb,period=100,umask=0x10,ldlat=0x400 00 mem_inst_retired.latency_above_threshold_128 cache Memory instructions retired above 128 clocks (Precise Event) event=0xb,period=1000,umask=0x10,ldlat=0x80 00 mem_inst_retired.latency_above_threshold_16 cache Memory instructions retired above 16 clocks (Precise Event) event=0xb,period=10000,umask=0x10,ldlat=0x10 00 mem_inst_retired.latency_above_threshold_16384 cache Memory instructions retired above 16384 clocks (Precise Event) event=0xb,period=5,umask=0x10,ldlat=0x4000 00 mem_inst_retired.latency_above_threshold_2048 cache Memory instructions retired above 2048 clocks (Precise Event) event=0xb,period=50,umask=0x10,ldlat=0x800 00 mem_inst_retired.latency_above_threshold_256 cache Memory instructions retired above 256 clocks (Precise Event) event=0xb,period=500,umask=0x10,ldlat=0x100 00 mem_inst_retired.latency_above_threshold_32 cache Memory instructions retired above 32 clocks (Precise Event) event=0xb,period=5000,umask=0x10,ldlat=0x20 00 mem_inst_retired.latency_above_threshold_32768 cache Memory instructions retired above 32768 clocks (Precise Event) event=0xb,period=3,umask=0x10,ldlat=0x8000 00 mem_inst_retired.latency_above_threshold_4 cache Memory instructions retired above 4 clocks (Precise Event) event=0xb,period=50000,umask=0x10,ldlat=0x4 00 mem_inst_retired.latency_above_threshold_4096 cache Memory instructions retired above 4096 clocks (Precise Event) event=0xb,period=20,umask=0x10,ldlat=0x1000 00 mem_inst_retired.latency_above_threshold_512 cache Memory instructions retired above 512 clocks (Precise Event) event=0xb,period=200,umask=0x10,ldlat=0x200 00 mem_inst_retired.latency_above_threshold_64 cache Memory instructions retired above 64 clocks (Precise Event) event=0xb,period=2000,umask=0x10,ldlat=0x40 00 mem_inst_retired.latency_above_threshold_8 cache Memory instructions retired above 8 clocks (Precise Event) event=0xb,period=20000,umask=0x10,ldlat=0x8 00 mem_inst_retired.latency_above_threshold_8192 cache Memory instructions retired above 8192 clocks (Precise Event) event=0xb,period=10,umask=0x10,ldlat=0x2000 00 mem_inst_retired.loads cache Instructions retired which contains a load (Precise Event) event=0xb,period=2000000,umask=1 00 mem_inst_retired.stores cache Instructions retired which contains a store (Precise Event) event=0xb,period=2000000,umask=2 00 mem_load_retired.hit_lfb cache Retired loads that miss L1D and hit an previously allocated LFB (Precise Event) event=0xcb,period=200000,umask=0x40 00 mem_load_retired.l1d_hit cache Retired loads that hit the L1 data cache (Precise Event) event=0xcb,period=2000000,umask=1 00 mem_load_retired.l2_hit cache Retired loads that hit the L2 cache (Precise Event) event=0xcb,period=200000,umask=2 00 mem_load_retired.llc_miss cache Retired loads that miss the LLC cache (Precise Event) event=0xcb,period=10000,umask=0x10 00 mem_load_retired.llc_unshared_hit cache Retired loads that hit valid versions in the LLC cache (Precise Event) event=0xcb,period=40000,umask=4 00 mem_load_retired.other_core_l2_hit_hitm cache Retired loads that hit sibling core's L2 in modified or unmodified states (Precise Event) event=0xcb,period=40000,umask=8 00 mem_uncore_retired.local_dram cache Load instructions retired with a data source of local DRAM or locally homed remote hitm (Precise Event) event=0xf,period=10000,umask=0x20 00 mem_uncore_retired.other_core_l2_hitm cache Load instructions retired that HIT modified data in sibling core (Precise Event) event=0xf,period=40000,umask=2 00 mem_uncore_retired.remote_cache_local_home_hit cache Load instructions retired remote cache HIT data source (Precise Event) event=0xf,period=20000,umask=8 00 mem_uncore_retired.remote_dram cache Load instructions retired remote DRAM and remote home-remote cache HITM (Precise Event) event=0xf,period=10000,umask=0x10 00 mem_uncore_retired.uncacheable cache Load instructions retired IO (Precise Event) event=0xf,period=4000,umask=0x80 00 offcore_requests.l1d_writeback cache Offcore L1 data cache writebacks event=0xb0,period=100000,umask=0x40 00 offcore_requests_sq_full cache Offcore requests blocked due to Super Queue full event=0xb2,period=100000,umask=1 00 offcore_response.any_data.any_cache_dram cache Offcore data reads satisfied by any cache or DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7F11 00 offcore_response.any_data.any_location cache All offcore data reads event=0xb7,period=100000,umask=1,offcore_rsp=0xFF11 00 offcore_response.any_data.io_csr_mmio cache Offcore data reads satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=1,offcore_rsp=0x8011 00 offcore_response.any_data.llc_hit_no_other_core cache Offcore data reads satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x111 00 offcore_response.any_data.llc_hit_other_core_hit cache Offcore data reads satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x211 00 offcore_response.any_data.llc_hit_other_core_hitm cache Offcore data reads satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x411 00 offcore_response.any_data.local_cache cache Offcore data reads satisfied by the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0x711 00 offcore_response.any_data.local_cache_dram cache Offcore data reads satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4711 00 offcore_response.any_data.remote_cache cache Offcore data reads satisfied by a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1811 00 offcore_response.any_data.remote_cache_dram cache Offcore data reads satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x3811 00 offcore_response.any_data.remote_cache_hit cache Offcore data reads that HIT in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1011 00 offcore_response.any_data.remote_cache_hitm cache Offcore data reads that HITM in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x811 00 offcore_response.any_ifetch.any_cache_dram cache Offcore code reads satisfied by any cache or DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7F44 00 offcore_response.any_ifetch.any_location cache All offcore code reads event=0xb7,period=100000,umask=1,offcore_rsp=0xFF44 00 offcore_response.any_ifetch.io_csr_mmio cache Offcore code reads satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=1,offcore_rsp=0x8044 00 offcore_response.any_ifetch.llc_hit_no_other_core cache Offcore code reads satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x144 00 offcore_response.any_ifetch.llc_hit_other_core_hit cache Offcore code reads satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x244 00 offcore_response.any_ifetch.llc_hit_other_core_hitm cache Offcore code reads satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x444 00 offcore_response.any_ifetch.local_cache cache Offcore code reads satisfied by the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0x744 00 offcore_response.any_ifetch.local_cache_dram cache Offcore code reads satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4744 00 offcore_response.any_ifetch.remote_cache cache Offcore code reads satisfied by a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1844 00 offcore_response.any_ifetch.remote_cache_dram cache Offcore code reads satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x3844 00 offcore_response.any_ifetch.remote_cache_hit cache Offcore code reads that HIT in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1044 00 offcore_response.any_ifetch.remote_cache_hitm cache Offcore code reads that HITM in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x844 00 offcore_response.any_request.any_cache_dram cache Offcore requests satisfied by any cache or DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7FFF 00 offcore_response.any_request.any_location cache All offcore requests event=0xb7,period=100000,umask=1,offcore_rsp=0xFFFF 00 offcore_response.any_request.io_csr_mmio cache Offcore requests satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=1,offcore_rsp=0x80FF 00 offcore_response.any_request.llc_hit_no_other_core cache Offcore requests satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x1FF 00 offcore_response.any_request.llc_hit_other_core_hit cache Offcore requests satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x2FF 00 offcore_response.any_request.llc_hit_other_core_hitm cache Offcore requests satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x4FF 00 offcore_response.any_request.local_cache cache Offcore requests satisfied by the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0x7FF 00 offcore_response.any_request.local_cache_dram cache Offcore requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x47FF 00 offcore_response.any_request.remote_cache cache Offcore requests satisfied by a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x18FF 00 offcore_response.any_request.remote_cache_dram cache Offcore requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x38FF 00 offcore_response.any_request.remote_cache_hit cache Offcore requests that HIT in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x10FF 00 offcore_response.any_request.remote_cache_hitm cache Offcore requests that HITM in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x8FF 00 offcore_response.any_rfo.any_cache_dram cache Offcore RFO requests satisfied by any cache or DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7F22 00 offcore_response.any_rfo.any_location cache All offcore RFO requests event=0xb7,period=100000,umask=1,offcore_rsp=0xFF22 00 offcore_response.any_rfo.io_csr_mmio cache Offcore RFO requests satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=1,offcore_rsp=0x8022 00 offcore_response.any_rfo.llc_hit_no_other_core cache Offcore RFO requests satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x122 00 offcore_response.any_rfo.llc_hit_other_core_hit cache Offcore RFO requests satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x222 00 offcore_response.any_rfo.llc_hit_other_core_hitm cache Offcore RFO requests satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x422 00 offcore_response.any_rfo.local_cache cache Offcore RFO requests satisfied by the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0x722 00 offcore_response.any_rfo.local_cache_dram cache Offcore RFO requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4722 00 offcore_response.any_rfo.remote_cache cache Offcore RFO requests satisfied by a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1822 00 offcore_response.any_rfo.remote_cache_dram cache Offcore RFO requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x3822 00 offcore_response.any_rfo.remote_cache_hit cache Offcore RFO requests that HIT in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1022 00 offcore_response.any_rfo.remote_cache_hitm cache Offcore RFO requests that HITM in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x822 00 offcore_response.corewb.any_cache_dram cache Offcore writebacks to any cache or DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7F08 00 offcore_response.corewb.any_location cache All offcore writebacks event=0xb7,period=100000,umask=1,offcore_rsp=0xFF08 00 offcore_response.corewb.io_csr_mmio cache Offcore writebacks to the IO, CSR, MMIO unit event=0xb7,period=100000,umask=1,offcore_rsp=0x8008 00 offcore_response.corewb.llc_hit_no_other_core cache Offcore writebacks to the LLC and not found in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x108 00 offcore_response.corewb.llc_hit_other_core_hitm cache Offcore writebacks to the LLC and HITM in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x408 00 offcore_response.corewb.local_cache cache Offcore writebacks to the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0x708 00 offcore_response.corewb.local_cache_dram cache Offcore writebacks to the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4708 00 offcore_response.corewb.remote_cache cache Offcore writebacks to a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1808 00 offcore_response.corewb.remote_cache_dram cache Offcore writebacks to a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x3808 00 offcore_response.corewb.remote_cache_hit cache Offcore writebacks that HIT in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1008 00 offcore_response.corewb.remote_cache_hitm cache Offcore writebacks that HITM in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x808 00 offcore_response.data_ifetch.any_cache_dram cache Offcore code or data read requests satisfied by any cache or DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7F77 00 offcore_response.data_ifetch.any_location cache All offcore code or data read requests event=0xb7,period=100000,umask=1,offcore_rsp=0xFF77 00 offcore_response.data_ifetch.io_csr_mmio cache Offcore code or data read requests satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=1,offcore_rsp=0x8077 00 offcore_response.data_ifetch.llc_hit_no_other_core cache Offcore code or data read requests satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x177 00 offcore_response.data_ifetch.llc_hit_other_core_hit cache Offcore code or data read requests satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x277 00 offcore_response.data_ifetch.llc_hit_other_core_hitm cache Offcore code or data read requests satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x477 00 offcore_response.data_ifetch.local_cache cache Offcore code or data read requests satisfied by the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0x777 00 offcore_response.data_ifetch.local_cache_dram cache Offcore code or data read requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4777 00 offcore_response.data_ifetch.remote_cache cache Offcore code or data read requests satisfied by a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1877 00 offcore_response.data_ifetch.remote_cache_dram cache Offcore code or data read requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x3877 00 offcore_response.data_ifetch.remote_cache_hit cache Offcore code or data read requests that HIT in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1077 00 offcore_response.data_ifetch.remote_cache_hitm cache Offcore code or data read requests that HITM in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x877 00 offcore_response.data_in.any_cache_dram cache Offcore request = all data, response = any cache_dram event=0xb7,period=100000,umask=1,offcore_rsp=0x7F33 00 offcore_response.data_in.any_location cache Offcore request = all data, response = any location event=0xb7,period=100000,umask=1,offcore_rsp=0xFF33 00 offcore_response.data_in.io_csr_mmio cache Offcore data reads, RFOs, and prefetches satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=1,offcore_rsp=0x8033 00 offcore_response.data_in.llc_hit_no_other_core cache Offcore data reads, RFOs, and prefetches satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x133 00 offcore_response.data_in.llc_hit_other_core_hit cache Offcore data reads, RFOs, and prefetches satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x233 00 offcore_response.data_in.llc_hit_other_core_hitm cache Offcore data reads, RFOs, and prefetches satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x433 00 offcore_response.data_in.local_cache cache Offcore request = all data, response = local cache event=0xb7,period=100000,umask=1,offcore_rsp=0x733 00 offcore_response.data_in.local_cache_dram cache Offcore request = all data, response = local cache or dram event=0xb7,period=100000,umask=1,offcore_rsp=0x4733 00 offcore_response.data_in.remote_cache cache Offcore request = all data, response = remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1833 00 offcore_response.data_in.remote_cache_dram cache Offcore request = all data, response = remote cache or dram event=0xb7,period=100000,umask=1,offcore_rsp=0x3833 00 offcore_response.data_in.remote_cache_hit cache Offcore data reads, RFOs, and prefetches that HIT in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1033 00 offcore_response.data_in.remote_cache_hitm cache Offcore data reads, RFOs, and prefetches that HITM in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x833 00 offcore_response.demand_data.any_cache_dram cache Offcore demand data requests satisfied by any cache or DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7F03 00 offcore_response.demand_data.any_location cache All offcore demand data requests event=0xb7,period=100000,umask=1,offcore_rsp=0xFF03 00 offcore_response.demand_data.io_csr_mmio cache Offcore demand data requests satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=1,offcore_rsp=0x8003 00 offcore_response.demand_data.llc_hit_no_other_core cache Offcore demand data requests satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x103 00 offcore_response.demand_data.llc_hit_other_core_hit cache Offcore demand data requests satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x203 00 offcore_response.demand_data.llc_hit_other_core_hitm cache Offcore demand data requests satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x403 00 offcore_response.demand_data.local_cache cache Offcore demand data requests satisfied by the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0x703 00 offcore_response.demand_data.local_cache_dram cache Offcore demand data requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4703 00 offcore_response.demand_data.remote_cache cache Offcore demand data requests satisfied by a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1803 00 offcore_response.demand_data.remote_cache_dram cache Offcore demand data requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x3803 00 offcore_response.demand_data.remote_cache_hit cache Offcore demand data requests that HIT in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1003 00 offcore_response.demand_data.remote_cache_hitm cache Offcore demand data requests that HITM in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x803 00 offcore_response.demand_data_rd.any_cache_dram cache Offcore demand data reads satisfied by any cache or DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7F01 00 offcore_response.demand_data_rd.any_location cache All offcore demand data reads event=0xb7,period=100000,umask=1,offcore_rsp=0xFF01 00 offcore_response.demand_data_rd.io_csr_mmio cache Offcore demand data reads satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=1,offcore_rsp=0x8001 00 offcore_response.demand_data_rd.llc_hit_no_other_core cache Offcore demand data reads satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x101 00 offcore_response.demand_data_rd.llc_hit_other_core_hit cache Offcore demand data reads satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x201 00 offcore_response.demand_data_rd.llc_hit_other_core_hitm cache Offcore demand data reads satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x401 00 offcore_response.demand_data_rd.local_cache cache Offcore demand data reads satisfied by the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0x701 00 offcore_response.demand_data_rd.local_cache_dram cache Offcore demand data reads satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4701 00 offcore_response.demand_data_rd.remote_cache cache Offcore demand data reads satisfied by a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1801 00 offcore_response.demand_data_rd.remote_cache_dram cache Offcore demand data reads satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x3801 00 offcore_response.demand_data_rd.remote_cache_hit cache Offcore demand data reads that HIT in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1001 00 offcore_response.demand_data_rd.remote_cache_hitm cache Offcore demand data reads that HITM in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x801 00 offcore_response.demand_ifetch.any_cache_dram cache Offcore demand code reads satisfied by any cache or DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7F04 00 offcore_response.demand_ifetch.any_location cache All offcore demand code reads event=0xb7,period=100000,umask=1,offcore_rsp=0xFF04 00 offcore_response.demand_ifetch.io_csr_mmio cache Offcore demand code reads satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=1,offcore_rsp=0x8004 00 offcore_response.demand_ifetch.llc_hit_no_other_core cache Offcore demand code reads satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x104 00 offcore_response.demand_ifetch.llc_hit_other_core_hit cache Offcore demand code reads satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x204 00 offcore_response.demand_ifetch.llc_hit_other_core_hitm cache Offcore demand code reads satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x404 00 offcore_response.demand_ifetch.local_cache cache Offcore demand code reads satisfied by the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0x704 00 offcore_response.demand_ifetch.local_cache_dram cache Offcore demand code reads satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4704 00 offcore_response.demand_ifetch.remote_cache cache Offcore demand code reads satisfied by a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1804 00 offcore_response.demand_ifetch.remote_cache_dram cache Offcore demand code reads satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x3804 00 offcore_response.demand_ifetch.remote_cache_hit cache Offcore demand code reads that HIT in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1004 00 offcore_response.demand_ifetch.remote_cache_hitm cache Offcore demand code reads that HITM in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x804 00 offcore_response.demand_rfo.any_cache_dram cache Offcore demand RFO requests satisfied by any cache or DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7F02 00 offcore_response.demand_rfo.any_location cache All offcore demand RFO requests event=0xb7,period=100000,umask=1,offcore_rsp=0xFF02 00 offcore_response.demand_rfo.io_csr_mmio cache Offcore demand RFO requests satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=1,offcore_rsp=0x8002 00 offcore_response.demand_rfo.llc_hit_no_other_core cache Offcore demand RFO requests satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x102 00 offcore_response.demand_rfo.llc_hit_other_core_hit cache Offcore demand RFO requests satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x202 00 offcore_response.demand_rfo.llc_hit_other_core_hitm cache Offcore demand RFO requests satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x402 00 offcore_response.demand_rfo.local_cache cache Offcore demand RFO requests satisfied by the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0x702 00 offcore_response.demand_rfo.local_cache_dram cache Offcore demand RFO requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4702 00 offcore_response.demand_rfo.remote_cache cache Offcore demand RFO requests satisfied by a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1802 00 offcore_response.demand_rfo.remote_cache_dram cache Offcore demand RFO requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x3802 00 offcore_response.demand_rfo.remote_cache_hit cache Offcore demand RFO requests that HIT in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1002 00 offcore_response.demand_rfo.remote_cache_hitm cache Offcore demand RFO requests that HITM in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x802 00 offcore_response.other.any_cache_dram cache Offcore other requests satisfied by any cache or DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7F80 00 offcore_response.other.any_location cache All offcore other requests event=0xb7,period=100000,umask=1,offcore_rsp=0xFF80 00 offcore_response.other.io_csr_mmio cache Offcore other requests satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=1,offcore_rsp=0x8080 00 offcore_response.other.llc_hit_no_other_core cache Offcore other requests satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x180 00 offcore_response.other.llc_hit_other_core_hit cache Offcore other requests satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x280 00 offcore_response.other.llc_hit_other_core_hitm cache Offcore other requests satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x480 00 offcore_response.other.local_cache cache Offcore other requests satisfied by the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0x780 00 offcore_response.other.local_cache_dram cache Offcore other requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4780 00 offcore_response.other.remote_cache cache Offcore other requests satisfied by a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1880 00 offcore_response.other.remote_cache_dram cache Offcore other requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x3880 00 offcore_response.other.remote_cache_hit cache Offcore other requests that HIT in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1080 00 offcore_response.other.remote_cache_hitm cache Offcore other requests that HITM in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x880 00 offcore_response.pf_data.any_cache_dram cache Offcore prefetch data requests satisfied by any cache or DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7F30 00 offcore_response.pf_data.any_location cache All offcore prefetch data requests event=0xb7,period=100000,umask=1,offcore_rsp=0xFF30 00 offcore_response.pf_data.io_csr_mmio cache Offcore prefetch data requests satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=1,offcore_rsp=0x8030 00 offcore_response.pf_data.llc_hit_no_other_core cache Offcore prefetch data requests satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x130 00 offcore_response.pf_data.llc_hit_other_core_hit cache Offcore prefetch data requests satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x230 00 offcore_response.pf_data.llc_hit_other_core_hitm cache Offcore prefetch data requests satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x430 00 offcore_response.pf_data.local_cache cache Offcore prefetch data requests satisfied by the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0x730 00 offcore_response.pf_data.local_cache_dram cache Offcore prefetch data requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4730 00 offcore_response.pf_data.remote_cache cache Offcore prefetch data requests satisfied by a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1830 00 offcore_response.pf_data.remote_cache_dram cache Offcore prefetch data requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x3830 00 offcore_response.pf_data.remote_cache_hit cache Offcore prefetch data requests that HIT in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1030 00 offcore_response.pf_data.remote_cache_hitm cache Offcore prefetch data requests that HITM in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x830 00 offcore_response.pf_data_rd.any_cache_dram cache Offcore prefetch data reads satisfied by any cache or DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7F10 00 offcore_response.pf_data_rd.any_location cache All offcore prefetch data reads event=0xb7,period=100000,umask=1,offcore_rsp=0xFF10 00 offcore_response.pf_data_rd.io_csr_mmio cache Offcore prefetch data reads satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=1,offcore_rsp=0x8010 00 offcore_response.pf_data_rd.llc_hit_no_other_core cache Offcore prefetch data reads satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x110 00 offcore_response.pf_data_rd.llc_hit_other_core_hit cache Offcore prefetch data reads satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x210 00 offcore_response.pf_data_rd.llc_hit_other_core_hitm cache Offcore prefetch data reads satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x410 00 offcore_response.pf_data_rd.local_cache cache Offcore prefetch data reads satisfied by the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0x710 00 offcore_response.pf_data_rd.local_cache_dram cache Offcore prefetch data reads satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4710 00 offcore_response.pf_data_rd.remote_cache cache Offcore prefetch data reads satisfied by a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1810 00 offcore_response.pf_data_rd.remote_cache_dram cache Offcore prefetch data reads satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x3810 00 offcore_response.pf_data_rd.remote_cache_hit cache Offcore prefetch data reads that HIT in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1010 00 offcore_response.pf_data_rd.remote_cache_hitm cache Offcore prefetch data reads that HITM in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x810 00 offcore_response.pf_ifetch.any_cache_dram cache Offcore prefetch code reads satisfied by any cache or DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7F40 00 offcore_response.pf_ifetch.any_location cache All offcore prefetch code reads event=0xb7,period=100000,umask=1,offcore_rsp=0xFF40 00 offcore_response.pf_ifetch.io_csr_mmio cache Offcore prefetch code reads satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=1,offcore_rsp=0x8040 00 offcore_response.pf_ifetch.llc_hit_no_other_core cache Offcore prefetch code reads satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x140 00 offcore_response.pf_ifetch.llc_hit_other_core_hit cache Offcore prefetch code reads satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x240 00 offcore_response.pf_ifetch.llc_hit_other_core_hitm cache Offcore prefetch code reads satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x440 00 offcore_response.pf_ifetch.local_cache cache Offcore prefetch code reads satisfied by the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0x740 00 offcore_response.pf_ifetch.local_cache_dram cache Offcore prefetch code reads satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4740 00 offcore_response.pf_ifetch.remote_cache cache Offcore prefetch code reads satisfied by a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1840 00 offcore_response.pf_ifetch.remote_cache_dram cache Offcore prefetch code reads satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x3840 00 offcore_response.pf_ifetch.remote_cache_hit cache Offcore prefetch code reads that HIT in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1040 00 offcore_response.pf_ifetch.remote_cache_hitm cache Offcore prefetch code reads that HITM in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x840 00 offcore_response.pf_rfo.any_cache_dram cache Offcore prefetch RFO requests satisfied by any cache or DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7F20 00 offcore_response.pf_rfo.any_location cache All offcore prefetch RFO requests event=0xb7,period=100000,umask=1,offcore_rsp=0xFF20 00 offcore_response.pf_rfo.io_csr_mmio cache Offcore prefetch RFO requests satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=1,offcore_rsp=0x8020 00 offcore_response.pf_rfo.llc_hit_no_other_core cache Offcore prefetch RFO requests satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x120 00 offcore_response.pf_rfo.llc_hit_other_core_hit cache Offcore prefetch RFO requests satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x220 00 offcore_response.pf_rfo.llc_hit_other_core_hitm cache Offcore prefetch RFO requests satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x420 00 offcore_response.pf_rfo.local_cache cache Offcore prefetch RFO requests satisfied by the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0x720 00 offcore_response.pf_rfo.local_cache_dram cache Offcore prefetch RFO requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4720 00 offcore_response.pf_rfo.remote_cache cache Offcore prefetch RFO requests satisfied by a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1820 00 offcore_response.pf_rfo.remote_cache_dram cache Offcore prefetch RFO requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x3820 00 offcore_response.pf_rfo.remote_cache_hit cache Offcore prefetch RFO requests that HIT in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1020 00 offcore_response.pf_rfo.remote_cache_hitm cache Offcore prefetch RFO requests that HITM in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x820 00 offcore_response.prefetch.any_cache_dram cache Offcore prefetch requests satisfied by any cache or DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7F70 00 offcore_response.prefetch.any_location cache All offcore prefetch requests event=0xb7,period=100000,umask=1,offcore_rsp=0xFF70 00 offcore_response.prefetch.io_csr_mmio cache Offcore prefetch requests satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=1,offcore_rsp=0x8070 00 offcore_response.prefetch.llc_hit_no_other_core cache Offcore prefetch requests satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x170 00 offcore_response.prefetch.llc_hit_other_core_hit cache Offcore prefetch requests satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x270 00 offcore_response.prefetch.llc_hit_other_core_hitm cache Offcore prefetch requests satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x470 00 offcore_response.prefetch.local_cache cache Offcore prefetch requests satisfied by the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0x770 00 offcore_response.prefetch.local_cache_dram cache Offcore prefetch requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4770 00 offcore_response.prefetch.remote_cache cache Offcore prefetch requests satisfied by a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1870 00 offcore_response.prefetch.remote_cache_dram cache Offcore prefetch requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x3870 00 offcore_response.prefetch.remote_cache_hit cache Offcore prefetch requests that HIT in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1070 00 offcore_response.prefetch.remote_cache_hitm cache Offcore prefetch requests that HITM in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x870 00 sq_misc.split_lock cache Super Queue lock splits across a cache line event=0xf4,period=2000000,umask=0x10 00 store_blocks.at_ret cache Loads delayed with at-Retirement block code event=6,period=200000,umask=4 00 store_blocks.l1d_block cache Cacheable loads delayed with L1D block code event=6,period=200000,umask=8 00 fp_assist.all floating point X87 Floating point assists (Precise Event) event=0xf7,period=20000,umask=1 00 fp_assist.input floating point X87 Floating point assists for invalid input value (Precise Event) event=0xf7,period=20000,umask=4 00 fp_assist.output floating point X87 Floating point assists for invalid output value (Precise Event) event=0xf7,period=20000,umask=2 00 fp_comp_ops_exe.mmx floating point MMX Uops event=0x10,period=2000000,umask=2 00 fp_comp_ops_exe.sse2_integer floating point SSE2 integer Uops event=0x10,period=2000000,umask=8 00 fp_comp_ops_exe.sse_double_precision floating point SSE* FP double precision Uops event=0x10,period=2000000,umask=0x80 00 fp_comp_ops_exe.sse_fp floating point SSE and SSE2 FP Uops event=0x10,period=2000000,umask=4 00 fp_comp_ops_exe.sse_fp_packed floating point SSE FP packed Uops event=0x10,period=2000000,umask=0x10 00 fp_comp_ops_exe.sse_fp_scalar floating point SSE FP scalar Uops event=0x10,period=2000000,umask=0x20 00 fp_comp_ops_exe.sse_single_precision floating point SSE* FP single precision Uops event=0x10,period=2000000,umask=0x40 00 fp_comp_ops_exe.x87 floating point Computational floating-point operations executed event=0x10,period=2000000,umask=1 00 fp_mmx_trans.any floating point All Floating Point to and from MMX transitions event=0xcc,period=2000000,umask=3 00 fp_mmx_trans.to_fp floating point Transitions from MMX to Floating Point instructions event=0xcc,period=2000000,umask=1 00 fp_mmx_trans.to_mmx floating point Transitions from Floating Point to MMX instructions event=0xcc,period=2000000,umask=2 00 simd_int_128.pack floating point 128 bit SIMD integer pack operations event=0x12,period=200000,umask=4 00 simd_int_128.packed_arith floating point 128 bit SIMD integer arithmetic operations event=0x12,period=200000,umask=0x20 00 simd_int_128.packed_logical floating point 128 bit SIMD integer logical operations event=0x12,period=200000,umask=0x10 00 simd_int_128.packed_mpy floating point 128 bit SIMD integer multiply operations event=0x12,period=200000,umask=1 00 simd_int_128.packed_shift floating point 128 bit SIMD integer shift operations event=0x12,period=200000,umask=2 00 simd_int_128.shuffle_move floating point 128 bit SIMD integer shuffle/move operations event=0x12,period=200000,umask=0x40 00 simd_int_128.unpack floating point 128 bit SIMD integer unpack operations event=0x12,period=200000,umask=8 00 simd_int_64.pack floating point SIMD integer 64 bit pack operations event=0xfd,period=200000,umask=4 00 simd_int_64.packed_arith floating point SIMD integer 64 bit arithmetic operations event=0xfd,period=200000,umask=0x20 00 simd_int_64.packed_logical floating point SIMD integer 64 bit logical operations event=0xfd,period=200000,umask=0x10 00 simd_int_64.packed_mpy floating point SIMD integer 64 bit packed multiply operations event=0xfd,period=200000,umask=1 00 simd_int_64.packed_shift floating point SIMD integer 64 bit shift operations event=0xfd,period=200000,umask=2 00 simd_int_64.shuffle_move floating point SIMD integer 64 bit shuffle/move operations event=0xfd,period=200000,umask=0x40 00 simd_int_64.unpack floating point SIMD integer 64 bit unpack operations event=0xfd,period=200000,umask=8 00 macro_insts.decoded frontend Instructions decoded event=0xd0,period=2000000,umask=1 00 macro_insts.fusions_decoded frontend Macro-fused instructions decoded event=0xa6,period=2000000,umask=1 00 two_uop_insts_decoded frontend Two Uop instructions decoded event=0x19,period=2000000,umask=1 00 offcore_response.any_data.any_dram memory Offcore data reads satisfied by any DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x6011 00 offcore_response.any_data.any_llc_miss memory Offcore data reads that missed the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0xF811 00 offcore_response.any_data.local_dram memory Offcore data reads satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4011 00 offcore_response.any_data.remote_dram memory Offcore data reads satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2011 00 offcore_response.any_ifetch.any_dram memory Offcore code reads satisfied by any DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x6044 00 offcore_response.any_ifetch.any_llc_miss memory Offcore code reads that missed the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0xF844 00 offcore_response.any_ifetch.local_dram memory Offcore code reads satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4044 00 offcore_response.any_ifetch.remote_dram memory Offcore code reads satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2044 00 offcore_response.any_request.any_dram memory Offcore requests satisfied by any DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x60FF 00 offcore_response.any_request.any_llc_miss memory Offcore requests that missed the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0xF8FF 00 offcore_response.any_request.local_dram memory Offcore requests satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x40FF 00 offcore_response.any_request.remote_dram memory Offcore requests satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x20FF 00 offcore_response.any_rfo.any_dram memory Offcore RFO requests satisfied by any DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x6022 00 offcore_response.any_rfo.any_llc_miss memory Offcore RFO requests that missed the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0xF822 00 offcore_response.any_rfo.local_dram memory Offcore RFO requests satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4022 00 offcore_response.any_rfo.remote_dram memory Offcore RFO requests satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2022 00 offcore_response.corewb.any_dram memory Offcore writebacks to any DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x6008 00 offcore_response.corewb.any_llc_miss memory Offcore writebacks that missed the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0xF808 00 offcore_response.corewb.local_dram memory Offcore writebacks to the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4008 00 offcore_response.corewb.remote_dram memory Offcore writebacks to a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2008 00 offcore_response.data_ifetch.any_dram memory Offcore code or data read requests satisfied by any DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x6077 00 offcore_response.data_ifetch.any_llc_miss memory Offcore code or data read requests that missed the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0xF877 00 offcore_response.data_ifetch.local_dram memory Offcore code or data read requests satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4077 00 offcore_response.data_ifetch.remote_dram memory Offcore code or data read requests satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2077 00 offcore_response.data_in.any_dram memory Offcore request = all data, response = any DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x6033 00 offcore_response.data_in.any_llc_miss memory Offcore request = all data, response = any LLC miss event=0xb7,period=100000,umask=1,offcore_rsp=0xF833 00 offcore_response.data_in.local_dram memory Offcore data reads, RFOs, and prefetches satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4033 00 offcore_response.data_in.remote_dram memory Offcore data reads, RFOs, and prefetches satisfied by the remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2033 00 offcore_response.demand_data.any_dram memory Offcore demand data requests satisfied by any DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x6003 00 offcore_response.demand_data.any_llc_miss memory Offcore demand data requests that missed the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0xF803 00 offcore_response.demand_data.local_dram memory Offcore demand data requests satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4003 00 offcore_response.demand_data.remote_dram memory Offcore demand data requests satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2003 00 offcore_response.demand_data_rd.any_dram memory Offcore demand data reads satisfied by any DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x6001 00 offcore_response.demand_data_rd.any_llc_miss memory Offcore demand data reads that missed the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0xF801 00 offcore_response.demand_data_rd.local_dram memory Offcore demand data reads satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4001 00 offcore_response.demand_data_rd.remote_dram memory Offcore demand data reads satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2001 00 offcore_response.demand_ifetch.any_dram memory Offcore demand code reads satisfied by any DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x6004 00 offcore_response.demand_ifetch.any_llc_miss memory Offcore demand code reads that missed the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0xF804 00 offcore_response.demand_ifetch.local_dram memory Offcore demand code reads satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4004 00 offcore_response.demand_ifetch.remote_dram memory Offcore demand code reads satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2004 00 offcore_response.demand_rfo.any_dram memory Offcore demand RFO requests satisfied by any DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x6002 00 offcore_response.demand_rfo.any_llc_miss memory Offcore demand RFO requests that missed the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0xF802 00 offcore_response.demand_rfo.local_dram memory Offcore demand RFO requests satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4002 00 offcore_response.demand_rfo.remote_dram memory Offcore demand RFO requests satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2002 00 offcore_response.other.any_dram memory Offcore other requests satisfied by any DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x6080 00 offcore_response.other.any_llc_miss memory Offcore other requests that missed the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0xF880 00 offcore_response.other.remote_dram memory Offcore other requests satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2080 00 offcore_response.pf_data.any_dram memory Offcore prefetch data requests satisfied by any DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x6030 00 offcore_response.pf_data.any_llc_miss memory Offcore prefetch data requests that missed the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0xF830 00 offcore_response.pf_data.local_dram memory Offcore prefetch data requests satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4030 00 offcore_response.pf_data.remote_dram memory Offcore prefetch data requests satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2030 00 offcore_response.pf_data_rd.any_dram memory Offcore prefetch data reads satisfied by any DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x6010 00 offcore_response.pf_data_rd.any_llc_miss memory Offcore prefetch data reads that missed the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0xF810 00 offcore_response.pf_data_rd.local_dram memory Offcore prefetch data reads satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4010 00 offcore_response.pf_data_rd.remote_dram memory Offcore prefetch data reads satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2010 00 offcore_response.pf_ifetch.any_dram memory Offcore prefetch code reads satisfied by any DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x6040 00 offcore_response.pf_ifetch.any_llc_miss memory Offcore prefetch code reads that missed the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0xF840 00 offcore_response.pf_ifetch.local_dram memory Offcore prefetch code reads satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4040 00 offcore_response.pf_ifetch.remote_dram memory Offcore prefetch code reads satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2040 00 offcore_response.pf_rfo.any_dram memory Offcore prefetch RFO requests satisfied by any DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x6020 00 offcore_response.pf_rfo.any_llc_miss memory Offcore prefetch RFO requests that missed the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0xF820 00 offcore_response.pf_rfo.local_dram memory Offcore prefetch RFO requests satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4020 00 offcore_response.pf_rfo.remote_dram memory Offcore prefetch RFO requests satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2020 00 offcore_response.prefetch.any_dram memory Offcore prefetch requests satisfied by any DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x6070 00 offcore_response.prefetch.any_llc_miss memory Offcore prefetch requests that missed the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0xF870 00 offcore_response.prefetch.local_dram memory Offcore prefetch requests satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4070 00 offcore_response.prefetch.remote_dram memory Offcore prefetch requests satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2070 00 es_reg_renames other ES segment renames event=0xd5,period=2000000,umask=1 00 io_transactions other I/O transactions event=0x6c,period=2000000,umask=1 00 l1i.cycles_stalled other L1I instruction fetch stall cycles event=0x80,period=2000000,umask=4 00 l1i.hits other L1I instruction fetch hits event=0x80,period=2000000,umask=1 00 l1i.misses other L1I instruction fetch misses event=0x80,period=2000000,umask=2 00 l1i.reads other L1I Instruction fetches event=0x80,period=2000000,umask=3 00 large_itlb.hit other Large ITLB hit event=0x82,period=200000,umask=1 00 load_dispatch.any other All loads dispatched event=0x13,period=2000000,umask=7 00 load_dispatch.mob other Loads dispatched from the MOB event=0x13,period=2000000,umask=4 00 load_dispatch.rs other Loads dispatched that bypass the MOB event=0x13,period=2000000,umask=1 00 load_dispatch.rs_delayed other Loads dispatched from stage 305 event=0x13,period=2000000,umask=2 00 partial_address_alias other False dependencies due to partial address aliasing event=7,period=200000,umask=1 00 sb_drain.any other All Store buffer stall cycles event=4,period=200000,umask=7 00 seg_rename_stalls other Segment rename stall cycles event=0xd4,period=2000000,umask=1 00 snoop_response.hit other Thread responded HIT to snoop event=0xb8,period=100000,umask=1 00 snoop_response.hite other Thread responded HITE to snoop event=0xb8,period=100000,umask=2 00 snoop_response.hitm other Thread responded HITM to snoop event=0xb8,period=100000,umask=4 00 sq_full_stall_cycles other Super Queue full stall cycles event=0xf6,period=2000000,umask=1 00 arith.cycles_div_busy pipeline Cycles the divider is busy event=0x14,period=2000000,umask=1 00 arith.div pipeline Divide Operations executed event=0x14,cmask=1,edge=1,inv=1,period=2000000,umask=1 00 arith.mul pipeline Multiply operations executed event=0x14,period=2000000,umask=2 00 baclear.bad_target pipeline BACLEAR asserted with bad target address event=0xe6,period=2000000,umask=2 00 baclear.clear pipeline BACLEAR asserted, regardless of cause event=0xe6,period=2000000,umask=1 00 baclear_force_iq pipeline Instruction queue forced BACLEAR event=0xa7,period=2000000,umask=1 00 bpu_clears.early pipeline Early Branch Prediciton Unit clears event=0xe8,period=2000000,umask=1 00 bpu_clears.late pipeline Late Branch Prediction Unit clears event=0xe8,period=2000000,umask=2 00 bpu_missed_call_ret pipeline Branch prediction unit missed call or return event=0xe5,period=2000000,umask=1 00 br_inst_exec.any pipeline Branch instructions executed event=0x88,period=200000,umask=0x7f 00 br_inst_exec.cond pipeline Conditional branch instructions executed event=0x88,period=200000,umask=1 00 br_inst_exec.direct pipeline Unconditional branches executed event=0x88,period=200000,umask=2 00 br_inst_exec.direct_near_call pipeline Unconditional call branches executed event=0x88,period=20000,umask=0x10 00 br_inst_exec.indirect_near_call pipeline Indirect call branches executed event=0x88,period=20000,umask=0x20 00 br_inst_exec.indirect_non_call pipeline Indirect non call branches executed event=0x88,period=20000,umask=4 00 br_inst_exec.near_calls pipeline Call branches executed event=0x88,period=20000,umask=0x30 00 br_inst_exec.non_calls pipeline All non call branches executed event=0x88,period=200000,umask=7 00 br_inst_exec.return_near pipeline Indirect return branches executed event=0x88,period=20000,umask=8 00 br_inst_exec.taken pipeline Taken branches executed event=0x88,period=200000,umask=0x40 00 br_inst_retired.all_branches pipeline Retired branch instructions (Precise Event) event=0xc4,period=200000,umask=4 00 br_inst_retired.conditional pipeline Retired conditional branch instructions (Precise Event) event=0xc4,period=200000,umask=1 00 br_inst_retired.near_call pipeline Retired near call instructions (Precise Event) event=0xc4,period=20000,umask=2 00 br_misp_exec.any pipeline Mispredicted branches executed event=0x89,period=20000,umask=0x7f 00 br_misp_exec.cond pipeline Mispredicted conditional branches executed event=0x89,period=20000,umask=1 00 br_misp_exec.direct pipeline Mispredicted unconditional branches executed event=0x89,period=20000,umask=2 00 br_misp_exec.direct_near_call pipeline Mispredicted non call branches executed event=0x89,period=2000,umask=0x10 00 br_misp_exec.indirect_near_call pipeline Mispredicted indirect call branches executed event=0x89,period=2000,umask=0x20 00 br_misp_exec.indirect_non_call pipeline Mispredicted indirect non call branches executed event=0x89,period=2000,umask=4 00 br_misp_exec.near_calls pipeline Mispredicted call branches executed event=0x89,period=2000,umask=0x30 00 br_misp_exec.non_calls pipeline Mispredicted non call branches executed event=0x89,period=20000,umask=7 00 br_misp_exec.return_near pipeline Mispredicted return branches executed event=0x89,period=2000,umask=8 00 br_misp_exec.taken pipeline Mispredicted taken branches executed event=0x89,period=20000,umask=0x40 00 br_misp_retired.near_call pipeline Mispredicted near retired calls (Precise Event) event=0xc5,period=2000,umask=2 00 cpu_clk_unhalted.ref pipeline Reference cycles when thread is not halted (fixed counter) event=0x0,umask=0x03,period=2000003 00 cpu_clk_unhalted.ref_p pipeline Reference base clock (133 Mhz) cycles when thread is not halted (programmable counter) event=0x3c,period=100000,umask=1 00 cpu_clk_unhalted.thread pipeline Cycles when thread is not halted (fixed counter) event=0x3c,period=2000003 00 cpu_clk_unhalted.thread_p pipeline Cycles when thread is not halted (programmable counter) event=0x3c,period=2000000 00 cpu_clk_unhalted.total_cycles pipeline Total CPU cycles event=0x3c,cmask=2,inv=1,period=2000000 00 ild_stall.any pipeline Any Instruction Length Decoder stall cycles event=0x87,period=2000000,umask=0xf 00 ild_stall.iq_full pipeline Instruction Queue full stall cycles event=0x87,period=2000000,umask=4 00 ild_stall.lcp pipeline Length Change Prefix stall cycles event=0x87,period=2000000,umask=1 00 ild_stall.mru pipeline Stall cycles due to BPU MRU bypass event=0x87,period=2000000,umask=2 00 ild_stall.regen pipeline Regen stall cycles event=0x87,period=2000000,umask=8 00 inst_decoded.dec0 pipeline Instructions that must be decoded by decoder 0 event=0x18,period=2000000,umask=1 00 inst_queue_writes pipeline Instructions written to instruction queue event=0x17,period=2000000,umask=1 00 inst_queue_write_cycles pipeline Cycles instructions are written to the instruction queue event=0x1e,period=2000000,umask=1 00 inst_retired.any pipeline Instructions retired (fixed counter) event=0xc0,period=2000003 00 inst_retired.any_p pipeline Instructions retired (Programmable counter and Precise Event) (Precise event) event=0xc0,period=2000003 00 inst_retired.mmx pipeline Retired MMX instructions (Precise Event) event=0xc0,period=2000000,umask=4 00 inst_retired.total_cycles pipeline Total cycles (Precise Event) event=0xc0,cmask=16,inv=1,period=2000000,umask=1 00 inst_retired.total_cycles_ps pipeline Total cycles (Precise Event) event=0xc0,cmask=16,inv=1,period=2000000,umask=1 00 inst_retired.x87 pipeline Retired floating-point operations (Precise Event) event=0xc0,period=2000000,umask=2 00 load_hit_pre pipeline Load operations conflicting with software prefetches event=0x4c,period=200000,umask=1 00 lsd.active pipeline Cycles when uops were delivered by the LSD event=0xa8,cmask=1,period=2000000,umask=1 00 lsd.inactive pipeline Cycles no uops were delivered by the LSD event=0xa8,cmask=1,inv=1,period=2000000,umask=1 00 lsd_overflow pipeline Loops that can't stream from the instruction queue event=0x20,period=2000000,umask=1 00 machine_clears.cycles pipeline Cycles machine clear asserted event=0xc3,period=20000,umask=1 00 machine_clears.mem_order pipeline Execution pipeline restart due to Memory ordering conflicts event=0xc3,period=20000,umask=2 00 machine_clears.smc pipeline Self-Modifying Code detected event=0xc3,period=20000,umask=4 00 rat_stalls.any pipeline All RAT stall cycles event=0xd2,period=2000000,umask=0xf 00 rat_stalls.flags pipeline Flag stall cycles event=0xd2,period=2000000,umask=1 00 rat_stalls.registers pipeline Partial register stall cycles event=0xd2,period=2000000,umask=2 00 rat_stalls.rob_read_port pipeline ROB read port stalls cycles event=0xd2,period=2000000,umask=4 00 rat_stalls.scoreboard pipeline Scoreboard stall cycles event=0xd2,period=2000000,umask=8 00 resource_stalls.any pipeline Resource related stall cycles event=0xa2,period=2000000,umask=1 00 resource_stalls.fpcw pipeline FPU control word write stall cycles event=0xa2,period=2000000,umask=0x20 00 resource_stalls.load pipeline Load buffer stall cycles event=0xa2,period=2000000,umask=2 00 resource_stalls.mxcsr pipeline MXCSR rename stall cycles event=0xa2,period=2000000,umask=0x40 00 resource_stalls.other pipeline Other Resource related stall cycles event=0xa2,period=2000000,umask=0x80 00 resource_stalls.rob_full pipeline ROB full stall cycles event=0xa2,period=2000000,umask=0x10 00 resource_stalls.rs_full pipeline Reservation Station full stall cycles event=0xa2,period=2000000,umask=4 00 resource_stalls.store pipeline Store buffer stall cycles event=0xa2,period=2000000,umask=8 00 ssex_uops_retired.packed_double pipeline SIMD Packed-Double Uops retired (Precise Event) event=0xc7,period=200000,umask=4 00 ssex_uops_retired.packed_single pipeline SIMD Packed-Single Uops retired (Precise Event) event=0xc7,period=200000,umask=1 00 ssex_uops_retired.scalar_double pipeline SIMD Scalar-Double Uops retired (Precise Event) event=0xc7,period=200000,umask=8 00 ssex_uops_retired.scalar_single pipeline SIMD Scalar-Single Uops retired (Precise Event) event=0xc7,period=200000,umask=2 00 ssex_uops_retired.vector_integer pipeline SIMD Vector Integer Uops retired (Precise Event) event=0xc7,period=200000,umask=0x10 00 uops_decoded.esp_folding pipeline Stack pointer instructions decoded event=0xd1,period=2000000,umask=4 00 uops_decoded.esp_sync pipeline Stack pointer sync operations event=0xd1,period=2000000,umask=8 00 uops_decoded.ms_cycles_active pipeline Uops decoded by Microcode Sequencer event=0xd1,cmask=1,period=2000000,umask=2 00 uops_decoded.stall_cycles pipeline Cycles no Uops are decoded event=0xd1,cmask=1,inv=1,period=2000000,umask=1 00 uops_executed.core_active_cycles pipeline Cycles Uops executed on any port (core count) event=0xb1,any=1,cmask=1,period=2000000,umask=0x3f 00 uops_executed.core_active_cycles_no_port5 pipeline Cycles Uops executed on ports 0-4 (core count) event=0xb1,any=1,cmask=1,period=2000000,umask=0x1f 00 uops_executed.core_stall_count pipeline Uops executed on any port (core count) event=0xb1,any=1,cmask=1,edge=1,inv=1,period=2000000,umask=0x3f 00 uops_executed.core_stall_count_no_port5 pipeline Uops executed on ports 0-4 (core count) event=0xb1,any=1,cmask=1,edge=1,inv=1,period=2000000,umask=0x1f 00 uops_executed.core_stall_cycles pipeline Cycles no Uops issued on any port (core count) event=0xb1,any=1,cmask=1,inv=1,period=2000000,umask=0x3f 00 uops_executed.core_stall_cycles_no_port5 pipeline Cycles no Uops issued on ports 0-4 (core count) event=0xb1,any=1,cmask=1,inv=1,period=2000000,umask=0x1f 00 uops_executed.port0 pipeline Uops executed on port 0 event=0xb1,period=2000000,umask=1 00 uops_executed.port015 pipeline Uops issued on ports 0, 1 or 5 event=0xb1,period=2000000,umask=0x40 00 uops_executed.port015_stall_cycles pipeline Cycles no Uops issued on ports 0, 1 or 5 event=0xb1,cmask=1,inv=1,period=2000000,umask=0x40 00 uops_executed.port1 pipeline Uops executed on port 1 event=0xb1,period=2000000,umask=2 00 uops_executed.port234_core pipeline Uops issued on ports 2, 3 or 4 event=0xb1,any=1,period=2000000,umask=0x80 00 uops_executed.port2_core pipeline Uops executed on port 2 (core count) event=0xb1,any=1,period=2000000,umask=4 00 uops_executed.port3_core pipeline Uops executed on port 3 (core count) event=0xb1,any=1,period=2000000,umask=8 00 uops_executed.port4_core pipeline Uops executed on port 4 (core count) event=0xb1,any=1,period=2000000,umask=0x10 00 uops_executed.port5 pipeline Uops executed on port 5 event=0xb1,period=2000000,umask=0x20 00 uops_issued.any pipeline Uops issued event=0xe,period=2000000,umask=1 00 uops_issued.core_stall_cycles pipeline Cycles no Uops were issued on any thread event=0xe,any=1,cmask=1,inv=1,period=2000000,umask=1 00 uops_issued.cycles_all_threads pipeline Cycles Uops were issued on either thread event=0xe,any=1,cmask=1,period=2000000,umask=1 00 uops_issued.fused pipeline Fused Uops issued event=0xe,period=2000000,umask=2 00 uops_issued.stall_cycles pipeline Cycles no Uops were issued event=0xe,cmask=1,inv=1,period=2000000,umask=1 00 uops_retired.active_cycles pipeline Cycles Uops are being retired (Precise event) event=0xc2,cmask=1,period=2000000,umask=1 00 uops_retired.any pipeline Uops retired (Precise Event) event=0xc2,period=2000000,umask=1 00 uops_retired.macro_fused pipeline Macro-fused Uops retired (Precise Event) event=0xc2,period=2000000,umask=4 00 uops_retired.retire_slots pipeline Retirement slots used (Precise Event) event=0xc2,period=2000000,umask=2 00 uops_retired.stall_cycles pipeline Cycles Uops are not retiring (Precise Event) event=0xc2,cmask=1,inv=1,period=2000000,umask=1 00 uops_retired.total_cycles pipeline Total cycles using precise uop retired event (Precise Event) event=0xc2,cmask=16,inv=1,period=2000000,umask=1 00 uop_unfusion pipeline Uop unfusions due to FP exceptions event=0xdb,period=2000000,umask=1 00 dtlb_load_misses.any virtual memory DTLB load misses event=8,period=200000,umask=1 00 dtlb_load_misses.pde_miss virtual memory DTLB load miss caused by low part of address event=8,period=200000,umask=0x20 00 dtlb_load_misses.stlb_hit virtual memory DTLB second level hit event=8,period=2000000,umask=0x10 00 dtlb_load_misses.walk_completed virtual memory DTLB load miss page walks complete event=8,period=200000,umask=2 00 dtlb_misses.any virtual memory DTLB misses event=0x49,period=200000,umask=1 00 dtlb_misses.stlb_hit virtual memory DTLB first level misses but second level hit event=0x49,period=200000,umask=0x10 00 dtlb_misses.walk_completed virtual memory DTLB miss page walks event=0x49,period=200000,umask=2 00 itlb_flush virtual memory ITLB flushes event=0xae,period=2000000,umask=1 00 itlb_misses.any virtual memory ITLB miss event=0x85,period=200000,umask=1 00 itlb_misses.walk_completed virtual memory ITLB miss page walks event=0x85,period=200000,umask=2 00 itlb_miss_retired virtual memory Retired instructions that missed the ITLB (Precise Event) event=0xc8,period=200000,umask=0x20 00 mem_load_retired.dtlb_miss virtual memory Retired loads that miss the DTLB (Precise Event) event=0xcb,period=200000,umask=0x80 00 mem_store_retired.dtlb_miss virtual memory Retired stores that miss the DTLB (Precise Event) event=0xc,period=200000,umask=1 00 l2_rqsts.miss cache All requests that miss L2 cache event=0x24,period=200003,umask=0x3f 00 Counts all requests that miss L2 cache l2_rqsts.references cache All L2 requests event=0x24,period=200003,umask=0xff 00 Counts all L2 requests unc_arb_dat_occupancy.all uncore interconnect Each cycle counts number of any coherent requests at memory controller that were issued by any core event=0x85,umask=1 01 unc_arb_req_trk_occupancy.drd uncore interconnect Each cycle counts number of valid coherent Data Read entries. Such entry is defined as valid when it is allocated until deallocation. Does not include prefetches event=0x80,umask=2 01 unc_arb_trk_occupancy.all uncore interconnect Each cycle counts number of all outgoing valid entries in ReqTrk. Such entry is defined as valid from its allocation in ReqTrk until deallocation. Accounts for Coherent and non-coherent traffic event=0x80,umask=1 01 unc_arb_trk_occupancy.rd uncore interconnect Each cycle counts number of valid coherent Data Read entries. Such entry is defined as valid when it is allocated until deallocation. Does not include prefetches event=0x80,umask=2 01 unc_arb_trk_requests.rd uncore interconnect Counts number of all coherent Data Read entries. Does not include prefetches event=0x81,umask=2 01 mem_load_uops_llc_hit_retired.xsnp_hit cache Retired load uops which data sources were LLC and cross-core snoop hits in on-pkg core cache. (Precise Event - PEBS) (Precise event) event=0xd2,period=20011,umask=2 00 This event counts retired load uops that hit in the last-level cache (L3) and were found in a non-modified state in a neighboring core's private cache (same package). Since the last level cache is inclusive, hits to the L3 may require snooping the private L2 caches of any cores on the same socket that have the line. In this case, a snoop was required, and another L2 had the line in a non-modified state. (Precise Event - PEBS) (Precise event) mem_load_uops_llc_hit_retired.xsnp_hitm cache Retired load uops which data sources were HitM responses from shared LLC. (Precise Event - PEBS) (Precise event) event=0xd2,period=20011,umask=4 00 This event counts retired load uops that hit in the last-level cache (L3) and were found in a non-modified state in a neighboring core's private cache (same package). Since the last level cache is inclusive, hits to the L3 may require snooping the private L2 caches of any cores on the same socket that have the line. In this case, a snoop was required, and another L2 had the line in a modified state, so the line had to be invalidated in that L2 cache and transferred to the requesting L2. (Precise Event - PEBS) (Precise event) mem_load_uops_llc_hit_retired.xsnp_miss cache Retired load uops which data sources were LLC hit and cross-core snoop missed in on-pkg core cache. (Precise Event - PEBS) (Precise event) event=0xd2,period=20011,umask=1 00 mem_load_uops_llc_hit_retired.xsnp_none cache Retired load uops which data sources were hits in LLC without snoops required. (Precise Event - PEBS) (Precise event) event=0xd2,period=100003,umask=8 00 mem_load_uops_misc_retired.llc_miss cache Retired load uops with unknown information as data source in cache serviced the load. (Precise Event - PEBS) (Precise event) event=0xd4,period=100007,umask=2 00 This event counts retired demand loads that missed the last-level (L3) cache. This means that the load is usually satisfied from memory in a client system or possibly from the remote socket in a server. Demand loads are non speculative load uops. (Precise Event - PEBS) (Precise event) mem_load_uops_retired.hit_lfb cache Retired load uops which data sources were load uops missed L1 but hit FB due to preceding miss to the same cache line with data not ready. (Precise Event - PEBS) (Precise event) event=0xd1,period=100003,umask=0x40 00 mem_load_uops_retired.l1_hit cache Retired load uops with L1 cache hits as data sources. (Precise Event - PEBS) (Precise event) event=0xd1,period=2000003,umask=1 00 mem_load_uops_retired.l2_hit cache Retired load uops with L2 cache hits as data sources. (Precise Event - PEBS) (Precise event) event=0xd1,period=100003,umask=2 00 mem_load_uops_retired.llc_hit cache Retired load uops which data sources were data hits in LLC without snoops required. (Precise Event - PEBS) (Precise event) event=0xd1,period=50021,umask=4 00 This event counts retired load uops that hit in the last-level (L3) cache without snoops required. (Precise Event - PEBS) (Precise event) mem_uops_retired.all_loads cache All retired load uops. (Precise Event - PEBS) (Precise event) event=0xd0,period=2000003,umask=0x81 00 This event counts the number of load uops retired (Precise Event) (Precise event) mem_uops_retired.all_stores cache All retired store uops. (Precise Event - PEBS) (Precise event) event=0xd0,period=2000003,umask=0x82 00 This event counts the number of store uops retired. (Precise Event - PEBS) (Precise event) mem_uops_retired.lock_loads cache Retired load uops with locked access. (Precise Event - PEBS) (Precise event) event=0xd0,period=100007,umask=0x21 00 mem_uops_retired.split_loads cache Retired load uops that split across a cacheline boundary. (Precise Event - PEBS) (Precise event) event=0xd0,period=100003,umask=0x41 00 This event counts line-splitted load uops retired to the architected path. A line split is across 64B cache-line which includes a page split (4K). (Precise Event - PEBS) (Precise event) mem_uops_retired.split_stores cache Retired store uops that split across a cacheline boundary. (Precise Event - PEBS) (Precise event) event=0xd0,period=100003,umask=0x42 00 This event counts line-splitted store uops retired to the architected path. A line split is across 64B cache-line which includes a page split (4K). (Precise Event - PEBS) (Precise event) mem_uops_retired.stlb_miss_loads cache Retired load uops that miss the STLB. (Precise Event - PEBS) (Precise event) event=0xd0,period=100003,umask=0x11 00 mem_uops_retired.stlb_miss_stores cache Retired store uops that miss the STLB. (Precise Event - PEBS) (Precise event) event=0xd0,period=100003,umask=0x12 00 offcore_requests.demand_code_rd cache Cacheable and noncacheable code read requests event=0xb0,period=100003,umask=2 00 offcore_response.all_code_rd.llc_hit.hitm_other_core cache Counts demand & prefetch code reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003c0244 00 offcore_response.all_code_rd.llc_hit.snoop_miss cache Counts demand & prefetch code reads that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=1,offcore_rsp=0x2003c0244 00 offcore_response.all_data_rd.llc_hit.snoop_miss cache Counts demand & prefetch data reads that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=1,offcore_rsp=0x2003c0091 00 offcore_response.all_pf_code_rd.llc_hit.any_response cache Counts all prefetch code reads that hit in the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3f803c0240 00 offcore_response.all_pf_code_rd.llc_hit.hitm_other_core cache Counts prefetch code reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003c0240 00 offcore_response.all_pf_code_rd.llc_hit.hit_other_core_no_fwd cache Counts prefetch code reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003c0240 00 offcore_response.all_pf_code_rd.llc_hit.no_snoop_needed cache Counts prefetch code reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003c0240 00 offcore_response.all_pf_code_rd.llc_hit.snoop_miss cache Counts prefetch code reads that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=1,offcore_rsp=0x2003c0240 00 offcore_response.all_pf_data_rd.llc_hit.any_response cache Counts all prefetch data reads that hit in the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3f803c0090 00 offcore_response.all_pf_data_rd.llc_hit.snoop_miss cache Counts prefetch data reads that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=1,offcore_rsp=0x2003c0090 00 offcore_response.all_pf_rfo.llc_hit.any_response cache Counts all prefetch RFOs that hit in the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3f803c0120 00 offcore_response.all_pf_rfo.llc_hit.hitm_other_core cache Counts prefetch RFOs that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003c0120 00 offcore_response.all_pf_rfo.llc_hit.hit_other_core_no_fwd cache Counts prefetch RFOs that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003c0120 00 offcore_response.all_pf_rfo.llc_hit.no_snoop_needed cache Counts prefetch RFOs that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003c0120 00 offcore_response.all_pf_rfo.llc_hit.snoop_miss cache Counts prefetch RFOs that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=1,offcore_rsp=0x2003c0120 00 offcore_response.all_reads.any_response cache Counts all data/code/rfo references (demand & prefetch) event=0xb7,period=100003,umask=1,offcore_rsp=0x000107F7 00 offcore_response.all_reads.llc_hit.hitm_other_core cache Counts data/code/rfo reads (demand & prefetch) that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003c03f7 00 offcore_response.all_reads.llc_hit.hit_other_core_no_fwd cache Counts data/code/rfo reads (demand & prefetch) that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003c03f7 00 offcore_response.all_reads.llc_hit.no_snoop_needed cache Counts data/code/rfo reads (demand & prefetch) that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003c03f7 00 offcore_response.all_reads.llc_hit.snoop_miss cache Counts data/code/rfo reads (demand & prefetch) that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=1,offcore_rsp=0x2003c03f7 00 offcore_response.all_rfo.any_response cache Counts all demand & prefetch prefetch RFOs event=0xb7,period=100003,umask=1,offcore_rsp=0x00010122 00 offcore_response.all_rfo.llc_hit.hitm_other_core cache Counts demand & prefetch RFOs that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003c0122 00 offcore_response.all_rfo.llc_hit.hit_other_core_no_fwd cache Counts demand & prefetch RFOs that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003c0122 00 offcore_response.all_rfo.llc_hit.snoop_miss cache Counts demand & prefetch RFOs that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=1,offcore_rsp=0x2003c0122 00 offcore_response.corewb.any_response cache OFFCORE_RESPONSE.COREWB.ANY_RESPONSE event=0xb7,period=100003,umask=1,offcore_rsp=0x10008 00 offcore_response.data_in.any_response cache REQUEST = DATA_INTO_CORE and RESPONSE = ANY_RESPONSE event=0xb7,period=100003,umask=1,offcore_rsp=0x10433 00 offcore_response.demand_code_rd.llc_hit.hitm_other_core cache Counts demand code reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003c0004 00 offcore_response.demand_code_rd.llc_hit.hit_other_core_no_fwd cache Counts demand code reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003c0004 00 offcore_response.demand_code_rd.llc_hit.snoop_miss cache Counts demand code reads that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=1,offcore_rsp=0x2003c0004 00 offcore_response.demand_data_rd.any_response cache Counts all demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x00010001 00 offcore_response.demand_data_rd.llc_hit.snoop_miss cache Counts demand data reads that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=1,offcore_rsp=0x2003c0001 00 offcore_response.demand_rfo.any_response cache Counts all demand rfo's event=0xb7,period=100003,umask=1,offcore_rsp=0x00010002 00 offcore_response.demand_rfo.llc_hit.hit_other_core_no_fwd cache Counts demand data writes (RFOs) that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003c0002 00 offcore_response.demand_rfo.llc_hit.snoop_miss cache Counts demand data writes (RFOs) that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=1,offcore_rsp=0x2003c0002 00 offcore_response.demand_rfo.llc_hit_m.hitm cache REQUEST = DEMAND_RFO and RESPONSE = LLC_HIT_M and SNOOP = HITM event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040002 00 offcore_response.other.portio_mmio_uc cache Counts miscellaneous accesses that include port i/o, MMIO and uncacheable memory accesses event=0xb7,period=100003,umask=1,offcore_rsp=0x2380408000 00 offcore_response.pf_ifetch.any_response cache REQUEST = PF_RFO and RESPONSE = ANY_RESPONSE event=0xb7,period=100003,umask=1,offcore_rsp=0x10040 00 offcore_response.pf_l2_code_rd.llc_hit.hitm_other_core cache Counts prefetch (that bring data to L2) code reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003c0040 00 offcore_response.pf_l2_code_rd.llc_hit.hit_other_core_no_fwd cache Counts prefetch (that bring data to L2) code reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003c0040 00 offcore_response.pf_l2_code_rd.llc_hit.no_snoop_needed cache Counts prefetch (that bring data to L2) code reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003c0040 00 offcore_response.pf_l2_code_rd.llc_hit.snoop_miss cache Counts prefetch (that bring data to L2) code reads that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=1,offcore_rsp=0x2003c0040 00 offcore_response.pf_l2_data_rd.llc_hit.any_response cache Counts all prefetch (that bring data to L2) data reads that hit in the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3f803c0010 00 offcore_response.pf_l2_rfo.llc_hit.any_response cache Counts all prefetch (that bring data to L2) RFOs that hit in the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3f803c0020 00 offcore_response.pf_l2_rfo.llc_hit.hitm_other_core cache Counts prefetch (that bring data to L2) RFOs that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003c0020 00 offcore_response.pf_l2_rfo.llc_hit.hit_other_core_no_fwd cache Counts prefetch (that bring data to L2) RFOs that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003c0020 00 offcore_response.pf_l2_rfo.llc_hit.no_snoop_needed cache Counts prefetch (that bring data to L2) RFOs that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003c0020 00 offcore_response.pf_l2_rfo.llc_hit.snoop_miss cache Counts prefetch (that bring data to L2) RFOs that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=1,offcore_rsp=0x2003c0020 00 offcore_response.pf_llc_code_rd.llc_hit.hitm_other_core cache Counts prefetch (that bring data to LLC only) code reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003c0200 00 offcore_response.pf_llc_code_rd.llc_hit.hit_other_core_no_fwd cache Counts prefetch (that bring data to LLC only) code reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003c0200 00 offcore_response.pf_llc_code_rd.llc_hit.no_snoop_needed cache Counts prefetch (that bring data to LLC only) code reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003c0200 00 offcore_response.pf_llc_code_rd.llc_hit.snoop_miss cache Counts prefetch (that bring data to LLC only) code reads that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=1,offcore_rsp=0x2003c0200 00 offcore_response.pf_llc_data_rd.llc_hit.any_response cache Counts all prefetch (that bring data to LLC only) data reads that hit in the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3f803c0080 00 offcore_response.pf_llc_rfo.llc_hit.any_response cache Counts all prefetch (that bring data to LLC only) RFOs that hit in the LLC event=0xb7,period=100003,umask=1,offcore_rsp=0x3f803c0100 00 offcore_response.pf_llc_rfo.llc_hit.hitm_other_core cache Counts prefetch (that bring data to LLC only) RFOs that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003c0100 00 offcore_response.pf_llc_rfo.llc_hit.hit_other_core_no_fwd cache Counts prefetch (that bring data to LLC only) RFOs that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003c0100 00 offcore_response.pf_llc_rfo.llc_hit.no_snoop_needed cache Counts prefetch (that bring data to LLC only) RFOs that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003c0100 00 offcore_response.pf_llc_rfo.llc_hit.snoop_miss cache Counts prefetch (that bring data to LLC only) RFOs that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=1,offcore_rsp=0x2003c0100 00 offcore_response.pf_l_data_rd.any_response cache REQUEST = PF_LLC_DATA_RD and RESPONSE = ANY_RESPONSE event=0xb7,period=100003,umask=1,offcore_rsp=0x10080 00 offcore_response.pf_l_ifetch.any_response cache REQUEST = PF_LLC_IFETCH and RESPONSE = ANY_RESPONSE event=0xb7,period=100003,umask=1,offcore_rsp=0x10200 00 idq.ms_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,period=2000003,umask=0x30 00 This event counts cycles during which the microcode sequencer assisted the front-end in delivering uops. Microcode assists are used for complex instructions or scenarios that can't be handled by the standard decoder. Using other instructions, if possible, will usually improve performance. See the Intel(R) 64 and IA-32 Architectures Optimization Reference Manual for more information offcore_response.all_pf_code_rd.llc_miss.dram memory Counts all prefetch code reads that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=1,offcore_rsp=0x300400240 00 offcore_response.all_pf_data_rd.llc_miss.dram memory Counts all prefetch data reads that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=1,offcore_rsp=0x300400090 00 offcore_response.all_pf_rfo.llc_miss.dram memory Counts all prefetch RFOs that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=1,offcore_rsp=0x300400120 00 offcore_response.all_rfo.llc_miss.dram memory Counts all demand & prefetch RFOs that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=1,offcore_rsp=0x300400122 00 offcore_response.any_request.llc_miss_local.dram memory REQUEST = ANY_REQUEST and RESPONSE = LLC_MISS_LOCAL and SNOOP = DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x1f80408fff 00 This event counts any requests that miss the LLC where the data was returned from local DRAM offcore_response.data_in_socket.llc_miss.local_dram memory Counts LLC replacements event=0xb7,period=100003,umask=1,offcore_rsp=0x6004001b3 00 This event counts all data requests (demand/prefetch data reads and demand data writes (RFOs) that miss the LLC where the data is returned from local DRAM offcore_response.data_in_socket.llc_miss_local.any_llc_hit memory REQUEST = DATA_IN_SOCKET and RESPONSE = LLC_MISS_LOCAL and SNOOP = ANY_LLC_HIT event=0xb7,period=100003,umask=1,offcore_rsp=0x17004001b3 00 offcore_response.demand_ifetch.llc_miss_local.dram memory REQUEST = DEMAND_IFETCH and RESPONSE = LLC_MISS_LOCAL and SNOOP = DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x1f80400004 00 offcore_response.demand_rfo.llc_miss.dram memory Counts demand data writes (RFOs) that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=1,offcore_rsp=0x300400002 00 offcore_response.pf_data_rd.llc_miss_local.dram memory REQUEST = PF_DATA_RD and RESPONSE = LLC_MISS_LOCAL and SNOOP = DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x1f80400010 00 offcore_response.pf_ifetch.llc_miss_local.dram memory REQUEST = PF_RFO and RESPONSE = LLC_MISS_LOCAL and SNOOP = DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x1f80400040 00 offcore_response.pf_l2_code_rd.llc_miss.dram memory Counts all prefetch (that bring data to L2) code reads that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=1,offcore_rsp=0x300400040 00 offcore_response.pf_l2_data_rd.llc_miss.dram memory Counts prefetch (that bring data to L2) data reads that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=1,offcore_rsp=0x300400010 00 offcore_response.pf_l2_rfo.llc_miss.dram memory Counts all prefetch (that bring data to L2) RFOs that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=1,offcore_rsp=0x300400020 00 offcore_response.pf_llc_code_rd.llc_miss.dram memory Counts all prefetch (that bring data to LLC only) code reads that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=1,offcore_rsp=0x300400200 00 offcore_response.pf_llc_data_rd.llc_miss.dram memory Counts all prefetch (that bring data to LLC only) data reads that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=1,offcore_rsp=0x300400080 00 offcore_response.pf_llc_rfo.llc_miss.dram memory Counts all prefetch (that bring data to LLC only) RFOs that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=1,offcore_rsp=0x300400100 00 offcore_response.pf_l_data_rd.llc_miss_local.dram memory REQUEST = PF_LLC_DATA_RD and RESPONSE = LLC_MISS_LOCAL and SNOOP = DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x1f80400080 00 offcore_response.pf_l_ifetch.llc_miss_local.dram memory REQUEST = PF_LLC_IFETCH and RESPONSE = LLC_MISS_LOCAL and SNOOP = DRAM event=0xb7,period=100003,umask=1,offcore_rsp=0x1f80400200 00 page_walks.llc_miss memory Number of any page walk that had a miss in LLC. Does not necessary cause a SUSPEND event=0xbe,period=100003,umask=1 00 br_inst_retired.conditional pipeline Conditional branch instructions retired. (Precise Event - PEBS) (Precise event) event=0xc4,period=400009,umask=1 00 br_inst_retired.near_call pipeline Direct and indirect near call instructions retired. (Precise Event - PEBS) (Precise event) event=0xc4,period=100007,umask=2 00 br_inst_retired.near_call_r3 pipeline Direct and indirect macro near call instructions retired (captured in ring 3). (Precise Event - PEBS) (Precise event) event=0xc4,period=100007,umask=2 00 br_inst_retired.near_return pipeline Return instructions retired. (Precise Event - PEBS) (Precise event) event=0xc4,period=100007,umask=8 00 br_inst_retired.near_taken pipeline Taken branch instructions retired. (Precise Event - PEBS) (Precise event) event=0xc4,period=400009,umask=0x20 00 br_misp_retired.conditional pipeline Mispredicted conditional branch instructions retired. (Precise Event - PEBS) (Precise event) event=0xc5,period=400009,umask=1 00 br_misp_retired.near_call pipeline Direct and indirect mispredicted near call instructions retired. (Precise Event - PEBS) (Precise event) event=0xc5,period=100007,umask=2 00 br_misp_retired.not_taken pipeline Mispredicted not taken branch instructions retired.(Precise Event - PEBS) (Precise event) event=0xc5,period=400009,umask=0x10 00 br_misp_retired.taken pipeline Mispredicted taken branch instructions retired. (Precise Event - PEBS) (Precise event) event=0xc5,period=400009,umask=0x20 00 ld_blocks.store_forward pipeline Cases when loads get true Block-on-Store blocking code preventing store forwarding event=3,period=100003,umask=2 00 This event counts loads that followed a store to the same address, where the data could not be forwarded inside the pipeline from the store to the load. The most common reason why store forwarding would be blocked is when a load's address range overlaps with a preceding smaller uncompleted store. See the table of not supported store forwards in the Intel(R) 64 and IA-32 Architectures Optimization Reference Manual. The penalty for blocked store forwarding is that the load must wait for the store to complete before it can be issued partial_rat_stalls.flags_merge_uop_cycles pipeline Performance sensitive flags-merging uops added by Sandy Bridge u-arch event=0x59,cmask=1,period=2000003,umask=0x20 00 This event counts the number of cycles spent executing performance-sensitive flags-merging uops. For example, shift CL (merge_arith_flags). For more details, See the Intel(R) 64 and IA-32 Architectures Optimization Reference Manual partial_rat_stalls.slow_lea_window pipeline Cycles with at least one slow LEA uop being allocated event=0x59,period=2000003,umask=0x40 00 This event counts the number of cycles with at least one slow LEA uop being allocated. A uop is generally considered as slow LEA if it has three sources (for example, two sources and immediate) regardless of whether it is a result of LEA instruction or not. Examples of the slow LEA uop are or uops with base, index, and offset source operands using base and index reqisters, where base is EBR/RBP/R13, using RIP relative or 16-bit addressing modes. See the Intel(R) 64 and IA-32 Architectures Optimization Reference Manual for more details about slow LEA instructions uops_retired.all pipeline Actually retired uops. (Precise Event - PEBS) (Precise event) event=0xc2,period=2000003,umask=1 00 This event counts the number of micro-ops retired. (Precise Event) (Precise event) uops_retired.retire_slots pipeline Retirement slots used. (Precise Event - PEBS) (Precise event) event=0xc2,period=2000003,umask=2 00 This event counts the number of retirement slots used each cycle. There are potentially 4 slots that can be used each cycle - meaning, 4 micro-ops or 4 instructions could retire each cycle. This event is used in determining the 'Retiring' category of the Top-Down pipeline slots characterization. (Precise Event - PEBS) (Precise event) mem_load_l3_miss_retired.remote_pmm cache Retired load instructions with remote Intel(R) Optane(TM) DC persistent memory as the data source where the data request missed all caches event=0xd3,period=100007,umask=0x10 00 Counts retired load instructions with remote Intel(R) Optane(TM) DC persistent memory as the data source and the data request missed L3 mem_load_retired.local_pmm cache Retired load instructions with local Intel(R) Optane(TM) DC persistent memory as the data source where the data request missed all caches Supports address when precise event=0xd1,period=1000003,umask=0x80 00 Counts retired load instructions with local Intel(R) Optane(TM) DC persistent memory as the data source and the data request missed L3 Supports address when precise ocr.demand_data_rd.local_socket_pmm other Counts demand data reads that were supplied by PMM attached to this socket, whether or not in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts PMM accesses that are controlled by the close or distant SNC Cluster event=0x2a,period=100003,umask=1,offcore_rsp=0x700C00001 00 ocr.demand_data_rd.pmm other Counts demand data reads that were supplied by PMM event=0x2a,period=100003,umask=1,offcore_rsp=0x703C00001 00 ocr.demand_data_rd.remote_pmm other Counts demand data reads that were supplied by PMM attached to another socket event=0x2a,period=100003,umask=1,offcore_rsp=0x703000001 00 ocr.reads_to_core.local_socket_pmm other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by PMM attached to this socket, whether or not in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts PMM accesses that are controlled by the close or distant SNC Cluster event=0x2a,period=100003,umask=1,offcore_rsp=0x700C04477 00 ocr.reads_to_core.remote_pmm other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by PMM attached to another socket event=0x2a,period=100003,umask=1,offcore_rsp=0x703004477 00 unc_iio_bandwidth_out.part0_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x30 01 unc_iio_bandwidth_out.part1_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x31 01 unc_iio_bandwidth_out.part2_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x32 01 unc_iio_bandwidth_out.part3_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x33 01 unc_iio_bandwidth_out.part4_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x34 01 unc_iio_bandwidth_out.part5_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x35 01 unc_iio_bandwidth_out.part6_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x36 01 unc_iio_bandwidth_out.part7_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x37 01 l2_lines_in.e cache Counts the number of cache lines filled into the L2 cache that are in Exclusive state event=0x25,period=1000003,umask=4 00 Counts the number of cache lines filled into the L2 cache that are in Exclusive state. Counts on a per core basis l2_lines_in.f cache Counts the number of cache lines filled into the L2 cache that are in Forward state event=0x25,period=1000003,umask=0x10 00 Counts the number of cache lines filled into the L2 cache that are in Forward state. Counts on a per core basis l2_lines_in.m cache Counts the number of cache lines filled into the L2 cache that are in Modified state event=0x25,period=1000003,umask=8 00 Counts the number of cache lines filled into the L2 cache that are in Modified state. Counts on a per core basis l2_lines_in.s cache Counts the number of cache lines filled into the L2 cache that are in Shared state event=0x25,period=1000003,umask=2 00 Counts the number of cache lines filled into the L2 cache that are in Shared state. Counts on a per core basis l2_request.hit cache Counts the number of L2 Cache Accesses that resulted in a Hit from a front door request only (does not include rejects or recycles), per core event event=0x24,period=200003,umask=2 00 l2_request.miss cache Counts the number of total L2 Cache Accesses that resulted in a Miss from a front door request only (does not include rejects or recycles), per core event event=0x24,period=200003,umask=1 00 l2_request.rejects cache Counts the number of L2 Cache Accesses that miss the L2 and get BBL reject short and long rejects, per core event event=0x24,period=200003,umask=4 00 ocr.demand_data_rd.local_dram other Counts demand data reads that were supplied by DRAM attached to this socket event=0xb7,period=100003,umask=1,offcore_rsp=0x184000001 00 machine_clears.slow pipeline This event is deprecated event=0xc3,period=20003,umask=0x6f 10 unc_cha_rxc_inserts.irq uncore cache Ingress (from CMS) Allocations : IRQ : Counts number of allocations per cycle into the specified Ingress queue event=0x13,umask=1 01 unc_cha_tor_inserts.ia_drd_opt_pref uncore cache Data read opt prefetch from local IA event=0x35,umask=0xc8a7ff01 01 TOR Inserts : DRd_Opt_Prefs issued by iA Cores unc_cha_tor_inserts.ia_miss_drd_opt_pref_local uncore cache Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRD_PREF_OPT, and target local memory event=0x35,umask=0xc8a6fe01 01 TOR Inserts : Data read opt prefetch from local iA that missed the LLC targeting local memory unc_cha_tor_inserts.ia_miss_drd_opt_pref_remote uncore cache Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRD_PREF_OPT, and target remote memory event=0x35,umask=0xc8a77e01 01 TOR Inserts : Data read opt prefetch from local iA that missed the LLC targeting remote memory unc_cha_tor_inserts.ia_miss_drd_opt_remote uncore cache Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd_Opt, and target remote memory event=0x35,umask=0xc8277e01 01 TOR Inserts : Data read opt from local iA that missed the LLC targeting remote memory unc_b2hot_clockticks uncore interconnect UNC_B2HOT_CLOCKTICKS event=1,umask=1 01 core_reject_l2q.all cache Counts the number of request that were not accepted into the L2Q because the L2Q is FULL event=0x31,period=200003 00 Counts the number of (demand and L1 prefetchers) core requests rejected by the L2Q due to a full or nearly full w condition which likely indicates back pressure from L2Q. It also counts requests that would have gone directly to the XQ, but are rejected due to a full or nearly full condition, indicating back pressure from the IDI link. The L2Q may also reject transactions from a core to insure fairness between cores, or to delay a core?s dirty eviction when the address conflicts incoming external snoops. (Note that L2 prefetcher requests that are dropped are not counted by this event.) fetch_stall.icache_fill_pending_cycles cache Cycles code-fetch stalled due to an outstanding ICache miss event=0x86,period=200003,umask=4 00 Counts cycles that fetch is stalled due to an outstanding ICache miss. That is, the decoder queue is able to accept bytes, but the fetch unit is unable to provide bytes due to an ICache miss. Note: this event is not the same as the total number of cycles spent retrieving instruction cache lines from the memory hierarchy. Counts cycles that fetch is stalled due to any reason. That is, the decoder queue is able to accept bytes, but the fetch unit is unable to provide bytes. This will include cycles due to an ITLB miss, ICache miss and other events l2_reject_xq.all cache Counts the number of request from the L2 that were not accepted into the XQ event=0x30,period=200003 00 This event counts the number of demand and prefetch transactions that the L2 XQ rejects due to a full or near full condition which likely indicates back pressure from the IDI link. The XQ may reject transactions from the L2Q (non-cacheable requests), BBS (L2 misses) and WOB (L2 write-back victims) longest_lat_cache.miss cache L2 cache request misses event=0x2e,period=200003,umask=0x41 00 This event counts the total number of L2 cache references and the number of L2 cache misses respectively longest_lat_cache.reference cache L2 cache requests from this core event=0x2e,period=200003,umask=0x4f 00 This event counts requests originating from the core that references a cache line in the L2 cache mem_uops_retired.all_loads cache All Loads event=4,period=200003,umask=0x40 00 This event counts the number of load ops retired mem_uops_retired.all_stores cache All Stores event=4,period=200003,umask=0x80 00 This event counts the number of store ops retired mem_uops_retired.hitm cache Cross core or cross module hitm (Precise event) event=4,period=200003,umask=0x20 00 This event counts the number of load ops retired that got data from the other core or from the other module (Precise event) mem_uops_retired.l1_miss_loads cache Loads missed L1 event=4,period=200003,umask=1 00 This event counts the number of load ops retired that miss in L1 Data cache. Note that prefetch misses will not be counted mem_uops_retired.l2_hit_loads cache Loads hit L2 (Precise event) event=4,period=200003,umask=2 00 This event counts the number of load ops retired that hit in the L2 (Precise event) mem_uops_retired.l2_miss_loads cache Loads missed L2 (Precise event) event=4,period=100007,umask=4 00 This event counts the number of load ops retired that miss in the L2 (Precise event) mem_uops_retired.utlb_miss cache Loads missed UTLB event=4,period=200003,umask=0x10 00 This event counts the number of load ops retired that had UTLB miss offcore_response cache Offcore response can be programmed only with a specific pair of event select and counter MSR, and with specific event codes and predefine mask bit value in a dedicated MSR to specify attributes of the offcore transaction event=0xb7,period=100007,umask=1 00 Offcore response can be programmed only with a specific pair of event select and counter MSR, and with specific event codes and predefine mask bit value in a dedicated MSR to specify attributes of the offcore transaction offcore_response.any_code_rd.any_response cache Counts any code reads (demand & prefetch) that have any response type event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010044 00 offcore_response.any_code_rd.l2_miss.any cache Counts any code reads (demand & prefetch) that miss L2 event=0xb7,period=100007,umask=1,offcore_rsp=0x1680000044 00 offcore_response.any_code_rd.l2_miss.hitm_other_core cache Counts any code reads (demand & prefetch) that hit in the other module where modified copies were found in other core's L1 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x1000000044 00 offcore_response.any_code_rd.l2_miss.hit_other_core_no_fwd cache Counts any code reads (demand & prefetch) that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100007,umask=1,offcore_rsp=0x0400000044 00 offcore_response.any_code_rd.l2_miss.snoop_miss cache Counts any code reads (demand & prefetch) that miss L2 with a snoop miss response event=0xb7,period=100007,umask=1,offcore_rsp=0x0200000044 00 offcore_response.any_data_rd.any_response cache Counts any data read (demand & prefetch) that have any response type event=0xb7,period=100007,umask=1,offcore_rsp=0x0000013091 00 offcore_response.any_data_rd.l2_miss.any cache Counts any data read (demand & prefetch) that miss L2 event=0xb7,period=100007,umask=1,offcore_rsp=0x1680003091 00 offcore_response.any_data_rd.l2_miss.hitm_other_core cache Counts any data read (demand & prefetch) that hit in the other module where modified copies were found in other core's L1 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x1000003091 00 offcore_response.any_data_rd.l2_miss.hit_other_core_no_fwd cache Counts any data read (demand & prefetch) that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100007,umask=1,offcore_rsp=0x0400003091 00 offcore_response.any_data_rd.l2_miss.snoop_miss cache Counts any data read (demand & prefetch) that miss L2 with a snoop miss response event=0xb7,period=100007,umask=1,offcore_rsp=0x0200003091 00 offcore_response.any_request.any_response cache Counts any request that have any response type event=0xb7,period=100007,umask=1,offcore_rsp=0x0000018008 00 offcore_response.any_request.l2_miss.hitm_other_core cache Counts any request that hit in the other module where modified copies were found in other core's L1 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x1000008008 00 offcore_response.any_request.l2_miss.hit_other_core_no_fwd cache Counts any request that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100007,umask=1,offcore_rsp=0x0400008008 00 offcore_response.any_request.l2_miss.snoop_miss cache Counts any request that miss L2 with a snoop miss response event=0xb7,period=100007,umask=1,offcore_rsp=0x0200008008 00 offcore_response.any_rfo.any_response cache Counts any rfo reads (demand & prefetch) that have any response type event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010022 00 offcore_response.any_rfo.l2_miss.any cache Counts any rfo reads (demand & prefetch) that miss L2 event=0xb7,period=100007,umask=1,offcore_rsp=0x1680000022 00 offcore_response.any_rfo.l2_miss.hitm_other_core cache Counts any rfo reads (demand & prefetch) that hit in the other module where modified copies were found in other core's L1 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x1000000022 00 offcore_response.any_rfo.l2_miss.hit_other_core_no_fwd cache Counts any rfo reads (demand & prefetch) that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100007,umask=1,offcore_rsp=0x0400000022 00 offcore_response.any_rfo.l2_miss.snoop_miss cache Counts any rfo reads (demand & prefetch) that miss L2 with a snoop miss response event=0xb7,period=100007,umask=1,offcore_rsp=0x0200000022 00 offcore_response.corewb.l2_miss.any cache Counts writeback (modified to exclusive) that miss L2 event=0xb7,period=100007,umask=1,offcore_rsp=0x1680000008 00 offcore_response.corewb.l2_miss.no_snoop_needed cache Counts writeback (modified to exclusive) that miss L2 with no details on snoop-related information event=0xb7,period=100007,umask=1,offcore_rsp=0x0080000008 00 offcore_response.demand_code_rd.any_response cache Counts demand and DCU prefetch instruction cacheline that have any response type event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010004 00 offcore_response.demand_code_rd.l2_miss.any cache Counts demand and DCU prefetch instruction cacheline that miss L2 event=0xb7,period=100007,umask=1,offcore_rsp=0x1680000004 00 offcore_response.demand_code_rd.l2_miss.hit_other_core_no_fwd cache Counts demand and DCU prefetch instruction cacheline that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100007,umask=1,offcore_rsp=0x0400000004 00 offcore_response.demand_code_rd.l2_miss.snoop_miss cache Counts demand and DCU prefetch instruction cacheline that miss L2 with a snoop miss response event=0xb7,period=100007,umask=1,offcore_rsp=0x0200000004 00 offcore_response.demand_code_rd.outstanding cache Counts demand and DCU prefetch instruction cacheline that are are outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=1,offcore_rsp=0x4000000004 00 offcore_response.demand_data_rd.any_response cache Counts demand and DCU prefetch data read that have any response type event=0xb7,period=100007,umask=1,offcore_rsp=0x0000010001 00 offcore_response.demand_data_rd.l2_miss.any cache Counts demand and DCU prefetch data read that miss L2 event=0xb7,period=100007,umask=1,offcore_rsp=0x1680000001 00 offcore_response.demand_data_rd.l2_miss.hitm_other_core cache Counts demand and DCU prefetch data read that hit in the other module where modified copies were found in other core's L1 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x1000000001 00 offcore_response.demand_data_rd.l2_miss.hit_other_core_no_fwd cache Counts demand and DCU prefetch data read that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100007,umask=1,offcore_rsp=0x0400000001 00 offcore_response.demand_data_rd.l2_miss.snoop_miss cache Counts demand and DCU prefetch data read that miss L2 with a snoop miss response event=0xb7,period=100007,umask=1,offcore_rsp=0x0200000001 00 offcore_response.demand_data_rd.outstanding cache Counts demand and DCU prefetch data read that are are outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=1,offcore_rsp=0x4000000001 00 offcore_response.demand_rfo.l2_miss.any cache Counts demand and DCU prefetch RFOs that miss L2 event=0xb7,period=100007,umask=1,offcore_rsp=0x1680000002 00 offcore_response.demand_rfo.l2_miss.hitm_other_core cache Counts demand and DCU prefetch RFOs that hit in the other module where modified copies were found in other core's L1 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x1000000002 00 offcore_response.demand_rfo.l2_miss.hit_other_core_no_fwd cache Counts demand and DCU prefetch RFOs that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100007,umask=1,offcore_rsp=0x0400000002 00 offcore_response.demand_rfo.l2_miss.snoop_miss cache Counts demand and DCU prefetch RFOs that miss L2 with a snoop miss response event=0xb7,period=100007,umask=1,offcore_rsp=0x0200000002 00 offcore_response.demand_rfo.outstanding cache Counts demand and DCU prefetch RFOs that are are outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=1,offcore_rsp=0x4000000002 00 offcore_response.partial_reads.l2_miss.any cache Counts demand reads of partial cache lines (including UC and WC) that miss L2 event=0xb7,period=100007,umask=1,offcore_rsp=0x1680000080 00 offcore_response.partial_writes.l2_miss.any cache Countsof demand RFO requests to write to partial cache lines that miss L2 event=0xb7,period=100007,umask=1,offcore_rsp=0x1680000100 00 offcore_response.pf_l1_data_rd.any_response cache Counts DCU hardware prefetcher data read that have any response type event=0xb7,period=100007,umask=1,offcore_rsp=0x0000012000 00 offcore_response.pf_l1_data_rd.l2_miss.any cache Counts DCU hardware prefetcher data read that miss L2 event=0xb7,period=100007,umask=1,offcore_rsp=0x1680002000 00 offcore_response.pf_l1_data_rd.l2_miss.hitm_other_core cache Counts DCU hardware prefetcher data read that hit in the other module where modified copies were found in other core's L1 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x1000002000 00 offcore_response.pf_l1_data_rd.l2_miss.hit_other_core_no_fwd cache Counts DCU hardware prefetcher data read that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100007,umask=1,offcore_rsp=0x0400002000 00 offcore_response.pf_l1_data_rd.l2_miss.snoop_miss cache Counts DCU hardware prefetcher data read that miss L2 with a snoop miss response event=0xb7,period=100007,umask=1,offcore_rsp=0x0200002000 00 offcore_response.pf_l2_code_rd.l2_miss.any cache Counts code reads generated by L2 prefetchers that miss L2 event=0xb7,period=100007,umask=1,offcore_rsp=0x1680000040 00 offcore_response.pf_l2_code_rd.l2_miss.hit_other_core_no_fwd cache Counts code reads generated by L2 prefetchers that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100007,umask=1,offcore_rsp=0x0400000040 00 offcore_response.pf_l2_code_rd.l2_miss.snoop_miss cache Counts code reads generated by L2 prefetchers that miss L2 with a snoop miss response event=0xb7,period=100007,umask=1,offcore_rsp=0x0200000040 00 offcore_response.pf_l2_data_rd.l2_miss.any cache Counts data cacheline reads generated by L2 prefetchers that miss L2 event=0xb7,period=100007,umask=1,offcore_rsp=0x1680000010 00 offcore_response.pf_l2_data_rd.l2_miss.hitm_other_core cache Counts data cacheline reads generated by L2 prefetchers that hit in the other module where modified copies were found in other core's L1 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x1000000010 00 offcore_response.pf_l2_data_rd.l2_miss.hit_other_core_no_fwd cache Counts data cacheline reads generated by L2 prefetchers that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100007,umask=1,offcore_rsp=0x0400000010 00 offcore_response.pf_l2_data_rd.l2_miss.snoop_miss cache Counts data cacheline reads generated by L2 prefetchers that miss L2 with a snoop miss response event=0xb7,period=100007,umask=1,offcore_rsp=0x0200000010 00 offcore_response.pf_l2_rfo.l2_miss.any cache Counts RFO requests generated by L2 prefetchers that miss L2 event=0xb7,period=100007,umask=1,offcore_rsp=0x1680000020 00 offcore_response.pf_l2_rfo.l2_miss.hitm_other_core cache Counts RFO requests generated by L2 prefetchers that hit in the other module where modified copies were found in other core's L1 cache event=0xb7,period=100007,umask=1,offcore_rsp=0x1000000020 00 offcore_response.pf_l2_rfo.l2_miss.hit_other_core_no_fwd cache Counts RFO requests generated by L2 prefetchers that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100007,umask=1,offcore_rsp=0x0400000020 00 offcore_response.pf_l2_rfo.l2_miss.snoop_miss cache Counts RFO requests generated by L2 prefetchers that miss L2 with a snoop miss response event=0xb7,period=100007,umask=1,offcore_rsp=0x0200000020 00 offcore_response.streaming_stores.l2_miss.any cache Counts streaming store that miss L2 event=0xb7,period=100007,umask=1,offcore_rsp=0x1680004800 00 rehabq.any_ld cache Any reissued load uops event=3,period=200003,umask=0x40 00 This event counts the number of load uops reissued from Rehabq rehabq.any_st cache Any reissued store uops event=3,period=200003,umask=0x80 00 This event counts the number of store uops reissued from Rehabq rehabq.ld_block_std_notready cache Loads blocked due to store data not ready event=3,period=200003,umask=2 00 This event counts the cases where a forward was technically possible, but did not occur because the store data was not available at the right time rehabq.ld_block_st_forward cache Loads blocked due to store forward restriction (Precise event) event=3,period=200003,umask=1 00 This event counts the number of retired loads that were prohibited from receiving forwarded data from the store because of address mismatch (Precise event) rehabq.ld_splits cache Load uops that split cache line boundary (Precise event) event=3,period=200003,umask=8 00 This event counts the number of retire loads that experienced cache line boundary splits (Precise event) rehabq.lock cache Uops with lock semantics event=3,period=200003,umask=0x10 00 This event counts the number of retired memory operations with lock semantics. These are either implicit locked instructions such as the XCHG instruction or instructions with an explicit LOCK prefix (0xF0) rehabq.sta_full cache Store address buffer full event=3,period=200003,umask=0x20 00 This event counts the number of retired stores that are delayed because there is not a store address buffer available rehabq.st_splits cache Store uops that split cache line boundary event=3,period=200003,umask=4 00 This event counts the number of retire stores that experienced cache line boundary splits machine_clears.fp_assist floating point Stalls due to FP assists event=0xc3,period=200003,umask=4 00 This event counts the number of times that pipeline stalled due to FP operations needing assists baclears.all frontend Counts the number of baclears event=0xe6,period=200003,umask=1 00 The BACLEARS event counts the number of times the front end is resteered, mainly when the Branch Prediction Unit cannot provide a correct prediction and this is corrected by the Branch Address Calculator at the front end. The BACLEARS.ANY event counts the number of baclears for any type of branch baclears.cond frontend Counts the number of JCC baclears event=0xe6,period=200003,umask=0x10 00 The BACLEARS event counts the number of times the front end is resteered, mainly when the Branch Prediction Unit cannot provide a correct prediction and this is corrected by the Branch Address Calculator at the front end. The BACLEARS.COND event counts the number of JCC (Jump on Conditional Code) baclears baclears.return frontend Counts the number of RETURN baclears event=0xe6,period=200003,umask=8 00 The BACLEARS event counts the number of times the front end is resteered, mainly when the Branch Prediction Unit cannot provide a correct prediction and this is corrected by the Branch Address Calculator at the front end. The BACLEARS.RETURN event counts the number of RETURN baclears decode_restriction.predecode_wrong frontend Counts the number of times a decode restriction reduced the decode throughput due to wrong instruction length prediction event=0xe9,period=200003,umask=1 00 Counts the number of times a decode restriction reduced the decode throughput due to wrong instruction length prediction icache.accesses frontend Instruction fetches event=0x80,period=200003,umask=3 00 This event counts all instruction fetches, not including most uncacheable fetches icache.hit frontend Instruction fetches from Icache event=0x80,period=200003,umask=1 00 This event counts all instruction fetches from the instruction cache icache.misses frontend Icache miss event=0x80,period=200003,umask=2 00 This event counts all instruction fetches that miss the Instruction cache or produce memory requests. This includes uncacheable fetches. An instruction fetch miss is counted only once and not once for every cycle it is outstanding ms_decoded.ms_entry frontend Counts the number of times entered into a ucode flow in the FEC. Includes inserted flows due to front-end detected faults or assists. Speculative count event=0xe7,period=200003,umask=1 00 Counts the number of times the MSROM starts a flow of UOPS. It does not count every time a UOP is read from the microcode ROM. The most common case that this counts is when a micro-coded instruction is encountered by the front end of the machine. Other cases include when an instruction encounters a fault, trap, or microcode assist of any sort. The event will count MSROM startups for UOPS that are speculative, and subsequently cleared by branch mispredict or machine clear. Background: UOPS are produced by two mechanisms. Either they are generated by hardware that decodes instructions into UOPS, or they are delivered by a ROM (called the MSROM) that holds UOPS associated with a specific instruction. MSROM UOPS might also be delivered in response to some condition such as a fault or other exceptional condition. This event is an excellent mechanism for detecting instructions that require the use of MSROM instructions machine_clears.memory_ordering memory Stalls due to Memory ordering event=0xc3,period=200003,umask=2 00 This event counts the number of times that pipeline was cleared due to memory ordering issues fetch_stall.all other Cycles code-fetch stalled due to any reason event=0x86,period=200003,umask=0x3f 00 Counts cycles that fetch is stalled due to any reason. That is, the decoder queue is able to accept bytes, but the fetch unit is unable to provide bytes. This will include cycles due to an ITLB miss, ICache miss and other events fetch_stall.itlb_fill_pending_cycles other Cycles code-fetch stalled due to an outstanding ITLB miss event=0x86,period=200003,umask=2 00 Counts cycles that fetch is stalled due to an outstanding ITLB miss. That is, the decoder queue is able to accept bytes, but the fetch unit is unable to provide bytes due to an ITLB miss. Note: this event is not the same as page walk cycles to retrieve an instruction translation br_inst_retired.all_branches pipeline Counts the number of branch instructions retired.. (Precise event) event=0xc4,period=200003 00 ALL_BRANCHES counts the number of any branch instructions retired. Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event) br_inst_retired.all_taken_branches pipeline Counts the number of taken branch instructions retired (Must be precise) event=0xc4,period=200003,umask=0x80 00 ALL_TAKEN_BRANCHES counts the number of all taken branch instructions retired. Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Must be precise) br_inst_retired.call pipeline Counts the number of near CALL branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xf9 00 CALL counts the number of near CALL branch instructions retired. Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event) br_inst_retired.far_branch pipeline Counts the number of far branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xbf 00 FAR counts the number of far branch instructions retired. Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event) br_inst_retired.ind_call pipeline Counts the number of near indirect CALL branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xfb 00 IND_CALL counts the number of near indirect CALL branch instructions retired. Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event) br_inst_retired.jcc pipeline Counts the number of JCC branch instructions retired (Precise event) event=0xc4,period=200003,umask=0x7e 00 JCC counts the number of conditional branch (JCC) instructions retired. Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event) br_inst_retired.non_return_ind pipeline Counts the number of near indirect JMP and near indirect CALL branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xeb 00 NON_RETURN_IND counts the number of near indirect JMP and near indirect CALL branch instructions retired. Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event) br_inst_retired.rel_call pipeline Counts the number of near relative CALL branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xfd 00 REL_CALL counts the number of near relative CALL branch instructions retired. Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event) br_inst_retired.return pipeline Counts the number of near RET branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xf7 00 RETURN counts the number of near RET branch instructions retired. Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event) br_inst_retired.taken_jcc pipeline Counts the number of taken JCC branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xfe 00 TAKEN_JCC counts the number of taken conditional branch (JCC) instructions retired. Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event) br_misp_retired.all_branches pipeline Counts the number of mispredicted branch instructions retired (Precise event) event=0xc5,period=200003 00 ALL_BRANCHES counts the number of any mispredicted branch instructions retired. This umask is an architecturally defined event. This event counts the number of retired branch instructions that were mispredicted by the processor, categorized by type. A branch misprediction occurs when the processor predicts that the branch would be taken, but it is not, or vice-versa. When the misprediction is discovered, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path (Precise event) br_misp_retired.ind_call pipeline Counts the number of mispredicted near indirect CALL branch instructions retired (Precise event) event=0xc5,period=200003,umask=0xfb 00 IND_CALL counts the number of mispredicted near indirect CALL branch instructions retired. This event counts the number of retired branch instructions that were mispredicted by the processor, categorized by type. A branch misprediction occurs when the processor predicts that the branch would be taken, but it is not, or vice-versa. When the misprediction is discovered, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path (Precise event) br_misp_retired.jcc pipeline Counts the number of mispredicted JCC branch instructions retired (Precise event) event=0xc5,period=200003,umask=0x7e 00 JCC counts the number of mispredicted conditional branches (JCC) instructions retired. This event counts the number of retired branch instructions that were mispredicted by the processor, categorized by type. A branch misprediction occurs when the processor predicts that the branch would be taken, but it is not, or vice-versa. When the misprediction is discovered, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path (Precise event) br_misp_retired.non_return_ind pipeline Counts the number of mispredicted near indirect JMP and near indirect CALL branch instructions retired (Precise event) event=0xc5,period=200003,umask=0xeb 00 NON_RETURN_IND counts the number of mispredicted near indirect JMP and near indirect CALL branch instructions retired. This event counts the number of retired branch instructions that were mispredicted by the processor, categorized by type. A branch misprediction occurs when the processor predicts that the branch would be taken, but it is not, or vice-versa. When the misprediction is discovered, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path (Precise event) br_misp_retired.return pipeline Counts the number of mispredicted near RET branch instructions retired (Precise event) event=0xc5,period=200003,umask=0xf7 00 RETURN counts the number of mispredicted near RET branch instructions retired. This event counts the number of retired branch instructions that were mispredicted by the processor, categorized by type. A branch misprediction occurs when the processor predicts that the branch would be taken, but it is not, or vice-versa. When the misprediction is discovered, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path (Precise event) br_misp_retired.taken_jcc pipeline Counts the number of mispredicted taken JCC branch instructions retired (Precise event) event=0xc5,period=200003,umask=0xfe 00 TAKEN_JCC counts the number of mispredicted taken conditional branch (JCC) instructions retired. This event counts the number of retired branch instructions that were mispredicted by the processor, categorized by type. A branch misprediction occurs when the processor predicts that the branch would be taken, but it is not, or vice-versa. When the misprediction is discovered, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path (Precise event) cpu_clk_unhalted.core pipeline Fixed Counter: Counts the number of unhalted core clock cycles event=0x3c,period=2000003 00 Counts the number of core cycles while the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. This event is a component in many key event ratios. The core frequency may change from time to time. For this reason this event may have a changing ratio with regards to time. In systems with a constant core frequency, this event can give you a measurement of the elapsed time while the core was not in halt state by dividing the event count by the core frequency. This event is architecturally defined and is a designated fixed counter. CPU_CLK_UNHALTED.CORE and CPU_CLK_UNHALTED.CORE_P use the core frequency which may change from time to time. CPU_CLK_UNHALTE.REF_TSC and CPU_CLK_UNHALTED.REF are not affected by core frequency changes but counts as if the core is running at the maximum frequency all the time. The fixed events are CPU_CLK_UNHALTED.CORE and CPU_CLK_UNHALTED.REF_TSC and the programmable events are CPU_CLK_UNHALTED.CORE_P and CPU_CLK_UNHALTED.REF cpu_clk_unhalted.core_p pipeline Core cycles when core is not halted event=0x3c,period=2000003 00 This event counts the number of core cycles while the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. In mobile systems the core frequency may change from time to time. For this reason this event may have a changing ratio with regards to time cpu_clk_unhalted.ref pipeline Reference cycles when core is not halted event=0x0,umask=0x03,period=2000003 00 This event counts the number of reference cycles that the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. In mobile systems the core frequency may change from time. This event is not affected by core frequency changes but counts as if the core is running at the maximum frequency all the time cpu_clk_unhalted.ref_tsc pipeline Fixed Counter: Counts the number of unhalted reference clock cycles event=0,period=2000003,umask=3 00 Counts the number of reference cycles while the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. This event is a component in many key event ratios. The core frequency may change from time. This event is not affected by core frequency changes but counts as if the core is running at the maximum frequency all the time. Divide this event count by core frequency to determine the elapsed time while the core was not in halt state. Divide this event count by core frequency to determine the elapsed time while the core was not in halt state. This event is architecturally defined and is a designated fixed counter. CPU_CLK_UNHALTED.CORE and CPU_CLK_UNHALTED.CORE_P use the core frequency which may change from time to time. CPU_CLK_UNHALTE.REF_TSC and CPU_CLK_UNHALTED.REF are not affected by core frequency changes but counts as if the core is running at the maximum frequency all the time. The fixed events are CPU_CLK_UNHALTED.CORE and CPU_CLK_UNHALTED.REF_TSC and the programmable events are CPU_CLK_UNHALTED.CORE_P and CPU_CLK_UNHALTED.REF cycles_div_busy.all pipeline Cycles the divider is busy. Does not imply a stall waiting for the divider event=0xcd,period=2000003,umask=1 00 Cycles the divider is busy.This event counts the cycles when the divide unit is unable to accept a new divide UOP because it is busy processing a previously dispatched UOP. The cycles will be counted irrespective of whether or not another divide UOP is waiting to enter the divide unit (from the RS). This event might count cycles while a divide is in progress even if the RS is empty. The divide instruction is one of the longest latency instructions in the machine. Hence, it has a special event associated with it to help determine if divides are delaying the retirement of instructions inst_retired.any pipeline Fixed Counter: Counts the number of instructions retired event=0xc0,period=2000003 00 This event counts the number of instructions that retire. For instructions that consist of multiple micro-ops, this event counts exactly once, as the last micro-op of the instruction retires. The event continues counting while instructions retire, including during interrupt service routines caused by hardware interrupts, faults or traps. Background: Modern microprocessors employ extensive pipelining and speculative techniques. Since sometimes an instruction is started but never completed, the notion of "retirement" is introduced. A retired instruction is one that commits its states. Or stated differently, an instruction might be abandoned at some point. No instruction is truly finished until it retires. This counter measures the number of completed instructions. The fixed event is INST_RETIRED.ANY and the programmable event is INST_RETIRED.ANY_P inst_retired.any_p pipeline Instructions retired event=0xc0,period=2000003 00 This event counts the number of instructions that retire execution. For instructions that consist of multiple micro-ops, this event counts the retirement of the last micro-op of the instruction. The counter continues counting during hardware interrupts, traps, and inside interrupt handlers machine_clears.all pipeline Counts all machine clears event=0xc3,period=200003,umask=8 00 Machine clears happen when something happens in the machine that causes the hardware to need to take special care to get the right answer. When such a condition is signaled on an instruction, the front end of the machine is notified that it must restart, so no more instructions will be decoded from the current path. All instructions "older" than this one will be allowed to finish. This instruction and all "younger" instructions must be cleared, since they must not be allowed to complete. Essentially, the hardware waits until the problematic instruction is the oldest instruction in the machine. This means all older instructions are retired, and all pending stores (from older instructions) are completed. Then the new path of instructions from the front end are allowed to start into the machine. There are many conditions that might cause a machine clear (including the receipt of an interrupt, or a trap or a fault). All those conditions (including but not limited to MACHINE_CLEARS.MEMORY_ORDERING, MACHINE_CLEARS.SMC, and MACHINE_CLEARS.FP_ASSIST) are captured in the ANY event. In addition, some conditions can be specifically counted (i.e. SMC, MEMORY_ORDERING, FP_ASSIST). However, the sum of SMC, MEMORY_ORDERING, and FP_ASSIST machine clears will not necessarily equal the number of ANY machine_clears.smc pipeline Self-Modifying Code detected event=0xc3,period=200003,umask=1 00 This event counts the number of times that a program writes to a code section. Self-modifying code causes a severe penalty in all Intel? architecture processors no_alloc_cycles.all pipeline Counts the number of cycles when no uops are allocated for any reason event=0xca,period=200003,umask=0x3f 00 The NO_ALLOC_CYCLES.ALL event counts the number of cycles when the front-end does not provide any instructions to be allocated for any reason. This event indicates the cycles where an allocation stalls occurs, and no UOPS are allocated in that cycle no_alloc_cycles.mispredicts pipeline Counts the number of cycles when no uops are allocated and the alloc pipe is stalled waiting for a mispredicted jump to retire. After the misprediction is detected, the front end will start immediately but the allocate pipe stalls until the mispredicted event=0xca,period=200003,umask=4 00 Counts the number of cycles when no uops are allocated and the alloc pipe is stalled waiting for a mispredicted jump to retire. After the misprediction is detected, the front end will start immediately but the allocate pipe stalls until the mispredicted no_alloc_cycles.not_delivered pipeline Counts the number of cycles when no uops are allocated, the IQ is empty, and no other condition is blocking allocation event=0xca,period=200003,umask=0x50 00 The NO_ALLOC_CYCLES.NOT_DELIVERED event is used to measure front-end inefficiencies, i.e. when front-end of the machine is not delivering micro-ops to the back-end and the back-end is not stalled. This event can be used to identify if the machine is truly front-end bound. When this event occurs, it is an indication that the front-end of the machine is operating at less than its theoretical peak performance. Background: We can think of the processor pipeline as being divided into 2 broader parts: Front-end and Back-end. Front-end is responsible for fetching the instruction, decoding into micro-ops (uops) in machine understandable format and putting them into a micro-op queue to be consumed by back end. The back-end then takes these micro-ops, allocates the required resources. When all resources are ready, micro-ops are executed. If the back-end is not ready to accept micro-ops from the front-end, then we do not want to count these as front-end bottlenecks. However, whenever we have bottlenecks in the back-end, we will have allocation unit stalls and eventually forcing the front-end to wait until the back-end is ready to receive more UOPS. This event counts the cycles only when back-end is requesting more uops and front-end is not able to provide them. Some examples of conditions that cause front-end efficiencies are: Icache misses, ITLB misses, and decoder restrictions that limit the front-end bandwidth no_alloc_cycles.rat_stall pipeline Counts the number of cycles when no uops are allocated and a RATstall is asserted event=0xca,period=200003,umask=0x20 00 no_alloc_cycles.rob_full pipeline Counts the number of cycles when no uops are allocated and the ROB is full (less than 2 entries available) event=0xca,period=200003,umask=1 00 Counts the number of cycles when no uops are allocated and the ROB is full (less than 2 entries available) rs_full_stall.all pipeline Counts the number of cycles the Alloc pipeline is stalled when any one of the RSs (IEC, FPC and MEC) is full. This event is a superset of all the individual RS stall event counts event=0xcb,period=200003,umask=0x1f 00 rs_full_stall.mec pipeline Counts the number of cycles and allocation pipeline is stalled and is waiting for a free MEC reservation station entry. The cycles should be appropriately counted in case of the cracked ops e.g. In case of a cracked load-op, the load portion is sent to M event=0xcb,period=200003,umask=1 00 Counts the number of cycles and allocation pipeline is stalled and is waiting for a free MEC reservation station entry. The cycles should be appropriately counted in case of the cracked ops e.g. In case of a cracked load-op, the load portion is sent to M uops_retired.all pipeline Micro-ops retired event=0xc2,period=2000003,umask=0x10 00 This event counts the number of micro-ops retired. The processor decodes complex macro instructions into a sequence of simpler micro-ops. Most instructions are composed of one or two micro-ops. Some instructions are decoded into longer sequences such as repeat instructions, floating point transcendental instructions, and assists. In some cases micro-op sequences are fused or whole instructions are fused into one micro-op. See other UOPS_RETIRED events for differentiating retired fused and non-fused micro-ops uops_retired.ms pipeline MSROM micro-ops retired event=0xc2,period=2000003,umask=1 00 This event counts the number of micro-ops retired that were supplied from MSROM mem_uops_retired.dtlb_miss_loads virtual memory Loads missed DTLB (Precise event) event=4,period=200003,umask=8 00 This event counts the number of load ops retired that had DTLB miss (Precise event) page_walks.cycles virtual memory Total cycles for all the page walks. (I-side and D-side) event=5,period=200003,umask=3 00 This event counts every cycle when a data (D) page walk or instruction (I) page walk is in progress. Since a pagewalk implies a TLB miss, the approximate cost of a TLB miss can be determined from this event page_walks.d_side_cycles virtual memory Duration of D-side page-walks in core cycles event=5,period=200003,umask=1 00 This event counts every cycle when a D-side (walks due to a load) page walk is in progress. Page walk duration divided by number of page walks is the average duration of page-walks page_walks.d_side_walks virtual memory D-side page-walks event=5,edge=1,period=100003,umask=1 00 This event counts when a data (D) page walk is completed or started. Since a page walk implies a TLB miss, the number of TLB misses can be counted by counting the number of pagewalks page_walks.i_side_cycles virtual memory Duration of I-side page-walks in core cycles event=5,period=200003,umask=2 00 This event counts every cycle when a I-side (walks due to an instruction fetch) page walk is in progress. Page walk duration divided by number of page walks is the average duration of page-walks page_walks.i_side_walks virtual memory I-side page-walks event=5,edge=1,period=100003,umask=2 00 This event counts when an instruction (I) page walk is completed or started. Since a page walk implies a TLB miss, the number of TLB misses can be counted by counting the number of pagewalks page_walks.walks virtual memory Total page walks that are completed (I-side and D-side) event=5,edge=1,period=100003,umask=3 00 This event counts when a data (D) page walk or an instruction (I) page walk is completed or started. Since a page walk implies a TLB miss, the number of TLB misses can be counted by counting the number of pagewalks l2_lines_out.non_silent cache Counts the number of lines that are evicted by L2 cache when triggered by an L2 cache fill. Those lines are in Modified state. Modified lines are written back to L3 event=0xf2,period=200003,umask=2 00 l2_lines_out.silent cache Counts the number of lines that are silently dropped by L2 cache when triggered by an L2 cache fill. These lines are typically in Shared or Exclusive state. A non-threaded event event=0xf2,period=200003,umask=1 00 offcore_response cache Offcore response can be programmed only with a specific pair of event select and counter MSR, and with specific event codes and predefine mask bit value in a dedicated MSR to specify attributes of the offcore transaction event=0xb7,period=100003,umask=1 00 Offcore response can be programmed only with a specific pair of event select and counter MSR, and with specific event codes and predefine mask bit value in a dedicated MSR to specify attributes of the offcore transaction offcore_response.demand_code_rd.l3_hit.any_snoop cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC01C0004 00 offcore_response.demand_code_rd.l3_hit.snoop_hitm cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x10001C0004 00 offcore_response.demand_code_rd.l3_hit.snoop_hit_no_fwd cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x4001C0004 00 offcore_response.demand_code_rd.l3_hit.snoop_miss cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2001C0004 00 offcore_response.demand_code_rd.l3_hit.snoop_none cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x801C0004 00 offcore_response.demand_code_rd.l3_hit.snoop_not_needed cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1001C0004 00 offcore_response.demand_code_rd.l3_hit.spl_hit cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x401C0004 00 offcore_response.demand_code_rd.l3_hit_e.any_snoop cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC0080004 00 offcore_response.demand_code_rd.l3_hit_e.snoop_hitm cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080004 00 offcore_response.demand_code_rd.l3_hit_e.snoop_hit_no_fwd cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x400080004 00 offcore_response.demand_code_rd.l3_hit_e.snoop_miss cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200080004 00 offcore_response.demand_code_rd.l3_hit_e.snoop_none cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80080004 00 offcore_response.demand_code_rd.l3_hit_e.snoop_not_needed cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x100080004 00 offcore_response.demand_code_rd.l3_hit_e.spl_hit cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x40080004 00 offcore_response.demand_code_rd.l3_hit_m.any_snoop cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC0040004 00 offcore_response.demand_code_rd.l3_hit_m.snoop_hitm cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040004 00 offcore_response.demand_code_rd.l3_hit_m.snoop_hit_no_fwd cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x400040004 00 offcore_response.demand_code_rd.l3_hit_m.snoop_miss cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200040004 00 offcore_response.demand_code_rd.l3_hit_m.snoop_none cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80040004 00 offcore_response.demand_code_rd.l3_hit_m.snoop_not_needed cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x100040004 00 offcore_response.demand_code_rd.l3_hit_m.spl_hit cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x40040004 00 offcore_response.demand_code_rd.l3_hit_s.any_snoop cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC0100004 00 offcore_response.demand_code_rd.l3_hit_s.snoop_hitm cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100004 00 offcore_response.demand_code_rd.l3_hit_s.snoop_hit_no_fwd cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x400100004 00 offcore_response.demand_code_rd.l3_hit_s.snoop_miss cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200100004 00 offcore_response.demand_code_rd.l3_hit_s.snoop_none cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80100004 00 offcore_response.demand_code_rd.l3_hit_s.snoop_not_needed cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x100100004 00 offcore_response.demand_code_rd.l3_hit_s.spl_hit cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x40100004 00 offcore_response.demand_code_rd.l4_hit_local_l4.any_snoop cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC0400004 00 offcore_response.demand_code_rd.l4_hit_local_l4.snoop_hitm cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1000400004 00 offcore_response.demand_code_rd.l4_hit_local_l4.snoop_hit_no_fwd cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x400400004 00 offcore_response.demand_code_rd.l4_hit_local_l4.snoop_miss cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200400004 00 offcore_response.demand_code_rd.l4_hit_local_l4.snoop_none cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80400004 00 offcore_response.demand_code_rd.l4_hit_local_l4.snoop_not_needed cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x100400004 00 offcore_response.demand_code_rd.l4_hit_local_l4.spl_hit cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x40400004 00 offcore_response.demand_code_rd.supplier_none.any_snoop cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC0020004 00 offcore_response.demand_code_rd.supplier_none.spl_hit cache Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x40020004 00 offcore_response.demand_data_rd.l3_hit.any_snoop cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC01C0001 00 offcore_response.demand_data_rd.l3_hit.snoop_hitm cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x10001C0001 00 offcore_response.demand_data_rd.l3_hit.snoop_hit_no_fwd cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x4001C0001 00 offcore_response.demand_data_rd.l3_hit.snoop_miss cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2001C0001 00 offcore_response.demand_data_rd.l3_hit.snoop_none cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x801C0001 00 offcore_response.demand_data_rd.l3_hit.snoop_not_needed cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1001C0001 00 offcore_response.demand_data_rd.l3_hit.spl_hit cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x401C0001 00 offcore_response.demand_data_rd.l3_hit_e.any_snoop cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC0080001 00 offcore_response.demand_data_rd.l3_hit_e.snoop_hitm cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080001 00 offcore_response.demand_data_rd.l3_hit_e.snoop_hit_no_fwd cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x400080001 00 offcore_response.demand_data_rd.l3_hit_e.snoop_miss cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200080001 00 offcore_response.demand_data_rd.l3_hit_e.snoop_none cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80080001 00 offcore_response.demand_data_rd.l3_hit_e.snoop_not_needed cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x100080001 00 offcore_response.demand_data_rd.l3_hit_e.spl_hit cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x40080001 00 offcore_response.demand_data_rd.l3_hit_m.any_snoop cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC0040001 00 offcore_response.demand_data_rd.l3_hit_m.snoop_hitm cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040001 00 offcore_response.demand_data_rd.l3_hit_m.snoop_hit_no_fwd cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x400040001 00 offcore_response.demand_data_rd.l3_hit_m.snoop_miss cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200040001 00 offcore_response.demand_data_rd.l3_hit_m.snoop_none cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80040001 00 offcore_response.demand_data_rd.l3_hit_m.snoop_not_needed cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x100040001 00 offcore_response.demand_data_rd.l3_hit_m.spl_hit cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x40040001 00 offcore_response.demand_data_rd.l3_hit_s.any_snoop cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC0100001 00 offcore_response.demand_data_rd.l3_hit_s.snoop_hitm cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100001 00 offcore_response.demand_data_rd.l3_hit_s.snoop_hit_no_fwd cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x400100001 00 offcore_response.demand_data_rd.l3_hit_s.snoop_miss cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200100001 00 offcore_response.demand_data_rd.l3_hit_s.snoop_none cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80100001 00 offcore_response.demand_data_rd.l3_hit_s.snoop_not_needed cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x100100001 00 offcore_response.demand_data_rd.l3_hit_s.spl_hit cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x40100001 00 offcore_response.demand_data_rd.l4_hit_local_l4.any_snoop cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC0400001 00 offcore_response.demand_data_rd.l4_hit_local_l4.snoop_hitm cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x1000400001 00 offcore_response.demand_data_rd.l4_hit_local_l4.snoop_hit_no_fwd cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x400400001 00 offcore_response.demand_data_rd.l4_hit_local_l4.snoop_miss cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x200400001 00 offcore_response.demand_data_rd.l4_hit_local_l4.snoop_none cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x80400001 00 offcore_response.demand_data_rd.l4_hit_local_l4.snoop_not_needed cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x100400001 00 offcore_response.demand_data_rd.l4_hit_local_l4.spl_hit cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x40400001 00 offcore_response.demand_data_rd.supplier_none.any_snoop cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC0020001 00 offcore_response.demand_data_rd.supplier_none.spl_hit cache Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x40020001 00 offcore_response.demand_rfo.l3_hit.any_snoop cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC01C0002 00 offcore_response.demand_rfo.l3_hit.snoop_hitm cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x10001C0002 00 offcore_response.demand_rfo.l3_hit.snoop_hit_no_fwd cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x4001C0002 00 offcore_response.demand_rfo.l3_hit.snoop_miss cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x2001C0002 00 offcore_response.demand_rfo.l3_hit.snoop_none cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x801C0002 00 offcore_response.demand_rfo.l3_hit.snoop_not_needed cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x1001C0002 00 offcore_response.demand_rfo.l3_hit.spl_hit cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x401C0002 00 offcore_response.demand_rfo.l3_hit_e.any_snoop cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC0080002 00 offcore_response.demand_rfo.l3_hit_e.snoop_hitm cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x1000080002 00 offcore_response.demand_rfo.l3_hit_e.snoop_hit_no_fwd cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x400080002 00 offcore_response.demand_rfo.l3_hit_e.snoop_miss cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x200080002 00 offcore_response.demand_rfo.l3_hit_e.snoop_none cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x80080002 00 offcore_response.demand_rfo.l3_hit_e.snoop_not_needed cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x100080002 00 offcore_response.demand_rfo.l3_hit_e.spl_hit cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x40080002 00 offcore_response.demand_rfo.l3_hit_m.any_snoop cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC0040002 00 offcore_response.demand_rfo.l3_hit_m.snoop_hitm cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x1000040002 00 offcore_response.demand_rfo.l3_hit_m.snoop_hit_no_fwd cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x400040002 00 offcore_response.demand_rfo.l3_hit_m.snoop_miss cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x200040002 00 offcore_response.demand_rfo.l3_hit_m.snoop_none cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x80040002 00 offcore_response.demand_rfo.l3_hit_m.snoop_not_needed cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x100040002 00 offcore_response.demand_rfo.l3_hit_m.spl_hit cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x40040002 00 offcore_response.demand_rfo.l3_hit_s.any_snoop cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC0100002 00 offcore_response.demand_rfo.l3_hit_s.snoop_hitm cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x1000100002 00 offcore_response.demand_rfo.l3_hit_s.snoop_hit_no_fwd cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x400100002 00 offcore_response.demand_rfo.l3_hit_s.snoop_miss cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x200100002 00 offcore_response.demand_rfo.l3_hit_s.snoop_none cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x80100002 00 offcore_response.demand_rfo.l3_hit_s.snoop_not_needed cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x100100002 00 offcore_response.demand_rfo.l3_hit_s.spl_hit cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x40100002 00 offcore_response.demand_rfo.l4_hit_local_l4.any_snoop cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC0400002 00 offcore_response.demand_rfo.l4_hit_local_l4.snoop_hitm cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x1000400002 00 offcore_response.demand_rfo.l4_hit_local_l4.snoop_hit_no_fwd cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x400400002 00 offcore_response.demand_rfo.l4_hit_local_l4.snoop_miss cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x200400002 00 offcore_response.demand_rfo.l4_hit_local_l4.snoop_none cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x80400002 00 offcore_response.demand_rfo.l4_hit_local_l4.snoop_not_needed cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x100400002 00 offcore_response.demand_rfo.l4_hit_local_l4.spl_hit cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x40400002 00 offcore_response.demand_rfo.supplier_none.any_snoop cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC0020002 00 offcore_response.demand_rfo.supplier_none.snoop_hitm cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x1000020002 00 offcore_response.demand_rfo.supplier_none.snoop_hit_no_fwd cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x400020002 00 offcore_response.demand_rfo.supplier_none.snoop_miss cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x200020002 00 offcore_response.demand_rfo.supplier_none.snoop_none cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x80020002 00 offcore_response.demand_rfo.supplier_none.snoop_not_needed cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x100020002 00 offcore_response.demand_rfo.supplier_none.spl_hit cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x40020002 00 offcore_response.other.l3_hit.any_snoop cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC01C8000 00 offcore_response.other.l3_hit.snoop_hitm cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x10001C8000 00 offcore_response.other.l3_hit.snoop_hit_no_fwd cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x4001C8000 00 offcore_response.other.l3_hit.snoop_miss cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x2001C8000 00 offcore_response.other.l3_hit.snoop_none cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x801C8000 00 offcore_response.other.l3_hit.snoop_not_needed cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x1001C8000 00 offcore_response.other.l3_hit.spl_hit cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x401C8000 00 offcore_response.other.l3_hit_e.any_snoop cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC0088000 00 offcore_response.other.l3_hit_e.snoop_hitm cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x1000088000 00 offcore_response.other.l3_hit_e.snoop_hit_no_fwd cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x400088000 00 offcore_response.other.l3_hit_e.snoop_miss cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x200088000 00 offcore_response.other.l3_hit_e.snoop_none cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x80088000 00 offcore_response.other.l3_hit_e.snoop_not_needed cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x100088000 00 offcore_response.other.l3_hit_e.spl_hit cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x40088000 00 offcore_response.other.l3_hit_m.any_snoop cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC0048000 00 offcore_response.other.l3_hit_m.snoop_hitm cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x1000048000 00 offcore_response.other.l3_hit_m.snoop_hit_no_fwd cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x400048000 00 offcore_response.other.l3_hit_m.snoop_miss cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x200048000 00 offcore_response.other.l3_hit_m.snoop_none cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x80048000 00 offcore_response.other.l3_hit_m.snoop_not_needed cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x100048000 00 offcore_response.other.l3_hit_m.spl_hit cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x40048000 00 offcore_response.other.l3_hit_s.any_snoop cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC0108000 00 offcore_response.other.l3_hit_s.snoop_hitm cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x1000108000 00 offcore_response.other.l3_hit_s.snoop_hit_no_fwd cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x400108000 00 offcore_response.other.l3_hit_s.snoop_miss cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x200108000 00 offcore_response.other.l3_hit_s.snoop_none cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x80108000 00 offcore_response.other.l3_hit_s.snoop_not_needed cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x100108000 00 offcore_response.other.l3_hit_s.spl_hit cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x40108000 00 offcore_response.other.l4_hit_local_l4.any_snoop cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC0408000 00 offcore_response.other.l4_hit_local_l4.snoop_hitm cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x1000408000 00 offcore_response.other.l4_hit_local_l4.snoop_hit_no_fwd cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x400408000 00 offcore_response.other.l4_hit_local_l4.snoop_miss cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x200408000 00 offcore_response.other.l4_hit_local_l4.snoop_none cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x80408000 00 offcore_response.other.l4_hit_local_l4.snoop_not_needed cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x100408000 00 offcore_response.other.l4_hit_local_l4.spl_hit cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x40408000 00 offcore_response.other.supplier_none.any_snoop cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC0028000 00 offcore_response.other.supplier_none.spl_hit cache Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x40028000 00 offcore_response.demand_code_rd.l3_hit.snoop_non_dram memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x20001C0004 00 offcore_response.demand_code_rd.l3_hit_e.snoop_non_dram memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2000080004 00 offcore_response.demand_code_rd.l3_hit_m.snoop_non_dram memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2000040004 00 offcore_response.demand_code_rd.l3_hit_s.snoop_non_dram memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2000100004 00 offcore_response.demand_code_rd.l3_miss.any_snoop memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFC400004 00 offcore_response.demand_code_rd.l3_miss.snoop_hitm memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x103C400004 00 offcore_response.demand_code_rd.l3_miss.snoop_hit_no_fwd memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x43C400004 00 offcore_response.demand_code_rd.l3_miss.snoop_miss memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x23C400004 00 offcore_response.demand_code_rd.l3_miss.snoop_none memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0xBC400004 00 offcore_response.demand_code_rd.l3_miss.snoop_non_dram memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x203C400004 00 offcore_response.demand_code_rd.l3_miss.snoop_not_needed memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x13C400004 00 offcore_response.demand_code_rd.l3_miss.spl_hit memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x7C400004 00 offcore_response.demand_code_rd.l3_miss_local_dram.any_snoop memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC4000004 00 offcore_response.demand_code_rd.l3_miss_local_dram.spl_hit memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x44000004 00 offcore_response.demand_code_rd.l4_hit_local_l4.snoop_non_dram memory Counts all demand code reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2000400004 00 offcore_response.demand_data_rd.l3_hit.snoop_non_dram memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x20001C0001 00 offcore_response.demand_data_rd.l3_hit_e.snoop_non_dram memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2000080001 00 offcore_response.demand_data_rd.l3_hit_m.snoop_non_dram memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2000040001 00 offcore_response.demand_data_rd.l3_hit_s.snoop_non_dram memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2000100001 00 offcore_response.demand_data_rd.l3_miss.any_snoop memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFC400001 00 offcore_response.demand_data_rd.l3_miss.snoop_hitm memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x103C400001 00 offcore_response.demand_data_rd.l3_miss.snoop_hit_no_fwd memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x43C400001 00 offcore_response.demand_data_rd.l3_miss.snoop_miss memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x23C400001 00 offcore_response.demand_data_rd.l3_miss.snoop_none memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0xBC400001 00 offcore_response.demand_data_rd.l3_miss.snoop_non_dram memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x203C400001 00 offcore_response.demand_data_rd.l3_miss.snoop_not_needed memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x13C400001 00 offcore_response.demand_data_rd.l3_miss.spl_hit memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x7C400001 00 offcore_response.demand_data_rd.l3_miss_local_dram.any_snoop memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC4000001 00 offcore_response.demand_data_rd.l3_miss_local_dram.spl_hit memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x44000001 00 offcore_response.demand_data_rd.l4_hit_local_l4.snoop_non_dram memory Counts demand data reads event=0xb7,period=100003,umask=1,offcore_rsp=0x2000400001 00 offcore_response.demand_rfo.l3_hit.snoop_non_dram memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x20001C0002 00 offcore_response.demand_rfo.l3_hit_e.snoop_non_dram memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x2000080002 00 offcore_response.demand_rfo.l3_hit_m.snoop_non_dram memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x2000040002 00 offcore_response.demand_rfo.l3_hit_s.snoop_non_dram memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x2000100002 00 offcore_response.demand_rfo.l3_miss.any_snoop memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFC400002 00 offcore_response.demand_rfo.l3_miss.snoop_hitm memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x103C400002 00 offcore_response.demand_rfo.l3_miss.snoop_hit_no_fwd memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x43C400002 00 offcore_response.demand_rfo.l3_miss.snoop_miss memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x23C400002 00 offcore_response.demand_rfo.l3_miss.snoop_none memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0xBC400002 00 offcore_response.demand_rfo.l3_miss.snoop_non_dram memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x203C400002 00 offcore_response.demand_rfo.l3_miss.snoop_not_needed memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x13C400002 00 offcore_response.demand_rfo.l3_miss.spl_hit memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x7C400002 00 offcore_response.demand_rfo.l3_miss_local_dram.any_snoop memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC4000002 00 offcore_response.demand_rfo.l3_miss_local_dram.snoop_hitm memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x1004000002 00 offcore_response.demand_rfo.l3_miss_local_dram.snoop_hit_no_fwd memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x404000002 00 offcore_response.demand_rfo.l3_miss_local_dram.snoop_miss memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x204000002 00 offcore_response.demand_rfo.l3_miss_local_dram.snoop_none memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x84000002 00 offcore_response.demand_rfo.l3_miss_local_dram.snoop_non_dram memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x2004000002 00 offcore_response.demand_rfo.l3_miss_local_dram.snoop_not_needed memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x104000002 00 offcore_response.demand_rfo.l3_miss_local_dram.spl_hit memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x44000002 00 offcore_response.demand_rfo.l4_hit_local_l4.snoop_non_dram memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x2000400002 00 offcore_response.demand_rfo.supplier_none.snoop_non_dram memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=1,offcore_rsp=0x2000020002 00 offcore_response.other.l3_hit.snoop_non_dram memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x20001C8000 00 offcore_response.other.l3_hit_e.snoop_non_dram memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x2000088000 00 offcore_response.other.l3_hit_m.snoop_non_dram memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x2000048000 00 offcore_response.other.l3_hit_s.snoop_non_dram memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x2000108000 00 offcore_response.other.l3_miss.any_snoop memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x3FFC408000 00 offcore_response.other.l3_miss.snoop_hitm memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x103C408000 00 offcore_response.other.l3_miss.snoop_hit_no_fwd memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x43C408000 00 offcore_response.other.l3_miss.snoop_miss memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x23C408000 00 offcore_response.other.l3_miss.snoop_none memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0xBC408000 00 offcore_response.other.l3_miss.snoop_non_dram memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x203C408000 00 offcore_response.other.l3_miss.snoop_not_needed memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x13C408000 00 offcore_response.other.l3_miss.spl_hit memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x7C408000 00 offcore_response.other.l3_miss_local_dram.any_snoop memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x3FC4008000 00 offcore_response.other.l3_miss_local_dram.spl_hit memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x44008000 00 offcore_response.other.l4_hit_local_l4.snoop_non_dram memory Counts any other requests event=0xb7,period=100003,umask=1,offcore_rsp=0x2000408000 00 memory_disambiguation.history_reset other MEMORY_DISAMBIGUATION.HISTORY_RESET event=9,period=2000003,umask=1 00 unc_arb_trk_occupancy.all uncore interconnect Number of all Core entries outstanding for the memory controller. The outstanding interval starts after LLC miss till return of first data chunk. Accounts for Coherent and non-coherent traffic event=0x80,umask=1 01 unc_arb_trk_occupancy.data_read uncore interconnect Number of Core Data Read entries outstanding for the memory controller. The outstanding interval starts after LLC miss till return of first data chunk event=0x80,umask=2 01 unc_arb_trk_requests.all uncore interconnect UNC_ARB_TRK_REQUESTS.ALL event=0x81,umask=1 01 unc_arb_trk_requests.data_read uncore interconnect Number of Core coherent Data Read requests sent to memory controller whose data is returned directly to requesting agent event=0x81,umask=2 01 unc_arb_trk_requests.drd_direct uncore interconnect Number of Core coherent Data Read requests sent to memory controller whose data is returned directly to requesting agent event=0x81,umask=2 01 mem_load_l3_miss_retired.remote_fwd cache Retired load instructions whose data sources was forwarded from a remote cache Supports address when precise (Precise event) event=0xd3,period=100007,umask=8 00 Retired load instructions whose data sources was forwarded from a remote cache Supports address when precise (Precise event) offcore_response.all_data_rd.any_response cache Counts all demand & prefetch data reads that have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10491 00 offcore_response.all_data_rd.l3_hit.any_snoop cache Counts all demand & prefetch data reads that hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0491 00 offcore_response.all_data_rd.l3_hit.hitm_other_core cache Counts all demand & prefetch data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0491 00 offcore_response.all_data_rd.l3_hit.hit_other_core_no_fwd cache Counts all demand & prefetch data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0491 00 offcore_response.all_data_rd.l3_hit.no_snoop_needed cache Counts all demand & prefetch data reads that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0491 00 offcore_response.all_data_rd.l3_hit.snoop_hit_with_fwd cache OFFCORE_RESPONSE.ALL_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0491 00 offcore_response.all_pf_data_rd.any_response cache Counts all prefetch data reads that have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10490 00 offcore_response.all_pf_data_rd.l3_hit.any_snoop cache Counts all prefetch data reads that hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0490 00 offcore_response.all_pf_data_rd.l3_hit.hitm_other_core cache Counts all prefetch data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0490 00 offcore_response.all_pf_data_rd.l3_hit.hit_other_core_no_fwd cache Counts all prefetch data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0490 00 offcore_response.all_pf_data_rd.l3_hit.no_snoop_needed cache Counts all prefetch data reads that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0490 00 offcore_response.all_pf_data_rd.l3_hit.snoop_hit_with_fwd cache OFFCORE_RESPONSE.ALL_PF_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0490 00 offcore_response.all_pf_rfo.any_response cache Counts prefetch RFOs that have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10120 00 offcore_response.all_pf_rfo.l3_hit.any_snoop cache Counts prefetch RFOs that hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0120 00 offcore_response.all_pf_rfo.l3_hit.hitm_other_core cache Counts prefetch RFOs that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0120 00 offcore_response.all_pf_rfo.l3_hit.hit_other_core_no_fwd cache Counts prefetch RFOs that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0120 00 offcore_response.all_pf_rfo.l3_hit.no_snoop_needed cache Counts prefetch RFOs that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0120 00 offcore_response.all_pf_rfo.l3_hit.snoop_hit_with_fwd cache OFFCORE_RESPONSE.ALL_PF_RFO.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0120 00 offcore_response.all_reads.l3_hit.hit_other_core_fwd cache OFFCORE_RESPONSE.ALL_READS.L3_HIT.HIT_OTHER_CORE_FWD hit in the L3 and the snoop to one of the sibling cores hits the line in E/S/F state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C07F7 00 offcore_response.all_rfo.any_response cache Counts all demand & prefetch RFOs that have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10122 00 offcore_response.all_rfo.l3_hit.any_snoop cache Counts all demand & prefetch RFOs that hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0122 00 offcore_response.all_rfo.l3_hit.hitm_other_core cache Counts all demand & prefetch RFOs that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0122 00 offcore_response.all_rfo.l3_hit.hit_other_core_no_fwd cache Counts all demand & prefetch RFOs that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0122 00 offcore_response.all_rfo.l3_hit.no_snoop_needed cache Counts all demand & prefetch RFOs that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0122 00 offcore_response.all_rfo.l3_hit.snoop_hit_with_fwd cache OFFCORE_RESPONSE.ALL_RFO.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0122 00 offcore_response.demand_code_rd.any_response cache Counts all demand code reads that have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10004 00 offcore_response.demand_code_rd.l3_hit.any_snoop cache Counts all demand code reads that hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0004 00 offcore_response.demand_code_rd.l3_hit.hitm_other_core cache Counts all demand code reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0004 00 offcore_response.demand_code_rd.l3_hit.hit_other_core_no_fwd cache Counts all demand code reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0004 00 offcore_response.demand_code_rd.l3_hit.no_snoop_needed cache Counts all demand code reads that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0004 00 offcore_response.demand_code_rd.l3_hit.snoop_hit_with_fwd cache OFFCORE_RESPONSE.DEMAND_CODE_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0004 00 offcore_response.demand_data_rd.any_response cache Counts demand data reads that have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10001 00 offcore_response.demand_data_rd.l3_hit.any_snoop cache Counts demand data reads that hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0001 00 offcore_response.demand_data_rd.l3_hit.hitm_other_core cache Counts demand data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0001 00 offcore_response.demand_data_rd.l3_hit.hit_other_core_no_fwd cache Counts demand data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0001 00 offcore_response.demand_data_rd.l3_hit.no_snoop_needed cache Counts demand data reads that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0001 00 offcore_response.demand_data_rd.l3_hit.snoop_hit_with_fwd cache OFFCORE_RESPONSE.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0001 00 offcore_response.demand_rfo.any_response cache Counts all demand data writes (RFOs) that have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10002 00 offcore_response.demand_rfo.l3_hit.any_snoop cache Counts all demand data writes (RFOs) that hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0002 00 offcore_response.demand_rfo.l3_hit.hitm_other_core cache Counts all demand data writes (RFOs) that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0002 00 offcore_response.demand_rfo.l3_hit.hit_other_core_no_fwd cache Counts all demand data writes (RFOs) that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0002 00 offcore_response.demand_rfo.l3_hit.no_snoop_needed cache Counts all demand data writes (RFOs) that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0002 00 offcore_response.demand_rfo.l3_hit.snoop_hit_with_fwd cache OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0002 00 offcore_response.pf_l1d_and_sw.any_response cache Counts L1 data cache hardware prefetch requests and software prefetch requests that have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10400 00 offcore_response.pf_l1d_and_sw.l3_hit.any_snoop cache Counts L1 data cache hardware prefetch requests and software prefetch requests that hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0400 00 offcore_response.pf_l1d_and_sw.l3_hit.hitm_other_core cache Counts L1 data cache hardware prefetch requests and software prefetch requests that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0400 00 offcore_response.pf_l1d_and_sw.l3_hit.hit_other_core_no_fwd cache Counts L1 data cache hardware prefetch requests and software prefetch requests that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0400 00 offcore_response.pf_l1d_and_sw.l3_hit.no_snoop_needed cache Counts L1 data cache hardware prefetch requests and software prefetch requests that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0400 00 offcore_response.pf_l1d_and_sw.l3_hit.snoop_hit_with_fwd cache OFFCORE_RESPONSE.PF_L1D_AND_SW.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0400 00 offcore_response.pf_l2_data_rd.any_response cache Counts prefetch (that bring data to L2) data reads that have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10010 00 offcore_response.pf_l2_data_rd.l3_hit.any_snoop cache Counts prefetch (that bring data to L2) data reads that hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0010 00 offcore_response.pf_l2_data_rd.l3_hit.hitm_other_core cache Counts prefetch (that bring data to L2) data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0010 00 offcore_response.pf_l2_data_rd.l3_hit.hit_other_core_no_fwd cache Counts prefetch (that bring data to L2) data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0010 00 offcore_response.pf_l2_data_rd.l3_hit.no_snoop_needed cache Counts prefetch (that bring data to L2) data reads that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0010 00 offcore_response.pf_l2_data_rd.l3_hit.snoop_hit_with_fwd cache OFFCORE_RESPONSE.PF_L2_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0010 00 offcore_response.pf_l2_rfo.any_response cache Counts all prefetch (that bring data to L2) RFOs that have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10020 00 offcore_response.pf_l2_rfo.l3_hit.any_snoop cache Counts all prefetch (that bring data to L2) RFOs that hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0020 00 offcore_response.pf_l2_rfo.l3_hit.hitm_other_core cache Counts all prefetch (that bring data to L2) RFOs that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0020 00 offcore_response.pf_l2_rfo.l3_hit.hit_other_core_no_fwd cache Counts all prefetch (that bring data to L2) RFOs that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0020 00 offcore_response.pf_l2_rfo.l3_hit.no_snoop_needed cache Counts all prefetch (that bring data to L2) RFOs that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0020 00 offcore_response.pf_l2_rfo.l3_hit.snoop_hit_with_fwd cache OFFCORE_RESPONSE.PF_L2_RFO.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0020 00 offcore_response.pf_l3_data_rd.any_response cache Counts all prefetch (that bring data to LLC only) data reads that have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10080 00 offcore_response.pf_l3_data_rd.l3_hit.any_snoop cache Counts all prefetch (that bring data to LLC only) data reads that hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0080 00 offcore_response.pf_l3_data_rd.l3_hit.hitm_other_core cache Counts all prefetch (that bring data to LLC only) data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0080 00 offcore_response.pf_l3_data_rd.l3_hit.hit_other_core_no_fwd cache Counts all prefetch (that bring data to LLC only) data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0080 00 offcore_response.pf_l3_data_rd.l3_hit.no_snoop_needed cache Counts all prefetch (that bring data to LLC only) data reads that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0080 00 offcore_response.pf_l3_data_rd.l3_hit.snoop_hit_with_fwd cache OFFCORE_RESPONSE.PF_L3_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0080 00 offcore_response.pf_l3_rfo.any_response cache Counts all prefetch (that bring data to LLC only) RFOs that have any response type event=0xb7,period=100003,umask=1,offcore_rsp=0x10100 00 offcore_response.pf_l3_rfo.l3_hit.any_snoop cache Counts all prefetch (that bring data to LLC only) RFOs that hit in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3F803C0100 00 offcore_response.pf_l3_rfo.l3_hit.hitm_other_core cache Counts all prefetch (that bring data to LLC only) RFOs that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x10003C0100 00 offcore_response.pf_l3_rfo.l3_hit.hit_other_core_no_fwd cache Counts all prefetch (that bring data to LLC only) RFOs that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=1,offcore_rsp=0x4003C0100 00 offcore_response.pf_l3_rfo.l3_hit.no_snoop_needed cache Counts all prefetch (that bring data to LLC only) RFOs that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=1,offcore_rsp=0x1003C0100 00 offcore_response.pf_l3_rfo.l3_hit.snoop_hit_with_fwd cache OFFCORE_RESPONSE.PF_L3_RFO.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0100 00 fp_arith_inst_retired.512b_packed_double floating point Counts number of SSE/AVX computational 512-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT14 RCP14 FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=2000003,umask=0x40 00 Number of SSE/AVX computational 512-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT14 RCP14 FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.512b_packed_single floating point Counts number of SSE/AVX computational 512-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 16 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT14 RCP14 FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=2000003,umask=0x80 00 Number of SSE/AVX computational 512-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 16 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT14 RCP14 FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events offcore_response.all_data_rd.l3_miss.any_snoop memory Counts all demand & prefetch data reads that miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000491 00 offcore_response.all_data_rd.l3_miss.remote_hitm memory Counts all demand & prefetch data reads that miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00491 00 offcore_response.all_data_rd.l3_miss.remote_hit_forward memory Counts all demand & prefetch data reads that miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00491 00 offcore_response.all_data_rd.l3_miss.snoop_miss_or_no_fwd memory Counts all demand & prefetch data reads that miss the L3 and the data is returned from local or remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63FC00491 00 offcore_response.all_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all demand & prefetch data reads that miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x604000491 00 offcore_response.all_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all demand & prefetch data reads that miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800491 00 offcore_response.all_pf_data_rd.l3_miss.any_snoop memory Counts all prefetch data reads that miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000490 00 offcore_response.all_pf_data_rd.l3_miss.remote_hitm memory Counts all prefetch data reads that miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00490 00 offcore_response.all_pf_data_rd.l3_miss.remote_hit_forward memory Counts all prefetch data reads that miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00490 00 offcore_response.all_pf_data_rd.l3_miss.snoop_miss_or_no_fwd memory Counts all prefetch data reads that miss the L3 and the data is returned from local or remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63FC00490 00 offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all prefetch data reads that miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x604000490 00 offcore_response.all_pf_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all prefetch data reads that miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800490 00 offcore_response.all_pf_rfo.l3_miss.any_snoop memory Counts prefetch RFOs that miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000120 00 offcore_response.all_pf_rfo.l3_miss.remote_hitm memory Counts prefetch RFOs that miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00120 00 offcore_response.all_pf_rfo.l3_miss.remote_hit_forward memory Counts prefetch RFOs that miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00120 00 offcore_response.all_pf_rfo.l3_miss.snoop_miss_or_no_fwd memory Counts prefetch RFOs that miss the L3 and the data is returned from local or remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63FC00120 00 offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts prefetch RFOs that miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x604000120 00 offcore_response.all_pf_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts prefetch RFOs that miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800120 00 offcore_response.all_rfo.l3_miss.any_snoop memory Counts all demand & prefetch RFOs that miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000122 00 offcore_response.all_rfo.l3_miss.remote_hitm memory Counts all demand & prefetch RFOs that miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00122 00 offcore_response.all_rfo.l3_miss.remote_hit_forward memory Counts all demand & prefetch RFOs that miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00122 00 offcore_response.all_rfo.l3_miss.snoop_miss_or_no_fwd memory Counts all demand & prefetch RFOs that miss the L3 and the data is returned from local or remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63FC00122 00 offcore_response.all_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all demand & prefetch RFOs that miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x604000122 00 offcore_response.all_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all demand & prefetch RFOs that miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800122 00 offcore_response.demand_code_rd.l3_miss.any_snoop memory Counts all demand code reads that miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000004 00 offcore_response.demand_code_rd.l3_miss.remote_hitm memory Counts all demand code reads that miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00004 00 offcore_response.demand_code_rd.l3_miss.remote_hit_forward memory Counts all demand code reads that miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00004 00 offcore_response.demand_code_rd.l3_miss.snoop_miss_or_no_fwd memory Counts all demand code reads that miss the L3 and the data is returned from local or remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63FC00004 00 offcore_response.demand_code_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all demand code reads that miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x604000004 00 offcore_response.demand_code_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all demand code reads that miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800004 00 offcore_response.demand_data_rd.l3_miss.any_snoop memory Counts demand data reads that miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000001 00 offcore_response.demand_data_rd.l3_miss.remote_hitm memory Counts demand data reads that miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00001 00 offcore_response.demand_data_rd.l3_miss.remote_hit_forward memory Counts demand data reads that miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00001 00 offcore_response.demand_data_rd.l3_miss.snoop_miss_or_no_fwd memory Counts demand data reads that miss the L3 and the data is returned from local or remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63FC00001 00 offcore_response.demand_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts demand data reads that miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x604000001 00 offcore_response.demand_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts demand data reads that miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800001 00 offcore_response.demand_rfo.l3_miss.any_snoop memory Counts all demand data writes (RFOs) that miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000002 00 offcore_response.demand_rfo.l3_miss.remote_hitm memory Counts all demand data writes (RFOs) that miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00002 00 offcore_response.demand_rfo.l3_miss.remote_hit_forward memory Counts all demand data writes (RFOs) that miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00002 00 offcore_response.demand_rfo.l3_miss.snoop_miss_or_no_fwd memory Counts all demand data writes (RFOs) that miss the L3 and the data is returned from local or remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63FC00002 00 offcore_response.demand_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all demand data writes (RFOs) that miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x604000002 00 offcore_response.demand_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all demand data writes (RFOs) that miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800002 00 offcore_response.pf_l1d_and_sw.l3_miss.any_snoop memory Counts L1 data cache hardware prefetch requests and software prefetch requests that miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000400 00 offcore_response.pf_l1d_and_sw.l3_miss.remote_hitm memory Counts L1 data cache hardware prefetch requests and software prefetch requests that miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00400 00 offcore_response.pf_l1d_and_sw.l3_miss.remote_hit_forward memory Counts L1 data cache hardware prefetch requests and software prefetch requests that miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00400 00 offcore_response.pf_l1d_and_sw.l3_miss.snoop_miss_or_no_fwd memory Counts L1 data cache hardware prefetch requests and software prefetch requests that miss the L3 and the data is returned from local or remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63FC00400 00 offcore_response.pf_l1d_and_sw.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts L1 data cache hardware prefetch requests and software prefetch requests that miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x604000400 00 offcore_response.pf_l1d_and_sw.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts L1 data cache hardware prefetch requests and software prefetch requests that miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800400 00 offcore_response.pf_l2_data_rd.l3_miss.any_snoop memory Counts prefetch (that bring data to L2) data reads that miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000010 00 offcore_response.pf_l2_data_rd.l3_miss.remote_hitm memory Counts prefetch (that bring data to L2) data reads that miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00010 00 offcore_response.pf_l2_data_rd.l3_miss.remote_hit_forward memory Counts prefetch (that bring data to L2) data reads that miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00010 00 offcore_response.pf_l2_data_rd.l3_miss.snoop_miss_or_no_fwd memory Counts prefetch (that bring data to L2) data reads that miss the L3 and the data is returned from local or remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63FC00010 00 offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts prefetch (that bring data to L2) data reads that miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x604000010 00 offcore_response.pf_l2_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts prefetch (that bring data to L2) data reads that miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800010 00 offcore_response.pf_l2_rfo.l3_miss.any_snoop memory Counts all prefetch (that bring data to L2) RFOs that miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000020 00 offcore_response.pf_l2_rfo.l3_miss.remote_hitm memory Counts all prefetch (that bring data to L2) RFOs that miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00020 00 offcore_response.pf_l2_rfo.l3_miss.remote_hit_forward memory Counts all prefetch (that bring data to L2) RFOs that miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00020 00 offcore_response.pf_l2_rfo.l3_miss.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to L2) RFOs that miss the L3 and the data is returned from local or remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63FC00020 00 offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to L2) RFOs that miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x604000020 00 offcore_response.pf_l2_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to L2) RFOs that miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800020 00 offcore_response.pf_l3_data_rd.l3_miss.any_snoop memory Counts all prefetch (that bring data to LLC only) data reads that miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000080 00 offcore_response.pf_l3_data_rd.l3_miss.remote_hitm memory Counts all prefetch (that bring data to LLC only) data reads that miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00080 00 offcore_response.pf_l3_data_rd.l3_miss.remote_hit_forward memory Counts all prefetch (that bring data to LLC only) data reads that miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00080 00 offcore_response.pf_l3_data_rd.l3_miss.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to LLC only) data reads that miss the L3 and the data is returned from local or remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63FC00080 00 offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to LLC only) data reads that miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x604000080 00 offcore_response.pf_l3_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to LLC only) data reads that miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800080 00 offcore_response.pf_l3_rfo.l3_miss.any_snoop memory Counts all prefetch (that bring data to LLC only) RFOs that miss in the L3 event=0xb7,period=100003,umask=1,offcore_rsp=0x3FBC000100 00 offcore_response.pf_l3_rfo.l3_miss.remote_hitm memory Counts all prefetch (that bring data to LLC only) RFOs that miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x103FC00100 00 offcore_response.pf_l3_rfo.l3_miss.remote_hit_forward memory Counts all prefetch (that bring data to LLC only) RFOs that miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=1,offcore_rsp=0x83FC00100 00 offcore_response.pf_l3_rfo.l3_miss.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to LLC only) RFOs that miss the L3 and the data is returned from local or remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63FC00100 00 offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to LLC only) RFOs that miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=1,offcore_rsp=0x604000100 00 offcore_response.pf_l3_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to LLC only) RFOs that miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=1,offcore_rsp=0x63B800100 00 unc_cha_clockticks uncore cache Clockticks of the uncore caching & home agent (CHA) event=0 01 Counts clockticks of the clock controlling the uncore caching and home agent (CHA) unc_upi_rxl_crc_errors uncore interconnect CRC Errors Detected event=0xb 01 Number of CRC errors detected in the UPI Agent. Each UPI flit incorporates 8 bits of CRC for error detection. This counts the number of flits where the CRC was able to detect an error. After an error has been detected, the UPI agent will send a request to the transmitting socket to resend the flit (as well as any flits that came after it) unc_upi_rxl_crc_llr_req_transmit uncore interconnect LLR Requests Sent event=8 01 Number of LLR Requests were transmitted. This should generally be <= the number of CRC errors detected. If multiple errors are detected before the Rx side receives a LLC_REQ_ACK from the Tx side, there is no need to send more LLR_REQ_NACKs unc_m_power_channel_ppd uncore memory Cycles where DRAM ranks are in power down (CKE) mode event=0x85 01 Counts cycles when all the ranks in the channel are in PPD (PreCharge Power Down) mode. If IBT (Input Buffer Terminators)=off is enabled, then this event counts the cycles in PPD mode. If IBT=off is not enabled, then this event counts the number of cycles when being in PPD mode could have been taken advantage of unc_cha_clockticks uncore cache Uncore cache clock ticks event=0 01 unc_cha_llc_lookup.code uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.CODE_READ event=0x34,umask=0x1bd0ff 11 unc_cha_llc_lookup.dmnd_read_local uncore cache This event is deprecated event=0x34,umask=0x841ff 11 unc_cha_llc_lookup.rfo_pref_local uncore cache This event is deprecated event=0x34,umask=0x888ff 11 unc_cha_llc_lookup.write_local uncore cache This event is deprecated event=0x34,umask=0x842ff 11 unc_m2m_prefcam_demand_merge.ch0_xpt uncore interconnect Demands Merged with CAMed Prefetches : XPT - Ch 0 event=0x74,umask=1 01 unc_m2m_prefcam_demand_merge.ch1_xpt uncore interconnect Demands Merged with CAMed Prefetches : XPT - Ch 1 event=0x74,umask=4 01 unc_m2m_prefcam_demand_merge.xpt_allch uncore interconnect Demands Merged with CAMed Prefetches : XPT - All Channels event=0x74,umask=0x15 01 unc_m2m_prefcam_demand_no_merge.ch0_xpt uncore interconnect Demands Not Merged with CAMed Prefetches : XPT - Ch 0 event=0x75,umask=1 01 unc_m2m_prefcam_demand_no_merge.ch1_xpt uncore interconnect Demands Not Merged with CAMed Prefetches : XPT - Ch 1 event=0x75,umask=4 01 unc_m2m_prefcam_demand_no_merge.xpt_allch uncore interconnect Demands Not Merged with CAMed Prefetches : XPT - All Channels event=0x75,umask=0x15 01 llc_misses.pcie_read uncore io PCI Express bandwidth reading at IIO. Derived from unc_iio_data_req_of_cpu.mem_read.part0 event=0x83,ch_mask=1,fc_mask=7,umask=4,ch_mask=0x1f 014Bytes Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 llc_misses.pcie_write uncore io PCI Express bandwidth writing at IIO. Derived from unc_iio_data_req_of_cpu.mem_write.part0 event=0x83,ch_mask=1,fc_mask=7,umask=1,ch_mask=0x1f 014Bytes Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_clockticks uncore io Clockticks of the integrated IO (IIO) traffic controller event=1 01 unc_iio_data_req_of_cpu.mem_read.part0 uncore io PCI Express bandwidth reading at IIO, part 0 event=0x83,ch_mask=1,fc_mask=7,umask=4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.mem_read.part1 uncore io PCI Express bandwidth reading at IIO, part 1 event=0x83,ch_mask=2,fc_mask=7,umask=4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.mem_read.part2 uncore io PCI Express bandwidth reading at IIO, part 2 event=0x83,ch_mask=4,fc_mask=7,umask=4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_of_cpu.mem_read.part3 uncore io PCI Express bandwidth reading at IIO, part 3 event=0x83,ch_mask=8,fc_mask=7,umask=4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.mem_write.part0 uncore io PCI Express bandwidth writing at IIO, part 0 event=0x83,ch_mask=1,fc_mask=7,umask=1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.mem_write.part1 uncore io PCI Express bandwidth writing at IIO, part 1 event=0x83,ch_mask=2,fc_mask=7,umask=1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.mem_write.part2 uncore io PCI Express bandwidth writing at IIO, part 2 event=0x83,ch_mask=4,fc_mask=7,umask=1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_of_cpu.mem_write.part3 uncore io PCI Express bandwidth writing at IIO, part 3 event=0x83,ch_mask=8,fc_mask=7,umask=1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_m2p_clockticks uncore io Clockticks of the mesh to PCI (M2P) event=1 01 llc_misses.mem_read uncore memory read requests to memory controller. Derived from unc_m_cas_count.rd event=4,umask=0xf 0164Bytes Counts the total number of DRAM Read CAS commands, w/ and w/o auto-pre, issued on this channel. This includes underfills llc_misses.mem_write uncore memory write requests to memory controller. Derived from unc_m_cas_count.wr event=4,umask=0x30 0164Bytes Counts the total number of DRAM Write CAS commands issued, w/ and w/o auto-pre, on this channel unc_m_clockticks uncore memory Memory controller clock ticks event=0 01 Clockticks of the integrated memory controller (IMC) unc_m_power_channel_ppd uncore memory Cycles where DRAM ranks are in power down (CKE) mode event=0x85 01 Channel PPD Cycles : Number of cycles when all the ranks in the channel are in PPD mode. If IBT=off is enabled, then this can be used to count those cycles. If it is not enabled, then this can count the number of cycles when that could have been taken advantage of unc_m_power_self_refresh uncore memory Cycles Memory is in self refresh power mode event=0x43 01 Clock-Enabled Self-Refresh : Counts the number of cycles when the iMC is in self-refresh and the iMC still has a clock. This happens in some package C-states. For example, the PCU may ask the iMC to enter self-refresh even though some of the cores are still processing. One use of this is for Monroe technology. Self-refresh is required during package C3 and C6, but there is no clock in the iMC at this time, so it is not possible to count these cases unc_m_pre_count.page_miss uncore memory Pre-charges due to page misses event=2,umask=0xc 01 DRAM Precharge commands. : Precharge due to page miss : Counts the number of DRAM Precharge commands sent on this channel. : Pages Misses are due to precharges from bank scheduler (rd/wr requests) unc_m_pre_count.rd uncore memory Pre-charge for reads event=2,umask=4 01 DRAM Precharge commands. : Precharge due to read : Counts the number of DRAM Precharge commands sent on this channel. : Precharge from read bank scheduler unc_m_pre_count.wr uncore memory Pre-charge for writes event=2,umask=8 01 DRAM Precharge commands. : Precharge due to write : Counts the number of DRAM Precharge commands sent on this channel. : Precharge from write bank scheduler unc_p_clockticks uncore power Clockticks of the power control unit (PCU) event=0 01 l2_rqsts.miss cache Read requests with true-miss in L2 cache event=0x24,period=200003,umask=0x3f 00 Counts read requests of any type with true-miss in the L2 cache. True-miss excludes L2 misses that were merged with ongoing L2 misses l2_rqsts.references cache All accesses to L2 cache event=0x24,period=200003,umask=0xff 00 Counts all requests that were hit or true misses in L2 cache. True-miss excludes misses that were merged with ongoing L2 misses mem_load_l3_hit_retired.xsnp_fwd cache Snoop hit a modified(HITM) or clean line(HIT_W_FWD) in another on-pkg core which forwarded the data back due to a retired load instruction Supports address when precise event=0xd2,period=20011,umask=4 00 Counts retired load instructions where a cross-core snoop hit in another cores caches on this socket, the data was forwarded back to the requesting core as the data was modified (SNOOP_HITM) or the L3 did not have the data(SNOOP_HIT_WITH_FWD) Supports address when precise mem_load_l3_hit_retired.xsnp_no_fwd cache Snoop hit without forwarding in another on-pkg core due to a retired load instruction, data was supplied by the L3 Supports address when precise event=0xd2,period=20011,umask=2 00 Counts retired load instructions in which the L3 supplied the data and a cross-core snoop hit in another cores caches on this socket but that other core did not forward the data back (SNOOP_HIT_NO_FWD) Supports address when precise mem_load_misc_retired.uc cache Retired instructions with at least 1 uncacheable load or lock Supports address when precise event=0xd4,period=100007,umask=4 00 Retired instructions with at least one load to uncacheable memory-type, or at least one cache-line split locked access Supports address when precise ocr.demand_data_rd.l3_hit.snoop_hit_with_fwd cache Counts demand data reads that hit a cacheline in the L3 where a snoop hit in another cores caches which forwarded the data to the requesting core event=0xb7,period=100003,umask=1,offcore_rsp=0x8003C0001 00 offcore_requests_outstanding.all_data_rd cache Offcore outstanding cacheable Core Data Read transactions in SuperQueue (SQ), queue to uncore event=0x60,period=1000003,umask=8 00 Counts the number of offcore outstanding cacheable Core Data Read transactions in the super queue every cycle. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.cycles_with_data_rd cache Cycles when offcore outstanding cacheable Core Data Read transactions are present in SuperQueue (SQ), queue to uncore event=0x60,cmask=1,period=1000003,umask=8 00 Counts cycles when offcore outstanding cacheable Core Data Read transactions are present in the super queue. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.cycles_with_demand_code_rd cache Cycles with offcore outstanding Code Reads transactions in the SuperQueue (SQ), queue to uncore event=0x60,cmask=1,period=1000003,umask=2 00 Counts the number of offcore outstanding Code Reads transactions in the super queue every cycle. The 'Offcore outstanding' state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.cycles_with_demand_rfo cache Cycles with offcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncore event=0x60,cmask=1,period=1000003,umask=4 00 Counts the number of offcore outstanding demand rfo Reads transactions in the super queue every cycle. The 'Offcore outstanding' state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.demand_data_rd cache Demand Data Read transactions pending for off-core. Highly correlated event=0x60,period=1000003,umask=1 00 Counts the number of off-core outstanding Demand Data Read transactions every cycle. A transaction is considered to be in the Off-core outstanding state between L2 cache miss and data-return to the core sq_misc.sq_full cache Cycles the superQ cannot take any more entries event=0xf4,period=100003,umask=4 00 Counts the cycles for which the thread is active and the superQ cannot take any more entries exe_activity.bound_on_loads pipeline Cycles when the memory subsystem has an outstanding load. Increments by 4 for every such cycle event=0xa6,cmask=5,period=2000003,umask=0x21 00 Counts cycles when the memory subsystem has an outstanding load. Increments by 4 for every such cycle ld_blocks_partial.address_alias pipeline False dependencies in MOB due to partial compare on address event=7,period=100003,umask=1 00 Counts the number of times a load got blocked due to false dependencies in MOB due to partial compare on address uops_issued.vector_width_mismatch pipeline Uops inserted at issue-stage in order to preserve upper bits of vector registers event=0xe,period=100003,umask=2 00 Counts the number of Blend Uops issued by the Resource Allocation Table (RAT) to the reservation station (RS) in order to preserve upper bits of vector registers. Starting with the Skylake microarchitecture, these Blend uops are needed since every Intel SSE instruction executed in Dirty Upper State needs to preserve bits 128-255 of the destination register. For more information, refer to Mixing Intel AVX and Intel SSE Code section of the Optimization Guide unc_arb_trk_occupancy.all uncore interconnect Each cycle count number of all outgoing valid entries in ReqTrk. Such entry is defined as valid from it's allocation in ReqTrk till deallocation. Accounts for Coherent and non-coherent traffic event=0x80,umask=1 01 unc_mc0_rdcas_count_freerun uncore memory Counts every read (RdCAS) issued by the Memory Controller to DRAM (sum of all channels). All requests result in 64 byte data transfers from DRAM event=0xff,umask=0x20 01 unc_mc0_total_reqcount_freerun uncore memory Counts every 64B read and write request entering the Memory Controller to DRAM (sum of all channels). Each write request counts as a new request incrementing this counter. However, same cache line write requests (both full and partial) are combined to a single 64 byte data transfer to DRAM event=0xff,umask=0x10 01 unc_mc0_wrcas_count_freerun uncore memory Counts every write (WrCAS) issued by the Memory Controller to DRAM (sum of all channels). All requests result in 64 byte data transfers from DRAM event=0xff,umask=0x30 01 unc_mc1_rdcas_count_freerun uncore memory Counts every read (RdCAS) issued by the Memory Controller to DRAM (sum of all channels). All requests result in 64 byte data transfers from DRAM event=0xff,umask=0x20 01 unc_mc1_total_reqcount_freerun uncore memory Counts every 64B read and write request entering the Memory Controller to DRAM (sum of all channels). Each write request counts as a new request incrementing this counter. However, same cache line write requests (both full and partial) are combined to a single 64 byte data transfer to DRAM event=0xff,umask=0x10 01 unc_mc1_wrcas_count_freerun uncore memory Counts every write (WrCAS) issued by the Memory Controller to DRAM (sum of all channels). All requests result in 64 byte data transfers from DRAM event=0xff,umask=0x30 01 dtlb_store_misses.walk_completed_1g virtual memory Page walks completed due to a demand data store to a 1G page event=0x49,period=100003,umask=8 00 Counts page walks completed due to demand data stores whose address translations missed in the TLB and were mapped to 1G pages. The page walks can end with or without a page fault dtlb_store_misses.walk_completed_2m_4m virtual memory Page walks completed due to a demand data store to a 2M/4M page event=0x49,period=100003,umask=4 00 Counts page walks completed due to demand data stores whose address translations missed in the TLB and were mapped to 2M/4M pages. The page walks can end with or without a page fault dtlb_store_misses.walk_completed_4k virtual memory Page walks completed due to a demand data store to a 4K page event=0x49,period=100003,umask=2 00 Counts page walks completed due to demand data stores whose address translations missed in the TLB and were mapped to 4K pages. The page walks can end with or without a page fault offcore_requests.any cache All offcore requests event=0xb0,period=100000,umask=0x80 00 offcore_requests.any.read cache Offcore read requests event=0xb0,period=100000,umask=8 00 offcore_requests.any.rfo cache Offcore RFO requests event=0xb0,period=100000,umask=0x10 00 offcore_requests.demand.read_code cache Offcore demand code read requests event=0xb0,period=100000,umask=2 00 offcore_requests.demand.read_data cache Offcore demand data read requests event=0xb0,period=100000,umask=1 00 offcore_requests.demand.rfo cache Offcore demand RFO requests event=0xb0,period=100000,umask=4 00 offcore_requests_outstanding.any.read cache Outstanding offcore reads event=0x60,period=2000000,umask=8 00 offcore_requests_outstanding.any.read_not_empty cache Cycles offcore reads busy event=0x60,cmask=1,period=2000000,umask=8 00 offcore_requests_outstanding.demand.read_code cache Outstanding offcore demand code reads event=0x60,period=2000000,umask=2 00 offcore_requests_outstanding.demand.read_code_not_empty cache Cycles offcore demand code read busy event=0x60,cmask=1,period=2000000,umask=2 00 offcore_requests_outstanding.demand.read_data cache Outstanding offcore demand data reads event=0x60,period=2000000,umask=1 00 offcore_requests_outstanding.demand.read_data_not_empty cache Cycles offcore demand data read busy event=0x60,cmask=1,period=2000000,umask=1 00 offcore_requests_outstanding.demand.rfo cache Outstanding offcore demand RFOs event=0x60,period=2000000,umask=4 00 offcore_requests_outstanding.demand.rfo_not_empty cache Cycles offcore demand RFOs busy event=0x60,cmask=1,period=2000000,umask=4 00 offcore_response.any_data.all_local_dram_and_remote_cache_hit cache REQUEST = ANY_DATA read and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x5011 00 offcore_response.any_data.any_cache_dram cache REQUEST = ANY_DATA read and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7f11 00 offcore_response.any_data.any_location cache REQUEST = ANY_DATA read and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=1,offcore_rsp=0xff11 00 offcore_response.any_data.io_csr_mmio cache REQUEST = ANY_DATA read and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=1,offcore_rsp=0x8011 00 offcore_response.any_data.llc_hit_no_other_core cache REQUEST = ANY_DATA read and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=1,offcore_rsp=0x111 00 offcore_response.any_data.llc_hit_other_core_hit cache REQUEST = ANY_DATA read and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x211 00 offcore_response.any_data.llc_hit_other_core_hitm cache REQUEST = ANY_DATA read and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x411 00 offcore_response.any_data.local_cache cache REQUEST = ANY_DATA read and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=1,offcore_rsp=0x711 00 offcore_response.any_data.local_dram_and_remote_cache_hit cache REQUEST = ANY_DATA read and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x1011 00 offcore_response.any_data.remote_cache_hitm cache REQUEST = ANY_DATA read and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x811 00 offcore_response.any_ifetch.all_local_dram_and_remote_cache_hit cache REQUEST = ANY IFETCH and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x5044 00 offcore_response.any_ifetch.any_cache_dram cache REQUEST = ANY IFETCH and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7f44 00 offcore_response.any_ifetch.any_location cache REQUEST = ANY IFETCH and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=1,offcore_rsp=0xff44 00 offcore_response.any_ifetch.io_csr_mmio cache REQUEST = ANY IFETCH and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=1,offcore_rsp=0x8044 00 offcore_response.any_ifetch.llc_hit_no_other_core cache REQUEST = ANY IFETCH and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=1,offcore_rsp=0x144 00 offcore_response.any_ifetch.llc_hit_other_core_hit cache REQUEST = ANY IFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x244 00 offcore_response.any_ifetch.llc_hit_other_core_hitm cache REQUEST = ANY IFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x444 00 offcore_response.any_ifetch.local_cache cache REQUEST = ANY IFETCH and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=1,offcore_rsp=0x744 00 offcore_response.any_ifetch.local_dram_and_remote_cache_hit cache REQUEST = ANY IFETCH and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x1044 00 offcore_response.any_ifetch.remote_cache_hitm cache REQUEST = ANY IFETCH and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x844 00 offcore_response.any_request.all_local_dram_and_remote_cache_hit cache REQUEST = ANY_REQUEST and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x50ff 00 offcore_response.any_request.any_cache_dram cache REQUEST = ANY_REQUEST and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7fff 00 offcore_response.any_request.any_location cache REQUEST = ANY_REQUEST and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=1,offcore_rsp=0xffff 00 offcore_response.any_request.io_csr_mmio cache REQUEST = ANY_REQUEST and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=1,offcore_rsp=0x80ff 00 offcore_response.any_request.llc_hit_no_other_core cache REQUEST = ANY_REQUEST and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=1,offcore_rsp=0x1ff 00 offcore_response.any_request.llc_hit_other_core_hit cache REQUEST = ANY_REQUEST and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x2ff 00 offcore_response.any_request.llc_hit_other_core_hitm cache REQUEST = ANY_REQUEST and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x4ff 00 offcore_response.any_request.local_cache cache REQUEST = ANY_REQUEST and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=1,offcore_rsp=0x7ff 00 offcore_response.any_request.local_dram_and_remote_cache_hit cache REQUEST = ANY_REQUEST and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x10ff 00 offcore_response.any_request.remote_cache_hitm cache REQUEST = ANY_REQUEST and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x8ff 00 offcore_response.any_rfo.all_local_dram_and_remote_cache_hit cache REQUEST = ANY RFO and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x5022 00 offcore_response.any_rfo.any_cache_dram cache REQUEST = ANY RFO and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7f22 00 offcore_response.any_rfo.any_location cache REQUEST = ANY RFO and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=1,offcore_rsp=0xff22 00 offcore_response.any_rfo.io_csr_mmio cache REQUEST = ANY RFO and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=1,offcore_rsp=0x8022 00 offcore_response.any_rfo.llc_hit_no_other_core cache REQUEST = ANY RFO and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=1,offcore_rsp=0x122 00 offcore_response.any_rfo.llc_hit_other_core_hit cache REQUEST = ANY RFO and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x222 00 offcore_response.any_rfo.llc_hit_other_core_hitm cache REQUEST = ANY RFO and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x422 00 offcore_response.any_rfo.local_cache cache REQUEST = ANY RFO and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=1,offcore_rsp=0x722 00 offcore_response.any_rfo.local_dram_and_remote_cache_hit cache REQUEST = ANY RFO and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x1022 00 offcore_response.any_rfo.remote_cache_hitm cache REQUEST = ANY RFO and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x822 00 offcore_response.corewb.all_local_dram_and_remote_cache_hit cache REQUEST = CORE_WB and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x5008 00 offcore_response.corewb.any_cache_dram cache REQUEST = CORE_WB and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7f08 00 offcore_response.corewb.any_location cache REQUEST = CORE_WB and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=1,offcore_rsp=0xff08 00 offcore_response.corewb.io_csr_mmio cache REQUEST = CORE_WB and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=1,offcore_rsp=0x8008 00 offcore_response.corewb.llc_hit_no_other_core cache REQUEST = CORE_WB and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=1,offcore_rsp=0x108 00 offcore_response.corewb.llc_hit_other_core_hit cache REQUEST = CORE_WB and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x208 00 offcore_response.corewb.llc_hit_other_core_hitm cache REQUEST = CORE_WB and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x408 00 offcore_response.corewb.local_cache cache REQUEST = CORE_WB and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=1,offcore_rsp=0x708 00 offcore_response.corewb.local_dram_and_remote_cache_hit cache REQUEST = CORE_WB and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x1008 00 offcore_response.corewb.remote_cache_hitm cache REQUEST = CORE_WB and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x808 00 offcore_response.data_ifetch.all_local_dram_and_remote_cache_hit cache REQUEST = DATA_IFETCH and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x5077 00 offcore_response.data_ifetch.any_cache_dram cache REQUEST = DATA_IFETCH and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7f77 00 offcore_response.data_ifetch.any_location cache REQUEST = DATA_IFETCH and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=1,offcore_rsp=0xff77 00 offcore_response.data_ifetch.io_csr_mmio cache REQUEST = DATA_IFETCH and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=1,offcore_rsp=0x8077 00 offcore_response.data_ifetch.llc_hit_no_other_core cache REQUEST = DATA_IFETCH and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=1,offcore_rsp=0x177 00 offcore_response.data_ifetch.llc_hit_other_core_hit cache REQUEST = DATA_IFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x277 00 offcore_response.data_ifetch.llc_hit_other_core_hitm cache REQUEST = DATA_IFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x477 00 offcore_response.data_ifetch.local_cache cache REQUEST = DATA_IFETCH and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=1,offcore_rsp=0x777 00 offcore_response.data_ifetch.local_dram_and_remote_cache_hit cache REQUEST = DATA_IFETCH and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x1077 00 offcore_response.data_ifetch.remote_cache_hitm cache REQUEST = DATA_IFETCH and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x877 00 offcore_response.data_in.all_local_dram_and_remote_cache_hit cache REQUEST = DATA_IN and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x5033 00 offcore_response.data_in.any_cache_dram cache REQUEST = DATA_IN and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7f33 00 offcore_response.data_in.any_location cache REQUEST = DATA_IN and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=1,offcore_rsp=0xff33 00 offcore_response.data_in.io_csr_mmio cache REQUEST = DATA_IN and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=1,offcore_rsp=0x8033 00 offcore_response.data_in.llc_hit_no_other_core cache REQUEST = DATA_IN and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=1,offcore_rsp=0x133 00 offcore_response.data_in.llc_hit_other_core_hit cache REQUEST = DATA_IN and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x233 00 offcore_response.data_in.llc_hit_other_core_hitm cache REQUEST = DATA_IN and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x433 00 offcore_response.data_in.local_cache cache REQUEST = DATA_IN and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=1,offcore_rsp=0x733 00 offcore_response.data_in.local_dram_and_remote_cache_hit cache REQUEST = DATA_IN and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x1033 00 offcore_response.data_in.remote_cache_hitm cache REQUEST = DATA_IN and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x833 00 offcore_response.demand_data.all_local_dram_and_remote_cache_hit cache REQUEST = DEMAND_DATA and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x5003 00 offcore_response.demand_data.any_cache_dram cache REQUEST = DEMAND_DATA and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7f03 00 offcore_response.demand_data.any_location cache REQUEST = DEMAND_DATA and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=1,offcore_rsp=0xff03 00 offcore_response.demand_data.io_csr_mmio cache REQUEST = DEMAND_DATA and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=1,offcore_rsp=0x8003 00 offcore_response.demand_data.llc_hit_no_other_core cache REQUEST = DEMAND_DATA and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=1,offcore_rsp=0x103 00 offcore_response.demand_data.llc_hit_other_core_hit cache REQUEST = DEMAND_DATA and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x203 00 offcore_response.demand_data.llc_hit_other_core_hitm cache REQUEST = DEMAND_DATA and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x403 00 offcore_response.demand_data.local_cache cache REQUEST = DEMAND_DATA and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=1,offcore_rsp=0x703 00 offcore_response.demand_data.local_dram_and_remote_cache_hit cache REQUEST = DEMAND_DATA and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x1003 00 offcore_response.demand_data.remote_cache_hitm cache REQUEST = DEMAND_DATA and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x803 00 offcore_response.demand_data_rd.all_local_dram_and_remote_cache_hit cache REQUEST = DEMAND_DATA_RD and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x5001 00 offcore_response.demand_data_rd.any_cache_dram cache REQUEST = DEMAND_DATA_RD and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7f01 00 offcore_response.demand_data_rd.any_location cache REQUEST = DEMAND_DATA_RD and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=1,offcore_rsp=0xff01 00 offcore_response.demand_data_rd.io_csr_mmio cache REQUEST = DEMAND_DATA_RD and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=1,offcore_rsp=0x8001 00 offcore_response.demand_data_rd.llc_hit_no_other_core cache REQUEST = DEMAND_DATA_RD and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=1,offcore_rsp=0x101 00 offcore_response.demand_data_rd.llc_hit_other_core_hit cache REQUEST = DEMAND_DATA_RD and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x201 00 offcore_response.demand_data_rd.llc_hit_other_core_hitm cache REQUEST = DEMAND_DATA_RD and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x401 00 offcore_response.demand_data_rd.local_cache cache REQUEST = DEMAND_DATA_RD and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=1,offcore_rsp=0x701 00 offcore_response.demand_data_rd.local_dram_and_remote_cache_hit cache REQUEST = DEMAND_DATA_RD and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x1001 00 offcore_response.demand_data_rd.remote_cache_hitm cache REQUEST = DEMAND_DATA_RD and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x801 00 offcore_response.demand_ifetch.all_local_dram_and_remote_cache_hit cache REQUEST = DEMAND_IFETCH and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x5004 00 offcore_response.demand_ifetch.any_cache_dram cache REQUEST = DEMAND_IFETCH and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7f04 00 offcore_response.demand_ifetch.any_location cache REQUEST = DEMAND_IFETCH and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=1,offcore_rsp=0xff04 00 offcore_response.demand_ifetch.io_csr_mmio cache REQUEST = DEMAND_IFETCH and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=1,offcore_rsp=0x8004 00 offcore_response.demand_ifetch.llc_hit_no_other_core cache REQUEST = DEMAND_IFETCH and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=1,offcore_rsp=0x104 00 offcore_response.demand_ifetch.llc_hit_other_core_hit cache REQUEST = DEMAND_IFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x204 00 offcore_response.demand_ifetch.llc_hit_other_core_hitm cache REQUEST = DEMAND_IFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x404 00 offcore_response.demand_ifetch.local_cache cache REQUEST = DEMAND_IFETCH and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=1,offcore_rsp=0x704 00 offcore_response.demand_ifetch.local_dram_and_remote_cache_hit cache REQUEST = DEMAND_IFETCH and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x1004 00 offcore_response.demand_ifetch.remote_cache_hitm cache REQUEST = DEMAND_IFETCH and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x804 00 offcore_response.demand_rfo.all_local_dram_and_remote_cache_hit cache REQUEST = DEMAND_RFO and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x5002 00 offcore_response.demand_rfo.any_cache_dram cache REQUEST = DEMAND_RFO and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7f02 00 offcore_response.demand_rfo.any_location cache REQUEST = DEMAND_RFO and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=1,offcore_rsp=0xff02 00 offcore_response.demand_rfo.io_csr_mmio cache REQUEST = DEMAND_RFO and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=1,offcore_rsp=0x8002 00 offcore_response.demand_rfo.llc_hit_no_other_core cache REQUEST = DEMAND_RFO and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=1,offcore_rsp=0x102 00 offcore_response.demand_rfo.llc_hit_other_core_hit cache REQUEST = DEMAND_RFO and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x202 00 offcore_response.demand_rfo.llc_hit_other_core_hitm cache REQUEST = DEMAND_RFO and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x402 00 offcore_response.demand_rfo.local_cache cache REQUEST = DEMAND_RFO and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=1,offcore_rsp=0x702 00 offcore_response.demand_rfo.local_dram_and_remote_cache_hit cache REQUEST = DEMAND_RFO and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x1002 00 offcore_response.demand_rfo.remote_cache_hitm cache REQUEST = DEMAND_RFO and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x802 00 offcore_response.other.all_local_dram_and_remote_cache_hit cache REQUEST = OTHER and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x5080 00 offcore_response.other.any_cache_dram cache REQUEST = OTHER and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7f80 00 offcore_response.other.any_location cache REQUEST = OTHER and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=1,offcore_rsp=0xff80 00 offcore_response.other.io_csr_mmio cache REQUEST = OTHER and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=1,offcore_rsp=0x8080 00 offcore_response.other.llc_hit_no_other_core cache REQUEST = OTHER and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=1,offcore_rsp=0x180 00 offcore_response.other.llc_hit_other_core_hit cache REQUEST = OTHER and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x280 00 offcore_response.other.llc_hit_other_core_hitm cache REQUEST = OTHER and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x480 00 offcore_response.other.local_cache cache REQUEST = OTHER and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=1,offcore_rsp=0x780 00 offcore_response.other.local_dram_and_remote_cache_hit cache REQUEST = OTHER and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x1080 00 offcore_response.other.remote_cache_hitm cache REQUEST = OTHER and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x880 00 offcore_response.pf_data.all_local_dram_and_remote_cache_hit cache REQUEST = PF_DATA and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x5050 00 offcore_response.pf_data.any_cache_dram cache REQUEST = PF_DATA and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7f50 00 offcore_response.pf_data.any_location cache REQUEST = PF_DATA and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=1,offcore_rsp=0xff50 00 offcore_response.pf_data.io_csr_mmio cache REQUEST = PF_DATA and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=1,offcore_rsp=0x8050 00 offcore_response.pf_data.llc_hit_no_other_core cache REQUEST = PF_DATA and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=1,offcore_rsp=0x150 00 offcore_response.pf_data.llc_hit_other_core_hit cache REQUEST = PF_DATA and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x250 00 offcore_response.pf_data.llc_hit_other_core_hitm cache REQUEST = PF_DATA and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x450 00 offcore_response.pf_data.local_cache cache REQUEST = PF_DATA and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=1,offcore_rsp=0x750 00 offcore_response.pf_data.local_dram_and_remote_cache_hit cache REQUEST = PF_DATA and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x1050 00 offcore_response.pf_data.remote_cache_hitm cache REQUEST = PF_DATA and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x850 00 offcore_response.pf_data_rd.all_local_dram_and_remote_cache_hit cache REQUEST = PF_DATA_RD and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x5010 00 offcore_response.pf_data_rd.any_cache_dram cache REQUEST = PF_DATA_RD and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7f10 00 offcore_response.pf_data_rd.any_location cache REQUEST = PF_DATA_RD and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=1,offcore_rsp=0xff10 00 offcore_response.pf_data_rd.io_csr_mmio cache REQUEST = PF_DATA_RD and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=1,offcore_rsp=0x8010 00 offcore_response.pf_data_rd.llc_hit_no_other_core cache REQUEST = PF_DATA_RD and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=1,offcore_rsp=0x110 00 offcore_response.pf_data_rd.llc_hit_other_core_hit cache REQUEST = PF_DATA_RD and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x210 00 offcore_response.pf_data_rd.llc_hit_other_core_hitm cache REQUEST = PF_DATA_RD and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x410 00 offcore_response.pf_data_rd.local_cache cache REQUEST = PF_DATA_RD and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=1,offcore_rsp=0x710 00 offcore_response.pf_data_rd.local_dram_and_remote_cache_hit cache REQUEST = PF_DATA_RD and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x1010 00 offcore_response.pf_data_rd.remote_cache_hitm cache REQUEST = PF_DATA_RD and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x810 00 offcore_response.pf_ifetch.all_local_dram_and_remote_cache_hit cache REQUEST = PF_RFO and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x5040 00 offcore_response.pf_ifetch.any_cache_dram cache REQUEST = PF_RFO and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7f40 00 offcore_response.pf_ifetch.any_location cache REQUEST = PF_RFO and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=1,offcore_rsp=0xff40 00 offcore_response.pf_ifetch.io_csr_mmio cache REQUEST = PF_RFO and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=1,offcore_rsp=0x8040 00 offcore_response.pf_ifetch.llc_hit_no_other_core cache REQUEST = PF_RFO and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=1,offcore_rsp=0x140 00 offcore_response.pf_ifetch.llc_hit_other_core_hit cache REQUEST = PF_RFO and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x240 00 offcore_response.pf_ifetch.llc_hit_other_core_hitm cache REQUEST = PF_RFO and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x440 00 offcore_response.pf_ifetch.local_cache cache REQUEST = PF_RFO and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=1,offcore_rsp=0x740 00 offcore_response.pf_ifetch.local_dram_and_remote_cache_hit cache REQUEST = PF_RFO and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x1040 00 offcore_response.pf_ifetch.remote_cache_hitm cache REQUEST = PF_RFO and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x840 00 offcore_response.pf_rfo.all_local_dram_and_remote_cache_hit cache REQUEST = PF_IFETCH and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x5020 00 offcore_response.pf_rfo.any_cache_dram cache REQUEST = PF_IFETCH and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7f20 00 offcore_response.pf_rfo.any_location cache REQUEST = PF_IFETCH and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=1,offcore_rsp=0xff20 00 offcore_response.pf_rfo.io_csr_mmio cache REQUEST = PF_IFETCH and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=1,offcore_rsp=0x8020 00 offcore_response.pf_rfo.llc_hit_no_other_core cache REQUEST = PF_IFETCH and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=1,offcore_rsp=0x120 00 offcore_response.pf_rfo.llc_hit_other_core_hit cache REQUEST = PF_IFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x220 00 offcore_response.pf_rfo.llc_hit_other_core_hitm cache REQUEST = PF_IFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x420 00 offcore_response.pf_rfo.local_cache cache REQUEST = PF_IFETCH and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=1,offcore_rsp=0x720 00 offcore_response.pf_rfo.local_dram_and_remote_cache_hit cache REQUEST = PF_IFETCH and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x1020 00 offcore_response.pf_rfo.remote_cache_hitm cache REQUEST = PF_IFETCH and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x820 00 offcore_response.prefetch.all_local_dram_and_remote_cache_hit cache REQUEST = PREFETCH and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x5070 00 offcore_response.prefetch.any_cache_dram cache REQUEST = PREFETCH and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7f70 00 offcore_response.prefetch.any_location cache REQUEST = PREFETCH and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=1,offcore_rsp=0xff70 00 offcore_response.prefetch.io_csr_mmio cache REQUEST = PREFETCH and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=1,offcore_rsp=0x8070 00 offcore_response.prefetch.llc_hit_no_other_core cache REQUEST = PREFETCH and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=1,offcore_rsp=0x170 00 offcore_response.prefetch.llc_hit_other_core_hit cache REQUEST = PREFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x270 00 offcore_response.prefetch.llc_hit_other_core_hitm cache REQUEST = PREFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x470 00 offcore_response.prefetch.local_cache cache REQUEST = PREFETCH and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=1,offcore_rsp=0x770 00 offcore_response.prefetch.local_dram_and_remote_cache_hit cache REQUEST = PREFETCH and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=1,offcore_rsp=0x1070 00 offcore_response.prefetch.remote_cache_hitm cache REQUEST = PREFETCH and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=1,offcore_rsp=0x870 00 sq_misc.lru_hints cache Super Queue LRU hints sent to LLC event=0xf4,period=2000000,umask=4 00 misalign_mem_ref.store memory Misaligned store references event=5,period=200000,umask=2 00 offcore_response.any_data.any_dram_and_remote_fwd memory REQUEST = ANY_DATA read and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=1,offcore_rsp=0x3011 00 offcore_response.any_data.any_llc_miss memory REQUEST = ANY_DATA read and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=1,offcore_rsp=0xf811 00 offcore_response.any_data.other_local_dram memory REQUEST = ANY_DATA read and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4011 00 offcore_response.any_data.remote_dram memory REQUEST = ANY_DATA read and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2011 00 offcore_response.any_ifetch.any_dram_and_remote_fwd memory REQUEST = ANY IFETCH and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=1,offcore_rsp=0x3044 00 offcore_response.any_ifetch.any_llc_miss memory REQUEST = ANY IFETCH and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=1,offcore_rsp=0xf844 00 offcore_response.any_ifetch.other_local_dram memory REQUEST = ANY IFETCH and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4044 00 offcore_response.any_ifetch.remote_dram memory REQUEST = ANY IFETCH and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2044 00 offcore_response.any_request.any_dram_and_remote_fwd memory REQUEST = ANY_REQUEST and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=1,offcore_rsp=0x30ff 00 offcore_response.any_request.any_llc_miss memory REQUEST = ANY_REQUEST and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=1,offcore_rsp=0xf8ff 00 offcore_response.any_request.other_local_dram memory REQUEST = ANY_REQUEST and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x40ff 00 offcore_response.any_request.remote_dram memory REQUEST = ANY_REQUEST and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x20ff 00 offcore_response.any_rfo.any_dram_and_remote_fwd memory REQUEST = ANY RFO and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=1,offcore_rsp=0x3022 00 offcore_response.any_rfo.any_llc_miss memory REQUEST = ANY RFO and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=1,offcore_rsp=0xf822 00 offcore_response.any_rfo.other_local_dram memory REQUEST = ANY RFO and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4022 00 offcore_response.any_rfo.remote_dram memory REQUEST = ANY RFO and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2022 00 offcore_response.corewb.any_dram_and_remote_fwd memory REQUEST = CORE_WB and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=1,offcore_rsp=0x3008 00 offcore_response.corewb.any_llc_miss memory REQUEST = CORE_WB and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=1,offcore_rsp=0xf808 00 offcore_response.corewb.other_local_dram memory REQUEST = CORE_WB and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4008 00 offcore_response.corewb.remote_dram memory REQUEST = CORE_WB and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2008 00 offcore_response.data_ifetch.any_dram_and_remote_fwd memory REQUEST = DATA_IFETCH and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=1,offcore_rsp=0x3077 00 offcore_response.data_ifetch.any_llc_miss memory REQUEST = DATA_IFETCH and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=1,offcore_rsp=0xf877 00 offcore_response.data_ifetch.other_local_dram memory REQUEST = DATA_IFETCH and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4077 00 offcore_response.data_ifetch.remote_dram memory REQUEST = DATA_IFETCH and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2077 00 offcore_response.data_in.any_dram_and_remote_fwd memory REQUEST = DATA_IN and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=1,offcore_rsp=0x3033 00 offcore_response.data_in.any_llc_miss memory REQUEST = DATA_IN and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=1,offcore_rsp=0xf833 00 offcore_response.data_in.other_local_dram memory REQUEST = DATA_IN and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4033 00 offcore_response.data_in.remote_dram memory REQUEST = DATA_IN and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2033 00 offcore_response.demand_data.any_dram_and_remote_fwd memory REQUEST = DEMAND_DATA and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=1,offcore_rsp=0x3003 00 offcore_response.demand_data.any_llc_miss memory REQUEST = DEMAND_DATA and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=1,offcore_rsp=0xf803 00 offcore_response.demand_data.other_local_dram memory REQUEST = DEMAND_DATA and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4003 00 offcore_response.demand_data.remote_dram memory REQUEST = DEMAND_DATA and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2003 00 offcore_response.demand_data_rd.any_dram_and_remote_fwd memory REQUEST = DEMAND_DATA_RD and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=1,offcore_rsp=0x3001 00 offcore_response.demand_data_rd.any_llc_miss memory REQUEST = DEMAND_DATA_RD and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=1,offcore_rsp=0xf801 00 offcore_response.demand_data_rd.other_local_dram memory REQUEST = DEMAND_DATA_RD and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4001 00 offcore_response.demand_data_rd.remote_dram memory REQUEST = DEMAND_DATA_RD and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2001 00 offcore_response.demand_ifetch.any_dram_and_remote_fwd memory REQUEST = DEMAND_IFETCH and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=1,offcore_rsp=0x3004 00 offcore_response.demand_ifetch.any_llc_miss memory REQUEST = DEMAND_IFETCH and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=1,offcore_rsp=0xf804 00 offcore_response.demand_ifetch.other_local_dram memory REQUEST = DEMAND_IFETCH and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4004 00 offcore_response.demand_ifetch.remote_dram memory REQUEST = DEMAND_IFETCH and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2004 00 offcore_response.demand_rfo.any_dram_and_remote_fwd memory REQUEST = DEMAND_RFO and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=1,offcore_rsp=0x3002 00 offcore_response.demand_rfo.any_llc_miss memory REQUEST = DEMAND_RFO and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=1,offcore_rsp=0xf802 00 offcore_response.demand_rfo.other_local_dram memory REQUEST = DEMAND_RFO and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4002 00 offcore_response.demand_rfo.remote_dram memory REQUEST = DEMAND_RFO and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2002 00 offcore_response.other.any_dram_and_remote_fwd memory REQUEST = OTHER and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=1,offcore_rsp=0x3080 00 offcore_response.other.any_llc_miss memory REQUEST = OTHER and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=1,offcore_rsp=0xf880 00 offcore_response.other.other_local_dram memory REQUEST = OTHER and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4080 00 offcore_response.other.remote_dram memory REQUEST = OTHER and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2080 00 offcore_response.pf_data.any_dram_and_remote_fwd memory REQUEST = PF_DATA and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=1,offcore_rsp=0x3050 00 offcore_response.pf_data.any_llc_miss memory REQUEST = PF_DATA and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=1,offcore_rsp=0xf850 00 offcore_response.pf_data.other_local_dram memory REQUEST = PF_DATA and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4050 00 offcore_response.pf_data.remote_dram memory REQUEST = PF_DATA and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2050 00 offcore_response.pf_data_rd.any_dram_and_remote_fwd memory REQUEST = PF_DATA_RD and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=1,offcore_rsp=0x3010 00 offcore_response.pf_data_rd.any_llc_miss memory REQUEST = PF_DATA_RD and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=1,offcore_rsp=0xf810 00 offcore_response.pf_data_rd.other_local_dram memory REQUEST = PF_DATA_RD and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4010 00 offcore_response.pf_data_rd.remote_dram memory REQUEST = PF_DATA_RD and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2010 00 offcore_response.pf_ifetch.any_dram_and_remote_fwd memory REQUEST = PF_RFO and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=1,offcore_rsp=0x3040 00 offcore_response.pf_ifetch.any_llc_miss memory REQUEST = PF_RFO and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=1,offcore_rsp=0xf840 00 offcore_response.pf_ifetch.other_local_dram memory REQUEST = PF_RFO and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4040 00 offcore_response.pf_ifetch.remote_dram memory REQUEST = PF_RFO and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2040 00 offcore_response.pf_rfo.any_dram_and_remote_fwd memory REQUEST = PF_IFETCH and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=1,offcore_rsp=0x3020 00 offcore_response.pf_rfo.any_llc_miss memory REQUEST = PF_IFETCH and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=1,offcore_rsp=0xf820 00 offcore_response.pf_rfo.other_local_dram memory REQUEST = PF_IFETCH and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4020 00 offcore_response.pf_rfo.remote_dram memory REQUEST = PF_IFETCH and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2020 00 offcore_response.prefetch.any_dram_and_remote_fwd memory REQUEST = PREFETCH and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=1,offcore_rsp=0x3070 00 offcore_response.prefetch.any_llc_miss memory REQUEST = PREFETCH and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=1,offcore_rsp=0xf870 00 offcore_response.prefetch.other_local_dram memory REQUEST = PREFETCH and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4070 00 offcore_response.prefetch.remote_dram memory REQUEST = PREFETCH and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2070 00 load_block.overlap_store other Loads that partially overlap an earlier store event=3,period=200000,umask=2 00 snoopq_requests.code other Snoop code requests event=0xb4,period=100000,umask=4 00 snoopq_requests.data other Snoop data requests event=0xb4,period=100000,umask=1 00 snoopq_requests.invalidate other Snoop invalidate requests event=0xb4,period=100000,umask=2 00 snoopq_requests_outstanding.code other Outstanding snoop code requests event=0xb3,period=2000000,umask=4 00 snoopq_requests_outstanding.code_not_empty other Cycles snoop code requests queued event=0xb3,cmask=1,period=2000000,umask=4 00 snoopq_requests_outstanding.data other Outstanding snoop data requests event=0xb3,period=2000000,umask=1 00 snoopq_requests_outstanding.data_not_empty other Cycles snoop data requests queued event=0xb3,cmask=1,period=2000000,umask=1 00 snoopq_requests_outstanding.invalidate other Outstanding snoop invalidate requests event=0xb3,period=2000000,umask=2 00 snoopq_requests_outstanding.invalidate_not_empty other Cycles snoop invalidate requests queued event=0xb3,cmask=1,period=2000000,umask=2 00 br_misp_retired.all_branches pipeline Mispredicted retired branch instructions (Precise Event) event=0xc5,period=20000,umask=4 00 br_misp_retired.conditional pipeline Mispredicted conditional retired branches (Precise Event) event=0xc5,period=20000,umask=1 00 dtlb_load_misses.large_walk_completed virtual memory DTLB load miss large page walks event=8,period=200000,umask=0x80 00 dtlb_load_misses.walk_cycles virtual memory DTLB load miss page walk cycles event=8,period=200000,umask=4 00 dtlb_misses.large_walk_completed virtual memory DTLB miss large page walks event=0x49,period=200000,umask=0x80 00 dtlb_misses.pde_miss virtual memory DTLB misses caused by low part of address event=0x49,period=200000,umask=0x20 00 dtlb_misses.walk_cycles virtual memory DTLB miss page walk cycles event=0x49,period=2000000,umask=4 00 ept.walk_cycles virtual memory Extended Page Table walk cycles event=0x4f,period=2000000,umask=0x10 00 itlb_misses.large_walk_completed virtual memory ITLB miss large page walks event=0x85,period=200000,umask=0x80 00 itlb_misses.walk_cycles virtual memory ITLB miss page walk cycles event=0x85,period=2000000,umask=4 00 mem_uncore_retired.local_dram cache Load instructions retired with a data source of local DRAM or locally homed remote hitm (Precise Event) event=0xf,period=10000,umask=0x10 00 mem_uncore_retired.remote_dram cache Load instructions retired remote DRAM and remote home-remote cache HITM (Precise Event) event=0xf,period=10000,umask=0x20 00 offcore_requests.uncached_mem cache Offcore uncached memory accesses event=0xb0,period=100000,umask=0x20 00 offcore_response.any_data.local_cache_dram cache Offcore data reads satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2711 00 offcore_response.any_data.remote_cache_dram cache Offcore data reads satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x5811 00 offcore_response.any_ifetch.local_cache_dram cache Offcore code reads satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2744 00 offcore_response.any_ifetch.remote_cache_dram cache Offcore code reads satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x5844 00 offcore_response.any_request.local_cache_dram cache Offcore requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x27FF 00 offcore_response.any_request.remote_cache_dram cache Offcore requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x58FF 00 offcore_response.any_rfo.local_cache_dram cache Offcore RFO requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2722 00 offcore_response.any_rfo.remote_cache_dram cache Offcore RFO requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x5822 00 offcore_response.corewb.local_cache_dram cache Offcore writebacks to the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2708 00 offcore_response.corewb.remote_cache_dram cache Offcore writebacks to a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x5808 00 offcore_response.data_ifetch.local_cache_dram cache Offcore code or data read requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2777 00 offcore_response.data_ifetch.remote_cache_dram cache Offcore code or data read requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x5877 00 offcore_response.data_in.local_cache_dram cache Offcore request = all data, response = local cache or dram event=0xb7,period=100000,umask=1,offcore_rsp=0x2733 00 offcore_response.data_in.remote_cache_dram cache Offcore request = all data, response = remote cache or dram event=0xb7,period=100000,umask=1,offcore_rsp=0x5833 00 offcore_response.demand_data.local_cache_dram cache Offcore demand data requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2703 00 offcore_response.demand_data.remote_cache_dram cache Offcore demand data requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x5803 00 offcore_response.demand_data_rd.local_cache_dram cache Offcore demand data reads satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2701 00 offcore_response.demand_data_rd.remote_cache_dram cache Offcore demand data reads satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x5801 00 offcore_response.demand_ifetch.local_cache_dram cache Offcore demand code reads satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2704 00 offcore_response.demand_ifetch.remote_cache_dram cache Offcore demand code reads satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x5804 00 offcore_response.demand_rfo.local_cache_dram cache Offcore demand RFO requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2702 00 offcore_response.demand_rfo.remote_cache_dram cache Offcore demand RFO requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x5802 00 offcore_response.other.local_cache_dram cache Offcore other requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2780 00 offcore_response.other.remote_cache_dram cache Offcore other requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x5880 00 offcore_response.pf_data.any_cache_dram cache Offcore prefetch data requests satisfied by any cache or DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x7F50 00 offcore_response.pf_data.any_location cache All offcore prefetch data requests event=0xb7,period=100000,umask=1,offcore_rsp=0xFF50 00 offcore_response.pf_data.io_csr_mmio cache Offcore prefetch data requests satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=1,offcore_rsp=0x8050 00 offcore_response.pf_data.llc_hit_no_other_core cache Offcore prefetch data requests satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x150 00 offcore_response.pf_data.llc_hit_other_core_hit cache Offcore prefetch data requests satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x250 00 offcore_response.pf_data.llc_hit_other_core_hitm cache Offcore prefetch data requests satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=1,offcore_rsp=0x450 00 offcore_response.pf_data.local_cache cache Offcore prefetch data requests satisfied by the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0x750 00 offcore_response.pf_data.local_cache_dram cache Offcore prefetch data requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2750 00 offcore_response.pf_data.remote_cache cache Offcore prefetch data requests satisfied by a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1850 00 offcore_response.pf_data.remote_cache_dram cache Offcore prefetch data requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x5850 00 offcore_response.pf_data.remote_cache_hit cache Offcore prefetch data requests that HIT in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x1050 00 offcore_response.pf_data.remote_cache_hitm cache Offcore prefetch data requests that HITM in a remote cache event=0xb7,period=100000,umask=1,offcore_rsp=0x850 00 offcore_response.pf_data_rd.local_cache_dram cache Offcore prefetch data reads satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2710 00 offcore_response.pf_data_rd.remote_cache_dram cache Offcore prefetch data reads satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x5810 00 offcore_response.pf_ifetch.local_cache_dram cache Offcore prefetch code reads satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2740 00 offcore_response.pf_ifetch.remote_cache_dram cache Offcore prefetch code reads satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x5840 00 offcore_response.pf_rfo.local_cache_dram cache Offcore prefetch RFO requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2720 00 offcore_response.pf_rfo.remote_cache_dram cache Offcore prefetch RFO requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x5820 00 offcore_response.prefetch.local_cache_dram cache Offcore prefetch requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2770 00 offcore_response.prefetch.remote_cache_dram cache Offcore prefetch requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x5870 00 offcore_response.any_data.local_dram memory Offcore data reads satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2011 00 offcore_response.any_data.remote_dram memory Offcore data reads satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4011 00 offcore_response.any_ifetch.local_dram memory Offcore code reads satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2044 00 offcore_response.any_ifetch.remote_dram memory Offcore code reads satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4044 00 offcore_response.any_request.local_dram memory Offcore requests satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x20FF 00 offcore_response.any_request.remote_dram memory Offcore requests satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x40FF 00 offcore_response.any_rfo.local_dram memory Offcore RFO requests satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2022 00 offcore_response.any_rfo.remote_dram memory Offcore RFO requests satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4022 00 offcore_response.corewb.local_dram memory Offcore writebacks to the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2008 00 offcore_response.corewb.remote_dram memory Offcore writebacks to a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4008 00 offcore_response.data_ifetch.local_dram memory Offcore code or data read requests satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2077 00 offcore_response.data_ifetch.remote_dram memory Offcore code or data read requests satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4077 00 offcore_response.data_in.local_dram memory Offcore data reads, RFOs, and prefetches satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2033 00 offcore_response.data_in.remote_dram memory Offcore data reads, RFOs, and prefetches satisfied by the remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4033 00 offcore_response.demand_data.local_dram memory Offcore demand data requests satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2003 00 offcore_response.demand_data.remote_dram memory Offcore demand data requests satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4003 00 offcore_response.demand_data_rd.local_dram memory Offcore demand data reads satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2001 00 offcore_response.demand_data_rd.remote_dram memory Offcore demand data reads satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4001 00 offcore_response.demand_ifetch.local_dram memory Offcore demand code reads satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2004 00 offcore_response.demand_ifetch.remote_dram memory Offcore demand code reads satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4004 00 offcore_response.demand_rfo.local_dram memory Offcore demand RFO requests satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2002 00 offcore_response.demand_rfo.remote_dram memory Offcore demand RFO requests satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4002 00 offcore_response.other.remote_dram memory Offcore other requests satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4080 00 offcore_response.pf_data.any_dram memory Offcore prefetch data requests satisfied by any DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x6050 00 offcore_response.pf_data.any_llc_miss memory Offcore prefetch data requests that missed the LLC event=0xb7,period=100000,umask=1,offcore_rsp=0xF850 00 offcore_response.pf_data.local_dram memory Offcore prefetch data requests satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2050 00 offcore_response.pf_data.remote_dram memory Offcore prefetch data requests satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4050 00 offcore_response.pf_data_rd.local_dram memory Offcore prefetch data reads satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2010 00 offcore_response.pf_data_rd.remote_dram memory Offcore prefetch data reads satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4010 00 offcore_response.pf_ifetch.local_dram memory Offcore prefetch code reads satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2040 00 offcore_response.pf_ifetch.remote_dram memory Offcore prefetch code reads satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4040 00 offcore_response.pf_rfo.local_dram memory Offcore prefetch RFO requests satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2020 00 offcore_response.pf_rfo.remote_dram memory Offcore prefetch RFO requests satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4020 00 offcore_response.prefetch.local_dram memory Offcore prefetch requests satisfied by the local DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x2070 00 offcore_response.prefetch.remote_dram memory Offcore prefetch requests satisfied by a remote DRAM event=0xb7,period=100000,umask=1,offcore_rsp=0x4070 00 mem_uncore_retired.local_dram_and_remote_cache_hit cache Load instructions retired local dram and remote cache HIT data sources (Precise Event) event=0xf,period=20000,umask=8 00 mem_uncore_retired.local_hitm cache Load instructions retired that HIT modified data in sibling core (Precise Event) event=0xf,period=40000,umask=2 00 mem_uncore_retired.remote_hitm cache Retired loads that hit remote socket in modified state (Precise Event) event=0xf,period=40000,umask=4 00 bpu_clears.early pipeline Early Branch Prediction Unit clears event=0xe8,period=2000000,umask=1 00 uops_executed.core_stall_count pipeline Uops executed on any port (core count) event=0xb1,cmask=1,edge=1,inv=1,period=2000000,umask=0x3f 00 uops_executed.core_stall_count_no_port5 pipeline Uops executed on ports 0-4 (core count) event=0xb1,cmask=1,edge=1,inv=1,period=2000000,umask=0x1f 00 dtlb_misses.pde_miss virtual memory DTLB misses caused by low part of address. Count also includes 2M page references because 2M pages do not use the PDE event=0x49,period=200000,umask=0x20 00 CPI 1 / IPC 00IPC group1 inst_retired.any / cpu_clk_unhalted.thread 00Frontend_Bound_SMT idq_uops_not_delivered.core / (4 * (cpu_clk_unhalted.thread / 2 * (1 + cpu_clk_unhalted.one_thread_active / cpu_clk_unhalted.ref_xclk))) 00dcache_miss_cpi l1d\-loads\-misses / inst_retired.any 00icache_miss_cycles l1i\-loads\-misses / inst_retired.any 00cache_miss_cycles group1 dcache_miss_cpi + icache_miss_cycles 00DCache_L2_All_Hits l2_rqsts.demand_data_rd_hit + l2_rqsts.pf_hit + l2_rqsts.rfo_hit 00DCache_L2_All_Miss max(l2_rqsts.all_demand_data_rd - l2_rqsts.demand_data_rd_hit, 0) + l2_rqsts.pf_miss + l2_rqsts.rfo_miss 00DCache_L2_All DCache_L2_All_Hits + DCache_L2_All_Miss 00DCache_L2_Hits d_ratio(DCache_L2_All_Hits, DCache_L2_All) 00DCache_L2_Misses d_ratio(DCache_L2_All_Miss, DCache_L2_All) 00M1 ipc + M2 00M2 ipc + M1 00M3 1 / M3 00L1D_Cache_Fill_BW 64 * l1d.replacement / 1e9 / duration_time 00C10_Pkg_Residency Power cstate_pkg@c10\-residency@ / TSC C10 residency percent per package 100% 00C1_Core_Residency Power cstate_core@c1\-residency@ / TSC C1 residency percent per core 100% 00C2_Pkg_Residency Power cstate_pkg@c2\-residency@ / TSC C2 residency percent per package 100% 00C3_Pkg_Residency Power cstate_pkg@c3\-residency@ / TSC C3 residency percent per package 100% 00C6_Core_Residency Power cstate_core@c6\-residency@ / TSC C6 residency percent per core 100% 00C6_Pkg_Residency Power cstate_pkg@c6\-residency@ / TSC C6 residency percent per package 100% 00C7_Core_Residency Power cstate_core@c7\-residency@ / TSC C7 residency percent per core 100% 00C8_Pkg_Residency Power cstate_pkg@c8\-residency@ / TSC C8 residency percent per package 100% 00smi_cycles smi ((msr@aperf@ - cycles) / msr@aperf@ if msr@smi@ > 0 else 0) smi_cycles > 0.1 Percentage of cycles spent in System Management Interrupts 100% 00smi_num smi msr@smi@ Number of SMI interrupts 1SMI# 00tsx_aborted_cycles transaction (max(cycles\-t - cycles\-ct, 0) / cycles if has_event(cycles\-t) else 0) Percentage of cycles in aborted transactions 100% 00tsx_cycles_per_elision transaction (cycles\-t / el\-start if has_event(el\-start) else 0) Number of cycles within a transaction divided by the number of elisions 1cycles / elision 00tsx_cycles_per_transaction transaction (cycles\-t / tx\-start if has_event(cycles\-t) else 0) Number of cycles within a transaction divided by the number of transactions 1cycles / transaction 00tsx_transactional_cycles transaction (cycles\-t / cycles if has_event(cycles\-t) else 0) Percentage of cycles within a transaction region 100% 00cpu_atom tma_allocation_restriction TopdownL3;tma_L3_group;tma_core_bound_group tma_core_bound (tma_allocation_restriction >0.10) & ((tma_core_bound >0.10) & ((tma_backend_bound >0.10))) Counts the number of issue slots that were not consumed by the backend due to certain allocation restrictions 100% 00tma_backend_bound Default;TopdownL1;tma_L1_group cpu_atom@TOPDOWN_BE_BOUND.ALL@ / (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_backend_bound >0.10) Counts the total number of issue slots that were not consumed by the backend due to backend stalls Counts the total number of issue slots that were not consumed by the backend due to backend stalls. Note that uops must be available for consumption in order for this event to count. If a uop is not available (IQ is empty), this event will not count 100% TopdownL1;Default TopdownL1 00tma_bad_speculation Default;TopdownL1;tma_L1_group (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@ - (cpu_atom@TOPDOWN_FE_BOUND.ALL@ + cpu_atom@TOPDOWN_BE_BOUND.ALL@ + cpu_atom@TOPDOWN_RETIRING.ALL@)) / (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_bad_speculation >0.15) Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear. Only issue slots wasted due to fast nukes such as memory ordering nukes are counted. Other nukes are not accounted for. Counts all issue slots blocked during this recovery window including relevant microcode flows and while uops are not yet available in the instruction queue (IQ). Also includes the issue slots that were consumed by the backend but were thrown away because they were younger than the mispredict or machine clear 100% TopdownL1;Default TopdownL1 00tma_branch_detect TopdownL3;tma_L3_group;tma_ifetch_latency_group cpu_atom@TOPDOWN_FE_BOUND.BRANCH_DETECT@ / (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_branch_detect >0.05) & ((tma_ifetch_latency >0.15) & ((tma_frontend_bound >0.20))) Counts the number of issue slots that were not delivered by the frontend due to BACLEARS, which occurs when the Branch Target Buffer (BTB) prediction or lack thereof, was corrected by a later branch predictor in the frontend Counts the number of issue slots that were not delivered by the frontend due to BACLEARS, which occurs when the Branch Target Buffer (BTB) prediction or lack thereof, was corrected by a later branch predictor in the frontend. Includes BACLEARS due to all branch types including conditional and unconditional jumps, returns, and indirect branches 100% 00tma_branch_mispredicts TopdownL2;tma_L2_group;tma_bad_speculation_group cpu_atom@TOPDOWN_BAD_SPECULATION.MISPREDICT@ / (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_branch_mispredicts >0.05) & ((tma_bad_speculation >0.15)) Counts the number of issue slots that were not consumed by the backend due to branch mispredicts 100% TopdownL2 00tma_branch_resteer TopdownL3;tma_L3_group;tma_ifetch_latency_group cpu_atom@TOPDOWN_FE_BOUND.BRANCH_RESTEER@ / (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_branch_resteer >0.05) & ((tma_ifetch_latency >0.15) & ((tma_frontend_bound >0.20))) Counts the number of issue slots that were not delivered by the frontend due to BTCLEARS, which occurs when the Branch Target Buffer (BTB) predicts a taken branch 100% 00tma_cisc TopdownL3;tma_L3_group;tma_ifetch_bandwidth_group cpu_atom@TOPDOWN_FE_BOUND.CISC@ / (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_cisc >0.05) & ((tma_ifetch_bandwidth >0.10) & ((tma_frontend_bound >0.20))) Counts the number of issue slots that were not delivered by the frontend due to the microcode sequencer (MS) 100% 00tma_core_bound TopdownL2;tma_L2_group;tma_backend_bound_group cpu_atom@TOPDOWN_BE_BOUND.ALLOC_RESTRICTIONS@ / (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_core_bound >0.10) & ((tma_backend_bound >0.10)) Counts the number of cycles due to backend bound stalls that are bounded by core restrictions and not attributed to an outstanding load or stores, or resource limitation 100% TopdownL2 00tma_decode TopdownL3;tma_L3_group;tma_ifetch_bandwidth_group cpu_atom@TOPDOWN_FE_BOUND.DECODE@ / (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_decode >0.05) & ((tma_ifetch_bandwidth >0.10) & ((tma_frontend_bound >0.20))) Counts the number of issue slots that were not delivered by the frontend due to decode stalls 100% 00tma_fast_nuke TopdownL3;tma_L3_group;tma_machine_clears_group cpu_atom@TOPDOWN_BAD_SPECULATION.FASTNUKE@ / (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_fast_nuke >0.05) & ((tma_machine_clears >0.05) & ((tma_bad_speculation >0.15))) Counts the number of issue slots that were not consumed by the backend due to a machine clear that does not require the use of microcode, classified as a fast nuke, due to memory ordering, memory disambiguation and memory renaming 100% 00tma_frontend_bound Default;TopdownL1;tma_L1_group cpu_atom@TOPDOWN_FE_BOUND.ALL@ / (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_frontend_bound >0.20) Counts the number of issue slots that were not consumed by the backend due to frontend stalls 100% TopdownL1;Default TopdownL1 00tma_icache_misses TopdownL3;tma_L3_group;tma_ifetch_latency_group cpu_atom@TOPDOWN_FE_BOUND.ICACHE@ / (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_icache_misses >0.05) & ((tma_ifetch_latency >0.15) & ((tma_frontend_bound >0.20))) Counts the number of issue slots that were not delivered by the frontend due to instruction cache misses 100% 00tma_ifetch_bandwidth TopdownL2;tma_L2_group;tma_frontend_bound_group cpu_atom@TOPDOWN_FE_BOUND.FRONTEND_BANDWIDTH@ / (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_ifetch_bandwidth >0.10) & ((tma_frontend_bound >0.20)) Counts the number of issue slots that were not delivered by the frontend due to frontend bandwidth restrictions due to decode, predecode, cisc, and other limitations 100% TopdownL2 00tma_ifetch_latency TopdownL2;tma_L2_group;tma_frontend_bound_group cpu_atom@TOPDOWN_FE_BOUND.FRONTEND_LATENCY@ / (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_ifetch_latency >0.15) & ((tma_frontend_bound >0.20)) Counts the number of issue slots that were not delivered by the frontend due to frontend latency restrictions due to icache misses, itlb misses, branch detection, and resteer limitations 100% TopdownL2 00tma_info_bottleneck_%_dtlb_miss_bound_cycles 100 * (cpu_atom@LD_HEAD.DTLB_MISS_AT_RET@ + cpu_atom@LD_HEAD.PGWALK_AT_RET@) / cpu_atom@CPU_CLK_UNHALTED.CORE@ Percentage of time that retirement is stalled due to a first level data TLB miss 00tma_info_bottleneck_%_ifetch_miss_bound_cycles Ifetch 100 * cpu_atom@MEM_BOUND_STALLS.IFETCH@ / cpu_atom@CPU_CLK_UNHALTED.CORE@ Percentage of time that allocation and retirement is stalled by the Frontend Cluster due to an Ifetch Miss, either Icache or ITLB Miss Percentage of time that allocation and retirement is stalled by the Frontend Cluster due to an Ifetch Miss, either Icache or ITLB Miss. See Info.Ifetch_Bound 00tma_info_bottleneck_%_load_miss_bound_cycles Load_Store_Miss 100 * cpu_atom@MEM_BOUND_STALLS.LOAD@ / cpu_atom@CPU_CLK_UNHALTED.CORE@ Percentage of time that retirement is stalled due to an L1 miss Percentage of time that retirement is stalled due to an L1 miss. See Info.Load_Miss_Bound 00tma_info_bottleneck_%_mem_exec_bound_cycles Mem_Exec 100 * cpu_atom@LD_HEAD.ANY_AT_RET@ / cpu_atom@CPU_CLK_UNHALTED.CORE@ Percentage of time that retirement is stalled by the Memory Cluster due to a pipeline stall Percentage of time that retirement is stalled by the Memory Cluster due to a pipeline stall. See Info.Mem_Exec_Bound 00tma_info_br_inst_mix_ipbranch cpu_atom@INST_RETIRED.ANY@ / cpu_atom@BR_INST_RETIRED.ALL_BRANCHES@ Instructions per Branch (lower number means higher occurrence rate) 00tma_info_br_inst_mix_ipcall cpu_atom@INST_RETIRED.ANY@ / cpu_atom@BR_INST_RETIRED.CALL@ Instruction per (near) call (lower number means higher occurrence rate) 00tma_info_br_inst_mix_ipfarbranch cpu_atom@INST_RETIRED.ANY@ / cpu_atom@BR_INST_RETIRED.FAR_BRANCH@u Instructions per Far Branch ( Far Branches apply upon transition from application to operating system, handling interrupts, exceptions) [lower number means higher occurrence rate] 00tma_info_br_inst_mix_ipmisp_cond_ntaken cpu_atom@INST_RETIRED.ANY@ / (cpu_atom@BR_MISP_RETIRED.COND@ - cpu_atom@BR_MISP_RETIRED.COND_TAKEN@) Instructions per retired conditional Branch Misprediction where the branch was not taken 00tma_info_br_inst_mix_ipmisp_cond_taken cpu_atom@INST_RETIRED.ANY@ / cpu_atom@BR_MISP_RETIRED.COND_TAKEN@ Instructions per retired conditional Branch Misprediction where the branch was taken 00tma_info_br_inst_mix_ipmisp_indirect cpu_atom@INST_RETIRED.ANY@ / cpu_atom@BR_MISP_RETIRED.INDIRECT@ Instructions per retired indirect call or jump Branch Misprediction 00tma_info_br_inst_mix_ipmisp_ret cpu_atom@INST_RETIRED.ANY@ / cpu_atom@BR_MISP_RETIRED.RETURN@ Instructions per retired return Branch Misprediction 00tma_info_br_inst_mix_ipmispredict cpu_atom@INST_RETIRED.ANY@ / cpu_atom@BR_MISP_RETIRED.ALL_BRANCHES@ Instructions per retired Branch Misprediction 00tma_info_br_mispredict_bound_branch_mispredict_ratio cpu_atom@BR_MISP_RETIRED.ALL_BRANCHES@ / cpu_atom@BR_INST_RETIRED.ALL_BRANCHES@ Ratio of all branches which mispredict 00tma_info_br_mispredict_bound_branch_mispredict_to_unknown_branch_ratio cpu_atom@BR_MISP_RETIRED.ALL_BRANCHES@ / cpu_atom@BACLEARS.ANY@ Ratio between Mispredicted branches and unknown branches 00tma_info_buffer_stalls_%_load_buffer_stall_cycles 100 * cpu_atom@MEM_SCHEDULER_BLOCK.LD_BUF@ / cpu_atom@CPU_CLK_UNHALTED.CORE@ Percentage of time that allocation is stalled due to load buffer full 00tma_info_buffer_stalls_%_mem_rsv_stall_cycles 100 * cpu_atom@MEM_SCHEDULER_BLOCK.RSV@ / cpu_atom@CPU_CLK_UNHALTED.CORE@ Percentage of time that allocation is stalled due to memory reservation stations full 00tma_info_buffer_stalls_%_store_buffer_stall_cycles 100 * cpu_atom@MEM_SCHEDULER_BLOCK.ST_BUF@ / cpu_atom@CPU_CLK_UNHALTED.CORE@ Percentage of time that allocation is stalled due to store buffer full 00tma_info_core_cpi cpu_atom@CPU_CLK_UNHALTED.CORE@ / cpu_atom@INST_RETIRED.ANY@ Cycles Per Instruction 00tma_info_core_ipc cpu_atom@INST_RETIRED.ANY@ / cpu_atom@CPU_CLK_UNHALTED.CORE@ Instructions Per Cycle 00tma_info_core_upi cpu_atom@UOPS_RETIRED.ALL@ / cpu_atom@INST_RETIRED.ANY@ Uops Per Instruction 00tma_info_ifetch_miss_bound_%_ifetchmissbound_with_l2hit 100 * cpu_atom@MEM_BOUND_STALLS.IFETCH_L2_HIT@ / cpu_atom@MEM_BOUND_STALLS.IFETCH@ Percentage of ifetch miss bound stalls, where the ifetch miss hits in the L2 00tma_info_ifetch_miss_bound_%_ifetchmissbound_with_l2miss 100 * (cpu_atom@MEM_BOUND_STALLS.IFETCH_LLC_HIT@ + cpu_atom@MEM_BOUND_STALLS.IFETCH_DRAM_HIT@) / cpu_atom@MEM_BOUND_STALLS.IFETCH@ Percentage of ifetch miss bound stalls, where the ifetch miss doesn't hit in the L2 00tma_info_ifetch_miss_bound_%_ifetchmissbound_with_l3hit 100 * cpu_atom@MEM_BOUND_STALLS.IFETCH_LLC_HIT@ / cpu_atom@MEM_BOUND_STALLS.IFETCH@ Percentage of ifetch miss bound stalls, where the ifetch miss hits in the L3 00tma_info_ifetch_miss_bound_%_ifetchmissbound_with_l3miss 100 * cpu_atom@MEM_BOUND_STALLS.IFETCH_DRAM_HIT@ / cpu_atom@MEM_BOUND_STALLS.IFETCH@ Percentage of ifetch miss bound stalls, where the ifetch miss subsequently misses in the L3 00tma_info_load_miss_bound_%_loadmissbound_with_l2hit load_store_bound 100 * cpu_atom@MEM_BOUND_STALLS.LOAD_L2_HIT@ / cpu_atom@MEM_BOUND_STALLS.LOAD@ Percentage of memory bound stalls where retirement is stalled due to an L1 miss that hit the L2 00tma_info_load_miss_bound_%_loadmissbound_with_l2miss load_store_bound 100 * (cpu_atom@MEM_BOUND_STALLS.LOAD_LLC_HIT@ + cpu_atom@MEM_BOUND_STALLS.LOAD_DRAM_HIT@) / cpu_atom@MEM_BOUND_STALLS.LOAD@ Percentage of memory bound stalls where retirement is stalled due to an L1 miss that subsequently misses in the L2 00tma_info_load_miss_bound_%_loadmissbound_with_l3hit load_store_bound 100 * cpu_atom@MEM_BOUND_STALLS.LOAD_LLC_HIT@ / cpu_atom@MEM_BOUND_STALLS.LOAD@ Percentage of memory bound stalls where retirement is stalled due to an L1 miss that hit the L3 00tma_info_load_miss_bound_%_loadmissbound_with_l3miss load_store_bound 100 * cpu_atom@MEM_BOUND_STALLS.LOAD_DRAM_HIT@ / cpu_atom@MEM_BOUND_STALLS.LOAD@ Percentage of memory bound stalls where retirement is stalled due to an L1 miss that subsequently misses the L3 00tma_info_load_store_bound_l1_bound load_store_bound 100 * cpu_atom@LD_HEAD.L1_BOUND_AT_RET@ / cpu_atom@CPU_CLK_UNHALTED.CORE@ Counts the number of cycles that the oldest load of the load buffer is stalled at retirement due to a pipeline block 00tma_info_load_store_bound_load_bound load_store_bound 100 * (cpu_atom@LD_HEAD.L1_BOUND_AT_RET@ + cpu_atom@MEM_BOUND_STALLS.LOAD@) / cpu_atom@CPU_CLK_UNHALTED.CORE@ Counts the number of cycles that the oldest load of the load buffer is stalled at retirement 00tma_info_load_store_bound_store_bound load_store_bound 100 * (cpu_atom@MEM_SCHEDULER_BLOCK.ST_BUF@ / cpu_atom@MEM_SCHEDULER_BLOCK.ALL@) * tma_mem_scheduler Counts the number of cycles the core is stalled due to store buffer full 00tma_info_machine_clear_bound_machine_clears_disamb_pki 1e3 * cpu_atom@MACHINE_CLEARS.DISAMBIGUATION@ / cpu_atom@INST_RETIRED.ANY@ Counts the number of machine clears relative to thousands of instructions retired, due to memory disambiguation 00tma_info_machine_clear_bound_machine_clears_fp_assist_pki 1e3 * cpu_atom@MACHINE_CLEARS.FP_ASSIST@ / cpu_atom@INST_RETIRED.ANY@ Counts the number of machine clears relative to thousands of instructions retired, due to floating point assists 00tma_info_machine_clear_bound_machine_clears_monuke_pki 1e3 * cpu_atom@MACHINE_CLEARS.MEMORY_ORDERING@ / cpu_atom@INST_RETIRED.ANY@ Counts the number of machine clears relative to thousands of instructions retired, due to memory ordering 00tma_info_machine_clear_bound_machine_clears_mrn_pki 1e3 * cpu_atom@MACHINE_CLEARS.MRN_NUKE@ / cpu_atom@INST_RETIRED.ANY@ Counts the number of machine clears relative to thousands of instructions retired, due to memory renaming 00tma_info_machine_clear_bound_machine_clears_page_fault_pki 1e3 * cpu_atom@MACHINE_CLEARS.PAGE_FAULT@ / cpu_atom@INST_RETIRED.ANY@ Counts the number of machine clears relative to thousands of instructions retired, due to page faults 00tma_info_machine_clear_bound_machine_clears_smc_pki 1e3 * cpu_atom@MACHINE_CLEARS.SMC@ / cpu_atom@INST_RETIRED.ANY@ Counts the number of machine clears relative to thousands of instructions retired, due to self-modifying code 00tma_info_mem_exec_blocks_%_loads_with_adressaliasing 100 * cpu_atom@LD_BLOCKS.4K_ALIAS@ / cpu_atom@MEM_UOPS_RETIRED.ALL_LOADS@ Percentage of total non-speculative loads with an address aliasing block 00tma_info_mem_exec_blocks_%_loads_with_storefwdblk 100 * cpu_atom@LD_BLOCKS.DATA_UNKNOWN@ / cpu_atom@MEM_UOPS_RETIRED.ALL_LOADS@ Percentage of total non-speculative loads with a store forward or unknown store address block 00tma_info_mem_exec_bound_%_loadhead_with_l1miss 100 * cpu_atom@LD_HEAD.L1_MISS_AT_RET@ / cpu_atom@LD_HEAD.ANY_AT_RET@ Percentage of Memory Execution Bound due to a first level data cache miss 00tma_info_mem_exec_bound_%_loadhead_with_otherpipelineblks 100 * cpu_atom@LD_HEAD.OTHER_AT_RET@ / cpu_atom@LD_HEAD.ANY_AT_RET@ Percentage of Memory Execution Bound due to other block cases, such as pipeline conflicts, fences, etc 00tma_info_mem_exec_bound_%_loadhead_with_pagewalk 100 * cpu_atom@LD_HEAD.PGWALK_AT_RET@ / cpu_atom@LD_HEAD.ANY_AT_RET@ Percentage of Memory Execution Bound due to a pagewalk 00tma_info_mem_exec_bound_%_loadhead_with_stlbhit 100 * cpu_atom@LD_HEAD.DTLB_MISS_AT_RET@ / cpu_atom@LD_HEAD.ANY_AT_RET@ Percentage of Memory Execution Bound due to a second level TLB miss 00tma_info_mem_exec_bound_%_loadhead_with_storefwding 100 * cpu_atom@LD_HEAD.ST_ADDR_AT_RET@ / cpu_atom@LD_HEAD.ANY_AT_RET@ Percentage of Memory Execution Bound due to a store forward address match 00tma_info_mem_mix_ipload cpu_atom@INST_RETIRED.ANY@ / cpu_atom@MEM_UOPS_RETIRED.ALL_LOADS@ Instructions per Load 00tma_info_mem_mix_ipstore cpu_atom@INST_RETIRED.ANY@ / cpu_atom@MEM_UOPS_RETIRED.ALL_STORES@ Instructions per Store 00tma_info_mem_mix_load_locks_ratio 100 * cpu_atom@MEM_UOPS_RETIRED.LOCK_LOADS@ / cpu_atom@MEM_UOPS_RETIRED.ALL_LOADS@ Percentage of total non-speculative loads that perform one or more locks 00tma_info_mem_mix_load_splits_ratio 100 * cpu_atom@MEM_UOPS_RETIRED.SPLIT_LOADS@ / cpu_atom@MEM_UOPS_RETIRED.ALL_LOADS@ Percentage of total non-speculative loads that are splits 00tma_info_mem_mix_memload_ratio 1e3 * cpu_atom@MEM_UOPS_RETIRED.ALL_LOADS@ / cpu_atom@UOPS_RETIRED.ALL@ Ratio of mem load uops to all uops 00tma_info_serialization_%_tpause_cycles 100 * cpu_atom@SERIALIZATION.C01_MS_SCB@ / (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@) Percentage of time that the core is stalled due to a TPAUSE or UMWAIT instruction 00tma_info_system_cpu_utilization cpu_atom@CPU_CLK_UNHALTED.REF_TSC@ / TSC Average CPU Utilization 00tma_info_system_kernel_utilization Summary cpu_atom@CPU_CLK_UNHALTED.CORE_P@k / cpu_atom@CPU_CLK_UNHALTED.CORE@ Fraction of cycles spent in Kernel mode 00tma_info_system_mux cpu_atom@CPU_CLK_UNHALTED.CORE_P@ / cpu_atom@CPU_CLK_UNHALTED.CORE@ ((tma_info_system_mux > 1.1)|(tma_info_system_mux < 0.9)) PerfMon Event Multiplexing accuracy indicator 00tma_info_system_turbo_utilization Power cpu_atom@CPU_CLK_UNHALTED.CORE@ / cpu_atom@CPU_CLK_UNHALTED.REF_TSC@ Average Frequency Utilization relative nominal frequency 00tma_info_uop_mix_fpdiv_uop_ratio 100 * cpu_atom@UOPS_RETIRED.FPDIV@ / cpu_atom@UOPS_RETIRED.ALL@ Percentage of all uops which are FPDiv uops 00tma_info_uop_mix_idiv_uop_ratio 100 * cpu_atom@UOPS_RETIRED.IDIV@ / cpu_atom@UOPS_RETIRED.ALL@ Percentage of all uops which are IDiv uops 00tma_info_uop_mix_microcode_uop_ratio 100 * cpu_atom@UOPS_RETIRED.MS@ / cpu_atom@UOPS_RETIRED.ALL@ Percentage of all uops which are microcode ops 00tma_info_uop_mix_x87_uop_ratio 100 * cpu_atom@UOPS_RETIRED.X87@ / cpu_atom@UOPS_RETIRED.ALL@ Percentage of all uops which are x87 uops 00tma_itlb_misses TopdownL3;tma_L3_group;tma_ifetch_latency_group cpu_atom@TOPDOWN_FE_BOUND.ITLB@ / (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_itlb_misses >0.05) & ((tma_ifetch_latency >0.15) & ((tma_frontend_bound >0.20))) Counts the number of issue slots that were not delivered by the frontend due to Instruction Table Lookaside Buffer (ITLB) misses 100% 00tma_machine_clears TopdownL2;tma_L2_group;tma_bad_speculation_group cpu_atom@TOPDOWN_BAD_SPECULATION.MACHINE_CLEARS@ / (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_machine_clears >0.05) & ((tma_bad_speculation >0.15)) Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a machine clear (nuke) of any kind including memory ordering and memory disambiguation 100% TopdownL2 00tma_mem_scheduler TopdownL3;tma_L3_group;tma_resource_bound_group cpu_atom@TOPDOWN_BE_BOUND.MEM_SCHEDULER@ / (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_mem_scheduler >0.10) & ((tma_resource_bound >0.20) & ((tma_backend_bound >0.10))) Counts the number of issue slots that were not consumed by the backend due to memory reservation stalls in which a scheduler is not able to accept uops 100% 00tma_non_mem_scheduler TopdownL3;tma_L3_group;tma_resource_bound_group cpu_atom@TOPDOWN_BE_BOUND.NON_MEM_SCHEDULER@ / (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_non_mem_scheduler >0.10) & ((tma_resource_bound >0.20) & ((tma_backend_bound >0.10))) Counts the number of issue slots that were not consumed by the backend due to IEC or FPC RAT stalls, which can be due to FIQ or IEC reservation stalls in which the integer, floating point or SIMD scheduler is not able to accept uops 100% 00tma_nuke TopdownL3;tma_L3_group;tma_machine_clears_group cpu_atom@TOPDOWN_BAD_SPECULATION.NUKE@ / (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_nuke >0.05) & ((tma_machine_clears >0.05) & ((tma_bad_speculation >0.15))) Counts the number of issue slots that were not consumed by the backend due to a machine clear that requires the use of microcode (slow nuke) 100% 00tma_other_fb TopdownL3;tma_L3_group;tma_ifetch_bandwidth_group cpu_atom@TOPDOWN_FE_BOUND.OTHER@ / (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_other_fb >0.05) & ((tma_ifetch_bandwidth >0.10) & ((tma_frontend_bound >0.20))) Counts the number of issue slots that were not delivered by the frontend due to other common frontend stalls not categorized 100% 00tma_predecode TopdownL3;tma_L3_group;tma_ifetch_bandwidth_group cpu_atom@TOPDOWN_FE_BOUND.PREDECODE@ / (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_predecode >0.05) & ((tma_ifetch_bandwidth >0.10) & ((tma_frontend_bound >0.20))) Counts the number of issue slots that were not delivered by the frontend due to wrong predecodes 100% 00tma_register TopdownL3;tma_L3_group;tma_resource_bound_group cpu_atom@TOPDOWN_BE_BOUND.REGISTER@ / (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_register >0.10) & ((tma_resource_bound >0.20) & ((tma_backend_bound >0.10))) Counts the number of issue slots that were not consumed by the backend due to the physical register file unable to accept an entry (marble stalls) 100% 00tma_reorder_buffer TopdownL3;tma_L3_group;tma_resource_bound_group cpu_atom@TOPDOWN_BE_BOUND.REORDER_BUFFER@ / (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_reorder_buffer >0.10) & ((tma_resource_bound >0.20) & ((tma_backend_bound >0.10))) Counts the number of issue slots that were not consumed by the backend due to the reorder buffer being full (ROB stalls) 100% 00tma_resource_bound TopdownL2;tma_L2_group;tma_backend_bound_group tma_backend_bound - tma_core_bound (tma_resource_bound >0.20) & ((tma_backend_bound >0.10)) Counts the number of cycles the core is stalled due to a resource limitation 100% TopdownL2 00tma_retiring Default;TopdownL1;tma_L1_group cpu_atom@TOPDOWN_RETIRING.ALL@ / (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_retiring >0.75) Counts the number of issue slots that result in retirement slots 100% TopdownL1;Default TopdownL1 00tma_serialization TopdownL3;tma_L3_group;tma_resource_bound_group cpu_atom@TOPDOWN_BE_BOUND.SERIALIZATION@ / (5 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_serialization >0.10) & ((tma_resource_bound >0.20) & ((tma_backend_bound >0.10))) Counts the number of issue slots that were not consumed by the backend due to scoreboards from the instruction queue (IQ), jump execution unit (JEU), or microcode sequencer (MS) 100% 00cpu_core UNCORE_FREQ SoC tma_info_system_socket_clks / #num_dies / duration_time / 1e9 Uncore frequency per die [GHZ] 00tma_alu_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group (cpu_core@UOPS_DISPATCHED.PORT_0@ + cpu_core@UOPS_DISPATCHED.PORT_1@ + cpu_core@UOPS_DISPATCHED.PORT_5_11@ + cpu_core@UOPS_DISPATCHED.PORT_6@) / (5 * tma_info_core_core_clks) tma_alu_op_utilization > 0.4 This metric represents Core fraction of cycles CPU dispatched uops on execution ports for ALU operations 100% 00tma_assists BvIO;TopdownL4;tma_L4_group;tma_microcode_sequencer_group 78 * cpu_core@ASSISTS.ANY@ / tma_info_thread_slots tma_assists > 0.1 & tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1 This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists. Assists are long sequences of uops that are required in certain corner-cases for operations that cannot be handled natively by the execution pipeline. For example; when working with very small floating point values (so-called Denormals); the FP units are not set up to perform these operations natively. Instead; a sequence of instructions to perform the computation on the Denormals is injected into the pipeline. Since these microcode sequences might be dozens of uops long; Assists can be extremely deleterious to performance and they can be avoided in many cases. Sample with: ASSISTS.ANY 100% 00tma_avx_assists HPC;TopdownL5;tma_L5_group;tma_assists_group 63 * cpu_core@ASSISTS.SSE_AVX_MIX@ / tma_info_thread_slots tma_avx_assists > 0.1 This metric estimates fraction of slots the CPU retired uops as a result of handing SSE to AVX* or AVX* to SSE transition Assists 100% 00tma_backend_bound BvOB;Default;TmaL1;TopdownL1;tma_L1_group topdown\-be\-bound / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) + 0 * slots tma_backend_bound > 0.2 This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend. Backend is the portion of the processor core where the out-of-order scheduler dispatches ready uops into their respective execution units; and once completed these uops get retired according to program order. For example; stalls due to data-cache misses or stalls due to the divider unit being overloaded are both categorized under Backend Bound. Backend Bound is further divided into two main categories: Memory Bound and Core Bound. Sample with: TOPDOWN.BACKEND_BOUND_SLOTS 100% TopdownL1;Default TopdownL1 00tma_bad_speculation Default;TmaL1;TopdownL1;tma_L1_group max(1 - (tma_frontend_bound + tma_backend_bound + tma_retiring), 0) tma_bad_speculation > 0.15 This category represents fraction of slots wasted due to incorrect speculations This category represents fraction of slots wasted due to incorrect speculations. This include slots used to issue uops that do not eventually get retired and slots for which the issue-pipeline was blocked due to recovery from earlier incorrect speculation. For example; wasted work due to miss-predicted branches are categorized under Bad Speculation category. Incorrect data speculation followed by Memory Ordering Nukes is another example 100% TopdownL1;Default TopdownL1 00tma_bottleneck_big_code BigFootprint;BvBC;Fed;Frontend;IcMiss;MemoryTLB 100 * tma_fetch_latency * (tma_itlb_misses + tma_icache_misses + tma_unknown_branches) / (tma_icache_misses + tma_itlb_misses + tma_branch_resteers + tma_ms_switches + tma_lcp + tma_dsb_switches) tma_bottleneck_big_code > 20 Total pipeline cost of instruction fetch related bottlenecks by large code footprint programs (i-side cache; TLB and BTB misses) 00tma_bottleneck_branching_overhead BvBO;Ret 100 * ((cpu_core@BR_INST_RETIRED.ALL_BRANCHES@ + 2 * cpu_core@BR_INST_RETIRED.NEAR_CALL@ + cpu_core@INST_RETIRED.NOP@) / tma_info_thread_slots) tma_bottleneck_branching_overhead > 5 Total pipeline cost of instructions used for program control-flow - a subset of the Retiring category in TMA Total pipeline cost of instructions used for program control-flow - a subset of the Retiring category in TMA. Examples include function calls; loops and alignments. (A lower bound) 00tma_bottleneck_cache_memory_bandwidth BvMB;Mem;MemoryBW;Offcore;tma_issueBW 100 * (tma_memory_bound * (tma_dram_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_mem_bandwidth / (tma_mem_bandwidth + tma_mem_latency)) + tma_memory_bound * (tma_l3_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_sq_full / (tma_contested_accesses + tma_data_sharing + tma_l3_hit_latency + tma_sq_full)) + tma_memory_bound * (tma_l1_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_fb_full / (tma_dtlb_load + tma_store_fwd_blk + tma_l1_latency_dependency + tma_lock_latency + tma_split_loads + tma_fb_full))) tma_bottleneck_cache_memory_bandwidth > 20 Total pipeline cost of external Memory- or Cache-Bandwidth related bottlenecks Total pipeline cost of external Memory- or Cache-Bandwidth related bottlenecks. Related metrics: tma_fb_full, tma_info_system_dram_bw_use, tma_mem_bandwidth, tma_sq_full 00tma_bottleneck_cache_memory_latency BvML;Mem;MemoryLat;Offcore;tma_issueLat 100 * (tma_memory_bound * (tma_dram_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_mem_latency / (tma_mem_bandwidth + tma_mem_latency)) + tma_memory_bound * (tma_l3_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_l3_hit_latency / (tma_contested_accesses + tma_data_sharing + tma_l3_hit_latency + tma_sq_full)) + tma_memory_bound * tma_l2_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound) + tma_memory_bound * (tma_l1_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_l1_latency_dependency / (tma_dtlb_load + tma_store_fwd_blk + tma_l1_latency_dependency + tma_lock_latency + tma_split_loads + tma_fb_full)) + tma_memory_bound * (tma_l1_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_lock_latency / (tma_dtlb_load + tma_store_fwd_blk + tma_l1_latency_dependency + tma_lock_latency + tma_split_loads + tma_fb_full)) + tma_memory_bound * (tma_l1_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_split_loads / (tma_dtlb_load + tma_store_fwd_blk + tma_l1_latency_dependency + tma_lock_latency + tma_split_loads + tma_fb_full)) + tma_memory_bound * (tma_store_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_split_stores / (tma_store_latency + tma_false_sharing + tma_split_stores + tma_streaming_stores + tma_dtlb_store)) + tma_memory_bound * (tma_store_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_store_latency / (tma_store_latency + tma_false_sharing + tma_split_stores + tma_streaming_stores + tma_dtlb_store))) tma_bottleneck_cache_memory_latency > 20 Total pipeline cost of external Memory- or Cache-Latency related bottlenecks Total pipeline cost of external Memory- or Cache-Latency related bottlenecks. Related metrics: tma_l3_hit_latency, tma_mem_latency 00tma_bottleneck_compute_bound_est BvCB;Cor;tma_issueComp 100 * (tma_core_bound * tma_divider / (tma_divider + tma_serializing_operation + tma_ports_utilization) + tma_core_bound * (tma_ports_utilization / (tma_divider + tma_serializing_operation + tma_ports_utilization)) * (tma_ports_utilized_3m / (tma_ports_utilized_0 + tma_ports_utilized_1 + tma_ports_utilized_2 + tma_ports_utilized_3m))) tma_bottleneck_compute_bound_est > 20 Total pipeline cost when the execution is compute-bound - an estimation Total pipeline cost when the execution is compute-bound - an estimation. Covers Core Bound when High ILP as well as when long-latency execution units are busy 00tma_bottleneck_instruction_fetch_bw BvFB;Fed;FetchBW;Frontend 100 * (tma_frontend_bound - (1 - 10 * tma_microcode_sequencer * tma_other_mispredicts / tma_branch_mispredicts) * tma_fetch_latency * tma_mispredicts_resteers / (tma_icache_misses + tma_itlb_misses + tma_branch_resteers + tma_ms_switches + tma_lcp + tma_dsb_switches) - (1 - cpu_core@INST_RETIRED.REP_ITERATION@ / cpu_core@UOPS_RETIRED.MS\,cmask\=0x1@) * (tma_fetch_latency * (tma_ms_switches + tma_branch_resteers * (tma_clears_resteers + tma_mispredicts_resteers * tma_other_mispredicts / tma_branch_mispredicts) / (tma_mispredicts_resteers + tma_clears_resteers + tma_unknown_branches)) / (tma_icache_misses + tma_itlb_misses + tma_branch_resteers + tma_ms_switches + tma_lcp + tma_dsb_switches) + tma_fetch_bandwidth * tma_ms / (tma_mite + tma_dsb + tma_lsd + tma_ms))) - tma_bottleneck_big_code tma_bottleneck_instruction_fetch_bw > 20 Total pipeline cost of instruction fetch bandwidth related bottlenecks (when the front-end could not sustain operations delivery to the back-end) 00tma_bottleneck_irregular_overhead Bad;BvIO;Cor;Ret;tma_issueMS 100 * ((1 - cpu_core@INST_RETIRED.REP_ITERATION@ / cpu_core@UOPS_RETIRED.MS\,cmask\=0x1@) * (tma_fetch_latency * (tma_ms_switches + tma_branch_resteers * (tma_clears_resteers + tma_mispredicts_resteers * tma_other_mispredicts / tma_branch_mispredicts) / (tma_mispredicts_resteers + tma_clears_resteers + tma_unknown_branches)) / (tma_icache_misses + tma_itlb_misses + tma_branch_resteers + tma_ms_switches + tma_lcp + tma_dsb_switches) + tma_fetch_bandwidth * tma_ms / (tma_mite + tma_dsb + tma_lsd + tma_ms)) + 10 * tma_microcode_sequencer * tma_other_mispredicts / tma_branch_mispredicts * tma_branch_mispredicts + tma_machine_clears * tma_other_nukes / tma_other_nukes + tma_core_bound * (tma_serializing_operation + cpu_core@RS.EMPTY_RESOURCE@ / tma_info_thread_clks * tma_ports_utilized_0) / (tma_divider + tma_serializing_operation + tma_ports_utilization) + tma_microcode_sequencer / (tma_few_uops_instructions + tma_microcode_sequencer) * (tma_assists / tma_microcode_sequencer) * tma_heavy_operations) tma_bottleneck_irregular_overhead > 10 Total pipeline cost of irregular execution (e.g Total pipeline cost of irregular execution (e.g. FP-assists in HPC, Wait time with work imbalance multithreaded workloads, overhead in system services or virtualized environments). Related metrics: tma_microcode_sequencer, tma_ms_switches 00tma_bottleneck_memory_data_tlbs BvMT;Mem;MemoryTLB;Offcore;tma_issueTLB 100 * (tma_memory_bound * (tma_l1_bound / max(tma_memory_bound, tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_dtlb_load / max(tma_l1_bound, tma_dtlb_load + tma_store_fwd_blk + tma_l1_latency_dependency + tma_lock_latency + tma_split_loads + tma_fb_full)) + tma_memory_bound * (tma_store_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_dtlb_store / (tma_store_latency + tma_false_sharing + tma_split_stores + tma_streaming_stores + tma_dtlb_store))) tma_bottleneck_memory_data_tlbs > 20 Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs) Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs). Related metrics: tma_dtlb_load, tma_dtlb_store 00tma_bottleneck_memory_synchronization BvMS;LockCont;Mem;Offcore;tma_issueSyncxn 100 * (tma_memory_bound * (tma_l3_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound) * (tma_contested_accesses + tma_data_sharing) / (tma_contested_accesses + tma_data_sharing + tma_l3_hit_latency + tma_sq_full) + tma_store_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound) * tma_false_sharing / (tma_store_latency + tma_false_sharing + tma_split_stores + tma_streaming_stores + tma_dtlb_store - tma_store_latency)) + tma_machine_clears * (1 - tma_other_nukes / tma_other_nukes)) tma_bottleneck_memory_synchronization > 10 Total pipeline cost of Memory Synchronization related bottlenecks (data transfers and coherency updates across processors) Total pipeline cost of Memory Synchronization related bottlenecks (data transfers and coherency updates across processors). Related metrics: tma_contested_accesses, tma_data_sharing, tma_false_sharing, tma_machine_clears 00tma_bottleneck_mispredictions Bad;BadSpec;BrMispredicts;BvMP;tma_issueBM 100 * (1 - 10 * tma_microcode_sequencer * tma_other_mispredicts / tma_branch_mispredicts) * (tma_branch_mispredicts + tma_fetch_latency * tma_mispredicts_resteers / (tma_icache_misses + tma_itlb_misses + tma_branch_resteers + tma_ms_switches + tma_lcp + tma_dsb_switches)) tma_bottleneck_mispredictions > 20 Total pipeline cost of Branch Misprediction related bottlenecks Total pipeline cost of Branch Misprediction related bottlenecks. Related metrics: tma_branch_mispredicts, tma_info_bad_spec_branch_misprediction_cost, tma_mispredicts_resteers 00tma_bottleneck_other_bottlenecks BvOB;Cor;Offcore 100 - (tma_bottleneck_big_code + tma_bottleneck_instruction_fetch_bw + tma_bottleneck_mispredictions + tma_bottleneck_cache_memory_bandwidth + tma_bottleneck_cache_memory_latency + tma_bottleneck_memory_data_tlbs + tma_bottleneck_memory_synchronization + tma_bottleneck_compute_bound_est + tma_bottleneck_irregular_overhead + tma_bottleneck_branching_overhead + tma_bottleneck_useful_work) tma_bottleneck_other_bottlenecks > 20 Total pipeline cost of remaining bottlenecks in the back-end Total pipeline cost of remaining bottlenecks in the back-end. Examples include data-dependencies (Core Bound when Low ILP) and other unlisted memory-related stalls 00tma_bottleneck_useful_work BvUW;Ret 100 * (tma_retiring - (cpu_core@BR_INST_RETIRED.ALL_BRANCHES@ + 2 * cpu_core@BR_INST_RETIRED.NEAR_CALL@ + cpu_core@INST_RETIRED.NOP@) / tma_info_thread_slots - tma_microcode_sequencer / (tma_few_uops_instructions + tma_microcode_sequencer) * (tma_assists / tma_microcode_sequencer) * tma_heavy_operations) tma_bottleneck_useful_work > 20 Total pipeline cost of "useful operations" - the portion of Retiring category not covered by Branching_Overhead nor Irregular_Overhead 00tma_branch_mispredicts BadSpec;BrMispredicts;BvMP;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueBM topdown\-br\-mispredict / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) + 0 * slots tma_branch_mispredicts > 0.1 & tma_bad_speculation > 0.15 This metric represents fraction of slots the CPU has wasted due to Branch Misprediction This metric represents fraction of slots the CPU has wasted due to Branch Misprediction. These slots are either wasted by uops fetched from an incorrectly speculated program path; or stalls when the out-of-order part of the machine needs to recover its state from a speculative path. Sample with: TOPDOWN.BR_MISPREDICT_SLOTS. Related metrics: tma_bottleneck_mispredictions, tma_info_bad_spec_branch_misprediction_cost, tma_mispredicts_resteers 100% TopdownL2 00tma_branch_resteers FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group cpu_core@INT_MISC.CLEAR_RESTEER_CYCLES@ / tma_info_thread_clks + tma_unknown_branches tma_branch_resteers > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of cycles the CPU was stalled due to Branch Resteers This metric represents fraction of cycles the CPU was stalled due to Branch Resteers. Branch Resteers estimates the Frontend delay in fetching operations from corrected path; following all sorts of miss-predicted branches. For example; branchy code with lots of miss-predictions might get categorized under Branch Resteers. Note the value of this node may overlap with its siblings. Sample with: BR_MISP_RETIRED.ALL_BRANCHES. Related metrics: tma_l3_hit_latency, tma_store_latency 100% 00tma_c01_wait C0Wait;TopdownL4;tma_L4_group;tma_serializing_operation_group cpu_core@CPU_CLK_UNHALTED.C01@ / tma_info_thread_clks tma_c01_wait > 0.05 & tma_serializing_operation > 0.1 & tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of cycles the CPU was stalled due staying in C0.1 power-performance optimized state (Faster wakeup time; Smaller power savings) 100% 00tma_c02_wait C0Wait;TopdownL4;tma_L4_group;tma_serializing_operation_group cpu_core@CPU_CLK_UNHALTED.C02@ / tma_info_thread_clks tma_c02_wait > 0.05 & tma_serializing_operation > 0.1 & tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of cycles the CPU was stalled due staying in C0.2 power-performance optimized state (Slower wakeup time; Larger power savings) 100% 00tma_cisc TopdownL4;tma_L4_group;tma_microcode_sequencer_group max(0, tma_microcode_sequencer - tma_assists) tma_cisc > 0.1 & tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1 This metric estimates fraction of cycles the CPU retired uops originated from CISC (complex instruction set computer) instruction This metric estimates fraction of cycles the CPU retired uops originated from CISC (complex instruction set computer) instruction. A CISC instruction has multiple uops that are required to perform the instruction's functionality as in the case of read-modify-write as an example. Since these instructions require multiple uops they may or may not imply sub-optimal use of machine resources. Sample with: FRONTEND_RETIRED.MS_FLOWS 100% 00tma_clears_resteers BadSpec;MachineClears;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueMC (1 - tma_branch_mispredicts / tma_bad_speculation) * cpu_core@INT_MISC.CLEAR_RESTEER_CYCLES@ / tma_info_thread_clks tma_clears_resteers > 0.05 & tma_branch_resteers > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine Clears This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine Clears. Sample with: INT_MISC.CLEAR_RESTEER_CYCLES. Related metrics: tma_l1_bound, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches 100% 00tma_code_l2_hit FetchLat;IcMiss;Offcore;TopdownL4;tma_L4_group;tma_icache_misses_group max(0, tma_icache_misses - tma_code_l2_miss) tma_code_l2_hit > 0.05 & tma_icache_misses > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric estimates fraction of cycles the CPU was stalled due to instruction cache misses that hit in the L2 cache 100% 00tma_code_l2_miss FetchLat;IcMiss;Offcore;TopdownL4;tma_L4_group;tma_icache_misses_group cpu_core@OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_CODE_RD@ / tma_info_thread_clks tma_code_l2_miss > 0.05 & tma_icache_misses > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric estimates fraction of cycles the CPU was stalled due to instruction cache misses that miss in the L2 cache 100% 00tma_code_stlb_hit FetchLat;MemoryTLB;TopdownL4;tma_L4_group;tma_itlb_misses_group max(0, tma_itlb_misses - tma_code_stlb_miss) tma_code_stlb_hit > 0.05 & tma_itlb_misses > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric roughly estimates the fraction of cycles where the (first level) ITLB was missed by instructions fetches, that later on hit in second-level TLB (STLB) 100% 00tma_code_stlb_miss FetchLat;MemoryTLB;TopdownL4;tma_L4_group;tma_itlb_misses_group cpu_core@ITLB_MISSES.WALK_ACTIVE@ / tma_info_thread_clks tma_code_stlb_miss > 0.05 & tma_itlb_misses > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric estimates the fraction of cycles where the Second-level TLB (STLB) was missed by instruction fetches, performing a hardware page walk 100% 00tma_code_stlb_miss_2m FetchLat;MemoryTLB;TopdownL5;tma_L5_group;tma_code_stlb_miss_group tma_code_stlb_miss * cpu_core@ITLB_MISSES.WALK_COMPLETED_2M_4M@ / (cpu_core@ITLB_MISSES.WALK_COMPLETED_4K@ + cpu_core@ITLB_MISSES.WALK_COMPLETED_2M_4M@) tma_code_stlb_miss_2m > 0.05 & tma_code_stlb_miss > 0.05 & tma_itlb_misses > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric estimates the fraction of cycles to walk the memory paging structures to cache translation of 2 or 4 MB pages for (instruction) code accesses 100% 00tma_code_stlb_miss_4k FetchLat;MemoryTLB;TopdownL5;tma_L5_group;tma_code_stlb_miss_group tma_code_stlb_miss * cpu_core@ITLB_MISSES.WALK_COMPLETED_4K@ / (cpu_core@ITLB_MISSES.WALK_COMPLETED_4K@ + cpu_core@ITLB_MISSES.WALK_COMPLETED_2M_4M@) tma_code_stlb_miss_4k > 0.05 & tma_code_stlb_miss > 0.05 & tma_itlb_misses > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric estimates the fraction of cycles to walk the memory paging structures to cache translation of 4 KB pages for (instruction) code accesses 100% 00tma_contested_accesses BvMS;DataSharing;LockCont;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group ((28 * tma_info_system_core_frequency - 3 * tma_info_system_core_frequency) * (cpu_core@MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD@ * (cpu_core@OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM@ / (cpu_core@OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM@ + cpu_core@OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD@))) + (27 * tma_info_system_core_frequency - 3 * tma_info_system_core_frequency) * cpu_core@MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS@) * (1 + cpu_core@MEM_LOAD_RETIRED.FB_HIT@ / cpu_core@MEM_LOAD_RETIRED.L1_MISS@ / 2) / tma_info_thread_clks tma_contested_accesses > 0.05 & tma_l3_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD, MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS. Related metrics: tma_bottleneck_memory_synchronization, tma_data_sharing, tma_false_sharing, tma_machine_clears 100% 00tma_core_bound Backend;Compute;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_group max(0, tma_backend_bound - tma_memory_bound) tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of slots where Core non-memory issues were of a bottleneck This metric represents fraction of slots where Core non-memory issues were of a bottleneck. Shortage in hardware compute resources; or dependencies in software's instructions are both categorized under Core Bound. Hence it may indicate the machine ran out of an out-of-order resource; certain execution units are overloaded or dependencies in program's data- or instruction-flow are limiting the performance (e.g. FP-chained long-latency arithmetic operations) 100% TopdownL2 00tma_data_sharing BvMS;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group (27 * tma_info_system_core_frequency - 3 * tma_info_system_core_frequency) * (cpu_core@MEM_LOAD_L3_HIT_RETIRED.XSNP_NO_FWD@ + cpu_core@MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD@ * (1 - cpu_core@OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM@ / (cpu_core@OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM@ + cpu_core@OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD@))) * (1 + cpu_core@MEM_LOAD_RETIRED.FB_HIT@ / cpu_core@MEM_LOAD_RETIRED.L1_MISS@ / 2) / tma_info_thread_clks tma_data_sharing > 0.05 & tma_l3_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_NO_FWD. Related metrics: tma_bottleneck_memory_synchronization, tma_contested_accesses, tma_false_sharing, tma_machine_clears 100% 00tma_decoder0_alone DSBmiss;FetchBW;TopdownL4;tma_L4_group;tma_issueD0;tma_mite_group (cpu_core@INST_DECODED.DECODERS\,cmask\=0x1@ - cpu_core@INST_DECODED.DECODERS\,cmask\=0x2@) / tma_info_core_core_clks / 2 tma_decoder0_alone > 0.1 & tma_mite > 0.1 & tma_fetch_bandwidth > 0.2 This metric represents fraction of cycles where decoder-0 was the only active decoder This metric represents fraction of cycles where decoder-0 was the only active decoder. Related metrics: tma_few_uops_instructions 100% 00tma_divider BvCB;TopdownL3;tma_L3_group;tma_core_bound_group cpu_core@ARITH.DIV_ACTIVE@ / tma_info_thread_clks tma_divider > 0.2 & tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of cycles where the Divider unit was active This metric represents fraction of cycles where the Divider unit was active. Divide and square root instructions are performed by the Divider unit and can take considerably longer latency than integer or Floating Point addition; subtraction; or multiplication. Sample with: ARITH.DIVIDER_ACTIVE 100% 00tma_dram_bound MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group cpu_core@MEMORY_ACTIVITY.STALLS_L3_MISS@ / tma_info_thread_clks tma_dram_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads. Better caching can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_MISS 100% 00tma_dsb DSB;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group (cpu_core@IDQ.DSB_CYCLES_ANY@ - cpu_core@IDQ.DSB_CYCLES_OK@) / tma_info_core_core_clks / 2 tma_dsb > 0.15 & tma_fetch_bandwidth > 0.2 This metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipeline This metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipeline. For example; inefficient utilization of the DSB cache structure or bank conflict when reading from it; are categorized here 100% 00tma_dsb_switches DSBmiss;FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFB cpu_core@DSB2MITE_SWITCHES.PENALTY_CYCLES@ / tma_info_thread_clks tma_dsb_switches > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelines This metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelines. The DSB (decoded i-cache) is a Uop Cache where the front-end directly delivers Uops (micro operations) avoiding heavy x86 decoding. The DSB pipeline has shorter latency and delivered higher bandwidth than the MITE (legacy instruction decode pipeline). Switching between the two pipelines can cause penalties hence this metric measures the exposed penalty. Sample with: FRONTEND_RETIRED.DSB_MISS. Related metrics: tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 100% 00tma_dtlb_load BvMT;MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_l1_bound_group min(7 * cpu_core@DTLB_LOAD_MISSES.STLB_HIT\,cmask\=0x1@ + cpu_core@DTLB_LOAD_MISSES.WALK_ACTIVE@, max(cpu_core@CYCLE_ACTIVITY.CYCLES_MEM_ANY@ - cpu_core@MEMORY_ACTIVITY.CYCLES_L1D_MISS@, 0)) / tma_info_thread_clks tma_dtlb_load > 0.1 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses. TLBs (Translation Look-aside Buffers) are processor caches for recently used entries out of the Page Tables that are used to map virtual- to physical-addresses by the operating system. This metric approximates the potential delay of demand loads missing the first-level data TLB (assuming worst case scenario with back to back misses to different pages). This includes hitting in the second-level TLB (STLB) as well as performing a hardware page walk on an STLB miss. Sample with: MEM_INST_RETIRED.STLB_MISS_LOADS. Related metrics: tma_bottleneck_memory_data_tlbs, tma_dtlb_store 100% 00tma_dtlb_store BvMT;MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_store_bound_group (7 * cpu_core@DTLB_STORE_MISSES.STLB_HIT\,cmask\=0x1@ + cpu_core@DTLB_STORE_MISSES.WALK_ACTIVE@) / tma_info_core_core_clks tma_dtlb_store > 0.05 & tma_store_bound > 0.2 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses This metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses. As with ordinary data caching; focus on improving data locality and reducing working-set size to reduce DTLB overhead. Additionally; consider using profile-guided optimization (PGO) to collocate frequently-used data on the same page. Try using larger page sizes for large amounts of frequently-used data. Sample with: MEM_INST_RETIRED.STLB_MISS_STORES. Related metrics: tma_bottleneck_memory_data_tlbs, tma_dtlb_load 100% 00tma_false_sharing BvMS;DataSharing;LockCont;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group 28 * tma_info_system_core_frequency * cpu_core@OCR.DEMAND_RFO.L3_HIT.SNOOP_HITM@ / tma_info_thread_clks tma_false_sharing > 0.05 & tma_store_bound > 0.2 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric roughly estimates how often CPU was handling synchronizations due to False Sharing This metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: OCR.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_bottleneck_memory_synchronization, tma_contested_accesses, tma_data_sharing, tma_machine_clears 100% 00tma_fb_full BvMB;MemoryBW;TopdownL4;tma_L4_group;tma_issueBW;tma_issueSL;tma_issueSmSt;tma_l1_bound_group cpu_core@L1D_PEND_MISS.FB_FULL@ / tma_info_thread_clks tma_fb_full > 0.3 This metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceed This metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceed. The higher the metric value; the deeper the memory hierarchy level the misses are satisfied from (metric values >1 are valid). Often it hints on approaching bandwidth limits (to L2 cache; L3 cache or external memory). Related metrics: tma_bottleneck_cache_memory_bandwidth, tma_info_system_dram_bw_use, tma_mem_bandwidth, tma_sq_full, tma_store_latency, tma_streaming_stores 100% 00tma_fetch_bandwidth FetchBW;Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group;tma_issueFB max(0, tma_frontend_bound - tma_fetch_latency) tma_fetch_bandwidth > 0.2 This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues. For example; inefficiencies at the instruction decoders; or restrictions for caching in the DSB (decoded uops cache) are categorized under Fetch Bandwidth. In such cases; the Frontend typically delivers suboptimal amount of uops to the Backend. Sample with: FRONTEND_RETIRED.LATENCY_GE_2_BUBBLES_GE_1, FRONTEND_RETIRED.LATENCY_GE_1, FRONTEND_RETIRED.LATENCY_GE_2. Related metrics: tma_dsb_switches, tma_info_botlnk_l2_dsb_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 100% TopdownL2 00tma_fetch_latency Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group topdown\-fetch\-lat / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) - cpu_core@INT_MISC.UOP_DROPPING@ / tma_info_thread_slots tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of slots the CPU was stalled due to Frontend latency issues This metric represents fraction of slots the CPU was stalled due to Frontend latency issues. For example; instruction-cache misses; iTLB misses or fetch stalls after a branch misprediction are categorized under Frontend Latency. In such cases; the Frontend eventually delivers no uops for some period. Sample with: FRONTEND_RETIRED.LATENCY_GE_16, FRONTEND_RETIRED.LATENCY_GE_8 100% TopdownL2 00tma_few_uops_instructions TopdownL3;tma_L3_group;tma_heavy_operations_group;tma_issueD0 max(0, tma_heavy_operations - tma_microcode_sequencer) tma_few_uops_instructions > 0.05 & tma_heavy_operations > 0.1 This metric represents fraction of slots where the CPU was retiring instructions that that are decoder into two or more uops This metric represents fraction of slots where the CPU was retiring instructions that that are decoder into two or more uops. This highly-correlates with the number of uops in such instructions. Related metrics: tma_decoder0_alone 100% 00tma_fp_arith HPC;TopdownL3;tma_L3_group;tma_light_operations_group tma_x87_use + tma_fp_scalar + tma_fp_vector tma_fp_arith > 0.2 & tma_light_operations > 0.6 This metric represents overall arithmetic floating-point (FP) operations fraction the CPU has executed (retired) This metric represents overall arithmetic floating-point (FP) operations fraction the CPU has executed (retired). Note this metric's value may exceed its parent due to use of "Uops" CountDomain and FMA double-counting 100% 00tma_fp_assists HPC;TopdownL5;tma_L5_group;tma_assists_group 30 * cpu_core@ASSISTS.FP@ / tma_info_thread_slots tma_fp_assists > 0.1 This metric roughly estimates fraction of slots the CPU retired uops as a result of handing Floating Point (FP) Assists This metric roughly estimates fraction of slots the CPU retired uops as a result of handing Floating Point (FP) Assists. FP Assist may apply when working with very small floating point values (so-called Denormals) 100% 00tma_fp_divider TopdownL4;tma_L4_group;tma_divider_group cpu_core@ARITH.FPDIV_ACTIVE@ / tma_info_thread_clks tma_fp_divider > 0.2 & tma_divider > 0.2 & tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of cycles where the Floating-Point Divider unit was active 100% 00tma_fp_scalar Compute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P cpu_core@FP_ARITH_INST_RETIRED.SCALAR@ / (tma_retiring * tma_info_thread_slots) tma_fp_scalar > 0.1 & tma_fp_arith > 0.2 & tma_light_operations > 0.6 This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired. May overcount due to FMA double counting. Related metrics: tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector Compute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P cpu_core@FP_ARITH_INST_RETIRED.VECTOR@ / (tma_retiring * tma_info_thread_slots) tma_fp_vector > 0.1 & tma_fp_arith > 0.2 & tma_light_operations > 0.6 This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector_128b, tma_fp_vector_256b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector_128b Compute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P (cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE@ + cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE@) / (tma_retiring * tma_info_thread_slots) tma_fp_vector_128b > 0.1 & tma_fp_vector > 0.1 & tma_fp_arith > 0.2 & tma_light_operations > 0.6 This metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectors This metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectors. May overcount due to FMA double counting prior to LNL. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_256b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector_256b Compute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P (cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE@ + cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE@) / (tma_retiring * tma_info_thread_slots) tma_fp_vector_256b > 0.1 & tma_fp_vector > 0.1 & tma_fp_arith > 0.2 & tma_light_operations > 0.6 This metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectors This metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectors. May overcount due to FMA double counting prior to LNL. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_6, tma_ports_utilized_2 100% 00tma_frontend_bound BvFB;BvIO;Default;PGO;TmaL1;TopdownL1;tma_L1_group topdown\-fe\-bound / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) - cpu_core@INT_MISC.UOP_DROPPING@ / tma_info_thread_slots tma_frontend_bound > 0.15 This category represents fraction of slots where the processor's Frontend undersupplies its Backend This category represents fraction of slots where the processor's Frontend undersupplies its Backend. Frontend denotes the first part of the processor core responsible to fetch operations that are executed later on by the Backend part. Within the Frontend; a branch predictor predicts the next address to fetch; cache-lines are fetched from the memory subsystem; parsed into instructions; and lastly decoded into micro-operations (uops). Ideally the Frontend can issue Pipeline_Width uops every cycle to the Backend. Frontend Bound denotes unutilized issue-slots when there is no Backend stall; i.e. bubbles where Frontend delivered no uops while Backend could have accepted them. For example; stalls due to instruction-cache misses would be categorized under Frontend Bound. Sample with: FRONTEND_RETIRED.LATENCY_GE_4 100% TopdownL1;Default TopdownL1 00tma_fused_instructions Branches;BvBO;Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group tma_light_operations * cpu_core@INST_RETIRED.MACRO_FUSED@ / (tma_retiring * tma_info_thread_slots) tma_fused_instructions > 0.1 & tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring fused instructions , where one uop can represent multiple contiguous instructions This metric represents fraction of slots where the CPU was retiring fused instructions , where one uop can represent multiple contiguous instructions. CMP+JCC or DEC+JCC are common examples of legacy fusions. {([MTL] Note new MOV+OP and Load+OP fusions appear under Other_Light_Ops in MTL!)} 100% 00tma_heavy_operations Retire;TmaL2;TopdownL2;tma_L2_group;tma_retiring_group topdown\-heavy\-ops / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) + 0 * slots tma_heavy_operations > 0.1 This metric represents fraction of slots where the CPU was retiring heavy-weight operations , instructions that require two or more uops or micro-coded sequences This metric represents fraction of slots where the CPU was retiring heavy-weight operations , instructions that require two or more uops or micro-coded sequences. This highly-correlates with the uop length of these instructions/sequences.([ICL+] Note this may overcount due to approximation using indirect events; [ADL+]). Sample with: UOPS_RETIRED.HEAVY 100% TopdownL2 00tma_icache_misses BigFootprint;BvBC;FetchLat;IcMiss;TopdownL3;tma_L3_group;tma_fetch_latency_group cpu_core@ICACHE_DATA.STALLS@ / tma_info_thread_clks tma_icache_misses > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of cycles the CPU was stalled due to instruction cache misses This metric represents fraction of cycles the CPU was stalled due to instruction cache misses. Sample with: FRONTEND_RETIRED.L2_MISS, FRONTEND_RETIRED.L1I_MISS 100% 00tma_info_bad_spec_branch_misprediction_cost Bad;BrMispredicts;tma_issueBM tma_bottleneck_mispredictions * tma_info_thread_slots / 6 / cpu_core@BR_MISP_RETIRED.ALL_BRANCHES@ / 100 Branch Misprediction Cost: Cycles representing fraction of TMA slots wasted per non-speculative branch misprediction (retired JEClear) Branch Misprediction Cost: Cycles representing fraction of TMA slots wasted per non-speculative branch misprediction (retired JEClear). Related metrics: tma_bottleneck_mispredictions, tma_branch_mispredicts, tma_mispredicts_resteers 00tma_info_bad_spec_ipmisp_cond_ntaken Bad;BrMispredicts cpu_core@INST_RETIRED.ANY@ / cpu_core@BR_MISP_RETIRED.COND_NTAKEN@ tma_info_bad_spec_ipmisp_cond_ntaken < 200 Instructions per retired Mispredicts for conditional non-taken branches (lower number means higher occurrence rate) 00tma_info_bad_spec_ipmisp_cond_taken Bad;BrMispredicts cpu_core@INST_RETIRED.ANY@ / cpu_core@BR_MISP_RETIRED.COND_TAKEN@ tma_info_bad_spec_ipmisp_cond_taken < 200 Instructions per retired Mispredicts for conditional taken branches (lower number means higher occurrence rate) 00tma_info_bad_spec_ipmisp_indirect Bad;BrMispredicts cpu_core@INST_RETIRED.ANY@ / cpu_core@BR_MISP_RETIRED.INDIRECT@ tma_info_bad_spec_ipmisp_indirect < 1000 Instructions per retired Mispredicts for indirect CALL or JMP branches (lower number means higher occurrence rate) 00tma_info_bad_spec_ipmisp_ret Bad;BrMispredicts cpu_core@INST_RETIRED.ANY@ / cpu_core@BR_MISP_RETIRED.RET@ tma_info_bad_spec_ipmisp_ret < 500 Instructions per retired Mispredicts for return branches (lower number means higher occurrence rate) 00tma_info_bad_spec_ipmispredict Bad;BadSpec;BrMispredicts cpu_core@INST_RETIRED.ANY@ / cpu_core@BR_MISP_RETIRED.ALL_BRANCHES@ tma_info_bad_spec_ipmispredict < 200 Number of Instructions per non-speculative Branch Misprediction (JEClear) (lower number means higher occurrence rate) 00tma_info_bad_spec_spec_clears_ratio BrMispredicts cpu_core@INT_MISC.CLEARS_COUNT@ / (cpu_core@BR_MISP_RETIRED.ALL_BRANCHES@ + cpu_core@MACHINE_CLEARS.COUNT@) Speculative to Retired ratio of all clears (covering Mispredicts and nukes) 00tma_info_botlnk_l0_core_bound_likely Cor;SMT (100 * (1 - tma_core_bound / tma_ports_utilization if tma_core_bound < tma_ports_utilization else 1) if tma_info_system_smt_2t_utilization > 0.5 else 0) tma_info_botlnk_l0_core_bound_likely > 0.5 Probability of Core Bound bottleneck hidden by SMT-profiling artifacts 00tma_info_botlnk_l2_dsb_bandwidth DSB;Fed;FetchBW;tma_issueFB 100 * (tma_frontend_bound * (tma_fetch_bandwidth / (tma_fetch_latency + tma_fetch_bandwidth)) * (tma_dsb / (tma_mite + tma_dsb + tma_lsd + tma_ms))) tma_info_botlnk_l2_dsb_bandwidth > 10 Total pipeline cost of DSB (uop cache) hits - subset of the Instruction_Fetch_BW Bottleneck Total pipeline cost of DSB (uop cache) hits - subset of the Instruction_Fetch_BW Bottleneck. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 00tma_info_botlnk_l2_dsb_misses DSBmiss;Fed;tma_issueFB 100 * (tma_fetch_latency * tma_dsb_switches / (tma_icache_misses + tma_itlb_misses + tma_branch_resteers + tma_ms_switches + tma_lcp + tma_dsb_switches) + tma_fetch_bandwidth * tma_mite / (tma_mite + tma_dsb + tma_lsd + tma_ms)) tma_info_botlnk_l2_dsb_misses > 10 Total pipeline cost of DSB (uop cache) misses - subset of the Instruction_Fetch_BW Bottleneck Total pipeline cost of DSB (uop cache) misses - subset of the Instruction_Fetch_BW Bottleneck. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_bandwidth, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 00tma_info_botlnk_l2_ic_misses Fed;FetchLat;IcMiss;tma_issueFL 100 * (tma_fetch_latency * tma_icache_misses / (tma_icache_misses + tma_itlb_misses + tma_branch_resteers + tma_ms_switches + tma_lcp + tma_dsb_switches)) tma_info_botlnk_l2_ic_misses > 5 Total pipeline cost of Instruction Cache misses - subset of the Big_Code Bottleneck 00tma_info_branches_callret Bad;Branches (cpu_core@BR_INST_RETIRED.NEAR_CALL@ + cpu_core@BR_INST_RETIRED.NEAR_RETURN@) / cpu_core@BR_INST_RETIRED.ALL_BRANCHES@ Fraction of branches that are CALL or RET 00tma_info_branches_cond_nt Bad;Branches;CodeGen;PGO cpu_core@BR_INST_RETIRED.COND_NTAKEN@ / cpu_core@BR_INST_RETIRED.ALL_BRANCHES@ Fraction of branches that are non-taken conditionals 00tma_info_branches_cond_tk Bad;Branches;CodeGen;PGO cpu_core@BR_INST_RETIRED.COND_TAKEN@ / cpu_core@BR_INST_RETIRED.ALL_BRANCHES@ Fraction of branches that are taken conditionals 00tma_info_branches_jump Bad;Branches (cpu_core@BR_INST_RETIRED.NEAR_TAKEN@ - cpu_core@BR_INST_RETIRED.COND_TAKEN@ - 2 * cpu_core@BR_INST_RETIRED.NEAR_CALL@) / cpu_core@BR_INST_RETIRED.ALL_BRANCHES@ Fraction of branches that are unconditional (direct or indirect) jumps 00tma_info_branches_other_branches Bad;Branches 1 - (tma_info_branches_cond_nt + tma_info_branches_cond_tk + tma_info_branches_callret + tma_info_branches_jump) Fraction of branches of other types (not individually covered by other metrics in Info.Branches group) 00tma_info_core_core_clks SMT (cpu_core@CPU_CLK_UNHALTED.DISTRIBUTED@ if #SMT_on else tma_info_thread_clks) Core actual clocks when any Logical Processor is active on the Physical Core 00tma_info_core_coreipc Ret;SMT;TmaL1;tma_L1_group cpu_core@INST_RETIRED.ANY@ / tma_info_core_core_clks Instructions Per Cycle across hyper-threads (per physical core) 00tma_info_core_epc Power cpu_core@UOPS_EXECUTED.THREAD@ / tma_info_thread_clks uops Executed per Cycle 00tma_info_core_flopc Flops;Ret (cpu_core@FP_ARITH_INST_RETIRED.SCALAR@ + 2 * cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE@ + 4 * cpu_core@FP_ARITH_INST_RETIRED.4_FLOPS@ + 8 * cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE@) / tma_info_core_core_clks Floating Point Operations Per Cycle 00tma_info_core_fp_arith_utilization Cor;Flops;HPC (cpu_core@FP_ARITH_DISPATCHED.PORT_0@ + cpu_core@FP_ARITH_DISPATCHED.PORT_1@ + cpu_core@FP_ARITH_DISPATCHED.PORT_5@) / (2 * tma_info_core_core_clks) Actual per-core usage of the Floating Point non-X87 execution units (regardless of precision or vector-width) Actual per-core usage of the Floating Point non-X87 execution units (regardless of precision or vector-width). Values > 1 are possible due to ([BDW+] Fused-Multiply Add (FMA) counting - common; [ADL+] use all of ADD/MUL/FMA in Scalar or 128/256-bit vectors - less common) 00tma_info_core_ilp Backend;Cor;Pipeline;PortsUtil cpu_core@UOPS_EXECUTED.THREAD@ / cpu_core@UOPS_EXECUTED.THREAD\,cmask\=0x1@ Instruction-Level-Parallelism (average number of uops executed when there is execution) per thread (logical-processor) 00tma_info_frontend_dsb_coverage DSB;Fed;FetchBW;tma_issueFB cpu_core@IDQ.DSB_UOPS@ / cpu_core@UOPS_ISSUED.ANY@ tma_info_frontend_dsb_coverage < 0.7 & tma_info_thread_ipc / 6 > 0.35 Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache) Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache). Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_inst_mix_iptb, tma_lcp 00tma_info_frontend_dsb_switch_cost DSBmiss cpu_core@DSB2MITE_SWITCHES.PENALTY_CYCLES@ / cpu_core@DSB2MITE_SWITCHES.PENALTY_CYCLES\,cmask\=0x1\,edge\=0x1@ Average number of cycles of a switch from the DSB fetch-unit to MITE fetch unit - see DSB_Switches tree node for details 00tma_info_frontend_fetch_upc Fed;FetchBW cpu_core@UOPS_ISSUED.ANY@ / cpu_core@UOPS_ISSUED.ANY\,cmask\=0x1@ Average number of Uops issued by front-end when it issued something 00tma_info_frontend_icache_miss_latency Fed;FetchLat;IcMiss cpu_core@ICACHE_DATA.STALLS@ / cpu_core@ICACHE_DATA.STALLS\,cmask\=0x1\,edge\=0x1@ Average Latency for L1 instruction cache misses 00tma_info_frontend_ipdsb_miss_ret DSBmiss;Fed cpu_core@INST_RETIRED.ANY@ / cpu_core@FRONTEND_RETIRED.ANY_DSB_MISS@ tma_info_frontend_ipdsb_miss_ret < 50 Instructions per non-speculative DSB miss (lower number means higher occurrence rate) 00tma_info_frontend_ipunknown_branch Fed tma_info_inst_mix_instructions / cpu_core@BACLEARS.ANY@ Instructions per speculative Unknown Branch Misprediction (BAClear) (lower number means higher occurrence rate) 00tma_info_frontend_l2mpki_code IcMiss 1e3 * cpu_core@FRONTEND_RETIRED.L2_MISS@ / cpu_core@INST_RETIRED.ANY@ L2 cache true code cacheline misses per kilo instruction 00tma_info_frontend_l2mpki_code_all IcMiss 1e3 * cpu_core@L2_RQSTS.CODE_RD_MISS@ / cpu_core@INST_RETIRED.ANY@ L2 cache speculative code cacheline misses per kilo instruction 00tma_info_frontend_lsd_coverage Fed;LSD cpu_core@LSD.UOPS@ / cpu_core@UOPS_ISSUED.ANY@ Fraction of Uops delivered by the LSD (Loop Stream Detector; aka Loop Cache) 00tma_info_frontend_tbpc Branches;FetchBW cpu_core@BR_INST_RETIRED.NEAR_TAKEN@ / tma_info_thread_clks Taken Branches retired Per Cycle 00tma_info_frontend_unknown_branch_cost Fed cpu_core@INT_MISC.UNKNOWN_BRANCH_CYCLES@ / cpu_core@INT_MISC.UNKNOWN_BRANCH_CYCLES\,cmask\=0x1\,edge\=0x1@ Average number of cycles the front-end was delayed due to an Unknown Branch detection Average number of cycles the front-end was delayed due to an Unknown Branch detection. See Unknown_Branches node 00tma_info_inst_mix_bptkbranch Branches;Fed;PGO cpu_core@BR_INST_RETIRED.ALL_BRANCHES@ / cpu_core@BR_INST_RETIRED.NEAR_TAKEN@ Branch instructions per taken branch 00tma_info_inst_mix_instructions Summary;TmaL1;tma_L1_group cpu_core@INST_RETIRED.ANY@ Total number of retired Instructions Total number of retired Instructions. Sample with: INST_RETIRED.PREC_DIST 00tma_info_inst_mix_iparith Flops;InsType cpu_core@INST_RETIRED.ANY@ / (cpu_core@FP_ARITH_INST_RETIRED.SCALAR@ + cpu_core@FP_ARITH_INST_RETIRED.VECTOR@) tma_info_inst_mix_iparith < 10 Instructions per FP Arithmetic instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic instruction (lower number means higher occurrence rate). Values < 1 are possible due to intentional FMA double counting. Approximated prior to BDW 00tma_info_inst_mix_iparith_avx128 Flops;FpVector;InsType cpu_core@INST_RETIRED.ANY@ / (cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE@ + cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE@) tma_info_inst_mix_iparith_avx128 < 10 Instructions per FP Arithmetic AVX/SSE 128-bit instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic AVX/SSE 128-bit instruction (lower number means higher occurrence rate). Values < 1 are possible due to intentional FMA double counting 00tma_info_inst_mix_iparith_avx256 Flops;FpVector;InsType cpu_core@INST_RETIRED.ANY@ / (cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE@ + cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE@) tma_info_inst_mix_iparith_avx256 < 10 Instructions per FP Arithmetic AVX* 256-bit instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic AVX* 256-bit instruction (lower number means higher occurrence rate). Values < 1 are possible due to intentional FMA double counting 00tma_info_inst_mix_iparith_scalar_dp Flops;FpScalar;InsType cpu_core@INST_RETIRED.ANY@ / cpu_core@FP_ARITH_INST_RETIRED.SCALAR_DOUBLE@ tma_info_inst_mix_iparith_scalar_dp < 10 Instructions per FP Arithmetic Scalar Double-Precision instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic Scalar Double-Precision instruction (lower number means higher occurrence rate). Values < 1 are possible due to intentional FMA double counting 00tma_info_inst_mix_iparith_scalar_sp Flops;FpScalar;InsType cpu_core@INST_RETIRED.ANY@ / cpu_core@FP_ARITH_INST_RETIRED.SCALAR_SINGLE@ tma_info_inst_mix_iparith_scalar_sp < 10 Instructions per FP Arithmetic Scalar Single-Precision instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic Scalar Single-Precision instruction (lower number means higher occurrence rate). Values < 1 are possible due to intentional FMA double counting 00tma_info_inst_mix_ipbranch Branches;Fed;InsType cpu_core@INST_RETIRED.ANY@ / cpu_core@BR_INST_RETIRED.ALL_BRANCHES@ tma_info_inst_mix_ipbranch < 8 Instructions per Branch (lower number means higher occurrence rate) 00tma_info_inst_mix_ipcall Branches;Fed;PGO cpu_core@INST_RETIRED.ANY@ / cpu_core@BR_INST_RETIRED.NEAR_CALL@ tma_info_inst_mix_ipcall < 200 Instructions per (near) call (lower number means higher occurrence rate) 00tma_info_inst_mix_ipflop Flops;InsType cpu_core@INST_RETIRED.ANY@ / (cpu_core@FP_ARITH_INST_RETIRED.SCALAR@ + 2 * cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE@ + 4 * cpu_core@FP_ARITH_INST_RETIRED.4_FLOPS@ + 8 * cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE@) tma_info_inst_mix_ipflop < 10 Instructions per Floating Point (FP) Operation (lower number means higher occurrence rate) 00tma_info_inst_mix_ipload InsType cpu_core@INST_RETIRED.ANY@ / cpu_core@MEM_INST_RETIRED.ALL_LOADS@ tma_info_inst_mix_ipload < 3 Instructions per Load (lower number means higher occurrence rate) 00tma_info_inst_mix_ippause Flops;FpVector;InsType tma_info_inst_mix_instructions / cpu_core@CPU_CLK_UNHALTED.PAUSE_INST@ Instructions per PAUSE (lower number means higher occurrence rate) 00tma_info_inst_mix_ipstore InsType cpu_core@INST_RETIRED.ANY@ / cpu_core@MEM_INST_RETIRED.ALL_STORES@ tma_info_inst_mix_ipstore < 8 Instructions per Store (lower number means higher occurrence rate) 00tma_info_inst_mix_ipswpf Prefetches cpu_core@INST_RETIRED.ANY@ / cpu_core@SW_PREFETCH_ACCESS.ANY@ tma_info_inst_mix_ipswpf < 100 Instructions per Software prefetch instruction (of any type: NTA/T0/T1/T2/Prefetch) (lower number means higher occurrence rate) 00tma_info_inst_mix_iptb Branches;Fed;FetchBW;Frontend;PGO;tma_issueFB cpu_core@INST_RETIRED.ANY@ / cpu_core@BR_INST_RETIRED.NEAR_TAKEN@ tma_info_inst_mix_iptb < 6 * 2 + 1 Instructions per taken branch Instructions per taken branch. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_lcp 00tma_info_memory_core_l1d_cache_fill_bw_2t Mem;MemoryBW tma_info_memory_l1d_cache_fill_bw Average per-core data fill bandwidth to the L1 data cache [GB / sec] 00tma_info_memory_core_l2_cache_fill_bw_2t Mem;MemoryBW tma_info_memory_l2_cache_fill_bw Average per-core data fill bandwidth to the L2 cache [GB / sec] 00tma_info_memory_core_l3_cache_access_bw_2t Mem;MemoryBW;Offcore tma_info_memory_l3_cache_access_bw Average per-core data access bandwidth to the L3 cache [GB / sec] 00tma_info_memory_core_l3_cache_fill_bw_2t Mem;MemoryBW tma_info_memory_l3_cache_fill_bw Average per-core data fill bandwidth to the L3 cache [GB / sec] 00tma_info_memory_fb_hpki CacheHits;Mem 1e3 * cpu_core@MEM_LOAD_RETIRED.FB_HIT@ / cpu_core@INST_RETIRED.ANY@ Fill Buffer (FB) hits per kilo instructions for retired demand loads (L1D misses that merge into ongoing miss-handling entries) 00tma_info_memory_l1d_cache_fill_bw Mem;MemoryBW 64 * cpu_core@L1D.REPLACEMENT@ / 1e9 / tma_info_system_time Average per-thread data fill bandwidth to the L1 data cache [GB / sec] 00tma_info_memory_l1mpki CacheHits;Mem 1e3 * cpu_core@MEM_LOAD_RETIRED.L1_MISS@ / cpu_core@INST_RETIRED.ANY@ L1 cache true misses per kilo instruction for retired demand loads 00tma_info_memory_l1mpki_load CacheHits;Mem 1e3 * cpu_core@L2_RQSTS.ALL_DEMAND_DATA_RD@ / cpu_core@INST_RETIRED.ANY@ L1 cache true misses per kilo instruction for all demand loads (including speculative) 00tma_info_memory_l2_cache_fill_bw Mem;MemoryBW 64 * cpu_core@L2_LINES_IN.ALL@ / 1e9 / tma_info_system_time Average per-thread data fill bandwidth to the L2 cache [GB / sec] 00tma_info_memory_l2hpki_all CacheHits;Mem 1e3 * (cpu_core@L2_RQSTS.REFERENCES@ - cpu_core@L2_RQSTS.MISS@) / cpu_core@INST_RETIRED.ANY@ L2 cache hits per kilo instruction for all request types (including speculative) 00tma_info_memory_l2hpki_load CacheHits;Mem 1e3 * cpu_core@L2_RQSTS.DEMAND_DATA_RD_HIT@ / cpu_core@INST_RETIRED.ANY@ L2 cache hits per kilo instruction for all demand loads (including speculative) 00tma_info_memory_l2mpki Backend;CacheHits;Mem 1e3 * cpu_core@MEM_LOAD_RETIRED.L2_MISS@ / cpu_core@INST_RETIRED.ANY@ L2 cache true misses per kilo instruction for retired demand loads 00tma_info_memory_l2mpki_all CacheHits;Mem;Offcore 1e3 * cpu_core@L2_RQSTS.MISS@ / cpu_core@INST_RETIRED.ANY@ L2 cache ([RKL+] true) misses per kilo instruction for all request types (including speculative) 00tma_info_memory_l2mpki_load CacheHits;Mem 1e3 * cpu_core@L2_RQSTS.DEMAND_DATA_RD_MISS@ / cpu_core@INST_RETIRED.ANY@ L2 cache ([RKL+] true) misses per kilo instruction for all demand loads (including speculative) 00tma_info_memory_l2mpki_rfo CacheMisses;Offcore 1e3 * cpu_core@L2_RQSTS.RFO_MISS@ / cpu_core@INST_RETIRED.ANY@ Offcore requests (L2 cache miss) per kilo instruction for demand RFOs 00tma_info_memory_l3_cache_access_bw Mem;MemoryBW;Offcore 64 * cpu_core@OFFCORE_REQUESTS.ALL_REQUESTS@ / 1e9 / tma_info_system_time Average per-thread data access bandwidth to the L3 cache [GB / sec] 00tma_info_memory_l3_cache_fill_bw Mem;MemoryBW 64 * cpu_core@LONGEST_LAT_CACHE.MISS@ / 1e9 / tma_info_system_time Average per-thread data fill bandwidth to the L3 cache [GB / sec] 00tma_info_memory_l3mpki Mem 1e3 * cpu_core@MEM_LOAD_RETIRED.L3_MISS@ / cpu_core@INST_RETIRED.ANY@ L3 cache true misses per kilo instruction for retired demand loads 00tma_info_memory_latency_data_l2_mlp Memory_BW;Offcore cpu_core@OFFCORE_REQUESTS_OUTSTANDING.DATA_RD@ / cpu_core@OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DATA_RD@ Average Parallel L2 cache miss data reads 00tma_info_memory_latency_load_l2_miss_latency LockCont;Memory_Lat;Offcore cpu_core@OFFCORE_REQUESTS_OUTSTANDING.DEMAND_DATA_RD@ / cpu_core@OFFCORE_REQUESTS.DEMAND_DATA_RD@ Average Latency for L2 cache miss demand Loads 00tma_info_memory_latency_load_l2_mlp Memory_BW;Offcore cpu_core@OFFCORE_REQUESTS_OUTSTANDING.DEMAND_DATA_RD@ / cpu_core@OFFCORE_REQUESTS_OUTSTANDING.DEMAND_DATA_RD\,cmask\=0x1@ Average Parallel L2 cache miss demand Loads 00tma_info_memory_latency_load_l3_miss_latency Memory_Lat;Offcore cpu_core@OFFCORE_REQUESTS_OUTSTANDING.L3_MISS_DEMAND_DATA_RD@ / cpu_core@OFFCORE_REQUESTS.L3_MISS_DEMAND_DATA_RD@ Average Latency for L3 cache miss demand Loads 00tma_info_memory_load_miss_real_latency Mem;MemoryBound;MemoryLat cpu_core@L1D_PEND_MISS.PENDING@ / cpu_core@MEM_LOAD_COMPLETED.L1_MISS_ANY@ Actual Average Latency for L1 data-cache miss demand load operations (in core cycles) 00tma_info_memory_mix_bus_lock_pki Mem 1e3 * cpu_core@SQ_MISC.BUS_LOCK@ / cpu_core@INST_RETIRED.ANY@ "Bus lock" per kilo instruction 00tma_info_memory_mix_uc_load_pki Mem 1e3 * cpu_core@MEM_LOAD_MISC_RETIRED.UC@ / cpu_core@INST_RETIRED.ANY@ Un-cacheable retired load per kilo instruction 00tma_info_memory_mlp Mem;MemoryBW;MemoryBound cpu_core@L1D_PEND_MISS.PENDING@ / cpu_core@L1D_PEND_MISS.PENDING_CYCLES@ Memory-Level-Parallelism (average number of L1 miss demand load when there is at least one such miss Memory-Level-Parallelism (average number of L1 miss demand load when there is at least one such miss. Per-Logical Processor) 00tma_info_memory_prefetches_useless_hwpf Prefetches cpu_core@L2_LINES_OUT.USELESS_HWPF@ / (cpu_core@L2_LINES_OUT.SILENT@ + cpu_core@L2_LINES_OUT.NON_SILENT@) tma_info_memory_prefetches_useless_hwpf > 0.15 Rate of L2 HW prefetched lines that were not used by demand accesses 00tma_info_memory_tlb_code_stlb_mpki Fed;MemoryTLB 1e3 * cpu_core@ITLB_MISSES.WALK_COMPLETED@ / cpu_core@INST_RETIRED.ANY@ STLB (2nd level TLB) code speculative misses per kilo instruction (misses of any page-size that complete the page walk) 00tma_info_memory_tlb_load_stlb_mpki Mem;MemoryTLB 1e3 * cpu_core@DTLB_LOAD_MISSES.WALK_COMPLETED@ / cpu_core@INST_RETIRED.ANY@ STLB (2nd level TLB) data load speculative misses per kilo instruction (misses of any page-size that complete the page walk) 00tma_info_memory_tlb_page_walks_utilization Mem;MemoryTLB (cpu_core@ITLB_MISSES.WALK_PENDING@ + cpu_core@DTLB_LOAD_MISSES.WALK_PENDING@ + cpu_core@DTLB_STORE_MISSES.WALK_PENDING@) / (4 * tma_info_core_core_clks) tma_info_memory_tlb_page_walks_utilization > 0.5 Utilization of the core's Page Walker(s) serving STLB misses triggered by instruction/Load/Store accesses 00tma_info_memory_tlb_store_stlb_mpki Mem;MemoryTLB 1e3 * cpu_core@DTLB_STORE_MISSES.WALK_COMPLETED@ / cpu_core@INST_RETIRED.ANY@ STLB (2nd level TLB) data store speculative misses per kilo instruction (misses of any page-size that complete the page walk) 00tma_info_pipeline_execute Cor;Pipeline;PortsUtil;SMT cpu_core@UOPS_EXECUTED.THREAD@ / (cpu_core@UOPS_EXECUTED.CORE_CYCLES_GE_1@ / 2 if #SMT_on else cpu_core@UOPS_EXECUTED.THREAD\,cmask\=0x1@) 00tma_info_pipeline_fetch_dsb Fed;FetchBW cpu_core@IDQ.DSB_UOPS@ / cpu_core@IDQ.DSB_CYCLES_ANY@ Average number of uops fetched from DSB per cycle 00tma_info_pipeline_fetch_lsd Fed;FetchBW cpu_core@LSD.UOPS@ / cpu_core@LSD.CYCLES_ACTIVE@ Average number of uops fetched from LSD per cycle 00tma_info_pipeline_fetch_mite Fed;FetchBW cpu_core@IDQ.MITE_UOPS@ / cpu_core@IDQ.MITE_CYCLES_ANY@ Average number of uops fetched from MITE per cycle 00tma_info_pipeline_ipassist MicroSeq;Pipeline;Ret;Retire cpu_core@INST_RETIRED.ANY@ / cpu_core@ASSISTS.ANY@ tma_info_pipeline_ipassist < 100000 Instructions per a microcode Assist invocation Instructions per a microcode Assist invocation. See Assists tree node for details (lower number means higher occurrence rate) 00tma_info_pipeline_retire Pipeline;Ret tma_retiring * tma_info_thread_slots / cpu_core@UOPS_RETIRED.SLOTS\,cmask\=0x1@ Average number of Uops retired in cycles where at least one uop has retired 00tma_info_pipeline_strings_cycles MicroSeq;Pipeline;Ret cpu_core@INST_RETIRED.REP_ITERATION@ / cpu_core@UOPS_RETIRED.SLOTS\,cmask\=0x1@ tma_info_pipeline_strings_cycles > 0.1 Estimated fraction of retirement-cycles dealing with repeat instructions 00tma_info_system_c0_wait C0Wait cpu_core@CPU_CLK_UNHALTED.C0_WAIT@ / tma_info_thread_clks tma_info_system_c0_wait > 0.05 Fraction of cycles the processor is waiting yet unhalted; covering legacy PAUSE instruction, as well as C0.1 / C0.2 power-performance optimized states 00tma_info_system_core_frequency Power;Summary tma_info_system_turbo_utilization * TSC / 1e9 / tma_info_system_time Measured Average Core Frequency for unhalted processors [GHz] 00tma_info_system_cpu_utilization HPC;Summary tma_info_system_cpus_utilized / #num_cpus_online Average CPU Utilization (percentage) 00tma_info_system_cpus_utilized Summary cpu_core@CPU_CLK_UNHALTED.REF_TSC@ / TSC Average number of utilized CPUs 00tma_info_system_dram_bw_use HPC;MemOffcore;MemoryBW;SoC;tma_issueBW 64 * (UNC_ARB_TRK_REQUESTS.ALL + UNC_ARB_COH_TRK_REQUESTS.ALL) / 1e6 / tma_info_system_time / 1e3 Average external Memory Bandwidth Use for reads and writes [GB / sec] Average external Memory Bandwidth Use for reads and writes [GB / sec]. Related metrics: tma_bottleneck_cache_memory_bandwidth, tma_fb_full, tma_mem_bandwidth, tma_sq_full 00tma_info_system_gflops Cor;Flops;HPC (cpu_core@FP_ARITH_INST_RETIRED.SCALAR@ + 2 * cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE@ + 4 * cpu_core@FP_ARITH_INST_RETIRED.4_FLOPS@ + 8 * cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE@) / 1e9 / tma_info_system_time Giga Floating Point Operations Per Second Giga Floating Point Operations Per Second. Aggregate across all supported options of: FP precisions, scalar and vector instructions, vector-width 00tma_info_system_ipfarbranch Branches;OS cpu_core@INST_RETIRED.ANY@ / BR_INST_RETIRED.FAR_BRANCH:u tma_info_system_ipfarbranch < 1000000 Instructions per Far Branch ( Far Branches apply upon transition from application to operating system, handling interrupts, exceptions) [lower number means higher occurrence rate] 00tma_info_system_kernel_cpi OS CPU_CLK_UNHALTED.THREAD_P:k / INST_RETIRED.ANY_P:k Cycles Per Instruction for the Operating System (OS) Kernel mode 1per_instr 00tma_info_system_kernel_utilization OS CPU_CLK_UNHALTED.THREAD_P:k / cpu_core@CPU_CLK_UNHALTED.THREAD@ tma_info_system_kernel_utilization > 0.05 Fraction of cycles spent in the Operating System (OS) Kernel mode 00tma_info_system_mem_parallel_reads Mem;MemoryBW;SoC UNC_ARB_DAT_OCCUPANCY.RD / UNC_ARB_DAT_OCCUPANCY.RD@cmask\=1@ Average number of parallel data read requests to external memory Average number of parallel data read requests to external memory. Accounts for demand loads and L1/L2 prefetches 00tma_info_system_mem_read_latency Mem;MemoryLat;SoC (UNC_ARB_TRK_OCCUPANCY.RD + UNC_ARB_DAT_OCCUPANCY.RD) / UNC_ARB_TRK_REQUESTS.RD Average latency of data read request to external memory (in nanoseconds) Average latency of data read request to external memory (in nanoseconds). Accounts for demand loads and L1/L2 prefetches. ([RKL+]memory-controller only) 01tma_info_system_mux Summary cpu_core@CPU_CLK_UNHALTED.THREAD_P@ / cpu_core@CPU_CLK_UNHALTED.THREAD@ tma_info_system_mux > 1.1 | tma_info_system_mux < 0.9 PerfMon Event Multiplexing accuracy indicator 00tma_info_system_power Power;SoC power@energy\-pkg@ * 61 / (tma_info_system_time * 1e6) Total package Power in Watts 00tma_info_system_smt_2t_utilization SMT (1 - cpu_core@CPU_CLK_UNHALTED.ONE_THREAD_ACTIVE@ / cpu_core@CPU_CLK_UNHALTED.REF_DISTRIBUTED@ if #SMT_on else 0) Fraction of cycles where both hardware Logical Processors were active 00tma_info_system_socket_clks SoC UNC_CLOCK.SOCKET Socket actual clocks when any core is active on that socket 00tma_info_system_time Summary duration_time tma_info_system_time < 1 Run duration time in seconds 00tma_info_system_turbo_utilization Power tma_info_thread_clks / cpu_core@CPU_CLK_UNHALTED.REF_TSC@ Average Frequency Utilization relative nominal frequency 00tma_info_thread_clks Pipeline cpu_core@CPU_CLK_UNHALTED.THREAD@ Per-Logical Processor actual clocks when the Logical Processor is active 00tma_info_thread_cpi Mem;Pipeline 1 / tma_info_thread_ipc Cycles Per Instruction (per Logical Processor) 1per_instr 00tma_info_thread_execute_per_issue Cor;Pipeline cpu_core@UOPS_EXECUTED.THREAD@ / cpu_core@UOPS_ISSUED.ANY@ The ratio of Executed- by Issued-Uops The ratio of Executed- by Issued-Uops. Ratio > 1 suggests high rate of uop micro-fusions. Ratio < 1 suggest high rate of "execute" at rename stage 00tma_info_thread_ipc Ret;Summary cpu_core@INST_RETIRED.ANY@ / tma_info_thread_clks Instructions Per Cycle (per Logical Processor) 00tma_info_thread_slots TmaL1;tma_L1_group slots Total issue-pipeline slots (per-Physical Core till ICL; per-Logical Processor ICL onward) 00tma_info_thread_slots_utilization SMT;TmaL1;tma_L1_group (tma_info_thread_slots / (slots / 2) if #SMT_on else 1) Fraction of Physical Core issue-slots utilized by this Logical Processor 00tma_info_thread_uoppi Pipeline;Ret;Retire tma_retiring * tma_info_thread_slots / cpu_core@INST_RETIRED.ANY@ tma_info_thread_uoppi > 1.05 Uops Per Instruction 00tma_info_thread_uptb Branches;Fed;FetchBW tma_retiring * tma_info_thread_slots / cpu_core@BR_INST_RETIRED.NEAR_TAKEN@ tma_info_thread_uptb < 6 * 1.5 Uops per taken branch 00tma_int_divider TopdownL4;tma_L4_group;tma_divider_group tma_divider - tma_fp_divider tma_int_divider > 0.2 & tma_divider > 0.2 & tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of cycles where the Integer Divider unit was active 100% 00tma_int_operations Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group tma_int_vector_128b + tma_int_vector_256b tma_int_operations > 0.1 & tma_light_operations > 0.6 This metric represents overall Integer (Int) select operations fraction the CPU has executed (retired) This metric represents overall Integer (Int) select operations fraction the CPU has executed (retired). Vector/Matrix Int operations and shuffles are counted. Note this metric's value may exceed its parent due to use of "Uops" CountDomain 100% 00tma_int_vector_128b Compute;IntVector;Pipeline;TopdownL4;tma_L4_group;tma_int_operations_group;tma_issue2P (cpu_core@INT_VEC_RETIRED.ADD_128@ + cpu_core@INT_VEC_RETIRED.VNNI_128@) / (tma_retiring * tma_info_thread_slots) tma_int_vector_128b > 0.1 & tma_int_operations > 0.1 & tma_light_operations > 0.6 This metric represents 128-bit vector Integer ADD/SUB/SAD or VNNI (Vector Neural Network Instructions) uops fraction the CPU has retired This metric represents 128-bit vector Integer ADD/SUB/SAD or VNNI (Vector Neural Network Instructions) uops fraction the CPU has retired. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_6, tma_ports_utilized_2 100% 00tma_int_vector_256b Compute;IntVector;Pipeline;TopdownL4;tma_L4_group;tma_int_operations_group;tma_issue2P (cpu_core@INT_VEC_RETIRED.ADD_256@ + cpu_core@INT_VEC_RETIRED.MUL_256@ + cpu_core@INT_VEC_RETIRED.VNNI_256@) / (tma_retiring * tma_info_thread_slots) tma_int_vector_256b > 0.1 & tma_int_operations > 0.1 & tma_light_operations > 0.6 This metric represents 256-bit vector Integer ADD/SUB/SAD/MUL or VNNI (Vector Neural Network Instructions) uops fraction the CPU has retired This metric represents 256-bit vector Integer ADD/SUB/SAD/MUL or VNNI (Vector Neural Network Instructions) uops fraction the CPU has retired. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_int_vector_128b, tma_port_0, tma_port_1, tma_port_6, tma_ports_utilized_2 100% 00tma_itlb_misses BigFootprint;BvBC;FetchLat;MemoryTLB;TopdownL3;tma_L3_group;tma_fetch_latency_group cpu_core@ICACHE_TAG.STALLS@ / tma_info_thread_clks tma_itlb_misses > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses. Sample with: FRONTEND_RETIRED.STLB_MISS, FRONTEND_RETIRED.ITLB_MISS 100% 00tma_l1_bound CacheHits;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_issueL1;tma_issueMC;tma_memory_bound_group max((cpu_core@EXE_ACTIVITY.BOUND_ON_LOADS@ - cpu_core@MEMORY_ACTIVITY.STALLS_L1D_MISS@) / tma_info_thread_clks, 0) tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates how often the CPU was stalled without loads missing the L1 Data (L1D) cache This metric estimates how often the CPU was stalled without loads missing the L1 Data (L1D) cache. The L1D cache typically has the shortest latency. However; in certain cases like loads blocked on older stores; a load might suffer due to high latency even though it is being satisfied by the L1D. Another example is loads who miss in the TLB. These cases are characterized by execution unit stalls; while some non-completed demand load lives in the machine without having that demand load missing the L1 cache. Sample with: MEM_LOAD_RETIRED.L1_HIT. Related metrics: tma_clears_resteers, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches, tma_ports_utilized_1 100% 00tma_l1_latency_dependency BvML;MemoryLat;TopdownL4;tma_L4_group;tma_l1_bound_group min(2 * (cpu_core@MEM_INST_RETIRED.ALL_LOADS@ - cpu_core@MEM_LOAD_RETIRED.FB_HIT@ - cpu_core@MEM_LOAD_RETIRED.L1_MISS@) * 20 / 100, max(cpu_core@CYCLE_ACTIVITY.CYCLES_MEM_ANY@ - cpu_core@MEMORY_ACTIVITY.CYCLES_L1D_MISS@, 0)) / tma_info_thread_clks tma_l1_latency_dependency > 0.1 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric([SKL+] roughly; [LNL]) estimates fraction of cycles with demand load accesses that hit the L1D cache This metric([SKL+] roughly; [LNL]) estimates fraction of cycles with demand load accesses that hit the L1D cache. The short latency of the L1D cache may be exposed in pointer-chasing memory access patterns as an example. Sample with: MEM_LOAD_RETIRED.L1_HIT 100% 00tma_l2_bound BvML;CacheHits;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (cpu_core@MEMORY_ACTIVITY.STALLS_L1D_MISS@ - cpu_core@MEMORY_ACTIVITY.STALLS_L2_MISS@) / tma_info_thread_clks tma_l2_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates how often the CPU was stalled due to L2 cache accesses by loads This metric estimates how often the CPU was stalled due to L2 cache accesses by loads. Avoiding cache misses (i.e. L1 misses/L2 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L2_HIT 100% 00tma_l2_hit_latency MemoryLat;TopdownL4;tma_L4_group;tma_l2_bound_group 3 * tma_info_system_core_frequency * cpu_core@MEM_LOAD_RETIRED.L2_HIT@ * (1 + cpu_core@MEM_LOAD_RETIRED.FB_HIT@ / cpu_core@MEM_LOAD_RETIRED.L1_MISS@ / 2) / tma_info_thread_clks tma_l2_hit_latency > 0.05 & tma_l2_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric represents fraction of cycles with demand load accesses that hit the L2 cache under unloaded scenarios (possibly L2 latency limited) This metric represents fraction of cycles with demand load accesses that hit the L2 cache under unloaded scenarios (possibly L2 latency limited). Avoiding L1 cache misses (i.e. L1 misses/L2 hits) will improve the latency. Sample with: MEM_LOAD_RETIRED.L2_HIT 100% 00tma_l3_bound CacheHits;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (cpu_core@MEMORY_ACTIVITY.STALLS_L2_MISS@ - cpu_core@MEMORY_ACTIVITY.STALLS_L3_MISS@) / tma_info_thread_clks tma_l3_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core. Avoiding cache misses (i.e. L2 misses/L3 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_HIT 100% 00tma_l3_hit_latency BvML;MemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group (12 * tma_info_system_core_frequency - 3 * tma_info_system_core_frequency) * (cpu_core@MEM_LOAD_RETIRED.L3_HIT@ * (1 + cpu_core@MEM_LOAD_RETIRED.FB_HIT@ / cpu_core@MEM_LOAD_RETIRED.L1_MISS@ / 2)) / tma_info_thread_clks tma_l3_hit_latency > 0.1 & tma_l3_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited) This metric estimates fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited). Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance. Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_RETIRED.L3_HIT. Related metrics: tma_bottleneck_cache_memory_latency, tma_branch_resteers, tma_mem_latency, tma_store_latency 100% 00tma_lcp FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFB cpu_core@DECODE.LCP@ / tma_info_thread_clks tma_lcp > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs) This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs). Using proper compiler flags or Intel Compiler by default will certainly avoid this. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb 100% 00tma_light_operations Retire;TmaL2;TopdownL2;tma_L2_group;tma_retiring_group max(0, tma_retiring - tma_heavy_operations) tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring light-weight operations , instructions that require no more than one uop (micro-operation) This metric represents fraction of slots where the CPU was retiring light-weight operations , instructions that require no more than one uop (micro-operation). This correlates with total number of instructions used by the program. A uops-per-instruction (see UopPI metric) ratio of 1 or less should be expected for decently optimized code running on Intel Core/Xeon products. While this often indicates efficient X86 instructions were executed; high value does not necessarily mean better performance cannot be achieved. ([ICL+] Note this may undercount due to approximation using indirect events; [ADL+] .). Sample with: INST_RETIRED.PREC_DIST 100% TopdownL2 00tma_load_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group cpu_core@UOPS_DISPATCHED.PORT_2_3_10@ / (3 * tma_info_core_core_clks) tma_load_op_utilization > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations. Sample with: UOPS_DISPATCHED.PORT_2_3_10 100% 00tma_load_stlb_hit MemoryTLB;TopdownL5;tma_L5_group;tma_dtlb_load_group tma_dtlb_load - tma_load_stlb_miss tma_load_stlb_hit > 0.05 & tma_dtlb_load > 0.1 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric roughly estimates the fraction of cycles where the (first level) DTLB was missed by load accesses, that later on hit in second-level TLB (STLB) 100% 00tma_load_stlb_miss MemoryTLB;TopdownL5;tma_L5_group;tma_dtlb_load_group cpu_core@DTLB_LOAD_MISSES.WALK_ACTIVE@ / tma_info_thread_clks tma_load_stlb_miss > 0.05 & tma_dtlb_load > 0.1 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates the fraction of cycles where the Second-level TLB (STLB) was missed by load accesses, performing a hardware page walk 100% 00tma_load_stlb_miss_1g MemoryTLB;TopdownL6;tma_L6_group;tma_load_stlb_miss_group tma_load_stlb_miss * cpu_core@DTLB_LOAD_MISSES.WALK_COMPLETED_1G@ / (cpu_core@DTLB_LOAD_MISSES.WALK_COMPLETED_4K@ + cpu_core@DTLB_LOAD_MISSES.WALK_COMPLETED_2M_4M@ + cpu_core@DTLB_LOAD_MISSES.WALK_COMPLETED_1G@) tma_load_stlb_miss_1g > 0.05 & tma_load_stlb_miss > 0.05 & tma_dtlb_load > 0.1 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates the fraction of cycles to walk the memory paging structures to cache translation of 1 GB pages for data load accesses 100% 00tma_load_stlb_miss_2m MemoryTLB;TopdownL6;tma_L6_group;tma_load_stlb_miss_group tma_load_stlb_miss * cpu_core@DTLB_LOAD_MISSES.WALK_COMPLETED_2M_4M@ / (cpu_core@DTLB_LOAD_MISSES.WALK_COMPLETED_4K@ + cpu_core@DTLB_LOAD_MISSES.WALK_COMPLETED_2M_4M@ + cpu_core@DTLB_LOAD_MISSES.WALK_COMPLETED_1G@) tma_load_stlb_miss_2m > 0.05 & tma_load_stlb_miss > 0.05 & tma_dtlb_load > 0.1 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates the fraction of cycles to walk the memory paging structures to cache translation of 2 or 4 MB pages for data load accesses 100% 00tma_load_stlb_miss_4k MemoryTLB;TopdownL6;tma_L6_group;tma_load_stlb_miss_group tma_load_stlb_miss * cpu_core@DTLB_LOAD_MISSES.WALK_COMPLETED_4K@ / (cpu_core@DTLB_LOAD_MISSES.WALK_COMPLETED_4K@ + cpu_core@DTLB_LOAD_MISSES.WALK_COMPLETED_2M_4M@ + cpu_core@DTLB_LOAD_MISSES.WALK_COMPLETED_1G@) tma_load_stlb_miss_4k > 0.05 & tma_load_stlb_miss > 0.05 & tma_dtlb_load > 0.1 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates the fraction of cycles to walk the memory paging structures to cache translation of 4 KB pages for data load accesses 100% 00tma_lock_latency LockCont;Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_l1_bound_group (16 * max(0, cpu_core@MEM_INST_RETIRED.LOCK_LOADS@ - cpu_core@L2_RQSTS.ALL_RFO@) + cpu_core@MEM_INST_RETIRED.LOCK_LOADS@ / cpu_core@MEM_INST_RETIRED.ALL_STORES@ * (10 * cpu_core@L2_RQSTS.RFO_HIT@ + min(cpu_core@CPU_CLK_UNHALTED.THREAD@, cpu_core@OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO@))) / tma_info_thread_clks tma_lock_latency > 0.2 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric represents fraction of cycles the CPU spent handling cache misses due to lock operations This metric represents fraction of cycles the CPU spent handling cache misses due to lock operations. Due to the microarchitecture handling of locks; they are classified as L1_Bound regardless of what memory source satisfied them. Sample with: MEM_INST_RETIRED.LOCK_LOADS. Related metrics: tma_store_latency 100% 00tma_lsd FetchBW;LSD;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group (cpu_core@LSD.CYCLES_ACTIVE@ - cpu_core@LSD.CYCLES_OK@) / tma_info_core_core_clks / 2 tma_lsd > 0.15 & tma_fetch_bandwidth > 0.2 This metric represents Core fraction of cycles in which CPU was likely limited due to LSD (Loop Stream Detector) unit This metric represents Core fraction of cycles in which CPU was likely limited due to LSD (Loop Stream Detector) unit. LSD typically does well sustaining Uop supply. However; in some rare cases; optimal uop-delivery could not be reached for small loops whose size (in terms of number of uops) does not suit well the LSD structure 100% 00tma_machine_clears BadSpec;BvMS;MachineClears;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueMC;tma_issueSyncxn max(0, tma_bad_speculation - tma_branch_mispredicts) tma_machine_clears > 0.1 & tma_bad_speculation > 0.15 This metric represents fraction of slots the CPU has wasted due to Machine Clears This metric represents fraction of slots the CPU has wasted due to Machine Clears. These slots are either wasted by uops fetched prior to the clear; or stalls the out-of-order portion of the machine needs to recover its state after the clear. For example; this can happen due to memory ordering Nukes (e.g. Memory Disambiguation) or Self-Modifying-Code (SMC) nukes. Sample with: MACHINE_CLEARS.COUNT. Related metrics: tma_bottleneck_memory_synchronization, tma_clears_resteers, tma_contested_accesses, tma_data_sharing, tma_false_sharing, tma_l1_bound, tma_microcode_sequencer, tma_ms_switches 100% TopdownL2 00tma_mem_bandwidth BvMB;MemoryBW;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueBW min(cpu_core@CPU_CLK_UNHALTED.THREAD@, cpu_core@OFFCORE_REQUESTS_OUTSTANDING.ALL_DATA_RD\,cmask\=0x4@) / tma_info_thread_clks tma_mem_bandwidth > 0.2 & tma_dram_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory - DRAM ([SPR-HBM] and/or HBM) This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory - DRAM ([SPR-HBM] and/or HBM). The underlying heuristic assumes that a similar off-core traffic is generated by all IA cores. This metric does not aggregate non-data-read requests by this logical processor; requests from other IA Logical Processors/Physical Cores/sockets; or other non-IA devices like GPU; hence the maximum external memory bandwidth limits may or may not be approached when this metric is flagged (see Uncore counters for that). Related metrics: tma_bottleneck_cache_memory_bandwidth, tma_fb_full, tma_info_system_dram_bw_use, tma_sq_full 100% 00tma_mem_latency BvML;MemoryLat;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueLat min(cpu_core@CPU_CLK_UNHALTED.THREAD@, cpu_core@OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DATA_RD@) / tma_info_thread_clks - tma_mem_bandwidth tma_mem_latency > 0.1 & tma_dram_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles where the performance was likely hurt due to latency from external memory - DRAM ([SPR-HBM] and/or HBM) This metric estimates fraction of cycles where the performance was likely hurt due to latency from external memory - DRAM ([SPR-HBM] and/or HBM). This metric does not aggregate requests from other Logical Processors/Physical Cores/sockets (see Uncore counters for that). Related metrics: tma_bottleneck_cache_memory_latency, tma_l3_hit_latency 100% 00tma_memory_bound Backend;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_group topdown\-mem\-bound / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) + 0 * slots tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck. Memory Bound estimates fraction of slots where pipeline is likely stalled due to demand load or store instructions. This accounts mainly for (1) non-completed in-flight memory demand loads which coincides with execution units starvation; in addition to (2) cases where stores could impose backpressure on the pipeline when many of them get buffered at the same time (less common out of the two) 100% TopdownL2 00tma_memory_fence TopdownL4;tma_L4_group;tma_serializing_operation_group 13 * cpu_core@MISC2_RETIRED.LFENCE@ / tma_info_thread_clks tma_memory_fence > 0.05 & tma_serializing_operation > 0.1 & tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of cycles the CPU was stalled due to LFENCE Instructions 100% 02tma_memory_operations Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group tma_light_operations * cpu_core@MEM_UOP_RETIRED.ANY@ / (tma_retiring * tma_info_thread_slots) tma_memory_operations > 0.1 & tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring memory operations , uops for memory load or store accesses 100% 00tma_microcode_sequencer MicroSeq;TopdownL3;tma_L3_group;tma_heavy_operations_group;tma_issueMC;tma_issueMS cpu_core@UOPS_RETIRED.MS@ / tma_info_thread_slots tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1 This metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unit This metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unit. The MS is used for CISC instructions not supported by the default decoders (like repeat move strings; or CPUID); or by microcode assists used to address some operation modes (like in Floating Point assists). These cases can often be avoided. Sample with: UOPS_RETIRED.MS. Related metrics: tma_bottleneck_irregular_overhead, tma_clears_resteers, tma_l1_bound, tma_machine_clears, tma_ms_switches 100% 00tma_mispredicts_resteers BadSpec;BrMispredicts;BvMP;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueBM tma_branch_mispredicts / tma_bad_speculation * cpu_core@INT_MISC.CLEAR_RESTEER_CYCLES@ / tma_info_thread_clks tma_mispredicts_resteers > 0.05 & tma_branch_resteers > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stage This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stage. Sample with: INT_MISC.CLEAR_RESTEER_CYCLES. Related metrics: tma_bottleneck_mispredictions, tma_branch_mispredicts, tma_info_bad_spec_branch_misprediction_cost 100% 00tma_mite DSBmiss;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group (cpu_core@IDQ.MITE_CYCLES_ANY@ - cpu_core@IDQ.MITE_CYCLES_OK@) / tma_info_core_core_clks / 2 tma_mite > 0.1 & tma_fetch_bandwidth > 0.2 This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline) This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline). This pipeline is used for code that was not pre-cached in the DSB or LSD. For example; inefficiencies due to asymmetric decoders; use of long immediate or LCP can manifest as MITE fetch bandwidth bottleneck. Sample with: FRONTEND_RETIRED.ANY_DSB_MISS 100% 00tma_mixing_vectors TopdownL5;tma_L5_group;tma_issueMV;tma_ports_utilized_0_group 160 * cpu_core@ASSISTS.SSE_AVX_MIX@ / tma_info_thread_clks tma_mixing_vectors > 0.05 This metric estimates penalty in terms of percentage of([SKL+] injected blend uops out of all Uops Issued , the Count Domain; [ADL+] cycles) This metric estimates penalty in terms of percentage of([SKL+] injected blend uops out of all Uops Issued , the Count Domain; [ADL+] cycles). Usually a Mixing_Vectors over 5% is worth investigating. Read more in Appendix B1 of the Optimizations Guide for this topic. Related metrics: tma_ms_switches 100% 00tma_ms MicroSeq;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group max(cpu_core@IDQ.MS_CYCLES_ANY@, cpu_core@UOPS_RETIRED.MS\,cmask\=0x1@ / (cpu_core@UOPS_RETIRED.SLOTS@ / cpu_core@UOPS_ISSUED.ANY@)) / tma_info_core_core_clks / 2 tma_ms > 0.05 & tma_fetch_bandwidth > 0.2 This metric represents Core fraction of cycles in which CPU was likely limited due to the Microcode Sequencer (MS) unit - see Microcode_Sequencer node for details 100% 00tma_ms_switches FetchLat;MicroSeq;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueMC;tma_issueMS;tma_issueMV;tma_issueSO 3 * cpu_core@UOPS_RETIRED.MS\,cmask\=0x1\,edge\=0x1@ / (cpu_core@UOPS_RETIRED.SLOTS@ / cpu_core@UOPS_ISSUED.ANY@) / tma_info_thread_clks tma_ms_switches > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric estimates the fraction of cycles when the CPU was stalled due to switches of uop delivery to the Microcode Sequencer (MS) This metric estimates the fraction of cycles when the CPU was stalled due to switches of uop delivery to the Microcode Sequencer (MS). Commonly used instructions are optimized for delivery by the DSB (decoded i-cache) or MITE (legacy instruction decode) pipelines. Certain operations cannot be handled natively by the execution pipeline; and must be performed by microcode (small programs injected into the execution stream). Switching to the MS too often can negatively impact performance. The MS is designated to deliver long uop flows required by CISC instructions like CPUID; or uncommon conditions like Floating Point Assists when dealing with Denormals. Sample with: FRONTEND_RETIRED.MS_FLOWS. Related metrics: tma_bottleneck_irregular_overhead, tma_clears_resteers, tma_l1_bound, tma_machine_clears, tma_microcode_sequencer, tma_mixing_vectors, tma_serializing_operation 100% 00tma_non_fused_branches Branches;BvBO;Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group tma_light_operations * (cpu_core@BR_INST_RETIRED.ALL_BRANCHES@ - cpu_core@INST_RETIRED.MACRO_FUSED@) / (tma_retiring * tma_info_thread_slots) tma_non_fused_branches > 0.1 & tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring branch instructions that were not fused This metric represents fraction of slots where the CPU was retiring branch instructions that were not fused. Non-conditional branches like direct JMP or CALL would count here. Can be used to examine fusible conditional jumps that were not fused 100% 00tma_nop_instructions BvBO;Pipeline;TopdownL4;tma_L4_group;tma_other_light_ops_group tma_light_operations * cpu_core@INST_RETIRED.NOP@ / (tma_retiring * tma_info_thread_slots) tma_nop_instructions > 0.1 & tma_other_light_ops > 0.3 & tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring NOP (no op) instructions This metric represents fraction of slots where the CPU was retiring NOP (no op) instructions. Compilers often use NOPs for certain address alignments - e.g. start address of a function or loop body. Sample with: INST_RETIRED.NOP 100% 00tma_other_light_ops Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group max(0, tma_light_operations - (tma_fp_arith + tma_int_operations + tma_memory_operations + tma_fused_instructions + tma_non_fused_branches)) tma_other_light_ops > 0.3 & tma_light_operations > 0.6 This metric represents the remaining light uops fraction the CPU has executed - remaining means not covered by other sibling nodes This metric represents the remaining light uops fraction the CPU has executed - remaining means not covered by other sibling nodes. May undercount due to FMA double counting 100% 00tma_other_mispredicts BrMispredicts;BvIO;TopdownL3;tma_L3_group;tma_branch_mispredicts_group max(tma_branch_mispredicts * (1 - cpu_core@BR_MISP_RETIRED.ALL_BRANCHES@ / (cpu_core@INT_MISC.CLEARS_COUNT@ - cpu_core@MACHINE_CLEARS.COUNT@)), 0.0001) tma_other_mispredicts > 0.05 & tma_branch_mispredicts > 0.1 & tma_bad_speculation > 0.15 This metric estimates fraction of slots the CPU was stalled due to other cases of misprediction (non-retired x86 branches or other types) 100% 00tma_other_nukes BvIO;Machine_Clears;TopdownL3;tma_L3_group;tma_machine_clears_group max(tma_machine_clears * (1 - cpu_core@MACHINE_CLEARS.MEMORY_ORDERING@ / cpu_core@MACHINE_CLEARS.COUNT@), 0.0001) tma_other_nukes > 0.05 & tma_machine_clears > 0.1 & tma_bad_speculation > 0.15 This metric represents fraction of slots the CPU has wasted due to Nukes (Machine Clears) not related to memory ordering 100% 00tma_page_faults TopdownL5;tma_L5_group;tma_assists_group 99 * cpu_core@ASSISTS.PAGE_FAULT@ / tma_info_thread_slots tma_page_faults > 0.05 This metric roughly estimates fraction of slots the CPU retired uops as a result of handing Page Faults This metric roughly estimates fraction of slots the CPU retired uops as a result of handing Page Faults. A Page Fault may apply on first application access to a memory page. Note operating system handling of page faults accounts for the majority of its cost 100% 00tma_port_0 Compute;TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P cpu_core@UOPS_DISPATCHED.PORT_0@ / tma_info_core_core_clks tma_port_0 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch) This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch). Sample with: UOPS_DISPATCHED.PORT_0. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_int_vector_128b, tma_int_vector_256b, tma_port_1, tma_port_6, tma_ports_utilized_2 100% 00tma_port_1 TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P cpu_core@UOPS_DISPATCHED.PORT_1@ / tma_info_core_core_clks tma_port_1 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU) This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU). Sample with: UOPS_DISPATCHED.PORT_1. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_6, tma_ports_utilized_2 100% 00tma_port_6 TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P cpu_core@UOPS_DISPATCHED.PORT_6@ / tma_info_core_core_clks tma_port_6 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+] Primary Branch and simple ALU) This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+] Primary Branch and simple ALU). Sample with: UOPS_DISPATCHED.PORT_1. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_ports_utilized_2 100% 00tma_ports_utilization PortsUtil;TopdownL3;tma_L3_group;tma_core_bound_group ((tma_ports_utilized_0 * tma_info_thread_clks + (cpu_core@EXE_ACTIVITY.1_PORTS_UTIL@ + tma_retiring * cpu_core@EXE_ACTIVITY.2_3_PORTS_UTIL@)) / tma_info_thread_clks if cpu_core@ARITH.DIV_ACTIVE@ < cpu_core@CYCLE_ACTIVITY.STALLS_TOTAL@ - cpu_core@EXE_ACTIVITY.BOUND_ON_LOADS@ else (cpu_core@EXE_ACTIVITY.1_PORTS_UTIL@ + tma_retiring * cpu_core@EXE_ACTIVITY.2_3_PORTS_UTIL@) / tma_info_thread_clks) tma_ports_utilization > 0.15 & tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related) This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related). Two distinct categories can be attributed into this metric: (1) heavy data-dependency among contiguous instructions would manifest in this metric - such cases are often referred to as low Instruction Level Parallelism (ILP). (2) Contention on some hardware execution unit other than Divider. For example; when there are too many multiply operations 100% 00tma_ports_utilized_0 PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group (cpu_core@EXE_ACTIVITY.EXE_BOUND_0_PORTS@ + max(cpu_core@RS.EMPTY_RESOURCE@ - cpu_core@RESOURCE_STALLS.SCOREBOARD@, 0)) / tma_info_thread_clks * (cpu_core@CYCLE_ACTIVITY.STALLS_TOTAL@ - cpu_core@EXE_ACTIVITY.BOUND_ON_LOADS@) / tma_info_thread_clks tma_ports_utilized_0 > 0.2 & tma_ports_utilization > 0.15 & tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise). Long-latency instructions like divides may contribute to this metric 100% 00tma_ports_utilized_1 PortsUtil;TopdownL4;tma_L4_group;tma_issueL1;tma_ports_utilization_group cpu_core@EXE_ACTIVITY.1_PORTS_UTIL@ / tma_info_thread_clks tma_ports_utilized_1 > 0.2 & tma_ports_utilization > 0.15 & tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). This can be due to heavy data-dependency among software instructions; or over oversubscribing a particular hardware resource. In some other cases with high 1_Port_Utilized and L1_Bound; this metric can point to L1 data-cache latency bottleneck that may not necessarily manifest with complete execution starvation (due to the short L1 latency e.g. walking a linked list) - looking at the assembly can be helpful. Sample with: EXE_ACTIVITY.1_PORTS_UTIL. Related metrics: tma_l1_bound 100% 00tma_ports_utilized_2 PortsUtil;TopdownL4;tma_L4_group;tma_issue2P;tma_ports_utilization_group cpu_core@EXE_ACTIVITY.2_PORTS_UTIL@ / tma_info_thread_clks tma_ports_utilized_2 > 0.15 & tma_ports_utilization > 0.15 & tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). Loop Vectorization -most compilers feature auto-Vectorization options today- reduces pressure on the execution ports as multiple elements are calculated with same uop. Sample with: EXE_ACTIVITY.2_PORTS_UTIL. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_6 100% 02tma_ports_utilized_3m BvCB;PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group cpu_core@UOPS_EXECUTED.CYCLES_GE_3@ / tma_info_thread_clks tma_ports_utilized_3m > 0.4 & tma_ports_utilization > 0.15 & tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). Sample with: UOPS_EXECUTED.CYCLES_GE_3 100% 02tma_retiring BvUW;Default;TmaL1;TopdownL1;tma_L1_group topdown\-retiring / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) + 0 * slots tma_retiring > 0.7 | tma_heavy_operations > 0.1 This category represents fraction of slots utilized by useful work i.e. issued uops that eventually get retired This category represents fraction of slots utilized by useful work i.e. issued uops that eventually get retired. Ideally; all pipeline slots would be attributed to the Retiring category. Retiring of 100% would indicate the maximum Pipeline_Width throughput was achieved. Maximizing Retiring typically increases the Instructions-per-cycle (see IPC metric). Note that a high Retiring value does not necessary mean there is no room for more performance. For example; Heavy-operations or Microcode Assists are categorized under Retiring. They often indicate suboptimal performance and can often be optimized or avoided. Sample with: UOPS_RETIRED.SLOTS 100% TopdownL1;Default TopdownL1 00tma_serializing_operation BvIO;PortsUtil;TopdownL3;tma_L3_group;tma_core_bound_group;tma_issueSO cpu_core@RESOURCE_STALLS.SCOREBOARD@ / tma_info_thread_clks + tma_c02_wait tma_serializing_operation > 0.1 & tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of cycles the CPU issue-pipeline was stalled due to serializing operations This metric represents fraction of cycles the CPU issue-pipeline was stalled due to serializing operations. Instructions like CPUID; WRMSR or LFENCE serialize the out-of-order execution which may limit performance. Sample with: RESOURCE_STALLS.SCOREBOARD. Related metrics: tma_ms_switches 100% 00tma_shuffles_256b HPC;Pipeline;TopdownL4;tma_L4_group;tma_other_light_ops_group tma_light_operations * cpu_core@INT_VEC_RETIRED.SHUFFLES@ / (tma_retiring * tma_info_thread_slots) tma_shuffles_256b > 0.1 & tma_other_light_ops > 0.3 & tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring Shuffle operations of 256-bit vector size (FP or Integer) This metric represents fraction of slots where the CPU was retiring Shuffle operations of 256-bit vector size (FP or Integer). Shuffles may incur slow cross "vector lane" data transfers 100% 00tma_slow_pause TopdownL4;tma_L4_group;tma_serializing_operation_group cpu_core@CPU_CLK_UNHALTED.PAUSE@ / tma_info_thread_clks tma_slow_pause > 0.05 & tma_serializing_operation > 0.1 & tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of cycles the CPU was stalled due to PAUSE Instructions This metric represents fraction of cycles the CPU was stalled due to PAUSE Instructions. Sample with: CPU_CLK_UNHALTED.PAUSE_INST 100% 02tma_split_loads TopdownL4;tma_L4_group;tma_l1_bound_group tma_info_memory_load_miss_real_latency * cpu_core@LD_BLOCKS.NO_SR@ / tma_info_thread_clks tma_split_loads > 0.3 This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary. Sample with: MEM_INST_RETIRED.SPLIT_LOADS 100% 00tma_split_stores TopdownL4;tma_L4_group;tma_issueSpSt;tma_store_bound_group cpu_core@MEM_INST_RETIRED.SPLIT_STORES@ / tma_info_core_core_clks tma_split_stores > 0.2 & tma_store_bound > 0.2 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric represents rate of split store accesses This metric represents rate of split store accesses. Consider aligning your data to the 64-byte cache line granularity. Sample with: MEM_INST_RETIRED.SPLIT_STORES 100% 00tma_sq_full BvMB;MemoryBW;Offcore;TopdownL4;tma_L4_group;tma_issueBW;tma_l3_bound_group (cpu_core@XQ.FULL_CYCLES@ + cpu_core@L1D_PEND_MISS.L2_STALLS@) / tma_info_thread_clks tma_sq_full > 0.3 & tma_l3_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors) This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors). Related metrics: tma_bottleneck_cache_memory_bandwidth, tma_fb_full, tma_info_system_dram_bw_use, tma_mem_bandwidth 100% 00tma_store_bound MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group cpu_core@EXE_ACTIVITY.BOUND_ON_STORES@ / tma_info_thread_clks tma_store_bound > 0.2 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates how often CPU was stalled due to RFO store memory accesses; RFO store issue a read-for-ownership request before the write This metric estimates how often CPU was stalled due to RFO store memory accesses; RFO store issue a read-for-ownership request before the write. Even though store accesses do not typically stall out-of-order CPUs; there are few cases where stores can lead to actual stalls. This metric will be flagged should RFO stores be a bottleneck. Sample with: MEM_INST_RETIRED.ALL_STORES 100% 00tma_store_fwd_blk TopdownL4;tma_L4_group;tma_l1_bound_group 13 * cpu_core@LD_BLOCKS.STORE_FORWARD@ / tma_info_thread_clks tma_store_fwd_blk > 0.1 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric roughly estimates fraction of cycles when the memory subsystem had loads blocked since they could not forward data from earlier (in program order) overlapping stores This metric roughly estimates fraction of cycles when the memory subsystem had loads blocked since they could not forward data from earlier (in program order) overlapping stores. To streamline memory operations in the pipeline; a load can avoid waiting for memory if a prior in-flight store is writing the data that the load wants to read (store forwarding process). However; in some cases the load may be blocked for a significant time pending the store forward. For example; when the prior store is writing a smaller region than the load is reading 100% 00tma_store_latency BvML;LockCont;MemoryLat;Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_issueSL;tma_store_bound_group (cpu_core@MEM_STORE_RETIRED.L2_HIT@ * 10 * (1 - cpu_core@MEM_INST_RETIRED.LOCK_LOADS@ / cpu_core@MEM_INST_RETIRED.ALL_STORES@) + (1 - cpu_core@MEM_INST_RETIRED.LOCK_LOADS@ / cpu_core@MEM_INST_RETIRED.ALL_STORES@) * min(cpu_core@CPU_CLK_UNHALTED.THREAD@, cpu_core@OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO@)) / tma_info_thread_clks tma_store_latency > 0.1 & tma_store_bound > 0.2 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles the CPU spent handling L1D store misses This metric estimates fraction of cycles the CPU spent handling L1D store misses. Store accesses usually less impact out-of-order core performance; however; holding resources for longer time can lead into undesired implications (e.g. contention on L1D fill-buffer entries - see FB_Full). Related metrics: tma_branch_resteers, tma_fb_full, tma_l3_hit_latency, tma_lock_latency 100% 00tma_store_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group (cpu_core@UOPS_DISPATCHED.PORT_4_9@ + cpu_core@UOPS_DISPATCHED.PORT_7_8@) / (4 * tma_info_core_core_clks) tma_store_op_utilization > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port for Store operations This metric represents Core fraction of cycles CPU dispatched uops on execution port for Store operations. Sample with: UOPS_DISPATCHED.PORT_7_8 100% 00tma_store_stlb_hit MemoryTLB;TopdownL5;tma_L5_group;tma_dtlb_store_group tma_dtlb_store - tma_store_stlb_miss tma_store_stlb_hit > 0.05 & tma_dtlb_store > 0.05 & tma_store_bound > 0.2 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric roughly estimates the fraction of cycles where the TLB was missed by store accesses, hitting in the second-level TLB (STLB) 100% 00tma_store_stlb_miss MemoryTLB;TopdownL5;tma_L5_group;tma_dtlb_store_group cpu_core@DTLB_STORE_MISSES.WALK_ACTIVE@ / tma_info_core_core_clks tma_store_stlb_miss > 0.05 & tma_dtlb_store > 0.05 & tma_store_bound > 0.2 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates the fraction of cycles where the STLB was missed by store accesses, performing a hardware page walk 100% 00tma_store_stlb_miss_1g MemoryTLB;TopdownL6;tma_L6_group;tma_store_stlb_miss_group tma_store_stlb_miss * cpu_core@DTLB_STORE_MISSES.WALK_COMPLETED_1G@ / (cpu_core@DTLB_STORE_MISSES.WALK_COMPLETED_4K@ + cpu_core@DTLB_STORE_MISSES.WALK_COMPLETED_2M_4M@ + cpu_core@DTLB_STORE_MISSES.WALK_COMPLETED_1G@) tma_store_stlb_miss_1g > 0.05 & tma_store_stlb_miss > 0.05 & tma_dtlb_store > 0.05 & tma_store_bound > 0.2 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates the fraction of cycles to walk the memory paging structures to cache translation of 1 GB pages for data store accesses 100% 00tma_store_stlb_miss_2m MemoryTLB;TopdownL6;tma_L6_group;tma_store_stlb_miss_group tma_store_stlb_miss * cpu_core@DTLB_STORE_MISSES.WALK_COMPLETED_2M_4M@ / (cpu_core@DTLB_STORE_MISSES.WALK_COMPLETED_4K@ + cpu_core@DTLB_STORE_MISSES.WALK_COMPLETED_2M_4M@ + cpu_core@DTLB_STORE_MISSES.WALK_COMPLETED_1G@) tma_store_stlb_miss_2m > 0.05 & tma_store_stlb_miss > 0.05 & tma_dtlb_store > 0.05 & tma_store_bound > 0.2 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates the fraction of cycles to walk the memory paging structures to cache translation of 2 or 4 MB pages for data store accesses 100% 00tma_store_stlb_miss_4k MemoryTLB;TopdownL6;tma_L6_group;tma_store_stlb_miss_group tma_store_stlb_miss * cpu_core@DTLB_STORE_MISSES.WALK_COMPLETED_4K@ / (cpu_core@DTLB_STORE_MISSES.WALK_COMPLETED_4K@ + cpu_core@DTLB_STORE_MISSES.WALK_COMPLETED_2M_4M@ + cpu_core@DTLB_STORE_MISSES.WALK_COMPLETED_1G@) tma_store_stlb_miss_4k > 0.05 & tma_store_stlb_miss > 0.05 & tma_dtlb_store > 0.05 & tma_store_bound > 0.2 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates the fraction of cycles to walk the memory paging structures to cache translation of 4 KB pages for data store accesses 100% 00tma_streaming_stores MemoryBW;Offcore;TopdownL4;tma_L4_group;tma_issueSmSt;tma_store_bound_group 9 * cpu_core@OCR.STREAMING_WR.ANY_RESPONSE@ / tma_info_thread_clks tma_streaming_stores > 0.2 & tma_store_bound > 0.2 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates how often CPU was stalled due to Streaming store memory accesses; Streaming store optimize out a read request required by RFO stores This metric estimates how often CPU was stalled due to Streaming store memory accesses; Streaming store optimize out a read request required by RFO stores. Even though store accesses do not typically stall out-of-order CPUs; there are few cases where stores can lead to actual stalls. This metric will be flagged should Streaming stores be a bottleneck. Sample with: OCR.STREAMING_WR.ANY_RESPONSE. Related metrics: tma_fb_full 100% 00tma_unknown_branches BigFootprint;BvBC;FetchLat;TopdownL4;tma_L4_group;tma_branch_resteers_group cpu_core@INT_MISC.UNKNOWN_BRANCH_CYCLES@ / tma_info_thread_clks tma_unknown_branches > 0.05 & tma_branch_resteers > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of cycles the CPU was stalled due to new branch address clears This metric represents fraction of cycles the CPU was stalled due to new branch address clears. These are fetched branches the Branch Prediction Unit was unable to recognize (e.g. first time the branch is fetched or hitting BTB capacity limit) hence called Unknown Branches. Sample with: FRONTEND_RETIRED.UNKNOWN_BRANCH 100% 00tma_x87_use Compute;TopdownL4;tma_L4_group;tma_fp_arith_group tma_retiring * cpu_core@UOPS_EXECUTED.X87@ / cpu_core@UOPS_EXECUTED.THREAD@ tma_x87_use > 0.1 & tma_fp_arith > 0.2 & tma_light_operations > 0.6 This metric serves as an approximation of legacy x87 usage This metric serves as an approximation of legacy x87 usage. It accounts for instructions beyond X87 FP arithmetic operations; hence may be used as a thermometer to avoid X87 high usage and preferably upgrade to modern ISA. See Tip under Tuning Hint 100% 00Backend Grouping from Top-down Microarchitecture Analysis Metrics spreadsheet Bad BadSpec BigFootprint BrMispredicts Branches BvBC BvBO BvCB BvFB BvIO BvMB BvML BvMP BvMS BvMT BvOB BvUW C0Wait CacheHits CacheMisses CodeGen Compute Cor DSB DSBmiss DataSharing Fed FetchBW FetchLat Flops FpScalar FpVector Frontend HPC IcMiss Ifetch InsType IntVector L2Evicts Load_Store_Miss LockCont MachineClears Machine_Clears Mem MemOffcore Mem_Exec MemoryBW MemoryBound MemoryLat MemoryTLB Memory_BW Memory_Lat MicroSeq OS PGO Pipeline PortsUtil Power Ret Retire SMT Server Snoop SoC Summary TmaL1 TmaL2 TmaL3mem TopdownL1 Metrics for top-down breakdown at level 1 TopdownL2 Metrics for top-down breakdown at level 2 TopdownL3 Metrics for top-down breakdown at level 3 TopdownL4 Metrics for top-down breakdown at level 4 TopdownL5 Metrics for top-down breakdown at level 5 TopdownL6 Metrics for top-down breakdown at level 6 load_store_bound tma_L1_group tma_L2_group tma_L3_group tma_L4_group tma_L5_group tma_L6_group tma_alu_op_utilization_group Metrics contributing to tma_alu_op_utilization category tma_assists_group Metrics contributing to tma_assists category tma_backend_bound_group Metrics contributing to tma_backend_bound category tma_bad_speculation_group Metrics contributing to tma_bad_speculation category tma_branch_mispredicts_group Metrics contributing to tma_branch_mispredicts category tma_branch_resteers_group Metrics contributing to tma_branch_resteers category tma_code_stlb_miss_group Metrics contributing to tma_code_stlb_miss category tma_core_bound_group Metrics contributing to tma_core_bound category tma_divider_group Metrics contributing to tma_divider category tma_dram_bound_group Metrics contributing to tma_dram_bound category tma_dtlb_load_group Metrics contributing to tma_dtlb_load category tma_dtlb_store_group Metrics contributing to tma_dtlb_store category tma_fetch_bandwidth_group Metrics contributing to tma_fetch_bandwidth category tma_fetch_latency_group Metrics contributing to tma_fetch_latency category tma_fp_arith_group Metrics contributing to tma_fp_arith category tma_fp_vector_group Metrics contributing to tma_fp_vector category tma_frontend_bound_group Metrics contributing to tma_frontend_bound category tma_heavy_operations_group Metrics contributing to tma_heavy_operations category tma_icache_misses_group Metrics contributing to tma_icache_misses category tma_ifetch_bandwidth_group Metrics contributing to tma_ifetch_bandwidth category tma_ifetch_latency_group Metrics contributing to tma_ifetch_latency category tma_int_operations_group Metrics contributing to tma_int_operations category tma_issue2P Metrics related by the issue $issue2P tma_issueBM Metrics related by the issue $issueBM tma_issueBW Metrics related by the issue $issueBW tma_issueComp Metrics related by the issue $issueComp tma_issueD0 Metrics related by the issue $issueD0 tma_issueFB Metrics related by the issue $issueFB tma_issueFL Metrics related by the issue $issueFL tma_issueL1 Metrics related by the issue $issueL1 tma_issueLat Metrics related by the issue $issueLat tma_issueMC Metrics related by the issue $issueMC tma_issueMS Metrics related by the issue $issueMS tma_issueMV Metrics related by the issue $issueMV tma_issueRFO Metrics related by the issue $issueRFO tma_issueSL Metrics related by the issue $issueSL tma_issueSO Metrics related by the issue $issueSO tma_issueSmSt Metrics related by the issue $issueSmSt tma_issueSpSt Metrics related by the issue $issueSpSt tma_issueSyncxn Metrics related by the issue $issueSyncxn tma_issueTLB Metrics related by the issue $issueTLB tma_itlb_misses_group Metrics contributing to tma_itlb_misses category tma_l1_bound_group Metrics contributing to tma_l1_bound category tma_l2_bound_group Metrics contributing to tma_l2_bound category tma_l3_bound_group Metrics contributing to tma_l3_bound category tma_light_operations_group Metrics contributing to tma_light_operations category tma_load_op_utilization_group Metrics contributing to tma_load_op_utilization category tma_load_stlb_miss_group Metrics contributing to tma_load_stlb_miss category tma_machine_clears_group Metrics contributing to tma_machine_clears category tma_mem_latency_group Metrics contributing to tma_mem_latency category tma_memory_bound_group Metrics contributing to tma_memory_bound category tma_microcode_sequencer_group Metrics contributing to tma_microcode_sequencer category tma_mite_group Metrics contributing to tma_mite category tma_other_light_ops_group Metrics contributing to tma_other_light_ops category tma_ports_utilization_group Metrics contributing to tma_ports_utilization category tma_ports_utilized_0_group Metrics contributing to tma_ports_utilized_0 category tma_ports_utilized_3m_group Metrics contributing to tma_ports_utilized_3m category tma_resource_bound_group Metrics contributing to tma_resource_bound category tma_retiring_group Metrics contributing to tma_retiring category tma_serializing_operation_group Metrics contributing to tma_serializing_operation category tma_store_bound_group Metrics contributing to tma_store_bound category tma_store_op_utilization_group Metrics contributing to tma_store_op_utilization category tma_store_stlb_miss_group Metrics contributing to tma_store_stlb_miss category tma_backend_bound Default;TopdownL1;tma_L1_group TOPDOWN_BE_BOUND.ALL / (5 * CPU_CLK_UNHALTED.CORE) (tma_backend_bound >0.10) Counts the total number of issue slots that were not consumed by the backend due to backend stalls Counts the total number of issue slots that were not consumed by the backend due to backend stalls. Note that uops must be available for consumption in order for this event to count. If a uop is not available (IQ is empty), this event will not count 100% TopdownL1;Default TopdownL1 00tma_bad_speculation Default;TopdownL1;tma_L1_group (5 * CPU_CLK_UNHALTED.CORE - (TOPDOWN_FE_BOUND.ALL + TOPDOWN_BE_BOUND.ALL + TOPDOWN_RETIRING.ALL)) / (5 * CPU_CLK_UNHALTED.CORE) (tma_bad_speculation >0.15) Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear. Only issue slots wasted due to fast nukes such as memory ordering nukes are counted. Other nukes are not accounted for. Counts all issue slots blocked during this recovery window including relevant microcode flows and while uops are not yet available in the instruction queue (IQ). Also includes the issue slots that were consumed by the backend but were thrown away because they were younger than the mispredict or machine clear 100% TopdownL1;Default TopdownL1 00tma_branch_detect TopdownL3;tma_L3_group;tma_ifetch_latency_group TOPDOWN_FE_BOUND.BRANCH_DETECT / (5 * CPU_CLK_UNHALTED.CORE) (tma_branch_detect >0.05) & ((tma_ifetch_latency >0.15) & ((tma_frontend_bound >0.20))) Counts the number of issue slots that were not delivered by the frontend due to BACLEARS, which occurs when the Branch Target Buffer (BTB) prediction or lack thereof, was corrected by a later branch predictor in the frontend Counts the number of issue slots that were not delivered by the frontend due to BACLEARS, which occurs when the Branch Target Buffer (BTB) prediction or lack thereof, was corrected by a later branch predictor in the frontend. Includes BACLEARS due to all branch types including conditional and unconditional jumps, returns, and indirect branches 100% 00tma_branch_mispredicts TopdownL2;tma_L2_group;tma_bad_speculation_group TOPDOWN_BAD_SPECULATION.MISPREDICT / (5 * CPU_CLK_UNHALTED.CORE) (tma_branch_mispredicts >0.05) & ((tma_bad_speculation >0.15)) Counts the number of issue slots that were not consumed by the backend due to branch mispredicts 100% TopdownL2 00tma_branch_resteer TopdownL3;tma_L3_group;tma_ifetch_latency_group TOPDOWN_FE_BOUND.BRANCH_RESTEER / (5 * CPU_CLK_UNHALTED.CORE) (tma_branch_resteer >0.05) & ((tma_ifetch_latency >0.15) & ((tma_frontend_bound >0.20))) Counts the number of issue slots that were not delivered by the frontend due to BTCLEARS, which occurs when the Branch Target Buffer (BTB) predicts a taken branch 100% 00tma_cisc TopdownL3;tma_L3_group;tma_ifetch_bandwidth_group TOPDOWN_FE_BOUND.CISC / (5 * CPU_CLK_UNHALTED.CORE) (tma_cisc >0.05) & ((tma_ifetch_bandwidth >0.10) & ((tma_frontend_bound >0.20))) Counts the number of issue slots that were not delivered by the frontend due to the microcode sequencer (MS) 100% 00tma_core_bound TopdownL2;tma_L2_group;tma_backend_bound_group TOPDOWN_BE_BOUND.ALLOC_RESTRICTIONS / (5 * CPU_CLK_UNHALTED.CORE) (tma_core_bound >0.10) & ((tma_backend_bound >0.10)) Counts the number of cycles due to backend bound stalls that are bounded by core restrictions and not attributed to an outstanding load or stores, or resource limitation 100% TopdownL2 00tma_decode TopdownL3;tma_L3_group;tma_ifetch_bandwidth_group TOPDOWN_FE_BOUND.DECODE / (5 * CPU_CLK_UNHALTED.CORE) (tma_decode >0.05) & ((tma_ifetch_bandwidth >0.10) & ((tma_frontend_bound >0.20))) Counts the number of issue slots that were not delivered by the frontend due to decode stalls 100% 00tma_fast_nuke TopdownL3;tma_L3_group;tma_machine_clears_group TOPDOWN_BAD_SPECULATION.FASTNUKE / (5 * CPU_CLK_UNHALTED.CORE) (tma_fast_nuke >0.05) & ((tma_machine_clears >0.05) & ((tma_bad_speculation >0.15))) Counts the number of issue slots that were not consumed by the backend due to a machine clear that does not require the use of microcode, classified as a fast nuke, due to memory ordering, memory disambiguation and memory renaming 100% 00tma_frontend_bound Default;TopdownL1;tma_L1_group TOPDOWN_FE_BOUND.ALL / (5 * CPU_CLK_UNHALTED.CORE) (tma_frontend_bound >0.20) Counts the number of issue slots that were not consumed by the backend due to frontend stalls 100% TopdownL1;Default TopdownL1 00tma_icache_misses TopdownL3;tma_L3_group;tma_ifetch_latency_group TOPDOWN_FE_BOUND.ICACHE / (5 * CPU_CLK_UNHALTED.CORE) (tma_icache_misses >0.05) & ((tma_ifetch_latency >0.15) & ((tma_frontend_bound >0.20))) Counts the number of issue slots that were not delivered by the frontend due to instruction cache misses 100% 00tma_ifetch_bandwidth TopdownL2;tma_L2_group;tma_frontend_bound_group TOPDOWN_FE_BOUND.FRONTEND_BANDWIDTH / (5 * CPU_CLK_UNHALTED.CORE) (tma_ifetch_bandwidth >0.10) & ((tma_frontend_bound >0.20)) Counts the number of issue slots that were not delivered by the frontend due to frontend bandwidth restrictions due to decode, predecode, cisc, and other limitations 100% TopdownL2 00tma_ifetch_latency TopdownL2;tma_L2_group;tma_frontend_bound_group TOPDOWN_FE_BOUND.FRONTEND_LATENCY / (5 * CPU_CLK_UNHALTED.CORE) (tma_ifetch_latency >0.15) & ((tma_frontend_bound >0.20)) Counts the number of issue slots that were not delivered by the frontend due to frontend latency restrictions due to icache misses, itlb misses, branch detection, and resteer limitations 100% TopdownL2 00tma_info_bottleneck_%_dtlb_miss_bound_cycles 100 * (LD_HEAD.DTLB_MISS_AT_RET + LD_HEAD.PGWALK_AT_RET) / CPU_CLK_UNHALTED.CORE Percentage of time that retirement is stalled due to a first level data TLB miss 00tma_info_bottleneck_%_ifetch_miss_bound_cycles Ifetch 100 * MEM_BOUND_STALLS.IFETCH / CPU_CLK_UNHALTED.CORE Percentage of time that allocation and retirement is stalled by the Frontend Cluster due to an Ifetch Miss, either Icache or ITLB Miss Percentage of time that allocation and retirement is stalled by the Frontend Cluster due to an Ifetch Miss, either Icache or ITLB Miss. See Info.Ifetch_Bound 00tma_info_bottleneck_%_load_miss_bound_cycles Load_Store_Miss 100 * MEM_BOUND_STALLS.LOAD / CPU_CLK_UNHALTED.CORE Percentage of time that retirement is stalled due to an L1 miss Percentage of time that retirement is stalled due to an L1 miss. See Info.Load_Miss_Bound 00tma_info_bottleneck_%_mem_exec_bound_cycles Mem_Exec 100 * LD_HEAD.ANY_AT_RET / CPU_CLK_UNHALTED.CORE Percentage of time that retirement is stalled by the Memory Cluster due to a pipeline stall Percentage of time that retirement is stalled by the Memory Cluster due to a pipeline stall. See Info.Mem_Exec_Bound 00tma_info_br_inst_mix_ipbranch INST_RETIRED.ANY / BR_INST_RETIRED.ALL_BRANCHES Instructions per Branch (lower number means higher occurrence rate) 00tma_info_br_inst_mix_ipcall INST_RETIRED.ANY / BR_INST_RETIRED.CALL Instruction per (near) call (lower number means higher occurrence rate) 00tma_info_br_inst_mix_ipfarbranch INST_RETIRED.ANY / BR_INST_RETIRED.FAR_BRANCH:u Instructions per Far Branch ( Far Branches apply upon transition from application to operating system, handling interrupts, exceptions) [lower number means higher occurrence rate] 00tma_info_br_inst_mix_ipmisp_cond_ntaken INST_RETIRED.ANY / (BR_MISP_RETIRED.COND - BR_MISP_RETIRED.COND_TAKEN) Instructions per retired conditional Branch Misprediction where the branch was not taken 00tma_info_br_inst_mix_ipmisp_cond_taken INST_RETIRED.ANY / BR_MISP_RETIRED.COND_TAKEN Instructions per retired conditional Branch Misprediction where the branch was taken 00tma_info_br_inst_mix_ipmisp_indirect INST_RETIRED.ANY / BR_MISP_RETIRED.INDIRECT Instructions per retired indirect call or jump Branch Misprediction 00tma_info_br_inst_mix_ipmisp_ret INST_RETIRED.ANY / BR_MISP_RETIRED.RETURN Instructions per retired return Branch Misprediction 00tma_info_br_inst_mix_ipmispredict INST_RETIRED.ANY / BR_MISP_RETIRED.ALL_BRANCHES Instructions per retired Branch Misprediction 00tma_info_br_mispredict_bound_branch_mispredict_ratio BR_MISP_RETIRED.ALL_BRANCHES / BR_INST_RETIRED.ALL_BRANCHES Ratio of all branches which mispredict 00tma_info_br_mispredict_bound_branch_mispredict_to_unknown_branch_ratio BR_MISP_RETIRED.ALL_BRANCHES / BACLEARS.ANY Ratio between Mispredicted branches and unknown branches 00tma_info_buffer_stalls_%_load_buffer_stall_cycles 100 * MEM_SCHEDULER_BLOCK.LD_BUF / CPU_CLK_UNHALTED.CORE Percentage of time that allocation is stalled due to load buffer full 00tma_info_buffer_stalls_%_mem_rsv_stall_cycles 100 * MEM_SCHEDULER_BLOCK.RSV / CPU_CLK_UNHALTED.CORE Percentage of time that allocation is stalled due to memory reservation stations full 00tma_info_buffer_stalls_%_store_buffer_stall_cycles 100 * MEM_SCHEDULER_BLOCK.ST_BUF / CPU_CLK_UNHALTED.CORE Percentage of time that allocation is stalled due to store buffer full 00tma_info_core_cpi CPU_CLK_UNHALTED.CORE / INST_RETIRED.ANY Cycles Per Instruction 00tma_info_core_ipc INST_RETIRED.ANY / CPU_CLK_UNHALTED.CORE Instructions Per Cycle 00tma_info_core_upi UOPS_RETIRED.ALL / INST_RETIRED.ANY Uops Per Instruction 00tma_info_ifetch_miss_bound_%_ifetchmissbound_with_l2hit 100 * MEM_BOUND_STALLS.IFETCH_L2_HIT / MEM_BOUND_STALLS.IFETCH Percentage of ifetch miss bound stalls, where the ifetch miss hits in the L2 00tma_info_ifetch_miss_bound_%_ifetchmissbound_with_l2miss 100 * (MEM_BOUND_STALLS.IFETCH_LLC_HIT + MEM_BOUND_STALLS.IFETCH_DRAM_HIT) / MEM_BOUND_STALLS.IFETCH Percentage of ifetch miss bound stalls, where the ifetch miss doesn't hit in the L2 00tma_info_ifetch_miss_bound_%_ifetchmissbound_with_l3hit 100 * MEM_BOUND_STALLS.IFETCH_LLC_HIT / MEM_BOUND_STALLS.IFETCH Percentage of ifetch miss bound stalls, where the ifetch miss hits in the L3 00tma_info_ifetch_miss_bound_%_ifetchmissbound_with_l3miss 100 * MEM_BOUND_STALLS.IFETCH_DRAM_HIT / MEM_BOUND_STALLS.IFETCH Percentage of ifetch miss bound stalls, where the ifetch miss subsequently misses in the L3 00tma_info_load_miss_bound_%_loadmissbound_with_l2hit load_store_bound 100 * MEM_BOUND_STALLS.LOAD_L2_HIT / MEM_BOUND_STALLS.LOAD Percentage of memory bound stalls where retirement is stalled due to an L1 miss that hit the L2 00tma_info_load_miss_bound_%_loadmissbound_with_l2miss load_store_bound 100 * (MEM_BOUND_STALLS.LOAD_LLC_HIT + MEM_BOUND_STALLS.LOAD_DRAM_HIT) / MEM_BOUND_STALLS.LOAD Percentage of memory bound stalls where retirement is stalled due to an L1 miss that subsequently misses in the L2 00tma_info_load_miss_bound_%_loadmissbound_with_l3hit load_store_bound 100 * MEM_BOUND_STALLS.LOAD_LLC_HIT / MEM_BOUND_STALLS.LOAD Percentage of memory bound stalls where retirement is stalled due to an L1 miss that hit the L3 00tma_info_load_miss_bound_%_loadmissbound_with_l3miss load_store_bound 100 * MEM_BOUND_STALLS.LOAD_DRAM_HIT / MEM_BOUND_STALLS.LOAD Percentage of memory bound stalls where retirement is stalled due to an L1 miss that subsequently misses the L3 00tma_info_load_store_bound_l1_bound load_store_bound 100 * LD_HEAD.L1_BOUND_AT_RET / CPU_CLK_UNHALTED.CORE Counts the number of cycles that the oldest load of the load buffer is stalled at retirement due to a pipeline block 00tma_info_load_store_bound_load_bound load_store_bound 100 * (LD_HEAD.L1_BOUND_AT_RET + MEM_BOUND_STALLS.LOAD) / CPU_CLK_UNHALTED.CORE Counts the number of cycles that the oldest load of the load buffer is stalled at retirement 00tma_info_load_store_bound_store_bound load_store_bound 100 * (MEM_SCHEDULER_BLOCK.ST_BUF / MEM_SCHEDULER_BLOCK.ALL) * tma_mem_scheduler Counts the number of cycles the core is stalled due to store buffer full 00tma_info_machine_clear_bound_machine_clears_disamb_pki 1e3 * MACHINE_CLEARS.DISAMBIGUATION / INST_RETIRED.ANY Counts the number of machine clears relative to thousands of instructions retired, due to memory disambiguation 00tma_info_machine_clear_bound_machine_clears_fp_assist_pki 1e3 * MACHINE_CLEARS.FP_ASSIST / INST_RETIRED.ANY Counts the number of machine clears relative to thousands of instructions retired, due to floating point assists 00tma_info_machine_clear_bound_machine_clears_monuke_pki 1e3 * MACHINE_CLEARS.MEMORY_ORDERING / INST_RETIRED.ANY Counts the number of machine clears relative to thousands of instructions retired, due to memory ordering 00tma_info_machine_clear_bound_machine_clears_mrn_pki 1e3 * MACHINE_CLEARS.MRN_NUKE / INST_RETIRED.ANY Counts the number of machine clears relative to thousands of instructions retired, due to memory renaming 00tma_info_machine_clear_bound_machine_clears_page_fault_pki 1e3 * MACHINE_CLEARS.PAGE_FAULT / INST_RETIRED.ANY Counts the number of machine clears relative to thousands of instructions retired, due to page faults 00tma_info_machine_clear_bound_machine_clears_smc_pki 1e3 * MACHINE_CLEARS.SMC / INST_RETIRED.ANY Counts the number of machine clears relative to thousands of instructions retired, due to self-modifying code 00tma_info_mem_exec_blocks_%_loads_with_adressaliasing 100 * LD_BLOCKS.4K_ALIAS / MEM_UOPS_RETIRED.ALL_LOADS Percentage of total non-speculative loads with an address aliasing block 00tma_info_mem_exec_blocks_%_loads_with_storefwdblk 100 * LD_BLOCKS.DATA_UNKNOWN / MEM_UOPS_RETIRED.ALL_LOADS Percentage of total non-speculative loads with a store forward or unknown store address block 00tma_info_mem_exec_bound_%_loadhead_with_l1miss 100 * LD_HEAD.L1_MISS_AT_RET / LD_HEAD.ANY_AT_RET Percentage of Memory Execution Bound due to a first level data cache miss 00tma_info_mem_exec_bound_%_loadhead_with_otherpipelineblks 100 * LD_HEAD.OTHER_AT_RET / LD_HEAD.ANY_AT_RET Percentage of Memory Execution Bound due to other block cases, such as pipeline conflicts, fences, etc 00tma_info_mem_exec_bound_%_loadhead_with_pagewalk 100 * LD_HEAD.PGWALK_AT_RET / LD_HEAD.ANY_AT_RET Percentage of Memory Execution Bound due to a pagewalk 00tma_info_mem_exec_bound_%_loadhead_with_stlbhit 100 * LD_HEAD.DTLB_MISS_AT_RET / LD_HEAD.ANY_AT_RET Percentage of Memory Execution Bound due to a second level TLB miss 00tma_info_mem_exec_bound_%_loadhead_with_storefwding 100 * LD_HEAD.ST_ADDR_AT_RET / LD_HEAD.ANY_AT_RET Percentage of Memory Execution Bound due to a store forward address match 00tma_info_mem_mix_ipload INST_RETIRED.ANY / MEM_UOPS_RETIRED.ALL_LOADS Instructions per Load 00tma_info_mem_mix_ipstore INST_RETIRED.ANY / MEM_UOPS_RETIRED.ALL_STORES Instructions per Store 00tma_info_mem_mix_load_locks_ratio 100 * MEM_UOPS_RETIRED.LOCK_LOADS / MEM_UOPS_RETIRED.ALL_LOADS Percentage of total non-speculative loads that perform one or more locks 00tma_info_mem_mix_load_splits_ratio 100 * MEM_UOPS_RETIRED.SPLIT_LOADS / MEM_UOPS_RETIRED.ALL_LOADS Percentage of total non-speculative loads that are splits 00tma_info_mem_mix_memload_ratio 1e3 * MEM_UOPS_RETIRED.ALL_LOADS / UOPS_RETIRED.ALL Ratio of mem load uops to all uops 00tma_info_serialization_%_tpause_cycles 100 * SERIALIZATION.C01_MS_SCB / (5 * CPU_CLK_UNHALTED.CORE) Percentage of time that the core is stalled due to a TPAUSE or UMWAIT instruction 00tma_info_system_cpu_utilization CPU_CLK_UNHALTED.REF_TSC / TSC Average CPU Utilization 00tma_info_system_kernel_utilization Summary cpu@CPU_CLK_UNHALTED.CORE_P@k / CPU_CLK_UNHALTED.CORE Fraction of cycles spent in Kernel mode 00tma_info_system_mux CPU_CLK_UNHALTED.CORE_P / CPU_CLK_UNHALTED.CORE ((tma_info_system_mux > 1.1)|(tma_info_system_mux < 0.9)) PerfMon Event Multiplexing accuracy indicator 00tma_info_system_turbo_utilization Power CPU_CLK_UNHALTED.CORE / CPU_CLK_UNHALTED.REF_TSC Average Frequency Utilization relative nominal frequency 00tma_info_uop_mix_fpdiv_uop_ratio 100 * UOPS_RETIRED.FPDIV / UOPS_RETIRED.ALL Percentage of all uops which are FPDiv uops 00tma_info_uop_mix_idiv_uop_ratio 100 * UOPS_RETIRED.IDIV / UOPS_RETIRED.ALL Percentage of all uops which are IDiv uops 00tma_info_uop_mix_microcode_uop_ratio 100 * UOPS_RETIRED.MS / UOPS_RETIRED.ALL Percentage of all uops which are microcode ops 00tma_info_uop_mix_x87_uop_ratio 100 * UOPS_RETIRED.X87 / UOPS_RETIRED.ALL Percentage of all uops which are x87 uops 00tma_itlb_misses TopdownL3;tma_L3_group;tma_ifetch_latency_group TOPDOWN_FE_BOUND.ITLB / (5 * CPU_CLK_UNHALTED.CORE) (tma_itlb_misses >0.05) & ((tma_ifetch_latency >0.15) & ((tma_frontend_bound >0.20))) Counts the number of issue slots that were not delivered by the frontend due to Instruction Table Lookaside Buffer (ITLB) misses 100% 00tma_machine_clears TopdownL2;tma_L2_group;tma_bad_speculation_group TOPDOWN_BAD_SPECULATION.MACHINE_CLEARS / (5 * CPU_CLK_UNHALTED.CORE) (tma_machine_clears >0.05) & ((tma_bad_speculation >0.15)) Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a machine clear (nuke) of any kind including memory ordering and memory disambiguation 100% TopdownL2 00tma_mem_scheduler TopdownL3;tma_L3_group;tma_resource_bound_group TOPDOWN_BE_BOUND.MEM_SCHEDULER / (5 * CPU_CLK_UNHALTED.CORE) (tma_mem_scheduler >0.10) & ((tma_resource_bound >0.20) & ((tma_backend_bound >0.10))) Counts the number of issue slots that were not consumed by the backend due to memory reservation stalls in which a scheduler is not able to accept uops 100% 00tma_non_mem_scheduler TopdownL3;tma_L3_group;tma_resource_bound_group TOPDOWN_BE_BOUND.NON_MEM_SCHEDULER / (5 * CPU_CLK_UNHALTED.CORE) (tma_non_mem_scheduler >0.10) & ((tma_resource_bound >0.20) & ((tma_backend_bound >0.10))) Counts the number of issue slots that were not consumed by the backend due to IEC or FPC RAT stalls, which can be due to FIQ or IEC reservation stalls in which the integer, floating point or SIMD scheduler is not able to accept uops 100% 00tma_nuke TopdownL3;tma_L3_group;tma_machine_clears_group TOPDOWN_BAD_SPECULATION.NUKE / (5 * CPU_CLK_UNHALTED.CORE) (tma_nuke >0.05) & ((tma_machine_clears >0.05) & ((tma_bad_speculation >0.15))) Counts the number of issue slots that were not consumed by the backend due to a machine clear that requires the use of microcode (slow nuke) 100% 00tma_other_fb TopdownL3;tma_L3_group;tma_ifetch_bandwidth_group TOPDOWN_FE_BOUND.OTHER / (5 * CPU_CLK_UNHALTED.CORE) (tma_other_fb >0.05) & ((tma_ifetch_bandwidth >0.10) & ((tma_frontend_bound >0.20))) Counts the number of issue slots that were not delivered by the frontend due to other common frontend stalls not categorized 100% 00tma_predecode TopdownL3;tma_L3_group;tma_ifetch_bandwidth_group TOPDOWN_FE_BOUND.PREDECODE / (5 * CPU_CLK_UNHALTED.CORE) (tma_predecode >0.05) & ((tma_ifetch_bandwidth >0.10) & ((tma_frontend_bound >0.20))) Counts the number of issue slots that were not delivered by the frontend due to wrong predecodes 100% 00tma_register TopdownL3;tma_L3_group;tma_resource_bound_group TOPDOWN_BE_BOUND.REGISTER / (5 * CPU_CLK_UNHALTED.CORE) (tma_register >0.10) & ((tma_resource_bound >0.20) & ((tma_backend_bound >0.10))) Counts the number of issue slots that were not consumed by the backend due to the physical register file unable to accept an entry (marble stalls) 100% 00tma_reorder_buffer TopdownL3;tma_L3_group;tma_resource_bound_group TOPDOWN_BE_BOUND.REORDER_BUFFER / (5 * CPU_CLK_UNHALTED.CORE) (tma_reorder_buffer >0.10) & ((tma_resource_bound >0.20) & ((tma_backend_bound >0.10))) Counts the number of issue slots that were not consumed by the backend due to the reorder buffer being full (ROB stalls) 100% 00tma_retiring Default;TopdownL1;tma_L1_group TOPDOWN_RETIRING.ALL / (5 * CPU_CLK_UNHALTED.CORE) (tma_retiring >0.75) Counts the number of issue slots that result in retirement slots 100% TopdownL1;Default TopdownL1 00tma_serialization TopdownL3;tma_L3_group;tma_resource_bound_group TOPDOWN_BE_BOUND.SERIALIZATION / (5 * CPU_CLK_UNHALTED.CORE) (tma_serialization >0.10) & ((tma_resource_bound >0.20) & ((tma_backend_bound >0.10))) Counts the number of issue slots that were not consumed by the backend due to scoreboards from the instruction queue (IQ), jump execution unit (JEU), or microcode sequencer (MS) 100% 00branch_misprediction_ratio branch_prediction d_ratio(ex_ret_brn_misp, ex_ret_brn) Execution-Time Branch Misprediction Ratio (Non-Speculative) 100% 00all_l2_cache_accesses l2_cache l2_request_g1.all_no_prefetch + l2_pf_hit_l2 + l2_pf_miss_l2_hit_l3 + l2_pf_miss_l2_l3 All L2 Cache Accesses 00l2_cache_accesses_from_l2_hwpf l2_cache l2_pf_hit_l2 + l2_pf_miss_l2_hit_l3 + l2_pf_miss_l2_l3 L2 Cache Accesses from L2 HWPF 00all_l2_cache_misses l2_cache l2_cache_req_stat.ic_dc_miss_in_l2 + l2_pf_miss_l2_hit_l3 + l2_pf_miss_l2_l3 All L2 Cache Misses 00l2_cache_misses_from_l2_hwpf l2_cache l2_pf_miss_l2_hit_l3 + l2_pf_miss_l2_l3 L2 Cache Misses from L2 HWPF 00all_l2_cache_hits l2_cache l2_cache_req_stat.ic_dc_hit_in_l2 + l2_pf_hit_l2 All L2 Cache Hits 00l3_read_miss_latency l3_cache xi_sys_fill_latency * 16 / xi_ccx_sdp_req1.all_l3_miss_req_typs Average L3 Read Miss Latency (in core clocks) 1core clocks 00ic_fetch_miss_ratio l2_cache d_ratio(l2_cache_req_stat.ic_access_in_l2, bp_l1_tlb_fetch_hit + bp_l1_tlb_miss_l2_hit + bp_l1_tlb_miss_l2_miss) L1 Instruction Cache (32B) Fetch Miss Ratio 100% 00l1_itlb_misses tlb bp_l1_tlb_miss_l2_hit + bp_l1_tlb_miss_l2_miss L1 ITLB Misses 00all_remote_links_outbound data_fabric remote_outbound_data_controller_0 + remote_outbound_data_controller_1 + remote_outbound_data_controller_2 + remote_outbound_data_controller_3 Approximate: Outbound data bytes for all Remote Links for a node (die) 3e-5MiB 00nps1_die_to_dram data_fabric dram_channel_data_controller_0 + dram_channel_data_controller_1 + dram_channel_data_controller_2 + dram_channel_data_controller_3 + dram_channel_data_controller_4 + dram_channel_data_controller_5 + dram_channel_data_controller_6 + dram_channel_data_controller_7 Approximate: Combined DRAM B/bytes of all channels on a NPS1 node (die) 6.1e-5MiB 01ic_fetch_miss_ratio l2_cache d_ratio(l2_cache_req_stat.ic_access_in_l2, bp_l1_tlb_fetch_hit + bp_l1_tlb_miss_l2_hit + bp_l1_tlb_miss_l2_tlb_miss) L1 Instruction Cache (32B) Fetch Miss Ratio 100% 00l1_itlb_misses tlb bp_l1_tlb_miss_l2_hit + bp_l1_tlb_miss_l2_tlb_miss L1 ITLB Misses 00l2_cache_misses_from_l2_hwpf l2_cache l2_pf_miss_l2_hit_l3 + l2_pf_miss_l2_l3 L2 Cache Misses from L2 Cache HWPF 00l3_read_miss_latency l3_cache xi_sys_fill_latency * 16 / xi_ccx_sdp_req1 Average L3 Read Miss Latency (in core clocks) 1core clocks 00op_cache_fetch_miss_ratio l2_cache d_ratio(op_cache_hit_miss.op_cache_miss, op_cache_hit_miss.all_op_cache_accesses) Op Cache (64B) Fetch Miss Ratio 00ic_fetch_miss_ratio l2_cache d_ratio(ic_tag_hit_miss.instruction_cache_miss, ic_tag_hit_miss.all_instruction_cache_accesses) Instruction Cache (32B) Fetch Miss Ratio 100% 00l1_itlb_misses tlb bp_l1_tlb_miss_l2_tlb_hit + bp_l1_tlb_miss_l2_tlb_miss L1 ITLB Misses 00macro_ops_dispatched decoder de_dis_cops_from_decoder.disp_op_type.any_integer_dispatch + de_dis_cops_from_decoder.disp_op_type.any_fp_dispatch Macro-ops Dispatched 00total_dispatch_slots 6 * ls_not_halted_cyc Total dispatch slots (upto 6 instructions can be dispatched in each cycle) 00frontend_bound PipelineL1 d_ratio(de_no_dispatch_per_slot.no_ops_from_frontend, total_dispatch_slots) Fraction of dispatch slots that remained unused because the frontend did not supply enough instructions/ops 100% 00bad_speculation PipelineL1 d_ratio(de_src_op_disp.all - ex_ret_ops, total_dispatch_slots) Fraction of dispatched ops that did not retire 100% 00backend_bound PipelineL1 d_ratio(de_no_dispatch_per_slot.backend_stalls, total_dispatch_slots) Fraction of dispatch slots that remained unused because of backend stalls 100% 00smt_contention PipelineL1 d_ratio(de_no_dispatch_per_slot.smt_contention, total_dispatch_slots) Fraction of dispatch slots that remained unused because the other thread was selected 100% 00retiring PipelineL1 d_ratio(ex_ret_ops, total_dispatch_slots) Fraction of dispatch slots used by ops that retired 100% 00frontend_bound_latency PipelineL2;frontend_bound_group d_ratio(6 * cpu@de_no_dispatch_per_slot.no_ops_from_frontend\,cmask\=0x6@, total_dispatch_slots) Fraction of dispatch slots that remained unused because of a latency bottleneck in the frontend (such as instruction cache or TLB misses) 100% 00frontend_bound_bandwidth PipelineL2;frontend_bound_group d_ratio(de_no_dispatch_per_slot.no_ops_from_frontend - 6 * cpu@de_no_dispatch_per_slot.no_ops_from_frontend\,cmask\=0x6@, total_dispatch_slots) Fraction of dispatch slots that remained unused because of a bandwidth bottleneck in the frontend (such as decode or op cache fetch bandwidth) 100% 00bad_speculation_mispredicts PipelineL2;bad_speculation_group d_ratio(bad_speculation * ex_ret_brn_misp, ex_ret_brn_misp + resyncs_or_nc_redirects) Fraction of dispatched ops that were flushed due to branch mispredicts 100% 00bad_speculation_pipeline_restarts PipelineL2;bad_speculation_group d_ratio(bad_speculation * resyncs_or_nc_redirects, ex_ret_brn_misp + resyncs_or_nc_redirects) Fraction of dispatched ops that were flushed due to pipeline restarts (resyncs) 100% 00backend_bound_memory PipelineL2;backend_bound_group backend_bound * d_ratio(ex_no_retire.load_not_complete, ex_no_retire.not_complete) Fraction of dispatch slots that remained unused because of stalls due to the memory subsystem 100% 00backend_bound_cpu PipelineL2;backend_bound_group backend_bound * (1 - d_ratio(ex_no_retire.load_not_complete, ex_no_retire.not_complete)) Fraction of dispatch slots that remained unused because of stalls not related to the memory subsystem 100% 00retiring_fastpath PipelineL2;retiring_group retiring * (1 - d_ratio(ex_ret_ucode_ops, ex_ret_ops)) Fraction of dispatch slots used by fastpath ops that retired 100% 00retiring_microcode PipelineL2;retiring_group retiring * d_ratio(ex_ret_ucode_ops, ex_ret_ops) Fraction of dispatch slots used by microcode ops that retired 100% 00branch_misprediction_ratio branch_prediction d_ratio(ex_ret_brn_misp, ex_ret_brn) Execution-time branch misprediction ratio (non-speculative) 100% 00all_l2_cache_accesses l2_cache l2_request_g1.all_no_prefetch + l2_pf_hit_l2.all + l2_pf_miss_l2_hit_l3.all + l2_pf_miss_l2_l3.all All L2 cache accesses 00l2_cache_accesses_from_l1_ic_misses l2_cache l2_request_g1.cacheable_ic_read L2 cache accesses from L1 instruction cache misses (including prefetch) 00l2_cache_accesses_from_l1_dc_misses l2_cache l2_request_g1.all_dc L2 cache accesses from L1 data cache misses (including prefetch) 00l2_cache_accesses_from_l2_hwpf l2_cache l2_pf_hit_l2.all + l2_pf_miss_l2_hit_l3.all + l2_pf_miss_l2_l3.all L2 cache accesses from L2 cache hardware prefetcher 00all_l2_cache_misses l2_cache l2_cache_req_stat.ic_dc_miss_in_l2 + l2_pf_miss_l2_hit_l3.all + l2_pf_miss_l2_l3.all All L2 cache misses 00l2_cache_misses_from_l1_ic_miss l2_cache l2_cache_req_stat.ic_fill_miss L2 cache misses from L1 instruction cache misses 00l2_cache_misses_from_l1_dc_miss l2_cache l2_cache_req_stat.ls_rd_blk_c L2 cache misses from L1 data cache misses 00l2_cache_misses_from_l2_hwpf l2_cache l2_pf_miss_l2_hit_l3.all + l2_pf_miss_l2_l3.all L2 cache misses from L2 cache hardware prefetcher 00all_l2_cache_hits l2_cache l2_cache_req_stat.ic_dc_hit_in_l2 + l2_pf_hit_l2.all All L2 cache hits 00l2_cache_hits_from_l1_ic_miss l2_cache l2_cache_req_stat.ic_hit_in_l2 L2 cache hits from L1 instruction cache misses 00l2_cache_hits_from_l1_dc_miss l2_cache l2_cache_req_stat.dc_hit_in_l2 L2 cache hits from L1 data cache misses 00l2_cache_hits_from_l2_hwpf l2_cache l2_pf_hit_l2.all L2 cache hits from L2 cache hardware prefetcher 00l3_cache_accesses l3_cache l3_lookup_state.all_coherent_accesses_to_l3 L3 cache accesses 00l3_misses l3_cache l3_lookup_state.l3_miss L3 misses (including cacheline state change requests) 00l3_read_miss_latency l3_cache l3_xi_sampled_latency.all * 10 / l3_xi_sampled_latency_requests.all Average L3 read miss latency (in core clocks) 1core clocks 00op_cache_fetch_miss_ratio d_ratio(op_cache_hit_miss.op_cache_miss, op_cache_hit_miss.all_op_cache_accesses) Op cache miss ratio for all fetches 100% 00ic_fetch_miss_ratio d_ratio(ic_tag_hit_miss.instruction_cache_miss, ic_tag_hit_miss.all_instruction_cache_accesses) Instruction cache miss ratio for all fetches. An instruction cache miss will not be counted by this metric if it is an OC hit 100% 00l1_data_cache_fills_from_memory l1_dcache ls_any_fills_from_sys.dram_io_all L1 data cache fills from DRAM or MMIO in any NUMA node 00l1_data_cache_fills_from_remote_node l1_dcache ls_any_fills_from_sys.far_all L1 data cache fills from a different NUMA node 00l1_data_cache_fills_from_same_ccx l1_dcache ls_any_fills_from_sys.local_all L1 data cache fills from within the same CCX 00l1_data_cache_fills_from_different_ccx l1_dcache ls_any_fills_from_sys.remote_cache L1 data cache fills from another CCX cache in any NUMA node 00all_l1_data_cache_fills l1_dcache ls_any_fills_from_sys.all All L1 data cache fills 00l1_demand_data_cache_fills_from_local_l2 l1_dcache ls_dmnd_fills_from_sys.local_l2 L1 demand data cache fills from local L2 cache 00l1_demand_data_cache_fills_from_same_ccx l1_dcache ls_dmnd_fills_from_sys.local_ccx L1 demand data cache fills from within the same CCX 00l1_demand_data_cache_fills_from_near_cache l1_dcache ls_dmnd_fills_from_sys.near_cache L1 demand data cache fills from another CCX cache in the same NUMA node 00l1_demand_data_cache_fills_from_near_memory l1_dcache ls_dmnd_fills_from_sys.dram_io_near L1 demand data cache fills from DRAM or MMIO in the same NUMA node 00l1_demand_data_cache_fills_from_far_cache l1_dcache ls_dmnd_fills_from_sys.far_cache L1 demand data cache fills from another CCX cache in a different NUMA node 00l1_demand_data_cache_fills_from_far_memory l1_dcache ls_dmnd_fills_from_sys.dram_io_far L1 demand data cache fills from DRAM or MMIO in a different NUMA node 00l1_itlb_misses tlb bp_l1_tlb_miss_l2_tlb_hit + bp_l1_tlb_miss_l2_tlb_miss.all L1 instruction TLB misses 00l2_itlb_misses tlb bp_l1_tlb_miss_l2_tlb_miss.all L2 instruction TLB misses and instruction page walks 00l1_dtlb_misses tlb ls_l1_d_tlb_miss.all L1 data TLB misses 00l2_dtlb_misses tlb ls_l1_d_tlb_miss.all_l2_miss L2 data TLB misses and data page walks 00all_tlbs_flushed tlb ls_tlb_flush.all All TLBs flushed 00macro_ops_dispatched decoder de_src_op_disp.all Macro-ops dispatched 00sse_avx_stalls fp_disp_faults.sse_avx_all Mixed SSE/AVX stalls 00macro_ops_retired ex_ret_ops Macro-ops retired 00dram_read_data_for_local_processor data_fabric local_processor_read_data_beats_cs0 + local_processor_read_data_beats_cs1 + local_processor_read_data_beats_cs2 + local_processor_read_data_beats_cs3 + local_processor_read_data_beats_cs4 + local_processor_read_data_beats_cs5 + local_processor_read_data_beats_cs6 + local_processor_read_data_beats_cs7 + local_processor_read_data_beats_cs8 + local_processor_read_data_beats_cs9 + local_processor_read_data_beats_cs10 + local_processor_read_data_beats_cs11 DRAM read data for local processor 6.103515625e-5MiB 00dram_write_data_for_local_processor data_fabric local_processor_write_data_beats_cs0 + local_processor_write_data_beats_cs1 + local_processor_write_data_beats_cs2 + local_processor_write_data_beats_cs3 + local_processor_write_data_beats_cs4 + local_processor_write_data_beats_cs5 + local_processor_write_data_beats_cs6 + local_processor_write_data_beats_cs7 + local_processor_write_data_beats_cs8 + local_processor_write_data_beats_cs9 + local_processor_write_data_beats_cs10 + local_processor_write_data_beats_cs11 DRAM write data for local processor 6.103515625e-5MiB 00dram_read_data_for_remote_processor data_fabric remote_processor_read_data_beats_cs0 + remote_processor_read_data_beats_cs1 + remote_processor_read_data_beats_cs2 + remote_processor_read_data_beats_cs3 + remote_processor_read_data_beats_cs4 + remote_processor_read_data_beats_cs5 + remote_processor_read_data_beats_cs6 + remote_processor_read_data_beats_cs7 + remote_processor_read_data_beats_cs8 + remote_processor_read_data_beats_cs9 + remote_processor_read_data_beats_cs10 + remote_processor_read_data_beats_cs11 DRAM read data for remote processor 6.103515625e-5MiB 00dram_write_data_for_remote_processor data_fabric remote_processor_write_data_beats_cs0 + remote_processor_write_data_beats_cs1 + remote_processor_write_data_beats_cs2 + remote_processor_write_data_beats_cs3 + remote_processor_write_data_beats_cs4 + remote_processor_write_data_beats_cs5 + remote_processor_write_data_beats_cs6 + remote_processor_write_data_beats_cs7 + remote_processor_write_data_beats_cs8 + remote_processor_write_data_beats_cs9 + remote_processor_write_data_beats_cs10 + remote_processor_write_data_beats_cs11 DRAM write data for remote processor 6.103515625e-5MiB 00local_socket_upstream_dma_read_data data_fabric local_socket_upstream_read_beats_iom0 + local_socket_upstream_read_beats_iom1 + local_socket_upstream_read_beats_iom2 + local_socket_upstream_read_beats_iom3 Local socket upstream DMA read data 6.103515625e-5MiB 00local_socket_upstream_dma_write_data data_fabric local_socket_upstream_write_beats_iom0 + local_socket_upstream_write_beats_iom1 + local_socket_upstream_write_beats_iom2 + local_socket_upstream_write_beats_iom3 Local socket upstream DMA write data 6.103515625e-5MiB 00remote_socket_upstream_dma_read_data data_fabric remote_socket_upstream_read_beats_iom0 + remote_socket_upstream_read_beats_iom1 + remote_socket_upstream_read_beats_iom2 + remote_socket_upstream_read_beats_iom3 Remote socket upstream DMA read data 6.103515625e-5MiB 00remote_socket_upstream_dma_write_data data_fabric remote_socket_upstream_write_beats_iom0 + remote_socket_upstream_write_beats_iom1 + remote_socket_upstream_write_beats_iom2 + remote_socket_upstream_write_beats_iom3 Remote socket upstream DMA write data 6.103515625e-5MiB 00local_socket_inbound_data_to_cpu data_fabric local_socket_inf0_inbound_data_beats_ccm0 + local_socket_inf1_inbound_data_beats_ccm0 + local_socket_inf0_inbound_data_beats_ccm1 + local_socket_inf1_inbound_data_beats_ccm1 + local_socket_inf0_inbound_data_beats_ccm2 + local_socket_inf1_inbound_data_beats_ccm2 + local_socket_inf0_inbound_data_beats_ccm3 + local_socket_inf1_inbound_data_beats_ccm3 + local_socket_inf0_inbound_data_beats_ccm4 + local_socket_inf1_inbound_data_beats_ccm4 + local_socket_inf0_inbound_data_beats_ccm5 + local_socket_inf1_inbound_data_beats_ccm5 + local_socket_inf0_inbound_data_beats_ccm6 + local_socket_inf1_inbound_data_beats_ccm6 + local_socket_inf0_inbound_data_beats_ccm7 + local_socket_inf1_inbound_data_beats_ccm7 Local socket inbound data to the CPU (e.g. read data) 3.0517578125e-5MiB 00local_socket_outbound_data_from_cpu data_fabric local_socket_inf0_outbound_data_beats_ccm0 + local_socket_inf1_outbound_data_beats_ccm0 + local_socket_inf0_outbound_data_beats_ccm1 + local_socket_inf1_outbound_data_beats_ccm1 + local_socket_inf0_outbound_data_beats_ccm2 + local_socket_inf1_outbound_data_beats_ccm2 + local_socket_inf0_outbound_data_beats_ccm3 + local_socket_inf1_outbound_data_beats_ccm3 + local_socket_inf0_outbound_data_beats_ccm4 + local_socket_inf1_outbound_data_beats_ccm4 + local_socket_inf0_outbound_data_beats_ccm5 + local_socket_inf1_outbound_data_beats_ccm5 + local_socket_inf0_outbound_data_beats_ccm6 + local_socket_inf1_outbound_data_beats_ccm6 + local_socket_inf0_outbound_data_beats_ccm7 + local_socket_inf1_outbound_data_beats_ccm7 Local socket outbound data from the CPU (e.g. write data) 6.103515625e-5MiB 00remote_socket_inbound_data_to_cpu data_fabric remote_socket_inf0_inbound_data_beats_ccm0 + remote_socket_inf1_inbound_data_beats_ccm0 + remote_socket_inf0_inbound_data_beats_ccm1 + remote_socket_inf1_inbound_data_beats_ccm1 + remote_socket_inf0_inbound_data_beats_ccm2 + remote_socket_inf1_inbound_data_beats_ccm2 + remote_socket_inf0_inbound_data_beats_ccm3 + remote_socket_inf1_inbound_data_beats_ccm3 + remote_socket_inf0_inbound_data_beats_ccm4 + remote_socket_inf1_inbound_data_beats_ccm4 + remote_socket_inf0_inbound_data_beats_ccm5 + remote_socket_inf1_inbound_data_beats_ccm5 + remote_socket_inf0_inbound_data_beats_ccm6 + remote_socket_inf1_inbound_data_beats_ccm6 + remote_socket_inf0_inbound_data_beats_ccm7 + remote_socket_inf1_inbound_data_beats_ccm7 Remote socket inbound data to the CPU (e.g. read data) 3.0517578125e-5MiB 00remote_socket_outbound_data_from_cpu data_fabric remote_socket_inf0_outbound_data_beats_ccm0 + remote_socket_inf1_outbound_data_beats_ccm0 + remote_socket_inf0_outbound_data_beats_ccm1 + remote_socket_inf1_outbound_data_beats_ccm1 + remote_socket_inf0_outbound_data_beats_ccm2 + remote_socket_inf1_outbound_data_beats_ccm2 + remote_socket_inf0_outbound_data_beats_ccm3 + remote_socket_inf1_outbound_data_beats_ccm3 + remote_socket_inf0_outbound_data_beats_ccm4 + remote_socket_inf1_outbound_data_beats_ccm4 + remote_socket_inf0_outbound_data_beats_ccm5 + remote_socket_inf1_outbound_data_beats_ccm5 + remote_socket_inf0_outbound_data_beats_ccm6 + remote_socket_inf1_outbound_data_beats_ccm6 + remote_socket_inf0_outbound_data_beats_ccm7 + remote_socket_inf1_outbound_data_beats_ccm7 Remote socket outbound data from the CPU (e.g. write data) 6.103515625e-5MiB 00local_socket_outbound_data_from_all_links data_fabric local_socket_outbound_data_beats_link0 + local_socket_outbound_data_beats_link1 + local_socket_outbound_data_beats_link2 + local_socket_outbound_data_beats_link3 + local_socket_outbound_data_beats_link4 + local_socket_outbound_data_beats_link5 + local_socket_outbound_data_beats_link6 + local_socket_outbound_data_beats_link7 Outbound data from all links (local socket) 6.103515625e-5MiB 00umc_data_bus_utilization memory_controller d_ratio(umc_data_slot_clks.all / 2, umc_mem_clk) Memory controller data bus utilization 100% 00umc_cas_cmd_rate memory_controller d_ratio(umc_cas_cmd.all * 1e3, umc_mem_clk) Memory controller CAS command rate 00umc_cas_cmd_read_ratio memory_controller d_ratio(umc_cas_cmd.rd, umc_cas_cmd.all) Ratio of memory controller CAS commands for reads 100% 00umc_cas_cmd_write_ratio memory_controller d_ratio(umc_cas_cmd.wr, umc_cas_cmd.all) Ratio of memory controller CAS commands for writes 100% 00umc_mem_read_bandwidth memory_controller umc_cas_cmd.rd * 64 / 1e6 / duration_time Estimated memory read bandwidth 1MB/s 00umc_mem_write_bandwidth memory_controller umc_cas_cmd.wr * 64 / 1e6 / duration_time Estimated memory write bandwidth 1MB/s 00umc_mem_bandwidth memory_controller umc_cas_cmd.all * 64 / 1e6 / duration_time Estimated combined memory bandwidth 1MB/s 00umc_activate_cmd_rate memory_controller d_ratio(umc_act_cmd.all * 1e3, umc_mem_clk) Memory controller ACTIVATE command rate 00umc_precharge_cmd_rate memory_controller d_ratio(umc_pchg_cmd.all * 1e3, umc_mem_clk) Memory controller PRECHARGE command rate 00total_dispatch_slots 8 * ls_not_halted_cyc Total dispatch slots (up to 8 instructions can be dispatched in each cycle) 1slots 00frontend_bound PipelineL1 d_ratio(de_no_dispatch_per_slot.no_ops_from_frontend, total_dispatch_slots) Percentage of dispatch slots that remained unused because the frontend did not supply enough instructions/ops 100%slots 00bad_speculation PipelineL1 d_ratio(de_src_op_disp.all - ex_ret_ops, total_dispatch_slots) Percentage of dispatched ops that did not retire 100%ops 00backend_bound PipelineL1 d_ratio(de_no_dispatch_per_slot.backend_stalls, total_dispatch_slots) Percentage of dispatch slots that remained unused because of backend stalls 100%slots 00smt_contention PipelineL1 d_ratio(de_no_dispatch_per_slot.smt_contention, total_dispatch_slots) Percentage of dispatch slots that remained unused because the other thread was selected 100%slots 00retiring PipelineL1 d_ratio(ex_ret_ops, total_dispatch_slots) Percentage of dispatch slots used by ops that retired 100%slots 00frontend_bound_by_latency PipelineL2;frontend_bound_group d_ratio(8 * cpu@de_no_dispatch_per_slot.no_ops_from_frontend\,cmask\=0x8@, total_dispatch_slots) Percentage of dispatch slots that remained unused because of a latency bottleneck in the frontend (such as instruction cache or TLB misses) 100%slots 00frontend_bound_by_bandwidth PipelineL2;frontend_bound_group d_ratio(de_no_dispatch_per_slot.no_ops_from_frontend - 8 * cpu@de_no_dispatch_per_slot.no_ops_from_frontend\,cmask\=0x8@, total_dispatch_slots) Percentage of dispatch slots that remained unused because of a bandwidth bottleneck in the frontend (such as decode or op cache fetch bandwidth) 100%slots 00bad_speculation_from_mispredicts PipelineL2;bad_speculation_group d_ratio(bad_speculation * ex_ret_brn_misp, ex_ret_brn_misp + bp_redirects.resync) Percentage of dispatched ops that were flushed due to branch mispredicts 100%ops 00bad_speculation_from_pipeline_restarts PipelineL2;bad_speculation_group d_ratio(bad_speculation * bp_redirects.resync, ex_ret_brn_misp + bp_redirects.resync) Percentage of dispatched ops that were flushed due to pipeline restarts (resyncs) 100%ops 00backend_bound_by_memory PipelineL2;backend_bound_group backend_bound * d_ratio(ex_no_retire.load_not_complete, ex_no_retire.not_complete) Percentage of dispatch slots that remained unused because of stalls due to the memory subsystem 100%slots 00backend_bound_by_cpu PipelineL2;backend_bound_group backend_bound * (1 - d_ratio(ex_no_retire.load_not_complete, ex_no_retire.not_complete)) Percentage of dispatch slots that remained unused because of stalls not related to the memory subsystem 100%slots 00retiring_from_fastpath PipelineL2;retiring_group retiring * (1 - d_ratio(ex_ret_ucode_ops, ex_ret_ops)) Percentage of dispatch slots used by fastpath ops that retired 100%slots 00retiring_from_microcode PipelineL2;retiring_group retiring * d_ratio(ex_ret_ucode_ops, ex_ret_ops) Percentage of dispatch slots used by microcode ops that retired 100%slots 00branch_misprediction_rate branch_prediction d_ratio(ex_ret_brn_misp, ex_ret_brn) Execution-time branch misprediction rate (non-speculative) 1per_branch 00all_data_cache_accesses_pti l1_dcache ls_dispatch.all / instructions All data cache accesses per thousand instructions 1e3per_1k_instr 00all_l2_cache_accesses_pti l2_cache (l2_request_g1.all_no_prefetch + l2_pf_hit_l2.l2_hwpf + l2_pf_miss_l2_hit_l3.l2_hwpf + l2_pf_miss_l2_l3.l2_hwpf) / instructions All L2 cache accesses per thousand instructions 1e3per_1k_instr 00l2_cache_accesses_from_l1_ic_misses_pti l2_cache l2_request_g1.cacheable_ic_read / instructions L2 cache accesses from L1 instruction cache misses (including prefetch) per thousand instructions 1e3per_1k_instr 00l2_cache_accesses_from_l1_dc_misses_pti l2_cache l2_request_g1.all_dc / instructions L2 cache accesses from L1 data cache misses (including prefetch) per thousand instructions 1e3per_1k_instr 00l2_cache_accesses_from_l2_hwpf_pti l2_cache (l2_pf_hit_l2.l1_dc_l2_hwpf + l2_pf_miss_l2_hit_l3.l1_dc_l2_hwpf + l2_pf_miss_l2_l3.l1_dc_l2_hwpf) / instructions L2 cache accesses from L2 cache hardware prefetcher per thousand instructions 1e3per_1k_instr 00all_l2_cache_misses_pti l2_cache (l2_cache_req_stat.ic_dc_miss_in_l2 + l2_pf_miss_l2_hit_l3.l2_hwpf + l2_pf_miss_l2_l3.l2_hwpf) / instructions All L2 cache misses per thousand instructions 1e3per_1k_instr 00l2_cache_misses_from_l1_ic_miss_pti l2_cache l2_cache_req_stat.ic_fill_miss / instructions L2 cache misses from L1 instruction cache misses per thousand instructions 1e3per_1k_instr 00l2_cache_misses_from_l1_dc_miss_pti l2_cache l2_cache_req_stat.ls_rd_blk_c / instructions L2 cache misses from L1 data cache misses per thousand instructions 1e3per_1k_instr 00l2_cache_misses_from_l2_hwpf_pti l2_cache (l2_pf_miss_l2_hit_l3.l1_dc_l2_hwpf + l2_pf_miss_l2_l3.l1_dc_l2_hwpf) / instructions L2 cache misses from L2 cache hardware prefetcher per thousand instructions 1e3per_1k_instr 00all_l2_cache_hits_pti l2_cache (l2_cache_req_stat.ic_dc_hit_in_l2 + l2_pf_hit_l2.l2_hwpf) / instructions All L2 cache hits per thousand instructions 1e3per_1k_instr 00l2_cache_hits_from_l1_ic_miss_pti l2_cache l2_cache_req_stat.ic_hit_in_l2 / instructions L2 cache hits from L1 instruction cache misses per thousand instructions 1e3per_1k_instr 00l2_cache_hits_from_l1_dc_miss_pti l2_cache l2_cache_req_stat.dc_hit_in_l2 / instructions L2 cache hits from L1 data cache misses per thousand instructions 1e3per_1k_instr 00l2_cache_hits_from_l2_hwpf_pti l2_cache l2_pf_hit_l2.l1_dc_l2_hwpf / instructions L2 cache hits from L2 cache hardware prefetcher per thousand instructions 1e3per_1k_instr 00l3_read_miss_latency l3_cache l3_xi_sampled_latency.all * 10 / l3_xi_sampled_latency_requests.all Average L3 read miss latency (in core clocks) 1ns 00l3_read_miss_latency_for_local_dram l3_cache l3_xi_sampled_latency.dram_near * 10 / l3_xi_sampled_latency_requests.dram_near Average L3 read miss latency (in core clocks) for local DRAM 1ns 00l3_read_miss_latency_for_remote_dram l3_cache l3_xi_sampled_latency.dram_far * 10 / l3_xi_sampled_latency_requests.dram_far Average L3 read miss latency (in core clocks) for remote DRAM 1ns 00l1_data_cache_fills_from_memory_pti l1_dcache ls_any_fills_from_sys.dram_io_all / instructions L1 data cache fills from DRAM or MMIO in any NUMA node per thousand instructions 1e3per_1k_instr 00l1_data_cache_fills_from_remote_node_pti l1_dcache ls_any_fills_from_sys.far_all / instructions L1 data cache fills from a different NUMA node per thousand instructions 1e3per_1k_instr 00l1_data_cache_fills_from_same_ccx_pti l1_dcache ls_any_fills_from_sys.local_all / instructions L1 data cache fills from within the same CCX per thousand instructions 1e3per_1k_instr 00l1_data_cache_fills_from_different_ccx_pti l1_dcache ls_any_fills_from_sys.remote_cache / instructions L1 data cache fills from another CCX cache in any NUMA node per thousand instructions 1e3per_1k_instr 00all_l1_data_cache_fills_pti l1_dcache ls_any_fills_from_sys.all / instructions All L1 data cache fills per thousand instructions 1e3per_1k_instr 00l1_demand_data_cache_fills_from_local_l2_pti l1_dcache ls_dmnd_fills_from_sys.local_l2 / instructions L1 demand data cache fills from local L2 cache per thousand instructions 1e3per_1k_instr 00l1_demand_data_cache_fills_from_same_ccx_pti l1_dcache ls_dmnd_fills_from_sys.local_ccx / instructions L1 demand data cache fills from within the same CCX per thousand instructions 1e3per_1k_instr 00l1_demand_data_cache_fills_from_near_cache_pti l1_dcache ls_dmnd_fills_from_sys.near_cache / instructions L1 demand data cache fills from another CCX cache in the same NUMA node per thousand instructions 1e3per_1k_instr 00l1_demand_data_cache_fills_from_near_memory_pti l1_dcache ls_dmnd_fills_from_sys.dram_io_near / instructions L1 demand data cache fills from DRAM or MMIO in the same NUMA node per thousand instructions 1e3per_1k_instr 00l1_demand_data_cache_fills_from_far_cache_pti l1_dcache ls_dmnd_fills_from_sys.far_cache / instructions L1 demand data cache fills from another CCX cache in a different NUMA node per thousand instructions 1e3per_1k_instr 00l1_demand_data_cache_fills_from_far_memory_pti l1_dcache ls_dmnd_fills_from_sys.dram_io_far / instructions L1 demand data cache fills from DRAM or MMIO in a different NUMA node per thousand instructions 1e3per_1k_instr 00l1_itlb_misses_pti tlb (bp_l1_tlb_miss_l2_tlb_hit + bp_l1_tlb_miss_l2_tlb_miss.all) / instructions L1 instruction TLB misses per thousand instructions 1e3per_1k_instr 00l2_itlb_misses_pti tlb bp_l1_tlb_miss_l2_tlb_miss.all / instructions L2 instruction TLB misses and instruction page walks per thousand instructions 1e3per_1k_instr 00l1_dtlb_misses_pti tlb ls_l1_d_tlb_miss.all / instructions L1 data TLB misses per thousand instructions 1e3per_1k_instr 00l2_dtlb_misses_pti tlb ls_l1_d_tlb_miss.all_l2_miss / instructions L2 data TLB misses and data page walks per thousand instructions 1e3per_1k_instr 00all_tlbs_flushed_pti tlb ls_tlb_flush.all / instructions All TLBs flushed per thousand instructions 1e3per_1k_instr 00umc_cas_cmd_rate memory_controller d_ratio(umc_cas_cmd.all * 1e3, umc_mem_clk) Memory controller CAS command rate 1per_memclk 00umc_activate_cmd_rate memory_controller d_ratio(umc_act_cmd.all * 1e3, umc_mem_clk) Memory controller ACTIVATE command rate 1per_memclk 00umc_precharge_cmd_rate memory_controller d_ratio(umc_pchg_cmd.all * 1e3, umc_mem_clk) Memory controller PRECHARGE command rate 1per_memclk 00dram_read_bandwidth_for_local_or_remote_socket data_fabric (local_or_remote_socket_read_data_beats_dram_0 + local_or_remote_socket_read_data_beats_dram_1 + local_or_remote_socket_read_data_beats_dram_2 + local_or_remote_socket_read_data_beats_dram_3 + local_or_remote_socket_read_data_beats_dram_4 + local_or_remote_socket_read_data_beats_dram_5 + local_or_remote_socket_read_data_beats_dram_6 + local_or_remote_socket_read_data_beats_dram_7 + local_or_remote_socket_read_data_beats_dram_8 + local_or_remote_socket_read_data_beats_dram_9 + local_or_remote_socket_read_data_beats_dram_10 + local_or_remote_socket_read_data_beats_dram_11) / duration_time DRAM read data bandwidth for accesses in local or remote socket 6.4e-5MB/s 00dram_write_bandwidth_for_local_socket data_fabric (local_socket_write_data_beats_dram_0 + local_socket_write_data_beats_dram_1 + local_socket_write_data_beats_dram_2 + local_socket_write_data_beats_dram_3 + local_socket_write_data_beats_dram_4 + local_socket_write_data_beats_dram_5 + local_socket_write_data_beats_dram_6 + local_socket_write_data_beats_dram_7 + local_socket_write_data_beats_dram_8 + local_socket_write_data_beats_dram_9 + local_socket_write_data_beats_dram_10 + local_socket_write_data_beats_dram_11) / duration_time DRAM write data bandwidth for accesses in local socket 6.4e-5MB/s 00dram_write_bandwidth_for_remote_socket data_fabric (remote_socket_write_data_beats_dram_0 + remote_socket_write_data_beats_dram_1 + remote_socket_write_data_beats_dram_2 + remote_socket_write_data_beats_dram_3 + remote_socket_write_data_beats_dram_4 + remote_socket_write_data_beats_dram_5 + remote_socket_write_data_beats_dram_6 + remote_socket_write_data_beats_dram_7 + remote_socket_write_data_beats_dram_8 + remote_socket_write_data_beats_dram_9 + remote_socket_write_data_beats_dram_10 + remote_socket_write_data_beats_dram_11) / duration_time DRAM write data bandwidth for accesses in remote socket 6.4e-5MB/s 00dram_write_bandwidth_for_local_or_remote_socket data_fabric (local_or_remote_socket_write_data_beats_dram_0 + local_or_remote_socket_write_data_beats_dram_1 + local_or_remote_socket_write_data_beats_dram_2 + local_or_remote_socket_write_data_beats_dram_3 + local_or_remote_socket_write_data_beats_dram_4 + local_or_remote_socket_write_data_beats_dram_5 + local_or_remote_socket_write_data_beats_dram_6 + local_or_remote_socket_write_data_beats_dram_7 + local_or_remote_socket_write_data_beats_dram_8 + local_or_remote_socket_write_data_beats_dram_9 + local_or_remote_socket_write_data_beats_dram_10 + local_or_remote_socket_write_data_beats_dram_11) / duration_time DRAM write data bandwidth for accesses in local or remote socket 6.4e-5MB/s 00upstream_dma_read_bandwidth_for_local_socket data_fabric (local_socket_upstream_read_data_beats_io_0 + local_socket_upstream_read_data_beats_io_1 + local_socket_upstream_read_data_beats_io_2 + local_socket_upstream_read_data_beats_io_3 + local_socket_upstream_read_data_beats_io_4 + local_socket_upstream_read_data_beats_io_5 + local_socket_upstream_read_data_beats_io_6 + local_socket_upstream_read_data_beats_io_7) / duration_time Upstream DMA read data bandwidth for accesses in local socket 6.4e-5MB/s 00upstream_dma_write_bandwidth_for_local_socket data_fabric (local_socket_upstream_write_data_beats_io_0 + local_socket_upstream_write_data_beats_io_1 + local_socket_upstream_write_data_beats_io_2 + local_socket_upstream_write_data_beats_io_3 + local_socket_upstream_write_data_beats_io_4 + local_socket_upstream_write_data_beats_io_5 + local_socket_upstream_write_data_beats_io_6 + local_socket_upstream_write_data_beats_io_7) / duration_time Upstream DMA write data bandwidth for accesses in local socket 6.4e-5MB/s 00upstream_dma_read_bandwidth_for_remote_socket data_fabric (remote_socket_upstream_read_data_beats_io_0 + remote_socket_upstream_read_data_beats_io_1 + remote_socket_upstream_read_data_beats_io_2 + remote_socket_upstream_read_data_beats_io_3 + remote_socket_upstream_read_data_beats_io_4 + remote_socket_upstream_read_data_beats_io_5 + remote_socket_upstream_read_data_beats_io_6 + remote_socket_upstream_read_data_beats_io_7) / duration_time Upstream DMA read data bandwidth for accesses in remote socket 6.4e-5MB/s 00upstream_dma_write_bandwidth_for_remote_socket data_fabric (remote_socket_upstream_write_data_beats_io_0 + remote_socket_upstream_write_data_beats_io_1 + remote_socket_upstream_write_data_beats_io_2 + remote_socket_upstream_write_data_beats_io_3 + remote_socket_upstream_write_data_beats_io_4 + remote_socket_upstream_write_data_beats_io_5 + remote_socket_upstream_write_data_beats_io_6 + remote_socket_upstream_write_data_beats_io_7) / duration_time Upstream DMA write data bandwidth for accesses in remote socket 6.4e-5MB/s 00core_inbound_data_bandwidth_for_local_socket data_fabric (local_socket_inbound_data_beats_cfi_0 + local_socket_inbound_data_beats_cfi_1 + local_socket_inbound_data_beats_cfi_2 + local_socket_inbound_data_beats_cfi_3 + local_socket_inbound_data_beats_cfi_4 + local_socket_inbound_data_beats_cfi_5 + local_socket_inbound_data_beats_cfi_6 + local_socket_inbound_data_beats_cfi_7 + local_socket_inbound_data_beats_cfi_8 + local_socket_inbound_data_beats_cfi_9 + local_socket_inbound_data_beats_cfi_10 + local_socket_inbound_data_beats_cfi_11 + local_socket_inbound_data_beats_cfi_12 + local_socket_inbound_data_beats_cfi_13 + local_socket_inbound_data_beats_cfi_14 + local_socket_inbound_data_beats_cfi_15) / duration_time Core inbound data bandwidth for accesses in local socket 3.2e-5MB/s 00core_outbound_data_bandwidth_for_local_socket data_fabric (local_socket_outbound_data_beats_cfi_0 + local_socket_outbound_data_beats_cfi_1 + local_socket_outbound_data_beats_cfi_2 + local_socket_outbound_data_beats_cfi_3 + local_socket_outbound_data_beats_cfi_4 + local_socket_outbound_data_beats_cfi_5 + local_socket_outbound_data_beats_cfi_6 + local_socket_outbound_data_beats_cfi_7 + local_socket_outbound_data_beats_cfi_8 + local_socket_outbound_data_beats_cfi_9 + local_socket_outbound_data_beats_cfi_10 + local_socket_outbound_data_beats_cfi_11 + local_socket_outbound_data_beats_cfi_12 + local_socket_outbound_data_beats_cfi_13 + local_socket_outbound_data_beats_cfi_14 + local_socket_outbound_data_beats_cfi_15) / duration_time Core outbound data bandwidth for accesses in local socket 6.4e-5MB/s 00core_inbound_data_bandwidth_for_remote_socket data_fabric (remote_socket_inbound_data_beats_cfi_0 + remote_socket_inbound_data_beats_cfi_1 + remote_socket_inbound_data_beats_cfi_2 + remote_socket_inbound_data_beats_cfi_3 + remote_socket_inbound_data_beats_cfi_4 + remote_socket_inbound_data_beats_cfi_5 + remote_socket_inbound_data_beats_cfi_6 + remote_socket_inbound_data_beats_cfi_7 + remote_socket_inbound_data_beats_cfi_8 + remote_socket_inbound_data_beats_cfi_9 + remote_socket_inbound_data_beats_cfi_10 + remote_socket_inbound_data_beats_cfi_11 + remote_socket_inbound_data_beats_cfi_12 + remote_socket_inbound_data_beats_cfi_13 + remote_socket_inbound_data_beats_cfi_14 + remote_socket_inbound_data_beats_cfi_15) / duration_time Core inbound data bandwidth for accesses in remote socket 3.2e-5MB/s 00core_outbound_data_bandwidth_for_remote_socket data_fabric (remote_socket_outbound_data_beats_cfi_0 + remote_socket_outbound_data_beats_cfi_1 + remote_socket_outbound_data_beats_cfi_2 + remote_socket_outbound_data_beats_cfi_3 + remote_socket_outbound_data_beats_cfi_4 + remote_socket_outbound_data_beats_cfi_5 + remote_socket_outbound_data_beats_cfi_6 + remote_socket_outbound_data_beats_cfi_7 + remote_socket_outbound_data_beats_cfi_8 + remote_socket_outbound_data_beats_cfi_9 + remote_socket_outbound_data_beats_cfi_10 + remote_socket_outbound_data_beats_cfi_11 + remote_socket_outbound_data_beats_cfi_12 + remote_socket_outbound_data_beats_cfi_13 + remote_socket_outbound_data_beats_cfi_14 + remote_socket_outbound_data_beats_cfi_15) / duration_time Core outbound data bandwidth for accesses in remote socket 6.4e-5MB/s 00cross_socket_inbound_data_bandwidth_for_local_socket data_fabric (local_socket_inbound_data_beats_link_0 + local_socket_inbound_data_beats_link_1 + local_socket_inbound_data_beats_link_2 + local_socket_inbound_data_beats_link_3 + local_socket_inbound_data_beats_link_4 + local_socket_inbound_data_beats_link_5) / duration_time Inbound data bandwidth for accesses between local socket and remote socket 6.4e-5MB/s 00cross_socket_outbound_data_bandwidth_for_local_socket data_fabric (local_socket_outbound_data_beats_link_0 + local_socket_outbound_data_beats_link_1 + local_socket_outbound_data_beats_link_2 + local_socket_outbound_data_beats_link_3 + local_socket_outbound_data_beats_link_4 + local_socket_outbound_data_beats_link_5) / duration_time Outbound data bandwidth for accesses between local socket and remote socket 6.4e-5MB/s 00tma_backend_bound Default;TopdownL1;tma_L1_group cpu_atom@TOPDOWN_BE_BOUND.ALL_P@ / (8 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_backend_bound >0.10) Counts the total number of issue slots that were not consumed by the backend due to backend stalls Counts the total number of issue slots that were not consumed by the backend due to backend stalls. Note that uops must be available for consumption in order for this event to count. If a uop is not available (IQ is empty), this event will not count 100% TopdownL1;Default TopdownL1 00tma_bad_speculation Default;TopdownL1;tma_L1_group cpu_atom@TOPDOWN_BAD_SPECULATION.ALL_P@ / (8 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_bad_speculation >0.15) Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear. Only issue slots wasted due to fast nukes such as memory ordering nukes are counted. Other nukes are not accounted for. Counts all issue slots blocked during this recovery window including relevant microcode flows and while uops are not yet available in the instruction queue (IQ). Also includes the issue slots that were consumed by the backend but were thrown away because they were younger than the mispredict or machine clear 100% TopdownL1;Default TopdownL1 00tma_branch_detect TopdownL3;tma_L3_group;tma_ifetch_latency_group cpu_atom@TOPDOWN_FE_BOUND.BRANCH_DETECT@ / (8 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_branch_detect >0.05) & ((tma_ifetch_latency >0.15) & ((tma_frontend_bound >0.20))) Counts the number of issue slots that were not delivered by the frontend due to BACLEARS, which occurs when the Branch Target Buffer (BTB) prediction or lack thereof, was corrected by a later branch predictor in the frontend Counts the number of issue slots that were not delivered by the frontend due to BACLEARS, which occurs when the Branch Target Buffer (BTB) prediction or lack thereof, was corrected by a later branch predictor in the frontend. Includes BACLEARS due to all branch types including conditional and unconditional jumps, returns, and indirect branches 100% 00tma_branch_mispredicts TopdownL2;tma_L2_group;tma_bad_speculation_group cpu_atom@TOPDOWN_BAD_SPECULATION.MISPREDICT@ / (8 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_branch_mispredicts >0.05) & ((tma_bad_speculation >0.15)) Counts the number of issue slots that were not consumed by the backend due to branch mispredicts 100% TopdownL2 00tma_branch_resteer TopdownL3;tma_L3_group;tma_ifetch_latency_group cpu_atom@TOPDOWN_FE_BOUND.BRANCH_RESTEER@ / (8 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_branch_resteer >0.05) & ((tma_ifetch_latency >0.15) & ((tma_frontend_bound >0.20))) Counts the number of issue slots that were not delivered by the frontend due to BTCLEARS, which occurs when the Branch Target Buffer (BTB) predicts a taken branch 100% 00tma_cisc TopdownL3;tma_L3_group;tma_ifetch_bandwidth_group cpu_atom@TOPDOWN_FE_BOUND.CISC@ / (8 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_cisc >0.05) & ((tma_ifetch_bandwidth >0.10) & ((tma_frontend_bound >0.20))) Counts the number of issue slots that were not delivered by the frontend due to the microcode sequencer (MS) 100% 00tma_core_bound TopdownL2;tma_L2_group;tma_backend_bound_group cpu_atom@TOPDOWN_BE_BOUND.ALLOC_RESTRICTIONS@ / (8 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_core_bound >0.10) & ((tma_backend_bound >0.10)) Counts the number of cycles due to backend bound stalls that are bounded by core restrictions and not attributed to an outstanding load or stores, or resource limitation 100% TopdownL2 00tma_decode TopdownL3;tma_L3_group;tma_ifetch_bandwidth_group cpu_atom@TOPDOWN_FE_BOUND.DECODE@ / (8 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_decode >0.05) & ((tma_ifetch_bandwidth >0.10) & ((tma_frontend_bound >0.20))) Counts the number of issue slots that were not delivered by the frontend due to decode stalls 100% 00tma_fast_nuke TopdownL3;tma_L3_group;tma_machine_clears_group cpu_atom@TOPDOWN_BAD_SPECULATION.FASTNUKE@ / (8 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_fast_nuke >0.05) & ((tma_machine_clears >0.05) & ((tma_bad_speculation >0.15))) Counts the number of issue slots that were not consumed by the backend due to a machine clear that does not require the use of microcode, classified as a fast nuke, due to memory ordering, memory disambiguation and memory renaming 100% 00tma_frontend_bound Default;TopdownL1;tma_L1_group cpu_atom@TOPDOWN_FE_BOUND.ALL@ / (8 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_frontend_bound >0.20) Counts the number of issue slots that were not consumed by the backend due to frontend stalls 100% TopdownL1;Default TopdownL1 00tma_icache_misses TopdownL3;tma_L3_group;tma_ifetch_latency_group cpu_atom@TOPDOWN_FE_BOUND.ICACHE@ / (8 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_icache_misses >0.05) & ((tma_ifetch_latency >0.15) & ((tma_frontend_bound >0.20))) Counts the number of issue slots that were not delivered by the frontend due to instruction cache misses 100% 00tma_ifetch_bandwidth TopdownL2;tma_L2_group;tma_frontend_bound_group cpu_atom@TOPDOWN_FE_BOUND.FRONTEND_BANDWIDTH@ / (8 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_ifetch_bandwidth >0.10) & ((tma_frontend_bound >0.20)) Counts the number of issue slots that were not delivered by the frontend due to frontend bandwidth restrictions due to decode, predecode, cisc, and other limitations 100% TopdownL2 00tma_ifetch_latency TopdownL2;tma_L2_group;tma_frontend_bound_group cpu_atom@TOPDOWN_FE_BOUND.FRONTEND_LATENCY@ / (8 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_ifetch_latency >0.15) & ((tma_frontend_bound >0.20)) Counts the number of issue slots that were not delivered by the frontend due to frontend latency restrictions due to icache misses, itlb misses, branch detection, and resteer limitations 100% TopdownL2 00tma_info_arith_inst_mix_ipflop Flops cpu_atom@INST_RETIRED.ANY@ / cpu_atom@FP_FLOPS_RETIRED.ALL@ Instructions per Floating Point (FP) Operation 00tma_info_arith_inst_mix_ipfparith Flops cpu_atom@INST_RETIRED.ANY@ / cpu_atom@FP_INST_RETIRED.ALL@ Instructions per FP Arithmetic instruction 00tma_info_arith_inst_mix_ipfparith_avx128 Flops cpu_atom@INST_RETIRED.ANY@ / (cpu_atom@FP_INST_RETIRED.128B_DP@ + cpu_atom@FP_INST_RETIRED.128B_SP@) Instructions per FP Arithmetic AVX/SSE 128-bit instruction 00tma_info_arith_inst_mix_ipfparith_avx256 Flops cpu_atom@INST_RETIRED.ANY@ / (cpu_atom@FP_INST_RETIRED.256B_DP@ + cpu_atom@FP_INST_RETIRED.256B_SP@) Instructions per FP Arithmetic AVX 256-bit instruction 00tma_info_arith_inst_mix_ipfparith_scalar_dp Flops cpu_atom@INST_RETIRED.ANY@ / cpu_atom@FP_INST_RETIRED.64B_DP@ Instructions per FP Arithmetic Scalar Double-Precision instruction 00tma_info_arith_inst_mix_ipfparith_scalar_sp Flops cpu_atom@INST_RETIRED.ANY@ / cpu_atom@FP_INST_RETIRED.32B_SP@ Instructions per FP Arithmetic Scalar Single-Precision instruction 00tma_info_bottleneck_%_ifetch_miss_bound_cycles Ifetch 100 * cpu_atom@MEM_BOUND_STALLS_IFETCH.ALL@ / cpu_atom@CPU_CLK_UNHALTED.CORE@ Percentage of time that allocation and retirement is stalled by the Frontend Cluster due to an Ifetch Miss, either Icache or ITLB Miss Percentage of time that allocation and retirement is stalled by the Frontend Cluster due to an Ifetch Miss, either Icache or ITLB Miss. See Info.Ifetch_Bound 00tma_info_bottleneck_%_load_miss_bound_cycles Load_Store_Miss 100 * cpu_atom@MEM_BOUND_STALLS_LOAD.ALL@ / cpu_atom@CPU_CLK_UNHALTED.CORE@ Percentage of time that retirement is stalled due to an L1 miss Percentage of time that retirement is stalled due to an L1 miss. See Info.Load_Miss_Bound 00tma_info_br_inst_mix_ipcall cpu_atom@INST_RETIRED.ANY@ / cpu_atom@BR_INST_RETIRED.NEAR_CALL@ Instruction per (near) call (lower number means higher occurrence rate) 00tma_info_core_flopc Flops cpu_atom@FP_FLOPS_RETIRED.ALL@ / cpu_atom@CPU_CLK_UNHALTED.CORE@ Floating Point Operations Per Cycle 00tma_info_core_upi cpu_atom@TOPDOWN_RETIRING.ALL@ / cpu_atom@INST_RETIRED.ANY@ Uops Per Instruction 00tma_info_ifetch_miss_bound_%_ifetchmissbound_with_l2hit 100 * cpu_atom@MEM_BOUND_STALLS_IFETCH.L2_HIT@ / cpu_atom@MEM_BOUND_STALLS_IFETCH.ALL@ Percentage of ifetch miss bound stalls, where the ifetch miss hits in the L2 00tma_info_ifetch_miss_bound_%_ifetchmissbound_with_l2miss 100 * cpu_atom@MEM_BOUND_STALLS_IFETCH.L2_MISS@ / cpu_atom@MEM_BOUND_STALLS_IFETCH.ALL@ Percentage of ifetch miss bound stalls, where the ifetch miss doesn't hit in the L2 00tma_info_ifetch_miss_bound_%_ifetchmissbound_with_l3hit 100 * cpu_atom@MEM_BOUND_STALLS_IFETCH.LLC_HIT@ / cpu_atom@MEM_BOUND_STALLS_IFETCH.ALL@ Percentage of ifetch miss bound stalls, where the ifetch miss hits in the L3 00tma_info_ifetch_miss_bound_%_ifetchmissbound_with_l3miss 100 * (cpu_atom@MEM_BOUND_STALLS_IFETCH.L2_MISS@ - cpu_atom@MEM_BOUND_STALLS_IFETCH.LLC_HIT@) / cpu_atom@MEM_BOUND_STALLS_IFETCH.ALL@ Percentage of ifetch miss bound stalls, where the ifetch miss subsequently misses in the L3 00tma_info_load_miss_bound_%_loadmissbound_with_l2hit load_store_bound 100 * cpu_atom@MEM_BOUND_STALLS_LOAD.L2_HIT@ / cpu_atom@MEM_BOUND_STALLS_LOAD.ALL@ Percentage of memory bound stalls where retirement is stalled due to an L1 miss that hit the L2 00tma_info_load_miss_bound_%_loadmissbound_with_l2miss load_store_bound 100 * cpu_atom@MEM_BOUND_STALLS_LOAD.L2_MISS@ / cpu_atom@MEM_BOUND_STALLS_LOAD.ALL@ Percentage of memory bound stalls where retirement is stalled due to an L1 miss that subsequently misses in the L2 00tma_info_load_miss_bound_%_loadmissbound_with_l3hit load_store_bound 100 * cpu_atom@MEM_BOUND_STALLS_LOAD.LLC_HIT@ / cpu_atom@MEM_BOUND_STALLS_LOAD.ALL@ Percentage of memory bound stalls where retirement is stalled due to an L1 miss that hit the L3 00tma_info_load_miss_bound_%_loadmissbound_with_l3miss load_store_bound 100 * (cpu_atom@MEM_BOUND_STALLS_LOAD.L2_MISS@ - cpu_atom@MEM_BOUND_STALLS_LOAD.LLC_HIT@) / cpu_atom@MEM_BOUND_STALLS_LOAD.ALL@ Percentage of memory bound stalls where retirement is stalled due to an L1 miss that subsequently misses the L3 00tma_info_load_store_bound_load_bound load_store_bound 100 * (cpu_atom@LD_HEAD.L1_BOUND_AT_RET@ + cpu_atom@MEM_BOUND_STALLS_LOAD.ALL@) / cpu_atom@CPU_CLK_UNHALTED.CORE@ Counts the number of cycles that the oldest load of the load buffer is stalled at retirement 00tma_info_mem_exec_blocks_%_loads_with_adressaliasing 100 * cpu_atom@LD_BLOCKS.ADDRESS_ALIAS@ / cpu_atom@MEM_UOPS_RETIRED.ALL_LOADS@ Percentage of total non-speculative loads with an address aliasing block 00tma_info_mem_mix_memload_ratio 1e3 * cpu_atom@MEM_UOPS_RETIRED.ALL_LOADS@ / cpu_atom@TOPDOWN_RETIRING.ALL@ Ratio of mem load uops to all uops 00tma_info_serialization_%_tpause_cycles 100 * cpu_atom@SERIALIZATION.C01_MS_SCB@ / (8 * cpu_atom@CPU_CLK_UNHALTED.CORE@) Percentage of time that the core is stalled due to a TPAUSE or UMWAIT instruction 00tma_info_system_gflops Flops cpu_atom@FP_FLOPS_RETIRED.ALL@ / (duration_time * 1e9) Giga Floating Point Operations Per Second Giga Floating Point Operations Per Second. Aggregate across all supported options of: FP precisions, scalar and vector instructions, vector-width 00tma_info_uop_mix_fpdiv_uop_ratio 100 * cpu_atom@UOPS_RETIRED.FPDIV@ / cpu_atom@TOPDOWN_RETIRING.ALL@ Percentage of all uops which are FPDiv uops 00tma_info_uop_mix_idiv_uop_ratio 100 * cpu_atom@UOPS_RETIRED.IDIV@ / cpu_atom@TOPDOWN_RETIRING.ALL@ Percentage of all uops which are IDiv uops 00tma_info_uop_mix_microcode_uop_ratio 100 * cpu_atom@UOPS_RETIRED.MS@ / cpu_atom@TOPDOWN_RETIRING.ALL@ Percentage of all uops which are microcode ops 00tma_info_uop_mix_x87_uop_ratio 100 * cpu_atom@UOPS_RETIRED.X87@ / cpu_atom@TOPDOWN_RETIRING.ALL@ Percentage of all uops which are x87 uops 00tma_itlb_misses TopdownL3;tma_L3_group;tma_ifetch_latency_group cpu_atom@TOPDOWN_FE_BOUND.ITLB_MISS@ / (8 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_itlb_misses >0.05) & ((tma_ifetch_latency >0.15) & ((tma_frontend_bound >0.20))) Counts the number of issue slots that were not delivered by the frontend due to Instruction Table Lookaside Buffer (ITLB) misses 100% 00tma_machine_clears TopdownL2;tma_L2_group;tma_bad_speculation_group cpu_atom@TOPDOWN_BAD_SPECULATION.MACHINE_CLEARS@ / (8 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_machine_clears >0.05) & ((tma_bad_speculation >0.15)) Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a machine clear (nuke) of any kind including memory ordering and memory disambiguation 100% TopdownL2 00tma_mem_scheduler TopdownL3;tma_L3_group;tma_resource_bound_group cpu_atom@TOPDOWN_BE_BOUND.MEM_SCHEDULER@ / (8 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_mem_scheduler >0.10) & ((tma_resource_bound >0.20) & ((tma_backend_bound >0.10))) Counts the number of issue slots that were not consumed by the backend due to memory reservation stalls in which a scheduler is not able to accept uops 100% 00tma_non_mem_scheduler TopdownL3;tma_L3_group;tma_resource_bound_group cpu_atom@TOPDOWN_BE_BOUND.NON_MEM_SCHEDULER@ / (8 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_non_mem_scheduler >0.10) & ((tma_resource_bound >0.20) & ((tma_backend_bound >0.10))) Counts the number of issue slots that were not consumed by the backend due to IEC or FPC RAT stalls, which can be due to FIQ or IEC reservation stalls in which the integer, floating point or SIMD scheduler is not able to accept uops 100% 00tma_nuke TopdownL3;tma_L3_group;tma_machine_clears_group cpu_atom@TOPDOWN_BAD_SPECULATION.NUKE@ / (8 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_nuke >0.05) & ((tma_machine_clears >0.05) & ((tma_bad_speculation >0.15))) Counts the number of issue slots that were not consumed by the backend due to a machine clear that requires the use of microcode (slow nuke) 100% 00tma_other_fb TopdownL3;tma_L3_group;tma_ifetch_bandwidth_group cpu_atom@TOPDOWN_FE_BOUND.OTHER@ / (8 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_other_fb >0.05) & ((tma_ifetch_bandwidth >0.10) & ((tma_frontend_bound >0.20))) Counts the number of issue slots that were not delivered by the frontend due to other common frontend stalls not categorized 100% 00tma_predecode TopdownL3;tma_L3_group;tma_ifetch_bandwidth_group cpu_atom@TOPDOWN_FE_BOUND.PREDECODE@ / (8 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_predecode >0.05) & ((tma_ifetch_bandwidth >0.10) & ((tma_frontend_bound >0.20))) Counts the number of issue slots that were not delivered by the frontend due to wrong predecodes 100% 00tma_register TopdownL3;tma_L3_group;tma_resource_bound_group cpu_atom@TOPDOWN_BE_BOUND.REGISTER@ / (8 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_register >0.10) & ((tma_resource_bound >0.20) & ((tma_backend_bound >0.10))) Counts the number of issue slots that were not consumed by the backend due to the physical register file unable to accept an entry (marble stalls) 100% 00tma_reorder_buffer TopdownL3;tma_L3_group;tma_resource_bound_group cpu_atom@TOPDOWN_BE_BOUND.REORDER_BUFFER@ / (8 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_reorder_buffer >0.10) & ((tma_resource_bound >0.20) & ((tma_backend_bound >0.10))) Counts the number of issue slots that were not consumed by the backend due to the reorder buffer being full (ROB stalls) 100% 00tma_retiring Default;TopdownL1;tma_L1_group cpu_atom@TOPDOWN_RETIRING.ALL@ / (8 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_retiring >0.75) Counts the number of issue slots that result in retirement slots 100% TopdownL1;Default TopdownL1 00tma_serialization TopdownL3;tma_L3_group;tma_resource_bound_group cpu_atom@TOPDOWN_BE_BOUND.SERIALIZATION@ / (8 * cpu_atom@CPU_CLK_UNHALTED.CORE@) (tma_serialization >0.10) & ((tma_resource_bound >0.20) & ((tma_backend_bound >0.10))) Counts the number of issue slots that were not consumed by the backend due to scoreboards from the instruction queue (IQ), jump execution unit (JEU), or microcode sequencer (MS) 100% 00tma_alu_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group cpu_core@UOPS_DISPATCHED.ALU@ / (6 * tma_info_thread_clks) tma_alu_op_utilization > 0.4 This metric represents Core fraction of cycles CPU dispatched uops on execution ports for ALU operations 100% 00tma_bad_speculation Default;TmaL1;TopdownL1;tma_L1_group topdown\-bad\-spec / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) + 0 * slots tma_bad_speculation > 0.15 This category represents fraction of slots wasted due to incorrect speculations This category represents fraction of slots wasted due to incorrect speculations. This include slots used to issue uops that do not eventually get retired and slots for which the issue-pipeline was blocked due to recovery from earlier incorrect speculation. For example; wasted work due to miss-predicted branches are categorized under Bad Speculation category. Incorrect data speculation followed by Memory Ordering Nukes is another example 100% TopdownL1;Default TopdownL1 00tma_bottleneck_cache_memory_bandwidth BvMB;Mem;MemoryBW;Offcore;tma_issueBW 100 * (tma_memory_bound * (tma_dram_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_mem_bandwidth / (tma_mem_bandwidth + tma_mem_latency)) + tma_memory_bound * (tma_l3_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_sq_full / (tma_contested_accesses + tma_data_sharing + tma_l3_hit_latency + tma_sq_full)) + tma_memory_bound * (tma_l1_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_fb_full / (tma_dtlb_load + tma_store_fwd_blk + tma_l1_latency_dependency + tma_l1_latency_capacity + tma_lock_latency + tma_split_loads + tma_fb_full))) tma_bottleneck_cache_memory_bandwidth > 20 Total pipeline cost of external Memory- or Cache-Bandwidth related bottlenecks Total pipeline cost of external Memory- or Cache-Bandwidth related bottlenecks. Related metrics: tma_fb_full, tma_mem_bandwidth, tma_sq_full 00tma_bottleneck_cache_memory_latency BvML;Mem;MemoryLat;Offcore;tma_issueLat 100 * (tma_memory_bound * (tma_dram_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound)) * (tma_mem_latency / (tma_mem_bandwidth + tma_mem_latency)) + tma_memory_bound * (tma_l3_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound)) * (tma_l3_hit_latency / (tma_contested_accesses + tma_data_sharing + tma_l3_hit_latency + tma_sq_full)) + tma_memory_bound * tma_l2_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) + tma_memory_bound * (tma_l1_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound)) * (tma_l1_latency_dependency / (tma_dtlb_load + tma_fb_full + tma_l1_latency_capacity + tma_l1_latency_dependency + tma_lock_latency + tma_split_loads + tma_store_fwd_blk)) + tma_memory_bound * (tma_l1_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound)) * (tma_l1_latency_capacity / (tma_dtlb_load + tma_fb_full + tma_l1_latency_capacity + tma_l1_latency_dependency + tma_lock_latency + tma_split_loads + tma_store_fwd_blk)) + tma_memory_bound * (tma_l1_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound)) * (tma_lock_latency / (tma_dtlb_load + tma_fb_full + tma_l1_latency_capacity + tma_l1_latency_dependency + tma_lock_latency + tma_split_loads + tma_store_fwd_blk)) + tma_memory_bound * (tma_l1_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound)) * (tma_split_loads / (tma_dtlb_load + tma_fb_full + tma_l1_latency_capacity + tma_l1_latency_dependency + tma_lock_latency + tma_split_loads + tma_store_fwd_blk)) + tma_memory_bound * (tma_store_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound)) * (tma_split_stores / (tma_dtlb_store + tma_false_sharing + tma_split_stores + tma_store_latency + tma_streaming_stores)) + tma_memory_bound * (tma_store_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound)) * (tma_store_latency / (tma_dtlb_store + tma_false_sharing + tma_split_stores + tma_store_latency + tma_streaming_stores))) (tma_bottleneck_cache_memory_latency > 20) Total pipeline cost of external Memory- or Cache-Latency related bottlenecks Total pipeline cost of external Memory- or Cache-Latency related bottlenecks. Related metrics: tma_l3_hit_latency, tma_mem_latency 00tma_bottleneck_irregular_overhead Bad;BvIO;Cor;Ret;tma_issueMS 100 * ((1 - cpu_core@INST_RETIRED.REP_ITERATION@ / cpu_core@UOPS_RETIRED.MS\,cmask\=0x1@) * (tma_fetch_latency * (tma_ms_switches + tma_branch_resteers * (tma_clears_resteers + tma_mispredicts_resteers * tma_other_mispredicts / tma_branch_mispredicts) / (tma_mispredicts_resteers + tma_clears_resteers + tma_unknown_branches)) / (tma_icache_misses + tma_itlb_misses + tma_branch_resteers + tma_ms_switches + tma_lcp + tma_dsb_switches) + tma_fetch_bandwidth * tma_ms / (tma_mite + tma_dsb + tma_lsd + tma_ms)) + 10 * tma_microcode_sequencer * tma_other_mispredicts / tma_branch_mispredicts * tma_branch_mispredicts + tma_machine_clears * tma_other_nukes / tma_other_nukes + tma_core_bound * (tma_serializing_operation + cpu_core@RS.EMPTY_RESOURCE@ / tma_info_thread_clks * tma_ports_utilized_0) / (tma_divider + tma_serializing_operation + tma_ports_utilization) + tma_microcode_sequencer / (tma_microcode_sequencer + tma_few_uops_instructions) * (tma_assists / tma_microcode_sequencer) * tma_heavy_operations) tma_bottleneck_irregular_overhead > 10 Total pipeline cost of irregular execution (e.g Total pipeline cost of irregular execution (e.g. FP-assists in HPC, Wait time with work imbalance multithreaded workloads, overhead in system services or virtualized environments). Related metrics: tma_microcode_sequencer, tma_ms_switches 00tma_bottleneck_memory_data_tlbs BvMT;Mem;MemoryTLB;Offcore;tma_issueTLB 100 * (tma_memory_bound * (tma_l1_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound)) * (tma_dtlb_load / (tma_dtlb_load + tma_fb_full + tma_l1_latency_capacity + tma_l1_latency_dependency + tma_lock_latency + tma_split_loads + tma_store_fwd_blk)) + tma_memory_bound * (tma_store_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound)) * (tma_dtlb_store / (tma_dtlb_store + tma_false_sharing + tma_split_stores + tma_store_latency + tma_streaming_stores))) (tma_bottleneck_memory_data_tlbs > 20) Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs) Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs). Related metrics: tma_dtlb_load, tma_dtlb_store 00tma_bottleneck_memory_synchronization BvMS;LockCont;Mem;Offcore;tma_issueSyncxn 100 * (tma_memory_bound * (tma_l3_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_contested_accesses + tma_data_sharing) / (tma_contested_accesses + tma_data_sharing + tma_l3_hit_latency + tma_sq_full) + tma_store_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * tma_false_sharing / (tma_dtlb_store + tma_false_sharing + tma_split_stores + tma_store_latency + tma_streaming_stores - tma_store_latency)) + tma_machine_clears * (1 - tma_other_nukes / tma_other_nukes)) (tma_bottleneck_memory_synchronization > 10) Total pipeline cost of Memory Synchronization related bottlenecks (data transfers and coherency updates across processors) Total pipeline cost of Memory Synchronization related bottlenecks (data transfers and coherency updates across processors). Related metrics: tma_contested_accesses, tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache 00tma_bottleneck_other_bottlenecks BvOB;Cor;Offcore 100 - (tma_bottleneck_big_code + tma_bottleneck_instruction_fetch_bw + tma_bottleneck_mispredictions + tma_bottleneck_cache_memory_bandwidth + tma_bottleneck_cache_memory_latency + tma_bottleneck_memory_data_tlbs + tma_bottleneck_memory_synchronization + tma_bottleneck_compute_bound_est + tma_bottleneck_irregular_overhead + tma_bottleneck_branching_overhead + tma_bottleneck_useful_work) (tma_bottleneck_other_bottlenecks > 20) Total pipeline cost of remaining bottlenecks in the back-end Total pipeline cost of remaining bottlenecks in the back-end. Examples include data-dependencies (Core Bound when Low ILP) and other unlisted memory-related stalls 00tma_bottleneck_useful_work BvUW;Ret 100 * (tma_retiring - (cpu_core@BR_INST_RETIRED.ALL_BRANCHES@ + 2 * cpu_core@BR_INST_RETIRED.NEAR_CALL@ + cpu_core@INST_RETIRED.NOP@) / tma_info_thread_slots - tma_microcode_sequencer / (tma_microcode_sequencer + tma_few_uops_instructions) * (tma_assists / tma_microcode_sequencer) * tma_heavy_operations) tma_bottleneck_useful_work > 20 Total pipeline cost of "useful operations" - the portion of Retiring category not covered by Branching_Overhead nor Irregular_Overhead 00tma_cisc TopdownL4;tma_L4_group;tma_microcode_sequencer_group max(0, tma_microcode_sequencer - tma_assists) tma_cisc > 0.1 & tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1 This metric estimates fraction of cycles the CPU retired uops originated from CISC (complex instruction set computer) instruction This metric estimates fraction of cycles the CPU retired uops originated from CISC (complex instruction set computer) instruction. A CISC instruction has multiple uops that are required to perform the instruction's functionality as in the case of read-modify-write as an example. Since these instructions require multiple uops they may or may not imply sub-optimal use of machine resources 100% 00tma_code_l2_hit FetchLat;IcMiss;Offcore;TopdownL4;tma_L4_group;tma_icache_misses_group max(0, cpu_core@FRONTEND_RETIRED.L1I_MISS@ * cpu_core@frontend_retired.l1i_miss@R / tma_info_thread_clks - tma_code_l2_miss) tma_code_l2_hit > 0.05 & tma_icache_misses > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric estimates fraction of cycles the CPU was stalled due to instruction cache misses that hit in the L2 cache 100% 00tma_code_l2_miss FetchLat;IcMiss;Offcore;TopdownL4;tma_L4_group;tma_icache_misses_group cpu_core@FRONTEND_RETIRED.L2_MISS@ * cpu_core@frontend_retired.l2_miss@R / tma_info_thread_clks tma_code_l2_miss > 0.05 & tma_icache_misses > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric estimates fraction of cycles the CPU was stalled due to instruction cache misses that miss in the L2 cache 100% 00tma_code_stlb_hit FetchLat;MemoryTLB;TopdownL4;tma_L4_group;tma_itlb_misses_group max(0, cpu_core@FRONTEND_RETIRED.ITLB_MISS@ * cpu_core@frontend_retired.itlb_miss@R / tma_info_thread_clks - tma_code_stlb_miss) tma_code_stlb_hit > 0.05 & tma_itlb_misses > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric roughly estimates the fraction of cycles where the (first level) ITLB was missed by instructions fetches, that later on hit in second-level TLB (STLB) 100% 00tma_code_stlb_miss FetchLat;MemoryTLB;TopdownL4;tma_L4_group;tma_itlb_misses_group cpu_core@FRONTEND_RETIRED.STLB_MISS@ * cpu_core@frontend_retired.stlb_miss@R / tma_info_thread_clks tma_code_stlb_miss > 0.05 & tma_itlb_misses > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric estimates the fraction of cycles where the Second-level TLB (STLB) was missed by instruction fetches, performing a hardware page walk 100% 00tma_code_stlb_miss_2m FetchLat;MemoryTLB;TopdownL5;tma_L5_group;tma_code_stlb_miss_group cpu_core@ITLB_MISSES.WALK_ACTIVE@ / tma_info_thread_clks * cpu_core@ITLB_MISSES.WALK_COMPLETED_2M_4M@ / (cpu_core@ITLB_MISSES.WALK_COMPLETED_4K@ + cpu_core@ITLB_MISSES.WALK_COMPLETED_2M_4M@) tma_code_stlb_miss_2m > 0.05 & tma_code_stlb_miss > 0.05 & tma_itlb_misses > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric estimates the fraction of cycles to walk the memory paging structures to cache translation of 2 or 4 MB pages for (instruction) code accesses 100% 00tma_code_stlb_miss_4k FetchLat;MemoryTLB;TopdownL5;tma_L5_group;tma_code_stlb_miss_group cpu_core@ITLB_MISSES.WALK_ACTIVE@ / tma_info_thread_clks * cpu_core@ITLB_MISSES.WALK_COMPLETED_4K@ / (cpu_core@ITLB_MISSES.WALK_COMPLETED_4K@ + cpu_core@ITLB_MISSES.WALK_COMPLETED_2M_4M@) tma_code_stlb_miss_4k > 0.05 & tma_code_stlb_miss > 0.05 & tma_itlb_misses > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric estimates the fraction of cycles to walk the memory paging structures to cache translation of 4 KB pages for (instruction) code accesses 100% 00tma_cond_nt_mispredicts BrMispredicts;TopdownL3;tma_L3_group;tma_branch_mispredicts_group cpu_core@BR_MISP_RETIRED.COND_NTAKEN_COST@ * cpu_core@br_misp_retired.cond_ntaken_cost@R / tma_info_thread_clks tma_cond_nt_mispredicts > 0.05 & tma_branch_mispredicts > 0.1 & tma_bad_speculation > 0.15 This metric represents fraction of cycles the CPU was stalled due to retired misprediction by non-taken conditional branches 100% 00tma_cond_tk_bwd_mispredicts BrMispredicts;TopdownL3;tma_L3_group;tma_branch_mispredicts_group cpu_core@BR_MISP_RETIRED.COND_TAKEN_BWD_COST@ * cpu_core@br_misp_retired.cond_taken_bwd_cost@R / tma_info_thread_clks tma_cond_tk_bwd_mispredicts > 0.05 & tma_branch_mispredicts > 0.1 & tma_bad_speculation > 0.15 This metric represents fraction of cycles the CPU was stalled due to misprediction by backward-taken conditional branches 100% 00tma_cond_tk_fwd_mispredicts BrMispredicts;TopdownL3;tma_L3_group;tma_branch_mispredicts_group cpu_core@BR_MISP_RETIRED.COND_TAKEN_FWD_COST@ * cpu_core@br_misp_retired.cond_taken_fwd_cost@R / tma_info_thread_clks tma_cond_tk_fwd_mispredicts > 0.05 & tma_branch_mispredicts > 0.1 & tma_bad_speculation > 0.15 This metric represents fraction of cycles the CPU was stalled due to misprediction by forward-taken conditional branches 100% 00tma_contested_accesses BvMS;DataSharing;LockCont;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group ((min(cpu_core@MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS@ * cpu_core@mem_load_l3_hit_retired.xsnp_miss@R, cpu_core@MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS@ * (27 * tma_info_system_core_frequency) - 3 * tma_info_system_core_frequency) if cpu_core@mem_load_l3_hit_retired.xsnp_miss@R > 0 else cpu_core@MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS@ * (27 * tma_info_system_core_frequency) - 3 * tma_info_system_core_frequency) + (min(cpu_core@MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM@ * cpu_core@mem_load_l3_hit_retired.xsnp_hitm@R, cpu_core@MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM@ * (28 * tma_info_system_core_frequency) - 3 * tma_info_system_core_frequency) if cpu_core@mem_load_l3_hit_retired.xsnp_hitm@R > 0 else cpu_core@MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM@ * (28 * tma_info_system_core_frequency) - 3 * tma_info_system_core_frequency)) * (1 + cpu_core@MEM_LOAD_RETIRED.FB_HIT@ / cpu_core@MEM_LOAD_RETIRED.L1_MISS@ / 2) / tma_info_thread_clks tma_contested_accesses > 0.05 & tma_l3_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD, MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS. Related metrics: tma_data_sharing, tma_machine_clears 100% 00tma_data_sharing BvMS;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group ((min(cpu_core@MEM_LOAD_L3_HIT_RETIRED.XSNP_NO_FWD@ * cpu_core@mem_load_l3_hit_retired.xsnp_no_fwd@R, cpu_core@MEM_LOAD_L3_HIT_RETIRED.XSNP_NO_FWD@ * (27 * tma_info_system_core_frequency) - 3 * tma_info_system_core_frequency) if cpu_core@mem_load_l3_hit_retired.xsnp_no_fwd@R > 0 else cpu_core@MEM_LOAD_L3_HIT_RETIRED.XSNP_NO_FWD@ * (27 * tma_info_system_core_frequency) - 3 * tma_info_system_core_frequency) + (min(cpu_core@MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD@ * cpu_core@mem_load_l3_hit_retired.xsnp_fwd@R, cpu_core@MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD@ * (28 * tma_info_system_core_frequency) - 3 * tma_info_system_core_frequency) if cpu_core@mem_load_l3_hit_retired.xsnp_fwd@R > 0 else cpu_core@MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD@ * (28 * tma_info_system_core_frequency) - 3 * tma_info_system_core_frequency)) * (1 + cpu_core@MEM_LOAD_RETIRED.FB_HIT@ / cpu_core@MEM_LOAD_RETIRED.L1_MISS@ / 2) / tma_info_thread_clks tma_data_sharing > 0.05 & tma_l3_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_NO_FWD. Related metrics: tma_contested_accesses, tma_machine_clears 100% 00tma_divider BvCB;TopdownL3;tma_L3_group;tma_core_bound_group cpu_core@ARITH.DIV_ACTIVE@ / tma_info_thread_clks tma_divider > 0.2 & tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of cycles where the Divider unit was active This metric represents fraction of cycles where the Divider unit was active. Divide and square root instructions are performed by the Divider unit and can take considerably longer latency than integer or Floating Point addition; subtraction; or multiplication. Sample with: ARITH.DIV_ACTIVE 100% 00tma_dram_bound MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group cpu_core@MEMORY_STALLS.MEM@ / tma_info_thread_clks tma_dram_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads. Better caching can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_MISS 100% 00tma_dsb DSB;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group (cpu_core@IDQ.DSB_UOPS\,cmask\=0x8\,inv\=0x1@ + cpu_core@IDQ.DSB_UOPS@ / (cpu_core@IDQ.DSB_UOPS@ + cpu_core@IDQ.MITE_UOPS@) * (cpu_core@IDQ_BUBBLES.CYCLES_0_UOPS_DELIV.CORE@ - cpu_core@IDQ_BUBBLES.FETCH_LATENCY@)) / tma_info_thread_clks tma_dsb > 0.15 & tma_fetch_bandwidth > 0.2 This metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipeline This metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipeline. For example; inefficient utilization of the DSB cache structure or bank conflict when reading from it; are categorized here 100% 00tma_dtlb_load BvMT;MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_l1_bound_group (min(cpu_core@MEM_INST_RETIRED.STLB_HIT_LOADS@ * cpu_core@mem_inst_retired.stlb_hit_loads@R, cpu_core@MEM_INST_RETIRED.STLB_HIT_LOADS@ * 7) if cpu_core@mem_inst_retired.stlb_hit_loads@R > 0 else cpu_core@MEM_INST_RETIRED.STLB_HIT_LOADS@ * 7) / tma_info_thread_clks + tma_load_stlb_miss tma_dtlb_load > 0.1 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses. TLBs (Translation Look-aside Buffers) are processor caches for recently used entries out of the Page Tables that are used to map virtual- to physical-addresses by the operating system. This metric approximates the potential delay of demand loads missing the first-level data TLB (assuming worst case scenario with back to back misses to different pages). This includes hitting in the second-level TLB (STLB) as well as performing a hardware page walk on an STLB miss. Sample with: MEM_INST_RETIRED.STLB_MISS_LOADS. Related metrics: tma_dtlb_store 100% 00tma_dtlb_store BvMT;MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_store_bound_group (min(cpu_core@MEM_INST_RETIRED.STLB_HIT_STORES@ * cpu_core@mem_inst_retired.stlb_hit_stores@R, cpu_core@MEM_INST_RETIRED.STLB_HIT_STORES@ * 7) if cpu_core@mem_inst_retired.stlb_hit_stores@R > 0 else cpu_core@MEM_INST_RETIRED.STLB_HIT_STORES@ * 7) / tma_info_thread_clks + tma_store_stlb_miss tma_dtlb_store > 0.05 & tma_store_bound > 0.2 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses This metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses. As with ordinary data caching; focus on improving data locality and reducing working-set size to reduce DTLB overhead. Additionally; consider using profile-guided optimization (PGO) to collocate frequently-used data on the same page. Try using larger page sizes for large amounts of frequently-used data. Sample with: MEM_INST_RETIRED.STLB_MISS_STORES. Related metrics: tma_dtlb_load 100% 00tma_false_sharing BvMS;DataSharing;LockCont;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group 28 * tma_info_system_core_frequency * cpu_core@OCR.DEMAND_RFO.L3_HIT.SNOOP_HITM@ / tma_info_thread_clks (tma_false_sharing > 0.05) & ((tma_store_bound > 0.2) & ((tma_memory_bound > 0.2) & ((tma_backend_bound > 0.2)))) This metric roughly estimates how often CPU was handling synchronizations due to False Sharing This metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: OCR.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_bottleneck_memory_synchronization, tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache 100% 00tma_fb_full BvMB;MemoryBW;TopdownL4;tma_L4_group;tma_issueBW;tma_issueSL;tma_issueSmSt;tma_l1_bound_group cpu_core@L1D_MISS.FB_FULL@ / tma_info_thread_clks tma_fb_full > 0.3 This metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceed This metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceed. The higher the metric value; the deeper the memory hierarchy level the misses are satisfied from (metric values >1 are valid). Often it hints on approaching bandwidth limits (to L2 cache; L3 cache or external memory). Related metrics: tma_bottleneck_cache_memory_bandwidth, tma_mem_bandwidth, tma_sq_full, tma_store_latency, tma_streaming_stores 100% 00tma_fetch_bandwidth FetchBW;Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group;tma_issueFB max(0, tma_frontend_bound - tma_fetch_latency) tma_fetch_bandwidth > 0.2 This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues. For example; inefficiencies at the instruction decoders; or restrictions for caching in the DSB (decoded uops cache) are categorized under Fetch Bandwidth. In such cases; the Frontend typically delivers suboptimal amount of uops to the Backend. Related metrics: tma_dsb_switches, tma_info_botlnk_l2_dsb_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp. Sample with: FRONTEND_RETIRED.LATENCY_GE_2_BUBBLES_GE_1;FRONTEND_RETIRED.LATENCY_GE_1;FRONTEND_RETIRED.LATENCY_GE_2. Related metrics: tma_dsb_switches, tma_info_botlnk_l2_dsb_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 100% TopdownL2 00tma_fetch_latency Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group topdown\-fetch\-lat / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) + 0 * slots tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of slots the CPU was stalled due to Frontend latency issues This metric represents fraction of slots the CPU was stalled due to Frontend latency issues. For example; instruction-cache misses; iTLB misses or fetch stalls after a branch misprediction are categorized under Frontend Latency. In such cases; the Frontend eventually delivers no uops for some period. Sample with: FRONTEND_RETIRED.LATENCY_GE_16, FRONTEND_RETIRED.LATENCY_GE_8 100% TopdownL2 00tma_few_uops_instructions TopdownL3;tma_L3_group;tma_heavy_operations_group;tma_issueD0 max(0, tma_heavy_operations - tma_microcode_sequencer) tma_few_uops_instructions > 0.05 & tma_heavy_operations > 0.1 This metric represents fraction of slots where the CPU was retiring instructions that that are decoder into two or more uops This metric represents fraction of slots where the CPU was retiring instructions that that are decoder into two or more uops. This highly-correlates with the number of uops in such instructions 100% 00tma_fp_scalar Compute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P cpu_core@FP_ARITH_INST_RETIRED.SCALAR@ / (tma_retiring * tma_info_thread_slots) tma_fp_scalar > 0.1 & tma_fp_arith > 0.2 & tma_light_operations > 0.6 This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired. May overcount due to FMA double counting. Related metrics: tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_int_vector_128b, tma_int_vector_256b, tma_ports_utilized_2 100% 00tma_fp_vector Compute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P cpu_core@FP_ARITH_INST_RETIRED.VECTOR@ / (tma_retiring * tma_info_thread_slots) tma_fp_vector > 0.1 & tma_fp_arith > 0.2 & tma_light_operations > 0.6 This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector_128b, tma_fp_vector_256b, tma_int_vector_128b, tma_int_vector_256b, tma_ports_utilized_2 100% 00tma_fp_vector_128b Compute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P (cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE@ + cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE@) / (tma_retiring * tma_info_thread_slots) tma_fp_vector_128b > 0.1 & tma_fp_vector > 0.1 & tma_fp_arith > 0.2 & tma_light_operations > 0.6 This metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectors This metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectors. May overcount due to FMA double counting prior to LNL. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_256b, tma_int_vector_128b, tma_int_vector_256b, tma_ports_utilized_2 100% 00tma_fp_vector_256b Compute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P cpu_core@FP_ARITH_INST_RETIRED.VECTOR\,umask\=0x30@ / (tma_retiring * tma_info_thread_slots) tma_fp_vector_256b > 0.1 & tma_fp_vector > 0.1 & tma_fp_arith > 0.2 & tma_light_operations > 0.6 This metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectors This metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectors. May overcount due to FMA double counting prior to LNL. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_int_vector_128b, tma_int_vector_256b, tma_ports_utilized_2 100% 00tma_frontend_bound BvFB;BvIO;Default;PGO;TmaL1;TopdownL1;tma_L1_group topdown\-fe\-bound / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) + 0 * slots tma_frontend_bound > 0.15 This category represents fraction of slots where the processor's Frontend undersupplies its Backend This category represents fraction of slots where the processor's Frontend undersupplies its Backend. Frontend denotes the first part of the processor core responsible to fetch operations that are executed later on by the Backend part. Within the Frontend; a branch predictor predicts the next address to fetch; cache-lines are fetched from the memory subsystem; parsed into instructions; and lastly decoded into micro-operations (uops). Ideally the Frontend can issue Pipeline_Width uops every cycle to the Backend. Frontend Bound denotes unutilized issue-slots when there is no Backend stall; i.e. bubbles where Frontend delivered no uops while Backend could have accepted them. For example; stalls due to instruction-cache misses would be categorized under Frontend Bound. Sample with: FRONTEND_RETIRED.LATENCY_GE_4_PS 100% TopdownL1;Default TopdownL1 00tma_ind_call_mispredicts BrMispredicts;TopdownL3;tma_L3_group;tma_branch_mispredicts_group cpu_core@BR_MISP_RETIRED.INDIRECT_CALL_COST@ * cpu_core@br_misp_retired.indirect_call_cost@R / tma_info_thread_clks tma_ind_call_mispredicts > 0.05 & tma_branch_mispredicts > 0.1 & tma_bad_speculation > 0.15 This metric represents fraction of cycles the CPU was stalled due to retired misprediction by indirect CALL instructions 100% 00tma_ind_jump_mispredicts BrMispredicts;TopdownL3;tma_L3_group;tma_branch_mispredicts_group max((cpu_core@BR_MISP_RETIRED.INDIRECT_COST@ * cpu_core@br_misp_retired.indirect_cost@R - cpu_core@BR_MISP_RETIRED.INDIRECT_CALL_COST@ * cpu_core@br_misp_retired.indirect_call_cost@R) / tma_info_thread_clks, 0) tma_ind_jump_mispredicts > 0.05 & tma_branch_mispredicts > 0.1 & tma_bad_speculation > 0.15 This metric represents fraction of cycles the CPU was stalled due to retired misprediction by indirect JMP instructions 100% 00tma_info_bad_spec_branch_misprediction_cost Bad;BrMispredicts;tma_issueBM tma_bottleneck_mispredictions * tma_info_thread_slots / 8 / cpu_core@BR_MISP_RETIRED.ALL_BRANCHES@ / 100 Branch Misprediction Cost: Cycles representing fraction of TMA slots wasted per non-speculative branch misprediction (retired JEClear) Branch Misprediction Cost: Cycles representing fraction of TMA slots wasted per non-speculative branch misprediction (retired JEClear). Related metrics: tma_bottleneck_mispredictions, tma_branch_mispredicts, tma_mispredicts_resteers 00tma_info_bad_spec_ipmisp_cond_taken_bwd Bad;BrMispredicts cpu_core@INST_RETIRED.ANY@ / cpu_core@BR_MISP_RETIRED.COND_TAKEN_BWD@ Instructions per retired Mispredicts for conditional backward-taken branches (lower number means higher occurrence rate) 00tma_info_bad_spec_ipmisp_cond_taken_fwd Bad;BrMispredicts cpu_core@INST_RETIRED.ANY@ / cpu_core@BR_MISP_RETIRED.COND_TAKEN_FWD@ Instructions per retired Mispredicts for conditional forward-taken branches (lower number means higher occurrence rate) 00tma_info_branches_cond_tk_bwd Bad;Branches;CodeGen;PGO cpu_core@BR_INST_RETIRED.COND_TAKEN_BWD@ / cpu_core@BR_INST_RETIRED.ALL_BRANCHES@ tma_info_branches_cond_tk_bwd > 0.3 Fraction of branches that are forward taken conditionals 00tma_info_branches_cond_tk_fwd Bad;Branches;CodeGen;PGO cpu_core@BR_INST_RETIRED.COND_TAKEN_FWD@ / cpu_core@BR_INST_RETIRED.ALL_BRANCHES@ tma_info_branches_cond_tk_fwd > 0.2 Fraction of branches that are forward taken conditionals 00tma_info_branches_jump Bad;Branches (cpu_core@BR_INST_RETIRED.NEAR_TAKEN@ - cpu_core@BR_INST_RETIRED.COND_TAKEN_BWD@ - cpu_core@BR_INST_RETIRED.COND_TAKEN_FWD@ - 2 * cpu_core@BR_INST_RETIRED.NEAR_CALL@) / cpu_core@BR_INST_RETIRED.ALL_BRANCHES@ Fraction of branches that are unconditional (direct or indirect) jumps 00tma_info_branches_other_branches Bad;Branches 1 - (tma_info_branches_cond_nt + tma_info_branches_cond_tk_bwd + tma_info_branches_cond_tk_fwd + tma_info_branches_callret + tma_info_branches_jump) Fraction of branches of other types (not individually covered by other metrics in Info.Branches group) 00tma_info_core_flopc Flops;Ret (cpu_core@FP_ARITH_INST_RETIRED.SCALAR@ + 2 * cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE@ + 4 * cpu_core@FP_ARITH_INST_RETIRED.4_FLOPS@ + 8 * cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE@) / tma_info_thread_clks Floating Point Operations Per Cycle 00tma_info_core_fp_arith_utilization Cor;Flops;HPC (cpu_core@FP_ARITH_DISPATCHED.V0@ + cpu_core@FP_ARITH_DISPATCHED.V1@ + cpu_core@FP_ARITH_DISPATCHED.V2@ + cpu_core@FP_ARITH_DISPATCHED.V3@) / (4 * tma_info_thread_clks) Actual per-core usage of the Floating Point non-X87 execution units (regardless of precision or vector-width) Actual per-core usage of the Floating Point non-X87 execution units (regardless of precision or vector-width). Values > 1 are possible due to ([BDW+] Fused-Multiply Add (FMA) counting - common; [ADL+] use all of ADD/MUL/FMA in Scalar or 128/256-bit vectors - less common) 00tma_info_frontend_dsb_coverage DSB;Fed;FetchBW;tma_issueFB cpu_core@IDQ.DSB_UOPS@ / cpu_core@UOPS_ISSUED.ANY@ tma_info_frontend_dsb_coverage < 0.7 & tma_info_thread_ipc / 8 > 0.35 Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache) Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache). Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_inst_mix_iptb, tma_lcp 00tma_info_frontend_dsb_switches_ret DSBmiss;Fed;FetchLat cpu_core@FRONTEND_RETIRED.ANY_DSB_MISS@ * cpu_core@frontend_retired.any_dsb_miss@R / tma_info_thread_clks tma_info_frontend_dsb_switches_ret > 0.05 This metric represents fraction of cycles the CPU retirement was stalled likely due to retired DSB misses 00tma_info_frontend_icache_miss_latency Fed;FetchLat;IcMiss cpu_core@ICACHE_DATA.STALLS@ / cpu_core@ICACHE_DATA.STALL_PERIODS@ Average Latency for L1 instruction cache misses 00tma_info_frontend_ms_latency_ret Fed;FetchLat;MicroSeq cpu_core@FRONTEND_RETIRED.MS_FLOWS@ * cpu_core@frontend_retired.ms_flows@R / tma_info_thread_clks tma_info_frontend_ms_latency_ret > 0.05 This metric represents fraction of cycles the CPU retirement was stalled likely due to retired operations that invoke the Microcode Sequencer 00tma_info_frontend_unknown_branches_ret Fed;FetchLat cpu_core@FRONTEND_RETIRED.UNKNOWN_BRANCH@ * cpu_core@frontend_retired.unknown_branch@R / tma_info_thread_clks This metric represents fraction of cycles the CPU retirement was stalled likely due to retired branches who got branch address clears 00tma_info_inst_mix_ipswpf Prefetches cpu_core@INST_RETIRED.ANY@ / cpu_core@MEM_INST_RETIRED.ALL_SWPF@ tma_info_inst_mix_ipswpf < 100 Instructions per Software prefetch instruction (of any type: NTA/T0/T1/T2/Prefetch) (lower number means higher occurrence rate) 00tma_info_inst_mix_iptb Branches;Fed;FetchBW;Frontend;PGO;tma_issueFB cpu_core@INST_RETIRED.ANY@ / cpu_core@BR_INST_RETIRED.NEAR_TAKEN@ tma_info_inst_mix_iptb < 8 * 2 + 1 Instructions per taken branch Instructions per taken branch. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_lcp 00tma_info_memory_l1dl0_cache_fill_bw Mem;MemoryBW 64 * cpu_core@L1D.L0_REPLACEMENT@ / 1e9 / tma_info_system_time Average per-thread data fill bandwidth to the Level 0 within L1D cache [GB / sec] 00tma_info_memory_load_miss_real_latency Mem;MemoryBound;MemoryLat cpu_core@L1D_PENDING.LOAD@ / cpu_core@L1D_MISS.LOAD@ Actual Average Latency for L1 data-cache miss demand load operations (in core cycles) 00tma_info_memory_mlp Mem;MemoryBW;MemoryBound cpu_core@L1D_PENDING.LOAD@ / cpu_core@L1D_PENDING.LOAD_CYCLES@ Memory-Level-Parallelism (average number of L1 miss demand load when there is at least one such miss Memory-Level-Parallelism (average number of L1 miss demand load when there is at least one such miss. Per-Logical Processor) 00tma_info_memory_tlb_load_stlb_miss_ret Mem;MemoryTLB cpu_core@MEM_INST_RETIRED.STLB_MISS_LOADS@ * cpu_core@mem_inst_retired.stlb_miss_loads@R / tma_info_thread_clks tma_info_memory_tlb_load_stlb_miss_ret > 0.05 This metric represents fraction of cycles the CPU retirement was stalled likely due to STLB misses by demand loads 00tma_info_memory_tlb_page_walks_utilization Mem;MemoryTLB (cpu_core@ITLB_MISSES.WALK_PENDING@ + cpu_core@DTLB_LOAD_MISSES.WALK_PENDING@ + cpu_core@DTLB_STORE_MISSES.WALK_PENDING@) / (4 * tma_info_thread_clks) tma_info_memory_tlb_page_walks_utilization > 0.5 Utilization of the core's Page Walker(s) serving STLB misses triggered by instruction/Load/Store accesses 00tma_info_memory_tlb_store_stlb_miss_ret Mem;MemoryTLB cpu_core@MEM_INST_RETIRED.STLB_MISS_STORES@ * cpu_core@mem_inst_retired.stlb_miss_stores@R / tma_info_thread_clks tma_info_memory_tlb_store_stlb_miss_ret > 0.05 This metric represents fraction of cycles the CPU retirement was stalled likely due to STLB misses by demand stores 00tma_info_thread_uptb Branches;Fed;FetchBW tma_retiring * tma_info_thread_slots / cpu_core@BR_INST_RETIRED.NEAR_TAKEN@ tma_info_thread_uptb < 8 * 1.5 Uops per taken branch 00tma_int_vector_128b Compute;IntVector;Pipeline;TopdownL4;tma_L4_group;tma_int_operations_group;tma_issue2P cpu_core@INT_VEC_RETIRED.128BIT@ / (tma_retiring * tma_info_thread_slots) tma_int_vector_128b > 0.1 & tma_int_operations > 0.1 & tma_light_operations > 0.6 This metric represents 128-bit vector Integer ADD/SUB/SAD or VNNI (Vector Neural Network Instructions) uops fraction the CPU has retired This metric represents 128-bit vector Integer ADD/SUB/SAD or VNNI (Vector Neural Network Instructions) uops fraction the CPU has retired. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_int_vector_256b, tma_ports_utilized_2 100% 00tma_int_vector_256b Compute;IntVector;Pipeline;TopdownL4;tma_L4_group;tma_int_operations_group;tma_issue2P cpu_core@INT_VEC_RETIRED.256BIT@ / (tma_retiring * tma_info_thread_slots) tma_int_vector_256b > 0.1 & tma_int_operations > 0.1 & tma_light_operations > 0.6 This metric represents 256-bit vector Integer ADD/SUB/SAD/MUL or VNNI (Vector Neural Network Instructions) uops fraction the CPU has retired This metric represents 256-bit vector Integer ADD/SUB/SAD/MUL or VNNI (Vector Neural Network Instructions) uops fraction the CPU has retired. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_int_vector_128b, tma_ports_utilized_2 100% 00tma_l1_bound CacheHits;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_issueL1;tma_issueMC;tma_memory_bound_group cpu_core@MEMORY_STALLS.L1@ / tma_info_thread_clks tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates how often the CPU was stalled without loads missing the L1 Data (L1D) cache This metric estimates how often the CPU was stalled without loads missing the L1 Data (L1D) cache. The L1D cache typically has the shortest latency. However; in certain cases like loads blocked on older stores; a load might suffer due to high latency even though it is being satisfied by the L1D. Another example is loads who miss in the TLB. These cases are characterized by execution unit stalls; while some non-completed demand load lives in the machine without having that demand load missing the L1 cache. Sample with: MEM_LOAD_RETIRED.L1_HIT. Related metrics: tma_clears_resteers, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches, tma_ports_utilized_1 100% 00tma_l1_latency_capacity BvML;MemoryLat;TopdownL4;tma_L4_group;tma_l1_bound_group (min(cpu_core@MEM_LOAD_RETIRED.L1_HIT_L1@ * cpu_core@mem_load_retired.l1_hit_l1@R, cpu_core@MEM_LOAD_RETIRED.L1_HIT_L1@ * 9) if cpu_core@mem_load_retired.l1_hit_l1@R > 0 else cpu_core@MEM_LOAD_RETIRED.L1_HIT_L1@ * 9) / tma_info_thread_clks tma_l1_latency_capacity > 0.1 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles with demand load accesses that hit Level 1 after missing Level 0 within the L1D cache 100% 00tma_l1_latency_dependency BvML;MemoryLat;TopdownL4;tma_L4_group;tma_l1_bound_group 4 * cpu_core@DEPENDENT_LOADS.ANY@ / tma_info_thread_clks tma_l1_latency_dependency > 0.1 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric([SKL+] roughly; [LNL]) estimates fraction of cycles with demand load accesses that hit the L1D cache This metric([SKL+] roughly; [LNL]) estimates fraction of cycles with demand load accesses that hit the L1D cache. The short latency of the L1D cache may be exposed in pointer-chasing memory access patterns as an example. Sample with: DEPENDENT_LOADS.ANY 100% 00tma_l2_bound BvML;CacheHits;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group cpu_core@MEMORY_STALLS.L2@ / tma_info_thread_clks tma_l2_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates how often the CPU was stalled due to L2 cache accesses by loads This metric estimates how often the CPU was stalled due to L2 cache accesses by loads. Avoiding cache misses (i.e. L1 misses/L2 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L2_HIT 100% 00tma_l2_hit_latency MemoryLat;TopdownL4;tma_L4_group;tma_l2_bound_group (min(cpu_core@MEM_LOAD_RETIRED.L2_HIT@ * cpu_core@mem_load_retired.l2_hit@R, cpu_core@MEM_LOAD_RETIRED.L2_HIT@ * (3 * tma_info_system_core_frequency)) if cpu_core@mem_load_retired.l2_hit@R > 0 else cpu_core@MEM_LOAD_RETIRED.L2_HIT@ * (3 * tma_info_system_core_frequency)) * (1 + cpu_core@MEM_LOAD_RETIRED.FB_HIT@ / cpu_core@MEM_LOAD_RETIRED.L1_MISS@ / 2) / tma_info_thread_clks tma_l2_hit_latency > 0.05 & tma_l2_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric represents fraction of cycles with demand load accesses that hit the L2 cache under unloaded scenarios (possibly L2 latency limited) This metric represents fraction of cycles with demand load accesses that hit the L2 cache under unloaded scenarios (possibly L2 latency limited). Avoiding L1 cache misses (i.e. L1 misses/L2 hits) will improve the latency. Sample with: MEM_LOAD_RETIRED.L2_HIT 100% 00tma_l3_bound CacheHits;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group cpu_core@MEMORY_STALLS.L3@ / tma_info_thread_clks tma_l3_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core. Avoiding cache misses (i.e. L2 misses/L3 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_HIT 100% 00tma_l3_hit_latency BvML;MemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group (min(cpu_core@MEM_LOAD_RETIRED.L3_HIT@ * cpu_core@mem_load_retired.l3_hit@R, cpu_core@MEM_LOAD_RETIRED.L3_HIT@ * (12 * tma_info_system_core_frequency) - 3 * tma_info_system_core_frequency) if cpu_core@mem_load_retired.l3_hit@R > 0 else cpu_core@MEM_LOAD_RETIRED.L3_HIT@ * (12 * tma_info_system_core_frequency) - 3 * tma_info_system_core_frequency) * (1 + cpu_core@MEM_LOAD_RETIRED.FB_HIT@ / cpu_core@MEM_LOAD_RETIRED.L1_MISS@ / 2) / tma_info_thread_clks tma_l3_hit_latency > 0.1 & tma_l3_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited) This metric estimates fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited). Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance. Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_RETIRED.L3_HIT. Related metrics: tma_branch_resteers, tma_mem_latency, tma_store_latency 100% 00tma_load_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group cpu_core@UOPS_DISPATCHED.LOAD@ / (3 * tma_info_thread_clks) tma_load_op_utilization > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations. Sample with: UOPS_DISPATCHED.LOAD 100% 00tma_load_stlb_hit MemoryTLB;TopdownL5;tma_L5_group;tma_dtlb_load_group max(0, tma_dtlb_load - tma_load_stlb_miss) tma_load_stlb_hit > 0.05 & tma_dtlb_load > 0.1 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric roughly estimates the fraction of cycles where the (first level) DTLB was missed by load accesses, that later on hit in second-level TLB (STLB) 100% 00tma_lock_latency LockCont;Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_l1_bound_group cpu_core@MEM_INST_RETIRED.LOCK_LOADS@ * cpu_core@mem_inst_retired.lock_loads@R / tma_info_thread_clks tma_lock_latency > 0.2 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric represents fraction of cycles the CPU spent handling cache misses due to lock operations This metric represents fraction of cycles the CPU spent handling cache misses due to lock operations. Due to the microarchitecture handling of locks; they are classified as L1_Bound regardless of what memory source satisfied them. Sample with: MEM_INST_RETIRED.LOCK_LOADS. Related metrics: tma_store_latency 100% 00tma_lsd FetchBW;LSD;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group cpu_core@LSD.UOPS\,cmask\=0x8\,inv\=0x1@ / tma_info_thread_clks tma_lsd > 0.15 & tma_fetch_bandwidth > 0.2 This metric represents Core fraction of cycles in which CPU was likely limited due to LSD (Loop Stream Detector) unit This metric represents Core fraction of cycles in which CPU was likely limited due to LSD (Loop Stream Detector) unit. LSD typically does well sustaining Uop supply. However; in some rare cases; optimal uop-delivery could not be reached for small loops whose size (in terms of number of uops) does not suit well the LSD structure 100% 00tma_machine_clears BadSpec;BvMS;MachineClears;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueMC;tma_issueSyncxn max(0, tma_bad_speculation - tma_branch_mispredicts) tma_machine_clears > 0.1 & tma_bad_speculation > 0.15 This metric represents fraction of slots the CPU has wasted due to Machine Clears This metric represents fraction of slots the CPU has wasted due to Machine Clears. These slots are either wasted by uops fetched prior to the clear; or stalls the out-of-order portion of the machine needs to recover its state after the clear. For example; this can happen due to memory ordering Nukes (e.g. Memory Disambiguation) or Self-Modifying-Code (SMC) nukes. Sample with: MACHINE_CLEARS.COUNT. Related metrics: tma_clears_resteers, tma_contested_accesses, tma_data_sharing, tma_l1_bound, tma_microcode_sequencer, tma_ms_switches 100% TopdownL2 00tma_mem_bandwidth BvMB;MemoryBW;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueBW min(cpu_core@CPU_CLK_UNHALTED.THREAD@, cpu_core@OFFCORE_REQUESTS_OUTSTANDING.DATA_RD\,cmask\=0x4@) / tma_info_thread_clks tma_mem_bandwidth > 0.2 & tma_dram_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory - DRAM ([SPR-HBM] and/or HBM) This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory - DRAM ([SPR-HBM] and/or HBM). The underlying heuristic assumes that a similar off-core traffic is generated by all IA cores. This metric does not aggregate non-data-read requests by this logical processor; requests from other IA Logical Processors/Physical Cores/sockets; or other non-IA devices like GPU; hence the maximum external memory bandwidth limits may or may not be approached when this metric is flagged (see Uncore counters for that). Related metrics: tma_bottleneck_cache_memory_bandwidth, tma_fb_full, tma_sq_full 100% 00tma_mem_latency BvML;MemoryLat;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueLat min(cpu_core@CPU_CLK_UNHALTED.THREAD@, cpu_core@OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DATA_RD@) / tma_info_thread_clks - tma_mem_bandwidth tma_mem_latency > 0.1 & tma_dram_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles where the performance was likely hurt due to latency from external memory - DRAM ([SPR-HBM] and/or HBM) This metric estimates fraction of cycles where the performance was likely hurt due to latency from external memory - DRAM ([SPR-HBM] and/or HBM). This metric does not aggregate requests from other Logical Processors/Physical Cores/sockets (see Uncore counters for that). Related metrics: tma_l3_hit_latency 100% 00tma_mite DSBmiss;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group (cpu_core@IDQ.MITE_UOPS\,cmask\=0x8\,inv\=0x1@ / tma_info_thread_clks + cpu_core@IDQ.MITE_UOPS@ / (cpu_core@IDQ.DSB_UOPS@ + cpu_core@IDQ.MITE_UOPS@) * (cpu_core@IDQ_BUBBLES.CYCLES_0_UOPS_DELIV.CORE@ - cpu_core@IDQ_BUBBLES.FETCH_LATENCY@)) / tma_info_thread_clks tma_mite > 0.1 & tma_fetch_bandwidth > 0.2 This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline) This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline). This pipeline is used for code that was not pre-cached in the DSB or LSD. For example; inefficiencies due to asymmetric decoders; use of long immediate or LCP can manifest as MITE fetch bandwidth bottleneck. Sample with: FRONTEND_RETIRED.ANY_DSB_MISS 100% 00tma_ms MicroSeq;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group cpu_core@IDQ.MS_CYCLES_ANY@ / tma_info_thread_clks tma_ms > 0.05 & tma_fetch_bandwidth > 0.2 This metric represents Core fraction of cycles in which CPU was likely limited due to the Microcode Sequencer (MS) unit - see Microcode_Sequencer node for details 100% 00tma_ms_switches FetchLat;MicroSeq;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueMC;tma_issueMS;tma_issueMV;tma_issueSO 3 * cpu_core@IDQ.MS_SWITCHES@ / tma_info_thread_clks tma_ms_switches > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric estimates the fraction of cycles when the CPU was stalled due to switches of uop delivery to the Microcode Sequencer (MS) This metric estimates the fraction of cycles when the CPU was stalled due to switches of uop delivery to the Microcode Sequencer (MS). Commonly used instructions are optimized for delivery by the DSB (decoded i-cache) or MITE (legacy instruction decode) pipelines. Certain operations cannot be handled natively by the execution pipeline; and must be performed by microcode (small programs injected into the execution stream). Switching to the MS too often can negatively impact performance. The MS is designated to deliver long uop flows required by CISC instructions like CPUID; or uncommon conditions like Floating Point Assists when dealing with Denormals. Sample with: IDQ.MS_SWITCHES. Related metrics: tma_bottleneck_irregular_overhead, tma_clears_resteers, tma_l1_bound, tma_machine_clears, tma_microcode_sequencer, tma_mixing_vectors, tma_serializing_operation 100% 00tma_non_fused_branches Branches;BvBO;Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group tma_light_operations * (cpu_core@BR_INST_RETIRED.ALL_BRANCHES@ - cpu_core@INST_RETIRED.BR_FUSED@) / (tma_retiring * tma_info_thread_slots) tma_non_fused_branches > 0.1 & tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring branch instructions that were not fused This metric represents fraction of slots where the CPU was retiring branch instructions that were not fused. Non-conditional branches like direct JMP or CALL would count here. Can be used to examine fusible conditional jumps that were not fused 100% 00tma_other_light_ops Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group max(0, tma_light_operations - (tma_x87_use + (cpu_core@FP_ARITH_INST_RETIRED.SCALAR@ + cpu_core@FP_ARITH_INST_RETIRED.VECTOR@) / (tma_retiring * tma_info_thread_slots) + (cpu_core@INT_VEC_RETIRED.ADD_128@ + cpu_core@INT_VEC_RETIRED.VNNI_128@ + cpu_core@INT_VEC_RETIRED.ADD_256@ + cpu_core@INT_VEC_RETIRED.MUL_256@ + cpu_core@INT_VEC_RETIRED.VNNI_256@) / (tma_retiring * tma_info_thread_slots) + tma_memory_operations + tma_fused_instructions + tma_non_fused_branches)) tma_other_light_ops > 0.3 & tma_light_operations > 0.6 This metric represents the remaining light uops fraction the CPU has executed - remaining means not covered by other sibling nodes This metric represents the remaining light uops fraction the CPU has executed - remaining means not covered by other sibling nodes. May undercount due to FMA double counting 100% 00tma_ports_utilization PortsUtil;TopdownL3;tma_L3_group;tma_core_bound_group ((cpu_core@EXE_ACTIVITY.EXE_BOUND_0_PORTS@ + (cpu_core@EXE_ACTIVITY.1_PORTS_UTIL@ + tma_retiring * cpu_core@EXE_ACTIVITY.2_3_PORTS_UTIL@)) / tma_info_thread_clks if cpu_core@ARITH.DIV_ACTIVE@ < cpu_core@CYCLE_ACTIVITY.STALLS_TOTAL@ - cpu_core@EXE_ACTIVITY.BOUND_ON_LOADS@ else (cpu_core@EXE_ACTIVITY.1_PORTS_UTIL@ + tma_retiring * cpu_core@EXE_ACTIVITY.2_3_PORTS_UTIL@) / tma_info_thread_clks) tma_ports_utilization > 0.15 & tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related) This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related). Two distinct categories can be attributed into this metric: (1) heavy data-dependency among contiguous instructions would manifest in this metric - such cases are often referred to as low Instruction Level Parallelism (ILP). (2) Contention on some hardware execution unit other than Divider. For example; when there are too many multiply operations 100% 00tma_ports_utilized_0 PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group cpu_core@EXE_ACTIVITY.EXE_BOUND_0_PORTS@ / tma_info_thread_clks tma_ports_utilized_0 > 0.2 & tma_ports_utilization > 0.15 & tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise). Long-latency instructions like divides may contribute to this metric 100% 00tma_ports_utilized_2 PortsUtil;TopdownL4;tma_L4_group;tma_issue2P;tma_ports_utilization_group cpu_core@EXE_ACTIVITY.2_PORTS_UTIL@ / tma_info_thread_clks tma_ports_utilized_2 > 0.15 & tma_ports_utilization > 0.15 & tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). Loop Vectorization -most compilers feature auto-Vectorization options today- reduces pressure on the execution ports as multiple elements are calculated with same uop. Sample with: EXE_ACTIVITY.2_PORTS_UTIL. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_int_vector_128b, tma_int_vector_256b 100% 02tma_ret_mispredicts BrMispredicts;TopdownL3;tma_L3_group;tma_branch_mispredicts_group cpu_core@BR_MISP_RETIRED.RET_COST@ * cpu_core@br_misp_retired.ret_cost@R / tma_info_thread_clks tma_ret_mispredicts > 0.05 & tma_branch_mispredicts > 0.1 & tma_bad_speculation > 0.15 This metric represents fraction of cycles the CPU was stalled due to retired misprediction by (indirect) RET instructions 100% 00tma_serializing_operation BvIO;PortsUtil;TopdownL3;tma_L3_group;tma_core_bound_group;tma_issueSO (cpu_core@BE_STALLS.SCOREBOARD@ + cpu_core@CPU_CLK_UNHALTED.C02@) / tma_info_thread_clks tma_serializing_operation > 0.1 & tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of cycles the CPU issue-pipeline was stalled due to serializing operations This metric represents fraction of cycles the CPU issue-pipeline was stalled due to serializing operations. Instructions like CPUID; WRMSR or LFENCE serialize the out-of-order execution which may limit performance. Sample with: BE_STALLS.SCOREBOARD. Related metrics: tma_ms_switches 100% 00tma_split_loads TopdownL4;tma_L4_group;tma_l1_bound_group (min(cpu_core@MEM_INST_RETIRED.SPLIT_LOADS@ * cpu_core@mem_inst_retired.split_loads@R, cpu_core@MEM_INST_RETIRED.SPLIT_LOADS@ * tma_info_memory_load_miss_real_latency) if cpu_core@mem_inst_retired.split_loads@R > 0 else cpu_core@MEM_INST_RETIRED.SPLIT_LOADS@ * tma_info_memory_load_miss_real_latency) / tma_info_thread_clks tma_split_loads > 0.3 This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary. Sample with: MEM_INST_RETIRED.SPLIT_LOADS 100% 00tma_split_stores TopdownL4;tma_L4_group;tma_issueSpSt;tma_store_bound_group (min(cpu_core@MEM_INST_RETIRED.SPLIT_STORES@ * cpu_core@mem_inst_retired.split_stores@R, cpu_core@MEM_INST_RETIRED.SPLIT_STORES@) if cpu_core@mem_inst_retired.split_stores@R > 0 else cpu_core@MEM_INST_RETIRED.SPLIT_STORES@) / tma_info_thread_clks tma_split_stores > 0.2 & tma_store_bound > 0.2 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric represents rate of split store accesses This metric represents rate of split store accesses. Consider aligning your data to the 64-byte cache line granularity. Sample with: MEM_INST_RETIRED.SPLIT_STORES 100% 00tma_sq_full BvMB;MemoryBW;Offcore;TopdownL4;tma_L4_group;tma_issueBW;tma_l3_bound_group (cpu_core@XQ.FULL@ + cpu_core@L1D_MISS.L2_STALLS@) / tma_info_thread_clks tma_sq_full > 0.3 & tma_l3_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors) This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors). Related metrics: tma_bottleneck_cache_memory_bandwidth, tma_fb_full, tma_mem_bandwidth 100% 00tma_store_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group (cpu_core@UOPS_DISPATCHED.STD@ + cpu_core@UOPS_DISPATCHED.STA@) / (7 * tma_info_thread_clks) tma_store_op_utilization > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port for Store operations This metric represents Core fraction of cycles CPU dispatched uops on execution port for Store operations. Sample with: UOPS_DISPATCHED.STD, UOPS_DISPATCHED.STA 100% 00tma_store_stlb_hit MemoryTLB;TopdownL5;tma_L5_group;tma_dtlb_store_group max(0, tma_dtlb_store - tma_store_stlb_miss) tma_store_stlb_hit > 0.05 & tma_dtlb_store > 0.05 & tma_store_bound > 0.2 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric roughly estimates the fraction of cycles where the TLB was missed by store accesses, hitting in the second-level TLB (STLB) 100% 00tma_store_stlb_miss MemoryTLB;TopdownL5;tma_L5_group;tma_dtlb_store_group cpu_core@DTLB_STORE_MISSES.WALK_ACTIVE@ / tma_info_thread_clks tma_store_stlb_miss > 0.05 & tma_dtlb_store > 0.05 & tma_store_bound > 0.2 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates the fraction of cycles where the STLB was missed by store accesses, performing a hardware page walk 100% 00C3_Core_Residency Power cstate_core@c3\-residency@ / TSC C3 residency percent per core 100% 00C7_Pkg_Residency Power cstate_pkg@c7\-residency@ / TSC C7 residency percent per package 100% 00tma_4k_aliasing TopdownL4;tma_L4_group;tma_l1_bound_group LD_BLOCKS_PARTIAL.ADDRESS_ALIAS / tma_info_thread_clks tma_4k_aliasing > 0.2 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates how often memory load accesses were aliased by preceding stores (in program order) with a 4K address offset This metric estimates how often memory load accesses were aliased by preceding stores (in program order) with a 4K address offset. False match is possible; which incur a few cycles load re-issue. However; the short re-issue duration is often hidden by the out-of-order core and HW optimizations; hence a user may safely ignore a high value of this metric unless it manages to propagate up into parent nodes of the hierarchy (e.g. to L1_Bound) 100% 00tma_alu_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group (UOPS_DISPATCHED_PORT.PORT_0 + UOPS_DISPATCHED_PORT.PORT_1 + UOPS_DISPATCHED_PORT.PORT_5 + UOPS_DISPATCHED_PORT.PORT_6) / tma_info_thread_slots tma_alu_op_utilization > 0.4 This metric represents Core fraction of cycles CPU dispatched uops on execution ports for ALU operations 100% 02tma_assists BvIO;TopdownL4;tma_L4_group;tma_microcode_sequencer_group 66 * OTHER_ASSISTS.ANY_WB_ASSIST / tma_info_thread_slots tma_assists > 0.1 & tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1 This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists. Assists are long sequences of uops that are required in certain corner-cases for operations that cannot be handled natively by the execution pipeline. For example; when working with very small floating point values (so-called Denormals); the FP units are not set up to perform these operations natively. Instead; a sequence of instructions to perform the computation on the Denormals is injected into the pipeline. Since these microcode sequences might be dozens of uops long; Assists can be extremely deleterious to performance and they can be avoided in many cases. Sample with: OTHER_ASSISTS.ANY_WB_ASSIST 100% 00tma_backend_bound BvOB;TmaL1;TopdownL1;tma_L1_group 1 - (tma_frontend_bound + tma_bad_speculation + tma_retiring) tma_backend_bound > 0.2 This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend. Backend is the portion of the processor core where the out-of-order scheduler dispatches ready uops into their respective execution units; and once completed these uops get retired according to program order. For example; stalls due to data-cache misses or stalls due to the divider unit being overloaded are both categorized under Backend Bound. Backend Bound is further divided into two main categories: Memory Bound and Core Bound 100% TopdownL1 02tma_bad_speculation TmaL1;TopdownL1;tma_L1_group (UOPS_ISSUED.ANY - UOPS_RETIRED.RETIRE_SLOTS + 4 * (INT_MISC.RECOVERY_CYCLES_ANY / 2 if #SMT_on else INT_MISC.RECOVERY_CYCLES)) / tma_info_thread_slots tma_bad_speculation > 0.15 This category represents fraction of slots wasted due to incorrect speculations This category represents fraction of slots wasted due to incorrect speculations. This include slots used to issue uops that do not eventually get retired and slots for which the issue-pipeline was blocked due to recovery from earlier incorrect speculation. For example; wasted work due to miss-predicted branches are categorized under Bad Speculation category. Incorrect data speculation followed by Memory Ordering Nukes is another example 100% TopdownL1 00tma_branch_mispredicts BadSpec;BrMispredicts;BvMP;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueBM BR_MISP_RETIRED.ALL_BRANCHES / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT) * tma_bad_speculation tma_branch_mispredicts > 0.1 & tma_bad_speculation > 0.15 This metric represents fraction of slots the CPU has wasted due to Branch Misprediction This metric represents fraction of slots the CPU has wasted due to Branch Misprediction. These slots are either wasted by uops fetched from an incorrectly speculated program path; or stalls when the out-of-order part of the machine needs to recover its state from a speculative path. Sample with: BR_MISP_RETIRED.ALL_BRANCHES. Related metrics: tma_mispredicts_resteers 100% TopdownL2 01tma_branch_resteers FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group 12 * (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT + BACLEARS.ANY) / tma_info_thread_clks tma_branch_resteers > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of cycles the CPU was stalled due to Branch Resteers This metric represents fraction of cycles the CPU was stalled due to Branch Resteers. Branch Resteers estimates the Frontend delay in fetching operations from corrected path; following all sorts of miss-predicted branches. For example; branchy code with lots of miss-predictions might get categorized under Branch Resteers. Note the value of this node may overlap with its siblings. Sample with: BR_MISP_RETIRED.ALL_BRANCHES. Related metrics: tma_l3_hit_latency, tma_store_latency 100% 00tma_cisc TopdownL4;tma_L4_group;tma_microcode_sequencer_group max(0, tma_microcode_sequencer - tma_assists) tma_cisc > 0.1 & tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1 This metric estimates fraction of cycles the CPU retired uops originated from CISC (complex instruction set computer) instruction This metric estimates fraction of cycles the CPU retired uops originated from CISC (complex instruction set computer) instruction. A CISC instruction has multiple uops that are required to perform the instruction's functionality as in the case of read-modify-write as an example. Since these instructions require multiple uops they may or may not imply sub-optimal use of machine resources 100% 02tma_clears_resteers BadSpec;MachineClears;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueMC MACHINE_CLEARS.COUNT * tma_branch_resteers / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT + BACLEARS.ANY) tma_clears_resteers > 0.05 & tma_branch_resteers > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine Clears This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine Clears. Related metrics: tma_l1_bound, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches 100% 00tma_contested_accesses BvMS;DataSharing;LockCont;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group (60 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.L3_MISS))) + 43 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.L3_MISS)))) / tma_info_thread_clks tma_contested_accesses > 0.05 & tma_l3_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM, MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears 100% 01tma_core_bound Backend;Compute;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_group tma_backend_bound - tma_memory_bound tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of slots where Core non-memory issues were of a bottleneck This metric represents fraction of slots where Core non-memory issues were of a bottleneck. Shortage in hardware compute resources; or dependencies in software's instructions are both categorized under Core Bound. Hence it may indicate the machine ran out of an out-of-order resource; certain execution units are overloaded or dependencies in program's data- or instruction-flow are limiting the performance (e.g. FP-chained long-latency arithmetic operations) 100% TopdownL2 01tma_data_sharing BvMS;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group 43 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.L3_MISS))) / tma_info_thread_clks tma_data_sharing > 0.05 & tma_l3_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears 100% 01tma_divider BvCB;TopdownL3;tma_L3_group;tma_core_bound_group ARITH.FPU_DIV_ACTIVE / tma_info_core_core_clks tma_divider > 0.2 & tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of cycles where the Divider unit was active This metric represents fraction of cycles where the Divider unit was active. Divide and square root instructions are performed by the Divider unit and can take considerably longer latency than integer or Floating Point addition; subtraction; or multiplication. Sample with: ARITH.FPU_DIV_ACTIVE 100% 00tma_dram_bound MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (1 - MEM_LOAD_UOPS_RETIRED.L3_HIT / (MEM_LOAD_UOPS_RETIRED.L3_HIT + 7 * MEM_LOAD_UOPS_RETIRED.L3_MISS)) * CYCLE_ACTIVITY.STALLS_L2_MISS / tma_info_thread_clks tma_dram_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads. Better caching can improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_RETIRED.L3_MISS 100% 03tma_dsb DSB;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group (IDQ.ALL_DSB_CYCLES_ANY_UOPS - IDQ.ALL_DSB_CYCLES_4_UOPS) / tma_info_core_core_clks / 2 tma_dsb > 0.15 & tma_fetch_bandwidth > 0.2 This metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipeline This metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipeline. For example; inefficient utilization of the DSB cache structure or bank conflict when reading from it; are categorized here 100% 00tma_dsb_switches DSBmiss;FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFB DSB2MITE_SWITCHES.PENALTY_CYCLES / tma_info_thread_clks tma_dsb_switches > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelines This metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelines. The DSB (decoded i-cache) is a Uop Cache where the front-end directly delivers Uops (micro operations) avoiding heavy x86 decoding. The DSB pipeline has shorter latency and delivered higher bandwidth than the MITE (legacy instruction decode pipeline). Switching between the two pipelines can cause penalties hence this metric measures the exposed penalty. Related metrics: tma_fetch_bandwidth, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 100% 00tma_dtlb_load BvMT;MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_l1_bound_group (8 * DTLB_LOAD_MISSES.STLB_HIT + cpu@DTLB_LOAD_MISSES.WALK_DURATION\,cmask\=0x1@ + 7 * DTLB_LOAD_MISSES.WALK_COMPLETED) / tma_info_thread_clks tma_dtlb_load > 0.1 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses. TLBs (Translation Look-aside Buffers) are processor caches for recently used entries out of the Page Tables that are used to map virtual- to physical-addresses by the operating system. This metric approximates the potential delay of demand loads missing the first-level data TLB (assuming worst case scenario with back to back misses to different pages). This includes hitting in the second-level TLB (STLB) as well as performing a hardware page walk on an STLB miss. Sample with: MEM_UOPS_RETIRED.STLB_MISS_LOADS. Related metrics: tma_dtlb_store 100% 00tma_dtlb_store BvMT;MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_store_bound_group (8 * DTLB_STORE_MISSES.STLB_HIT + cpu@DTLB_STORE_MISSES.WALK_DURATION\,cmask\=0x1@ + 7 * DTLB_STORE_MISSES.WALK_COMPLETED) / tma_info_thread_clks tma_dtlb_store > 0.05 & tma_store_bound > 0.2 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses This metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses. As with ordinary data caching; focus on improving data locality and reducing working-set size to reduce DTLB overhead. Additionally; consider using profile-guided optimization (PGO) to collocate frequently-used data on the same page. Try using larger page sizes for large amounts of frequently-used data. Sample with: MEM_UOPS_RETIRED.STLB_MISS_STORES. Related metrics: tma_dtlb_load 100% 00tma_false_sharing BvMS;DataSharing;LockCont;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group 60 * OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.SNOOP_HITM / tma_info_thread_clks tma_false_sharing > 0.05 & tma_store_bound > 0.2 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric roughly estimates how often CPU was handling synchronizations due to False Sharing This metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM, OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears 100% 00tma_fb_full BvMB;MemoryBW;TopdownL4;tma_L4_group;tma_issueBW;tma_issueSL;tma_issueSmSt;tma_l1_bound_group tma_info_memory_load_miss_real_latency * cpu@L1D_PEND_MISS.FB_FULL\,cmask\=0x1@ / tma_info_thread_clks tma_fb_full > 0.3 This metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceed This metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceed. The higher the metric value; the deeper the memory hierarchy level the misses are satisfied from (metric values >1 are valid). Often it hints on approaching bandwidth limits (to L2 cache; L3 cache or external memory). Related metrics: tma_info_system_dram_bw_use, tma_mem_bandwidth, tma_sq_full, tma_store_latency 100% 01tma_fetch_bandwidth FetchBW;Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group;tma_issueFB tma_frontend_bound - tma_fetch_latency tma_fetch_bandwidth > 0.2 This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues. For example; inefficiencies at the instruction decoders; or restrictions for caching in the DSB (decoded uops cache) are categorized under Fetch Bandwidth. In such cases; the Frontend typically delivers suboptimal amount of uops to the Backend. Related metrics: tma_dsb_switches, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 100% TopdownL2 00tma_fetch_latency Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group 4 * IDQ_UOPS_NOT_DELIVERED.CYCLES_0_UOPS_DELIV.CORE / tma_info_thread_slots tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of slots the CPU was stalled due to Frontend latency issues This metric represents fraction of slots the CPU was stalled due to Frontend latency issues. For example; instruction-cache misses; iTLB misses or fetch stalls after a branch misprediction are categorized under Frontend Latency. In such cases; the Frontend eventually delivers no uops for some period. Sample with: RS_EVENTS.EMPTY_END 100% TopdownL2 00tma_fp_scalar Compute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P FP_ARITH_INST_RETIRED.SCALAR / UOPS_RETIRED.RETIRE_SLOTS tma_fp_scalar > 0.1 & tma_fp_arith > 0.2 & tma_light_operations > 0.6 This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired. May overcount due to FMA double counting. Related metrics: tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector Compute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P FP_ARITH_INST_RETIRED.VECTOR / UOPS_RETIRED.RETIRE_SLOTS tma_fp_vector > 0.1 & tma_fp_arith > 0.2 & tma_light_operations > 0.6 This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector_128b, tma_fp_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector_128b Compute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P (FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE) / UOPS_RETIRED.RETIRE_SLOTS tma_fp_vector_128b > 0.1 & tma_fp_vector > 0.1 & tma_fp_arith > 0.2 & tma_light_operations > 0.6 This metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectors This metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectors. May overcount due to FMA double counting prior to LNL. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector_256b Compute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P (FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE) / UOPS_RETIRED.RETIRE_SLOTS tma_fp_vector_256b > 0.1 & tma_fp_vector > 0.1 & tma_fp_arith > 0.2 & tma_light_operations > 0.6 This metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectors This metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectors. May overcount due to FMA double counting prior to LNL. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_frontend_bound BvFB;BvIO;PGO;TmaL1;TopdownL1;tma_L1_group IDQ_UOPS_NOT_DELIVERED.CORE / tma_info_thread_slots tma_frontend_bound > 0.15 This category represents fraction of slots where the processor's Frontend undersupplies its Backend This category represents fraction of slots where the processor's Frontend undersupplies its Backend. Frontend denotes the first part of the processor core responsible to fetch operations that are executed later on by the Backend part. Within the Frontend; a branch predictor predicts the next address to fetch; cache-lines are fetched from the memory subsystem; parsed into instructions; and lastly decoded into micro-operations (uops). Ideally the Frontend can issue Pipeline_Width uops every cycle to the Backend. Frontend Bound denotes unutilized issue-slots when there is no Backend stall; i.e. bubbles where Frontend delivered no uops while Backend could have accepted them. For example; stalls due to instruction-cache misses would be categorized under Frontend Bound 100% TopdownL1 00tma_heavy_operations Retire;TmaL2;TopdownL2;tma_L2_group;tma_retiring_group tma_microcode_sequencer tma_heavy_operations > 0.1 This metric represents fraction of slots where the CPU was retiring heavy-weight operations , instructions that require two or more uops or micro-coded sequences This metric represents fraction of slots where the CPU was retiring heavy-weight operations , instructions that require two or more uops or micro-coded sequences. This highly-correlates with the uop length of these instructions/sequences.([ICL+] Note this may overcount due to approximation using indirect events; [ADL+]) 100% TopdownL2 00tma_icache_misses BigFootprint;BvBC;FetchLat;IcMiss;TopdownL3;tma_L3_group;tma_fetch_latency_group ICACHE.IFDATA_STALL / tma_info_thread_clks tma_icache_misses > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of cycles the CPU was stalled due to instruction cache misses 100% 00tma_info_bad_spec_ipmisp_indirect Bad;BrMispredicts tma_info_inst_mix_instructions / (UOPS_RETIRED.RETIRE_SLOTS / UOPS_ISSUED.ANY * BR_MISP_EXEC.INDIRECT) tma_info_bad_spec_ipmisp_indirect < 1000 Instructions per retired Mispredicts for indirect CALL or JMP branches (lower number means higher occurrence rate) 00tma_info_bad_spec_ipmispredict Bad;BadSpec;BrMispredicts INST_RETIRED.ANY / BR_MISP_RETIRED.ALL_BRANCHES tma_info_bad_spec_ipmispredict < 200 Number of Instructions per non-speculative Branch Misprediction (JEClear) (lower number means higher occurrence rate) 00tma_info_core_core_clks SMT (CPU_CLK_UNHALTED.THREAD_ANY / 2 if #SMT_on else tma_info_thread_clks) Core actual clocks when any Logical Processor is active on the Physical Core 00tma_info_core_coreipc Ret;SMT;TmaL1;tma_L1_group INST_RETIRED.ANY / tma_info_core_core_clks Instructions Per Cycle across hyper-threads (per physical core) 00tma_info_core_flopc Flops;Ret (FP_ARITH_INST_RETIRED.SCALAR + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * FP_ARITH_INST_RETIRED.4_FLOPS + 8 * FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE) / tma_info_core_core_clks Floating Point Operations Per Cycle 00tma_info_core_fp_arith_utilization Cor;Flops;HPC (FP_ARITH_INST_RETIRED.SCALAR + FP_ARITH_INST_RETIRED.VECTOR) / (2 * tma_info_core_core_clks) Actual per-core usage of the Floating Point non-X87 execution units (regardless of precision or vector-width) Actual per-core usage of the Floating Point non-X87 execution units (regardless of precision or vector-width). Values > 1 are possible due to ([BDW+] Fused-Multiply Add (FMA) counting - common; [ADL+] use all of ADD/MUL/FMA in Scalar or 128/256-bit vectors - less common) 00tma_info_core_ilp Backend;Cor;Pipeline;PortsUtil UOPS_EXECUTED.THREAD / cpu@UOPS_EXECUTED.THREAD\,cmask\=0x1@ Instruction-Level-Parallelism (average number of uops executed when there is execution) per thread (logical-processor) 00tma_info_frontend_dsb_coverage DSB;Fed;FetchBW;tma_issueFB IDQ.DSB_UOPS / (IDQ.DSB_UOPS + LSD.UOPS + IDQ.MITE_UOPS + IDQ.MS_UOPS) tma_info_frontend_dsb_coverage < 0.7 & tma_info_thread_ipc / 4 > 0.35 Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache) Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache). Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_inst_mix_iptb, tma_lcp 00tma_info_frontend_ipunknown_branch Fed tma_info_inst_mix_instructions / BACLEARS.ANY Instructions per speculative Unknown Branch Misprediction (BAClear) (lower number means higher occurrence rate) 00tma_info_frontend_tbpc Branches;FetchBW BR_INST_RETIRED.NEAR_TAKEN / tma_info_thread_clks Taken Branches retired Per Cycle 00tma_info_inst_mix_bptkbranch Branches;Fed;PGO BR_INST_RETIRED.ALL_BRANCHES / BR_INST_RETIRED.NEAR_TAKEN Branch instructions per taken branch 00tma_info_inst_mix_instructions Summary;TmaL1;tma_L1_group INST_RETIRED.ANY Total number of retired Instructions Total number of retired Instructions. Sample with: INST_RETIRED.PREC_DIST 00tma_info_inst_mix_iparith Flops;InsType INST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.SCALAR + FP_ARITH_INST_RETIRED.VECTOR) tma_info_inst_mix_iparith < 10 Instructions per FP Arithmetic instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic instruction (lower number means higher occurrence rate). Values < 1 are possible due to intentional FMA double counting. Approximated prior to BDW 00tma_info_inst_mix_iparith_avx128 Flops;FpVector;InsType INST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE) tma_info_inst_mix_iparith_avx128 < 10 Instructions per FP Arithmetic AVX/SSE 128-bit instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic AVX/SSE 128-bit instruction (lower number means higher occurrence rate). Values < 1 are possible due to intentional FMA double counting 00tma_info_inst_mix_iparith_avx256 Flops;FpVector;InsType INST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE) tma_info_inst_mix_iparith_avx256 < 10 Instructions per FP Arithmetic AVX* 256-bit instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic AVX* 256-bit instruction (lower number means higher occurrence rate). Values < 1 are possible due to intentional FMA double counting 00tma_info_inst_mix_iparith_scalar_dp Flops;FpScalar;InsType INST_RETIRED.ANY / FP_ARITH_INST_RETIRED.SCALAR_DOUBLE tma_info_inst_mix_iparith_scalar_dp < 10 Instructions per FP Arithmetic Scalar Double-Precision instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic Scalar Double-Precision instruction (lower number means higher occurrence rate). Values < 1 are possible due to intentional FMA double counting 00tma_info_inst_mix_iparith_scalar_sp Flops;FpScalar;InsType INST_RETIRED.ANY / FP_ARITH_INST_RETIRED.SCALAR_SINGLE tma_info_inst_mix_iparith_scalar_sp < 10 Instructions per FP Arithmetic Scalar Single-Precision instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic Scalar Single-Precision instruction (lower number means higher occurrence rate). Values < 1 are possible due to intentional FMA double counting 00tma_info_inst_mix_ipbranch Branches;Fed;InsType INST_RETIRED.ANY / BR_INST_RETIRED.ALL_BRANCHES tma_info_inst_mix_ipbranch < 8 Instructions per Branch (lower number means higher occurrence rate) 00tma_info_inst_mix_ipcall Branches;Fed;PGO INST_RETIRED.ANY / BR_INST_RETIRED.NEAR_CALL tma_info_inst_mix_ipcall < 200 Instructions per (near) call (lower number means higher occurrence rate) 00tma_info_inst_mix_ipflop Flops;InsType INST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.SCALAR + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * FP_ARITH_INST_RETIRED.4_FLOPS + 8 * FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE) tma_info_inst_mix_ipflop < 10 Instructions per Floating Point (FP) Operation (lower number means higher occurrence rate) 00tma_info_inst_mix_ipload InsType INST_RETIRED.ANY / MEM_UOPS_RETIRED.ALL_LOADS tma_info_inst_mix_ipload < 3 Instructions per Load (lower number means higher occurrence rate) 00tma_info_inst_mix_ipstore InsType INST_RETIRED.ANY / MEM_UOPS_RETIRED.ALL_STORES tma_info_inst_mix_ipstore < 8 Instructions per Store (lower number means higher occurrence rate) 00tma_info_inst_mix_iptb Branches;Fed;FetchBW;Frontend;PGO;tma_issueFB INST_RETIRED.ANY / BR_INST_RETIRED.NEAR_TAKEN tma_info_inst_mix_iptb < 4 * 2 + 1 Instructions per taken branch Instructions per taken branch. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_frontend_dsb_coverage, tma_lcp 00tma_info_memory_l1d_cache_fill_bw Mem;MemoryBW 64 * L1D.REPLACEMENT / 1e9 / tma_info_system_time Average per-thread data fill bandwidth to the L1 data cache [GB / sec] 00tma_info_memory_l1mpki CacheHits;Mem 1e3 * MEM_LOAD_UOPS_RETIRED.L1_MISS / INST_RETIRED.ANY L1 cache true misses per kilo instruction for retired demand loads 00tma_info_memory_l2_cache_fill_bw Mem;MemoryBW 64 * L2_LINES_IN.ALL / 1e9 / tma_info_system_time Average per-thread data fill bandwidth to the L2 cache [GB / sec] 00tma_info_memory_l2hpki_all CacheHits;Mem 1e3 * (L2_RQSTS.REFERENCES - L2_RQSTS.MISS) / INST_RETIRED.ANY L2 cache hits per kilo instruction for all request types (including speculative) 00tma_info_memory_l2hpki_load CacheHits;Mem 1e3 * L2_RQSTS.DEMAND_DATA_RD_HIT / INST_RETIRED.ANY L2 cache hits per kilo instruction for all demand loads (including speculative) 00tma_info_memory_l2mpki Backend;CacheHits;Mem 1e3 * MEM_LOAD_UOPS_RETIRED.L2_MISS / INST_RETIRED.ANY L2 cache true misses per kilo instruction for retired demand loads 00tma_info_memory_l2mpki_all CacheHits;Mem;Offcore 1e3 * L2_RQSTS.MISS / INST_RETIRED.ANY L2 cache ([RKL+] true) misses per kilo instruction for all request types (including speculative) 00tma_info_memory_l2mpki_load CacheHits;Mem 1e3 * L2_RQSTS.DEMAND_DATA_RD_MISS / INST_RETIRED.ANY L2 cache ([RKL+] true) misses per kilo instruction for all demand loads (including speculative) 00tma_info_memory_l2mpki_rfo CacheMisses;Offcore 1e3 * OFFCORE_REQUESTS.DEMAND_RFO / INST_RETIRED.ANY Offcore requests (L2 cache miss) per kilo instruction for demand RFOs 00tma_info_memory_l3_cache_fill_bw Mem;MemoryBW 64 * LONGEST_LAT_CACHE.MISS / 1e9 / tma_info_system_time Average per-thread data fill bandwidth to the L3 cache [GB / sec] 00tma_info_memory_l3mpki Mem 1e3 * MEM_LOAD_UOPS_RETIRED.L3_MISS / INST_RETIRED.ANY L3 cache true misses per kilo instruction for retired demand loads 00tma_info_memory_latency_data_l2_mlp Memory_BW;Offcore OFFCORE_REQUESTS_OUTSTANDING.ALL_DATA_RD / OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DATA_RD Average Parallel L2 cache miss data reads 00tma_info_memory_latency_load_l2_miss_latency LockCont;Memory_Lat;Offcore OFFCORE_REQUESTS_OUTSTANDING.DEMAND_DATA_RD / OFFCORE_REQUESTS.DEMAND_DATA_RD Average Latency for L2 cache miss demand Loads 00tma_info_memory_latency_load_l2_mlp Memory_BW;Offcore OFFCORE_REQUESTS_OUTSTANDING.DEMAND_DATA_RD / OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_DATA_RD Average Parallel L2 cache miss demand Loads 00tma_info_memory_load_miss_real_latency Mem;MemoryBound;MemoryLat L1D_PEND_MISS.PENDING / (MEM_LOAD_UOPS_RETIRED.L1_MISS + MEM_LOAD_UOPS_RETIRED.HIT_LFB) Actual Average Latency for L1 data-cache miss demand load operations (in core cycles) 01tma_info_memory_mlp Mem;MemoryBW;MemoryBound L1D_PEND_MISS.PENDING / L1D_PEND_MISS.PENDING_CYCLES Memory-Level-Parallelism (average number of L1 miss demand load when there is at least one such miss Memory-Level-Parallelism (average number of L1 miss demand load when there is at least one such miss. Per-Logical Processor) 01tma_info_memory_tlb_page_walks_utilization Mem;MemoryTLB (cpu@ITLB_MISSES.WALK_DURATION\,cmask\=0x1@ + cpu@DTLB_LOAD_MISSES.WALK_DURATION\,cmask\=0x1@ + cpu@DTLB_STORE_MISSES.WALK_DURATION\,cmask\=0x1@ + 7 * (DTLB_STORE_MISSES.WALK_COMPLETED + DTLB_LOAD_MISSES.WALK_COMPLETED + ITLB_MISSES.WALK_COMPLETED)) / tma_info_core_core_clks tma_info_memory_tlb_page_walks_utilization > 0.5 Utilization of the core's Page Walker(s) serving STLB misses triggered by instruction/Load/Store accesses 00tma_info_pipeline_execute Cor;Pipeline;PortsUtil;SMT UOPS_EXECUTED.THREAD / (cpu@UOPS_EXECUTED.CORE\,cmask\=0x1@ / 2 if #SMT_on else UOPS_EXECUTED.CYCLES_GE_1_UOP_EXEC) Instruction-Level-Parallelism (average number of uops executed when there is execution) per core 00tma_info_pipeline_retire Pipeline;Ret UOPS_RETIRED.RETIRE_SLOTS / cpu@UOPS_RETIRED.RETIRE_SLOTS\,cmask\=0x1@ Average number of Uops retired in cycles where at least one uop has retired 00tma_info_system_cpus_utilized Summary CPU_CLK_UNHALTED.REF_TSC / TSC Average number of utilized CPUs 00tma_info_system_dram_bw_use HPC;MemOffcore;MemoryBW;SoC;tma_issueBW 64 * (UNC_ARB_TRK_REQUESTS.ALL + UNC_ARB_COH_TRK_REQUESTS.ALL) / 1e6 / tma_info_system_time / 1e3 Average external Memory Bandwidth Use for reads and writes [GB / sec] Average external Memory Bandwidth Use for reads and writes [GB / sec]. Related metrics: tma_fb_full, tma_mem_bandwidth, tma_sq_full 00tma_info_system_gflops Cor;Flops;HPC (FP_ARITH_INST_RETIRED.SCALAR + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * FP_ARITH_INST_RETIRED.4_FLOPS + 8 * FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE) / 1e9 / tma_info_system_time Giga Floating Point Operations Per Second Giga Floating Point Operations Per Second. Aggregate across all supported options of: FP precisions, scalar and vector instructions, vector-width 00tma_info_system_ipfarbranch Branches;OS INST_RETIRED.ANY / BR_INST_RETIRED.FAR_BRANCH:u tma_info_system_ipfarbranch < 1000000 Instructions per Far Branch ( Far Branches apply upon transition from application to operating system, handling interrupts, exceptions) [lower number means higher occurrence rate] 00tma_info_system_kernel_utilization OS CPU_CLK_UNHALTED.THREAD_P:k / CPU_CLK_UNHALTED.THREAD tma_info_system_kernel_utilization > 0.05 Fraction of cycles spent in the Operating System (OS) Kernel mode 00tma_info_system_mux Summary CPU_CLK_UNHALTED.THREAD_P / CPU_CLK_UNHALTED.THREAD tma_info_system_mux > 1.1 | tma_info_system_mux < 0.9 PerfMon Event Multiplexing accuracy indicator 00tma_info_system_smt_2t_utilization SMT (1 - CPU_CLK_UNHALTED.ONE_THREAD_ACTIVE / (CPU_CLK_UNHALTED.REF_XCLK_ANY / 2) if #SMT_on else 0) Fraction of cycles where both hardware Logical Processors were active 00tma_info_system_turbo_utilization Power tma_info_thread_clks / CPU_CLK_UNHALTED.REF_TSC Average Frequency Utilization relative nominal frequency 00tma_info_thread_clks Pipeline CPU_CLK_UNHALTED.THREAD Per-Logical Processor actual clocks when the Logical Processor is active 00tma_info_thread_execute_per_issue Cor;Pipeline UOPS_EXECUTED.THREAD / UOPS_ISSUED.ANY The ratio of Executed- by Issued-Uops The ratio of Executed- by Issued-Uops. Ratio > 1 suggests high rate of uop micro-fusions. Ratio < 1 suggest high rate of "execute" at rename stage 00tma_info_thread_ipc Ret;Summary INST_RETIRED.ANY / tma_info_thread_clks Instructions Per Cycle (per Logical Processor) 00tma_info_thread_slots TmaL1;tma_L1_group 4 * tma_info_core_core_clks Total issue-pipeline slots (per-Physical Core till ICL; per-Logical Processor ICL onward) 00tma_info_thread_uoppi Pipeline;Ret;Retire UOPS_RETIRED.RETIRE_SLOTS / INST_RETIRED.ANY tma_info_thread_uoppi > 1.05 Uops Per Instruction 00tma_info_thread_uptb Branches;Fed;FetchBW UOPS_RETIRED.RETIRE_SLOTS / BR_INST_RETIRED.NEAR_TAKEN tma_info_thread_uptb < 4 * 1.5 Uops per taken branch 00tma_itlb_misses BigFootprint;BvBC;FetchLat;MemoryTLB;TopdownL3;tma_L3_group;tma_fetch_latency_group (14 * ITLB_MISSES.STLB_HIT + cpu@ITLB_MISSES.WALK_DURATION\,cmask\=0x1@ + 7 * ITLB_MISSES.WALK_COMPLETED) / tma_info_thread_clks tma_itlb_misses > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses. Sample with: ITLB_MISSES.WALK_COMPLETED 100% 00tma_l1_bound CacheHits;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_issueL1;tma_issueMC;tma_memory_bound_group max((CYCLE_ACTIVITY.STALLS_MEM_ANY - CYCLE_ACTIVITY.STALLS_L1D_MISS) / tma_info_thread_clks, 0) tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates how often the CPU was stalled without loads missing the L1 Data (L1D) cache This metric estimates how often the CPU was stalled without loads missing the L1 Data (L1D) cache. The L1D cache typically has the shortest latency. However; in certain cases like loads blocked on older stores; a load might suffer due to high latency even though it is being satisfied by the L1D. Another example is loads who miss in the TLB. These cases are characterized by execution unit stalls; while some non-completed demand load lives in the machine without having that demand load missing the L1 cache. Sample with: MEM_LOAD_UOPS_RETIRED.L1_HIT. Related metrics: tma_clears_resteers, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches, tma_ports_utilized_1 100% 00tma_l2_bound BvML;CacheHits;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (CYCLE_ACTIVITY.STALLS_L1D_MISS - CYCLE_ACTIVITY.STALLS_L2_MISS) / tma_info_thread_clks tma_l2_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates how often the CPU was stalled due to L2 cache accesses by loads This metric estimates how often the CPU was stalled due to L2 cache accesses by loads. Avoiding cache misses (i.e. L1 misses/L2 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_RETIRED.L2_HIT 100% 00tma_l3_bound CacheHits;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group MEM_LOAD_UOPS_RETIRED.L3_HIT / (MEM_LOAD_UOPS_RETIRED.L3_HIT + 7 * MEM_LOAD_UOPS_RETIRED.L3_MISS) * CYCLE_ACTIVITY.STALLS_L2_MISS / tma_info_thread_clks tma_l3_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core. Avoiding cache misses (i.e. L2 misses/L3 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_RETIRED.L3_HIT 100% 03tma_l3_hit_latency BvML;MemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group 29 * (MEM_LOAD_UOPS_RETIRED.L3_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.L3_MISS))) / tma_info_thread_clks tma_l3_hit_latency > 0.1 & tma_l3_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited) This metric estimates fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited). Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance. Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_UOPS_RETIRED.L3_HIT. Related metrics: tma_branch_resteers, tma_mem_latency, tma_store_latency 100% 01tma_lcp FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFB ILD_STALL.LCP / tma_info_thread_clks tma_lcp > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs) This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs). Using proper compiler flags or Intel Compiler by default will certainly avoid this. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb 100% 00tma_light_operations Retire;TmaL2;TopdownL2;tma_L2_group;tma_retiring_group tma_retiring - tma_heavy_operations tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring light-weight operations , instructions that require no more than one uop (micro-operation) This metric represents fraction of slots where the CPU was retiring light-weight operations , instructions that require no more than one uop (micro-operation). This correlates with total number of instructions used by the program. A uops-per-instruction (see UopPI metric) ratio of 1 or less should be expected for decently optimized code running on Intel Core/Xeon products. While this often indicates efficient X86 instructions were executed; high value does not necessarily mean better performance cannot be achieved. ([ICL+] Note this may undercount due to approximation using indirect events; [ADL+] .). Sample with: INST_RETIRED.PREC_DIST 100% TopdownL2 00tma_load_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group (UOPS_DISPATCHED_PORT.PORT_2 + UOPS_DISPATCHED_PORT.PORT_3 + UOPS_DISPATCHED_PORT.PORT_7 - UOPS_DISPATCHED_PORT.PORT_4) / (2 * tma_info_core_core_clks) tma_load_op_utilization > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations. Sample with: UOPS_DISPATCHED.PORT_2_3 100% 02tma_lock_latency LockCont;Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_l1_bound_group MEM_UOPS_RETIRED.LOCK_LOADS / MEM_UOPS_RETIRED.ALL_STORES * min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO) / tma_info_thread_clks tma_lock_latency > 0.2 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric represents fraction of cycles the CPU spent handling cache misses due to lock operations This metric represents fraction of cycles the CPU spent handling cache misses due to lock operations. Due to the microarchitecture handling of locks; they are classified as L1_Bound regardless of what memory source satisfied them. Sample with: MEM_UOPS_RETIRED.LOCK_LOADS. Related metrics: tma_store_latency 100% 01tma_machine_clears BadSpec;BvMS;MachineClears;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueMC;tma_issueSyncxn tma_bad_speculation - tma_branch_mispredicts tma_machine_clears > 0.1 & tma_bad_speculation > 0.15 This metric represents fraction of slots the CPU has wasted due to Machine Clears This metric represents fraction of slots the CPU has wasted due to Machine Clears. These slots are either wasted by uops fetched prior to the clear; or stalls the out-of-order portion of the machine needs to recover its state after the clear. For example; this can happen due to memory ordering Nukes (e.g. Memory Disambiguation) or Self-Modifying-Code (SMC) nukes. Sample with: MACHINE_CLEARS.COUNT. Related metrics: tma_clears_resteers, tma_contested_accesses, tma_data_sharing, tma_false_sharing, tma_l1_bound, tma_microcode_sequencer, tma_ms_switches 100% TopdownL2 01tma_mem_bandwidth BvMB;MemoryBW;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueBW min(CPU_CLK_UNHALTED.THREAD, cpu@OFFCORE_REQUESTS_OUTSTANDING.ALL_DATA_RD\,cmask\=0x4@) / tma_info_thread_clks tma_mem_bandwidth > 0.2 & tma_dram_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory - DRAM ([SPR-HBM] and/or HBM) This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory - DRAM ([SPR-HBM] and/or HBM). The underlying heuristic assumes that a similar off-core traffic is generated by all IA cores. This metric does not aggregate non-data-read requests by this logical processor; requests from other IA Logical Processors/Physical Cores/sockets; or other non-IA devices like GPU; hence the maximum external memory bandwidth limits may or may not be approached when this metric is flagged (see Uncore counters for that). Related metrics: tma_fb_full, tma_info_system_dram_bw_use, tma_sq_full 100% 00tma_mem_latency BvML;MemoryLat;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueLat min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DATA_RD) / tma_info_thread_clks - tma_mem_bandwidth tma_mem_latency > 0.1 & tma_dram_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles where the performance was likely hurt due to latency from external memory - DRAM ([SPR-HBM] and/or HBM) This metric estimates fraction of cycles where the performance was likely hurt due to latency from external memory - DRAM ([SPR-HBM] and/or HBM). This metric does not aggregate requests from other Logical Processors/Physical Cores/sockets (see Uncore counters for that). Related metrics: tma_l3_hit_latency 100% 00tma_memory_bound Backend;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_group (CYCLE_ACTIVITY.STALLS_MEM_ANY + RESOURCE_STALLS.SB) / (CYCLE_ACTIVITY.STALLS_TOTAL + UOPS_EXECUTED.CYCLES_GE_1_UOP_EXEC - (UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC if tma_info_thread_ipc > 1.8 else UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC) - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0) + RESOURCE_STALLS.SB) * tma_backend_bound tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck. Memory Bound estimates fraction of slots where pipeline is likely stalled due to demand load or store instructions. This accounts mainly for (1) non-completed in-flight memory demand loads which coincides with execution units starvation; in addition to (2) cases where stores could impose backpressure on the pipeline when many of them get buffered at the same time (less common out of the two) 100% TopdownL2 01tma_microcode_sequencer MicroSeq;TopdownL3;tma_L3_group;tma_heavy_operations_group;tma_issueMC;tma_issueMS UOPS_RETIRED.RETIRE_SLOTS / UOPS_ISSUED.ANY * IDQ.MS_UOPS / tma_info_thread_slots tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1 This metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unit This metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unit. The MS is used for CISC instructions not supported by the default decoders (like repeat move strings; or CPUID); or by microcode assists used to address some operation modes (like in Floating Point assists). These cases can often be avoided. Sample with: IDQ.MS_UOPS. Related metrics: tma_clears_resteers, tma_l1_bound, tma_machine_clears, tma_ms_switches 100% 00tma_mispredicts_resteers BadSpec;BrMispredicts;BvMP;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueBM BR_MISP_RETIRED.ALL_BRANCHES * tma_branch_resteers / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT + BACLEARS.ANY) tma_mispredicts_resteers > 0.05 & tma_branch_resteers > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stage This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stage. Related metrics: tma_branch_mispredicts 100% 00tma_mite DSBmiss;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group (IDQ.ALL_MITE_CYCLES_ANY_UOPS - IDQ.ALL_MITE_CYCLES_4_UOPS) / tma_info_core_core_clks / 2 tma_mite > 0.1 & tma_fetch_bandwidth > 0.2 This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline) This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline). This pipeline is used for code that was not pre-cached in the DSB or LSD. For example; inefficiencies due to asymmetric decoders; use of long immediate or LCP can manifest as MITE fetch bandwidth bottleneck 100% 00tma_ms_switches FetchLat;MicroSeq;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueMC;tma_issueMS;tma_issueMV;tma_issueSO 2 * IDQ.MS_SWITCHES / tma_info_thread_clks tma_ms_switches > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric estimates the fraction of cycles when the CPU was stalled due to switches of uop delivery to the Microcode Sequencer (MS) This metric estimates the fraction of cycles when the CPU was stalled due to switches of uop delivery to the Microcode Sequencer (MS). Commonly used instructions are optimized for delivery by the DSB (decoded i-cache) or MITE (legacy instruction decode) pipelines. Certain operations cannot be handled natively by the execution pipeline; and must be performed by microcode (small programs injected into the execution stream). Switching to the MS too often can negatively impact performance. The MS is designated to deliver long uop flows required by CISC instructions like CPUID; or uncommon conditions like Floating Point Assists when dealing with Denormals. Sample with: IDQ.MS_SWITCHES. Related metrics: tma_clears_resteers, tma_l1_bound, tma_machine_clears, tma_microcode_sequencer 100% 00tma_port_0 Compute;TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED_PORT.PORT_0 / tma_info_core_core_clks tma_port_0 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch) This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch). Sample with: UOPS_DISPATCHED_PORT.PORT_0. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_port_1 TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED_PORT.PORT_1 / tma_info_core_core_clks tma_port_1 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU) This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU). Sample with: UOPS_DISPATCHED_PORT.PORT_1. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_port_0, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_port_2 TopdownL6;tma_L6_group;tma_load_op_utilization_group UOPS_DISPATCHED_PORT.PORT_2 / tma_info_core_core_clks tma_port_2 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 2 ([SNB+]Loads and Store-address; [ICL+] Loads) This metric represents Core fraction of cycles CPU dispatched uops on execution port 2 ([SNB+]Loads and Store-address; [ICL+] Loads). Sample with: UOPS_DISPATCHED_PORT.PORT_2 100% 00tma_port_3 TopdownL6;tma_L6_group;tma_load_op_utilization_group UOPS_DISPATCHED_PORT.PORT_3 / tma_info_core_core_clks tma_port_3 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 3 ([SNB+]Loads and Store-address; [ICL+] Loads) This metric represents Core fraction of cycles CPU dispatched uops on execution port 3 ([SNB+]Loads and Store-address; [ICL+] Loads). Sample with: UOPS_DISPATCHED_PORT.PORT_3 100% 00tma_port_4 TopdownL6;tma_L6_group;tma_issueSpSt;tma_store_op_utilization_group tma_store_op_utilization tma_port_4 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 4 (Store-data) This metric represents Core fraction of cycles CPU dispatched uops on execution port 4 (Store-data). Sample with: UOPS_DISPATCHED_PORT.PORT_4. Related metrics: tma_split_stores 100% 00tma_port_5 TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED_PORT.PORT_5 / tma_info_core_core_clks tma_port_5 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 5 ([SNB+] Branches and ALU; [HSW+] ALU) This metric represents Core fraction of cycles CPU dispatched uops on execution port 5 ([SNB+] Branches and ALU; [HSW+] ALU). Sample with: UOPS_DISPATCHED_PORT.PORT_5. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_port_0, tma_port_1, tma_port_6, tma_ports_utilized_2 100% 00tma_port_6 TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED_PORT.PORT_6 / tma_info_core_core_clks tma_port_6 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+] Primary Branch and simple ALU) This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+] Primary Branch and simple ALU). Sample with: UOPS_DISPATCHED_PORT.PORT_1. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_ports_utilized_2 100% 00tma_port_7 TopdownL6;tma_L6_group;tma_store_op_utilization_group UOPS_DISPATCHED_PORT.PORT_7 / tma_info_core_core_clks tma_port_7 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 7 ([HSW+]simple Store-address) This metric represents Core fraction of cycles CPU dispatched uops on execution port 7 ([HSW+]simple Store-address). Sample with: UOPS_DISPATCHED_PORT.PORT_7 100% 00tma_ports_utilization PortsUtil;TopdownL3;tma_L3_group;tma_core_bound_group (CYCLE_ACTIVITY.STALLS_TOTAL + UOPS_EXECUTED.CYCLES_GE_1_UOP_EXEC - (UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC if tma_info_thread_ipc > 1.8 else UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC) - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0) + RESOURCE_STALLS.SB - RESOURCE_STALLS.SB - CYCLE_ACTIVITY.STALLS_MEM_ANY) / tma_info_thread_clks tma_ports_utilization > 0.15 & tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related) This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related). Two distinct categories can be attributed into this metric: (1) heavy data-dependency among contiguous instructions would manifest in this metric - such cases are often referred to as low Instruction Level Parallelism (ILP). (2) Contention on some hardware execution unit other than Divider. For example; when there are too many multiply operations 100% 01tma_ports_utilized_0 PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group (cpu@UOPS_EXECUTED.CORE\,inv\=0x1\,cmask\=0x1@ / 2 if #SMT_on else CYCLE_ACTIVITY.STALLS_TOTAL - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0)) / tma_info_core_core_clks tma_ports_utilized_0 > 0.2 & tma_ports_utilization > 0.15 & tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise). Long-latency instructions like divides may contribute to this metric 100% 00tma_ports_utilized_1 PortsUtil;TopdownL4;tma_L4_group;tma_issueL1;tma_ports_utilization_group ((cpu@UOPS_EXECUTED.CORE\,cmask\=0x1@ - cpu@UOPS_EXECUTED.CORE\,cmask\=0x2@) / 2 if #SMT_on else UOPS_EXECUTED.CYCLES_GE_1_UOP_EXEC - UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC) / tma_info_core_core_clks tma_ports_utilized_1 > 0.2 & tma_ports_utilization > 0.15 & tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). This can be due to heavy data-dependency among software instructions; or over oversubscribing a particular hardware resource. In some other cases with high 1_Port_Utilized and L1_Bound; this metric can point to L1 data-cache latency bottleneck that may not necessarily manifest with complete execution starvation (due to the short L1 latency e.g. walking a linked list) - looking at the assembly can be helpful. Related metrics: tma_l1_bound 100% 00tma_ports_utilized_2 PortsUtil;TopdownL4;tma_L4_group;tma_issue2P;tma_ports_utilization_group ((cpu@UOPS_EXECUTED.CORE\,cmask\=0x2@ - cpu@UOPS_EXECUTED.CORE\,cmask\=0x3@) / 2 if #SMT_on else UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC - UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC) / tma_info_core_core_clks tma_ports_utilized_2 > 0.15 & tma_ports_utilization > 0.15 & tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). Loop Vectorization -most compilers feature auto-Vectorization options today- reduces pressure on the execution ports as multiple elements are calculated with same uop. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6 100% 00tma_ports_utilized_3m BvCB;PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group (cpu@UOPS_EXECUTED.CORE\,cmask\=0x3@ / 2 if #SMT_on else UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC) / tma_info_core_core_clks tma_ports_utilized_3m > 0.4 & tma_ports_utilization > 0.15 & tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) 100% 00tma_retiring BvUW;TmaL1;TopdownL1;tma_L1_group UOPS_RETIRED.RETIRE_SLOTS / tma_info_thread_slots tma_retiring > 0.7 | tma_heavy_operations > 0.1 This category represents fraction of slots utilized by useful work i.e. issued uops that eventually get retired This category represents fraction of slots utilized by useful work i.e. issued uops that eventually get retired. Ideally; all pipeline slots would be attributed to the Retiring category. Retiring of 100% would indicate the maximum Pipeline_Width throughput was achieved. Maximizing Retiring typically increases the Instructions-per-cycle (see IPC metric). Note that a high Retiring value does not necessary mean there is no room for more performance. For example; Heavy-operations or Microcode Assists are categorized under Retiring. They often indicate suboptimal performance and can often be optimized or avoided. Sample with: UOPS_RETIRED.RETIRE_SLOTS 100% TopdownL1 00tma_split_loads TopdownL4;tma_L4_group;tma_l1_bound_group tma_info_memory_load_miss_real_latency * LD_BLOCKS.NO_SR / tma_info_thread_clks tma_split_loads > 0.3 This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary. Sample with: MEM_UOPS_RETIRED.SPLIT_LOADS 100% 01tma_split_stores TopdownL4;tma_L4_group;tma_issueSpSt;tma_store_bound_group 2 * MEM_UOPS_RETIRED.SPLIT_STORES / tma_info_core_core_clks tma_split_stores > 0.2 & tma_store_bound > 0.2 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric represents rate of split store accesses This metric represents rate of split store accesses. Consider aligning your data to the 64-byte cache line granularity. Sample with: MEM_UOPS_RETIRED.SPLIT_STORES. Related metrics: tma_port_4 100% 00tma_sq_full BvMB;MemoryBW;Offcore;TopdownL4;tma_L4_group;tma_issueBW;tma_l3_bound_group (OFFCORE_REQUESTS_BUFFER.SQ_FULL / 2 if #SMT_on else OFFCORE_REQUESTS_BUFFER.SQ_FULL) / tma_info_core_core_clks tma_sq_full > 0.3 & tma_l3_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors) This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors). Related metrics: tma_fb_full, tma_info_system_dram_bw_use, tma_mem_bandwidth 100% 00tma_store_bound MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group RESOURCE_STALLS.SB / tma_info_thread_clks tma_store_bound > 0.2 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates how often CPU was stalled due to RFO store memory accesses; RFO store issue a read-for-ownership request before the write This metric estimates how often CPU was stalled due to RFO store memory accesses; RFO store issue a read-for-ownership request before the write. Even though store accesses do not typically stall out-of-order CPUs; there are few cases where stores can lead to actual stalls. This metric will be flagged should RFO stores be a bottleneck. Sample with: MEM_UOPS_RETIRED.ALL_STORES 100% 00tma_store_fwd_blk TopdownL4;tma_L4_group;tma_l1_bound_group 13 * LD_BLOCKS.STORE_FORWARD / tma_info_thread_clks tma_store_fwd_blk > 0.1 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric roughly estimates fraction of cycles when the memory subsystem had loads blocked since they could not forward data from earlier (in program order) overlapping stores This metric roughly estimates fraction of cycles when the memory subsystem had loads blocked since they could not forward data from earlier (in program order) overlapping stores. To streamline memory operations in the pipeline; a load can avoid waiting for memory if a prior in-flight store is writing the data that the load wants to read (store forwarding process). However; in some cases the load may be blocked for a significant time pending the store forward. For example; when the prior store is writing a smaller region than the load is reading 100% 00tma_store_latency BvML;LockCont;MemoryLat;Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_issueSL;tma_store_bound_group (L2_RQSTS.RFO_HIT * 9 * (1 - MEM_UOPS_RETIRED.LOCK_LOADS / MEM_UOPS_RETIRED.ALL_STORES) + (1 - MEM_UOPS_RETIRED.LOCK_LOADS / MEM_UOPS_RETIRED.ALL_STORES) * min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO)) / tma_info_thread_clks tma_store_latency > 0.1 & tma_store_bound > 0.2 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles the CPU spent handling L1D store misses This metric estimates fraction of cycles the CPU spent handling L1D store misses. Store accesses usually less impact out-of-order core performance; however; holding resources for longer time can lead into undesired implications (e.g. contention on L1D fill-buffer entries - see FB_Full). Related metrics: tma_branch_resteers, tma_fb_full, tma_l3_hit_latency, tma_lock_latency 100% 01tma_store_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group UOPS_DISPATCHED_PORT.PORT_4 / tma_info_core_core_clks tma_store_op_utilization > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port for Store operations 100% 00tma_unknown_branches BigFootprint;BvBC;FetchLat;TopdownL4;tma_L4_group;tma_branch_resteers_group tma_branch_resteers - tma_mispredicts_resteers - tma_clears_resteers tma_unknown_branches > 0.05 & tma_branch_resteers > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of cycles the CPU was stalled due to new branch address clears This metric represents fraction of cycles the CPU was stalled due to new branch address clears. These are fetched branches the Branch Prediction Unit was unable to recognize (e.g. first time the branch is fetched or hitting BTB capacity limit) hence called Unknown Branches. Sample with: BACLEARS.ANY 100% 00tma_x87_use Compute;TopdownL4;tma_L4_group;tma_fp_arith_group INST_RETIRED.X87 * tma_info_thread_uoppi / UOPS_RETIRED.RETIRE_SLOTS tma_x87_use > 0.1 & tma_fp_arith > 0.2 & tma_light_operations > 0.6 This metric serves as an approximation of legacy x87 usage This metric serves as an approximation of legacy x87 usage. It accounts for instructions beyond X87 FP arithmetic operations; hence may be used as a thermometer to avoid X87 high usage and preferably upgrade to modern ISA. See Tip under Tuning Hint 100% 00tma_4k_aliasing TopdownL4;tma_L4_group;tma_l1_bound_group LD_BLOCKS_PARTIAL.ADDRESS_ALIAS / tma_info_thread_clks (tma_4k_aliasing > 0.2) & ((tma_l1_bound > 0.1) & ((tma_memory_bound > 0.2) & ((tma_backend_bound > 0.2)))) This metric estimates how often memory load accesses were aliased by preceding stores (in program order) with a 4K address offset This metric estimates how often memory load accesses were aliased by preceding stores (in program order) with a 4K address offset. False match is possible; which incur a few cycles load re-issue. However; the short re-issue duration is often hidden by the out-of-order core and HW optimizations; hence a user may safely ignore a high value of this metric unless it manages to propagate up into parent nodes of the hierarchy (e.g. to L1_Bound) 100% 00tma_alu_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group (UOPS_DISPATCHED_PORT.PORT_0 + UOPS_DISPATCHED_PORT.PORT_1 + UOPS_DISPATCHED_PORT.PORT_5 + UOPS_DISPATCHED_PORT.PORT_6) / tma_info_thread_slots (tma_alu_op_utilization > 0.4) This metric represents Core fraction of cycles CPU dispatched uops on execution ports for ALU operations 100% 02tma_assists BvIO;TopdownL4;tma_L4_group;tma_microcode_sequencer_group 66 * OTHER_ASSISTS.ANY_WB_ASSIST / tma_info_thread_slots (tma_assists > 0.1) & ((tma_microcode_sequencer > 0.05) & ((tma_heavy_operations > 0.1))) This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists. Assists are long sequences of uops that are required in certain corner-cases for operations that cannot be handled natively by the execution pipeline. For example; when working with very small floating point values (so-called Denormals); the FP units are not set up to perform these operations natively. Instead; a sequence of instructions to perform the computation on the Denormals is injected into the pipeline. Since these microcode sequences might be dozens of uops long; Assists can be extremely deleterious to performance and they can be avoided in many cases. Sample with: ASSISTS.ANY 100% 00tma_backend_bound BvOB;TmaL1;TopdownL1;tma_L1_group 1 - (tma_frontend_bound + tma_bad_speculation + tma_retiring) (tma_backend_bound > 0.2) This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend. Backend is the portion of the processor core where the out-of-order scheduler dispatches ready uops into their respective execution units; and once completed these uops get retired according to program order. For example; stalls due to data-cache misses or stalls due to the divider unit being overloaded are both categorized under Backend Bound. Backend Bound is further divided into two main categories: Memory Bound and Core Bound. Sample with: TOPDOWN.BACKEND_BOUND_SLOTS 100% TopdownL1 02tma_bad_speculation TmaL1;TopdownL1;tma_L1_group (UOPS_ISSUED.ANY - UOPS_RETIRED.RETIRE_SLOTS + 4 * (INT_MISC.RECOVERY_CYCLES_ANY / 2 if #SMT_on else INT_MISC.RECOVERY_CYCLES)) / tma_info_thread_slots (tma_bad_speculation > 0.15) This category represents fraction of slots wasted due to incorrect speculations This category represents fraction of slots wasted due to incorrect speculations. This include slots used to issue uops that do not eventually get retired and slots for which the issue-pipeline was blocked due to recovery from earlier incorrect speculation. For example; wasted work due to miss-predicted branches are categorized under Bad Speculation category. Incorrect data speculation followed by Memory Ordering Nukes is another example 100% TopdownL1 00tma_branch_mispredicts BadSpec;BrMispredicts;BvMP;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueBM BR_MISP_RETIRED.ALL_BRANCHES / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT) * tma_bad_speculation (tma_branch_mispredicts > 0.1) & ((tma_bad_speculation > 0.15)) This metric represents fraction of slots the CPU has wasted due to Branch Misprediction This metric represents fraction of slots the CPU has wasted due to Branch Misprediction. These slots are either wasted by uops fetched from an incorrectly speculated program path; or stalls when the out-of-order part of the machine needs to recover its state from a speculative path. Sample with: TOPDOWN.BR_MISPREDICT_SLOTS. Related metrics: tma_info_bad_spec_branch_misprediction_cost, tma_mispredicts_resteers 100% TopdownL2 01tma_branch_resteers FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group 12 * (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT + BACLEARS.ANY) / tma_info_thread_clks (tma_branch_resteers > 0.05) & ((tma_fetch_latency > 0.1) & ((tma_frontend_bound > 0.15))) This metric represents fraction of cycles the CPU was stalled due to Branch Resteers This metric represents fraction of cycles the CPU was stalled due to Branch Resteers. Branch Resteers estimates the Frontend delay in fetching operations from corrected path; following all sorts of miss-predicted branches. For example; branchy code with lots of miss-predictions might get categorized under Branch Resteers. Note the value of this node may overlap with its siblings. Sample with: BR_MISP_RETIRED.ALL_BRANCHES 100% 00tma_cisc TopdownL4;tma_L4_group;tma_microcode_sequencer_group max(0, tma_microcode_sequencer - tma_assists) (tma_cisc > 0.1) & ((tma_microcode_sequencer > 0.05) & ((tma_heavy_operations > 0.1))) This metric estimates fraction of cycles the CPU retired uops originated from CISC (complex instruction set computer) instruction This metric estimates fraction of cycles the CPU retired uops originated from CISC (complex instruction set computer) instruction. A CISC instruction has multiple uops that are required to perform the instruction's functionality as in the case of read-modify-write as an example. Since these instructions require multiple uops they may or may not imply sub-optimal use of machine resources 100% 02tma_clears_resteers BadSpec;MachineClears;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueMC MACHINE_CLEARS.COUNT * tma_branch_resteers / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT + BACLEARS.ANY) (tma_clears_resteers > 0.05) & ((tma_branch_resteers > 0.05) & ((tma_fetch_latency > 0.1) & ((tma_frontend_bound > 0.15)))) This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine Clears This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine Clears. Sample with: INT_MISC.CLEAR_RESTEER_CYCLES. Related metrics: tma_l1_bound, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches 100% 00tma_contested_accesses BvMS;DataSharing;LockCont;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group (60 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.L3_MISS))) + 43 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.L3_MISS)))) / tma_info_thread_clks (tma_contested_accesses > 0.05) & ((tma_l3_bound > 0.05) & ((tma_memory_bound > 0.2) & ((tma_backend_bound > 0.2)))) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_core_bound Backend;Compute;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_group tma_backend_bound - tma_memory_bound (tma_core_bound > 0.1) & ((tma_backend_bound > 0.2)) This metric represents fraction of slots where Core non-memory issues were of a bottleneck This metric represents fraction of slots where Core non-memory issues were of a bottleneck. Shortage in hardware compute resources; or dependencies in software's instructions are both categorized under Core Bound. Hence it may indicate the machine ran out of an out-of-order resource; certain execution units are overloaded or dependencies in program's data- or instruction-flow are limiting the performance (e.g. FP-chained long-latency arithmetic operations) 100% TopdownL2 01tma_data_sharing BvMS;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group 43 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.L3_MISS))) / tma_info_thread_clks (tma_data_sharing > 0.05) & ((tma_l3_bound > 0.05) & ((tma_memory_bound > 0.2) & ((tma_backend_bound > 0.2)))) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_NO_FWD. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_divider BvCB;TopdownL3;tma_L3_group;tma_core_bound_group ARITH.FPU_DIV_ACTIVE / tma_info_core_core_clks (tma_divider > 0.2) & ((tma_core_bound > 0.1) & ((tma_backend_bound > 0.2))) This metric represents fraction of cycles where the Divider unit was active This metric represents fraction of cycles where the Divider unit was active. Divide and square root instructions are performed by the Divider unit and can take considerably longer latency than integer or Floating Point addition; subtraction; or multiplication. Sample with: ARITH.DIV_ACTIVE 100% 00tma_dram_bound MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (1 - MEM_LOAD_UOPS_RETIRED.L3_HIT / (MEM_LOAD_UOPS_RETIRED.L3_HIT + 7 * MEM_LOAD_UOPS_RETIRED.L3_MISS)) * CYCLE_ACTIVITY.STALLS_L2_MISS / tma_info_thread_clks (tma_dram_bound > 0.1) & ((tma_memory_bound > 0.2) & ((tma_backend_bound > 0.2))) This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads. Better caching can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_MISS 100% 03tma_dsb DSB;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group (IDQ.ALL_DSB_CYCLES_ANY_UOPS - IDQ.ALL_DSB_CYCLES_4_UOPS) / tma_info_core_core_clks / 2 (tma_dsb > 0.15) & ((tma_fetch_bandwidth > 0.2)) This metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipeline This metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipeline. For example; inefficient utilization of the DSB cache structure or bank conflict when reading from it; are categorized here 100% 00tma_dsb_switches DSBmiss;FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFB DSB2MITE_SWITCHES.PENALTY_CYCLES / tma_info_thread_clks (tma_dsb_switches > 0.05) & ((tma_fetch_latency > 0.1) & ((tma_frontend_bound > 0.15))) This metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelines This metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelines. The DSB (decoded i-cache) is a Uop Cache where the front-end directly delivers Uops (micro operations) avoiding heavy x86 decoding. The DSB pipeline has shorter latency and delivered higher bandwidth than the MITE (legacy instruction decode pipeline). Switching between the two pipelines can cause penalties hence this metric measures the exposed penalty. Sample with: FRONTEND_RETIRED.DSB_MISS_PS. Related metrics: tma_fetch_bandwidth, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 100% 00tma_dtlb_load BvMT;MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_l1_bound_group (8 * DTLB_LOAD_MISSES.STLB_HIT + cpu@DTLB_LOAD_MISSES.WALK_DURATION\,cmask\=1@ + 7 * DTLB_LOAD_MISSES.WALK_COMPLETED) / tma_info_thread_clks (tma_dtlb_load > 0.1) & ((tma_l1_bound > 0.1) & ((tma_memory_bound > 0.2) & ((tma_backend_bound > 0.2)))) This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses. TLBs (Translation Look-aside Buffers) are processor caches for recently used entries out of the Page Tables that are used to map virtual- to physical-addresses by the operating system. This metric approximates the potential delay of demand loads missing the first-level data TLB (assuming worst case scenario with back to back misses to different pages). This includes hitting in the second-level TLB (STLB) as well as performing a hardware page walk on an STLB miss. Sample with: MEM_INST_RETIRED.STLB_MISS_LOADS_PS. Related metrics: tma_dtlb_store 100% 00tma_dtlb_store BvMT;MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_store_bound_group (8 * DTLB_STORE_MISSES.STLB_HIT + cpu@DTLB_STORE_MISSES.WALK_DURATION\,cmask\=1@ + 7 * DTLB_STORE_MISSES.WALK_COMPLETED) / tma_info_thread_clks (tma_dtlb_store > 0.05) & ((tma_store_bound > 0.2) & ((tma_memory_bound > 0.2) & ((tma_backend_bound > 0.2)))) This metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses This metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses. As with ordinary data caching; focus on improving data locality and reducing working-set size to reduce DTLB overhead. Additionally; consider using profile-guided optimization (PGO) to collocate frequently-used data on the same page. Try using larger page sizes for large amounts of frequently-used data. Sample with: MEM_INST_RETIRED.STLB_MISS_STORES_PS. Related metrics: tma_dtlb_load 100% 00tma_fb_full BvMB;MemoryBW;TopdownL4;tma_L4_group;tma_issueBW;tma_issueSL;tma_issueSmSt;tma_l1_bound_group tma_info_memory_load_miss_real_latency * cpu@L1D_PEND_MISS.FB_FULL\,cmask\=1@ / tma_info_thread_clks (tma_fb_full > 0.3) This metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceed This metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceed. The higher the metric value; the deeper the memory hierarchy level the misses are satisfied from (metric values >1 are valid). Often it hints on approaching bandwidth limits (to L2 cache; L3 cache or external memory). Related metrics: tma_info_system_dram_bw_use, tma_mem_bandwidth, tma_sq_full, tma_store_latency, tma_streaming_stores 100% 01tma_fetch_bandwidth FetchBW;Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group;tma_issueFB tma_frontend_bound - tma_fetch_latency (tma_fetch_bandwidth > 0.2) This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues. For example; inefficiencies at the instruction decoders; or restrictions for caching in the DSB (decoded uops cache) are categorized under Fetch Bandwidth. In such cases; the Frontend typically delivers suboptimal amount of uops to the Backend. Sample with: FRONTEND_RETIRED.LATENCY_GE_2_BUBBLES_GE_1;FRONTEND_RETIRED.LATENCY_GE_1;FRONTEND_RETIRED.LATENCY_GE_2. Related metrics: tma_dsb_switches, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 100% TopdownL2 00tma_fetch_latency Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group 4 * IDQ_UOPS_NOT_DELIVERED.CYCLES_0_UOPS_DELIV.CORE / tma_info_thread_slots (tma_fetch_latency > 0.1) & ((tma_frontend_bound > 0.15)) This metric represents fraction of slots the CPU was stalled due to Frontend latency issues This metric represents fraction of slots the CPU was stalled due to Frontend latency issues. For example; instruction-cache misses; iTLB misses or fetch stalls after a branch misprediction are categorized under Frontend Latency. In such cases; the Frontend eventually delivers no uops for some period. Sample with: FRONTEND_RETIRED.LATENCY_GE_16_PS;FRONTEND_RETIRED.LATENCY_GE_8_PS 100% TopdownL2 00tma_fp_arith HPC;TopdownL3;tma_L3_group;tma_light_operations_group tma_x87_use + tma_fp_scalar + tma_fp_vector (tma_fp_arith > 0.2) & ((tma_light_operations > 0.6)) This metric represents overall arithmetic floating-point (FP) operations fraction the CPU has executed (retired) This metric represents overall arithmetic floating-point (FP) operations fraction the CPU has executed (retired). Note this metric's value may exceed its parent due to use of "Uops" CountDomain and FMA double-counting 100% 00tma_fp_scalar Compute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P FP_ARITH_INST_RETIRED.SCALAR / UOPS_RETIRED.RETIRE_SLOTS (tma_fp_scalar > 0.1) & ((tma_fp_arith > 0.2) & ((tma_light_operations > 0.6))) This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired. May overcount due to FMA double counting. Related metrics: tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector Compute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P FP_ARITH_INST_RETIRED.VECTOR / UOPS_RETIRED.RETIRE_SLOTS (tma_fp_vector > 0.1) & ((tma_fp_arith > 0.2) & ((tma_light_operations > 0.6))) This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector_128b Compute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P (FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE) / UOPS_RETIRED.RETIRE_SLOTS (tma_fp_vector_128b > 0.1) & ((tma_fp_vector > 0.1) & ((tma_fp_arith > 0.2) & ((tma_light_operations > 0.6)))) This metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectors This metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectors. May overcount due to FMA double counting prior to LNL. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector_256b Compute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P (FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE) / UOPS_RETIRED.RETIRE_SLOTS (tma_fp_vector_256b > 0.1) & ((tma_fp_vector > 0.1) & ((tma_fp_arith > 0.2) & ((tma_light_operations > 0.6)))) This metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectors This metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectors. May overcount due to FMA double counting prior to LNL. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_frontend_bound BvFB;BvIO;PGO;TmaL1;TopdownL1;tma_L1_group IDQ_UOPS_NOT_DELIVERED.CORE / tma_info_thread_slots (tma_frontend_bound > 0.15) This category represents fraction of slots where the processor's Frontend undersupplies its Backend This category represents fraction of slots where the processor's Frontend undersupplies its Backend. Frontend denotes the first part of the processor core responsible to fetch operations that are executed later on by the Backend part. Within the Frontend; a branch predictor predicts the next address to fetch; cache-lines are fetched from the memory subsystem; parsed into instructions; and lastly decoded into micro-operations (uops). Ideally the Frontend can issue Pipeline_Width uops every cycle to the Backend. Frontend Bound denotes unutilized issue-slots when there is no Backend stall; i.e. bubbles where Frontend delivered no uops while Backend could have accepted them. For example; stalls due to instruction-cache misses would be categorized under Frontend Bound. Sample with: FRONTEND_RETIRED.LATENCY_GE_4_PS 100% TopdownL1 00tma_heavy_operations Retire;TmaL2;TopdownL2;tma_L2_group;tma_retiring_group tma_microcode_sequencer (tma_heavy_operations > 0.1) This metric represents fraction of slots where the CPU was retiring heavy-weight operations -- instructions that require two or more uops or micro-coded sequences This metric represents fraction of slots where the CPU was retiring heavy-weight operations -- instructions that require two or more uops or micro-coded sequences. This highly-correlates with the uop length of these instructions/sequences.([ICL+] Note this may overcount due to approximation using indirect events; [ADL+]). Sample with: UOPS_RETIRED.HEAVY 100% TopdownL2 00tma_icache_misses BigFootprint;BvBC;FetchLat;IcMiss;TopdownL3;tma_L3_group;tma_fetch_latency_group ICACHE.IFDATA_STALL / tma_info_thread_clks (tma_icache_misses > 0.05) & ((tma_fetch_latency > 0.1) & ((tma_frontend_bound > 0.15))) This metric represents fraction of cycles the CPU was stalled due to instruction cache misses This metric represents fraction of cycles the CPU was stalled due to instruction cache misses. Sample with: FRONTEND_RETIRED.L2_MISS_PS;FRONTEND_RETIRED.L1I_MISS_PS 100% 00tma_info_bad_spec_ipmisp_indirect Bad;BrMispredicts tma_info_inst_mix_instructions / (UOPS_RETIRED.RETIRE_SLOTS / UOPS_ISSUED.ANY * BR_MISP_EXEC.INDIRECT) (tma_info_bad_spec_ipmisp_indirect < 1000) Instructions per retired Mispredicts for indirect CALL or JMP branches (lower number means higher occurrence rate) 00tma_info_bad_spec_ipmispredict Bad;BadSpec;BrMispredicts INST_RETIRED.ANY / BR_MISP_RETIRED.ALL_BRANCHES (tma_info_bad_spec_ipmispredict < 200) Number of Instructions per non-speculative Branch Misprediction (JEClear) (lower number means higher occurrence rate) 00tma_info_core_core_clks SMT (CPU_CLK_UNHALTED.THREAD / 2 * (1 + CPU_CLK_UNHALTED.ONE_THREAD_ACTIVE / CPU_CLK_UNHALTED.REF_XCLK) if #core_wide < 1 else (CPU_CLK_UNHALTED.THREAD_ANY / 2 if #SMT_on else tma_info_thread_clks)) Core actual clocks when any Logical Processor is active on the Physical Core 00tma_info_core_ilp Backend;Cor;Pipeline;PortsUtil UOPS_EXECUTED.THREAD / cpu@UOPS_EXECUTED.THREAD\,cmask\=1@ Instruction-Level-Parallelism (average number of uops executed when there is execution) per thread (logical-processor) 00tma_info_frontend_dsb_coverage DSB;Fed;FetchBW;tma_issueFB IDQ.DSB_UOPS / (IDQ.DSB_UOPS + LSD.UOPS + IDQ.MITE_UOPS + IDQ.MS_UOPS) (tma_info_frontend_dsb_coverage < 0.7) & ((tma_info_thread_ipc / 4) > 0.35) Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache) Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache). Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_inst_mix_iptb, tma_lcp 00tma_info_inst_mix_iparith Flops;InsType INST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.SCALAR + FP_ARITH_INST_RETIRED.VECTOR) (tma_info_inst_mix_iparith < 10) Instructions per FP Arithmetic instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic instruction (lower number means higher occurrence rate). Values < 1 are possible due to intentional FMA double counting. Approximated prior to BDW 00tma_info_inst_mix_iparith_avx128 Flops;FpVector;InsType INST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE) (tma_info_inst_mix_iparith_avx128 < 10) Instructions per FP Arithmetic AVX/SSE 128-bit instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic AVX/SSE 128-bit instruction (lower number means higher occurrence rate). Values < 1 are possible due to intentional FMA double counting 00tma_info_inst_mix_iparith_avx256 Flops;FpVector;InsType INST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE) (tma_info_inst_mix_iparith_avx256 < 10) Instructions per FP Arithmetic AVX* 256-bit instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic AVX* 256-bit instruction (lower number means higher occurrence rate). Values < 1 are possible due to intentional FMA double counting 00tma_info_inst_mix_iparith_scalar_dp Flops;FpScalar;InsType INST_RETIRED.ANY / FP_ARITH_INST_RETIRED.SCALAR_DOUBLE (tma_info_inst_mix_iparith_scalar_dp < 10) Instructions per FP Arithmetic Scalar Double-Precision instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic Scalar Double-Precision instruction (lower number means higher occurrence rate). Values < 1 are possible due to intentional FMA double counting 00tma_info_inst_mix_iparith_scalar_sp Flops;FpScalar;InsType INST_RETIRED.ANY / FP_ARITH_INST_RETIRED.SCALAR_SINGLE (tma_info_inst_mix_iparith_scalar_sp < 10) Instructions per FP Arithmetic Scalar Single-Precision instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic Scalar Single-Precision instruction (lower number means higher occurrence rate). Values < 1 are possible due to intentional FMA double counting 00tma_info_inst_mix_ipbranch Branches;Fed;InsType INST_RETIRED.ANY / BR_INST_RETIRED.ALL_BRANCHES (tma_info_inst_mix_ipbranch < 8) Instructions per Branch (lower number means higher occurrence rate) 00tma_info_inst_mix_ipcall Branches;Fed;PGO INST_RETIRED.ANY / BR_INST_RETIRED.NEAR_CALL (tma_info_inst_mix_ipcall < 200) Instructions per (near) call (lower number means higher occurrence rate) 00tma_info_inst_mix_ipflop Flops;InsType INST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.SCALAR + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * FP_ARITH_INST_RETIRED.4_FLOPS + 8 * FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE) (tma_info_inst_mix_ipflop < 10) Instructions per Floating Point (FP) Operation (lower number means higher occurrence rate) 00tma_info_inst_mix_ipload InsType INST_RETIRED.ANY / MEM_UOPS_RETIRED.ALL_LOADS (tma_info_inst_mix_ipload < 3) Instructions per Load (lower number means higher occurrence rate) 00tma_info_inst_mix_ipstore InsType INST_RETIRED.ANY / MEM_UOPS_RETIRED.ALL_STORES (tma_info_inst_mix_ipstore < 8) Instructions per Store (lower number means higher occurrence rate) 00tma_info_inst_mix_iptb Branches;Fed;FetchBW;Frontend;PGO;tma_issueFB INST_RETIRED.ANY / BR_INST_RETIRED.NEAR_TAKEN (tma_info_inst_mix_iptb < 4 * 2 + 1) Instructions per taken branch Instructions per taken branch. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_frontend_dsb_coverage, tma_lcp 00tma_info_memory_tlb_page_walks_utilization Mem;MemoryTLB (cpu@ITLB_MISSES.WALK_DURATION\,cmask\=1@ + cpu@DTLB_LOAD_MISSES.WALK_DURATION\,cmask\=1@ + cpu@DTLB_STORE_MISSES.WALK_DURATION\,cmask\=1@ + 7 * (DTLB_STORE_MISSES.WALK_COMPLETED + DTLB_LOAD_MISSES.WALK_COMPLETED + ITLB_MISSES.WALK_COMPLETED)) / tma_info_core_core_clks (tma_info_memory_tlb_page_walks_utilization > 0.5) Utilization of the core's Page Walker(s) serving STLB misses triggered by instruction/Load/Store accesses 00tma_info_pipeline_execute Cor;Pipeline;PortsUtil;SMT UOPS_EXECUTED.THREAD / (cpu@UOPS_EXECUTED.CORE\,cmask\=1@ / 2 if #SMT_on else UOPS_EXECUTED.CYCLES_GE_1_UOP_EXEC) 00tma_info_pipeline_retire Pipeline;Ret UOPS_RETIRED.RETIRE_SLOTS / cpu@UOPS_RETIRED.RETIRE_SLOTS\,cmask\=1@ Average number of Uops retired in cycles where at least one uop has retired 00tma_info_system_dram_bw_use HPC;MemOffcore;MemoryBW;SoC;tma_issueBW 64 * (UNC_M_CAS_COUNT.RD + UNC_M_CAS_COUNT.WR) / 1e9 / tma_info_system_time Average external Memory Bandwidth Use for reads and writes [GB / sec] Average external Memory Bandwidth Use for reads and writes [GB / sec]. Related metrics: tma_fb_full, tma_mem_bandwidth, tma_sq_full 00tma_info_system_ipfarbranch Branches;OS INST_RETIRED.ANY / BR_INST_RETIRED.FAR_BRANCH:u (tma_info_system_ipfarbranch < 1000000) Instructions per Far Branch ( Far Branches apply upon transition from application to operating system, handling interrupts, exceptions) [lower number means higher occurrence rate] 00tma_info_system_kernel_cpi OS CPU_CLK_UNHALTED.THREAD_P:k / INST_RETIRED.ANY_P:k Cycles Per Instruction for the Operating System (OS) Kernel mode 00tma_info_system_kernel_utilization OS CPU_CLK_UNHALTED.THREAD_P:k / CPU_CLK_UNHALTED.THREAD (tma_info_system_kernel_utilization > 0.05) Fraction of cycles spent in the Operating System (OS) Kernel mode 00tma_info_system_mux Summary CPU_CLK_UNHALTED.THREAD_P / CPU_CLK_UNHALTED.THREAD ((tma_info_system_mux > 1.1)|(tma_info_system_mux < 0.9)) PerfMon Event Multiplexing accuracy indicator 00tma_info_system_socket_clks SoC cbox_0@event\=0x0@ Socket actual clocks when any core is active on that socket 00tma_info_system_time Summary duration_time (tma_info_system_time < 1) Run duration time in seconds 00tma_info_thread_cpi Mem;Pipeline 1 / tma_info_thread_ipc Cycles Per Instruction (per Logical Processor) 00tma_info_thread_uoppi Pipeline;Ret;Retire UOPS_RETIRED.RETIRE_SLOTS / INST_RETIRED.ANY (tma_info_thread_uoppi > 1.05) Uops Per Instruction 00tma_info_thread_uptb Branches;Fed;FetchBW UOPS_RETIRED.RETIRE_SLOTS / BR_INST_RETIRED.NEAR_TAKEN (tma_info_thread_uptb < 4 * 1.5) Uops per taken branch 00tma_itlb_misses BigFootprint;BvBC;FetchLat;MemoryTLB;TopdownL3;tma_L3_group;tma_fetch_latency_group (14 * ITLB_MISSES.STLB_HIT + cpu@ITLB_MISSES.WALK_DURATION\,cmask\=1@ + 7 * ITLB_MISSES.WALK_COMPLETED) / tma_info_thread_clks (tma_itlb_misses > 0.05) & ((tma_fetch_latency > 0.1) & ((tma_frontend_bound > 0.15))) This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses. Sample with: FRONTEND_RETIRED.STLB_MISS_PS;FRONTEND_RETIRED.ITLB_MISS_PS 100% 00tma_l1_bound CacheHits;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_issueL1;tma_issueMC;tma_memory_bound_group max((CYCLE_ACTIVITY.STALLS_MEM_ANY - CYCLE_ACTIVITY.STALLS_L1D_MISS) / tma_info_thread_clks, 0) (tma_l1_bound > 0.1) & ((tma_memory_bound > 0.2) & ((tma_backend_bound > 0.2))) This metric estimates how often the CPU was stalled without loads missing the L1 Data (L1D) cache This metric estimates how often the CPU was stalled without loads missing the L1 Data (L1D) cache. The L1D cache typically has the shortest latency. However; in certain cases like loads blocked on older stores; a load might suffer due to high latency even though it is being satisfied by the L1D. Another example is loads who miss in the TLB. These cases are characterized by execution unit stalls; while some non-completed demand load lives in the machine without having that demand load missing the L1 cache. Sample with: MEM_LOAD_RETIRED.L1_HIT. Related metrics: tma_clears_resteers, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches, tma_ports_utilized_1 100% 00tma_l2_bound BvML;CacheHits;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (CYCLE_ACTIVITY.STALLS_L1D_MISS - CYCLE_ACTIVITY.STALLS_L2_MISS) / tma_info_thread_clks (tma_l2_bound > 0.05) & ((tma_memory_bound > 0.2) & ((tma_backend_bound > 0.2))) This metric estimates how often the CPU was stalled due to L2 cache accesses by loads This metric estimates how often the CPU was stalled due to L2 cache accesses by loads. Avoiding cache misses (i.e. L1 misses/L2 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L2_HIT 100% 00tma_l3_bound CacheHits;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group MEM_LOAD_UOPS_RETIRED.L3_HIT / (MEM_LOAD_UOPS_RETIRED.L3_HIT + 7 * MEM_LOAD_UOPS_RETIRED.L3_MISS) * CYCLE_ACTIVITY.STALLS_L2_MISS / tma_info_thread_clks (tma_l3_bound > 0.05) & ((tma_memory_bound > 0.2) & ((tma_backend_bound > 0.2))) This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core. Avoiding cache misses (i.e. L2 misses/L3 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS 100% 03tma_l3_hit_latency BvML;MemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group 29 * (MEM_LOAD_UOPS_RETIRED.L3_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.L3_MISS))) / tma_info_thread_clks (tma_l3_hit_latency > 0.1) & ((tma_l3_bound > 0.05) & ((tma_memory_bound > 0.2) & ((tma_backend_bound > 0.2)))) This metric estimates fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited) This metric estimates fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited). Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance. Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS. Related metrics: tma_mem_latency 100% 01tma_lcp FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFB ILD_STALL.LCP / tma_info_thread_clks (tma_lcp > 0.05) & ((tma_fetch_latency > 0.1) & ((tma_frontend_bound > 0.15))) This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs) This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs). Using proper compiler flags or Intel Compiler by default will certainly avoid this. #Link: Optimization Guide about LCP BKMs. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb 100% 00tma_light_operations Retire;TmaL2;TopdownL2;tma_L2_group;tma_retiring_group tma_retiring - tma_heavy_operations (tma_light_operations > 0.6) This metric represents fraction of slots where the CPU was retiring light-weight operations -- instructions that require no more than one uop (micro-operation) This metric represents fraction of slots where the CPU was retiring light-weight operations -- instructions that require no more than one uop (micro-operation). This correlates with total number of instructions used by the program. A uops-per-instruction (see UopPI metric) ratio of 1 or less should be expected for decently optimized code running on Intel Core/Xeon products. While this often indicates efficient X86 instructions were executed; high value does not necessarily mean better performance cannot be achieved. ([ICL+] Note this may undercount due to approximation using indirect events; [ADL+] .). Sample with: INST_RETIRED.PREC_DIST 100% TopdownL2 00tma_load_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group (UOPS_DISPATCHED_PORT.PORT_2 + UOPS_DISPATCHED_PORT.PORT_3 + UOPS_DISPATCHED_PORT.PORT_7 - UOPS_DISPATCHED_PORT.PORT_4) / (2 * tma_info_core_core_clks) (tma_load_op_utilization > 0.6) This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations. Sample with: UOPS_DISPATCHED.PORT_2_3_10 100% 02tma_lock_latency LockCont;Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_l1_bound_group MEM_UOPS_RETIRED.LOCK_LOADS / MEM_UOPS_RETIRED.ALL_STORES * min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO) / tma_info_thread_clks (tma_lock_latency > 0.2) & ((tma_l1_bound > 0.1) & ((tma_memory_bound > 0.2) & ((tma_backend_bound > 0.2)))) This metric represents fraction of cycles the CPU spent handling cache misses due to lock operations This metric represents fraction of cycles the CPU spent handling cache misses due to lock operations. Due to the microarchitecture handling of locks; they are classified as L1_Bound regardless of what memory source satisfied them. Sample with: MEM_INST_RETIRED.LOCK_LOADS. Related metrics: tma_store_latency 100% 01tma_machine_clears BadSpec;BvMS;MachineClears;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueMC;tma_issueSyncxn tma_bad_speculation - tma_branch_mispredicts (tma_machine_clears > 0.1) & ((tma_bad_speculation > 0.15)) This metric represents fraction of slots the CPU has wasted due to Machine Clears This metric represents fraction of slots the CPU has wasted due to Machine Clears. These slots are either wasted by uops fetched prior to the clear; or stalls the out-of-order portion of the machine needs to recover its state after the clear. For example; this can happen due to memory ordering Nukes (e.g. Memory Disambiguation) or Self-Modifying-Code (SMC) nukes. Sample with: MACHINE_CLEARS.COUNT. Related metrics: tma_clears_resteers, tma_contested_accesses, tma_data_sharing, tma_false_sharing, tma_l1_bound, tma_microcode_sequencer, tma_ms_switches, tma_remote_cache 100% TopdownL2 01tma_mem_bandwidth BvMB;MemoryBW;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueBW min(CPU_CLK_UNHALTED.THREAD, cpu@OFFCORE_REQUESTS_OUTSTANDING.ALL_DATA_RD\,cmask\=4@) / tma_info_thread_clks (tma_mem_bandwidth > 0.2) & ((tma_dram_bound > 0.1) & ((tma_memory_bound > 0.2) & ((tma_backend_bound > 0.2)))) This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory - DRAM ([SPR-HBM] and/or HBM) This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory - DRAM ([SPR-HBM] and/or HBM). The underlying heuristic assumes that a similar off-core traffic is generated by all IA cores. This metric does not aggregate non-data-read requests by this logical processor; requests from other IA Logical Processors/Physical Cores/sockets; or other non-IA devices like GPU; hence the maximum external memory bandwidth limits may or may not be approached when this metric is flagged (see Uncore counters for that). Related metrics: tma_fb_full, tma_info_system_dram_bw_use, tma_sq_full 100% 00tma_mem_latency BvML;MemoryLat;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueLat min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DATA_RD) / tma_info_thread_clks - tma_mem_bandwidth (tma_mem_latency > 0.1) & ((tma_dram_bound > 0.1) & ((tma_memory_bound > 0.2) & ((tma_backend_bound > 0.2)))) This metric estimates fraction of cycles where the performance was likely hurt due to latency from external memory - DRAM ([SPR-HBM] and/or HBM) This metric estimates fraction of cycles where the performance was likely hurt due to latency from external memory - DRAM ([SPR-HBM] and/or HBM). This metric does not aggregate requests from other Logical Processors/Physical Cores/sockets (see Uncore counters for that). Related metrics: tma_l3_hit_latency 100% 00tma_memory_bound Backend;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_group (CYCLE_ACTIVITY.STALLS_MEM_ANY + RESOURCE_STALLS.SB) / (CYCLE_ACTIVITY.STALLS_TOTAL + UOPS_EXECUTED.CYCLES_GE_1_UOP_EXEC - (UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC if tma_info_thread_ipc > 1.8 else UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC) - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0) + RESOURCE_STALLS.SB) * tma_backend_bound (tma_memory_bound > 0.2) & ((tma_backend_bound > 0.2)) This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck. Memory Bound estimates fraction of slots where pipeline is likely stalled due to demand load or store instructions. This accounts mainly for (1) non-completed in-flight memory demand loads which coincides with execution units starvation; in addition to (2) cases where stores could impose backpressure on the pipeline when many of them get buffered at the same time (less common out of the two) 100% TopdownL2 01tma_microcode_sequencer MicroSeq;TopdownL3;tma_L3_group;tma_heavy_operations_group;tma_issueMC;tma_issueMS UOPS_RETIRED.RETIRE_SLOTS / UOPS_ISSUED.ANY * IDQ.MS_UOPS / tma_info_thread_slots (tma_microcode_sequencer > 0.05) & ((tma_heavy_operations > 0.1)) This metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unit This metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unit. The MS is used for CISC instructions not supported by the default decoders (like repeat move strings; or CPUID); or by microcode assists used to address some operation modes (like in Floating Point assists). These cases can often be avoided. Sample with: UOPS_RETIRED.MS. Related metrics: tma_clears_resteers, tma_l1_bound, tma_machine_clears, tma_ms_switches 100% 00tma_mispredicts_resteers BadSpec;BrMispredicts;BvMP;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueBM BR_MISP_RETIRED.ALL_BRANCHES * tma_branch_resteers / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT + BACLEARS.ANY) (tma_mispredicts_resteers > 0.05) & ((tma_branch_resteers > 0.05) & ((tma_fetch_latency > 0.1) & ((tma_frontend_bound > 0.15)))) This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stage This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stage. Sample with: INT_MISC.CLEAR_RESTEER_CYCLES. Related metrics: tma_branch_mispredicts, tma_info_bad_spec_branch_misprediction_cost 100% 00tma_mite DSBmiss;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group (IDQ.ALL_MITE_CYCLES_ANY_UOPS - IDQ.ALL_MITE_CYCLES_4_UOPS) / tma_info_core_core_clks / 2 (tma_mite > 0.1) & ((tma_fetch_bandwidth > 0.2)) This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline) This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline). This pipeline is used for code that was not pre-cached in the DSB or LSD. For example; inefficiencies due to asymmetric decoders; use of long immediate or LCP can manifest as MITE fetch bandwidth bottleneck. Sample with: FRONTEND_RETIRED.ANY_DSB_MISS 100% 00tma_ms_switches FetchLat;MicroSeq;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueMC;tma_issueMS;tma_issueMV;tma_issueSO 2 * IDQ.MS_SWITCHES / tma_info_thread_clks (tma_ms_switches > 0.05) & ((tma_fetch_latency > 0.1) & ((tma_frontend_bound > 0.15))) This metric estimates the fraction of cycles when the CPU was stalled due to switches of uop delivery to the Microcode Sequencer (MS) This metric estimates the fraction of cycles when the CPU was stalled due to switches of uop delivery to the Microcode Sequencer (MS). Commonly used instructions are optimized for delivery by the DSB (decoded i-cache) or MITE (legacy instruction decode) pipelines. Certain operations cannot be handled natively by the execution pipeline; and must be performed by microcode (small programs injected into the execution stream). Switching to the MS too often can negatively impact performance. The MS is designated to deliver long uop flows required by CISC instructions like CPUID; or uncommon conditions like Floating Point Assists when dealing with Denormals. Sample with: IDQ.MS_SWITCHES. Related metrics: tma_clears_resteers, tma_l1_bound, tma_machine_clears, tma_microcode_sequencer, tma_mixing_vectors, tma_serializing_operation 100% 00tma_port_0 Compute;TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED_PORT.PORT_0 / tma_info_core_core_clks (tma_port_0 > 0.6) This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch) This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch). Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_port_1 TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED_PORT.PORT_1 / tma_info_core_core_clks (tma_port_1 > 0.6) This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU) This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU). Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_port_2 TopdownL6;tma_L6_group;tma_load_op_utilization_group UOPS_DISPATCHED_PORT.PORT_2 / tma_info_core_core_clks (tma_port_2 > 0.6) This metric represents Core fraction of cycles CPU dispatched uops on execution port 2 ([SNB+]Loads and Store-address; [ICL+] Loads) 100% 00tma_port_3 TopdownL6;tma_L6_group;tma_load_op_utilization_group UOPS_DISPATCHED_PORT.PORT_3 / tma_info_core_core_clks (tma_port_3 > 0.6) This metric represents Core fraction of cycles CPU dispatched uops on execution port 3 ([SNB+]Loads and Store-address; [ICL+] Loads) 100% 00tma_port_4 TopdownL6;tma_L6_group;tma_issueSpSt;tma_store_op_utilization_group tma_store_op_utilization (tma_port_4 > 0.6) This metric represents Core fraction of cycles CPU dispatched uops on execution port 4 (Store-data) This metric represents Core fraction of cycles CPU dispatched uops on execution port 4 (Store-data). Related metrics: tma_split_stores 100% 00tma_port_5 TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED_PORT.PORT_5 / tma_info_core_core_clks (tma_port_5 > 0.6) This metric represents Core fraction of cycles CPU dispatched uops on execution port 5 ([SNB+] Branches and ALU; [HSW+] ALU) This metric represents Core fraction of cycles CPU dispatched uops on execution port 5 ([SNB+] Branches and ALU; [HSW+] ALU). Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_6, tma_ports_utilized_2 100% 00tma_port_6 TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED_PORT.PORT_6 / tma_info_core_core_clks (tma_port_6 > 0.6) This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+] Primary Branch and simple ALU) This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+] Primary Branch and simple ALU). Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_ports_utilized_2 100% 00tma_port_7 TopdownL6;tma_L6_group;tma_store_op_utilization_group UOPS_DISPATCHED_PORT.PORT_7 / tma_info_core_core_clks (tma_port_7 > 0.6) This metric represents Core fraction of cycles CPU dispatched uops on execution port 7 ([HSW+]simple Store-address) 100% 00tma_ports_utilization PortsUtil;TopdownL3;tma_L3_group;tma_core_bound_group (CYCLE_ACTIVITY.STALLS_TOTAL + UOPS_EXECUTED.CYCLES_GE_1_UOP_EXEC - (UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC if tma_info_thread_ipc > 1.8 else UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC) - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0) + RESOURCE_STALLS.SB - RESOURCE_STALLS.SB - CYCLE_ACTIVITY.STALLS_MEM_ANY) / tma_info_thread_clks (tma_ports_utilization > 0.15) & ((tma_core_bound > 0.1) & ((tma_backend_bound > 0.2))) This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related) This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related). Two distinct categories can be attributed into this metric: (1) heavy data-dependency among contiguous instructions would manifest in this metric - such cases are often referred to as low Instruction Level Parallelism (ILP). (2) Contention on some hardware execution unit other than Divider. For example; when there are too many multiply operations 100% 01tma_ports_utilized_0 PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group (cpu@UOPS_EXECUTED.CORE\,inv\,cmask\=1@ / 2 if #SMT_on else (CYCLE_ACTIVITY.STALLS_TOTAL - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0)) / tma_info_core_core_clks) (tma_ports_utilized_0 > 0.2) & ((tma_ports_utilization > 0.15) & ((tma_core_bound > 0.1) & ((tma_backend_bound > 0.2)))) This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise). Long-latency instructions like divides may contribute to this metric 100% 00tma_ports_utilized_1 PortsUtil;TopdownL4;tma_L4_group;tma_issueL1;tma_ports_utilization_group ((cpu@UOPS_EXECUTED.CORE\,cmask\=1@ - cpu@UOPS_EXECUTED.CORE\,cmask\=2@) / 2 if #SMT_on else (UOPS_EXECUTED.CYCLES_GE_1_UOP_EXEC - UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC) / tma_info_core_core_clks) (tma_ports_utilized_1 > 0.2) & ((tma_ports_utilization > 0.15) & ((tma_core_bound > 0.1) & ((tma_backend_bound > 0.2)))) This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). This can be due to heavy data-dependency among software instructions; or over oversubscribing a particular hardware resource. In some other cases with high 1_Port_Utilized and L1_Bound; this metric can point to L1 data-cache latency bottleneck that may not necessarily manifest with complete execution starvation (due to the short L1 latency e.g. walking a linked list) - looking at the assembly can be helpful. Sample with: EXE_ACTIVITY.1_PORTS_UTIL. Related metrics: tma_l1_bound 100% 00tma_ports_utilized_2 PortsUtil;TopdownL4;tma_L4_group;tma_issue2P;tma_ports_utilization_group ((cpu@UOPS_EXECUTED.CORE\,cmask\=2@ - cpu@UOPS_EXECUTED.CORE\,cmask\=3@) / 2 if #SMT_on else (UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC - UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC) / tma_info_core_core_clks) (tma_ports_utilized_2 > 0.15) & ((tma_ports_utilization > 0.15) & ((tma_core_bound > 0.1) & ((tma_backend_bound > 0.2)))) This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). Loop Vectorization -most compilers feature auto-Vectorization options today- reduces pressure on the execution ports as multiple elements are calculated with same uop. Sample with: EXE_ACTIVITY.2_PORTS_UTIL. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6 100% 00tma_ports_utilized_3m BvCB;PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group (cpu@UOPS_EXECUTED.CORE\,cmask\=3@ / 2 if #SMT_on else UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC) / tma_info_core_core_clks (tma_ports_utilized_3m > 0.4) & ((tma_ports_utilization > 0.15) & ((tma_core_bound > 0.1) & ((tma_backend_bound > 0.2)))) This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). Sample with: UOPS_EXECUTED.CYCLES_GE_3 100% 00tma_retiring BvUW;TmaL1;TopdownL1;tma_L1_group UOPS_RETIRED.RETIRE_SLOTS / tma_info_thread_slots ((tma_retiring > 0.7)|(tma_heavy_operations > 0.1)) This category represents fraction of slots utilized by useful work i.e. issued uops that eventually get retired This category represents fraction of slots utilized by useful work i.e. issued uops that eventually get retired. Ideally; all pipeline slots would be attributed to the Retiring category. Retiring of 100% would indicate the maximum Pipeline_Width throughput was achieved. Maximizing Retiring typically increases the Instructions-per-cycle (see IPC metric). Note that a high Retiring value does not necessary mean there is no room for more performance. For example; Heavy-operations or Microcode Assists are categorized under Retiring. They often indicate suboptimal performance and can often be optimized or avoided. Sample with: UOPS_RETIRED.SLOTS 100% TopdownL1 00tma_split_loads TopdownL4;tma_L4_group;tma_l1_bound_group tma_info_memory_load_miss_real_latency * LD_BLOCKS.NO_SR / tma_info_thread_clks (tma_split_loads > 0.3) This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary. Sample with: MEM_INST_RETIRED.SPLIT_LOADS_PS 100% 01tma_split_stores TopdownL4;tma_L4_group;tma_issueSpSt;tma_store_bound_group 2 * MEM_UOPS_RETIRED.SPLIT_STORES / tma_info_core_core_clks (tma_split_stores > 0.2) & ((tma_store_bound > 0.2) & ((tma_memory_bound > 0.2) & ((tma_backend_bound > 0.2)))) This metric represents rate of split store accesses This metric represents rate of split store accesses. Consider aligning your data to the 64-byte cache line granularity. Sample with: MEM_INST_RETIRED.SPLIT_STORES_PS. Related metrics: tma_port_4 100% 00tma_sq_full BvMB;MemoryBW;Offcore;TopdownL4;tma_L4_group;tma_issueBW;tma_l3_bound_group (OFFCORE_REQUESTS_BUFFER.SQ_FULL / 2 if #SMT_on else OFFCORE_REQUESTS_BUFFER.SQ_FULL) / tma_info_core_core_clks (tma_sq_full > 0.3) & ((tma_l3_bound > 0.05) & ((tma_memory_bound > 0.2) & ((tma_backend_bound > 0.2)))) This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors) This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors). Related metrics: tma_fb_full, tma_info_system_dram_bw_use, tma_mem_bandwidth 100% 00tma_store_bound MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group RESOURCE_STALLS.SB / tma_info_thread_clks (tma_store_bound > 0.2) & ((tma_memory_bound > 0.2) & ((tma_backend_bound > 0.2))) This metric estimates how often CPU was stalled due to RFO store memory accesses; RFO store issue a read-for-ownership request before the write This metric estimates how often CPU was stalled due to RFO store memory accesses; RFO store issue a read-for-ownership request before the write. Even though store accesses do not typically stall out-of-order CPUs; there are few cases where stores can lead to actual stalls. This metric will be flagged should RFO stores be a bottleneck. Sample with: MEM_INST_RETIRED.ALL_STORES_PS 100% 00tma_store_fwd_blk TopdownL4;tma_L4_group;tma_l1_bound_group 13 * LD_BLOCKS.STORE_FORWARD / tma_info_thread_clks (tma_store_fwd_blk > 0.1) & ((tma_l1_bound > 0.1) & ((tma_memory_bound > 0.2) & ((tma_backend_bound > 0.2)))) This metric roughly estimates fraction of cycles when the memory subsystem had loads blocked since they could not forward data from earlier (in program order) overlapping stores This metric roughly estimates fraction of cycles when the memory subsystem had loads blocked since they could not forward data from earlier (in program order) overlapping stores. To streamline memory operations in the pipeline; a load can avoid waiting for memory if a prior in-flight store is writing the data that the load wants to read (store forwarding process). However; in some cases the load may be blocked for a significant time pending the store forward. For example; when the prior store is writing a smaller region than the load is reading 100% 00tma_store_latency BvML;LockCont;MemoryLat;Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_issueSL;tma_store_bound_group (L2_RQSTS.RFO_HIT * 9 * (1 - MEM_UOPS_RETIRED.LOCK_LOADS / MEM_UOPS_RETIRED.ALL_STORES) + (1 - MEM_UOPS_RETIRED.LOCK_LOADS / MEM_UOPS_RETIRED.ALL_STORES) * min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO)) / tma_info_thread_clks (tma_store_latency > 0.1) & ((tma_store_bound > 0.2) & ((tma_memory_bound > 0.2) & ((tma_backend_bound > 0.2)))) This metric estimates fraction of cycles the CPU spent handling L1D store misses This metric estimates fraction of cycles the CPU spent handling L1D store misses. Store accesses usually less impact out-of-order core performance; however; holding resources for longer time can lead into undesired implications (e.g. contention on L1D fill-buffer entries - see FB_Full). Related metrics: tma_fb_full, tma_lock_latency 100% 01tma_store_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group UOPS_DISPATCHED_PORT.PORT_4 / tma_info_core_core_clks (tma_store_op_utilization > 0.6) This metric represents Core fraction of cycles CPU dispatched uops on execution port for Store operations This metric represents Core fraction of cycles CPU dispatched uops on execution port for Store operations. Sample with: UOPS_DISPATCHED.PORT_7_8 100% 00tma_unknown_branches BigFootprint;BvBC;FetchLat;TopdownL4;tma_L4_group;tma_branch_resteers_group tma_branch_resteers - tma_mispredicts_resteers - tma_clears_resteers (tma_unknown_branches > 0.05) & ((tma_branch_resteers > 0.05) & ((tma_fetch_latency > 0.1) & ((tma_frontend_bound > 0.15)))) This metric represents fraction of cycles the CPU was stalled due to new branch address clears This metric represents fraction of cycles the CPU was stalled due to new branch address clears. These are fetched branches the Branch Prediction Unit was unable to recognize (e.g. first time the branch is fetched or hitting BTB capacity limit) hence called Unknown Branches. Sample with: FRONTEND_RETIRED.UNKNOWN_BRANCH 100% 00tma_x87_use Compute;TopdownL4;tma_L4_group;tma_fp_arith_group INST_RETIRED.X87 * tma_info_thread_uoppi / UOPS_RETIRED.RETIRE_SLOTS (tma_x87_use > 0.1) & ((tma_fp_arith > 0.2) & ((tma_light_operations > 0.6))) This metric serves as an approximation of legacy x87 usage This metric serves as an approximation of legacy x87 usage. It accounts for instructions beyond X87 FP arithmetic operations; hence may be used as a thermometer to avoid X87 high usage and preferably upgrade to modern ISA. See Tip under Tuning Hint 100% 00cpi CPU_CLK_UNHALTED.THREAD / INST_RETIRED.ANY Cycles per instruction retired; indicating how much time each executed instruction took; in units of cycles 1per_instr 00cpu_operating_frequency CPU_CLK_UNHALTED.THREAD / CPU_CLK_UNHALTED.REF_TSC * #SYSTEM_TSC_FREQ / 1e9 CPU operating frequency (in GHz) 1GHz 00cpu_utilization tma_info_system_cpus_utilized Percentage of time spent in the active CPU power state C0 100% 00dtlb_load_mpi DTLB_LOAD_MISSES.WALK_COMPLETED / INST_RETIRED.ANY Ratio of number of completed page walks (for all page sizes) caused by demand data loads to the total number of completed instructions Ratio of number of completed page walks (for all page sizes) caused by demand data loads to the total number of completed instructions. This implies it missed in the DTLB and further levels of TLB 1per_instr 00dtlb_store_mpi DTLB_STORE_MISSES.WALK_COMPLETED / INST_RETIRED.ANY Ratio of number of completed page walks (for all page sizes) caused by demand data stores to the total number of completed instructions Ratio of number of completed page walks (for all page sizes) caused by demand data stores to the total number of completed instructions. This implies it missed in the DTLB and further levels of TLB 1per_instr 00io_bandwidth_read cbox@UNC_C_TOR_INSERTS.OPCODE\,filter_opc\=0x19e@ * 64 / 1e6 / duration_time Bandwidth of IO reads that are initiated by end device controllers that are requesting memory from the CPU 1MB/s 00io_bandwidth_write (cbox@UNC_C_TOR_INSERTS.OPCODE\,filter_opc\=0x1c8\,filter_tid\=0x3e@ + cbox@UNC_C_TOR_INSERTS.OPCODE\,filter_opc\=0x180\,filter_tid\=0x3e@) * 64 / 1e6 / duration_time Bandwidth of IO writes that are initiated by end device controllers that are writing memory to the CPU 1MB/s 00itlb_large_page_mpi ITLB_MISSES.WALK_COMPLETED_2M_4M / INST_RETIRED.ANY Ratio of number of completed page walks (for 2 megabyte and 4 megabyte page sizes) caused by a code fetch to the total number of completed instructions Ratio of number of completed page walks (for 2 megabyte and 4 megabyte page sizes) caused by a code fetch to the total number of completed instructions. This implies it missed in the Instruction Translation Lookaside Buffer (ITLB) and further levels of TLB 1per_instr 00itlb_mpi ITLB_MISSES.WALK_COMPLETED / INST_RETIRED.ANY Ratio of number of completed page walks (for all page sizes) caused by a code fetch to the total number of completed instructions Ratio of number of completed page walks (for all page sizes) caused by a code fetch to the total number of completed instructions. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB 1per_instr 00l1_i_code_read_misses_with_prefetches_per_instr L2_RQSTS.ALL_CODE_RD / INST_RETIRED.ANY Ratio of number of code read requests missing in L1 instruction cache (includes prefetches) to the total number of completed instructions 1per_instr 00l1d_demand_data_read_hits_per_instr MEM_LOAD_UOPS_RETIRED.L1_HIT / INST_RETIRED.ANY Ratio of number of demand load requests hitting in L1 data cache to the total number of completed instructions 1per_instr 00l1d_mpi L1D.REPLACEMENT / INST_RETIRED.ANY Ratio of number of requests missing L1 data cache (includes data+rfo w/ prefetches) to the total number of completed instructions 1per_instr 00l2_demand_code_mpi L2_RQSTS.CODE_RD_MISS / INST_RETIRED.ANY Ratio of number of code read request missing L2 cache to the total number of completed instructions 1per_instr 00l2_demand_data_read_hits_per_instr MEM_LOAD_UOPS_RETIRED.L2_HIT / INST_RETIRED.ANY Ratio of number of completed demand load requests hitting in L2 cache to the total number of completed instructions 1per_instr 00l2_demand_data_read_mpi MEM_LOAD_UOPS_RETIRED.L2_MISS / INST_RETIRED.ANY Ratio of number of completed data read request missing L2 cache to the total number of completed instructions 1per_instr 00l2_mpi L2_LINES_IN.ALL / INST_RETIRED.ANY Ratio of number of requests missing L2 cache (includes code+data+rfo w/ prefetches) to the total number of completed instructions 1per_instr 00llc_code_read_mpi_demand_plus_prefetch (cbox@UNC_C_TOR_INSERTS.MISS_OPCODE\,filter_opc\=0x181@ + cbox@UNC_C_TOR_INSERTS.MISS_OPCODE\,filter_opc\=0x191@) / INST_RETIRED.ANY Ratio of number of code read requests missing last level core cache (includes demand w/ prefetches) to the total number of completed instructions 1per_instr 00llc_data_read_demand_plus_prefetch_miss_latency 1e9 * (cbox@UNC_C_TOR_OCCUPANCY.MISS_OPCODE\,filter_opc\=0x182@ / cbox@UNC_C_TOR_INSERTS.MISS_OPCODE\,filter_opc\=0x182@) / (UNC_C_CLOCKTICKS / (#num_cores / #num_packages * #num_packages)) * duration_time Average latency of a last level cache (LLC) demand and prefetch data read miss (read memory access) in nano seconds 1ns 00llc_data_read_demand_plus_prefetch_miss_latency_for_local_requests 1e9 * (cbox@UNC_C_TOR_OCCUPANCY.MISS_LOCAL_OPCODE\,filter_opc\=0x182@ / cbox@UNC_C_TOR_INSERTS.MISS_LOCAL_OPCODE\,filter_opc\=0x182@) / (UNC_C_CLOCKTICKS / (#num_cores / #num_packages * #num_packages)) * duration_time Average latency of a last level cache (LLC) demand and prefetch data read miss (read memory access) addressed to local memory in nano seconds 1ns 00llc_data_read_demand_plus_prefetch_miss_latency_for_remote_requests 1e9 * (cbox@UNC_C_TOR_OCCUPANCY.MISS_REMOTE_OPCODE\,filter_opc\=0x182@ / cbox@UNC_C_TOR_INSERTS.MISS_REMOTE_OPCODE\,filter_opc\=0x182@) / (UNC_C_CLOCKTICKS / (#num_cores / #num_packages * #num_packages)) * duration_time Average latency of a last level cache (LLC) demand and prefetch data read miss (read memory access) addressed to remote memory in nano seconds 1ns 00llc_data_read_mpi_demand_plus_prefetch (cbox@UNC_C_TOR_INSERTS.MISS_OPCODE\,filter_opc\=0x182@ + cbox@UNC_C_TOR_INSERTS.MISS_OPCODE\,filter_opc\=0x192@) / INST_RETIRED.ANY Ratio of number of data read requests missing last level core cache (includes demand w/ prefetches) to the total number of completed instructions 1per_instr 00loads_per_instr MEM_UOPS_RETIRED.ALL_LOADS / INST_RETIRED.ANY The ratio of number of completed memory load instructions to the total number completed instructions 1per_instr 00memory_bandwidth_read UNC_M_CAS_COUNT.RD * 64 / 1e6 / duration_time DDR memory read bandwidth (MB/sec) 1MB/s 00memory_bandwidth_total (UNC_M_CAS_COUNT.RD + UNC_M_CAS_COUNT.WR) * 64 / 1e6 / duration_time DDR memory bandwidth (MB/sec) 1MB/s 00memory_bandwidth_write UNC_M_CAS_COUNT.WR * 64 / 1e6 / duration_time DDR memory write bandwidth (MB/sec) 1MB/s 00numa_reads_addressed_to_local_dram cbox@UNC_C_TOR_INSERTS.MISS_LOCAL_OPCODE\,filter_opc\=0x182@ / (cbox@UNC_C_TOR_INSERTS.MISS_LOCAL_OPCODE\,filter_opc\=0x182@ + cbox@UNC_C_TOR_INSERTS.MISS_REMOTE_OPCODE\,filter_opc\=0x182@) Memory read that miss the last level cache (LLC) addressed to local DRAM as a percentage of total memory read accesses, does not include LLC prefetches 100% 00numa_reads_addressed_to_remote_dram cbox@UNC_C_TOR_INSERTS.MISS_REMOTE_OPCODE\,filter_opc\=0x182@ / (cbox@UNC_C_TOR_INSERTS.MISS_LOCAL_OPCODE\,filter_opc\=0x182@ + cbox@UNC_C_TOR_INSERTS.MISS_REMOTE_OPCODE\,filter_opc\=0x182@) Memory reads that miss the last level cache (LLC) addressed to remote DRAM as a percentage of total memory read accesses, does not include LLC prefetches 100% 00percent_uops_delivered_from_decoded_icache IDQ.DSB_UOPS / UOPS_ISSUED.ANY Uops delivered from decoded instruction cache (decoded stream buffer or DSB) as a percent of total uops delivered to Instruction Decode Queue 100% 00percent_uops_delivered_from_legacy_decode_pipeline IDQ.MITE_UOPS / UOPS_ISSUED.ANY Uops delivered from legacy decode pipeline (Micro-instruction Translation Engine or MITE) as a percent of total uops delivered to Instruction Decode Queue 100% 00percent_uops_delivered_from_loop_stream_detector LSD.UOPS / UOPS_ISSUED.ANY Uops delivered from loop stream detector(LSD) as a percent of total uops delivered to Instruction Decode Queue 100% 00percent_uops_delivered_from_microcode_sequencer IDQ.MS_UOPS / UOPS_ISSUED.ANY Uops delivered from microcode sequencer (MS) as a percent of total uops delivered to Instruction Decode Queue 100% 00qpi_data_transmit_bw UNC_Q_TxL_FLITS_G0.DATA * 8 / 1e6 / duration_time Intel(R) Quick Path Interconnect (QPI) data transmit bandwidth (MB/sec) 1MB/s 00stores_per_instr MEM_UOPS_RETIRED.ALL_STORES / INST_RETIRED.ANY The ratio of number of completed memory store instructions to the total number completed instructions 1per_instr 00tma_contested_accesses BvMS;DataSharing;LockCont;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group (60 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD))) + 43 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD)))) / tma_info_thread_clks tma_contested_accesses > 0.05 & tma_l3_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM, MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_data_sharing BvMS;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group 43 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD))) / tma_info_thread_clks tma_data_sharing > 0.05 & tma_l3_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_false_sharing BvMS;DataSharing;LockCont;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group (200 * OFFCORE_RESPONSE.DEMAND_RFO.LLC_MISS.REMOTE_HITM + 60 * OFFCORE_RESPONSE.DEMAND_RFO.LLC_HIT.HITM_OTHER_CORE) / tma_info_thread_clks tma_false_sharing > 0.05 & tma_store_bound > 0.2 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric roughly estimates how often CPU was handling synchronizations due to False Sharing This metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM, MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM, OFFCORE_RESPONSE.DEMAND_RFO.LLC_HIT.HITM_OTHER_CORE, OFFCORE_RESPONSE.DEMAND_RFO.LLC_MISS.REMOTE_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache 100% 00tma_info_memory_tlb_page_walks_utilization Mem;MemoryTLB (ITLB_MISSES.WALK_DURATION + DTLB_LOAD_MISSES.WALK_DURATION + DTLB_STORE_MISSES.WALK_DURATION + 7 * (DTLB_STORE_MISSES.WALK_COMPLETED + DTLB_LOAD_MISSES.WALK_COMPLETED + ITLB_MISSES.WALK_COMPLETED)) / (2 * tma_info_core_core_clks) tma_info_memory_tlb_page_walks_utilization > 0.5 Utilization of the core's Page Walker(s) serving STLB misses triggered by instruction/Load/Store accesses 00tma_info_system_mem_parallel_reads Mem;MemoryBW;SoC cbox@UNC_C_TOR_OCCUPANCY.MISS_OPCODE\,filter_opc\=0x182@ / cbox@UNC_C_TOR_OCCUPANCY.MISS_OPCODE\,filter_opc\=0x182@ Average number of parallel data read requests to external memory Average number of parallel data read requests to external memory. Accounts for demand loads and L1/L2 prefetches 00tma_info_system_mem_read_latency Mem;MemoryLat;SoC 1e9 * (cbox@UNC_C_TOR_OCCUPANCY.MISS_OPCODE\,filter_opc\=0x182@ / cbox@UNC_C_TOR_INSERTS.MISS_OPCODE\,filter_opc\=0x182@) / (tma_info_system_socket_clks / tma_info_system_time) Average latency of data read request to external memory (in nanoseconds) Average latency of data read request to external memory (in nanoseconds). Accounts for demand loads and L1/L2 prefetches. ([RKL+]memory-controller only) 00tma_info_system_power Power;SoC (power@energy\-pkg@ * 61 + 15.6 * power@energy\-ram@) / (duration_time * 1e6) Total package Power in Watts 00tma_info_system_uncore_frequency SoC tma_info_system_socket_clks / 1e9 / tma_info_system_time Measured Average Uncore Frequency for the SoC [GHz] 00tma_l3_hit_latency BvML;MemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group 41 * (MEM_LOAD_UOPS_RETIRED.L3_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD))) / tma_info_thread_clks tma_l3_hit_latency > 0.1 & tma_l3_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited) This metric estimates fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited). Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance. Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_UOPS_RETIRED.L3_HIT. Related metrics: tma_branch_resteers, tma_mem_latency, tma_store_latency 100% 01tma_local_mem Server;TopdownL5;tma_L5_group;tma_mem_latency_group 200 * (MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD))) / tma_info_thread_clks tma_local_mem > 0.1 & tma_mem_latency > 0.1 & tma_dram_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles while the memory subsystem was handling loads from local memory This metric estimates fraction of cycles while the memory subsystem was handling loads from local memory. Caching will improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM 100% 00tma_machine_clears BadSpec;BvMS;MachineClears;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueMC;tma_issueSyncxn tma_bad_speculation - tma_branch_mispredicts tma_machine_clears > 0.1 & tma_bad_speculation > 0.15 This metric represents fraction of slots the CPU has wasted due to Machine Clears This metric represents fraction of slots the CPU has wasted due to Machine Clears. These slots are either wasted by uops fetched prior to the clear; or stalls the out-of-order portion of the machine needs to recover its state after the clear. For example; this can happen due to memory ordering Nukes (e.g. Memory Disambiguation) or Self-Modifying-Code (SMC) nukes. Sample with: MACHINE_CLEARS.COUNT. Related metrics: tma_clears_resteers, tma_contested_accesses, tma_data_sharing, tma_false_sharing, tma_l1_bound, tma_microcode_sequencer, tma_ms_switches, tma_remote_cache 100% TopdownL2 01tma_remote_cache Offcore;Server;Snoop;TopdownL5;tma_L5_group;tma_issueSyncxn;tma_mem_latency_group (200 * (MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD))) + 180 * (MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD)))) / tma_info_thread_clks tma_remote_cache > 0.05 & tma_mem_latency > 0.1 & tma_dram_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles while the memory subsystem was handling loads from remote cache in other sockets including synchronizations issues This metric estimates fraction of cycles while the memory subsystem was handling loads from remote cache in other sockets including synchronizations issues. This is caused often due to non-optimal NUMA allocations. Sample with: MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM, MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD. Related metrics: tma_contested_accesses, tma_data_sharing, tma_false_sharing, tma_machine_clears 100% 01tma_remote_mem Server;Snoop;TopdownL5;tma_L5_group;tma_mem_latency_group 310 * (MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD))) / tma_info_thread_clks tma_remote_mem > 0.1 & tma_mem_latency > 0.1 & tma_dram_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles while the memory subsystem was handling loads from remote memory This metric estimates fraction of cycles while the memory subsystem was handling loads from remote memory. This is caused often due to non-optimal NUMA allocations. Sample with: MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM 100% 00uncore_frequency UNC_C_CLOCKTICKS / (#num_cores / #num_packages * #num_packages) / 1e9 / duration_time Uncore operating frequency in GHz 1GHz 00dtlb_2mb_large_page_load_mpi DTLB_LOAD_MISSES.WALK_COMPLETED_2M_4M / INST_RETIRED.ANY Ratio of number of completed page walks (for 2 megabyte page sizes) caused by demand data loads to the total number of completed instructions Ratio of number of completed page walks (for 2 megabyte page sizes) caused by demand data loads to the total number of completed instructions. This implies it missed in the Data Translation Lookaside Buffer (DTLB) and further levels of TLB 1per_instr 00io_bandwidth_read (UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART0 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART1 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART2 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART3) * 4 / 1e6 / duration_time Bandwidth of IO reads that are initiated by end device controllers that are requesting memory from the CPU 1MB/s 00io_bandwidth_write (UNC_IIO_PAYLOAD_BYTES_IN.MEM_WRITE.PART0 + UNC_IIO_PAYLOAD_BYTES_IN.MEM_WRITE.PART1 + UNC_IIO_PAYLOAD_BYTES_IN.MEM_WRITE.PART2 + UNC_IIO_PAYLOAD_BYTES_IN.MEM_WRITE.PART3) * 4 / 1e6 / duration_time Bandwidth of IO writes that are initiated by end device controllers that are writing memory to the CPU 1MB/s 00l1d_demand_data_read_hits_per_instr MEM_LOAD_RETIRED.L1_HIT / INST_RETIRED.ANY Ratio of number of demand load requests hitting in L1 data cache to the total number of completed instructions 1per_instr 00l2_demand_data_read_hits_per_instr MEM_LOAD_RETIRED.L2_HIT / INST_RETIRED.ANY Ratio of number of completed demand load requests hitting in L2 cache to the total number of completed instructions 1per_instr 00l2_demand_data_read_mpi MEM_LOAD_RETIRED.L2_MISS / INST_RETIRED.ANY Ratio of number of completed data read request missing L2 cache to the total number of completed instructions 1per_instr 00llc_code_read_mpi_demand_plus_prefetch cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x12cc0233@ / INST_RETIRED.ANY Ratio of number of code read requests missing last level core cache (includes demand w/ prefetches) to the total number of completed instructions 1per_instr 00llc_data_read_demand_plus_prefetch_miss_latency 1e9 * (cha@UNC_CHA_TOR_OCCUPANCY.IA_MISS\,config1\=0x40433@ / cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40433@) / (UNC_CHA_CLOCKTICKS / (source_count(UNC_CHA_CLOCKTICKS) * #num_packages)) * duration_time Average latency of a last level cache (LLC) demand and prefetch data read miss (read memory access) in nano seconds 1ns 00llc_data_read_demand_plus_prefetch_miss_latency_for_local_requests 1e9 * (cha@UNC_CHA_TOR_OCCUPANCY.IA_MISS\,config1\=0x40432@ / cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40432@) / (UNC_CHA_CLOCKTICKS / (source_count(UNC_CHA_CLOCKTICKS) * #num_packages)) * duration_time Average latency of a last level cache (LLC) demand and prefetch data read miss (read memory access) addressed to local memory in nano seconds 1ns 00llc_data_read_demand_plus_prefetch_miss_latency_for_remote_requests 1e9 * (cha@UNC_CHA_TOR_OCCUPANCY.IA_MISS\,config1\=0x40431@ / cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40431@) / (UNC_CHA_CLOCKTICKS / (source_count(UNC_CHA_CLOCKTICKS) * #num_packages)) * duration_time Average latency of a last level cache (LLC) demand and prefetch data read miss (read memory access) addressed to remote memory in nano seconds 1ns 00llc_data_read_mpi_demand_plus_prefetch cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x12d40433@ / INST_RETIRED.ANY Ratio of number of data read requests missing last level core cache (includes demand w/ prefetches) to the total number of completed instructions 1per_instr 00llc_miss_local_memory_bandwidth_read UNC_CHA_REQUESTS.READS_LOCAL * 64 / 1e6 / duration_time Bandwidth (MB/sec) of read requests that miss the last level cache (LLC) and go to local memory 1MB/s 00llc_miss_local_memory_bandwidth_write UNC_CHA_REQUESTS.WRITES_LOCAL * 64 / 1e6 / duration_time Bandwidth (MB/sec) of write requests that miss the last level cache (LLC) and go to local memory 1MB/s 00llc_miss_remote_memory_bandwidth_read UNC_CHA_REQUESTS.READS_REMOTE * 64 / 1e6 / duration_time Bandwidth (MB/sec) of read requests that miss the last level cache (LLC) and go to remote memory 1MB/s 00llc_miss_remote_memory_bandwidth_write UNC_CHA_REQUESTS.WRITES_REMOTE * 64 / 1e6 / duration_time Bandwidth (MB/sec) of write requests that miss the last level cache (LLC) and go to remote memory 1MB/s 00loads_per_instr MEM_INST_RETIRED.ALL_LOADS / INST_RETIRED.ANY The ratio of number of completed memory load instructions to the total number completed instructions 1per_instr 00numa_reads_addressed_to_local_dram cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40432@ / (cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40432@ + cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40431@) Memory read that miss the last level cache (LLC) addressed to local DRAM as a percentage of total memory read accesses, does not include LLC prefetches 100% 00numa_reads_addressed_to_remote_dram cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40431@ / (cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40432@ + cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40431@) Memory reads that miss the last level cache (LLC) addressed to remote DRAM as a percentage of total memory read accesses, does not include LLC prefetches 100% 00percent_uops_delivered_from_decoded_icache IDQ.DSB_UOPS / (IDQ.DSB_UOPS + IDQ.MITE_UOPS + IDQ.MS_UOPS + LSD.UOPS) Uops delivered from decoded instruction cache (decoded stream buffer or DSB) as a percent of total uops delivered to Instruction Decode Queue 100% 00percent_uops_delivered_from_legacy_decode_pipeline IDQ.MITE_UOPS / (IDQ.DSB_UOPS + IDQ.MITE_UOPS + IDQ.MS_UOPS + LSD.UOPS) Uops delivered from legacy decode pipeline (Micro-instruction Translation Engine or MITE) as a percent of total uops delivered to Instruction Decode Queue 100% 00percent_uops_delivered_from_microcode_sequencer IDQ.MS_UOPS / (IDQ.DSB_UOPS + IDQ.MITE_UOPS + IDQ.MS_UOPS + LSD.UOPS) Uops delivered from microcode sequencer (MS) as a percent of total uops delivered to Instruction Decode Queue 100% 00pmem_memory_bandwidth_read UNC_M_PMM_RPQ_INSERTS * 64 / 1e6 / duration_time Intel(R) Optane(TM) Persistent Memory(PMEM) memory read bandwidth (MB/sec) 1MB/s 00pmem_memory_bandwidth_total (UNC_M_PMM_RPQ_INSERTS + UNC_M_PMM_WPQ_INSERTS) * 64 / 1e6 / duration_time Intel(R) Optane(TM) Persistent Memory(PMEM) memory bandwidth (MB/sec) 1MB/s 00pmem_memory_bandwidth_write UNC_M_PMM_WPQ_INSERTS * 64 / 1e6 / duration_time Intel(R) Optane(TM) Persistent Memory(PMEM) memory write bandwidth (MB/sec) 1MB/s 00stores_per_instr MEM_INST_RETIRED.ALL_STORES / INST_RETIRED.ANY The ratio of number of completed memory store instructions to the total number completed instructions 1per_instr 00tma_alu_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group (UOPS_DISPATCHED_PORT.PORT_0 + UOPS_DISPATCHED_PORT.PORT_1 + UOPS_DISPATCHED_PORT.PORT_5 + UOPS_DISPATCHED_PORT.PORT_6) / tma_info_thread_slots tma_alu_op_utilization > 0.4 This metric represents Core fraction of cycles CPU dispatched uops on execution ports for ALU operations 100% 00tma_assists BvIO;TopdownL4;tma_L4_group;tma_microcode_sequencer_group 34 * (FP_ASSIST.ANY + OTHER_ASSISTS.ANY) / tma_info_thread_slots tma_assists > 0.1 & tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1 This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists. Assists are long sequences of uops that are required in certain corner-cases for operations that cannot be handled natively by the execution pipeline. For example; when working with very small floating point values (so-called Denormals); the FP units are not set up to perform these operations natively. Instead; a sequence of instructions to perform the computation on the Denormals is injected into the pipeline. Since these microcode sequences might be dozens of uops long; Assists can be extremely deleterious to performance and they can be avoided in many cases. Sample with: OTHER_ASSISTS.ANY 100% 00tma_backend_bound BvOB;TmaL1;TopdownL1;tma_L1_group 1 - tma_frontend_bound - (UOPS_ISSUED.ANY + 4 * (INT_MISC.RECOVERY_CYCLES_ANY / 2 if #SMT_on else INT_MISC.RECOVERY_CYCLES)) / tma_info_thread_slots tma_backend_bound > 0.2 This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend. Backend is the portion of the processor core where the out-of-order scheduler dispatches ready uops into their respective execution units; and once completed these uops get retired according to program order. For example; stalls due to data-cache misses or stalls due to the divider unit being overloaded are both categorized under Backend Bound. Backend Bound is further divided into two main categories: Memory Bound and Core Bound 100% TopdownL1 00tma_bottleneck_branching_overhead BvBO;Ret 100 * ((BR_INST_RETIRED.ALL_BRANCHES + 2 * BR_INST_RETIRED.NEAR_CALL + INST_RETIRED.NOP) / tma_info_thread_slots) tma_bottleneck_branching_overhead > 5 Total pipeline cost of instructions used for program control-flow - a subset of the Retiring category in TMA Total pipeline cost of instructions used for program control-flow - a subset of the Retiring category in TMA. Examples include function calls; loops and alignments. (A lower bound) 00tma_bottleneck_cache_memory_bandwidth BvMB;Mem;MemoryBW;Offcore;tma_issueBW 100 * (tma_memory_bound * (tma_dram_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_mem_bandwidth / (tma_mem_bandwidth + tma_mem_latency)) + tma_memory_bound * (tma_l3_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_sq_full / (tma_contested_accesses + tma_data_sharing + tma_l3_hit_latency + tma_sq_full)) + tma_memory_bound * (tma_l1_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_fb_full / (tma_dtlb_load + tma_store_fwd_blk + tma_l1_latency_dependency + tma_lock_latency + tma_split_loads + tma_4k_aliasing + tma_fb_full))) tma_bottleneck_cache_memory_bandwidth > 20 Total pipeline cost of external Memory- or Cache-Bandwidth related bottlenecks Total pipeline cost of external Memory- or Cache-Bandwidth related bottlenecks. Related metrics: tma_fb_full, tma_info_system_dram_bw_use, tma_mem_bandwidth, tma_sq_full 00tma_bottleneck_cache_memory_latency BvML;Mem;MemoryLat;Offcore;tma_issueLat 100 * (tma_memory_bound * (tma_dram_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_mem_latency / (tma_mem_bandwidth + tma_mem_latency)) + tma_memory_bound * (tma_l3_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_l3_hit_latency / (tma_contested_accesses + tma_data_sharing + tma_l3_hit_latency + tma_sq_full)) + tma_memory_bound * tma_l2_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound) + tma_memory_bound * (tma_l1_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_l1_latency_dependency / (tma_dtlb_load + tma_store_fwd_blk + tma_l1_latency_dependency + tma_lock_latency + tma_split_loads + tma_4k_aliasing + tma_fb_full)) + tma_memory_bound * (tma_l1_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_lock_latency / (tma_dtlb_load + tma_store_fwd_blk + tma_l1_latency_dependency + tma_lock_latency + tma_split_loads + tma_4k_aliasing + tma_fb_full)) + tma_memory_bound * (tma_l1_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_split_loads / (tma_dtlb_load + tma_store_fwd_blk + tma_l1_latency_dependency + tma_lock_latency + tma_split_loads + tma_4k_aliasing + tma_fb_full)) + tma_memory_bound * (tma_store_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_split_stores / (tma_store_latency + tma_false_sharing + tma_split_stores + tma_dtlb_store)) + tma_memory_bound * (tma_store_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_store_latency / (tma_store_latency + tma_false_sharing + tma_split_stores + tma_dtlb_store))) tma_bottleneck_cache_memory_latency > 20 Total pipeline cost of external Memory- or Cache-Latency related bottlenecks Total pipeline cost of external Memory- or Cache-Latency related bottlenecks. Related metrics: tma_l3_hit_latency, tma_mem_latency 00tma_bottleneck_instruction_fetch_bw BvFB;Fed;FetchBW;Frontend 100 * (tma_frontend_bound - (1 - 10 * tma_microcode_sequencer * tma_other_mispredicts / tma_branch_mispredicts) * tma_fetch_latency * tma_mispredicts_resteers / (tma_icache_misses + tma_itlb_misses + tma_branch_resteers + tma_ms_switches + tma_lcp + tma_dsb_switches) - tma_microcode_sequencer / (tma_few_uops_instructions + tma_microcode_sequencer) * (tma_assists / tma_microcode_sequencer) * tma_fetch_latency * (tma_ms_switches + tma_branch_resteers * (tma_clears_resteers + tma_mispredicts_resteers * (10 * tma_microcode_sequencer * tma_other_mispredicts / tma_branch_mispredicts)) / (tma_mispredicts_resteers + tma_clears_resteers + tma_unknown_branches)) / (tma_icache_misses + tma_itlb_misses + tma_branch_resteers + tma_ms_switches + tma_lcp + tma_dsb_switches)) - tma_bottleneck_big_code tma_bottleneck_instruction_fetch_bw > 20 Total pipeline cost of instruction fetch bandwidth related bottlenecks (when the front-end could not sustain operations delivery to the back-end) 00tma_bottleneck_irregular_overhead Bad;BvIO;Cor;Ret;tma_issueMS 100 * (tma_microcode_sequencer / (tma_few_uops_instructions + tma_microcode_sequencer) * (tma_assists / tma_microcode_sequencer) * tma_fetch_latency * (tma_ms_switches + tma_branch_resteers * (tma_clears_resteers + tma_mispredicts_resteers * (10 * tma_microcode_sequencer * tma_other_mispredicts / tma_branch_mispredicts)) / (tma_mispredicts_resteers + tma_clears_resteers + tma_unknown_branches)) / (tma_icache_misses + tma_itlb_misses + tma_branch_resteers + tma_ms_switches + tma_lcp + tma_dsb_switches) + 10 * tma_microcode_sequencer * tma_other_mispredicts / tma_branch_mispredicts * tma_branch_mispredicts + tma_machine_clears * tma_other_nukes / tma_other_nukes + tma_core_bound * (tma_serializing_operation + tma_core_bound * RS_EVENTS.EMPTY_CYCLES / tma_info_thread_clks * tma_ports_utilized_0) / (tma_divider + tma_serializing_operation + tma_ports_utilization) + tma_microcode_sequencer / (tma_few_uops_instructions + tma_microcode_sequencer) * (tma_assists / tma_microcode_sequencer) * tma_heavy_operations) tma_bottleneck_irregular_overhead > 10 Total pipeline cost of irregular execution (e.g Total pipeline cost of irregular execution (e.g. FP-assists in HPC, Wait time with work imbalance multithreaded workloads, overhead in system services or virtualized environments). Related metrics: tma_microcode_sequencer, tma_ms_switches 00tma_bottleneck_memory_data_tlbs BvMT;Mem;MemoryTLB;Offcore;tma_issueTLB 100 * (tma_memory_bound * (tma_l1_bound / max(tma_memory_bound, tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_dtlb_load / max(tma_l1_bound, tma_dtlb_load + tma_store_fwd_blk + tma_l1_latency_dependency + tma_lock_latency + tma_split_loads + tma_4k_aliasing + tma_fb_full)) + tma_memory_bound * (tma_store_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound)) * (tma_dtlb_store / (tma_store_latency + tma_false_sharing + tma_split_stores + tma_dtlb_store))) tma_bottleneck_memory_data_tlbs > 20 Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs) Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs). Related metrics: tma_dtlb_load, tma_dtlb_store 00tma_bottleneck_memory_synchronization BvMS;LockCont;Mem;Offcore;tma_issueSyncxn 100 * (tma_memory_bound * (tma_dram_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound) * (tma_mem_latency / (tma_mem_bandwidth + tma_mem_latency)) * tma_remote_cache / (tma_local_mem + tma_remote_mem + tma_remote_cache) + tma_l3_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound) * (tma_contested_accesses + tma_data_sharing) / (tma_contested_accesses + tma_data_sharing + tma_l3_hit_latency + tma_sq_full) + tma_store_bound / (tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound + tma_store_bound) * tma_false_sharing / (tma_store_latency + tma_false_sharing + tma_split_stores + tma_dtlb_store - tma_store_latency)) + tma_machine_clears * (1 - tma_other_nukes / tma_other_nukes)) tma_bottleneck_memory_synchronization > 10 Total pipeline cost of Memory Synchronization related bottlenecks (data transfers and coherency updates across processors) Total pipeline cost of Memory Synchronization related bottlenecks (data transfers and coherency updates across processors). Related metrics: tma_contested_accesses, tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache 00tma_bottleneck_useful_work BvUW;Ret 100 * (tma_retiring - (BR_INST_RETIRED.ALL_BRANCHES + 2 * BR_INST_RETIRED.NEAR_CALL + INST_RETIRED.NOP) / tma_info_thread_slots - tma_microcode_sequencer / (tma_few_uops_instructions + tma_microcode_sequencer) * (tma_assists / tma_microcode_sequencer) * tma_heavy_operations) tma_bottleneck_useful_work > 20 Total pipeline cost of "useful operations" - the portion of Retiring category not covered by Branching_Overhead nor Irregular_Overhead 00tma_branch_mispredicts BadSpec;BrMispredicts;BvMP;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueBM BR_MISP_RETIRED.ALL_BRANCHES / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT) * tma_bad_speculation tma_branch_mispredicts > 0.1 & tma_bad_speculation > 0.15 This metric represents fraction of slots the CPU has wasted due to Branch Misprediction This metric represents fraction of slots the CPU has wasted due to Branch Misprediction. These slots are either wasted by uops fetched from an incorrectly speculated program path; or stalls when the out-of-order part of the machine needs to recover its state from a speculative path. Sample with: BR_MISP_RETIRED.ALL_BRANCHES. Related metrics: tma_bottleneck_mispredictions, tma_info_bad_spec_branch_misprediction_cost, tma_mispredicts_resteers 100% TopdownL2 01tma_branch_resteers FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group INT_MISC.CLEAR_RESTEER_CYCLES / tma_info_thread_clks + tma_unknown_branches tma_branch_resteers > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of cycles the CPU was stalled due to Branch Resteers This metric represents fraction of cycles the CPU was stalled due to Branch Resteers. Branch Resteers estimates the Frontend delay in fetching operations from corrected path; following all sorts of miss-predicted branches. For example; branchy code with lots of miss-predictions might get categorized under Branch Resteers. Note the value of this node may overlap with its siblings. Sample with: BR_MISP_RETIRED.ALL_BRANCHES. Related metrics: tma_l3_hit_latency, tma_store_latency 100% 00tma_clears_resteers BadSpec;MachineClears;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueMC (1 - BR_MISP_RETIRED.ALL_BRANCHES / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT)) * INT_MISC.CLEAR_RESTEER_CYCLES / tma_info_thread_clks tma_clears_resteers > 0.05 & tma_branch_resteers > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine Clears This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine Clears. Sample with: INT_MISC.CLEAR_RESTEER_CYCLES. Related metrics: tma_l1_bound, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches 100% 00tma_code_stlb_miss FetchLat;MemoryTLB;TopdownL4;tma_L4_group;tma_itlb_misses_group ITLB_MISSES.WALK_ACTIVE / tma_info_thread_clks tma_code_stlb_miss > 0.05 & tma_itlb_misses > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric estimates the fraction of cycles where the Second-level TLB (STLB) was missed by instruction fetches, performing a hardware page walk 100% 00tma_code_stlb_miss_2m FetchLat;MemoryTLB;TopdownL5;tma_L5_group;tma_code_stlb_miss_group tma_code_stlb_miss * ITLB_MISSES.WALK_COMPLETED_2M_4M / (ITLB_MISSES.WALK_COMPLETED_4K + ITLB_MISSES.WALK_COMPLETED_2M_4M) tma_code_stlb_miss_2m > 0.05 & tma_code_stlb_miss > 0.05 & tma_itlb_misses > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric estimates the fraction of cycles to walk the memory paging structures to cache translation of 2 or 4 MB pages for (instruction) code accesses 100% 00tma_code_stlb_miss_4k FetchLat;MemoryTLB;TopdownL5;tma_L5_group;tma_code_stlb_miss_group tma_code_stlb_miss * ITLB_MISSES.WALK_COMPLETED_4K / (ITLB_MISSES.WALK_COMPLETED_4K + ITLB_MISSES.WALK_COMPLETED_2M_4M) tma_code_stlb_miss_4k > 0.05 & tma_code_stlb_miss > 0.05 & tma_itlb_misses > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric estimates the fraction of cycles to walk the memory paging structures to cache translation of 4 KB pages for (instruction) code accesses 100% 00tma_contested_accesses BvMS;DataSharing;LockCont;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group ((47.5 * tma_info_system_core_frequency - 3.5 * tma_info_system_core_frequency) * (MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM * (OCR.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE / (OCR.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE + OCR.DEMAND_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD))) + (47.5 * tma_info_system_core_frequency - 3.5 * tma_info_system_core_frequency) * MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_contested_accesses > 0.05 & tma_l3_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM, MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS. Related metrics: tma_bottleneck_memory_synchronization, tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_data_sharing BvMS;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group (47.5 * tma_info_system_core_frequency - 3.5 * tma_info_system_core_frequency) * (MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM * (1 - OCR.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE / (OCR.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE + OCR.DEMAND_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD))) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_data_sharing > 0.05 & tma_l3_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT. Related metrics: tma_bottleneck_memory_synchronization, tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_decoder0_alone DSBmiss;FetchBW;TopdownL4;tma_L4_group;tma_issueD0;tma_mite_group (cpu@INST_DECODED.DECODERS\,cmask\=0x1@ - cpu@INST_DECODED.DECODERS\,cmask\=0x2@) / tma_info_core_core_clks / 2 tma_decoder0_alone > 0.1 & tma_mite > 0.1 & tma_fetch_bandwidth > 0.2 This metric represents fraction of cycles where decoder-0 was the only active decoder This metric represents fraction of cycles where decoder-0 was the only active decoder. Related metrics: tma_few_uops_instructions 100% 00tma_divider BvCB;TopdownL3;tma_L3_group;tma_core_bound_group ARITH.DIVIDER_ACTIVE / tma_info_thread_clks tma_divider > 0.2 & tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of cycles where the Divider unit was active This metric represents fraction of cycles where the Divider unit was active. Divide and square root instructions are performed by the Divider unit and can take considerably longer latency than integer or Floating Point addition; subtraction; or multiplication. Sample with: ARITH.DIVIDER_ACTIVE 100% 00tma_dram_bound MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group CYCLE_ACTIVITY.STALLS_L3_MISS / tma_info_thread_clks + (CYCLE_ACTIVITY.STALLS_L1D_MISS - CYCLE_ACTIVITY.STALLS_L2_MISS) / tma_info_thread_clks - tma_l2_bound tma_dram_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads. Better caching can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_MISS 100% 01tma_dsb DSB;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group (IDQ.DSB_CYCLES_ANY - IDQ.DSB_CYCLES_OK) / tma_info_core_core_clks / 2 tma_dsb > 0.15 & tma_fetch_bandwidth > 0.2 This metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipeline This metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipeline. For example; inefficient utilization of the DSB cache structure or bank conflict when reading from it; are categorized here 100% 00tma_dsb_switches DSBmiss;FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFB DSB2MITE_SWITCHES.PENALTY_CYCLES / tma_info_thread_clks tma_dsb_switches > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelines This metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelines. The DSB (decoded i-cache) is a Uop Cache where the front-end directly delivers Uops (micro operations) avoiding heavy x86 decoding. The DSB pipeline has shorter latency and delivered higher bandwidth than the MITE (legacy instruction decode pipeline). Switching between the two pipelines can cause penalties hence this metric measures the exposed penalty. Sample with: FRONTEND_RETIRED.DSB_MISS. Related metrics: tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 100% 00tma_dtlb_load BvMT;MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_l1_bound_group min(9 * cpu@DTLB_LOAD_MISSES.STLB_HIT\,cmask\=0x1@ + DTLB_LOAD_MISSES.WALK_ACTIVE, max(CYCLE_ACTIVITY.CYCLES_MEM_ANY - CYCLE_ACTIVITY.CYCLES_L1D_MISS, 0)) / tma_info_thread_clks tma_dtlb_load > 0.1 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses. TLBs (Translation Look-aside Buffers) are processor caches for recently used entries out of the Page Tables that are used to map virtual- to physical-addresses by the operating system. This metric approximates the potential delay of demand loads missing the first-level data TLB (assuming worst case scenario with back to back misses to different pages). This includes hitting in the second-level TLB (STLB) as well as performing a hardware page walk on an STLB miss. Sample with: MEM_INST_RETIRED.STLB_MISS_LOADS. Related metrics: tma_bottleneck_memory_data_tlbs, tma_dtlb_store 100% 02tma_dtlb_store BvMT;MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_store_bound_group (9 * cpu@DTLB_STORE_MISSES.STLB_HIT\,cmask\=0x1@ + DTLB_STORE_MISSES.WALK_ACTIVE) / tma_info_core_core_clks tma_dtlb_store > 0.05 & tma_store_bound > 0.2 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses This metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses. As with ordinary data caching; focus on improving data locality and reducing working-set size to reduce DTLB overhead. Additionally; consider using profile-guided optimization (PGO) to collocate frequently-used data on the same page. Try using larger page sizes for large amounts of frequently-used data. Sample with: MEM_INST_RETIRED.STLB_MISS_STORES. Related metrics: tma_bottleneck_memory_data_tlbs, tma_dtlb_load 100% 00tma_false_sharing BvMS;DataSharing;LockCont;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group (110 * tma_info_system_core_frequency * (OCR.DEMAND_RFO.L3_MISS.REMOTE_HITM + OCR.PF_L2_RFO.L3_MISS.REMOTE_HITM) + 47.5 * tma_info_system_core_frequency * (OCR.DEMAND_RFO.L3_HIT.HITM_OTHER_CORE + OCR.PF_L2_RFO.L3_HIT.HITM_OTHER_CORE)) / tma_info_thread_clks tma_false_sharing > 0.05 & tma_store_bound > 0.2 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric roughly estimates how often CPU was handling synchronizations due to False Sharing This metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM, OCR.DEMAND_RFO.L3_HIT.HITM_OTHER_CORE. Related metrics: tma_bottleneck_memory_synchronization, tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_fb_full BvMB;MemoryBW;TopdownL4;tma_L4_group;tma_issueBW;tma_issueSL;tma_issueSmSt;tma_l1_bound_group tma_info_memory_load_miss_real_latency * cpu@L1D_PEND_MISS.FB_FULL\,cmask\=0x1@ / tma_info_thread_clks tma_fb_full > 0.3 This metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceed This metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceed. The higher the metric value; the deeper the memory hierarchy level the misses are satisfied from (metric values >1 are valid). Often it hints on approaching bandwidth limits (to L2 cache; L3 cache or external memory). Related metrics: tma_bottleneck_cache_memory_bandwidth, tma_info_system_dram_bw_use, tma_mem_bandwidth, tma_sq_full, tma_store_latency 100% 02tma_fetch_bandwidth FetchBW;Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group;tma_issueFB tma_frontend_bound - tma_fetch_latency tma_fetch_bandwidth > 0.2 This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues. For example; inefficiencies at the instruction decoders; or restrictions for caching in the DSB (decoded uops cache) are categorized under Fetch Bandwidth. In such cases; the Frontend typically delivers suboptimal amount of uops to the Backend. Sample with: FRONTEND_RETIRED.LATENCY_GE_2_BUBBLES_GE_1, FRONTEND_RETIRED.LATENCY_GE_1, FRONTEND_RETIRED.LATENCY_GE_2. Related metrics: tma_dsb_switches, tma_info_botlnk_l2_dsb_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 100% TopdownL2 00tma_fetch_latency Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group 4 * IDQ_UOPS_NOT_DELIVERED.CYCLES_0_UOPS_DELIV.CORE / tma_info_thread_slots tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of slots the CPU was stalled due to Frontend latency issues This metric represents fraction of slots the CPU was stalled due to Frontend latency issues. For example; instruction-cache misses; iTLB misses or fetch stalls after a branch misprediction are categorized under Frontend Latency. In such cases; the Frontend eventually delivers no uops for some period. Sample with: FRONTEND_RETIRED.LATENCY_GE_16, FRONTEND_RETIRED.LATENCY_GE_8 100% TopdownL2 00tma_few_uops_instructions TopdownL3;tma_L3_group;tma_heavy_operations_group;tma_issueD0 tma_heavy_operations - tma_microcode_sequencer tma_few_uops_instructions > 0.05 & tma_heavy_operations > 0.1 This metric represents fraction of slots where the CPU was retiring instructions that that are decoder into two or more uops This metric represents fraction of slots where the CPU was retiring instructions that that are decoder into two or more uops. This highly-correlates with the number of uops in such instructions. Related metrics: tma_decoder0_alone 100% 02tma_fp_arith HPC;TopdownL3;tma_L3_group;tma_light_operations_group tma_x87_use + tma_fp_scalar + tma_fp_vector tma_fp_arith > 0.2 & tma_light_operations > 0.6 This metric represents overall arithmetic floating-point (FP) operations fraction the CPU has executed (retired) This metric represents overall arithmetic floating-point (FP) operations fraction the CPU has executed (retired). Note this metric's value may exceed its parent due to use of "Uops" CountDomain and FMA double-counting 100% 01tma_fp_assists HPC;TopdownL5;tma_L5_group;tma_assists_group 34 * FP_ASSIST.ANY / tma_info_thread_slots tma_fp_assists > 0.1 This metric roughly estimates fraction of slots the CPU retired uops as a result of handing Floating Point (FP) Assists This metric roughly estimates fraction of slots the CPU retired uops as a result of handing Floating Point (FP) Assists. FP Assist may apply when working with very small floating point values (so-called Denormals) 100% 00tma_fp_scalar Compute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P FP_ARITH_INST_RETIRED.SCALAR / UOPS_RETIRED.RETIRE_SLOTS tma_fp_scalar > 0.1 & tma_fp_arith > 0.2 & tma_light_operations > 0.6 This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired. May overcount due to FMA double counting. Related metrics: tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector Compute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P cpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0xFC@ / UOPS_RETIRED.RETIRE_SLOTS tma_fp_vector > 0.1 & tma_fp_arith > 0.2 & tma_light_operations > 0.6 This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 01tma_fp_vector_128b Compute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P (FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE) / UOPS_RETIRED.RETIRE_SLOTS tma_fp_vector_128b > 0.1 & tma_fp_vector > 0.1 & tma_fp_arith > 0.2 & tma_light_operations > 0.6 This metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectors This metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectors. May overcount due to FMA double counting prior to LNL. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector_256b Compute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P (FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE) / UOPS_RETIRED.RETIRE_SLOTS tma_fp_vector_256b > 0.1 & tma_fp_vector > 0.1 & tma_fp_arith > 0.2 & tma_light_operations > 0.6 This metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectors This metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectors. May overcount due to FMA double counting prior to LNL. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector_512b Compute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P (FP_ARITH_INST_RETIRED.512B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE) / UOPS_RETIRED.RETIRE_SLOTS tma_fp_vector_512b > 0.1 & tma_fp_vector > 0.1 & tma_fp_arith > 0.2 & tma_light_operations > 0.6 This metric approximates arithmetic FP vector uops fraction the CPU has retired for 512-bit wide vectors This metric approximates arithmetic FP vector uops fraction the CPU has retired for 512-bit wide vectors. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_frontend_bound BvFB;BvIO;PGO;TmaL1;TopdownL1;tma_L1_group IDQ_UOPS_NOT_DELIVERED.CORE / tma_info_thread_slots tma_frontend_bound > 0.15 This category represents fraction of slots where the processor's Frontend undersupplies its Backend This category represents fraction of slots where the processor's Frontend undersupplies its Backend. Frontend denotes the first part of the processor core responsible to fetch operations that are executed later on by the Backend part. Within the Frontend; a branch predictor predicts the next address to fetch; cache-lines are fetched from the memory subsystem; parsed into instructions; and lastly decoded into micro-operations (uops). Ideally the Frontend can issue Pipeline_Width uops every cycle to the Backend. Frontend Bound denotes unutilized issue-slots when there is no Backend stall; i.e. bubbles where Frontend delivered no uops while Backend could have accepted them. For example; stalls due to instruction-cache misses would be categorized under Frontend Bound. Sample with: FRONTEND_RETIRED.LATENCY_GE_4 100% TopdownL1 00tma_fused_instructions Branches;BvBO;Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group tma_light_operations * UOPS_RETIRED.MACRO_FUSED / UOPS_RETIRED.RETIRE_SLOTS tma_fused_instructions > 0.1 & tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring fused instructions , where one uop can represent multiple contiguous instructions This metric represents fraction of slots where the CPU was retiring fused instructions , where one uop can represent multiple contiguous instructions. CMP+JCC or DEC+JCC are common examples of legacy fusions. {([MTL] Note new MOV+OP and Load+OP fusions appear under Other_Light_Ops in MTL!)} 100% 00tma_heavy_operations Retire;TmaL2;TopdownL2;tma_L2_group;tma_retiring_group (UOPS_RETIRED.RETIRE_SLOTS + UOPS_RETIRED.MACRO_FUSED - INST_RETIRED.ANY) / tma_info_thread_slots tma_heavy_operations > 0.1 This metric represents fraction of slots where the CPU was retiring heavy-weight operations , instructions that require two or more uops or micro-coded sequences This metric represents fraction of slots where the CPU was retiring heavy-weight operations , instructions that require two or more uops or micro-coded sequences. This highly-correlates with the uop length of these instructions/sequences.([ICL+] Note this may overcount due to approximation using indirect events; [ADL+]) 100% TopdownL2 00tma_icache_misses BigFootprint;BvBC;FetchLat;IcMiss;TopdownL3;tma_L3_group;tma_fetch_latency_group (ICACHE_16B.IFDATA_STALL + 2 * cpu@ICACHE_16B.IFDATA_STALL\,cmask\=0x1\,edge\=0x1@) / tma_info_thread_clks tma_icache_misses > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of cycles the CPU was stalled due to instruction cache misses This metric represents fraction of cycles the CPU was stalled due to instruction cache misses. Sample with: FRONTEND_RETIRED.L2_MISS, FRONTEND_RETIRED.L1I_MISS 100% 00tma_info_bad_spec_branch_misprediction_cost Bad;BrMispredicts;tma_issueBM tma_bottleneck_mispredictions * tma_info_thread_slots / 4 / BR_MISP_RETIRED.ALL_BRANCHES / 100 Branch Misprediction Cost: Cycles representing fraction of TMA slots wasted per non-speculative branch misprediction (retired JEClear) Branch Misprediction Cost: Cycles representing fraction of TMA slots wasted per non-speculative branch misprediction (retired JEClear). Related metrics: tma_bottleneck_mispredictions, tma_branch_mispredicts, tma_mispredicts_resteers 00tma_info_bad_spec_spec_clears_ratio BrMispredicts INT_MISC.CLEARS_COUNT / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT) Speculative to Retired ratio of all clears (covering Mispredicts and nukes) 00tma_info_botlnk_l0_core_bound_likely Cor;SMT (100 * (1 - tma_core_bound / tma_ports_utilization if tma_core_bound < tma_ports_utilization else 1) if tma_info_system_smt_2t_utilization > 0.5 else 0) tma_info_botlnk_l0_core_bound_likely > 0.5 Probability of Core Bound bottleneck hidden by SMT-profiling artifacts 01tma_info_botlnk_l2_dsb_bandwidth DSB;Fed;FetchBW;tma_issueFB 100 * (tma_frontend_bound * (tma_fetch_bandwidth / (tma_fetch_latency + tma_fetch_bandwidth)) * (tma_dsb / (tma_mite + tma_dsb))) tma_info_botlnk_l2_dsb_bandwidth > 10 Total pipeline cost of DSB (uop cache) hits - subset of the Instruction_Fetch_BW Bottleneck Total pipeline cost of DSB (uop cache) hits - subset of the Instruction_Fetch_BW Bottleneck. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 00tma_info_botlnk_l2_dsb_misses DSBmiss;Fed;tma_issueFB 100 * (tma_fetch_latency * tma_dsb_switches / (tma_icache_misses + tma_itlb_misses + tma_branch_resteers + tma_ms_switches + tma_lcp + tma_dsb_switches) + tma_fetch_bandwidth * tma_mite / (tma_mite + tma_dsb)) tma_info_botlnk_l2_dsb_misses > 10 Total pipeline cost of DSB (uop cache) misses - subset of the Instruction_Fetch_BW Bottleneck Total pipeline cost of DSB (uop cache) misses - subset of the Instruction_Fetch_BW Bottleneck. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_bandwidth, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 01tma_info_branches_callret Bad;Branches (BR_INST_RETIRED.NEAR_CALL + BR_INST_RETIRED.NEAR_RETURN) / BR_INST_RETIRED.ALL_BRANCHES Fraction of branches that are CALL or RET 00tma_info_branches_cond_nt Bad;Branches;CodeGen;PGO BR_INST_RETIRED.NOT_TAKEN / BR_INST_RETIRED.ALL_BRANCHES Fraction of branches that are non-taken conditionals 00tma_info_branches_cond_tk Bad;Branches;CodeGen;PGO (BR_INST_RETIRED.CONDITIONAL - BR_INST_RETIRED.NOT_TAKEN) / BR_INST_RETIRED.ALL_BRANCHES Fraction of branches that are taken conditionals 00tma_info_branches_jump Bad;Branches (BR_INST_RETIRED.NEAR_TAKEN - (BR_INST_RETIRED.COND - BR_INST_RETIRED.NOT_TAKEN) - 2 * BR_INST_RETIRED.NEAR_CALL) / BR_INST_RETIRED.ALL_BRANCHES Fraction of branches that are unconditional (direct or indirect) jumps 01tma_info_core_epc Power UOPS_EXECUTED.THREAD / tma_info_thread_clks uops Executed per Cycle 00tma_info_core_flopc Flops;Ret (FP_ARITH_INST_RETIRED.SCALAR + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * FP_ARITH_INST_RETIRED.4_FLOPS + 8 * FP_ARITH_INST_RETIRED.8_FLOPS + 16 * FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE) / tma_info_core_core_clks Floating Point Operations Per Cycle 01tma_info_core_fp_arith_utilization Cor;Flops;HPC (FP_ARITH_INST_RETIRED.SCALAR + cpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0xFC@) / (2 * tma_info_core_core_clks) Actual per-core usage of the Floating Point non-X87 execution units (regardless of precision or vector-width) Actual per-core usage of the Floating Point non-X87 execution units (regardless of precision or vector-width). Values > 1 are possible due to ([BDW+] Fused-Multiply Add (FMA) counting - common; [ADL+] use all of ADD/MUL/FMA in Scalar or 128/256-bit vectors - less common) 00tma_info_frontend_dsb_coverage DSB;Fed;FetchBW;tma_issueFB IDQ.DSB_UOPS / (IDQ.DSB_UOPS + IDQ.MITE_UOPS + IDQ.MS_UOPS) tma_info_frontend_dsb_coverage < 0.7 & tma_info_thread_ipc / 4 > 0.35 Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache) Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache). Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_inst_mix_iptb, tma_lcp 00tma_info_frontend_dsb_switch_cost DSBmiss DSB2MITE_SWITCHES.PENALTY_CYCLES / DSB2MITE_SWITCHES.COUNT Average number of cycles of a switch from the DSB fetch-unit to MITE fetch unit - see DSB_Switches tree node for details 00tma_info_frontend_fetch_upc Fed;FetchBW UOPS_ISSUED.ANY / cpu@UOPS_ISSUED.ANY\,cmask\=0x1@ Average number of Uops issued by front-end when it issued something 00tma_info_frontend_icache_miss_latency Fed;FetchLat;IcMiss ICACHE_16B.IFDATA_STALL / cpu@ICACHE_16B.IFDATA_STALL\,cmask\=0x1\,edge\=0x1@ + 2 Average Latency for L1 instruction cache misses 00tma_info_frontend_ipdsb_miss_ret DSBmiss;Fed INST_RETIRED.ANY / FRONTEND_RETIRED.ANY_DSB_MISS tma_info_frontend_ipdsb_miss_ret < 50 Instructions per non-speculative DSB miss (lower number means higher occurrence rate) 00tma_info_frontend_l2mpki_code IcMiss 1e3 * FRONTEND_RETIRED.L2_MISS / INST_RETIRED.ANY L2 cache true code cacheline misses per kilo instruction 00tma_info_frontend_l2mpki_code_all IcMiss 1e3 * L2_RQSTS.CODE_RD_MISS / INST_RETIRED.ANY L2 cache speculative code cacheline misses per kilo instruction 00tma_info_inst_mix_iparith Flops;InsType INST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.SCALAR + cpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0xFC@) tma_info_inst_mix_iparith < 10 Instructions per FP Arithmetic instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic instruction (lower number means higher occurrence rate). Values < 1 are possible due to intentional FMA double counting. Approximated prior to BDW 01tma_info_inst_mix_iparith_avx512 Flops;FpVector;InsType INST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.512B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE) tma_info_inst_mix_iparith_avx512 < 10 Instructions per FP Arithmetic AVX 512-bit instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic AVX 512-bit instruction (lower number means higher occurrence rate). Values < 1 are possible due to intentional FMA double counting 00tma_info_inst_mix_ipflop Flops;InsType INST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.SCALAR + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * FP_ARITH_INST_RETIRED.4_FLOPS + 8 * FP_ARITH_INST_RETIRED.8_FLOPS + 16 * FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE) tma_info_inst_mix_ipflop < 10 Instructions per Floating Point (FP) Operation (lower number means higher occurrence rate) 01tma_info_inst_mix_ipload InsType INST_RETIRED.ANY / MEM_INST_RETIRED.ALL_LOADS tma_info_inst_mix_ipload < 3 Instructions per Load (lower number means higher occurrence rate) 00tma_info_inst_mix_ippause Flops;FpVector;InsType tma_info_inst_mix_instructions / ROB_MISC_EVENTS.PAUSE_INST Instructions per PAUSE (lower number means higher occurrence rate) 00tma_info_inst_mix_ipstore InsType INST_RETIRED.ANY / MEM_INST_RETIRED.ALL_STORES tma_info_inst_mix_ipstore < 8 Instructions per Store (lower number means higher occurrence rate) 00tma_info_inst_mix_ipswpf Prefetches INST_RETIRED.ANY / SW_PREFETCH_ACCESS.ANY tma_info_inst_mix_ipswpf < 100 Instructions per Software prefetch instruction (of any type: NTA/T0/T1/T2/Prefetch) (lower number means higher occurrence rate) 00tma_info_inst_mix_iptb Branches;Fed;FetchBW;Frontend;PGO;tma_issueFB INST_RETIRED.ANY / BR_INST_RETIRED.NEAR_TAKEN tma_info_inst_mix_iptb < 4 * 2 + 1 Instructions per taken branch Instructions per taken branch. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_lcp 00tma_info_memory_core_l2_evictions_nonsilent_pki L2Evicts;Mem;Server 1e3 * L2_LINES_OUT.NON_SILENT / tma_info_inst_mix_instructions Rate of non silent evictions from the L2 cache per Kilo instruction 00tma_info_memory_core_l2_evictions_silent_pki L2Evicts;Mem;Server 1e3 * L2_LINES_OUT.SILENT / tma_info_inst_mix_instructions Rate of silent evictions from the L2 cache per Kilo instruction where the evicted lines are dropped (no writeback to L3 or memory) 00tma_info_memory_fb_hpki CacheHits;Mem 1e3 * MEM_LOAD_RETIRED.FB_HIT / INST_RETIRED.ANY Fill Buffer (FB) hits per kilo instructions for retired demand loads (L1D misses that merge into ongoing miss-handling entries) 00tma_info_memory_l1mpki CacheHits;Mem 1e3 * MEM_LOAD_RETIRED.L1_MISS / INST_RETIRED.ANY L1 cache true misses per kilo instruction for retired demand loads 00tma_info_memory_l1mpki_load CacheHits;Mem 1e3 * L2_RQSTS.ALL_DEMAND_DATA_RD / INST_RETIRED.ANY L1 cache true misses per kilo instruction for all demand loads (including speculative) 00tma_info_memory_l2mpki Backend;CacheHits;Mem 1e3 * MEM_LOAD_RETIRED.L2_MISS / INST_RETIRED.ANY L2 cache true misses per kilo instruction for retired demand loads 00tma_info_memory_l3_cache_access_bw Mem;MemoryBW;Offcore 64 * OFFCORE_REQUESTS.ALL_REQUESTS / 1e9 / tma_info_system_time Average per-thread data access bandwidth to the L3 cache [GB / sec] 00tma_info_memory_l3mpki Mem 1e3 * MEM_LOAD_RETIRED.L3_MISS / INST_RETIRED.ANY L3 cache true misses per kilo instruction for retired demand loads 00tma_info_memory_load_miss_real_latency Mem;MemoryBound;MemoryLat L1D_PEND_MISS.PENDING / (MEM_LOAD_RETIRED.L1_MISS + MEM_LOAD_RETIRED.FB_HIT) Actual Average Latency for L1 data-cache miss demand load operations (in core cycles) 00tma_info_memory_mix_uc_load_pki Mem 1e3 * MEM_LOAD_MISC_RETIRED.UC / INST_RETIRED.ANY Un-cacheable retired load per kilo instruction 00tma_info_memory_mlp Mem;MemoryBW;MemoryBound L1D_PEND_MISS.PENDING / L1D_PEND_MISS.PENDING_CYCLES Memory-Level-Parallelism (average number of L1 miss demand load when there is at least one such miss Memory-Level-Parallelism (average number of L1 miss demand load when there is at least one such miss. Per-Logical Processor) 00tma_info_memory_tlb_code_stlb_mpki Fed;MemoryTLB 1e3 * ITLB_MISSES.WALK_COMPLETED / INST_RETIRED.ANY STLB (2nd level TLB) code speculative misses per kilo instruction (misses of any page-size that complete the page walk) 00tma_info_memory_tlb_load_stlb_mpki Mem;MemoryTLB 1e3 * DTLB_LOAD_MISSES.WALK_COMPLETED / INST_RETIRED.ANY STLB (2nd level TLB) data load speculative misses per kilo instruction (misses of any page-size that complete the page walk) 00tma_info_memory_tlb_page_walks_utilization Mem;MemoryTLB (ITLB_MISSES.WALK_PENDING + DTLB_LOAD_MISSES.WALK_PENDING + DTLB_STORE_MISSES.WALK_PENDING + EPT.WALK_PENDING) / (2 * tma_info_core_core_clks) tma_info_memory_tlb_page_walks_utilization > 0.5 Utilization of the core's Page Walker(s) serving STLB misses triggered by instruction/Load/Store accesses 02tma_info_memory_tlb_store_stlb_mpki Mem;MemoryTLB 1e3 * DTLB_STORE_MISSES.WALK_COMPLETED / INST_RETIRED.ANY STLB (2nd level TLB) data store speculative misses per kilo instruction (misses of any page-size that complete the page walk) 00tma_info_pipeline_execute Cor;Pipeline;PortsUtil;SMT UOPS_EXECUTED.THREAD / (UOPS_EXECUTED.CORE_CYCLES_GE_1 / 2 if #SMT_on else cpu@UOPS_EXECUTED.THREAD\,cmask\=0x1@) Instruction-Level-Parallelism (average number of uops executed when there is execution) per core 00tma_info_pipeline_fetch_dsb Fed;FetchBW IDQ.DSB_UOPS / IDQ.DSB_CYCLES_ANY Average number of uops fetched from DSB per cycle 00tma_info_pipeline_fetch_mite Fed;FetchBW IDQ.MITE_UOPS / IDQ.MITE_CYCLES Average number of uops fetched from MITE per cycle 00tma_info_pipeline_ipassist MicroSeq;Pipeline;Ret;Retire INST_RETIRED.ANY / (FP_ASSIST.ANY + OTHER_ASSISTS.ANY) tma_info_pipeline_ipassist < 100000 Instructions per a microcode Assist invocation Instructions per a microcode Assist invocation. See Assists tree node for details (lower number means higher occurrence rate) 00tma_info_system_dram_bw_use HPC;MemOffcore;MemoryBW;SoC;tma_issueBW 64 * (UNC_M_CAS_COUNT.RD + UNC_M_CAS_COUNT.WR) / 1e9 / tma_info_system_time Average external Memory Bandwidth Use for reads and writes [GB / sec] Average external Memory Bandwidth Use for reads and writes [GB / sec]. Related metrics: tma_bottleneck_cache_memory_bandwidth, tma_fb_full, tma_mem_bandwidth, tma_sq_full 00tma_info_system_gflops Cor;Flops;HPC (FP_ARITH_INST_RETIRED.SCALAR + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * FP_ARITH_INST_RETIRED.4_FLOPS + 8 * FP_ARITH_INST_RETIRED.8_FLOPS + 16 * FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE) / 1e9 / tma_info_system_time Giga Floating Point Operations Per Second Giga Floating Point Operations Per Second. Aggregate across all supported options of: FP precisions, scalar and vector instructions, vector-width 01tma_info_system_io_read_bw IoBW;MemOffcore;Server;SoC (UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART0 + UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART1 + UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART2 + UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART3) * 4 / 1e9 / tma_info_system_time Average IO (network or disk) Bandwidth Use for Reads [GB / sec] Average IO (network or disk) Bandwidth Use for Reads [GB / sec]. Bandwidth of IO reads that are initiated by end device controllers that are requesting memory from the CPU 00tma_info_system_io_write_bw IoBW;MemOffcore;Server;SoC (UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART0 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART1 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART2 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART3) * 4 / 1e9 / tma_info_system_time Average IO (network or disk) Bandwidth Use for Writes [GB / sec] Average IO (network or disk) Bandwidth Use for Writes [GB / sec]. Bandwidth of IO writes that are initiated by end device controllers that are writing memory to the CPU 00tma_info_system_mem_dram_read_latency MemOffcore;MemoryLat;Server;SoC 1e9 * (UNC_M_RPQ_OCCUPANCY / UNC_M_RPQ_INSERTS) / imc_0@event\=0x0@ Average latency of data read request to external DRAM memory [in nanoseconds] Average latency of data read request to external DRAM memory [in nanoseconds]. Accounts for demand loads and L1/L2 data-read prefetches 00tma_info_system_mem_parallel_reads Mem;MemoryBW;SoC UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD / cha@UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD\,thresh\=0x1@ Average number of parallel data read requests to external memory Average number of parallel data read requests to external memory. Accounts for demand loads and L1/L2 prefetches 00tma_info_system_mem_read_latency Mem;MemoryLat;SoC 1e9 * (UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD / UNC_CHA_TOR_INSERTS.IA_MISS_DRD) / (tma_info_system_socket_clks / tma_info_system_time) Average latency of data read request to external memory (in nanoseconds) Average latency of data read request to external memory (in nanoseconds). Accounts for demand loads and L1/L2 prefetches. ([RKL+]memory-controller only) 00tma_info_system_power_license0_utilization Power (CORE_POWER.LVL0_TURBO_LICENSE / 2 / tma_info_core_core_clks if #SMT_on else CORE_POWER.LVL0_TURBO_LICENSE / tma_info_core_core_clks) Fraction of Core cycles where the core was running with power-delivery for baseline license level 0 Fraction of Core cycles where the core was running with power-delivery for baseline license level 0. This includes non-AVX codes, SSE, AVX 128-bit, and low-current AVX 256-bit codes 00tma_info_system_power_license1_utilization Power (CORE_POWER.LVL1_TURBO_LICENSE / 2 / tma_info_core_core_clks if #SMT_on else CORE_POWER.LVL1_TURBO_LICENSE / tma_info_core_core_clks) tma_info_system_power_license1_utilization > 0.5 Fraction of Core cycles where the core was running with power-delivery for license level 1 Fraction of Core cycles where the core was running with power-delivery for license level 1. This includes high current AVX 256-bit instructions as well as low current AVX 512-bit instructions 00tma_info_system_power_license2_utilization Power (CORE_POWER.LVL2_TURBO_LICENSE / 2 / tma_info_core_core_clks if #SMT_on else CORE_POWER.LVL2_TURBO_LICENSE / tma_info_core_core_clks) tma_info_system_power_license2_utilization > 0.5 Fraction of Core cycles where the core was running with power-delivery for license level 2 (introduced in SKX) Fraction of Core cycles where the core was running with power-delivery for license level 2 (introduced in SKX). This includes high current AVX 512-bit instructions 00tma_info_system_socket_clks SoC cha_0@event\=0x0@ Socket actual clocks when any core is active on that socket 00tma_itlb_misses BigFootprint;BvBC;FetchLat;MemoryTLB;TopdownL3;tma_L3_group;tma_fetch_latency_group ICACHE_TAG.STALLS / tma_info_thread_clks tma_itlb_misses > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses. Sample with: FRONTEND_RETIRED.STLB_MISS, FRONTEND_RETIRED.ITLB_MISS 100% 00tma_l1_bound CacheHits;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_issueL1;tma_issueMC;tma_memory_bound_group max((CYCLE_ACTIVITY.STALLS_MEM_ANY - CYCLE_ACTIVITY.STALLS_L1D_MISS) / tma_info_thread_clks, 0) tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates how often the CPU was stalled without loads missing the L1 Data (L1D) cache This metric estimates how often the CPU was stalled without loads missing the L1 Data (L1D) cache. The L1D cache typically has the shortest latency. However; in certain cases like loads blocked on older stores; a load might suffer due to high latency even though it is being satisfied by the L1D. Another example is loads who miss in the TLB. These cases are characterized by execution unit stalls; while some non-completed demand load lives in the machine without having that demand load missing the L1 cache. Sample with: MEM_LOAD_RETIRED.L1_HIT. Related metrics: tma_clears_resteers, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches, tma_ports_utilized_1 100% 00tma_l1_latency_dependency BvML;MemoryLat;TopdownL4;tma_L4_group;tma_l1_bound_group min(2 * (MEM_INST_RETIRED.ALL_LOADS - MEM_LOAD_RETIRED.FB_HIT - MEM_LOAD_RETIRED.L1_MISS) * 20 / 100, max(CYCLE_ACTIVITY.CYCLES_MEM_ANY - CYCLE_ACTIVITY.CYCLES_L1D_MISS, 0)) / tma_info_thread_clks tma_l1_latency_dependency > 0.1 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric([SKL+] roughly; [LNL]) estimates fraction of cycles with demand load accesses that hit the L1D cache This metric([SKL+] roughly; [LNL]) estimates fraction of cycles with demand load accesses that hit the L1D cache. The short latency of the L1D cache may be exposed in pointer-chasing memory access patterns as an example. Sample with: MEM_LOAD_RETIRED.L1_HIT 100% 00tma_l2_bound BvML;CacheHits;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group MEM_LOAD_RETIRED.L2_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) / (MEM_LOAD_RETIRED.L2_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + cpu@L1D_PEND_MISS.FB_FULL\,cmask\=0x1@) * ((CYCLE_ACTIVITY.STALLS_L1D_MISS - CYCLE_ACTIVITY.STALLS_L2_MISS) / tma_info_thread_clks) tma_l2_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates how often the CPU was stalled due to L2 cache accesses by loads This metric estimates how often the CPU was stalled due to L2 cache accesses by loads. Avoiding cache misses (i.e. L1 misses/L2 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L2_HIT 100% 01tma_l2_hit_latency MemoryLat;TopdownL4;tma_L4_group;tma_l2_bound_group 3.5 * tma_info_system_core_frequency * MEM_LOAD_RETIRED.L2_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_l2_hit_latency > 0.05 & tma_l2_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric represents fraction of cycles with demand load accesses that hit the L2 cache under unloaded scenarios (possibly L2 latency limited) This metric represents fraction of cycles with demand load accesses that hit the L2 cache under unloaded scenarios (possibly L2 latency limited). Avoiding L1 cache misses (i.e. L1 misses/L2 hits) will improve the latency. Sample with: MEM_LOAD_RETIRED.L2_HIT 100% 00tma_l3_bound CacheHits;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (CYCLE_ACTIVITY.STALLS_L2_MISS - CYCLE_ACTIVITY.STALLS_L3_MISS) / tma_info_thread_clks tma_l3_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core. Avoiding cache misses (i.e. L2 misses/L3 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_HIT 100% 00tma_l3_hit_latency BvML;MemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group (20.5 * tma_info_system_core_frequency - 3.5 * tma_info_system_core_frequency) * (MEM_LOAD_RETIRED.L3_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2)) / tma_info_thread_clks tma_l3_hit_latency > 0.1 & tma_l3_bound > 0.05 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited) This metric estimates fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited). Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance. Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_RETIRED.L3_HIT. Related metrics: tma_bottleneck_cache_memory_latency, tma_branch_resteers, tma_mem_latency, tma_store_latency 100% 00tma_lcp FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFB DECODE.LCP / tma_info_thread_clks tma_lcp > 0.05 & tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs) This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs). Using proper compiler flags or Intel Compiler by default will certainly avoid this. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb 100% 00tma_load_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group (UOPS_DISPATCHED_PORT.PORT_2 + UOPS_DISPATCHED_PORT.PORT_3 + UOPS_DISPATCHED_PORT.PORT_7 - UOPS_DISPATCHED_PORT.PORT_4) / (2 * tma_info_core_core_clks) tma_load_op_utilization > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations. Sample with: UOPS_DISPATCHED.PORT_2_3 100% 00tma_load_stlb_hit MemoryTLB;TopdownL5;tma_L5_group;tma_dtlb_load_group tma_dtlb_load - tma_load_stlb_miss tma_load_stlb_hit > 0.05 & tma_dtlb_load > 0.1 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric roughly estimates the fraction of cycles where the (first level) DTLB was missed by load accesses, that later on hit in second-level TLB (STLB) 100% 02tma_load_stlb_miss MemoryTLB;TopdownL5;tma_L5_group;tma_dtlb_load_group DTLB_LOAD_MISSES.WALK_ACTIVE / tma_info_thread_clks tma_load_stlb_miss > 0.05 & tma_dtlb_load > 0.1 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates the fraction of cycles where the Second-level TLB (STLB) was missed by load accesses, performing a hardware page walk 100% 00tma_load_stlb_miss_1g MemoryTLB;TopdownL6;tma_L6_group;tma_load_stlb_miss_group tma_load_stlb_miss * DTLB_LOAD_MISSES.WALK_COMPLETED_1G / (DTLB_LOAD_MISSES.WALK_COMPLETED_4K + DTLB_LOAD_MISSES.WALK_COMPLETED_2M_4M + DTLB_LOAD_MISSES.WALK_COMPLETED_1G) tma_load_stlb_miss_1g > 0.05 & tma_load_stlb_miss > 0.05 & tma_dtlb_load > 0.1 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates the fraction of cycles to walk the memory paging structures to cache translation of 1 GB pages for data load accesses 100% 00tma_load_stlb_miss_2m MemoryTLB;TopdownL6;tma_L6_group;tma_load_stlb_miss_group tma_load_stlb_miss * DTLB_LOAD_MISSES.WALK_COMPLETED_2M_4M / (DTLB_LOAD_MISSES.WALK_COMPLETED_4K + DTLB_LOAD_MISSES.WALK_COMPLETED_2M_4M + DTLB_LOAD_MISSES.WALK_COMPLETED_1G) tma_load_stlb_miss_2m > 0.05 & tma_load_stlb_miss > 0.05 & tma_dtlb_load > 0.1 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates the fraction of cycles to walk the memory paging structures to cache translation of 2 or 4 MB pages for data load accesses 100% 00tma_load_stlb_miss_4k MemoryTLB;TopdownL6;tma_L6_group;tma_load_stlb_miss_group tma_load_stlb_miss * DTLB_LOAD_MISSES.WALK_COMPLETED_4K / (DTLB_LOAD_MISSES.WALK_COMPLETED_4K + DTLB_LOAD_MISSES.WALK_COMPLETED_2M_4M + DTLB_LOAD_MISSES.WALK_COMPLETED_1G) tma_load_stlb_miss_4k > 0.05 & tma_load_stlb_miss > 0.05 & tma_dtlb_load > 0.1 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates the fraction of cycles to walk the memory paging structures to cache translation of 4 KB pages for data load accesses 100% 00tma_local_mem Server;TopdownL5;tma_L5_group;tma_mem_latency_group (80 * tma_info_system_core_frequency - 20.5 * tma_info_system_core_frequency) * MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_local_mem > 0.1 & tma_mem_latency > 0.1 & tma_dram_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles while the memory subsystem was handling loads from local memory This metric estimates fraction of cycles while the memory subsystem was handling loads from local memory. Caching will improve the latency and increase performance. Sample with: MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM 100% 00tma_lock_latency LockCont;Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_l1_bound_group (12 * max(0, MEM_INST_RETIRED.LOCK_LOADS - L2_RQSTS.ALL_RFO) + MEM_INST_RETIRED.LOCK_LOADS / MEM_INST_RETIRED.ALL_STORES * (11 * L2_RQSTS.RFO_HIT + min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO))) / tma_info_thread_clks tma_lock_latency > 0.2 & tma_l1_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric represents fraction of cycles the CPU spent handling cache misses due to lock operations This metric represents fraction of cycles the CPU spent handling cache misses due to lock operations. Due to the microarchitecture handling of locks; they are classified as L1_Bound regardless of what memory source satisfied them. Sample with: MEM_INST_RETIRED.LOCK_LOADS. Related metrics: tma_store_latency 100% 00tma_machine_clears BadSpec;BvMS;MachineClears;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueMC;tma_issueSyncxn tma_bad_speculation - tma_branch_mispredicts tma_machine_clears > 0.1 & tma_bad_speculation > 0.15 This metric represents fraction of slots the CPU has wasted due to Machine Clears This metric represents fraction of slots the CPU has wasted due to Machine Clears. These slots are either wasted by uops fetched prior to the clear; or stalls the out-of-order portion of the machine needs to recover its state after the clear. For example; this can happen due to memory ordering Nukes (e.g. Memory Disambiguation) or Self-Modifying-Code (SMC) nukes. Sample with: MACHINE_CLEARS.COUNT. Related metrics: tma_bottleneck_memory_synchronization, tma_clears_resteers, tma_contested_accesses, tma_data_sharing, tma_false_sharing, tma_l1_bound, tma_microcode_sequencer, tma_ms_switches, tma_remote_cache 100% TopdownL2 01tma_mem_bandwidth BvMB;MemoryBW;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueBW min(CPU_CLK_UNHALTED.THREAD, cpu@OFFCORE_REQUESTS_OUTSTANDING.ALL_DATA_RD\,cmask\=0x4@) / tma_info_thread_clks tma_mem_bandwidth > 0.2 & tma_dram_bound > 0.1 & tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric estimates fraction of cycles where the core'